دليل مستخدم SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition

تركيب FPGA من Synopsys – إصدار Synplify Pro لـ Microsemi
هي أداة شاملة لتنفيذ FPGA مع مختلف
الميزات المصممة لمساعدة المستخدمين في تركيب وتصميم المنطق
التدفقات.

تعليمات استخدام المنتج

الفصل الأول: المقدمة

يقدم هذا الفصل شرحًا وافيًاview من Synopsys FPGA و
منتجات النماذج الأولية، وأدوات تنفيذ FPGA، وSynopsys FPGA
ميزات الأداة.

نطاق الوثيقة

تتضمن مجموعة المستندات معلومات حول ميزات المنتج
وهو مخصص للمستخدمين المهتمين بتوليف وتصميم FPGA
التدفقات.

ابدء

لبدء استخدام البرنامج، قم بتشغيله باتباع الإرشادات المقدمة
اتبع التعليمات وراجع دليل المستخدم للحصول على المساعدة.

واجهة المستخدم انتهتview

تعرف على واجهة المستخدم لتتمكن من استخدامها بكفاءة
التنقل عبر ميزات البرنامج.

الفصل الثاني: تدفقات تصميم تركيب FPGA

يتناول هذا الفصل بالتفصيل تدفق تصميم التوليف المنطقي لـ FPGA
توليف.

الفصل الثالث: إعداد المدخلات

تعلم كيفية استخدام مصدر اللغة المختلطة Files والتزايدي
مُجمِّع لإعداد المدخلات بكفاءة.

ملحوظة: كن على علم بأي قيود مرتبطة
مع استخدام المترجم التدريجي.

التعليمات

س: هل يمكنني عمل نسخ من الوثائق؟

ج: نعم، تسمح اتفاقية الترخيص بعمل نسخ للاستخدام الداخلي
استخدم فقط مع الإسناد المناسب.

س: كيف أبدأ البرنامج؟

أ: راجع قسم "البدء" في الفصل الأول من
دليل المستخدم للحصول على تعليمات مفصلة حول كيفية بدء تشغيل البرنامج.

س: ما هو الجمهور المستهدف لهذا الدليل المستخدم؟

أ: دليل المستخدم موجه للأفراد المهتمين بـ FPGA
تدفقات التوليف والتصميم.

View Fullscreen

تركيب FPGA من Synopsys
Synplify Pro لإصدار Microsemi
دليل المستخدم
أكتوبر 2014

إشعار حقوق النشر والمعلومات الملكية
جميع الحقوق محفوظة © ٢٠١٤ لشركة سينوبسيس. يحتوي هذا البرنامج والوثائق على معلومات سرية وملكية خاصة، وهي ملك لشركة سينوبسيس. يُقدّم البرنامج والوثائق بموجب اتفاقية ترخيص، ولا يجوز استخدامهما أو نسخهما إلا وفقًا لشروط اتفاقية الترخيص. لا يجوز إعادة إنتاج أي جزء من البرنامج والوثائق، أو نقله، أو ترجمته، بأي شكل أو وسيلة، سواءً كانت إلكترونية أو ميكانيكية أو يدوية أو بصرية أو غير ذلك، دون الحصول على إذن كتابي مسبق من شركة سينوبسيس، أو وفقًا لما هو منصوص عليه صراحةً في اتفاقية الترخيص.
الحق في نسخ الوثائق
تسمح اتفاقية الترخيص مع شركة Synopsys للمرخص له بعمل نسخ من الوثائق للاستخدام الداخلي فقط.
يجب أن تتضمن كل نسخة جميع حقوق النشر والعلامات التجارية وعلامات الخدمة وإشعارات حقوق الملكية، إن وجدت. يجب على المرخص له تحديد أرقام تسلسلية لجميع النسخ. يجب أن تتضمن هذه النسخ الشرح التالي على صفحة الغلاف:
تم نسخ هذه الوثيقة بإذن من شركة سينوبسيس، للاستخدام الحصري من قِبل ___________________________________________ وموظفيها. رقم النسخة __________.
بيان التحكم في الوجهة
جميع البيانات الفنية الواردة في هذا المنشور تخضع لقوانين مراقبة الصادرات في الولايات المتحدة الأمريكية. يُحظر الكشف عنها لمواطني الدول الأخرى بما يخالف القانون الأمريكي. تقع على عاتق القارئ مسؤولية تحديد اللوائح المعمول بها والالتزام بها.
LO

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

تنصل
لا تقدم شركة SYNOPSYS, INC. والجهات المرخصة لها أي ضمان من أي نوع، صريحًا أو ضمنيًا، فيما يتعلق بهذه المادة، بما في ذلك على سبيل المثال لا الحصر، الضمانات الضمنية لقابلية التسويق والملاءمة لغرض معين.
العلامات التجارية المسجلة (®)
سينوبسيس، أيون، AMPS، Astro، تقنية استخراج السلوك التوليفية، Cadabra، CATS، Certify، CHIPit، CoMET، CODE V، Design Compiler، DesignWare، EMBED-IT!، Formality، Galaxy Custom Designer، Global Synthesis، HAPS، HapsTrak، HDL Analyst، HSIM، HSPICE، Identify، Leda، LightTools، MAST، METeor، ModelTools، NanoSim، NOVeA، OpenVera، ORA، PathMill، Physical Compiler، PrimeTime، SCOPE، Simply Better Results، SiVL، SNUG، SolvNet، Sonic Focus، STAR Memory System، Syndicated، Synplicity، شعار Synplicity، Synplify، Synplify Pro، Synthesis Constraints Optimization Environment، TetraMAX، UMRBus، VCS، Vera، و YIELDirector هي علامات تجارية مسجلة لشركة Synopsys, Inc.
العلامات التجارية (TM)
AFGen، Apollo، ARC، ASAP، Astro-Rail، Astro-Xtalk، Aurora، AvanWaves، BEST، Columbia، Columbia-CE، Cosmos، CosmosLE، CosmosScope، CRITIC، CustomExplorer، CustomSim، DC Expert، DC Professional، DC Ultra، Design Analyzer، Design Vision، DesignerHDL، DesignPower، DFTMAX، Direct Silicon Access، Discovery، Eclypse، Encore، EPIC، Galaxy، HANEX، مُجمِّع HDL، Hercules، تقنية التحسين الهرمي، نظام النمذجة ASIC عالي الأداء، HSIMplus، i-Virtual Stepper، IICE، in-Sync، iN-Tandem، Intelli، Jupiter، Jupiter-DP، JupiterXT، JupiterXT-ASIC، Liberty، Libra-Passport، مُجمِّع المكتبة، Macro-PLUS. Magellan وMars وMars-Rail وMars-Xtalk وMilkyway وModelSource وModule Compiler وMultiPoint وORAengineering وPhysical Analyst وPlanet وPlanet-PL وPolaris وPower Compiler وRaphael وRippledMixer وSaturn وScirocco وScirocco-i وSiWare وStar-RCXT وStar-SimXT وStarRC وSystem Compiler وSystem Designer وTaurus وTotalRecall وTSUPREM-4 وVCSi وVHDL Compiler وVMC وWorksheet Buffer هي علامات تجارية لشركة Synopsys, Inc.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

علامات الخدمة (sm)
MAP-in وSVP Café وTAP-in علامات خدمية لشركة Synopsys, Inc. SystemC علامة تجارية لشركة Open SystemC Initiative، وتُستخدم بموجب ترخيص. ARM وAMBA علامتان تجاريتان مسجلتان لشركة ARM Limited. Saber علامة تجارية مسجلة لشركة SabreMark Limited Partnership، وتُستخدم بموجب ترخيص. جميع أسماء المنتجات أو الشركات الأخرى قد تكون علامات تجارية لأصحابها.
طُبع في الولايات المتحدة الأمريكية في أكتوبر 2014

LO
دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

محتويات

الفصل الأول: المقدمة
منتجات Synopsys FPGA والنماذج الأولية 16 أداة لتنفيذ FPGA 17 ميزة لأداة Synopsys FPGA . 17
نطاق الوثيقة . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
البدء . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
واجهة المستخدم انتهتview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
الفصل الثاني: تدفقات تصميم تركيب FPGA
تدفق تصميم التوليف المنطقي . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
الفصل الثالث: إعداد المدخلات
إعداد مصدر HDL Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 إنشاء مصدر البروتين الدهني عالي الكثافة Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 استخدام محرر تعليمات السياق . ... Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 تحرير مصدر HDL Files باستخدام محرر النصوص المدمج . . . . . . . . . . . . . . . . . . . . . . 35 ضبط تفضيلات نافذة التحرير . ... Fileس . . . . . . . . . . . . . . . . . . . . . . . . 42
استخدام مصدر اللغة المختلطة Fileس . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
استخدام المُجمِّع التزايدي 49 القيود 50
استخدام تدفق فيريلوج الهيكلي 51 القيود 52

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

العمل مع القيود Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 متى تستخدم القيد Files over Source Code . . . . . . . . . . . . . . . . . . . . . . . . 53 استخدام محرر نصوص للقيود Files (إرث) . . . . . . . . . . . . . . . . . . . . . . . . 54 إرشادات بناء الجملة في Tcl للقيود Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 قيد التحقق Fileس . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
الفصل الرابع: إعداد مشروع تركيب منطقي
إعداد المشروع Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 إنشاء مشروع File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 افتتاح مشروع قائم File 61 إجراء تغييرات على المشروع 62 إعداد المشروع View تفضيلات العرض . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 تحديث مسارات تضمين Verilog في المشروع الأقدم Fileس . . . . . . . . . . . . . . . . . . . . . 65
إدارة المشروع File التسلسل الهرمي . ... . . . . 66 التلاعب بالعرف Fileس . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
إعداد التنفيذات . ...
ضبط خيارات تنفيذ التوليف المنطقي . ... 75 تحديد التردد العالمي والقيود Files . ... . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
تحديد السمات والتوجيهات . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 تحديد السمات والتوجيهات في VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91 تحديد السمات والتوجيهات في Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . 92 تحديد السمات باستخدام محرر SCOPE . . . . . . . . . . . . . . . . . . . . . . . . . 93 تحديد السمات في القيود File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
البحث Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 تحديد Files للبحث . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 تصفية Files للبحث . ... . . . . . . . . . . . . . . . . . . . . . . 99 لو
أرشفة Fileالمشاريع والملفات . ... . . . . . . . . . . . . . . . . . . . . . . . 101

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

نسخ مشروع . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
الفصل الخامس: تحديد القيود
استخدام محرر النطاق . ...
تحديد قيود النطاق 119 إدخال قيود النطاق وتحريرها 119 ضبط قيود الساعة والمسار 121 تحديد قيود الإدخال والإخراج . ... View واجهة المستخدم الرسومية للنطاق . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 إرشادات لإدخال القيود وتحريرها . . . . . . . . . . . . . . . . . . . . . . . . 127
تحديد استثناءات التوقيت . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 تحديد نقاط من/إلى/عبر لاستثناءات التوقيت . . . . . . . . . . . . . . . . . . . . . 130 تحديد مسارات الدورات المتعددة . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 تعريف المسارات الزائفة . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
البحث عن الكائنات باستخدام Tcl find and expand . ... 136 استخدام أمر البحث في Tcl لتحديد المجموعات . . . . . . . . . . . . . . . . . . . 136 استخدام أمر التوسيع في Tcl لتحديد المجموعات . . . . . . . . . . . . . . . . . . . 136 التحقق من نتائج البحث والتوسيع في Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138 استخدام البحث والتوسيع في Tcl في وضع الدفعة . . . . . . . . . . . . . . . . . . . . . . . 140
استخدام المجموعات . ... 144 إنشاء مجموعات باستخدام أوامر Tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Viewالتعامل مع المجموعات ومعالجتها باستخدام أوامر Tcl . . . . . . . . . . . . . . 150
تحويل SDC إلى FDC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
استخدام محرر SCOPE (الإصدار القديم) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 إدخال قيود SCOPE وتحريرها (الإصدار القديم) . . . . . . . . . . . . . . . . . . . . . 157 تحديد قيود توقيت SCOPE (الإصدار القديم) . . . . . . . . . . . . . . . . . . . . . . . . 159 إدخال القيود الافتراضية . . . . . . . . 159 ضبط قيود الساعة والمسار 159 تعريف الساعات 162 تحديد قيود الإدخال والإخراج (الإصدار القديم) . . . . . . . . . . . . . . . . . . . . . . . . . 169 تحديد المسارات الخاطئة (الإصدار القديم) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل السادس: تجميع وتحليل النتائج
تجميع التصميم الخاص بك . ... . 174
سجل التحقق File النتائج . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Viewالعمل مع السجل File 179 الوصول إلى تقارير محددة بسرعة 183 الوصول إلى النتائج عن بُعد 185 تحليل النتائج باستخدام السجل File التقارير . ...
معالجة الرسائل . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 التحقق من النتائج في الرسالة Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 تصفية الرسائل في الرسالة Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 تصفية الرسائل من سطر الأوامر . . . . . . . . . . . . . . . . . . . . . . . . . 197 أتمتة تصفية الرسائل باستخدام برنامج نصي Tcl . . . . . . . . . . . . . . . . . . . . . . . . 198 السجل File عناصر التحكم في الرسائل . ...
استخدام الاستمرار عند حدوث خطأ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 استخدام الاستمرار عند حدوث خطأ لتوليف نقطة التجميع . . . . . . . . . . . . . . . . . . 203
الفصل 7: التحليل باستخدام HDL Analyst وFSM Viewer
العمل في المخطط التخطيطي Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 التمييز بين محلل HDL Viewس . . . . . . . . . . . . . . . . . . . . . . . . . 209 فتح Viewس . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 Viewخصائص الكائن . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 تحديد الكائنات في RTL/التكنولوجيا Views . . . . . . . . . . . . . . . . . . . . . . . . . . . 215 العمل مع مخططات متعددة الأوراق . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 التنقل بين Views في نافذة الرسم التخطيطي . . . . . . . . . . . . . . . . . . . . . . 218 إعداد الرسم التخطيطي View التفضيلات . ...
استكشاف التسلسل الهرمي للتصميم . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 عبور التسلسل الهرمي للتصميم باستخدام متصفح التسلسل الهرمي . . . . . . . . . . . . . . . . 222 استكشاف التسلسل الهرمي للكائنات عن طريق الدفع/الظهور . . . . . . . . . . . . . . . . . . . . . . 223 استكشاف التسلسل الهرمي للكائنات للمثيلات الشفافة . . . . . . . . . . . . . . . . . . 228
العثور على الكائنات . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 التصفح للعثور على الكائنات في HDL Analyst Views . . . . . . . . . . . . . . . . . . . . . . . . . 230 استخدام البحث للبحث الهرمي والمقيد . . . . . . . . . . . . . . . . . . . . . 232 استخدام أحرف البدل مع أمر البحث . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

دمج البحث مع التصفية لتحسين عمليات البحث . . . . . . . . . . . . . . . . . . . . . . 240 استخدام البحث للبحث في قائمة الشبكة الناتجة . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
الفحص المتقاطع . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 الفحص المتقاطع داخل RTL/التكنولوجيا View . . . . . . . . . . . . . . . . . . . . . . . . . 243 التحقيق المتقاطع من RTL/التكنولوجيا View 244 الفحص المتبادل من نافذة محرر النصوص 246 الفحص المتبادل من نافذة نص Tcl 249 الفحص المتبادل من FSM Viewإيه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
التحليل باستخدام أداة تحليل HDL 251 Viewتصميم التسلسل الهرمي والسياق 252 مخططات التصفية 255 دبوس التوسيع ومنطق الشبكة . . . . . . . 257 التوسع و Viewاتصالات ing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 تسطيح التسلسل الهرمي التخطيطي . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 تقليل استخدام الذاكرة أثناء تحليل التصميمات . . . . . . . . . . . . . . . . . . 267
باستخدام ولايات ميكرونيزيا الموحدة Viewإيه. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
الفصل الثامن: تحليل التوقيت
تحليل التوقيت في المخطط التخطيطي Viewس . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Viewing معلومات التوقيت . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 شرح معلومات التوقيت في الرسم التخطيطي Views . . . . . . . . . . . . . . . . . . 275 تحليل أشجار الساعة في RTL View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Viewتحديد المسارات الحرجة 277 التعامل مع التراخي السلبي 280
إنشاء تقارير توقيت مخصصة باستخدام STA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
استخدام قيود تصميم التحليل 284 سيناريوهات لاستخدام قيود تصميم التحليل 285 إنشاء محول تناظري رقمي File 286 استخدام أسماء الكائنات بشكل صحيح في المحول التناظري الرقمي File . . . . . . . . . . . . . . . . . . . . . . . . . 290
استخدام القيود التلقائية 291 نتائج القيود التلقائية 293
الفصل 9: استنتاج الكائنات عالية المستوى
تعريف الصناديق السوداء للتوليف . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 إنشاء الصناديق السوداء وعمليات الإدخال/الإخراج في Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 إضافة قيود توقيت الصندوق الأسود . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300 إضافة سمات الصندوق الأسود الأخرى . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

تعريف آلات الحالة للتوليف . ... 307 تحديد وحدات الخدمة الميدانية (FSMs) باستخدام السمات والتوجيهات . . . . . . . . . . . . . . . . . . . . . . . . 307
تحديد وحدات إدارة الحالة الآمنة 311
الاستدلال التلقائي على ذاكرة الوصول العشوائي (RAM) 314 كتلة ذاكرة الوصول العشوائي (RAM) 314 سمات ذاكرة الوصول العشوائي (RAM) 315 استنتاج ذاكرة الوصول العشوائي الكتلية 317
تهيئة وحدات ذاكرة الوصول العشوائي (RAM) . ... . . . . . . . . . . . . . . . . . . . . . . . . 323
الفصل العاشر: تحديد تحسينات مستوى التصميم
نصائح للتحسين . ... 330 تحسين التوقيت 330
إعادة التوقيت . ...ample . ... . . . . . . . . . . . . . . . . . . . . . . . . . . 336
الحفاظ على الكائنات من التحسين بعيدًا . . . . . . . . . . . . . . . . . . . . . . . . . 342 استخدام syn_keep للحفظ أو التكرار . . . . . . . . . . . . . . . . . . . . . . . 343 التحكم في تسطيح التسلسل الهرمي . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 الحفاظ على التسلسل الهرمي . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
تحسين التوزيع المتشعب . ... . . . . . . . . . . . . . . . . . . 348
مشاركة الموارد . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
إدراج وحدات الإدخال/الإخراج 353
تحسين آلات الحالة . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 تحديد موعد تحسين آلات الحالة . . . . . . . . . . . . . . . . . . . . . . . . . 354 تشغيل LO لمُجمِّع FSM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 تشغيل مستكشف FSM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
إدخال المجسات . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

تحديد المجسات في الكود المصدر 362 إضافة سمات المجسات بشكل تفاعلي 363
الفصل 11: العمل مع نقاط التجميع
أساسيات نقطة التجميع . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 متقدمtagأساسيات تصميم نقطة التجميع 366 نقاط التجميع اليدوية 368 نقاط التجميع المتداخلة 369 أنواع نقاط التجميع 370
أساسيات تجميع نقطة التجميع . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 قيد نقطة التجميع Files . ... . . . 375 تركيب نقطة التجميع . ...
تجميع نقاط التجميع . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 إنشاء قيود المستوى الأعلى File لنقاط التجميع . ... . . . . . . . . . . . 388
استخدام نقاط التجميع مع ميزات أخرى 396 دمج نقاط التجميع مع المعالجة المتعددة 396
إعادة التوليف تدريجيًا 397 إعادة توليف نقاط التجميع تدريجيًا 397
الفصل 12: العمل مع مدخلات IP
إنشاء عنوان IP باستخدام SYNCore 402 تحديد FIFOs باستخدام SYNCore 402 تحديد وحدات RAM باستخدام SYNCore 408 تحديد وحدات ذاكرة الوصول العشوائي (RAM) الممكّنة للبايتات باستخدام SYNCore 416 تحديد وحدات ذاكرة القراءة فقط (ROM) باستخدام SYNCore 422 تحديد وحدات الجمع/الطرح باستخدام SYNCore 427 تحديد العدادات باستخدام SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
تدفق تشفير IP لـ FPGA من Synopsys . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 أكثرview من تدفق IP الخاص بـ Synopsys FPGA 441 التشفير وفك التشفير 442
العمل مع عنوان IP مشفر . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

تشفير عنوان IP الخاص بك . ... 446 تحديد طريقة إخراج البرنامج النصي . ...
استخدام Hyper Source . ... . . . . . . 460 إشارات الترابط من خلال التسلسل الهرمي لتصميم IP . . . . . . . . . . . . . . 460
الفصل 13: تحسين العمليات من أجل الإنتاجية
استخدام وضع الدفعة . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 تشغيل وضع الدفعة على مشروع File 466 تشغيل وضع الدفعات باستخدام برنامج نصي Tcl 467 تراخيص الانتظار 469
العمل مع نصوص Tcl والأوامر 472 استخدام أوامر Tcl والنصوص 472 إنشاء نص برمجي للوظيفة . . . 473 تحديد عدد الوظائف المتوازية . ... 473 تشغيل التوليف من أسفل إلى أعلى باستخدام نص برمجي 475
أتمتة التدفقات باستخدام synhooks.tcl 479
الفصل 14: استخدام المعالجة المتعددة
المعالجة المتعددة مع نقاط التجميع 484 تحديد الحد الأقصى للوظائف المتوازية 484 استخدام الترخيص . . . . . . . . . . 485
الفصل 15: التحسين لتصاميم Microsemi
تحسين تصميمات Microsemi . ... . . . . 488 العمل مع تصميمات رادهارد . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 تحديد مستوى syn_radhardlevel في الكود المصدر . . . . . . . . . . . . . . . . . . . . . . . . . 489 LO
الفصل 16: العمل مع مخرجات التوليف
نقل المعلومات إلى أدوات P&R . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

تحديد مواقع الدبابيس . ...
إنشاء مخرجات خاصة بالبائع 496 استهداف المخرجات للبائع الخاص بك 496 تخصيص تنسيقات قائمة الشبكة . . . . . 497
الفصل 17: تشغيل عمليات ما بعد التوليف
تشغيل P&R تلقائيًا بعد التجميع . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
العمل مع أدوات التعريف 501 التشغيل من أداة Synplify Pro 501 التعامل مع المشكلات المتعلقة بتشغيل التعريف 503 استخدام أداة التعريف 504 استخدام نقاط التجميع باستخدام أداة التعريف 506
المحاكاة باستخدام أداة VCS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

LO
دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الثاني
مقدمة
يصف هذا التقديم لبرنامج Synplify Pro® ما يلي:
· منتجات Synopsys FPGA والنماذج الأولية، في الصفحة 16 · نطاق الوثيقة، في الصفحة 21 · البدء، في الصفحة 22 · واجهة المستخدمview، في الصفحة 24

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الأول: المقدمة

منتجات Synopsys FPGA والنماذج الأولية

منتجات Synopsys FPGA والنماذج الأولية
يوضح الشكل التالي مجموعة منتجات Synopsys FPGA وPrototyping.

LO
دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

منتجات Synopsys FPGA والنماذج الأولية

الفصل الأول: المقدمة

أدوات تنفيذ FPGA
منتجات Synplify Pro وSynplify Premier عبارة عن أدوات توليف RTL مصممة خصيصًا لـ FPGAs (مصفوفات البوابات القابلة للبرمجة ميدانيًا) و CPLDs (أجهزة المنطق القابلة للبرمجة المعقدة).

برنامج Synplify Pro للتوليف
يُعد برنامج Synplify Pro لتوليف FPGA المعيارَ الفعلي للصناعة لإنتاج تصميمات FPGA عالية الأداء وفعّالة من حيث التكلفة.
خوارزميات تقنية استخراج السلوك التوليفية® (BEST)، تؤدي
تحسينات عالية المستوى قبل تجميع شيفرة RTL في منطق FPGA محدد. يتيح هذا النهج تحسينات فائقة عبر FPGA، وأوقات تشغيل سريعة، والقدرة على التعامل مع تصميمات ضخمة جدًا. يدعم برنامج Synplify Pro أحدث بنى لغات VHDL وVerilog، بما في ذلك SystemVerilog وVHDL 2008. الأداة مستقلة عن التكنولوجيا، مما يسمح بإعادة التوجيه السريع والسهل بين أجهزة FPGA والموردين من مشروع تصميم واحد.

برنامج Synplify Premier Synthesis
وظيفة Synplify Premier هي جزءٌ متكامل من أداة Synplify Pro، حيث توفر بيئةً مثاليةً لتطبيق وتصحيح أخطاء FPGA. تتضمن مجموعةً شاملةً من الأدوات والتقنيات لمصممي FPGA المتقدمين، كما تعمل كمحركٍ لتوليف نماذج ASIC الأولية التي تستهدف نماذج FPGA الأولية الفردية.
يُقدّم منتج Synplify Premier لكلٍّ من مصممي FPGA ومصممي النماذج الأولية ASIC الذين يستهدفون وحدات FPGA الفردية أكثر الطرق فعاليةً لتنفيذ التصميم وتصحيح الأخطاء. من ناحية تنفيذ التصميم، يتضمن وظائف لإغلاق التوقيت، والتحقق المنطقي، واستخدام IP، وتوافق ASIC، وتطبيق DSP، بالإضافة إلى تكامل وثيق مع أدوات الواجهة الخلفية لمُصنّعي FPGA. من ناحية تصحيح الأخطاء، يُتيح التحقق داخل النظام من وحدات FPGA، مما يُسرّع عملية تصحيح الأخطاء بشكل كبير، ويتضمن أيضًا طريقة سريعة وتدريجية لاكتشاف مشاكل التصميم المُعقّدة.

ميزات أداة Synopsys FPGA
يفرق هذا الجدول بين الوظائف الرئيسية في منتجات Synplify Pro وSynplify وSynplify Premier وSynplify Premier مع Design Planner.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الأول: المقدمة

منتجات Synopsys FPGA والنماذج الأولية

سينبليفاي سينبليفاي برو

أداء

استخلاص السلوك التوليفي

التكنولوجيا® (BESTTM)

النواة/الملكية الفكرية المُولَّدة من قِبل البائع

الدعم (بعض التقنيات)

مُجمِّع FSM

مستكشف FSM

تحويل الساعة المسورة

تسجيل خط الأنابيب

إعادة توقيت التسجيل

إدخال قيود SCOPE®

ميزات الموثوقية العالية

مكان ومسار متكامل

تحليل

محلل HDL®

خيار

محلل التوقيت

من نقطة إلى نقطة

ولايات ميكرونيزيا الموحدة Viewer

الفحص المتقاطع

إنشاء نقطة التحقيق

جهاز Identify®

تحديد المصحح

تحليل الطاقة (SAIF)

التصميم البدني

خطة التصميم File

التعيين المنطقي للمناطق

سينبليفي بريميير
x
x
xxxxxxxx
إكس إكس إكس
xxxxxx

سينبليفاي بريميير دي بي
x
x
xxxxxxxx
إكس إكس إكس
xxxxxx
إكس إكس إكس

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

منتجات Synopsys FPGA والنماذج الأولية

الفصل الأول: المقدمة

تقدير المساحة وتعيين دبوس سعة المنطقة التحسينات المادية التركيب المادي المحلل المادي مكتبة Synopsys DesignWare® Foundation وقت التشغيل التصميم الهرمي التحسين المحسن التركيب السريع المعالجة المتعددة التجميع عند الخطأ تصميم الفريق تصميم اللغات المختلطة نقاط التجميع التصميم الهرمي الحقيقي وضع الدفعة (التراخيص العائمة فقط) واجهة المستخدم الرسومية وضع الدفعة (التراخيص العائمة) وضع الدفعة P&R التعليق الخلفي لبيانات P&R التحقق الرسمي

سينبليفاي سينبليفاي برو

إكس إكس إكس إكس إكس

–

تحديد التكامل

محدود

سينبليفي بريميير
xxx
xxxxxxx
إكس إكس إكس إكس إكس
x
x وضع التوليف المنطقي x

سينبليفاي بريميير دي بي
x
xxxxxxx
xxxxxxx
إكس إكس إكس إكس إكس
x
وضع تركيب المنطق xx
x

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الأول: المقدمة

منتجات Synopsys FPGA والنماذج الأولية

التعليق الخلفي لمحرر نصوص بيئة تصميم بيانات P&R View نافذة المراقبة نافذة الرسائل نافذة Tcl تنفيذات متعددة دعم تقنية البائع ميزات النماذج الأولية ميزات وقت التشغيل نقاط التجميع تحويل الساعة المسورة التجميع عند حدوث خطأ

سينبليفاي سينبليفاي برو

سينبليفي بريميير
xxxxx تم التحديد
إكس إكس إكس إكس إكس

سينبليفاي بريميير دي بي
x
xxxxx تم التحديد
إكس إكس إكس إكس إكس

LO
دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

نطاق الوثيقة

الفصل الأول: المقدمة

نطاق الوثيقة
يوضح ما يلي نطاق هذه الوثيقة والجمهور المستهدف.

مجموعة المستندات
دليل المستخدم هذا جزء من مجموعة مستندات تتضمن دليلاً مرجعياً وبرنامجاً تعليمياً. وهو مُصمم للاستخدام مع بقية مستندات المجموعة. يُركز على شرح كيفية استخدام برنامج Synopsys FPGA لإنجاز المهام النموذجية. وهذا يعني ما يلي:
· يشرح دليل المستخدم فقط الخيارات اللازمة للقيام بالمهام النموذجية
موصوف في الدليل. لا يصف جميع الأوامر والخيارات المتاحة. للاطلاع على وصف كامل لجميع خيارات الأوامر وقواعدها، راجع واجهة المستخدم.view الفصل في دليل Synopsys FPGA Synthesis Reference.
يحتوي دليل المستخدم على معلومات متعلقة بالمهام. لمزيد من التفاصيل،
لمعرفة كيفية تنظيم المعلومات، راجع الحصول على المساعدة، على الصفحة 22.

جمهور
برنامج Synplify Pro مُصمم لمطوري أنظمة FPGA. يُفترض أن تكون على دراية بما يلي:
· تركيب التصميم · RTL · FPGAs · Verilog/VHDL

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الأول: المقدمة

ابدء

ابدء
يوضح لك هذا القسم كيفية البدء باستخدام برنامج Synopsys FPGA لتوليف الدارة المتكاملة. يصف المواضيع التالية، ولكنه لا يُلغي المعلومات الواردة في تعليمات التثبيت حول الترخيص والتثبيت:
· بدء تشغيل البرنامج، في الصفحة 22 · الحصول على المساعدة، في الصفحة 22

بدء تشغيل البرنامج
1. إذا لم تقم بذلك بالفعل، قم بتثبيت برنامج Synopsys FPGA synopsys وفقًا لإرشادات التثبيت.
2. قم بتشغيل البرنامج.
إذا كنت تعمل على نظام تشغيل Windows، حدد
البرامج->Synopsys->إصدار المنتج من زر ابدأ.
إذا كنت تعمل على نظام تشغيل UNIX، فاكتب الأمر المناسب
الأمر في سطر الأوامر:
synplify_pro
· يُشغِّل الأمر أداة التوليف، ويفتح نافذة المشروع. إذا
إذا سبق لك تشغيل البرنامج، فستُعرض لك النافذة المشروع السابق. لمزيد من المعلومات حول الواجهة، راجع واجهة المستخدمview فصل من دليل المرجع.

الحصول على المساعدة
قبل الاتصال بدعم سينوبسيس، اطّلع على المعلومات الموثقة. يمكنك الوصول إلى المعلومات عبر الإنترنت من قائمة "المساعدة"، أو الاطلاع على نسخة PDF. يوضح الجدول التالي كيفية تنظيم المعلومات.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

ابدء
للحصول على المساعدة بشأن... استخدام ميزات البرنامج كيفية...
معلومات التدفق
رسائل الخطأ الترخيص السمات والتوجيهات ميزات التوليف اللغة والنحو نحوي نحوي Tcl أوامر توليف Tcl تحديثات المنتج

الفصل الأول: المقدمة
راجع... دليل مستخدم Synopsys FPGA Synthesis دليل مستخدم Synopsys FPGA Synthesis، ملاحظات التطبيق على الدعم web دليل مستخدم Synopsys FPGA Synthesis، ملاحظات التطبيق على الدعم web موقع المساعدة عبر الإنترنت (حدد المساعدة->رسائل الخطأ) Synopsys SolvNet Webدليل مرجعي لـ Synopsys FPGA Synthesis دليل مرجعي لـ Synopsys FPGA Synthesis دليل مرجعي لـ Synopsys FPGA Synthesis تعليمات عبر الإنترنت (حدد تعليمات-> تعليمات Tcl) دليل مرجعي لـ Synopsys FPGA Synthesis دليل مرجعي لـ Synopsys FPGA Synthesis (Web أوامر القائمة)

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الأول: المقدمة

واجهة المستخدم انتهتview

واجهة المستخدم انتهتview
تتكون واجهة المستخدم (UI) من نافذة رئيسية تسمى المشروع view، والنوافذ المتخصصة أو viewلمهام مختلفة. لمزيد من التفاصيل حول كل ميزة، راجع الفصل الثاني، واجهة المستخدم.view من دليل Synopsys FPGA Synthesis المرجعي.

واجهة Synplify Pro

لوحة الأزرار

مشروع أشرطة الأدوات view

حالة

نتائج التنفيذ view

علامات التبويب للوصول views

نافذة LO الخاصة بـ Tcl Script/Messages

نافذة المشاهدة

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الثاني
تدفقات تصميم تركيب FPGA
يصف هذا الفصل تدفق تصميم التوليف المنطقي، في الصفحة 26.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الثاني: تدفقات تصميم تركيب FPGA

تدفق تصميم التوليف المنطقي

تُركّب أدوات Synopsys FPGA المنطق عن طريق تجميع مصدر RTL أولًا في هياكل منطقية مستقلة عن التقنية، ثم تحسين المنطق وربطه بالموارد التقنية الخاصة. بعد تجميع المنطق، تُولّد الأداة قائمة شبكة وقيدًا خاصين بالمورد. file التي يمكنك استخدامها كمدخلات لأداة المكان والطريق (P&R).
يوضح الشكل التالي المراحل والأدوات المستخدمة في عملية التوليف المنطقي، بالإضافة إلى بعض المدخلات والمخرجات الرئيسية. يمكنك استخدام برنامج Synplify Pro لتوليف هذه العملية. تحليل التوقيت التفاعلي اختياري. على الرغم من أن العملية تُظهر قيود البائع، fileباعتبارها مدخلات مباشرة لأداة P&R، يجب عليك إضافة هذه fileس إلى مشروع التوليف لصناديق التوقيت السوداء.

أداة Synopsys FPGA

ار تي ال

تجميع RTL

اف دي سي

التوليف المنطقي

قائمة الشبكة المركبة قيود التجميع قيود البائع
أداة البائع
المكان والطريق

إجراءات تركيب المنطق

للحصول على تدفق تصميم مع تعليمات خطوة بخطوة بناءً على تصميم محدد

البيانات، قم بتنزيل البرنامج التعليمي من webالموقع. تلخص الخطوات التالية

الإجراء الخاص بتجميع التصميم، والذي تم توضيحه أيضًا في

الشكل الذي يليه.

1. إنشاء مشروع.

2. أضف المصدر fileق للمشروع.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

تدفق تصميم التوليف المنطقي

الفصل الثاني: تدفقات تصميم تركيب FPGA

3. تعيين السمات والقيود للتصميم.
4. قم بتعيين خيارات التنفيذ في مربع الحوار خيارات التنفيذ.
5. انقر فوق "تشغيل" لتشغيل التوليف المنطقي.
6. تحليل النتائج باستخدام أدوات مثل السجل file، مخطط محلل HDL viewس، نافذة الرسالة ونافذة المراقبة.
بعد الانتهاء من التصميم، يمكنك استخدام الناتج files لتشغيل وضع التوجيه باستخدام أداة البائع وتنفيذ FPGA.
يوضح الشكل التالي الخطوات الرئيسية في التدفق:

إنشاء مشروع
إضافة المصدر Files
تعيين القيود
ضبط الخيارات
قم بتشغيل البرنامج
تحليل النتائج لم يتم تحقيق أي أهداف؟
نعم المكان والطريق

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الثاني: تدفقات تصميم تركيب FPGA

تدفق تصميم التوليف المنطقي

LO
دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الثاني
إعداد المدخلات
عندما تقوم بتجميع تصميم، فأنت بحاجة إلى إعداد نوعين من fileس: HDL fileالتي تصف تصميمك ومشروعك fileلإدارة التصميم. يصف هذا الفصل الإجراءات اللازمة لإعداد هذه fileوالمشروع. وهو يغطي ما يلي:
· إعداد مصدر HDL Fileس، في الصفحة 30 · استخدام مصدر اللغة المختلطة Files، في الصفحة 44 · استخدام المترجم التزايدي، في الصفحة 49 · استخدام تدفق Verilog الهيكلي، في الصفحة 51 · العمل مع القيود Fileس، في الصفحة 53

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الثالث: إعداد المدخلات

إعداد مصدر HDL Files

إعداد مصدر HDL Files
يصف هذا القسم كيفية إعداد المصدر الخاص بك fileمشروع؛ file تم وصف الإعداد في إعداد المشروع Fileس، في الصفحة 58. المصدر fileيمكن أن يكون s في Verilog أو VHDL. للحصول على معلومات حول هيكلة fileللتوليف، راجع دليل المرجع. يناقش هذا القسم المواضيع التالية:
· إنشاء مصدر HDL Files، في الصفحة 30 · استخدام محرر تعليمات السياق، في الصفحة 32 · التحقق من مصدر HDL Fileس، في الصفحة 34 · تحرير مصدر HDL Files باستخدام محرر النصوص المدمج، في الصفحة 35 · استخدام محرر نصوص خارجي، في الصفحة 41 · ضبط تفضيلات نافذة التحرير، في الصفحة 39 · استخدام ملحقات المكتبة لمكتبة Verilog Fileس، في الصفحة 42

إنشاء مصدر HDL Files
يصف هذا القسم كيفية استخدام محرر النصوص المدمج لإنشاء مصدر fileس، لكنه لا يدخل في تفاصيل ما fileتحتوي على. لمزيد من التفاصيل حول ما يمكنك تضمينه وما لا يمكنك تضمينه، بالإضافة إلى معلومات خاصة بالبائع، راجع دليل المرجع. إذا كان لديك بالفعل مصدر fileيمكنك استخدام محرر النصوص للتحقق من بناء الجملة أو تحريرها file (انظر التحقق من مصدر HDL Fileس، في الصفحة 34 وتحرير مصدر HDL File(مع محرر النصوص المدمج، في الصفحة 35).
يمكنك استخدام Verilog أو VHDL للمصدر الخاص بك fileس. ال files لديها v (Verilog) أو vhd (VHDL) file الامتدادات، على التوالي. يمكنك استخدام Verilog وVHDL files في نفس التصميم. للحصول على معلومات حول استخدام مزيج من مدخلات Verilog وVHDL fileس، انظر استخدام مصدر اللغة المختلطة Fileس، في الصفحة 44.
1. لإنشاء مصدر جديد file إما أن تنقر على HDL file الرمز ( ) أو قم بما يلي:
يختار File->جديد أو اضغط على Ctrl-n.
في مربع الحوار الجديد، حدد نوع المصدر file تريد أن تخلق،
Verilog أو VHDL. NotLeOيمكنك استخدام محرر مساعدة السياق لتصميمات Verilog التي تحتوي على بنيات SystemVerilog في المصدر.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

إعداد مصدر HDL Files

الفصل الثالث: إعداد المدخلات

fileلمزيد من المعلومات، راجع استخدام محرر تعليمات السياق، على الصفحة 32.
إذا كنت تستخدم تنسيق Verilog 2001 أو SystemVerilog، فتأكد من تفعيل خيار Verilog 2001 أو SystemVerilog قبل تشغيل التوليف (المشروع -> خيارات التنفيذ -> علامة التبويب Verilog). Verilog الافتراضي file التنسيق للمشاريع الجديدة هو SystemVerilog.

اكتب اسمًا وموقعًا لـ file وانقر على "موافق". سيتم إنشاء مربع تحرير فارغ
تفتح النافذة مع أرقام الأسطر على اليسار.
٢. اكتب معلومات المصدر في النافذة، أو انسخها والصقها. انظر تحرير مصدر HDL. Fileراجع كيفية العمل في نافذة التحرير باستخدام محرر النصوص المدمج، في الصفحة 35 للحصول على مزيد من المعلومات حول العمل في نافذة التحرير.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الثالث: إعداد المدخلات

إعداد مصدر HDL Files

للحصول على أفضل نتائج التوليف، راجع دليل المرجع وتأكد من استخدام البنيات المتاحة والسمات والتوجيهات الخاصة بالبائع بشكل فعال.
3. احفظ ملف file عن طريق الاختيار File->حفظ أو أيقونة الحفظ ( ).
بمجرد إنشاء المصدر file، يمكنك التحقق من أن لديك بناء الجملة الصحيح، كما هو موضح في التحقق من مصدر HDL Fileس، في الصفحة 34.

استخدام محرر تعليمات السياق
عند إنشاء أو فتح تصميم Verilog fileاستخدم زر "مساعدة السياق" المعروض في أسفل النافذة لمساعدتك في الترميز باستخدام بنيات Verilog/SystemVerilog في المصدر file أو أوامر قيود Tcl في Tcl الخاص بك file.
لاستخدام محرر تعليمات السياق:
1. انقر فوق زر "مساعدة السياق" لعرض محرر النصوص هذا.

LO
دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

إعداد مصدر HDL Files

الفصل الثالث: إعداد المدخلات

٢. عند تحديد بنية في الجانب الأيسر من النافذة، يُعرض وصف التعليمات الفورية لها. إذا كانت هذه الميزة مُفعّلة للبنية المحددة، يُعرض موضوع التعليمات الفورية أعلى النافذة، ويُعرض رمز عام أو قالب أوامر لها أسفلها.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الثالث: إعداد المدخلات

إعداد مصدر HDL Files

٣. زر "إدراج قالب" مُفعّل أيضًا. عند النقر عليه، يُدرج الكود أو الأمر المعروض في نافذة القالب في file عند موضع المؤشر. يتيح لك هذا إدخال الكود أو الأمر بسهولة وتعديله ليناسب التصميم الذي ستُجمِّعه.
٤. إذا كنت ترغب في نسخ أجزاء فقط من القالب، فحدد الكود أو الأمر الذي تريد إدراجه، ثم انقر فوق "نسخ". يمكنك بعد ذلك لصقه في file.

التحقق من مصدر HDL Files

يتحقق البرنامج تلقائيًا من مصدر HDL الخاص بك fileعند تجميعها، ولكن إذا أردتَ التحقق من شيفرة المصدر قبل التجميع، فاتبع الإجراء التالي. هناك نوعان من الفحوصات التي تُجرى في برنامج التجميع: النحو والتجميع.

1. حدد المصدر fileهل تريد التحقق؟
للتحقق من جميع المصادر fileفي مشروع، قم بإلغاء تحديد الكل fileس في
قائمة المشاريع، وتأكد من عدم وجود أي منها fileالملفات مفتوحة في نافذة نشطة. إذا كان لديك مصدر نشط file، يقوم البرنامج فقط بفحص العناصر النشطة file.
للتحقق من واحد file, افتح file مع File->افتح أو انقر نقرًا مزدوجًا فوق
file في نافذة المشروع. إذا كان لديك أكثر من مشروع واحد file إذا كنت تريد التحقق من واحد فقط منهم، فضع المؤشر في المكان المناسب file النافذة للتأكد من أنها النافذة النشطة.

2. للتحقق من بناء الجملة، حدد تشغيل->التحقق من بناء الجملة أو اضغط على Shift+F7.

يكتشف البرنامج أخطاء بناء الجملة مثل الكلمات الرئيسية غير الصحيحة وعلامات الترقيم ويبلغ عن أي أخطاء في سجل منفصل file (syntax.log). إذا لم يتم اكتشاف أي أخطاء، فسيتم الإبلاغ عن فحص بناء الجملة الناجح في أسفل هذا file.

3. لتشغيل فحص التوليف، حدد تشغيل->فحص التوليف أو اضغط على Shift+F8.

يكتشف البرنامج الأخطاء المتعلقة بالأجهزة مثل الأخطاء المشفرة بشكل غير صحيح

يتقلب ويبلغ عن أي أخطاء في سجل منفصل file (syntax.log). إذا كان هناك

لا توجد أخطاء، يتم الإبلاغ عن فحص بناء الجملة الناجح في أسفل هذا

file.

4. إعادةview الأخطاء عن طريق فتح syntax.log file عند المطالبة، استخدم "بحث" لتحديد موقع رسالة الخطأ (ابحث عن @E). انقر نقرًا مزدوجًا فوق

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

إعداد مصدر HDL Files

الفصل الثالث: إعداد المدخلات

رمز الخطأ المكون من 5 أحرف أو انقر فوق نص الرسالة واضغط على F1 لعرض تعليمات رسالة الخطأ عبر الإنترنت.
5. حدد الجزء من الكود المسؤول عن الخطأ عن طريق النقر المزدوج على نص الرسالة في syntax.log file. تفتح نافذة محرر النصوص المصدر المناسب file ويسلط الضوء على الكود الذي تسبب في الخطأ.
6. كرر الخطوتين 4 و5 حتى يتم تصحيح جميع أخطاء بناء الجملة والتوليف.
يمكن تصنيف الرسائل على أنها أخطاء أو تحذيرات أو ملاحظات.view جميع الرسائل وحلّ أي أخطاء. التحذيرات أقل خطورة من الأخطاء، ولكن يجب قراءتها وفهمها جيدًا حتى لو لم تُحلّ جميعها. الملاحظات مفيدة ولا تحتاج إلى حلّ.

تحرير مصدر HDL Fileمع محرر النصوص المدمج
يتيح لك محرر النصوص المدمج إنشاء كود مصدر HDL الخاص بك بسهولة، view يمكنك تعديله أو إصلاحه عند الحاجة إلى تصحيح الأخطاء. إذا كنت ترغب في استخدام محرر نصوص خارجي، راجع "استخدام محرر نصوص خارجي" في الصفحة ٤١.
1. قم بأحد الإجراءات التالية لفتح مصدر file ل viewالكتابة أو التحرير:
لفتح الأول تلقائيًا file في القائمة التي تحتوي على أخطاء، اضغط على F5.
لفتح ملف معين file، انقر نقرًا مزدوجًا فوق ملف file في نافذة المشروع أو
يستخدم File-> افتح (Ctrl-o) وحدد المصدر file.
تفتح نافذة محرر النصوص وتعرض المصدر fileالأسطر مُرقّمة. الكلمات الرئيسية باللون الأزرق، والتعليقات باللون الأخضر. قيم النصوص باللون الأحمر. لتغيير هذه الألوان، راجع "إعداد تفضيلات نافذة التحرير" في الصفحة ٣٩.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الثالث: إعداد المدخلات

إعداد مصدر HDL Files

2. لتحرير file، اكتب مباشرة في النافذة.
يُلخص هذا الجدول عمليات التحرير الشائعة التي قد تستخدمها. يمكنك أيضًا استخدام اختصارات لوحة المفاتيح بدلًا من الأوامر.

ل…

يفعل…

قص ونسخ ولصق؛ حدد الأمر من النافذة المنبثقة (اضغط باستمرار على زر التراجع أو إعادة تنفيذ إجراء ما باستخدام زر الماوس الأيمن) أو قائمة التحرير.

انتقل إلى سطر معين

اضغط على Ctrl-g أو حدد تحرير->انتقال إلى، واكتب رقم السطر، ثم انقر فوق موافق.

البحث عن النص

اضغط على Ctrl+f أو اختر "تحرير" ← "بحث". اكتب النص الذي تريد البحث عنه، ثم انقر على "موافق".

استبدال النص

اضغط على Ctrl+h أو اختر "تحرير" ثم "استبدال". اكتب النص الذي تريد البحث عنه، والنص الذي تريد استبداله به. انقر فوق "موافق".

أكمل كلمة رئيسية

اكتب عددًا كافيًا من الأحرف لتحديد الكلمة الأساسية بشكل فريد، ثم اضغط على Esc.

أضف مسافة بادئة للنص إلى اليمين حدد الكتلة، ثم اضغط على Tab. أضف مسافة بادئة للنص إلى اليسار LSO حدد الكتلة، ثم اضغط على Shift-Tab.

تغيير إلى الأحرف الكبيرة حدد النص، ثم حدد تحرير->خيارات متقدمة ->أحرف كبيرة أو اضغط على Ctrl-Shift-u.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

إعداد مصدر HDL Files

الفصل الثالث: إعداد المدخلات

إلى… تغيير إلى أحرف صغيرة إضافة تعليقات كتلة
تحرير الأعمدة

يفعل…
حدد النص، ثم حدد تحرير->خيارات متقدمة ->أحرف صغيرة أو اضغط على Ctrl-u.
ضع المؤشر في بداية نص التعليق، ثم حدد تحرير->خيارات متقدمة->رمز التعليق أو اضغط على Alt-c.
اضغط على Alt، ثم استخدم زر الفأرة الأيسر لتحديد العمود. في بعض المنصات، يجب استخدام المفتاح الذي تُربط به وظيفة Alt، مثل مفتاح Meta أو مفتاح الماس.

3. لقص ولصق جزء من مستند PDF، حدد أيقونة تحديد النص على شكل حرف T، ثم قم بتمييز النص الذي تحتاجه ثم انسخه والصقه في fileيتيح لك رمز تحديد النص تحديد أجزاء من المستند.
4. لإنشاء الإشارات المرجعية والعمل بها في file، انظر الجدول التالي.
العلامات المرجعية هي وسيلة مريحة للتنقل لمسافات طويلة fileللانتقال إلى نقاط في الكود تلجأ إليها بكثرة. يمكنك استخدام الأيقونات في شريط أدوات التحرير لهذه العمليات. إذا لم يظهر شريط أدوات التحرير في أقصى يمين نافذتك، فقم بتغيير حجم بعض أشرطة الأدوات الأخرى.

إلى… إدراج إشارة مرجعية
حذف الإشارة المرجعية
حذف جميع الإشارات المرجعية

يفعل…
انقر في أي مكان في السطر الذي تريد وضع إشارة مرجعية عليه. اختر "تحرير" ← "تبديل الإشارات المرجعية"، ثم اضغط على Ctrl-F2، أو حدد الرمز الأول في شريط أدوات التحرير. سيتم تمييز رقم السطر للإشارة إلى وجود إشارة مرجعية في بداية السطر.
انقر في أي مكان على السطر الذي يحتوي على الإشارة المرجعية. اختر "تحرير" ثم "تبديل الإشارات المرجعية"، ثم اضغط على Ctrl-F2، أو حدد الرمز الأول في شريط أدوات "تحرير". لن يُظلل رقم السطر بعد حذف الإشارة المرجعية.
اختر "تحرير" ثم "حذف جميع الإشارات المرجعية"، ثم اضغط على Ctrl-Shift-F2، أو حدد الرمز الأخير في شريط أدوات "تحرير". لن تُميّز أرقام الأسطر بعد حذف الإشارات المرجعية.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الثالث: إعداد المدخلات

إعداد مصدر HDL Files

ل…
التنقل أ file استخدام الإشارات المرجعية

يفعل…
استخدم أوامر الإشارة المرجعية التالية (F2) والإشارة المرجعية السابقة (Shift-F2) من قائمة تحرير أو الأيقونات المقابلة من شريط أدوات التحرير للانتقال إلى الإشارة المرجعية التي تريدها.

5. لإصلاح الأخطاء أو إعادةview إذا كنت تريد إزالة التحذيرات الموجودة في الكود المصدر، فقم بما يلي:
افتح HDL file مع الخطأ أو التحذير عن طريق النقر المزدوج على file
في قائمة المشروع.
اضغط على F5 للانتقال إلى الخطأ أو التحذير أو الملاحظة الأولى في file. في
في أسفل نافذة التحرير، سترى نص الرسالة.
للانتقال إلى الخطأ أو التحذير أو الملاحظة التالية، حدد تشغيل->الخطأ/التحذير التالي
أو اضغط على F5. إذا لم تكن هناك رسائل أخرى في fileستظهر لك رسالة "لا مزيد من الأخطاء/التحذيرات/الملاحظات" أسفل نافذة التحرير. اختر "تشغيل" ← "الخطأ/التحذير التالي" أو اضغط على F5 للانتقال إلى الخطأ أو التحذير أو الملاحظة في النافذة التالية. file.
للعودة إلى خطأ أو تحذير أو ملاحظة سابقة، حدد
تشغيل->الخطأ/التحذير السابق أو اضغط على Shift-F5.
6. لإظهار رسالة الخطأ للحصول على وصف كامل للخطأ أو التحذير أو الملاحظة:
فتح سجل تنسيق النص file (انقر View سجل) ثم انقر نقرًا مزدوجًا فوق
رمز الخطأ المكون من 5 أحرف أو انقر فوق نص الرسالة واضغط على F1.
افتح سجل HTML file وانقر على رمز الخطأ المكون من 5 أحرف.
في نافذة Tcl، انقر فوق علامة التبويب "الرسائل" ثم انقر فوق الرمز المكون من 5 أحرف
رمز الخطأ في عمود المعرف.
7. لإجراء فحص متقاطع من نافذة الكود المصدر إلى نافذة أخرى viewس، افتح view وحدد جزء الكود. راجع "الفحص المتقاطع من نافذة محرر النصوص"، الصفحة ٢٤٦ لمزيد من التفاصيل.
8. عندما تقوم بإصلاح جميع الأخطاء، حدد File->حفظ أو انقر على أيقونة الحفظ لحفظ الملف file.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

إعداد مصدر HDL Files

الفصل الثالث: إعداد المدخلات

ضبط تفضيلات نافذة التحرير
يمكنك تخصيص الخطوط والألوان المستخدمة في نافذة تحرير النص.
١. اختر "الخيارات" ثم "خيارات المحرر" واختر إما "محرر سينوبسيس" أو "المحرر الخارجي". لمزيد من المعلومات حول المحرر الخارجي، راجع "استخدام محرر نصوص خارجي"، الصفحة ٤١.
2. ثم اعتمادًا على نوع file عند فتحه، يمكنك تعيين الخلفية، وتلوين بناء الجملة، وتفضيلات الخط لاستخدامها مع محرر النصوص.

ملاحظة: بعد ذلك، سيتم تغيير تفضيلات تحرير النص التي قمت بتعيينها لهذا الغرض. file سوف ينطبق على الجميع fileمن هذا file يكتب.

يمكن استخدام نافذة تحرير النص لتعيين التفضيلات للمشروع fileس، المصدر files (Verilog/VHDL)، سجل fileس، تي سي إل fileس، قيد files، أو أي افتراضي آخر fileمن مربع الحوار خيارات المحرر.
٣. يمكنك ضبط ألوان بناء الجملة لبعض خيارات بناء الجملة الشائعة، مثل الكلمات المفتاحية والسلاسل النصية والتعليقات. على سبيل المثالampلو في السجل fileيمكن ترميز التحذيرات والأخطاء بالألوان لسهولة التعرف عليها.
انقر في حقل المقدمة أو الخلفية للكائن المقابل في حقل تلوين بناء الجملة لعرض لوحة الألوان.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الثالث: إعداد المدخلات

إعداد مصدر HDL Files

يمكنك اختيار ألوان أساسية أو تحديد ألوان مخصصة وإضافتها إلى لوحة الألوان المخصصة. لاختيار اللون المطلوب، انقر على "موافق".
4. لتعيين الخط وحجم الخط لمحرر النصوص، استخدم القوائم المنسدلة.
5. حدد خيار الاحتفاظ بعلامات التبويب لتمكين إعدادات علامات التبويب، ثم اضبط المسافة بين علامات التبويب باستخدام السهم لأعلى أو لأسفل لحجم علامة التبويب.

LO 6. انقر فوق "موافق" في نموذج خيارات المحرر.
© 2014 شركة سينوبسيس 40

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

إعداد مصدر HDL Files

الفصل الثالث: إعداد المدخلات

استخدام محرر نصوص خارجي
يمكنك استخدام محرر نصوص خارجي مثل vi أو emacs بدلاً من محرر النصوص المدمج. اتبع الخطوات التالية لتفعيل محرر نصوص خارجي. لمزيد من المعلومات حول استخدام محرر النصوص المدمج، راجع تحرير مصدر HDL. Files باستخدام محرر النصوص المدمج، في الصفحة 35.
1. حدد الخيارات-> خيارات المحرر وقم بتشغيل خيار المحرر الخارجي.
2. حدد المحرر الخارجي، باستخدام الطريقة المناسبة لنظام التشغيل الخاص بك.
إذا كنت تعمل على نظام تشغيل Windows، فانقر فوق الزر ... (استعراض)
وحدد محرر النصوص الخارجي القابل للتنفيذ.
من منصة UNIX أو Linux لمحرر النصوص الذي ينشئ نصوصه الخاصة
في النافذة، انقر فوق الزر "استعراض" وحدد ملف محرر النصوص الخارجي القابل للتنفيذ.
من منصة UNIX لمحرر نصوص لا ينشئ نصوصه الخاصة
في النافذة، لا تستخدم زر "استعراض". اكتب بدلاً من ذلك xterm -e editor. يوضح الشكل التالي VI المحدد كمحرر خارجي.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الثالث: إعداد المدخلات

إعداد مصدر HDL Files

من منصة Linux، لمحرر نصوص لا ينشئ نصوصًا خاصة به
لا تستخدم زر "استعراض". بدلاً من ذلك، اكتب gnome-terminal -x editor. لاستخدام emacs على سبيل المثال،ample، نوع gnome-terminal -x emacs.
تم اختبار البرنامج مع محرري النصوص emacs و vi.
3. انقر فوق موافق.

استخدام ملحقات المكتبة لمكتبة Verilog Files
يمكن إضافة ملحقات المكتبة إلى مكتبة Verilog fileمُضمن في تصميمك للمشروع. عند توفير مسارات بحث للمجلدات التي تحتوي على مكتبة Verilog fileس، يمكنك تحديد ملحقات المكتبة الجديدة هذه بالإضافة إلى Verilog وSystemVerilog (.v و.sv) file تمديدات.
للقيام بذلك:
1. حدد علامة التبويب Verilog في لوحة خيارات التنفيذ.
2. حدد مواقع أدلة المكتبة لمكتبة Verilog fileيجب تضمينها في تصميمك للمشروع.
3. حدد ملحقات المكتبة.
يمكن تحديد أي ملحقات للمكتبة، مثل .av، و.bv، و.cv، و.xxx، و.va، و.vas (افصل ملحقات المكتبة بمسافة).
يوضح لك الشكل التالي مكان إدخال ملحقات المكتبة في مربع الحوار.

LO
دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

إعداد مصدر HDL Files

الفصل الثالث: إعداد المدخلات

المكافئ Tcl لهذا المثالample هو الأمر التالي:
set_option -libext .av .bv .cv .dv .ev
للحصول على التفاصيل، راجع libext، على الصفحة 57 في مرجع الأوامر.
4. بعد تجميع التصميم، يمكنك التحقق في السجل file أن المكتبة fileتم تحميل وقراءة الملفات التي تحتوي على هذه الامتدادات. على سبيل المثالampعلى:
@N: تشغيل مُجمِّع Verilog في وضع SystemVerilog @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|جاري التحميل file C:dirlib1sub1.av من دليل المكتبة المحدد C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|جاري التحميل file C:dirlib2sub2.bv من دليل المكتبة المحدد C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|جاري التحميل file

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الثالث: إعداد المدخلات

استخدام مصدر اللغة المختلطة Files

C:dirlib3sub3.cv من دليل المكتبة المحدد C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|جاري التحميل file C:dirlib4sub4.dv من دليل المكتبة المحدد C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|جاري التحميل file C:dirlib5sub5.ev من دليل المكتبة المحدد C:dirlib5 @I::”C:dirlib5sub5.ev” تم التحقق من بناء جملة Verilog بنجاح!

استخدام مصدر اللغة المختلطة Files
باستخدام برنامج Synplify Pro، يمكنك استخدام مزيج من إدخالات VHDL وVerilog fileفي مشروعك. على سبيل المثالampلغات VHDL وVerilog fileس، راجع دليل المرجع.
1. تذكر أن Verilog لا يدعم منافذ VHDL غير المقيدة وقم بإعداد تصميم اللغة المختلطة fileوفقا لذلك.
2. إذا كنت تريد تنظيم Verilog و VHDL fileفي مجلدات مختلفة، حدد الخيارات->المشروع View الخيارات والتبديل على View مشروع Files في خيار المجلدات.
عندما تضيف fileبالنسبة للمشروع، Verilog و VHDL fileتوجد الملفات في مجلدات منفصلة في المشروع view.
3. عند فتح مشروع أو إنشاء مشروع جديد، أضف Verilog وVHDL fileعلى النحو التالي:
حدد المشروع->إضافة المصدر File الأمر أو انقر فوق إضافة File الزر. في النموذج، اضبط Files من النوع إلى HDL Files (*.vhd، *.vhdl، *.v). حدد Verilog وVHDL fileكما تريد وأضفها إلى
المشروع. انقر فوق "موافق". لمزيد من التفاصيل حول إضافة fileلإجراء تغييرات على مشروع، راجع إجراء تغييرات على مشروع، على الصفحة 62.
LO

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

استخدام مصدر اللغة المختلطة Files

الفصل الثالث: إعداد المدخلات

ال fileيتم عرض العناصر التي أضفتها في المشروع view. يوضح هذا الشكل fileتم ترتيبها في مجلدات منفصلة.
٤. عند ضبط خيارات الجهاز (زر خيارات التنفيذ)، حدد الوحدة النمطية ذات المستوى الأعلى. لمزيد من المعلومات حول ضبط خيارات الجهاز، راجع "ضبط خيارات تنفيذ توليف المنطق"، الصفحة ٧٥.
إذا كانت الوحدة ذات المستوى الأعلى هي Verilog، فانقر فوق علامة التبويب Verilog واكتب
اسم الوحدة ذات المستوى الأعلى.
إذا كانت الوحدة النمطية ذات المستوى الأعلى هي VHDL، فانقر فوق علامة التبويب VHDL واكتب الاسم
للكيان ذي المستوى الأعلى. إذا لم تكن الوحدة النمطية ذات المستوى الأعلى موجودة في مكتبة العمل الافتراضية، فيجب عليك تحديد المكتبة التي يمكن للمُجمِّع العثور على الوحدة فيها. لمزيد من المعلومات حول كيفية القيام بذلك، راجع لوحة VHDL، الصفحة ٢٠٠.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الثالث: إعداد المدخلات

استخدام مصدر اللغة المختلطة Files

يجب عليك تحديد الوحدة النمطية ذات المستوى الأعلى بشكل صريح، لأنها نقطة البداية التي ينشئ منها المخطط قائمة الشبكة المدمجة.
5. حدد علامة التبويب "نتائج التنفيذ" في نفس النموذج وحدد تنسيق HDL للإخراج fileيتم توليدها بواسطة البرنامج. لمزيد من المعلومات حول ضبط خيارات الجهاز، راجع "ضبط خيارات تنفيذ التوليف المنطقي"، الصفحة ٧٥.
لقائمة شبكات مخرجات Verilog، اختر "كتابة قائمة شبكات Verilog". لقائمة شبكات مخرجات VHDL، اختر "كتابة قائمة شبكات VHDL". اضبط أي خيارات أخرى للجهاز، ثم انقر على "موافق".
يمكنك الآن تجميع تصميمك. يقرأ البرنامج التنسيقات المختلطة للمصدر. files ويولد srs واحد file الذي يستخدم للتوليف.
6. إذا واجهتك مشكلات، راجع استكشاف أخطاء تصميمات اللغات المختلطة وإصلاحها، على الصفحة 47 للحصول على معلومات ونصائح إضافية.
LO

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

استخدام مصدر اللغة المختلطة Files

الفصل الثالث: إعداد المدخلات

استكشاف أخطاء التصميمات متعددة اللغات وإصلاحها
يقدم هذا القسم نصائح حول التعامل مع المواقف المحددة التي قد تنشأ مع تصميمات اللغة المختلطة.

لغة VHDL File طلب
بالنسبة لتصميمات VHDL فقط أو التصميمات المختلطة حيث لا يتم تحديد المستوى الأعلى، تقوم أدوات تركيب FPGA بإعادة ترتيب VHDL تلقائيًا fileبحيث يتم تجميع حزم VHDL بالترتيب الصحيح.
ومع ذلك، إذا كان لديك تصميم متعدد اللغات حيث قمت بتحديد المستوى الأعلى، فيجب عليك تحديد VHDL file طلب الأداة. ما عليك سوى القيام بذلك مرة واحدة، باختيار "تشغيل" ثم "ترتيب VHDL". fileإذا لم تفعل هذا، فستتلقى رسالة خطأ.

إشارات VHDL العالمية
حاليًا، لا يمكنك الحصول على إشارات VHDL العالمية في التصميمات ذات اللغة المختلطة، لأن الأداة تنفذ هذه الإشارات فقط في التصميمات ذات اللغة VHDL فقط.

تمرير المتغيرات العامة المنطقية VHDL إلى معلمات Verilog
تستنتج الأداة وجود مربع أسود لمكون VHDL ذي أنواع البيانات المنطقية، إذا كان هذا المكون مُثبّتًا في تصميم Verilog. ويرجع ذلك إلى أن Verilog لا يتعرف على أنواع البيانات المنطقية، لذا يجب تمثيل القيمة المنطقية بشكل صحيح. إذا كانت قيمة النوع المنطقي VHDL هي TRUE، وكان مُمثل Verilog الحرفي بالرقم 1، فإن مُجمّع Verilog يُفسّر هذا على أنه مربع أسود.
لتجنب استنتاج وجود مربع أسود، يجب أن يكون حرف Verilog لمجموعة المتغيرات المنطقية VHDL المضبوطة على TRUE هو 1'b1، وليس 1. وبالمثل، إذا كانت مجموعة المتغيرات المنطقية VHDL هي FALSE، فيجب أن يكون حرف Verilog المقابل هو 1'b0، وليس 0. المثال التاليampيوضح هذا المقال كيفية تمثيل الأنواع العامة المنطقية بحيث تتمكن من تجاوز حدود VHDL-Verilog بشكل صحيح، دون استنتاج وجود صندوق أسود.

إعلان كيان VHDL

إنشاء مثيلات فيريلوج

الكيان abc هو عام (
عدد_البتات قسمة_البت );

: عدد صحيح : منطقي

:= 0؛ := خطأ؛

abc #( .Number_Bits (16)، .Divide_Bit (1'b0)
)

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الثالث: إعداد المدخلات

استخدام مصدر اللغة المختلطة Files

تمرير Generics VHDL دون استنتاج وجود مربع أسود
في حالة وجود معلمة مكون Verilog، (على سبيل المثالampإذا لم يتطابق (le [0:0] RSR = 1'b0) مع حجم مكون VHDL المقابل (RSR: integer := 0)، تستنتج الأداة وجود صندوق أسود.
يمكنك التغلب على هذه المشكلة عن طريق إزالة تدوين عرض الحافلة [0:0] في Verilog fileلاحظ أنه يجب عليك استخدام VHDL عام من نوع integer لأن الأنواع الأخرى لا تسمح بالربط الصحيح لمكون Verilog.

LO
دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

استخدام المترجم التزايدي

الفصل الثالث: إعداد المدخلات

استخدام المترجم التزايدي
استخدم تدفق المُجمِّع التدريجي لتقليل وقت تشغيل المُجمِّع بشكل ملحوظ للتصاميم الكبيرة. يُعيد البرنامج تجميع البيانات ذات الصلة فقط fileعند إجراء تغيير في التصميم وإعادة استخدام قاعدة بيانات المُجمِّع. يُعيد المُجمِّع إنشاء SRS file فقط للوحدة المتأثرة والوحدة الأصلية المباشرة.
لتشغيل هذا التدفق، قم بتنفيذ ما يلي:
1. أضف Verilog أو VHDL fileس للتصميم.
2. قم بتمكين خيار التجميع التدريجي من علامة التبويب Verilog أو VHDL في لوحة خيارات التنفيذ.
نظام SRS file يتم إنشاؤه لكل وحدة تصميم في دليل synwork.

3. قم بتشغيل المترجم للمرة الأولى.
4. إذا تم إجراء تغيير في التصميم، قم بإعادة تشغيل المترجم.
يقوم المترجم بتحليل قاعدة البيانات ويحدد ما إذا كان SRS fileإذا كانت الوحدات محدثة، فسيتم فقط إعادة إنشاء الوحدات التي تغيّرت والوحدات الأصلية المباشرة. هذا يُحسّن وقت تشغيل التصميم.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الثالث: إعداد المدخلات

استخدام المترجم التزايدي

القيود
لا يدعم المترجم المتزايد:
· إعدادات fileيتم تضمينها إما في تدفق Verilog أو VHDL · تدفقات HDL المختلطة · التصميمات ذات الإشارة المرجعية المتقاطعة (XMR)

LO
دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

استخدام تدفق فيريلوج الهيكلي

الفصل الثالث: إعداد المدخلات

استخدام تدفق فيريلوج الهيكلي
تقبل أداة التوليف Verilog الهيكلي fileكمدخلات لمشروع التصميم الخاص بك. يُجري مُجمِّع Verilog الهيكلي عمليات فحص لغوي ودلالي باستخدام مُحلِّله البسيط لتحسين وقت التشغيل. لا يُجري هذا المُجمِّع عمليات استخراج مُعقَّدة للأجهزة أو عمليات تحسين RTL، ولذلك يُشغِّل البرنامج تجميعًا سريعًا لـ Verilog الهيكلي. fileس. يمكن للبرنامج قراءة هذه الملفات الهيكلية المولدة بواسطة Verilog fileس، إذا كانت تحتوي على:
· تجسيدات لبدائيات التكنولوجيا
· عبارات التعيين البسيطة
· السمات المحددة في تنسيقات Verilog 2001 والإصدارات الأقدم
· يجب تحديد جميع البنيات، باستثناء السمات، بتنسيق Verilog 95
لاستخدام مدخلات Verilog الهيكلية files:
1. يجب عليك تحديد هيكل Verilog fileلتضمينها في تصميمك. للقيام بذلك، أضف file إلى المشروع باستخدام إحدى الطرق التالية:
المشروع->إضافة مصدر File أو الإضافة File الزر في المشروع view أمر Tcl: add_file -الهيكل fileاسم
يمكن أن يحتوي هذا التدفق على Verilog هيكلي فقط files أو HDL المختلط files (Verilog/VHDL/EDF/SRS) إلى جانب قائمة الشبكة الهيكلية Verilog fileومع ذلك، لا يتم دعم مثيلات Verilog/VHDL/EDF/SRS داخل وحدة Verilog الهيكلية.
2. فيريلوج الهيكلي fileتتم إضافة s إلى مجلد Structural Verilog في المشروع view. يمكنك أيضًا إضافة fileإلى هذا الدليل، عندما تقوم بما يلي:
حدد Verilog الهيكلي file. انقر بزر الماوس الأيمن وحدد File الخيارات. اختر Structural Verilog من File اكتب القائمة المنسدلة.
3. تشغيل التوليف.
تقوم أداة التوليف بإنشاء قائمة شبكة vm أو edf file حسب التقنية المُحددة. هذه العملية مُشابهة لتدفق التوليف الافتراضي.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الثالث: إعداد المدخلات

استخدام تدفق فيريلوج الهيكلي

القيود
لا تدعم قيود التدفق الهيكلي لـ Verilog ما يلي:
· حالات RTL لأي أخرى file الأنواع · تدفقات إدارة المشاريع الهرمية (HPM) · التعيينات المعقدة · الأوضاع والمفاتيح الخاصة بالمترجم

LO
دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

العمل مع القيود Files

الفصل الثالث: إعداد المدخلات

العمل مع القيود Files
القيد fileالصورة هي النص fileملفات s التي تُولّد تلقائيًا بواسطة واجهة SCOPE (انظر تحديد قيود SCOPE، الصفحة ١١٩)، أو التي تُنشئها يدويًا باستخدام محرر نصوص. تحتوي هذه الملفات على أوامر أو سمات Tcl تُقيّد عملية التوليف. كبديل، يمكنك ضبط القيود في الكود المصدر، ولكن هذه ليست الطريقة المُفضّلة.
يحتوي هذا القسم على معلومات حول
· متى تستخدم القيد Files over Source Code، في الصفحة 53
· استخدام محرر النصوص للقيود Fileس (الإرث)، في الصفحة 54
· إرشادات بناء الجملة في Tcl للقيود Fileس، في الصفحة 55
· التحقق من القيد Fileس، في الصفحة 56
· للحصول على تفاصيل حول هذا التقرير، راجع تقرير التحقق من القيود، على
الصفحة 270 من دليل المرجع، في الصفحة 56

متى تستخدم القيد Files على الكود المصدر
يمكنك إضافة القيود في القيود files (يتم توليدها بواسطة واجهة SCOPE أو إدخالها في محرر نصوص) أو في الكود المصدر. بشكل عام، من الأفضل استخدام القيد files، لأنك لستَ بحاجة إلى إعادة التجميع لتطبيق القيود. كما أنه يجعل شيفرتك المصدرية أكثر قابلية للنقل. راجع استخدام محرر SCOPE، في الصفحة ١١٢ لمزيد من المعلومات.
مع ذلك، إذا كانت لديك قيود توقيت غير محددة مثل syn_tco وsyn_tpd وsyn_tsu، فيجب عليك إدخالها كتوجيهات في الكود المصدر. على عكس السمات، لا يمكن إضافة التوجيهات إلا إلى الكود المصدر، وليس إلى القيد. fileراجع تحديد السمات والتوجيهات، على الصفحة 90 لمزيد من المعلومات حول إضافة التوجيهات إلى الكود المصدر.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الثالث: إعداد المدخلات

العمل مع القيود Files

استخدام محرر النصوص للقيود Fileس (إرث)
يمكنك استخدام محرر Legacy SCOPE لقيود SDC fileتم إنشاؤه قبل إصدار G-2012.09. ومع ذلك، يُنصح بترجمة SDC الخاص بك files إلى FDC fileلتمكين أحدث إصدار من محرر SCOPE والاستفادة من معالجة قيود التوقيت المحسنة في الأداة.
إذا اخترت استخدام محرر SCOPE القديم، يوضح لك هذا القسم كيفية إنشاء قيد Tcl يدويًا file. يقوم البرنامج بإنشاء هذا تلقائيًا file إذا كنت تستخدم محرر SCOPE القديم لإدخال القيود، فإن قيد Tcl file يحتوي فقط على قيود توقيت عامة. يجب إدخال قيود الصندوق الأسود في الكود المصدري. لمزيد من المعلومات، راجع متى تستخدم القيود. Fileانظر "كود المصدر"، في الصفحة 53.
1. افتح file للتحرير.
تأكد من إغلاق نافذة النطاق، وإلا فقد
استبدال القيود السابقة.
لإنشاء جديد file، يختار File-> جديد، ثم حدد القيد File
خيار (النطاق). اكتب اسمًا لـ file وانقر فوق موافق.
لتحرير ملف موجود file، يختار File->فتح، تعيين Fileمرشح نوع s إلى
القيد Files (sdc) وافتح file انت تريد.
2. اتبع إرشادات بناء الجملة في إرشادات بناء الجملة الخاصة بـ Tcl للقيود Fileس، في الصفحة 55.
٣. أدخل قيود التوقيت المطلوبة. للاطلاع على الصياغة، راجع دليل المرجع. إذا كانت لديك قيود توقيت غير واضحة، فيجب عليك إدخالها في الكود المصدر.
4. يمكنك أيضًا إضافة سمات خاصة بالبائع في القيد file باستخدام define_attribute. راجع تحديد السمات في القيود. File، في الصفحة 97 لمزيد من المعلومات.
5. احفظ ملف file.
6. أضف file إلى المشروع كما هو موضح في إجراء تغييرات على المشروع، على الصفحة 62، ثم قم بتشغيل التوليف.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

العمل مع القيود Files

الفصل الثالث: إعداد المدخلات

إرشادات بناء الجملة في لغة Tcl للقيود Files
يغطي هذا القسم المبادئ التوجيهية العامة لاستخدام Tcl للقيود files:
· Tcl حساس لحالة الأحرف.
لتسمية الكائنات: يجب أن يتطابق اسم الكائن مع الاسم في كود HDL. أرفق أسماء المثيلات والمنافذ داخل c.urlأقواس y { }. لا تستخدم مسافات في الأسماء. استخدم النقطة (.) لفصل الأسماء الهرمية. في وحدات Verilog، استخدم الصيغة التالية، على سبيل المثال، port و
أسماء الشبكة:
v:cell [prefix:]objectName
حيث أن cell هو اسم كيان التصميم، وprefix هي بادئة لتحديد الكائنات التي تحمل الاسم نفسه، وobjectName هو مسار مثيل مع فاصل النقطة (.). يمكن أن تكون البادئة أيًا مما يلي:

البادئة (أحرف صغيرة) i: p: b: n:

أسماء مثيلات الكائن أسماء المنافذ (المنفذ بالكامل) شريحة بت من المنفذ أسماء الشبكة

في وحدات VHDL، استخدم بناء الجملة التالي على سبيل المثال، port، وnet
الأسماء في وحدات VHDL:
v:cell [.view] [البادئة:] اسم الكائن
حيث v: يحدده على أنه view الكائن، lib هو اسم المكتبة، cell هو اسم كيان التصميم، view هو اسم للهندسة المعمارية، وprefix هي بادئة لتحديد الكائنات التي تحمل نفس الاسم، وobjectName هو مسار مثيل مع فاصل النقطة (.). View مطلوب فقط إذا كان هناك أكثر من بنية للتصميم. انظر الجدول أعلاه لمعرفة بادئات الكائنات.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الثالث: إعداد المدخلات

العمل مع القيود Files

· الأحرف البدل المطابقة للاسم هي * (تطابق علامة النجمة أي عدد من
(أحرف) و؟ (علامة الاستفهام تطابق حرفًا واحدًا). هذه الأحرف لا تتطابق مع النقاط المستخدمة كفواصل هرمية. على سبيل المثالample، يحدد السلسلة التالية جميع بتات مثيل statereg في وحدة statemod:
i:statemod.statereg[*]

التحقق من القيد Files
يمكنك التحقق من بناء الجملة والمعلومات الأخرى ذات الصلة بالقيد الخاص بك fileباستخدام أمر "فحص القيود". لإنشاء تقرير قيود، اتبع الخطوات التالية:
1. إنشاء قيد file وأضفه إلى مشروعك.
2. حدد تشغيل->فحص القيد.
يقوم هذا الأمر بإنشاء تقرير يتحقق من بناء الجملة وقابلية تطبيق قيود التوقيت في قيد تركيب FPGA files لمشروعك. يُكتب التقرير إلى projectName_cck.rpt file ويسرد المعلومات التالية:
القيود غير المطبقة القيود الصالحة والقابلة للتطبيق على التصميم التوسعة البدليّة للقيود القيود على الكائنات غير الموجودة
للحصول على تفاصيل حول هذا التقرير، راجع تقرير التحقق من القيود، على الصفحة 270 من دليل المرجع

LO
دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الثاني
إعداد مشروع تركيب منطقي
عند تجميع تصميم باستخدام أدوات تجميع FPGA من Synopsys، يجب عليك إعداد مشروع لتصميمك. فيما يلي شرح لإجراءات إعداد مشروع تجميع منطقي:
· إعداد المشروع Fileس، في الصفحة 58 · إدارة المشروع File التسلسل الهرمي، في الصفحة 66 · إعداد التنفيذات، في الصفحة 72 · إعداد خيارات تنفيذ التوليف المنطقي، في الصفحة 75 · تحديد السمات والتوجيهات، في الصفحة 90 · البحث Fileس، في الصفحة 98 · الأرشفة Fileالمشاريع والأنشطة، على الصفحة 101

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الرابع: إعداد مشروع تركيب منطقي

إعداد المشروع Files

إعداد المشروع Files
يصف هذا القسم الأساسيات حول كيفية إعداد مشروع وإدارته file لتصميمك، بما في ذلك المعلومات التالية:
· إنشاء مشروع File، في الصفحة 58 · فتح مشروع قائم File، في الصفحة 61 · إجراء تغييرات على مشروع، في الصفحة 62 · إعداد المشروع View تفضيلات العرض، في الصفحة 63 · تحديث مسارات تضمين Verilog في المشروع الأقدم Fileس، في الصفحة 65
لحبيب سابق محددampحول إنشاء مشروع file، راجع البرنامج التعليمي للأداة التي تستخدمها.

إنشاء مشروع File
يجب عليك إنشاء مشروع file لكل مشروع. يحتوي المشروع على البيانات اللازمة لتصميم معين: قائمة المصادر fileس، نتائج التوليف file، وإعدادات خيارات جهازك. يوضح لك الإجراء التالي كيفية إعداد مشروع file باستخدام الأوامر الفردية.
1. ابدأ باختيار أحد الخيارات التالية: File->بناء المشروع، File->افتح المشروع، أو انقر على أيقونة P. انقر على "مشروع جديد".
تُظهر نافذة المشروع مشروعًا جديدًا. انقر على زر "إضافة" File اضغط على الزر F4 أو حدد المشروع->إضافة مصدر File الأمر. الإضافة Fileيتم فتح مربع الحوار s إلى المشروع.
2. أضف المصدر fileق للمشروع.
تأكد من أن الحقل "البحث في" الموجود في الجزء العلوي من النموذج يشير إلى اليمين
الدليل. fileيتم إدراج s في المربع. إذا لم تتمكن من رؤية fileس، تأكد من أن Fileتم ضبط حقل النوع لعرض البيانات الصحيحة file النوع. إذا كان لديك مدخلات مختلطة fileس، اتبع الإجراء الموضح في استخدام مصدر اللغة المختلطة Fileس، في الصفحة 44.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

إعداد المشروع Files

الفصل الرابع: إعداد مشروع تركيب منطقي

لإضافة كل fileفي الدليل مرة واحدة، انقر فوق الزر "إضافة الكل" في
الجانب الأيمن من النموذج. لإضافة fileبشكل فردي، انقر على file في القائمة ثم انقر فوق الزر "إضافة"، أو انقر نقرًا مزدوجًا فوق file اسم.
يمكنك إضافة كل fileقم بإزالة العناصر الموجودة في الدليل ثم قم بإزالة العناصر التي لا تحتاج إليها باستخدام زر الإزالة.
إذا كنت تقوم بإضافة VHDL fileاختر المكتبة المناسبة من القائمة المنبثقة لمكتبة VHDL. سيتم تطبيق المكتبة التي تختارها على جميع ملفات VHDL. fileعندما تنقر فوق موافق في مربع الحوار.
تعرض نافذة مشروعك مشروعًا جديدًا file. إذا قمت بالنقر على علامة الجمع الموجودة بجوار المشروع وتوسيعه، فسترى ما يلي:
مجلد (مجلدين للتصاميم متعددة اللغات) يحتوي على المصدر files.
إذا كان لديك fileإذا لم تكن الملفات موجودة في مجلد ضمن دليل المشروع، فيمكنك تعيين هذا التفضيل عن طريق تحديد الخيارات-> المشروع View الخيارات والتحقق View مشروع fileفي مربع المجلدات. هذا يفصل نوعًا واحدًا من file من آخر في المشروع view عن طريق وضعها في مجلدات منفصلة.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الرابع: إعداد مشروع تركيب منطقي

إعداد المشروع Files

التنفيذ، المسمى افتراضيًا rev_1. التنفيذات هي
تعديلات على تصميمك ضمن سياق برنامج التوليف، ولا تحل محل برامج وعمليات التحكم في الكود المصدري الخارجي. تتيح لك التطبيقات المتعددة تعديل خيارات الجهاز والتوليف لاستكشاف خيارات التصميم. يمكنك استخدام تطبيقات متعددة في Synplify Pro. لكل تطبيق خياراته الخاصة في التوليف والجهاز، بالإضافة إلى مشروعه الخاص. files.

3. أضف أي مكتبات تحتاجها، باستخدام الطريقة الموضحة في الخطوة السابقة لإضافة مكتبة Verilog أو VHDL file.
بالنسبة للمكتبات الخاصة بالبائع، أضف المكتبة المناسبة file الى
المشروع. لاحظ أنه بالنسبة لبعض العائلات، يتم تحميل المكتبات تلقائيًا ولا تحتاج إلى إضافتها صراحةً إلى المشروع file.
لإضافة مكتبة حزمة VHDL لجهة خارجية، أضف ملف .vhd المناسب file إلى التصميم، كما هو موضح في الخطوة 2. انقر بزر الماوس الأيمن فوق file في المشروع view وحدد File خيارات، أو اختر "مشروع" -> "تعيين مكتبة VHDL". حدد اسم مكتبة متوافق مع أجهزة المحاكاة. على سبيل المثالample، MYLIB. تأكد من أن مكتبة الحزمة هذه موجودة قبل التصميم ذي المستوى الأعلى في قائمة fileس في المشروع view.
للحصول على معلومات حول إعداد Verilog وVHDL file الخيارات، راجع إعداد خيارات Verilog وVHDL، على الصفحة 84. يمكنك أيضًا تعيين هذه file خيارات لاحقًا، قبل تشغيل التوليف.
للحصول على معلومات إضافية خاصة بالبائع حول استخدام مكتبات الماكرو الخاصة بالبائع وbLoOxes السوداء، راجع تحسين تصميمات Microsemi، على الصفحة 487.
بالنسبة لمكونات التكنولوجيا العامة، يمكنك إضافة
مكتبة Verilog المستقلة عن التكنولوجيا والمرفقة مع البرنامج

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

إعداد المشروع Files

الفصل الرابع: إعداد مشروع تركيب منطقي

(install_dir/lib/generic_technology/gtech.v) إلى تصميمك، أو أضف مكتبة مكونات عامة خاصة بك. لا تستخدمهما معًا فقد يتعارضان.
4. تحقق file النظام في المشروع view. File الترتيب مهم بشكل خاص بالنسبة لـ VHDL files.
لـ VHDL fileس، يمكنك الطلب تلقائيًا fileق من قبل
تحديد تشغيل->ترتيب VHDL Fileس. بدلاً من ذلك، قم بتحريك يدويًا fileس في المشروع view. طَرد fileيجب أن تكون s أولًا في القائمة لأنها تُجمّع قبل استخدامها. إذا كانت لديك كتل تصميم موزعة على عدة fileس، تأكد من أن لديك ما يلي file الترتيب: file يجب أن يحتوي أولاً على الكيان، متبوعًا بالهندسة المعمارية file، وأخيرا file مع التكوين.
في المشروع view، تأكد من أن الأخير file في المشروع view هل هو
مصدر رفيع المستوى file. وبدلا من ذلك، يمكنك تحديد المستوى الأعلى file عند ضبط خيارات الجهاز.
5. حدد Fileحفظ، اكتب اسمًا للمشروع، ثم انقر على "حفظ". ستظهر تغييراتك في نافذة المشروع.
6. لإغلاق المشروع file، حدد زر إغلاق المشروع أو File->إغلاق المشروع.

افتتاح مشروع قائم File
هناك طريقتان لفتح المشروع file: المشروع المفتوح والعام File ->فتح الأمر.
1. إذا كان المشروع الذي تريد فتحه هو أحد المشاريع التي عملت عليها مؤخرًا، فيمكنك تحديده مباشرةً: File-> المشاريع الأخيرة-> اسم المشروع.
2. استخدم إحدى الطرق التالية لفتح أي مشروع file:

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الرابع: إعداد مشروع تركيب منطقي

إعداد المشروع Files

أمر فتح المشروع

File->فتح الأمر

يختار File->افتح المشروع، انقر فوق زر فتح المشروع على الجانب الأيسر من نافذة المشروع، أو انقر فوق الرمز P.
لفتح مشروع حديث، انقر نقرًا مزدوجًا فوقه من قائمة المشاريع الحديثة.
بخلاف ذلك، انقر فوق زر المشروع الموجود لفتح مربع الحوار فتح وتحديد المشروع.

يختار File->فتح.
حدد الدليل الصحيح في الحقل "البحث في:".
تعيين File من نوع المشروع Files (*.prj). يسرد المربع المشروع files.
انقر نقرًا مزدوجًا فوق المشروع الذي تريد فتحه.

يتم فتح المشروع في نافذة المشروع.

إجراء تغييرات على المشروع
عادةً، يمكنك إضافة أو حذف أو استبدال files.
1. لإضافة مصدر أو قيد fileلإضافة مشروع، حدد إضافة Fileزر s أو المشروع->إضافة مصدر File لفتح التحديد Fileمربع حوار "إضافة إلى المشروع". انظر إنشاء مشروع File، في الصفحة 58 للتفاصيل.
2. لحذف أ file من المشروع، انقر فوق file في نافذة المشروع، ثم اضغط على مفتاح الحذف.
3. لاستبدال file في مشروع،
حدد file تريد تغييره في نافذة المشروع.
انقر فوق التغيير File الزر، أو حدد المشروع->تغيير File.
في المصدر File مربع الحوار الذي يفتح، اضبط البحث في الدليل
أين الجديد file يقع. الجديد file يجب أن يكون من نفس النوع file تريد استبداله.
إذا لم ترى file المدرجة، حدد نوع file انت بحاجة من
ال Files من حقل النوع.
انقر نقرا مزدوجا فوق file. الجديد file يحل محل القديم في المشروع
قائمة. LO
4. لتحديد كيفية تنفيذ المشروع fileيتم حفظها في المشروع، انقر بزر الماوس الأيمن على file في المشروع view وحدد File خيارات. اضبط خيار الحفظ File خيار إما بالنسبة إلى المشروع أو المسار المطلق.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

إعداد المشروع Files

الفصل الرابع: إعداد مشروع تركيب منطقي

5. للتحقق من الوقتamp على file، انقر بزر الماوس الأيمن على file في المشروع view وحدد File الخيارات. تحقق من الوقت الذي file تم تعديله آخر مرة. انقر فوق "موافق".

إعداد المشروع View تفضيلات العرض
يمكنك تخصيص تنظيم وعرض المشروع fileس. 1. حدد الخيارات->المشروع View الخيارات. المشروع View يتم فتح نموذج الخيارات.

2. لتنظيم أنواع مختلفة من المدخلات fileفي مجلدات منفصلة، تحقق View مشروع Files في المجلدات.
يؤدي تحديد هذا الخيار إلى إنشاء مجلدات منفصلة في المشروع view للقيود fileس والمصدر files.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الرابع: إعداد مشروع تركيب منطقي

إعداد المشروع Files

3. التحكم file العرض بما يلي:
عرض جميع تلقائيا fileس، عن طريق تحديد "إظهار مكتبة المشروع". إذا
هذا غير متحقق منه، المشروع view لا يعرض fileحتى تنقر على رمز الجمع وتوسع files في مجلد.
قم بتحديد أحد المربعات في المشروع File قسم عرض الاسم في
نموذج لتحديد كيفية fileيتم عرض الأسماء. يمكنك عرض فقط fileالاسم أو المسار النسبي أو المسار المطلق.
4. الى view مشروع fileفي المجلدات المخصصة المخصصة، تحقق View مشروع Fileفي المجلدات المخصصة. لمزيد من المعلومات، راجع "إنشاء مجلدات مخصصة"، الصفحة ٦٦. لا تُعرض مجلدات الأنواع إلا إذا كان هناك أنواع متعددة في مجلد مخصص.

المجلدات المخصصة
© 2014 شركة سينوبسيس 64

LO
دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

إعداد المشروع Files

الفصل الرابع: إعداد مشروع تركيب منطقي

5. لفتح أكثر من تنفيذ في نفس المشروع view، قم بتحديد خيار السماح بفتح مشاريع متعددة.
المشروع 1

المشروع 2

6. التحكم في المخرجات file العرض بما يلي:
تحقق من إظهار الكل Files في مربع دليل النتائج لعرض كافة النتائج
fileيتم إنشاؤها بعد التوليف.
تغيير الناتج file التنظيم عن طريق النقر على أحد أشرطة الرأس
في نتائج التنفيذ view. يمكنك تجميع fileقم بتصنيفها حسب النوع أو فرزها وفقًا لتاريخ آخر تعديل لها.
7. الى view file المعلومات، حدد file في المشروع viewانقر بزر الماوس الأيمن، ثم حدد File خيارات. على سبيل المثالampيمكنك التحقق من التاريخ أ file تم تعديل.
تحديث مسارات تضمين Verilog في المشروع الأقدم Files
إذا كان لديك مشروع file تم إنشاؤه باستخدام إصدار أقدم من البرنامج (قبل 8.1)، يتضمن Verilog مسارات في هذا file تتعلق بدليل النتائج أو المصدر file مع عبارات التضمين. في الإصدارات بعد الإصدار 8.1، كان المشروع file `تتضمن المسارات نسبية للمشروع file فقط. لا تقوم واجهة المستخدم الرسومية في الإصدارات الأحدث بتحديث prj الأقدم تلقائيًا fileللتوافق مع القواعد الجديدة. لتحديث المشروع القديم واستخدامه file، إفعل واحدا من ما يلي:
· تحرير prj يدويًا file في محرر النصوص وأضف ما يلي على
السطر قبل كل set_option -include_path:
set_option -project_relative_includes 1
· ابدأ مشروعًا جديدًا بإصدار أحدث من البرنامج واحذف
مشروع قديم. هذا سيجعل المشروع الجديد file اتبع القاعدة الجديدة حيث تكون العناصر المضمنة نسبية إلى prj file.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الرابع: إعداد مشروع تركيب منطقي

إدارة المشروع File تَسَلسُل

إدارة المشروع File تَسَلسُل
تصف الأقسام التالية كيفية إنشاء المجلدات المخصصة وإدارتها و fileس في المشروع view:
· إنشاء مجلدات مخصصة · التعامل مع مجلدات المشروع المخصصة · التعامل مع مجلدات المشروع المخصصة Files

إنشاء مجلدات مخصصة
يمكنك إنشاء مجلدات منطقية وتخصيصها files في مجموعات التسلسل الهرمي المختلفة ضمن مشروعك viewيمكن تحديد هذه المجلدات بأي اسم أو مستوى هرمي. على سبيل المثالampيمكنك مطابقة نظام التشغيل الخاص بك بشكل تعسفي file هيكل أو تسلسل منطقي HDL. تتميز المجلدات المخصصة بلونها الأزرق.

هناك عدة طرق لإنشاء مجلدات مخصصة ثم إضافتها fileأضفها إلى مشروعك. استخدم إحدى الطرق التالية:

1. انقر بزر الماوس الأيمن على المشروع file أو مجلد مخصص آخر، ثم اختر "إضافة مجلد" من القائمة المنبثقة. ثم نفّذ أيًا مما يلي file العمليات:

النقر بزر الماوس الأيمن يعرض ذلك

على ذلك

فيوليوLcrOafnileesitahnedr

حدد حدد

ضع في مجلد. قائمة فرعية لمجلد موجود أو أنشئه

ملف جديد.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

إدارة المشروع File تَسَلسُل

الفصل الرابع: إعداد مشروع تركيب منطقي

لاحظ أنه يمكنك تسمية المجلد بشكل عشوائي، ولكن لا تستخدم الحرف (/) لأن هذا رمز فاصل للتسلسل الهرمي.
لإعادة تسمية مجلد، انقر بزر الماوس الأيمن فوق المجلد وحدد إعادة التسمية من
القائمة المنبثقة. يظهر مربع حوار إعادة تسمية المجلد؛ حدد اسمًا جديدًا.
2. استخدم إضافة Fileمربع حوار "إلى المشروع" لإضافة المحتويات الكاملة لتسلسل المجلد، ووضعها بشكل اختياري fileقم بتحويل المجلدات المخصصة إلى مجلدات مخصصة تتوافق مع التسلسل الهرمي لمجلدات نظام التشغيل المدرجة في مربع الحوار المعروض.

للقيام بذلك، حدد إضافة File الزر في المشروع view.
حدد أي مجلدات مطلوبة مثل dsp من مربع الحوار، ثم
انقر على زر "إضافة". سيؤدي هذا إلى وضع جميع fileمن التسلسل الهرمي dsp إلى المجلد المخصص الذي قمت بإنشائه للتو.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الرابع: إعداد مشروع تركيب منطقي

إدارة المشروع File تَسَلسُل

لوضع تلقائيا files في المجلدات المخصصة المقابلة لـ
تسلسل مجلد نظام التشغيل، حدد الخيار المسمى إضافة Files إلى المجلدات المخصصة في مربع الحوار.
بشكل افتراضي، يكون اسم المجلد المخصص هو نفس اسم المجلد
يحتوي على fileأو المجلد المراد إضافته إلى المشروع. مع ذلك، يمكنك تعديل أسماء المجلدات بالنقر على زر "خيارات المجلدات". سيظهر مربع الحوار التالي.

للإستخدام:
فقط المجلد الذي يحتوي على fileللحصول على اسم المجلد، انقر فوق استخدام نظام التشغيل
اسم المجلد.
اسم المسار إلى المجلد المحدد لتحديد مستوى
التسلسل الهرمي المنعكس لمسار المجلد المخصص.

LO
دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

إدارة المشروع File تَسَلسُل

الفصل الرابع: إعداد مشروع تركيب منطقي

3. يمكنك السحب والإفلات fileالملفات والمجلدات من تطبيق OS Explorer إلى المشروع viewتتوفر هذه الميزة على أجهزة سطح المكتب التي تعمل بنظامي التشغيل Windows وLinux والتي تعمل بنظام التشغيل KDE.
عندما تقوم بسحب وإفلات file، سيتم إضافته إلى المشروع على الفور.
إذا لم يكن هناك مشروع مفتوح، يقوم البرنامج بإنشاء مشروع.
عندما تقوم بسحب وإفلات file فوق مجلد، سيتم وضعه في ذلك المجلد
المجلد. في البداية، قم بإضافة Fileيتم عرض مربع حوار "s to Project" ويطلب منك تأكيد fileسيتم إضافتها إلى المشروع. يمكنك النقر فوق "موافق" لقبول fileس. إذا كنت تريد إجراء تغييرات، يمكنك النقر فوق زر إزالة الكل وتحديد مرشح أو خيار جديد.

ملاحظة: لعرض المجلدات المخصصة في المشروع view، حدد الخيارات->المشروع View قائمة الخيارات، ثم قم بتمكين/تعطيل مربع الاختيار لـ View مشروع Files في المجلدات المخصصة في مربع الحوار.

التعامل مع مجلدات المشروع المخصصة
يصف الإجراء التالي كيفية إزالة fileإزالة المجلدات من المجلدات، وحذف المجلدات، وتغيير التسلسل الهرمي للمجلدات.
1. لإزالة أ file من مجلد مخصص، إما:
اسحبه وأفلته في مجلد آخر أو في المشروع. ميّزه. file، انقر بزر الماوس الأيمن وحدد "إزالة من المجلد" من
القائمة المنبثقة.
لا تستخدم مفتاح الحذف (DEL)، حيث يؤدي هذا إلى إزالة file من المشروع.
٢. لحذف مجلد مخصص، حدده ثم انقر بزر الماوس الأيمن واختر "حذف" من القائمة المنبثقة، أو اضغط على مفتاح DEL. عند حذف مجلد، اختر أحد الخيارات التالية:
انقر فوق نعم لحذف المجلد و files الموجودة في المجلد من
المشروع.
انقر فوق "لا" لحذف المجلد فقط.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الرابع: إعداد مشروع تركيب منطقي

إدارة المشروع File تَسَلسُل

3. لتغيير التسلسل الهرمي للمجلد المخصص:
اسحب المجلد وأفلِته داخل مجلد آخر بحيث يكون فرعيًا
المجلد أو فوق المشروع لنقله إلى المستوى الأعلى.
لإزالة التسلسل الهرمي للمستوى الأعلى لمجلد مخصص، اسحب وأفلِت
المستوى الفرعي المطلوب من التسلسل الهرمي للمشروع. ثم احذف المجلد الجذري الفارغ.
على سبيل المثالample، إذا كان دليل المجلد المخصص الموجود هو:
/السابقamples/Verilog/RTL
لنفترض أنك تريد تسلسلًا هرميًا من مستوى واحد فقط من اليمين إلى اليسار، فاسحب وأفلت هذا التسلسل فوق المشروع. بعد ذلك، يمكنك حذف /Exampدليل les/Verilog.

التلاعب بالعرف Files
بالإضافة إلى ذلك، يمكنك تنفيذ الأنواع التالية من التخصيص file العمليات:
1. لقمع عرض fileفي مجلدات النوع، انقر بزر الماوس الأيمن في المشروع view وحدد المشروع View الخيارات أو حدد الخيارات->المشروع View الخيارات. تعطيل الخيار View مشروع Files في نوع المجلدات في مربع الحوار.
2. للعرض fileبالترتيب الأبجدي بدلاً من ترتيب المشروع، تحقق من "الفرز" Fileزر s في المشروع view لوحة التحكم. انقر على مفتاح السهم لأسفل في الزاوية اليسرى السفلية من اللوحة لتشغيل لوحة التحكم أو إيقاف تشغيلها.

LO
دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

إدارة المشروع File تَسَلسُل

الفصل الرابع: إعداد مشروع تركيب منطقي

تبديل لوحة التحكم
3. لتغيير ترتيب fileس في المشروع:
تأكد من تعطيل المجلدات المخصصة والفرز fileس. اسحب وأفلِت file إلى الموضع المطلوب في القائمة files.
4. لتغيير file اكتب، ثم اسحبه وأفلته في مجلد النوع الجديد. سيطلب منك البرنامج التحقق.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الرابع: إعداد مشروع تركيب منطقي

إعداد التنفيذات

إعداد التنفيذات
التنفيذ هو نسخة من مشروع، تُنفَّذ بمجموعة محددة من القيود والإعدادات. يمكن أن يحتوي المشروع على عدة تنفيذات، لكل منها إعداداته الخاصة.

العمل مع تطبيقات متعددة
تتيح لك أداة Synplify Pro إنشاء تطبيقات متعددة للتصميم نفسه ثم مقارنة النتائج. يتيح لك هذا تجربة إعدادات مختلفة للتصميم نفسه. التطبيقات هي مراجعات لتصميمك ضمن سياق برنامج التوليف، ولا تحل محل برامج وعمليات التحكم في الكود المصدري الخارجي.
1. انقر فوق زر إضافة التنفيذ أو حدد المشروع->تنفيذ جديد وقم بتعيين خيارات الجهاز الجديدة (علامة تبويب الجهاز)، أو خيارات جديدة (علامة تبويب الخيارات)، أو قيد جديد file (علامة التبويب القيود).
يقوم البرنامج بإنشاء تنفيذ آخر في المشروع viewيحمل التطبيق الجديد نفس اسم التطبيق السابق، ولكن بلاحقة رقمية مختلفة. يوضح الشكل التالي تطبيقين، rev1 وrev2، مع إبراز التطبيق الحالي (النشط).

يستخدم التنفيذ الجديد نفس كود المصدر fileولكن خيارات الأجهزة والقيود مختلفة. ينسخ بعض fileمن التنفيذ السابق: سجل tlg file، قائمة شبكة srs RTL file، و design_fsm.sdc file تم إنشاؤه بواسطة FSM Explorer. يحتفظ البرنامج بسجلّ قابل للتكرار لعمليات التوليف.

LO
دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

إعداد التنفيذات

الفصل الرابع: إعداد مشروع تركيب منطقي

2. قم بتشغيل التوليف مرة أخرى بالإعدادات الجديدة.
لتشغيل التنفيذ الحالي فقط، انقر فوق تشغيل.
لتشغيل جميع التنفيذات في مشروع، حدد تشغيل->تشغيل الكل
التنفيذات.
يمكنك استخدام تطبيقات متعددة لتجربة جزء مختلف أو تجربة تردد مختلف. راجع "إعداد خيارات تطبيق التوليف المنطقي" في الصفحة 75 لمزيد من المعلومات حول خيارات الإعداد.
المشروع view يعرض جميع التنفيذات مع إبراز التنفيذ النشط والإخراج المقابل fileتم إنشاء s للتنفيذ النشط المعروض في نتائج التنفيذ view على اليمين؛ يؤدي تغيير التنفيذ النشط إلى تغيير الناتج file العرض. تراقب نافذة المراقبة التنفيذ النشط. إذا قمتَ بتكوين هذه النافذة لمراقبة جميع التنفيذات، فسيتم تحديث التنفيذ الجديد تلقائيًا في النافذة.
3. قارن النتائج.
استخدم نافذة "المشاهدة" لمقارنة المعايير المحددة. تأكد من ضبط
التطبيقات التي تريد مقارنتها بأمر "تكوين المراقبة". راجع "استخدام نافذة المراقبة"، الصفحة ١٩٠ لمزيد من التفاصيل.

لمقارنة التفاصيل، قارن السجل file نتائج.
4. لإعادة تسمية أحد التنفيذات، انقر بزر الماوس الأيمن على اسم التنفيذ في المشروع view، حدد تغيير اسم التنفيذ من القائمة المنبثقة، واكتب اسمًا جديدًا.
لاحظ أن واجهة المستخدم الحالية تحل محل التنفيذ؛ الإصدارات التي تسبق الإصدار 9.0 تحافظ على التنفيذ الذي سيتم إعادة تسميته.
5. لنسخ أحد التنفيذات، انقر بزر الماوس الأيمن على اسم التنفيذ في المشروع view، حدد "نسخ التنفيذ" من القائمة المنبثقة، واكتب اسمًا جديدًا للنسخة.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الرابع: إعداد مشروع تركيب منطقي

إعداد التنفيذات

6. لحذف تنفيذ، انقر بزر الماوس الأيمن على اسم التنفيذ في المشروع view، ثم حدد إزالة التنفيذ من القائمة المنبثقة.

LO
دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

إعداد خيارات تنفيذ التوليف المنطقي الفصل الرابع: إعداد مشروع التوليف المنطقي
إعداد خيارات تنفيذ التوليف المنطقي
يمكنك ضبط خيارات عامة لتطبيقات التوليف الخاصة بك، بعضها خاص بالتقنية. يصف هذا القسم كيفية ضبط الخيارات العامة مثل الجهاز والتحسين و file خيارات التنفيذ باستخدام أمر خيارات التنفيذ. لمزيد من المعلومات حول ضبط قيود التنفيذ، راجع "تحديد قيود النطاق" في الصفحة ١١٩. لمزيد من المعلومات حول تجاوز الإعدادات العامة بسمات أو توجيهات فردية، راجع "تحديد السمات والتوجيهات" في الصفحة ٩٠.
يناقش هذا القسم المواضيع التالية:
· ضبط خيارات الجهاز، في الصفحة 75 · ضبط خيارات التحسين، في الصفحة 78 · تحديد التردد العالمي والقيد Files، في الصفحة 80 · تحديد خيارات النتيجة، في الصفحة 82 · تحديد مخرجات تقرير التوقيت، في الصفحة 84 · ضبط خيارات Verilog وVHDL، في الصفحة 84
ضبط خيارات الجهاز
خيارات الجهاز جزء من الخيارات العامة التي يمكنك ضبطها لعملية التوليف. وهي تشمل اختيار القطعة (التقنية، القطعة، ومستوى السرعة) وخيارات التنفيذ (إدخال/إخراج وتوزيعات المروحة). قد تختلف هذه الخيارات وتنفيذها من تقنية لأخرى، لذا راجع فصول الموردين في دليل المرجع للحصول على معلومات حول خيارات الموردين.
1. افتح نموذج خيارات التنفيذ بالنقر فوق زر خيارات التنفيذ أو تحديد المشروع->خيارات التنفيذ، ثم انقر فوق علامة التبويب الجهاز في الأعلى إذا لم تكن محددة بالفعل.
٢. اختر التقنية، والقطعة، والباقة، والسرعة. تختلف الخيارات المتاحة باختلاف التقنية التي تختارها.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الرابع: إعداد مشروع التوليف المنطقي إعداد خيارات تنفيذ التوليف المنطقي
٣. اضبط خيارات ربط الأجهزة. تختلف الخيارات باختلاف التقنية التي تختارها.
إذا لم تكن متأكدًا مما يعنيه الخيار، فانقر فوق الخيار لمعرفة
الوصف في المربع أدناه. للاطلاع على الوصف الكامل للخيارات، انقر على F1 أو راجع فصل البائع المناسب في دليل المستخدم.
لتعيين خيار، اكتب القيمة أو حدد المربع لتمكينه.
لمزيد من المعلومات حول ضبط حدود التوزيع وإعادة التوقيت، راجع "ضبط حدود التوزيع" في الصفحة ٣٤٨، و"إعادة التوقيت" في الصفحة ٣٣٤، على التوالي. لمزيد من التفاصيل حول الخيارات الأخرى الخاصة بالموردين، راجع الفصل الخاص بالمورد ومجموعة التقنيات المناسبة في دليل المرجع.

LO
دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

إعداد خيارات تنفيذ التوليف المنطقي الفصل الرابع: إعداد مشروع التوليف المنطقي

٤. عيّن خيارات التنفيذ الأخرى حسب الحاجة (انظر "إعداد خيارات تنفيذ التوليف المنطقي"، في الصفحة ٧٥ للاطلاع على قائمة الخيارات). انقر فوق "موافق".
٥. انقر على زر "تشغيل" لتجميع التصميم. يقوم البرنامج بتجميع التصميم ورسمه باستخدام الخيارات التي تحددها.
٦. لضبط خيارات الجهاز باستخدام نص برمجي، استخدم أمر set_option Tcl. يحتوي الجدول التالي على قائمة أبجدية بخيارات الجهاز في علامة تبويب "الجهاز" مُطابقة لأوامر Tcl المُكافئة. نظرًا لأن الخيارات مُرتبطة بالتقنية وعائلة الأجهزة، فقد لا تتوفر جميع الخيارات المُدرجة في الجدول في التقنية المُختارة. تبدأ جميع الأوامر بـ set_option، متبوعةً بالصيغة في العمود كما هو موضح. راجع دليل المُراجع للاطلاع على قائمة الخيارات الأشمل للمورّد.
يوضح الجدول التالي أغلب خيارات الجهاز.

دليل خصائص الخيار الموضحة لتعطيل إدراج الإدخال/الإخراج للمحلل

أمر Tcl (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الرابع: إعداد مشروع التوليف المنطقي إعداد خيارات تنفيذ التوليف المنطقي

خيار

أمر Tcl (set_option…)

طَرد

-حزمة pkg_name

جزء

-جزء اسم الجزء

حل مشاكل السائقين المختلطة

-resolve_multiple_driver {1|0}

سرعة

-speed_grade speed_grade

تكنولوجيا

-الكلمة الرئيسية للتكنولوجيا

تحديث بيانات توقيت نقطة التجميع -update_models_cp {0|1}

إنشاء قاعدة بيانات محلل HDL -hdl_qload {1|0}

إعداد خيارات التحسين
خيارات التحسين جزء من الخيارات العامة التي يمكنك ضبطها للتنفيذ. يوضح هذا القسم كيفية ضبط خيارات مثل التردد وخيارات التحسين العامة مثل مشاركة الموارد. يمكنك أيضًا ضبط بعض هذه الخيارات باستخدام الأزرار المناسبة في واجهة المستخدم.
1. افتح نموذج خيارات التنفيذ بالنقر فوق زر خيارات التنفيذ أو تحديد المشروع->خيارات التنفيذ، ثم انقر فوق علامة التبويب خيارات في الأعلى.
2. انقر فوق خيارات التحسين التي تريدها، إما في النموذج أو في المشروع viewتختلف خياراتك باختلاف التقنية. إذا لم يكن أحد الخيارات متاحًا لتقنيتك، فسيتم تعطيله. يؤدي ضبط الخيار في مكان ما إلى تحديثه تلقائيًا في مكان آخر.

LO
دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

إعداد خيارات تنفيذ التوليف المنطقي الفصل الرابع: إعداد مشروع التوليف المنطقي

مشروع View

خيارات التحسين خيارات التنفيذ->الخيارات

للحصول على تفاصيل حول استخدام هذه التحسينات، راجع الأقسام التالية:

مُجمِّع FSM ومستكشف FSM
إعادة توقيت مشاركة الموارد

تحسين آلات الحالة، على الصفحة 354
تشغيل مستكشف FSM، الصفحة ٣٥٩. ملاحظة: تدعم مجموعة فرعية فقط من تقنيات Microsemi خيار مستكشف FSM. استخدم لوحة "المشروع" ← "خيارات التنفيذ" ← "الخيارات" لتحديد ما إذا كان هذا الخيار مدعومًا للجهاز الذي تحدده في أداتك.
مشاركة الموارد، على الصفحة 352
إعادة التوقيت، في الصفحة 334

خيارات أمر Tcl set_option المكافئة هي كما يلي:

خيار FSM Compiler FSM Explorer مشاركة الموارد إعادة التوقيت

خيار أمر Tcl set_option -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

٤. عيّن خيارات التنفيذ الأخرى حسب الحاجة (انظر "إعداد خيارات تنفيذ التوليف المنطقي"، في الصفحة ٧٥ للاطلاع على قائمة الخيارات). انقر فوق "موافق".

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الرابع: إعداد مشروع التوليف المنطقي إعداد خيارات تنفيذ التوليف المنطقي
4. انقر فوق الزر "تشغيل" لتشغيل التوليف.
يقوم البرنامج بتجميع التصميم ورسمه باستخدام الخيارات التي قمت بتعيينها.
إنشاء قاعدة بيانات محلل HDL
افتراضيًا، يقرأ البرنامج التصميم كاملًا، ويُجري تحسينات منطقية وينشر التوقيت، ويكتب المخرجات في قائمة شبكة واحدة (srs). مع ازدياد حجم التصاميم، يصبح وقت تشغيلها وتصحيح أخطائها أكثر صعوبة.
يتيح هذا الخيار للمترجم تقسيم التصميم مسبقًا إلى وحدات متعددة مكتوبة لقوائم الشبكة المنفصلة files (srs). لتفعيل هذا الخيار، حدد خانة الاختيار "إنشاء قاعدة بيانات محلل HDL" في علامة التبويب "خيارات" ضمن مربع حوار "خيارات التنفيذ". تُحسّن هذه الميزة استخدام الذاكرة بشكل ملحوظ للتصاميم الكبيرة.
يمكن أيضًا تمكين هذه الميزة من نافذة Tcl Script باستخدام أمر set_option Tcl التالي:
set_option -hdl_qload 1
بمجرد تفعيل خيار إنشاء قاعدة بيانات محلل HDL، استخدم خيار التحميل السريع التدريجي في أداة محلل HDL لعرض التصميم باستخدام قائمة شبكة واحدة (srs) أو قوائم شبكة متعددة لوحدات RTL عالية المستوى (srs). يمكن للأداة الاستفادة منtagيمكنك الاستفادة من هذه الميزة عن طريق تحميل التسلسل الهرمي للتصميم المتأثر ديناميكيًا فقط. على سبيل المثالampيمكن لمتصفح التسلسل الهرمي توسيع التسلسل الهرمي ذي المستوى الأدنى فقط حسب الحاجة للتحميل السريع. يقع خيار التحميل السريع التدريجي في لوحة "عام" ضمن مربع حوار "خيارات محلل HDL". انظر لوحة "عام"، الصفحة ٣٠٤.

تحديد التردد العالمي والقيد Files

يخبرك هذا الإجراء بكيفية تعيين التردد العالمي وتحديد القيد fileس للتنفيذ.

1. لتعيين تردد عالمي، قم بأحد الإجراءات التالية:

اكتب التردد العالمي في المشروع view.

افتح نموذج خيارات التنفيذ بالنقر فوق خيار التنفيذ

زر الخيارات علامة التبويب القيود.

اختيار

المشروع->التنفيذ

خيارات،

انقر

ال

الأمر المكافئ لـ Tcl set_option هو -frequency frequencyValue.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

إعداد خيارات تنفيذ التوليف المنطقي الفصل الرابع: إعداد مشروع التوليف المنطقي
يمكنك تجاوز التردد العالمي بقيود محلية، كما هو موضح في "تحديد قيود النطاق" (SCOPE) في الصفحة ١١٩. في أداة Synplify Pro، يمكنك إنشاء قيود ساعة لتصميمك تلقائيًا بدلاً من ضبط تردد عالمي. راجع "استخدام القيود التلقائية" (Auto Constraints) في الصفحة ٢٩١ لمزيد من التفاصيل.
مشروع التردد والقيود العالمية View
خيارات التنفيذ->القيود

2. لتحديد القيد fileلتنفيذ ما، قم بأحد الإجراءات التالية:
اختر المشروع -> خيارات التنفيذ -> القيود. حدد القيد.
fileالذي تريد استخدامه في المشروع.
من لوحة خيارات التنفيذ->القيود، يمكنك أيضًا النقر فوق
إضافة قيد file.
مع تحديد التنفيذ الذي تريد استخدامه، انقر فوق إضافة File في
مشروع view، وأضف القيد fileما تحتاجه.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الرابع: إعداد مشروع التوليف المنطقي إعداد خيارات تنفيذ التوليف المنطقي
لإنشاء القيد files، راجع تحديد قيود النطاق، على الصفحة 119.
3. لإزالة القيد fileمن أحد التنفيذات، قم بأحد الإجراءات التالية:
اختر المشروع -> خيارات التنفيذ -> القيود. ألغِ تحديد مربع الاختيار.
بجانب file اسم.
في المشروع view، انقر بزر الماوس الأيمن على القيد file ليتم إزالتها و
حدد إزالة من المشروع.
هذا يزيل القيد file من التنفيذ، ولكن لا يحذفه.
٤. عيّن خيارات التنفيذ الأخرى حسب الحاجة (انظر "إعداد خيارات تنفيذ التوليف المنطقي"، في الصفحة ٧٥ للاطلاع على قائمة الخيارات). انقر فوق "موافق".
عندما تقوم بتجميع التصميم، يقوم البرنامج بتجميع التصميم ورسمه باستخدام الخيارات التي قمت بتعيينها.
تحديد خيارات النتيجة
يوضح لك هذا القسم كيفية تحديد معايير لإخراج عملية التشغيل التجميعي.
1. افتح نموذج خيارات التنفيذ بالنقر فوق زر خيارات التنفيذ أو تحديد المشروع->خيارات التنفيذ، ثم انقر فوق علامة التبويب نتائج التنفيذ في الأعلى.

LO
دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

إعداد خيارات تنفيذ التوليف المنطقي الفصل الرابع: إعداد مشروع التوليف المنطقي

2. حدد المخرجات fileما الذي تريد توليده.
لتوليد قائمة الشبكة المرسومة files، انقر فوق كتابة قائمة الشبكة Verilog المرسومة أو الكتابة
قائمة شبكات VHDL المرسومة.
لتوليد قيد خاص بالبائع file للتعليق التوضيحي الأمامي،
انقر فوق كتابة قيد البائع Fileللحصول على تفاصيل حول هذا التقرير، راجع تقرير فحص القيود، على الصفحة 270 من دليل المرجع، على الصفحة 56 لمزيد من المعلومات.
3. قم بتعيين الدليل الذي تريد كتابة النتائج إليه.
4. اضبط تنسيق الإخراج fileالأمر المكافئ لـ Tcl للبرمجة النصية هو project -result_format format.
قد ترغب أيضًا في ضبط سمات للتحكم في تعيين الأسماء. لمزيد من التفاصيل، راجع فصل البائع المناسب في دليل المرجع.
٤. عيّن خيارات التنفيذ الأخرى حسب الحاجة (انظر "إعداد خيارات تنفيذ التوليف المنطقي"، في الصفحة ٧٥ للاطلاع على قائمة الخيارات). انقر فوق "موافق".
عندما تقوم بتجميع التصميم، يقوم البرنامج بتجميع التصميم ورسمه باستخدام الخيارات التي قمت بتعيينها.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الرابع: إعداد مشروع التوليف المنطقي إعداد خيارات تنفيذ التوليف المنطقي
تحديد مخرجات تقرير التوقيت
بإمكانك تحديد مقدار ما يتم الإبلاغ عنه في تقرير التوقيت عن طريق تعيين الخيارات التالية.
1. حدد المشروع->خيارات التنفيذ، وانقر فوق علامة التبويب تقرير التوقيت. 2. حدد عدد المسارات الحرجة التي تريد أن يقوم البرنامج بالإبلاغ عنها.

3. حدد عدد نقاط البداية والنهاية التي تريد رؤيتها في أقسام المسار الحرج.
٤. عيّن خيارات التنفيذ الأخرى حسب الحاجة (انظر "إعداد خيارات تنفيذ التوليف المنطقي"، في الصفحة ٧٥ للاطلاع على قائمة الخيارات). انقر فوق "موافق". عند توليف التصميم، يقوم البرنامج بتجميعه ورسمه باستخدام الخيارات التي حددتها.
ضبط خيارات Verilog وVHDL
عند إعداد مصدر Verilog وVHDL fileفي مشروعك، يمكنك أيضًا تحديد خيارات المترجم معينة.
إعداد فيريلوج File خيارات
لقد قمت بتعيين Verilog file يمكنك تكوين الخيارات من خلال تحديد إما المشروع->خيارات التنفيذ->Verilog، أو الخيارات->تكوين مُجمِّع Verilog.

LO
دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

إعداد خيارات تنفيذ التوليف المنطقي الفصل الرابع: إعداد مشروع التوليف المنطقي

1. حدد تنسيق Verilog الذي تريد استخدامه.
لتعيين المترجم عالميًا لجميع fileفي المشروع، حدد
المشروع -> خيارات التنفيذ -> فيريلوج. إذا كنت تستخدم فيريلوج 2001 أو SystemVerilog، فراجع دليل المرجع للاطلاع على البنيات المدعومة.
لتحديد مُجمِّع Verilog على كل file الأساس، حدد file في
مشروع view. انقر بزر الماوس الأيمن وحدد File خيارات. اختر المُجمِّع المناسب. برنامج Verilog الافتراضي file التنسيق للمشاريع الجديدة هو SystemVerilog.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الرابع: إعداد مشروع التوليف المنطقي إعداد خيارات تنفيذ التوليف المنطقي
2. حدد الوحدة النمطية ذات المستوى الأعلى إذا لم تقم بذلك بالفعل في المشروع view.
3. لاستخراج المعلمات من الكود المصدر، قم بما يلي:
انقر فوق "استخراج المعلمات". لتجاوز الإعداد الافتراضي، أدخل قيمة جديدة للمعلمة.
يستخدم البرنامج القيمة الجديدة للتنفيذ الحالي فقط. يُرجى ملاحظة أن استخراج المعلمات غير مدعوم للتصاميم المختلطة.

٤. اكتب التوجيه في "توجيهات المُجمِّع"، مع استخدام المسافات لفصل العبارات. يمكنك كتابة التوجيهات التي تُدخلها عادةً باستخدام عبارات "ifdef" و"define" في الكود. على سبيل المثالample, ABC=30 يؤدي إلى قيام البرنامج بكتابة البيانات التالية للمشروع file:
set_option -hdl_define -set “ABC=30”
LO

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

إعداد خيارات تنفيذ التوليف المنطقي الفصل الرابع: إعداد مشروع التوليف المنطقي
5. في ترتيب مسار التضمين، حدد مسارات البحث لأوامر التضمين لبرنامج Verilog fileالمسارات الموجودة في مشروعك. استخدم الأزرار في الزاوية العلوية اليمنى من المربع لإضافة المسارات أو حذفها أو إعادة ترتيبها.
6. في دلائل المكتبة، حدد المسار إلى الدليل الذي يحتوي على المكتبة fileلمشروعك. استخدم الأزرار في الزاوية العلوية اليمنى من المربع لإضافة المسارات أو حذفها أو إعادة ترتيبها.
٤. عيّن خيارات التنفيذ الأخرى حسب الحاجة (انظر "إعداد خيارات تنفيذ التوليف المنطقي"، في الصفحة ٧٥ للاطلاع على قائمة الخيارات). انقر فوق "موافق". عند توليف التصميم، يقوم البرنامج بتجميعه ورسمه باستخدام الخيارات التي حددتها.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الرابع: إعداد مشروع التوليف المنطقي إعداد خيارات تنفيذ التوليف المنطقي
إعداد VHDL File خيارات
لقد قمت بتعيين VHDL file يمكنك تكوين الخيارات من خلال تحديد إما Project->Implementation Options->VHDL، أو Options->Configure VHDL Compiler.

بالنسبة لمصدر VHDL، يمكنك تحديد الخيارات الموضحة أدناه.
1. حدد الوحدة النمطية ذات المستوى الأعلى إذا لم تقم بذلك بالفعل في المشروع viewإذا لم تكن الوحدة النمطية الرئيسية موجودة في مكتبة العمل الافتراضية، فيجب عليك تحديد المكتبة التي يمكن للمُجمِّع العثور على الوحدة فيها. لمزيد من المعلومات حول كيفية القيام بذلك، راجع لوحة VHDL، الصفحة ٢٠٠.
يمكنك أيضًا استخدام هذا الخيار لتصميمات اللغة المختلطة أو عندما تريد تحديد وحدة ليست الكيان الفعلي على المستوى الأعلى لعرض HDL Analyst وLdOebugging في الرسم التخطيطي viewس 2. بالنسبة للترميز الخاص بآلة الحالة المحددة من قبل المستخدم، قم بما يلي:
حدد نوع الترميز الذي تريد استخدامه.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

إعداد خيارات تنفيذ التوليف المنطقي الفصل الرابع: إعداد مشروع التوليف المنطقي
تعطيل مُجمِّع FSM.
عند تجميع التصميم، يستخدم البرنامج توجيهات المُجمِّع التي تُعيِّنها هنا لترميز آلات الحالة، ولا يُشغِّل مُجمِّع FSM، الذي سيُلغي توجيهات المُجمِّع. كبديل، يُمكنك تعريف آلات الحالة باستخدام سمة syn_encoding، كما هو موضح في "تعريف آلات الحالة في VHDL"، الصفحة 308.
3. لاستخراج العناصر العامة من الكود المصدر، قم بما يلي:
انقر فوق "استخراج الثوابت العامة". لتجاوز القيمة الافتراضية، أدخل قيمة جديدة للثوابت العامة.
يستخدم البرنامج القيمة الجديدة للتنفيذ الحالي فقط. يُرجى ملاحظة أنه لا يُمكنك استخراج البيانات العامة إذا كان تصميمك متعدد اللغات.

٤. لدفع الحالات الثلاثية عبر حدود العملية/الكتلة، تأكد من تفعيل خيار دفع الحالات الثلاثية. لمزيد من التفاصيل، راجع خيار دفع الحالات الثلاثية، في الصفحة ٢١٢ من دليل المرجع.
5. حدد تفسير التوجيهات synthesis_on وsynthesis_off:
لجعل المترجم يفسر توجيهات synthesis_on وsynthesis_off
مثل translate_on/translate_off، قم بتمكين خيار Synthesis On/Off Implemented كخيار Translate On/Off.
لتجاهل التوجيهات synthesis_on وsynthesis_off، تأكد من أن
هذا الخيار غير مُفعّل. راجع translate_off/translate_on، في الصفحة ٢٢٦ من دليل المرجع لمزيد من المعلومات.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الرابع: إعداد مشروع تركيب منطقي

تحديد السمات والتوجيهات

٤. عيّن خيارات التنفيذ الأخرى حسب الحاجة (انظر "إعداد خيارات تنفيذ التوليف المنطقي"، في الصفحة ٧٥ للاطلاع على قائمة الخيارات). انقر فوق "موافق".
عندما تقوم بتجميع التصميم، يقوم البرنامج بتجميع التصميم ورسمه باستخدام الخيارات التي قمت بتعيينها.

تحديد السمات والتوجيهات

السمات والتوجيهات هي مواصفات تقوم بتعيينها لكائنات التصميم للتحكم في طريقة تحليل تصميمك وتحسينه وتخطيطه.
تتحكم السمات في تحسينات التعيين، بينما تتحكم التوجيهات في تحسينات المُجمِّع. لهذا الاختلاف، يجب تحديد التوجيهات في الكود المصدري. يوضح هذا الجدول الطرق المتاحة لإنشاء مواصفات السمات والتوجيهات:

قيود محرر VHDL Verilog SCOPE File

السمات نعم نعم نعم نعم

التوجيهات نعم نعم لا لا

من الأفضل تحديد السمات في محرر SCOPE أو القيود fileلأنه ليس عليك إعادة تجميع التصميم أولاً. بالنسبة للتوجيهات، يجب عليك تجميع التصميم حتى تُفعّل.
إذا كان النطاق/القيود file ويتم تحديد كود مصدر HDL للتصميم، وتكون القيود ذات أولوية عندما تكون هناك تعارضات.
لمزيد من التفاصيل، راجع ما يلي:
· تحديد السمات والتوجيهات في VHDL، على الصفحة 91 · تحديد السمات والتوجيهات في Verilog، على الصفحة 92 · تحديد السمات باستخدام محرر SCOPE، على الصفحة 93 · تحديد السمات في القيود File، في الصفحة 97

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

تحديد السمات والتوجيهات

الفصل الرابع: إعداد مشروع تركيب منطقي

تحديد السمات والتوجيهات في VHDL
يمكنك استخدام طرق أخرى لإضافة سمات إلى الكائنات، كما هو موضح في "تحديد السمات والتوجيهات"، صفحة 90. مع ذلك، لا يمكنك تحديد التوجيهات إلا في الكود المصدري. هناك طريقتان لتعريف السمات والتوجيهات في VHDL:
· استخدام حزمة السمات المحددة مسبقًا
· إعلان السمة في كل مرة يتم استخدامها
للحصول على تفاصيل حول بناء جملة سمة VHDL، راجع بناء جملة سمة VHDL والتوجيهات، على الصفحة 561 في دليل المرجع.

استخدام حزمة سمات VHDL المحددة مسبقًا
المقدمةtagمن مزايا استخدام الحزمة المحددة مسبقًا تجنب إعادة تعريف السمات والتوجيهات في كل مرة تُضمّنها في الكود المصدري.tagالسبب هو أن شيفرتك المصدرية أقل قابلية للنقل. توجد حزمة السمات في installDirectory/lib/vhd/synattr.vhd.
1. لاستخدام حزمة السمات المحددة مسبقًا المضمنة في مكتبة البرامج، أضف هذه الأسطر إلى بناء الجملة:
مكتبة synplify؛ استخدم synplify.attributes.all؛
2. أضف السمة أو التوجيه الذي تريده بعد إعلان وحدة التصميم.
الإعلانات؛ السمة attribute_name لـ objectName: objectType هي قيمة؛
على سبيل المثالampعلى:
الكيان simpledff هو المنفذ (q: متجه بت خارجي (7 إلى 0)؛ d: متجه بت داخلي (7 إلى 0)؛ clk: بت داخلي)؛
السمة syn_noclockbuf من clk: الإشارة صحيحة؛
لمعرفة تفاصيل اتفاقيات بناء الجملة، راجع بناء الجملة الخاص بالسمات والتوجيهات في VHDL، على الصفحة 561 في دليل المرجع.
3. أضف المصدر file إلى المشروع.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الرابع: إعداد مشروع تركيب منطقي

تحديد السمات والتوجيهات

إعلان سمات وتوجيهات VHDL
إذا لم تستخدم حزمة السمات، فيجب عليك إعادة تعريف السمات في كل مرة تقوم بتضمينها في الكود المصدر.
1. في كل مرة تستخدم فيها سمة أو توجيهًا، قم بتعريفه فورًا بعد إعلانات وحدة التصميم باستخدام بناء الجملة التالي:
إعلان وحدة التصميم؛ السمة attributeName: dataType؛ السمة attributeName لـ objectName: objectType هي قيمة؛
على سبيل المثالampعلى:
الكيان simpledff هو المنفذ (q: متجه بت خارجي (7 إلى 0)؛ d: متجه بت داخلي (7 إلى 0)؛ clk: بت داخلي)؛
الخاصية syn_noclockbuf: منطقية؛ الخاصية syn_noclockbuf من clk :signal صحيحة؛
2. أضف المصدر file إلى المشروع.

تحديد السمات والتوجيهات في Verilog
يمكنك استخدام طرق أخرى لإضافة سمات إلى الكائنات، كما هو موضح في تحديد السمات والتوجيهات، على الصفحة 90. ومع ذلك، يمكنك تحديد التوجيهات فقط في الكود المصدر.
لا يحتوي فيريلوج على سمات وتوجيهات تركيب مُحددة مسبقًا، لذا يجب إضافتها كتعليقات. يسبق اسم السمة أو التوجيه الكلمة المفتاحية "تركيب". فيريلوج fileالحروف s حساسة لحالة الأحرف، لذا يجب تحديد السمات والتوجيهات بدقة كما هي موضحة في أوصافها النحوية. لمزيد من التفاصيل، راجع "بنية السمات والتوجيهات في فيريلوج"، الصفحة 363 في دليل المرجع.
لإضافة سمة أو توجيه في Verilog، استخدم صيغة التعليق السطري أو الكتلي (بأسلوب C) مباشرةً بعد كائن التصميم. يجب أن تسبق تعليقات الكتل الفاصلة المنقوطة، إن وجدت.
LO

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

تحديد السمات والتوجيهات

الفصل الرابع: إعداد مشروع تركيب منطقي

بناء جملة تعليق كتلة Verilog
/* اسم سمة التوليف = القيمة */ /* اسم دليل التوليف = القيمة */

بناء جملة تعليق سطر فيريلوج
// اسم السمة التوليفية = القيمة // اسم دليل التوليف = القيمة

لمعرفة تفاصيل قواعد بناء الجملة، راجع "قواعد بناء الجملة الخاصة بالسمات والتوجيهات في فيريلوج"، الصفحة ٣٦٣ في دليل المرجع. فيما يلي أمثلة على ذلك:ampليه:
وحدة fifo(خارج، داخل) /* التوليف syn_hier = "صعب" */؛
٢. لربط سمات أو توجيهات متعددة بنفس الكائن، افصل السمات بمسافات، ولكن لا تكرر كلمة التوليف. لا تستخدم الفواصل. على سبيل المثال:ampعلى:
حالة الحالة /* حالة التوليف الكاملة حالة متوازية */؛
٣. إذا عُرِّفت سجلات متعددة باستخدام عبارة تسجيل فيريلوج واحدة، وطُبِّقت عليها سمة، فسيُطبِّق برنامج التوليف آخر سجل مُعلَن عنه في عبارة التسجيل فقط. على سبيل المثال:ampعلى:
reg [5:0] q، q_a، q_b، q_c، q_d /* syn_preserve التوليف = 1 */؛
تُطبَّق سمة syn_preserve على q_d فقط. هذا هو السلوك المتوقع لأدوات التوليف. لتطبيق هذه السمة على جميع السجلات، يجب استخدام بيان تسجيل Verilog منفصل لكل سجل وتطبيق السمة.

تحديد السمات باستخدام محرر SCOPE
توفر نافذة SCOPE واجهة سهلة الاستخدام لإضافة أي سمة. لا يمكنك استخدامها لإضافة التوجيهات، إذ يجب إضافتها إلى المصدر. file(انظر تحديد السمات والتوجيهات في VHDL، صفحة 91 أو تحديد السمات والتوجيهات في Verilog، صفحة 92). يوضح الإجراء التالي كيفية إضافة سمة مباشرةً في نافذة SCOPE.
١. ابدأ بتصميم مُجمّع وافتح نافذة النطاق. لإضافة السمات إلى قيد موجود، file، افتح نافذة SCOPE بالنقر فوق القائمة الموجودة file في المشروع view. لإضافة السمات إلى ملف جديد fileانقر فوق أيقونة SCOPE ثم انقر فوق تهيئة لفتح نافذة SCOPE.
2. انقر فوق علامة التبويب "السمات" الموجودة في أسفل نافذة SCOPE.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الرابع: إعداد مشروع تركيب منطقي

تحديد السمات والتوجيهات

يمكنك إما تحديد الكائن أولاً (الخطوة 3) أو السمة أولاً (الخطوة 4).

٣. لتحديد الكائن، نفّذ أحد الإجراءات التالية في عمود "الكائن". إذا سبق لك تحديد السمة، فسيعرض عمود "الكائن" خيارات الكائنات الصالحة لتلك السمة فقط.
حدد نوع الكائن في عمود "تصفية الكائن"، ثم حدد
اختر كائنًا من قائمة الخيارات في عمود "الكائن". هذه أفضل طريقة لضمان تحديد كائن مناسب، باستخدام الصيغة الصحيحة.

LO
دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

تحديد السمات والتوجيهات

الفصل الرابع: إعداد مشروع تركيب منطقي

اسحب الكائن الذي تريد إرفاق السمة به من
RTL أو التكنولوجيا viewإلى عمود "الكائن" في نافذة النطاق. بالنسبة لبعض السمات، قد لا يؤدي السحب والإفلات إلى تحديد الكائن الصحيح. على سبيل المثالampإذا كنت تريد تعيين syn_hier على وحدة أو كيان مثل بوابة، فيجب عليك تعيينه على view لهذه الوحدة. سيكون للكائن الصيغة التالية: v:moduleName في Verilog، أو v:library.moduleName في VHDL، حيث يمكنك استخدام مكتبات متعددة.
اكتب اسم الكائن في عمود "الكائن". إذا كنت لا تعرف
الاسم، استخدم أمر البحث أو عمود تصفية الكائنات. تأكد من كتابة البادئة المناسبة للكائن عند الحاجة. على سبيل المثالample، لتعيين سمة على viewيجب إضافة البادئة v: إلى اسم الوحدة أو الكيان. بالنسبة لـ VHDL، قد تحتاج إلى تحديد المكتبة واسم الوحدة.
٤. إذا حددتَ الكائن أولاً، يمكنك الآن تحديد السمة. تعرض القائمة السمات الصالحة فقط لنوع الكائن الذي حددته. حدد السمة بالضغط باستمرار على زر الماوس في عمود "السمة" واختيار سمة من القائمة.

إذا اخترتَ الكائنَ أولًا، فستُحدَّد الخياراتُ المتاحةُ بناءً على الكائنِ المحددِ والتقنيةِ المستخدمة. أما إذا اخترتَ السمةَ أولًا، فستُحدَّد الخياراتُ المتاحةُ بناءً على التقنيةِ المستخدمة.
عند تحديد سمة، تُخبرك نافذة النطاق بنوع القيمة المطلوب إدخالها لتلك السمة، وتُقدم وصفًا موجزًا لها. إذا حددت السمة أولًا، فتأكد من الرجوع وتحديد الكائن.
٥. أدخل القيمة. اضغط باستمرار على زر الماوس في عمود "القيمة"، ثم اختر من القائمة. يمكنك أيضًا كتابة قيمة.

دليل مستخدم Synplify Pro for Microsemi Edition أكتوبر 2014

الفصل الرابع: إعداد نظام منطقي

المستندات / الموارد

برنامج SYnOPSYS FPGA Synthesis Synplify Pro لإصدار Microsemi [بي دي اف] دليل المستخدم
إصدار Synthesis Synplify Pro لـ Microsemi، إصدار Synthesis Synplify Pro لـ Microsemi، إصدار Synplify Pro لـ Microsemi، إصدار Pro لـ Microsemi، إصدار Microsemi، إصدار

مراجع

دليل المستخدم

دليل مستخدم SYnOPSYS FPGA Synthesis Synplify Pro for Microsemi Edition

FPGA Synthesis Synplify Pro لإصدار Microsemi

تحديد

معلومات المنتج

تعليمات استخدام المنتج

الفصل الأول: المقدمة

نطاق الوثيقة

ابدء

واجهة المستخدم انتهتview

الفصل الثاني: تدفقات تصميم تركيب FPGA

الفصل الثالث: إعداد المدخلات

التعليمات

س: هل يمكنني عمل نسخ من الوثائق؟

س: كيف أبدأ البرنامج؟

س: ما هو الجمهور المستهدف لهذا الدليل المستخدم؟

المستندات / الموارد

مراجع

اترك تعليقا

إلغاء الرد