SYnOPSYS FPGA Synthesis Synplify Pro foar Microsemi Edition User Guide

De Synopsys FPGA Synthesis – Synplify Pro foar Microsemi Edition
is in wiidweidich ark foar FPGA-ymplemintaasje mei ferskate
funksjes ûntworpen om brûkers te helpen by logyske synteze en ûntwerp
streamt.

Produkt Usage Ynstruksjes

Haadstik 1: Yntroduksje

Dit haadstik jout in oerview fan 'e Synopsys FPGA en
Prototypingprodukten, FPGA-ymplemintaasjetools en Synopsys FPGA
Arkfunksjes.

Berik fan it dokumint

De dokumintset befettet ynformaasje oer de produktfunksjes
en is bedoeld foar brûkers dy't ynteressearre binne yn FPGA-synteze en ûntwerp
streamt.

Getting Started

Om de software te brûken, start it troch de ynstruksjes te folgjen
ynstruksjes en ferwize nei de brûkershantlieding foar help.

Brûker ynterface oerview

Meitsje josels bekend mei de brûkersynterface om effisjint te wurkjen
navigearje troch de softwarefunksjes.

Haadstik 2: FPGA-synteze-ûntwerpstreamen

Dit haadstik beskriuwt de ûntwerpstream foar logyske synteze foar FPGA
synteze.

Haadstik 3: De ynfier tariede

Learje hoe't jo Mixed Language Source brûke kinne Files en de Ynkrementele
Kompiler foar effisjinte ynfiertarieding.

Noat: Wês bewust fan alle beheiningen dy't ferbûn binne
mei it brûken fan de Incremental Compiler.

FAQ

F: Mei ik kopyen meitsje fan 'e dokumintaasje?

A: Ja, de lisinsje-oerienkomst lit it meitsjen fan kopyen ta foar ynterne gebrûk
allinnich brûke mei de juste taskriuwing.

F: Hoe kin ik de software starte?

A: Sjoch de seksje "Oan 'e gong" yn haadstik 1 fan 'e
brûkershantlieding foar detaillearre ynstruksjes oer it starten fan 'e software.

F: Wat is it bedoelde publyk foar dizze brûkershantlieding?

A: De brûkershantlieding is rjochte op persoanen dy't ynteressearre binne yn FPGA
synteze en ûntwerpstreamen.

View Fullscreen

Synopsys FPGA Synteze
Synplify Pro foar Microsemi Edition
Brûkersgids
oktober 2014

Auteursrjochtferklearring en proprietêre ynformaasje
Auteursrjocht © 2014 Synopsys, Inc. Alle rjochten foarbehâlden. Dizze software en dokumintaasje befetsje fertroulike en proprietêre ynformaasje dy't eigendom is fan Synopsys, Inc. De software en dokumintaasje wurde levere ûnder in lisinsje-oerienkomst en meie allinich brûkt of kopiearre wurde yn oerienstimming mei de betingsten fan 'e lisinsje-oerienkomst. Gjin diel fan 'e software en dokumintaasje mei reprodusearre, oerbrocht of oerset wurde, yn hokker foarm of op hokker middel dan ek, elektroanysk, meganysk, hânmjittich, optysk of oars, sûnder foarôfgeande skriftlike tastimming fan Synopsys, Inc., of lykas útdruklik bepaald troch de lisinsje-oerienkomst.
Rjocht om dokumintaasje te kopiearjen
De lisinsje-oerienkomst mei Synopsys lit de lisinsjenimmer allinich kopyen fan 'e dokumintaasje meitsje foar yntern gebrûk.
Elk eksimplaar moat alle auteursrjochten, hannelsmerken, tsjinstmerken en eigendomsrjochten befetsje, as der binne. Lisinsjenimmer moat opienfolgjende nûmers tawize oan alle eksimplaren. Dizze eksimplaren moatte de folgjende leginde op 'e omslachside befetsje:
"Dit dokumint wurdt duplisearre mei tastimming fan Synopsys, Inc., foar it eksklusive gebrûk fan ___________________________________________ en har meiwurkers. Dit is kopynûmer __________."
Ferklearring oer bestimmingskontrôle
Alle technyske gegevens yn dizze publikaasje binne ûnderwurpen oan 'e eksportkontrôlewetten fan 'e Feriene Steaten fan Amearika. Iepenbiering oan boargers fan oare lannen yn striid mei de wet fan 'e Feriene Steaten is ferbean. It is de ferantwurdlikens fan 'e lêzer om de jildende regeljouwing te bepalen en har oan te hâlden.
LO

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Disclaimer
SYNOPSYS, INC., EN HAR LISENSJOEVERS JOUWE GJIN GARANSJE FAN WAT SOARTE EKSPLISYT OF YMPLISIT, MET BETREKKING TOT DIT MATERIAAL, YNKLUSYF, MAR NET BEPERKT TA, DE YMPLISITE GARANSJES FAN FERKOOPBERENS EN GESKIKTHEID FOAR IN BEPAALD DOEL.
Registrearre hannelsmerken (®)
Synopsys, AEON, AMPS, Astro, Behavior Extracting Synthesis Technology, Cadabra, CATS, Certify, CHIPit, CoMET, CODE V, Design Compiler, DesignWare, EMBED-IT!, Formality, Galaxy Custom Designer, Global Synthesis, HAPS, HapsTrak, HDL Analyst, HSIM, HSPICE, Identify, Leda, LightTools, MAST, METeor, ModelTools, NanoSim, NOVeA, OpenVera, ORA, PathMill, Physical Compiler, PrimeTime, SCOPE, Simply Better Results, SiVL, SNUG, SolvNet, Sonic Focus, STAR Memory System, Syndicated, Synplicity, it Synplicity-logo, Synplify, Synplify Pro, Synthesis Constraints Optimization Environment, TetraMAX, UMRBus, VCS, Vera, en YIELDirector binne registrearre hannelsmerken fan Synopsys, Inc.
Handelsmerken (TM)
AFGen, Apollo, ARC, ASAP, Astro-Rail, Astro-Xtalk, Aurora, AvanWaves, BEST, Columbia, Columbia-CE, Cosmos, CosmosLE, CosmosScope, CRITIC, CustomExplorer, CustomSim, DC Expert, DC Professional, DC Ultra, Design Analyzer, Design Vision, DesignerHDL, DesignPower, DFTMAX, Direct Silicon Access, Discovery, Eclypse, Encore, EPIC, Galaxy, HANEX, HDL Compiler, Hercules, Hiërargyske optimalisaasjetechnology, Heechprestaasjes ASIC Prototyping System, HSIMplus, i-Virtual Stepper, IICE, in-Sync, iN-Tandem, Intelli, Jupiter, Jupiter-DP, JupiterXT, JupiterXT-ASIC, Liberty, Libra-Passport, Biblioteekkompiler, Macro-PLUS, Magellan, Mars, Mars-Rail, Mars-Xtalk, Milkyway, ModelSource, Modulekompiler, MultiPoint, ORAengineering, Fysyk analist, Planet, Planet-PL, Polaris, Power Compiler, Raphael, RippledMixer, Saturn, Scirocco, Scirocco-i, SiWare, Star-RCXT, Star-SimXT, StarRC, System Compiler, System Designer, Taurus, TotalRecall, TSUPREM-4, VCSi, VHDL Compiler, VMC, en Worksheet Buffer binne hannelsmerken fan Synopsys, Inc.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Tsjinstmerken (sm)
MAP-in, SVP Café, en TAP-in binne tsjinstmerken fan Synopsys, Inc. SystemC is in hannelsmerk fan it Open SystemC Initiative en wurdt brûkt ûnder lisinsje. ARM en AMBA binne registrearre hannelsmerken fan ARM Limited. Saber is in registrearre hannelsmerk fan SabreMark Limited Partnership en wurdt brûkt ûnder lisinsje. Alle oare produkt- of bedriuwsnammen kinne hannelsmerken wêze fan harren respektive eigners.
Printe yn 'e Feriene Steaten oktober 2014

LO
Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Ynhâld

Haadstik 1: Yntroduksje
Synopsys FPGA en prototypingprodukten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 FPGA-ymplemintaasjetools . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Synopsys FPGA-toolfunksjes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Berik fan it dokumint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 De dokuminteset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 Publyk . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Begjinne . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 De software starten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Help krije . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Brûker ynterface oerview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Haadstik 2: FPGA-synteze-ûntwerpstreamen
Untwerpstream fan logyske synteze . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Haadstik 3: De ynfier tariede
HDL-boarne ynstelle Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 HDL-boarne oanmeitsje Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 De konteksthelpbewurker brûke . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 HDL-boarne kontrolearje Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 HDL-boarne bewurkje Files mei de ynboude tekstbewurker . . . . . . . . . . . . . . . . . . . . . . . 35 Foarkarren foar it bewurkingsfinster ynstelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 In eksterne tekstbewurker brûke . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 Biblioteekútwreidings brûke foar Verilog-bibleteek Files . . . . . . . . . . . . . . . . . . . . . . . . . . 42
Mei help fan mingde taalboarne Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Mei help fan de ynkrementele compiler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 Beperkingen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Mei help fan de Strukturele Verilog Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 Beperkingen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Wurkje mei beheining Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Wannear beheining brûke Files oer boarnekoade . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 In tekstbewurker brûke foar beheining Files (Legacy) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54 Tcl Syntaksisrjochtlinen foar beheining Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Kontrôlebeheining Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Haadstik 4: Opsetten fan in logyske syntezeprojekt
Projekt ynstelle Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 In projekt oanmeitsje File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 In besteand projekt iepenje File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Wizigingen oanbringen oan in projekt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Projekt ynstelle View Werjeftefoarkarren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Verilog bywurkje mei ynklusjepaden yn âlder projekt Files . . . . . . . . . . . . . . . . . . . . . . 65
Projekt beheare File Hiërargy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Oanpaste mappen oanmeitsje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Oanpaste projektmappen manipulearje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 Manipulearjen fan oanpaste Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Ymplemintaasjes ynstelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 Wurkje mei meardere ymplemintaasjes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Ymplemintaasjeopsjes foar logyske synteze ynstelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Apparaatopsjes ynstelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Optimalisaasjeopsjes ynstelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Spesifisearje fan globale frekwinsje en beheining Files . . . . . . . . . . . . . . . . . . . . . . . . . 80 Resultaatopsjes opjaan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Timingrapportútfier opjaan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Verilog- en VHDL-opsjes ynstelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Attributen en rjochtlinen spesifisearje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 Attributen en rjochtlinen spesifisearje yn VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Attributen en rjochtlinen spesifisearje yn Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . 92 Attributen spesifisearje mei de SCOPE Editor . . . . . . . . . . . . . . . . . . . . . . . . . . 93 Attributen spesifisearje yn 'e beheiningen File . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Searching Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 Identifisearje de Files om te sykjen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Filterje de Files om te sykjen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 De sykaksje begjinne . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 Sykresultaten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 LO
Argivearjen Files en Projekten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 In Projekt Argyfearje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 In Projekt Unarchivearje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

In projekt kopiearje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Haadstik 5: Beperkingen spesifisearje
Mei help fan de SCOPE-bewurker . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Beperkingen oanmeitsje yn 'e SCOPE-bewurker . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 Beperkingen oanmeitsje mei it FDC-sjabloankommando . . . . . . . . . . . . . . . . . . 116
SCOPE-beperkingen opjaan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Scope-beperkingen ynfiere en bewurkje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 Klok- en padbeperkingen ynstelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 Ynfier- en útfierbeperkingen definiearje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Standert I/O-padtypen spesifisearje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 De TCL brûke View fan SCOPE GUI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 Rjochtlinen foar it ynfieren en bewurkjen fan beheiningen . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
Timing-útsûnderings opjaan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 Fan/Nei/Fier punten definiearje foar timing-útsûnderings . . . . . . . . . . . . . . . . . . . 130 Mearfytspaden definiearje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 Falske paden definiearje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Objekten fine mei Tcl fine en útwreidzje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Sykpatroanen spesifisearje foar Tcl find . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Tcl Find-resultaten ferfine mei -filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136 It Tcl Find-kommando brûke om kolleksjes te definiearjen . . . . . . . . . . . . . . . . . . . . . . . 138 It Tcl expand-kommando brûke om kolleksjes te definiearjen . . . . . . . . . . . . . . . . . . . . 140 Tcl find- en expand-resultaten kontrolearje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 Tcl find en expand brûke yn batchmodus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Kolleksjes brûke . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144 Ferliking fan metoaden foar it definiearjen fan kolleksjes . . . . . . . . . . . . . . . . . . . . . . . . . . 144 SCOPE-kolleksjes oanmeitsje en brûke . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 Kolleksjes oanmeitsje mei Tcl-kommando's . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 ViewKolleksjes ing en manipulearje mei Tcl-kommando's . . . . . . . . . . . . . . . . . 150
SDC omsette nei FDC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
De SCOPE-bewurker brûke (Legacy) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155 SCOPE-beperkingen ynfiere en bewurkje (Legacy) . . . . . . . . . . . . . . . . . . . . . . 157 SCOPE-timingbeperkingen opjaan (Legacy) . . . . . . . . . . . . . . . . . . . . . . . . . 159 Standertbeperkingen ynfiere . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Klok- en padbeperkingen ynstelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 Klokken definiearje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 Ynfier- en útfierbeperkingen definiearje (Legacy) . . . . . . . . . . . . . . . . . . . . . . . . . . . 169 Falske paden definiearje (Legacy) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 6: Synthesisearjen en analysearjen fan de resultaten
Jo ûntwerp synthesisearjen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Logyske synteze útfiere . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 Aktuele kontrôle brûke foar taakbehear . . . . . . . . . . . . . . . . . . . . . . . 174
Kontrolearje logboek File Resultaten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 ViewLogboek ynfiere en wurkje File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 Fluch tagong krije ta spesifike rapporten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Resultaten op ôfstân tagong krije . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 Resultaten analysearje mei it logboek File Rapporten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189 It besjen fan it finster . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190 It gebrûk fan boarnen kontrolearje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Berjochten behannelje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Resultaten yn it berjocht kontrolearje Vieweh . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Berjochten yn it berjocht filterje Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 Berjochten filterje fan 'e kommandorigel . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197 Berjochtfilterjen automatisearje mei in Tcl-skript . . . . . . . . . . . . . . . . . . . . . . . . . 198 Logboek File Berjochtkontrôles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 Warskôgings foar it omgean . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Trochgean by flater brûke . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203 Trochgean by flater brûke foar puntsynteze fan kompilaasje . . . . . . . . . . . . . . . . . . . . . . 203
Haadstik 7: Analysearje mei HDL Analyst en FSM Viewer
Wurkje yn it skema Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208 Underskiede tusken de HDL-analyst Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 Iepenje de Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 ViewObjekteigenskippen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 Objekten selektearje yn de RTL/Technology Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215 Wurkje mei skematyske diagrammen mei meardere blêden . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 Ferpleatse tusken Views yn in skematysk finster . . . . . . . . . . . . . . . . . . . . . . . . . . . 218 Skematyske ynstelling View Foarkarren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 Windows beheare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Untwerphiërargy ferkenne . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 Untwerphiërargy trochkringe mei de hiërargybrowser . . . . . . . . . . . . . . . . . . . 222 Objekthiërargy ferkenne troch te pushen/poppen . . . . . . . . . . . . . . . . . . . . . . . . . 223 Objekthiërargy fan transparante eksimplaren ferkenne . . . . . . . . . . . . . . . . . . . 228
Objekten fine . . . . . . . . . . . . . . LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Blêdzje om objekten te finen yn HDL Analyst Views . . . . . . . . . . . . . . . . . . . . . . . . . . 230 Sykje brûke foar hiërargyske en beheinde sykaksjes . . . . . . . . . . . . . . . . . . . . . . 232 Jokertekens brûke mei it Sykje-kommando . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Fyn kombinearje mei filterjen om sykaksjes te ferfine . . . . . . . . . . . . . . . . . . . . . . . . . 240 Fyn brûke om de útfiernetlist te sykjen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Krúspuntûndersyk . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Krúspuntûndersyk binnen in RTL/Technology View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 Krúspuntûndersyk fanút de RTL/Technology View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244 Krussondersyk fanút it tekstbewurkerfinster . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 Krussondersyk fanút it Tcl-skriptfinster . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249 Krussondersyk fanút de FSM Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Analysearje mei de HDL Analyst Tool . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 ViewUntwerphiërargy en kontekst . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252 Skematyske diagrammen filterje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 Pin- en netlogika útwreidzje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 Útwreidzje en ViewFerbiningen meitsje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 Skematyske hiërargy ôfplatte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 Unthâldgebrûk minimalisearje by it analysearjen fan ûntwerpen . . . . . . . . . . . . . . . . . . . . . 267
It brûken fan de FSM Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Haadstik 8: Timing analysearje
Timing analysearje yn skematyske diagrammen Views . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 ViewTimingynformaasje opnimme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274 Timingynformaasje annotearje yn it skematyske diagram Views . . . . . . . . . . . . . . . . . . . . 275 Klokbeammen analysearje yn 'e RTL View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 ViewKrityske paden behannelje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277 Omgean mei negative slack . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
Oanpaste timingrapporten generearje mei STA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
It brûken fan beheiningen foar analyse-ûntwerp . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 Senario's foar it brûken fan beheiningen foar analyse-ûntwerp . . . . . . . . . . . . . . . . . . . . . . . . . 285 In ADC oanmeitsje File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286 Objektnammen korrekt brûke yn 'e adc File . . . . . . . . . . . . . . . . . . . . . . . . . 290
Automatyske beheiningen brûke . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 Resultaten fan automatyske beheiningen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
Haadstik 9: Objekten op heech nivo ôfliede
Swarte doazen definiearje foar synteze . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Swarte doazen en I/O's ynstantiëren yn Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 Swarte doazen en I/O's ynstantiëren yn VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300 Timingbeperkingen fan swarte doazen tafoegje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 Oare swarte doaze-attributen tafoegje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Tastânmasines definiearje foar synteze . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Tastânmasines definiearje yn Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 Tastânmasines definiearje yn VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 FSM's spesifisearje mei attributen en rjochtlinen . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
Feilige FSM's spesifisearje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
Automatyske RAM-ynferinsje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Blok RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 RAM-attributen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 Ynferring fan blok RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
RAM's inisjalisearjen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 RAM's inisjalisearjen yn Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323 RAM's inisjalisearjen yn VHDL . . . . . . . . . . . . . . . . . . ... 324
Haadstik 10: Spesifikaasje fan optimalisaasjes op ûntwerpnivo
Tips foar optimalisaasje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Algemiene optimalisaasjetips . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 Optimalisearjen foar gebiet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 Optimalisearjen foar timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
Opnij ynstelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Kontrôle fan opnij ynstellen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 Opnij ynstelle Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 Retimingrapport . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 Hoe't Retiming wurket . . . . . . . . . . . . . . . . . . . . ... 338
Objekten behâlde tsjin optimalisaasje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342 Syn_keep brûke foar behâld of replikaasje . . . . . . . . . . . . . . . . . . . . . . . . . 343 Hiërargy ôfplatting kontrolearje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346 Hiërargy behâlde . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Fanout optimalisearje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Fanout-limiten ynstelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 Buffering en replikaasje kontrolearje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
It dielen fan boarnen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
I/O's ynfoegje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Tastânmasines optimalisearje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 Beslute wannear't jo tastânmasines optimalisearje moatte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354 De FSM-compiler útfiere LO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355 De FSM Explorer útfiere . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
Sondes ynfoegje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Sondes spesifisearje yn 'e boarnekoade . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362 Sonde-attributen ynteraktyf tafoegje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
Haadstik 11: Wurkje mei kompilearpunten
Basisprinsipes fan kompilaasjepunten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Avansearretages fan kompilaasjepuntûntwerp . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366 Manuele kompilaasjepunten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368 Nestele kompilaasjepunten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 Punttypen kompilearje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
Basisprinsipes fan puntsynteze kompilearje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Puntbeheining kompilearje Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 Ynterfacelogikamodellen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Ynterfacetiming foar kompilaasjepunten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378 Puntsynteze fan kompilaasje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381 Ynkrementele puntsynteze fan kompilaasje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383 Foarút-annotaasje fan timingbeperkingen fan kompilaasjepunten . . . . . . . . . . . . . . . . . . . 384
Kompilaasjepunten syntetisearjen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384 De stream foar hânmjittige kompilaasjepunten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 Beheiningen op it heechste nivo oanmeitsje File foar kompilaasjepunten . . . . . . . . . . . . . . . . . . 388 Manuele kompilaasjepunten definiearje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 Beperkingen ynstelle op kompilaasjepuntnivo . . . . . . . . . . . . . . . . . . . . . . . . . . . 391 Kompilaasjepuntresultaten analysearje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ... . . . . . . . . 393
Kompilaasjepunten brûke mei oare funksjes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396 Kompilaasjepunten kombinearje mei multiferwurking . . . . . . . . . . . . . . . . . . . . . . . . . 396
Ynkrementeel resynthesisearjen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 Ynkrementeel resynthesisearjen fan kompilaasjepunten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397
Haadstik 12: Wurkje mei IP-ynfier
IP generearje mei SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 FIFO's spesifisearje mei SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 RAM's spesifisearje mei SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 Byte-Enable RAM's spesifisearje mei SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . 416 ROM's spesifisearje mei SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 Optellers/subtraktors spesifisearje mei SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 427 Tellers spesifisearje mei SYNCore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
De Synopsys FPGA IP-fersiferingsflow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Oerview fan 'e Synopsys FPGA IP-stream . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 Fersifering en ûntsifering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Wurkje mei fersifere IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Dyn IP fersiferje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 IP fersiferje mei it encryptP1735.pl-skript . . . . . . . . . . . . . . . . . . . . . . . . . . . 448 IP fersiferje mei it encryptIP-skript . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 De skriptútfiermetoade spesifisearje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 It IP-pakket tariede . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Hyperboarne brûke . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Hyperboarne brûke foar prototyping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Hyperboarne brûke foar IP-ûntwerpen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460 Sinjalen troch de ûntwerphiërargy fan in IP liede . . . . . . . . . . . . . . . . . 461
Haadstik 13: Prosessen optimalisearje foar produktiviteit
Batchmodus brûke . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Batchmodus útfiere op in projekt File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 Batchmodus útfiere mei in Tcl-skript . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 Lisinsjes yn 'e wachtrige pleatse . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
Wurkje mei Tcl-skripts en -kommando's . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 Tcl-kommando's en -skripts brûke . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 In taakskript generearje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 Oantal parallelle taken ynstelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 In Tcl-syntezeskript oanmeitsje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 Tcl-fariabelen brûke om ferskate klokfrekwinsjes te besykjen . . . . . . . . . . . . . . . . . . . . . 476 Tcl-fariabelen brûke om ferskate doeltechnologyen te besykjen . . . . . . . . . . . . . . . . . 478 Bottom-up synteze útfiere mei in skript . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Automatisearring fan flows mei synhooks.tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
Haadstik 14: Gebrûk fan Multiprocessing
Multiferwurking mei kompilaasjepunten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Maksimum parallelle taken ynstelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Lisinsjegebrûk . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
Haadstik 15: Optimalisearjen foar Microsemi-ûntwerpen
Optimalisearjen fan Microsemi-ûntwerpen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Gebrûk fan foarôf definieare Microsemi-swarte doazen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 Gebrûk fan Smartgen-makro's . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Wurkje mei Radhard-ûntwerpen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 Syn_radhardlevel opjaan yn 'e boarnekoade . . . . . . . . . . . . . . . . . . . . . . . . . 490 LO
Haadstik 16: Wurkje mei synteze-útfier
Ynformaasje trochjaan oan de P&R-ark . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Pin-lokaasjes oantsjutte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 Lokaasjes foar Microsemi-buspoarten oantsjutte . . . . . . . . . . . . . . . . . . . . . . . . . . 495 Makro- en registerpleatsing oantsjutte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Leveransierspesifike útfier generearje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Utfier rjochtsje op jo leveransier . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 Netlistformaten oanpasse . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
Haadstik 17: Post-synteze-operaasjes útfiere
P&R automatysk útfiere nei synteze . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Wurkje mei de Identifisearje-ark . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Starte fanút it Synplify Pro-ark . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 Problemen mei it starten fan Identifisearje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 It Identifisearje-ark brûke . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 Kompilaasjepunten brûke mei it identifisearjen fan ark . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Simulearje mei de VCS-ark . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

LO
Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

HAADSTIK 1
Ynlieding
Dizze ynlieding ta de Synplify Pro®-software beskriuwt it folgjende:
· Synopsys FPGA en Prototyping Produkten, op side 16 · Berik fan it dokumint, op side 21 · Begjinne, op side 22 · Brûkersynterface Oerview, op side 24

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 1: Yntroduksje

Synopsys FPGA en prototypingprodukten

Synopsys FPGA en prototypingprodukten
De folgjende ôfbylding toant de Synopsys FPGA- en Prototyping-produktfamylje.

LO
Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Synopsys FPGA en prototypingprodukten

Haadstik 1: Yntroduksje

FPGA Ymplemintaasjetools
De Synplify Pro- en Synplify Premier-produkten binne RTL-synteze-ark spesjaal ûntworpen foar FPGA's (fjildprogrammearbere gate-arrays) en CPLD's (komplekse programmearbere logyske apparaten).

Synplify Pro Synthesis Software
De Synplify Pro FPGA-syntezesoftware is de de facto yndustrystandert foar it produsearjen fan hege prestaasjes, kosten-effektive FPGA-ûntwerpen. Syn unike
Behavior Extraction Synthesis Technology® (BEST) algoritmen, útfiere
optimalisaasjes op heech nivo foardat de RTL-koade yn spesifike FPGA-logika synthetisearre wurdt. Dizze oanpak makket superieure optimalisaasjes oer de FPGA mooglik, rappe runtimes en de mooglikheid om tige grutte ûntwerpen te behanneljen. De Synplify Pro-software stipet de lêste VHDL- en Verilog-taalkonstruksjes, ynklusyf SystemVerilog en VHDL 2008. De ark is technologyûnôfhinklik, wêrtroch rappe en maklike retargeting tusken FPGA-apparaten en leveransiers fanút ien ûntwerpprojekt mooglik is.

Synplify Premier Synthesis Software
De Synplify Premier-funksjonaliteit is in superset fan 'e Synplify Pro-ark, en biedt de ultime FPGA-ymplemintaasje- en debugomjouwing. It omfettet in wiidweidige suite fan ark en technologyen foar avansearre FPGA-ûntwerpers, en tsjinnet ek as de syntezemotor foar ASIC-prototypebouwers dy't rjochte binne op ienige FPGA-basearre prototypes.
It Synplify Premier-produkt biedt sawol FPGA-ûntwerpers as ASIC-prototypearders dy't rjochte binne op ienkele FPGA's mei de effisjintste metoade foar ûntwerpymplemintaasje en debuggen. Oan 'e ûntwerpymplemintaasjekant omfettet it funksjonaliteit foar timingôfsluting, logikaferifikaasje, IP-gebrûk, ASIC-kompatibiliteit en DSP-ymplemintaasje, lykas in strakke yntegraasje mei backend-ark fan FPGA-leveransiers. Oan 'e debugkant soarget it foar yn-systeemferifikaasje fan FPGA's, wat it debugproses dramatysk fersnelt, en omfettet ek in rappe en ynkrementele metoade foar it finen fan ûntwykende ûntwerpproblemen.

Funksjes fan Synopsys FPGA-ark
Dizze tabel makket ûnderskied tusken de wichtichste funksjonaliteit yn Synplify Pro, Synplify, Synplify Premier, en Synplify Premier mei Design Planner-produkten.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 1: Yntroduksje

Synopsys FPGA en prototypingprodukten

Synplify Synplify Pro

Optreden

Gedrachsekstraksjesynteze

Technology® (BESTTM)

Troch leveransier generearre kearn/IP

Stipe (bepaalde technologyen)

FSM-kompilator

FSM-ûntdekker

Gated klokkonverzje

Registerpipelining

Registrearje opnij timing

SCOPE® Beheiningsynfier

Funksjes mei hege betrouberens

Yntegreare plak-en-rûte

Analyse

HDL Analyst®

Opsje

Timing-analysator

Punt-oan-punt

FSM Viewer

Krúsûndersyk

Sondepunt oanmeitsjen

Identify® Instrumentor

Identifisearje debugger

Machtsanalyse (SAIF)

Fysyk ûntwerp

Untwerpplan File

Logyske tawizing oan regio's

Synplify Premier
x
x
xxxxxxxx
xx
xxxxxx

Synplify Premier DP
x
x
xxxxxxxx
xx
xxxxxx
xx

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Synopsys FPGA en prototypingprodukten

Haadstik 1: Yntroduksje

Gebietsskatting en regiokapasiteit Pin-tawizing Fysyske optimalisaasjes Fysyske synteze Fysyske analist Synopsys DesignWare® Foundation Library Runtime Hiërargysk ûntwerp Ferbettere optimalisaasje Snelle synteze Multiprocessing Kompilearje by flater Teamûntwerp Mixed Language Design Kompilearje punten Hiërargysk ûntwerp True Batch-modus (allinich driuwende lisinsjes) GUI Batch-modus (driuwende lisinsjes) Batch-modus P&R Back-annotation fan P&R-gegevens Formele ferifikaasje

Synplify Synplify Pro

xxxx

–

Identifisearje yntegraasje

Limited

Synplify Premier
xxx
xxxxx
xxxx
x
x Logikasyntezemodus x

Synplify Premier DP
x
xxxxx
xxxxx
xxxx
x
xx Logyske syntezemodus
x

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 1: Yntroduksje

Synopsys FPGA en prototypingprodukten

Efteroannotaasje fan P&R Data Design Environment Text Editor View Berjochtfinster Watch Finster Tcl-finster Meardere ymplemintaasjes Stipe foar leveransierstechnology Prototyping-funksjes Runtime-funksjes Kompilearje punten Gated Clock Conversion Kompilearje by flater

Synplify Synplify Pro

Synplify Premier
xxxxx Selektearre
xxxx

Synplify Premier DP
x
xxxxx Selektearre
xxxx

LO
Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Berik fan it dokumint

Haadstik 1: Yntroduksje

Berik fan it dokumint
Hjirûnder wurdt de omfang fan dit dokumint en it bedoelde publyk útlein.

De dokumintset
Dizze brûkershantlieding makket diel út fan in dokumintenset dy't in referinsjehânlieding en in tutorial befettet. It is bedoeld foar gebrûk mei de oare dokuminten yn 'e set. It rjochtet him op it beskriuwen fan hoe't jo de Synopsys FPGA-software brûke kinne om typyske taken út te fieren. Dit betsjut it folgjende:
· De brûkershantlieding ferklearret allinich de opsjes dy't nedich binne om de typyske taken út te fieren
beskreaun yn 'e hantlieding. It beskriuwt net elk beskikber kommando en elke opsje. Foar folsleine beskriuwingen fan alle kommando-opsjes en syntaksis, sjoch de brûkersynterface oerview haadstik yn 'e Synopsys FPGA Synthesis Reference Manual.
· De brûkershantlieding befettet ynformaasje op basis fan taken. Foar in oersjoch fan
hoe ynformaasje organisearre is, sjoch Help krije, op side 22.

Publyk
De Synplify Pro softwaretool is rjochte op de FPGA-systeemûntwikkelder. Der wurdt fan útgien dat jo kennis hawwe fan it folgjende:
· Untwerpsynteze · RTL · FPGA's · Verilog/VHDL

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 1: Yntroduksje

Getting Started

Getting Started
Dit diel lit jo sjen hoe't jo begjinne kinne mei de Synopsys FPGA-syntezesoftware. It beskriuwt de folgjende ûnderwerpen, mar ferfangt net de ynformaasje yn 'e ynstallaasje-ynstruksjes oer lisinsjes en ynstallaasje:
· De software starten, op side 22 · Help krije, op side 22

It opstarten fan de software
1. As jo dat noch net dien hawwe, ynstallearje dan de Synopsys FPGA-syntezesoftware neffens de ynstallaasje-ynstruksjes.
2. Start de software.
As jo wurkje op in Windows-platfoarm, selektearje
Programma's->Synopsys->produktferzje fanút de Startknop.
As jo wurkje op in UNIX-platfoarm, typ dan it juste
kommando op 'e kommandorigel:
synplify_pro
· It kommando start it synteze-ark en iepenet it Projektfinster. As
As jo de software earder útfierd hawwe, toant it finster it foarige projekt. Foar mear ynformaasje oer de ynterface, sjoch de brûkersynterface oerview haadstik fan 'e Referinsjehânlieding.

Help krije
Foardat jo Synopsys Support belje, sjoch earst de dokumintearre ynformaasje troch. Jo kinne de ynformaasje online fine fia it Help-menu, of rieplachtsje de PDF-ferzje. De folgjende tabel lit sjen hoe't de ynformaasje organisearre is.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Getting Started
Foar help mei… Softwarefunksjes brûke Hoe…
Ynformaasje oer stream
Foutberjochten Lisinsjes Attributen en rjochtlinen Syntezefunksjes Taal en syntaksis Tcl-syntaksis Tcl-syntezekommando's Produktupdates

Haadstik 1: Yntroduksje
Ferwize nei de… Synopsys FPGA Synthesis brûkershantlieding Synopsys FPGA Synthesis brûkershantlieding, applikaasjenotysjes oer de stipe web side Synopsys FPGA Synthesis brûkersgids, applikaasjenotysjes oer de stipe web Online help fan 'e side (selektearje Help->Foutberjochten) Synopsys SolvNet Webside Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual Online help (selektearje Help->Tcl Help) Synopsys FPGA Synthesis Reference Manual Synopsys FPGA Synthesis Reference Manual (Web menukommando's)

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 1: Yntroduksje

Brûker ynterface oerview

Brûker ynterface oerview
De brûkersynterface (UI) bestiet út in haadfinster, neamd it Projekt view, en spesjalisearre finsters of views foar ferskate taken. Foar details oer elk fan 'e funksjes, sjoch haadstik 2, Brûkersynterface Oerview fan 'e Synopsys FPGA Synthesis Reference Manual.

Synplify Pro-ynterface

Knop Panel

Arkbalken Projekt view

Status

Ymplemintaasjeresultaten view

Tabs om tagong ta te krijen views

Tcl Skript/Berjochten Finster LO

Sjoch finster

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

HAADSTIK 2
FPGA Synteze Untwerpstreamen
Dit haadstik beskriuwt de ûntwerpstream fan 'e logyske synteze, op side 26.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 2: FPGA-synteze-ûntwerpstreamen

Untwerpstream fan logyske synteze

De Synopsys FPGA-ark synthetisearje logika troch earst de RTL-boarne te kompilearjen yn technology-ûnôfhinklike logika-strukturen, en dan de logika te optimalisearjen en yn kaart te bringen nei technology-spesifike boarnen. Nei logika-synteze genereart it ark in leveransier-spesifike netlist en beheining. file dy't jo brûke kinne as ynfier foar de plak-en-rûte (P&R) ark.
De folgjende figuer lit de fazen en de ark sjen dy't brûkt wurde foar logyske synteze en guon fan 'e wichtichste ynfier- en útfiergegevens. Jo kinne de Synplify Pro syntezesoftware brûke foar dizze stream. De ynteraktive timinganalyse is opsjoneel. Hoewol de stream de beheining fan 'e leveransier sjen lit fileas direkte ynput foar de P&R-ark, moatte jo dizze tafoegje files nei it syntezeprojekt foar it timing fan swarte doazen.

Synopsys FPGA-ark

RTL

RTL-kompilaasje

FDC

Logikasynteze

Synthesisearre netlist Syntezebeperkingen Leveransierbeperkingen
Ferkeaper-ark
Plak & Rûte

Proseduere foar logyske synteze

Foar in ûntwerpstream mei stap-foar-stap ynstruksjes basearre op spesifyk ûntwerp

gegevens, download de tutorial fan 'e webside. De folgjende stappen jouwe in gearfetting

de proseduere foar it synthesisearjen fan it ûntwerp, dy't ek yllustrearre wurdt yn 'e

figuer dy't folget.

1. Meitsje in projekt.

2. Foegje de boarne ta files oan it projekt.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Untwerpstream fan logyske synteze

Haadstik 2: FPGA-synteze-ûntwerpstreamen

3. Stel attributen en beheiningen foar it ûntwerp yn.
4. Stel opsjes foar de ymplemintaasje yn yn it dialoochfinster Ymplemintaasjeopsjes.
5. Klik op Útfiere om logyske synteze út te fieren.
6. Analysearje de resultaten, mei help fan ark lykas it logboek file, it skema fan 'e HDL Analyst views, it Berjochtfinster en it Watch-finster.
Nei't jo it ûntwerp foltôge hawwe, kinne jo de útfier brûke files om place-and-route út te fieren mei de leveransier-ark en de FPGA te ymplementearjen.
De folgjende ôfbylding jout in oersjoch fan 'e wichtichste stappen yn 'e stream:

Project meitsje
Boarne taheakje Files
Beperkingen ynstelle
Opsjes ynstelle
Run de Software
Resultaten analysearje Gjin doelen helle?
Ja Plak en rûte

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 2: FPGA-synteze-ûntwerpstreamen

Untwerpstream fan logyske synteze

LO
Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

HAADSTIK 3
De ynfier tariede
As jo in ûntwerp synthetisearje, moatte jo twa soarten ynstelle files: HDL files dy't jo ûntwerp en projekt beskriuwe files om it ûntwerp te behearjen. Dit haadstik beskriuwt de prosedueres om dizze yn te stellen files en it projekt. It giet oer it folgjende:
· HDL-boarne ynstelle Files, op side 30 · Mei help fan mingde taalboarne Files, op side 44 · De ynkrementele compiler brûke, op side 49 · De strukturele verilogflow brûke, op side 51 · Wurkje mei beheining Files, op side 53

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 3: De ynfier tariede

HDL-boarne ynstelle Files

HDL-boarne ynstelle Files
Dit diel beskriuwt hoe't jo jo boarne ynstelle kinne files; projekt file Ynstelling wurdt beskreaun yn Projekt Ynstelle Files, op side 58. Boarne files kinne yn Verilog of VHDL wêze. Foar ynformaasje oer it strukturearjen fan de files foar synteze, sjoch de Referinsjehânlieding. Dizze seksje behannelet de folgjende ûnderwerpen:
· HDL-boarne oanmeitsje Files, op side 30 · De konteksthelpbewurker brûke, op side 32 · HDL-boarne kontrolearje Files, op side 34 · HDL-boarne bewurkje Files mei de ynboude tekstbewurker, op side 35 · In eksterne tekstbewurker brûke, op side 41 · Foarkarren foar bewurkingsfinster ynstelle, op side 39 · Biblioteekútwreidings brûke foar Verilog-bibleteek Files, op side 42

HDL-boarne oanmeitsje Files
Dit diel beskriuwt hoe't jo de ynboude tekstbewurker brûke kinne om boarnekoade te meitsjen files, mar giet net yn details oer wat de files befetsje. Foar details oer wat jo wol en net opnimme kinne, lykas ynformaasje oer de spesifike leveransier, sjoch de Referinsjehânlieding. As jo al boarne hawwe files, kinne jo de tekstbewurker brûke om de syntaksis te kontrolearjen of de te bewurkjen file (sjoch HDL-boarne kontrolearje Files, op side 34 en HDL-boarne bewurkje Files mei de ynboude tekstbewurker, op side 35).
Jo kinne Verilog of VHDL brûke foar jo boarne files. De files hawwe v (Verilog) of vhd (VHDL) file útwreidings, respektivelik. Jo kinne Verilog en VHDL brûke files yn itselde ûntwerp. Foar ynformaasje oer it brûken fan in miks fan Verilog- en VHDL-ynfier files, sjoch Gebrûk fan mingde taalboarne Files, op side 44.
1. Om in nije boarne te meitsjen file klikje op de HDL file ikoan ( ) of doch it folgjende:
Útkieze File->Nij of druk Ctrl-n.
Selektearje yn it dialoochfinster Nij it type boarne file jo wolle oanmeitsje,
Verilog of VHDL. NotLeOdat jo de Context Help Editor brûke kinne foar Verilog-ûntwerpen dy't SystemVerilog-konstruksjes yn 'e boarne befetsje

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

HDL-boarne ynstelle Files

Haadstik 3: De ynfier tariede

fileFoar mear ynformaasje, sjoch Gebrûk fan de Context Help Editor, op side 32.
As jo it Verilog 2001-formaat of SystemVerilog brûke, soargje derfoar dat jo de opsje Verilog 2001 of System Verilog ynskeakelje foardat jo synteze útfiere (Projekt->Ymplemintaasjeopsjes->tabblêd Verilog). De standert Verilog file formaat foar nije projekten is SystemVerilog.

Typ in namme en lokaasje foar de file en klik op OK. In lege bewurking
finster iepenet mei rigelnûmers oan de linkerkant.
2. Typ de boarneynformaasje yn it finster, of knip en plak it. Sjoch HDL-boarne bewurkje Files mei de ynboude tekstbewurker, op side 35 foar mear ynformaasje oer it wurkjen yn it bewurkingsfinster.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 3: De ynfier tariede

HDL-boarne ynstelle Files

Foar de bêste syntezeresultaten, kontrolearje de Referinsjehânlieding en soargje derfoar dat jo de beskikbere konstruksjes en leveransierspesifike attributen en rjochtlinen effektyf brûke.
3. Bewarje de file troch te selektearjen File->Bewarje of it Bewarje-ikoantsje ( ).
As jo ienris in boarne makke hawwe file, kinne jo kontrolearje dat jo de juste syntaksis hawwe, lykas beskreaun yn HDL-boarne kontrolearje Files, op side 34.

Mei help fan de konteksthelpbewurker
As jo in Verilog-ûntwerp oanmeitsje of iepenje file, brûk de knop Konteksthelp dy't ûnderoan it finster werjûn wurdt om jo te helpen kodearjen mei Verilog/SystemVerilog-konstruksjes yn 'e boarnekoade file of Tcl-beheiningskommando's yn jo Tcl file.
Om de Konteksthelp-editor te brûken:
1. Klik op de knop Konteksthelp om dizze tekstbewurker wer te jaan.

LO
Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

HDL-boarne ynstelle Files

Haadstik 3: De ynfier tariede

2. As jo in konstruksje selektearje oan 'e linkerkant fan it finster, wurdt de online helpbeskriuwing foar de konstruksje werjûn. As dizze funksje ynskeakele is foar de selektearre konstruksje, wurdt it online helpûnderwerp boppe-oan it finster werjûn en wurdt in generike koade of kommandosjabloan foar dy konstruksje ûnderoan werjûn.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 3: De ynfier tariede

HDL-boarne ynstelle Files

3. De knop Sjabloan ynfoegje is ek ynskeakele. As jo op de knop Sjabloan ynfoegje klikke, wurdt de koade of it kommando dat yn it sjabloanfinster werjûn wurdt yn jo ynfoege. file op 'e lokaasje fan 'e kursor. Hjirmei kinne jo maklik de koade of it kommando ynfoegje en oanpasse foar it ûntwerp dat jo sille synthetisearje.
4. As jo allinich dielen fan 'e sjabloan kopiearje wolle, selektearje dan de koade of it kommando dat jo ynfoegje wolle en klikje op Kopiearje. Jo kinne it dan yn jo plakke file.

HDL-boarne kontrolearje Files

De software kontrolearret automatysk jo HDL-boarne files as it se kompilearret, mar as jo jo boarnekoade foar synteze kontrolearje wolle, brûk dan de folgjende proseduere. Der binne twa soarten kontrôles dy't jo dogge yn 'e syntezesoftware: syntaksis en synteze.

1. Selektearje de boarne files wolle jo kontrolearje.
Om alle boarnen te kontrolearjen files yn in projekt, deselektearje alles files yn de
projektlist, en soargje derfoar dat gjinien fan 'e files binne iepen yn in aktyf finster. As jo in aktive boarne hawwe file, de software kontrolearret allinich de aktive file.
Om ien te kontrolearjen file, iepenje de file mei File->Iepenje of dûbelklikje op
file yn it Projektfinster. As jo mear as ien hawwe file iepen en mar ien fan har kontrolearje wolle, set jo kursor yn it passende file finster om der wis fan te wêzen dat it it aktive finster is.

2. Om de syntaksis te kontrolearjen, selektearje Útfiere->Syntakskontrôle of druk op Shift+F7.

De software detektearret syntaksisflaters lykas ferkearde kaaiwurden en ynterpunksje en rapportearret alle flaters yn in apart logboek. file (syntax.log). As der gjin flaters ûntdutsen wurde, wurdt in suksesfolle syntakskontrôle ûnderoan dit rapportearre file.

3. Om in syntezekontrôle út te fieren, selektearje Útfiere->Syntesekontrôle of druk op Shift+F8.

De software detektearret hardware-relatearre flaters lykas ferkeard kodearre

flip-flops en rapportearret alle flaters yn in apart logboek file (syntax.log). As der

binne gjin flaters, in suksesfolle syntaksiskontrôle wurdt ûnderoan dit rapportearre

file.

4. Review de flaters troch it iepenjen fan de syntax.log file as jo frege wurde en brûk Sykje om it flaterberjocht te finen (sykje nei @E). Dûbelklik op de

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

HDL-boarne ynstelle Files

Haadstik 3: De ynfier tariede

in flaterkoade fan 5 tekens of klik op de berjochttekst en druk op F1 om online help by flaterberjochten wer te jaan.
5. Sykje it diel fan 'e koade dat ferantwurdlik is foar de flater troch dûbel te klikken op 'e berjochttekst yn syntax.log fileIt finster Tekstbewurker iepenet de passende boarne file en markearret de koade dy't de flater feroarsake hat.
6. Werhelje stappen 4 en 5 oant alle syntaksis- en syntezeflaters korrizjeare binne.
Berjochten kinne wurde kategorisearre as flaters, warskôgings of notysjes.view alle berjochten en alle flaters oplosse. Warskôgings binne minder serieus as flaters, mar jo moatte se trochlêze en begripe, sels as jo se net allegear oplosse. Notysjes binne ynformatyf en hoege net oplost te wurden.

HDL-boarne bewurkje Files mei de ynboude tekstbewurker
De ynboude tekstbewurker makket it maklik om jo HDL-boarnekoade te meitsjen, view it, of bewurkje it as jo flaters moatte reparearje. As jo in eksterne tekstbewurker brûke wolle, sjoch dan Gebrûk fan in eksterne tekstbewurker, op side 41.
1. Doch ien fan 'e folgjende om in boarne te iepenjen file foar viewbewurkjen of bewurkjen:
Om automatysk de earste te iepenjen file yn 'e list mei flaters, druk op F5.
Om in spesifyk te iepenjen file, dûbelklik op de file yn it Projektfinster of
gebrûk File->Iepenje (Ctrl-o) en spesifisearje de boarne file.
It finster Tekstbewurker iepenet en toant de boarne fileRigels binne nûmere. Sleutelwurden binne yn blau, en opmerkings yn grien. Tekstwearden binne yn read. As jo dizze kleuren feroarje wolle, sjoch dan Ynstellings foar bewurkingsfinster ynstelle, op side 39.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 3: De ynfier tariede

HDL-boarne ynstelle Files

2. Om in te bewurkjen file, typ direkt yn it finster.
Dizze tabel jout in gearfetting fan gewoane bewurkingsoperaasjes dy't jo brûke kinne. Jo kinne ek de fluchtoetsen brûke ynstee fan de kommando's.

Nei…

Dwaan…

Knippe, kopiearje en plakke; Selektearje it kommando út it pop-upfinster (hâld ûngedien meitsje yndrukt, of doch in aksje opnij mei de rjochter mûsknop) of it menu Bewurkje.

Gean nei in spesifike rigel

Druk Ctrl-g of selektearje Bewurkje->Gean nei, typ it rigelnûmer en klik op OK.

Tekst fine

Druk Ctrl-f of selektearje Bewurkje -> Sykje. Typ de tekst dy't jo fine wolle en klik op OK.

Tekst ferfange

Druk Ctrl-h of selektearje Bewurkje->Ferfange. Typ de tekst dy't jo fine wolle, en de tekst dy't jo ferfange wolle. Klik op OK.

Folje in kaaiwurd yn

Typ genôch tekens om it kaaiwurd unyk te identifisearjen en druk op Esc.

Tekst nei rjochts ynspringe Selektearje it blok, en druk op Tab. Tekst nei lofts ynspringe LSO selektearje it blok, en druk op Shift-Tab.

Wikselje nei haadletters Selektearje de tekst, en selektearje dan Bewurkje->Avansearre ->Haadletters of druk op Ctrl-Shift-u.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

HDL-boarne ynstelle Files

Haadstik 3: De ynfier tariede

Om… Wikselje nei lytse letters Foegje blokkommentaren ta
Kolommen bewurkje

Dwaan…
Selektearje de tekst, en selektearje dan Bewurkje->Avansearre ->Lytse letters of druk op Ctrl-u.
Set de kursor oan it begjin fan 'e kommentaartekst, en selektearje Bewurkje->Avansearre->Kommentaarkoade of druk op Alt-c.
Druk op Alt, en brûk de linker mûsknop om de kolom te selektearjen. Op guon platfoarms moatte jo de toets brûke dêr't de Alt-funksjonaliteit oan keppele is, lykas de Meta- of diamanttoets.

3. Om in seksje fan in PDF-dokumint te knippen en te plakjen, selektearje it T-foarmige tekstseleksje-ikoantsje, markearje de tekst dy't jo nedich binne en kopiearje en plak it yn jo fileMei it ikoan Tekst selektearje kinne jo dielen fan it dokumint selektearje.
4. Om blêdwizers yn jo te meitsjen en mei har te wurkjen file, sjoch de folgjende tabel.
Blêdwizers binne in handige manier om lange rûtes te folgjen files of om nei punten yn 'e koade te springen dêr't jo faak nei ferwize. Jo kinne de ikoanen yn 'e Bewurkingsbalke brûke foar dizze operaasjes. As jo de Bewurkingsbalke net rjochts yn jo finster sjogge, feroarje dan de grutte fan guon fan 'e oare arkbalken.

Om… In blêdwizer ynfoegje
In blêdwizer wiskje
Wiskje alle blêdwizers

Dwaan…
Klik earne yn 'e rigel dy't jo in blêdwizer taheakje wolle. Selektearje Bewurkje->Blêdwizers yn- en útskeakelje, druk op Ctrl-F2, of selektearje it earste ikoan yn 'e arkbalke Bewurkje. It rigelnûmer wurdt markearre om oan te jaan dat der in blêdwizer oan it begjin fan dy rigel stiet.
Klik earne yn 'e rigel mei de blêdwizer. Selektearje Bewurkje->Blêdwizers yn- en útskeakelje, druk op Ctrl-F2, of selektearje it earste ikoan yn 'e arkbalke Bewurkje. It rigelnûmer wurdt net mear markearre neidat de blêdwizer wiske is.
Selektearje Bewurkje->Wiskje alle blêdwizers, druk Ctrl-Shift-F2, of selektearje it lêste ikoan yn 'e arkbalke Bewurkje. De rigelnûmers wurde net mear markearre neidat de blêdwizers wiske binne.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 3: De ynfier tariede

HDL-boarne ynstelle Files

Nei…
Navigearje in file mei help fan blêdwizers

Dwaan…
Brûk de kommando's Folgjende blêdwizer (F2) en Foarige blêdwizer (Shift-F2) út it menu Bewurkje of de oerienkommende ikoanen út de arkbalke Bewurkje om nei de winske blêdwizer te navigearjen.

5. Om flaters te reparearjen of opnij te dwaanview warskôgings yn 'e boarnekoade, doch it folgjende:
Iepenje de HDL file mei de flater of warskôging troch dûbel te klikken op de file
yn 'e projektlist.
Druk op F5 om nei de earste flater, warskôging of notysje te gean yn 'e fileBy de
ûnderoan it bewurkingsfinster sjogge jo de berjochttekst.
Om nei de folgjende flater, warskôging of notysje te gean, selektearje Útfiere->Folgjende flater/warskôging
of druk op F5. As der gjin berjochten mear yn 'e file, sjogge jo it berjocht "Gjin flaters/warskôgings/notysjes mear" ûnderoan it bewurkingsfinster. Selektearje Útfiere->Folgjende flater/warskôging of druk op F5 om nei de flater, warskôging of notysje te gean yn it folgjende finster. file.
Om werom te gean nei in foarige flater, warskôging of notysje, selektearje
Útfiere->Foarige flater/warskôging of druk op Shift-F5.
6. Om help by flaterberjochten te iepenjen foar in folsleine beskriuwing fan 'e flater, warskôging of notysje:
Iepenje it tekstformaatlogboek file (klik View Log) en dûbelklikje op
de flaterkoade fan 5 tekens of klik op de berjochttekst en druk op F1.
Iepenje it HTML-logboek file en klik op de flaterkoade fan 5 tekens.
Klik yn it Tcl-finster op it ljepblêd Berjochten en klik op it 5-karakterspictogram.
flaterkoade yn 'e ID-kolom.
7. Om te krúsprobearjen fan it boarnekoadefinster nei oare views, iepen view en selektearje it stik koade. Sjoch Crossprobing fanút it tekstbewurkerfinster, op side 246 foar details.
8. As jo alle flaters reparearre hawwe, selektearje dan File-> Bewarje of klik op it ikoan Bewarje om it te bewarjen file.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

HDL-boarne ynstelle Files

Haadstik 3: De ynfier tariede

Ynstellings foar bewurkingsfinster ynstelle
Jo kinne de lettertypen en kleuren oanpasse dy't brûkt wurde yn in tekstbewurkingsfinster.
1. Selektearje Opsjes->Bewurkeropsjes en Synopsys Editor of Eksterne Editor. Foar mear ynformaasje oer de eksterne bewurker, sjoch Brûken fan in eksterne teksteditor, op side 41.
2. Dan ôfhinklik fan it type fan file as jo iepenje, kinne jo de eftergrûn, syntaksiskleur en lettertypefoarkarren ynstelle om te brûken mei de tekstbewurker.

Opmerking: Dêrnei, tekstbewurkingsfoarkarren dy't jo hjirfoar ynstelle file sil jilde foar allegear files fan dit file type.

It tekstbewurkingsfinster kin brûkt wurde om foarkarren foar projekten yn te stellen files, boarne files (Verilog/VHDL), log files, Tcl files, beheining files, of oare standert files út it dialoochfinster Bewurkeropsjes.
3. Jo kinne syntakskleuren ynstelle foar guon gewoane syntaks-opsjes, lykas kaaiwurden, tekenrige en opmerkings. Bygelyksample yn it log file, warskôgings en flaters kinne kleurkodearre wurde foar maklike werkenning.
Klik yn it fjild Foargrûn of Eftergrûn foar it oerienkommende objekt yn it fjild Syntaksiskleuring om it kleurenpalet wer te jaan.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 3: De ynfier tariede

HDL-boarne ynstelle Files

Jo kinne basiskleuren selektearje of oanpaste kleuren definiearje en se tafoegje oan jo oanpaste kleurenpalet. Klik op OK om jo winske kleur te selektearjen.
4. Brûk de útklapmenu's om it lettertype en de lettergrutte foar de tekstbewurker yn te stellen.
5. Kontrolearje Tabs hâlde om tabynstellingen yn te skeakeljen, en stel dan de tabôfstân yn mei de pylk omheech of omleech foar Tabgrutte.

LO 6. Klik op OK op it formulier Bewurkeropsjes.
© 2014 Synopsys, Inc. 40

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

HDL-boarne ynstelle Files

Haadstik 3: De ynfier tariede

Mei help fan in eksterne tekstbewurker
Jo kinne in eksterne tekstbewurker lykas vi of emacs brûke ynstee fan de ynboude tekstbewurker. Doch it folgjende om in eksterne tekstbewurker yn te skeakeljen. Foar ynformaasje oer it brûken fan de ynboude tekstbewurker, sjoch HDL-boarne bewurkje. Files mei de ynboude tekstbewurker, op side 35.
1. Selektearje Opsjes->Bewurkeropsjes en skeakelje de opsje Eksterne bewurker yn.
2. Selektearje de eksterne bewurker, mei de metoade dy't passend is foar jo bestjoeringssysteem.
As jo wurkje op in Windows-platfoarm, klik dan op de knop … (Blêdzje)
en selektearje de útfierbere bestân fan 'e eksterne tekstbewurker.
Fan in UNIX- of Linux-platfoarm foar in tekstbewurker dy't syn eigen makket
finster, klikje op de knop ... Blêdzje en selektearje it útfierbere programma fan 'e eksterne tekstbewurker.
Fan in UNIX-platfoarm foar in tekstbewurker dy't gjin eigen makket
finster, brûk net de knop ... Blêdzje. Typ ynstee xterm -e bewurker. De folgjende ôfbylding lit sjen dat VI oantsjutte is as de eksterne bewurker.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 3: De ynfier tariede

HDL-boarne ynstelle Files

Fan in Linux-platfoarm, foar in tekstbewurker dy't gjin eigen makket
finster, brûk net de knop ... Blêdzje. Typ ynstee gnome-terminal -x editor. Om emacs te brûken foar bygelyksample, typ gnome-terminal -x emacs.
De software is test mei de tekstbewurkers emacs en vi.
3. Klikje op OK.

Biblioteekútwreidings brûke foar Verilog-bibleteek Files
Biblioteekútwreidings kinne tafoege wurde oan Verilog-bibleteek files opnommen yn jo ûntwerp foar it projekt. As jo sykpaden leverje nei de mappen dy't de Verilog-bibleteek befetsje files, kinne jo dizze nije bibleteekútwreidings opjaan, lykas de Verilog en SystemVerilog (.v en .sv) file útwreidings.
Om dit te dwaan:
1. Selektearje it ljepblêd Verilog fan it paniel Ymplemintaasjeopsjes.
2. Spesifisearje de lokaasjes fan 'e bibleteekmappen foar de Verilog-bibleteek files om opnommen te wurden yn jo ûntwerp foar it projekt.
3. Spesifisearje de bibleteekútwreidings.
Alle bibleteekútwreidings kinne oantsjutte wurde, lykas .av, .bv, .cv, .xxx, .va, .vas (skied bibleteekútwreidings mei in spaasje).
De folgjende ôfbylding lit jo sjen wêr't jo de bibleteekútwreidings yn it dialoochfinster ynfiere kinne.

LO
Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

HDL-boarne ynstelle Files

Haadstik 3: De ynfier tariede

It Tcl-ekwivalint foar dizze eksample is it folgjende kommando:
set_option -libext .av .bv .cv .dv .ev
Foar details, sjoch libext, op side 57 yn 'e Kommandoreferinsje.
4. Nei't jo it ûntwerp gearstald hawwe, kinne jo it yn it logboek kontrolearje file dat de bibleteek files mei dizze útwreidings waarden laden en lêzen. Bygelyksample:
@N: Verilog Compiler útfiere yn SystemVerilog-modus @I::”C:dirtop.v” @N: CG1180 :”C:dirtop.v”:8:0:8:3|Ynladen file C:dirlib1sub1.av fan oantsjutte bibleteekmap C:dirlib1 @I::”C:dirlib1sub1.av” @N: CG1180 :”C:dirtop.v”:10:0:10:3|Ynladen file C:dirlib2sub2.bv fan oantsjutte bibleteekmap C:dirlib2 @I::”C:dirlib2sub2.bv” @N: CG1180 :”C:dirtop.v”:12:0:12:3|Ynladen file

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 3: De ynfier tariede

Mei help fan mingde taalboarne Files

C:dirlib3sub3.cv fan oantsjutte bibleteekmap C:dirlib3 @I::”C:dirlib3sub3.cv” @N: CG1180 :”C:dirtop.v”:14:0:14:3|Ynladen file C:dirlib4sub4.dv fan oantsjutte bibleteekmap C:dirlib4 @I::”C:dirlib4sub4.dv” @N: CG1180 :”C:dirtop.v”:16:0:16:3|Yn laden file C:dirlib5sub5.ev fan oantsjutte bibleteekmap C:dirlib5 @I::”C:dirlib5sub5.ev” Verilog-syntaksiskontrôle slagge!

Mei help fan mingde taalboarne Files
Mei de Synplify Pro-software kinne jo in miks fan VHDL- en Verilog-ynfier brûke. files yn jo projekt. Bygelyksamples fan 'e VHDL en Verilog files, sjoch de Referinsjehânlieding.
1. Tink derom dat Verilog gjin ûnbeheinde VHDL-poarten stipet en it ûntwerp fan mingde talen ynstelt files neffens.
2. As jo de Verilog en VHDL organisearje wolle files yn ferskate mappen, selektearje Opsjes-> Projekt View Opsjes en wikselje oan de View Projekt Files yn Mappen-opsje.
As jo de tafoegje files oan it projekt, de Verilog en VHDL files binne yn aparte mappen yn it Projekt view.
3. As jo in projekt iepenje of in nij oanmeitsje, foegje dan de Verilog en VHDL ta files as folget:
Selektearje it Projekt->Boarne tafoegje File kommando of klik op Tafoegje File knop. Op it formulier, ynstelle Files fan Type nei HDL Files (*.vhd, *.vhdl, *.v). Selektearje de Verilog en VHDL files dy't jo wolle en foegje se ta oan jo
projekt. Klik op OK. Foar details oer it tafoegjen files oan in projekt, sjoch Wizigingen oanbringen oan in projekt, op side 62.
LO

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Mei help fan mingde taalboarne Files

Haadstik 3: De ynfier tariede

De files dy't jo tafoege hawwe wurde werjûn yn it Projekt viewDizze figuer lit de files yn aparte mappen arranzjearre.
4. As jo apparaatopsjes ynstelle (knop Ymplemintaasjeopsjes), spesifisearje dan de module op it heechste nivo. Foar mear ynformaasje oer it ynstellen fan apparaatopsjes, sjoch Ymplemintaasjeopsjes foar logikasynteze ynstelle, op side 75.
As de module op it heechste nivo Verilog is, klik dan op it ljepblêd Verilog en typ de
namme fan 'e module op it heechste nivo.
As de topnivo-module VHDL is, klik dan op it ljepblêd VHDL en typ de namme
fan 'e entiteit op it heechste nivo. As de module op it heechste nivo net yn 'e standert wurkbibleteek leit, moatte jo de bibleteek opjaan wêr't de compiler de module fine kin. Foar ynformaasje oer hoe't jo dit dwaan kinne, sjoch VHDL Panel, op side 200.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 3: De ynfier tariede

Mei help fan mingde taalboarne Files

Jo moatte de module op it heechste nivo eksplisyt oantsjutte, om't it it útgongspunt is fan wêrút de mapper in gearfoege netlist genereart.
5. Selektearje it ljepblêd Ymplemintaasjeresultaten op itselde formulier en selektearje ien útfier HDL-formaat foar de útfier. files generearre troch de software. Foar mear ynformaasje oer it ynstellen fan apparaatopsjes, sjoch Ynstellen fan Logic Synthesis Implementation Options, op side 75.
Foar in Verilog-útfiernetlist, selektearje Write Verilog Netlist. Foar in VHDL-útfiernetlist, selektearje Write VHDL Netlist. Stel alle oare apparaatopsjes yn en klik op OK.
Jo kinne no jo ûntwerp synthesearje. De software lêst yn 'e mingde formaten fan 'e boarne. files en genereart in inkele srs file dat brûkt wurdt foar synteze.
6. As jo problemen tsjinkomme, sjoch dan Problemen mei mingde taalûntwerpen oplosse, op side 47 foar ekstra ynformaasje en tips.
LO

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Mei help fan mingde taalboarne Files

Haadstik 3: De ynfier tariede

Problemen mei mingde taalûntwerpen oplosse
Dizze seksje jout tips foar it omgean mei spesifike situaasjes dy't kinne ûntstean by mingde taalûntwerpen.

VHDL File Oarder
Foar allinich VHDL-ûntwerpen of mingde ûntwerpen wêr't it topnivo net spesifisearre is, regelje de FPGA-synteze-ark de VHDL automatysk opnij. files sadat de VHDL-pakketten yn 'e juste folchoarder kompilearre wurde.
As jo lykwols in ûntwerp mei mingde talen hawwe wêr't jo it topnivo oantsjutte hawwe, moatte jo de VHDL oantsjutte file bestelling foar it ark. Jo hoege dit mar ien kear te dwaan, troch Run->Arrange VHDL te selektearjen files kommando. As jo dit net dogge, krije jo in flaterberjocht.

VHDL Globale Sinjalen
Op it stuit kinne jo gjin globale VHDL-sinjalen hawwe yn ûntwerpen mei mingde talen, om't de ark dizze sinjalen allinich ymplementearret yn ûntwerpen dy't allinich VHDL binne.

VHDL Booleaanske generika trochjaan oan Verilog-parameters
De ark leidt in swarte doaze ôf foar in VHDL-komponint mei Booleaanske generiken, as dy komponint yn in Verilog-ûntwerp ynstânsjeare is. Dit komt om't Verilog gjin Booleaanske gegevenstypen herkent, dus de Booleaanske wearde moat korrekt werjûn wurde. As de wearde fan 'e VHDL Booleaanske generyk TRUE is en de Verilog-literal wurdt fertsjintwurdige troch in 1, ynterpreteart de Verilog-kompiler dit as in swarte doaze.
Om te foarkommen dat in swarte doaze ôflaat wurdt, moat de Verilog-literal foar de VHDL Booleaanske generyk ynsteld op TRUE 1'b1 wêze, net 1. Op deselde wize, as de VHDL Booleaanske generyk FALSE is, moat de oerienkommende Verilog-literal 1'b0 wêze, net 0. It folgjende foarbyldample lit sjen hoe't Booleaanske generiken fertsjintwurdige wurde kinne, sadat se de VHDL-Verilog-grins korrekt passearje, sûnder in swarte doaze ôf te lieden.

VHDL-entiteitsferklearring

Verilog-ynstânsje

Entiteit abc is Generyk (
Oantal_Bits Diel_Bit );

: hiel getal : booleaansk

:= 0; := Falsk;

abc #( .Number_Bits (16), .Divide_Bit (1'b0)
)

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 3: De ynfier tariede

Mei help fan mingde taalboarne Files

VHDL-generika trochjaan sûnder in swarte doaze ôf te lieden
Yn it gefal dêr't in Verilog-komponintparameter, (bygelyksample [0:0] RSR = 1'b0) komt net oerien mei de grutte fan 'e oerienkommende VHDL-komponint generike (RSR : integer := 0), de ark jout in swarte doaze oan.
Jo kinne dit omgean troch de busbreedte-notaasje fan [0:0] yn 'e Verilog te ferwiderjen. files. Tink derom dat jo in VHDL-generyk fan it type integer brûke moatte, om't de oare typen gjin juste binding fan 'e Verilog-komponint tastean.

LO
Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Mei help fan de ynkrementele compiler

Haadstik 3: De ynfier tariede

Mei help fan de ynkrementele compiler
Brûk de Incremental Compiler-stream om de runtime fan 'e compiler foar grutte ûntwerpen signifikant te ferminderjen. De software kompilearret allinich relevante files as in ûntwerpwiziging makke wurdt en brûkt de kompileardatabase opnij. De kompilear genereart de SRS file allinnich foar de troffen module en de direkte âldermodule.
Om dizze stream út te fieren, doch it folgjende:
1. Foegje de Verilog of VHDL ta files foar it ûntwerp.
2. Skeakelje de opsje Ynkrementele kompilaasje yn fan it ljepblêd Verilog of VHDL fan it paniel Ymplemintaasjeopsjes.
In SRS file wurdt makke foar elke ûntwerpmodule yn 'e synwork-map.

3. Fier de kompiler foar de earste kear út.
4. As der in ûntwerpwiziging makke is, fier de compiler dan opnij út.
De compiler analysearret de databank en bepaalt oft de SRS files binne bywurke, dan wurde allinich modules dy't feroare binne en de direkte âldermodules opnij oanmakke. Dit kin helpe om de runtime foar it ûntwerp te ferbetterjen.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 3: De ynfier tariede

Mei help fan de ynkrementele compiler

Beheinings
De ynkrementele compiler stipet net:
· Konfiguraasje files opnommen yn 'e Verilog- of VHDL-stream · Mingde HDL-streamen · Untwerpen mei cross-module referencing (XMR)

LO
Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Mei help fan de strukturele Verilog-stream

Haadstik 3: De ynfier tariede

Mei help fan de strukturele Verilog-stream
De synteze-ark akseptearret strukturele Verilog files as ynfier foar jo ûntwerpprojekt. De strukturele Verilog-kompiler fiert syntaktyske semantyske kontrôles út mei syn lichtgewicht parser om de runtime te ferbetterjen. Dizze compiler fiert gjin komplekse hardware-ekstraksjes of RTL-optimalisaasje-operaasjes út, dêrom fiert de software rappe kompilaasje fan 'e strukturele Verilog út. files. De software kin dizze generearre strukturele Verilog lêze files, as se befetsje:
· Ynstânsjes fan technologyske primitiven
· Ienfâldige tawizingsferklearrings
· Attributen oantsjutte yn Verilog 2001 en âldere formaten
· Alle konstruksjes, útsein attributen, moatte wurde oantsjutte yn Verilog 95-formaat
Om strukturele Verilog-ynfier te brûken files:
1. Jo moatte de strukturele Verilog oantsjutte files om yn jo ûntwerp op te nimmen. Om dit te dwaan, foegje de file oan it projekt mei ien fan 'e folgjende metoaden:
Projekt->Boarne tafoegje File of de Tafoegje File knop yn it Projekt view Tcl-kommando: add_file -strukturearder fileNamme
Dizze stream kin allinich strukturele Verilog befetsje files of mingde HDL files (Verilog/VHDL/EDF/SRS) tegearre mei strukturele Verilog netlist files. Verilog/VHDL/EDF/SRS-eksimplaren wurde lykwols net stipe binnen in strukturele Verilog-module.
2. De strukturele Verilog files wurde tafoege oan de map Structural Verilog yn it Projekt viewJo kinne ek tafoegje files nei dizze map, as jo it folgjende útfiere:
Selektearje de strukturele Verilog file. Klik mei de rjochtermûsknop en selektearje File Opsjes. Kies Strukturele Verilog út de File Typ drop-down menu.
3. Synteze útfiere.
De synteze-ark genereart in vm- of edf-netlist file ôfhinklik fan de oantsjutte technology. Dit proses is fergelykber mei de standert syntezestream.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 3: De ynfier tariede

Mei help fan de strukturele Verilog-stream

Beheinings
Beperkingen fan 'e strukturele Verilog-stream stypje it folgjende net:
· RTL-eksimplaren foar alle oare file typen · Hiërargyske projektbehear (HPM) streamingen · Komplekse tawizingen · Kompilerspesifike modi en skeakels

LO
Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Wurkje mei beheining Files

Haadstik 3: De ynfier tariede

Wurkje mei beheining Files
Beheining files binne tekst files dy't automatysk generearre wurde troch de SCOPE-ynterface (sjoch SCOPE-beperkingen opjaan, op side 119), of dy't jo mei de hân oanmeitsje mei in tekstbewurker. Se befetsje Tcl-kommando's of attributen dy't de synteze-útfier beheine. As alternatyf kinne jo beheiningen ynstelle yn 'e boarnekoade, mar dit is net de foarkarsmetoade.
Dizze seksje befettet ynformaasje oer
· Wannear beheining brûke Files oer Boarnekoade, op side 53
· In tekstbewurker brûke foar beheining Files (Eldre), op side 54
· Tcl-syntaksisrjochtlinen foar beheining Files, op side 55
· Kontrôlebeheining Files, op side 56
· Foar details oer dit rapport, sjoch Beperkingskontrôlerapport, op
side 270 fan 'e Referinsjehânlieding, op side 56

Wannear beheining brûke Files oer Boarnekoade
Jo kinne beheiningen tafoegje yn beheining files (generearre troch SCOPE-ynterface of ynfierd yn in tekstbewurker) of yn 'e boarnekoade. Yn 't algemien is it better om beheining te brûken files, om't jo net opnij hoege te kompilearjen foardat de beheiningen fan krêft wurde. It makket jo boarnekoade ek draachberder. Sjoch De SCOPE Editor brûke, op side 112 foar mear ynformaasje.
As jo lykwols black box timingbeperkingen hawwe lykas syn_tco, syn_tpd en syn_tsu, moatte jo se as rjochtlinen yn 'e boarnekoade ynfiere. Oars as attributen kinne rjochtlinen allinich tafoege wurde oan 'e boarnekoade, net oan beheiningen. files. Sjoch Attributen en rjochtlinen oantsjutte, op side 90 foar mear ynformaasje oer it tafoegjen fan rjochtlinen oan boarnekoade.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 3: De ynfier tariede

Wurkje mei beheining Files

In tekstbewurker brûke foar beheining Files (Ouderdom)
Jo kinne de Legacy SCOPE-bewurker brûke foar de SDC-beheining files makke foar releaseferzje G-2012.09. It is lykwols oan te rieden dat jo jo SDC oersette files nei FDC files om de lêste ferzje fan 'e SCOPE-bewurker yn te skeakeljen en de ferbettere timingbeperkingsôfhanneling yn 'e ark te brûken.
As jo kieze om de âlde SCOPE-bewurker te brûken, lit dizze seksje jo sjen hoe't jo mei de hân in Tcl-beheining oanmeitsje kinne. fileDe software makket dit automatysk oan file as jo de âlde SCOPE-bewurker brûke om de beheiningen yn te fieren. De Tcl-beheining file befettet allinich algemiene timingbeperkingen. Swarte doaze-beperkingen moatte ynfierd wurde yn 'e boarnekoade. Foar mear ynformaasje, sjoch Wannear beheining brûke Files oer Boarnekoade, op side 53.
1. Iepenje a file foar bewurking.
Soargje derfoar dat jo it SCOPE-finster sluten hawwe, oars kinne jo
foarige beheiningen oerskriuwe.
Om in nij te meitsjen file, selektearje File->Nij, en selektearje de Beheining File
(SCOPE) opsje. Typ in namme foar de file en klik OK.
Om in besteande te bewurkjen file, selektearje File-> Iepenje, ynstelle de Files fan Type filter nei
Beheining Files (sdc) en iepenje de file do wolst.
2. Folgje de syntaksisrjochtlinen yn Tcl Syntaksisrjochtlinen foar beheining Files, op side 55.
3. Fier de tiidsbeperkingen yn dy't jo nedich binne. Sjoch de Referinsjehânlieding foar de syntaksis. As jo tiidsbeperkingen fan swarte doazen hawwe, moatte jo se ynfiere yn 'e boarnekoade.
4. Jo kinne ek leveransierspesifike attributen tafoegje yn 'e beheining file mei define_attribute. Sjoch Attributen opjaan yn 'e beheiningen File, op side 97 foar mear ynformaasje.
5. Bewarje de file.
6. Add de file oan it projekt lykas beskreaun yn Wizigingen oanbringen oan in Projekt, op side 62, en synteze útfiere.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Wurkje mei beheining Files

Haadstik 3: De ynfier tariede

Tcl-syntaksisrjochtlinen foar beheining Files
Dizze seksje behannelet algemiene rjochtlinen foar it brûken fan Tcl foar beheining files:
· Tcl is gefoelich foar haadletters en lytse letters.
· Foar it neamen fan objekten: De objektnamme moat oerienkomme mei de namme yn 'e HDL-koade. Set ynstânsje- en poartenammen binnen curly-haakjes { }. Brûk gjin spaasjes yn nammen. Brûk de punt (.) om hiërargyske nammen te skieden. Brûk yn Verilog-modules de folgjende syntaksis bygelyks, port, en
netto nammen:
v:sel [foarheaksel:]objektnamme
Wêrby't sel de namme is fan 'e ûntwerpentiteit, prefix in prefix is om objekten mei deselde namme te identifisearjen, en objectName in eksimplaarpad is mei de punt (.) skiedingsteken. It prefix kin ien fan 'e folgjende wêze:

Foarheaksel (lytse letters) i: p: b: n:

Nammen fan objektynstânsjes Poartnammen (hiele poarte) Bit-slice fan in poarte Netnammen

Yn VHDL-modules, brûk de folgjende syntaksis bygelyks port en net
nammen yn VHDL-modules:
v:sel [.view] [foarheaksel:]objektnamme
Wêr't v: it identifisearret as in view objekt, lib is de namme fan 'e bibleteek, sel is de namme fan 'e ûntwerpentiteit, view is in namme foar de arsjitektuer, prefix is in prefix om objekten mei deselde namme te identifisearjen, en objectName is in eksimplaarpad mei de punt (.) skieder. View is allinnich nedich as der mear as ien arsjitektuer foar it ûntwerp is. Sjoch de tabel hjirboppe foar de foarheaksels fan objekten.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 3: De ynfier tariede

Wurkje mei beheining Files

· Jokertekens foar nammen binne * (stjerre komt oerien mei in oantal
tekens) en ? (fraachteken komt oerien mei ien teken). Dizze tekens komme net oerien mei punten dy't brûkt wurde as hiërargy-skiedingstekens. Bygelyksample, de folgjende tekenrige identifisearret alle bits fan it statereg-eksimplaar yn 'e statemod-module:
i:statemod.statereg[*]

Kontrôlebeheining Files
Jo kinne syntaksis en oare relevante ynformaasje oer jo beheining kontrolearje files mei it kommando Beheiningskontrôle. Om in beheiningsrapport te generearjen, doch it folgjende:
1. Meitsje in beheining file en foegje it ta oan jo projekt.
2. Selektearje Útfiere->Beperkingskontrôle.
Dit kommando genereart in rapport dat de syntaksis en tapasberens fan 'e timingbeperkingen yn' e FPGA-syntezebeperking kontrolearret. files foar jo projekt. It rapport wurdt skreaun nei projectName_cck.rpt file en listet de folgjende ynformaasje op:
Beperkingen dy't net tapast wurde Beperkingen dy't jildich en fan tapassing binne op it ûntwerp Wildcard-útwreiding op 'e beheiningen Beperkingen op objekten dy't net besteane
Foar details oer dit rapport, sjoch Beperkingskontrôlerapport, op side 270 fan 'e Referinsjehânlieding.

LO
Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

HAADSTIK 4
In logyske syntezeprojekt opsette
As jo in ûntwerp synthetisearje mei de Synopsys FPGA-synteze-ark, moatte jo in projekt foar jo ûntwerp ynstelle. Hjirûnder wurde de prosedueres foar it ynstellen fan in projekt foar logyske synteze beskreaun:
· Projekt opsette Files, op side 58 · Projektbehear File Hiërargy, op side 66 · Ymplemintaasjes ynstelle, op side 72 · Opsjes foar ymplemintaasje fan logikasynteze ynstelle, op side 75 · Attributen en rjochtlinen opjaan, op side 90 · Sykje Files, op side 98 · Argyfearjen Files en Projekten, op side 101

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 4: Opsetten fan in logyske syntezeprojekt

Projekt ynstelle Files

Projekt ynstelle Files
Dit diel beskriuwt de basis fan hoe't jo in projekt ynstelle en beheare kinne file foar jo ûntwerp, ynklusyf de folgjende ynformaasje:
· In projekt oanmeitsje File, op side 58 · In besteand projekt iepenje File, op side 61 · Wizigingen oan in projekt meitsje, op side 62 · Projekt ynstelle View Werjaanfoarkarren, op side 63 · Verilog bywurkje mei ynklúzjepaden yn âlder projekt Files, op side 65
Foar in spesifike eksampoer it opsetten fan in projekt file, ferwize nei de tutorial foar it ark dat jo brûke.

It meitsjen fan in projekt File
Jo moatte in projekt ynstelle file foar elk projekt. In projekt befettet de gegevens dy't nedich binne foar in bepaald ûntwerp: de list mei boarnen files, de syntezeresultaten file, en jo apparaatopsje-ynstellings. De folgjende proseduere lit jo sjen hoe't jo in projekt ynstelle kinne file mei help fan yndividuele kommando's.
1. Begjin troch ien fan 'e folgjende te selektearjen: File-> Projekt bouwe, File->Iepenje Projekt, of it P-ikoantsje. Klik op Nij Projekt.
It Projektfinster lit in nij projekt sjen. Klik op de knop Tafoegje File knop, druk op F4, of selektearje Projekt->Boarne tafoegje File kommando. De Tafoegje Files nei Projekt dialoochfinster iepenet.
2. Foegje de boarne ta files oan it projekt.
Soargje derfoar dat it fjild Sykje yn boppe-oan it formulier nei rjochts wiist
map. De files steane yn it fakje neamd. As jo de files, kontrolearje dat de Files fan it Typefjild is ynsteld om it juste wer te jaan file type. As jo mingde ynfier hawwe files, folgje de proseduere beskreaun yn Gebrûk fan mingde taalboarne Files, op side 44.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Projekt ynstelle Files

Haadstik 4: Opsetten fan in logyske syntezeprojekt

Om alle ta te foegjen files yn 'e map tagelyk, klikje op de knop Alles tafoegje op
de rjochterkant fan it formulier. Om ta te foegjen files yndividueel, klikje op de file yn 'e list en klik dan op de knop Tafoegje, of dûbelklik op de file namme.
Jo kinne alle tafoegje files yn 'e map en ferwiderje dan dejingen dy't jo net nedich binne mei de knop Fuortsmite.
As jo VHDL tafoegje files, selektearje de passende bibleteek út it popupmenu fan 'e VHDL-bibleteek. De bibleteek dy't jo selektearje wurdt tapast op alle VHDL files as jo op OK klikke yn it dialoochfinster.
Dyn projektfinster toant in nij projekt fileAs jo op it plusteken neist it projekt klikke en it útwreidzje, sjogge jo it folgjende:
In map (twa mappen foar ûntwerpen mei mingde talen) mei de boarne files.
As dyn files net yn in map ûnder de projektmap steane, kinne jo dizze foarkar ynstelle troch Opsjes->Projekt te selektearjen View Opsjes en it kontrolearjen fan de View projekt files yn mappenfak. Dit skiedt ien soarte fan file fan in oar yn it Projekt view troch se yn aparte mappen te pleatsen.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 4: Opsetten fan in logyske syntezeprojekt

Projekt ynstelle Files

De ymplemintaasje, standert mei de namme rev_1. Ymplemintaasjes binne
revisjes fan jo ûntwerp binnen de kontekst fan 'e syntezesoftware, en ferfange gjin eksterne boarnekoadekontrôlesoftware en prosessen. Meardere ymplemintaasjes litte jo apparaat- en syntezeopsjes oanpasse om ûntwerpopsjes te ferkennen. Jo kinne meardere ymplemintaasjes hawwe yn Synplify Pro. Elke ymplemintaasje hat syn eigen synteze- en apparaatopsjes en syn eigen projektrelatearre files.

3. Foegje alle bibleteken ta dy't jo nedich binne, mei de metoade dy't yn 'e foarige stap beskreaun is om de Verilog- of VHDL-bibleteek ta te foegjen. file.
Foar leveransierspesifike bibleteken, foegje de passende bibleteek ta file oan 'e
projekt. Tink derom dat foar guon famyljes de bibleteken automatysk laden wurde en jo se net eksplisyt oan it projekt hoege ta te foegjen file.
Om in VHDL-pakketbibleteek fan tredden ta te foegjen, foegje de passende .vhd ta file oan it ûntwerp, lykas beskreaun yn stap 2. Klik mei de rjochtermûsknop op de file yn it Projekt view en selektearje File Opsjes, of selektearje Projekt-> Stel VHDL-bibleteek yn. Jou in bibleteeknamme op dy't kompatibel is mei de simulators. Bygelyksample, MYLIB. Soargje derfoar dat dizze pakketbibleteek foar it topnivo-ûntwerp yn 'e list fan is files yn it Projekt view.
Foar ynformaasje oer it ynstellen fan Verilog en VHDL file opsjes, sjoch Verilog- en VHDL-opsjes ynstelle, op side 84. Jo kinne dizze ek ynstelle file opsjes letter, foardat synteze útfierd wurdt.
Foar ekstra leveransierspesifike ynformaasje oer it brûken fan leveransiermakrobibleteken en swarte bLoOxes, sjoch Optimalisearjen foar Microsemi-ûntwerpen, op side 487.
Foar generike technologykomponinten kinne jo of tafoegje de
technology-ûnôfhinklike Verilog-bibleteek levere mei de software

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Projekt ynstelle Files

Haadstik 4: Opsetten fan in logyske syntezeprojekt

(install_dir/lib/generic_technology/gtech.v) ta jo ûntwerp, of foegje jo eigen generike komponintbibleteek ta. Brûk beide net tegearre, om't der konflikten wêze kinne.
4. Kontrolearje file oarder yn it Projekt view. File folchoarder is foaral wichtich foar VHDL files.
Foar VHDL files, kinne jo automatysk de bestelle files by
selektearje Run->Arrangearje VHDL Files. As alternatyf, ferpleatse de hânmjittich files yn it Projekt viewPakket files moatte earst op 'e list stean, om't se gearstald wurde foardat se brûkt wurde. As jo ûntwerpblokken hawwe dy't ferspraat binne oer in protte files, soargje derfoar dat jo it folgjende hawwe file oarder: de file mei de entiteit moat earst wêze, folge troch de arsjitektuer file, en úteinlik de file mei de konfiguraasje.
Yn it Projekt view, kontrolearje dat de lêste file yn it Projekt view is de
boarne op it heechste nivo fileAs alternatyf kinne jo it topnivo opjaan file as jo de apparaatopsjes ynstelle.
5. Selektearje File->Bewarje, typ in namme foar it projekt en klik op Bewarje. It Projektfinster lit jo feroarings sjen.
6. Om in projekt te sluten file, selektearje de knop Projekt slute of File-> Projekt slute.

In besteand projekt iepenje File
Der binne twa manieren om in projekt te iepenjen fileit Iepen Projekt en it generike File ->Iepen kommando.
1. As it projekt dat jo iepenje wolle ien is dêr't jo koartlyn oan wurke hawwe, kinne jo it direkt selektearje: File->Resinte Projekten-> projektNamme.
2. Brûk ien fan 'e folgjende metoaden om in projekt te iepenjen file:

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 4: Opsetten fan in logyske syntezeprojekt

Projekt ynstelle Files

Iepenje Projektkommando

File->Iepen Kommando

Selektearje File-> Projekt iepenje, klikje op de knop Projekt iepenje oan 'e lofterkant fan it Projektfinster, of klikje op it P-ikoantsje.
Om in resint projekt te iepenjen, dûbelklik derop yn 'e list mei resinte projekten.
Oars, klikje op de knop Besteand projekt om it dialoochfinster Iepenje te iepenjen en it projekt te selektearjen.

Selektearje File-> Iepenje.
Jou de juste map oan yn it fjild Sykje yn:.
Set File fan Type nei Projekt Files (*.prj). It fakje listet it projekt op files.
Dûbelklik op it projekt dat jo iepenje wolle.

It projekt iepenet yn it Projektfinster.

Wizigingen oan in projekt meitsje
Typysk foegje jo ta, wiskje of ferfange jo files.
1. Om boarne of beheining ta te foegjen files nei in projekt, selektearje de Tafoegje Files knop of Projekt->Boarne tafoegje File om de Selektearje te iepenjen Files om it dialoochfinster Tafoegje oan Projekt. Sjoch In Projekt Oanmeitsje File, op side 58 foar details.
2. Om wiskje a file fanút in projekt, klikje op de file yn it Projektfinster, en druk op de Delete-toets.
3. Om in te ferfangen file yn in projekt,
Selektearje de file jo wolle feroarje yn it Projektfinster.
Klik op de Wiziging File knop, of selektearje Projekt->Wizigje File.
Yn 'e Boarne File dialoochfinster dat iepenet, stel Sykje yn yn 'e map
wêr't de nije file leit. De nije file moat fan itselde type wêze as de file jo ferfange wolle.
As jo jo net sjogge file neamd, selektearje it type fan file jo nedich hawwe fan
de Files fan Typefjild.
Dûbelklik op de file. De nije file ferfangt de âlde yn it projekt
list. LO
4. Om oan te jaan hoe't it projekt files binne opslein yn it projekt, klikje mei de rjochtermûsknop op in file yn it Projekt view en selektearje File Opsjes. Stel de Bewarje yn File opsje foar Relatyf oan Projekt of Absolút Paad.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Projekt ynstelle Files

Haadstik 4: Opsetten fan in logyske syntezeprojekt

5. Om de tiid te kontrolearjenamp op a file, klik mei de rjochtermûsknop op in file yn it Projekt view en selektearje File Opsjes. Kontrolearje de tiid dat de file is lêst oanpast. Klik op OK.

Projekt ynstelle View Display foarkar
Jo kinne de organisaasje en werjefte fan it projekt oanpasse files. 1. Selektearje Opsjes-> Projekt View Opsjes. It Projekt View Opsjesformulier iepenet.

2. Om ferskate soarten ynput te organisearjen files yn aparte mappen, kontrolearje View Projekt Files yn mappen.
As jo dizze opsje oankrúsje, wurde aparte mappen yn it Projekt oanmakke. view foar beheining files en boarne files.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 4: Opsetten fan in logyske syntezeprojekt

Projekt ynstelle Files

3. Kontrôle file werjaan mei it folgjende:
Automatysk alle werjaan files, troch Projektbibleteek sjen litte oan te vinken. As
dit is net kontrolearre, it Projekt view net werjaan files oant jo op it plussymboal klikke en de útwreidzje files yn in map.
Selektearje ien fan 'e fakjes yn it Projekt File Namme werjaan seksje fan 'e
formulier om te bepalen hoe filenammen wurde werjûn. Jo kinne allinich de werjaan filenamme, it relative paad, of it absolute paad.
4. Oan view projekt files yn oanpaste mappen, kontrolearje View Projekt Files yn Oanpaste mappen. Foar mear ynformaasje, sjoch Oanpaste mappen oanmeitsje, op side 66. Typemappen wurde allinich werjûn as der meardere typen yn in oanpaste map binne.

Oanpaste mappen
© 2014 Synopsys, Inc. 64

LO
Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Projekt ynstelle Files

Haadstik 4: Opsetten fan in logyske syntezeprojekt

5. Om mear as ien ymplemintaasje yn itselde Projekt te iepenjen view, kontrolearje Tastean dat meardere projekten iepene wurde.
Projekt 1

Projekt 2

6. Kontrolearje de útfier file werjaan mei it folgjende:
Kontrolearje Alles sjen litte Files yn it fak Resultatenmap om alle útfier wer te jaan
files generearre nei synteze.
Útfier feroarje file organisaasje troch te klikken op ien fan 'e koptekstbalken
yn 'e Ymplemintaasjeresultaten viewJo kinne de groepearje files op type of sortearje se neffens de datum dat se foar it lêst oanpast binne.
7. Oan view file ynformaasje, selektearje de file yn it Projekt view, klik mei de rjochtermûsknop en selektearje File Opsjes. Bygelyksample, jo kinne de datum kontrolearje a file waard feroare.
It bywurkjen fan Verilog Include Paden yn âlder projekt Files
As jo in projekt hawwe file makke mei in âldere ferzje fan 'e software (foar 8.1), de Verilog omfettet paden yn dizze file binne relatyf oan de resultatenmap of de boarne file mei de `include statements. Yn releases nei 8.1, it projekt file `paden ynbegrepen binne relatyf oan it projekt file allinnich. De GUI yn 'e nijere releases upgradet de âldere prj net automatysk. files om te foldwaan oan de nijere regels. Om it âlde projekt te upgrade en te brûken file, doch ien fan 'e folgjende:
· Bewurkje de prj manuell file yn in tekstbewurker en foegje it folgjende ta oan de
rigel foar elke set_option -include_path:
set_option -projekt_relatyf_omfettet 1
· Begjin in nij projekt mei in nijere ferzje fan 'e software en wiskje de
âld projekt. Dit sil de nije prj meitsje file folgje de nije regel wêrby't ynklúzjes relatyf binne oan de prj file.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 4: Opsetten fan in logyske syntezeprojekt

Projekt beheare File Hierargy

Projekt beheare File Hierargy
De folgjende seksjes beskriuwe hoe't jo oanpaste mappen oanmeitsje en beheare kinne en files yn it Projekt view:
· Oanpaste mappen oanmeitsje · Oanpaste projektmappen manipulearje · Oanpaste manipulearje Files

Oanpaste mappen oanmeitsje
Jo kinne logyske mappen oanmeitsje en oanpasse files yn ferskate hiërargygroepen binnen jo Projekt viewDizze mappen kinne oantsjutte wurde mei elke namme of hiërargynivo. Bygelyksample, jo kinne willekeurich jo bestjoeringssysteem oerienkomme file struktuer of HDL-logikahiërargy. Oanpaste mappen wurde ûnderskieden troch har blauwe kleur.

Der binne ferskate manieren om oanpaste mappen te meitsjen en dan ta te foegjen files oan harren yn in projekt. Brûk ien fan 'e folgjende metoaden:

1. Klik mei de rjochtermûsknop op in projekt file of in oare oanpaste map en selektearje Map tafoegje út it popupmenu. Fier dan ien fan 'e folgjende út file operaasjes:

Rjochtsklik werjûn sadat

op in dat

fyoleuoLcrOafnileesitahnedr

selektearje selektearje

Plak yn map. In submenu in besteande map of meitsje

nije map.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Projekt beheare File Hierargy

Haadstik 4: Opsetten fan in logyske syntezeprojekt

Tink derom dat jo de map willekeurich in namme jaan kinne, mar brûk it teken (/) net, om't dit in hiërargy-skiedingssymboal is.
Om in map te neamen, klikje jo mei de rjochtermûsknop op de map en selektearje "Omneame fan"
it popupmenu. It dialoochfinster Map omneame ferskynt; jou in nije namme op.
2. Brûk de tafoeging Files nei Projekt dialoochfinster om de folsleine ynhâld fan in maphiërargy ta te foegjen, en opsjoneel te pleatsen files yn oanpaste mappen dy't oerienkomme mei de OS-maphiërargyen dy't neamd binne yn it dialoochfinster.

Om dit te dwaan, selektearje de opsje Tafoegje File knop yn it Projekt view.
Selektearje alle oanfrege mappen lykas dsp út it dialoochfinster, en dan
klik op de knop Tafoegje. Dit pleatst alle files fan 'e dsp-hiërargy nei de oanpaste map dy't jo krekt makke hawwe.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 4: Opsetten fan in logyske syntezeprojekt

Projekt beheare File Hierargy

Om automatysk te pleatsen files yn oanpaste mappen dy't oerienkomme mei
de OS-maphierarchy, kontrolearje de opsje mei de namme Tafoegje Files nei Oanpaste mappen yn it dialoochfinster.
Standert is de namme fan 'e oanpaste map deselde namme as de map
befetsje files of map dy't tafoege wurde moat oan it projekt. Jo kinne lykwols oanpasse hoe't mappen neamd wurde, troch te klikken op de knop Mappenopsje. It folgjende dialoochfinster wurdt werjûn.

Om te brûken:
Allinnich de map dy't deryn sit files foar de mapnamme, klikje op OS brûke
Mapnamme.
De paadnamme nei de selektearre map om it nivo fan te bepalen
hiërargy werjûn foar it oanpaste mappaad.

LO
Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Projekt beheare File Hierargy

Haadstik 4: Opsetten fan in logyske syntezeprojekt

3. Jo kinne slepe en falle litte files en mappen fan in OS Explorer-applikaasje yn it Projekt viewDizze funksje is beskikber op Windows- en Linux-buroblêden mei KDE.
As jo in slepe en falle litte file, wurdt it fuortendaliks tafoege oan it projekt.
As der gjin projekt iepen is, makket de software in projekt oan.
As jo in slepe en falle litte file oer in map, it sil dêryn pleatst wurde
map. Yn it earstoan, de Tafoegje FileIt dialoochfinster s nei Projekt wurdt werjûn en freget jo om te befêstigjen files ta te foegjen oan it projekt. Jo kinne op OK klikke om de files. As jo feroarings meitsje wolle, kinne jo op de knop Alles fuortsmite klikke en in nij filter of opsje opjaan.

Opmerking: Om oanpaste mappen yn it Projekt wer te jaan view, selektearje Opsjes-> Projekt View Opsjesmenu, en skeakelje dan it seleksjefakje yn/út foar View Projekt Files yn Oanpaste mappen yn it dialoochfinster.

Manipulearjen fan oanpaste projektmappen
De folgjende proseduere beskriuwt hoe't jo kinne fuortsmite files út mappen, mappen wiskje en de maphiërargy feroarje.
1. Om fuortsmite a file fanút in oanpaste map, of:
Sleep it nei in oare map of nei it projekt. Markearje de file, klik mei de rjochtermûsknop en selektearje Fuortsmite út map fanút de
popupmenu.
Brûk de Wiskje (DEL) toets net, om't dit de file fan it projekt.
2. Om in oanpaste map te wiskjen, markearje it dan, klik mei de rjochtermûsknop en selektearje Wiskje út it popupmenu of druk op de DEL-toets. As jo in map wiskje, meitsje ien fan 'e folgjende keuzes:
Klik op Ja om de map en de files befette yn 'e map fan
it projekt.
Klik op Nee om de map gewoan te wiskjen.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 4: Opsetten fan in logyske syntezeprojekt

Projekt beheare File Hierargy

3. Om de hiërargy fan 'e oanpaste map te feroarjen:
Sleep de map nei in oare map sadat it in sub-
map of oer it projekt om it nei it heechste nivo te ferpleatsen.
Om de hiërargy op it heechste nivo fan in oanpaste map te ferwiderjen, sleep en plak it
it winske subnivo fan hiërargy oer it projekt. Wiskje dan de lege rootmap foar de map.
Bygelyksample, as de besteande oanpaste mapmap is:
/bglamples/Verilog/RTL
Stel dat jo allinich in RTL-hiërargy op ien nivo wolle, sleep dan RTL oer it projekt. Dêrnei kinne jo de /Ex wiskjeamples/Verilog-map.

Manipulearjen fan oanpaste Files
Derneist kinne jo de folgjende soarten oanpaste operaasjes útfiere file operaasjes:
1. Om de werjefte fan te ûnderdrukken files yn 'e Type-mappen, klik mei de rjochtermûsknop yn it Projekt view en selektearje Projekt View Opsjes of selektearje Opsjes-> Projekt View Opsjes. Skeakelje de opsje út View Projekt Files yn Type mappen yn it dialoochfinster.
2. Om te werjaan files yn alfabetyske folchoarder ynstee fan projektfolchoarder, kontrolearje de Sortearje Files knop yn it Projekt view kontrôlepaniel. Klik op de pylk nei ûnderen yn 'e linker ûnderhoeke fan it paniel om it kontrôlepaniel oan en út te skeakeljen.

LO
Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Projekt beheare File Hierargy

Haadstik 4: Opsetten fan in logyske syntezeprojekt

Kontrôlepaniel wikselje
3. Om de folchoarder fan te feroarjen files yn it projekt:
Soargje derfoar dat jo oanpaste mappen en sortearjen útskeakelje files. Sleep en drop in file nei de winske posysje yn 'e list fan files.
4. Om feroarjen de file type, sleep it dan nei de nije typemap. De software sil jo om ferifikaasje freegje.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 4: Opsetten fan in logyske syntezeprojekt

Ymplemintaasjes ynstelle

Ymplemintaasjes ynstelle
In ymplemintaasje is in ferzje fan in projekt, ymplementearre mei in spesifike set beheiningen en oare ynstellings. In projekt kin meardere ymplemintaasjes befetsje, elk mei syn eigen ynstellings.

Wurkje mei meardere ymplemintaasjes
Mei de Synplify Pro-ark kinne jo meardere ymplemintaasjes fan itselde ûntwerp meitsje en dan de resultaten fergelykje. Hjirmei kinne jo eksperimintearje mei ferskate ynstellings foar itselde ûntwerp. Ymplemintaasjes binne revisjes fan jo ûntwerp binnen de kontekst fan 'e syntezesoftware, en ferfange gjin eksterne boarnekoadekontrôlesoftware en prosessen.
1. Klik op de knop Ymplemintaasje tafoegje of selektearje Projekt->Nije ymplemintaasje en stel nije apparaatopsjes yn (tabblêd Apparaat), nije opsjes (tabblêd Opsjes) of in nije beheining. file (Ljepblêd Beperkingen).
De software makket in oare ymplemintaasje yn it projekt viewDe nije ymplemintaasje hat deselde namme as de foarige, mar mei in oar nûmersuffix. De folgjende ôfbylding lit twa ymplemintaasjes sjen, rev1 en rev2, mei de hjoeddeiske (aktive) ymplemintaasje markearre.

De nije ymplemintaasje brûkt deselde boarnekoade files, mar ferskillende apparaatopsjes en beheiningen. It kopiearret guon files fan 'e foarige ymplemintaasje: it tlg-logboek file, de srs RTL netlist file, en de design_fsm.sdc file generearre troch FSM Explorer. De software hâldt in werhelle skiednis by fan 'e synteze-runs.

LO
Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Ymplemintaasjes ynstelle

Haadstik 4: Opsetten fan in logyske syntezeprojekt

2. Fier de synteze opnij út mei de nije ynstellings.
Om allinich de hjoeddeiske ymplemintaasje út te fieren, klikje op Útfiere.
Om alle ymplemintaasjes yn in projekt út te fieren, selektearje Útfiere->Alles útfiere
Ymplemintaasjes.
Jo kinne meardere ymplemintaasjes brûke om in oar ûnderdiel te besykjen of te eksperimintearjen mei in oare frekwinsje. Sjoch Opsjes foar ymplemintaasje fan logyske synteze ynstelle, op side 75 foar ynformaasje oer it ynstellen fan opsjes.
It Projekt view toant alle ymplemintaasjes mei de aktive ymplemintaasje markearre en de oerienkommende útfier files generearre foar de aktive ymplemintaasje werjûn yn 'e Ymplemintaasjeresultaten view oan 'e rjochterkant; it feroarjen fan 'e aktive ymplemintaasje feroaret de útfier file werjaan. It finster Watch hâldt tafersjoch op de aktive ymplemintaasje. As jo dit finster ynstelle om alle ymplemintaasjes te besjen, wurdt de nije ymplemintaasje automatysk bywurke yn it finster.
3. Fergelykje de resultaten.
Brûk it finster Watch om selektearre kritearia te fergelykjen. Soargje derfoar dat jo ynstelle
de ymplemintaasjes dy't jo fergelykje wolle mei it kommando Configure Watch. Sjoch It Watch-finster brûke, op side 190 foar details.

Om details te fergelykjen, fergelykje it logboek file resultaten.
4. Om in ymplemintaasje te hernoemen, klikje jo mei de rjochter mûsknop op de namme fan 'e ymplemintaasje yn it projekt. view, selektearje Ymplemintaasjenamme feroarje út it popupmenu en typ in nije namme.
Tink derom dat de hjoeddeiske brûkersynterface de ymplemintaasje oerskriuwt; releases foar 9.0 behâlde de ymplemintaasje om te hernoemd wurde.
5. Om in ymplemintaasje te kopiearjen, klikje jo mei de rjochter mûsknop op de namme fan 'e ymplemintaasje yn it projekt. view, selektearje Kopiearje-ymplemintaasje út it popupmenu en typ in nije namme foar de kopy.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 4: Opsetten fan in logyske syntezeprojekt

Ymplemintaasjes ynstelle

6. Om in ymplemintaasje te wiskjen, klikje jo mei de rjochter mûsknop op de namme fan 'e ymplemintaasje yn it projekt. view, en selektearje Ymplemintaasje fuortsmite út it popupmenu.

LO
Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Ynstelle fan ymplemintaasjeopsjes foar logyske synteze Haadstik 4: Ynstelle fan in logyske syntezeprojekt
Ynstelle fan opsjes foar ymplemintaasje fan logyske synteze
Jo kinne globale opsjes ynstelle foar jo synteze-ymplemintaasjes, guon dêrfan technologyspesifyk. Dizze seksje beskriuwt hoe't jo globale opsjes ynstelle kinne lykas apparaat, optimalisaasje en file opsjes mei it kommando Ymplemintaasjeopsjes. Foar ynformaasje oer it ynstellen fan beheiningen foar de ymplemintaasje, sjoch SCOPE-beheiningen opjaan, op side 119. Foar ynformaasje oer it oerskriuwen fan globale ynstellings mei yndividuele attributen of rjochtlinen, sjoch Attributen en rjochtlinen opjaan, op side 90.
Dizze seksje behannelet de folgjende ûnderwerpen:
· Apparaatopsjes ynstelle, op side 75 · Optimalisaasjeopsjes ynstelle, op side 78 · Globale frekwinsje en beheining opjaan Files, op side 80 · Resultaatopsjes opjaan, op side 82 · Timingrapportútfier opjaan, op side 84 · Verilog- en VHDL-opsjes ynstelle, op side 84
Apparaatopsjes ynstelle
Apparaatopsjes binne ûnderdiel fan 'e globale opsjes dy't jo ynstelle kinne foar de synteze-run. Se omfetsje de ûnderdielseleksje (technology, ûnderdiel en snelheidsklasse) en ymplemintaasjeopsjes (I/O-ynfoegjen en fanouts). De opsjes en de ymplemintaasje fan dizze opsjes kinne ferskille fan technology ta technology, dus kontrolearje de leveransierhaadstikken fan 'e Referinsjehânlieding foar ynformaasje oer jo leveransieropsjes.
1. Iepenje it formulier Ymplemintaasjeopsjes troch te klikken op de knop Ymplemintaasjeopsjes of troch Projekt->Ymplemintaasjeopsjes te selektearjen, en klikje op it ljepblêd Apparaat boppe as it noch net selektearre is.
2. Selektearje de technology, ûnderdiel, pakket en snelheid. Beskikbere opsjes ferskille, ôfhinklik fan de technology dy't jo kieze.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 4: In logyske syntezeprojekt ynstelle Opsjes foar ymplemintaasje fan logyske synteze ynstelle
3. Stel de opsjes foar apparaatmapping yn. De opsjes fariearje, ôfhinklik fan de technology dy't jo kieze.
As jo net wis binne wat in opsje betsjut, klik dan op de opsje om te sjen
in beskriuwing yn it fak hjirûnder. Foar folsleine beskriuwingen fan 'e opsjes, klikje op F1 of ferwize nei it haadstik fan 'e passende leveransier yn 'e Referinsjehânlieding.
Om in opsje yn te stellen, typ de wearde yn of selektearje it fakje om it yn te skeakeljen.
Foar mear ynformaasje oer it ynstellen fan fanout-limiten en retiming, sjoch respektivelik Fanout-limiten ynstelle, op side 348, en Retiming, op side 334. Foar details oer oare leveransierspesifike opsjes, sjoch it passende leveransierhaadstik en technologyfamylje yn 'e Referinsjehânlieding.

LO
Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Ynstelle fan ymplemintaasjeopsjes foar logyske synteze Haadstik 4: Ynstelle fan in logyske syntezeprojekt

4. Stel oare ymplemintaasjeopsjes yn as nedich (sjoch Ymplemintaasjeopsjes foar logyske synteze ynstelle, op side 75 foar in list mei keuzes). Klik op OK.
5. Klik op de knop Útfiere om it ûntwerp te synthesisearjen. De software kompilearret en mappe it ûntwerp mei de opsjes dy't jo ynstelle.
6. Om apparaatopsjes mei in skript yn te stellen, brûk it set_option Tcl-kommando. De folgjende tabel befettet in alfabetyske list mei de apparaatopsjes op it ljepblêd Apparaat dy't keppele binne oan de lykweardige Tcl-kommando's. Omdat de opsjes technology- en famyljebasearre binne, binne alle opsjes dy't yn 'e tabel neamd wurde miskien net beskikber yn 'e selektearre technology. Alle kommando's begjinne mei set_option, folge troch de syntaksis yn 'e kolom lykas werjûn. Kontrolearje de Referinsjehânlieding foar de meast wiidweidige list mei opsjes foar jo leveransier.
De folgjende tabel toant in mearderheid fan 'e apparaatopsjes.

Opsje Annotearre eigenskippen foar Analyst útskeakelje I/O ynfoegje Fanout Guide

Tcl-kommando (set_option…) -run_prop_extract {1|0} -disable_io_insertion {1|0} -fanout_limit fanout_value

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 4: In logyske syntezeprojekt ynstelle Opsjes foar ymplemintaasje fan logyske synteze ynstelle

Opsje

Tcl-kommando (set_option…)

Pakket

-pakket pkg_name

Diel

-ûnderdiel ûnderdielnamme

Mingde driuwers oplosse

-meardere_stjoerprogramma's_oplosse {1|0}

Faasje

-snelheid_graad snelheid_graad

Technology

-technology kaaiwurd

Kompilaasjepunttiminggegevens bywurkje -update_models_cp {0|1}

HDL Analyst Database Generaasje -hdl_qload {1|0}

Optimalisaasje-opsjes ynstelle
Optimalisaasje-opsjes binne ûnderdiel fan 'e globale opsjes dy't jo ynstelle kinne foar de ymplemintaasje. Dizze seksje fertelt jo hoe't jo opsjes lykas frekwinsje en globale optimalisaasje-opsjes lykas it dielen fan boarnen ynstelle kinne. Jo kinne guon fan dizze opsjes ek ynstelle mei de passende knoppen op 'e brûkersynterface.
1. Iepenje it formulier Ymplemintaasjeopsjes troch te klikken op de knop Ymplemintaasjeopsjes of troch Projekt->Ymplemintaasjeopsjes te selektearjen, en klikje op it ljepblêd Opsjes oan 'e boppekant.
2. Klik op de optimalisaasjeopsjes dy't jo wolle, op it formulier of yn it Projekt viewDyn keuzes fariearje, ôfhinklik fan de technology. As in opsje net beskikber is foar dyn technology, wurdt it griis werjûn. As de opsje op it iene plak ynsteld wurdt, wurdt it automatysk op it oare plak bywurke.

LO
Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Ynstelle fan ymplemintaasjeopsjes foar logyske synteze Haadstik 4: Ynstelle fan in logyske syntezeprojekt

Projekt View

Optimalisaasjeopsjes Ymplemintaasjeopsjes->Opsjes

Foar details oer it brûken fan dizze optimalisaasjes, sjoch de folgjende seksjes:

FSM-kompiler FSM Explorer
Retiming fan it dielen fan boarnen

Optimalisearjen fan steatmasines, op side 354
De FSM Explorer útfiere, op side 359 Opmerking: Allinnich in subset fan 'e Microsemi-technologyen stipet de FSM Explorer-opsje. Brûk it paniel Projekt->Ymplemintaasjeopsjes->Opsjes om te bepalen oft dizze opsje stipe wurdt foar it apparaat dat jo yn jo ark oantsjutte.
Boarnen diele, op side 352
Opnij ynstelle, op side 334

De lykweardige Tcl set_option kommando-opsjes binne as folget:

Opsje FSM Compiler FSM Explorer Retiming fan boarnen

set_option Tcl Kommando Opsje -symbolic_fsm_compiler {1|0} -use_fsm_explorer {1|0} -resource_sharing {1|0} -retiming {1|0}

3. Stel oare ymplemintaasjeopsjes yn as nedich (sjoch Ymplemintaasjeopsjes foar logyske synteze ynstelle, op side 75 foar in list mei keuzes). Klik op OK.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 4: In logyske syntezeprojekt ynstelle Opsjes foar ymplemintaasje fan logyske synteze ynstelle
4. Klik op de knop Útfiere om de synteze út te fieren.
De software kompilearret en mappe it ûntwerp mei de opsjes dy't jo ynstelle.
HDL Analyst Database Generaasje
Standert lêst de software it hiele ûntwerp, fiert logyske optimalisaasjes en timingpropagaasje út, en skriuwt útfier nei ien netlist (srs). As ûntwerpen grutter wurde, wurdt de tiid om it ûntwerp út te fieren en te debuggen dreger.
Dizze opsje lit de kompiler it ûntwerp foarôf ferdielen yn meardere modules dy't skreaun binne nei aparte netlists. files (srs). Om dizze opsje yn te skeakeljen, selektearje it fakje HDL Analyst Database Generation op it ljepblêd Opsjes fan it dialoochfinster Ymplemintaasjeopsjes. Dizze funksje ferbetteret it ûnthâldgebrûk signifikant foar grutte ûntwerpen.
Dizze funksje kin ek ynskeakele wurde fanút it Tcl-skriptfinster mei it folgjende set_option Tcl-kommando:
set_option -hdl_qload 1
As de opsje HDL Analyst Database Generation ynskeakele is, brûk dan de opsje Incremental Quick Load yn it HDL Analyst-ark om it ûntwerp wer te jaan mei ien netlist (srs) of meardere top-level RTL-module netlisten (srs). It ark kin foardiel nimme fantage fan dizze funksje troch allinich de troffen ûntwerphiërargy dynamysk te laden. Bygelyksample, de hiërargyblêder kin allinich de hiërargy op it legere nivo útwreidzje as nedich foar fluch laden. De opsje Ynkrementeel fluch laden is te finen yn it paniel Algemien fan it dialoochfinster HDL Analyst Opsjes. Sjoch Algemien paniel, op side 304.

Globale frekwinsje en beheining spesifisearje Files

Dizze proseduere fertelt jo hoe't jo de globale frekwinsje ynstelle kinne en de beheining opjaan kinne files foar de útfiering.

1. Om in globale frekwinsje yn te stellen, doch ien fan 'e folgjende:

Typ in globale frekwinsje yn it Projekt view.

Iepenje it formulier Ymplemintaasjeopsjes troch te klikken op Ymplemintaasje

Opsjesknop Beperkingen ljepblêd.

selektearje

Projekt->Ymplemintaasje

Opsjes,

klik

It lykweardige Tcl set_option-kommando is -frequency frequencyValue.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Ynstelle fan ymplemintaasjeopsjes foar logyske synteze Haadstik 4: Ynstelle fan in logyske syntezeprojekt
Jo kinne de globale frekwinsje oerskriuwe mei lokale beheiningen, lykas beskreaun yn SCOPE-beheiningen oantsjutte, op side 119. Yn 'e Synplify Pro-ark kinne jo automatysk klokbeheiningen generearje foar jo ûntwerp ynstee fan in globale frekwinsje yn te stellen. Sjoch Automatyske beheiningen brûke, op side 291 foar details.
Global Frekwinsje en Beperkingen Projekt View
Ymplemintaasjeopsjes->Beperkingen

2. Om beheining op te jaan files foar in ymplemintaasje, doch ien fan 'e folgjende:
Selektearje Projekt->Ymplemintaasjeopsjes->Beperkingen. Kontrolearje de beheining.
files dy't jo yn it projekt brûke wolle.
Fanút it paniel Ymplemintaasjeopsjes->Beperkingen kinne jo ek klikke om
in beheining tafoegje file.
Mei de ymplemintaasje dy't jo brûke wolle selektearre, klikje op Tafoegje File yn de
Projekt view, en foegje de beheining ta files jo nedich binne.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 4: In logyske syntezeprojekt ynstelle Opsjes foar ymplemintaasje fan logyske synteze ynstelle
Om beheining te meitsjen files, sjoch SCOPE-beperkingen oantsjutte, op side 119.
3. Om beheining te ferwiderjen files fan in ymplemintaasje, doch ien fan 'e folgjende:
Selektearje Projekt->Ymplemintaasjeopsjes->Beperkingen. Klikje it seleksjefakje út.
neist de file namme.
Yn it Projekt view, klik mei de rjochtermûsknop op de beheining file fuorthelle wurde en
selektearje Fuortsmite út Projekt.
Dit nimt de beheining fuort file fan 'e ymplemintaasje, mar wisket it net.
4. Stel oare ymplemintaasjeopsjes yn as nedich (sjoch Ymplemintaasjeopsjes foar logyske synteze ynstelle, op side 75 foar in list mei keuzes). Klik op OK.
As jo it ûntwerp synthetisearje, kompilearret en mappet de software it ûntwerp mei de opsjes dy't jo ynstelle.
Resultaatopsjes opjaan
Dizze seksje lit jo sjen hoe't jo kritearia kinne opjaan foar de útfier fan 'e synteze-run.
1. Iepenje it formulier Ymplemintaasjeopsjes troch te klikken op de knop Ymplemintaasjeopsjes of troch Projekt->Ymplemintaasjeopsjes te selektearjen, en klikje op it ljepblêd Ymplemintaasjeresultaten oan 'e boppekant.

LO
Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Ynstelle fan ymplemintaasjeopsjes foar logyske synteze Haadstik 4: Ynstelle fan in logyske syntezeprojekt

2. Spesifisearje de útfier files dy't jo generearje wolle.
Om in mapped netlist te generearjen files, klik op Skriuw Mapped Verilog Netlist of Skriuw
Yn kaart brochte VHDL-netlist.
Om in leveransierspesifike beheining te generearjen file foar foarútgeande annotaasje,
klik op Skriuw leveransierbeheining FileSjoch foar details oer dit rapport, sjoch Beperkingskontrôlerapport, op side 270 fan 'e Referinsjehânlieding, op side 56 foar mear ynformaasje.
3. Stel de map yn wêr't jo de resultaten nei skriuwe wolle.
4. Stel it formaat foar de útfier yn fileIt lykweardige Tcl-kommando foar skripting is project -result_format format.
Jo kinne ek attributen ynstelle om nammemapping te kontrolearjen. Foar details, sjoch it haadstik fan 'e passende leveransier yn 'e Referinsjehânlieding.
5. Stel oare ymplemintaasjeopsjes yn as nedich (sjoch Ymplemintaasjeopsjes foar logyske synteze ynstelle, op side 75 foar in list mei keuzes). Klik op OK.
As jo it ûntwerp synthetisearje, kompilearret en mappet de software it ûntwerp mei de opsjes dy't jo ynstelle.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 4: In logyske syntezeprojekt ynstelle Opsjes foar ymplemintaasje fan logyske synteze ynstelle
Útfier fan timingrapport spesifisearje
Jo kinne bepale hoefolle der rapportearre wurdt yn it timingrapport troch de folgjende opsjes yn te stellen.
1. Selektearje Projekt->Ymplemintaasjeopsjes, en klik op it ljepblêd Timingrapport. 2. Stel it oantal krityske paden yn dat jo wolle dat de software rapportearret.

3. Spesifisearje it oantal begjin- en einpunten dat jo rapportearre sjen wolle yn 'e seksjes fan it krityske paad.
4. Stel oare ymplemintaasjeopsjes yn as nedich (sjoch Ymplemintaasjeopsjes foar logyske synteze ynstelle, op side 75 foar in list mei keuzes). Klik op OK. As jo it ûntwerp synthetisearje, kompilearret en mappet de software it ûntwerp mei de opsjes dy't jo ynstelle.
Verilog- en VHDL-opsjes ynstelle
As jo de Verilog- en VHDL-boarne ynstelle files yn jo projekt, kinne jo ek bepaalde kompilearopsjes opjaan.
Verilog ynstelle File Opsjes
Jo hawwe Verilog ynsteld file opsjes troch te selektearjen fan Projekt->Ymplemintaasjeopsjes-> Verilog, of Opsjes->Verilog-compiler konfigurearje.

LO
Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Ynstelle fan ymplemintaasjeopsjes foar logyske synteze Haadstik 4: Ynstelle fan in logyske syntezeprojekt

1. Spesifisearje it te brûken Verilog-formaat.
Om de compiler globaal yn te stellen foar alle files yn it projekt, selektearje
Projekt->Ymplemintaasjeopsjes->Verilog. As jo Verilog 2001 of SystemVerilog brûke, kontrolearje dan de Referinsjehânlieding foar stipe konstruksjes.
Om de Verilog-kompiler op in per te spesifisearjen file basis, selektearje de file yn de
Projekt view. Klik mei de rjochtermûsknop en selektearje File Opsjes. Selektearje de passende compiler. De standert Verilog file formaat foar nije projekten is SystemVerilog.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 4: In logyske syntezeprojekt ynstelle Opsjes foar ymplemintaasje fan logyske synteze ynstelle
2. Spesifisearje de module op it heechste nivo as jo dit noch net dien hawwe yn it Projekt view.
3. Om parameters út 'e boarnekoade te ekstrahearjen, doch it folgjende:
Klik op Parameters ekstrahearje. Om de standertwearde te oerskriuwen, fier in nije wearde foar in parameter yn.
De software brûkt de nije wearde allinich foar de hjoeddeiske ymplemintaasje. Tink derom dat parameterekstraksje net stipe wurdt foar mingde ûntwerpen.

4. Typ de rjochtline yn yn Compiler Directives, mei spaasjes om de útspraken te skieden. Jo kinne rjochtlinen ynfiere dy't jo normaal ynfiere soene mei 'ifdef' en 'define' útspraken yn 'e koade. Bygelyksample, ABC=30 resultearret yn dat de software de folgjende útspraken nei it projekt skriuwt file:
set_option -hdl_define -set “ABC=30”
LO

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Ynstelle fan ymplemintaasjeopsjes foar logyske synteze Haadstik 4: Ynstelle fan in logyske syntezeprojekt
5. Spesifisearje yn 'e folchoarder fan ynklúzjepaden de sykpaden foar de ynklúzjekommando's foar de Verilog. files dy't yn jo projekt binne. Brûk de knoppen yn 'e rjochter boppeste hoeke fan it fak om de paden ta te foegjen, te wiskjen of opnij te foljen.
6. Yn 'e bibleteekmappen, spesifisearje it paad nei de map dy't de bibleteek befettet files foar jo projekt. Brûk de knoppen yn 'e rjochter boppeste hoeke fan it fak om de paden ta te foegjen, te wiskjen of opnij te foljen.
7. Stel oare ymplemintaasjeopsjes yn as nedich (sjoch Ymplemintaasjeopsjes foar logyske synteze ynstelle, op side 75 foar in list mei keuzes). Klik op OK. As jo it ûntwerp synthetisearje, kompilearret en mappet de software it ûntwerp mei de opsjes dy't jo ynstelle.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 4: In logyske syntezeprojekt ynstelle Opsjes foar ymplemintaasje fan logyske synteze ynstelle
VHDL ynstelle File Opsjes
Jo hawwe VHDL ynsteld file opsjes troch te selektearjen fan Projekt->Ymplemintaasjeopsjes->VHDL, of Opsjes->VHDL-compiler konfigurearje.

Foar VHDL-boarne kinne jo de hjirûnder beskreaune opsjes opjaan.
1. Spesifisearje de module op it heechste nivo as jo dit noch net dien hawwe yn it Projekt viewAs de module op it heechste nivo net yn 'e standert wurkbibleteek leit, moatte jo de bibleteek opjaan wêr't de compiler de module fine kin. Foar ynformaasje oer hoe't jo dit dwaan kinne, sjoch VHDL Panel, op side 200.
Jo kinne dizze opsje ek brûke foar ûntwerpen mei mingde talen of as jo in module opjaan wolle dy't net de eigentlike topnivo-entiteit is foar it werjaan fan HDL Analyst en LdOebugging yn it skema. views. 2. Foar brûker-definiearre steatmasinekodearring, doch it folgjende:
Spesifisearje it type kodearring dat jo brûke wolle.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Ynstelle fan ymplemintaasjeopsjes foar logyske synteze Haadstik 4: Ynstelle fan in logyske syntezeprojekt
Skeakelje de FSM-kompiler út.
As jo it ûntwerp synthetisearje, brûkt de software de kompilearrjochtlinen dy't jo hjir ynstelle om de steatmasines te kodearjen en fiert de FSM-kompiler net út, dy't de kompilearrjochtlinen soe oerskriuwe. As alternatyf kinne jo steatmasines definiearje mei it attribút syn_encoding, lykas beskreaun yn Steatmasines definiearje yn VHDL, op side 308.
3. Om generike koades út 'e boarnekoade te heljen, doch dit:
Klik op Generike konstanten ekstrahearje. Om de standertwearde te oerskriuwen, fier in nije wearde yn foar in generike.
De software brûkt de nije wearde allinich foar de hjoeddeiske ymplemintaasje. Tink derom dat jo gjin generike wearden kinne ekstrahearje as jo in ûntwerp mei mingde talen hawwe.

4. Om tristates oer proses-/blokgrinzen te triuwen, kontrolearje oft Push Tristates ynskeakele is. Sjoch Push Tristates-opsje, op side 212 yn 'e referinsjehânlieding foar details.
5. Bepale de ynterpretaasje fan 'e rjochtlinen synthesis_on en synthesis_off:
Om de compiler synthesis_on en synthesis_off rjochtlinen te ynterpretearjen te litten
lykas translate_on/translate_off, ynskeakelje de opsje Synteze Oan/Út ymplementearre as Oersette Oan/Út.
Om de rjochtlinen synthesis_on en synthesis_off te negearjen, soargje derfoar dat
dizze opsje is net oankrúst. Sjoch translate_off/translate_on, op side 226 yn 'e Referinsjehânlieding foar mear ynformaasje.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 4: Opsetten fan in logyske syntezeprojekt

Attributen en rjochtlinen spesifisearje

6. Stel oare ymplemintaasjeopsjes yn as nedich (sjoch Ymplemintaasjeopsjes foar logyske synteze ynstelle, op side 75 foar in list mei keuzes). Klik op OK.
As jo it ûntwerp synthetisearje, kompilearret en mappet de software it ûntwerp mei de opsjes dy't jo ynstelle.

Attributen en rjochtlinen spesifisearje

Attributen en rjochtlinen binne spesifikaasjes dy't jo tawize oan ûntwerpobjekten om te kontrolearjen hoe't jo ûntwerp analysearre, optimalisearre en yn kaart brocht wurdt.
Optimalisaasjes fan attributenkontrôle-mapping en optimalisaasjes fan rjochtlinen foar kontrôlekompiler. Fanwegen dit ferskil moatte jo rjochtlinen yn 'e boarnekoade opjaan. Dizze tabel beskriuwt de metoaden dy't beskikber binne om attribut- en rjochtlinespesifikaasjes te meitsjen:

VHDL Verilog SCOPE Editor Beperkingen File

Attributen Ja Ja Ja Ja

Rjochtlinen Ja Ja Nee Nee

It is better om attributen op te jaan yn 'e SCOPE-bewurker of de beheiningen file, om't jo it ûntwerp net earst opnij hoege te kompilearjen. Foar rjochtlinen moatte jo it ûntwerp kompilearje foardat se fan krêft wurde.
As SCOPE/beheiningen file en de HDL-boarnekoade binne oantsjutte foar in ûntwerp, hawwe de beheiningen prioriteit as der konflikten binne.
Foar fierdere details, sjoch it folgjende:
· Attributen en rjochtlinen spesifisearje yn VHDL, op side 91 · Attributen en rjochtlinen spesifisearje yn Verilog, op side 92 · Attributen spesifisearje mei de SCOPE Editor, op side 93 · Attributen spesifisearje yn de beheiningen File, op side 97

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Attributen en rjochtlinen spesifisearje

Haadstik 4: Opsetten fan in logyske syntezeprojekt

Attributen en rjochtlinen spesifisearje yn VHDL
Jo kinne oare metoaden brûke om attributen ta te foegjen oan objekten, lykas neamd yn Attributen en rjochtlinen oantsjutte, op side 90. Jo kinne lykwols allinich rjochtlinen oantsjutte yn 'e boarnekoade. D'r binne twa manieren om attributen en rjochtlinen te definiearjen yn VHDL:
· Mei help fan it foarôf definieare attributenpakket
· It attribút elke kear as it brûkt wurdt ferklearje
Foar details oer de VHDL-attribuutsyntaksis, sjoch VHDL-attribuut- en rjochtlinesyntaksis, op side 561 yn 'e referinsjehânlieding.

Mei help fan it foarôf definieare VHDL-attributenpakket
De advantagIt neidiel fan it brûken fan it foarôf definieare pakket is dat jo foarkomme dat jo de attributen en rjochtlinen opnij definiearje elke kear as jo se yn boarnekoade opnimme. It neidieltage is dat jo boarnekoade minder draachber is. It attributenpakket leit yn installDirectory/lib/vhd/synattr.vhd.
1. Om it foarôf definieare attributenpakket te brûken dat yn 'e softwarebibleteek is opnommen, foegje dizze rigels ta oan 'e syntaksis:
bibleteek synplify; brûk synplify.attributes.all;
2. Foegje it winske attribút of de rjochtline ta nei de deklaraasje fan 'e ûntwerpienheid.
deklaraasjes; attribuut attribuutnamme fan objektNamme: objektType is wearde;
Bygelyksample:
entiteit simpledff is poarte (q: út bit_vektor(7 nei 0); d: yn bit_vektor(7 nei 0); clk: yn bit);
attribút syn_noclockbuf fan clk: sinjaal is wier;
Foar details oer de syntaksiskonvinsjes, sjoch VHDL Attribute and Directive Syntax, op side 561 yn 'e Reference Manual.
3. Foegje de boarne ta file oan it projekt.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 4: Opsetten fan in logyske syntezeprojekt

Attributen en rjochtlinen spesifisearje

VHDL-attributen en rjochtlinen ferklearje
As jo it attributenpakket net brûke, moatte jo de attributen opnij definiearje elke kear as jo se yn boarnekoade opnimme.
1. Elke kear as jo in attribút of rjochtline brûke, definiearje it dan direkt nei de ûntwerpienheidsdeklaraasjes mei de folgjende syntaksis:
design_unit_declaration; attribuut attribuutNamme: dataType; attribuut attribuutNamme fan objektNamme: objektType is wearde;
Bygelyksample:
entiteit simpledff is poarte (q: út bit_vektor(7 nei 0); d: yn bit_vektor(7 nei 0); clk: yn bit);
attribút syn_noclockbuf: boolean; attribút syn_noclockbuf fan clk:signal is wier;
2. Foegje de boarne ta file oan it projekt.

Attributen en rjochtlinen spesifisearje yn Verilog
Jo kinne oare metoaden brûke om attributen ta te foegjen oan objekten, lykas beskreaun yn Attributen en rjochtlinen opjaan, op side 90. Jo kinne lykwols allinich rjochtlinen opjaan yn 'e boarnekoade.
Verilog hat gjin foarôf definieare syntezeattributen en rjochtlinen, dus jo moatte se as opmerkings tafoegje. De namme fan it attribút of de rjochtline wurdt foarôfgien troch it kaaiwurd synteze. Verilog files binne gefoelich foar haadletters, dus attributen en rjochtlinen moatte krekt sa oantsjutte wurde as presintearre yn har syntaksisbeskriuwingen. Foar syntaksisdetails, sjoch Verilog Attribute and Directive Syntax, op side 363 yn 'e Reference Manual.
1. Om in attribút of rjochtline ta te foegjen yn Verilog, brûk de Verilog-line- of blokkommentaarsyntaksis (C-styl) direkt nei it ûntwerpobjekt. Blokkommentaar moat foarôfgean oan de puntkomma, as dy der is.
LO

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Attributen en rjochtlinen spesifisearje

Haadstik 4: Opsetten fan in logyske syntezeprojekt

Verilog Block Kommentar Syntaksis
/* synteze attribútNamme = wearde */ /* synteze mapNamme = wearde */

Verilog Line Kommentar Syntaksis
// synteze attribútNamme = wearde // synteze directoryNamme = wearde

Foar details oer de syntaksisregels, sjoch Verilog Attribute and Directive Syntax, op side 363 yn 'e Reference Manual. De folgjende binne foarbyldenamples:
module fifo(út, yn) /* synteze syn_hier = “hurd” */;
2. Om meardere attributen of rjochtlinen oan itselde objekt ta te foegjen, skied de attributen mei wite spaasjes, mar werhelje it kaaiwurd synthese net. Brûk gjin komma's. Bygelyksample:
gefal steat /* synteze full_case parallel_case */;
3. As meardere registers definieare wurde mei ien Verilog-reg-statement en in attribút derop tapast wurdt, dan past de syntezesoftware allinich it lêst ferklearre register yn 'e reg-statement ta. Bygelyksample:
reg [5:0] q, q_a, q_b, q_c, q_d /* synteze syn_preserve=1 */;
It attribút syn_preserve wurdt allinich tapast op q_d. Dit is it ferwachte gedrach foar de synteze-ark. Om dit attribút ta te passen op alle registers, moatte jo in aparte Verilog-reg-statement brûke foar elk register en it attribút tapasse.

Attributen spesifisearje mei de SCOPE-bewurker
It SCOPE-finster biedt in maklik te brûken ynterface om elk attribút ta te foegjen. Jo kinne it net brûke foar it tafoegjen fan rjochtlinen, om't se tafoege wurde moatte oan de boarnekoade. files. (Sjoch Attributen en rjochtlinen spesifisearje yn VHDL, op side 91 of Attributen en rjochtlinen spesifisearje yn Verilog, op side 92). De folgjende proseduere lit sjen hoe't jo in attribút direkt tafoegje kinne yn it SCOPE-finster.
1. Begjin mei in gearstald ûntwerp en iepenje it SCOPE-finster. Om de attributen ta te foegjen oan in besteande beheining file, iepenje it SCOPE-finster troch te klikken op de besteande file yn it Projekt viewOm de attributen ta te foegjen oan in nij file, klikje op it SCOPE-ikoantsje en klikje op Initialisearje om it SCOPE-finster te iepenjen.
2. Klik op it ljepblêd Attributen ûnderoan it SCOPE-finster.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 4: Opsetten fan in logyske syntezeprojekt

Attributen en rjochtlinen spesifisearje

Jo kinne earst it objekt selektearje (stap 3) of earst it attribút (stap 4).

3. Om it objekt op te jaan, doch ien fan 'e folgjende yn 'e kolom Objekt. As jo it attribút al opjûn hawwe, listet de kolom Objekt allinich jildige objektkeuzes foar dat attribút.
Selektearje it type objekt yn 'e kolom Objektfilter, en selektearje dan in
objekt út 'e list mei keuzes yn 'e kolom Objekt. Dit is de bêste manier om te soargjen dat jo in objekt oantsjutte dat passend is, mei de juste syntaksis.

LO
Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Attributen en rjochtlinen spesifisearje

Haadstik 4: Opsetten fan in logyske syntezeprojekt

Sleep it objekt dêr't jo it attribút oan taheakje wolle fan 'e
RTL of technology views nei de kolom Objekt yn it SCOPE-finster. Foar guon attributen kin slepen en pleatsen it juste objekt net selektearje. Bygelyksample, as jo syn_hier ynstelle wolle op in module of entiteit lykas in en gate, moatte jo it ynstelle op 'e view foar dy module. It objekt soe dizze syntaksis hawwe: v:moduleName yn Verilog, of v:library.moduleName yn VHDL, wêr't jo meardere bibleteken hawwe kinne.
Typ de namme fan it objekt yn 'e kolom Objekt. As jo it net witte
de namme, brûk it kommando Sykje of de kolom Objektfilter. Soargje derfoar dat jo it juste foarheaksel foar it objekt ynfiere wêr't it nedich is. Bygelyksample, om in attribút yn te stellen op in view, moatte jo it foarheaksel v: tafoegje oan de module- of entiteitsnamme. Foar VHDL moatte jo miskien sawol de bibleteek as de modulenamme opjaan.
4. As jo earst it objekt oantsjutte hawwe, kinne jo no it attribút oantsjutte. De list toant allinich de jildige attributen foar it type objekt dat jo selektearre hawwe. Spesifisearje it attribút troch de mûsknop yn 'e kolom Attribút yndrukt te hâlden en in attribút út 'e list te selektearjen.

As jo it objekt earst selektearre hawwe, wurde de beskikbere keuzes bepaald troch it selektearre objekt en de technology dy't jo brûke. As jo it attribút earst selektearre hawwe, wurde de beskikbere keuzes bepaald troch de technology.
As jo in attribút selektearje, fertelt it SCOPE-finster jo hokker soarte wearde jo foar dat attribút ynfiere moatte en jout in koarte beskriuwing fan it attribút. As jo it attribút earst selektearre hawwe, soargje derfoar dat jo weromgean en it objekt spesifisearje.
5. Folje de wearde yn. Hâld de mûsknop yndrukt yn 'e kolom Wearde, en selektearje út 'e list. Jo kinne ek in wearde ynfiere.

Synplify Pro foar Microsemi Edition brûkershantlieding oktober 2014

Haadstik 4: In logysk systeem ynstelle

Dokuminten / Resources

SYnOPSYS FPGA Synthesis Synplify Pro foar Microsemi Edition [pdf] Brûkersgids
FPGA Synthesis Synplify Pro foar Microsemi-edysje, Synthesis Synplify Pro foar Microsemi-edysje, Synplify Pro foar Microsemi-edysje, Pro foar Microsemi-edysje, Microsemi-edysje, Edysje

Referinsjes

User Manual

SYnOPSYS FPGA Synthesis Synplify Pro foar Microsemi Edition User Guide

FPGA Synthesis Synplify Pro foar Microsemi Edition

Spesifikaasjes

Produkt ynformaasje

Produkt Usage Ynstruksjes

Haadstik 1: Yntroduksje

Berik fan it dokumint

Getting Started

Brûker ynterface oerview

Haadstik 2: FPGA-synteze-ûntwerpstreamen

Haadstik 3: De ynfier tariede

FAQ

F: Mei ik kopyen meitsje fan 'e dokumintaasje?

F: Hoe kin ik de software starte?

F: Wat is it bedoelde publyk foar dizze brûkershantlieding?

Dokuminten / Resources

Referinsjes

Lit in reaksje efter

Antwurd annulearje