F-Tile Interlaken Intel FPGA IP Design Example

Vodnik za hiter začetek

F-Tile Interlaken Intel® FPGA IP jedro zagotavlja simulacijsko testno mizo. Oblikovanje strojne opreme nprampDatoteka, ki podpira prevajanje in testiranje strojne opreme, bo na voljo v različici programske opreme Intel Quartus® Prime Pro Edition 21.4. Ko ustvarite načrt nprample, urejevalnik parametrov samodejno ustvari fileje potrebno za simulacijo, prevajanje in testiranje zasnove.
Testna miza in oblikovanje nprample podpira način NRZ in PAM4 za naprave F-tile. F-Tile Interlaken Intel FPGA IP jedro ustvarja zasnovo exampdatoteke za naslednje podprte kombinacije števila stez in hitrosti prenosa podatkov.

IP podprte kombinacije števila stez in hitrosti prenosa podatkov
Naslednje kombinacije so podprte v različici programske opreme Intel Quartus Prime Pro Edition 21.3. Vse druge kombinacije bodo podprte v prihodnji različici Intel Quartus Prime Pro Edition.

Število pasov	Hitrost voznega pasu (Gbps)
	6.25	10.3125	12.5	25.78125	53.125
4	ja	–	ja	ja	–
6	–	–	–	ja	ja
8	–	–	ja	ja	–
10	–	–	ja	ja	–
12	–	ja	ja	ja	–

Slika 1. Razvojni koraki za Design Example

Opomba: Kompilacija in testiranje strojne opreme bosta na voljo v različici programske opreme Intel Quartus Prime Pro Edition 21.4.
F-Tile Interlaken Intel FPGA IP jedrna zasnova example podpira naslednje funkcije:

• Notranji način serijske povratne zanke TX v RX
• Samodejno ustvari pakete fiksne velikosti
• Osnovne zmožnosti preverjanja paketov
• Možnost uporabe sistemske konzole za ponastavitev zasnove za namen ponovnega testiranja

Slika 2. Visokonivojski blokovni diagram

Povezane informacije

• F-Tile Interlaken Intel FPGA IP Uporabniški priročnik
• Opombe ob izdaji F-Tile Interlaken Intel FPGA IP

Zahteve glede strojne in programske opreme

Za preizkus bivšegaampza oblikovanje uporabite naslednjo strojno in programsko opremo:

• Različica programske opreme Intel Quartus Prime Pro Edition 21.3
• Sistemska konzola
• Podprti simulator:
  • Synopsys* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE ali Questa*

Opomba:  Strojna podpora za oblikovanje nprample bo na voljo v različici programske opreme Intel Quartus Prime Pro Edition 21.4.

Ustvarjanje dizajna

Slika 3. Postopek

Sledite tem korakom za ustvarjanje načrta example in testna miza:

1. V programski opremi Intel Quartus Prime Pro Edition kliknite File ➤ Čarovnik za nov projekt, da ustvarite nov projekt Intel Quartus Prime, ali kliknite File ➤ Open Project, da odprete obstoječi projekt Intel Quartus Prime. Čarovnik vas pozove, da določite napravo.
2. Določite družino naprav Agilex in izberite napravo s F-Tile za vaš dizajn.
3. V katalogu IP poiščite F-Tile Interlaken Intel FPGA IP in ga dvokliknite. Prikaže se okno New IP Variant.
4. Določite ime najvišje ravni za vašo različico IP po meri. Urejevalnik parametrov shrani nastavitve variacije IP v a file imenovan .ip.
5. Kliknite OK. Prikaže se urejevalnik parametrov.

Slika 4. Prample zavihek Oblikovanje

6. Na kartici IP podajte parametre za svojo različico jedra IP.
7. Na ExampNa zavihku Design izberite možnost Simulacija, da ustvarite preskusno napravo.
Opomba: Možnost sinteze je za strojno opremo nprample design, ki bo na voljo v različici programske opreme Intel Quartus Prime Pro Edition 21.4.
8. Za generirani format HDL sta na voljo možnosti Verilog in VHDL.
9. Kliknite Generate Example Design. Možnost Select ExampPrikaže se okno Design Directory.
10. Če želite spremeniti dizajn npramppot imenika datoteke ali ime iz prikazanih privzetih vrednosti (ilk_f_0_example_design), poiščite novo pot in vnesite nov dizajn nprample ime imenika.
11. Kliknite V redu.

Opomba: V F-Tile Interlaken Intel FPGA IP design example, se SystemPLL samodejno ustvari in poveže z jedrom F-Tile Interlaken Intel FPGA IP. Hierarhična pot SystemPLL v zasnovi nprample je:

example_design.test_env_inst.test_dut.dut.pll

SystemPLL v zasnovi nprample ima enako referenčno uro 156.26 MHz kot sprejemnik-sprejemnik.

Struktura imenika

F-Tile Interlaken Intel FPGA IP jedro ustvari naslednje files za oblikovanje nprample:
Slika 5. Struktura imenika

Tabela 2. Oblikovanje strojne opreme, nprample File Opisi
te files so vample_installation_dir>/ilk_f_0_exampimenik le_design.

File Imena	Opis
example_design.qpf	Projekt Intel Quartus Prime file.
example_design.qsf	Nastavitve projekta Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Oblikovalska omejitev Synopsys file. Lahko kopirate in spremenite za svoj dizajn.
sysconsole_testbench.tcl	Glavni file za dostop do sistemske konzole

Opomba: Strojna podpora za oblikovanje nprample bo na voljo v različici programske opreme Intel Quartus Prime Pro Edition 21.4.

Tabela 3. Testna miza File Opis

to file je vample_installation_dir>/ilk_f_0_example_design/ prampimenik le_design/rtl.

File Ime	Opis
top_tb.sv	Testna miza najvišje ravni file.

Tabela 4. Skripti preizkusnega orodja

te files so vample_installation_dir>/ilk_f_0_example_design/ prampimenik le_design/testbench

File Ime	Opis
run_vcs.sh	Skript Synopsys VCS za zagon preskusne naprave.
run_vcsmx.sh	Skript Synopsys VCS MX za zagon preskusne naprave.
run_mentor.tcl	Skript Siemens EDA ModelSim SE ali Questa za zagon preskusne naprave.

Simulacija zasnove Example Testbench

Slika 6. Postopek

Za simulacijo preskusne mize sledite tem korakom:

1. V ukazni vrstici preklopite v imenik simulacije preskusne naprave. Pot imenika jeample_installation_dir>/example_design/ testna miza.
2. Zaženite simulacijski skript za podprti simulator po vaši izbiri. Skript prevede in zažene testno mizo v simulatorju. Vaša skripta bi morala po končani simulaciji preveriti, ali se štetja SOP in EOP ujemata.

Tabela 5. Koraki za zagon simulacije

Simulator	Navodila
VCS	V ukazno vrstico vnesite:   sh run_vcs.sh
VCS MX	V ukazno vrstico vnesite:   sh run_vcsmx.sh
ModelSim SE ali Questa	V ukazno vrstico vnesite:   vsim -do run_mentor.tcl Če želite simulirati, ne da bi prikazali GUI ModelSim, vnesite:   vsim -c -do run_mentor.tcl

3. Analizirajte rezultate. Uspešna simulacija pošilja in sprejema pakete ter prikaže »Test PASSED«.

Testna miza za načrtovanje nprample opravi naslednje naloge:

• Instancira jedro F-Tile Interlaken Intel FPGA IP.
• Natisne stanje PHY.
• Preveri sinhronizacijo metaframe (SYNC_LOCK) in meje besed (blokov) (WORD_LOCK).
• Čaka, da se posamezni pasovi zaklenejo in poravnajo.
• Začne pošiljati pakete.
• Preveri statistiko paketov:
  • Napake CRC24
  • SOP
  • EOP-ji

Naslednji sampizhod datoteke ponazarja uspešen preskus simulacije:

Sestavljanje načrta Example

1. Zagotovite bivšiample oblikovanje oblikovanja je končano.
2. V programski opremi Intel Quartus Prime Pro Edition odprite projekt Intel Quartus Primeample_installation_dir>/example_design.qpf>.
3. V meniju Obdelava kliknite Začni kompilacijo.

Oblikovanje Example Opis

Dizajn example prikazuje funkcionalnost jedra IP Interlaken.

Oblikovanje Example Komponente

Bivšiample design povezuje sistemske in PLL referenčne ure ter zahtevane konstrukcijske komponente. Bivšiample design konfigurira jedro IP v načinu notranje povratne zanke in generira pakete na vmesniku za prenos uporabniških podatkov IP core TX. Jedro IP pošilja te pakete po notranji poti povratne zanke skozi sprejemnik-sprejemnik.
Ko sprejemnik jedra IP prejme pakete na poti povratne zanke, obdela pakete Interlaken in jih prenese na uporabniški vmesnik za prenos podatkov RX. Bivšiample design preveri, ali se prejeti in poslani paketi ujemajo.
F-Tile Interlaken Intel IP design exampvsebuje naslednje komponente:

1. F-Tile Interlaken Intel FPGA IP jedro
2. Generator paketov in preverjanje paketov
3. F-Tile Reference in sistemske ure PLL Intel FPGA IP jedro

Vmesniški signali

Tabela 6. Dizajn Example vmesniški signali

Ime vrat	Smer	Širina (bitov)	Opis
mgmt_clk	Vnos	1	Vnos sistemske ure. Taktna frekvenca mora biti 100 MHz.
pll_ref_clk	Vnos	1	Referenčna ura oddajnika. Poganja RX CDR PLL.
rx_pin	Vnos	Število pasov	Podatkovni pin sprejemnika SERDES.
tx_pin	Izhod	Število pasov	Prenos podatkovnega PIN-a SERDES.
rx_pin_n(1)	Vnos	Število pasov	Podatkovni pin sprejemnika SERDES.
tx_pin_n(1)	Izhod	Število pasov	Prenos podatkovnega PIN-a SERDES.
mac_clk_pll_ref	Vnos	1	Ta signal mora poganjati PLL in mora uporabljati isti vir takta, ki poganja pll_ref_clk. Ta signal je na voljo samo v različicah naprav načina PAM4.
usr_pb_reset_n	Vnos	1	Ponastavitev sistema.

(1) Na voljo samo v različicah PAM4.

Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel Corporation ali njenih podružnic. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve.
*Druga imena in blagovne znamke so lahko last drugih.

Registriraj zemljevid

Opomba:

• Oblikovanje Exampnaslov registra le se začne z 0x20**, medtem ko se naslov osrednjega registra IP Interlaken začne z 0x10**.
• Naslov registra PHY ploščice F se začne z 0x30**, medtem ko se naslov registra FEC ploščice F začne z 0x40**. Register FEC je na voljo samo v načinu PAM4.
• Koda za dostop: RO—Samo branje in RW—Branje/pisanje.
• Sistemska konzola prebere dizajn nprample registrira in poroča o statusu testa na zaslonu.

Tabela 7. Dizajn Example Register Map

Odmik	Ime	Dostop	Opis
8'00	Rezervirano
8'01	Rezervirano
8'02	Ponastavitev sistema PLL	RO	Naslednji biti označujejo sistemsko zahtevo za ponastavitev PLL in vrednost omogočitve: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'03	RX vozni pas poravnan	RO	Označuje razporeditev voznega pasu RX.
8'04	WORD je zaklenjen	RO	[NUM_LANES–1:0] – Identifikacija meja besed (blokov).
8'05	Sinhronizacija zaklenjena	RO	[NUM_LANES–1:0] – Sinhronizacija metaframe.
8 – 06	Število napak CRC32	RO	Označuje število napak CRC32.
8'h0A	Število napak CRC24	RO	Označuje število napak CRC24.
8'h0B	Signal preliva/podtoka	RO	Naslednji bitji kažejo: • Bit [3] – TX podtočni signal • Bit [2] – signal prelivanja TX • Bit [1] – signal preliva RX
8'h0C	štetje SOP	RO	Označuje številko SOP.
8'h0D	EOP štetje	RO	Označuje število EOP
8'h0E	Število napak	RO	Označuje število naslednjih napak: • Izguba poravnave voznega pasu • Nedovoljena kontrolna beseda • Nedovoljen vzorec okvirja • Manjka indikator SOP ali EOP
8'h0F	pošiljanje_podatkov_mm_clk	RW	Zapišite 1 v bit [0], da omogočite signal generatorja.
8'10	Napaka preverjalnika		Označuje napako preverjalnika. (napaka podatkov SOP, napaka številke kanala in napaka podatkov PLD)
8'11	Zaklepanje sistema PLL	RO	Bit [0] označuje indikacijo zaklepanja PLL.
8'14	Število TX SOP	RO	Označuje število SOP, ki jih ustvari generator paketov.
8'15	TX EOP štetje	RO	Označuje število EOP, ki jih ustvari generator paketov.
8'16	Neprekinjen paket	RW	Zapišite 1 v bit [0], da omogočite neprekinjen paket.
nadaljevanje ...

Odmik	Ime	Dostop	Opis
8'39	Število napak ECC	RO	Označuje število napak ECC.
8'40	Število popravljenih napak ECC	RO	Označuje število popravljenih napak ECC.
8'50	tile_tx_rst_n	WO	Ponastavitev ploščice na SRC za TX.
8'51	tile_rx_rst_n	WO	Ponastavitev ploščice na SRC za RX.
8'52	tile_tx_rst_ack_n	RO	Potrditev ponastavitve ploščice od SRC za TX.
8'53	tile_rx_rst_ack_n	RO	Potrditev ponastavitve ploščice od SRC za RX.

Ponastavi

V jedru IP F-Tile Interlaken Intel FPGA sprožite ponastavitev (reset_n=0) in držite, dokler jedro IP ne vrne potrditve ponastavitve (reset_ack_n=0). Ko je ponastavitev odstranjena (reset_n=1), se potrditev ponastavitve vrne v začetno stanje
(reset_ack_n=1). Pri zasnovi nprample register rst_ack_sticky vsebuje trditev o potrditvi ponastavitve in nato sproži odstranitev ponastavitve (reset_n=1). Uporabite lahko alternativne metode, ki ustrezajo vašim potrebam oblikovanja.

Pomembno: V katerem koli scenariju, kjer je potrebna notranja serijska povratna zanka, morate sprostiti TX in RX ploščice F ločeno v določenem vrstnem redu. Za več informacij glejte skript sistemske konzole.

Slika 7. Zaporedje ponastavitve v načinu NRZ

Slika 8. Zaporedje ponastavitve v načinu PAM4

F-Tile Interlaken Intel FPGA IP Design Example Arhiv uporabniškega priročnika

Če različica jedra IP ni navedena, velja uporabniški priročnik za prejšnjo različico jedra IP.

Različica Intel Quartus Prime	Različica IP Core	Uporabniški priročnik
21.2	2.0.0	F-Tile Interlaken Intel FPGA IP Design Example Uporabniški priročnik

Zgodovina revizij dokumenta za F-Tile Interlaken Intel FPGA IP Design Example Uporabniški priročnik

Različica dokumenta	Različica Intel Quartus Prime	Različica IP	Spremembe
2021.10.04	21.3	3.0.0	• Dodana podpora za nove kombinacije voznih pasov. Za več informacij glejte Tabela: IP podprte kombinacije števila stez in hitrosti prenosa podatkov. • Posodobljen seznam podprtih simulatorjev v razdelku: Zahteve glede strojne in programske opreme. • Dodani novi registri za ponastavitev v razdelku: Registriraj zemljevid.
2021.06.21	21.2	2.0.0	Začetna izdaja.

Dokumenti / Viri

intel F-Tile Interlaken Intel FPGA IP Design Example [pdf] Uporabniški priročnik F-Tile Interlaken Intel FPGA IP Design Example, F-Tile, Interlaken Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example, Design Example

Reference

• Uporabniški priročnik