Упатство за корисникот за вградениот процесор altera Nios V

За вградениот процесор Nios® V
1.1. Altera® FPGA и вградени процесори надview
Altera FPGA уредите можат да имплементираат логика што функционира како комплетен микропроцесор, а воедно обезбедуваат многу опции.
Важна разлика помеѓу дискретните микропроцесори и Altera FPGA е тоа што FPGA ткаенината на Altera не содржи логика кога се вклучува. Nios® V процесорот е процесор за мека интелектуална сопственост (IP) базиран на спецификацијата RISC-V. Пред да стартувате софтвер на систем базиран на Nios V процесор, мора да го конфигурирате Altera FPGA уредот со хардверски дизајн што содржи Nios V процесор. Можете да го поставите Nios V процесорот било каде на Altera FPGA, во зависност од барањата на дизајнот.

За да овозможите вашиот вграден систем базиран на IP Altera® FPGA да се однесува како систем базиран на дискретен микропроцесор, вашиот систем треба да го вклучува следново: · AJTAG интерфејс за поддршка на конфигурација, хардвер и софтвер на Altera FPGA
дебагирање · Механизам за конфигурација на Altera FPGA за вклучување
Доколку вашиот систем ги има овие можности, можете да започнете со усовршување на вашиот дизајн од претходно тестиран хардверски дизајн вчитан во Altera FPGA. Користењето на Altera FPGA ви овозможува брзо да го модифицирате вашиот дизајн за да ги решите проблемите или да додадете нови функционалности. Можете лесно да ги тестирате овие нови хардверски дизајни со реконфигурирање на Altera FPGA користејќи го J-то на вашиот систем.TAG интерфејс.
TheTAG интерфејсот поддржува развој на хардвер и софтвер. Можете да ги извршите следните задачи користејќи го JTAG интерфејс: · Конфигурирајте го Altera FPGA · Преземете и дебагирајте софтвер · Комуницирајте со Altera FPGA преку интерфејс сличен на UART (JTAG УАРТ
терминал) · Хардвер за дебагирање (со вградениот логички анализатор Signal Tap) · Програмска флеш меморија
Откако ќе го конфигурирате Altera FPGA со дизајн базиран на процесор Nios V, текот на развојот на софтвер е сличен на текот за дизајни на дискретни микроконтролери.

Поврзани информации · AN 985: Упатство за процесор Nios V
Брз водич за креирање едноставен Nios V процесорски систем и стартување на апликацијата Hello World.
© Корпорација Алтера. Алтера, логото на Алтера, логото со „a“ и другите ознаки на Алтера се заштитни знаци на корпорацијата Алтера. Алтера го задржува правото да прави измени на сите производи и услуги во кое било време без претходна најава. Алтера не презема никаква одговорност или обврска што произлегува од примената или употребата на која било информација, производ или услуга опишана овде, освен ако не е изрично договорено писмено од Алтера. На клиентите на Алтера им се советува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да нарачаат производи или услуги. *Други имиња и брендови може да се сметаат за сопственост на други.

1. За вградениот процесор Nios® V 726952 | 2025.07.16
· Прирачник за референца на процесорот Nios V Обезбедува информации за референтните точки за перформанси на процесорот Nios V, архитектурата на процесорот, моделот на програмирање и имплементацијата на јадрото.
· IP упатство за користење на вградени периферни уреди · Прирачник за развивачи на софтвер за процесори Nios V

Го опишува развојот на софтверската околина за процесорот Nios V, достапните алатки и процесот за градење софтвер што ќе работи на процесорот Nios V. · Упатство за корисникот на Ashling* RiscFree* Интегрирана развојна околина (IDE) за Altera FPGAs Го опишува интегрираното развојно опкружување (IDE) на RiscFree* за HPS базиран на Arm* на Altera FPGAs и Nios V core процесорот. · Белешки за издавање на IP FPGA на процесорот Nios V Altera
1.2. Софтверска поддршка на Quartus® Prime
Текот на склопување на процесорот Nios V е различен за софтверот Quartus® Prime Pro Edition и софтверот Quartus Prime Standard Edition. Погледнете го AN 980: Поддршка за софтверот Quartus Prime за процесорот Nios V за повеќе информации за разликите.
Поврзани информации AN 980: Поддршка за софтвер за процесор Nios V Quartus Prime
1.3. Лиценцирање на процесорот Nios V
Секоја варијанта на процесорот Nios V има свој лиценцен клуч. Откако ќе го добиете лиценцен клуч, можете да го користите истиот лиценцен клуч за сите проекти на процесорот Nios V до датумот на истекување. Можете да ги добиете IP лиценците за процесорот Nios V Altera FPGA без никакви трошоци.
Листата со лиценцирани клучеви за процесорот Nios V е достапна во Центарот за самоуслужување за лиценцирање на Altera FPGA. Кликнете на табулаторот „Регистрирај се за евалуација“ или „Бесплатна лиценца“ и изберете ги соодветните опции за да го поднесете барањето.
Слика 1. Центар за самостојно лиценцирање на FPGA Altera

Со лиценцните клучеви, можете:
Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 7

1. За вградениот процесор Nios® V 726952 | 2025.07.16
· Имплементирајте Nios V процесор во вашиот систем. · Симулирајте го однесувањето на Nios V процесорски систем. · Проверете ја функционалноста на дизајнот, како што се големината и брзината. · Генерирајте програмирање на уредот fileс. · Програмирајте уред и потврдете го дизајнот во хардверот.
Не ви е потребна лиценца за развој на софтвер во Ashling* RiscFree* IDE за Altera FPGA-а.
Поврзани информации · Центар за лиценцирање за самопослужување на FPGA Altera
За повеќе информации за добивање на IP лиценцните клучеви за Nios V Processor Altera FPGA. · Инсталација и лиценцирање на софтверот Altera FPGA За повеќе информации за лиценцирање на софтверот Altera FPGA и поставување на фиксна лиценца и сервер за мрежни лиценци.
1.4. Дизајн на вграден систем
Следната слика илустрира поедноставен процес на дизајнирање на систем базиран на Nios V процесор, вклучувајќи развој и на хардвер и на софтвер.

Прирачник за дизајн на вградени процесори Nios® V 8

Испрати повратни информации

1. За вградениот процесор Nios® V 726952 | 2025.07.16

Слика 2.

Тек на дизајн на систем на процесор Nios V
Системски концепт

Анализирај ги системските барања

Ниос® V
Јадра на процесорот и стандардни компоненти

Дефинирајте и генерирајте систем во
Дизајнер на платформа

Тек на хардвер: Интегрирање и компајлирање на проектот Intel Quartus Prime

Тек на софтвер: Развивање и изградба на софтвер за предлози на Nios V

Тек на хардвер: Преземи FPGA дизајн
до Табела со целни вредности

Тек на софтвер: Тестирање и дебагирање на софтвер за процесор Nios V

Софтверот ги исполнува спецификациите?
Да
Хардвер Не Ги исполнува спецификациите? Да
Системот е завршен

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 9

726952 | 2025.07.16 Испрати повратни информации

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа

Слика 3.

Следната дијаграма го илустрира типичниот дизајн на хардвер на процесорот Nios V. Тек на дизајн на хардвер на процесорскиот систем Nios V

Започнете

Nios V јадра и стандардни компоненти

Користете дизајнер на платформа за дизајнирање на систем базиран на Nios V
Генерирај дизајн на платформа

Интегрирајте го системот за дизајнер на платформи со проектот Intel Quartus Prime
Доделување локации на пинови, временски барања и други ограничувања на дизајнот
Компајлирајте хардвер за целниот уред во Intel Quartus Prime

Подготвено за преземање
2.1. Креирање на дизајн на систем на процесор Nios V со платформа дизајнер
Софтверот Quartus Prime ја вклучува алатката за системска интеграција Platform Designer која ја поедноставува задачата за дефинирање и интегрирање на IP јадрото на процесорот Nios V и други IP адреси во дизајнот на системот Altera FPGA. Platform Designer автоматски креира логика за меѓусебно поврзување од наведената поврзаност на високо ниво. Автоматизацијата на меѓусебното поврзување ја елиминира задачата за специфицирање на HDL конекции на системско ниво, која одзема многу време.
© Корпорација Алтера. Алтера, логото на Алтера, логото со „a“ и другите ознаки на Алтера се заштитни знаци на корпорацијата Алтера. Алтера го задржува правото да прави измени на сите производи и услуги во кое било време без претходна најава. Алтера не презема никаква одговорност или обврска што произлегува од примената или употребата на која било информација, производ или услуга опишана овде, освен ако не е изрично договорено писмено од Алтера. На клиентите на Алтера им се советува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да нарачаат производи или услуги. *Други имиња и брендови може да се сметаат за сопственост на други.

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа
726952 | 2025.07.16

Откако ќе ги анализирате хардверските барања на системот, го користите Quartus Prime за да го одредите јадрото на процесорот Nios V, меморијата и другите компоненти што му се потребни на вашиот систем. Дизајнерот на платформа автоматски ја генерира логиката за меѓусебно поврзување за да ги интегрира компонентите во хардверскиот систем.

2.1.1. Инстанцирање на Nios V процесор Altera FPGA IP

Можете да инстанцирате кое било од IP јадрата на процесорот во IP каталог процесори и вградени процесори од Platform Designer.

IP-јадрото на секој процесор поддржува различни опции за конфигурација врз основа на неговата единствена архитектура. Можете да ги дефинирате овие конфигурации за подобро да одговараат на вашите потреби за дизајн.

Табела 1.

Опции за конфигурација низ основните варијанти

Опции за конфигурација

Nios V/c процесор

Nios V/m процесор

Барање за ресетирање на користење на дебагирање

—

Стапици, исклучоци и прекини

Архитектура на процесорот

ECC

Кешови, периферни региони и TCM

—

Прилагодени инструкции

—

Заклучен чекор

—

Nios V/g процесор

2.1.1.1. Инстанцирање на Nios V/c Compact микроконтролер Altera FPGA IP Слика 4. Nios V/c Compact микроконтролер Altera FPGA IP

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 11

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа
726952 | 2025.07.16

2.1.1.1.1. Таб Архитектура на процесорот

Табела 2.

Таб за архитектура на процесорот

Карактеристика

Опис

Овозможи интерфејс Avalon® Го овозможува интерфејсот Avalon за менаџер на инструкции и менаџер на податоци. Ако е оневозможено, системот го користи интерфејсот AXI4-Lite.

вредност на CSR на mhartid

· Неважечка IP опција. · Не користете вредност mhartid CSR во Nios V/c процесорот.

2.1.1.1.2. Користете го табулаторот „Барање за ресетирање“

Табела 3.

Користете го параметарот на табулаторот за барање за ресетирање

Користете го табулаторот „Барање за ресетирање“

Опис

Додај интерфејс за барање за ресетирање

· Овозможете ја оваа опција за да ги прикажете локалните порти за ресетирање каде што локалниот мастер може да ја користи за да го активира процесорот Nios V да се ресетира без да влијае на другите компоненти во системот на процесорот Nios V.
· Интерфејсот за ресетирање се состои од влезен сигнал за барање за ресетирање и излезен сигнал за потврда.
· Можете да побарате ресетирање на јадрото на процесорот Nios V со активирање на сигналот resetreq.
· Сигналот за resetreq мора да остане потврден сè додека процесорот не потврди сигнал за потврда. Неуспехот на сигналот да остане потврден може да предизвика процесорот да се најде во недетерминистичка состојба.
· Процесорот Nios V одговара дека ресетирањето е успешно со потврдување на сигналот за потврда.
· Откако процесорот ќе биде успешно ресетиран, потврдувањето на сигналот за потврда може да се случува периодично повеќе пати сè додека не се поништи потврдувањето на сигналот за барање за ресетирање.

2.1.1.1.3. Таб „Стапки, исклучоци и прекини“

Табела 4.

Параметри на табулаторот „Стапки, исклучоци и прекини“

Стапици, исклучоци и прекини

Опис

Ресетирај агент

Ресетирај Офсет

Забелешка:

Дизајнерот на платформа нуди опција „Апсолутна“, која ви овозможува да наведете апсолутна адреса во „Ресетирај офсет“. Користете ја оваа опција кога меморијата што го складира векторот за ресетирање се наоѓа надвор од процесорскиот систем и подсистемите.

Прирачник за дизајн на вградени процесори Nios® V 12

Испрати повратни информации

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа
726952 | 2025.07.16

2.1.1.1.4. ECC таб

Табела 5.

ECC таб

ECC

Овозможи откривање грешки и известување за статус

Опис
· Овозможете ја оваа опција за да ја примените функцијата ECC за внатрешните RAM блокови на процесорот Nios V. · Функциите ECC откриваат грешки до 2-битни и реагираат врз основа на следново однесување:
— Ако станува збор за грешка што може да се исправи од 1 бит, процесорот продолжува да работи откако ќе ја исправи грешката во процесорскиот цевковод. Сепак, корекцијата не се одразува во изворните мемории.
— Ако грешката е некорегирачка, процесорот продолжува да работи без да ја корегира во процесорскиот цевковод и изворните мемории, што може да предизвика процесорот да влезе во недетерминистичка состојба.

2.1.1.2. Инстанцирање на Nios V/m микроконтролер Altera FPGA IP Слика 5. Nios V/m микроконтролер Altera FPGA IP

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 13

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа
726952 | 2025.07.16

2.1.1.2.1. Таб за отстранување грешки

Табела 6.

Параметри на табулаторот за отстранување грешки

Таб за отстранување грешки

Опис

Овозможи отстранување грешки
Овозможи ресетирање од модулот за дебагирање

· Овозможете ја оваа опција за да го додадете JTAG модул за поврзување на целта со процесорот Nios V. · JTAG Модулот за поврзување со цел овозможува поврзување со процесорот Nios V преку
JTAG интерфејс пинови на FPGA. · Конекцијата ги обезбедува следните основни можности:
— Стартување и запирање на процесорот Nios V — Испитување и уредување на регистрите и меморијата. — Преземање на апликацијата Nios V во .elf формат. file до меморијата на процесорот за време на извршување преку
niosv-download. — Дебагирање на апликацијата што работи на процесорот Nios V · Поврзете го портот dm_agent со инструкциската и податочната магистрала на процесорот. Осигурајте се дека базната адреса помеѓу двете магистрали е иста.
· Овозможете ја оваа опција за да ги прикажете портите dbg_reset_out и ndm_reset_in. · JTAG дебагерот или командата niosv-download -r ја активираат командата dbg_reset_out, која
му овозможува на процесорот Nios V да ги ресетира системските периферни уреди што се поврзуваат на овој порт. · Мора да го поврзете интерфејсот dbg_reset_out со ndm_reset_in наместо да го ресетирате
интерфејс за активирање на ресетирање на јадрото на процесорот и модулот за тајмер. Не смеете да го поврзувате интерфејсот dbg_reset_out со интерфејсот за ресетирање за да спречите неодредено однесување.

2.1.1.2.2. Користете го табулаторот „Барање за ресетирање“

Табела 7.

Користете го параметарот на табулаторот за барање за ресетирање

Користете го табулаторот „Барање за ресетирање“

Опис

Додај интерфејс за барање за ресетирање

· Овозможете ја оваа опција за да ги прикажете локалните порти за ресетирање каде што локалниот мастер може да ја користи за да го активира процесорот Nios V да се ресетира без да влијае на другите компоненти во системот на процесорот Nios V.
· Интерфејсот за ресетирање се состои од влезен сигнал за барање за ресетирање и излезен сигнал за потврда.
· Можете да побарате ресетирање на јадрото на процесорот Nios V со активирање на сигналот resetreq.
· Сигналот за resetreq мора да остане потврден сè додека процесорот не потврди сигнал за потврда. Неуспехот на сигналот да остане потврден може да предизвика процесорот да се најде во недетерминистичка состојба.
· Поставувањето на сигналот resetreq во режим на дебагирање нема ефект врз состојбата на процесорот.
· Процесорот Nios V одговара дека ресетирањето е успешно со потврдување на сигналот за потврда.
· Откако процесорот ќе биде успешно ресетиран, потврдувањето на сигналот за потврда може да се случува периодично повеќе пати сè додека не се поништи потврдувањето на сигналот за барање за ресетирање.

2.1.1.2.3. Таб „Стапки, исклучоци и прекини“

Табела 8.

Таб „Стапки, исклучоци и прекини“

Опис

Ресетирај агент

Ресетирај го режимот на прекин на офсет

· Го одредува поместувањето на векторот за ресетирање во однос на основната адреса на избраниот агент за ресетирање. · Дизајнерот на платформа автоматски обезбедува стандардна вредност за поместувањето на ресетирањето.
Наведете го типот на контролер за прекини, директен или векторски. Забелешка: Nios V/m процесорот без цевковод не поддржува векторски прекини.
Затоа, избегнувајте го користењето на режимот на векторски прекин кога процесорот е во режим без цевковод.

Прирачник за дизајн на вградени процесори Nios® V 14

Испрати повратни информации

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа
726952 | 2025.07.16

Забелешка:

2.1.1.2.4. Архитектура на процесорот

Табела 9.

Параметри на табулаторот за архитектура на процесорот

Архитектура на процесорот

Опис

Овозможи цевководство во процесорот

· Овозможете ја оваа опција за да инстанцирате цевководен Nios V/m процесор. — IPC е повисок по цена на поголема логичка површина и пониска Fmax фреквенција.
· Оневозможете ја оваа опција за да инстанцирате нецевководен Nios V/m процесор. — Има слични перформанси на јадрото како Nios V/c процесорот. — Поддржува можност за дебагирање и прекинување — Помала логичка површина и поголема Fmax фреквенција по цена на понизок IPC.

Овозможи интерфејс на Avalon

Го овозможува интерфејсот Avalon за менаџер на инструкции и менаџер на податоци. Ако е оневозможено, системот го користи интерфејсот AXI4-Lite.

вредност на CSR на mhartid

· Вредноста на Hart ID регистарот (mhartid) е 0 по стандард. · Доделете вредност помеѓу 0 и 4094. · Компатибилен со Altera FPGA Avalon Mutex Core HAL API.

Поврзани информации Упатство за користење на вградена периферна IP-уред – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. ECC таб
Табела 10. ECC таб
ECC овозможува откривање на грешки и известување за статус

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 15

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа
726952 | 2025.07.16
2.1.1.3. Инстанцирање на Nios V/g процесор за општа намена Altera FPGA IP
Слика 6. Nios V/g процесор за општа намена Altera FPGA IP – Дел 1

Слика 7.

Nios V/g процесор за општа намена Altera FPGA IP – дел 2 (Исклучи го Овозможи контролер за прекин на ниво на јадро)

Прирачник за дизајн на вградени процесори Nios® V 16

Испрати повратни информации

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа
726952 | 2025.07.16

Слика 8.

Nios V/g процесор за општа намена Altera FPGA IP – дел 2 (Вклучи го Овозможи контролерот за прекин на ниво на јадро)

Слика 9. Nios V/g процесор за општа намена Altera FPGA IP – Дел 3

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 17

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа
726952 | 2025.07.16
Слика 10. Nios V/g процесор за општа намена Altera FPGA IP – Дел 4

2.1.1.3.1. Архитектура на процесорот

Табела 11. Параметри на архитектурата на процесорот

Таб за архитектура на процесорот Овозможи единица со подвижна запирка

Опис Овозможете ја оваа опција за да ја додадете единицата со подвижна запирка (екстензија „F“) во јадрото на процесорот.

Овозможи предвидување на гранки

Овозможете статичко предвидување на гранка (Назад преземено и Напред не преземено) за инструкции за гранка.

вредност на CSR на mhartid

Оневозможете ги инструкциите FSQRT и FDIV за FPU

· Отстранете ги операциите за квадратен корен со подвижна запирка (FSQRT) и делење со подвижна запирка (FDIV) во FPU.
· Примени софтверска емулација на обете инструкции за време на извршување.

Поврзани информации Упатство за користење на вградена периферна IP-уред – Intel FPGA Avalon® Mutex Core

Прирачник за дизајн на вградени процесори Nios® V 18

Испрати повратни информации

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа
726952 | 2025.07.16

2.1.1.3.2. Таб за отстранување грешки

Табела 12. Параметри на табулаторот Debug

Таб за отстранување грешки

Опис

Овозможи отстранување грешки
Овозможи ресетирање од модулот за дебагирање

2.1.1.3.3. Табела со табулатори за заклучување на чекорот 13. Табулатори за заклучување на чекорот
Параметри Овозможи стандарден период на истекување на заклучување Овозможи продолжен интерфејс за ресетирање

Опис · Овозможување на двојадрен систем Lockstep. · Стандардна вредност на програмираниот тајмаут при излез од ресетирање (помеѓу 0 и 255). · Овозможување на опционалниот интерфејс за проширено ресетирање за проширена контрола на ресетирање. · Кога е оневозможено, fRSmartComp имплементира основна контрола на ресетирање.

2.1.1.3.4. Користете го табулаторот „Барање за ресетирање“

Табела 14. Употреба на параметарот на табулаторот за барање за ресетирање

Користете го табулаторот „Барање за ресетирање“

Опис

Додај интерфејс за барање за ресетирање

· Овозможете ја оваа опција за да ги прикажете локалните порти за ресетирање каде што локалниот мастер може да ја користи за да го активира процесорот Nios V да се ресетира без да влијае на другите компоненти во системот на процесорот Nios V.
· Интерфејсот за ресетирање се состои од влезен сигнал за барање за ресетирање и излезен сигнал за потврда.
· Можете да побарате ресетирање на јадрото на процесорот Nios V со активирање на сигналот resetreq.
· Сигналот за resetreq мора да остане потврден сè додека процесорот не потврди сигнал за потврда. Неуспехот на сигналот да остане потврден може да предизвика процесорот да се најде во недетерминистичка состојба.
· Поставувањето на сигналот resetreq во режим на дебагирање нема ефект врз состојбата на процесорот.
· Процесорот Nios V одговара дека ресетирањето е успешно со потврдување на сигналот за потврда.
· Откако процесорот ќе биде успешно ресетиран, потврдувањето на сигналот за потврда може да се случува периодично повеќе пати сè додека не се поништи потврдувањето на сигналот за барање за ресетирање.

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 19

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа
726952 | 2025.07.16

2.1.1.3.5. Таб „Стапки, исклучоци и прекини“

Табела 15.

Табот „Страпици, исклучоци и прекини“ кога е исклучен контролерот за вклучување на прекини на ниво на јадро

Таб „Стапки, исклучоци и прекини“
Ресетирај агент

Опис
· Меморијата што го содржи векторот за ресетирање (адресата за ресетирање на процесорот Nios V) каде што се наоѓа кодот за ресетирање.
· Можете да изберете кој било мемориски модул поврзан со главниот инструкциски модул на процесорот Nios V и поддржан од проток на стартување на процесорот Nios V како агент за ресетирање.

Ресетирај Офсет

Овозможи контролер за прекин на ниво на јадро (CLIC)

· Овозможете CLIC да поддржува превентивни прекини и конфигурабилни услови за активирање на прекини.
· Кога е овозможено, можете да го конфигурирате бројот на прекини на платформата, да поставите услови за активирање и да назначите некои од прекините како превентивни.

Регистар на сенки во режим на прекин Files

Наведете ги типовите на прекини како Директни или Векторски. Овозможете регистар на сенка за да се намали префрлувањето на контекстот при прекин.

Табела 16.

Стапици, исклучоци и прекини кога е вклучено Овозможи контролер за прекини на ниво на јадро

Стапици, исклучоци и прекини

Описи

Ресетирај агент
Ресетирај Офсет
Овозможи контролер за прекин на ниво на јадро (CLIC)

· Меморијата што го содржи векторот за ресетирање (адресата за ресетирање на процесорот Nios V) каде што се наоѓа кодот за ресетирање.
· Можете да изберете кој било мемориски модул поврзан со главниот инструкциски модул на процесорот Nios V и поддржан од проток на стартување на процесорот Nios V како агент за ресетирање.
· Го одредува поместувањето на векторот за ресетирање во однос на основната адреса на избраниот агент за ресетирање. · Дизајнерот на платформа автоматски обезбедува стандардна вредност за поместувањето на ресетирањето.
· Овозможете CLIC да поддржува превентивни прекини и конфигурабилни услови за активирање на прекини. · Кога е овозможено, можете да го конфигурирате бројот на прекини на платформата, да поставите услови за активирање,
и означете некои од прекините како превентивни.

Режим на прекин

· Наведете ги типовите на прекини како Директни, Векторски или CLIC.

Регистар на сенки Files

· Овозможи регистар на сенки за да се намали префрлањето на контекстот при прекин.
· Нуди два пристапа:
— Број на нивоа на прекин на CLIC
— Број на нивоа на прекин на CLIC – 1: Оваа опција е корисна кога сакате бројот на регистри file копии за да се вклопат во точен број на блокови M20K или M9K.
· Овозможете му на процесорот Nios V да користи регистар на сенки files кои го намалуваат оптоварувањето со префрлување на контекстот при прекин.
За повеќе информации за регистарот на сенки files, погледнете го упатството за употреба на процесорот Nios V.

Број на извори на прекини на платформата

· Го одредува бројот на прекини на платформата помеѓу 16 и 2048.
Забелешка: CLIC поддржува до 2064 влезови за прекин, а првите 16 влезови за прекин се исто така поврзани со основниот контролер за прекини.

CLIC векторски порамнувачки табели

· Автоматски се одредува врз основа на бројот на извори на прекини на платформата. · Ако користите усогласување кое е под препорачаната вредност, CLIC ја зголемува логиката
комплексност со додавање на дополнителен собирач за извршување на пресметки на векторирање. · Ако користите усогласување кое е под препорачаната вредност, ова резултира со зголемено
логичка сложеност во CLIC.
продолжи…

Прирачник за дизајн на вградени процесори Nios® V 20

Испрати повратни информации

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа
726952 | 2025.07.16

Стапици, исклучоци и прекини
Број на нивоа на прекин
Број на приоритети за прекин по ниво
Конфигурабилен поларитет на прекини Поддржува прекини предизвикани од рабовите

Описи
· Го одредува бројот на нивоа на прекини со дополнително ниво 0 за апликацискиот код. Прекините од повисоко ниво можат да го прекинат (претходно да го исклучат) обработувачот што работи за прекин од пониско ниво.
· Со различни нивоа на прекини како единствени опции за прекини, кодот на апликацијата е секогаш на најниското ниво 0. Забелешка: Конфигурацијата на нивото и приоритетот на прекинот за време на извршување се врши во еден 8-битен регистар. Ако бројот на нивоа на прекини е 256, не е можно да се конфигурира приоритетот на прекинот за време на извршување. Во спротивно, максималниот број на конфигурирачки приоритети е 256 / (број на нивоа на прекини – 1).
· Го одредува бројот на приоритети на прекини, кои CLIC ги користи за да го одреди редоследот по кој се повикуваат обработувачите на прекини кои не се претходни. Забелешка: Спојувањето на бинарните вредности на избраното ниво на прекин и избраниот приоритет на прекин мора да биде помало од 8 бити.
· Ви овозможува да го конфигурирате поларитетот на прекинот за време на извршување. · Стандардниот поларитет е позитивен поларитет.
· Ви овозможува да конфигурирате услов за активирање на прекин за време на извршување, т.е. активирање на високо ниво или активирање од позитивен раб (кога поларитетот на прекинот е позитивен во Конфигурабилниот поларитет на прекинот).
· Стандардниот услов за активирање е прекин предизвикан од ниво.

Забелешка:

Поврзани информации Референтен прирачник за процесорот Nios® V

2.1.1.3.6. Таб „Конфигурации на меморијата“

Табела 17. Параметри на табулаторот за конфигурација на меморијата

Категорија

Таб за конфигурација на меморијата

Опис

Кешови

Големина на кешот на податоци

· Ја одредува големината на кешот на податоци. · Важечките големини се од 0 килобајти (KB) до 16 KB. · Исклучете го кешот на податоци кога големината е 0 KB.

Големина на кешот на инструкциите

· Ја одредува големината на кешот на инструкциите. · Важечките големини се од 0 KB до 16 KB. · Исклучете го кешот на инструкциите кога големината е 0 KB.

Периферен регион А и Б

Големина

· Ја одредува големината на периферниот регион.
· Важечките големини се од 64 KB до 2 гигабајти (GB) или Нема. Изборот на Нема го оневозможува периферниот регион.

Основна адреса

· Ја одредува основната адреса на периферниот регион откако ќе ја изберете големината.
· Сите адреси во периферниот регион создаваат пристап до податоци што не може да се зачуваат со кеширање.
· Базната адреса на периферниот регион мора да биде усогласена со големината на периферниот регион.

Тесно поврзани спомени

Големина

· Ја одредува големината на тесно поврзаната меморија. — Важечките големини се од 0 MB до 512 MB.

Иницијализација на основна адреса File

· Ја одредува основната адреса на тесно поврзаната меморија. · Ја одредува иницијализацијата file за тесно поврзана меморија.

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 21

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа
726952 | 2025.07.16

Забелешка:

Во Nios V процесорски систем со овозможен кеш, мора да ги поставите системските периферни уреди во периферна област. Можете да користите периферни региони за да дефинирате трансакција што не може да се кешира за периферни уреди како што се UART, PIO, DMA и други.

2.1.1.3.7. ECC таб

Табела 18. ECC таб
ECC овозможува откривање на грешки и известување за статус
Овозможи корекција на еден бит

Опис
· Овозможете ја оваа опција за да ја примените функцијата ECC за внатрешните RAM блокови на процесорот Nios V. · Функциите ECC откриваат грешки до 2-битни и реагираат врз основа на следново однесување:
— Ако станува збор за грешка од еден бит што може да се исправи и функцијата „Овозможи корекција на еден бит“ е исклучена, процесорот продолжува да работи откако ќе се исправи грешката во процесорскиот цевковод. Сепак, корекцијата не се одразува во изворните мемории.
— Ако станува збор за грешка во еден бит што може да се исправи и е вклучено „Овозможи корекција на еден бит“, процесорот продолжува да работи откако ќе се исправи грешката во процесорскиот цевковод и изворните мемории.
— Ако станува збор за неисправна грешка, процесорот ја запира својата работа.
Овозможи корекција на еден бит на вградени мемориски блокови во јадрото.

2.1.1.3.8. Таб за прилагодени инструкции

Забелешка:

Овој таб е достапен само за јадрото на процесорот Nios V/g.

Табела за интерфејс на хардвер за прилагодени инструкции Nios V
Табела со макро-макроа за софтвер за инструкции по нарачка на Nios V

Опис
· Процесорот Nios V ја користи оваа табела за да ги дефинира своите прилагодени интерфејси за менаџер на инструкции.
· Дефинираните интерфејси за менаџер на инструкции се единствено кодирани со Opcode (CUSTOM0-3) и 3 бита од funct7[6:4].
· Можете да дефинирате до вкупно 32 индивидуални интерфејси за менаџер на инструкции по нарачка.
· Процесорот Nios V ја користи оваа табела за дефинирање на кодирања на софтверот за прилагодени инструкции за дефинирани интерфејси за менаџер на прилагодени инструкции.
· За секое дефинирано кодирање на софтвер за прилагодени инструкции, Opcode (CUSTOM0-3) и 3 бита од funct7[6:4] кодирањето мора да корелираат со дефинирано кодирање на интерфејс за менаџер на прилагодени инструкции во Табелата за интерфејс на хардвер за прилагодени инструкции.
· Можете да ги користите funct7[6:4], funct7[3:0] и funct3[2:0] за да дефинирате дополнително кодирање за дадена прилагодена инструкција или да ги наведете како X-ови што ќе бидат пренесени како дополнителни аргументи на инструкцијата.
· Процесорот Nios V обезбедува дефинирани кодирања на софтверот за инструкции како генерирани C-макроа во system.h и го следи форматот на инструкции RISC-V од R-тип.
· Мнемониците може да се користат за дефинирање на прилагодени имиња за: — Генерираните C-макроа во system.h.
— Генерираната GDB мнемоникација за дебагирање во custom_instruction_debug.xml.

Поврзани информации
AN 977: Прилагодени инструкции за процесорот Nios V За повеќе информации за прилагодени инструкции што ви овозможуваат да го прилагодите процесорот Nios® V за да ги задоволите потребите на одредена апликација.

Прирачник за дизајн на вградени процесори Nios® V 22

Испрати повратни информации

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа 726952 | 2025.07.16
2.1.2. Дефинирање на дизајнот на системските компоненти
Користете го Платформ Дизајнерот за да ги дефинирате хардверските карактеристики на процесорскиот систем Nios V и да ги додадете посакуваните компоненти. Следната дијаграма го прикажува основниот дизајн на процесорскиот систем Nios V со следниве компоненти: · Јадро на процесорот Nios V · Вградена меморија · JTAG UART · Интервален тајмер (опционално)(1)
Кога ќе се додаде нова меморија на чипот во систем на дизајнер на платформа, извршете синхронизација на системските информации за да ги одразите додадените компоненти на меморијата при ресетирање. Алтернативно, можете да овозможите автоматска синхронизација во дизајнерот на платформа за автоматски да ги одрази најновите промени на компонентите.
Слика 11. Прampповрзување на процесорот Nios V со други периферни уреди во Platform Designer

(1) Имате можност да ги користите функциите на внатрешниот тајмер на Nios V за да го замените надворешниот интервален тајмер во Platform Designer.

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 23

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа
726952 | 2025.07.16
Исто така, мора да дефинирате оперативни пинови за извоз како канал во вашиот систем за дизајн на платформа. На пр.ampНа пример, соодветната пинска листа за работа на FPGA системот е дефинирана како што е подолу, но не се ограничува на:
· Часовник
· Ресетирање
· Влезно/Излезни сигнали
2.1.3. Одредување на базни адреси и приоритети на барања за прекин
За да одредите како компонентите додадени во дизајнот комуницираат за да формираат систем, треба да доделите основни адреси за секоја компонента на агентот и да доделите приоритети за барања за прекин (IRQ) за J.TAG UART и интервалниот тајмер. Дизајнерот на платформата обезбедува команда – Доделување базни адреси – која автоматски доделува соодветни базни адреси на сите компоненти во системот. Сепак, можете да ги прилагодите базните адреси врз основа на вашите потреби.
Следниве се неколку упатства за доделување на базни адреси:
· Јадрото на процесорот Nios V има 32-битен адресен опсег. За пристап до компонентите на агентот, нивната основна адреса мора да се движи помеѓу 0x00000000 и 0xFFFFFFFF.
· Програмите Nios V користат симболички константи за да се однесуваат на адреси. Не мора да избирате вредности на адреси што се лесни за запомнување.
· Вредностите на адресите што ги разликуваат компонентите со само еднобитна разлика во адресите произведуваат поефикасен хардвер. Не мора да ги компактирате сите основни адреси во најмалиот можен опсег на адреси бидејќи компактираното може да создаде помалку ефикасен хардвер.
· Дизајнерот на платформа не се обидува да ги усогласи одделните компоненти на меморијата во континуиран опсег на меморија. На пр.ampНа пример, ако сакате повеќе компоненти на меморијата на чипот да бидат адресирани како еден континуиран мемориски опсег, мора експлицитно да доделите базни адреси.
Дизајнерот на платформа, исто така, обезбедува команда за автоматизација - Доделување броеви на прекини, која ги поврзува IRQ сигналите за да произведе валидни резултати од хардверот. Сепак, доделувањето IRQ-ја ефикасно бара разбирање на целокупното однесување на одговорот на системот. Дизајнерот на платформа не може да прави образовани претпоставки за најдоброто доделување на IRQ.
Најниската IRQ вредност има највисок приоритет. Во идеален систем, Altera препорачува компонентата на тајмерот да има IRQ со највисок приоритет, т.е. најниска вредност, за да се одржи точноста на отчукувањето на системскиот часовник.
Во некои случаи, може да доделите повисок приоритет на периферните уреди во реално време (како што се видео контролери), што бара поголема стапка на прекини од компонентите на тајмерот.
Поврзани информации
Упатство за корисникот за Quartus Prime Pro Edition: Повеќе информации за креирање систем со Platform Designer.

Прирачник за дизајн на вградени процесори Nios® V 24

Испрати повратни информации

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа 726952 | 2025.07.16
2.2. Интегрирање на системот за дизајн на платформа во проектот Quartus Prime
Откако ќе го генерирате дизајнот на системот Nios V во Platform Designer, извршете ги следните задачи за да го интегрирате системскиот модул Nios V во проектот за дизајн на FPGA Quartus Prime. · Инстанцирајте го системскиот модул Nios V во проектот Quartus Prime · Поврзете ги сигналите од системскиот модул Nios V со други сигнали во FPGA логиката · Доделете ја локацијата на физичките пинови · Ограничете го FPGA дизајнот
2.2.1. Инстанцирање на системскиот модул на процесорот Nios V во проектот Quartus Prime
Дизајнерот на платформа генерира ентитет за дизајн на системски модул кој можете да го инстанцирате во Quartus Prime. Начинот на кој го инстанцирате системскиот модул зависи од методот на внесување дизајн за целиот проект Quartus Prime. На пр.ampна пример, ако користевте Verilog HDL за внесување на дизајн, инстанцирајте го системскиот модул базиран на Verilog. Ако претпочитате да го користите методот на блок-дијаграм за внесување на дизајн, инстанцирајте го симболот на системскиот модул .bdf. file.
2.2.2. Поврзување на сигнали и доделување на физички локации на пинови
За да го поврзете вашиот дизајн на Altera FPGA со дизајнот на ниво на вашата плоча, извршете ги следниве задачи: · Идентификувајте го горниот file за вашиот дизајн и сигнали за поврзување со надворешна Altera
Пинови на FPGA уреди. · Разберете кои пинови да ги поврзете преку упатството за користење на дизајнот на ниво на плоча или
шематски прикази. · Доделете сигнали во дизајнот од највисоко ниво на порти на вашиот Altera FPGA уред со пин
алатки за доделување задачи.
Вашиот систем за дизајнер на платформа може да биде дизајн од највисоко ниво. Сепак, Altera FPGA може да вклучи и дополнителна логика врз основа на вашите потреби и со тоа да воведе прилагодена систем од највисоко ниво. fileНајвисокото ниво file Ги поврзува сигналите на процесорскиот системски модул на Nios V со друга логика на дизајнот на Altera FPGA.
Поврзани информации Упатство за корисникот за Quartus Prime Pro Edition: Ограничувања на дизајнот
2.2.3. Ограничување на дизајнот на Altera FPGA
Соодветниот дизајн на Altera FPGA систем вклучува ограничувања на дизајнот за да се осигури дека дизајнот ги исполнува барањата за временско затворање и други логички ограничувања. Мора да го ограничите вашиот Altera FPGA дизајн за да ги исполни овие барања експлицитно користејќи алатки обезбедени во софтверот Quartus Prime или добавувачи на EDA од трети страни. Софтверот Quartus Prime ги користи обезбедените ограничувања за време на фазата на компилација за да ги добие оптималните резултати од поставувањето.

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 25

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа
726952 | 2025.07.16
Поврзани информации · Упатство за корисникот на Quartus Prime Pro Edition: Ограничувања на дизајнот · Партнери за EDA од трети страни · Упатство за корисникот на Quartus Prime Pro Edition: Анализатор на времето
2.3. Дизајнирање на мемориски систем на процесор Nios V
Овој дел ги опишува најдобрите практики за избор на мемориски уреди во вграден систем на Platform Designer со Nios V процесор и постигнување на оптимални перформанси. Мемориските уреди играат клучна улога во подобрувањето на целокупните перформанси на вградениот систем. Вградената меморија на системот ги складира програмските инструкции и податоци.
2.3.1. Испарлива меморија
Примарна разлика кај типот на меморија е нестабилноста. Нестабилната меморија ја задржува својата содржина само додека го напојувате меморискиот уред. Штом ќе го исклучите напојувањето, меморијата ја губи својата содржина.
ExampМалку испарлива меморија се RAM меморијата, кешот и регистрите. Ова се брзи типови меморија што ги зголемуваат перформансите на работа. Altera препорачува да вчитате и извршувате инструкции на процесорот Nios V во RAM меморијата и да го спарите Nios V IP јадрото со On-Chip Memory IP или External Memory Interface IP за оптимални перформанси.
За да ги подобрите перформансите, можете да ги елиминирате дополнителните компоненти за адаптација на Platform Designer со усогласување на типот или ширината на интерфејсот за управување со податоци на процесорот Nios V со RAM меморијата за стартување. На пример,ampНа пример, можете да ја конфигурирате On-Chip Memory II со 32-битен AXI-4 интерфејс, кој се совпаѓа со интерфејсот за управување со податоци Nios V.
Поврзани информации · Надворешни мемориски интерфејси Центар за поддршка на IP · Вградена меморија (RAM или ROM) Altera FPGA IP · Вградена меморија II (RAM или ROM) Altera FPGA IP · Апликација за процесор Nios V Извршување на место од OCRAM на страница 54
2.3.1.1. Конфигурација на меморијата на чипот RAM или ROM
Можете да ги конфигурирате IP-адресите на мемориската картичка Altera FPGA On-Chip како RAM или ROM. · RAM-от овозможува можност за читање и пишување и има испарлива природа. Ако сте
При стартување на процесорот Nios V од вградена RAM меморија, мора да се осигурате дека содржината за стартување е зачувана и не е оштетена во случај на ресетирање за време на извршувањето. · Ако процесорот Nios V се стартува од ROM, која било софтверска грешка на процесорот Nios V не може погрешно да ја пребрише содржината на вградената меморија. Со тоа се намалува ризикот од оштетување на софтверот за стартување.
Поврзани информации · Вградена меморија (RAM или ROM) Altera FPGA IP · Вградена меморија II (RAM или ROM) Altera FPGA IP · Апликација за процесор Nios V Извршување на место од OCRAM на страница 54

Прирачник за дизајн на вградени процесори Nios® V 26

Испрати повратни информации

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа 726952 | 2025.07.16
2.3.1.2. Кешови
Вградените мемории најчесто се користат за имплементација на функционалноста на кешот поради нивната ниска латенција. Процесорот Nios V користи вградена меморија за своите кешови за инструкции и податоци. Ограничениот капацитет на вградената меморија обично не е проблем за кешовите бидејќи тие се обично мали.
Кеш-мемориите најчесто се користат под следниве услови:
· Редовната меморија се наоѓа надвор од чипот и има подолго време на пристап од меморијата вградена во чипот.
· Деловите од софтверскиот код кои се критични за перформансите можат да се вклопат во кешот на инструкциите, подобрувајќи ги перформансите на системот.
· Делот од податоците што е критичен за перформансите и најчесто се користи може да се вклопи во кешот на податоците, подобрувајќи ги перформансите на системот.
Овозможувањето на кешови во процесорот Nios V создава хиерархија на меморијата, што го минимизира времето за пристап до меморијата.
2.3.1.2.1. Периферен регион
Вградените IP адреси на периферните уреди, како што се UART, I2C и SPI, не смеат да се кешираат. Кешот се препорачува за надворешни мемории кои се под влијание на долго време на пристап, додека внатрешните мемории на чипот може да бидат исклучени поради нивното кратко време на пристап. Не смеете да кеширате вградени IP адреси на периферните уреди, како што се UART, I2C и SPI, освен за мемориите. Ова е важно бидејќи настаните од надворешни уреди, како што се агентски уреди кои ги ажурираат меките IP адреси, не се снимаат од кешот на процесорот, а со тоа не се примаат од процесорот. Како резултат на тоа, овие настани може да останат незабележани сè додека не го исчистите кешот, што може да доведе до ненамерно однесување во вашиот систем. Накратко, регионот мапиран во меморијата на вградените периферни IP адреси е незабележлив и мора да се наоѓа во периферните региони на процесорот.
За да поставите периферна област, следете ги овие чекори:
1. Отворете ја мапата на адреси на системот во дизајнерот на платформа.
2. Одете до мапата со адреси на Менаџерот за инструкции и Менаџерот за податоци на процесорот.
3. Идентификувајте ги периферните уреди и мемориите во вашиот систем.
Слика 12. Прampле од мапата на адреси

Забелешка: Сините стрелки покажуваат кон мемориите. 4. Групирајте ги периферните уреди:
a. Меморија како кеширана b. Периферни уреди како некеширани

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 27

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа
726952 | 2025.07.16

Табела 19. Регион што може да се зачува во кеш и регион што не може да се зачува во кеш

Подредени

Карта на адреса

Статус

Периферен регион

Големина

Основна адреса

user_application_mem.s1

0x0 ~ 0x3ffff

Може да се кешира

N/A

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Не може да се кешира

65536 бајти N/A

0x40000 N/A

bootcopier_ram.s1 cpu.timer_sw_agent сандаче.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Кеширање Некеширање Некеширање

144 бајти (минималната големина е 65536 бајти)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

Не може да се кешира

uart.avalon_jtag_роб

0x54088 ~ 0x5408f

Не може да се кешира

5. Порамнете ги периферните региони со нивните специфични големини:
· За поранешнаampНа пример, ако големината е 65536 бајти, таа одговара на 0x10000 бајти. Затоа, дозволената базна адреса мора да биде повеќекратен од 0x10000.
· CPU.dm_agent користи базна адреса од 0x40000, што е повеќекратен број од 0x10000. Како резултат на тоа, периферната област А, со големина од 65536 бајти и базна адреса од 0x40000, ги исполнува барањата.
· Базната адреса на колекцијата на региони што не можат да се зачуваат во кешот на 0x54000 не е повеќекратен од 0x10000. Мора да ги преназначите на 0x60000 или друг повеќекратен од 0x10000. Според тоа, периферната област Б, која има големина од 65536 бајти и базна адреса од 0x60000, ги задоволува критериумите.

Табела 20. Кеширачки и некеширачки регион со прераспределба

Подредени

Карта на адреса

Статус

Периферен регион

Големина

Основна адреса

user_application_mem.s1

0x0 ~ 0x3ffff

Може да се кешира

N/A

cpu.dm_agent

0x40000 ~ 0x4ffff

Не може да се кешира 65536 бајти

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

Може да се кешира

N/A

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Кеширање Некеширање Некеширање Некеширање

144 бајти (минималната големина е 65536 бајти)

0x60000

uart.avalon_jtag_роб

0x60088 ~ 0x6008f

Не може да се кешира

2.3.1.3. Цврсто поврзана меморија
Цврсто поврзаните мемории (TCM) се имплементирани со користење на вградена меморија бидејќи нивната ниска латенција ги прави добро прилагодени за задачата. TCM се мемории мапирани во типичниот адресен простор, но имаат наменски интерфејс за микропроцесорот и поседуваат својства на кеш меморија со високи перформанси и ниска латенција. TCM исто така обезбедува подреден интерфејс за надворешниот хост. Процесорот и надворешниот хост имаат исто ниво на дозволи за ракување со TCM.

Прирачник за дизајн на вградени процесори Nios® V 28

Испрати повратни информации

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа
726952 | 2025.07.16

Забелешка:

Кога подредениот TCM порт е поврзан со надворешен хост, може да се прикаже со различна базна адреса од базната адреса доделена во јадрото на процесорот. Altera препорачува обете адреси да се усогласат со иста вредност.

2.3.1.4. Надворешен мемориски интерфејс (EMIF)
EMIF (Надворешен мемориски интерфејс) функционира слично на SRAM (Статичка меморија за случаен пристап), но е динамичен и бара периодично освежување за да ја одржи својата содржина. Динамичките мемориски ќелии во EMIF се многу помали од статичките мемориски ќелии во SRAM, што резултира со поголем капацитет и поевтини мемориски уреди.
Покрај барањето за освежување, EMIF има специфични барања за интерфејс кои честопати бараат специјализиран хардвер на контролерот. За разлика од SRAM, кој има фиксен сет на адресни линии, EMIF го организира својот мемориски простор во банки, редови и колони. Префрлувањето помеѓу банки и редови воведува одреден товар, па затоа мора внимателно да ги подредите пристапите до меморијата за ефикасно користење на EMIF. EMIF, исто така, мултиплексира адреси на редови и колони преку истите адресни линии, намалувајќи го бројот на пинови потребни за дадена големина на EMIF.
Верзиите на EMIF со поголема брзина, како што се DDR, DDR2, DDR3, DDR4 и DDR5, наметнуваат строги барања за интегритет на сигналот што дизајнерите на печатени плочки мора да ги земат предвид.
EMIF уредите се рангираат меѓу најисплатливите и најкапацитетните типови RAM меморија што се достапни, што ги прави популарна опција. Клучна компонента на EMIF интерфејсот е EMIF IP адресата, која управува со задачи поврзани со мултиплексирање на адреси, освежување и префрлување помеѓу редови и банки. Овој дизајн му овозможува на остатокот од системот да пристапи до EMIF без потреба да ја разбира неговата внатрешна архитектура.

Поврзани информации Интерфејси за надворешна меморија Центар за поддршка на IP

2.3.1.4.1. IP за продолжување на опсегот на адреса
Address Span Extender Altera FPGA IP им овозможува на интерфејсите на домаќинот со мапирана меморија да пристапат до поголема или помала мапа на адреси отколку што дозволува ширината на нивните адресни сигнали. Address Span Extender IP го дели адресибилниот простор на повеќе одделни прозорци, така што домаќинот може да пристапи до соодветниот дел од меморијата преку прозорецот.
Проширувачот на адресен опсег не ги ограничува ширините на домаќинот и агентот на 32-битна и 64-битна конфигурација. Можете да го користите проширувачот на адресен опсег со прозорци за адреси од 1-64 бита.

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 29

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа
726952 | 2025.07.16

Слика 13. Проширувач на адресен распон Altera FPGA IP
Адреса на агентот

Проширувач на опсег на адреси

Табела за мапирање
Контролна порта А

…

Контролен регистар 0 Контролен регистар Z-1

Проширена адреса на домаќинот H

Поврзани информации
Упатство за корисникот за Quartus® Prime Pro Edition: Дизајнер на платформа Погледнете ја темата Address Span Extender Intel® FPGA IP за повеќе информации.

2.3.1.4.2. Користење на IP за продолжување на опсег на адреси со процесор Nios V
32-битниот Nios V процесор може да адресира до 4 GB адресен распон. Ако EMIF содржи повеќе од 4 GB меморија, тој го надминува максималниот поддржан адресен распон, што го прави системот Platform Designer погрешен. Потребна е IP адреса за продолжување на адресен распон за да се реши овој проблем со делење на еден EMIF адресен простор на повеќе помали прозорци.
Алтера препорачува да ги земете предвид следните параметри.

Табела 21. Параметри на продолжувачот на опсегот на адреса

Параметар

Препорачани поставки

Ширина на патеката за податоци
Ширина на проширена адреса на главен бајт

Изберете 32-битен, што е поврзано со 32-битниот процесор. Зависи од големината на EMIF меморијата.

Ширина на адресата на помошниот збор

Изберете 2 GB или помалку. Преостанатиот опсег на адреси на процесорот Nios V е резервиран за други вградени меки IP адреси.
Започнете со 1 и постепено зголемувајте ја оваа вредност за да ги подобрите перформансите.

Број на подпрозорци

Изберете 1 подпрозорец ако го поврзувате EMIF со процесорот Nios V како меморија за инструкции и податоци, или и двете. Префрлувањето помеѓу повеќе подпрозорци додека процесорот Nios V се извршува од EMIF е опасно.

Овозможи порт за контрола на помошници

Оневозможете го контролниот порт на помошникот ако го поврзувате EMIF со процесорот Nios V како меморија за инструкции и/или податоци. Истите проблеми се однесуваат на бројот на подпрозорци.

Максимален број на очекувани читања

Започнете со 1 и постепено зголемувајте ја оваа вредност за да ги подобрите перформансите.

Прирачник за дизајн на вградени процесори Nios® V 30

Испрати повратни информации

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа 726952 | 2025.07.16
Слика 14. Поврзување на инструкции и менаџер на податоци со продолжувач на опсег на адреси

Слика 15. Мапирање на адреси

Забележете дека Address Span Extender може да пристапи до целиот мемориски простор од 8GB на EMIF. Сепак, преку Address Span Extender, процесорот Nios V може да пристапи само до првиот мемориски простор од 1GB на EMIF.

Слика 16. Поедноставен блок-дијаграм

Систем за дизајнер на платформа

Преостанати 3 GB

Адреса на процесорот Nios V

span е за вградени

NNioios sVV PProrocecsesosor r
M

меки IP адреси во истиот систем.
1 GB прозорец

Опсег на адреса

Продолжувач

Само првите 1 GB

од EMIF меморијата е поврзана со Nios V

EMIF

процесор.

8 GB
S

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 31

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа
726952 | 2025.07.16
2.3.1.4.3. Дефинирање на поврзувачки мемориски уред за продолжување на адресен распон 1. Дефинирајте го продолжувачот на адресен распон (EMIF) како вектор за ресетирање. Алтернативно, можете да го доделите векторот за ресетирање на процесорот Nios V на други мемории, како што се OCRAM или флеш-уреди.
Слика 17. Повеќе опции како вектор за ресетирање
Сепак, уредникот на пакетот за поддршка на плочката (BSP) не може автоматски да го регистрира проширувачот на адресен распон (EMIF) како валидна меморија. Во зависност од изборот што сте го направиле, ќе видите две различни ситуации како што е прикажано на следните слики. Слика 18. Грешка во BSP при дефинирање на проширувачот на адресен распон (EMIF) како вектор за ресетирање

Прирачник за дизајн на вградени процесори Nios® V 32

Испрати повратни информации

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа 726952 | 2025.07.16
Слика 19. Недостасува EMIF при дефинирање на други мемории како вектор за ресетирање

2. Мора рачно да го додадете Address Span Extender (EMIF) користејќи ги Add Memory Device (Додај мемориски уред), Add Linker Memory Region (Додај мемориски регион на поврзувачот) и Add Linker Section Mappings (Мапирање на секцијата на поврзувачот) во табулаторот BSP Linker Script (Скрипта за поврзување на BSP).
3. Следете ги овие чекори:
а. Определете го адресниот распон на проширувачот на адресниот распон користејќи ја мемориската мапа (на пр.ampна следната слика се користи опсег на Address Span Extender од 0x0 до 0x3fff_fff).
Слика 20. Мапа на меморијата

б. Кликнете на Додај мемориски уред и пополнете врз основа на информациите во мапата на меморијата на вашиот дизајн: i. Име на уред: emif_ddr4. Забелешка: Осигурајте се дека сте го копирале истото име од мапата на меморијата. ii. Базна адреса: 0x0 iii. Големина: 0x40000000
в. Кликнете Додај за да додадете нов мемориски регион на поврзувачот:

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 33

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа
726952 | 2025.07.16

Табела 22. Додавање на мемориски регион на линкерот

Чекори

Ресетирај вектор

emif_ddr4

Други спомени

Додај нов регион на меморијата на линкерот наречен ресетирање. Додај нов регион на меморијата на линкерот за

· Име на регион: ресетирање

emif_ddr4.

· Големина на регион: 0x20

· Име на регион: emif_ddr4

· Мемориски уред: emif_ddr4

· Големина на регион: 0x40000000

· Поместување на меморијата: 0x0

· Мемориски уред: emif_ddr4

· Поместување на меморијата: 0x0

Додај нов мемориски регион на линкерот за

преостанат emif_ddr4.

· Име на регион: emif_ddr4

· Големина на регион: 0x3fffffe0

· Мемориски уред: emif_ddr4

· Поместување на меморијата: 0x20

Слика 21. Регион на поврзување при дефинирање на продолжувач на адресен распон (EMIF) како вектор за ресетирање

Слика 22. Регион на линкерот при дефинирање на други мемории како вектор за ресетирање
г. Откако emif_ddr4 ќе се додаде во BSP, можете да го изберете за кој било дел за поврзување.
Слика 23. Успешно додаден е продолжувач на опсег на адреси (EMIF)

e. Игнорирајте го предупредувањето дека меморискиот уред emif_ddr4 не е видлив во дизајнот на SOPC.
f. Продолжете со генерирање на BSP.
Поврзани информации Вовед во методите за стартување на процесорот Nios V на страница 51

Прирачник за дизајн на вградени процесори Nios® V 34

Испрати повратни информации

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа 726952 | 2025.07.16
2.3.2. Неиспарлива меморија
Неиспарливата меморија ја задржува својата содржина кога ќе се исклучи напојувањето, што ја прави добар избор за складирање на информации што системот мора да ги преземе по циклус на вклучување на системот. Неиспарливата меморија најчесто го складира кодот за стартување на процесорот, поставките на постојаните апликации и податоците за конфигурација на Altera FPGA. Иако неиспарливата меморија има предностtagМожноста за задржување на податоците кога ќе го исклучите напојувањето е многу побавна во споредба со испарливата меморија и често има посложени процедури за запишување и бришење. Исто така, обично е загарантирано дека неиспарливата меморија може да се избрише само одреден број пати, по што може да откаже.
ExampКоличините на неиспарлива меморија вклучуваат сите видови флеш меморија, EPROM и EEPROM. Altera препорачува да ги складирате FPGA битстримовите на Altera и сликите од програмите на Nios V во неиспарлива меморија и да користите сериска флеш меморија како уред за подигнување за Nios V процесорите.
Поврзани информации
· Упатство за употреба на генерички сериски флеш интерфејс Altera FPGA IP
· Упатство за користење на IP-адресата за поштенско сандаче Altera FPGA · Упатство за користење на корисничка флеш-меморија MAX® 10: IP-јадро за вградена флеш-меморија Altera FPGA
2.4. Најдобри практики за мерење на часовници и ресетирање
Важно е да се разбере како доменот на часовникот и ресетирањето на процесорот Nios V комуницира со секоја периферна единица на која се поврзува. Едноставен систем на процесор Nios V започнува со домен на еден часовник, а може да се комплицира со систем со домени со повеќе часовници кога доменот на брз часовник се судира со доменот на бавен часовник. Треба да забележите и да разберете како овие различни домени се секвенционираат по ресетирањето и да се осигурате дека нема никакви суптилни проблеми.
За најдобра пракса, Altera препорачува поставување на процесорот Nios V и меморијата за стартување во истиот домен на такт. Не го ослободувајте процесорот Nios V од ресетирање во домен на брз такт кога се стартува од меморија што се наоѓа во многу бавен домен на такт, што може да предизвика грешка при преземање на инструкции. Можеби ќе ви треба рачно секвенционирање покрај она што Platform Designer го обезбедува по дифолт и испланирајте ја топологијата за ослободување од ресетирање соодветно врз основа на вашиот случај на употреба. Ако сакате да го ресетирате вашиот систем откако ќе се појави и ќе работи некое време, применете ги истите размислувања за секвенционирање на ресетирање на системот и барање за иницијализација по ресетирање.
2.4.1. Систем JTAG Часовник
Специфицирањето на ограничувањата на часовникот во секој Nios V процесорски систем е важен фактор во дизајнот на системот и е потребен за точност и детерминистичко однесување. Quartus Prime Timing Analyzer врши статичка анализа на времето за да ги потврди перформансите на времето на целата логика во вашиот дизајн користејќи методологија за ограничувања, анализа и известување според индустрискиот стандард.
Exampле 1. Основен тактен фреквен ...TAG Часовник
#************************************************************ # Креирај часовник од 100MHz #*************************************************************** create_clock -name {clk} -period 10 [get_ports {clk}] #*************************** Креирај 16MHz JTAG Часовник #************************

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 35

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] Поврзани информации Книга за готвење на Quartus Prime Timing Analyzer
2.4.2. Интерфејс за барање за ресетирање
Процесорот Nios V вклучува опционална функција за барање за ресетирање. Функцијата за барање за ресетирање се состои од сигналите reset_req и reset_req_ack.
За да го овозможите барањето за ресетирање во Platform Designer: 1. Стартувајте го Nios V Processor IP Parameter Editor. 2. Во поставката Use Reset Request (Користи барање за ресетирање), вклучете го Add Request Reset Interface (Додај барање за ресетирање).
опција.
Слика 24. Овозможување на барање за ресетирање на процесорот Nios V
Сигналот reset_req се однесува како прекин. Кога го потврдувате reset_req, барате ресетирање на јадрото. Јадрото чека секоја нерешена трансакција на магистралата за да ја заврши својата операција. На пример,ampНа пример, ако има трансакција за пристап до меморијата што чека на чекање, јадрото чека целосен одговор. Слично на тоа, јадрото прифаќа секој одговор на инструкцијата што чека на чекање, но не издава барање за инструкција откако ќе го прими сигналот reset_req.
Операцијата за ресетирање се состои од следниот тек: 1. Завршување на сите операции што чекаат 2. Исчистување на внатрешниот цевковод 3. Поставување на бројачот на програми на векторот за ресетирање 4. Ресетирање на јадрото Целата операција за ресетирање трае неколку циклуси на часовникот. reset_req мора да остане поставен сè додека reset_req_ack не се постави, што укажува дека операцијата за ресетирање на јадрото е успешно завршена. Доколку не се стори тоа, состојбата на јадрото не е детерминистичка.

Прирачник за дизајн на вградени процесори Nios® V 36

Испрати повратни информации

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа 726952 | 2025.07.16
2.4.2.1. Типични случаи на употреба
· Можете да го потврдите сигналот reset_req од вклучувањето за да спречите јадрото на процесорот Nios V да започне со извршување на програмата од неговиот вектор за ресетирање сè додека другите FPGA хостови во системот не ја иницијализираат меморијата за стартување на процесорот Nios V. Во овој случај, целиот подсистем може да доживее чисто ресетирање на хардверот. Процесорот Nios V се држи на неодредено време во состојба на барање за ресетирање сè додека другите FPGA хостови не ја иницијализираат меморијата за стартување на процесорот.
· Во систем каде што мора да го ресетирате јадрото на процесорот Nios V без да го нарушите остатокот од системот, можете да го активирате сигналот reset_req за чисто да ја запрете тековната работа на јадрото и да го рестартирате процесорот од векторот за ресетирање откако системот ќе го ослободи сигналот reset_req_ack.
· Надворешен домаќин може да го користи интерфејсот за барање за ресетирање за да ги олесни имплементациите на следните задачи:
— Запрете ја тековната програма за процесор Nios V.
— Вчитајте нова програма во меморијата за стартување на процесорот Nios V.
— Дозволете му на процесорот да започне со извршување на новата програма.
Altera препорачува да имплементирате механизам за истекување на време за да ја следите состојбата на сигналот reset_req_ack. Ако јадрото на процесорот Nios V падне во состојба на бесконечна состојба на чекање и застане од непозната причина, reset_req_ack не може да потврди бесконечно. Механизмот за истекување на време ви овозможува да:
· Дефинирајте период на истекување на времето за обновување и извршете обновување на системот со ресетирање на системско ниво.
· Извршете ресетирање на ниво на хардвер.
2.4.3. Ресетирај IP адреса за издавање
Уредите базирани на Altera SDM користат паралелна, секторски базирана архитектура која ја дистрибуира логиката на јадрото на ткаенината низ повеќе сектори. Altera ви препорачува да ја користите Reset Release Altera FPGA IP како еден од почетните влезови во колото за ресетирање. Уредите базирани на Intel® SDM вклучуваат Stratix® 10 и AgilexTM уреди. Уредите базирани на контролни блокови не се засегнати од ова барање.
Поврзани информации
AN 891: Користење на Reset Release Altera FPGA IP
2.5. Доделување на стандарден агент
Дизајнерот на платформа ви овозможува да наведете стандарден агент кој делува како стандарден агент за одговор на грешка. Стандардниот агент што ќе го назначите обезбедува услуга за одговор на грешка за хостови кои се обидуваат да пристапат недекодирани до мапата на адреси.
Следните сценарија предизвикуваат недекодиран настан:
· Прекршување на состојбата на безбедноста на магистралната трансакција
· Пристап до трансакција до недефиниран мемориски регион
· Исклучок на настанот итн.

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 37

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа
726952 | 2025.07.16

Треба да се додели стандарден агент за справување со вакви настани, каде што недефинираната трансакција се пренасочува кон стандардниот агент и последователно одговара на Nios V процесорот со одговор за грешка.
Поврзани информации
· Упатство за корисникот за Quartus Prime Pro Edition: Дизајнер на платформа. Назначување на стандарден агент
· Упатство за корисникот на Quartus Prime Pro Edition: Дизајнер на платформа. Slave за одговор на грешка Altera FPGA IP
· Github – Дополнителни компоненти за ресетирање за Qsys

2.6. Доделување на UART агент за печатење
Печатењето е корисно за дебагирање на софтверската апликација, како и за следење на статусот на вашиот систем. Altera препорачува печатење на основни информации како што се порака за стартување, порака за грешка и напредок при извршување на софтверската апликација.
Избегнувајте ја употребата на функцијата на библиотеката printf() под следниве околности: · Библиотеката printf() предизвикува апликацијата да застои ако ниеден домаќин не го чита излезот.
Ова е применливо за J.TAG Само UART. · Библиотеката printf() троши големи количини на програмска меморија.

2.6.1. Спречување на тезги од страна на JTAG УАРТ

Табела 23. Разлики помеѓу традиционалниот UART и JTAG УАРТ

Тип на UART Традиционален UART

Опис
Пренесува сериски податоци без оглед на тоа дали надворешен хост слуша. Ако ниеден хост не ги прочита сериските податоци, податоците се губат.

JTAG УАРТ

Ги запишува пренесените податоци во излезен бафер и се потпира на надворешен хост да чита од баферот за да го испразни.

TheTAG UART драјверот чека кога излезниот бафер е полн. JTAG UART драјверот чека надворешен домаќин да прочита од излезниот бафер пред да запише повеќе податоци за пренос. Овој процес спречува губење на податоци за пренос.
Меѓутоа, кога не е потребно системско дебагирање, како на пример за време на производството, вградените системи се распоредуваат без компјутер домаќин поврзан со J.TAG UART. Ако системот го одбрал JTAG UART како UART агент, може да предизвика застој на системот бидејќи не е поврзан надворешен домаќин.
За да се спречи застој од страна на JTAG UART, применете една од следниве опции:

Прирачник за дизајн на вградени процесори Nios® V 38

Испрати повратни информации

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа
726952 | 2025.07.16

Табела 24. Превенција од застој од JTAG УАРТ

Опции
Нема UART интерфејс и драјвер
Користи друг UART интерфејс и драјвер
Зачувај ЈTAG UART интерфејс (без драјвер)

За време на развојот на хардверот (во Platform Designer)

За време на развојот на софтверот (во уредникот на пакети за поддршка на таблата)

Отстрани JTAG UART од системот

Конфигурирајте ги hal.stdin, hal.stdout и hal.stderr како None.

Замени ЈTAG UART со други софтверски конфигурации: hal.stdin, hal.stdout и hal.stderr

UART IP

со друга мека UART IP адреса.

Зачувај ЈTAG UART во системот

· Конфигурирајте ги hal.stdin, hal.stdout и hal.stderr како None во Уредникот на пакети за поддршка на таблата.
· Оневозможи JTAG UART драјвер во табулаторот BSP драјвер.

2.7. ЈTAG Сигнали
Модулот за дебагирање на процесорот Nios V го користи JTAG интерфејс за преземање на софтвер ELF и дебагирање на софтвер. Кога дебагирате на вашиот дизајн со JTAG интерфејс, JTAG сигналите TCK, TMS, TDI и TDO се имплементирани како дел од дизајнот. Специфицирање на JTAG Ограничувањата на сигналот во секој Nios V процесорски систем се важен фактор во дизајнот на системот и се неопходни за точност и детерминистичко однесување.
Алтера препорачува фреквенцијата на системскиот часовник на кој било дизајн да биде најмалку четири пати поголема од J.TAG тактна фреквенција за да се осигури дека јадрото на вградената инструментација (OCI) функционира правилно.
Поврзани информации · Книга за готвење на Quartus® Prime Timing Analyzer: JTAG Сигнали
За повеќе информации за ЈTAG упатства за временски ограничувања. · KDB: Зошто niosv-download не успева со нецевководен Nios® V/m процесор на
JTAG фреквенција 24MHz или 16MHz?
2.8. Оптимизирање на перформансите на системот за дизајнер на платформа
Платформ дизајнерот обезбедува алатки за оптимизирање на перформансите на системската интерконекција за дизајните на Altera FPGA.

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 39

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа
726952 | 2025.07.16
Слика 25. Оптимизација Exampлес

Поранешниотampприкажаното на сликата ги покажува следните чекори:
1. Додава мост на цевковод за ублажување на критичните патеки со поставување: a. Помеѓу менаџерот за инструкции и неговите агенти b. Помеѓу менаџерот за податоци и неговите агенти
2. Применете True Dual Port On-Chip RAM, со секој порт наменет за Менаџерот за инструкции и Менаџерот за податоци, соодветно.

Прирачник за дизајн на вградени процесори Nios® V 40

Испрати повратни информации

2. Дизајн на хардверски систем на процесорот Nios V со софтверот Quartus Prime и дизајнер на платформа 726952 | 2025.07.16
Погледнете ги следните поврзани линкови подолу, кои презентираат техники за искористување на достапните алатки и компромисите на секоја имплементација.
Поврзани информации · Упатство за корисникот за Quartus® Prime Pro Edition: Дизајнер на платформа
За повеќе информации, погледнете ја темата Оптимизирање на перформансите на системот за дизајнер на платформа. · Упатство за корисникот на Quartus® Prime Standard Edition: Дизајнер на платформа. За повеќе информации, погледнете ја темата Оптимизирање на перформансите на системот за дизајнер на платформа.

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 41

726952 | 2025.07.16 Испрати повратни информации

3. Дизајн на софтверски систем за процесор Nios V
Ова поглавје го опишува текот на развој на софтвер за процесорот Nios V и софтверските алатки што можете да ги користите при развој на вашиот вграден систем за дизајн. Содржината служи како преглед.view пред да се развие софтверски систем за процесор Nios V.
Слика 26. Тек на дизајнирање на софтвер
Започнете

Генерирајте го BSP во дизајнерот на платформа користејќи го уредникот BSP

Генерирај го BSP користејќи ја командната обвивка на Nios V
Генерирај ја апликацијата CMake Build File Користење на командната обвивка Nios V

Забелешка:

Увезете го BSP и CMake Build на апликацијата File
Изградете ја апликацијата за процесор Nios V користејќи го
RiscFree IDE за Intel FPGA

Изградете ја апликацијата Nios V Processor користејќи било кој
уредувач на изворен код од командна линија, CMake и Make
команди
Крај

Altera препорачува да користите комплет за развој на Altera FPGA или прототипска плоча по нарачка за развој на софтвер и дебагирање. Многу периферни уреди и функции на системско ниво се достапни само кога вашиот софтвер работи на вистинска плоча.

© Корпорација Алтера. Алтера, логото на Алтера, логото со „a“ и другите ознаки на Алтера се заштитни знаци на корпорацијата Алтера. Алтера го задржува правото да прави измени на сите производи и услуги во кое било време без претходна најава. Алтера не презема никаква одговорност или обврска што произлегува од примената или употребата на која било информација, производ или услуга опишана овде, освен ако не е изрично договорено писмено од Алтера. На клиентите на Алтера им се советува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да нарачаат производи или услуги. *Други имиња и брендови може да се сметаат за сопственост на други.

3. Дизајн на софтверски систем за процесор Nios V 726952 | 2025.07.16
3.1. Тек на развој на софтвер за процесор Nios V
3.1.1. Проект за пакет за поддршка на одборот
Проектот за пакет за поддршка на плочи од Nios V (BSP) е специјализирана библиотека што содржи системски специфичен код за поддршка. BSP обезбедува софтверска работна околина прилагодена за еден процесор во хардверски систем на процесорот Nios V.
Софтверот Quartus Prime обезбедува Nios V Board Support Package Editor и niosv-bsp алатки за менување на поставките што го контролираат однесувањето на BSP.
BSP ги содржи следниве елементи: · Слој на апстракција на хардвер · Драјвери за уреди · Опционални софтверски пакети · Опционален оперативен систем во реално време
3.1.2. Проект за апликација
Апликацискиот проект на Nios VC/C++ ги има следниве карактеристики: · Се состои од колекција од изворен код и CMakeLists.txt датотека.
— CMakeLists.txt го компајлира изворниот код и го поврзува со BSP и една или повеќе опционални библиотеки, за да креира еден .elf file
· Еден од изворите files содржи функција main(). · Вклучува код што повикува функции во библиотеки и BSP-и.
Altera обезбедува алатка niosv-app во софтверските алатки Quartus Prime за креирање на апликацијата CMakeLists.txt и RiscFree IDE за Altera FPGA за модифицирање на изворниот код во Eclipse-базирана средина.
3.2. Вградени алатки за развој на Altera FPGA
Процесорот Nios V ги поддржува следниве алатки за развој на софтвер: · Графички кориснички интерфејс (GUI) – Алатки за графички развој кои се достапни во
и за Windows* и за Linux* оперативни системи (OS). — Уредник на пакети за поддршка на плочи Nios V (Nios V BSP Editor) — Ashling RiscFree IDE за Altera FPGAs · Алатки за командна линија (CLI) – Алатки за развој кои се иницирани од командната обвивка на Nios V. Секоја алатка обезбедува сопствена документација во форма на помош достапна од командната линија. Отворете ја командната обвивка на Nios V и напишете ја следнава команда: – помош за view менито Помош. — Nios V Utilities Алатки — File Алатки за конверзија на формати — Други алатки за помош

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 43

3. Дизајн на софтверски систем за процесор Nios V 726952 | 2025.07.16

Табела 25. Резиме на задачите за алатките на графичкиот кориснички интерфејс и алатките на командната линија

Задача

GUI алатка

Алатка од командна линија

Создавање на BSP

Nios V BSP уредник

· Во софтверот Quartus Prime Pro Edition: niosv-bsp -c -s=<.qsys file> -t= [ОПЦИИ] поставки.bsp
· Во софтверот Quartus Prime Standard Edition: niosv-bsp -c -s=<.sopcinfo file> -t= [ОПЦИИ] поставки.bsp

Генерирање на BSP користејќи постоечки .bsp file
Ажурирање на BSP

Уредник на Nios V BSP Уредник на Nios V BSP

niosv-bsp -g [ОПЦИИ] поставки.bsp niosv-bsp -u [ОПЦИИ] поставки.bsp

Испитување на BSP

Nios V BSP уредник

niosv-bsp -q -E= [ОПЦИИ] поставки.bsp

Креирање на апликација

–

niosv-app -a= -б= -s= files директориум> [ОПЦИИ]

Креирање на корисничка библиотека

–

niosv-app -l= -s= files директориум> -p= [ОПЦИИ]

Модификација на апликација Модификација на корисничка библиотека Градење на апликација

RiscFree IDE за Altera FPGA-а
RiscFree IDE за Altera FPGA-а
RiscFree IDE за Altera FPGA-а

Било кој уредувач на изворен код од командна линија
Било кој уредувач на изворен код од командна линија
· направи · направи

Создавање корисничка библиотека

RiscFree IDE за Altera FPGA-а

· направи · направи

Преземање на апликација ELF
Конвертирање на .elf file

RiscFree IDE за Altera FPGA-а
–

niosv-преземање
· elf2flash · elf2hex

Поврзани информации
Упатство за корисникот за интегрирана развојна околина (IDE) на Ashling RiscFree за FPGA-ата на Altera

3.2.1. Уредувач на пакети за поддршка на процесорска плоча Nios V
Можете да го користите уредникот BSP на процесорот Nios V за да ги извршите следните задачи: · Креирање или менување на проект BSP на процесорот Nios V · Уредување на поставки, региони на поврзување и мапирање на секции · Избор на софтверски пакети и драјвери за уреди.
Можностите на BSP Editor ги вклучуваат можностите на алатките niosv-bsp. Секој проект креиран во BSP Editor може да се креира и со користење на алатките од командната линија.

Прирачник за дизајн на вградени процесори Nios® V 44

Испрати повратни информации

3. Дизајн на софтверски систем за процесор Nios V 726952 | 2025.07.16

Забелешка:

За софтверот Quartus Prime Standard Edition, погледнете го AN 980: Nios V Processor Quartus Prime Software Support за чекорите за активирање на графичкиот кориснички интерфејс на BSP Editor.

За да го стартувате BSP Editor, следете ги овие чекори: 1. Отворете го Platform Designer и одете до File мени.
a. За да отворите постоечка BSP поставка file, кликнете Отвори… б. За да креирате нов BSP, кликнете Нов BSP… 2. Изберете го табулаторот BSP Editor и внесете ги соодветните детали.

Слика 27. Стартување на BSP Editor

Поврзани информации AN 980: Поддршка за софтвер за процесор Nios V Quartus Prime
3.2.2. RiscFree IDE за Altera FPGA-а
RiscFree IDE за Altera FPGA е IDE базиран на Eclipse за процесорот Nios V. Altera препорачува да го развиете софтверот за процесорот Nios V во ова IDE од следниве причини: · Функциите се развиени и потврдени дека се компатибилни со Nios V.
тек на градење на процесорот. · Опремен со сите потребни алатки и помошни алатки што ви овозможуваат
за лесно започнување на развојот на процесорот Nios V.
Поврзани информации Упатство за корисникот за интегрирана развојна околина (IDE) на Ashling RiscFree за FPGA-и на Altera
3.2.3. Алатки за Nios V Utilities
Можете да креирате, модифицирате и изградите Nios V програми со команди напишани во командна линија или вградени во скрипта. Алатките за Nios V од командната линија опишани во овој дел се во директориумот /niosv/bin.

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 45

3. Дизајн на софтверски систем за процесор Nios V 726952 | 2025.07.16

Табела 26. Алатки за Nios V Utilities

Алатки од командна линија

Резиме

niosv-апликација niosv-bsp niosv-преземање niosv-шел niosv-стак-извештај

За генерирање и конфигурирање на проект за апликација.
За креирање или ажурирање на поставките на BSP file и креирајте го BSP files. За да го преземете ELF file на Nios® V процесор.
За да се отвори Nios V Command Shell. Да ве информира за преостанатиот мемориски простор достапен за вашата .elf апликација за користење на стек или хип.

3.2.4. File Алатки за конверзија на формат

File конверзијата на формат понекогаш е неопходна при пренесување податоци од една алатка во друга. file алатките за конверзија на формат се во
директориум за инсталација на софтвер> директориум/niosv/bin.

Табела 27. File Алатки за конверзија на формат

Алатки од командна линија elf2flash elf2hex

Резиме За превод на .elf file во .srec формат за програмирање на флеш меморија. За превод на .elf file во .hex формат за иницијализација на меморијата.

3.2.5. Други алатки за комунални услуги

Можеби ќе ви бидат потребни следниве алатки од командната линија при градење на систем базиран на Nios V процесор. Овие алатки од командната линија се обезбедени од Intel во /quartus/bin или стекнато од
алатки со отворен код.

Табела 28. Други алатки од командната линија

Алатки од командна линија

Тип

Резиме

терминал на јуарт

Обезбедено од Интел

За следење на stdout и stderr, и за обезбедување влезен сигнал до Nios® V процесорот
подсистем преку stdin. Оваа алатка се однесува само на JTAG UART IP кога е поврзан со процесорот Nios® V.

openocd

Обезбедено од Intel За извршување на OpenOCD.

openocd-cfg-gen

Обезбедено од Intel · За генерирање на конфигурацијата на OpenOCD file. · За прикажување на JTAG индекс на ланец на уред.

Прирачник за дизајн на вградени процесори Nios® V 46

Испрати повратни информации

726952 | 2025.07.16 Испрати повратни информации
4. Решенија за конфигурација и стартување на процесорот Nios V
Можете да го конфигурирате процесорот Nios V да стартува и извршува софтвер од различни локации во меморијата. Меморијата за стартување е флеш меморијата Quad Serial Peripheral Interface (QSPI), On-Chip Memory (OCRAM) или Tightly Coupled Memory (TCM).
Поврзани информации · Услови за активирање при вклучување на страница 193 · Активатори за вклучување
За повеќе информации за активирањата при вклучување.
4.1. Вовед
Процесорот Nios V поддржува два вида процеси на стартување: · Извршување на место (XIP) со користење на функцијата alt_load() · Програма копирана во RAM меморија со помош на копир за стартување. Развојот на вградени програми во Nios V се базира на слојот за апстракција на хардвер (HAL). HAL обезбедува мала програма за подигнување (исто така позната како копир за стартување) која копира релевантни делови за поврзување од меморијата за стартување до нивната локација за време на извршување при стартување. Можете да ги наведете локациите за време на извршување на меморијата за програми и податоци со манипулирање со поставките на уредникот за пакети за поддршка на плочи (BSP). Овој дел опишува: · Копир за стартување на процесорот Nios V кој го стартува вашиот Nios V процесорски систем според
избор на меморија за стартување · Опции за стартување на процесорот Nios V и општ тек · Програмски решенија за Nios V за избраната меморија за стартување
4.2. Поврзување на апликации
Кога го генерирате проектот за процесор Nios V, BSP Editor генерира два поврзани линкери files: · linker.x: Командата за поврзување file што генерираната апликација го правиfile користи
за креирање на бинарната датотека .elf file. · linker.h: Содржи информации за распоредот на меморијата на линкерот. Сите измени во поставките на линкерот што ги правите во BSP проектот влијаат на содржината на овие два линкери. fileс. Секоја Nios V процесорска апликација ги содржи следните линкер делови:
© Корпорација Алтера. Алтера, логото на Алтера, логото со „a“ и другите ознаки на Алтера се заштитни знаци на корпорацијата Алтера. Алтера го задржува правото да прави измени на сите производи и услуги во кое било време без претходна најава. Алтера не презема никаква одговорност или обврска што произлегува од примената или употребата на која било информација, производ или услуга опишана овде, освен ако не е изрично договорено писмено од Алтера. На клиентите на Алтера им се советува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да нарачаат производи или услуги. *Други имиња и брендови може да се сметаат за сопственост на други.

4. Решенија за конфигурација и стартување на процесорот Nios V 726952 | 2025.07.16

Табела 29. Секции на линкери

.текст

Секции на линкери

.rodata

.rwdata

.bss

.heap

.stack

Описи Извршлив код. Сите податоци само за читање што се користат при извршувањето на програмата. Складираат податоци за читање-пишување што се користат при извршувањето на програмата. Содржи неиницијализирани статички податоци. Содржи динамички доделена меморија. Складира параметри за повик на функција и други привремени податоци.

Можете да додадете дополнителни делови за поврзување во .elf датотеката file да чува прилагоден код и податоци. Овие делови за поврзување се сместени во именувани мемориски региони, дефинирани да одговараат на физички мемориски уреди и адреси. Стандардно, BSP Editor автоматски ги генерира овие делови за поврзување. Сепак, можете да ги контролирате деловите за поврзување за одредена апликација.

4.2.1. Однесување на поврзување
Овој дел го опишува стандардното однесување на поврзување на BSP Editor и како да се контролира однесувањето на поврзување.

4.2.1.1. Стандардно поврзување со BSP
За време на конфигурацијата на BSP, алатките автоматски ги извршуваат следните чекори:
1. Доделување имиња на мемориски региони: Доделете име на секој системски мемориски уред и додадете го секое име на поврзувачот file како мемориска област.
2. Пронајдете ја најголемата меморија: Идентификувајте го најголемиот мемориски регион за читање и пишување во линкерот file.
3. Доделување делови за поврзување: Поставете ги стандардните делови за поврзување (.text, .rodata, .rwdata, .bss, .heap и .stack) во меморискиот регион идентификуван во претходниот чекор.
4. Напиши files: Напишете ги linker.x и linker.h files.
Типично, шемата за распределба на линкерските делови работи за време на процесот на развој на софтвер бидејќи апликацијата е загарантирана да функционира ако меморијата е доволно голема.
Правилата за стандардното однесување на поврзување се содржани во Tcl скриптите bsp-set-defaults.tcl и bsp-linker-utils.tcl генерирани од Altera, кои се наоѓаат во Директориумот /niosv/scripts/bsp-defaults. Командата niosv-bsp ги повикува овие скрипти. Не ги менувајте директно.

Прирачник за дизајн на вградени процесори Nios® V 48

Испрати повратни информации

4. Решенија за конфигурација и стартување на процесорот Nios V 726952 | 2025.07.16

4.2.1.2. Конфигурабилно поврзување на BSP
Можете да го управувате стандардното однесување на поврзување во табулаторот Linker Script во BSP Editor. Манипулирајте со скриптата за поврзување користејќи ги следниве методи: · Додај мемориски регион: Мапира име на мемориски регион на физички мемориски уред. · Додај мапирање на секција: Мапира име на секција на мемориски регион. BSP
Уредникот ви овозможува да view мапата на меморијата пред и по правењето промени.

4.3. Методи за стартување на процесорот Nios V

Постојат неколку методи за стартување на процесорот Nios V кај Altera FPGA уредите. Методите за стартување на процесорот Nios V варираат во зависност од изборот на флеш меморија и семејствата на уреди.

Табела 30. Поддржани флеш-мемории со соодветни опции за стартување

Поддржани мемории за подигање

Уред

Вградена флеш меморија (за внатрешна конфигурација)

Максимум 10 уреди (со вградена флеш IP адреса)

QSPI флеш меморија за општа намена (само за кориснички податоци)

Сите поддржани FPGA уреди (со генерички сериски флеш интерфејс FPGA IP)

Конфигурација QSPI Flash (за активна сериска конфигурација)

Контролен блок базиран
уреди (со генерички
Сериски флеш интерфејс Intel FPGA IP)(2)

Методи за стартување на процесорот Nios V

Локација на извршување на апликацијата

Копир за подигање

Извршување на апликацијата на процесорот Nios V на самото место од вградената флеш меморија

Вградена флеш меморија (XIP) + OCRAM/ надворешна RAM (за делови од податоци што можат да се запишуваат)

функцијата alt_load()

Апликацијата на процесорот Nios V е копирана од вградената флеш меморија во RAM меморијата со помош на boot копир

OCRAM/Надворешна RAM меморија

Повторно користење на Bootloader преку GSFI

Извршување на апликацијата на процесорот Nios V на самото место од општа намена QSPI флеш меморија

Општа намена QSPI флеш меморија (XIP) + OCRAM/ Надворешна RAM меморија (за делови од податоци што може да се запишуваат)

функцијата alt_load()

Апликацијата на процесорот Nios V е копирана од општа намена QSPI флеш меморија во RAM меморија користејќи boot copyer

OCRAM/Надворешна RAM меморија

Подигнувач преку GSFI

Извршување на апликацијата за процесор Nios V на самото место од конфигурациската QSPI флеш меморија

Конфигурација QSPI флеш меморија (XIP) + OCRAM/ Надворешна RAM (за делови од податоци што може да се запишуваат)

функцијата alt_load()

Апликацијата на процесорот Nios V е копирана од конфигурациската QSPI флеш меморија во RAM меморијата користејќи boot копир

OCRAM/Надворешен RAM Bootloader преку GSFI продолжува…

(2) Погледнете го AN 980: Поддршка за софтвер за процесор Nios V Quartus Prime за списокот на уреди.

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 49

4. Решенија за конфигурација и стартување на процесорот Nios V 726952 | 2025.07.16

Поддржани мемории за подигање
Вградена меморија (OCRAM) Цврсто поврзана меморија (TCM)

Уред
Уреди базирани на SDM (со Mailbox Client Intel FPGA IP). (2)
Сите поддржани Altera FPGA уреди (2)
Сите поддржани Altera FPGA уреди (2)

Методи за стартување на процесорот Nios V
Апликацијата на процесорот Nios V е копирана од конфигурациската QSPI флеш меморија во RAM меморијата користејќи boot копир
Извршување на апликацијата на процесорот Nios V на самото место од OCRAM
Извршување на апликацијата на процесорот Nios V на самото место од TCM

Локација на извршување на апликацијата

Копир за подигање

OCRAM/Надворешен RAM подигнувач преку SDM

OCRAM

функцијата alt_load()

Инструкции TCM (XIP) Нема + TCM за податоци (за делови од податоци што можат да се запишуваат)

Слика 28. Тек на стартување на процесорот Nios V

Ресетирање

Процесорот скока на ресетирање на векторот (старт на код за подигнување)

Кодот на апликацијата може да се копира на друга мемориска локација (во зависност од опциите за стартување)
Кодот за подигање го иницијализира процесорот

Во зависност од опциите за подигнување, кодот за подигнување може да ги копира почетните вредности за податоци/код во друг мемориски простор (alt_load)
Кодот за подигање го иницијализира кодот на апликацијата и просторот во меморијата за податоци
Кодот за подигање ги иницијализира сите системски периферни уреди со HAL драјвери (alt_main)
Влез во главната
Поврзани информации · Упатство за употреба на генерички сериски флеш интерфејс Altera FPGA IP
Прирачник за дизајн на вградени процесори Nios® V 50

Испрати повратни информации

4. Решенија за конфигурација и стартување на процесорот Nios V 726952 | 2025.07.16
· Упатство за користење на IP-адресата за поштенско сандаче Altera FPGA · Поддршка за софтвер за процесор Quartus Prime AN 980: Nios V
4.4. Вовед во методите за стартување на процесорот Nios V
Nios V процесорските системи бараат софтверските слики да бидат конфигурирани во системската меморија пред процесорот да може да започне со извршување на апликативната програма. Погледнете ги деловите за поврзување за стандардните делови за поврзување.
Уредникот BSP генерира скрипта за поврзување што ги извршува следниве функции: · Обезбедува дека софтверот на процесорот е поврзан во согласност со поставките на поврзувањето
на BSP уредникот и одредува каде се наоѓа софтверот во меморијата. · Го позиционира кодниот регион на процесорот во мемориската компонента според
доделени мемориски компоненти.
Следниот дел накратко ги опишува достапните методи за стартување на процесорот Nios V.
4.4.1. Апликација за процесор Nios V - извршување на место од подигната флеш-меморија
Altera ги дизајнираше контролерите на флеш меморијата така што просторот за адреси на флеш меморијата за стартување е веднаш достапен за процесорот Nios V по ресетирање на системот, без потреба од иницијализирање на контролерот на меморијата или мемориските уреди. Ова му овозможува на процесорот Nios V директно да извршува апликациски код складиран на уредите за стартување без да користи копир за стартување за да го копира кодот во друг тип на меморија. Контролерите на флеш меморијата се: · Вградена флеш меморија со Вградена флеш IP (само кај MAX® 10 уредот) · QSPI флеш меморија за општа намена со генеричка сериска флеш меморија IP · Конфигурациска QSPI флеш меморија со генеричка сериска флеш меморија IP (освен MAX 10
уреди)
Кога апликацијата на процесорот Nios V ќе се изврши на место од флеш меморијата за стартување, BSP Editor ги извршува следниве функции: · Ги поставува деловите за поврзување .text во регионот на флеш меморијата за стартување. · Ги поставува деловите за поврзување .bss, .rodata, .rwdata, .stack и .heap во RAM меморијата.
регион на меморијата. Мора да ја овозможите функцијата alt_load() во поставките на BSP за да ги копирате деловите од податоците (.rodata, .rwdata,, .exceptions) во RAM меморијата по ресетирање на системот. Делот од кодот (.text) останува во регионот на флеш меморијата за стартување.
Поврзани информации · Упатство за користење на генерички сериски флеш интерфејс Altera FPGA IP · Упатство за користење на флеш меморија Altera MAX 10
4.4.1.1. alt_load()
Можете да ја овозможите функцијата alt_load() во HAL кодот користејќи го BSP Editor.
Кога се користи во процесот на стартување на место, функцијата alt_load() ги извршува следниве задачи:

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 51

4. Решенија за конфигурација и стартување на процесорот Nios V 726952 | 2025.07.16

· Работи како мини копир за стартување кој ги копира деловите од меморијата во RAM меморијата врз основа на поставките на BSP.
· Копира делови од податоци (.rodata, .rwdata, .exceptions) во RAM меморијата, но не и деловите од кодот (.text). Делот од делот од кодот (.text) е дел само за читање и останува во регионот на флеш меморијата при стартување. Ова партиционирање помага да се минимизира употребата на RAM меморијата, но може да ги ограничи перформансите на извршување на кодот бидејќи пристапите до флеш меморијата се побавни од пристапите до RAM меморијата на чипот.

Следната табела ги наведува поставките и функциите на BSP Editor:

Табела 31. Поставки на уредникот на BSP
Поставување на BSP уредувачот hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Функција Ја овозможува функцијата alt_load(). alt_load() го копира делот .rodata во RAM. alt_load() го копира делот .rwdata во RAM. alt_load() го копира делот .exceptions во RAM.

4.4.2. Апликација на процесорот Nios V копирана од Boot Flash во RAM меморија со помош на Boot Copier
Процесорот Nios V и HAL вклучуваат копир за стартување кој обезбедува доволна функционалност за повеќето апликации на процесорот Nios V и е лесен за имплементација со текот на развој на софтверот Nios V.
Кога апликацијата користи копир за подигање, ги поставува сите делови од линкерот (.text, .heap, .rwdata, .rodata, .bss, .stack) на внатрешна или надворешна RAM меморија. Користењето на копирот за подигање за копирање на апликација на процесорот Nios V од флеш меморијата за подигање на внатрешната или надворешната RAM меморија за извршување помага да се подобрат перформансите на извршување.
За оваа опција за стартување, процесорот Nios V започнува со извршување на софтверот за копир за стартување по ресетирање на системот. Софтверот ја копира апликацијата од флеш-меморијата за стартување на внатрешната или надворешната RAM меморија. Откако процесот ќе заврши, процесорот Nios V ја пренесува контролата врз програмата на апликацијата.

Забелешка:

Ако boot copier е во флеш меморија, тогаш функцијата alt_load() не треба да се повикува бидејќи и двете служат за истата намена.

4.4.2.1. Nios V процесорски подигнувач преку генерички сериски флеш интерфејс
Bootloader-от преку GSFI е Nios V процесорски копир за подигање кој поддржува QSPI флеш меморија во уреди базирани на контролни блокови. Bootloader-от преку GSFI ги вклучува следниве карактеристики:
· Ја лоцира софтверската апликација во неиспарлива меморија.
· Ја распакува и копира сликата од софтверската апликација во RAM меморија.
· Автоматски го префрла извршувањето на процесорот во апликациски код во RAM меморијата откако ќе заврши копирањето.

Прирачник за дизајн на вградени процесори Nios® V 52

Испрати повратни информации

4. Решенија за конфигурација и стартување на процесорот Nios V 726952 | 2025.07.16

Сликата за подигање се наоѓа веднаш по boot копирот. Треба да се осигурате дека процесорот Nios V ги ресетира точките за офсет на почетокот на boot копирот. Сликата: Мапа на меморијата за QSPI флеш меморија со Bootloader преку GSFI мапа на меморијата за QSPI флеш меморија со Bootloader преку GSFI ја прикажува мапата на флеш меморијата за QSPI флеш меморијата кога се користи boot копир. Оваа мапа на меморијата претпоставува дека флеш меморијата ја складира FPGA сликата и апликативниот софтвер.

Табела 32. Bootloader преку GSFI за Nios V Processor Core

Nios V процесорско јадро
Nios V/m процесор

Подигнувач преку GSFI File Локација
/niosv/компоненти/bootloader/niosv_m_bootloader.srec

Nios V/g процесор

/niosv/компоненти/bootloader/niosv_g_bootloader.srec

Слика 29. Мапа на меморијата за QSPI флеш меморија со Bootloader преку GSFI

Податоци за клиентите (*.hex)

Код за апликација

Забелешка:

Ресетирај го поместувањето на векторот

Копир за подигање

0x01E00000

FPGA слика (*.sof)

0x00000000

1. На почетокот од мапата на меморијата е FPGA сликата, проследена со вашите податоци, кои се состојат од копир за подигање и код на апликацијата.
2. Мора да го поставите поместувањето за ресетирање на процесорот Nios V во Platform Designer и да го насочите кон почетокот на boot copier-от.
3. Големината на FPGA сликата е непозната. Точната големина можете да ја знаете само по компилацијата на проектот Quartus Prime. Мора да одредите горна граница за големината на FPGA сликата Altera. На примерampНа пример, ако големината на FPGA сликата се проценува дека е помала од 0x01E00000, поставете го Reset Offset на 0x01E00000 во Platform Designer, што е исто така почеток на boot copier-от.
4. Добрата практика на дизајнирање се состои во поставување на поместувањето на векторот за ресетирање на границата на секторот на флеш-уредот за да се осигури дека нема да се случи делумно бришење на FPGA сликата во случај софтверската апликација да се ажурира.

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 53

4. Решенија за конфигурација и стартување на процесорот Nios V 726952 | 2025.07.16

4.4.2.2. Nios V процесорски подигнувач преку Безбеден менаџер на уреди
Bootloader-от преку Secure Device Manager (SDM) е HAL апликациски код што го користи Mailbox Client Altera FPGA IP HAL драјверот за подигнување на процесорот. Altera ја препорачува оваа апликација за подигнување кога се користи конфигурациската QSPI флеш меморија кај уреди базирани на SDM за подигнување на процесорот Nios V.
По ресетирањето на системот, процесорот Nios V прво го стартува Bootloader-от преку SDM од мала меморија на чипот и го извршува Bootloader-от преку SDM за да комуницира со конфигурациската QSPI флеш меморија користејќи ја IP адресата на клиентот за пошта.
Bootloader-от преку SDM ги извршува следниве задачи: · Го лоцира софтверот Nios V во конфигурациската QSPI флеш меморија. · Го копира софтверот Nios V во RAM меморијата на чипот или во надворешната RAM меморија. · Го префрла извршувањето на процесорот на софтверот Nios V во RAM меморијата на чипот или
надворешна RAM меморија.
Откако ќе заврши процесот, Bootloader-от преку SDM ја пренесува контролата на програмата на корисничката апликација. Altera препорачува организација на меморијата како што е наведено во Организација на меморијата за Bootloader преку SDM.
Слика 30. Подигнувач преку SDM Process Flow

Конфигурација

Блесок

Софтвер „Ниос В“

СДМ

FPGA уред базиран на SDM

IP адреса на клиентот за поштенско сандаче

FPGA Logic Nios V

4 Надворешна RAM меморија
Софтвер „Ниос В“

На чип 4

EMIF

RAM меморија

Меморија на чип

Ниос V

Софтвер

Подигнувач преку SDM

1. Процесорот Nios V го стартува Bootloader-от преку SDM од меморијата вградена во чипот.
2. Bootloader-от преку SDM комуницира со конфигурациската флеш-меморија и го лоцира софтверот Nios V.
3. Bootloader-от преку SDM го копира софтверот Nios V од конфигурациската флеш-меморија во RAM меморијата на чипот / надворешната RAM меморија.
4. Bootloader-от преку SDM го префрла извршувањето на процесорот Nios V на софтверот Nios V во вградената RAM меморија / надворешната RAM меморија на чипот.

4.4.3. Извршување на апликацијата на процесорот Nios V на самото место од OCRAM
Во овој метод, адресата за ресетирање на процесорот Nios V е поставена на основната адреса на меморијата на чипот (OCRAM). Бинарната датотека на апликацијата (.hex) file се вчитува во OCRAM кога FPGA е конфигурирана, откако дизајнот на хардверот е компајлиран во софтверот Quartus Prime. Откако процесорот Nios V ќе се ресетира, апликацијата почнува да се извршува и се разгранува до влезната точка.

Прирачник за дизајн на вградени процесори Nios® V 54

Испрати повратни информации

4. Решенија за конфигурација и стартување на процесорот Nios V 726952 | 2025.07.16

Забелешка:

· Execute-In-Place од OCRAM не бара boot copyer бидејќи апликацијата на процесорот Nios V е веќе поставена при ресетирање на системот.
· Altera препорачува овозможување на alt_load() за овој метод на подигнување, така што вградениот софтвер ќе се однесува идентично при ресетирање без повторно конфигурирање на сликата на FPGA уредот.
· Мора да ја овозможите функцијата alt_load() во поставките на BSP за да го копирате делот .rwdata при ресетирање на системот. Во овој метод, почетните вредности за иницијализираните променливи се чуваат одделно од соодветните променливи за да се избегне пребришување при извршување на програмата.

4.4.4. Извршување на апликацијата на процесорот Nios V на самото место од TCM
Методот „изврши на место“ ја поставува адресата за ресетирање на процесорот Nios V на основната адреса на цврсто поврзаната меморија (TCM). Бинарниот код на апликацијата (.hex) file се вчитува во TCM кога го конфигурирате FPGA откако ќе го компајлирате дизајнот на хардверот во софтверот Quartus Prime. Откако процесорот Nios V ќе се ресетира, апликацијата почнува да се извршува и се разгранува до влезната точка.

Забелешка:

„Execute-In-Place“ од TCM не бара boot копир бидејќи апликацијата на процесорот Nios V е веќе поставена при ресетирање на системот.

4.5. Подигнување на процесорот Nios V од вградена флеш меморија (UFM)

Бутирањето и извршувањето на софтверот за Nios V процесор од вградена флеш меморија (UFM) е достапно кај MAX 10 FPGA уредите. Nios V процесорот ги поддржува следните две опции за бутирање користејќи вградена флеш меморија во режим на внатрешна конфигурација:
· Апликацијата на процесорот Nios V се извршува на самото место од вградената флеш меморија.
· Апликацијата на процесорот Nios V се копира од вградената флеш меморија во RAM меморијата со помош на boot копир.

Табела 33. Поддржани флеш-мемории со соодветни опции за стартување

Поддржани мемории за подигање

Методи за стартување на Nios V

Локација на извршување на апликацијата

Копир за подигање

МАКСИМУМ 10 уреди само (со OnChip Flash IP)

Извршување на апликацијата на процесорот Nios V на самото место од вградената флеш меморија
Апликацијата на процесорот Nios V е копирана од вградената флеш меморија во RAM меморијата со помош на boot копир

Вградена флеш меморија (XIP) + OCRAM/ надворешна RAM (за делови од податоци што можат да се запишуваат)

функцијата alt_load()

OCRAM/ Надворешна RAM меморија

Повторно користење на Bootloader преку GSFI

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 55

4. Решенија за конфигурација и стартување на процесорот Nios V 726952 | 2025.07.16

Слика 31.

Дизајн, конфигурација и тек на стартување
Дизајн · Креирајте го вашиот проект базиран на процесор Nios V користејќи Platform Designer. · Осигурајте се дека има надворешна RAM меморија или RAM меморија вградена во чипот во дизајнот на системот.

Конфигурација и компилација на FPGA
· Поставете го истиот внатрешен режим на конфигурација во On-chip Flash IP во Platform Designer и Quartus Prime софтверите. · Поставете го агентот за ресетирање на процесорот Nios V на On-chip Flash. · Изберете го вашиот претпочитан метод за иницијализација на UFM. · Генерирајте го вашиот дизајн во Platform Designer. · Компилирајте го вашиот проект во Quartus Prime софтверот.

Проект BSP за корисничка апликација · Креирање на Nios V процесор HAL BSP базиран на .sopcinfo file креирано од Platform Designer. · Уредување на поставките за BSP на процесорот Nios V и скриптата за поврзување во BSP Editor. · Генерирање на BSP проект.
Проект за корисничка апликација · Развивање на код за апликација за процесор Nios V. · Компајлирање на апликација за процесор Nios V и генерирање на апликација за процесор Nios V (.hex) file· Повторно компајлирајте го вашиот проект во софтверот Quartus Prime ако ја изберете опцијата Initialize memory content во Intel FPGA On-Chip Flash IP.

Програмирање FileКонверзија, преземање и стартување · Генерирање на флеш-датотеката .pof на чипот file користејќи Конвертирај програмирање Fileфункција во софтверот Quartus Prime.
· Програмирајте го .pof file во вашиот MAX 10 уред. · Вклучете го и исклучување и рестартирајте го вашиот хардвер.
4.5.1. Опис на вградената флеш меморија на MAX 10 FPGA
MAX 10 FPGA уредите содржат вградена флеш меморија која е сегментирана на два дела: · Конфигурациска флеш меморија (CFM) — ги складира податоците за конфигурација на хардверот за
МАКС. 10 FPGA-а. · Корисничка флеш-меморија (UFM) — ги складира корисничките податоци или софтверските апликации.
UFM архитектурата на уредот MAX 10 е комбинација од меки и тврди IP адреси. Можете да пристапите до UFM само преку вграденото Flash IP Core во софтверот Quartus Prime.
Вграденото Flash IP јадро ги поддржува следниве функции: · Пристапи за читање или пишување до секторите UFM и CFM (доколку се овозможени во Platform Designer)
користејќи го интерфејсот Avalon MM за податоци и контрола. · Поддржува бришење страници, бришење сектори и пишување сектори. · Модел на симулација за пристапи за читање/пишување од UFM користејќи различни алатки за EDA симулација.

Прирачник за дизајн на вградени процесори Nios® V 56

Испрати повратни информации

4. Решенија за конфигурација и стартување на процесорот Nios V 726952 | 2025.07.16

Табела 34. Региони на флеш меморијата на чипот кај MAX 10 FPGA уреди

Региони на блескавици

Функционалност

Конфигурација на флеш меморија (сектори CFM0-2)

FPGA конфигурација file складирање

Корисничка флеш меморија (сектори UFM0-1)

Апликација за процесор Nios V и кориснички податоци

MAX 10 FPGA уредите поддржуваат неколку режими на конфигурација, а некои од овие режими дозволуваат CFM1 и CFM2 да се користат како дополнителен UFM регион. Следната табела ја прикажува локацијата за складирање на сликите од конфигурацијата на FPGA врз основа на режимите на конфигурација на MAX 10 FPGA.

Табела 35. Локација за складирање на слики од конфигурација на FPGA

Режим на конфигурација Двојно компресирани слики

CFM2 Компресирана слика 2

CFM1

CFM0 Компресирана слика 1

Една некомпресирана слика

Виртуелен UFM

Некомпресирана слика

Една некомпресирана слика со иницијализација на меморијата

Некомпресирана слика (со претходно иницијализирана содржина на меморијата на чипот)

Една компресирана слика со иницијализација на меморијата Компресирана слика (со претходно иницијализирана содржина на меморијата на чипот)

Една компресирана слика

Виртуелен UFM

Компресирана слика

Мора да го користите вграденото Flash IP јадро за пристап до флеш меморијата во MAX 10 FPGA. Можете да ја инстанцирате и поврзете вградената Flash IP адреса со софтверот Quartus Prime. Процесорот со меко јадро Nios V ги користи меѓусебните врски на Platform Designer за комуникација со вградената Flash IP адреса.
Слика 32. Врска помеѓу вградената флеш IP меморија и процесорот Nios V

Забелешка:

Осигурајте се дека портата csr на вградениот Flash е поврзана со Nios V процесорот data_manager за да му се овозможи на процесорот да ги контролира операциите на пишување и бришење.
IP јадрото на флеш меморијата вградено во чипот може да обезбеди пристап до пет флеш сектори – UFM0, UFM1, CFM0, CFM1 и CFM2.
Важни информации за UFM и CFM секторите.: · CFM секторите се наменети за складирање на конфигурациски (битстрим) податоци (*.pof).
· Корисничките податоци можат да се складираат во UFM секторите и може да бидат скриени, ако се избрани точните поставки во алатката Platform Designer.
· Одредени уреди немаат UFM1 сектор. Можете да ја погледнете табелата: Големина на UFM и CFM сектор за достапните сектори во секој поединечен MAX 10 FPGA уред.

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 57

4. Решенија за конфигурација и стартување на процесорот Nios V 726952 | 2025.07.16

· Можете да го конфигурирате CFM2 како виртуелен UFM со избирање на режимот за конфигурација на единечна некомпресирана слика.
· Можете да ги конфигурирате CFM2 и CFM1 како виртуелен UFM со избирање на режимот за конфигурација на единечна некомпресирана слика.
· Големината на секој сектор варира во зависност од избраните MAX 10 FPGA уреди.

Табела 36.

Големина на секторот UFM и CFM
Оваа табела ги наведува димензиите на UFM и CFM низите.

Уред

Страници по сектор

UFM1 UFM0 CFM2 CFM1 CFM0

Големина на страница (Кбит)

Максимален корисник
Големина на флеш меморија (Kbit) (3)

Вкупна големина на конфигурациската меморија (Kbit)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

Големина на OCRAM (Kbit)
108 189 378 549 675 1260 1638

Поврзани информации · Упатство за користење на конфигурација на MAX 10 FPGA · Упатство за користење на флеш меморија Altera MAX 10

4.5.2. Извршување на апликацијата на процесорот Nios V на самото место од UFM

Решението Execute-In-Place од UFM е погодно за апликации на процесорот Nios V кои бараат ограничена употреба на меморијата на чипот. Функцијата alt_load() работи како мини копир за подигање кој ги копира деловите од податоците (.rodata, .rwdata или .exceptions) од меморијата за подигање во RAM меморијата врз основа на поставките на BSP. Делот од кодот (.text),
кој е дел само за читање, останува во регионот на флеш меморијата на чипот MAX 10. Ова поставување ја минимизира употребата на RAM меморијата, но може да ги ограничи перформансите на извршување на кодот бидејќи пристапот до флеш меморијата е побавен од RAM меморијата на чипот.

Апликацијата на процесорот Nios V е програмирана во UFM секторот. Векторот за ресетирање на процесорот Nios V покажува кон основната адреса на UFM за да се изврши кодот од UFM откако системот ќе се ресетира.

Ако го користите дебагерот на изворно ниво за дебагирање на вашата апликација, мора да користите хардверска точка на прекин. Ова е затоа што UFM не поддржува случаен пристап до меморијата, што е неопходно за меко дебагирање на точки на прекин.

Забелешка:

Не можете да избришете или запишете UFM додека вршите извршување на место во MAX 10. Префрлете се на пристап за подигнување на копирот ако треба да го избришете или запишете UFM.

(3) Максималната можна вредност, која зависи од режимот на конфигурација што ќе го изберете.

Прирачник за дизајн на вградени процесори Nios® V 58

Испрати повратни информации

4. Решенија за конфигурација и стартување на процесорот Nios V 726952 | 2025.07.16

Слика 33. Апликација за процесор Nios V XIP од UFM

Максимум 10 уреди

.POF
Nios V Хардвер .SOF
Софтвер Nios V .HEX

Квартус програмер

Флеш на чипот

CFM

Ниос В Хардвер

UFM

Софтвер „Ниос В“

Внатрешна конфигурација

IP адреса на флеш-адресата на чипот

FPGA Логика
Nios V процесор

RAM меморија на чип

Надворешен

RAM меморија

EMIF

4.5.2.1. Тек на дизајнирање на хардвер
Следниот дел опишува чекор-по-чекор метод за градење на систем за стартување за Nios V процесорска апликација од On-Chip Flash.ampСликата подолу е изградена со помош на уредот MAX 10.
Поставки на IP компонентата
1. Креирајте го вашиот проект за процесор Nios V користејќи ги Quartus Prime и Platform Designer. 2. Осигурајте се дека надворешна RAM или On-Chip Memory (OCRAM) е додадена на вашата платформа.
Дизајнерски систем.

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 59

4. Решенија за конфигурација и стартување на процесорот Nios V 726952 | 2025.07.16
Слика 34. ПрampIP конекции во Platform Designer за стартување на Nios V од OnChip Flash (UFM)

3. Во уредувачот на параметри On-Chip Flash IP, поставете го Configuration Mode на едно од следниве, според вашите преференции за дизајн: · Една некомпресирана слика · Една компресирана слика · Една некомпресирана слика со иницијализација на меморијата · Една компресирана слика со иницијализација на меморијата
За повеќе информации за двојно компресирани слики, погледнете го упатството за корисникот за конфигурација на MAX 10 FPGA – Надградба на далечински систем.

Забелешка:

Мора да доделите скриен пристап до сите CFM региони во IP адресата на флеш-адресата на чипот.

Слика 35. Избор на режим на конфигурација во уредникот на флеш параметри на чипот

Поставки на IP-адресата на чипот – UFM иницијализација Можете да изберете еден од следниве методи според вашите желби:

Прирачник за дизајн на вградени процесори Nios® V 60

Испрати повратни информации

4. Решенија за конфигурација и стартување на процесорот Nios V 726952 | 2025.07.16

Забелешка:

Чекорите во следните подпоглавја (Тек на дизајнирање на софтвер и програмирање) зависат од изборот што ќе го направите овде.

· Метод 1: Иницијализирајте ги UFM податоците во SOF за време на компилацијата
Quartus Prime ги вклучува податоците за иницијализација на UFM во SOF за време на компилацијата. Потребна е повторна компилација на SOF ако има промени во UFM податоците.
1. Означете ги опциите Иницијализирај ја содржината на флеш-уредот и Овозможи нестандардна иницијализација file.

Слика 36. Иницијализирање на содржината на флеш-меморијата и овозможување на нестандардна иницијализација File

2. Наведете ја патеката на генерираната .hex датотека file (од командата elf2hex) во корисничкиот креиран hex или mif file.
Слика 37. Додавање на .hex File Пат

· Метод 2: Комбинирајте UFM податоци со компајлиран SOF за време на генерирањето на POF
UFM податоците се комбинираат со компајлираниот SOF при конвертирање на програмирањето. files. Не треба повторно да го компајлирате SOF, дури и ако UFM податоците се променат. За време на развојот, не мора повторно да го компајлирате SOF. files за промени во апликацијата. Alterare го препорачува овој метод за развивачи на апликации.
1. Отштиклирајте ја опцијата Иницијализирај флеш содржина..
Слика 38. Иницијализирање на флеш содржина со нестандардна иницијализација File

Ресетирај ги поставките на агентот за методот „Изврши на место“ на процесорот Nios V
1. Во уредувачот на параметри на процесорот Nios V, поставете го Reset Agent на On-Chip Flash.
Слика 39. Поставки на уредникот на параметри на процесорот Nios V со ресетирање на агентот поставен на On-Chip Flash

2. Кликнете на Генерирај HDL кога ќе се појави дијалог-кутијата Генерација. 3. Наведете го излезот file опции за генерирање и кликнете на Генерирај.

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 61

4. Решенија за конфигурација и стартување на процесорот Nios V 726952 | 2025.07.16
Поставки на софтверот Quartus Prime 1. Во софтверот Quartus Prime, кликнете Доделувања на уред Уред и ПИН
Конфигурација на опции. Поставете го режимот на конфигурација според поставката во On-Chip Flash IP. Слика 40. Избор на режим на конфигурација во софтверот Quartus Prime.

2. Кликнете на OK за да излезете од прозорецот Опции за уред и PIN,
3. Кликнете на OK за да излезете од прозорецот Уред.
4. Кликнете на Обработка Започни со компилација за да го компајлирате вашиот проект и да генерирате .sof датотеката file.

Забелешка:

Ако поставката за режимот на конфигурација во софтверот Quartus Prime и уредникот на параметри на Platform Designer е различна, проектот Quartus Prime не успева со следната порака за грешка.

Слика 41.

Порака за грешка за различно поставување на режимот на конфигурација Грешка (14740): Режимот на конфигурација на атомот „q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block“ не се совпаѓа со поставката на проектот. Ажурирајте го и регенерирајте го системот Qsys за да одговара на поставката на проектот.

Поврзани информации Упатство за корисникот за конфигурација на MAX 10 FPGA

4.5.2.2. Тек на дизајнирање на софтвер
Овој дел го дава текот на дизајнирање за генерирање и градење на софтверскиот проект за процесорот Nios V. За да се обезбеди поедноставен тек на градење, се препорачува да креирате слично дрво на директориуми во вашиот проект за дизајн. Следниот тек на дизајнирање на софтвер е базиран на ова дрво на директориуми.
За да го креирате дрвото на директориуми за софтверски проекти, следете ги овие чекори: 1. Во вашата папка за дизајн на проект, креирајте папка наречена софтвер. 2. Во папката софтвер, креирајте две папки наречени hal_app и hal_bsp.
Слика 42. Дрво на директориуми на софтверски проекти

Прирачник за дизајн на вградени процесори Nios® V 62

Испрати повратни информации

4. Решенија за конфигурација и стартување на процесорот Nios V 726952 | 2025.07.16
Креирање на апликацијата BSP проект
За да го стартувате BSP Editor, следете ги овие чекори: 1. Влезете во Nios V Command Shell. 2. Повикајте го BSP Editor со командата niosv-bsp-editor. 3. Во BSP Editor, кликнете File Нов BSP за да го започнете вашиот BSP проект. 4. Конфигурирајте ги следните поставки:
· Информации за SOPC File име: Обезбедете го SOPCINFO file (.sopcinfo). · Име на процесорот: Изберете го процесорот Nios V. · Оперативен систем: Изберете го оперативниот систем на процесорот Nios V. · Верзија: Оставете го како стандардно. · Целен директориум BSP: Изберете ја патеката на директориумот на проектот BSP. Можете да
претходно поставете го на /software/hal_bsp со овозможување на Користи стандардни локации. · Поставки на BSP File име: Внесете го името на поставките на BSP File. · Дополнителни Tcl скрипти: Обезбедете BSP Tcl скрипта со овозможување на Овозможи дополнителна Tcl скрипта. 5. Кликнете на OK.
Слика 43. Конфигурирање на нов BSP

Конфигурирање на BSP уредникот и генерирање на BSP проектот
Можете да го дефинирате векторот на исклучок на процесорот или во меморијата на чипот (OCRAM) или во флеш меморијата на чипот, врз основа на вашите преференции за дизајн. Се препорачува поставување на меморијата на векторот на исклучок на OCRAM/надворешна RAM за да се забрза обработката на прекините. 1. Одете во Главни поставки Напредно hal.linker. 2. Ако го изберете флеш меморијата на чипот како вектор на исклучок,
a. Овозможете ги следните поставки:

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 63

4. Решенија за конфигурација и стартување на процесорот Nios V 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Слика 44. Поставки на Advanced.hal.linker

б. Кликнете на табулаторот Linker Script во BSP Editor. в. Поставете ги регионите .exceptions и .text во Linker Section Name на
Вгради флеш меморија на чипот. г. Поставете ги останатите региони во листата со име на делот за поврзување на „На чипот“.
Меморија (OCRAM) или надворешна RAM меморија.
Слика 45. Поставки на регионот на линкерот (меморија на исклучоци од векторот: флеш меморија на чипот)

3. Ако изберете OCRAM/Надворешна RAM како вектор на исклучок, а. Овозможете ги следниве поставки: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Слика 46. Поставки на регионот на линкерот (меморија на исклучоци од векторот: OCRAM/надворешна RAM)

б. Кликнете на табулаторот Linker Script во BSP Editor.
в. Поставете ги регионите .text во името на делот за поврзување на On-Chip Flash.
г. Поставете ги останатите региони во листата со име на делот за поврзување на меморијата на чипот (OCRAM) или надворешната RAM меморија.

Прирачник за дизајн на вградени процесори Nios® V 64

Испрати повратни информации

4. Решенија за конфигурација и стартување на процесорот Nios V 726952 | 2025.07.16
Слика 47. Поставки на регионот на линкерот (меморија на векторот за исклучок: OCRAM)
4. Кликнете на Генерирај за да го генерирате проектот BSP. Генерирање на проектот за корисничка апликација File 1. Одете во папката software/hal_app и креирајте го изворниот код на вашата апликација
код. 2. Стартувајте го Nios V Command Shell. 3. Извршете ја командата подолу за да ја генерирате апликацијата CMakeLists.txt.
niosv-апликација –апликација-директориум=софтвер/hal_app –bsp-директориум=софтвер/hal_bsp –srcs=софтвер/hal_app/
Градење на проект за корисничка апликација Можете да изберете да го изградите проектот за корисничка апликација користејќи го Ashling RiscFree IDE за Altera FPGA или преку интерфејсот на командната линија (CLI). Ако претпочитате да користите CLI, можете да ја изградите корисничката апликација користејќи ја следнава команда: cmake -G „Unix Make“files” -B софтвер/hal_app/build -S софтвер/hal_app make -C софтвер/hal_app/build
Апликацијата (.elf) file се креира во папката software/hal_app/build. Генерирање на HEX File Мора да генерирате .hex file од вашата апликација .elf file, за да можете да креирате .pof file погодно за програмирање на уредите. 1. Стартувајте го Nios V Command Shell. 2. За стартување на апликацијата на процесорот Nios V од On-Chip Flash, користете го следново
командна линија за конвертирање на ELF во HEX за вашата апликација. Оваа команда ја креира корисничката апликација (onchip_flash.hex) file. софтвер elf2hex/hal_app/build/ .elf -o onchip_flash.hex
-б -w 8 -e 3. Повторно компајлирајте го дизајнот на хардверот ако ја изберете опцијата Initialize memory content (Иницијализирај содржина на меморијата) во On-Chip Flash IP (Метод 1). Ова е за да се вклучат софтверските податоци (.HEX) во SOF. file.

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 65

4. Решенија за конфигурација и стартување на процесорот Nios V 726952 | 2025.07.16
4.5.2.3. Програмирање 1. Во Quartus Prime, кликнете File Конвертирај програмирање Fileс. 2. Под Програмирање на излез file, изберете Објект на програмерот File (.pof) како Програмирање file тип. 3. Поставете го Режимот на Внатрешна конфигурација.
Слика 48. Конвертирачко програмирање File Поставки
4. Кликнете на Options/Boot info… (Опции/Информации за подигнување…), ќе се појави прозорецот MAX 10 Device Options (Опции за уред) 5. Врз основа на поставките за Initialize flash content (Иницијализирај содржина на флеш меморијата) во On-chip Flash IP адресата, извршете
еден од следниве чекори: · Ако е штиклирано Иницијализирај содржина на флеш меморијата (Метод 1), податоците за иницијализација на UFM
беше вклучено во SOF за време на компилацијата Quartus Prime. — Изберете Page_0 за опцијата UFM source:. Кликнете OK и продолжете до
следно. Слика 49. Поставување на Page_0 за UFM Source ако е штиклирано Initialize Flash Content (Иницијализирај ја содржината на флеш-страницата)

Прирачник за дизајн на вградени процесори Nios® V 66

Испрати повратни информации

4. Решенија за конфигурација и стартување на процесорот Nios V 726952 | 2025.07.16
· Ако не е штиклирано Иницијализирај флеш содржина (Метод 2), изберете Вчитај меморија file за опцијата за извор на UFM. Пребарувајте до генерираниот HEX на чипот. file (onchip_flash.hex) во File патека: и кликнете OK. Овој чекор додава UFM податоци одделно во SOF file за време на програмирањето file конверзија.
Слика 50. Поставување на меморијата за вчитување File за UFM извор ако иницијализирање на содржината на флеш-уредот не е штиклирано

6. Во Конвертирај програмирање File дијалог прозорец, на влезот fileза да конвертирате дел, кликнете Додај File... и посочете кон генерираниот Quartus Prime .sof file.
Слика 51. Влез Files за конвертирање во програмирање за конвертирање Files за режим на една слика

7. Кликнете на Генерирај за да го креирате .pof-от file8. Програмирајте го .pof file во вашиот MAX 10 уред. 9. Вклучете го и рестартирајте го хардверот.

4.5.3. Апликацијата на процесорот Nios V е копирана од UFM во RAM со помош на Boot Copier

Altera го препорачува ова решение за дизајни на процесорски системи MAX 10 FPGA Nios V каде што се потребни повеќекратни итерации на развој на апликативен софтвер и високи системски перформанси. Бут-копирот се наоѓа во UFM на офсет што е иста адреса како и векторот за ресетирање. Апликацијата Nios V се наоѓа веднаш до бут-копирот.

За оваа опција за стартување, процесорот Nios V започнува со извршување на копирот за стартување по ресетирањето на системот за да ја копира апликацијата од UFM секторот во OCRAM или надворешна RAM меморија. Откако ќе заврши копирањето, процесорот Nios V ја пренесува контролата врз програмата на апликацијата.

Забелешка:

Применетиот boot copier е ист како Bootloader-от преку GSFI.

Испрати повратни информации

Прирачник за дизајн на вградени процесори Nios® V 67

4. Решенија за конфигурација и стартување на процесорот Nios V 726952 | 2025.07.16

Слика 52. Апликација Nios V копирана од UFM во RAM со помош на Boot Copier

Максимум 10 уреди

.POF
Nios V Хардвер .SOF
Софтвер Nios V .HEX
Подигнувач .SREC

Квартус програмер

Надворешна RAM меморија
Софтвер „Ниос В“

Флеш на чипот

CFM

Ниос В Хардва

Документи / ресурси

вграден процесор altera Nios V [pdf] Упатство за корисникот
Nios V, Nios Vm, Nios Vg, Nios Vc, Nios V вграден процесор, Nios V, вграден процесор, процесор

Референци

Упатство за употреба

вграден процесор altera Nios V

Спецификации

Дизајн на хардверски систем за процесор Nios V

Дизајн на софтверски систем за процесор Nios V

Решенија за конфигурација и стартување на процесорот Nios V

Документи / ресурси

Референци

Оставете коментар

Откажете го одговорот