Uporabniški priročnik za vgrajeni procesor altera Nios V

About the Nios® V Embedded Processor
1.1. Altera® FPGA in vgrajeni procesorjiview
Naprave Altera FPGA lahko implementirajo logiko, ki deluje kot popoln mikroprocesor, hkrati pa ponuja številne možnosti.
Pomembna razlika med diskretnimi mikroprocesorji in Altera FPGA je v tem, da struktura Altera FPGA ob vklopu ne vsebuje logike. Procesor Nios® V je procesor z mehko intelektualno lastnino (IP), ki temelji na specifikaciji RISC-V. Preden zaženete programsko opremo v sistemu, ki temelji na procesorju Nios V, morate konfigurirati napravo Altera FPGA s strojno opremo, ki vsebuje procesor Nios V. Procesor Nios V lahko namestite kamor koli na Altera FPGA, odvisno od zahtev zasnove.

Da bi vaš vgrajeni sistem Altera® FPGA, ki temelji na IP, deloval kot sistem, ki temelji na diskretnem mikroprocesorju, mora vključevati naslednje: · AJTAG vmesnik za podporo konfiguracije, strojne in programske opreme Altera FPGA
odpravljanje napak · Mehanizem konfiguracije Altera FPGA ob vklopu
Če ima vaš sistem te zmogljivosti, lahko začnete izpopolnjevati svojo zasnovo s predhodno preizkušeno zasnovo strojne opreme, naloženo v Altera FPGA. Uporaba Altera FPGA vam omogoča tudi hitro spreminjanje zasnove za odpravljanje težav ali dodajanje novih funkcij. Te nove zasnove strojne opreme lahko preprosto preizkusite tako, da ponovno konfigurirate Altera FPGA z uporabo sistemskega J.TAG vmesnik.
JTAG Vmesnik podpira razvoj strojne in programske opreme. Z uporabo J lahko izvajate naslednja opravilaTAG vmesnik: · Konfiguracija Altera FPGA · Prenos in odpravljanje napak programske opreme · Komunikacija z Altera FPGA prek vmesnika, podobnega UART-u (JTAG UART
terminal) · Odpravljanje napak v strojni opremi (z vgrajenim logičnim analizatorjem Signal Tap) · Programski bliskovni pomnilnik
Ko konfigurirate Altera FPGA z zasnovo, ki temelji na procesorju Nios V, je potek razvoja programske opreme podoben poteku za zasnove diskretnih mikrokrmilnikov.

Povezane informacije · AN 985: Vadnica za procesor Nios V
Kratek vodnik za ustvarjanje preprostega procesorskega sistema Nios V in zagon aplikacije Hello World.
© Altera Corporation. Altera, logotip Altera, logotip »a« in druge blagovne znamke Altera so blagovne znamke družbe Altera Corporation. Altera si pridržuje pravico do sprememb izdelkov in storitev kadar koli brez predhodnega obvestila. Altera ne prevzema nobene odgovornosti ali obveznosti, ki izhajajo iz uporabe kakršnih koli informacij, izdelkov ali storitev, opisanih v tem dokumentu, razen če se Altera s tem izrecno pisno strinja. Strankam družbe Altera svetujemo, da si pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve. *Druga imena in blagovne znamke se lahko uveljavljajo kot last drugih.

1. O vgrajenem procesorju Nios® V 726952 | 2025.07.16
· Referenčni priročnik za procesor Nios V Vsebuje informacije o merilih delovanja procesorja Nios V, arhitekturi procesorja, programskem modelu in implementaciji jedra.
· Uporabniški priročnik za vgrajene periferne naprave IP · Priročnik za razvijalce programske opreme za procesorje Nios V

Opisuje razvojno okolje programske opreme za procesor Nios V, orodja, ki so na voljo, in postopek izdelave programske opreme za delovanje na procesorju Nios V. · Uporabniški priročnik za integrirano razvojno okolje (IDE) Ashling* RiscFree* za Altera FPGA Opisuje integrirano razvojno okolje (IDE) RiscFree* za Altera FPGA, HPS na osnovi Arm* in jedrni procesor Nios V. · Opombe ob izdaji procesorja Nios V za Altera FPGA IP
1.2. Podpora za programsko opremo Quartus® Prime
Postopek izdelave procesorja Nios V se razlikuje za programsko opremo Quartus® Prime Pro Edition in programsko opremo Quartus Prime Standard Edition. Za več informacij o razlikah glejte AN 980: Podpora za programsko opremo Quartus Prime za procesor Nios V.
Povezane informacije AN 980: Podpora za programsko opremo Quartus Prime za procesor Nios V
1.3. Licenciranje procesorja Nios V
Vsaka različica procesorja Nios V ima svoj licenčni ključ. Ko pridobite licenčni ključ, ga lahko uporabljate za vse projekte procesorjev Nios V do datuma poteka veljavnosti. Licence za procesor Nios V Altera FPGA IP lahko pridobite brezplačno.
Seznam licenčnih ključev za procesor Nios V je na voljo v centru za samostojno licenciranje Altera FPGA. Kliknite zavihek Prijava za ocenjevanje ali Brezplačna licenca in izberite ustrezne možnosti za oddajo zahteve.
Slika 1. Center za samostojno licenciranje Altera FPGA

Z licenčnimi ključi lahko:
Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 7

1. O vgrajenem procesorju Nios® V 726952 | 2025.07.16
· Implementirajte procesor Nios V v svoj sistem. · Simulirajte delovanje procesorskega sistema Nios V. · Preverite funkcionalnost zasnove, kot sta velikost in hitrost. · Ustvarite program za napravo files. · Programirajte napravo in preverite zasnovo v strojni opremi.
Za razvoj programske opreme v integriranem razvojnem okolju Ashling* RiscFree* za Altera FPGA ne potrebujete licence.
Povezane informacije · Center za samostojno licenciranje FPGA Altera
Za več informacij o pridobitvi licenčnih ključev IP za procesor Nios V Altera FPGA. · Namestitev in licenciranje programske opreme Altera FPGA Za več informacij o licenciranju programske opreme Altera FPGA in nastavitvi fiksne licence ter omrežnega licenčnega strežnika.
1.4. Načrtovanje vgrajenih sistemov
Naslednja slika prikazuje poenostavljen potek načrtovanja sistema, ki temelji na procesorju Nios V, vključno z razvojem strojne in programske opreme.

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 8

Pošlji povratne informacije

1. O vgrajenem procesorju Nios® V 726952 | 2025.07.16

Slika 2.

Postopek načrtovanja sistema procesorjev Nios V
Koncept sistema

Analizirajte sistemske zahteve

Nios® V
Procesorska jedra in standardne komponente

Definiraj in generiraj sistem v
Oblikovalec platforme

Postopek strojne opreme: Integracija in prevajanje projekta Intel Quartus Prime

Tok programske opreme: Razvoj in izdelava programske opreme za predloge Nios V

Postopek strojne opreme: Prenesite FPGA Design
na ciljno tablo

Postopek programske opreme: Testiranje in odpravljanje napak programske opreme procesorja Nios V

Ali programska oprema ne ustreza specifikacijam?
ja
Strojna oprema Ne Ali ustreza specifikacijam? Da
Sistem je dokončan

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 9

726952 | 2025.07.16 Pošlji povratne informacije

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime

Slika 3.

Naslednji diagram prikazuje tipično zasnovo strojne opreme procesorja Nios V. Postopek načrtovanja strojne opreme procesorskega sistema Nios V

Začetek

Jedra Nios V in standardne komponente

Uporaba oblikovalnika platform za načrtovanje sistema, ki temelji na Nios V
Ustvari zasnovo oblikovalca platforme

Integracija sistema za oblikovanje platform s projektom Intel Quartus Prime
Določite lokacije pinov, časovne zahteve in druge omejitve oblikovanja
Prevajanje strojne opreme za ciljno napravo v Intel Quartus Prime

Pripravljeno za prenos
2.1. Ustvarjanje zasnove sistema procesorjev Nios V z oblikovalnikom platform
Programska oprema Quartus Prime vključuje orodje za sistemsko integracijo Platform Designer, ki poenostavlja nalogo definiranja in integracije IP jedra procesorja Nios V in drugih IP-jev v zasnovo sistema Altera FPGA. Platform Designer samodejno ustvari logiko medsebojnih povezav iz določene povezljivosti na visoki ravni. Avtomatizacija medsebojnih povezav odpravlja zamudno nalogo določanja povezav HDL na sistemski ravni.
© Altera Corporation. Altera, logotip Altera, logotip »a« in druge blagovne znamke Altera so blagovne znamke družbe Altera Corporation. Altera si pridržuje pravico do sprememb izdelkov in storitev kadar koli brez predhodnega obvestila. Altera ne prevzema nobene odgovornosti ali obveznosti, ki izhajajo iz uporabe kakršnih koli informacij, izdelkov ali storitev, opisanih v tem dokumentu, razen če se Altera s tem izrecno pisno strinja. Strankam družbe Altera svetujemo, da si pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve. *Druga imena in blagovne znamke se lahko uveljavljajo kot last drugih.

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime
726952 | 2025.07.16

Po analizi zahtev strojne opreme sistema s programom Quartus Prime določite jedro procesorja Nios V, pomnilnik in druge komponente, ki jih vaš sistem potrebuje. Oblikovalec platform samodejno ustvari logiko medsebojnih povezav za integracijo komponent v strojno opremo sistema.

2.1.1. Izvajanje instance procesorja Nios V Altera FPGA IP

You can instantiate any of the processor IP cores in Platform Designer IP Catalog Processors and Peripherals Embedded Processors.

IP-jedro vsakega procesorja podpira različne možnosti konfiguracije glede na svojo edinstveno arhitekturo. Te konfiguracije lahko definirate tako, da bolje ustrezajo vašim potrebam.

Tabela 1.

Možnosti konfiguracije v različnih različicah jedra

Možnosti konfiguracije

Procesor Nios V/c

Procesor Nios V/m

Zahteva za ponastavitev uporabe odpravljanja napak

—

Pasti, izjeme in prekinitve

Arhitektura procesorja

ECC

Predpomnilniki, periferne regije in tradicionalni kitajski okviri (TCM)

—

Navodila po meri

—

Zaklenjeno

—

Procesor Nios V/g

2.1.1.1. Izdelava primerka kompaktnega mikrokrmilnika Nios V/c Altera FPGA IP Slika 4. Kompaktni mikrokrmilnik Nios V/c Altera FPGA IP

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 11

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime
726952 | 2025.07.16

2.1.1.1.1. Zavihek Arhitektura procesorja

Tabela 2.

Zavihek Arhitektura procesorja

Funkcija

Opis

Omogoči vmesnik Avalon® Omogoči vmesnik Avalon za upravljalnik ukazov in upravljalnik podatkov. Če je onemogočen, sistem uporablja vmesnik AXI4-Lite.

Vrednost družbene odgovornosti mhartid

· Neveljavna možnost IP. · Ne uporabljajte vrednosti CSR mhartid v procesorju Nios V/c.

2.1.1.1.2. Uporabite zavihek Zahteva za ponastavitev

Tabela 3.

Uporabi parameter zavihka zahteve za ponastavitev

Uporabite zavihek Zahteva za ponastavitev

Opis

Dodaj vmesnik za zahtevo za ponastavitev

· Omogočite to možnost, da odprete lokalna vrata za ponastavitev, kjer jih lahko lokalni glavni računalnik uporabi za sprožitev ponastavitve procesorja Nios V, ne da bi to vplivalo na druge komponente v sistemu procesorjev Nios V.
· Vmesnik za ponastavitev je sestavljen iz vhodnega signala resetreq in izhodnega signala ack.
· Ponastavitev jedra procesorja Nios V lahko zahtevate z uveljavitvijo signala resetreq.
· Signal resetreq mora ostati prisoten, dokler procesor ne potrdi signala potrditev. Če signal ne ostane prisoten, lahko procesor preide v nedeterministično stanje.
· Procesor Nios V odgovori, da je bila ponastavitev uspešna, s potrditvijo signala ack.
· Po uspešni ponastavitvi procesorja se lahko potrditev signala ack ponovi večkrat v periodičnih intervalih, dokler se signal resetreq ne prekine.

2.1.1.1.3. Zavihek Pasti, izjeme in prekinitve

Tabela 4.

Parametri zavihka Pasti, izjeme in prekinitve

Pasti, izjeme in prekinitve

Opis

Ponastavi agenta

Ponastavi odmik

· Določa odmik vektorja ponastavitve glede na osnovni naslov izbranega agenta za ponastavitev. · Oblikovalec platforme samodejno določi privzeto vrednost za odmik ponastavitve.

Opomba:

Oblikovalec platform ponuja možnost Absolute, ki vam omogoča, da v odmiku ponastavitve določite absolutni naslov. To možnost uporabite, kadar se pomnilnik, ki shranjuje vektor ponastavitve, nahaja zunaj procesorskega sistema in podsistemov.

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 12

Pošlji povratne informacije

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime
726952 | 2025.07.16

2.1.1.1.4. Zavihek ECC

Tabela 5.

Zavihek ECC

ECC

Omogočanje zaznavanja napak in poročanja o stanju

Opis
· Omogočite to možnost, da uporabite funkcijo ECC za notranje bloke RAM-a procesorja Nios V. · Funkcije ECC zaznajo napake do 2 bitov in se odzovejo na podlagi naslednjega vedenja:
— Če gre za popravljivo napako velikosti 1 bita, procesor nadaljuje z delovanjem po popravku napake v procesorskem cevovodu. Vendar se popravek ne odraža v izvornih pomnilnikih.
— Če napake ni mogoče odpraviti, procesor nadaljuje z delovanjem, ne da bi jo popravil v procesorskem cevovodu in izvornih pomnilnikih, kar lahko povzroči, da procesor preide v nedeterministično stanje.

2.1.1.2. Izdelava primerka mikrokrmilnika Nios V/m Altera FPGA IP Slika 5. Mikrokrmilnik Nios V/m Altera FPGA IP

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 13

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime
726952 | 2025.07.16

2.1.1.2.1. Zavihek za odpravljanje napak

Tabela 6.

Parametri zavihka za odpravljanje napak

Zavihek za odpravljanje napak

Opis

Omogoči odpravljanje napak
Omogoči ponastavitev iz modula za odpravljanje napak

· Omogočite to možnost, da dodate JTAG ciljni povezovalni modul s procesorjem Nios V. · JTAG Ciljni povezovalni modul omogoča povezavo s procesorjem Nios V prek
JTAG vmesniški zatiči FPGA. · Povezava omogoča naslednje osnovne zmogljivosti:
— Zagon in zaustavitev procesorja Nios V — Pregled in urejanje registrov in pomnilnika. — Prenos aplikacije Nios V .elf file v pomnilnik procesorja med izvajanjem prek
niosv-download. — Odpravljanje napak v aplikaciji, ki se izvaja na procesorju Nios V · Povežite vrata dm_agent z vodilom za navodila in podatke procesorja. Zagotovite, da sta osnovna naslova med obema vodiloma enaka.
· Omogočite to možnost, da razkrijete vrata dbg_reset_out in ndm_reset_in. · JTAG razhroščevalnik ali ukaz niosv-download -r sproži ukaz dbg_reset_out, ki
omogoča procesorju Nios V ponastavitev sistemskih perifernih naprav, ki se povezujejo na ta vrata. · Vmesnik dbg_reset_out morate povezati z ndm_reset_in namesto z resetiranjem.
Vmesnik za sprožitev ponastavitve procesorskega jedra in časovnega modula. Vmesnika dbg_reset_out ne smete povezati z vmesnikom za ponastavitev, da preprečite nedoločeno vedenje.

2.1.1.2.2. Uporabite zavihek Zahteva za ponastavitev

Tabela 7.

Uporabi parameter zavihka zahteve za ponastavitev

Uporabite zavihek Zahteva za ponastavitev

Opis

Dodaj vmesnik za zahtevo za ponastavitev

· Omogočite to možnost, da odprete lokalna vrata za ponastavitev, kjer jih lahko lokalni glavni računalnik uporabi za sprožitev ponastavitve procesorja Nios V, ne da bi to vplivalo na druge komponente v sistemu procesorjev Nios V.
· Vmesnik za ponastavitev je sestavljen iz vhodnega signala resetreq in izhodnega signala ack.
· Ponastavitev jedra procesorja Nios V lahko zahtevate z uveljavitvijo signala resetreq.
· Signal resetreq mora ostati prisoten, dokler procesor ne potrdi signala potrditev. Če signal ne ostane prisoten, lahko procesor preide v nedeterministično stanje.
· Potrditev signala resetreq v načinu za odpravljanje napak nima vpliva na stanje procesorja.
· Procesor Nios V odgovori, da je bila ponastavitev uspešna, s potrditvijo signala ack.
· Po uspešni ponastavitvi procesorja se lahko potrditev signala ack ponovi večkrat v periodičnih intervalih, dokler se signal resetreq ne prekine.

2.1.1.2.3. Zavihek Pasti, izjeme in prekinitve

Tabela 8.

Zavihek Pasti, izjeme in prekinitve

Opis

Ponastavi agenta

Ponastavi način prekinitve odmika

· Določa odmik vektorja ponastavitve glede na osnovni naslov izbranega agenta za ponastavitev. · Oblikovalec platforme samodejno določi privzeto vrednost za odmik ponastavitve.
Določite vrsto krmilnika prekinitev, bodisi neposredni bodisi vektorski. Opomba: Necevovodni procesor Nios V/m ne podpira vektorskih prekinitev.
Zato se izogibajte uporabi vektorskega prekinitvenega načina, ko je procesor v necevovodnem načinu.

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 14

Pošlji povratne informacije

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime
726952 | 2025.07.16

Opomba:

2.1.1.2.4. Arhitektura procesorja

Tabela 9.

Parametri zavihka Arhitektura CPU

Arhitektura procesorja

Opis

Omogoči cevovod v CPU-ju

· Omogočite to možnost za instanciranje cevovodnega procesorja Nios V/m. — IPC je višji za ceno večjega logičnega območja in nižje frekvence Fmax.
· Onemogočite to možnost za ustvarjanje primerkov necevovodnega procesorja Nios V/m. — Ima podobno zmogljivost jedra kot procesor Nios V/c. — Podpira odpravljanje napak in prekinitve — Nižje logično območje in višja frekvenca Fmax za ceno nižjega IPC.

Omogoči vmesnik Avalon

Omogoči vmesnik Avalon za upravljalnik ukazov in upravljalnik podatkov. Če je onemogočen, sistem uporablja vmesnik AXI4-Lite.

Vrednost družbene odgovornosti mhartid

· Privzeta vrednost registra Hart ID (mhartid) je 0. · Dodelite vrednost med 0 in 4094. · Združljivo z Altera FPGA Avalon Mutex Core HAL API.

Povezane informacije Uporabniški priročnik za vgrajene periferne IP-naprave – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. Zavihek ECC
Tabela 10. Zavihek ECC
ECC omogoča zaznavanje napak in poročanje o stanju

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 15

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime
726952 | 2025.07.16
2.1.1.3. Izvajanje Nios V/g procesorja splošnega namena Altera FPGA IP
Slika 6. Procesor splošnega namena Nios V/g Altera FPGA IP – 1. del

Slika 7.

Procesor splošnega namena Nios V/g Altera FPGA IP – 2. del (Izklopi in omogoči krmilnik prekinitev na ravni jedra)

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 16

Pošlji povratne informacije

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime
726952 | 2025.07.16

Slika 8.

Procesor splošnega namena Nios V/g Altera FPGA IP – 2. del (Vklop/Omogoči krmilnik prekinitev na ravni jedra)

Slika 9. Procesor splošnega namena Nios V/g Altera FPGA IP – 3. del

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 17

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime
726952 | 2025.07.16
Slika 10. Procesor splošnega namena Nios V/g Altera FPGA IP – 4. del

2.1.1.3.1. Arhitektura procesorja

Tabela 11. Parametri arhitekture CPU-ja

Zavihek Arhitektura CPU Omogoči enoto s plavajočo vejico

Opis Omogočite to možnost, če želite v jedro procesorja dodati enoto s plavajočo vejico (razširitev »F«).

Omogoči napovedovanje vej

Omogoči statično napovedovanje vej (nazaj izvedeno in naprej ni izvedeno) za navodila za vejo.

Vrednost družbene odgovornosti mhartid

· Privzeta vrednost registra Hart ID (mhartid) je 0. · Dodelite vrednost med 0 in 4094. · Združljivo z Altera FPGA Avalon Mutex Core HAL API.

Onemogočite ukaze FSQRT in FDIV za FPU

· Odstranite operacije kvadratnega korena s plavajočo vejico (FSQRT) in deljenja s plavajočo vejico (FDIV) v FPU.
· Med izvajanjem uporabite emulacijo programske opreme za oba ukaza.

Povezane informacije Uporabniški priročnik za vgrajene periferne IP-naprave – Intel FPGA Avalon® Mutex Core

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 18

Pošlji povratne informacije

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime
726952 | 2025.07.16

2.1.1.3.2. Zavihek za odpravljanje napak

Tabela 12. Parametri zavihka za odpravljanje napak

Zavihek za odpravljanje napak

Opis

Omogoči odpravljanje napak
Omogoči ponastavitev iz modula za odpravljanje napak

2.1.1.3.3. Zavihek »Zaklepanje korakov« Tabela 13. Zavihek »Zaklepanje korakov«
Parametri Omogoči zaklepanje Privzeto obdobje časovne omejitve Omogoči razširjeni vmesnik za ponastavitev

Opis · Omogoči dvojedrni sistem Lockstep. · Privzeta vrednost programirljive časovne omejitve ob izhodu iz ponastavitve (med 0 in 255). · Omogoči izbirni vmesnik za razširjeno ponastavitev za razširjeni nadzor ponastavitve. · Ko je onemogočen, fRSmartComp izvaja osnovni nadzor ponastavitve.

2.1.1.3.4. Uporabite zavihek Zahteva za ponastavitev

Tabela 14. Uporaba parametra zavihka »Zahteva za ponastavitev«

Uporabite zavihek Zahteva za ponastavitev

Opis

Dodaj vmesnik za zahtevo za ponastavitev

· Omogočite to možnost, da odprete lokalna vrata za ponastavitev, kjer jih lahko lokalni glavni računalnik uporabi za sprožitev ponastavitve procesorja Nios V, ne da bi to vplivalo na druge komponente v sistemu procesorjev Nios V.
· Vmesnik za ponastavitev je sestavljen iz vhodnega signala resetreq in izhodnega signala ack.
· Ponastavitev jedra procesorja Nios V lahko zahtevate z uveljavitvijo signala resetreq.
· Signal resetreq mora ostati prisoten, dokler procesor ne potrdi signala potrditev. Če signal ne ostane prisoten, lahko procesor preide v nedeterministično stanje.
· Potrditev signala resetreq v načinu za odpravljanje napak nima vpliva na stanje procesorja.
· Procesor Nios V odgovori, da je bila ponastavitev uspešna, s potrditvijo signala ack.
· Po uspešni ponastavitvi procesorja se lahko potrditev signala ack ponovi večkrat v periodičnih intervalih, dokler se signal resetreq ne prekine.

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 19

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime
726952 | 2025.07.16

2.1.1.3.5. Zavihek Pasti, izjeme in prekinitve

Tabela 15.

Zavihek Pasti, izjeme in prekinitve, ko je možnost Omogoči krmilnik prekinitev na ravni jedra izklopljena

Zavihek Pasti, izjeme in prekinitve
Ponastavi agenta

Opis
· Pomnilnik, ki gosti vektor ponastavitve (naslov ponastavitve procesorja Nios V), kjer se nahaja koda za ponastavitev.
· Kot agent za ponastavitev lahko izberete kateri koli pomnilniški modul, ki je povezan z glavnim ukaznim sistemom procesorja Nios V in ga podpira zagonski tok procesorja Nios V.

Ponastavi odmik

· Določa odmik vektorja ponastavitve glede na osnovni naslov izbranega agenta za ponastavitev. · Oblikovalec platforme samodejno določi privzeto vrednost za odmik ponastavitve.

Omogoči krmilnik prekinitev na ravni jedra (CLIC)

· Omogočite CLIC za podporo preventivnih prekinitev in nastavljivega pogoja za sprožitev prekinitve.
· Ko je omogočeno, lahko konfigurirate število prekinitev platforme, nastavite pogoje sprožilca in nekatere prekinitve označite kot preventivne.

Senčni register prekinitvenega načina Files

Določite tipe prekinitev kot Neposredna ali Vektorska. Omogoči senčni register, da zmanjšate preklapljanje konteksta ob prekinitvi.

Tabela 16.

Pasti, izjeme in prekinitve, ko je vklopljena možnost »Omogoči krmilnik prekinitev na ravni jedra«

Pasti, izjeme in prekinitve

Opisi

Ponastavi agenta
Ponastavi odmik
Omogoči krmilnik prekinitev na ravni jedra (CLIC)

· Pomnilnik, ki gosti vektor ponastavitve (naslov ponastavitve procesorja Nios V), kjer se nahaja koda za ponastavitev.
· Kot agent za ponastavitev lahko izberete kateri koli pomnilniški modul, ki je povezan z glavnim ukaznim sistemom procesorja Nios V in ga podpira zagonski tok procesorja Nios V.
· Določa odmik vektorja ponastavitve glede na osnovni naslov izbranega agenta za ponastavitev. · Oblikovalec platforme samodejno določi privzeto vrednost za odmik ponastavitve.
· Omogočite CLIC za podporo preventivnih prekinitev in nastavljivih pogojev za sprožitev prekinitve. · Ko je omogočeno, lahko konfigurirate število prekinitev platforme, nastavite pogoje za sprožitev,
in nekatere prekinitve označite kot preventivne.

Način prekinitve

· Določite tipe prekinitev kot neposredne, vektorske ali CLIC.

· Omogočite senčni register za zmanjšanje preklapljanja konteksta ob prekinitvi.
· Ponuja dva pristopa:
— Število nivojev prekinitev CLIC
— Število nivojev prekinitev CLIC – 1: Ta možnost je uporabna, kadar želite število registrov file kopije, ki se prilegajo natančnemu številu blokov M20K ali M9K.
· Omogočite procesorju Nios V uporabo senčnega registra fileki zmanjšajo stroške preklapljanja konteksta ob prekinitvi.
Za več informacij o senčnem registru fileZa več informacij glejte referenčni priročnik za procesor Nios V.

Število virov prekinitev platforme

· Določa število prekinitev platforme med 16 in 2048.
Opomba: CLIC podpira do 2064 prekinitvenih vhodov, prvih 16 prekinitvenih vhodov pa je povezanih tudi z osnovnim krmilnikom prekinitev.

Poravnava vektorske tabele CLIC

· Samodejno določeno glede na število virov prekinitev platforme. · Če uporabite poravnavo, ki je pod priporočeno vrednostjo, CLIC poveča logiko
kompleksnost z dodajanjem dodatnega seštevalnika za izvajanje vektorskih izračunov. · Če uporabite poravnavo, ki je pod priporočeno vrednostjo, to povzroči povečano
logična kompleksnost v CLIC.
nadaljevanje ...

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 20

Pošlji povratne informacije

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime
726952 | 2025.07.16

Pasti, izjeme in prekinitve
Število nivojev prekinitev
Število prioritet prekinitev na raven
Nastavljiva polarnost prekinitev, podpora za prekinitve, sprožene ob robu

Opisi
· Določa število nivojev prekinitev z dodatno nivojem 0 za kodo aplikacije. Prekinitve višjega nivoja lahko prekinejo (predhodijo) delujoči rutinski program za prekinitev nižjega nivoja.
· Ker so edine možnosti za prekinitve neničelne ravni prekinitev, je aplikacijska koda vedno na najnižji ravni 0. Opomba: Konfiguracija ravni in prioritete prekinitve med izvajanjem se izvede v enem samem 8-bitnem registru. Če je število ravni prekinitev 256, ni mogoče konfigurirati prioritete prekinitve med izvajanjem. V nasprotnem primeru je največje število konfiguriranih prioritet 256 / (število ravni prekinitev – 1).
· Določa število prioritet prekinitev, ki jih CLIC uporablja za določitev vrstnega reda, v katerem se kličejo obdelovalci prekinitev brez predhodnega aktiviranja. Opomba: Združevanje binarnih vrednosti izbrane ravni prekinitev in izbrane prioritete prekinitev mora biti manjše od 8 bitov.
· Omogoča konfiguracijo polaritete prekinitev med izvajanjem. · Privzeta polarnost je pozitivna polarnost.
· Omogoča konfiguriranje pogoja za sprožitev prekinitve med izvajanjem, tj. sproženje ob visoki ravni ali sproženje ob pozitivnem robu (ko je polarnost prekinitve pozitivna v Nastavljivi polarnosti prekinitve).
· Privzeti sprožilni pogoj je prekinitev, sprožena zaradi nivoja.

Opomba:

Sorodne informacije Referenčni priročnik za procesor Nios® V

2.1.1.3.6. Zavihek Konfiguracije pomnilnika

Tabela 17. Parametri zavihka Konfiguracija pomnilnika

Kategorija

Zavihek Konfiguracija pomnilnika

Opis

Predpomnilniki

Velikost predpomnilnika podatkov

· Določa velikost predpomnilnika podatkov. · Veljavne velikosti so od 0 kilobajtov (KB) do 16 KB. · Izklopi predpomnilnik podatkov, ko je velikost 0 KB.

Velikost predpomnilnika ukazov

· Določa velikost predpomnilnika ukazov. · Veljavne velikosti so od 0 KB do 16 KB. · Izklopi predpomnilnik ukazov, ko je velikost 0 KB.

Periferna regija A in B

Velikost

· Določa velikost perifernega območja.
· Veljavne velikosti so od 64 KB do 2 gigabajtov (GB) ali Brez. Če izberete Brez, onemogočite periferno območje.

Osnovni naslov

· Določa osnovni naslov periferne regije po izbiri velikosti.
· Vsi naslovi v periferni regiji omogočajo dostop do podatkov, ki jih ni mogoče predpomniti.
· Osnovni naslov periferne regije mora biti poravnan z velikostjo periferne regije.

Tesno povezani spomini

Velikost

· Določa velikost tesno povezanega pomnilnika. — Veljavne velikosti so od 0 MB do 512 MB.

Inicializacija osnovnega naslova File

· Določa osnovni naslov tesno sklopljenega pomnilnika. · Določa inicializacijo file za tesno povezan pomnilnik.

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 21

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime
726952 | 2025.07.16

Opomba:

V procesorskem sistemu Nios V z omogočenim predpomnilnikom morate sistemske periferne naprave postaviti znotraj periferne regije. Periferne regije lahko uporabite za definiranje transakcije, ki je ni mogoče predpomniti, za periferne naprave, kot so UART, PIO, DMA in druge.

2.1.1.3.7. Zavihek ECC

Tabela 18. Zavihek ECC
ECC omogoča zaznavanje napak in poročanje o stanju
Omogoči korekcijo posameznega bita

Opis
· Omogočite to možnost, da uporabite funkcijo ECC za notranje bloke RAM-a procesorja Nios V. · Funkcije ECC zaznajo napake do 2 bitov in se odzovejo na podlagi naslednjega vedenja:
— Če gre za popravljivo enobitno napako in je možnost »Omogoči popravek enega bita« izklopljena, procesor nadaljuje z delovanjem po popravku napake v procesorskem cevovodu. Vendar se popravek ne odraža v izvornih pomnilnikih.
— Če gre za popravljivo enobitno napako in je možnost »Omogoči korekcijo enega bita« vklopljena, procesor nadaljuje z delovanjem po odpravi napake v procesorskem cevovodu in izvornih pomnilnikih.
— Če gre za nepopravljivo napako, procesor ustavi svoje delovanje.
Omogoči korekcijo enega bita na vgrajenih pomnilniških blokih v jedru.

2.1.1.3.8. Zavihek z navodili po meri

Opomba:

Ta zavihek je na voljo samo za procesorsko jedro Nios V/g.

Tabela vmesnika strojne opreme za navodila po meri Nios V
Tabela makrov programske opreme za navodila po meri Nios V

Opis
· Procesor Nios V uporablja to tabelo za definiranje svojih vmesnikov upravljalnika ukazov po meri.
· Definirani vmesniki upravljalnika ukazov po meri so enolično kodirani z operacijsko kodo (CUSTOM0-3) in 3 biti funkcije funct7[6:4].
· Določite lahko do skupno 32 posameznih vmesnikov za upravljanje ukazov po meri.
· Procesor Nios V uporablja to tabelo za definiranje kodiranja programske opreme za ukaze po meri za definirane vmesnike upravljalnika ukazov po meri.
· Za vsako definirano kodiranje programske opreme za ukaze po meri se mora kodiranje operacijske kode (CUSTOM0-3) in 3 biti funkcije funct7[6:4] ujemati z definiranim kodiranjem vmesnika upravljalnika ukazov po meri v tabeli vmesnika strojne opreme za ukaze po meri.
· Za definiranje dodatnega kodiranja za dano navodilo po meri lahko uporabite funct7[6:4], funct7[3:0] in funct3[2:0] ali pa jih določite kot X-je, ki jih je treba posredovati kot dodatne argumente navodil.
· Procesor Nios V zagotavlja definirana kodiranja programske opreme za ukaze po meri kot generirane makre C v datoteki system.h in sledi formatu ukazov RISC-V tipa R.
· Mnemotehnike se lahko uporabijo za definiranje imen po meri za: — Ustvarjene makre C v datoteki system.h.
— Ustvarjeni mnemoniki za odpravljanje napak GDB v datoteki custom_instruction_debug.xml.

Povezane informacije
AN 977: Navodila po meri za procesor Nios V Za več informacij o navodilih po meri, ki vam omogočajo, da procesor Nios® V prilagodite potrebam določene aplikacije.

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 22

Pošlji povratne informacije

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime 726952 | 2025.07.16. XNUMX. XNUMX
2.1.2. Določanje zasnove sistemskih komponent
Z oblikovalnikom platforme določite strojne značilnosti procesorskega sistema Nios V in dodajte želene komponente. Naslednji diagram prikazuje osnovno zasnovo procesorskega sistema Nios V z naslednjimi komponentami: · Procesorsko jedro Nios V · Vgrajeni pomnilnik · JTAG UART · Intervalni časovnik (neobvezno)(1)
Ko je v sistem Platform Designer dodan nov pomnilnik na čipu, izvedite sinhronizacijo sistemskih informacij, da se dodane komponente pomnilnika odražajo v ponastavitvi. Lahko pa omogočite samodejno sinhronizacijo v Platform Designerju, da se samodejno odražajo najnovejše spremembe komponent.
Slika 11. Pramppovezava procesorja Nios V z drugimi perifernimi napravami v oblikovalniku platform

(1) V oblikovalniku platform lahko uporabite funkcije notranjega časovnika Nios V za zamenjavo zunanjega intervalnega časovnika.

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 23

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime
726952 | 2025.07.16
Prav tako morate v sistemu Platform Designer definirati operacijske zatiče, ki jih želite izvoziti kot kanale. Na primerampPravilen seznam pinov za delovanje sistema FPGA je opredeljen spodaj, vendar ni omejen na:
· Ura
· Ponastaviti
· Vhodno/izhodni signali
2.1.3. Določanje baznih naslovov in prioritet zahtev za prekinitev
Če želite določiti, kako komponente, dodane v zasnovi, medsebojno delujejo in tvorijo sistem, morate vsaki komponenti agenta dodeliti osnovne naslove in za J dodeliti prioritete zahtev za prekinitev (IRQ).TAG UART in intervalni časovnik. Oblikovalec platforme ponuja ukaz – Dodeli osnovne naslove – ki samodejno dodeli ustrezne osnovne naslove vsem komponentam v sistemu. Vendar pa lahko osnovne naslove prilagodite glede na svoje potrebe.
Sledijo nekatera navodila za dodeljevanje osnovnih naslovov:
· Jedro procesorja Nios V ima 32-bitni razpon naslovov. Za dostop do komponent agenta mora biti njihov osnovni naslov med 0x00000000 in 0xFFFFFFFF.
· Programi Nios V uporabljajo simbolne konstante za sklicevanje na naslove. Ni vam treba izbrati vrednosti naslovov, ki si jih je enostavno zapomniti.
· Vrednosti naslovov, ki razlikujejo komponente le z enobitno razliko v naslovu, ustvarjajo učinkovitejšo strojno opremo. Ni vam treba zgostiti vseh osnovnih naslovov v najmanjši možni obseg naslovov, ker lahko zgostitev ustvari manj učinkovito strojno opremo.
· Oblikovalec platforme ne poskuša poravnati ločenih pomnilniških komponent v sosednjem pomnilniškem območju. Na primerampČe želite, da je več komponent pomnilnika na čipu naslovljivih kot eno sosednje pomnilniško območje, morate izrecno dodeliti osnovne naslove.
Oblikovalec platform ponuja tudi ukaz za avtomatizacijo – Dodeli številke prekinitev, ki povezuje signale IRQ za ustvarjanje veljavnih rezultatov strojne opreme. Vendar pa učinkovito dodeljevanje IRQ-jev zahteva razumevanje celotnega odzivnega vedenja sistema. Oblikovalec platform ne more podati utemeljenih ugibanj o najboljši dodelitvi IRQ-jev.
Najnižja vrednost IRQ ima najvišjo prioriteto. V idealnem sistemu Altera priporoča, da ima časovna komponenta IRQ najvišjo prioriteto, tj. najnižjo vrednost, da se ohrani natančnost tikanja sistemske ure.
V nekaterih primerih lahko dodelite višjo prioriteto perifernim napravam v realnem času (kot so grafični krmilniki), kar zahteva višjo stopnjo prekinitev kot komponente časovnika.
Povezane informacije
Uporabniški priročnik za Quartus Prime Pro Edition: Več informacij o ustvarjanju sistema z oblikovalnikom platform.

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 24

Pošlji povratne informacije

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime 726952 | 2025.07.16. XNUMX. XNUMX
2.2 Integracija sistema za oblikovanje platform v projekt Quartus Prime
Po generiranju zasnove sistema Nios V v orodju Platform Designer izvedite naslednje naloge za integracijo sistemskega modula Nios V v projekt zasnove Quartus Prime FPGA. · Ustvarite instanco sistemskega modula Nios V v projektu Quartus Prime · Povežite signale iz sistemskega modula Nios V z drugimi signali v logiki FPGA · Dodelite lokacijo fizičnih pinov · Omejite zasnovo FPGA
2.2.1. Izdelava instance sistemskega modula procesorja Nios V v projektu Quartus Prime
Oblikovalec platform ustvari entiteto zasnove sistemskega modula, ki jo lahko instancirate v Quartus Prime. Način instanciranja sistemskega modula je odvisen od metode vnosa zasnove za celoten projekt Quartus Prime. Na primerampČe ste za vnos načrta uporabljali Verilog HDL, ustvarite instanco sistemskega modula, ki temelji na Verilogu. Če za vnos načrta raje uporabite metodo blokovnega diagrama, ustvarite instanco simbola sistemskega modula .bdf. file.
2.2.2. Povezovanje signalov in dodeljevanje fizičnih lokacij pinov
Če želite povezati svojo zasnovo Altera FPGA z zasnovo na ravni tiskanega vezja, opravite naslednja opravila: · Določite najvišjo raven file za vašo zasnovo in signale za povezavo z zunanjim Altero
Priključki naprave FPGA. · Preberite, katere priključke priključiti, v priročniku za načrtovanje na ravni plošče ali
sheme. · Dodelite signale v najvišji ravni zasnovi vratom na vaši napravi Altera FPGA z pin
orodja za dodeljevanje nalog.
Vaš sistem Platform Designer je lahko zasnova najvišje ravni. Vendar pa lahko Altera FPGA vključuje tudi dodatno logiko glede na vaše potrebe in tako uvaja prilagojeno zasnovo najvišje ravni. fileNajvišja raven file Povezuje signale sistemskega modula procesorja Nios V z drugo logiko zasnove FPGA Altera.
Povezane informacije Uporabniški priročnik za Quartus Prime Pro Edition: Omejitve oblikovanja
2.2.3. Omejevanje zasnove FPGA Altera
Pravilna zasnova sistema Altera FPGA vključuje omejitve zasnove, ki zagotavljajo, da zasnova izpolnjuje zahteve glede časovnega zaprtja in drugih logičnih omejitev. Zasnovo Altera FPGA morate omejiti tako, da te zahteve izrecno izpolnjuje, z uporabo orodij, ki so na voljo v programski opremi Quartus Prime ali pri ponudnikih EDA tretjih oseb. Programska oprema Quartus Prime uporablja podane omejitve med fazo prevajanja, da doseže optimalne rezultate namestitve.

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 25

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime
726952 | 2025.07.16
Sorodne informacije · Uporabniški priročnik za Quartus Prime Pro Edition: Omejitve zasnove · Partnerji EDA drugih proizvajalcev · Uporabniški priročnik za Quartus Prime Pro Edition: Analizator časovnega usklajevanja
2.3. Načrtovanje pomnilniškega sistema procesorja Nios V
V tem razdelku so opisane najboljše prakse za izbiro pomnilniških naprav v vgrajenem sistemu Platform Designer s procesorjem Nios V in doseganje optimalne zmogljivosti. Pomnilniške naprave igrajo ključno vlogo pri izboljšanju splošne zmogljivosti vgrajenega sistema. Vgrajeni sistemski pomnilnik shranjuje programska navodila in podatke.
2.3.1. Hlapni pomnilnik
Glavna razlika med vrstami pomnilnika je nestanovitnost. Nestanovitni pomnilnik hrani svojo vsebino le, dokler je pomnilniška naprava pod napetostjo. Takoj ko napajanje prekinete, pomnilnik izgubi svojo vsebino.
ExampManj hlapnega pomnilnika so RAM, predpomnilnik in registri. To so hitre vrste pomnilnika, ki povečajo zmogljivost delovanja. Altera priporoča, da naložite in izvedete navodila procesorja Nios V v RAM-u ter za optimalno delovanje združite jedro Nios V IP z vgrajenim pomnilnikom IP ali zunanjim pomnilniškim vmesnikom IP.
Za izboljšanje zmogljivosti lahko odpravite dodatne komponente prilagajanja Platform Designerja tako, da vrsto ali širino vmesnika upravljalnika podatkov procesorja Nios V uskladite z zagonskim RAM-om. Na primerampTorej, lahko konfigurirate On-Chip Memory II z 32-bitnim vmesnikom AXI-4, ki se ujema z vmesnikom upravljalnika podatkov Nios V.
Sorodne informacije · Vmesniki zunanjega pomnilnika Center za podporo IP · Pomnilnik na čipu (RAM ali ROM) Altera FPGA IP · Pomnilnik na čipu II (RAM ali ROM) Altera FPGA IP · Aplikacija procesorja Nios V Izvajanje na mestu iz OCRAM-a na strani 54
2.3.1.1 Konfiguracija pomnilnika na čipu RAM ali ROM
IP-je pomnilnika Altera FPGA na čipu lahko konfigurirate kot RAM ali ROM. · RAM omogoča branje in pisanje ter je nestanovitne narave. Če ste
Pri zagonu procesorja Nios V iz vgrajenega RAM-a morate zagotoviti, da se vsebina zagona ohrani in da se v primeru ponastavitve med izvajanjem ne poškoduje. · Če se procesor Nios V zaganja iz ROM-a, morebitna programska napaka v procesorju Nios V ne more pomotoma prepisati vsebine vgrajenega pomnilnika. S tem se zmanjša tveganje za poškodbe zagonske programske opreme.
Povezane informacije · Pomnilnik na čipu (RAM ali ROM) Altera FPGA IP · Pomnilnik na čipu II (RAM ali ROM) Altera FPGA IP · Aplikacija procesorja Nios V se izvaja na mestu iz OCRAM-a na strani 54

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 26

Pošlji povratne informacije

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime 726952 | 2025.07.16. XNUMX. XNUMX
2.3.1.2 Predpomnilniki
Vgrajeni pomnilniki se zaradi nizke latence pogosto uporabljajo za izvajanje funkcionalnosti predpomnilnika. Procesor Nios V uporablja vgrajeni pomnilnik za predpomnilnike ukazov in podatkov. Omejena zmogljivost vgrajenega pomnilnika običajno ni problem za predpomnilnike, ker so običajno majhni.
Predpomnilniki se običajno uporabljajo v naslednjih pogojih:
· Običajni pomnilnik se nahaja zunaj čipa in ima daljši čas dostopa kot pomnilnik na čipu.
· Oddelki programske kode, ki so kritični za delovanje, se lahko prilegajo predpomnilniku ukazov, kar izboljša delovanje sistema.
· Najpogosteje uporabljeni del podatkov, ki je ključnega pomena za delovanje, se lahko shrani v predpomnilnik podatkov, kar izboljša delovanje sistema.
Omogočanje predpomnilnikov v procesorju Nios V ustvari hierarhijo pomnilnika, ki zmanjša čas dostopa do pomnilnika.
2.3.1.2.1. Periferna regija
IP-naslovov vgrajenih perifernih naprav, kot so UART, I2C in SPI, ne smete predpomniti. Predpomnilnik je zelo priporočljiv za zunanje pomnilnike, na katere vpliva dolg čas dostopa, medtem ko so notranji pomnilniki na čipu lahko izključeni zaradi njihovega kratkega časa dostopa. IP-naslovov vgrajenih perifernih naprav, kot so UART, I2C in SPI, ne smete predpomniti, razen pomnilnikov. To je pomembno, ker dogodki iz zunanjih naprav, kot so agentske naprave, ki posodabljajo mehke IP-naslove, niso zajeti v predpomnilnik procesorja in jih procesor posledično ne prejme. Posledično lahko ti dogodki ostanejo neopaženi, dokler ne izpraznite predpomnilnika, kar lahko povzroči neželeno vedenje v vašem sistemu. Skratka, pomnilniško preslikano območje IP-naslovov vgrajenih perifernih naprav ni mogoče predpomniti in mora biti znotraj perifernih območij procesorja.
Če želite nastaviti obrobno območje, sledite tem korakom:
1. Odprite sistemski naslovni zemljevid v oblikovalniku platforme.
2. Poiščite naslovni zemljevid upravitelja navodil in upravitelja podatkov procesorja.
3. Prepoznajte periferne naprave in pomnilnike v vašem sistemu.
Slika 12. Prample naslovnega zemljevida

Opomba: Modre puščice kažejo na pomnilnike. 4. Združite periferne naprave:
a. Pomnilnik kot predpomnilnik b. Periferne naprave kot nepredpomnilnik

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 27

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime
726952 | 2025.07.16

Tabela 19. Predpomnilniško in nepredpomnilniško območje

Podrejeni

Zemljevid naslovov

Stanje

Periferna regija

Velikost

Osnovni naslov

user_application_mem.s1

0x0 ~ 0x3ffff

Predpomnilnik

N/A

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Nepredpomni se Predpomni se

65536 bajtov Ni na voljo

0x40000 N/A

bootcopier_ram.s1 cpu.timer_sw_agent poštni predal.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Predpomni se Nepredpomni se Nepredpomni se

144 bajtov (najmanjša velikost je 65536 bajtov)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

Nepredpomni se

uart.avalon_jtag_suženj

0x54088 ~ 0x5408f

Nepredpomni se

5. Poravnajte obrobna območja z njihovimi specifičnimi velikostmi:
· Za exampČe je velikost 65536 bajtov, to ustreza 0x10000 bajtom. Zato mora biti dovoljeni osnovni naslov večkratnik števila 0x10000.
· CPU.dm_agent uporablja osnovni naslov 0x40000, ki je večkratnik 0x10000. Posledično periferna regija A z velikostjo 65536 bajtov in osnovnim naslovom 0x40000 izpolnjuje zahteve.
· Osnovni naslov zbirke nepredpomnilnih območij pri 0x54000 ni večkratnik števila 0x10000. Dodeliti jih morate na 0x60000 ali drug večkratnik števila 0x10000. Tako periferno območje B, ki ima velikost 65536 bajtov in osnovni naslov 0x60000, izpolnjuje merila.

Tabela 20. Predpomnilniško in nepredpomnilniško območje s ponovno dodelitvijo

Podrejeni

Zemljevid naslovov

Stanje

Periferna regija

Velikost

Osnovni naslov

user_application_mem.s1

0x0 ~ 0x3ffff

Predpomnilnik

N/A

cpu.dm_agent

0x40000 ~ 0x4ffff

Nepredpomniljivih 65536 bajtov

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

Predpomnilnik

N/A

bootcopier_ram.s1 cpu.timer_sw_agent poštni predal.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Predpomni se Nepredpomni se Nepredpomni se Nepredpomni se

144 bajtov (najmanjša velikost je 65536 bajtov)

0x60000

uart.avalon_jtag_suženj

0x60088 ~ 0x6008f

Nepredpomni se

2.3.1.3. Tesno sklopljen pomnilnik
Tesno sklopljeni pomnilniki (TCM) so implementirani z uporabo pomnilnika na čipu, saj jih njihova nizka latenca zelo prilagaja tej nalogi. TCM so pomnilniki, preslikani v tipičen naslovni prostor, vendar imajo namenski vmesnik do mikroprocesorja in visokozmogljive lastnosti predpomnilnika z nizko latenco. TCM zagotavlja tudi podrejeni vmesnik za zunanji gostitelj. Procesor in zunanji gostitelj imata enako raven dovoljenj za upravljanje TCM.

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 28

Pošlji povratne informacije

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime
726952 | 2025.07.16

Opomba:

Ko so podrejena vrata TCM povezana z zunanjim gostiteljem, se lahko prikažejo z drugačnim osnovnim naslovom, kot je osnovni naslov, dodeljen v jedru procesorja. Altera priporoča, da oba naslova uskladite z isto vrednostjo.

2.3.1.4. Vmesnik zunanjega pomnilnika (EMIF)
EMIF (zunanji pomnilniški vmesnik) deluje podobno kot SRAM (statični pomnilnik z naključnim dostopom), vendar je dinamičen in zahteva redno osveževanje za ohranjanje svoje vsebine. Dinamične pomnilniške celice v EMIF so veliko manjše od statičnih pomnilniških celic v SRAM, kar ima za posledico večjo zmogljivost in cenejše pomnilniške naprave.
Poleg zahteve po osveževanju ima EMIF posebne zahteve glede vmesnika, ki pogosto zahtevajo specializirano strojno opremo krmilnika. Za razliko od SRAM-a, ki ima fiksen nabor naslovnih linij, EMIF organizira svoj pomnilniški prostor v banke, vrstice in stolpce. Preklapljanje med bankami in vrsticami povzroča nekaj režijskih stroškov, zato morate za učinkovito uporabo EMIF skrbno razporediti dostope do pomnilnika. EMIF tudi multipleksira naslove vrstic in stolpcev prek istih naslovnih linij, kar zmanjša število pinov, potrebnih za dano velikost EMIF.
Hitrejše različice EMIF, kot so DDR, DDR2, DDR3, DDR4 in DDR5, nalagajo stroge zahteve glede integritete signala, ki jih morajo upoštevati oblikovalci tiskanih vezij.
Naprave EMIF se uvrščajo med najbolj stroškovno učinkovite in visokozmogljive vrste RAM-a, zaradi česar so priljubljena možnost. Ključna komponenta vmesnika EMIF je IP-naslov EMIF, ki upravlja naloge, povezane z multipleksiranjem naslovov, osveževanjem in preklapljanjem med vrsticami in bankami. Ta zasnova omogoča preostalemu sistemu dostop do EMIF, ne da bi bilo treba razumeti njegovo notranjo arhitekturo.

Sorodne informacije Vmesniki zunanjega pomnilnika Center za podporo IP

2.3.1.4.1. Naslov IP razširitvenega razpona
Razširitveni modul za naslove Altera FPGA IP omogoča gostiteljskim vmesnikom s pomnilniško mapo dostop do večje ali manjše mape naslovov, kot jo omogoča širina njihovih naslovnih signalov. Razširitveni modul za naslove IP razdeli naslovljiv prostor v več ločenih oken, tako da lahko gostitelj dostopa do ustreznega dela pomnilnika skozi okno.
Razširjevalnik obsega naslovov ne omejuje širine gostitelja in agenta na 32-bitno in 64-bitno konfiguracijo. Razširjevalnik obsega naslovov lahko uporabite z okni naslovov od 1 do 64 bitov.

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 29

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime
726952 | 2025.07.16

Slika 13. Podaljšek naslovnega razpona Altera FPGA IP
Naslov agenta

Razširitev naslovnega razpona

Tabela preslikav
Krmilna vrata A

…

Krmilni register 0 Krmilni register Z-1

Razširjeni naslov gostitelja H

Povezane informacije
Uporabniški priročnik za Quartus® Prime Pro Edition: Oblikovalec platforme Za več informacij glejte temo Podaljšek razpona naslovov Intel® FPGA IP.

2.3.1.4.2. Uporaba razširitvenega IP-ja naslovnega razpona s procesorjem Nios V
32-bitni procesor Nios V lahko naslovi do 4 GB razpona naslovov. Če EMIF vsebuje več kot 4 GB pomnilnika, preseže največji podprti razpon naslovov, zaradi česar sistem Platform Designer deluje napačno. Za rešitev te težave je potreben IP-naslov Address Span Extender, ki razdeli en sam naslovni prostor EMIF na več manjših oken.
Altera priporoča, da upoštevate naslednje parametre.

Tabela 21. Parametri razširitvenega razpona naslovov

Parameter

Priporočene nastavitve

Širina podatkovne poti
Širina razširjenega glavnega bajtnega naslova

Izberite 32-bitno različico, kar ustreza 32-bitnemu procesorju. Odvisno od velikosti pomnilnika EMIF.

Širina naslova podrejene besede Širina števila izbruhov

Izberite 2 GB ali manj. Preostali obseg naslovov procesorja Nios V je rezerviran za druge vgrajene mehke IP-je.
Začnite z 1 in postopoma povečujte to vrednost, da izboljšate učinkovitost.

Število podoken

Izberite 1 podokno, če povezujete EMIF s procesorjem Nios V kot pomnilnik za ukaze in podatke ali oboje. Preklapljanje med več podokni, medtem ko procesor Nios V izvaja iz EMIF, je nevarno.

Omogoči vrata za nadzor podrejenih naprav

Onemogočite podrejena krmilna vrata, če EMIF povezujete s procesorjem Nios V kot pomnilnik za navodila in/ali podatke. Enako velja za število podoken.

Največje število čakajočih branj

Začnite z 1 in postopoma povečujte to vrednost, da izboljšate učinkovitost.

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 30

Pošlji povratne informacije

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime 726952 | 2025.07.16. XNUMX. XNUMX
Slika 14. Povezava upravljalnika ukazov in podatkov z razširjevalnikom naslovnega razpona

Slika 15. Preslikava naslovov

Upoštevajte, da lahko razširitveni modul za naslove dostopa do celotnega 8 GB pomnilniškega prostora EMIF. Vendar pa lahko procesor Nios V prek razširitvenega modula za naslove dostopa le do prvega 1 GB pomnilniškega prostora EMIF.

Slika 16. Poenostavljen blokovni diagram

Sistem oblikovalca platforme

Preostali 3 GB

Naslov procesorja Nios V

razpon je za vgrajene

NNioios sVV PProrocecsesosor r
M

mehki IP-ji v istem sistemu.
1 GB okno

Razpon naslovov

Podaljšek

Samo prvi 1 GB

Pomnilnik EMIF je povezan z Nios V

EMIF

procesor.

8 GB
S

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 31

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime
726952 | 2025.07.16
2.3.1.4.3. Določanje pomnilniške naprave povezovalnika razširitvenega pomnilnika naslovov 1. Določite razširitveni pomnilnik naslovov (EMIF) kot vektor ponastavitve. Vektor ponastavitve procesorja Nios V lahko dodelite tudi drugim pomnilnikom, kot so OCRAM ali bliskovne naprave.
Slika 17. Več možnosti kot vektor ponastavitve
Vendar pa urejevalnik paketov za podporo plošč (BSP) ne more samodejno registrirati razširitvenega modula za naslove (EMIF) kot veljaven pomnilnik. Glede na izbrano možnost se lahko pojavita dve različni situaciji, kot je prikazano na naslednjih slikah. Slika 18. Napaka BSP pri definiranju razširitvenega modula za naslove (EMIF) kot vektorja ponastavitve

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 32

Pošlji povratne informacije

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime 726952 | 2025.07.16. XNUMX. XNUMX
Slika 19. Manjkajoča EMIF pri definiranju drugih pomnilnikov kot vektorja ponastavitve

2. Razširitveni modul naslovnega razpona (EMIF) morate ročno dodati z možnostmi Dodaj pomnilniško napravo, Dodaj regijo pomnilnika povezovalnika in Dodaj preslikave odsekov povezovalnika na zavihku Skript povezovalnika BSP.
3. Sledite tem korakom:
a. Določite obseg naslovov razširitvenega obsega naslovov z uporabo pomnilniškega zemljevida (npr.ampNa naslednji sliki se uporablja razpon razširitvenega naslova od 0x0 do 0x3fff_ffff).
Slika 20. Zemljevid spomina

b. Kliknite Dodaj pomnilniško napravo in izpolnite glede na podatke v zemljevidu pomnilnika vaše zasnove: i. Ime naprave: emif_ddr4. Opomba: Prepričajte se, da ste kopirali isto ime iz zemljevida pomnilnika. ii. Osnovni naslov: 0x0 iii. Velikost: 0x40000000
c. Kliknite Dodaj, da dodate novo pomnilniško regijo povezovalnika:

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 33

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime
726952 | 2025.07.16

Tabela 22. Dodajanje pomnilniške regije povezovalnika

Koraki

Ponastavi vektor

emif_ddr4

Drugi spomini

Dodajte novo regijo pomnilnika povezovalnika z imenom reset. Dodajte novo regijo pomnilnika povezovalnika za

· Ime regije: ponastavi

emif_ddr4.

· Velikost regije: 0x20

· Ime regije: emif_ddr4

· Pomnilniška naprava: emif_ddr4

· Velikost regije: 0x40000000

· Odmik pomnilnika: 0x0

· Pomnilniška naprava: emif_ddr4

· Odmik pomnilnika: 0x0

Dodajte novo regijo pomnilnika povezovalnika za

preostali emif_ddr4.

· Ime regije: emif_ddr4

· Velikost regije: 0x3fffffe0

· Pomnilniška naprava: emif_ddr4

· Odmik pomnilnika: 0x20

Slika 21. Območje povezovalnika pri definiranju razširitvenega modula naslovnega razpona (EMIF) kot vektorja ponastavitve

Slika 22. Povezovalno območje pri definiranju drugih pomnilnikov kot vektorja ponastavitve
d. Ko je emif_ddr4 dodan v BSP, ga lahko izberete za kateri koli odsek povezovalnika.
Slika 23. Uspešno dodan razširjevalnik naslovnega razpona (EMIF)

e. Prezrite opozorilo o tem, da pomnilniška naprava emif_ddr4 ni vidna v zasnovi SOPC.
f. Nadaljujte z ustvarjanjem BSP.
Sorodne informacije Uvod v načine zagona procesorja Nios V na strani 51

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 34

Pošlji povratne informacije

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime 726952 | 2025.07.16. XNUMX. XNUMX
2.3.2 Nehlapni pomnilnik
Nehlapni pomnilnik ohrani svojo vsebino tudi po izklopu napajanja, zato je dobra izbira za shranjevanje informacij, ki jih mora sistem pridobiti po izklopu in vklopu sistema. Nehlapni pomnilnik običajno shranjuje zagonsko kodo procesorja, trajne nastavitve aplikacij in konfiguracijske podatke Altera FPGA. Čeprav ima nehlapni pomnilnik prednost ...tagDa bi ohranil podatke, ko izklopite napajanje, je v primerjavi z nehlapnim pomnilnikom veliko počasnejši in ima pogosto bolj zapletene postopke pisanja in brisanja. Nehlapni pomnilnik je običajno zagotovljeno izbrisljiv le določeno število krat, nato pa lahko odpove.
ExampMed nehlapne pomnilnike spadajo vse vrste bliskovnega pomnilnika, EPROM in EEPROM. Altera priporoča, da bitne tokove Altera FPGA in slike programov Nios V shranite v nehlapni pomnilnik ter kot zagonsko napravo za procesorje Nios V uporabite serijski bliskovni pomnilnik.
Povezane informacije
· Uporabniški priročnik za generični serijski bliskovni vmesnik Altera FPGA IP
· Uporabniški priročnik za odjemalca poštnega nabiralnika Altera FPGA IP · Uporabniški priročnik za uporabniški bliskovni pomnilnik MAX® 10: Jedro bliskovnega pomnilnika na čipu Altera FPGA IP
2.4. Najboljše prakse za merjenje časa in ponastavitev
Pomembno je razumeti, kako domena ure in ponastavitve procesorja Nios V komunicira z vsako periferno napravo, na katero se poveže. Preprost sistem procesorja Nios V se začne z eno samo domeno ure, pri sistemu z več domenami pa se lahko zaplete, ko se domena hitre ure sreča z domeno počasne ure. Upoštevati in razumeti morate zaporedje teh različnih domen po ponastavitvi in se prepričati, da ni nobenih subtilnih težav.
Za najboljšo prakso Altera priporoča namestitev procesorja Nios V in zagonskega pomnilnika v isto domeno ure. Procesorja Nios V ne sprostite iz ponastavitve v domeni hitre ure, ko se zažene iz pomnilnika, ki se nahaja v domeni zelo počasne ure, kar lahko povzroči napako pri pridobivanju ukazov. Morda boste potrebovali nekaj ročnega zaporedja, ki presega tisto, kar Platform Designer privzeto zagotavlja, in načrtujte topologijo sproščanja ponastavitve ustrezno glede na vaš primer uporabe. Če želite sistem ponastaviti, ko se zažene in nekaj časa deluje, uporabite enake premisleke za zaporedje ponastavitve sistema in zahtevo po inicializaciji po ponastavitvi.
2.4.1. Sistem JTAG Ura
Določanje omejitev ure v vsakem procesorskem sistemu Nios V je pomemben dejavnik pri zasnovi sistema in je potrebno za pravilnost in deterministično delovanje. Analizator časovnih omejitev Quartus Prime izvaja statično analizo časovnih omejitev, da potrdi časovno učinkovitost vse logike v vaši zasnovi z uporabo industrijske standardne metodologije omejitev, analize in poročanja.
Example 1. Osnovni 100 MHz takt z delovnim ciklom 50/50 in 16 MHz JTAG Ura
#******************************************************************** # Ustvari 100MHz takt #**************************************************************** create_clock -name {clk} -period 10 [get_ports {clk}] #************************ Ustvari 16MHz JTAG Ura #************************

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 35

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] Povezane informacije Kuharska knjiga analizatorja prime timinga Quartus
2.4.2. Vmesnik za zahtevo za ponastavitev
Procesor Nios V vključuje izbirno funkcijo zahteve za ponastavitev. Funkcija zahteve za ponastavitev je sestavljena iz signalov reset_req in reset_req_ack.
Če želite v oblikovalniku platforme omogočiti zahtevo za ponastavitev: 1. Zaženite urejevalnik parametrov IP procesorja Nios V. 2. V nastavitvi Uporabi zahtevo za ponastavitev vklopite možnost Dodaj vmesnik za zahtevo za ponastavitev.
možnost.
Slika 24. Omogočanje zahteve za ponastavitev procesorja Nios V
Signal reset_req deluje kot prekinitev. Ko uveljavite reset_req, zahtevate ponastavitev jedra. Jedro čaka, da se katera koli transakcija vodila zaključi. Na primerampČe torej obstaja čakajoča transakcija dostopa do pomnilnika, jedro počaka na popoln odgovor. Podobno jedro sprejme kateri koli čakajoči odgovor na ukaz, vendar po prejemu signala reset_req ne izda zahteve za ukaz.
Operacija ponastavitve je sestavljena iz naslednjega poteka: 1. Dokončanje vseh čakajočih operacij 2. Izpiranje notranjega cevovoda 3. Nastavitev programskega števca na vektor ponastavitve 4. Ponastavitev jedra Celotna operacija ponastavitve traja nekaj taktnih ciklov. Zahteva za reset_req mora ostati prisotna, dokler ni prisotna zahteva za reset_req_ack, kar pomeni, da je bila operacija ponastavitve jedra uspešno zaključena. Če tega ne storite, je stanje jedra nedeterministično.

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 36

Pošlji povratne informacije

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime 726952 | 2025.07.16. XNUMX. XNUMX
2.4.2.1. Tipični primeri uporabe
· Signal reset_req lahko uveljavite ob vklopu, da preprečite, da bi jedro procesorja Nios V začelo izvajati program iz svojega vektorja ponastavitve, dokler drugi gostitelji FPGA v sistemu ne inicializirajo zagonskega pomnilnika procesorja Nios V. V tem primeru lahko celoten podsistem doživi čisto strojno ponastavitev. Procesor Nios V je za nedoločen čas v stanju zahteve za ponastavitev, dokler drugi gostitelji FPGA ne inicializirajo zagonskega pomnilnika procesorja.
· V sistemu, kjer morate ponastaviti jedro procesorja Nios V, ne da bi pri tem motili preostali del sistema, lahko s signalom reset_req čisto zaustavite trenutno delovanje jedra in ponovno zaženete procesor iz vektorja ponastavitve, ko sistem sprosti signal reset_req_ack.
· Zunanji gostitelj lahko uporabi vmesnik za zahtevo ponastavitve za lažje izvajanje naslednjih nalog:
— Zaustavite trenutni program procesorjev Nios V.
— Naložite nov program v zagonski pomnilnik procesorja Nios V.
— Dovolite procesorju, da začne izvajati nov program.
Altera priporoča, da implementirate mehanizem časovne omejitve za spremljanje stanja signala reset_req_ack. Če procesorsko jedro Nios V pade v stanje neskončnega čakanja in se iz neznanega razloga zablokira, se reset_req_ack ne more uveljavljati v nedogled. Mehanizem časovne omejitve vam omogoča:
· Določite časovno omejitev za obnovitev in izvedite obnovitev sistema s ponastavitvijo na sistemski ravni.
· Izvedite ponastavitev na ravni strojne opreme.
2.4.3. Ponastavi izdani IP
Naprave Altera, ki temeljijo na SDM, uporabljajo vzporedno, sektorsko arhitekturo, ki porazdeli logiko jedrne strukture po več sektorjih. Altera priporoča, da kot enega od začetnih vhodov v vezje za ponastavitev uporabite IP-naslov Release Altera FPGA. Naprave, ki temeljijo na Intel® SDM, vključujejo naprave Stratix® 10 in Agilex™. Ta zahteva ne vpliva na naprave, ki temeljijo na krmilnih blokih.
Povezane informacije
AN 891: Uporaba ponastavitvenega sproščanja Altera FPGA IP
2.5. Dodelitev privzetega agenta
Oblikovalec platforme vam omogoča, da določite privzetega agenta, ki deluje kot privzeti agent za odzivanje na napake. Privzeti agent, ki ga določite, zagotavlja storitev odzivanja na napake za gostitelje, ki poskušajo dostopati do naslovnega zemljevida brez dekodiranja.
Naslednji scenariji sprožijo nedekodiran dogodek:
· Kršitev varnostnega stanja transakcije vodila
· Dostop transakcij do nedefiniranega območja pomnilnika
· Izjemni dogodek itd.

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 37

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime
726952 | 2025.07.16

Za obravnavo takšnih dogodkov je treba dodeliti privzetega agenta, pri katerem se nedefinirana transakcija preusmeri k privzetemu agentu in nato procesorju Nios V odgovori z napako.
Povezane informacije
· Uporabniški priročnik za Quartus Prime Pro Edition: Oblikovalec platforme. Določitev privzetega agenta
· Uporabniški priročnik za Quartus Prime Pro Edition: Oblikovalec platforme. Podrejeni odziv na napake Altera FPGA IP
· Github – Dodatne komponente za ponastavitev za Qsys

2.6. Dodelitev agenta UART za tiskanje
Tiskanje je uporabno za odpravljanje napak v programski aplikaciji in za spremljanje stanja sistema. Altera priporoča tiskanje osnovnih informacij, kot so sporočilo ob zagonu, sporočilo o napaki in napredek izvajanja programske aplikacije.
Izogibajte se uporabi funkcije knjižnice printf() v naslednjih okoliščinah: · Knjižnica printf() povzroči, da se aplikacija začasno ustavi, če noben gostitelj ne bere izhoda.
To velja za J.TAG Samo UART. · Knjižnica printf() porablja velike količine programskega pomnilnika.

2.6.1. Preprečevanje zastojev s strani JTAG UART

Tabela 23. Razlike med tradicionalnim UART in JTAG UART

Vrsta UART-a Tradicionalni UART

Opis
Prenaša serijske podatke ne glede na to, ali zunanji gostitelj posluša. Če noben gostitelj ne prebere serijskih podatkov, se podatki izgubijo.

JTAG UART

Zapiše poslane podatke v izhodni medpomnilnik in se za branje iz medpomnilnika zanaša na zunanji gostitelj, da ga izprazni.

JTAG Gonilnik UART čaka, ko je izhodni medpomnilnik poln. JTAG Gonilnik UART čaka, da zunanji gostitelj prebere izhodni medpomnilnik, preden zapiše nadaljnje podatke za prenos. Ta postopek preprečuje izgubo podatkov za prenos.
Ko pa odpravljanje napak sistema ni potrebno, na primer med produkcijo, se vgrajeni sistemi nameščajo brez gostiteljskega računalnika, povezanega z J.TAG UART. Če je sistem izbral JTAG Če je UART agent, lahko to povzroči zaustavitev sistema, ker ni priključen noben zunanji gostitelj.
Da bi preprečili zastoj zaradi JTAG UART, uporabite eno od naslednjih možnosti:

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 38

Pošlji povratne informacije

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime
726952 | 2025.07.16

Tabela 24. Preprečevanje zastojev z JTAG UART

Možnosti
Ni vmesnika in gonilnika UART
Uporabite drug UART vmesnik in gonilnik
Ohrani JTAG Vmesnik UART (brez gonilnika)

Med razvojem strojne opreme (v oblikovalniku platform)

Med razvojem programske opreme (v urejevalniku paketov za podporo plošče)

Odstrani J.TAG UART iz sistema

Konfigurirajte hal.stdin, hal.stdout in hal.stderr kot None.

Zamenjaj J.TAG UART z drugimi programskimi orodji Konfigurirajte hal.stdin, hal.stdout in hal.stderr

IP-naslov UART-a

z drugimi mehkimi UART IP-ji.

Ohrani JTAG UART v sistemu

· V urejevalniku paketov podpore plošče konfigurirajte hal.stdin, hal.stdout in hal.stderr kot None.
· Onemogoči JTAG Gonilnik UART na zavihku Gonilnik BSP.

2.7. JTAG Signali
Modul za odpravljanje napak procesorja Nios V uporablja JTAG vmesnik za prenos programske opreme ELF in odpravljanje napak v programski opremi. Ko odpravljate napake v svoji zasnovi z JTAG vmesnik, JTAG Signali TCK, TMS, TDI in TDO so implementirani kot del zasnove. Določanje JTAG Omejitve signalov v vsakem procesorskem sistemu Nios V so pomemben dejavnik pri zasnovi sistema in so potrebne za pravilnost in deterministično delovanje.
Altera priporoča, da je sistemska taktna frekvenca katere koli zasnove vsaj štirikrat večja od J.TAG taktna frekvenca za zagotovitev pravilnega delovanja jedra instrumentacije na čipu (OCI).
Povezane informacije · Kuharska knjiga analizatorja prime timinga Quartus®: JTAG Signali
Za več informacij o JTAG smernice za časovne omejitve. · KDB: Zakaj niosv-download ne uspe z necevovodnim procesorjem Nios® V/m pri
JTAG frekvenca 24MHz ali 16MHz?
2.8. Optimizacija delovanja sistema oblikovalca platform
Platform Designer ponuja orodja za optimizacijo delovanja sistemskih medsebojnih povezav za zasnove Altera FPGA.

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 39

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime
726952 | 2025.07.16
Slika 25. Optimizacija Examples

BivšiampSlika prikazuje naslednje korake:
1. Doda most cevovoda za zmanjšanje kritičnih poti z namestitvijo: a. Med upravljalnik navodil in njegove agente b. Med upravljalnik podatkov in njegove agente
2. Uporabite pravi dvojni vhodni RAM na čipu, pri čemer je vsak vhod namenjen upravljalniku navodil oziroma upravljalniku podatkov.

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 40

Pošlji povratne informacije

2. Zasnova strojne opreme procesorja Nios V s programsko opremo in oblikovalnikom platform Quartus Prime 726952 | 2025.07.16. XNUMX. XNUMX
Glejte spodnje povezave, ki predstavljajo tehnike za izkoriščanje razpoložljivih orodij in kompromise posamezne implementacije.
Sorodne informacije · Uporabniški priročnik za Quartus® Prime Pro Edition: Oblikovalec platform
Za več informacij glejte temo Optimizacija delovanja sistema Platform Designer. · Uporabniški priročnik za Quartus® Prime Standard Edition: Platform Designer Za več informacij glejte temo Optimizacija delovanja sistema Platform Designer.

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 41

726952 | 2025.07.16 Pošlji povratne informacije

3. Zasnova programskega sistema za procesor Nios V
To poglavje opisuje potek razvoja programske opreme za procesor Nios V in programska orodja, ki jih lahko uporabite pri razvoju vgrajenega sistema za načrtovanje. Vsebina služi kot pregleden pregled.view pred razvojem programskega sistema za procesor Nios V.
Slika 26. Potek načrtovanja programske opreme
Začetek

Generiranje BSP v oblikovalniku platform z uporabo urejevalnika BSP

Generiranje BSP z uporabo ukazne lupine Nios V
Generiranje gradnje aplikacije CMake File Uporaba ukazne lupine Nios V

Opomba:

Uvozite BSP in gradnjo aplikacije CMake File
Zgradite aplikacijo za procesor Nios V z uporabo
RiscFree IDE za Intel FPGA

Zgradite aplikacijo Nios V Processor z uporabo katerega koli
urejevalnik izvorne kode ukazne vrstice, CMake in Make
ukazi
Konec

Altera priporoča, da za razvoj programske opreme in odpravljanje napak uporabite razvojni komplet Altera FPGA ali prototipno ploščo po meri. Številne periferne naprave in funkcije na sistemski ravni so na voljo le, če vaša programska oprema deluje na dejanski plošči.

© Altera Corporation. Altera, logotip Altera, logotip »a« in druge blagovne znamke Altera so blagovne znamke družbe Altera Corporation. Altera si pridržuje pravico do sprememb izdelkov in storitev kadar koli brez predhodnega obvestila. Altera ne prevzema nobene odgovornosti ali obveznosti, ki izhajajo iz uporabe kakršnih koli informacij, izdelkov ali storitev, opisanih v tem dokumentu, razen če se Altera s tem izrecno pisno strinja. Strankam družbe Altera svetujemo, da si pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve. *Druga imena in blagovne znamke se lahko uveljavljajo kot last drugih.

3. Zasnova programske opreme za procesor Nios V 726952 | 2025.07.16. XNUMX. XNUMX
3.1. Postopek razvoja programske opreme za procesor Nios V
3.1.1. Projekt paketa za podporo upravnemu odboru
Projekt paketa za podporo plošče Nios V (BSP) je specializirana knjižnica, ki vsebuje sistemsko specifično podporno kodo. BSP zagotavlja programsko izvajalno okolje, prilagojeno za en procesor v strojnem sistemu procesorjev Nios V.
Programska oprema Quartus Prime ponuja urejevalnik paketov za podporo plošč Nios V in pripomočka niosv-bsp za spreminjanje nastavitev, ki nadzorujejo delovanje BSP-ja.
BSP vsebuje naslednje elemente: · plast abstrakcije strojne opreme · gonilnike naprav · izbirne programske pakete · izbirni operacijski sistem v realnem času
3.1.2. Aplikacijski projekt
Projekt aplikacije Nios VC/C++ ima naslednje značilnosti: · Sestavljen je iz zbirke izvorne kode in datoteke CMakeLists.txt.
— Datoteka CMakeLists.txt prevede izvorno kodo in jo poveže z BSP in eno ali več izbirnimi knjižnicami, da ustvari eno datoteko .elf. file
· Eden od virov files vsebuje funkcijo main(). · Vključuje kodo, ki kliče funkcije v knjižnicah in BSP-jih.
Altera ponuja orodje niosv-app v programski opremi Quartus Prime za ustvarjanje datoteke aplikacije CMakeLists.txt in integrirano razvojno okolje RiscFree za Altera FPGA za spreminjanje izvorne kode v okolju, ki temelji na Eclipse.
3.2. Razvojna orodja za vgrajene FPGA podjetja Altera
Procesor Nios V podpira naslednja orodja za razvoj programske opreme: · Grafični uporabniški vmesnik (GUI) – Grafična razvojna orodja, ki so na voljo v
Operacijski sistemi (OS) Windows* in Linux*. — Urejevalnik paketov za podporo plošč Nios V (urejevalnik Nios V BSP) — IDE Ashling RiscFree za Altera FPGA · Orodja ukazne vrstice (CLI) – Razvojna orodja, ki se zaženejo iz ukazne lupine Nios V. Vsako orodje ponuja svojo dokumentacijo v obliki pomoči, do katere lahko dostopate iz ukazne vrstice. Odprite ukazno lupino Nios V in vnesite naslednji ukaz: – pomoč pri view meni Pomoč. — Orodja Nios V Utilities — File Orodja za pretvorbo formatov — Druga orodja

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 43

3. Zasnova programske opreme za procesor Nios V 726952 | 2025.07.16. XNUMX. XNUMX

Tabela 25. Povzetek nalog orodij grafičnega uporabniškega vmesnika in orodij ukazne vrstice

Naloga

Orodje GUI

Orodje ukazne vrstice

Ustvarjanje BSP-ja

Urednik Nios V BSP

· V programski opremi Quartus Prime Pro Edition: niosv-bsp -c -s=<.qsys file> -t= [MOŽNOSTI] settings.bsp
· V programski opremi Quartus Prime Standard Edition: niosv-bsp -c -s=<.sopcinfo file> -t= [MOŽNOSTI] settings.bsp

Ustvarjanje BSP-ja z uporabo obstoječe datoteke .bsp file
Posodabljanje BSP-ja

Urejevalnik Nios V BSP Urejevalnik Nios V BSP

niosv-bsp -g [MOŽNOSTI] settings.bsp niosv-bsp -u [MOŽNOSTI] settings.bsp

Pregled BSP

Urednik Nios V BSP

niosv-bsp -q -E= [MOŽNOSTI] settings.bsp

Ustvarjanje aplikacije

–

niosv-app -a= -b= -s= fileimenik s> [MOŽNOSTI]

Ustvarjanje uporabniške knjižnice

–

niosv-app -l= -s= fileimenik s> -p= [MOŽNOSTI]

Spreminjanje aplikacije Spreminjanje uporabniške knjižnice Izdelava aplikacije

RiscFree IDE za Altera FPGA-je
RiscFree IDE za Altera FPGA-je
RiscFree IDE za Altera FPGA-je

Kateri koli urejevalnik izvorne kode v ukazni vrstici
Kateri koli urejevalnik izvorne kode v ukazni vrstici
· narediti · narediti

Gradnja uporabniške knjižnice

RiscFree IDE za Altera FPGA-je

· narediti · narediti

Prenos aplikacije ELF
Pretvorba datoteke .elf file

RiscFree IDE za Altera FPGA-je
–

niosv-prenos
· elf2flash · elf2hex

Povezane informacije
Uporabniški priročnik za integrirano razvojno okolje (IDE) Ashling RiscFree za Altera FPGA

3.2.1. Urejevalnik paketov podpore za plošče procesorjev Nios V
Z urejevalnikom BSP procesorja Nios V lahko izvajate naslednja opravila: · Ustvarjanje ali spreminjanje projekta BSP procesorja Nios V · Urejanje nastavitev, regij povezovalnikov in preslikav odsekov · Izbira programskih paketov in gonilnikov naprav.
Zmogljivosti urejevalnika BSP vključujejo zmožnosti pripomočkov niosv-bsp. Vsak projekt, ustvarjen v urejevalniku BSP, je mogoče ustvariti tudi s pripomočki ukazne vrstice.

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 44

Pošlji povratne informacije

3. Zasnova programske opreme za procesor Nios V 726952 | 2025.07.16. XNUMX. XNUMX

Opomba:

Za programsko opremo Quartus Prime Standard Edition glejte AN 980: Podpora za programsko opremo Quartus Prime za procesor Nios V, kjer so navedeni koraki za zagon grafičnega uporabniškega vmesnika urejevalnika BSP.

Če želite zagnati urejevalnik BSP, sledite tem korakom: 1. Odprite oblikovalnik platform in se pomaknite do File meni.
a. Če želite odpreti obstoječo nastavitev BSP file, kliknite Odpri ... b. Če želite ustvariti nov BSP, kliknite Nov BSP ... 2. Izberite zavihek Urejevalnik BSP in vnesite ustrezne podatke.

Slika 27. Zaženite urejevalnik BSP

Povezane informacije AN 980: Podpora za programsko opremo Quartus Prime za procesor Nios V
3.2.2. Razvojno okolje RiscFree za FPGA-je Altera
Razvojno okolje RiscFree za FPGA-je Altera je razvojno okolje, ki temelji na tehnologiji Eclipse, za procesor Nios V. Altera priporoča, da programsko opremo za procesor Nios V razvijete v tem razvojnem okolju iz naslednjih razlogov: · Funkcije so razvite in preverjene za združljivost z Nios V.
potek gradnje procesorja. · Opremljen z vsemi potrebnimi orodji in podpornimi orodji, ki vam omogočajo
za enostaven začetek razvoja procesorja Nios V.
Povezane informacije Integrirano razvojno okolje (IDE) Ashling RiscFree za uporabniški priročnik za FPGA-je Altera
3.2.3. Orodja Nios V Utilities
Programe Nios V lahko ustvarjate, spreminjate in gradite z ukazi, ki jih vnesete v ukazno vrstico ali vdelate v skript. Orodja ukazne vrstice Nios V, opisana v tem razdelku, so v Imenik /niosv/bin.

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 45

3. Zasnova programske opreme za procesor Nios V 726952 | 2025.07.16. XNUMX. XNUMX

Tabela 26. Orodja Nios V Utilities

Orodja ukazne vrstice

Povzetek

niosv-app niosv-bsp niosv-download niosv-shell niosv-stack-report

Za ustvarjanje in konfiguriranje projekta aplikacije.
Ustvarjanje ali posodabljanje nastavitev BSP file in ustvarite BSP files. Za prenos ELF file na procesor Nios® V.
Za odpiranje ukazne lupine Nios V. Za obveščanje o preostalem pomnilniškem prostoru, ki je na voljo vaši aplikaciji .elf za uporabo sklada ali kopice.

3.2.4. File Orodja za pretvorbo formatov

File Pretvorba formata je včasih potrebna pri prenosu podatkov iz enega pripomočka v drugega. file orodja za pretvorbo formatov so v
imenik za namestitev programske opreme>imenik /niosv/bin.

Tabela 27. File Orodja za pretvorbo formatov

Orodja ukazne vrstice elf2flash elf2hex

Povzetek Za prevod .elf file v format .srec za programiranje bliskovnega pomnilnika. Za prevajanje datoteke .elf file v format .hex za inicializacijo pomnilnika.

3.2.5. Druga orodja

Pri gradnji sistema, ki temelji na procesorju Nios V, boste morda potrebovali naslednja orodja ukazne vrstice. Ta orodja ukazne vrstice ponuja Intel v /quartus/bin ali pridobljeno iz
orodja odprte kode.

Tabela 28. Druga orodja ukazne vrstice

Orodja ukazne vrstice

Vrsta

Povzetek

juart-terminal

Zagotovljeno s strani Intela

Za spremljanje stdout in stderr ter za zagotavljanje vhodnih podatkov procesorju Nios® V
podsistem prek stdin. To orodje velja samo za JTAG UART IP, ko je povezan s procesorjem Nios® V.

openocd

Zagotovljeno s strani Intela Za izvajanje OpenOCD.

openocd-cfg-gen

Intelovo orodje · Za generiranje konfiguracije OpenOCD file. · Za prikaz JTAG indeks verižne naprave.

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 46

Pošlji povratne informacije

726952 | 2025.07.16 Pošlji povratne informacije
4. Rešitve za konfiguracijo in zagon procesorja Nios V
Procesor Nios V lahko konfigurirate tako, da zaganja in izvaja programsko opremo z različnih pomnilniških lokacij. Zagonski pomnilnik je bliskovni pomnilnik Quad Serial Peripheral Interface (QSPI), pomnilnik na čipu (OCRAM) ali tesno sklopljen pomnilnik (TCM).
Povezane informacije · Pogoji sprožilca ob vklopu na strani 193 · Sprožilci ob vklopu
Za več informacij o sprožilcih ob vklopu.
4.1. Uvod
Procesor Nios V podpira dve vrsti zagonskih procesov: · Izvajanje na mestu (XIP) z uporabo funkcije alt_load() · Program, kopiran v RAM z zagonskim kopirnikom. Razvoj vgrajenih programov Nios V temelji na plasti abstrakcije strojne opreme (HAL). HAL ponuja majhen program za zagonski nalagalnik (znan tudi kot zagonski kopirnik), ki ob zagonu kopira ustrezne odseke povezovalnika iz zagonskega pomnilnika na njihovo lokacijo med izvajanjem. Lokacije izvajalnega pomnilnika programa in podatkov lahko določite z upravljanjem nastavitev urejevalnika paketa podpore plošče (BSP). Ta razdelek opisuje: · Zagonski kopirnik procesorja Nios V, ki zažene vaš sistem procesorja Nios V v skladu z
izbira zagonskega pomnilnika · možnosti zagona procesorja Nios V in splošni potek · programske rešitve Nios V za izbrani zagonski pomnilnik
4.2. Povezovanje aplikacij
Ko ustvarite projekt procesorja Nios V, urejevalnik BSP ustvari dva povezovalnika, povezana s povezovalnikom. files: · linker.x: Ukaz povezovalnika file ki ga ustvarijo ustvarjene aplikacijefile uporablja
za ustvarjanje binarne datoteke .elf file. · linker.h: Vsebuje informacije o postavitvi pomnilnika povezovalnika. Vse spremembe nastavitev povezovalnika, ki jih naredite v projektu BSP, vplivajo na vsebino teh dveh povezovalnikov fileVsaka aplikacija za procesor Nios V vsebuje naslednje odseke povezovalnikov:
© Altera Corporation. Altera, logotip Altera, logotip »a« in druge blagovne znamke Altera so blagovne znamke družbe Altera Corporation. Altera si pridržuje pravico do sprememb izdelkov in storitev kadar koli brez predhodnega obvestila. Altera ne prevzema nobene odgovornosti ali obveznosti, ki izhajajo iz uporabe kakršnih koli informacij, izdelkov ali storitev, opisanih v tem dokumentu, razen če se Altera s tem izrecno pisno strinja. Strankam družbe Altera svetujemo, da si pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve. *Druga imena in blagovne znamke se lahko uveljavljajo kot last drugih.

4. Rešitve za konfiguracijo in zagon procesorja Nios V 726952 | 2025.07.16. XNUMX. XNUMX

Tabela 29. Oddelki povezovalnika

.besedilo

Oddelki povezovalnika

.rodata

.rwdata

.bss

.kup

.sklad

Opisi Izvršljiva koda. Vsi podatki samo za branje, uporabljeni pri izvajanju programa. Shrani podatke za branje in pisanje, uporabljene pri izvajanju programa. Vsebuje neinicializirane statične podatke. Vsebuje dinamično dodeljen pomnilnik. Shrani parametre za klice funkcij in druge začasne podatke.

V datoteko .elf lahko dodate dodatne odseke povezovalnika. file za shranjevanje kode in podatkov po meri. Ti odseki povezovalnikov so nameščeni v poimenovanih pomnilniških območjih, ki so definirana tako, da ustrezajo fizičnim pomnilniškim napravam in naslovom. Urejevalnik BSP privzeto samodejno ustvari te odseke povezovalnikov. Vendar pa lahko odseke povezovalnikov nadzorujete za določeno aplikacijo.

4.2.1. Vedenje povezovanja
V tem razdelku je opisano privzeto vedenje povezovanja v urejevalniku BSP in kako ga nadzorovati.

4.2.1.1. Privzeto povezovanje BSP
Med konfiguracijo BSP orodja samodejno izvedejo naslednje korake:
1. Dodelite imena pomnilniških območij: Vsaki sistemski pomnilniški napravi dodelite ime in vsako ime dodajte povezovalniku. file kot spominsko območje.
2. Poiščite največji pomnilnik: Določite največje območje bralno-pisalnega pomnilnika v povezovalniku file.
3. Dodelite odseke povezovalnikov: Privzete odseke povezovalnikov (.text, .rodata, .rwdata, .bss, .heap in .stack) postavite v pomnilniško regijo, identificirano v prejšnjem koraku.
4. Pišite files: Napišite linker.x in linker.h files.
Shema dodeljevanja odsekov povezovalnikov običajno deluje med procesom razvoja programske opreme, ker je delovanje aplikacije zagotovljeno, če je pomnilnik dovolj velik.
Pravila za privzeto vedenje povezovanja so vsebovana v skriptih Tcl bsp-set-defaults.tcl in bsp-linker-utils.tcl, ki jih je ustvarila Altera in jih najdete v Imenik /niosv/scripts/bsp-defaults. Ukaz niosv-bsp pokliče te skripte. Teh skriptov ne spreminjajte neposredno.

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 48

Pošlji povratne informacije

4. Rešitve za konfiguracijo in zagon procesorja Nios V 726952 | 2025.07.16. XNUMX. XNUMX

4.2.1.2. Nastavljivo povezovanje BSP
Privzeto vedenje povezovanja lahko upravljate na zavihku Skript povezovalnika v urejevalniku BSP. Skript povezovalnika lahko upravljate z naslednjimi metodami: · Dodajanje pomnilniške regije: Preslika ime pomnilniške regije v fizično pomnilniško napravo. · Dodajanje preslikave odseka: Preslika ime odseka v pomnilniško regijo. BSP
Urejevalnik vam omogoča, da view pomnilniški zemljevid pred in po spremembah.

4.3. Metode zagona procesorja Nios V

Obstaja nekaj načinov za zagon procesorja Nios V v napravah Altera FPGA. Načini zagona procesorja Nios V se razlikujejo glede na izbiro bliskovnega pomnilnika in družine naprav.

Tabela 30. Podprti bliskovni pomnilniki z ustreznimi možnostmi zagona

Podprti zagonski pomnilniki

Naprava

Vgrajeni bliskovni pomnilnik (za notranjo konfiguracijo)

Največ 10 naprav (z vgrajenim bliskovnim IP-jem)

Splošni namen QSPI Flash (samo za uporabniške podatke)

Vse podprte naprave FPGA (z generičnim serijskim vmesnikom Flash FPGA IP)

Konfiguracija QSPI Flash (za konfiguracijo aktivne serijske povezave)

Na osnovi kontrolnih blokov
naprave (z generičnimi
Serijski vmesnik Flash Intel FPGA IP)(2)

Metode zagona procesorja Nios V

Lokacija izvajalnega okolja aplikacije

Zagonski kopirni stroj

Aplikacija procesorja Nios V se izvaja na mestu iz bliskovne pomnilnika na čipu

Vgrajeni bliskovni pomnilnik (XIP) + OCRAM/zunanji RAM (za zapisljive podatkovne odseke)

Funkcija alt_load()

Aplikacija za procesor Nios V je bila kopirana iz bliskovnega pomnilnika na čipu v RAM z uporabo zagonskega kopirnika

OCRAM/zunanji RAM

Ponovna uporaba zagonskega nalagalnika prek GSFI

Aplikacija procesorja Nios V se izvaja na mestu iz splošnega bliskovnega pomnilnika QSPI

Splošni QSPI bliskovni pomnilnik (XIP) + OCRAM/zunanji RAM (za zapisljive podatkovne odseke)

Funkcija alt_load()

Aplikacija procesorja Nios V je bila kopirana iz splošnega pomnilnika QSPI v RAM z uporabo zagonskega kopirnika

OCRAM/zunanji RAM

Zagonski nalagalnik prek GSFI

Aplikacija procesorja Nios V se izvaja na mestu iz konfiguracije bliskovnega pomnilnika QSPI

Konfiguracija QSPI bliskovni pomnilnik (XIP) + OCRAM/ zunanji RAM (za zapisljive podatkovne odseke)

Funkcija alt_load()

Aplikacija procesorja Nios V je bila kopirana iz konfiguracijskega pomnilnika QSPI v RAM z zagonskim kopirnikom

Nadaljevanje zagonskega nalagalnika OCRAM/zunanjega RAM-a prek GSFI…

(2) Za seznam naprav glejte AN 980: Podpora za programsko opremo procesorja Nios V Quartus Prime.

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 49

4. Rešitve za konfiguracijo in zagon procesorja Nios V 726952 | 2025.07.16. XNUMX. XNUMX

Podprti zagonski pomnilniki
Vgrajeni pomnilnik (OCRAM) Tesno sklopljen pomnilnik (TCM)

Naprava
Naprave, ki temeljijo na SDM (z odjemalcem Mailbox Intel FPGA IP). (2)
Vse podprte naprave Altera FPGA (2)
Vse podprte naprave Altera FPGA (2)

Metode zagona procesorja Nios V
Aplikacija procesorja Nios V je bila kopirana iz konfiguracijskega pomnilnika QSPI v RAM z zagonskim kopirnikom
Aplikacija procesorja Nios V se izvaja na mestu iz OCRAM-a
Aplikacija procesorja Nios V se izvaja na mestu iz TCM

Lokacija izvajalnega okolja aplikacije

Zagonski kopirni stroj

OCRAM/zunanji RAM zagonski nalagalnik prek SDM

OCRAM

Funkcija alt_load()

Navodila TCM (XIP) Brez + podatki TCM (za zapisljive podatkovne odseke)

Slika 28. Postopek zagona procesorja Nios V

Ponastavi

Procesor skoči na vektor ponastavitve (zagon zagonske kode)

Koda aplikacije se lahko kopira na drugo pomnilniško lokacijo (odvisno od možnosti zagona)
Zagonska koda inicializira procesor

Glede na možnosti zagona lahko zagonska koda kopira začetne vrednosti za podatke/kodo v drug pomnilniški prostor (alt_load).
Zagonska koda inicializira kodo aplikacije in pomnilniški prostor za podatke
Zagonska koda inicializira vse sistemske periferne naprave z gonilniki HAL (alt_main)
Vhod v glavni del
Sorodne informacije · Uporabniški priročnik za generični serijski vmesnik Flash Altera FPGA IP
Priročnik za načrtovanje vgrajenih procesorjev Nios® V 50

Pošlji povratne informacije

4. Rešitve za konfiguracijo in zagon procesorja Nios V 726952 | 2025.07.16. XNUMX. XNUMX
· Uporabniški priročnik za odjemalca poštnega nabiralnika Altera FPGA IP · AN 980: Podpora za programsko opremo Quartus Prime za procesor Nios V
4.4. Uvod v načine zagona procesorja Nios V
Procesorji Nios V zahtevajo, da so slike programske opreme konfigurirane v sistemskem pomnilniku, preden lahko procesor začne izvajati aplikacijski program. Za privzete razdelke povezovalnikov glejte razdelke povezovalnikov.
Urejevalnik BSP ustvari skript povezovalnika, ki opravlja naslednje funkcije: · Zagotavlja, da je programska oprema procesorja povezana v skladu z nastavitvami povezovalnika
urejevalnika BSP in določa, kje se programska oprema nahaja v pomnilniku. · Pozicionira kodno regijo procesorja v pomnilniški komponenti glede na
dodeljene komponente pomnilnika.
V naslednjem razdelku so na kratko opisani razpoložljivi načini zagona procesorja Nios V.
4.4.1. Aplikacija procesorja Nios V se izvaja na mestu iz zagonskega bliskovnega pomnilnika
Altera je zasnovala krmilnike bliskovnega pomnilnika tako, da je naslovni prostor zagonskega bliskovnega pomnilnika takoj dostopen procesorju Nios V po ponovnem zagonu sistema, brez potrebe po inicializaciji krmilnika pomnilnika ali pomnilniških naprav. To omogoča procesorju Nios V, da neposredno izvaja aplikacijsko kodo, shranjeno na zagonskih napravah, brez uporabe zagonskega kopirnega stroja za kopiranje kode v drugo vrsto pomnilnika. Krmilniki bliskovnega pomnilnika so: · Bliskavica na čipu z IP-naslovom bliskovnega pomnilnika na čipu (samo v napravi MAX® 10) · Bliskavica QSPI za splošno uporabo z IP-naslovom generičnega serijskega vmesnika bliskovnega pomnilnika · Konfiguracijska bliskavica QSPI z IP-naslovom generičnega serijskega vmesnika bliskovnega pomnilnika (razen MAX 10)
naprave)
Ko se aplikacija procesorja Nios V izvaja na mestu iz zagonskega bliskovnega pomnilnika, urejevalnik BSP izvede naslednje funkcije: · Nastavi odseke povezovalnika .text na območje zagonskega bliskovnega pomnilnika. · Nastavi odseke povezovalnika .bss, .rodata, .rwdata, .stack in .heap na RAM.
območje pomnilnika. V nastavitvah BSP morate omogočiti funkcijo alt_load(), da po ponastavitvi sistema kopirate podatkovne dele (.rodata, .rwdata, .exceptions) v RAM. Razdelek kode (.text) ostane v območju zagonskega bliskovnega pomnilnika.
Sorodne informacije · Uporabniški priročnik za generični serijski bliskovni vmesnik Altera FPGA IP · Uporabniški priročnik za uporabniški bliskovni pomnilnik Altera MAX 10
4.4.1.1. alt_load()
Funkcijo alt_load() lahko v kodi HAL omogočite z urejevalnikom BSP.
Ko se funkcija alt_load() uporablja v zagonskem toku izvajanja na mestu, opravlja naslednje naloge:

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 51

4. Rešitve za konfiguracijo in zagon procesorja Nios V 726952 | 2025.07.16. XNUMX. XNUMX

· Deluje kot mini zagonski kopirni stroj, ki kopira pomnilniške dele v RAM na podlagi nastavitev BSP.
· Kopira podatkovne odseke (.rodata, .rwdata, .exceptions) v RAM, ne pa tudi odsekov kode (.text). Razdelek kode (.text) je samo za branje in ostane v zagonskem območju bliskovnega pomnilnika. Ta particioniranje pomaga zmanjšati porabo RAM-a, vendar lahko omeji učinkovitost izvajanja kode, ker so dostopi do bliskovnega pomnilnika počasnejši od dostopov do vgrajenega RAM-a.

V naslednji tabeli so navedene nastavitve in funkcije urejevalnika BSP:

Tabela 31. Nastavitve urejevalnika BSP
Nastavitev urejevalnika BSP hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Funkcija Omogoči funkcijo alt_load(). alt_load() kopira razdelek .rodata v RAM. alt_load() kopira razdelek .rwdata v RAM. alt_load() kopira razdelek .exceptions v RAM.

4.4.2. Aplikacija procesorja Nios V, kopirana iz zagonskega bliskovnega pomnilnika v RAM z uporabo zagonskega kopirnika
Procesor Nios V in HAL vključujeta zagonski kopirnik, ki zagotavlja zadostno funkcionalnost za večino aplikacij procesorja Nios V in ga je priročno implementirati skupaj s potekom razvoja programske opreme Nios V.
Ko aplikacija uporablja zagonski kopirnik, nastavi vse odseke povezovalnika (.text, .heap, .rwdata, .rodata, .bss, .stack) v notranji ali zunanji RAM. Uporaba zagonskega kopirnika za kopiranje aplikacije procesorja Nios V iz zagonskega bliskovnega pomnilnika v notranji ali zunanji RAM za izvajanje pomaga izboljšati učinkovitost izvajanja.
Pri tej možnosti zagona procesor Nios V ob ponastavitvi sistema začne izvajati programsko opremo za kopiranje zagona. Programska oprema kopira aplikacijo iz zagonskega bliskovnega pomnilnika v notranji ali zunanji RAM. Ko je postopek končan, procesor Nios V prenese nadzor nad programom na aplikacijo.

Opomba:

Če je zagonski kopirni stroj v bliskovnem pomnilniku, funkcije alt_load() ni treba klicati, ker obe služita istemu namenu.

4.4.2.1. Zagonski nalagalnik procesorja Nios V prek generičnega serijskega vmesnika Flash
Zagonski nalagalnik prek GSFI je zagonski kopirni program procesorja Nios V, ki podpira bliskovni pomnilnik QSPI v napravah, ki temeljijo na krmilnih blokih. Zagonski nalagalnik prek GSFI vključuje naslednje funkcije:
· Poišče programsko aplikacijo v nehlapnem pomnilniku.
· Razpakira in kopira sliko programske aplikacije v RAM.
· Po končanem kopiranju samodejno preklopi izvajanje procesorja na kodo aplikacije v RAM-u.

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 52

Pošlji povratne informacije

4. Rešitve za konfiguracijo in zagon procesorja Nios V 726952 | 2025.07.16. XNUMX. XNUMX

Zagonska slika se nahaja takoj za zagonskim kopirnim strojem. Zagotoviti morate, da odmik ponastavitve procesorja Nios V kaže na začetek zagonskega kopirnega stroja. Slika: Pomnilniški zemljevid za QSPI Flash z zagonskim nalagalnikom prek GSFI prikazuje pomnilniški zemljevid bliskovnega pomnilnika za QSPI Flash pri uporabi zagonskega kopirnega stroja. Ta pomnilniški zemljevid predpostavlja, da bliskovni pomnilnik shranjuje sliko FPGA in aplikacijsko programsko opremo.

Tabela 32. Zagonski nalagalnik prek GSFI za procesorsko jedro Nios V

Jedro procesorja Nios V
Procesor Nios V/m

Zagonski nalagalnik prek GSFI File Lokacija
/niosv/komponente/zagonski nalagalnik/niosv_m_bootloader.srec

Procesor Nios V/g

/niosv/komponente/zagonski nalagalnik/niosv_g_bootloader.srec

Slika 29. Zemljevid pomnilnika za QSPI Flash z zagonskim nalagalnikom prek GSFI

Podatki o strankah (*.hex)

Koda aplikacije

Opomba:

Ponastavi vektorski odmik

Zagonski kopirni stroj

0x01E00000

Slika FPGA (*.sof)

0x00000000

1. Na začetku pomnilniškega zemljevida je slika FPGA, ki ji sledijo vaši podatki, ki so sestavljeni iz zagonskega kopirnega programa in kode aplikacije.
2. V oblikovalniku platform morate nastaviti odmik ponastavitve procesorja Nios V in ga usmeriti na začetek zagonskega kopirnega stroja.
3. Velikost slike FPGA ni znana. Natančno velikost lahko poznate šele po prevajanju projekta Quartus Prime. Določiti morate zgornjo mejo velikosti slike Altera FPGA. Na primerampČe je ocenjena velikost slike FPGA manjša od 0x01E00000, nastavite Reset Offset v Platform Designerju na 0x01E00000, kar je tudi začetek zagonskega kopirnega stroja.
4. Dobra praksa načrtovanja vključuje nastavitev odmika vektorja ponastavitve na meji sektorja bliskovne pomnilnika, da se zagotovi, da v primeru posodobitve programske opreme ne pride do delnega brisanja slike FPGA.

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 53

4. Rešitve za konfiguracijo in zagon procesorja Nios V 726952 | 2025.07.16. XNUMX. XNUMX

4.4.2.2. Zagonski nalagalnik procesorja Nios V prek upravitelja varnih naprav
Zagonski nalagalnik prek upravitelja varnih naprav (SDM) je koda aplikacije HAL, ki uporablja gonilnik IP HAL odjemalca Mailbox Altera FPGA za zagon procesorja. Altera priporoča to aplikacijo zagonskega nalagalnika pri uporabi konfiguracijskega bliskovnega pomnilnika QSPI v napravah, ki temeljijo na SDM, za zagon procesorja Nios V.
Po ponastavitvi sistema procesor Nios V najprej zažene zagonski nalagalnik prek SDM iz majhnega pomnilnika na čipu in nato prek SDM izvede zagonski nalagalnik za komunikacijo s konfiguracijskim bliskovnim pomnilnikom QSPI z uporabo IP-naslova odjemalca poštnega nabiralnika.
Zagonski nalagalnik prek SDM opravlja naslednje naloge: · Poišče programsko opremo Nios V v konfiguracijskem pomnilniku QSPI. · Kopira programsko opremo Nios V v RAM na čipu ali zunanji RAM. · Preklopi izvajanje procesorja na programsko opremo Nios V znotraj RAM-a na čipu ali
zunanji RAM.
Ko je postopek končan, zagonski nalagalnik prek SDM prenese nadzor nad programom na uporabniško aplikacijo. Altera priporoča organizacijo pomnilnika, kot je opisano v razdelku Organizacija pomnilnika za zagonski nalagalnik prek SDM.
Slika 30. Zagonski nalagalnik prek poteka procesa SDM

Konfiguracija

Flash

Programska oprema Nios V

SDM

Naprava FPGA na osnovi SDM

IP odjemalca poštnega nabiralnika

FPGA logika Nios V

4 zunanji RAM
Programska oprema Nios V

Na čipu 4

EMIF

RAM

Pomnilnik na čipu

Nios V.

Programska oprema

Zagonski nalagalnik prek SDM-a

1. Procesor Nios V poganja zagonski nalagalnik prek SDM-ja iz vgrajenega pomnilnika.
2. Zagonski nalagalnik prek SDM-ja komunicira s konfiguracijskim bliskovnim pomnilnikom in poišče programsko opremo Nios V.
3. Zagonski nalagalnik prek SDM kopira programsko opremo Nios V iz konfiguracijskega bliskovnega pomnilnika v RAM na čipu / zunanji RAM.
4. Zagonski nalagalnik prek SDM preklopi izvajanje procesorja Nios V na programsko opremo Nios V v RAM-u na čipu / zunanjem RAM-u.

4.4.3. Aplikacija procesorja Nios V se izvaja na mestu iz OCRAM-a
Pri tej metodi se naslov za ponastavitev procesorja Nios V nastavi na osnovni naslov pomnilnika na čipu (OCRAM). Binarna datoteka aplikacije (.hex) file se naloži v OCRAM, ko je FPGA konfiguriran, potem ko je zasnova strojne opreme prevedena v programski opremi Quartus Prime. Ko se procesor Nios V ponastavi, se aplikacija začne izvajati in se razveja na vstopno točko.

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 54

Pošlji povratne informacije

4. Rešitve za konfiguracijo in zagon procesorja Nios V 726952 | 2025.07.16. XNUMX. XNUMX

Opomba:

· Izvajanje na mestu iz OCRAM-a ne zahteva zagonskega kopirnega programa, ker je aplikacija procesorja Nios V že nameščena ob ponastavitvi sistema.
· Altera priporoča, da za to metodo zagona omogočite alt_load(), da se vgrajena programska oprema ob ponastavitvi obnaša enako, ne da bi bilo treba ponovno konfigurirati sliko naprave FPGA.
· V nastavitvah BSP morate omogočiti funkcijo alt_load(), da se po ponastavitvi sistema kopira razdelek .rwdata. Pri tej metodi se začetne vrednosti inicializiranih spremenljivk shranijo ločeno od ustreznih spremenljivk, da se prepreči prepisovanje med izvajanjem programa.

4.4.4. Izvajanje aplikacije procesorja Nios V na mestu iz TCM
Metoda izvajanja na mestu nastavi naslov za ponastavitev procesorja Nios V na osnovni naslov tesno sklopljenega pomnilnika (TCM). Binarna datoteka aplikacije (.hex) file se naloži v TCM, ko konfigurirate FPGA po prevajanju zasnove strojne opreme v programski opremi Quartus Prime. Ko se procesor Nios V ponastavi, se aplikacija začne izvajati in se razveja na vstopno točko.

Opomba:

Izvajanje na mestu iz TCM ne zahteva zagonskega kopirnika, ker je aplikacija procesorja Nios V že nameščena ob ponastavitvi sistema.

4.5. Zagon procesorja Nios V iz pomnilnika na čipu (UFM)

Zagon in izvajanje programske opreme procesorja Nios V iz pomnilnika na čipu (UFM) je na voljo v napravah MAX 10 FPGA. Procesor Nios V podpira naslednji dve možnosti zagona z uporabo pomnilnika na čipu v načinu notranje konfiguracije:
· Aplikacija procesorja Nios V se izvaja na mestu iz pomnilnika On-Chip Flash.
· Aplikacija procesorja Nios V se kopira iz pomnilnika na čipu v RAM z uporabo zagonskega kopirnika.

Tabela 33. Podprti bliskovni pomnilniki z ustreznimi možnostmi zagona

Podprti zagonski pomnilniki

Metode zagona Nios V

Lokacija izvajalnega okolja aplikacije

Zagonski kopirni stroj

Samo MAX 10 naprav (z OnChip Flash IP)

Aplikacija procesorja Nios V se izvaja na mestu iz bliskovne pomnilnika na čipu
Aplikacija za procesor Nios V je bila kopirana iz bliskovnega pomnilnika na čipu v RAM z uporabo zagonskega kopirnika

Vgrajeni bliskovni pomnilnik (XIP) + OCRAM/zunanji RAM (za zapisljive podatkovne odseke)

Funkcija alt_load()

OCRAM/ Zunanji RAM

Ponovna uporaba zagonskega nalagalnika prek GSFI

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 55

4. Rešitve za konfiguracijo in zagon procesorja Nios V 726952 | 2025.07.16. XNUMX. XNUMX

Slika 31.

Postopek načrtovanja, konfiguracije in zagona
Zasnova · Ustvarite svoj projekt, ki temelji na procesorju Nios V, s pomočjo programa Platform Designer. · Zagotovite, da je v sistemski zasnovi prisoten zunanji RAM ali RAM v čipu.

Konfiguracija in prevajanje FPGA
· Nastavite enak način notranje konfiguracije v On-chip Flash IP v programih Platform Designer in Quartus Prime. · Nastavite agenta za ponastavitev procesorja Nios V na On-chip Flash. · Izberite želeni način inicializacije UFM. · Ustvarite svojo zasnovo v Platform Designer. · Prevedite svoj projekt v programski opremi Quartus Prime.

Projekt uporabniške aplikacije BSP · Ustvarite HAL BSP za procesor Nios V na podlagi .sopcinfo file ustvaril Platform Designer. · Uredite nastavitve BSP procesorja Nios V in skript Linker v urejevalniku BSP. · Ustvarite projekt BSP.
Projekt uporabniške aplikacije APP · Razvoj kode aplikacije za procesor Nios V. · Prevajanje aplikacije za procesor Nios V in generiranje aplikacije za procesor Nios V (.hex) file· Ponovno prevedite svoj projekt v programski opremi Quartus Prime, če v Intel FPGA On-Chip Flash IP označite možnost Initialize memory content.

Programiranje Files Pretvorba, prenos in zagon · Generiranje datoteke .pof na čipu file z uporabo programiranja Convert Filefunkcija v programski opremi Quartus Prime.
· Programirajte .pof datoteko file v napravo MAX 10. · Izklopite in ponovno vklopite strojno opremo.
4.5.1. Opis vgrajene bliskovne pomnilnike MAX 10 FPGA
Naprave MAX 10 FPGA vsebujejo vgrajeni bliskovni pomnilnik, ki je razdeljen na dva dela: · Konfiguracijski bliskovni pomnilnik (CFM) – shranjuje podatke o konfiguraciji strojne opreme za
MAX 10 FPGA-jev. · Uporabniški bliskovni pomnilnik (UFM) – shranjuje uporabniške podatke ali programske aplikacije.
Arhitektura UFM naprave MAX 10 je kombinacija mehkih in trdih IP-naslovov. Do UFM lahko dostopate le z uporabo jedra On-Chip Flash IP v programski opremi Quartus Prime.
Jedro IP-pomnilnika na čipu podpira naslednje funkcije: · Dostop za branje ali pisanje v sektorjih UFM in CFM (če je omogočeno v oblikovalniku platforme)
z uporabo podrejenega vmesnika za podatke in krmiljenje Avalon MM. · Podpira brisanje strani, brisanje sektorjev in pisanje v sektorje. · Simulacijski model za bralne/pisne dostope UFM z uporabo različnih simulacijskih orodij EDA.

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 56

Pošlji povratne informacije

4. Rešitve za konfiguracijo in zagon procesorja Nios V 726952 | 2025.07.16. XNUMX. XNUMX

Tabela 34. Vgrajene flash regije v napravah MAX 10 FPGA

Bliskavice

Funkcionalnost

Konfiguracijski bliskovni pomnilnik (sektorji CFM0-2)

Konfiguracija FPGA file shranjevanje

Uporabniški bliskovni pomnilnik (sektorji UFM0-1)

Aplikacija procesorja Nios V in uporabniški podatki

Naprave MAX 10 FPGA podpirajo več konfiguracijskih načinov, nekateri od teh načinov pa omogočajo uporabo CFM1 in CFM2 kot dodatne regije UFM. Naslednja tabela prikazuje mesto shranjevanja konfiguracijskih slik FPGA na podlagi konfiguracijskih načinov MAX 10 FPGA.

Tabela 35. Mesto shranjevanja slik konfiguracije FPGA

Konfiguracijski način Dvojno stisnjene slike

CFM2 stisnjena slika 2

CFM1

CFM0 stisnjena slika 1

Ena nestisnjena slika

Virtualni univerzalni farmacevtski proizvod (UFM)

Nestisnjena slika

Ena nestisnjena slika z inicializacijo pomnilnika

Nestisnjena slika (z vnaprej inicializirano vsebino pomnilnika na čipu)

Ena stisnjena slika z inicializacijo pomnilnika Stisnjena slika (s predhodno inicializirano vsebino pomnilnika na čipu)

Ena stisnjena slika

Virtualni univerzalni farmacevtski proizvod (UFM)

Stisnjena slika

Za dostop do bliskovnega pomnilnika v FPGA-jih MAX 10 morate uporabiti jedro On-chip Flash IP. On-chip Flash IP lahko instancirate in povežete s programsko opremo Quartus Prime. Mehko jedro procesorja Nios V uporablja medsebojne povezave Platform Designer za komunikacijo z On-chip Flash IP.
Slika 32. Povezava med vgrajenim bliskovnim pomnilnikom IP in procesorjem Nios V

Opomba:

Prepričajte se, da so vrata On-chip Flash csr povezana z upraviteljem podatkov procesorja Nios V, da lahko procesor nadzoruje operacije pisanja in brisanja.
Jedro IP na čipu Flash lahko omogoča dostop do petih sektorjev bliskovnega pomnilnika – UFM0, UFM1, CFM0, CFM1 in CFM2.
Pomembne informacije o sektorjih UFM in CFM: · Sektorji CFM so namenjeni shranjevanju konfiguracijskih (bitnih) podatkov (*.pof).
· Uporabniški podatki se lahko shranijo v sektorjih UFM in so lahko skriti, če so v orodju Platform Designer izbrane pravilne nastavitve.
· Nekatere naprave nimajo sektorja UFM1. Razpoložljive sektorje v posamezni napravi MAX 10 FPGA si lahko ogledate v tabeli: Velikost sektorjev UFM in CFM.

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 57

4. Rešitve za konfiguracijo in zagon procesorja Nios V 726952 | 2025.07.16. XNUMX. XNUMX

· CFM2 lahko konfigurirate kot virtualni UFM tako, da izberete način konfiguracije Ena nestisnjena slika.
· CFM2 in CFM1 lahko konfigurirate kot virtualni UFM z izbiro načina konfiguracije Ena nestisnjena slika.
· Velikost vsakega sektorja se razlikuje glede na izbrane naprave MAX 10 FPGA.

Tabela 36.

Velikost sektorja UFM in CFM
Ta tabela navaja dimenzije nizov UFM in CFM.

Naprava

Strani na sektor

UFM1 UFM0 CFM2 CFM1 CFM0

Velikost strani (kbit)

Največji uporabnik
Velikost bliskovnega pomnilnika (kbit) (3)

Skupna velikost konfiguracijskega pomnilnika (kbit)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

Velikost OCRAM-a (kbit)
108 189 378 549 675 1260 1638

Sorodne informacije · Uporabniški priročnik za konfiguracijo FPGA MAX 10 · Uporabniški priročnik za bliskovni pomnilnik Altera MAX 10

4.5.2. Izvajanje aplikacije procesorja Nios V na mestu iz UFM

Rešitev Execute-In-Place iz UFM je primerna za aplikacije s procesorjem Nios V, ki zahtevajo omejeno porabo pomnilnika na čipu. Funkcija alt_load() deluje kot mini zagonski kopirnik, ki kopira podatkovne odseke (.rodata, .rwdata ali .exceptions) iz zagonskega pomnilnika v RAM na podlagi nastavitev BSP. Razdelek kode (.text),
ki je odsek samo za branje, ostane v območju vgrajenega bliskovnega pomnilnika MAX 10. Ta nastavitev zmanjša porabo RAM-a, vendar lahko omeji zmogljivost izvajanja kode, saj je dostop do bliskovnega pomnilnika počasnejši kot do vgrajenega RAM-a.

Aplikacija procesorja Nios V je programirana v sektorju UFM. Vektor ponastavitve procesorja Nios V kaže na osnovni naslov UFM za izvajanje kode iz UFM po ponastavitvi sistema.

Če za odpravljanje napak v aplikaciji uporabljate razhroščevalnik na ravni izvorne kode, morate uporabiti strojno prekinitveno točko. To je zato, ker UFM ne podpira naključnega dostopa do pomnilnika, ki je potreben za odpravljanje napak z mehkimi prekinitvenimi točkami.

Opomba:

Med izvajanjem na mestu v MAX 10 ne morete brisati ali pisati v UFM. Če morate izbrisati ali pisati v UFM, preklopite na zagonski kopirni stroj.

(3) Najvišja možna vrednost, ki je odvisna od izbranega načina konfiguracije.

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 58

Pošlji povratne informacije

4. Rešitve za konfiguracijo in zagon procesorja Nios V 726952 | 2025.07.16. XNUMX. XNUMX

Slika 33. Aplikacija XIP za procesor Nios V iz UFM

Največ 10 naprav

.POF
Strojna oprema Nios V .SOF
Programska oprema Nios V .HEX

Programer Quartus

Vgrajena bliskavica

CFM

Strojna oprema Nios V

UFM

Programska oprema Nios V

Notranja konfiguracija

IP-ključ na čipu

Logika FPGA
Procesor Nios V

RAM na čipu

Zunanji

RAM

EMIF

4.5.2.1. Postopek načrtovanja strojne opreme
V naslednjem razdelku je opisan postopek po korakih za izgradnjo zagonskega sistema za aplikacijo procesorja Nios V iz On-Chip Flash.ampSpodnja slika je zgrajena z uporabo naprave MAX 10.
Nastavitve IP-komponente
1. Ustvarite svoj projekt procesorja Nios V z uporabo Quartus Prime in Platform Designer. 2. Prepričajte se, da je vaši platformi dodan zunanji RAM ali pomnilnik na čipu (OCRAM).
Oblikovalski sistem.

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 59

4. Rešitve za konfiguracijo in zagon procesorja Nios V 726952 | 2025.07.16. XNUMX. XNUMX
Slika 34. PrampIP povezave v oblikovalniku platform za zagon Nios V iz OnChip Flash (UFM)

3. V urejevalniku parametrov On-Chip Flash IP nastavite Configuration Mode na eno od naslednjih možnosti, glede na vaše želje zasnove: · Ena nestisnjena slika · Ena stisnjena slika · Ena nestisnjena slika z inicializacijo pomnilnika · Ena stisnjena slika z inicializacijo pomnilnika
Za več informacij o dvojno stisnjenih slikah glejte uporabniški priročnik za konfiguracijo MAX 10 FPGA – nadgradnja oddaljenega sistema.

Opomba:

Vsaki regiji CFM v IP-naslovu bliskovne naprave na čipu morate dodeliti skriti dostop.

Slika 35. Izbira načina konfiguracije v urejevalniku parametrov bliskovne pomnilnika na čipu

Nastavitve IP-ja na čipu – inicializacija UFM Izberete lahko eno od naslednjih metod glede na svoje želje:

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 60

Pošlji povratne informacije

4. Rešitve za konfiguracijo in zagon procesorja Nios V 726952 | 2025.07.16. XNUMX. XNUMX

Opomba:

Koraki v naslednjih podpoglavjih (Potek načrtovanja programske opreme in programiranje) so odvisni od izbire, ki jo naredite tukaj.

· Metoda 1: Inicializacija podatkov UFM v SOF med prevajanjem
Quartus Prime med prevajanjem vključi inicializacijske podatke UFM v SOF. Ponovno prevajanje SOF je potrebno, če pride do sprememb v podatkih UFM.
1. Označite Inicializiraj vsebino Flash in Omogoči neprivzeto inicializacijo file.

Slika 36. Inicializacija vsebine bliskovnega pomnilnika in omogočanje neprivzete inicializacije File

2. Določite pot do ustvarjene datoteke .hex file (iz ukaza elf2hex) v uporabniško ustvarjenem šestnajstiškem ali mif polju file.
Slika 37. Dodajanje datoteke .hex File Pot

· Metoda 2: Združevanje podatkov UFM s prevedenim SOF med generiranjem POF
Podatki UFM se pri pretvorbi programiranja združijo s prevedenim SOF fileSOF-a vam ni treba ponovno prevajati, tudi če se podatki UFM spremenijo. Med razvojem vam SOF-a ni treba ponovno prevajati. fileza spremembe v aplikaciji. Altera priporoča to metodo razvijalcem aplikacij.
1. Počistite polje Inicializiraj vsebino Flash.
Slika 38. Inicializacija vsebine Flash z neprivzeto inicializacijo File

Ponastavitev nastavitev agenta za metodo izvajanja na mestu procesorja Nios V
1. V urejevalniku parametrov procesorja Nios V nastavite agenta za ponastavitev na možnost »On-Chip Flash« (Bliskavica na čipu).
Slika 39. Nastavitve urejevalnika parametrov procesorja Nios V z agentom za ponastavitev, nastavljenim na bliskovno memorijo na čipu

2. Ko se prikaže pogovorno okno Generiranje, kliknite Generiraj HDL. 3. Določite izhod file možnosti generiranja in kliknite Generiraj.

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 61

4. Rešitve za konfiguracijo in zagon procesorja Nios V 726952 | 2025.07.16. XNUMX. XNUMX
Quartus Prime Software Settings 1. In the Quartus Prime software, click Assignments Device Device and Pin
Options Configuration. Set the Configuration mode according to the setting in On-Chip Flash IP. Figure 40. Configuration Mode Selection in Quartus Prime Software

2. Kliknite V redu, da zaprete okno Možnosti naprave in priklopa.
3. Kliknite V redu, da zaprete okno Naprava.
4. Click Processing Start Compilation to compile your project and generate the .sof file.

Opomba:

Če se nastavitev načina konfiguracije v programski opremi Quartus Prime in urejevalniku parametrov Platform Designer razlikuje, projekt Quartus Prime ne uspe in prikaže se naslednje sporočilo o napaki.

Slika 41.

Sporočilo o napaki za nastavitev drugačnega načina konfiguracije Napaka (14740): Način konfiguracije na atomu »q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block« se ne ujema z nastavitvijo projekta. Posodobite in regenerirajte sistem Qsys, da se ujema z nastavitvijo projekta.

Sorodne informacije Uporabniški priročnik za konfiguracijo MAX 10 FPGA

4.5.2.2. Potek načrtovanja programske opreme
Ta razdelek prikazuje potek načrtovanja za ustvarjanje in gradnjo programskega projekta za procesor Nios V. Za zagotovitev poenostavljenega poteka gradnje priporočamo, da v svojem projektu ustvarite podobno drevo imenikov. Naslednji potek načrtovanja programske opreme temelji na tem drevesu imenikov.
Če želite ustvariti drevo imenikov projektov programske opreme, sledite tem korakom: 1. V mapi projekta ustvarite mapo z imenom software. 2. V mapi software ustvarite dve mapi z imenom hal_app in hal_bsp.
Slika 42. Drevo imenikov projektov programske opreme

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 62

Pošlji povratne informacije

4. Rešitve za konfiguracijo in zagon procesorja Nios V 726952 | 2025.07.16. XNUMX. XNUMX
Ustvarjanje projekta BSP aplikacije
Za zagon urejevalnika BSP sledite tem korakom: 1. Vstopite v ukazno lupino Nios V. 2. Pokličite urejevalnik BSP z ukazom niosv-bsp-editor. 3. V urejevalniku BSP kliknite File Nov BSP za začetek vašega projekta BSP. 4. Konfigurirajte naslednje nastavitve:
· Informacije o SOPC File ime: Navedite SOPCINFO file (.sopcinfo). · Ime CPU-ja: Izberite procesor Nios V. · Operacijski sistem: Izberite operacijski sistem procesorja Nios V. · Različica: Pustite privzeto. · Ciljni imenik BSP: Izberite pot imenika projekta BSP. Lahko
vnaprej nastavite na /software/hal_bsp z omogočanjem možnosti Uporabi privzete lokacije. · Nastavitve BSP File ime: Vnesite ime nastavitev BSP File. · Additional Tcl scripts: Provide a BSP Tcl script by enabling Enable Additional Tcl script. 5. Click OK.
Figure 43. Configure New BSP

Configuring the BSP Editor and Generating the BSP Project
You can define the processor’s exception vector either in On-Chip Memory (OCRAM) or On-Chip Flash based on your design preference. Setting the exception vector memory to OCRAM/External RAM is recommended to make the interrupt processing faster. 1. Go to Main Settings Advanced hal.linker. 2. If you select On-Chip Flash as exception vector,
a. Enable the following settings:

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 63

4. Rešitve za konfiguracijo in zagon procesorja Nios V 726952 | 2025.07.16. XNUMX. XNUMX
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Figure 44. Advanced.hal.linker Settings

b. Click on the Linker Script tab in the BSP Editor. c. Set the .exceptions and .text regions in the Linker Section Name to
On-Chip Flash. d. Set the rest of the regions in the Linker Section Name list to the On-Chip
Memory (OCRAM) or external RAM.
Figure 45. Linker Region Settings (Exception Vector Memory: On-Chip Flash)

3. If you select OCRAM/External RAM as exception vector, a. Enable the following settings: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Figure 46. Linker Region Settings (Exception Vector Memory: OCRAM/External RAM)

b. Click on the Linker Script tab in the BSP Editor.
c. Set the.text regions in the Linker Section Name to On-Chip Flash.
d. Set the rest of the regions in the Linker Section Name list to the On-Chip Memory (OCRAM) or external RAM.

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 64

Pošlji povratne informacije

4. Rešitve za konfiguracijo in zagon procesorja Nios V 726952 | 2025.07.16. XNUMX. XNUMX
Figure 47. Linker Region Settings (Exception Vector Memory: OCRAM)
4. Click Generate to generate the BSP project. Generating the User Application Project File 1. Navigate to the software/hal_app folder and create your application source
code. 2. Launch the Nios V Command Shell. 3. Execute the command below to generate the application CMakeLists.txt.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/<user application>
Building the User Application Project You can choose to build the user application project using Ashling RiscFree IDE for Altera FPGAs or through the command line interface (CLI). If you prefer using CLI, you can build the user application using the following command: cmake -G “Unix Makefiles” -B software/hal_app/build -S software/hal_app make -C software/hal_app/build
The application (.elf) file is created in software/hal_app/build folder. Generating the HEX File You must generate a .hex file from your application .elf file, so you can create a .pof file suitable for programming the devices. 1. Launch the Nios V Command Shell. 2. For Nios V processor application boot from On-Chip Flash, use the following
command line to convert the ELF to HEX for your application. This command creates the user application (onchip_flash.hex) file. elf2hex software/hal_app/build/<user_application>.elf -o onchip_flash.hex
-b <base address of On-Chip Flash UFM region> -w 8 -e <end address of On-Chip Flash UFM region> 3. Recompile the hardware design if you check Initialize memory content option in On-Chip Flash IP (Method 1). This is to include the software data (.HEX) in the SOF file.

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 65

4. Rešitve za konfiguracijo in zagon procesorja Nios V 726952 | 2025.07.16. XNUMX. XNUMX
4.5.2.3. Programming 1. In Quartus Prime, click File Pretvori programiranje Files. 2. Under Output programming file, choose Programmer Object File (.pof) as Programming file type. 3. Set Mode to Internal Configuration.
Figure 48. Convert Programming File nastavitve
4. Click Options/Boot info…, the MAX 10 Device Options window appears. 5. Based on the Initialize flash content settings in the On-chip Flash IP, perform
one of the following steps: · If Initialize flash content is checked (Method 1), the UFM initialization data
was included in the SOF duringQuartus Prime compilation. — Select Page_0 for UFM source: option. Click OK and proceed to the
next. Figure 49. Setting Page_0 for UFM Source if Initialize Flash Content is Checked

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 66

Pošlji povratne informacije

4. Rešitve za konfiguracijo in zagon procesorja Nios V 726952 | 2025.07.16. XNUMX. XNUMX
· If Initialize flash content is not checked (Method 2), choose Load memory file for the UFM source option. Browse to the generated On-chip Flash HEX file (onchip_flash.hex) in the File path: and click OK. This step adds UFM data separately to the SOF file during the programming file konverzija.
Figure 50. Setting Load Memory File for UFM Source if Initialize Flash Content is Not Checked

6. In the Convert Programming File dialog box, at the Input files to convert section, click Add File… and point to the generated Quartus Prime .sof file.
Figure 51. Input Files to Convert in Convert Programming Files for Single Image Mode

7. Click Generate to create the .pof file. 8. Program the .pof file into your MAX 10 device. 9. Power cycle your hardware.

4.5.3. Nios V Processor Application Copied from UFM to RAM using Boot Copier

Altera recommends this solution for MAX 10 FPGA Nios V processor system designs where multiple iterations of application software development and high system performance are required. The boot copier is located within the UFM at an offset that is the same address as the reset vector. The Nios V application is located next to the boot copier.

For this boot option, the Nios V processor starts executing the boot copier upon system reset to copy the application from the UFM sector to the OCRAM or external RAM. Once copying is complete, the Nios V processor transfers the program control over to the application.

Opomba:

The applied boot copier is the same as the Bootloader via GSFI.

Pošlji povratne informacije

Priročnik za načrtovanje vgrajenih procesorjev Nios® V 67

4. Rešitve za konfiguracijo in zagon procesorja Nios V 726952 | 2025.07.16. XNUMX. XNUMX

Figure 52. Nios V Application Copied from UFM to RAM using Boot Copier

Največ 10 naprav

.POF
Strojna oprema Nios V .SOF
Programska oprema Nios V .HEX
Bootloader .SREC

Programer Quartus

Zunanji RAM
Programska oprema Nios V

Vgrajena bliskavica

CFM

Nios V Hardwa

Dokumenti / Viri

altera Nios V Embedded Processor [pdf] Uporabniški priročnik
Nios V, Nios V-m, Nios V-g, Nios V-c, Nios V Embedded Processor, Nios V, Embedded Processor, Processor

Reference

Uporabniški priročnik

altera Nios V Embedded Processor

Specifikacije

Nios V Processor Hardware System Design

Nios V Processor Software System Design

Nios V Processor Configuration and Booting Solutions

Dokumenti / Viri

Reference

Pustite komentar

Prekliči odgovor