אַלטעראַ ניאָס V עמבעדיד פּראַסעסער באַניצער גייד

About the Nios® V Embedded Processor
1.1. Altera® FPGA און איינגעבעטעטע פראסעסארן איבערview
אַלטעראַ FPGA דעוויסעס קענען ימפּלעמענטירן לאָגיק וואָס פונקציאָנירט ווי אַ פולשטענדיק מיקראָפּראַסעסער בשעת זיי צושטעלן פילע אָפּציעס.
א וויכטיגער אונטערשייד צווישן דיסקרעטע מיקראפראסעסארן און אלטערא FPGA איז אז אלטערא FPGA שטאף אנטהאלט נישט קיין לאגיק ווען עס ווערט אנגעצינדן. דער ניאס® V פראסעסאר איז א ווייכער אינטעלעקטועלער אייגנטום (IP) פראסעסאר באזירט אויף דער RISC-V ספעציפיקאציע. איידער איר לויפט ווייכווארג אויף א ניאס V פראסעסאר באזירט סיסטעם, מוזט איר קאנפיגורירן דעם אלטערא FPGA אפאראט מיט א הארדווער דיזיין וואס אנטהאלט א ניאס V פראסעסאר. איר קענט שטעלן דעם ניאס V פראסעסאר ערגעץ אויף דער אלטערא FPGA, לויט די באדערפענישן פון דעם דיזיין.

כּדי צו געבן אײַער Altera® FPGA IP-באַזירטן עמבעדיד סיסטעם זיך צו פֿירן ווי אַ דיסקרעטער מיקראָפּראָסעסאָר-באַזירטן סיסטעם, זאָל אײַער סיסטעם אַרייננעמען די פֿאָלגנדיקע: · AJTAG צובינד צו שטיצן Altera FPGA קאנפיגוראציע, הארדווער און ווייכווארג
דיבאַגינג · א שטאַרקער אַלטעראַ FPGA קאָנפיגוראַציע מעקאַניזם
אויב אייער סיסטעם האט די מעגלעכקייטן, קענט איר אָנהייבן צו פֿאַרבעסערן אייער פּלאַן פֿון אַ פֿאָרגעטעסטן האַרדווער פּלאַן וואָס איז אײַנגעלאָדן אין דער אַלטעראַ FPGA. ניצן אַן אַלטעראַ FPGA דערמעגלעכט אײַך אויך שנעל צו מאָדיפֿיצירן אייער פּלאַן צו אַדרעסירן פּראָבלעמען אָדער צו לייגן נײַע פֿונקציאָנאַליטעט. איר קענט לייכט טעסטן די נײַע האַרדווער פּלאַן דורך איבערקאָנפֿיגורירן די אַלטעראַ FPGA ניצנדיק אייער סיסטעם'ס J.TAG צובינד.
די JTAG אינטערפייס שטיצט האַרדווער און ווייכווארג אַנטוויקלונג. איר קענט דורכפירן די פאלגענדע אויפגאַבן ניצנדיק די JTAG צובינד: · קאָנפיגורירן די אַלטעראַ FPGA · אראָפּלאָדן און דיבאַגן ווייכווארג · קאָמוניקירן מיט די אַלטעראַ FPGA דורך אַ UART-ווי צובינד (JTAG UART
טערמינאַל) · דיבאַגן האַרדווער (מיטן סיגנאַל טאַפּ עמבעדעד לאָגיק אַנאַליזער) · פּראָגראַמירן פלאַש זכּרון
נאכדעם וואס איר קאנפיגורירט די אלטערא FPGA מיט א ניאס V פראסעסאר-באזירטן דיזיין, איז דער סאפטווער אנטוויקלונג פלוס ענלעך צו דעם פלוס פאר דיסקרעטע מיקראקאנטראלער דיזיינס.

פֿאַרבונדענע אינפֿאָרמאַציע · AN 985: Nios V פּראַסעסער טוטאָריאַל
א שנעלער אָנהייב גייד וועגן שאַפֿן אַ פּשוט Nios V פּראַסעסער סיסטעם און לויפן די Hello World אַפּלאַקיישאַן.
© Altera Corporation. Altera, די Altera לאָגאָ, די `a' לאָגאָ, און אַנדערע Altera מאַרקס זענען טריידמאַרקס פון Altera Corporation. Altera רעזערווירט זיך דאָס רעכט צו מאַכן ענדערונגען צו קיין פּראָדוקטן און באַדינונגען אין יעדער צייט אָן באַמערקן. Altera נעמט נישט קיין פֿאַראַנטוואָרטלעכקייט אָדער אַחריות וואָס שטאַמט פֿון דער אַפּליקאַציע אָדער נוצן פֿון קיין אינפֿאָרמאַציע, פּראָדוקט אָדער באַדינונגען וואָס זענען דאָ באַשריבן, אַחוץ ווי עס איז אויסדריקלעך מסכים געווען אין שריפֿט דורך Altera. Altera קאַסטאַמערז ווערן אַדווייזד צו באַקומען די לעצטע ווערסיע פֿון די דעווייס ספּעסיפיקאַציעס איידער זיי פֿאַרלאָזן זיך אויף קיין פֿאַרעפֿנטלעכטע אינפֿאָרמאַציע און איידער זיי שטעלן אָרדערס פֿאַר פּראָדוקטן אָדער באַדינונגען. *אַנדערע נעמען און בראַנדז קענען ווערן געהאַלטן ווי די פאַרמעגן פֿון אַנדערע.

1. וועגן דעם Nios® V איינגעבעטענעם פראסעסאר 726952 | 2025.07.16
· ניאָס V פּראַסעסער רעפערענץ מאַנואַל גיט אינפֿאָרמאַציע וועגן די ניאָס V פּראַסעסער פאָרשטעלונג בענטשמאַרקס, פּראַסעסער אַרכיטעקטור, די פּראָגראַממינג מאָדעל, און די קאָר ימפּלאַמענטיישאַן.
· איינגעבעטעטע פּעריפעראַלס IP באַניצער גייד · ניאָס V פּראַסעסער ווייכווארג דעוועלאָפּער האַנטבוך

באַשרײַבט די Nios V פּראַסעסאָר ווייכווארג אַנטוויקלונג סביבה, די מכשירים וואָס זענען בנימצא, און דער פּראָצעס צו בויען ווייכווארג צו לויפן אויף Nios V פּראַסעסאָר. · Ashling* RiscFree* אינטעגרירטע אַנטוויקלונג סביבה (IDE) פֿאַר Altera FPGAs באַניצער גייד באַשרײַבט די RiscFree* אינטעגרירטע אַנטוויקלונג סביבה (IDE) פֿאַר Altera FPGAs Arm*-באזירט HPS און Nios V קאָר פּראַסעסאָר. · Nios V פּראַסעסאָר Altera FPGA IP מעלדונג הערות
1.2. Quartus® פּריים ווייכווארג שטיצן
דער Nios V פּראַסעסאָר בילד פלוס איז אַנדערש פֿאַר Quartus® Prime Pro Edition ווייכווארג און Quartus Prime Standard Edition ווייכווארג. זעט AN 980: Nios V פּראַסעסאָר Quartus Prime ווייכווארג שטיצע פֿאַר מער אינפֿאָרמאַציע וועגן די אונטערשיידן.
פֿאַרבונדענע אינפֿאָרמאַציע AN 980: Nios V פּראַסעסאָר Quartus Prime ווייכווארג שטיצע
1.3. ניאָס V פּראַסעסער לייסענסינג
יעדע Nios V פּראַסעסאָר וואַריאַנט האט איר אייגענע לייסענס שליסל. אַמאָל איר באַקומט די לייסענס שליסל, קענט איר נוצן די זעלבע לייסענס שליסל פֿאַר אַלע Nios V פּראַסעסאָר פּראָיעקטן ביז די עקספּיראַציע דאַטע. איר קענט באַקומען די Nios V פּראַסעסאָר אַלטעראַ FPGA IP לייסענסעס אָן קיין קאָסטן.
די Nios V פּראַסעסער לייסענס שליסל ליסטע איז בנימצא אין די Altera FPGA זעלבסט-סערוויס לייסענסינג צענטער. גיט די צייכן אַרויף פֿאַר עוואַלואַטיאָן אָדער פריי לייסענס קוויטל, און סעלעקטירן די קאָראַספּאַנדינג אָפּציעס צו מאַכן די בעטן.
פיגור 1. אלטערא FPGA זעלבסט-סערוויס לייסענסינג צענטער

מיט די לייסענס שליסלען, קענט איר:
שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 7

1. וועגן דעם Nios® V איינגעבעטענעם פראסעסאר 726952 | 2025.07.16
· אימפּלעמענטירן אַ Nios V פּראַסעסאָר אין דיין סיסטעם. · סימולירן דאָס נאַטור פון אַ Nios V פּראַסעסאָר סיסטעם. · באַשטעטיקן די פאַנגקשאַנאַליטי פון דעם פּלאַן, אַזאַ ווי גרייס און גיכקייט. · דזשענערירן מיטל פּראָגראַממינג fileס. · פּראָגראַמירן אַ דעוויס און וועריפיצירן דעם פּלאַן אין האַרדווער.
איר דאַרפֿט נישט קיין ליצענץ צו אַנטוויקלען ווייכווארג אין די Ashling* RiscFree* IDE פֿאַר Altera FPGAs.
פֿאַרבונדענע אינפֿאָרמאַציע · אַלטעראַ FPGA זעלבסט-סערוויס לייסענסינג צענטער
פֿאַר מער אינפֿאָרמאַציע וועגן באַקומען די Nios V פּראַסעסאָר Altera FPGA IP לייסענס שליסלען. · Altera FPGA ווייכווארג ינסטאַלירונג און לייסענסינג פֿאַר מער אינפֿאָרמאַציע וועגן לייסענסינג די Altera FPGA ווייכווארג און סעטאַפּ אַ פאַרפעסטיקט לייסענס און נעץ לייסענס סערווער.
1.4. איינגעבעטענע סיסטעם פּלאַן
די פאלגענדע פיגור אילוסטרירט א פארפּשוטעט Nios V פּראַסעסער-באזירט סיסטעם פּלאַן פלוס, אַרייַנגערעכנט ביידע האַרדווער און ווייכווארג אַנטוויקלונג.

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 8

שיקן באַמערקונגען

1. וועגן דעם Nios® V איינגעבעטענעם פראסעסאר 726952 | 2025.07.16

פיגורע 2.

ניאָס V פּראַסעסער סיסטעם פּלאַן פלוס
סיסטעם באַגריף

אנאליזירן סיסטעם רעקווייערמענץ

ניאָס® V
פּראַסעסאָר קערנס און נאָרמאַל קאָמפּאָנענטן

דעפינירן און שאַפֿן סיסטעם אין
פּלאַטפאָרמע דיזיינער

האַרדווער פלוס: אינטעגרירן און קאָמפּילירן אינטעל קוואַרטוס פּריים פּראָיעקט

ווייכווארג פלוס: אנטוויקלען און בויען ניאָס V פאָרשלאָג ווייכווארג

האַרדווער פלוס: דאַונלאָוד FPGA פּלאַן
צו ציל ברעט

ווייכווארג פלוס: טעסט און דיבאַגינג ניאָס V פּראַסעסער ווייכווארג

ווייכווארג ניין טרעפט די ספעציפיקאציע?
יא
האַרדווער ניין טרעפט ספּעק? יאָ
סיסטעם גאַנץ

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 9

726952 | 2025.07.16 שיקן באַמערקונגען

2. ניאָס V פּראַסעסער האַרדווער סיסטעם פּלאַן מיט קוואַרטוס פּריים ווייכווארג און פּלאַטפאָרמע דיזיינער

פיגורע 3.

די פאלגענדע דיאַגראַמע אילוסטרירט אַ טיפּיש Nios V פּראַסעסער האַרדווער פּלאַן. Nios V פּראַסעסער סיסטעם האַרדווער פּלאַן פלוס

אָנהייב

ניאָס V קאָרעס און סטאַנדאַרט קאָמפּאָנענטן

ניצן פּלאַטפאָרמע דיזיינער צו דיזיינען אַ ניאָס V באַזירט סיסטעם
שאַפֿן פּלאַטפאָרמע דיזיינער פּלאַן

אינטעגרירן פּלאַטפאָרמע דיזיינער סיסטעם מיט Intel Quartus Prime פּראָיעקט
באַשטימען שטיפט לאָקאַציעס, צייט רעקווירעמענץ, און אַנדערע פּלאַן ריסטריקשאַנז
קאָמפּילירן האַרדווער פֿאַר ציל דעווייס אין אינטעל קוואַרטוס פּריים

גרייט צו אראפלאָדן
2.1. שאַפֿן Nios V פּראַסעסאָר סיסטעם פּלאַן מיט פּלאַטפאָרמע דיזיינער
די קוואַרטוס פּריים ווייכווארג כולל דעם פּלאַטפאָרמע דיזיינער סיסטעם אינטעגראַציע געצייַג וואָס סימפּליפייז די אַרבעט פון דעפינירן און אינטעגרירן ניאָס V פּראַסעסער IP קאָר און אנדערע IPs אין אַן אַלטעראַ FPGA סיסטעם פּלאַן. דער פּלאַטפאָרמע דיזיינער שאַפט אויטאָמאַטיש ינטערקאַנעקט לאָגיק פון די ספּעציפֿיצירטע הויך-לעוועל קאָנעקטיוויטי. די ינטערקאַנעקט אָטאָמאַציע עלימינירט די צייט-קאַנסומינג אַרבעט פון ספּעציפֿיצירן סיסטעם-לעוועל HDL קאַנעקשאַנז.
© Altera Corporation. Altera, די Altera לאָגאָ, די `a' לאָגאָ, און אַנדערע Altera מאַרקס זענען טריידמאַרקס פון Altera Corporation. Altera רעזערווירט זיך דאָס רעכט צו מאַכן ענדערונגען צו קיין פּראָדוקטן און באַדינונגען אין יעדער צייט אָן באַמערקן. Altera נעמט נישט קיין פֿאַראַנטוואָרטלעכקייט אָדער אַחריות וואָס שטאַמט פֿון דער אַפּליקאַציע אָדער נוצן פֿון קיין אינפֿאָרמאַציע, פּראָדוקט אָדער באַדינונגען וואָס זענען דאָ באַשריבן, אַחוץ ווי עס איז אויסדריקלעך מסכים געווען אין שריפֿט דורך Altera. Altera קאַסטאַמערז ווערן אַדווייזד צו באַקומען די לעצטע ווערסיע פֿון די דעווייס ספּעסיפיקאַציעס איידער זיי פֿאַרלאָזן זיך אויף קיין פֿאַרעפֿנטלעכטע אינפֿאָרמאַציע און איידער זיי שטעלן אָרדערס פֿאַר פּראָדוקטן אָדער באַדינונגען. *אַנדערע נעמען און בראַנדז קענען ווערן געהאַלטן ווי די פאַרמעגן פֿון אַנדערע.

2. ניאָס V פּראַסעסער האַרדווער סיסטעם פּלאַן מיט קוואַרטוס פּריים ווייכווארג און פּלאַטפאָרמע דיזיינער
726952 | 2025.07.16

נאכדעם וואס איר אנאליזירט די סיסטעם הארדווער רעקווייערמענטס, ניצט איר קווארטוס פריים צו ספעציפיצירן דעם ניאס V פראסעסאר קערן, זכרון, און אנדערע קאמפאנענטן וואס אייער סיסטעם פארלאנגט. דער פלאטפארם דיזיינער דזשענערירט אויטאמאטיש די פארבינדונג לאגיק צו אינטעגרירן די קאמפאנענטן אין די הארדווער סיסטעם.

2.1.1. אינסטאנצירן ניאָס V פּראַסעסאָר אַלטעראַ FPGA IP

You can instantiate any of the processor IP cores in Platform Designer IP Catalog Processors and Peripherals Embedded Processors.

דער IP קערן פון יעדן פּראַסעסאָר שטיצט פֿאַרשידענע קאָנפיגוראַציע אָפּציעס באַזירט אויף זײַן אייגענאַרטיקער אַרכיטעקטור. איר קענט דעפינירן די קאָנפיגוראַציעס צו בעסער פּאַסן צו אײַערע דיזײַן באַדערפֿנישן.

טיש 1.

קאָנפיגוראַציע אָפּציעס אַריבער קאָר וועריאַנץ

קאָנפיגוראַטיאָן אָפּציעס

ניאָס V/c פּראַסעסער

ניאָס V/m פּראַסעסאָר

דיבאַגינג נוצן באַשטעטיק בקשה

—

טראַפּס, אויסנעמען און ינטעראַפּטס

קפּו אַרטשיטעקטורע

ECC

קאַשעס, פּעריפערישע געגנטן און TCMs

—

אייגענע אינסטרוקציעס

—

שלאָססטעפּ

—

ניאָס V/g פּראַסעסער

2.1.1.1. אינסטאנצירן ניאָס V/c קאָמפּאַקט מיקראָקאָנטראָללער אַלטעראַ FPGA IP בילד 4. ניאָס V/c קאָמפּאַקט מיקראָקאָנטראָללער אַלטעראַ FPGA IP

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 11

2.1.1.1.1. סי-פי-יו ארכיטעקטור קוויטל

טיש 2.

CPU אַרכיטעקטור טאַב

שטריך

באַשרייַבונג

אַקטיווירן אַוואַלאָן® צובינד אַקטיווירט אַוואַלאָן צובינד פֿאַר אינסטרוקציע פאַרוואַלטער און דאַטן פאַרוואַלטער. אויב דיסייבאַלד, ניצט די סיסטעם די AXI4-Lite צובינד.

mhartid CSR ווערט

· אומגילטיגע IP אָפּציע. · ניצט נישט דעם mhartid CSR ווערט אין Nios V/c פּראַסעסער.

2.1.1.1.2. ניצן די "reset request" קוויטל

טיש 3.

ניצן Reset Request Tab פּאַראַמעטער

ניצן דעם "Reset Request" קוויטל

באַשרייַבונג

לייג צו א "reset request" אינטערפייס

· אַקטיווירן די אָפּציע צו עפֿענען לאָקאַלע ריסעט פּאָרטן, וואו אַ לאָקאַלער בעל קען עס נוצן צו טריגערן דעם Nios V פּראַסעסער צו ריסעטן אָן צו אַפֿעקטירן אַנדערע קאָמפּאָנענטן אין אַ Nios V פּראַסעסער סיסטעם.
· די ריסעט אינטערפייס באשטייט פון אן אינפוט ריסעטרעק סיגנאל און אן אויספוט אק סיגנאל.
איר קענט בעטן א ריסעט צום ניאָס V פּראַסעסאָר קאָר דורך באַשטעטיקן דעם ריסעטרעק סיגנאַל.
· דער ריסעטרעק סיגנאַל מוז בלייבן באַשטעטיקט ביז דער פּראַסעסאָר באַשטעטיקט דעם באַשטעטיקונג סיגנאַל. אויב דער סיגנאַל בלייבט נישט באַשטעטיקט קען דאָס פאַראורזאַכן אַז דער פּראַסעסאָר זאָל זיין אין אַ נישט-דעטערמיניסטישן צושטאַנד.
דער ניאָס V פּראַסעסאָר ענטפֿערט אַז דער ריסעט איז געראָטן דורך באַשטעטיקן דעם באַשטעטיקונג סיגנאַל.
· נאכדעם וואס דער פראסעסאר איז געראָטן ריסעט, קען די באַשטעטיקונג פון דעם באַשטעטיקונג סיגנאַל פּאַסירן קייפל מאָל פּעריאָדיש ביז די די-באַשטעטיקונג פון דעם ריסעטרעק סיגנאַל.

2.1.1.1.3. טראַפּס, אויסנעמען, און ינטעראַפּטס טאַב

טיש 4.

טראַפּס, אויסנעמען, און ינטעראַפּטס טאַב פּאַראַמעטערס

טראַפּס, אויסנעמען און ינטעראַפּטס

באַשרייַבונג

צוריקשטעלן אַגענט

באַשטעטיק אָפסעט

באַמערקונג:

פּלאַטפאָרמע דיזיינער גיט אַן אַבסאָלוטע אָפּציע, וואָס אַלאַוז איר צו ספּעציפֿיצירן אַן אַבסאָלוטע אַדרעס אין Reset Offset. ניצט די אָפּציע ווען די זכּרון וואָס האַלט דעם Reset וועקטאָר איז ליגן אַרויס די פּראַסעסער סיסטעם און סובסיסטעמען.

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 12

שיקן באַמערקונגען

2.1.1.1.4. ECC קוויטל

טיש 5.

ECC טאַב

ECC

אַקטיווירן טעות דעטעקציע און סטאַטוס באַריכטן

באַשרייַבונג
· אַקטיווירן דעם אָפּציע צו צולייגן די ECC פֿונקציע פֿאַר Nios V פּראַסעסאָר אינערלעכע RAM בלאַקס. · ECC פֿונקציעס דעטעקטירן ביז 2-ביטס ערראָרס און רעאַגירן באַזירט אויף די פאלגענדע נאַטור:
— אויב עס איז אַ קאָריגירבאַרער טעות 1-ביט, פאָרזעצט דער פּראַסעסאָר צו אַרבעטן נאָך קאָריגירן דעם טעות אין דער פּראַסעסאָר פּייפּליין. אָבער, די קאָרעקציע ווערט נישט אָפּגעשפּיגלט אין די מקור זכרונות.
— אויב דער טעות איז נישט פאררעכטבאר, פאָרזעצט דער פּראַסעסאָר צו אַרבעטן אָן עס צו פאררעכטן אין דער פּראַסעסאָר פּייפּליין און קוואַל זכרונות, וואָס קען פאַראורזאַכן דעם פּראַסעסאָר צו אַרייַן אין אַ ניט-דעטערמיניסטישן צושטאַנד.

2.1.1.2. אינסטאנצירן ניאָס V/m מיקראָקאָנטראָללער אַלטעראַ FPGA IP בילד 5. ניאָס V/m מיקראָקאָנטראָללער אַלטעראַ FPGA IP

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 13

2.1.1.2.1. דיבאַגינג קוויטל

טיש 6.

דיבאַגינג טאַב פּאַראַמעטערס

דיבאַגינג טאַב

באַשרייַבונג

אַקטיווירן דיבאַג
אַקטיווירן ריסעט פֿון דיבאַג מאָדול

· אַקטיווירן די אָפּציע צו לייגן צו די JTAG ציל פֿאַרבינדונג מאָדול צום ניאָס V פּראַסעסער. · די דזשTAG ציל קאַנעקשאַן מאָדול אַלאַוז קאַנעקטינג צו די ניאָס V פּראַסעסער דורך די
JTAG אינטערפייס פּינס פון די FPGA. · די פֿאַרבינדונג גיט די פֿאָלגנדיקע גרונט מעגלעכקייטן:
— אָנהייבן און אָפּשטעלן דעם Nios V פּראַסעסאָר — דורכקוקן און רעדאַקטירן רעגיסטערס און זכּרון. — דאַונלאָודן די Nios V אַפּליקאַציע .elf file צום פּראַסעסאָר זכּרון ביי לויף-צייט דורך
niosv-download. — דיבאַגן די אַפּליקאַציע וואָס לויפט אויף דעם Nios V פּראַסעסאָר · פֿאַרבינדט dm_agent פּאָרט צום פּראַסעסאָר אינסטרוקציע און דאַטן באַס. זיכערט זיך אַז די באַזע אַדרעס צווישן ביידע בוסעס זענען די זעלבע.
· אַקטיווירן די אָפּציע צו עפֿענען dbg_reset_out און ndm_reset_in פּאָרטן. · דזשTAG דיבאַגער אדער niosv-download -r באַפֿעל אַקטיוויירט דעם dbg_reset_out, וואָס
ערלויבט דעם Nios V פּראַסעסאָר צו ריסעט סיסטעם פּעריפעריאַלס וואָס פאַרבינדן צו דעם פּאָרט. · איר מוזט פאַרבינדן די dbg_reset_out צובינד צו ndm_reset_in אַנשטאָט ריסעט
אינטערפייס צו טריגערן ריסעט צו פּראַסעסער קאָר און טיימער מאָדול. איר טאָר נישט פאַרבינדן dbg_reset_out אינטערפייס צו ריסעט אינטערפייס צו פאַרמייַדן אומבאַשטימטע נאַטור.

2.1.1.2.2. ניצן די "reset request" קוויטל

טיש 7.

ניצן Reset Request Tab פּאַראַמעטער

ניצן דעם "Reset Request" קוויטל

באַשרייַבונג

לייג צו א "reset request" אינטערפייס

· אַקטיווירן די אָפּציע צו עפֿענען לאָקאַלע ריסעט פּאָרטן, וואו אַ לאָקאַלער בעל קען עס נוצן צו טריגערן דעם Nios V פּראַסעסער צו ריסעטן אָן צו אַפֿעקטירן אַנדערע קאָמפּאָנענטן אין אַ Nios V פּראַסעסער סיסטעם.
· די ריסעט אינטערפייס באשטייט פון אן אינפוט ריסעטרעק סיגנאל און אן אויספוט אק סיגנאל.
איר קענט בעטן א ריסעט צום ניאָס V פּראַסעסאָר קאָר דורך באַשטעטיקן דעם ריסעטרעק סיגנאַל.
· דער ריסעטרעק סיגנאַל מוז בלייבן באַשטעטיקט ביז דער פּראַסעסאָר באַשטעטיקט דעם באַשטעטיקונג סיגנאַל. אויב דער סיגנאַל בלייבט נישט באַשטעטיקט קען דאָס פאַראורזאַכן אַז דער פּראַסעסאָר זאָל זיין אין אַ נישט-דעטערמיניסטישן צושטאַנד.
· באַהויפּטונג פון די ריסעטרעק סיגנאַל אין דיבאַג מאָדע האט קיין ווירקונג אויף די פּראַסעסאָר'ס צושטאַנד.
דער ניאָס V פּראַסעסאָר ענטפֿערט אַז דער ריסעט איז געראָטן דורך באַשטעטיקן דעם באַשטעטיקונג סיגנאַל.
· נאכדעם וואס דער פראסעסאר איז געראָטן ריסעט, קען די באַשטעטיקונג פון דעם באַשטעטיקונג סיגנאַל פּאַסירן קייפל מאָל פּעריאָדיש ביז די די-באַשטעטיקונג פון דעם ריסעטרעק סיגנאַל.

2.1.1.2.3. טראַפּס, אויסנעמען, און ינטעראַפּטס טאַב

טיש 8.

טראַפּס, אויסנעמען, און ינטעראַפּטס טאַב

באַשרייַבונג

צוריקשטעלן אַגענט

צוריקשטעלן אָפסעט ינטעראַפּט מאָדע

· ספעציפיצירט דעם אפזעץ פון דעם ריסעט וועקטאָר אין באַצוג צו דעם אויסגעקליבענעם ריסעט אַגענט'ס באַזע אַדרעס. · פּלאַטפאָרמע דיזיינער גיט אויטאָמאַטיש אַ פעליקייַט ווערט פֿאַר דעם ריסעט אפזעץ.
ספעציפֿיצירט דעם טיפּ אינטעראַפּט קאָנטראָללער, צי דירעקט צי וועקטאָרירט. באַמערקונג: דער ניאָס V/m ניט-פּייפּליינד פּראַסעסער שטיצט נישט וועקטאָרירט אינטעראַפּטס.
דעריבער, זאָל מען אויסמייַדן צו ניצן דעם וועקטאָרעד אינטעראַפּט מאָדע ווען דער פּראַסעסאָר איז אין ניט-פּייפּליינד מאָדע.

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 14

שיקן באַמערקונגען

באַמערקונג:

2.1.1.2.4. סי-פי-יו ארכיטעקטור

טיש 9.

CPU אַרכיטעקטור טאַב פּאַראַמעטערס

קפּו אַרטשיטעקטורע

באַשרייַבונג

אַקטיווירן פּייפּליינינג אין סי-פּי-יו

· אַקטיווירן די אָפּציע צו אינסטאַנצירן פּייפּליינד ניאָס V/m פּראַסעסער. — IPC איז העכער מיטן קאָסטן פון אַ העכערער לאָגיק שטח און אַ נידעריקער Fmax אָפטקייט.
· דיאַקטיווירן דעם אָפּציע צו אינסטאַנצירן ניט-פּײַפּליינד Nios V/m פּראַסעסער. — האט ענלעכע קאָר פאָרשטעלונג ווי די Nios V/c פּראַסעסער. — שטיצט דיבאַגינג און ינטעראַפּט קייפּאַבילאַטי — נידעריקער לאָגיק שטח און העכער Fmax אָפטקייַט אויף די קאָסטן פון נידעריקער IPC.

אַקטיווירן אַוואַלאָן צובינד

אַקטיוויזירט אַוואַלאָן צובינד פֿאַר אינסטרוקציע פאַרוואַלטער און דאַטן פאַרוואַלטער. אויב דיסייבאַלד, ניצט די סיסטעם AXI4-Lite צובינד.

mhartid CSR ווערט

· האַרט ID רעגיסטער (mhartid) ווערט איז 0 ביי פעליקייט. · באַשטימט אַ ווערט צווישן 0 און 4094. · קאָמפּאַטיבל מיט אַלטעראַ FPGA אַוואַלאָן מוטעקס קאָר HAL API.

פֿאַרבונדענע אינפֿאָרמאַציע עמבעדעד פּעריפעראַל IP באַניצער גייד – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. ECC קוויטל
טאַבעלע 10. ECC טאַב
ECC ענעיבלען טעות דעטעקציע און סטאַטוס באריכטן

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 15

2. ניאָס V פּראַסעסער האַרדווער סיסטעם פּלאַן מיט קוואַרטוס פּריים ווייכווארג און פּלאַטפאָרמע דיזיינער
726952 | 2025.07.16
2.1.1.3. אינסטאנצירן ניאָס וו/ג אלגעמיינע צוועק פראסעסאר אלטערא FPGA IP
פיגור 6. ניאָס V/g אַלגעמיינער צוועק פּראַסעסער אַלטעראַ FPGA IP – טייל 1

פיגורע 7.

Nios V/g אַלגעמיינע צוועק פּראַסעסער Altera FPGA IP – טייל 2 (אויסלעשן און אַקטיווירן Core Level Interrupt Controller)

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 16

שיקן באַמערקונגען

פיגורע 8.

ניאָס V/g אַלגעמיינע צוועק פּראַסעסער אַלטעראַ FPGA IP – טייל 2 (אַרייַנפירן אַקטיווירן קאָר לעוועל ינטעראַפּט קאָנטראָללער)

פיגור 9. ניאָס V/g אַלגעמיינער צוועק פּראַסעסער אַלטעראַ FPGA IP – טייל 3

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 17

2. ניאָס V פּראַסעסער האַרדווער סיסטעם פּלאַן מיט קוואַרטוס פּריים ווייכווארג און פּלאַטפאָרמע דיזיינער
726952 | 2025.07.16
פיגור 10. ניאָס V/g אַלגעמיינער צוועק פּראַסעסער אַלטעראַ FPGA IP – טייל 4

2.1.1.3.1. סי-פי-יו ארכיטעקטור

טאַבעלע 11. CPU אַרכיטעקטור פּאַראַמעטערס

CPU ארכיטעקטור קוויטל אקטיוויזירן פלאָוטינג פּוינט יוניט

באַשרייַבונג אַקטיווירן די אָפּציע צו לייגן צו די פלאָוטינג-פונט אַפּאַראַט ("F" עקסטענשאַן) אין די פּראַסעסער קאָר.

אַקטיווירן צווייַג פאָרויסזאָגן

אקטיוויזירן סטאַטישע צווייַג פאָרויסזאָגן (צוריק גענומען און פאָרווערטס נישט גענומען) פֿאַר צווייַג אינסטרוקציעס.

mhartid CSR ווערט

דיאַקטיווירן FSQRT און FDIV אינסטרוקציעס פֿאַר FPU

· אַראָפּנעמען פלאָוטינג-פּונקט קוואַדראַט וואָרצל (FSQRT) און פלאָוטינג-פּונקט דיוויזשאַן (FDIV) אָפּעראַציעס אין FPU.
· אנװענדן סאפטװערק עמולאציע אויף ביידע אינסטרוקציעס בעת לויף-צייט.

פֿאַרבונדענע אינפֿאָרמאַציע עמבעדעד פּעריפעראַל IP באַניצער גייד – Intel FPGA Avalon® Mutex Core

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 18

שיקן באַמערקונגען

2.1.1.3.2. דיבאַגינג קוויטל

טאַבעלע 12. דיבאַג טאַב פּאַראַמעטערס

דיבאַגינג טאַב

באַשרייַבונג

אַקטיווירן דיבאַג
אַקטיווירן ריסעט פֿון דיבאַג מאָדול

2.1.1.3.3. לאקסטעפּ טאַב טאַבעלע 13. לאקסטעפּ טאַב
פּאַראַמעטערס אַקטיווירן לאָקסטעפּ פעליקייַט טיימאַוט פּעריאָד אַקטיווירן עקסטענדעד ריסעט צובינד

באַשרייַבונג · אַקטיווירן די צוויי-קאָר לאָקסטעפּ סיסטעם. · פעליקייַט ווערט פון פּראָגראַממאַבאַל טיימאַוט אויף ריסעט אַרויסגאַנג (צווישן 0 און 255). · אַקטיווירן די אָפּציאָנעלע עקסטענדעד ריסעט צובינד פֿאַר עקסטענדעד ריסעט קאָנטראָל. · ווען דיסייבאַלד, די fRSmartComp ימפּלאַמענטז באַסיק ריסעט קאָנטראָל.

2.1.1.3.4. ניצן די "reset request" קוויטל

טאַבעלע 14. ניצן דעם "Reset Request" טאַב פּאַראַמעטער

ניצן דעם "Reset Request" קוויטל

באַשרייַבונג

לייג צו א "reset request" אינטערפייס

· אַקטיווירן די אָפּציע צו עפֿענען לאָקאַלע ריסעט פּאָרטן, וואו אַ לאָקאַלער בעל קען עס נוצן צו טריגערן דעם Nios V פּראַסעסער צו ריסעטן אָן צו אַפֿעקטירן אַנדערע קאָמפּאָנענטן אין אַ Nios V פּראַסעסער סיסטעם.
· די ריסעט אינטערפייס באשטייט פון אן אינפוט ריסעטרעק סיגנאל און אן אויספוט אק סיגנאל.
איר קענט בעטן א ריסעט צום ניאָס V פּראַסעסאָר קאָר דורך באַשטעטיקן דעם ריסעטרעק סיגנאַל.
· דער ריסעטרעק סיגנאַל מוז בלייבן באַשטעטיקט ביז דער פּראַסעסאָר באַשטעטיקט דעם באַשטעטיקונג סיגנאַל. אויב דער סיגנאַל בלייבט נישט באַשטעטיקט קען דאָס פאַראורזאַכן אַז דער פּראַסעסאָר זאָל זיין אין אַ נישט-דעטערמיניסטישן צושטאַנד.
· באַהויפּטונג פון די ריסעטרעק סיגנאַל אין דיבאַג מאָדע האט קיין ווירקונג אויף די פּראַסעסאָר'ס צושטאַנד.
דער ניאָס V פּראַסעסאָר ענטפֿערט אַז דער ריסעט איז געראָטן דורך באַשטעטיקן דעם באַשטעטיקונג סיגנאַל.
· נאכדעם וואס דער פראסעסאר איז געראָטן ריסעט, קען די באַשטעטיקונג פון דעם באַשטעטיקונג סיגנאַל פּאַסירן קייפל מאָל פּעריאָדיש ביז די די-באַשטעטיקונג פון דעם ריסעטרעק סיגנאַל.

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 19

2.1.1.3.5. טראַפּס, אויסנעמען, און ינטעראַפּטס טאַב

טיש 15.

טראַפּס, אויסנעמען, און ינטעראַפּטס טאַב ווען ענייבאַל קאָר לעוועל ינטעראַפּט קאָנטראָללער איז אויסגעלאָשן

טראַפּס, אויסנעמען, און ינטעראַפּטס טאַב
צוריקשטעלן אַגענט

באַשרייַבונג
· די זכּרון וואָס האָסטירט דעם ריסעט וועקטאָר (די ניאָס V פּראַסעסאָר ריסעט אַדרעס) וואו דער ריסעט קאָד געפינט זיך.
איר קענט אויסוועלן יעדן זכּרון מאָדול פארבונדן צום Nios V פּראַסעסער אינסטרוקציע מאַסטער און געשטיצט דורך אַ Nios V פּראַסעסער בוט פלאָו ווי דער ריסעט אַגענט.

באַשטעטיק אָפסעט

אַקטיווירן קאָר לעוועל ינטעראַפּט קאָנטראָללער (CLIC)

· ענעיבלען CLIC צו שטיצן פאַר-עמפּטיוו ינטעראַפּטס און קאָנפיגוראַבלע ינטעראַפּט טריגער באַדינגונג.
· ווען עס איז אַקטיוויזירט, קענט איר קאָנפיגורירן די צאָל פּלאַטפאָרמע אינטעראַפּטס, שטעלן טריגער באדינגונגען, און באַצייכענען עטלעכע פון די אינטעראַפּטס ווי פּרעעמפּטיוו.

אינטעראַפּט מאָדע שאָטן רעגיסטער Files

ספּעציפֿיצירן די אינטעראַפּט טיפּן ווי דירעקט, אָדער וועקטאָרעד. אַקטיווירן שאָטן רעגיסטער צו רעדוצירן קאָנטעקסט סוויטשינג ביי אינטעראַפּט.

טיש 16.

טראַפּס, אויסנעמען און ינטעראַפּטס ווען Enable Core Level Interrupt Controller איז אנגעצינדן

טראַפּס, אויסנעמען און ינטעראַפּטס

דיסקריפּשאַנז

צוריקשטעלן אַגענט
באַשטעטיק אָפסעט
אַקטיווירן קאָר לעוועל ינטעראַפּט קאָנטראָללער (CLIC)

· די זכּרון וואָס האָסטירט דעם ריסעט וועקטאָר (די ניאָס V פּראַסעסאָר ריסעט אַדרעס) וואו דער ריסעט קאָד געפינט זיך.
איר קענט אויסוועלן יעדן זכּרון מאָדול פארבונדן צום Nios V פּראַסעסער אינסטרוקציע מאַסטער און געשטיצט דורך אַ Nios V פּראַסעסער בוט פלאָו ווי דער ריסעט אַגענט.
· ספעציפיצירט דעם אפזעץ פון דעם ריסעט וועקטאָר אין באַצוג צו דעם אויסגעקליבענעם ריסעט אַגענט'ס באַזע אַדרעס. · פּלאַטפאָרמע דיזיינער גיט אויטאָמאַטיש אַ פעליקייַט ווערט פֿאַר דעם ריסעט אפזעץ.
· אַקטיווירן CLIC צו שטיצן פאַר-עמפּטיוו ינטעראַפּטס און קאָנפיגוראַבלע ינטעראַפּט טריגער באדינגונגען. · ווען אַקטיווירט, קענט איר קאָנפיגורירן די נומער פון פּלאַטפאָרמע ינטעראַפּטס, שטעלן טריגער באדינגונגען,
און באַצייכענען עטלעכע פון די ינטעראַפּטס ווי פּרעעמפּטיוו.

איבעררייַס מאָדע

· ספעציפיצירן די אינטעראַפּט טיפּן ווי דירעקט, וועקטאָרעד, אדער קליק.

שאָטן רעגיסטער Files

· אקטיוויזירן שאָטן רעגיסטער צו רעדוצירן קאָנטעקסט סוויטשינג ביי אינטעראַפּט.
· אָפפערט צוויי צוגאַנגען:
— נומער פון CLIC אינטעראַפּט לעוועלס
— נומער פון CLIC אינטעראַפּט לעוועלס – 1: די אָפּציע איז נוצלעך ווען איר ווילט די נומער פון רעגיסטער file קאפיעס צו פּאַסן אין אַ גענויע צאָל M20K אָדער M9K בלאָקס.
· געבן דעם ניאָס V פּראַסעסער די מעגלעכקייט צו נוצן שאָטן רעגיסטער fileס וואָס רעדוצירן קאָנטעקסט סוויטשינג אָוווערכעד ביי ינטעראַפּט.
פֿאַר מער אינפֿאָרמאַציע וועגן שאָטן רעגיסטרירן fileס, זעט די ניאָס V פּראַסעסער רעפערענץ מאַנואַל.

נומער פון פּלאַטפאָרמע ינטעראַפּט קוועלער

· ספּעציפֿיצירט די נומער פֿון פּלאַטפאָרמע אינטעראַפּטן צווישן 16 און 2048.
באַמערקונג: CLIC שטיצט ביז 2064 אינטעראַפּט אינפּוטס, און די ערשטע 16 אינטעראַפּט אינפּוטס זענען אויך פארבונדן צום גרונטלעכן אינטעראַפּט קאָנטראָללער.

CLIC וועקטאָר טיש אַליינמאַנט

· אויטאָמאַטיש באַשטימט באַזירט אויף דער צאָל פּלאַטפאָרמע ינטעראַפּט קוועלער. · אויב איר ניצט אַן אַליינמאַנט וואָס איז אונטער דעם רעקאָמענדירטן ווערט, פאַרגרעסערט די CLIC לאָגיק.
קאָמפּלעקסיטעט דורך צולייגן אַן עקסטרע אַדיטאָר צו דורכפירן וועקטאָר קאַלקולאַציעס. · אויב איר ניצט אַן אַליינמאַנט וואָס איז אונטער די רעקאָמענדירטע ווערט, דאָס רעזולטאַטן אין געוואקסן
לאָגיק קאָמפּלעקסיטעט אין די CLIC.
פארבליבן...

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 20

שיקן באַמערקונגען

טראַפּס, אויסנעמען און ינטעראַפּטס
נומער פון אינטעראַפּט לעוועלס
נומער פון אינטעראַפּט פּריאָריטעטן פּער לעוועל
קאָנפיגוראַבלע ינטעראַפּט פּאָלאַריטי שטיצן ברעג טריגערד ינטעראַפּטס

דיסקריפּשאַנז
· ספעציפיצירט די צאָל פון אינטעראַפּט לעוועלס מיט אַן נאָך לעוועל 0 פֿאַר אַפּליקאַציע קאָד. אינטעראַפּטן פון אַ העכערן לעוועל קענען אינטעראַפּטירן (פאָרויסגיין) אַ לויפנדיקן האַנדלער פֿאַר אַ נידעריקער-לעוועל אינטעראַפּט.
· מיט נישט-נול אינטעראַפּט לעוועלס ווי די איינציקע אָפּציעס פֿאַר אינטעראַפּטס, איז דער אַפּליקאַציע קאָד שטענדיק אויף דעם נידעריגסטן לעוועל 0. באַמערקונג: לויף-צייט קאָנפיגוראַציע פון אַן אינטעראַפּט'ס לעוועל און פּריאָריטעט ווערט געטאָן אין אַן איינציקן 8-ביט רעגיסטער. אויב די נומער פון אינטעראַפּט לעוועלס איז 256, איז עס נישט מעגלעך צו קאָנפיגורירן די אינטעראַפּט פּריאָריטעט ביי לויף-צייט. אַנדערש, איז די מאַקסימום נומער פון קאָנפיגוראַבלע פּריאָריטעטן 256 / (נומער פון אינטעראַפּט לעוועלס – 1).
· ספעציפיצירט די נומער פון אינטעראַפּט פּריאָריטעטן, וואָס די CLIC ניצט צו באַשטימען די סדר אין וועלכער נישט-פּרעעמפּטינג אינטעראַפּט האַנדלערס ווערן גערופן. באַמערקונג: קאָנקאַטעניישאַן פון ביינערי ווערטן פון די אויסגעקליבענע אינטעראַפּט לעוועל און אויסגעקליבענע אינטעראַפּט פּריאָריטעט מוז זיין ווייניקער ווי 8 ביטן.
· ערלויבט אייך צו קאנפיגורירן אינטעראַפּט פּאָלאַריטעט בעת לויף-צייט. · דיפאָלט פּאָלאַריטעט איז פּאָזיטיווע פּאָלאַריטעט.
· ערלויבט אייך צו קאנפיגורירן אינטעראַפּט טריגער באַדינגונג בעת לויפטיים, ד״ה הויך-לעוועל טריגערד אדער פּאָזיטיוו-עדזש טריגערד (ווען אינטעראַפּט פּאָלאַריטעט איז פּאָזיטיוו אין קאָנפיגוראַבלע אינטעראַפּט פּאָלאַריטעט).
· דיפאָלט טריגער באַדינגונג איז לעוועל טריגערד ינטעראַפּט.

באַמערקונג:

פֿאַרבונדענע אינפֿאָרמאַציע Nios® V פּראַסעסער רעפֿערענץ מאַנואַל

2.1.1.3.6. זכּרון קאָנפיגוראַציעס קוויטל

טאַבעלע 17. זכּרון קאָנפיגוראַציע טאַב פּאַראַמעטערס

קאַטעגאָריע

זכּרון קאָנפיגוראַציע קוויטל

באַשרייַבונג

קאַשעס

דאַטן קאַש גרייס

· ספּעציפֿיצירט די גרייס פֿון די דאַטן קאַש. · גילטיקע גרייסן זענען פֿון 0 קילאָבייטן (KB) ביז 16 KB. · אויסלעשן דאַטן קאַש ווען די גרייס איז 0 KB.

אינסטרוקציע קאַש גרייס

· ספּעציפֿיצירט די גרייס פֿון די אינסטרוקציע קאַש. · גילטיקע גרייסן זענען פֿון 0 KB ביז 16 KB. · אויסלעשן אינסטרוקציע קאַש ווען די גרייס איז 0 KB.

פּעריפערישע געגנט א און ב

גרייס

· ספּעציפֿיצירט די גרייס פֿון דער פּעריפֿערישער געגנט.
גילטיקע גרייסן זענען פון 64 KB ביז 2 גיגאבייט (GB), אדער גארנישט. אויסקלויבן גארנישט דעאקטיוויזירט די פּעריפערישע געגנט.

באַזע אַדרעס

· ספּעציפֿיצירט די באַזע אַדרעס פֿון פּעריפֿערישן ראַיאָן נאָכדעם ווי איר סעלעקטירט די גרייס.
· אלע אדרעסן אין דער פעריפערישער געגנט פראדוצירן אומקעשבארע דאטן צוטריטן.
· די פּעריפערישע געגנט באַזע אַדרעס מוז זיין אַליינד צו די פּעריפערישע געגנט גרייס.

ענג פֿאַרבונדענע זכרונות

גרייס

· ספּעציפֿיצירט די גרייס פֿון דעם ענג־פֿאַרבונדענעם זכּרון. — גילטיקע גרייסן זענען פֿון 0 מעגאבייט ביז 512 מעגאבייט.

באַזע אַדרעס איניציאַליזאַציע File

· ספּעציפֿיצירט די באַזע אַדרעס פֿון ענג-געקאַפּלט זכּרון. · ספּעציפֿיצירט די איניציאַליזאַציע file פֿאַר ענג פֿאַרבונדענע זכּרון.

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 21

באַמערקונג:

אין אַ Nios V פּראַסעסאָר סיסטעם מיט קאַש ענייבאַלד, מוזט איר שטעלן סיסטעם פּעריפעראַלס אין אַ פּעריפעראַל געגנט. איר קענט נוצן פּעריפעראַל געגנטן צו דעפינירן אַ ניט-קאַשעאַבלע טראַנזאַקציע פֿאַר פּעריפעראַלס ווי UART, PIO, DMA, און אַנדערע.

2.1.1.3.7. ECC קוויטל

טאַבעלע 18. ECC טאַב
ECC ענעיבלען טעות דעטעקציע און סטאַטוס באריכטן
אַקטיווירן איין-ביט קערעקשאַן

באַשרייַבונג
· אַקטיווירן דעם אָפּציע צו צולייגן די ECC פֿונקציע פֿאַר Nios V פּראַסעסאָר אינערלעכע RAM בלאַקס. · ECC פֿונקציעס דעטעקטירן ביז 2-ביטס ערראָרס און רעאַגירן באַזירט אויף די פאלגענדע נאַטור:
— אויב עס איז אַ קאָריגירבאַרער איין-ביט טעות און "Enable Single Bit Correction" איז אויסגעלאָשן, פאָרזעצט דער פּראַסעסאָר צו אַרבעטן נאָך קאָריגירן דעם טעות אין דער פּראַסעסאָר פּייפּליין. אָבער, די קאָרעקציע ווערט נישט אָפּגעשפּיגלט אין די מקור זכרונות.
— אויב עס איז אַ קאָריגירבאַרער איין-ביט טעות און "Enable Single Bit Correction" איז אנגעצינדן, פאָרזעצט דער פּראַסעסאָר צו אַרבעטן נאָך קאָריגירן דעם טעות אין דער פּראַסעסאָר פּייפּליין און די קוואַל זכרונות.
— אויב עס איז אַן אומפארריכטבאַרער טעות, שטעלט דער פּראַסעסאָר אָפּ זײַן אָפּעראַציע.
ערמעגלעכן איין-ביט קארעקציע אויף איינגעבעטעטע זכרון בלאקס אין דעם קערן.

2.1.1.3.8. אייגענע אינסטרוקציעס קוויטל

באַמערקונג:

די קוויטל איז נאָר בנימצא פֿאַר די Nios V/g פּראַסעסער קאָר.

מנהג־געמאַכטע אינסטרוקציע ניאָס V מנהג־געמאַכטע אינסטרוקציע האַרדווער־צופֿייס־טאַבעלע
ניאָס V מנהג אינסטרוקציע ווייכווארג מאַקראָ טאַבעלע

באַשרייַבונג
· ניאָס V פּראַסעסער ניצט די טאַבעלע צו דעפינירן זיינע קאַסטאַם אינסטרוקציע פאַרוואַלטער אינטערפייסיז.
· דעפינירטע קאַסטאַם אינסטרוקציע פאַרוואַלטער אינטערפייסיז זענען יינציק ענקאָודיד דורך אַן אָפּקאָד (CUSTOM0-3) און 3 ביטן פון funct7[6:4].
איר קענט דעפינירן ביז א סך הכל פון 32 יחידישע קאַסטאַם אינסטרוקציע פאַרוואַלטער אינטערפייסיז.
· ניאָס V פּראַסעסער ניצט די טאַבעלע צו דעפינירן מנהג אינסטרוקציע ווייכווארג ענקאָודינגז פֿאַר דעפינירטע מנהג אינסטרוקציע פאַרוואַלטער אינטערפייסיז.
פֿאַר יעדער דעפינירטער מנהג־אינסטרוקציע ווייכווארג קאָדירונג, מוזן דער אָפּקאָד (CUSTOM0-3) און 3 ביטן פון funct7[6:4] קאָדירונג קאָרעלירן צו אַ דעפינירטער מנהג־אינסטרוקציע פאַרוואַלטער אינטערפֿייס קאָדירונג אין דער מנהג־אינסטרוקציע האַרדווער אינטערפֿייס טאַבעלע.
איר קענט ניצן funct7[6:4], funct7[3:0], און funct3[2:0] צו דעפינירן נאָך קאָדירונג פֿאַר אַ געגעבענע מנהג אינסטרוקציע, אָדער ספּעציפֿיצירט ווי Xs צו ווערן דורכגעגעבן ווי נאָך אינסטרוקציע אַרגומענטן.
· ניאָס V פּראַסעסער גיט דעפינירטע מנהג אינסטרוקציע ווייכווארג ענקאָודינגז ווי דזשענערייטאַד C-מאַקראָס אין system.h, און נאָכפאָלגן די R-טיפּ RISC-V אינסטרוקציע פֿאָרמאַט.
· מען קען ניצן מנעמאניקס צו דעפינירן אייגענע נעמען פאר: — די גענערירטע C-מאקראס אין system.h.
— די גענערירטע GDB דיבאַג mnemonics אין custom_instruction_debug.xml.

פֿאַרבונדענע אינפֿאָרמאַציע
AN 977: Nios V פּראַסעסער מנהג אינסטרוקציע פֿאַר מער אינפֿאָרמאַציע וועגן מנהג אינסטרוקציעס וואָס לאָזן איר צו קאַסטאַמייז די Nios® V פּראַסעסער צו טרעפן די באדערפענישן פון אַ באַזונדער אַפּלאַקיישאַן.

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 22

שיקן באַמערקונגען

2. ניאָס V פּראַסעסאָר האַרדווער סיסטעם פּלאַן מיט קוואַרטוס פּריים ווייכווארג און פּלאַטפאָרמע דיזיינער 726952 | 2025.07.16
2.1.2. דעפינירן סיסטעם קאָמפּאָנענט פּלאַן
ניצט דעם פּלאַטפאָרמע דיזיינער צו דעפינירן די האַרדווער קעראַקטעריסטיקס פון די Nios V פּראַסעסער סיסטעם און לייגט צו די געוואונטשענע קאָמפּאָנענטן. די פאלגענדע דיאַגראַמע ווייזט אַ גרונטלעכע Nios V פּראַסעסער סיסטעם פּלאַן מיט די פאלגענדע קאָמפּאָנענטן: · Nios V פּראַסעסער קאָר · אויף-טשיפּ זכּרון · JTAG UART · אינטערוואַל טייַמער (אפציאָנעל)(1)
ווען אַ נייער אויף-טשיפּ זכּרון ווערט צוגעגעבן צו אַ פּלאַטפאָרמע דיזיינער סיסטעם, דורכפירן סינק סיסטעם אינפאָס צו שפּיגלען די צוגעגעבן זכּרון קאָמפּאָנענטן אין ריסעט. אַלטערנאַטיוולי, קענט איר אַקטיווירן אויטאָ סינק אין פּלאַטפאָרמע דיזיינער צו אויטאָמאַטיש שפּיגלען די לעצטע קאָמפּאָנענט ענדערונגען.
פיגורע 11. עקסampדי פֿאַרבינדונג פֿון Nios V פּראַסעסאָר מיט אַנדערע פּעריפֿערישע אַפּאַראַטן אין פּלאַטפֿאָרם דיזיינער

(1) איר האָט די אָפּציע צו נוצן די Nios V אינטערנאַלע טייַמער פֿעיִטשערז צו פאַרבייַטן דעם עקסטערנאַלן אינטערוואַל טייַמער אין פּלאַטפֿאָרם דיזיינער.

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 23

2. ניאָס V פּראַסעסער האַרדווער סיסטעם פּלאַן מיט קוואַרטוס פּריים ווייכווארג און פּלאַטפאָרמע דיזיינער
726952 | 2025.07.16
איר מוזט אויך דעפינירן אפעראציע פּינס צו עקספּאָרטירן ווי קאַנדויט אין אייער פּלאַטפאָרמע דיזיינער סיסטעם. למשל.ampא ריכטיגע FPGA סיסטעם אפעראציע שטיפט ליסטע איז דעפינירט ווי פאלגנד אבער נישט באגרענעצט צו:
· זייגער
· באַשטעטיק
· אײַנפֿלוס סיגנאַלן
2.1.3. ספּעציפֿיצירן באַזע אַדרעסן און ינטעראַפּט ריקוועסט פּרייאָריטעטן
כדי צו ספּעציפֿיצירן ווי די קאָמפּאָנענטן וואָס זענען צוגעגעבן געוואָרן אין דעם פּלאַן אַרבעטן צוזאַמען צו פֿאָרמען אַ סיסטעם, דאַרפֿט איר צוטיילן באַזע אַדרעסן פֿאַר יעדן אַגענט קאָמפּאָנענט און צוטיילן אינטעראַפּט ריקוועסט (IRQ) פּריאָריטעטן פֿאַר די J.TAG UART און דער אינטערוואַל טיימער. דער פּלאַטפאָרמע דיזיינער גיט אַ באַפֿעל – Assign Base Adresses – וואָס אויטאָמאַטיש באַשטימט ריכטיקע באַזע אַדרעסן צו אַלע קאָמפּאָנענטן אין אַ סיסטעם. אָבער, איר קענט אַדזשאַסטירן די באַזע אַדרעסן באַזירט אויף אייערע באַדערפענישן.
די פאלגענדע זענען עטלעכע גיידליינז פֿאַר צוטיילן באַזע אַדרעסעס:
· ניאָס V פּראַסעסער קאָר האט אַ 32-ביט אַדרעס שפּאַן. כּדי צו צוטריטן אַגענט קאָמפּאָנענטן, מוז זייער באַזע אַדרעס זיין צווישן 0x00000000 און 0xFFFFFFFF.
· ניאָס V פּראָגראַמען ניצן סימבאָלישע קאָנסטאַנטן צו באַצייכענען אַדרעסן. איר דאַרפט נישט אויסקלײַבן אַדרעס ווערטן וואָס זענען גרינג צו געדענקען.
· אַדרעס ווערטן וואָס אונטערשיידן קאָמפּאָנענטן מיט בלויז איין-ביט אַדרעס חילוק פּראָדוצירן מער עפעקטיווע האַרדווער. איר דאַרפט נישט קאָמפּאַקטירן אַלע באַזע אַדרעסן אין די קלענסטע מעגלעכע אַדרעס קייט ווייַל קאָמפּאַקטינג קען שאַפֿן ווייניקער עפעקטיווע האַרדווער.
· פּלאַטפאָרמע דיזיינער פּרוּווט נישט צו צוזאַמענשטעלן באַזונדערע זכּרון קאָמפּאָנענטן אין אַ קאָנטיגואָוס זכּרון קייט. למשלampלע, אויב איר ווילט אַז קייפל אויף-טשיפּ זכּרון קאָמפּאָנענטן זאָלן אַדרעסירבאר זיין ווי איין צוזאַמענהענגיקע זכּרון קייט, מוזט איר עקספּליציט צוטיילן באַזע אַדרעסן.
פּלאַטפאָרמע דיזיינער גיט אויך אַן אויטאָמאַציע באַפֿעל – אַסיינ אינטעראַפּט נומערן, וואָס פֿאַרבינדט IRQ סיגנאַלן צו פּראָדוצירן גילטיקע האַרדווער רעזולטאַטן. אָבער, אַסיינירן IRQs עפֿעקטיוו ריקווייערז אַ פֿאַרשטאַנד פֿון די אַלגעמיינע סיסטעם רעאַקציע נאַטור. פּלאַטפאָרמע דיזיינער קען נישט מאַכן געבילדעטע השערות וועגן די בעסטע IRQ אַסיינמאַנט.
דער נידעריגסטער IRQ ווערט האט די העכסטע פּריאָריטעט. אין אַן אידעאַלער סיסטעם, רעקאָמענדירט אַלטעראַ אַז דער טייַמער קאָמפּאָנענט זאָל האָבן די העכסטע פּריאָריטעט IRQ, ד״ה, דעם נידעריגסטן ווערט, כּדי צו האַלטן די אַקיעראַסי פון די סיסטעם זייגער טיק.
אין עטלעכע פעלער, קענט איר צוטיילן א העכערע פריאריטעט צו רעאל-צייט פעריפעראלן (ווי ווידעא קאנטראלערס), וואס פארלאנגט א העכערע אינטעראפט ראטע ווי טיימער קאמפאנענטן.
פֿאַרבונדענע אינפֿאָרמאַציע
קוואַרטוס פּריים פּראָ אַדישאַן באַניצער גייד: מער אינפֿאָרמאַציע וועגן שאַפֿן אַ סיסטעם מיט פּלאַטפאָרמע דיזיינער.

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 24

שיקן באַמערקונגען

2. ניאָס V פּראַסעסאָר האַרדווער סיסטעם פּלאַן מיט קוואַרטוס פּריים ווייכווארג און פּלאַטפאָרמע דיזיינער 726952 | 2025.07.16
2.2. אינטעגרירן פּלאַטפאָרמע דיזיינער סיסטעם אין די קוואַרטוס פּריים פּראָיעקט
נאכדעם וואס איר שאפט דעם Nios V סיסטעם דיזיין אין Platform Designer, טוט איר די פאלגנדע אויפגאבעס צו אינטעגרירן דעם Nios V סיסטעם מאדול אין דעם Quartus Prime FPGA דיזיין פראיעקט. · אינסטאַנצירן דעם Nios V סיסטעם מאדול אין דעם Quartus Prime פראיעקט · פארבינדן סיגנאלן פון Nios V סיסטעם מאדול צו אנדערע סיגנאלן אין דער FPGA לאגיק · באשטימען פיזישע שטיפטן לאקאציע · באגרענעצן דעם FPGA דיזיין
2.2.1. אינסטאנצירן דעם ניאָס V פּראַסעסאָר סיסטעם מאָדול אין דעם קוואַרטוס פּריים פּראָיעקט
פּלאַטפאָרמע דיזיינער דזשענערירט אַ סיסטעם מאָדול פּלאַן ענטיטי וואָס איר קענט אינסטאַנציירן אין קוואַרטוס פּריים. ווי איר אינסטאַנציירט דעם סיסטעם מאָדול דעפּענדס אויף דער פּלאַן אַרייַנטרעטן מעטאָדע פֿאַר דעם גאַנצן קוואַרטוס פּריים פּראָיעקט. למשל.ampאויב איר האָט גענוצט Verilog HDL פֿאַר דיזיין איינגאַבע, אינסטאַנצירט דעם Verilog באַזירטן סיסטעם מאָדול. אויב איר בעפֿאָרצוגט צו נוצן דעם בלאָק דיאַגראַם מעטאָד פֿאַר דיזיין איינגאַבע, אינסטאַנצירט אַ סיסטעם מאָדול סימבאָל .bdf file.
2.2.2. פֿאַרבינדן סיגנאַלן און באַשטימען פֿיזישע פּין לאָקאַציעס
כדי צו פארבינדן אייער Altera FPGA דיזיין צו אייער ברעט-לעוועל דיזיין, טוט אויס די פאלגנדע אויפגאבן: · אידענטיפיצירט דעם הויפט-לעוועל file פֿאַר דיין פּלאַן און סיגנאַלן צו פאַרבינדן צו פונדרויסנדיק אַלטעראַ
FPGA דעווייס פּינס. · פֿאַרשטיין וועלכע פּינס צו פֿאַרבינדן דורך דיין ברעט-לעוועל פּלאַן באַניצער גייד אָדער
סכעמאַטיקס. · צוטיילן סיגנאַלן אין דעם העכסטן-לעוועל פּלאַן צו פּאָרץ אויף דיין אַלטעראַ FPGA מיטל מיט פּין
אַסיינמענט מכשירים.
אייער פּלאַטפאָרמע דיזיינער סיסטעם קען זיין דער העכסטער לעוועל פּלאַן. אָבער, די אַלטעראַ FPGA קען אויך אַרייַננעמען נאָך לאָגיק באַזירט אויף אייערע באַדערפענישן און אַזוי פירט איין אַ מנהג-געמאַכטן העכסטן לעוועל פּלאַן. fileדי העכסטע מדרגה file פֿאַרבינדט די Nios V פּראַסעסאָר סיסטעם מאָדול סיגנאַלן צו אַנדערע Altera FPGA פּלאַן לאָגיק.
פֿאַרבונדענע אינפֿאָרמאַציע קוואַרטוס פּריים פּראָ אַדישאַן באַניצער גייד: פּלאַן ריסטריקשאַנז
2.2.3. באגרענעצן דעם אלטערא FPGA דיזיין
א ריכטיגע Altera FPGA סיסטעם דיזיין נעמט אריין דיזיין באגרענעצונגען צו זיכער מאכן אז דער דיזיין טרעפט די צייט-קלאָוזשער און אנדערע לאגיק באגרענעצונגען רעקווייערמענטס. איר מוזט באגרענעצן אייער Altera FPGA דיזיין צו טרעפן די רעקווייערמענטס אויסדריקליך ניצנדיג די מכשירים וואס ווערן צוגעשטעלט אין די Quartus Prime ווייכווארג אדער דריט-פארטיי EDA פראוויידערס. די Quartus Prime ווייכווארג ניצט די צוגעשטעלטע באגרענעצונגען בעת די קאמפיילאציע פאזע צו באקומען די אפטימאלע פלעיסמענט רעזולטאטן.

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 25

2. ניאָס V פּראַסעסער האַרדווער סיסטעם פּלאַן מיט קוואַרטוס פּריים ווייכווארג און פּלאַטפאָרמע דיזיינער
726952 | 2025.07.16
פֿאַרבונדענע אינפֿאָרמאַציע · קוואַרטוס פּריים פּראָ אַדישאַן באַניצער גייד: פּלאַן ריסטריקשאַנז · דריט-פּאַרטיי EDA פּאַרטנערס · קוואַרטוס פּריים פּראָ אַדישאַן באַניצער גייד: טיימינג אַנאַליזער
2.3. דיזיינירן אַ Nios V פּראַסעסאָר זכּרון סיסטעם
די סעקציע באשרייבט די בעסטע פּראַקטיקעס פֿאַר אויסקלייבן זכּרון דעוויסעס אין אַ פּלאַטפאָרמע דיזיינער עמבעדיד סיסטעם מיט אַ ניאָס V פּראַסעסער און דערגרייכן אָפּטימאַל פאָרשטעלונג. זכּרון דעוויסעס שפּילן אַ קריטיש ראָלע אין פֿאַרבעסערן די קוילעלדיק פאָרשטעלונג פון אַן עמבעדיד סיסטעם. עמבעדיד סיסטעם זכּרון סטאָרז די פּראָגראַם ינסטראַקשאַנז און דאַטן.
2.3.1. פֿליכטיקע זכּרון
א הויפּט אונטערשייד אין א זכּרון טיפּ איז וואַלאַטיליטי. וואַלאַטילי זכּרון האַלט נאָר זיין אינהאַלט בשעת איר צושטעלט שטראָם צו די זכּרון מיטל. אַזוי שנעל ווי איר נעמט אַראָפּ די שטראָם, פאַרלירט די זכּרון זיין אינהאַלט.
Exampטיילן פון וואַלאַטיל זכּרון זענען ראַם, קאַש, און רעגיסטערס. דאָס זענען שנעלע זכּרון טיפּן וואָס פֿאַרבעסערן די פאָרשטעלונג. אַלטעראַ רעקאָמענדירט צו לאָדן און אויספֿירן Nios V פּראַסעסער אינסטרוקציעס אין ראַם און צו פֿאַרבינדן Nios V IP קאָר מיט On-Chip זכּרון IP אָדער External Memory Interface IP פֿאַר אָפּטימאַלע פאָרשטעלונג.
כדי צו פֿאַרבעסערן די פאָרשטעלונג, קענט איר עלימינירן נאָך פּלאַטפאָרמע דיזיינער אַדאַפּטאַציע קאָמפּאָנענטן דורך צופּאַסן די Nios V פּראַסעסער דאַטן פאַרוואַלטער צובינד טיפּ אָדער ברייט מיט בוט ראַם.ampאיר קענט קאָנפיגורירן On-Chip Memory II מיט אַ 32-ביטס AXI-4 אינטערפייס, וואָס פּאַסט צו די Nios V דאַטן פאַרוואַלטער אינטערפייס.
פֿאַרבונדענע אינפֿאָרמאַציע · עקסטערנע זכּרון אינטערפֿייסיז IP שטיצע צענטער · אויף-טשיפּ זכּרון (RAM אָדער ROM) אַלטעראַ FPGA IP · אויף-טשיפּ זכּרון II (RAM אָדער ROM) אַלטעראַ FPGA IP · ניאָס V פּראַסעסער אַפּלאַקיישאַן עקסעקוט-אין-פּלאַץ פֿון OCRAM אויף בלאַט 54
2.3.1.1. אויף-טשיפּ זכּרון קאָנפיגוראַציע ראַם אָדער ראָם
איר קענט קאָנפיגורירן Altera FPGA On-Chip Memory IPs ווי RAM אדער ROM. · RAM גיט לייענען און שרייבן מעגלעכקייט און האט א וואַלאַטאַל נאַטור. אויב איר זענט
ווען איר בוטט דעם ניאָס V פּראַסעסאָר פֿון אַן אויף-טשיפּ ראַם, מוזט איר זיכער מאַכן אַז דער אינהאַלט פֿון בוטן ווערט באַהאַלטן און נישט פֿאַרדאָרבן אין פֿאַל פֿון אַ ריסעט בעת לויף-צייט. · אויב אַ ניאָס V פּראַסעסאָר בוטט פֿון ראָם, קען קיין ווייכווארג באַג אויף דעם ניאָס V פּראַסעסאָר נישט פֿאַלש איבערשרייבן דעם אינהאַלט פֿון אויף-טשיפּ זכּרון. אַזוי, רעדוצירט איר דעם ריזיקאָ פֿון פֿאַרדאָרבן ווייכווארג.
פֿאַרבונדענע אינפֿאָרמאַציע · אויף-טשיפּ זכּרון (RAM אָדער ROM) אַלטעראַ FPGA IP · אויף-טשיפּ זכּרון II (RAM אָדער ROM) אַלטעראַ FPGA IP · ניאָס V פּראַסעסער אַפּלאַקיישאַן עקסעקוט-אין-פּלאַץ פֿון OCRAM אויף בלאַט 54

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 26

שיקן באַמערקונגען

2. ניאָס V פּראַסעסאָר האַרדווער סיסטעם פּלאַן מיט קוואַרטוס פּריים ווייכווארג און פּלאַטפאָרמע דיזיינער 726952 | 2025.07.16
2.3.1.2. קעשעס
אויף-טשיפּ זכרונות ווערן געוויינטלעך גענוצט צו אימפלעמענטירן די קעש פונקציאנאליטעט צוליב זייער נידעריגע לעיטענסי. דער ניאָס V פּראַסעסער ניצט אויף-טשיפּ זכרון פֿאַר זיינע אינסטרוקציע און דאַטן קעשעס. די לימיטירטע קאַפּאַציטעט פון אויף-טשיפּ זכרון איז געוויינטלעך נישט קיין פּראָבלעם פֿאַר קעשעס ווייל זיי זענען טיפּיש קליין.
קעטשעס ווערן געוויינטלעך גענוצט אונטער די פאלגענדע באדינגונגען:
רעגולערע זכּרון געפינט זיך אַוועק פונעם טשיפּ און האט אַ לענגערע צוטריט צייט ווי אויף-טשיפּ זכּרון.
די פאָרשטעלונג-קריטישע סעקציעס פון די ווייכווארג קאָד קענען פּאַסן אין די אינסטרוקציע קאַש, וואָס פֿאַרבעסערט סיסטעם פאָרשטעלונג.
· דער פאָרשטעלונג-קריטישער, מערסט אָפט גענוצטער אָפּטייל פון די דאַטן קען אַרײַנפּאַסן אין די דאַטן קאַש, און פֿאַרבעסערן די סיסטעם פאָרשטעלונג.
אַקטיווירן קאַשעס אין ניאָס V פּראַסעסער שאַפט אַ זכּרון כייעראַרכיע, וואָס מינימיזירט די זכּרון אַקסעס צייט.
2.3.1.2.1. פּעריפערישע געגנט
קיין איינגעבעטעטע פּעריפערישע IP'ס, ווי UART, I2C, און SPI, טארן נישט ווערן קעשט. קעש איז שטארק רעקאמענדירט פאר עקסטערנע זכרונות וואס ווערן באאיינפלוסט דורך לאנגע צוטריט צייט, בשעת אינטערנע אויף-טשיפּ זכרונות קענען ווערן אויסגעשלאסן צוליב זייער קורצע צוטריט צייט. איר טאר נישט קעשן קיין איינגעבעטעטע פּעריפערישע IP'ס, ווי UART, I2C, און SPI, אחוץ זכרונות. דאס איז וויכטיג ווייל געשעענישן פון עקסטערנע דעווייסעס, ווי אגענט דעווייסעס וואס דערהיינטיקן די ווייכע IP'ס, ווערן נישט איינגעכאפט דורך דעם פראסעסאר קעש, און דערפאר נישט אויפגענומען דורך דעם פראסעסאר. אלס רעזולטאט, קענען די געשעענישן בלייבן אומבאַמערקט ביז איר רייניגט דעם קעש, וואס קען פירן צו אומגעוואונטשענע אויפפירונג אין אייער סיסטעם. אין קורצן, די זכרון-געמאפטע ראיאן פון איינגעבעטעטע פּעריפערישע IP'ס איז נישט קעשט און מוז געפינען זיך אין די פראסעסאר'ס פּעריפערישע ראיאנען.
צו שטעלן אַ פּעריפערישע געגנט, נאָכפאָלגן די סטעפּס:
1. עפֿנט די סיסטעם'ס אַדרעס מאַפּע אין די פּלאַטפאָרמע דיזיינער.
2. נאַוויגירן צו דער אַדרעס מאַפּע פון די פּראַסעסער ס אינסטרוקציע מאַנאַדזשער און דאַטן מאַנאַדזשער.
3. אידענטיפיצירן די פּעריפערישע דעוויסעס און זכרונות אין אייער סיסטעם.
פיגורע 12. עקסampדי אַדרעס מאַפּע

באַמערקונג: די בלויע פײַלן ווײַזן אויף זכרונות. 4. גרופּיר די פּעריפערישע דעוויסעס:
א. זכּרון ווי קעשעבל ב. פּעריפעראַלס ווי נישט קעשעבל

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 27

טאַבעלע 19. קאַשעאַבלע און נישט-קאַשעאַבלע געגנט

סאַבאָרדאַנייט

אַדרעס מאַפּע

סטאַטוס

פּעריפערישע געגנט

גרייס

באַזע אַדרעס

באַניצער_אַפּליקאַציע_מעם.ס1

0x0 ~ 0x3ffff

קאַטשעאַבלע

N/A

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

נישט קאַשעאַבאַל קאַשעאַבאַל

65536 בייטס נישט פֿאַראַן

0x40000 N/A

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

קאַשעאַבלע נישט קאַשעאַבלע נישט קאַשעאַבלע

144 בייטס (מינימום גרייס איז 65536 בייטס)

0x54000

סיסיד_qsys_0.קאָנטראָל_סלעיוו

0x54080 ~ 0x54087

נישט קעשעבל

uart.avalon_jtag_קנעכט

0x54088 ~ 0x5408f

נישט קעשעבל

5. צופּאַסן די פּעריפערישע געגנטן מיט זייערע ספּעציפֿישע גרייסן:
· פֿאַר עקסampלמשל, אויב די גרייס איז 65536 בייטס, קארעספאנדירט עס צו 0x10000 בייטס. דעריבער, מוז די ערלויבטע באזע אדרעס זיין א קייפל פון 0x10000.
· די CPU.dm_agent ניצט א באזע אדרעס פון 0x40000, וואס איז א קייפל פון 0x10000. אלס רעזולטאט, פעריפעראלע ראיאן A, מיט א גרייס פון 65536 בייטס און א באזע אדרעס פון 0x40000, טרעפט די באדערפענישן.
· די באַזע אַדרעס פון דער זאַמלונג פון נישט-קעשעוודיקע געגנטן ביי 0x54000 איז נישט קיין קייפל פון 0x10000. איר מוזט זיי איבערגעבן צו 0x60000 אדער אן אנדער קייפל פון 0x10000. אזוי, פּעריפערישע געגנט B, וואָס האט אַ גרייס פון 65536 בייטס און אַ באַזע אַדרעס פון 0x60000, באַפרידיקט די קריטעריאַ.

טאַבעלע 20. קאַשעאַבלע און נישט-קאַשעאַבלע געגנט מיט ווידער-אַסיינמאַנט

סאַבאָרדאַנייט

אַדרעס מאַפּע

סטאַטוס

פּעריפערישע געגנט

גרייס

באַזע אַדרעס

באַניצער_אַפּליקאַציע_מעם.ס1

0x0 ~ 0x3ffff

קאַטשעאַבלע

N/A

cpu.dm_agent

0x40000 ~ 0x4ffff

נישט קאַשעאַבאַל 65536 בייטס

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

קאַטשעאַבלע

N/A

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm סיסיד_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

קאַשעאַבלע נישט קאַשעאַבלע נישט קאַשעאַבלע נישט קאַשעאַבלע

144 בייטס (מינימום גרייס איז 65536 בייטס)

0x60000

uart.avalon_jtag_קנעכט

0x60088 ~ 0x6008f

נישט קעשעבל

2.3.1.3. ענג פארבונדענע זכּרון
ענג-געקאפטע זכרונות (TCMs) ווערן אימפלעמענטירט ניצנדיק אויף-טשיפּ זכרון ווייל זייער נידעריגע לעיטענסי מאכט זיי גוט פּאַסיק פֿאַר דער אויפֿגאַבע. TCMs זענען זכרונות וואָס זענען געמאַפּט אין דעם טיפּישן אַדרעס-פּלאַץ אָבער האָבן אַ דעדיקירטן אינטערפֿייס צום מיקראָפּראָסעסאָר און האָבן די הויך-פּערפאָרמאַנס, נידעריגע-לעיטענסי אייגנשאַפֿטן פֿון קאַש זכרון. TCM גיט אויך אַן אונטערגעאָרדנטן אינטערפֿייס פֿאַרן פונדרויסנדיקן באַלעבאָס. דער פּראָסעסאָר און פונדרויסנדיקער באַלעבאָס האָבן די זעלבע דערלויבעניש-לעוועל צו האַנדלען מיטן TCM.

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 28

שיקן באַמערקונגען

באַמערקונג:

ווען דער TCM אונטערגעאָרדנטער פּאָרט איז פארבונדן צו אַן עקסטערנעם האָסט, קען עס ווערן געוויזן מיט אַן אַנדער באַזע אַדרעס ווי די באַזע אַדרעס וואָס איז צוגעטיילט אין דעם פּראַסעסאָר קאָר. אַלטעראַ רעקאָמענדירט צו צופּאַסן ביידע אַדרעסן צו דער זעלבער ווערט.

2.3.1.4. עקסטערנע זכּרון צובינד (EMIF)
EMIF (עקסטערנאַל מעמאָרי אינטערפייס) פונקציאָנירט ענלעך צו SRAM (סטאַטיש ראַנדאָם אַקסעס מעמאָרי), אָבער עס איז דינאַמיש און דאַרף פּעריִאָדישע דערפרישונג צו האַלטן זיין אינהאַלט. די דינאַמישע מעמאָרי צעלן אין EMIF זענען פיל קלענער ווי די סטאַטישע מעמאָרי צעלן אין SRAM, וואָס רעזולטירט אין העכערע קאַפּאַציטעט און ביליקערע מעמאָרי דעוויסעס.
אין צוגאב צו דער רעפרעש פארלאנג, האט EMIF ספעציפישע אינטערפייס פארלאנגען וואס פארלאנגען אפט ספעציאליזירטע קאנטראלער הארדווער. אנדערש ווי SRAM, וואס האט א פעסטן סכום אדרעס ליניעס, ארגאניזירט EMIF זיין זכרון פלאץ אין באנקס, רייען, און קאלום'ס. סוויטשינג צווישן באנקס און רייען ברענגט אריין עטוואס איבערהעאַד, ממילא מוז מען פארזיכטיג סדרן זכרון צוטריטן צו נוצן EMIF עפעקטיוו. EMIF מולטיפּלעקסירט אויך ריי און קאלום אדרעסן איבער די זעלבע אדרעס ליניעס, רעדוצירנדיג די צאל פּינס וואס זענען פארלאנגט פאר א געגעבענע EMIF גרייס.
העכער-גיכקייט ווערסיעס פון EMIF, ווי DDR, DDR2, DDR3, DDR4, און DDR5, שטעלן שטרענגע סיגנאַל אָרנטלעכקייט רעקווייערמענץ וואָס PCB דיזיינערז מוזן באַטראַכטן.
EMIF דעווייסעס זענען צווישן די מערסט קאסטן-עפעקטיווע און הויך-קאפאציטעט ראם טיפן וואס זענען פאראן, מאכנדיג זיי א פאפולערע אפציע. א שליסל קאמפאנענט פון אן EMIF אינטערפייס איז די EMIF IP, וואס פירט אויפגאבן פארבונדן מיט אדרעס מולטיפלעקסינג, רעפרעשינג, און סוויטשינג צווישן רייען און בענק. די דאזיגע דעזיין ערלויבט די רעשט פון די סיסטעם צו צוקומען צו EMIF אן צו דארפן פארשטיין איר אינערליכע ארכיטעקטור.

פֿאַרבונדענע אינפֿאָרמאַציע עקסטערנע זכּרון אינטערפֿייסן IP שטיצע צענטער

2.3.1.4.1. אַדרעס שפּאַן עקסטענדער IP
דער אַדרעס שפּאַן עקסטענדער אַלטעראַ FPGA IP ערלויבט זכּרון-געמאַפּטע האָסט אינטערפייסיז צו אַקסעס אַ גרעסערע אָדער קלענערע אַדרעס מאַפּע ווי די ברייט פון זייערע אַדרעס סיגנאַלן ערלויבט. דער אַדרעס שפּאַן עקסטענדער IP צעטיילט דעם אַדרעסאַבלע פּלאַץ אין קייפל באַזונדערע פֿענצטער אַזוי אַז דער האָסט קען אַקסעסן דעם צונעמען טייל פון דער זכּרון דורך דעם פֿענצטער.
דער אַדרעס שפּאַן עקסטענדער באַגרענעצט נישט די ברייט פון די האָסט און אַגענט צו אַ 32-ביט און 64-ביט קאָנפיגוראַציע. איר קענט נוצן דעם אַדרעס שפּאַן עקסטענדער מיט 1-64 ביט אַדרעס פֿענצטער.

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 29

פיגור 13. אַדרעס שפּאַן עקסטענדער אַלטעראַ FPGA IP
אַגענט וואָרט אַדרעס

אַדרעס שפּאַן עקסטענדער

מאַפּינג טאַבלע
קאָנטראָל פּאָרט א

…

קאָנטראָל רעגיסטער 0 קאָנטראָל רעגיסטער Z-1

אויסגעברייטערטע האָסט אַדרעס H

פֿאַרבונדענע אינפֿאָרמאַציע
קוואַרטוס® פּריים פּראָ אַדישאַן באַניצער גייד: פּלאַטפאָרמע דיזיינער זעט דעם טעמע אַדרעס שפּאַן עקסטענדער אינטעל® FPGA IP פֿאַר מער אינפֿאָרמאַציע.

2.3.1.4.2. ניצן אַדרעס שפּאַן עקסטענדער IP מיט ניאָס V פּראַסעסער
דער 32-ביט ניאָס V פּראַסעסאָר קען אַדרעסירן ביז 4 גיגאבייט פון אַן אַדרעס שפּאַן. אויב די EMIF כּולל מער ווי 4 גיגאבייט זכּרון, גייט עס איבער די מאַקסימום געשטיצטע אַדרעס שפּאַן, מאַכנדיג די פּלאַטפאָרמע דיזיינער סיסטעם ווי פאַלש. אַן אַדרעס שפּאַן עקסטענדער IP איז פארלאנגט צו סאָלווען דעם פּראָבלעם דורך צעטיילן אַן איינציקן EMIF אַדרעס פּלאַץ אין קייפל קלענערע פֿענצטער.
אַלטעראַ רעקאָמענדירט אַז איר זאָלט באַטראַכטן די פאלגענדע פּאַראַמעטערס.

טאַבעלע 21. אַדרעס שפּאַן עקסטענדער פּאַראַמעטערס

פּאַראַמעטער

רעקאַמענדיד סעטטינגס

דאַטאַפּאַד ברייט
ברייט פון אויסגעברייטערטער מאַסטער בייט אַדרעס

אויסקלייבן 32-ביטס, וואָס קאָרעלירט צום 32-ביט פּראַסעסאָר. דאָס ווענדט זיך אין דער גרייס פֿון דער EMIF זכּרון.

שקלאַף וואָרט אַדרעס ברייט בערסטקאַונט ברייט

אויסקלייבן 2 גיגאבייט אדער ווייניגער. די פארבליבענע אדרעס שפאן פון ניאָס V פראסעסאר איז רעזערווירט פאר אנדערע איינגעבעטענע ווייכע IP'ס.
אָנהייבן מיט 1 און ביסלעכווייַז פאַרגרעסערן דעם ווערט צו פֿאַרבעסערן פאָרשטעלונג.

נומער פון אונטער-פֿענצטער

אויסקלייבן 1 אונטער-פֿענצטער אויב איר פֿאַרבינדט EMIF צום Nios V פּראַסעסאָר ווי אינסטרוקציע און דאַטן זכּרון, אָדער ביידע. עס איז געפֿערלעך צו בייטן צווישן קייפל אונטער-פֿענצטער בשעת דער Nios V פּראַסעסאָר אַרבעט פֿון EMIF.

אַקטיווירן שקלאַף קאָנטראָל פּאָרט

דיאַקטיווירט דעם שקלאַף קאָנטראָל פּאָרט אויב איר פאַרבינדט EMIF צום Nios V פּראַסעסאָר ווי אינסטרוקציע און/אָדער דאַטן זכּרון. די זעלבע זאָרגן ווי נומער פון סאַב-פֿענצטער.

מאַקסימום וואַרטנדיקע לייענונגען

אָנהייבן מיט 1 און ביסלעכווייַז פאַרגרעסערן דעם ווערט צו פֿאַרבעסערן פאָרשטעלונג.

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 30

שיקן באַמערקונגען

2. ניאָס V פּראַסעסאָר האַרדווער סיסטעם פּלאַן מיט קוואַרטוס פּריים ווייכווארג און פּלאַטפאָרמע דיזיינער 726952 | 2025.07.16
פיגור 14. פארבינדן אינסטרוקציע און דאטן מענעדזשער צום אדרעס שפּאַן עקסטענדער

פיגור 15. אַדרעס מאַפּינג

באַמערקט אַז דער אַדרעס שפּאַן עקסטענדער קען צוקומען צום גאַנצן 8 גיגאבייט זכּרון פּלאַץ פֿון EMIF. אָבער, דורך דעם אַדרעס שפּאַן עקסטענדער, קען דער Nios V פּראַסעסער נאָר צוקומען צום ערשטן 1 גיגאבייט זכּרון פּלאַץ פֿון EMIF.

פיגור 16. פארפּשוטעטע בלאָק דיאַגראַמע

פּלאַטפאָרמע דיזיינער סיסטעם

פארבליבענע 3 גיגאבייט

ניאָס V פּראַסעסער אַדרעס

שפּאַן איז פֿאַר עמבעדיד

NNioios sVV PProrocesesosor r
M

ווייכע IP'ס אין דער זעלבער סיסטעם.
1 גיגאבייט פֿענצטער

אַדרעס שפּאַן

עקסטענדער

נאָר די ערשטע 1 גיגאבייט

פון EMIF זכּרון איז פארבונדן צו Nios V

EMIF

פּראַסעסער.

8 גיגאבייט
S

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 31

2. ניאָס V פּראַסעסער האַרדווער סיסטעם פּלאַן מיט קוואַרטוס פּריים ווייכווארג און פּלאַטפאָרמע דיזיינער
726952 | 2025.07.16
2.3.1.4.3. דעפינירן אַדרעס שפּאַן עקסטענדער לינקער זכּרון מיטל 1. דעפינירן דעם אַדרעס שפּאַן עקסטענדער (EMIF) ווי דער ריסעט וועקטאָר. אַלטערנאַטיוולי, קענט איר צוטיילן דעם Nios V פּראַסעסער ריסעט וועקטאָר צו אַנדערע זכרונות, ווי OCRAM אָדער פלאַש דעוויסעס.
פיגור 17. קייפל אָפּציעס ווי אַ צוריקשטעל וועקטאָר
אבער, דער באארד סופארט פעקל (BSP) עדיטאר קען נישט אויטאמאטיש רעגיסטרירן דעם אדרעס ספאן עקסטענדער (EMIF) אלס א גילטיגע זכרון. דעפענדינג אויף די ברירה וואס איר האט געמאכט, זעט איר צוויי פארשידענע סיטואציעס ווי געוויזן אין די פאלגנדע בילדער. בילד 18. BSP טעות ווען מען דעפינירט אדרעס ספאן עקסטענדער (EMIF) אלס ריסעט וועקטאָר.

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 32

שיקן באַמערקונגען

2. ניאָס V פּראַסעסאָר האַרדווער סיסטעם פּלאַן מיט קוואַרטוס פּריים ווייכווארג און פּלאַטפאָרמע דיזיינער 726952 | 2025.07.16
פיגור 19. פעלנדיקע EMIF ווען מען דעפינירט אנדערע זכרונות אלס ריסעט וועקטאָר

2. איר מוזט מאַנועל צולייגן דעם אַדרעס שפּאַן עקסטענדער (EMIF) ניצנדיק "Add Memory Device", "Add Linker Memory Region", און "Add Linker Section Mappings" אין די BSP לינקער סקריפּט טאַב.
3. גיי די סטעפּס:
א. באַשטימען די אַדרעס שפּאַן פון די אַדרעס שפּאַן עקסטענדער ניצן די מעמאָרי מאַפּע (די עקסampאין דער פאלגנדער פיגור ניצט אדרעס שפּאַן עקסטענדער קייט פון 0x0 צו 0x3fff_ffff).
פיגור 20. זכּרון מאַפּע

ב. דריקט אויף צולייגן זכּרון מיטל, און פילט אויס באזירט אויף די אינפארמאציע אין אייער דיזיין'ס זכּרון מאַפּע: i. מיטל נאָמען: emif_ddr4. באַמערקונג: זיכערט זיך אז איר קאפירט דעם זעלבן נאָמען פון זכּרון מאַפּע. ii. באַזע אַדרעס: 0x0 iii. גרייס: 0x40000000
ג. דריקט לייג צו צו לייגן א נייע לינקער זכרון ראיאן:

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 33

טאַבעלע 22. צולייגן לינקער זכּרון געגנט

סטעפּס

צוריקשטעלן וועקטאָר

עמיף_דדר4

אַנדערע זכרונות

לייג צו א נייע לינקער מעמאָרי ראיאן גערופן "reset". לייג צו א נייע לינקער מעמאָרי ראיאן פאר די

· ראַיאָן נאָמען: צוריקשטעלן

עמיף_דדר4.

· ראיאן גרייס: 0x20

· ראַיאָן נאָמען: emif_ddr4

· זכּרון מיטל: emif_ddr4

· ראיאן גרייס: 0x40000000

· זכּרון אָפסעט: 0x0

· זכּרון מיטל: emif_ddr4

· זכּרון אָפסעט: 0x0

לייג צו א נייע לינקער מעמארי ראיאן פאר די

פארבליבענע emif_ddr4.

· ראַיאָן נאָמען: emif_ddr4

· ראיאן גרייס: 0x3fffffe0

· זכּרון מיטל: emif_ddr4

· זכּרון אָפסעט: 0x20

פיגור 21. לינקער ראיאן ווען מען דעפינירט אדרעס שפּאַן עקסטענדער (EMIF) אלס ריסעט וועקטאָר

פיגור 22. לינקער ראיאן ווען מען דעפינירט אנדערע זכרונות אלס ריסעט וועקטאָר
ד. אזוי שנעל ווי דער emif_ddr4 איז צוגעלייגט צום BSP, קענט איר עס אויסקלויבן פאר יעדע לינקער סעקציע.
פיגור 23. צוגעלייגט אדרעס שפּאַן עקסטענדער (EMIF) הצלחהדיק

ה. איגנארירט די ווארענונג וועגן דעם אז זכרון דעווייס emif_ddr4 איז נישט קענטיק אין דעם SOPC דיזיין.
ו. גיי ווייטער צו דזשענערירן BSP.
פֿאַרבונדענע אינפֿאָרמאַציע הקדמה צו Nios V פּראַסעסער בוטינג מעטהאָדס אויף בלאַט 51

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 34

שיקן באַמערקונגען

2. ניאָס V פּראַסעסאָר האַרדווער סיסטעם פּלאַן מיט קוואַרטוס פּריים ווייכווארג און פּלאַטפאָרמע דיזיינער 726952 | 2025.07.16
2.3.2. נישט-פליכטיקע זכּרון
נישט-פליכטיקע זכּרון האַלט זיין אינהאַלט ווען די מאַכט שליסט זיך אויס, מאַכנדיג עס אַ גוטע ברירה פֿאַר סטאָרינג אינפֿאָרמאַציע וואָס די סיסטעם מוז צוריקקריגן נאָך אַ סיסטעם מאַכט ציקל. נישט-פליכטיקע זכּרון סטאָרירט געוויינטלעך פּראַסעסער בוט-קאָד, פּערסיסטענט אַפּלאַקיישאַן סעטטינגס, און אַלטעראַ FPGA קאָנפיגוראַציע דאַטן. כאָטש נישט-פליכטיקע זכּרון האט די אַדוואַנטאַגעס...tagווען מען נעמט ארויס די מאַכט, איז עס פיל שטייטער קאַמפּערד צו וואַלאַטיל זכּרון, און האט אָפט מער קאָמפּליצירטע שרייבן און ויסמעקן פּראָצעדורן. ניט-וואַלאַטיל זכּרון איז אויך געוויינטלעך נאָר געראַנטירט צו זיין ויסמעקלעך אַ געוויסע צאָל מאָל, נאָך וואָס עס קען דורכפאַלן.
Exampטייפּס פון נישט-פליכטיקע זכּרון אַרייַננעמען אַלע טייפּס פון פלאַש, EPROM, און EEPROM. אַלטעראַ רעקאָמענדירט איר צו סטאָרירן אַלטעראַ FPGA ביטסטרים און Nios V פּראָגראַם בילדער אין אַ נישט-פליכטיקע זכּרון, און נוצן סעריאַל פלאַש ווי די בוט דיווייס פֿאַר Nios V פּראַסעסערז.
פֿאַרבונדענע אינפֿאָרמאַציע
· אלגעמיינע סעריאַל פלאַש צובינד אַלטעראַ FPGA IP באַניצער גייד
· בריווקאַסטן קליענט אַלטעראַ FPGA IP באַניצער גייד · MAX® 10 באַניצער פלאַש זכּרון באַניצער גייד: אויף-טשיפּ פלאַש אַלטעראַ FPGA IP קאָר
2.4. בעסטע פּראַקטיקעס פֿאַר זייגערס און ריסעטס
פֿאַרשטיין ווי דער Nios V פּראַסעסאָר קלאָק און ריסעט דאָמעין אינטעראַקטירט מיט יעדן פּעריפערישן אַפּאַראַט צו וועלכן עס פֿאַרבינדט זיך איז וויכטיק. אַ פּשוט Nios V פּראַסעסאָר סיסטעם הייבט זיך אָן מיט אַן איינציקן קלאָק דאָמעין, און עס קען ווערן קאָמפּליצירט מיט אַ מולטי-קלאָק דאָמעין סיסטעם ווען אַ שנעלער קלאָק דאָמעין קאָלידיִרט מיט אַ פּאַמעלעכן קלאָק דאָמעין. איר דאַרפֿט באַמערקן און פֿאַרשטיין ווי די פֿאַרשידענע דאָמעינען סיקוואַנצירן זיך אויס פֿון ריסעט און זיכער מאַכן אַז עס זענען נישטאָ קיין קליינע פּראָבלעמען.
פֿאַר בעסטע פּראַקטיק, רעקאָמענדירט אַלטעראַ צו שטעלן דעם ניאָס V פּראַסעסאָר און בוט זכּרון אין דער זעלבער קלאָק דאָמעין. לאָזט נישט אַרויס דעם ניאָס V פּראַסעסאָר פֿון ריסעט אין אַ שנעלן קלאָק דאָמעין ווען עס בוט פֿון אַ זכּרון וואָס געפֿינט זיך אין אַ זייער לאַנגזאַם קלאָק דאָמעין, וואָס קען פֿאַראורזאַכן אַן אינסטרוקציע פֿעטש טעות. איר קענט דאַרפֿן עטלעכע מאַנועלע סיקווענסינג ווייטער פֿון וואָס פּלאַטפֿאָרם דיזיינער גיט דורך דיפאָלט, און פּלאַנירט די ריסעט ריליס טאָפּאָלאָגיע אַקאָרדינגלי באַזירט אויף אייער נוץ פאַל. אויב איר ווילט ריסעט אייער סיסטעם נאָכדעם ווי עס קומט אויף און אַרבעט פֿאַר אַ וויילע, אַפּליקירט די זעלבע באַטראַכטונגען צו סיסטעם ריסעט סיקווענסינג און נאָך ריסעט איניציאַליזאַציע רעקווייערמענט.
2.4.1. סיסטעם יTAG זייגער
ספּעציפֿיצירן די זייגער באַגרענעצונגען אין יעדן ניאָס V פּראַסעסאָר סיסטעם איז אַ וויכטיקע סיסטעם פּלאַן באַטראַכטונג און איז פארלאנגט פֿאַר ריכטיקייט און דעטערמיניסטיש נאַטור. דער קוואַרטוס פּריים טיימינג אַנאַליזער דורכפירט סטאַטישע טיימינג אַנאַליז צו וואַלידירן די טיימינג פאָרשטעלונג פון אַלע לאָגיק אין דיין פּלאַן ניצן אינדוסטריע-סטאַנדאַרט באַגרענעצונג, אַנאַליז און באַריכט מעטאַדאַלאַדזשי.
Exampלע 1. באַזישע 100 MHz זייגער מיט 50/50 דוטי ציקל און 16 MHz JTAG זייגער
#**************************************************************** # שאַפֿן 100MHz זייגער #**************************************************************** create_clock -name {clk} -period 10 [get_ports {clk}] #************************ שאַפֿן 16MHz JTAG זייגער #************************

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 35

2. ניאָס V פּראַסעסער האַרדווער סיסטעם פּלאַן מיט קוואַרטוס פּריים ווייכווארג און פּלאַטפאָרמע דיזיינער
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] פֿאַרבונדענע אינפֿאָרמאַציע קוואַרטוס פּריים טיימינג אַנאַליזער קוקבוק
2.4.2. איבערשטעלן פארלאנג אינטערפייס
דער ניאָס V פּראַסעסאָר כולל אַן אָפּציאָנעלע ריסעט בעטן מעגלעכקייט. די ריסעט בעטן מעגלעכקייט באשטייט פון reset_req און reset_req_ack סיגנאַלן.
כדי צו אקטיוויזירן די ריסעט פארלאנג אין פלאטפארם דיזיינער: 1. לאנצירט דעם Nios V פראסעסאר IP פאראמעטער עדיטאר. 2. אויף דער Use Reset Request סעטינג, דרייט אן די Add Reset Request Interface.
אָפּציע.
פיגור 24. אקטיווירן ניאָס V פּראַסעסאָר ריסעט בעטן
דאס reset_req סיגנאל אקטירט ווי אן אינטעראפט. ווען איר באשטעטיגט דעם reset_req, בעט איר צו איבערשטעלן צום קערן. דער קערן ווארט אויף יעדע אויסגעשטאנענע באס טראנזאקציע צו ענדיגן זיין אפעראציע. למשל.ampלמשל, אויב עס איז דא אן אנגעהענגטע זכרון צוטריט טראנזאקציע, ווארט דער קערן אויף א פולשטענדיגע ענטפער. אזוי אויך, דער קערן נעמט אן יעדע אנגעהענגטע אינסטרוקציע ענטפער אבער גיט נישט ארויס קיין אינסטרוקציע פארלאנג נאכדעם וואס ער באקומט דעם reset_req סיגנאל.
די ריסעט אפעראציע באשטייט פון די פאלגענדע פלוס: 1. ענדיגן אלע ווארטנדיקע אפעראציעס 2. אויסשווענקען די אינערליכע רער-ליניע 3. שטעלן דעם פראגראם ציילער צום ריסעט וועקטאָר 4. ריסעט דעם קערן די גאנצע ריסעט אפעראציע נעמט א פאר זייגער ציקלען. דער reset_req מוז בלייבן באשטעטיגט ביז reset_req_ack ווערט באשטעטיגט, וואס ווייזט אז די קערן ריסעט אפעראציע איז געראָטן געענדיגט. אויב מען טוט דאס נישט, וועט דאס רעזולטירן אין דעם אז דער קערן'ס צושטאנד וועט זיין נישט-דעטערמיניסטיש.

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 36

שיקן באַמערקונגען

2. ניאָס V פּראַסעסאָר האַרדווער סיסטעם פּלאַן מיט קוואַרטוס פּריים ווייכווארג און פּלאַטפאָרמע דיזיינער 726952 | 2025.07.16
2.4.2.1. טיפּיש נוצן קאַסעס
· איר קענט באשטעטיגן דעם reset_req סיגנאל פון אן-אנצינדן כדי צו פארמיידן דעם Nios V פראסעסאר קערן פון אנהייבן פראגראם אויספירונג פון זיין ריסעט וועקטאָר ביז אנדערע FPGA האוסטס אין סיסטעם איניציאליזירן דעם Nios V פראסעסאר בוט מעמארי. אין דעם פאל, קען די גאנצע סובסיסטעם דערפארן א ריינע הארדווער ריסעט. דער Nios V פראסעסאר ווערט געהאלטן אומבאגרענעצט אין א ריסעט פארלאנג צושטאנד ביז די אנדערע FPGA האוסטס איניציאליזירן דעם פראסעסאר בוט מעמארי.
אין אַ סיסטעם וואו איר מוזט ריסעטן דעם Nios V פּראַסעסאָר קאָר אָן צו שטערן דעם רעשט פון דעם סיסטעם, קענט איר באַשטעטיקן דעם reset_req סיגנאַל צו ריין אָפּשטעלן די איצטיקע אָפּעראַציע פון דעם קאָר און ריסטאַרטן דעם פּראַסעסאָר פון דעם ריסעט וועקטאָר אַמאָל די סיסטעם לאָזט אַרויס דעם reset_req_ack סיגנאַל.
· אן עקסטערנער באַלעבאָס קען נוצן דעם ריסעט ריקוועסט אינטערפייס צו פֿאַרלייכטערן די אימפּלעמענטאַציעס פֿון די פֿאָלגנדיקע אויפֿגאַבן:
— אפשטעלן די איצטיקע ניאָס V פּראַסעסאָר פּראָגראַם.
— לאָדן אַ נייע פּראָגראַם אין דעם Nios V פּראַסעסאָר בוט זכּרון.
— לאָזט דעם פּראַסעסאָר אָנהייבן אויספֿירן די נײַע פּראָגראַם.
אַלטעראַ רעקאָמענדירט אַז איר זאָלט אימפּלעמענטירן אַ טיימאַוט מעקאַניזם צו מאָניטאָרירן דעם צושטאַנד פֿון reset_req_ack סיגנאַל. אויב דער Nios V פּראַסעסאָר קאָר פֿאַלט אין אַן אומענדלעכן וואַרט צושטאַנד און שטאַרבט אָפּ פֿאַר אַן אומבאַקאַנטער סיבה, קען reset_req_ack נישט באַשטעטיקן אומבאַגרענעצט. דער טיימאַוט מעקאַניזם דערמעגלעכט איר צו:
· דעפינירן א צייט-אויס צייט פאר א רעקאָווערי און דורכפירן סיסטעם רעקאָווערי מיט א סיסטעם לעוועל ריסעט.
· דורכפירן אַ האַרדווער לעוועל ריסעט.
2.4.3. צוריקשטעלן ארויסגעגעבענע IP
אַלטעראַ SDM-באַזירטע דעוויסעס נוצן אַ פּאַראַלעלע, סעקטאָר-באַזירטע אַרכיטעקטור וואָס פאַרשפּרייט די קערן פאַבריק לאָגיק איבער קייפל סעקטאָרן. אַלטעראַ רעקאָמענדירט איר צו נוצן די Reset Release Altera FPGA IP ווי איינער פון די ערשטע ינפּוץ צו די ריסעט קרייַז. Intel® SDM-באַזירטע דעוויסעס אַרייַננעמען Stratix® 10, און AgilexTM דעוויסעס. קאָנטראָל-בלאָק-באַזירטע דעוויסעס זענען נישט אַפעקטאַד דורך דעם פאָדערונג.
פֿאַרבונדענע אינפֿאָרמאַציע
AN 891: ניצן די Reset Release Altera FPGA IP
2.5. צוטיילן א פעליקייט אגענט
פּלאַטפאָרמע דיזיינער ערלויבט איר צו ספּעציפֿיצירן אַ פעליקייַט אַגענט וואָס אַקט ווי דער טעות ענטפער פעליקייַט אַגענט. דער פעליקייַט אַגענט וואָס איר באַשטימען גיט אַ טעות ענטפער סערוויס פֿאַר האָסטס וואָס פּרוּוון ניט-דעקאָדעד אַקסעס אין די אַדרעס מאַפּע.
די פאלגענדע סצענאַרן אַרויסרופן אַ נישט-דעקאָדירט געשעעניש:
· פארלעצונג פון זיכערהייט שטאַט פון באס טראנזאקציע
· טראַנזאַקציע צוטריט צו אומדעפינירט זכּרון געגנט
· אויסנאם געשעעניש און אזוי ווייטער.

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 37

מען זאָל צוטיילן אַ דיפאָלט אַגענט צו האַנדלען מיט אַזעלכע געשעענישן, וואו אַן אומדעפינירטע טראַנזאַקציע ווערט איבערגעשיקט צום דיפאָלט אַגענט און דערנאָך רעאַגירט צום Nios V פּראַסעסער מיט אַ טעות-רעאַקציע.
פֿאַרבונדענע אינפֿאָרמאַציע
· קוואַרטוס פּריים פּראָ אַדישאַן באַניצער גייד: פּלאַטפאָרמע דיזיינער. באַצייכענען אַ פעליקייַט אַגענט
· קוואַרטוס פּריים פּראָ אַדישאַן באַניצער גייד: פּלאַטפאָרמע דיזיינער. טעות רעספּאָנס סקלעיוו אַלטעראַ FPGA IP
· גיטהאב – צוגאב ריסעט קאמפאנענטן פאר קיוסיס

2.6. צוטיילן א UART אגענט פאר דרוקן
דרוקן איז נוצלעך פֿאַר דיבאַגינג די ווייכווארג אַפּלאַקיישאַן, ווי אויך פֿאַר מאָניטאָרינג דעם סטאַטוס פון דיין סיסטעם. אַלטעראַ רעקאָמענדירט צו דרוקן גרונט אינפֿאָרמאַציע אַזאַ ווי אַ סטאַרטאַפּ אָנזאָג, טעות אָנזאָג, און דורכפירונג פּראָגרעס פון די ווייכווארג אַפּלאַקיישאַן.
פֿאַרמײַדט צו ניצן די printf() ביבליאָטעק פֿונקציע אונטער די פֿאָלגנדיקע אומשטענדן: · די printf() ביבליאָטעק פֿאַראורזאַכט אַז די אַפּליקאַציע זאָל זיך אָפּשטעלן אויב קיין האָסט לייענט נישט קיין רעזולטאַטן.
דאָס איז אָנווענדלעך צו די JTAG נאָר UART. · די printf() ביבליאָטעק פֿאַרנוצט גרויסע אַמאַונץ פֿון פּראָגראַם זכּרון.

2.6.1. פאַרהיטן סטאָלז דורך די יTAG UART

טאַבעלע 23. אונטערשיידן צווישן טראַדיציאָנעלן UART און JTAG UART

UART טיפּ טראַדיציאָנעל UART

באַשרייַבונג
טראַנסמיטירט סעריאַל דאַטן נישט קוקנדיק צי אַן עקסטערנער האָסט הערט צו. אויב קיין האָסט לייענט נישט די סעריאַל דאַטן, גייט די דאַטן פאַרלוירן.

JTAG UART

שרייבט די איבערגעגעבענע דאטן צו אן אויסגאבע באַפער און פארלאזט זיך אויף אן עקסטערנעם האוסט צו לייענען פון דעם באַפער כדי עס אויסצוליידיקן.

די JTAG UART דרייווער ווארט ווען דער אויטפּוט באַפער איז פול. די JTAG דער UART דרייווער ווארט אויף אן עקסטערנעם האוסט צו לייענען פון דעם אויטפוט באַפער איידער ער שרייבט נאך טראנסמיט דאטן. דער פראצעס פארמיידט דעם פארלוסט פון טראנסמיט דאטן.
אבער, ווען סיסטעם דיבאַגינג איז נישט נויטיק, ווי למשל בעת פּראָדוקציע, ווערן עמבעדיד סיסטעמען דיפּלויד אָן אַ האָסט פּיסי פארבונדן צו J.TAG UART. אויב די סיסטעם האט אויסגעקליבן די JTAG UART אלס דער UART אגענט, קען דאס פאראורזאכן א אפשטעלן דעם סיסטעם ווייל קיין עקסטערנער האוסט איז נישט פארבונדן.
צו פארמיידן א פארהאלטונג דורך יTAG UART, צולייגן די פאלגענדע אָפּציעס:

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 38

שיקן באַמערקונגען

טאַבעלע 24. פאַרהיטונג אויף סטאָלינג דורך יTAG UART

אָפּציעס
קיין UART צובינד און דרייווער נישט פאַראַן
ניצן אַנדערע UART צובינד און דרייווער
פּרעזערוויר יTAG UART צובינד (אָן דרייווער)

בעת האַרדווער אַנטוויקלונג (אין פּלאַטפאָרמע דיזיינער)

בעת ווייכווארג אנטוויקלונג (אין ברעט שטיצע פּעקל רעדאַקטאָר)

אַראָפּנעמען יTAG UART פֿון דער סיסטעם

קאָנפיגורירן hal.stdin, hal.stdout און hal.stderr ווי None.

פאַרבייַטן יTAG UART מיט אנדערע ווייכע קאנפיגורירן hal.stdin, hal.stdout און hal.stderr

יוארט IP

מיט אנדערע ווייכע UART IP.

פּרעזערוויר יTAG UART אין דעם סיסטעם

· קאָנפיגורירן hal.stdin, hal.stdout און hal.stderr ווי None אין די Board Support Package Editor.
· דיאַקטיווירן יTAG UART דרייווער אין BSP דרייווער קוויטל.

2.7. יTAG סיגנאַלז
דער ניאָס V פּראַסעסער דיבאַג מאָדול ניצט דעם JTAG צובינד פֿאַר ווייכווארג ELF דאַונלאָודינג און ווייכווארג דיבאַגינג. ווען איר דיבאַגט אייער פּלאַן מיט די JTAG צובינד, די יTAG סיגנאַלן TCK, TMS, TDI, און TDO ווערן אימפּלעמענטירט ווי אַ טייל פֿון דעם פּלאַן. ספּעציפֿיצירן די JTAG סיגנאַל באַגרענעצונגען אין יעדן ניאָס V פּראַסעסער סיסטעם איז אַ וויכטיקע סיסטעם פּלאַן באַטראַכטונג און איז פארלאנגט פֿאַר ריכטיקייט און דעטערמיניסטיש נאַטור.
אַלטעראַ רעקאָמענדירט אַז יעדן פּלאַן'ס סיסטעם זייגער אָפטקייט זאָל זיין לפּחות פיר מאָל די JTAG זייגער אָפטקייט צו ענשור אַז די אויף-טשיפּ אינסטרומענטאַציע (OCI) קאָר פונקציאָנירט ריכטיק.
פֿאַרבונדענע אינפֿאָרמאַציע · קוואַרטוס® פּריים טיימינג אַנאַליזער קאָכבוך: דזשTAG סיגנאַלז
פֿאַר מער אינפֿאָרמאַציע וועגן JTAG גיידליינז פֿאַר צייט-באַגרענעצונגען. · KDB: פארוואס פיילז niosv-download מיט אַ ניט-געפּײַפּלנט Nios® V/m פּראַסעסאָר בײַ
JTAG פרעקווענץ 24MHz אדער 16MHz?
2.8. אָפּטימיזירן פּלאַטפאָרמע דיזיינער סיסטעם פאָרשטעלונג
פּלאַטפאָרמע דיזיינער גיט מכשירים צו אָפּטימיזירן די פאָרשטעלונג פון די סיסטעם ינטערקאַנעקט פֿאַר אַלטעראַ FPGA דיזיינז.

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 39

2. ניאָס V פּראַסעסער האַרדווער סיסטעם פּלאַן מיט קוואַרטוס פּריים ווייכווארג און פּלאַטפאָרמע דיזיינער
726952 | 2025.07.16
פיגור 25. אָפּטימיזאַציע עקס.amples

די עקסampדי בילד וואָס ווערט געוויזן ווײַזט די פֿאָלגנדיקע טריט:
1. לייגט צו פּייפּליין בריק צו פֿאַרלייכטערן קריטישע וועגן דורך שטעלן עס: a. צווישן דעם אינסטרוקציע מענעדזשער און זיינע אַגענטן b. צווישן דעם דאַטן מענעדזשער און זיינע אַגענטן
2. צולייגן טרו דואַל פּאָרט אויף-טשיפּ ראַם, מיט יעדן פּאָרט דעדיקירט צו די אינסטרוקציע מאַנאַדזשער און די דאַטן מאַנאַדזשער ריספּעקטיוולי.

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 40

שיקן באַמערקונגען

2. ניאָס V פּראַסעסאָר האַרדווער סיסטעם פּלאַן מיט קוואַרטוס פּריים ווייכווארג און פּלאַטפאָרמע דיזיינער 726952 | 2025.07.16
זעט די פאלגענדע פארבונדענע לינקס אונטן, וואָס פאָרשטעלן טעקניקס פֿאַר נוצן די בנימצא מכשירים און די קאָמפּראָמיסן פון יעדער ימפּלאַמענטיישאַן.
פֿאַרבונדענע אינפֿאָרמאַציע · Quartus® Prime Pro Edition באַניצער גייד: פּלאַטפאָרמע דיזיינער
זעט דעם טעמע אָפּטימיזירן פּלאַטפאָרמע דיזיינער סיסטעם פאָרשטעלונג פֿאַר מער אינפֿאָרמאַציע. · קוואַרטוס® פּריים סטאַנדאַרד אַדישאַן באַניצער גייד: פּלאַטפאָרמע דיזיינער זעט דעם טעמע אָפּטימיזירן פּלאַטפאָרמע דיזיינער סיסטעם פאָרשטעלונג פֿאַר מער אינפֿאָרמאַציע.

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 41

726952 | 2025.07.16 שיקן באַמערקונגען

3. ניאָס V פּראַסעסער ווייכווארג סיסטעם פּלאַן
דאָס קאַפּיטל באַשרײַבט דעם Nios V פּראַסעסאָר ווייכווארג אַנטוויקלונג פֿלוס און די ווייכווארג מכשירים וואָס איר קענט נוצן אין אַנטוויקלען דיין עמבעדיד פּלאַן סיסטעם. דער אינהאַלט דינט ווי אַן איבערבליק.view איידער מען האט אנטוויקלט א ניאָס V פּראַסעסאָר ווייכווארג סיסטעם.
פיגור 26. ווייכווארג דיזיין פלוס
אָנהייב

דזשענערירן דעם BSP אין דעם פּלאַטפאָרמע דיזיינער ניצנדיק דעם BSP רעדאַקטאָר

דזשענערירן די BSP ניצנדיק די Nios V קאמאנד שעל
דזשענערירן די אַפּליקאַציע CMake בילד File ניצן די ניאָס V קאָמאַנד שאָל

באַמערקונג:

אימפארטירן די BSP און אפליקאציע CMake בילד File
בויען די ניאָס V פּראַסעסער אַפּלאַקיישאַן ניצן די
RiscFree IDE פֿאַר Intel FPGA

בויען די Nios V פּראַסעסער אַפּלאַקיישאַן ניצן קיין
קאָמאַנד-ליניע קוואַל קאָד רעדאַקטאָר, CMake, און Make
באפעלן
סוף

אַלטעראַ רעקאָמענדירט אַז איר זאָלט ניצן אַן אַלטעראַ FPGA אַנטוויקלונג קיט אָדער אַ מנהג פּראָוטאַטייפּ ברעט פֿאַר ווייכווארג אַנטוויקלונג און דיבאַגינג. פילע פּעריפעריאַלס און סיסטעם-לעוועל פֿעיִקייטן זענען בלויז בנימצא ווען דיין ווייכווארג לויפט אויף אַן עכט ברעט.

© Altera Corporation. Altera, די Altera לאָגאָ, די `a' לאָגאָ, און אַנדערע Altera מאַרקס זענען טריידמאַרקס פון Altera Corporation. Altera רעזערווירט זיך דאָס רעכט צו מאַכן ענדערונגען צו קיין פּראָדוקטן און באַדינונגען אין יעדער צייט אָן באַמערקן. Altera נעמט נישט קיין פֿאַראַנטוואָרטלעכקייט אָדער אַחריות וואָס שטאַמט פֿון דער אַפּליקאַציע אָדער נוצן פֿון קיין אינפֿאָרמאַציע, פּראָדוקט אָדער באַדינונגען וואָס זענען דאָ באַשריבן, אַחוץ ווי עס איז אויסדריקלעך מסכים געווען אין שריפֿט דורך Altera. Altera קאַסטאַמערז ווערן אַדווייזד צו באַקומען די לעצטע ווערסיע פֿון די דעווייס ספּעסיפיקאַציעס איידער זיי פֿאַרלאָזן זיך אויף קיין פֿאַרעפֿנטלעכטע אינפֿאָרמאַציע און איידער זיי שטעלן אָרדערס פֿאַר פּראָדוקטן אָדער באַדינונגען. *אַנדערע נעמען און בראַנדז קענען ווערן געהאַלטן ווי די פאַרמעגן פֿון אַנדערע.

3. ניאָס V פּראַסעסאָר ווייכווארג סיסטעם פּלאַן 726952 | 2025.07.16
3.1. ניאָס V פּראַסעסער ווייכווארג אַנטוויקלונג פלוס
3.1.1. פּראָיעקט פֿון שטיצע־פּאַקעט פֿון באָרד
א Nios V באָרד שטיצע פּאַקעט (BSP) פּראָיעקט איז אַ ספּעציאַליזירטע ביבליאָטעק וואָס כּולל סיסטעם-ספּעציפֿישע שטיצע קאָד. א BSP גיט אַ ווייכווארג ראַנטיים סביבה קאַסטאַמייזד פֿאַר איין פּראַסעסער אין אַ Nios V פּראַסעסער האַרדווער סיסטעם.
די קוואַרטוס פּריים ווייכווארג גיט ניאָס V באָרד שטיצע פּאַקאַדזש עדיטאָר און niosv-bsp נוצן מכשירים צו מאָדיפיצירן סעטטינגס וואָס קאָנטראָלירן די נאַטור פון די BSP.
א BSP אנטהאלט די פאלגנדע עלעמענטן: · האַרדווער אַבסטראַקציע שיכט · דעווייס דרייווערס · אָפּציאָנעלע ווייכווארג פּאַקאַדזשאַז · אָפּציאָנעלע רעאַל-צייט אָפּערייטינג סיסטעם
3.1.2. אַפּליקאַציע פּראָיעקט
א Nios VC/C++ אַפּליקאַציע פּראָיעקט האט די פאלגענדע פֿעיִקייטן: · באַשטייט פֿון אַ זאַמלונג פֿון מקור קאָד און אַ CMakeLists.txt.
— די CMakeLists.txt קאָמפּילירט דעם קוואַל קאָד און פֿאַרבינדט עס מיט אַ BSP און איין אָדער מער אָפּציאָנעלע ביבליאָטעקן, צו שאַפֿן איין .elf file
· איינע פון די מקורים files אנטהאלט די פונקציע main(). · אנטהאלט קאוד וואס רופט פונקציעס אין לייברעריס און BSPs.
אַלטעראַ גיט niosv-app נוצבאַרקייט געצייַג אין די Quartus Prime ווייכווארג נוצבאַרקייט געצייַגן צו שאַפֿן די אַפּליקאַציע CMakeLists.txt, און RiscFree IDE פֿאַר אַלטעראַ FPGAs צו מאָדיפֿיצירן דעם מקור קאָד אין אַן Eclipse-באַזירט סביבה.
3.2. אַלטעראַ FPGA עמבעדעד אנטוויקלונג מכשירים
דער ניאָס V פּראַסעסאָר שטיצט די פאלגענדע מכשירים פֿאַר ווייכווארג אַנטוויקלונג: · גראַפֿישע באַניצער צובינד (GUI) – גראַפֿישע אַנטוויקלונג מכשירים וואָס זענען בנימצא אין
ביידע ווינדאָוס* און לינוקס* אָפּערייטינג סיסטעמען (OS). — ניאָס V באָרד שטיצע פּאַקעט רעדאַקטאָר (ניאָס V BSP רעדאַקטאָר) — אַשלינג ריסקפרי IDE פֿאַר אַלטעראַ FPGAs · קאָמאַנד-ליניע מכשירים (CLI) – אַנטוויקלונג מכשירים וואָס ווערן איניציאירט פֿון די ניאָס V קאָמאַנד שאָל. יעדער מכשיר גיט זיין אייגענע דאָקומענטאַציע אין דער פֿאָרעם פֿון הילף צוטריטלעך פֿון דער קאָמאַנד ליניע. עפֿנט די ניאָס V קאָמאַנד שאָל און טיפּט די פֿאָלגנדיקע קאָמאַנדע: – העלפֿן צו view דאָס הילף מעניו. — ניאָס V יוטילאַטיז מכשירים — File פֿאָרמאַט קאָנווערסיע מכשירים — אַנדערע נוציקע מכשירים

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 43

3. ניאָס V פּראַסעסאָר ווייכווארג סיסטעם פּלאַן 726952 | 2025.07.16

טאַבעלע 25. GUI מכשירים און קאָמאַנד-ליניע מכשירים טאַסקס קיצער

אַרבעט

GUI טול

קאָמאַנד-ליניע געצייַג

שאַפֿן אַ BSP

ניאָס V BSP רעדאַקטאָר

אין קוואַרטוס פּריים פּראָ אַדישאַן ווייכווארג: niosv-bsp -c -s=<.qsys file> -ט= [אפציעס] סעטינגס.bsp
אין קוואַרטוס פּריים סטאַנדאַרד אַדישאַן ווייכווארג: niosv-bsp -c -s=<.sopcinfo file> -ט= [אפציעס] סעטינגס.bsp

שאַפֿן אַ BSP ניצנדיק עקזיסטירנדיק .bsp file
דערהייַנטיקן אַ BSP

ניאָס V BSP רעדאַקטאָר ניאָס V BSP רעדאַקטאָר

niosv-bsp -g [אפציעס] settings.bsp niosv-bsp -u [אפציעס] settings.bsp

אויספאָרשן אַ BSP

ניאָס V BSP רעדאַקטאָר

ניאָסוו-בספּ -ק -ע= [אפציעס] סעטינגס.bsp

שאַפֿן אַן אַפּליקאַציע

–

niosv-app -a= -ב= -ס= fileס דירעקטאָרי> [אָפּציעס]

שאַפֿן אַ באַניצער ביבליאָטעק

–

niosv-app -l= -ס= fileס דירעקטאָרי> -p= [אפציעס]

מאָדיפיצירן אַן אַפּליקאַציע מאָדיפיצירן אַ באַניצער ביבליאָטעק בויען אַן אַפּליקאַציע

RiscFree IDE פֿאַר Altera FPGAs
RiscFree IDE פֿאַר Altera FPGAs
RiscFree IDE פֿאַר Altera FPGAs

יעדער קאמאנד-ליניע קוואל רעדאַקטאָר
יעדער קאמאנד-ליניע קוואל רעדאַקטאָר
· מאַכן · מאַכן

בויען אַ באַניצער ביבליאָטעק

RiscFree IDE פֿאַר Altera FPGAs

· מאַכן · מאַכן

דאַונלאָודינג אַן אַפּליקאַציע ELF
קאָנווערטירן די .elf file

RiscFree IDE פֿאַר Altera FPGAs
–

niosv-דאַונלאָוד
· עלף2פלאַש · עלף2העקס

פֿאַרבונדענע אינפֿאָרמאַציע
Ashling RiscFree אינטעגרירטע אנטוויקלונג סביבה (IDE) פֿאַר Altera FPGAs באַניצער גייד

3.2.1. ניאָס V פּראַסעסאָר ברעט שטיצע פּעקל רעדאַקטאָר
איר קענט ניצן דעם Nios V פּראַסעסער BSP עדיטאָר צו דורכפירן די פאלגענדע אויפגאַבן: · שאַפֿן אָדער מאָדיפיצירן אַ Nios V פּראַסעסער BSP פּראָיעקט · רעדאַקטירן סעטטינגס, לינקער געגנטן און סעקשאַן מאַפּינגז · אויסקלייַבן ווייכווארג פּאַקאַדזשאַז און דיווייס דרייווערס.
די מעגלעכקייטן פון די BSP עדיטאר שליסן איין די מעגלעכקייטן פון די niosv-bsp יוטיליטיס. יעדער פראיעקט באשאפן אין די BSP עדיטאר קען אויך באשאפן ווערן מיט די קאמאנד-ליניע יוטיליטיס.

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 44

שיקן באַמערקונגען

3. ניאָס V פּראַסעסאָר ווייכווארג סיסטעם פּלאַן 726952 | 2025.07.16

באַמערקונג:

פֿאַר קוואַרטוס פּריים סטאַנדאַרד אַדישאַן ווייכווארג, זעט AN 980: ניאָס V פּראַסעסער קוואַרטוס פּריים ווייכווארג שטיצע פֿאַר די טריט צו רופן די BSP עדיטאָר GUI.

צו עפענען דעם BSP עדיטאר, פאלגט די פאלגנדע טריט: 1. עפנט פלאטפארם דיזיינער, און גייט צו די File מעניו.
א. צו עפענען אן עקזיסטירנדיקע BSP סעטינג file, גיט אויף עפֿן… ב. צו שאַפֿן אַ נײַעם BSP, גיט אויף נײַעם BSP… 2. סעלעקטירט דעם BSP רעדאַקטאָר קוויטל און גיט די פּאַסיקע פרטים.

פיגור 27. לאָנטשן BSP עדיטאָר

פֿאַרבונדענע אינפֿאָרמאַציע AN 980: Nios V פּראַסעסאָר Quartus Prime ווייכווארג שטיצע
3.2.2. ריסקפריי IDE פֿאַר אַלטעראַ FPGAs
די RiscFree IDE פֿאַר Altera FPGAs איז אַן Eclipse-באַזירט IDE פֿאַר די Nios V פּראַסעסער. Altera רעקאָמענדירט אַז איר זאָלט אַנטוויקלען די Nios V פּראַסעסער ווייכווארג אין דעם IDE פֿאַר די פֿאָלגנדיקע סיבות: · די פֿונקציעס זענען דעוועלאָפּעד און וועריפֿיצירט צו זיין קאָמפּאַטיבל מיט די Nios V.
פּראַסעסער בויען פלוס. · אויסגעשטאַט מיט אַלע די נייטיקע מכשירים און שטיצנדיקע מכשירים וואָס געבן איר די מעגלעכקייט צו
צו לייכט אָנהייבן ניאָס V פּראַסעסער אַנטוויקלונג.
פֿאַרבונדענע אינפֿאָרמאַציע Ashling RiscFree אינטעגרירטע אַנטוויקלונג סביבה (IDE) פֿאַר Altera FPGAs באַניצער גייד
3.2.3. ניאָס V יוטילאַטיז מכשירים
איר קענט שאַפֿן, מאָדיפֿיצירן און בויען Nios V פּראָגראַמען מיט באַפֿעלן וואָס זענען געטייפּט אין אַ באַפֿעל ליניע אָדער איינגעבעטן אין אַ סקריפּט. די Nios V באַפֿעל-ליניע מכשירים וואָס זענען באַשריבן אין דעם אָפּטייל זענען אין די /niosv/bin דירעקטאָרי.

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 45

3. ניאָס V פּראַסעסאָר ווייכווארג סיסטעם פּלאַן 726952 | 2025.07.16

טאַבעלע 26. ניאָס V יוטילאַטיז מכשירים

קאָמאַנד-ליניע מכשירים

קיצער

niosv-אַפּ niosv-bsp niosv-דאַונלאָוד niosv-שאָל niosv-סטאַק-רעפּאָרט

צו שאַפֿן און קאָנפיגורירן אַן אַפּליקאַציע פּראָיעקט.
צו שאַפֿן אָדער דערהייַנטיקן אַ BSP סעטטינגס file און שאַפֿן די BSP fileס. צו אראפלאָדן די ELF file צו אַ Nios® V פּראַסעסער.
צו עפענען די Nios V קאמאנד שעל. צו אינפארמירן אייך וועגן דעם איבערבליבענע זכרון פלאץ וואס איז פאראן פאר אייער אפליקאציע .elf פאר סטעק אדער היפ באנוץ.

3.2.4 . File פֿאָרמאַט קאָנווערסיע מכשירים

File פֿאָרמאַט קאָנווערסיע איז מאל נייטיק ווען מען גיט איבער דאַטן פֿון איין נוצפּראָגראַם צו אַן אַנדערער. file פֿאָרמאַט קאָנווערסיע מכשירים זענען אין די
ווייכווארג אינסטאַלאַציע דירעקטאָרי>/niosv/bin דירעקטאָרי.

טיש 27. File פֿאָרמאַט קאָנווערסיע מכשירים

קאָמאַנד-ליניע מכשירים elf2flash elf2hex

קורץ איבערזעצן צו איבערזעצן די .elf file צו .srec פֿאָרמאַט פֿאַר פֿלעש זכּרון פּראָגראַמירן. צו איבערזעצן די .elf file צו .hex פֿאָרמאַט פֿאַר זכּרון איניציאַליזאַציע.

3.2.5. אַנדערע נוציקע מכשירים

איר זאלט אפשר דאַרפֿן די פֿאָלגנדיקע קאָמאַנד-ליניע מכשירים ווען איר בויט אַ Nios V פּראַסעסער-באַזירט סיסטעם. די קאָמאַנד-ליניע מכשירים ווערן צוגעשטעלט דורך Intel אין /קוואַרטוס/בין אָדער באַקומען פֿון
אָפֿן-קוואַל מכשירים.

טאַבעלע 28. אַנדערע קאָמאַנד-ליניע מכשירים

קאָמאַנד-ליניע מכשירים

טיפּ

קיצער

דזשואַרט-טערמינאַל

אינטעל-צוגעשטעלט

צו מאָניטאָרירן stdout און stderr, און צו צושטעלן אינפוט צו אַ Nios® V פּראַסעסער
סובסיסטעם דורך סטדין. דאס געצייג גילט נאר פארן JTAG UART IP ווען עס איז פארבונדן צום Nios® V פּראַסעסער.

אָפּענאָקד

אינטעל-צוגעשטעלט צו דורכפירן OpenOCD.

openocd-cfg-gen

אינטעל-צוגעשטעלט · צו שאַפֿן די OpenOCD קאָנפיגוראַציע file. · צו ווייַזן יTAG קייט מיטל אינדעקס.

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 46

שיקן באַמערקונגען

726952 | 2025.07.16 שיקן באַמערקונגען
4. ניאָס V פּראַסעסער קאָנפיגוראַציע און בוטינג סאַלושאַנז
איר קענט קאָנפיגורירן דעם Nios V פּראַסעסאָר צו בוטן און אויספירן ווייכווארג פֿון פֿאַרשידענע זכּרון לאָקאַציעס. דער בוט זכּרון איז די Quad Serial Peripheral Interface (QSPI) פֿלעש, On-Chip Memory (OCRAM), אדער Tightly Coupled Memory (TCM).
פֿאַרבונדענע אינפֿאָרמאַציע · אויפֿשטאַרקונג טריגער באַדינגונגען אויף בלאַט 193 · אויפֿשטאַרקונג טריגערס
פֿאַר מער אינפֿאָרמאַציע וועגן פּאַוער-אַפּ טריגערס.
4.1. הקדמה
דער ניאָס V פּראַסעסאָר שטיצט צוויי טיפּן בוט פּראָצעסן: · עקסעקוט-אין-פּלעיס (XIP) ניצנדיק alt_load() פֿונקציע · פּראָגראַם קאָפּירט צו ראַם ניצנדיק בוט קאָפּיר. די ניאָס V עמבעדיד פּראָגראַמען אַנטוויקלונג איז באַזירט אויף די האַרדווער אַבסטראַקציע לייער (HAL). די HAL גיט אַ קליין בוט לאָודער פּראָגראַם (אויך באַקאַנט ווי בוט קאָפּיר) וואָס קאָפּירט באַטייַטיק לינקער סעקשאַנז פון די בוט זכּרון צו זייער לויף צייט אָרט אין בוט צייט. איר קענט ספּעציפֿיצירן די פּראָגראַם און דאַטן זכּרון לויף צייט לאָוקיישאַנז דורך מאַניפּולירן די באָרד סאַפּאָרט פּאַקאַדזש (BSP) עדיטאָר סעטטינגס. די סעקציע באַשרייבט: · ניאָס V פּראַסעסאָר בוט קאָפּיר וואָס בוט דיין ניאָס V פּראַסעסאָר סיסטעם לויט
די אויסוואל פון בוט זכּרון · ניאָס V פּראַסעסער בוטינג אָפּציעס און אַלגעמיינער פלוס · ניאָס V פּראָגראַממינג לייזונגען פֿאַר די אויסגעקליבענע בוט זכּרון
4.2. פֿאַרבינדן אַפּליקאַציעס
ווען איר דזשענערירט דעם ניאָס V פּראַסעסער פּראָיעקט, דזשענערירט דער BSP עדיטאָר צוויי לינקער-פֿאַרבונדענע files: · לינקער.x: דער לינקער באַפֿעל file וואָס די דזשענערירטע אַפּליקאַציע מאַכטfile ניצט
צו שאַפֿן די .elf ביינערי file. · לינקער.ה: אנטהאלט אינפארמאציע וועגן דעם לינקער זכרון אויסשטעל. אלע לינקער סעטטינג מאדיפיקאציעס וואס איר מאכט צום בי-עס-פי פראיעקט אפעקטירן דעם אינהאלט פון די צוויי לינקער fileס. יעדע Nios V פּראַסעסער אַפּליקאַציע כּולל די פאלגענדע לינקער סעקשאַנז:
© Altera Corporation. Altera, די Altera לאָגאָ, די `a' לאָגאָ, און אַנדערע Altera מאַרקס זענען טריידמאַרקס פון Altera Corporation. Altera רעזערווירט זיך דאָס רעכט צו מאַכן ענדערונגען צו קיין פּראָדוקטן און באַדינונגען אין יעדער צייט אָן באַמערקן. Altera נעמט נישט קיין פֿאַראַנטוואָרטלעכקייט אָדער אַחריות וואָס שטאַמט פֿון דער אַפּליקאַציע אָדער נוצן פֿון קיין אינפֿאָרמאַציע, פּראָדוקט אָדער באַדינונגען וואָס זענען דאָ באַשריבן, אַחוץ ווי עס איז אויסדריקלעך מסכים געווען אין שריפֿט דורך Altera. Altera קאַסטאַמערז ווערן אַדווייזד צו באַקומען די לעצטע ווערסיע פֿון די דעווייס ספּעסיפיקאַציעס איידער זיי פֿאַרלאָזן זיך אויף קיין פֿאַרעפֿנטלעכטע אינפֿאָרמאַציע און איידער זיי שטעלן אָרדערס פֿאַר פּראָדוקטן אָדער באַדינונגען. *אַנדערע נעמען און בראַנדז קענען ווערן געהאַלטן ווי די פאַרמעגן פֿון אַנדערע.

4. ניאָס V פּראַסעסאָר קאָנפיגוראַציע און בוטינג סאַלושאַנז 726952 | 2025.07.16

טאַבעלע 29. לינקער סעקשאַנז

.טעקסט

לינקער סעקשאַנז

.ראָדאַטאַ

.רוודאַטאַ

.בסס

הויפן

.שטאַק

באַשרייַבונגען עקסעקוטאַבאַל קאָד. יעדע לייען-נאָר דאַטן געניצט אין דער אויספיר פון דער פּראָגראַם. האַלט לייען-שרייַבן דאַטן געניצט אין דער אויספיר פון דער פּראָגראַם. כּולל נישט-איניציאַליזירטע סטאַטישע דאַטן. כּולל דינאַמיש אַלאַקייטיד זכּרון. האַלט פונקציע-רוף פּאַראַמעטערס און אנדערע צייטווייליגע דאַטן.

איר קענט צולייגן נאָך לינקער סעקשאַנז צו די .elf file צו האַלטן אייגענעם קאָד און דאַטן. די לינקער סעקציעס ווערן געשטעלט אין באַשטימטע זכּרון געגנטן, דעפינירט צו קאָרעספּאָנדירן מיט גשמיות זכּרון דעוויסעס און אַדרעסן. דורך פעליקייַט, BSP Editor דזשענערייץ אויטאָמאַטיש די לינקער סעקציעס. אָבער, איר קענט קאָנטראָלירן די לינקער סעקציעס פֿאַר אַ באַזונדער אַפּלאַקיישאַן.

4.2.1. פֿאַרבינדונג נאַטור
די סעקציע באשרייבט די BSP עדיטאָר דיפאָלט לינקינג נאַטור און ווי צו קאָנטראָלירן די לינקינג נאַטור.

4.2.1.1. דיפאָלט BSP פֿאַרבינדונג
בעת BSP קאנפיגוראציע, די מכשירים דורכפירן די פאלגענדע טריט אויטאמאטיש:
1. באַשטימען נעמען פֿאַר זכּרון געגנטן: באַשטימט אַ נאָמען צו יעדן סיסטעם זכּרון מיטל און לייגט צו יעדן נאָמען צום לינקער. file אלס א זכרון געגנט.
2. געפינען גרעסטן זכּרון: אידענטיפיצירן די גרעסטע לייען-און-שרייבן זכּרון געגנט אין דעם לינקער file.
3. צוטיילן לינקער סעקציעס: שטעלט די דיפאָלט לינקער סעקציעס (.text, .rodata, .rwdata, .bss, .heap, און .stack) אין דער זכּרון געגנט וואָס איז אידענטיפיצירט געוואָרן אין דעם פריערדיקן שריט.
4. שרייב fileס: שרייב די לינקער.קס און לינקער.ה files.
טיפּישערװײַז אַרבעט די לינקער סעקציע אַלאָקאַציע סכעמע בעת דעם װײַכוואַרג אַנטוויקלונג פּראָצעס װײַל די אַפּליקאַציע איז געראַנטירט צו פֿונקציאָנירן אויב די זכּרון איז גרויס גענוג.
די כּללים פֿאַר די פעליקייט פֿאַרבינדונג נאַטור זענען קאַנטיינד אין די אַלטעראַ-דזשענערייטאַד Tcl סקריפּטן bsp-set-defaults.tcl און bsp-linker-utils.tcl געפֿונען אין די /niosv/scripts/bsp-defaults דירעקטאָרי. דער niosv-bsp באַפֿעל רופֿט אָן די סקריפּטן. מאָדיפֿיצירט נישט די סקריפּטן גלייך.

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 48

שיקן באַמערקונגען

4. ניאָס V פּראַסעסאָר קאָנפיגוראַציע און בוטינג סאַלושאַנז 726952 | 2025.07.16

4.2.1.2. קאָנפיגוראַבלע BSP פֿאַרבינדונג
איר קענט פאַרוואַלטן די פעליקייט לינקינג נאַטור אין די לינקער סקריפּט טאַב פון די BSP רעדאַקטאָר. מאַניפּולירן די לינקער סקריפּט מיט די פאלגענדע מעטאָדן: · צולייגן אַ זכּרון געגנט: מאַפּט אַ זכּרון געגנט נאָמען צו אַ גשמיות זכּרון מיטל. · צולייגן אַ סעקשאַן מאַפּינג: מאַפּט אַ סעקשאַן נאָמען צו אַ זכּרון געגנט. די BSP
דער רעדאַקטאָר ערלויבט אײַך צו view די זכּרון מאַפּע איידער און נאָך מאַכן ענדערונגען.

4.3. ניאָס V פּראַסעסאָר בוטינג מעטאָדן

עס זענען דא עטלעכע מעטאָדן צו אָנהייבן דעם Nios V פּראַסעסאָר אין Altera FPGA דעוויסעס. די מעטאָדן צו אָנהייבן דעם Nios V פּראַסעסאָר ווערייִרן לויט די פלאַש זכּרון סעלעקציע און דעווייס משפּחות.

טאַבעלע 30. געשטיצטע פלאַש מעמאָריעס מיט ריספּעקטיווע בוט אָפּציעס

געשטיצטע בוט מעמאָריעס

מיטל

אויף-טשיפּ פלאַש (פֿאַר אינערלעכער קאָנפיגוראַציע)

מאַקס 10 דעווייסעס נאָר (מיט אויף-טשיפּ פלאַש IP)

אַלגעמיינע צוועק QSPI פלאַש (נאָר פֿאַר באַניצער דאַטן)

אַלע געשטיצטע FPGA דעוויסעס (מיט דזשענעריק סעריאַל פלאַש צובינד FPGA IP)

קאָנפיגוראַציע QSPI פלאַש (פֿאַר אַקטיוו סעריאַל קאָנפיגוראַציע)

קאָנטראָל בלאָק-באַזירט
דעוויסעס (מיט אלגעמיינע
סעריאַל פלאַש צובינד אינטעל FPGA IP)(2)

ניאָס V פּראַסעסער בוטינג מעטהאָדס

אַפּליקאַציע ראַנטיים לאָקאַציע

שטיוול קאַפּיער

ניאָס V פּראַסעסער אַפּלאַקיישאַן עקסעקוטעד-אין-פּלאַץ פֿון אויף-טשיפּ פלאַש

אויף-טשיפּ פלאַש (XIP) + OCRAM/ עקסטערנאַל ראַם (פֿאַר שרײַבבאַרע דאַטן סעקציעס)

alt_load() פונקציע

Nios V פּראַסעסער אַפּלאַקיישאַן קאָפּירט פֿון אויף-טשיפּ פלאַש צו ראַם ניצן בוט קאָפּירער

OCRAM/עקסטערנער ראַם

ווידערניצן בוטלאָודער דורך GSFI

ניאָס V פּראַסעסער אַפּלאַקיישאַן עקסעקוטעד-אין-פּלאַץ פֿון אַלגעמיינעם QSPI בליץ

אַלגעמיינע צוועק QSPI פלאַש (XIP) + OCRAM/ עקסטערנע ראַם (פֿאַר שרײַבבאַרע דאַטן סעקציעס)

alt_load() פונקציע

Nios V פּראַסעסער אַפּלאַקיישאַן קאָפּירט פֿון אַלגעמיינעם QSPI בליץ צו RAM ניצנדיק בוט קאָפּירער

OCRAM/עקסטערנער ראַם

בוטלאָודער דורך GSFI

ניאָס V פּראַסעסער אַפּלאַקיישאַן עקסעקוטעד-אין-פּלאַץ פֿון קאָנפיגוראַציע QSPI פלאַש

קאָנפֿיגוראַציע QSPI פֿלעש (XIP) + OCRAM/ עקסטערנער ראַם (פֿאַר שרײַבבאַרע דאַטן סעקציעס)

alt_load() פונקציע

Nios V פּראַסעסער אַפּלאַקיישאַן קאָפּירט פֿון קאָנפיגוראַציע QSPI בליץ צו ראַם ניצן בוט קאָפּירער

OCRAM/ עקסטערנאַל RAM בוטלאָודער דורך GSFI פארזעצונג…

(2) זעט AN 980: Nios V פראסעסאר קווארטוס פריים ווייכווארג שטיצע פאר דער דעווייס ליסטע.

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 49

4. ניאָס V פּראַסעסאָר קאָנפיגוראַציע און בוטינג סאַלושאַנז 726952 | 2025.07.16

געשטיצטע בוט מעמאָריעס
אויף-טשיפּ זכּרון (OCRAM) ענג קאַפּאַלד זכּרון (TCM)

מיטל
SDM-באזירטע דעווייסעס (מיט מעילבאקס קליענט אינטעל FPGA IP). (2)
אַלע געשטיצטע אַלטעראַ FPGA דעוויסעס (2)
אַלע געשטיצטע אַלטעראַ FPGA דעוויסעס (2)

ניאָס V פּראַסעסער בוטינג מעטהאָדס
Nios V פּראַסעסער אַפּלאַקיישאַן קאָפּירט פֿון קאָנפיגוראַציע QSPI בליץ צו ראַם ניצן בוט קאָפּירער
ניאָס V פּראַסעסער אַפּלאַקיישאַן עקסעקוטעד-אין-פּלאַץ פֿון OCRAM
ניאָס V פּראַסעסער אַפּלאַקיישאַן עקסעקוטעד-אין-פּלאַץ פֿון TCM

אַפּליקאַציע ראַנטיים לאָקאַציע

שטיוול קאַפּיער

OCRAM/ עקסטערנאַל ראַם בוטלאָודער דורך SDM

OCRAM

alt_load() פונקציע

אינסטרוקציע TCM (XIP) קיין + דאַטן TCM (פֿאַר שרײַבבאַרע דאַטן סעקשאַנז)

פיגור 28. ניאָס V פּראַסעסער בוט פלאָו

באַשטעטיק

פּראָסעסאָר שפּרינגט צו ריסעט וועקטאָר (בוט קאָד אָנהייב)

אַפּליקאַציע קאָד קען קאָפּירט ווערן צו אַן אַנדער זכּרון אָרט (דעפּענדינג אויף די בוט אָפּציעס)
בוט קאָד איניציאליזירט דעם פּראַסעסאָר

דעפּענדינג אויף די בוט אָפּציעס, קען דער בוט קאָד קאָפּירן די ערשטע ווערטן פֿאַר דאַטן/קאָד צו אַן אַנדער זכּרון פּלאַץ (alt_load)
בוט קאָד איניציאליזירט דעם אַפּליקאַציע קאָד און דאַטן זכּרון פּלאַץ
דער בוט קאָד איניציאליזירט אַלע סיסטעם פּעריפעריאַלס מיט HAL דרייווערס (alt_main)
אריינגאנג צום הויפט־פאפיר
פֿאַרבונדענע אינפֿאָרמאַציע · אַלגעמיינע סעריאַל פלאַש צובינד אַלטעראַ FPGA IP באַניצער גייד
Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 50

שיקן באַמערקונגען

4. ניאָס V פּראַסעסאָר קאָנפיגוראַציע און בוטינג סאַלושאַנז 726952 | 2025.07.16
· בריווקאַסטן קליענט אַלטעראַ FPGA IP באַניצער גייד · AN 980: ניאָס V פּראַסעסער קוואַרטוס פּריים ווייכווארג שטיצע
4.4. הקדמה צו Nios V פּראַסעסאָר בוטינג מעטאָדן
ניאָס V פּראַסעסאָר סיסטעמען דאַרפן אַז די ווייכווארג בילדער זאָלן זיין קאָנפיגורירט אין סיסטעם זכּרון איידער דער פּראַסעסאָר קען אָנהייבן אויספירן די אַפּליקאַציע פּראָגראַם. זעט לינקער סעקציעס פֿאַר די פעליקייַט לינקער סעקציעס.
דער BSP עדיטאָר דזשענערירט אַ לינקער סקריפּט וואָס דורכפירט די פאלגענדע פונקציעס: · זיכערט אַז די פּראַסעסאָר ווייכווארג איז פארבונדן לויט די לינקער סעטטינגס.
פון דעם BSP רעדאַקטאָר און באַשטימט וואו די ווייכווארג געפינט זיך אין זכּרון. · פּאַזיציאָנירט דעם פּראָסעסאָר'ס קאָד געגנט אין דער זכּרון קאָמפּאָנענט לויט דעם
צוגעטיילטע זכּרון קאָמפּאָנענטן.
די פאלגענדע סעקציע באשרייבט בקיצור די פארהאן Nios V פראסעסאר בוטינג מעטאדן.
4.4.1. ניאָס V פּראַסעסער אַפּלאַקיישאַן עקסעקוט-אין-פּלאַץ פֿון בוט פלאַש
אַלטעראַ האָט דיזיינט די פלאַש קאָנטראָולערס אַזוי אַז דער בוט פלאַש אַדרעס פּלאַץ איז גלייך צוטריטלעך פֿאַרן ניאָס V פּראַסעסאָר ביים סיסטעם ריסעט, אָן דעם דאַרפֿן צו איניציאַליזירן דעם זכּרון קאָנטראָולער אָדער זכּרון דעוויסעס. דאָס דערמעגלעכט דעם ניאָס V פּראַסעסאָר צו עקסעקוטירן אַפּליקאַציע קאָד וואָס איז געהיט אויף די בוט דעוויסעס גלייך אָן צו נוצן אַ בוט קאָפּירער צו קאָפּירן דעם קאָד צו אַן אַנדער זכּרון טיפּ. די פלאַש קאָנטראָולערס זענען: · אויף-טשיפּ פלאַש מיט אויף-טשיפּ פלאַש IP (נאָר אין MAX® 10 דעווייס) · אַלגעמיינע QSPI פלאַש מיט דזשענעריק סעריאַל פלאַש צובינד IP · קאָנפיגוראַציע QSPI פלאַש מיט דזשענעריק סעריאַל פלאַש צובינד IP (חוץ MAX 10
דעוויסעס)
ווען די Nios V פּראַסעסער אַפּליקאַציע עקסעקוטירט-אין-פּלאַץ פֿון בוט פלאַש, פֿירט דער BSP עדיטאָר אויס די פֿאָלגנדיקע פֿונקציעס: · שטעלט די .text לינקער סעקציעס צו דער בוט פלאַש זכּרון ראַיאָן. · שטעלט די .bss, .rodata, .rwdata, .stack און .heap לינקער סעקציעס צו די RAM
זכּרון געגנט. איר מוזט אַקטיוויזירן די alt_load() פונקציע אין די BSP סעטטינגס צו קאָפּירן די דאַטן סעקציעס (.rodata, .rwdata,, .exceptions) צו די RAM נאָך סיסטעם ריסעט. די קאָד סעקציע (.text) בלייבט אין די בוט פלאַש זכּרון געגנט.
פֿאַרבונדענע אינפֿאָרמאַציע · אַלגעמיינע סעריאַל פלאַש צובינד אַלטעראַ FPGA IP באַניצער גייד · אַלטעראַ מאַקס 10 באַניצער פלאַש זכּרון באַניצער גייד
4.4.1.1. alt_load()
איר קענט אקטיוויזירן די alt_load() פונקציע אין די HAL קאד ניצנדיג די BSP עדיטאר.
ווען גענוצט אין דעם עקסעקוט-אין-פלייס בוט פלאָו, טוט די alt_load() פונקציע אויספירן די פאלגענדע אויפגאבן:

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 51

4. ניאָס V פּראַסעסאָר קאָנפיגוראַציע און בוטינג סאַלושאַנז 726952 | 2025.07.16

· ארבעט ווי אַ מיני בוט קאָפּירער וואָס קאָפּירט די זכּרון סעקציעס צו ראַם באַזירט אויף די BSP סעטטינגס.
· קאפירט דאטן סעקציעס (.rodata, .rwdata, .exceptions) צו ראַם אָבער נישט די קאָד סעקציעס (.text). די קאָד סעקציע (.text) סעקציע איז אַ לייען-נאָר סעקציע און בלייבט אין די בוטינג פלאַש זכּרון געגנט. די פּאַרטישאַנינג העלפּס צו מינאַמייז די ראַם נוצן אָבער קען באַגרענעצן די קאָד עקסעקוטיאָן פאָרשטעלונג ווייַל אַקסעס צו פלאַש זכּרון זענען פּאַמעלעך ווי אַקסעס צו די אויף-טשיפּ ראַם.

די פאלגענדע טאבעלע ליסטירט די BSP עדיטאר סעטינגס און פונקציעס:

טאַבעלע 31. BSP רעדאַקטאָר סעטטינגס
בי-עס-פי רעדאַקטאָר באַשטעטיקן hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

פונקציע ענעיבלט די alt_load() פונקציע. alt_load() קאפירט די .rodata סעקציע צו RAM. alt_load() קאפירט די .rwdata סעקציע צו RAM. alt_load() קאפירט די .exceptions סעקציע צו RAM.

4.4.2. ניאָס V פּראַסעסאָר אַפּליקאַציע קאָפּירט פֿון Boot Flash צו RAM ניצנדיק Boot Copier
דער ניאָס V פּראַסעסער און HAL אַרייַננעמען אַ בוט קאָפּירער וואָס גיט גענוג פאַנגקשאַנאַליטי פֿאַר רובֿ ניאָס V פּראַסעסער אַפּלאַקיישאַנז און איז באַקוועם צו ימפּלאַמענטירן מיט די ניאָס V ווייכווארג אַנטוויקלונג פלוס.
ווען די אַפּליקאַציע ניצט אַ בוט קאָפּירער, שטעלט עס אַלע לינקער סעקציעס (.text, .heap, .rwdata, .rodata, .bss, .stack) צו אַן אינערלעכן אָדער עקסטערנעם ראַם. ניצן דעם בוט קאָפּירער צו קאָפּירן אַ Nios V פּראַסעסער אַפּליקאַציע פֿון דעם בוט פלאַש צום אינערלעכן אָדער עקסטערנעם ראַם פֿאַר עקסעקוציע העלפֿט פֿאַרבעסערן די עקסעקוציע פּערפאָרמאַנס.
פֿאַר דעם בוט אָפּציע, הייבט דער Nios V פּראַסעסאָר אָן צו עקסעקוטירן די בוט קאָפּיר ווייכווארג נאָך סיסטעם ריסעט. די ווייכווארג קאָפּירט די אַפּלאַקיישאַן פֿון די בוט פלאַש צו די אינערלעכע אָדער עקסטערנע ראַם. אַמאָל דער פּראָצעס איז פֿאַרענדיקט, טראַנספֿערירט דער Nios V פּראַסעסאָר די פּראָגראַם קאָנטראָל צו דער אַפּלאַקיישאַן.

באַמערקונג:

אויב דער בוט קאפירער איז אין פלעש, דאן דארף מען נישט רופן די alt_load() פונקציע ווייל ביידע דינען דעם זעלבן צוועק.

4.4.2.1. ניאָס V פּראַסעסער בוטלאָודער דורך דזשענעריק סעריאַל פלאַש צובינד
דער בוטלאָודער דורך GSFI איז דער Nios V פּראַסעסאָר בוט קאָפּירער וואָס שטיצט QSPI פלאַש זכּרון אין קאָנטראָל בלאָק-באַזירטע דעוויסעס. דער בוטלאָודער דורך GSFI כולל די פאלגענדע פֿעיִקייטן:
· לאקירט די ווייכווארג אפליקאציע אין נישט-פליכטיגן זכרון.
· אויספּאַקט און קאָפּירט די ווייכווארג אַפּלאַקיישאַן בילד צו ראַם.
· אויטאָמאַטיש טוישט פּראַסעסער אויספירונג צו אַפּלאַקיישאַן קאָד אין ראַם נאָך דעם קאָפּירן איז געענדיקט.

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 52

שיקן באַמערקונגען

4. ניאָס V פּראַסעסאָר קאָנפיגוראַציע און בוטינג סאַלושאַנז 726952 | 2025.07.16

דאס בוט בילד געפינט זיך גלייך נאך דעם בוט קאפירער. איר דארפט זיכער מאכן אז דער Nios V פראסעסאר ריסעט אפסעט ווייזט צום אנפאנג פונעם בוט קאפירער. די בילד: מעמארי מאפע פאר QSPI פלעש מיט בוטלאדער דורך GSFI מעמארי מאפע פאר QSPI פלעש מיט בוטלאדער דורך GSFI ווייזט די פלעש מעמארי מאפע פאר QSPI פלעש ווען מען ניצט א בוט קאפירער. די מעמארי מאפע נעמט אן אז דער פלעש מעמארי מעמארי האלט דאס FPGA בילד און די אפליקאציע ווייכווארג.

טאַבעלע 32. בוטלאָודער דורך GSFI פֿאַר Nios V פּראַסעסאָר קאָר

ניאָס V פּראַסעסער קאָר
ניאָס V/m פּראַסעסער

בוטלאָודער דורך GSFI File אָרט
/ניאָסוו/קאָמפּאָנענטן/בוטלאָודער/ ניאָסוו_ם_בוטלאָודער.סרעק

ניאָס V/g פּראַסעסער

/ניאָסוו/קאָמפּאָנענטן/בוטלאָודער/ ניאָסוו_ג_בוטלאָודער.סרעק

פיגור 29. מעמאָרי מאַפּע פֿאַר QSPI פלאַש מיט Bootloader דורך GSFI

קונה דאַטן (*.hex)

אַפּפּליקאַטיאָן קאָד

באַמערקונג:

צוריקשטעלן וועקטאָר אָפסעט

שטיוול קאַפּיער

0x01E00000

FPGA בילד (*.sof)

0x00000000

1. ביים אנפאנג פון דער מעמארי מאפע איז די FPGA בילד נאכגעפאלגט דורך אייערע דאטן, וואס באשטייט פון בוט קאפירער און אפליקאציע קאוד.
2. איר מוזט שטעלן דעם Nios V פּראַסעסער ריסעט אָפסעט אין פּלאַטפאָרמע דיזיינער און עס ווײַזן צום אָנהייב פֿון דעם בוט קאָפּירער.
3. די גרייס פון די FPGA בילד איז אומבאַקאַנט. איר קענט נאָר וויסן די גענויע גרייס נאָך די קוואַרטוס פּריים פּראָיעקט קאָמפּילאַציע. איר מוזט באַשטימען אַן אויבערשטן גרענעץ פֿאַר די גרייס פון די אַלטעראַ FPGA בילד. למשל.ampאויב די גרייס פון די FPGA בילד ווערט געשאצט צו זיין ווייניגער ווי 0x01E00000, שטעלט די Reset Offset צו 0x01E00000 אין Platform Designer, וואס איז אויך דער אנפאנג פון די boot copier.
4. א גוטע דיזיין פּראַקטיק באַשטייט פון שטעלן דעם ריסעט וועקטאָר אָפסעט ביי אַ פלאַש סעקטאָר גרענעץ צו ענשור אַז קיין טיילווייזע ויסמעקן פון די FPGA בילד פּאַסירט נישט אויב די ווייכווארג אַפּלאַקיישאַן ווערט דערהייַנטיקט.

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 53

4. ניאָס V פּראַסעסאָר קאָנפיגוראַציע און בוטינג סאַלושאַנז 726952 | 2025.07.16

4.4.2.2. ניאָס V פּראַסעסער בוטלאָודער דורך סעקיור דיווייס מאַנאַדזשער
דער בוטלאָודער דורך סעקיור דיווייס מענעדזשער (SDM) איז אַ HAL אַפּליקאַציע קאָד וואָס ניצט דעם מעילבאָקס קליענט אַלטעראַ FPGA IP HAL דרייווער פֿאַר פּראַסעסאָר בוטינג. אַלטעראַ רעקאָמענדירט דעם בוטלאָודער אַפּליקאַציע ווען מען ניצט די קאָנפיגוראַציע QSPI פלאַש אין SDM-באַזירטע דעוויסעס צו בוטן דעם ניאָס V פּראַסעסאָר.
ביים סיסטעם ריסעט, שטארט דער Nios V פראסעסאר ערשט דעם Bootloader דורך SDM פון א קליינעם אויף-טשיפּ זכרון און עקסעקוטירט דעם Bootloader דורך SDM צו קאָמוניקירן מיטן קאָנפיגוראַציע QSPI פלאַש ניצנדיק דעם Mailbox Client IP.
דער בוטלאָודער דורך SDM פירט אויס די פאלגענדע אויפגאַבן: · לאָקאַליזירט די Nios V ווייכווארג אין די קאָנפיגוראַציע QSPI פלאַש. · קאָפּירט די Nios V ווייכווארג אין די אויף-טשיפּ ראַם אָדער עקסטערנאַל ראַם. · טוישט די פּראַסעסאָר עקסעקוטיאָן צו די Nios V ווייכווארג אין די אויף-טשיפּ ראַם אָדער
עקסטערנער ראַם.
אזוי שנעל ווי דער פראצעס איז פארטיג, טראנספערירט דער בוטלאודער דורך SDM פראגראם קאנטראל צו דער באניצער אפליקאציע. אלטערא רעקאמענדירט די זכרון ארגאניזאציע ווי אויסגעשריבן אין זכרון ארגאניזאציע פאר בוטלאודער דורך SDM.
פיגור 30. בוטלאָודער דורך SDM פּראָצעס פלוס

קאָנפיגוראַטיאָן

פלאַש

ניאָס V ווייכווארג

SDM

SDM-באזירט FPGA מיטל

בריווקאַסטן קליענט IP

FPGA לאָגיק ניוס V

4 עקסטערנע ראַם
ניאָס V ווייכווארג

אויף-טשיפּ 4

EMIF

באַראַן

אויף-טשיפּ זכּרון

ניאָס וו.

ווייכווארג

בוטלאָודער דורך SDM

1. ניאָס V פּראַסעסער לויפט דעם בוטלאָודער דורך SDM פֿון דעם אויף-טשיפּ זכּרון.
2. בוטלאָודער דורך SDM קאָמוניקירט מיטן קאָנפיגוראַציע פלאַש און לאָקירט די ניאָס V ווייכווארג.
3. בוטלאָודער דורך SDM קאפירט די ניאָס V ווייכווארג פון די קאָנפיגוראַציע פלאַש אין אויף-טשיפּ ראַם / עקסטערנאַל ראַם.
4. בוטלאָודער דורך SDM טוישט די ניאָס V פּראַסעסער אויספירונג צו די ניאָס V ווייכווארג אין די אויף-טשיפּ ראַם / עקסטערנאַל ראַם.

4.4.3. ניאָס V פּראַסעסער אַפּלאַקיישאַן עקסעקוט-אין-פּלאַץ פֿון OCRAM
אין דעם מעטאָד, ווערט די Nios V פּראַסעסאָר ריסעט אַדרעס געשטעלט צו דער באַזע אַדרעס פון די אויף-טשיפּ זכּרון (OCRAM). די אַפּליקאַציע ביינערי (.hex) file ווערט אריינגעלאדן אין די OCRAM ווען די FPGA ווערט קאנפיגורירט, נאכדעם וואס די הארדווער דיזיין ווערט קאמפיילירט אין די קווארטוס פריים ווייכווארג. אזוי שנעל ווי דער ניאס V פראסעסאר ריסעט זיך, הייבט די אפליקאציע אן אויסצופירן און צווייגט זיך צום איינטריט פונקט.

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 54

שיקן באַמערקונגען

4. ניאָס V פּראַסעסאָר קאָנפיגוראַציע און בוטינג סאַלושאַנז 726952 | 2025.07.16

באַמערקונג:

· עקסעקיוט-אין-פלאץ פון OCRAM פארלאנגט נישט קיין בוט קאפירער ווייל די ניאָס V פראסעסאר אפליקאציע איז שוין אין פלאץ ביים סיסטעם ריסעט.
· אַלטעראַ רעקאָמענדירט צו אַקטיוויזירן alt_load() פֿאַר דעם בוטינג מעטאָד, אַזוי אַז די עמבעדיד ווייכווארג זאָל זיך אויפֿפֿירן אידענטיש ווען עס ווערט ריסעט אָן איבערצוקאָנפֿיגורירן דעם FPGA דעווייס בילד.
· איר מוזט אַקטיוויזירן די alt_load() פונקציע אין די BSP סעטטינגס צו קאָפּירן די .rwdata סעקציע נאָך סיסטעם ריסעט. אין דעם מעטאָד, די ערשט ווערטן פֿאַר איניציאַליזירטע וועריאַבאַלן ווערן געהיט באַזונדער פֿון די קאָרעספּאָנדירנדיקע וועריאַבאַלן צו ויסמיידן אָוווערשרייבן ביי פּראָגראַם דורכפֿירונג.

4.4.4. ניאָס V פּראַסעסער אַפּלאַקיישאַן עקסעקוט-אין-פּלאַץ פֿון TCM
די עקסעקוט-אין-פלייס מעטאָדע שטעלט די ניאָס V פּראַסעסאָר ריסעט אַדרעס צו די באַזע אַדרעס פון די טייטלי קאַפּאַלד זכּרון (TCM). די אַפּליקאַציע ביינערי (.hex) file ווערט אריינגעלאדן אין די TCM ווען איר קאנפיגורירט די FPGA נאכדעם וואס איר קאמפיילירט די הארדווער דיזיין אין די קווארטוס פריים ווייכווארג. אזוי שנעל ווי דער ניאס V פראסעסאר ריסעט זיך, הייבט די אפליקאציע אן אויסצופירן און צווייגט זיך צום איינטריט פונקט.

באַמערקונג:

עקסעקיוט-אין-פלאץ פון TCM פארלאנגט נישט קיין בוט קאפירער ווייל ניאָס V פראסעסאר אפליקאציע איז שוין אין פלאץ ביים סיסטעם ריסעט.

4.5. ניאָס V פּראַסעסאָר בוטינג פֿון אויף-טשיפּ פלאַש (UFM)

Nios V פּראַסעסאָר בוטינג און עקסעקוטינג ווייכווארג פֿון אויף-טשיפּ פלאַש (UFM) איז פֿאַראַן אין MAX 10 FPGA דעוויסעס. דער Nios V פּראַסעסאָר שטיצט די פֿאָלגנדיקע צוויי בוט אָפּציעס ניצנדיק אויף-טשיפּ פלאַש אונטער אינטערנאַל קאָנפֿיגוראַציע מאָדע:
· ניאָס V פּראַסעסער אַפּלאַקיישאַן עקסאַקיוטאַד אין-פּלאַץ פֿון אויף-טשיפּ פלאַש.
· ניאָס V פּראַסעסער אַפּלאַקיישאַן איז קאָפּירט פון אויף-טשיפּ פלאַש צו ראַם ניצן בוט קאָפּירער.

טאַבעלע 33. געשטיצטע פלאַש מעמאָריעס מיט ריספּעקטיווע בוט אָפּציעס

געשטיצטע בוט מעמאָריעס

ניאָס V בוטינג מעטאָדן

אַפּליקאַציע ראַנטיים לאָקאַציע

שטיוול קאַפּיער

מאַקס 10 דעווייסעס נאָר (מיט OnChip Flash IP)

ניאָס V פּראַסעסער אַפּלאַקיישאַן עקסעקוטעד-אין-פּלאַץ פֿון אויף-טשיפּ פלאַש
Nios V פּראַסעסער אַפּלאַקיישאַן קאָפּירט פֿון אויף-טשיפּ פלאַש צו ראַם ניצן בוט קאָפּירער

אויף-טשיפּ פלאַש (XIP) + OCRAM/ עקסטערנאַל ראַם (פֿאַר שרײַבבאַרע דאַטן סעקציעס)

alt_load() פונקציע

OCRAM / פונדרויסנדיק באַראַן

ווידערניצן בוטלאָודער דורך GSFI

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 55

4. ניאָס V פּראַסעסאָר קאָנפיגוראַציע און בוטינג סאַלושאַנז 726952 | 2025.07.16

פיגורע 31.

דיזיין, קאָנפיגוראַציע, און בוטינג פלוס
דיזיין · שאַפֿט אייַער Nios V פּראַסעסאָר-באַזירט פּראָיעקט ניצנדיק פּלאַטפאָרמע דיזיינער. · זיכערט זיך אַז עס איז פֿאַראַן עקסטערנער ראַם אָדער אויף-טשיפּ ראַם אין סיסטעם דיזיין.

FPGA קאָנפיגוראַציע און קאָמפּילאַציע
· שטעלט איין דעם זעלבן אינערלעכן קאנפיגוראציע מאָדוס אין אויף-טשיפּ פלאַש IP אין פּלאַטפאָרמע דיזיינער און קוואַרטוס פּריים ווייכווארג. · שטעלט איין ניאָס V פּראַסעסער ריסעט אַגענט צו אויף-טשיפּ פלאַש. · קלייבט אויס אייער בילכער UFM איניציאַליזאַציע מעטאָד. · דזשענערירט אייער פּלאַן אין פּלאַטפאָרמע דיזיינער. · קאָמפּילירט אייער פּראָיעקט אין קוואַרטוס פּריים ווייכווארג.

באַניצער אַפּליקאַציע BSP פּראָיעקט · שאַפֿן Nios V פּראַסעסער HAL BSP באַזירט אויף .sopcinfo file באשאַפֿן דורך פּלאַטפאָרמע דיזיינער. · רעדאַקטירן ניאָס V פּראַסעסער BSP סעטטינגס און לינקער סקריפּט אין BSP עדיטאָר. · דזשענערירן BSP פּראָיעקט.
באַניצער אַפּליקאַציע אַפּ פּראָיעקט · אַנטוויקלען ניאָס V פּראַסעסער אַפּליקאַציע קאָד. · קאָמפּילירן ניאָס V פּראַסעסער אַפּליקאַציע און דזשענערירן ניאָס V פּראַסעסער אַפּליקאַציע (.hex) file. · קאמפילירן אייער פראיעקט איבער אין קווארטוס פריים ווייכווארג אויב איר טשעקט די "איניציאליזירן זכרון אינהאלט" אפציע אין אינטעל FPGA אויף-טשיפּ פלעש IP.

פּראָגראַממינג Fileס קאנווערזשאַן, אראָפּלאָדן און לויפן · דזשענערירן די אויף-טשיפּ פלאַש .pof file ניצן קאָנווערט פּראָגראַממינג Fileס פֿונקציע אין קוואַרטוס פּריים ווייכווארג.
· פּראָגראַמירן דעם .pof file אין אייער MAX 10 דעווייס. · מאַכט-ציקל אייער האַרדווער.
4.5.1. מאַקס 10 FPGA אויף-טשיפּ פלאַש באַשרייַבונג
מאַקס 10 FPGA דעוויסעס אַנטהאַלטן אויף-טשיפּ פלאַש וואָס איז סעגמענטירט אין צוויי טיילן: · קאָנפיגוראַציע פלאַש זכּרון (CFM) — סטאָרד די האַרדווער קאָנפיגוראַציע דאַטן פֿאַר
מאַקס 10 FPGAs. · באַניצער פלאַש זכּרון (UFM) — האַלט די באַניצער דאַטן אָדער ווייכווארג אַפּלאַקיישאַנז.
די UFM אַרכיטעקטור פֿון MAX 10 דעווייס איז אַ קאָמבינאַציע פֿון ווייכע און שווערע IP אַדרעסן. איר קענט נאָר צוקומען צו די UFM ניצנדיק די On-Chip Flash IP Core אין די Quartus Prime ווייכווארג.
דער אויף-טשיפּ פלאַש IP קאָר שטיצט די פאלגענדע פֿעיִקייטן: · לייענען אָדער שרייבן אַקסעס צו UFM און CFM (אויב ענייבאַלד אין פּלאַטפאָרמע דיזיינער) סעקטאָרן
ניצנדיק די אַוואַלאָן MM דאַטן און קאָנטראָל שקלאַף צובינד. · שטיצט בלאַט ויסמעקן, סעקטאָר ויסמעקן און סעקטאָר שרייבן. · סימולאַציע מאָדעל פֿאַר UFM לייענען/שרייבן אַקסעס ניצנדיק פֿאַרשידענע EDA סימולאַציע מכשירים.

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 56

שיקן באַמערקונגען

4. ניאָס V פּראַסעסאָר קאָנפיגוראַציע און בוטינג סאַלושאַנז 726952 | 2025.07.16

טאַבעלע 34. אויף-טשיפּ פלאַש געגנטן אין מאַקס 10 FPGA דעוויסעס

פלאַש רעגיאָנען

פאַנגקשאַנאַליטי

קאָנפיגוראַציע פלאַש זכּרון (סעקטאָרן CFM0-2)

FPGA קאַנפיגיעריישאַן file סטאָרידזש

באַניצער פלאַש זכּרון (סעקטאָרן UFM0-1)

ניאָס V פּראַסעסער אַפּלאַקיישאַן און באַניצער דאַטן

MAX 10 FPGA דעווייסעס שטיצן עטלעכע קאָנפיגוראַציע מאָדעס און עטלעכע פון די מאָדעס לאָזן CFM1 און CFM2 ווערן גענוצט ווי אַן נאָך UFM געגנט. די פאלגענדע טאַבעלע ווייזט די סטאָרידזש אָרט פון די FPGA קאָנפיגוראַציע בילדער באזירט אויף די MAX 10 FPGA ס קאָנפיגוראַציע מאָדעס.

טאַבעלע 35. סטאָרידזש אָרט פון FPGA קאָנפיגוראַציע בילדער

קאָנפיגוראַציע מאָדע צוויי קאַמפּרעסט בילדער

CFM2 קאָמפּרעסט בילד 2

CFM1

CFM0 קאָמפּרעסט בילד 1

איין אומקאמפרעסט בילד

ווירטועל UFM

נישט-קאמפרעסירט בילד

איין אומקאמפרעסט בילד מיט זכרון איניציאליזאציע

נישט-קאמפרעסירט בילד (מיט פאַר-איניציאליזירטן אויף-טשיפּ זכּרון אינהאַלט)

איין קאמפרעסט בילד מיט זכרון איניציאליזאציע קאמפרעסט בילד (מיט פאר-איניציאליזירטן אויף-טשיפּ זכרון אינהאלט)

איין קאמפרעסט בילד

ווירטועל UFM

קאָמפּרעסירט בילד

איר מוזט ניצן דעם אויף-טשיפּ פלאַש IP קאָר צו צוקומען צום פלאַש זכּרון אין מאַקס 10 FPGAs. איר קענט אינסטאַנציירן און פאַרבינדן דעם אויף-טשיפּ פלאַש IP צו דער קוואַרטוס פּריים ווייכווארג. דער ניאָס V ווייכער קאָר פּראַסעסער ניצט די פּלאַטפאָרמע דיזיינער ינטערקאַנעקץ צו קאָמוניקירן מיט דעם אויף-טשיפּ פלאַש IP.
פיגור 32. פֿאַרבינדונג צווישן אויף-טשיפּ פלאַש IP און ניאָס V פּראַסעסאָר

באַמערקונג:

זיכער מאַכן אַז דער אויף-טשיפּ פלאַש csr פּאָרט איז פארבונדן צום Nios V פּראַסעסער data_manager כּדי צו געבן דעם פּראַסעסער די מעגלעכקייט צו קאָנטראָלירן שרייבן און ויסמעקן אָפּעראַציעס.
דער אויף-טשיפּ פלאַש IP קאָר קען צושטעלן צוטריט צו פינף פלאַש סעקטאָרן – UFM0, UFM1, CFM0, CFM1, און CFM2.
וויכטיגע אינפארמאציע וועגן די UFM און CFM סעקטארן.: · CFM סעקטארן זענען באשטימט פאר קאנפיגוראציע (ביטסטרים) דאטן (*.pof) סטאָרידזש.
· באַניצער דאַטן קענען זיין געהיט אין די UFM סעקטאָרן און קען זיין באַהאַלטן, אויב די ריכטיקע סעטטינגס זענען אויסגעקליבן אין די פּלאַטפאָרמע דיזיינער געצייַג.
געוויסע דעווייסעס האבן נישט קיין UFM1 סעקטאר. איר קענט זיך באציען צו דער טאבעלע: UFM און CFM סעקטאר גרייס פאר די פארהאן סעקטארן אין יעדן איינציקן MAX 10 FPGA דעווייס.

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 57

4. ניאָס V פּראַסעסאָר קאָנפיגוראַציע און בוטינג סאַלושאַנז 726952 | 2025.07.16

איר קענט קאָנפיגורירן CFM2 ווי אַ ווירטואַל UFM דורך אויסקלייבן איין אַנקאָמפּרעסירט בילד קאָנפיגוראַציע מאָדע.
איר קענט קאָנפיגורירן CFM2 און CFM1 ווי אַ ווירטועל UFM דורך סעלעקטירן איין אַנקאַמפּרעסט בילד קאָנפיגוראַציע מאָדע.
די גרייס פון יעדן סעקטאָר ווערייִרט זיך מיט די אויסגעקליבענע MAX 10 FPGA דעוויסעס.

טיש 36.

UFM און CFM סעקטאָר גרייס
די טאבעלע ליסטירט די דימענסיעס פון די UFM און CFM ערייז.

מיטל

בלעטער פּער סעקטאָר

UFM1 UFM0 CFM2 CFM1 CFM0

בלאַט גרייס (קילאָביט)

מאַקסימום באַניצער
פלאַש זכּרון גרייס (קיביט) (3)

גאַנץ קאָנפיגוראַציע זכּרון גרייס (Kbit)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

OCRAM גרייס (Kbit)
108 189 378 549 675 1260 1638

פֿאַרבונדענע אינפֿאָרמאַציע · MAX 10 FPGA קאָנפֿיגוראַציע באַניצער גייד · Altera MAX 10 באַניצער פֿלאַש זכּרון באַניצער גייד

4.5.2. ניאָס V פּראַסעסער אַפּלאַקיישאַן עקסעקוט-אין-פּלאַץ פֿון UFM

די "Execute-In-Place from UFM" לייזונג איז פּאַסיק פֿאַר Nios V פּראַסעסער אַפּליקאַציעס וואָס דאַרפן לימיטירטע אויף-טשיפּ זכּרון נוצן. די alt_load() פֿונקציע אַרבעט ווי אַ מיני בוט קאָפּירער וואָס קאָפּירט די דאַטן סעקציעס (.rodata, .rwdata, אדער .exceptions) פֿון בוט זכּרון צו RAM באַזירט אויף די BSP סעטטינגס. די קאָד סעקציע (.text),
וואָס איז אַ לייען-נאָר אָפּטייל, בלייבט אין די MAX 10 אויף-טשיפּ פלאַש זכּרון געגנט. די סעטאַפּ מינימיזירט די ראַם נוצן אָבער קען באַגרענעצן די קאָד עקסעקוטיאָן פאָרשטעלונג ווייַל אַקסעס צו די פלאַש זכּרון איז פּאַמעלעך ווי די אויף-טשיפּ ראַם.

די Nios V פּראַסעסאָר אַפּליקאַציע איז פּראָגראַמירט אין דעם UFM סעקטאָר. דער Nios V פּראַסעסאָר'ס ריסעט וועקטאָר ווייזט צו דער UFM באַזע אַדרעס צו דורכפירן קאָד פון דער UFM נאָכדעם וואָס די סיסטעם ריסעט זיך.

אויב איר ניצט דעם קוואל-לעוועל דיבאַגער צו דיבאַגן אייער אַפּליקאַציע, מוזט איר ניצן אַ האַרדווער ברעאַקפּוינט. דאָס איז ווײַל די UFM שטיצט נישט ראַנדאָם זכּרון אַקסעס, וואָס איז נייטיק פֿאַר ווייכע ברעאַקפּוינט דיבאַגינג.

באַמערקונג:

איר קענט נישט אויסמעקן אדער שרייבן UFM בשעת איר טוט עקסעקוטיוו-אין-פלייס אין די MAX 10. איבערגיין צו בוטן קאפירער צוגאנג אויב איר דארפט אויסמעקן אדער שרייבן די UFM.

(3) דער מאַקסימום מעגלעכער ווערט, וואָס איז אָפענגיק אויף דעם קאָנפיגוראַציע מאָדע וואָס איר אויסקלייבט.

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 58

שיקן באַמערקונגען

4. ניאָס V פּראַסעסאָר קאָנפיגוראַציע און בוטינג סאַלושאַנז 726952 | 2025.07.16

פיגור 33. ניאָס V פּראַסעסער אַפּליקאַציע XIP פֿון UFM

מאַקס 10 דעווייסעס

.POF
ניאָס V האַרדווער .SOF
ניאָס V ווייכווארג .HEX

קוואַרטוס פּראָגראַמירער

אויף-טשיפּ פלאַש

CFM

ניאָס V האַרדווער

UFM

ניאָס V ווייכווארג

אינערלעכער קאָנפיגוראַטיאָן

אויף-טשיפּ פלאַש IP

FPGA לאָגיק
ניאָס V פּראַסעסער

אויף-טשיפּ ראַם

פונדרויסנדיק

באַראַן

EMIF

4.5.2.1. האַרדווער פּלאַן פלוס
די פאלגענדע סעקציע באשרייבט א שריט-ביי-שריט מעטאד פארן בויען א בוטאבל סיסטעם פאר א Nios V פראסעסאר אפליקאציע פון אן-טשיפּ פלעש. די עקסampדי אונטן איז געבויט ניצנדיק אַ MAX 10 מיטל.
IP קאָמפּאָנענט סעטטינגס
1. שאַפֿט אייַער Nios V פּראַסעסאָר פּראָיעקט ניצנדיק Quartus Prime און Platform Designer. 2. מאַכט זיכער אַז עקסטערנאַל RAM אָדער On-Chip Memory (OCRAM) איז צוגעגעבן צו אייַער Platform
דיזיינער סיסטעם.

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 59

4. ניאָס V פּראַסעסאָר קאָנפיגוראַציע און בוטינג סאַלושאַנז 726952 | 2025.07.16
פיגורע 34. עקסampIP קאַנעקשאַנז אין פּלאַטפאָרמע דיזיינער פֿאַר בוטינג Nios V פֿון OnChip Flash (UFM)

3. אין דעם אויף-טשיפּ פלאַש IP פּאַראַמעטער רעדאַקטאָר, שטעלט דעם קאָנפיגוראַציע מאָדע צו איינעם פון די פאלגענדע, לויט אייער פּלאַן פּרעפֿערענץ: · איין אַנקאָמפּרעסירט בילד · איין קאָמפּרעסירט בילד · איין אַנקאָמפּרעסירט בילד מיט זכּרון איניציאַליזאַציע · איין קאָמפּרעסירט בילד מיט זכּרון איניציאַליזאַציע
פֿאַר מער אינפֿאָרמאַציע וועגן דואַל קאַמפּרעסט בילדער, זעט די MAX 10 FPGA קאָנפיגוראַציע באַניצער גייד – רימאָוט סיסטעם אַפּגרעיד.

באַמערקונג:

איר מוזט צוטיילן פארבאָרגענע צוטריט צו יעדן CFM ראַיאָן אין דעם אויף-טשיפּ פלאַש IP.

פיגור 35. קאנפיגוראציע מאָדוס אויסוואל אין אויף-טשיפּ פלאַש פּאַראַמעטער רעדאַקטאָר

אויף-טשיפּ פלאַש IP סעטטינגס – UFM איניציאַליזאַציע איר קענט אויסקלײַבן איינע פֿון די פֿאָלגנדיקע מעטאָדן לויט אײַער פּרעפֿערענץ:

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 60

שיקן באַמערקונגען

4. ניאָס V פּראַסעסאָר קאָנפיגוראַציע און בוטינג סאַלושאַנז 726952 | 2025.07.16

באַמערקונג:

די טריט אין די פאלגנדע אונטער-קאפיטלען (סאפטווער דיזיין פלוס און פראגראמירן) הענגען אפ פון דער אויסוואל וואס איר מאכט דא.

· מעטאָד 1: איניציאַליזירן די UFM דאַטן אין די SOF בעת קאָמפּילאַציע
קוואַרטוס פּריים נעמט אַרײַן די UFM איניציאַליזאַציע דאַטן אין די SOF בעת קאָמפּילאַציע. SOF ריקאָמפּילאַציע איז נויטיק אויב עס זענען ענדערונגען אין די UFM דאַטן.
1. טשעק "איניציאליזירן פלאַש אינהאַלט" און "ענעיבלען נישט-פעלד איניציאליזאַציע". file.

פיגור 36. איניציאליזירן פלאַש אינהאַלט און אַקטיווירן נישט-פעלד איניציאליזאַציע File

2. ספּעציפֿיצירן דעם דרך פֿון דער גענערירטער .hex file (פון דעם elf2hex באַפֿעל) אין דעם באַניצער-געשאַפֿענעם העקס אָדער mif file.
פיגור 37. צולייגן די .hex File דרך

· מעטאָד 2: קאָמבינירן UFM דאַטן מיט אַ קאָמפּילירטן SOF בעת POF דזשענעריישאַן
UFM דאַטן ווערט קאָמבינירט מיטן קאָמפּילירטן SOF ביים קאָנווערטירן פּראָגראַמירן fileס. איר דאַרפֿט נישט איבערקאָמפּילירן דעם SOF, אפילו אויב די UFM דאַטן ענדערן זיך. בעת דער אַנטוויקלונג דאַרפֿט איר נישט איבערקאָמפּילירן דעם SOF. fileס פֿאַר ענדערונגען אין דער אַפּליקאַציע. אַלטעראַרע רעקאָמענדירט דעם אופֿן פֿאַר אַפּליקאַציע דעוועלאָפּערס.
1. אַראָפּנעמען דעם טשעק פֿון איניציאַליזירן פֿלעש אינהאַלט..
פיגור 38. איניציאליזירן פלאַש אינהאַלט מיט נישט-דעפאָלט איניציאליזאַציע File

באַשטעטיק אַגענט סעטטינגס פֿאַר Nios V פּראַסעסער עקסעקווט-אין-פּלאַץ מעטאָד
1. אין דעם Nios V פּראַסעסער פּאַראַמעטער רעדאַקטאָר, שטעלט דעם Reset Agent צו On-Chip Flash.
פיגור 39. ניאָס V פּראַסעסער פּאַראַמעטער רעדאַקטאָר סעטטינגס מיט ריסעט אַגענט געשטעלט צו אויף-טשיפּ פלאַש

2. דריקט אויף דזשענערירן HDL ווען די דזשענעריישאַן דיאַלאָג קעסטל דערשיינט. 3. ספּעציפֿיצירן די רעזולטאַטן. file דזשענעריישאַן אָפּציעס און גיט אויף דזשענערירן.

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 61

4. ניאָס V פּראַסעסאָר קאָנפיגוראַציע און בוטינג סאַלושאַנז 726952 | 2025.07.16
Quartus Prime Software Settings 1. In the Quartus Prime software, click Assignments Device Device and Pin
Options Configuration. Set the Configuration mode according to the setting in On-Chip Flash IP. Figure 40. Configuration Mode Selection in Quartus Prime Software

2. דריקט OK צו פארלאזן דעם דעווייס און פּין אָפּציעס פֿענצטער,
3. דריקט אויף OK צו פארלאזן דעם דעווייס פענצטער.
4. Click Processing Start Compilation to compile your project and generate the .sof file.

באַמערקונג:

אויב די קאָנפיגוראַציע מאָדע סעטינג אין קוואַרטוס פּריים ווייכווארג און פּלאַטפאָרמע דיזיינער פּאַראַמעטער רעדאַקטאָר איז אַנדערש, פיילז דער קוואַרטוס פּריים פּראָיעקט מיט דער פאלגענדער טעות אָנזאָג.

פיגורע 41.

טעות מעסעדזש פֿאַר אַנדערע קאָנפֿיגוראַציע מאָדע סעטינג טעות (14740): קאָנפֿיגוראַציע מאָדע אויף אַטאָם “q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block” פּאַסט נישט צו די פּראָיעקט סעטינג. דערהייַנטיקט און רעגענערירט די Qsys סיסטעם צו פּאַסן צו די פּראָיעקט סעטינג.

פֿאַרבונדענע אינפֿאָרמאַציע MAX 10 FPGA קאָנפֿיגוראַציע באַניצער גייד

4.5.2.2. ווייכווארג דיזיין פלוס
די סעקציע גיט דעם דיזיין פלוס צו דזשענערירן און בויען דעם ניאָס V פּראַסעסער ווייכווארג פּראָיעקט. כּדי צו זיכער מאַכן אַ שנעלן בויען פלוס, ווערט איר געמוטיקט צו שאַפֿן אַ ענלעכן דירעקטאָרי בוים אין אייער דיזיין פּראָיעקט. דער פאלגענדער ווייכווארג דיזיין פלוס איז באַזירט אויף דעם דירעקטאָרי בוים.
כדי צו שאַפֿן דעם ווייכווארג פּראָיעקט דירעקטאָרי בוים, פֿאָלגט די סטעפּס: 1. אין אייער דיזיין פּראָיעקט טעקע, שאַפֿט אַ טעקע גערופֿן ווייכווארג. 2. אין דער ווייכווארג טעקע, שאַפֿט צוויי טעקעס גערופֿן hal_app און hal_bsp.
פיגור 42. ווייכווארג פראיעקט דירעקטארי בוים

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 62

שיקן באַמערקונגען

4. ניאָס V פּראַסעסאָר קאָנפיגוראַציע און בוטינג סאַלושאַנז 726952 | 2025.07.16
שאַפֿן די אַפּליקאַציע BSP פּראָיעקט
כדי צו עפענען דעם BSP עדיטאר, גייט נאך די פאלגנדע טריט: 1. גייט אריין אין דעם Nios V קאמאנד שעל. 2. רופט אן דעם BSP עדיטאר מיטן niosv-bsp-editor קאמאנד. 3. אין דעם BSP עדיטאר, דריקט File נייער BSP צו אָנהייבן דיין BSP פּראָיעקט. 4. קאָנפיגורירן די פאלגענדע סעטטינגס:
· SOPC אינפֿאָרמאַציע File נאָמען: צושטעלן די SOPCINFO file (.sopcinfo). · CPU נאמען: אויסקלייבן Nios V פראסעסאר. · אפערירן סיסטעם: אויסקלייבן די אפערירן סיסטעם פון די Nios V פראסעסאר. · ווערסיע: לאזן אלס פעליקייט. · BSP ציל דירעקטארי: אויסקלייבן די דירעקטארי וועג פון די BSP פראיעקט. איר קענט
פאָראויסשטעלן עס אויף /software/hal_bsp דורך אנמעלדן ניצן דיפאָלט לאָקאַציעס. · BSP סעטטינגס File נאָמען: טיפּ דעם נאָמען פֿון די BSP סעטטינגס File. · נאָך Tcl סקריפּטן: צושטעלן אַ BSP Tcl סקריפּט דורך ענייבלינג Enable Additional Tcl script. 5. גיט OK.
פיגור 43. קאנפיגורירן נייע BSP

קאָנפיגורירן דעם BSP רעדאַקטאָר און דזשענערירן דעם BSP פּראָיעקט
You can define the processor’s exception vector either in On-Chip Memory (OCRAM) or On-Chip Flash based on your design preference. Setting the exception vector memory to OCRAM/External RAM is recommended to make the interrupt processing faster. 1. Go to Main Settings Advanced hal.linker. 2. If you select On-Chip Flash as exception vector,
א. אַקטיווירן די פאלגענדע סעטטינגס:

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 63

4. ניאָס V פּראַסעסאָר קאָנפיגוראַציע און בוטינג סאַלושאַנז 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata בילד 44. Advanced.hal.linker סעטטינגס

ב. דריקט אויף די לינקער סקריפּט קוויטל אין די BSP עדיטאר. ג. שטעלט די .exceptions און .text געגנטן אין די לינקער סעקציע נאמען צו
אויף-טשיפּ פלאַש. ד. שטעלט די רעשט פון די געגנטן אין דער לינקער סעקציע נאָמען ליסטע צו די אויף-טשיפּ
Memory (OCRAM) or external RAM.
Figure 45. Linker Region Settings (Exception Vector Memory: On-Chip Flash)

3. If you select OCRAM/External RAM as exception vector, a. Enable the following settings: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Figure 46. Linker Region Settings (Exception Vector Memory: OCRAM/External RAM)

b. Click on the Linker Script tab in the BSP Editor.
c. Set the.text regions in the Linker Section Name to On-Chip Flash.
d. Set the rest of the regions in the Linker Section Name list to the On-Chip Memory (OCRAM) or external RAM.

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 64

שיקן באַמערקונגען

4. ניאָס V פּראַסעסאָר קאָנפיגוראַציע און בוטינג סאַלושאַנז 726952 | 2025.07.16
Figure 47. Linker Region Settings (Exception Vector Memory: OCRAM)
4. Click Generate to generate the BSP project. Generating the User Application Project File 1. Navigate to the software/hal_app folder and create your application source
code. 2. Launch the Nios V Command Shell. 3. Execute the command below to generate the application CMakeLists.txt.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/<user application>
Building the User Application Project You can choose to build the user application project using Ashling RiscFree IDE for Altera FPGAs or through the command line interface (CLI). If you prefer using CLI, you can build the user application using the following command: cmake -G “Unix Makefiles” -B software/hal_app/build -S software/hal_app make -C software/hal_app/build
The application (.elf) file is created in software/hal_app/build folder. Generating the HEX File You must generate a .hex file from your application .elf file, so you can create a .pof file suitable for programming the devices. 1. Launch the Nios V Command Shell. 2. For Nios V processor application boot from On-Chip Flash, use the following
command line to convert the ELF to HEX for your application. This command creates the user application (onchip_flash.hex) file. elf2hex software/hal_app/build/<user_application>.elf -o onchip_flash.hex
-b <base address of On-Chip Flash UFM region> -w 8 -e <end address of On-Chip Flash UFM region> 3. Recompile the hardware design if you check Initialize memory content option in On-Chip Flash IP (Method 1). This is to include the software data (.HEX) in the SOF file.

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 65

4. ניאָס V פּראַסעסאָר קאָנפיגוראַציע און בוטינג סאַלושאַנז 726952 | 2025.07.16
4.5.2.3. Programming 1. In Quartus Prime, click File גער פּראָגראַממינג Files. 2. Under Output programming file, choose Programmer Object File (.pof) as Programming file type. 3. Set Mode to Internal Configuration.
Figure 48. Convert Programming File סעטטינגס
4. Click Options/Boot info…, the MAX 10 Device Options window appears. 5. Based on the Initialize flash content settings in the On-chip Flash IP, perform
one of the following steps: · If Initialize flash content is checked (Method 1), the UFM initialization data
was included in the SOF duringQuartus Prime compilation. — Select Page_0 for UFM source: option. Click OK and proceed to the
next. Figure 49. Setting Page_0 for UFM Source if Initialize Flash Content is Checked

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 66

שיקן באַמערקונגען

4. ניאָס V פּראַסעסאָר קאָנפיגוראַציע און בוטינג סאַלושאַנז 726952 | 2025.07.16
· If Initialize flash content is not checked (Method 2), choose Load memory file for the UFM source option. Browse to the generated On-chip Flash HEX file (onchip_flash.hex) in the File path: and click OK. This step adds UFM data separately to the SOF file during the programming file קאַנווערזשאַן.
Figure 50. Setting Load Memory File for UFM Source if Initialize Flash Content is Not Checked

6. In the Convert Programming File dialog box, at the Input files to convert section, click Add File… and point to the generated Quartus Prime .sof file.
Figure 51. Input Files to Convert in Convert Programming Files for Single Image Mode

7. Click Generate to create the .pof file. 8. Program the .pof file into your MAX 10 device. 9. Power cycle your hardware.

4.5.3. Nios V Processor Application Copied from UFM to RAM using Boot Copier

Altera recommends this solution for MAX 10 FPGA Nios V processor system designs where multiple iterations of application software development and high system performance are required. The boot copier is located within the UFM at an offset that is the same address as the reset vector. The Nios V application is located next to the boot copier.

For this boot option, the Nios V processor starts executing the boot copier upon system reset to copy the application from the UFM sector to the OCRAM or external RAM. Once copying is complete, the Nios V processor transfers the program control over to the application.

באַמערקונג:

The applied boot copier is the same as the Bootloader via GSFI.

שיקן באַמערקונגען

Nios® V איינגעבעטענע פראסעסאר דיזיין האַנדבוך 67

4. ניאָס V פּראַסעסאָר קאָנפיגוראַציע און בוטינג סאַלושאַנז 726952 | 2025.07.16

Figure 52. Nios V Application Copied from UFM to RAM using Boot Copier

מאַקס 10 דעווייסעס

.POF
ניאָס V האַרדווער .SOF
ניאָס V ווייכווארג .HEX
Bootloader .SREC

קוואַרטוס פּראָגראַמירער

פונדרויסנדיק באַראַן
ניאָס V ווייכווארג

אויף-טשיפּ פלאַש

CFM

Nios V Hardwa

דאָקומענטן / רעסאָורסעס

altera Nios V Embedded Processor [pdfבאַניצער גייד
Nios V, Nios V-m, Nios V-g, Nios V-c, Nios V Embedded Processor, Nios V, Embedded Processor, Processor

רעפערענצן

באַניצער מאַנואַל

altera Nios V Embedded Processor

ספּעסאַפאַקיישאַנז

Nios V Processor Hardware System Design

Nios V Processor Software System Design

Nios V Processor Configuration and Booting Solutions

דאָקומענטן / רעסאָורסעס

רעפערענצן

לאָזן אַ באַמערקונג

באָטל מאַכן ענטפער