د الټرا Nios V ایمبیډډ پروسیسر کارونکي لارښود

About the Nios® V Embedded Processor
۱.۱. Altera® FPGA او ایمبیډ شوي پروسسرونهview
د الټرا FPGA وسایل کولی شي منطق پلي کړي چې د بشپړ مایکرو پروسیسر په توګه کار کوي پداسې حال کې چې ډیری اختیارونه چمتو کوي.
د جلا مایکرو پروسسرونو او الټرا FPGA ترمنځ یو مهم توپیر دا دی چې د الټرا FPGA ټوکر کله چې ځواک ورکوي هیڅ منطق نلري. د Nios® V پروسیسر د RISC-V مشخصاتو پراساس یو نرم فکري ملکیت (IP) پروسیسر دی. مخکې لدې چې تاسو د Nios V پروسیسر پر بنسټ سیسټم کې سافټویر چل کړئ، تاسو باید د Altera FPGA وسیله د هارډویر ډیزاین سره تنظیم کړئ چې د Nios V پروسیسر لري. تاسو کولی شئ د ډیزاین اړتیاو پورې اړه لري، د Nios V پروسیسر په Altera FPGA کې هرچیرې ځای په ځای کړئ.

د دې لپاره چې ستاسو د Altera® FPGA IP پر بنسټ ایمبیډ شوی سیسټم د یو جلا مایکرو پروسیسر پر بنسټ سیسټم په توګه چلند وکړي، ستاسو سیسټم باید لاندې شامل وي: · AJTAG د الټرا FPGA ترتیب، هارډویر او سافټویر ملاتړ لپاره انٹرفیس
ډیبګ کول · د پاور اپ الټرا FPGA ترتیب میکانیزم
که ستاسو سیسټم دا وړتیاوې ولري، تاسو کولی شئ خپل ډیزاین د مخکې له مخکې ازمول شوي هارډویر ډیزاین څخه چې په Altera FPGA کې بار شوی وي، پاک کړئ. د Altera FPGA کارول تاسو ته اجازه درکوي چې خپل ډیزاین په چټکۍ سره تعدیل کړئ ترڅو ستونزې حل کړئ یا نوي فعالیت اضافه کړئ. تاسو کولی شئ دا نوي هارډویر ډیزاینونه د خپل سیسټم J په کارولو سره د Altera FPGA بیا تنظیمولو سره په اسانۍ سره ازموینه وکړئ.TAG انٹرفیس
د جيTAG انٹرفیس د هارډویر او سافټویر پراختیا ملاتړ کوي. تاسو کولی شئ د J په کارولو سره لاندې دندې ترسره کړئTAG انٹرفیس: · د الټرا FPGA تنظیم کول · سافټویر ډاونلوډ او ډیبګ کول · د UART په څیر انٹرفیس له لارې د الټرا FPGA سره اړیکه ونیسئ (JTAG UART
ټرمینل) · هارډویر ډیبګ کړئ (د سیګنل ټیپ ایمبیډ شوي منطق تحلیل کونکي سره) · د پروګرام فلش حافظه
وروسته له دې چې تاسو د Nios V پروسیسر پر بنسټ ډیزاین سره Altera FPGA تنظیم کړئ، د سافټویر پراختیا جریان د جلا مایکرو کنټرولر ډیزاینونو جریان سره ورته دی.

اړونده معلومات · AN 985: Nios V پروسیسر ټیوټوریل
د ساده Nios V پروسیسر سیسټم جوړولو او د هیلو ورلډ اپلیکیشن چلولو په اړه د پیل لپاره یوه چټکه لارښود.
© الټرا کارپوریشن. الټرا، د الټرا لوګو، 'a' لوګو، او نور الټرا نښې د الټرا کارپوریشن سوداګریزې نښې دي. الټرا حق لري چې په هر وخت کې پرته له خبرتیا څخه په هر ډول محصولاتو او خدماتو کې بدلونونه راولي. الټرا هیڅ مسؤلیت یا مسؤلیت نه مني چې دلته تشریح شوي د کوم معلوماتو، محصول یا خدماتو د غوښتنلیک یا کارولو څخه رامینځته کیږي پرته لدې چې د الټرا لخوا په لیکلي ډول موافقه شوې وي. د الټرا پیرودونکو ته مشوره ورکول کیږي چې د هر خپاره شوي معلوماتو تکیه کولو دمخه او د محصولاتو یا خدماتو لپاره امر ورکولو دمخه د وسیلې مشخصاتو وروستۍ نسخه ترلاسه کړي. *نور نومونه او برانډونه د نورو د ملکیت په توګه ادعا کیدی شي.

۱. د Nios® V ایمبیډډ پروسیسر ۷۲۶۹۵۲ په اړه | ۲۰۲۵.۰۷.۱۶
· د Nios V پروسیسر حوالې لارښود د Nios V پروسیسر فعالیت معیارونو، د پروسیسر جوړښت، د پروګرام کولو ماډل، او د اصلي پلي کولو په اړه معلومات چمتو کوي.
· د ایمبیډډ پیریفیرلز IP کارونکي لارښود · د Nios V پروسیسر سافټویر پراختیا کونکي لارښود کتاب

د Nios V پروسیسر سافټویر پراختیا چاپیریال، هغه وسایل چې شتون لري، او د Nios V پروسیسر باندې د چلولو لپاره د سافټویر جوړولو پروسه تشریح کوي. · Ashling* RiscFree* د الټرا FPGAs لپاره مدغم پراختیا چاپیریال (IDE) د کارونکي لارښود د الټرا FPGAs آرم* پر بنسټ HPS او Nios V کور پروسیسر لپاره د RiscFree* مدغم پراختیا چاپیریال (IDE) تشریح کوي. · Nios V پروسیسر الټرا FPGA IP د خپریدو یادښتونه
1.2. Quartus® Prime سافټویر ملاتړ
د Nios V پروسیسر جوړونې جریان د Quartus® Prime Pro Edition سافټویر او Quartus Prime Standard Edition سافټویر لپاره توپیر لري. د توپیرونو په اړه د نورو معلوماتو لپاره AN 980: Nios V پروسیسر Quartus Prime سافټویر ملاتړ ته مراجعه وکړئ.
اړونده معلومات AN 980: Nios V پروسیسر کوارټس پرائم سافټویر ملاتړ
۱.۳. د Nios V پروسیسر جواز ورکول
د Nios V پروسیسر هر ډول خپل د جواز کیلي لري. یوځل چې تاسو د جواز کیلي ترلاسه کړئ، تاسو کولی شئ د پای نیټې پورې د ټولو Nios V پروسیسر پروژو لپاره ورته جواز کیلي وکاروئ. تاسو کولی شئ د Nios V پروسیسر Altera FPGA IP جوازونه په صفر لګښت ترلاسه کړئ.
د Nios V پروسیسر جواز کیلي لیست د الټرا FPGA د ځان خدمت جواز ورکولو مرکز کې شتون لري. د ارزونې لپاره لاسلیک وکړئ یا وړیا جواز ټب باندې کلیک وکړئ، او د غوښتنې کولو لپاره اړوند انتخابونه غوره کړئ.
شکل ۱. د الټیرا FPGA د ځان خدمت جواز ورکولو مرکز

د جواز کیلي سره، تاسو کولی شئ:
فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 7

۱. د Nios® V ایمبیډډ پروسیسر ۷۲۶۹۵۲ په اړه | ۲۰۲۵.۰۷.۱۶
· په خپل سیسټم کې د Nios V پروسسر پلي کړئ. · د Nios V پروسسر سیسټم چلند تقلید کړئ. · د ډیزاین فعالیت تایید کړئ، لکه اندازه او سرعت. · د وسیلې پروګرام کول رامینځته کړئ files. · یوه وسیله پروګرام کړئ او په هارډویر کې ډیزاین تایید کړئ.
تاسو د الټرا FPGAs لپاره په اشلینګ* ریسک فری* IDE کې د سافټویر جوړولو لپاره جواز ته اړتیا نلرئ.
اړونده معلومات · د الټیرا FPGA د ځان خدمت جواز ورکولو مرکز
د Nios V پروسیسر Altera FPGA IP جواز کیلي ترلاسه کولو په اړه د نورو معلوماتو لپاره. · د Altera FPGA سافټویر نصب او جواز ورکول د Altera FPGA سافټویر جواز ورکولو او د ثابت جواز او شبکې جواز سرور تنظیم کولو په اړه د نورو معلوماتو لپاره.
۱.۴. د ایمبیډډ سیسټم ډیزاین
لاندې انځور د Nios V پروسیسر پر بنسټ د سیسټم ډیزاین ساده جریان ښیي، چې پکې د هارډویر او سافټویر پراختیا دواړه شامل دي.

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 8

فیډبیک واستوئ

۱. د Nios® V ایمبیډډ پروسیسر ۷۲۶۹۵۲ په اړه | ۲۰۲۵.۰۷.۱۶

انځور 2.

د Nios V پروسیسر سیسټم ډیزاین جریان
د سیسټم مفهوم

د سیسټم اړتیاوې تحلیل کړئ

نیوس® وی
د پروسسر کورونه او معیاري برخې

په کې سیسټم تعریف او تولید کړئ
د پلیټ فارم ډیزاینر

د هارډویر جریان: د انټل کوارټس پرائم پروژه مدغم او تالیف کړئ

د سافټویر جریان: د Nios V وړاندیز سافټویر رامینځته کول او جوړول

د هارډویر جریان: د FPGA ډیزاین ډاونلوډ کړئ
د هدف بورډ ته

د سافټویر جریان: د Nios V پروسیسر سافټویر ازموینه او ډیبګ کول

سافټویر د ځانګړتیاوو سره سمون نه خوري؟
هو
هارډویر د ځانګړتیاوو سره سمون نه خوري؟ هو
سیسټم بشپړ شو

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 9

726952 | 2025.07.16 فیډبیک واستوئ

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر سره د Nios V پروسیسر هارډویر سیسټم ډیزاین

انځور 3.

لاندې ډیاګرام د Nios V پروسیسر هارډویر ډیزاین یو ځانګړی انځور ښیي. Nios V پروسیسر سیسټم هارډویر ډیزاین جریان

پیل

د Nios V کورونه او معیاري برخې

د Nios V پر بنسټ سیسټم ډیزاین کولو لپاره د پلیټ فارم ډیزاینر وکاروئ
د پلیټ فارم ډیزاینر ډیزاین تولید کړئ

د انټل کوارټس پرائم پروژې سره د پلیټ فارم ډیزاینر سیسټم مدغم کړئ
د پن ځایونه، د وخت اړتیاوې، او نور ډیزاین محدودیتونه وټاکئ
په انټیل کوارټس پرائم کې د هدف وسیلې لپاره هارډویر راټول کړئ

د ډاونلوډ لپاره چمتو
۲.۱. د پلیټ فارم ډیزاینر سره د Nios V پروسیسر سیسټم ډیزاین جوړول
د کوارټس پرائم سافټویر کې د پلیټ فارم ډیزاینر سیسټم ادغام وسیله شامله ده چې د الټرا FPGA سیسټم ډیزاین کې د Nios V پروسیسر IP کور او نورو IPs تعریف او مدغم کولو دنده ساده کوي. د پلیټ فارم ډیزاینر په اتوماتيک ډول د ټاکل شوي لوړ کچې اتصال څخه د انټرکنیک منطق رامینځته کوي. د انټرکنیک اتومات کول د سیسټم کچې HDL اتصالونو مشخص کولو وخت ضایع کولو دنده له مینځه وړي.
© الټرا کارپوریشن. الټرا، د الټرا لوګو، 'a' لوګو، او نور الټرا نښې د الټرا کارپوریشن سوداګریزې نښې دي. الټرا حق لري چې په هر وخت کې پرته له خبرتیا څخه په هر ډول محصولاتو او خدماتو کې بدلونونه راولي. الټرا هیڅ مسؤلیت یا مسؤلیت نه مني چې دلته تشریح شوي د کوم معلوماتو، محصول یا خدماتو د غوښتنلیک یا کارولو څخه رامینځته کیږي پرته لدې چې د الټرا لخوا په لیکلي ډول موافقه شوې وي. د الټرا پیرودونکو ته مشوره ورکول کیږي چې د هر خپاره شوي معلوماتو تکیه کولو دمخه او د محصولاتو یا خدماتو لپاره امر ورکولو دمخه د وسیلې مشخصاتو وروستۍ نسخه ترلاسه کړي. *نور نومونه او برانډونه د نورو د ملکیت په توګه ادعا کیدی شي.

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر سره د Nios V پروسیسر هارډویر سیسټم ډیزاین
726952 | 2025.07.16

د سیسټم د هارډویر اړتیاو تحلیل کولو وروسته، تاسو د کوارټس پرائم څخه کار اخلئ ترڅو د Nios V پروسیسر کور، حافظه، او نور اجزا مشخص کړئ چې ستاسو سیسټم ورته اړتیا لري. د پلیټ فارم ډیزاینر په اتوماتيک ډول د هارډویر سیسټم کې د اجزاو مدغم کولو لپاره د انټرکنیک منطق رامینځته کوي.

۲.۱.۱. د Nios V پروسیسر Altera FPGA IP انسټینټ کول

You can instantiate any of the processor IP cores in Platform Designer IP Catalog Processors and Peripherals Embedded Processors.

د هر پروسیسر IP کور د خپل ځانګړي جوړښت پراساس د مختلف ترتیب انتخابونو ملاتړ کوي. تاسو کولی شئ دا ترتیبونه تعریف کړئ ترڅو ستاسو د ډیزاین اړتیاو سره سم وي.

جدول 1.

د اصلي ډولونو په اوږدو کې د ترتیب کولو اختیارونه

د ترتیب کولو اختیارونه

د Nios V/C پروسسر

د Nios V/m پروسسر

د بیا تنظیم کولو غوښتنه وکاروئ

—

جالونه، استثناوې، او مداخلې

د CPU جوړښت

ECC

کیچونه، پردی سیمې او TCMs

—

دودیز لارښوونې

—

لاک سټیپ

—

د Nios V/g پروسسر

۲.۱.۱.۱. د Nios V/c کمپیکټ مایکرو کنټرولر الټرا FPGA IP انسټنټ کول شکل ۴. Nios V/c کمپیکټ مایکرو کنټرولر الټرا FPGA IP

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 11

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر سره د Nios V پروسیسر هارډویر سیسټم ډیزاین
726952 | 2025.07.16

۲.۱.۱.۱.۱.۱. د CPU معمارۍ ټب

جدول 2.

د CPU معمارۍ ټب

فیچر

تفصیل

د Avalon® انٹرفیس فعال کړئ د لارښوونې مدیر او ډیټا مدیر لپاره د Avalon انٹرفیس فعالوي. که غیر فعال وي، سیسټم د AXI4-Lite انٹرفیس کاروي.

د CSR ارزښت

· د IP غلط انتخاب. · په Nios V/c پروسیسر کې د mhartid CSR ارزښت مه کاروئ.

۲.۱.۱.۱.۲. د بیا تنظیمولو غوښتنې ټب وکاروئ

جدول 3.

د بیا تنظیم کولو غوښتنې ټب پیرامیټر وکاروئ

د بیا تنظیمولو غوښتنې ټب وکاروئ

تفصیل

د بیا تنظیم کولو غوښتنې انٹرفیس اضافه کړئ

· دا اختیار فعال کړئ ترڅو محلي ری سیٹ پورټونه ښکاره کړئ چیرې چې یو محلي ماسټر کولی شي دا د Nios V پروسیسر د بیا تنظیم کولو لپاره د Nios V پروسیسر سیسټم کې د نورو برخو اغیزمن کولو پرته د بیا تنظیم کولو لپاره وکاروي.
· د ری سیٹ انٹرفیس د ان پټ ری سیٹریک سیګنال او د آوټ پټ اک سیګنال څخه جوړ دی.
· تاسو کولی شئ د ری سیٹریک سیګنال په تاییدولو سره د Nios V پروسیسر کور ته د بیا تنظیم غوښتنه وکړئ.
· د ری سیٹریک سیګنال باید تر هغه وخته پورې تایید شي تر څو چې پروسیسر د ack سیګنال تایید نه کړي. د سیګنال تایید پاتې کیدو کې پاتې راتلل کولی شي پروسیسر په غیر ټاکونکي حالت کې وي.
· د Nios V پروسیسر د ack سیګنال په تاییدولو سره ځواب ورکوي چې بیا تنظیم بریالی دی.
· وروسته له دې چې پروسیسر په بریالیتوب سره بیا تنظیم شي، د ack سیګنال تایید څو ځله په دوره یي ډول ترسره کیدی شي تر هغه چې د ری سیٹریک سیګنال غیر تایید شي.

۲.۱.۱.۱.۳. جالونه، استثناوې، او مداخلې ټب

جدول 4.

جالونه، استثناوې، او مداخلې د ټب پیرامیټرې

جالونه، استثناوې، او مداخلې

تفصیل

د اجنټ بیا تنظیمول

آفسیټ بیا تنظیم کړئ

· د غوره شوي ریسیټ اجنټ د اساس پتې سره سم د ریسیټ ویکتور آفسیټ مشخص کوي. · د پلیټ فارم ډیزاینر په اتوماتيک ډول د ریسیټ آفسیټ لپاره ډیفالټ ارزښت چمتو کوي.

یادونه:

د پلیټ فارم ډیزاینر یو مطلق اختیار وړاندې کوي، کوم چې تاسو ته اجازه درکوي چې په ری سیٹ آفسیټ کې مطلق پته مشخص کړئ. دا اختیار وکاروئ کله چې د ری سیٹ ویکتور ذخیره کولو حافظه د پروسیسر سیسټم او فرعي سیسټمونو څخه بهر موقعیت ولري.

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 12

فیډبیک واستوئ

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر سره د Nios V پروسیسر هارډویر سیسټم ډیزاین
726952 | 2025.07.16

۲.۱.۱.۱.۴. د ECC ټب

جدول 5.

د ECC ټب

ECC

د تېروتنې کشف او د حالت راپور ورکول فعال کړئ

تفصیل
· د Nios V پروسیسر داخلي RAM بلاکونو لپاره د ECC ځانګړتیا پلي کولو لپاره دا اختیار فعال کړئ. · د ECC ځانګړتیاوې تر 2-bits پورې غلطۍ کشف کوي او د لاندې چلند پراساس غبرګون ښیې:
— که چیرې دا د اصلاح وړ ۱-بټ تېروتنه وي، نو پروسیسر د پروسیسر پایپ لاین کې د تېروتنې له سمولو وروسته کار ته دوام ورکوي. په هرصورت، اصلاح د سرچینې په یادونو کې نه منعکس کیږي.
— که چیرې تېروتنه د اصلاح وړ نه وي، نو پروسیسر د پروسیسر پایپ لاین او سرچینې یادونو کې د سمولو پرته کار ته دوام ورکوي، کوم چې ممکن پروسیسر غیر متعین حالت ته ننوځي.

۲.۱.۱.۲. د Nios V/m مایکرو کنټرولر الټرا FPGA IP انسټنټ کول شکل ۵. Nios V/m مایکرو کنټرولر الټرا FPGA IP

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 13

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر سره د Nios V پروسیسر هارډویر سیسټم ډیزاین
726952 | 2025.07.16

۲.۱.۱.۲.۱. د ټب ډیبګ کول

جدول 6.

د ټب پیرامیټرې ډیبګ کړئ

ټب ډیبګ کړئ

تفصیل

د ډیبګ فعالول
د ډیبګ ماډل څخه ری سیٹ فعال کړئ

· د J اضافه کولو لپاره دا اختیار فعال کړئTAG د Nios V پروسیسر سره د هدف اتصال ماډل. · د JTAG د هدف اتصال ماډل د Nios V پروسیسر سره د نښلولو اجازه ورکوي د
JTAG د FPGA د انٹرفیس پنونه. · دا اړیکه لاندې اساسي وړتیاوې وړاندې کوي:
— د Nios V پروسیسر پیل او بند کړئ — راجسترونه او حافظه معاینه او سم کړئ. — د Nios V اپلیکیشن .elf ډاونلوډ کړئ file د چلولو په وخت کې د پروسیسر حافظې ته
niosv-download. — د Nios V پروسیسر کې روان اپلیکېشن ډیبګ کړئ · د dm_agent پورټ د پروسیسر لارښوونې او ډیټا بس سره وصل کړئ. ډاډ ترلاسه کړئ چې د دواړو بسونو ترمنځ اساس پته ورته ده.
· د dbg_reset_out او ndm_reset_in پورټونو د افشا کولو لپاره دا اختیار فعال کړئ. · JTAG د debugger یا niosv-download -r قومانده dbg_reset_out فعالوي، کوم چې
د Nios V پروسیسر ته اجازه ورکوي چې د دې پورټ سره وصل شوي سیسټم پیری فیرلز بیا تنظیم کړي. · تاسو باید د dbg_reset_out انٹرفیس د بیا تنظیم کولو پرځای ndm_reset_in سره وصل کړئ.
د پروسیسر کور او ټایمر ماډل ته د بیا تنظیمولو لپاره انٹرفیس. تاسو باید د نامعلوم چلند مخنیوي لپاره د انٹرفیس بیا تنظیمولو لپاره dbg_reset_out انٹرفیس سره وصل نه کړئ.

۲.۱.۱.۱.۲. د بیا تنظیمولو غوښتنې ټب وکاروئ

جدول 7.

د بیا تنظیم کولو غوښتنې ټب پیرامیټر وکاروئ

د بیا تنظیمولو غوښتنې ټب وکاروئ

تفصیل

د بیا تنظیم کولو غوښتنې انٹرفیس اضافه کړئ

· دا اختیار فعال کړئ ترڅو محلي ری سیٹ پورټونه ښکاره کړئ چیرې چې یو محلي ماسټر کولی شي دا د Nios V پروسیسر د بیا تنظیم کولو لپاره د Nios V پروسیسر سیسټم کې د نورو برخو اغیزمن کولو پرته د بیا تنظیم کولو لپاره وکاروي.
· د ری سیٹ انٹرفیس د ان پټ ری سیٹریک سیګنال او د آوټ پټ اک سیګنال څخه جوړ دی.
· تاسو کولی شئ د ری سیٹریک سیګنال په تاییدولو سره د Nios V پروسیسر کور ته د بیا تنظیم غوښتنه وکړئ.
· د ری سیٹریک سیګنال باید تر هغه وخته پورې تایید شي تر څو چې پروسیسر د ack سیګنال تایید نه کړي. د سیګنال تایید پاتې کیدو کې پاتې راتلل کولی شي پروسیسر په غیر ټاکونکي حالت کې وي.
· د ډیبګ حالت کې د ری سیٹریک سیګنال تایید د پروسیسر په حالت هیڅ اغیزه نلري.
· د Nios V پروسیسر د ack سیګنال په تاییدولو سره ځواب ورکوي چې بیا تنظیم بریالی دی.
· وروسته له دې چې پروسیسر په بریالیتوب سره بیا تنظیم شي، د ack سیګنال تایید څو ځله په دوره یي ډول ترسره کیدی شي تر هغه چې د ری سیٹریک سیګنال غیر تایید شي.

۲.۱.۱.۱.۳. جالونه، استثناوې، او مداخلې ټب

جدول 8.

جالونه، استثناوې، او مداخلې ټب

تفصیل

د اجنټ بیا تنظیمول

د آفسټ انټرپټ حالت بیا تنظیم کړئ

· د غوره شوي ریسیټ اجنټ د اساس پتې سره سم د ریسیټ ویکتور آفسیټ مشخص کوي. · د پلیټ فارم ډیزاینر په اتوماتيک ډول د ریسیټ آفسیټ لپاره ډیفالټ ارزښت چمتو کوي.
د مداخلې کنټرولر ډول مشخص کړئ، یا مستقیم یا ویکتور شوی. یادونه: د Nios V/m غیر پایپ لاین شوی پروسیسر د ویکتور شوي مداخلو ملاتړ نه کوي.
له همدې امله، کله چې پروسیسر په غیر پایپ لاین حالت کې وي، د ویکتور شوي مداخلې حالت کارولو څخه ډډه وکړئ.

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 14

فیډبیک واستوئ

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر سره د Nios V پروسیسر هارډویر سیسټم ډیزاین
726952 | 2025.07.16

یادونه:

۲.۱.۱.۲.۴. د CPU جوړښت

جدول 9.

د CPU معمارۍ ټب پیرامیټرې

د CPU جوړښت

تفصیل

په CPU کې د پایپ لاین فعالول

· د پایپ لاین شوي Nios V/m پروسیسر د انسټینټ کولو لپاره دا اختیار فعال کړئ. — IPC د لوړې منطقي ساحې او ټیټ Fmax فریکونسۍ په قیمت لوړ دی.
· د غیر پایپ لاین شوي Nios V/m پروسیسر د انسټینټ کولو لپاره دا اختیار غیر فعال کړئ. — د Nios V/c پروسیسر په څیر ورته اصلي فعالیت لري. — د ډیبګ کولو او مداخلې وړتیا ملاتړ کوي — د ټیټ منطق ساحه او د ټیټ IPC په لګښت کې لوړ Fmax فریکونسي.

د اوولون انٹرفیس فعال کړئ

د لارښوونې مدیر او ډیټا مدیر لپاره د Avalon انٹرفیس فعالوي. که غیر فعال وي، سیسټم د AXI4-Lite انٹرفیس کاروي.

د CSR ارزښت

· د هارټ ID راجستر (mhartid) ارزښت په ډیفالټ ډول 0 دی. · د 0 او 4094 ترمنځ ارزښت وټاکئ. · د Altera FPGA Avalon Mutex Core HAL API سره مطابقت لري.

اړونده معلومات د ایمبیډډ پیریفرل IP کارونکي لارښود - د انټیل FPGA Avalon® Mutex Core

۲.۱.۱.۱.۴. د ECC ټب
جدول ۱۰. د ECC ټب
د ECC د تېروتنې کشف او د وضعیت راپور ورکول فعال کړئ

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 15

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر سره د Nios V پروسیسر هارډویر سیسټم ډیزاین
726952 | 2025.07.16
۲.۱.۱.۳. د Nios V/g عمومي هدف پروسسر الټرا FPGA IP انسټینټ کول
شکل ۶. د Nios V/g عمومي هدف پروسسر الټرا FPGA IP – لومړۍ برخه

انځور 7.

د Nios V/g عمومي هدف پروسسر الټرا FPGA IP – دوهمه برخه (د کور لیول انټرپټ کنټرولر فعالول بند کړئ)

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 16

فیډبیک واستوئ

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر سره د Nios V پروسیسر هارډویر سیسټم ډیزاین
726952 | 2025.07.16

انځور 8.

د Nios V/g عمومي هدف پروسسر الټرا FPGA IP – دوهمه برخه (د کور لیول انټرپټ کنټرولر فعال کړئ)

شکل ۶. د Nios V/g عمومي هدف پروسسر الټرا FPGA IP – لومړۍ برخه

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 17

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر سره د Nios V پروسیسر هارډویر سیسټم ډیزاین
726952 | 2025.07.16
شکل ۶. د Nios V/g عمومي هدف پروسسر الټرا FPGA IP – لومړۍ برخه

۲.۱.۱.۲.۴. د CPU جوړښت

جدول ۱۱. د CPU معمارۍ پیرامیټرې

د CPU معمارۍ ټب د فلوټینګ پوائنټ یونټ فعال کړئ

توضیحات د پروسیسر کور کې د فلوټینګ پوائنټ واحد ("F" توسیع) اضافه کولو لپاره دا اختیار فعال کړئ.

د څانګې وړاندوینه فعاله کړئ

د څانګې لارښوونو لپاره د جامد څانګې وړاندوینه (شاته اخیستل شوی او مخ په وړاندې نه اخیستل شوی) فعال کړئ.

د CSR ارزښت

د FPU لپاره د FSQRT او FDIV لارښوونې غیر فعال کړئ

· په FPU کې د فلوټینګ پوائنټ مربع ریښه (FSQRT) او فلوټینګ پوائنټ ویش (FDIV) عملیات لرې کړئ.
· د چلولو په وخت کې په دواړو لارښوونو کې د سافټویر ایمولیشن تطبیق کړئ.

اړونده معلومات د ایمبیډډ پیریفرل IP کارونکي لارښود - د انټیل FPGA Avalon® Mutex Core

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 18

فیډبیک واستوئ

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر سره د Nios V پروسیسر هارډویر سیسټم ډیزاین
726952 | 2025.07.16

۲.۱.۱.۲.۱. د ټب ډیبګ کول

جدول ۱۲. د ټب پیرامیټرې ډیبګ کړئ

ټب ډیبګ کړئ

تفصیل

د ډیبګ فعالول
د ډیبګ ماډل څخه ری سیٹ فعال کړئ

۲.۱.۱.۳.۳. د لاک سټیپ ټب جدول ۱۳. د لاک سټیپ ټب
پیرامیټرونه د لاک سټیپ ډیفالټ وخت پای ته رسیدو موده فعال کړئ غځول شوی ری سیٹ انٹرفیس فعال کړئ

توضیحات · د دوه ګوني کور لاک سټیپ سیسټم فعال کړئ. · د ری سیٹ وتلو په وخت کې د پروګرام وړ وخت پای ته رسیدو ډیفالټ ارزښت (د 0 او 255 ترمنځ). · د غزیدلي ری سیٹ کنټرول لپاره اختیاري غزیدلي ری سیٹ انٹرفیس فعال کړئ. · کله چې غیر فعال شي، fRSmartComp د اساسي ری سیٹ کنټرول پلي کوي.

۲.۱.۱.۱.۲. د بیا تنظیمولو غوښتنې ټب وکاروئ

جدول ۱۴. د بیا تنظیم غوښتنې ټب پیرامیټر وکاروئ

د بیا تنظیمولو غوښتنې ټب وکاروئ

تفصیل

د بیا تنظیم کولو غوښتنې انٹرفیس اضافه کړئ

· دا اختیار فعال کړئ ترڅو محلي ری سیٹ پورټونه ښکاره کړئ چیرې چې یو محلي ماسټر کولی شي دا د Nios V پروسیسر د بیا تنظیم کولو لپاره د Nios V پروسیسر سیسټم کې د نورو برخو اغیزمن کولو پرته د بیا تنظیم کولو لپاره وکاروي.
· د ری سیٹ انٹرفیس د ان پټ ری سیٹریک سیګنال او د آوټ پټ اک سیګنال څخه جوړ دی.
· تاسو کولی شئ د ری سیٹریک سیګنال په تاییدولو سره د Nios V پروسیسر کور ته د بیا تنظیم غوښتنه وکړئ.
· د ری سیٹریک سیګنال باید تر هغه وخته پورې تایید شي تر څو چې پروسیسر د ack سیګنال تایید نه کړي. د سیګنال تایید پاتې کیدو کې پاتې راتلل کولی شي پروسیسر په غیر ټاکونکي حالت کې وي.
· د ډیبګ حالت کې د ری سیٹریک سیګنال تایید د پروسیسر په حالت هیڅ اغیزه نلري.
· د Nios V پروسیسر د ack سیګنال په تاییدولو سره ځواب ورکوي چې بیا تنظیم بریالی دی.
· وروسته له دې چې پروسیسر په بریالیتوب سره بیا تنظیم شي، د ack سیګنال تایید څو ځله په دوره یي ډول ترسره کیدی شي تر هغه چې د ری سیٹریک سیګنال غیر تایید شي.

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 19

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر سره د Nios V پروسیسر هارډویر سیسټم ډیزاین
726952 | 2025.07.16

۲.۱.۱.۱.۳. جالونه، استثناوې، او مداخلې ټب

جدول 15.

کله چې د کور لیول انټرپټ کنټرولر فعال کړئ نو ټیپونه، استثناوې، او مداخلې ټب بند شي

جالونه، استثناوې، او مداخلې ټب
د اجنټ بیا تنظیمول

تفصیل
· هغه حافظه چې د ری سیٹ ویکتور کوربه توب کوي (د Nios V پروسیسر ری سیٹ پته) چیرې چې د ری سیٹ کوډ شتون لري.
· تاسو کولی شئ د حافظې هر هغه ماډل غوره کړئ چې د Nios V پروسیسر لارښوونې ماسټر سره وصل وي او د Nios V پروسیسر بوټ فلو لخوا ملاتړ شوی وي د ری سیٹ اجنټ په توګه.

آفسیټ بیا تنظیم کړئ

د کور لیول انټرپټ کنټرولر (CLIC) فعال کړئ

· CLIC فعال کړئ ترڅو د مخکې له مخکې مداخلو او د ترتیب وړ مداخلې ټریګر حالت ملاتړ وکړي.
· کله چې فعال شي، تاسو کولی شئ د پلیټ فارم مداخلو شمیر تنظیم کړئ، د محرک شرایط تنظیم کړئ، او ځینې مداخلې د مخکې له مخکې په توګه وټاکئ.

د مداخلې حالت سیوري راجستر Files

د مداخلې ډولونه د مستقیم یا ویکتور شوي په توګه مشخص کړئ د مداخلې په وخت کې د شرایطو بدلولو کمولو لپاره د سیوري راجستر فعال کړئ.

جدول 16.

جالونه، استثناوې او مداخلې کله چې د کور لیول انټرپټ کنټرولر فعال شي فعال شي

جالونه، استثناوې، او مداخلې

توضیحات

د اجنټ بیا تنظیمول
آفسیټ بیا تنظیم کړئ
د کور لیول انټرپټ کنټرولر (CLIC) فعال کړئ

· هغه حافظه چې د ری سیٹ ویکتور کوربه توب کوي (د Nios V پروسیسر ری سیٹ پته) چیرې چې د ری سیٹ کوډ شتون لري.
· تاسو کولی شئ د حافظې هر هغه ماډل غوره کړئ چې د Nios V پروسیسر لارښوونې ماسټر سره وصل وي او د Nios V پروسیسر بوټ فلو لخوا ملاتړ شوی وي د ری سیٹ اجنټ په توګه.
· د غوره شوي ریسیټ اجنټ د اساس پتې سره سم د ریسیټ ویکتور آفسیټ مشخص کوي. · د پلیټ فارم ډیزاینر په اتوماتيک ډول د ریسیټ آفسیټ لپاره ډیفالټ ارزښت چمتو کوي.
· د مخکینۍ مداخلې او د ترتیب وړ مداخلې ټریګر حالت ملاتړ لپاره CLIC فعال کړئ. · کله چې فعال شي، تاسو کولی شئ د پلیټ فارم مداخلو شمیر تنظیم کړئ، د ټریګر شرایط تنظیم کړئ،
او ځینې مداخلې د مخکې له مخکې په توګه وټاکئ.

د مداخلې حالت

· د مداخلې ډولونه د مستقیم، ویکتور شوي، یا CLIC په توګه مشخص کړئ.

د سیوري راجستر Files

· د مداخلې په وخت کې د شرایطو بدلولو کمولو لپاره د سیوري راجستر فعال کړئ.
· دوه طریقې وړاندې کوي:
— د CLIC د مداخلې کچې شمیر
— د CLIC د مداخلې کچې شمیر – ۱: دا اختیار ګټور دی کله چې تاسو د راجستر شمیره غواړئ file کاپيګانې چې د M20K یا M9K بلاکونو دقیق شمیر کې فټ شي.
· د سایه راجستر کارولو لپاره د Nios V پروسیسر فعال کړئ files چې د مداخلې په وخت کې د شرایطو بدلولو سر کموي.
د سیوري راجستر په اړه د نورو معلوماتو لپاره files، د Nios V پروسیسر حوالې لارښود ته مراجعه وکړئ.

د پلیټ فارم د مداخلې سرچینو شمیر

· د ۱۶ څخه تر ۲۰۴۸ پورې د پلیټ فارم مداخلې شمیر مشخص کوي.
یادونه: CLIC تر ۲۰۶۴ پورې د مداخلې ان پټونو ملاتړ کوي، او لومړني ۱۶ مداخلې ان پټونه هم د اساسي مداخلې کنټرولر سره وصل دي.

د CLIC ویکتور جدول سمون

· د پلیټ فارم د مداخلې سرچینو د شمیر پراساس په اتوماتيک ډول ټاکل کیږي. · که تاسو داسې سمون وکاروئ چې د سپارښتنې ارزښت څخه ښکته وي، CLIC منطق زیاتوي
د ویکتور محاسبې ترسره کولو لپاره د اضافي اضافه کونکي اضافه کولو سره پیچلتیا. · که تاسو داسې سمون وکاروئ چې د وړاندیز شوي ارزښت څخه ښکته وي، نو دا د زیاتوالي لامل کیږي
په CLIC کې منطقي پیچلتیا.
ادامه…

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 20

فیډبیک واستوئ

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر سره د Nios V پروسیسر هارډویر سیسټم ډیزاین
726952 | 2025.07.16

جالونه، استثناوې، او مداخلې
د مداخلې کچو شمېر
په هره کچه د مداخلې لومړیتوبونو شمیر
د تنظیم وړ مداخله قطبیت د ملاتړ څنډې رامینځته شوي مداخلې

توضیحات
· د غوښتنلیک کوډ لپاره د اضافي 0 کچې سره د مداخلې کچې شمیر مشخص کوي. د لوړې کچې مداخلې کولی شي د ټیټې کچې مداخلې لپاره د چلولو هینډلر مداخله (مخکې له مخکې) وکړي.
· د غیر صفر مداخلې کچې د مداخلو لپاره یوازینۍ انتخاب په توګه، د غوښتنلیک کوډ تل په ټیټه کچه 0 کې وي. یادونه: د مداخلې کچې او لومړیتوب د چلولو وخت ترتیب په یوه واحد 8-bit راجستر کې ترسره کیږي. که چیرې د مداخلې کچې شمیر 256 وي، نو دا ممکنه نه ده چې د مداخلې لومړیتوب د چلولو وخت کې تنظیم کړئ. که نه نو، د ترتیب وړ لومړیتوبونو اعظمي شمیر 256 دی / (د مداخلې کچې شمیر - 1).
· د مداخلې لومړیتوبونو شمیر مشخص کوي، کوم چې CLIC د هغه ترتیب ټاکلو لپاره کاروي چې په کوم کې د غیر پری ایمپټینګ مداخلې هینډلرونه بلل کیږي. یادونه: د ټاکل شوي مداخلې کچې او ټاکل شوي مداخلې لومړیتوب د بائنری ارزښتونو یوځای کول باید د 8 بټونو څخه کم وي.
· تاسو ته اجازه درکوي چې د چلولو په وخت کې د مداخلې قطبیت تنظیم کړئ. · ډیفالټ قطبیت مثبت قطبیت دی.
· تاسو ته اجازه درکوي چې د چلولو په وخت کې د مداخلې ټریګر حالت تنظیم کړئ، د بیلګې په توګه د لوړې کچې محرک یا مثبت څنډه محرک (کله چې د مداخلې قطبیت په ترتیب وړ مداخلې قطبیت کې مثبت وي).
· د ټریګر ډیفالټ حالت د کچې ټریګر شوی مداخله ده.

یادونه:

اړونده معلومات د Nios® V پروسیسر حوالې لارښود

۲.۱.۱.۳.۶. د حافظې تنظیماتو ټب

جدول ۱۷. د حافظې ترتیب ټب پیرامیټرې

کټګوري

د حافظې ترتیب ټب

تفصیل

زیرمې

د معلوماتو د زیرمې اندازه

· د معلوماتو د زیرمې اندازه مشخص کوي. · د اعتبار وړ اندازې له 0 کیلو بایټ (KB) څخه تر 16 KB پورې دي. · کله چې اندازه 0 KB وي د معلوماتو زیرمه بند کړئ.

د لارښوونې زیرمه اندازه

· د لارښوونې د زیرمې اندازه مشخص کوي. · د اعتبار وړ اندازې له 0 KB څخه تر 16 KB پورې دي. · کله چې اندازه 0 KB وي د لارښوونې زیرمه بنده کړئ.

محیطي سیمه A او B

اندازه

· د محیطي سیمې اندازه مشخص کوي.
· د اعتبار وړ اندازې له 64 KB څخه تر 2 ګیګابایټ (GB) پورې دي، یا هیڅ نه. د هیڅ نه غوره کول د محیطي سیمې غیر فعالوي.

د بنسټ پته

· د اندازې له غوره کولو وروسته د پردیو سیمې اساس پته مشخص کوي.
· په پردی سیمه کې ټول پتې د معلوماتو نه ترلاسه کېدونکي لاسرسي تولیدوي.
· د پردیو سیمې اساس پته باید د پردیو سیمې اندازې سره سمون ولري.

کلکې جوړې شوې خاطرې

اندازه

· د کلک تړل شوي حافظې اندازه مشخص کوي. — د اعتبار وړ اندازې له 0 MB څخه تر 512 MB پورې دي.

د اساس پته پیل کول File

· د ټینګې جوړې شوې حافظې اساس پته مشخص کوي. · د پیل کولو وخت مشخص کوي file د ټینګې جوړې شوې حافظې لپاره.

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 21

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر سره د Nios V پروسیسر هارډویر سیسټم ډیزاین
726952 | 2025.07.16

یادونه:

په Nios V پروسسر سیسټم کې چې کیش فعال وي، تاسو باید د سیسټم پیریفیریلز په یوه پریفیریل سیمه کې ځای په ځای کړئ. تاسو کولی شئ د پریفیریل سیمو څخه کار واخلئ ترڅو د UART، PIO، DMA، او نورو په څیر د پریفیریلونو لپاره د غیر کیش وړ لیږد تعریف کړئ.

۲.۱.۱.۱.۴. د ECC ټب

جدول ۱۰. د ECC ټب
د ECC د تېروتنې کشف او د وضعیت راپور ورکول فعال کړئ
د واحد بټ سمون فعال کړئ

تفصیل
· د Nios V پروسیسر داخلي RAM بلاکونو لپاره د ECC ځانګړتیا پلي کولو لپاره دا اختیار فعال کړئ. · د ECC ځانګړتیاوې تر 2-bits پورې غلطۍ کشف کوي او د لاندې چلند پراساس غبرګون ښیې:
— که چیرې دا د سمون وړ واحد بټ تېروتنه وي او د واحد بټ سمون فعالول بند وي، پروسیسر د پروسیسر پایپ لاین کې د تېروتنې له سمولو وروسته کار ته دوام ورکوي. په هرصورت، سمون د سرچینې په یادونو کې نه منعکس کیږي.
— که چیرې دا د سمون وړ واحد بټ تېروتنه وي او د واحد بټ سمون فعالول فعال وي، پروسیسر د پروسیسر پایپ لاین او د سرچینې یادونو کې د تېروتنې سمولو وروسته کار ته دوام ورکوي.
— که دا یوه نه اصلاح کیدونکې تېروتنه وي، پروسیسر خپل فعالیت ودروي.
په کور کې د ایمبیډ شوي حافظې بلاکونو کې د واحد بټ سمون فعال کړئ.

۲.۱.۱.۳.۸. د ګمرک لارښوونې ټب

یادونه:

دا ټب یوازې د Nios V/g پروسیسر کور لپاره شتون لري.

د ګمرک لارښوونې Nios V د ګمرک لارښوونې هارډویر انٹرفیس جدول
د Nios V ګمرکي لارښوونې سافټویر میکرو جدول

تفصیل
· د Nios V پروسسر د دې جدول څخه کار اخلي ترڅو خپل دودیز لارښوونې مدیر انٹرفیسونه تعریف کړي.
· ټاکل شوي دودیز لارښوونې مدیر انٹرفیسونه په ځانګړي ډول د Opcode (CUSTOM0-3) او د funct3 [7:6] 4 بټونو لخوا کوډ شوي دي.
· تاسو کولی شئ په ټولیزه توګه تر ۳۲ پورې انفرادي دودیز لارښوونې مدیر انٹرفیسونه تعریف کړئ.
· د Nios V پروسیسر دا جدول کاروي چې د تعریف شوي دودیز لارښوونې مدیر انٹرفیسونو لپاره د دودیز لارښوونې سافټویر کوډونو تعریف کولو لپاره کارول کیږي.
· د هر تعریف شوي دودیز لارښوونې سافټویر کوډ کولو لپاره، د Opcode (CUSTOM0-3) او د funct3[7:6] کوډ کولو 4 ټوټې باید د دودیز لارښوونې هارډویر انٹرفیس جدول کې د تعریف شوي دودیز لارښوونې مدیر انٹرفیس کوډ کولو سره تړاو ولري.
· تاسو کولی شئ د ورکړل شوي دودیز لارښوونې لپاره اضافي کوډ کولو تعریف کولو لپاره funct7[6:4]، funct7[3:0]، او funct3[2:0] وکاروئ، یا د Xs په توګه مشخص کړئ ترڅو د اضافي لارښوونې دلیلونو په توګه تیر شي.
· د Nios V پروسسر په system.h کې د تولید شوي C-macros په توګه تعریف شوي دودیز لارښوونې سافټویر کوډونه چمتو کوي، او د R-ډول RISC-V لارښوونې بڼه تعقیبوي.
· د یادونو د نومونو د تعریف لپاره کارول کیدی شي: — په system.h کې تولید شوي C-Macros.
— په custom_instruction_debug.xml کې د GDB ډیبګ یادښتونه تولید شوي.

اړوند معلومات
AN 977: د Nios V پروسیسر دودیز لارښوونې د دودیزو لارښوونو په اړه د نورو معلوماتو لپاره چې تاسو ته اجازه درکوي د Nios® V پروسیسر د یو ځانګړي غوښتنلیک اړتیاو پوره کولو لپاره تنظیم کړئ.

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 22

فیډبیک واستوئ

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر ۷۲۶۹۵۲ سره د Nios V پروسیسر هارډویر سیسټم ډیزاین | ۲۰۲۵.۰۷.۱۶
۲.۱.۲. د سیسټم د اجزاو ډیزاین تعریف کول
د پلیټ فارم ډیزاینر څخه کار واخلئ ترڅو د Nios V پروسیسر سیسټم هارډویر ځانګړتیاوې تعریف کړئ او مطلوب برخې پکې اضافه کړئ. لاندې ډیاګرام د لاندې برخو سره د Nios V پروسیسر سیسټم اساسي ډیزاین ښیې: · Nios V پروسیسر کور · آن چپ حافظه · JTAG UART · د وقفې ټایمر (اختیاري)(1)
کله چې د پلیټ فارم ډیزاینر سیسټم ته یو نوی آن چپ حافظه اضافه شي، نو د سیسټم معلومات همغږي کړئ ترڅو د حافظې اضافه شوي برخې په ری سیٹ کې منعکس کړئ. په بدیل سره، تاسو کولی شئ په پلیټ فارم ډیزاینر کې د اتوماتیک همغږۍ فعال کړئ ترڅو وروستي برخې بدلونونه په اتوماتيک ډول منعکس کړي.
شکل 11. پخوانیampد پلیټ فارم ډیزاینر کې د نورو پردیو سره د Nios V پروسیسر اړیکه

(۱) تاسو دا اختیار لرئ چې د پلیټ فارم ډیزاینر کې د بهرني وقفې ټایمر ځای په ځای کولو لپاره د Nios V داخلي ټایمر ځانګړتیاوې وکاروئ.

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 23

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر سره د Nios V پروسیسر هارډویر سیسټم ډیزاین
726952 | 2025.07.16
تاسو باید د عملیاتي پنونو تعریف هم وکړئ ترڅو ستاسو د پلیټ فارم ډیزاینر سیسټم کې د کانډیوټ په توګه صادر شي. د مثال په توګهampپه هرصورت، د FPGA سیسټم د عملیاتو لپاره د پنونو مناسب لیست په لاندې ډول تعریف شوی مګر محدود نه دی:
· ساعت
set بیا تنظیمول
· د داخلي/بهیر سیګنالونه
۲.۱.۳. د بنسټیزو پتو او مداخلې غوښتنې لومړیتوبونو مشخص کول
د دې لپاره چې مشخص شي چې په ډیزاین کې اضافه شوي اجزا څنګه د سیسټم جوړولو لپاره تعامل کوي، تاسو اړتیا لرئ چې د هر اجنټ برخې لپاره اساس پتې وټاکئ او د J لپاره د مداخلې غوښتنې (IRQ) لومړیتوبونه وټاکئ.TAG UART او د وقفې ټایمر. د پلیټ فارم ډیزاینر یو قومانده چمتو کوي - د اساس پتې ټاکل - کوم چې په اتوماتيک ډول د سیسټم ټولو برخو ته مناسب اساس پتې ورکوي. په هرصورت، تاسو کولی شئ د خپلو اړتیاو پراساس اساس پتې تنظیم کړئ.
د اساس پتې ټاکلو لپاره ځینې لارښوونې لاندې دي:
· د Nios V پروسیسر کور د 32-bit پتې موده لري. د اجنټ اجزاو ته د لاسرسي لپاره، د دوی اساس پته باید د 0x00000000 او 0xFFFFFFFF ترمنځ وي.
· د Nios V پروګرامونه د پتې د راجع کولو لپاره سمبولیک ثابتونکي کاروي. تاسو اړتیا نلرئ د پتې ارزښتونه غوره کړئ چې په یاد ساتل یې اسانه وي.
· د پتې ارزښتونه چې د اجزاو توپیر یوازې د یو بټ پتې توپیر سره کوي ډیر اغیزمن هارډویر تولیدوي. تاسو اړتیا نلرئ چې ټول اساس پتې د پتې ترټولو کوچني ممکنه حد کې کمپیکټ کړئ ځکه چې کمپیکټ کول کولی شي لږ موثر هارډویر رامینځته کړي.
· د پلیټ فارم ډیزاینر هڅه نه کوي چې د حافظې جلا اجزا په یوه متقابله حافظه لړۍ کې تنظیم کړي. د مثال په توګهampکه تاسو غواړئ چې د آن-چپ حافظې ډیری برخې د یو متصل حافظې رینج په توګه د پتې وړ وي، نو تاسو باید په واضح ډول د اساس پتې وټاکئ.
د پلیټ فارم ډیزاینر د اتوماتیک قومانده هم وړاندې کوي - د وقفې شمیرې ټاکل چې د IRQ سیګنالونه سره نښلوي ترڅو د اعتبار وړ هارډویر پایلې تولید کړي. په هرصورت، د IRQs په مؤثره توګه ټاکل د سیسټم د غبرګون چلند عمومي پوهه ته اړتیا لري. د پلیټ فارم ډیزاینر نشي کولی د غوره IRQ دندې په اړه تعلیمي اټکلونه وکړي.
د IRQ تر ټولو ټیټ ارزښت تر ټولو لوړ لومړیتوب لري. په یوه مثالي سیسټم کې، الټیرا سپارښتنه کوي چې د ټایمر برخه تر ټولو لوړ لومړیتوب IRQ ولري، یعنې، تر ټولو ټیټ ارزښت، ترڅو د سیسټم د ساعت ټیک دقت وساتي.
په ځینو مواردو کې، تاسو ممکن د ریښتیني وخت پردیو وسیلو (لکه د ویډیو کنټرولرونو) ته لوړ لومړیتوب ورکړئ، کوم چې د ټایمر اجزاو په پرتله د لوړ مداخلې نرخ غوښتنه کوي.
اړوند معلومات
د کوارټس پرائم پرو ایډیشن کارونکي لارښود: د پلیټ فارم ډیزاینر سره د سیسټم جوړولو په اړه نور معلومات.

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 24

فیډبیک واستوئ

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر ۷۲۶۹۵۲ سره د Nios V پروسیسر هارډویر سیسټم ډیزاین | ۲۰۲۵.۰۷.۱۶
۲.۲. د کوارټس پرائم پروژې سره د پلیټ فارم ډیزاینر سیسټم یوځای کول
په پلیټ فارم ډیزاینر کې د Nios V سیسټم ډیزاین رامینځته کولو وروسته، د Nios V سیسټم ماډل د Quartus Prime FPGA ډیزاین پروژې سره یوځای کولو لپاره لاندې دندې ترسره کړئ. · د Quartus Prime پروژې کې د Nios V سیسټم ماډل نصب کړئ · د Nios V سیسټم ماډل څخه سیګنالونه د FPGA منطق کې نورو سیګنالونو سره وصل کړئ · د فزیکي پنونو موقعیت وټاکئ · د FPGA ډیزاین محدود کړئ
۲.۲.۱. د کوارټس پرائم پروژې کې د Nios V پروسیسر سیسټم ماډل نصب کول
د پلیټ فارم ډیزاینر د سیسټم ماډل ډیزاین وجود رامینځته کوي چې تاسو یې په کوارټس پرائم کې انسټینټ کولی شئ. تاسو څنګه د سیسټم ماډل انسټینټ کوئ د ټول کوارټس پرائم پروژې لپاره د ډیزاین ننوتلو میتود پورې اړه لري. د مثال په توګهampکه تاسو د ډیزاین ننوتلو لپاره د ویریلوګ HDL کاروئ، د ویریلوګ پر بنسټ د سیسټم ماډل انسټال کړئ. که تاسو د ډیزاین ننوتلو لپاره د بلاک ډیاګرام میتود کارولو ته ترجیح ورکوئ، د سیسټم ماډل سمبول انسټال کړئ .bdf file.
۲.۲.۲. د سیګنالونو نښلول او د فزیکي پن ځایونو ټاکل
د خپل الټرا FPGA ډیزاین د خپل بورډ کچې ډیزاین سره وصل کولو لپاره، لاندې دندې ترسره کړئ: · د لوړې کچې پیژندل file ستاسو د ډیزاین او سیګنالونو لپاره چې بهرني الټیرا سره وصل شي
د FPGA وسیلې پنونه. · پوه شئ چې کوم پنونه باید ستاسو د بورډ کچې ډیزاین کارونکي لارښود له لارې وصل شي یا
سکیماتیک. · ستاسو د الټیرا FPGA وسیلې پورټونو ته د پن سره د لوړې کچې ډیزاین کې سیګنالونه وټاکئ.
د دندې وسایل.
ستاسو د پلیټ فارم ډیزاینر سیسټم د لوړې کچې ډیزاین کیدی شي. په هرصورت، الټرا FPGA کولی شي ستاسو د اړتیاو پراساس اضافي منطق هم شامل کړي او پدې توګه یو دودیز لوړ پوړ معرفي کوي file. لوړ پوړی file د Nios V پروسیسر سیسټم ماډل سیګنالونه د نورو Altera FPGA ډیزاین منطق سره وصل کوي.
اړونده معلومات د کوارټس پرائم پرو ایډیشن کارونکي لارښود: د ډیزاین محدودیتونه
۲.۲.۳. د الټرا FPGA ډیزاین محدودول
د الټرا FPGA سیسټم مناسب ډیزاین کې د ډیزاین محدودیتونه شامل دي ترڅو ډاډ ترلاسه شي چې ډیزاین د وخت بندولو او نورو منطقي محدودیتونو اړتیاوې پوره کوي. تاسو باید خپل د الټرا FPGA ډیزاین محدود کړئ ترڅو دا اړتیاوې په واضح ډول د کوارټس پرائم سافټویر یا د دریمې ډلې EDA چمتو کونکو کې چمتو شوي وسیلو په کارولو سره پوره کړئ. د کوارټس پرائم سافټویر د تالیف مرحلې په جریان کې چمتو شوي محدودیتونه کاروي ترڅو غوره ځای پرځای کولو پایلې ترلاسه کړي.

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 25

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر سره د Nios V پروسیسر هارډویر سیسټم ډیزاین
726952 | 2025.07.16
اړونده معلومات · د کوارټس پرائم پرو ایډیشن کارونکي لارښود: د ډیزاین محدودیتونه · د دریمې ډلې EDA شریکان · د کوارټس پرائم پرو ایډیشن کارونکي لارښود: د وخت تحلیل کونکی
۲.۳. د Nios V پروسیسر حافظې سیسټم ډیزاین کول
دا برخه د پلیټ فارم ډیزاینر ایمبیډډ سیسټم کې د Nios V پروسیسر سره د حافظې وسیلو غوره کولو او غوره فعالیت ترلاسه کولو لپاره غوره عملونه تشریح کوي. د حافظې وسایل د ایمبیډډ سیسټم د ټولیز فعالیت ښه کولو کې مهم رول لوبوي. ایمبیډډ سیسټم حافظه د پروګرام لارښوونې او معلومات ذخیره کوي.
۲.۳.۱. بې ثباته حافظه
د حافظې په ډول کې یو لومړنی توپیر بې ثباتي ده. بې ثباته حافظه یوازې هغه وخت خپل محتويات ساتي کله چې تاسو د حافظې وسیلې ته بریښنا ورکوئ. هرڅومره ژر چې تاسو بریښنا لرې کړئ، حافظه خپل محتويات له لاسه ورکوي.
Exampد بې ثباته حافظې څخه لږ RAM، کیش، او راجسترونه دي. دا د چټک حافظې ډولونه دي چې د چلولو فعالیت زیاتوي. الټیرا تاسو ته سپارښتنه کوي چې په RAM کې د Nios V پروسیسر لارښوونې پورته او اجرا کړئ او د Nios V IP کور د On-Chip Memory IP یا External Memory Interface IP سره د غوره فعالیت لپاره جوړه کړئ.
د فعالیت ښه کولو لپاره، تاسو کولی شئ د Nios V پروسیسر ډیټا مدیر انٹرفیس ډول یا عرض د بوټ RAM سره په مطابقت کولو سره د پلیټ فارم ډیزاینر اضافي موافقت اجزا له منځه یوسي. د مثال په توګهampپه بل عبارت، تاسو کولی شئ د آن-چپ حافظه II د 32-bits AXI-4 انٹرفیس سره تنظیم کړئ، کوم چې د Nios V ډیټا مدیر انٹرفیس سره سمون لري.
اړونده معلومات · د بهرنۍ حافظې انٹرفیسونه د IP ملاتړ مرکز · په چپ حافظه (RAM یا ROM) د Altera FPGA IP · په چپ حافظه II (RAM یا ROM) د Altera FPGA IP · Nios V د پروسسر غوښتنلیک په 54 مخ کې د OCRAM څخه په ځای کې اجرا کول
۲.۳.۱.۱. د چپ پر حافظې ترتیب RAM یا ROM
تاسو کولی شئ د الټرا FPGA آن چپ حافظې IPs د RAM یا ROM په توګه تنظیم کړئ. · RAM د لوستلو او لیکلو وړتیا چمتو کوي او بې ثباته طبیعت لري. که تاسو یاست
د Nios V پروسیسر د آن-چپ RAM څخه بوټ کولو پرمهال، تاسو باید ډاډ ترلاسه کړئ چې د بوټ مینځپانګه خوندي ده او د چلولو وخت په جریان کې د بیا تنظیم کولو په صورت کې فاسد نه وي. · که چیرې د Nios V پروسیسر له ROM څخه بوټ کوي، نو د Nios V پروسیسر کې کوم سافټویر بګ نشي کولی په غلطۍ سره د آن-چپ حافظې مینځپانګې له سره ولیکي. پدې توګه، د بوټ سافټویر فساد خطر کموي.
اړونده معلومات · په چپ حافظه (RAM یا ROM) د الټرا FPGA IP · په چپ حافظه II (RAM یا ROM) د الټرا FPGA IP · د Nios V پروسیسر غوښتنلیک په 54 مخ کې د OCRAM څخه په ځای کې اجرا کول

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 26

فیډبیک واستوئ

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر ۷۲۶۹۵۲ سره د Nios V پروسیسر هارډویر سیسټم ډیزاین | ۲۰۲۵.۰۷.۱۶
۲.۳.۱.۲. زیرمې
د چپ حافظې معمولا د کیش فعالیت پلي کولو لپاره کارول کیږي ځکه چې دوی ټیټ ځنډ لري. د Nios V پروسیسر د خپلو لارښوونو او معلوماتو کیشونو لپاره د چپ حافظه کاروي. د چپ حافظې محدود ظرفیت معمولا د کیشونو لپاره مسله نده ځکه چې دوی معمولا کوچني وي.
کیشونه معمولا په لاندې شرایطو کې کارول کیږي:
· منظم حافظه د چپ څخه بهر موقعیت لري او د چپ حافظې په پرتله د لاسرسي وخت اوږد دی.
· د سافټویر کوډ د فعالیت مهمې برخې کولی شي د لارښوونې په زیرمه کې ځای شي، د سیسټم فعالیت ښه کوي.
· د معلوماتو هغه برخه چې د فعالیت لپاره مهمه ده، تر ټولو ډیر کارول کیږي، د معلوماتو په زیرمه کې ځای کیدی شي، د سیسټم فعالیت ښه کوي.
په Nios V پروسیسر کې د کیچونو فعالول د حافظې درجه بندي رامینځته کوي، کوم چې د حافظې لاسرسي وخت کموي.
۲.۳.۱.۲.۱. محیطي سیمه
هر ډول ایمبیډ شوي پردیو IP، لکه UART، I2C، او SPI باید کیش نه شي. کیش د بهرنیو یادونو لپاره خورا سپارښتنه کیږي کوم چې د اوږدې لاسرسي وخت لخوا اغیزمن کیږي، پداسې حال کې چې داخلي آن-چپ یادښتونه ممکن د دوی د لنډ لاسرسي وخت له امله خارج شي. تاسو باید هیڅ ایمبیډ شوي پردیو IPs، لکه UART، I2C، او SPI، کیش نه کړئ، پرته له یادونو څخه. دا مهمه ده ځکه چې د بهرنیو وسیلو څخه پیښې، لکه د اجنټ وسیلو څخه چې نرم IPs تازه کوي، د پروسیسر کیش لخوا نه نیول کیږي، په پایله کې د پروسیسر لخوا نه ترلاسه کیږي. د پایلې په توګه، دا پیښې تر هغه وخته پورې له پامه غورځیدلی شي تر څو چې تاسو کیش فلش نه کړئ، کوم چې کولی شي ستاسو په سیسټم کې غیر ارادي چلند رامینځته کړي. په لنډه توګه، د ایمبیډ شوي پردیو IPs د حافظې نقشه شوې سیمه د کیش وړ نه ده او باید د پروسیسر د پردیو سیمو کې وي.
د یوې پردې سیمې د تنظیمولو لپاره، دا ګامونه تعقیب کړئ:
۱. د پلیټ فارم ډیزاینر کې د سیسټم د پتې نقشه پرانیزئ.
۲. د پروسیسر د لارښوونې مدیر او ډیټا مدیر د پتې نقشې ته لاړ شئ.
۳. په خپل سیسټم کې پردیي وسایل او حافظې وپیژنئ.
شکل 12. پخوانیampد پتې نقشه

یادونه: نیلي تیرونه یادونو ته اشاره کوي. ۴. محیطي برخې ګروپ کړئ:
الف. حافظه د زیرمه کولو وړ ده ب. پردی مواد د زیرمه کولو وړ نه دي

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 27

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر سره د Nios V پروسیسر هارډویر سیسټم ډیزاین
726952 | 2025.07.16

جدول ۱۹. د کیش وړ او نه کیش کیدونکی سیمه

تابع

د ادرس نقشه

حالت

پردي سیمه

اندازه

د بنسټ پته

د کارونکي_غوښتنه_یادونه.s1

۰x۰ ~ ۰x۳ف

د ساتلو وړ

N/A

cpu.dm_agent بوټ کاپير_rom.s1

۰x۴۰۰۰ ~ ۰x۴ffff ۰x۵۰۰۰ ~ ۰x۵۱۷ff

د کیش کولو وړ نه دی

۶۵۵۳۶ بایټس نه دي ورکړل شوي

0x40000 N/A

بوټ کاپير_رام.ایس۱ سي پي يو.ټيمر_ایس ډبليو_اېجنټ میل باکس.ای وي ایم ایم

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

د کیش وړ نه کیش وړ نه کیش وړ

۱۴۴ بایټس (لږترلږه اندازه ۶۵۵۳۶ بایټس ده)

0x54000

د sysid_qsys_0. کنټرول_غلام

0x54080 ~ 0x54087

د کیش کولو وړ نه دی

د uart.avalon_jtag_ غلام

۰x۵۴۰۸۸ ~ ۰x۵۴۰۸ف

د کیش کولو وړ نه دی

۵. محیطي سیمې د هغوی د ځانګړو اندازو سره سم کړئ:
د پخواني لپارهampکه چیرې اندازه ۶۵۵۳۶ بایټه وي، نو دا د ۰x۱۰۰۰۰ بایټه سره مطابقت لري. له همدې امله، اجازه ورکړل شوی اساس پته باید د ۰x۱۰۰۰۰ ضرب وي.
· CPU.dm_agent د 0x40000 اساس پته کاروي، کوم چې د 0x10000 ضرب دی. په پایله کې، Peripheral Region A، د 65536 بایټس اندازه او د 0x40000 اساس پته سره، اړتیاوې پوره کوي.
· د 0x54000 کې د نه ترلاسه کېدونکو سیمو د ټولګې اساس پته د 0x10000 ضرب نه دی. تاسو باید دوی 0x60000 یا د 0x10000 نورو ضربونو ته بیا وټاکئ. په دې توګه، د پردیو سیمه B، چې د 65536 بایټ اندازه او د 0x60000 اساس پته لري، معیارونه پوره کوي.

جدول ۲۰. د بیا ګمارنې سره د کیش وړ او نه کیش وړ سیمه

تابع

د ادرس نقشه

حالت

پردي سیمه

اندازه

د بنسټ پته

د کارونکي_غوښتنه_یادونه.s1

۰x۰ ~ ۰x۳ف

د ساتلو وړ

N/A

cpu.dm_اجنټ

۰x۰ ~ ۰x۳ف

د زیرمې نه وړ ۶۵۵۳۶ بایټونه

0x40000

د بوټ کاپي کولو ماشین_روم.s1

۰x۵۰۰۰۰ ~ ۰x۵۱۷ف

د ساتلو وړ

N/A

بوټ کاپير_رام.ایس۱ سي پي يو.ټيمر_ایس ډبليو_اېجنټ ميل باکس.اي وي ايم ايم سيسډ_کيس_۰.کنټرول_سلاوي

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

د کیش وړ نه کیش وړ نه کیش وړ نه کیش وړ

۱۴۴ بایټس (لږترلږه اندازه ۶۵۵۳۶ بایټس ده)

0x60000

د uart.avalon_jtag_ غلام

۰x۵۴۰۸۸ ~ ۰x۵۴۰۸ف

د کیش کولو وړ نه دی

۲.۳.۱.۳. په کلکه جوړه شوې حافظه
په کلک ډول سره یوځای شوي حافظې (TCMs) د چپ حافظې په کارولو سره پلي کیږي ځکه چې د دوی ټیټ ځنډ دوی د دندې لپاره ښه مناسب کوي. TCMs هغه حافظې دي چې په عادي پته ځای کې نقشه شوي مګر مایکرو پروسیسر ته وقف شوی انٹرفیس لري او د کیش حافظې لوړ فعالیت، ټیټ ځنډ ملکیتونه لري. TCM د بهرني کوربه لپاره یو ماتحت انٹرفیس هم چمتو کوي. پروسیسر او بهرني کوربه د TCM اداره کولو لپاره ورته اجازه کچه لري.

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 28

فیډبیک واستوئ

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر سره د Nios V پروسیسر هارډویر سیسټم ډیزاین
726952 | 2025.07.16

یادونه:

کله چې د TCM فرعي پورټ د بهرني کوربه سره وصل وي، نو دا ممکن د پروسیسر کور کې ټاکل شوي اساس پتې څخه د مختلف اساس پتې سره ښکاره شي. الټیرا سپارښتنه کوي چې دواړه پتې ورته ارزښت سره تنظیم کړئ.

۲.۳.۱.۴. د بهرنۍ حافظې انٹرفیس (EMIF)
EMIF (د بهرنۍ حافظې انٹرفیس) د SRAM (سټاټیک رینډم ایکسس میموری) په څیر کار کوي، مګر دا متحرک دی او د هغې مینځپانګې ساتلو لپاره دوره ای تازه کولو ته اړتیا لري. په EMIF کې متحرک حافظې حجرې د SRAM کې د سټیټیک حافظې حجرو په پرتله خورا کوچنۍ دي، کوم چې د لوړ ظرفیت او ټیټ لګښت حافظې وسیلو پایله لري.
د ریفریش اړتیا سربیره، EMIF ځانګړي انٹرفیس اړتیاوې لري چې ډیری وختونه ځانګړي کنټرولر هارډویر ته اړتیا لري. د SRAM برعکس، کوم چې د پتې لینونو یو ثابت سیټ لري، EMIF خپل حافظه ځای په بانکونو، قطارونو او ستنو کې تنظیموي. د بانکونو او قطارونو ترمنځ بدلول یو څه اضافي سر معرفي کوي، نو تاسو باید د حافظې لاسرسي په احتیاط سره امر کړئ ترڅو د EMIF په مؤثره توګه وکاروئ. EMIF د ورته پتې لینونو په اوږدو کې د قطار او ستون پتې ملټي پلیکس هم کوي، د ورکړل شوي EMIF اندازې لپاره اړین پنونو شمیر کموي.
د EMIF لوړ سرعت نسخې، لکه DDR، DDR2، DDR3، DDR4، او DDR5، د سیګنال بشپړتیا سخت اړتیاوې وضع کوي چې د PCB ډیزاینران باید په پام کې ونیسي.
د EMIF وسایل د ارزانه او لوړ ظرفیت لرونکي RAM ډولونو په ډله کې راځي، چې دوی یو مشهور انتخاب ګرځوي. د EMIF انٹرفیس یوه مهمه برخه د EMIF IP ده، کوم چې د پتې ملټي پلیکسینګ، تازه کولو، او د قطارونو او بانکونو ترمنځ د سویچ کولو پورې اړوند دندې اداره کوي. دا ډیزاین د سیسټم پاتې برخې ته اجازه ورکوي چې د داخلي جوړښت پوهیدو ته اړتیا پرته EMIF ته لاسرسی ومومي.

اړونده معلومات د بهرنۍ حافظې انٹرفیسونه IP ملاتړ مرکز

۲.۳.۱.۴.۱. د پتې سپین غځونکی IP
د ادرس سپان ایکسینډر الټرا FPGA IP د حافظې نقشه شوي کوربه انٹرفیسونو ته اجازه ورکوي چې د دوی د پتې سیګنالونو د عرض په پرتله لوی یا کوچني پتې نقشې ته لاسرسی ومومي. د ادرس سپان ایکسینډر IP د پتې وړ ځای په څو جلا کړکیو ویشي ترڅو کوربه د کړکۍ له لارې د حافظې مناسبې برخې ته لاسرسی ومومي.
د ادرس سپان اکسټینډر د کوربه او اجنټ پلنوالی د 32-bit او 64bit ترتیب پورې نه محدودوي. تاسو کولی شئ د ادرس سپان اکسټینډر د 1-64bit ادرس کړکۍ سره وکاروئ.

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 29

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر سره د Nios V پروسیسر هارډویر سیسټم ډیزاین
726952 | 2025.07.16

شکل ۱۳. د پتې سپین پراخونکی الټیرا FPGA IP
د اجنټ کلمه پته

د پتې سپین غځونکی

د نقشه کولو جدول
د کنټرول پورټ A

…

د کنټرول راجستر 0 د کنټرول راجستر Z-1

پراخ شوی کوربه پته H

اړوند معلومات
د کوارټس® پرائم پرو ایډیشن کارونکي لارښود: د پلیټ فارم ډیزاینر د نورو معلوماتو لپاره د پتې سپان ایکسینډر انټل® FPGA IP موضوع ته مراجعه وکړئ.

۲.۳.۱.۴.۲. د Nios V پروسیسر سره د ادرس سپان ایکسینډر IP کارول
د ۳۲-بټ Nios V پروسسر کولی شي د پتې د یوې برخې تر ۴ GB پورې پته وښيي. که چیرې EMIF له ۴ GB څخه زیاته حافظه ولري، نو دا د ملاتړ شوي پتې د اعظمي حد څخه ډیریږي، چې د پلیټ فارم ډیزاینر سیسټم غلط ګڼي. د پتې د سپین پراخونکي IP ته اړتیا ده ترڅو د EMIF د پتې یو واحد ځای په څو کوچنیو کړکیو ویشلو سره دا ستونزه حل کړي.
الټیرا سپارښتنه کوي چې تاسو لاندې پیرامیټرې په پام کې ونیسئ.

جدول ۲۱. د پتې د سپین پراخونکي پیرامیټرې

پیرامیټر

وړاندیز شوي تنظیمات

د ډیټاپاټ پلنوالی
پراخ شوی ماسټر بایټ پته پلنوالی

۳۲-بټونه غوره کړئ، کوم چې د ۳۲-بټ پروسیسر سره تړاو لري. د EMIF حافظې اندازې پورې اړه لري.

د غلام کلمې پته پلنوالی د برسټ کاونټ پلنوالی

۲ جي بي یا لږ غوره کړئ. د Nios V پروسیسر پاتې پته د نورو ایمبیډ شوي نرم IPs لپاره ساتل شوې ده.
د ۱ سره پیل وکړئ او په تدریجي ډول دا ارزښت لوړ کړئ ترڅو فعالیت ښه شي.

د فرعي کړکیو شمېر

که تاسو EMIF د Nios V پروسیسر سره د لارښوونې او ډیټا حافظې په توګه وصل کوئ، یا دواړه، نو یوه فرعي کړکۍ غوره کړئ. پداسې حال کې چې Nios V پروسیسر د EMIF څخه اجرا کوي، د څو فرعي کړکۍ ترمنځ بدلول خطرناک دي.

د غلام کنټرول پورټ فعال کړئ

که تاسو EMIF د لارښوونې او/یا ډیټا حافظې په توګه د Nios V پروسیسر سره وصل کوئ نو د غلام کنټرول پورټ غیر فعال کړئ. د فرعي وینډوز شمیر په اړه ورته اندیښنې.

د لوستلو لپاره اعظمي انتظار

د ۱ سره پیل وکړئ او په تدریجي ډول دا ارزښت لوړ کړئ ترڅو فعالیت ښه شي.

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 30

فیډبیک واستوئ

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر ۷۲۶۹۵۲ سره د Nios V پروسیسر هارډویر سیسټم ډیزاین | ۲۰۲۵.۰۷.۱۶
شکل ۱۴. د لارښوونې او ډیټا مدیر سره د پتې سپان ایکسټینډر نښلول

شکل ۱۵. د پتې نقشه کول

په یاد ولرئ چې د ادرس سپان اکسټینډر کولی شي د EMIF ټول 8GB حافظې ځای ته لاسرسی ومومي. په هرصورت، د ادرس سپان اکسټینډر له لارې، د Nios V پروسیسر کولی شي یوازې د EMIF لومړي 1GB حافظې ځای ته لاسرسی ومومي.

شکل ۳. ساده شوی بلاک ډیاګرام

د پلیټ فارم ډیزاینر سیسټم

پاتې ۳ جي بي

د Nios V پروسیسر پته

موده د ایمبیډ شوي لپاره ده

NNioios sVV PPProcecsesosor r
M

په ورته سیسټم کې نرم IPs.
د ۱ جي بي کړکۍ

د پتې موده

پراخونکی

یوازې لومړی ۱ جي بي

د EMIF حافظه د Nios V سره وصل ده

EMIF

پروسیسر

8 جي بي
S

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 31

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر سره د Nios V پروسیسر هارډویر سیسټم ډیزاین
726952 | 2025.07.16
۲.۳.۱.۴.۳. د پتې سپان پراخونکی لینکر حافظې وسیله تعریف کول ۱. د پتې سپان پراخونکی (EMIF) د بیا تنظیم کونکي ویکتور په توګه تعریف کړئ. په بدیل سره، تاسو کولی شئ د Nios V پروسیسر ریسیټ ویکتور نورو یادونو ته وټاکئ، لکه OCRAM یا فلش وسایل.
شکل ۱۷. د ویکتور بیا تنظیمولو په توګه ډیری انتخابونه
په هرصورت، د بورډ ملاتړ پیکج (BSP) مدیر نشي کولی په اتوماتيک ډول د پتې سپان توسیع کونکی (EMIF) د اعتبار وړ حافظې په توګه راجستر کړي. د هغه انتخاب پورې اړه لري چې تاسو یې کړی، تاسو دوه مختلف حالتونه ګورئ لکه څنګه چې په لاندې ارقامو کې ښودل شوي. شکل 18. د پتې سپان توسیع کونکی (EMIF) د بیا تنظیم کونکي په توګه تعریف کولو کې د BSP تېروتنه

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 32

فیډبیک واستوئ

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر ۷۲۶۹۵۲ سره د Nios V پروسیسر هارډویر سیسټم ډیزاین | ۲۰۲۵.۰۷.۱۶
شکل ۱۹. د نورو یادونو د بیا تنظیم ویکتور په توګه تعریف کولو پر مهال د EMIF ورکیدل

۲. تاسو باید په لاسي ډول د BSP لینکر سکریپټ ټب کې د "اضافه حافظه وسیله"، "د لینکر حافظه سیمه"، او "د لینکر برخې نقشې اضافه کړئ" په کارولو سره د پتې سپین توسیع کونکی (EMIF) اضافه کړئ.
3. دا مرحلې تعقیب کړئ:
الف. د حافظې نقشې په کارولو سره د پتې د سپین پراخونکي د پتې موده معلومه کړئ (پخوانیampپه لاندې شکل کې le د 0x0 څخه تر 0x3fff_ffff پورې د پتې سپین توسیع کونکي حد کاروي).
شکل ۲۰. د حافظې نقشه

ب. د حافظې وسیله اضافه کړئ کلیک وکړئ، او د خپل ډیزاین د حافظې نقشې کې د معلوماتو پراساس ډک کړئ: i. د وسیلې نوم: emif_ddr4. یادونه: ډاډ ترلاسه کړئ چې تاسو ورته نوم د حافظې نقشې څخه کاپي کوئ. ii. اساس پته: 0x0 iii. اندازه: 0x40000000
ج. د لینکر حافظې نوې سیمه اضافه کولو لپاره په اضافه کلیک وکړئ:

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 33

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر سره د Nios V پروسیسر هارډویر سیسټم ډیزاین
726952 | 2025.07.16

جدول ۲۲. د لینکر حافظې سیمې اضافه کول

ګامونه

ویکتور بیا تنظیم کړئ

ایمیف_ډی آر۴

نورې خاطرې

د لینکر حافظې یوه نوې سیمه اضافه کړئ چې د ری سیٹ په نوم یادیږي. د لینکر حافظې یوه نوې سیمه اضافه کړئ

· د سیمې نوم: بیا تنظیمول

ایمیف_ډي ډي آر ۴.

· د سیمې اندازه: 0x20

· د سیمې نوم: emif_ddr4

· د حافظې وسیله: emif_ddr4

· د سیمې اندازه: 0x40000000

· د حافظې آفسیټ: 0x0

· د حافظې وسیله: emif_ddr4

· د حافظې آفسیټ: 0x0

د لینکر حافظې لپاره یو نوی سیمه اضافه کړئ

پاتې emif_ddr4.

· د سیمې نوم: emif_ddr4

· د سیمې اندازه: 0x3fffffe0

· د حافظې وسیله: emif_ddr4

· د حافظې آفسیټ: 0x20

شکل ۲۱. د لینکر سیمه کله چې د پتې سپین توسیع کونکی (EMIF) د ری سیٹ ویکتور په توګه تعریفوي

شکل ۲۲. د لینکر سیمه کله چې نور یادښتونه د ری سیٹ ویکتور په توګه تعریفوي
د. کله چې emif_ddr4 BSP ته اضافه شي، تاسو کولی شئ دا د هرې لینکر برخې لپاره غوره کړئ.
شکل ۲۳. د پتې سپین پراخونکی (EMIF) په بریالیتوب سره اضافه شو

e. د SOPC ډیزاین کې د حافظې وسیلې emif_ddr4 د نه لیدلو په اړه خبرداری له پامه وغورځوئ.
f. د BSP جوړولو ته دوام ورکړئ.
اړوند معلومات د Nios V پروسیسر بوټ کولو میتودونو پیژندنه په 51 مخ کې

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 34

فیډبیک واستوئ

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر ۷۲۶۹۵۲ سره د Nios V پروسیسر هارډویر سیسټم ډیزاین | ۲۰۲۵.۰۷.۱۶
۲.۳.۲. بې ثباته حافظه
غیر بې ثباته حافظه خپل محتويات ساتي کله چې بریښنا بنده شي، دا د معلوماتو ذخیره کولو لپاره یو ښه انتخاب جوړوي چې سیسټم باید د سیسټم بریښنا دورې وروسته بیرته ترلاسه کړي. غیر بې ثباته حافظه معمولا د پروسیسر بوټ کوډ، دوامداره غوښتنلیک ترتیبات، او د الټرا FPGA ترتیب ډیټا ذخیره کوي. که څه هم غیر بې ثباته حافظه ګټه لريtagد بریښنا لرې کولو پرمهال د معلوماتو ساتلو سره، دا د بې ثباته حافظې په پرتله خورا ورو دی، او ډیری وختونه د لیکلو او پاکولو پیچلي پروسیجرونه لري. غیر بې ثباته حافظه هم معمولا یوازې د ټاکل شوي شمیر وختونو لپاره د پاکولو تضمین کیږي، چې وروسته ممکن ناکام شي.
Exampد غیر بې ثباته حافظې په منځ کې ټول ډولونه فلش، EPROM، او EEPROM شامل دي. الټیرا تاسو ته سپارښتنه کوي چې د الټیرا FPGA بټ سټریمونه او د Nios V پروګرام انځورونه په غیر بې ثباته حافظه کې ذخیره کړئ، او د Nios V پروسیسرونو لپاره د بوټ وسیلې په توګه سیریل فلش وکاروئ.
اړوند معلومات
· د الټیرا FPGA IP عمومي سریال فلش انٹرفیس کارونکي لارښود
· د میل باکس مراجع الټرا FPGA IP کارونکي لارښود · MAX® 10 کارونکي فلش حافظه د کارونکي لارښود: په چپ کې فلش الټرا FPGA IP کور
۲.۴. ساعتونه او بیا تنظیمول غوره طریقې
دا پوهیدل چې د Nios V پروسیسر ساعت او ری سیٹ ډومین څنګه د هر هغه پردی سره تعامل کوي چې دا ورسره وصل کیږي مهم دي. د Nios V پروسیسر ساده سیسټم د یو واحد ساعت ډومین سره پیل کیږي، او دا د څو ساعت ډومین سیسټم سره پیچلی کیدی شي کله چې یو ګړندی ساعت ډومین د ورو ساعت ډومین سره ټکر وکړي. تاسو اړتیا لرئ په پام کې ونیسئ او پوه شئ چې دا مختلف ډومینونه څنګه د بیا تنظیم څخه ترتیب کیږي او ډاډ ترلاسه کړئ چې هیڅ ډول فرعي ستونزې شتون نلري.
د غوره عمل لپاره، الټیرا سپارښتنه کوي چې د Nios V پروسیسر او بوټ حافظه په ورته ساعت ډومین کې ځای په ځای کړي. د Nios V پروسیسر د ګړندي ساعت ډومین کې د ری سیٹ څخه مه خوشې کوئ کله چې دا د حافظې څخه بوټ کیږي چې په خورا ورو ساعت ډومین کې ژوند کوي، کوم چې ممکن د لارښوونې راوړلو تېروتنه رامینځته کړي. تاسو ممکن د هغه څه هاخوا ځینې لاسي ترتیب ته اړتیا ولرئ چې پلیټ فارم ډیزاینر په ډیفالټ ډول چمتو کوي، او د خپل کارونې قضیې پراساس د ری سیٹ ریلیز ټوپولوژي پلان کړئ. که تاسو غواړئ خپل سیسټم وروسته له هغه چې راشي او د یو څه وخت لپاره چلیږي بیا تنظیم کړئ، د سیسټم ری سیٹ ترتیب او د ری سیٹ وروسته پیل کولو اړتیا ته ورته نظرونه پلي کړئ.
۲.۴.۱. سیسټم JTAG ساعت
په هر Nios V پروسیسر سیسټم کې د ساعت محدودیتونه مشخص کول د سیسټم ډیزاین لپاره یو مهم غور دی او د سموالي او ټاکلي چلند لپاره اړین دی. د کوارټس پرائم وخت تحلیل کونکی د صنعت معیاري محدودیت، تحلیل، او راپور ورکولو میتودولوژي په کارولو سره ستاسو په ډیزاین کې د ټولو منطقونو د وخت فعالیت تاییدولو لپاره جامد وخت تحلیل ترسره کوي.
Example ۱. د ۱۰۰ میګا هرټز اساسي ساعت د ۵۰/۵۰ ډیوټي سایکل او ۱۶ میګا هرټز J سرهTAG ساعت
#*************************************************************** # ۱۰۰ میګاهرتز ساعت جوړ کړئ #****************************************************************************** create_clock -name {clk} -period 100 [get_ports {clk}] #****************************** ۱۶ میګاهرتز J جوړ کړئTAG ساعت #***************************

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 35

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر سره د Nios V پروسیسر هارډویر سیسټم ډیزاین
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -دوره 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -غیر متزلزل -ګروپ [get_clocks {altera_reserved_tck}] اړونده معلومات د کوارټس پرائم وخت تحلیل کوک بوک
۲.۴.۲. د غوښتنې انٹرفیس بیا تنظیم کړئ
د Nios V پروسیسر کې د بیا تنظیمولو اختیاري غوښتنه اسانتیا شامله ده. د بیا تنظیمولو غوښتنه اسانتیا د reset_req او reset_req_ack سیګنالونو څخه جوړه ده.
د پلیټ فارم ډیزاینر کې د بیا تنظیم کولو غوښتنې فعالولو لپاره: ۱. د Nios V پروسیسر IP پیرامیټر ایډیټر لانچ کړئ. ۲. د بیا تنظیم کولو غوښتنې کارولو ترتیب کې، د بیا تنظیم کولو غوښتنې اضافه کولو انٹرفیس فعال کړئ.
اختیار
شکل ۲۴. د Nios V پروسیسر د بیا تنظیمولو غوښتنه فعاله کړئ
د reset_req سیګنال د یوې مداخلې په څیر عمل کوي. کله چې تاسو reset_req تایید کوئ، تاسو د کور ته د بیا تنظیم کولو غوښتنه کوئ. کور د هر ډول پاتې بس معاملې لپاره انتظار کوي ترڅو خپل عملیات بشپړ کړي. د مثال په توګهampکه چیرې د حافظې لاسرسي معامله په تمه وي، نو کور د بشپړ ځواب لپاره انتظار باسي. په ورته ډول، کور د لارښوونې هر ډول انتظار ځواب مني مګر د reset_req سیګنال ترلاسه کولو وروسته د لارښوونې غوښتنه نه خپروي.
د بیا تنظیم عملیات لاندې جریان لري: ۱. ټول پاتې عملیات بشپړ کړئ ۲. داخلي پایپ لاین فلش کړئ ۳. د پروګرام کاونټر د بیا تنظیم ویکتور ته تنظیم کړئ ۴. کور بیا تنظیم کړئ د بیا تنظیم ټول عملیات څو ساعتونه نیسي. reset_req باید تر هغه وخته پورې تایید پاتې شي تر څو چې reset_req_ack تایید نشي چې د کور بیا تنظیم عملیات په بریالیتوب سره بشپړ شوي دي. د دې کولو ناکامي د کور حالت غیر ټاکونکی کیدو لامل کیږي.

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 36

فیډبیک واستوئ

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر ۷۲۶۹۵۲ سره د Nios V پروسیسر هارډویر سیسټم ډیزاین | ۲۰۲۵.۰۷.۱۶
2.4.2.1. د استعمال عادي قضیې
· تاسو کولی شئ د پاور آن څخه د reset_req سیګنال تایید کړئ ترڅو د Nios V پروسیسر کور د خپل ری سیٹ ویکتور څخه د پروګرام اجرا کولو پیل کولو څخه مخنیوی وکړي تر هغه چې په سیسټم کې نور FPGA کوربه د Nios V پروسیسر بوټ حافظه پیل نه کړي. پدې حالت کې، ټول فرعي سیسټم کولی شي د پاک هارډویر ریسیټ تجربه کړي. د Nios V پروسیسر د نامعلوم وخت لپاره د ری سیٹ غوښتنې حالت کې ساتل کیږي تر هغه چې نور FPGA کوربه د پروسیسر بوټ حافظه پیل نه کړي.
· په هغه سیسټم کې چې تاسو باید د Nios V پروسیسر کور بیا تنظیم کړئ پرته لدې چې د سیسټم پاتې برخه ګډوډ کړئ، تاسو کولی شئ د reset_req سیګنال تایید کړئ ترڅو د کور اوسنی عملیات په پاکه توګه ودروي او پروسیسر د ری سیٹ ویکتور څخه بیا پیل کړئ کله چې سیسټم د reset_req_ack سیګنال خوشې کړي.
· یو بهرنی کوربه کولی شي د لاندې دندو پلي کول اسانه کولو لپاره د بیا تنظیم غوښتنې انٹرفیس وکاروي:
— د اوسني Nios V پروسیسر پروګرام ودروئ.
— د Nios V پروسیسر بوټ حافظې ته یو نوی پروګرام پورته کړئ.
— پروسسر ته اجازه ورکړئ چې د نوي پروګرام اجرا کول پیل کړي.
الټیرا تاسو ته سپارښتنه کوي چې د reset_req_ack سیګنال حالت څارلو لپاره د وخت پای میکانیزم پلي کړئ. که چیرې د Nios V پروسیسر کور د لامحدود انتظار حالت حالت ته راشي او د نامعلوم دلیل لپاره ودریږي، نو reset_req_ack نشي کولی په نامعلوم وخت کې ټینګار وکړي. د وخت پای میکانیزم تاسو ته دا توان ورکوي:
· د بیا رغونې د وخت پای ته رسیدو موده تعریف کړئ او د سیسټم کچې بیا تنظیمولو سره د سیسټم بیا رغونه ترسره کړئ.
· د هارډویر کچه بیا تنظیم کړئ.
۲.۴.۳. د خوشې کولو IP بیا تنظیم کړئ
د الټرا SDM پر بنسټ وسایل یو موازي، سکتور پر بنسټ جوړښت کاروي چې د کور فابریک منطق په څو سکتورونو کې ویشي. الټرا تاسو ته سپارښتنه کوي چې د ری سیٹ سرکټ ته د لومړني معلوماتو په توګه د ری سیٹ ریلیز الټرا FPGA IP وکاروئ. د انټیل® SDM پر بنسټ وسایلو کې سټراټیکس® 10، او اګیلیکسTM وسایل شامل دي. د کنټرول بلاک پر بنسټ وسایل د دې اړتیا لخوا اغیزمن شوي ندي.
اړوند معلومات
AN 891: د ری سیٹ ریلیز الټرا FPGA IP کارول
۲.۵. د یو ډیفالټ اجنټ ټاکل
د پلیټ فارم ډیزاینر تاسو ته اجازه درکوي چې یو ډیفالټ اجنټ مشخص کړئ کوم چې د غلطۍ ځواب ډیفالټ اجنټ په توګه کار کوي. هغه ډیفالټ اجنټ چې تاسو یې ټاکلی د هغو کوربه توبونو لپاره د غلطۍ ځواب خدمت چمتو کوي چې د پتې نقشې ته غیر کوډ شوي لاسرسي هڅه کوي.
لاندې سناریوګانې یوه غیر کوډ شوې پیښه رامینځته کوي:
· د بس د راکړې ورکړې د امنیتي حالت سرغړونه
· د حافظې نا تعریف شوي سیمې ته د راکړې ورکړې لاسرسی
· استثنايي پېښې او داسې نور.

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 37

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر سره د Nios V پروسیسر هارډویر سیسټم ډیزاین
726952 | 2025.07.16

یو ډیفالټ اجنټ باید د داسې پیښو د اداره کولو لپاره وګمارل شي، چیرې چې نا تعریف شوي معامله ډیفالټ اجنټ ته بیا لیږدول کیږي او وروسته د Nios V پروسیسر ته د غلطۍ ځواب ورکوي.
اړوند معلومات
· د کوارټس پرائم پرو ایډیشن کارونکي لارښود: د پلیټ فارم ډیزاینر. د ډیفالټ اجنټ ټاکل
· د کوارټس پرائم پرو ایډیشن کارونکي لارښود: د پلیټ فارم ډیزاینر. د غلطۍ ځواب غلام الټیرا FPGA IP
· ګیتوب - د Qsys لپاره اضافي بیا تنظیم کونکي اجزا

۲.۶. د چاپ لپاره د UART اجنټ ټاکل
چاپ کول د سافټویر اپلیکیشن د ډیبګ کولو لپاره ګټور دي، او همدارنګه ستاسو د سیسټم د حالت څارنې لپاره. الټیرا د لومړني معلوماتو لکه د پیل پیغام، د غلطۍ پیغام، او د سافټویر اپلیکیشن د اجرا پرمختګ چاپولو سپارښتنه کوي.
په لاندې شرایطو کې د printf() کتابتون فعالیت کارولو څخه ډډه وکړئ: · که چیرې کوربه محصول نه لولي نو د printf() کتابتون د غوښتنلیک د دریدو لامل کیږي.
دا په J باندې تطبیق کیږيTAG یوازې UART. · د printf() کتابتون د پروګرام حافظې ډیره برخه مصرفوي.

۲.۶.۱. د J لخوا د سټالونو مخنیویTAG UART

جدول ۲۳. د دودیز UART او J ترمنځ توپیرونهTAG UART

د UART ډول دودیز UART

تفصیل
د سریال معلومات لیږدوي پرته له دې چې یو بهرنی کوربه اوري. که چیرې هیڅ کوربه د سریال معلومات ونه لولي، نو معلومات ورک کیږي.

JTAG UART

لیږدول شوي معلومات د آوټ پټ بفر ته لیکي او د بفر څخه د لوستلو لپاره په بهرني کوربه تکیه کوي ترڅو یې خالي کړي.

د جيTAG د UART ډرایور انتظار کوي کله چې د محصول بفر ډک شي. JTAG د UART ډرایور د نورو لیږد معلوماتو لیکلو دمخه د بهرني کوربه لپاره د آوټ پټ بفر څخه لوستلو ته انتظار باسي. دا پروسه د لیږد معلوماتو له ضایع کیدو څخه مخنیوی کوي.
په هرصورت، کله چې د سیسټم ډیبګ کول اړین نه وي، لکه د تولید په جریان کې، ایمبیډ شوي سیسټمونه د J سره وصل کوربه کمپیوټر پرته ځای په ځای کیږي.TAG UART. که چیرې سیسټم J غوره کړی ويTAG UART د UART اجنټ په توګه، دا کولی شي د سیسټم د بندیدو لامل شي ځکه چې هیڅ بهرنی کوربه وصل نه دی.
د J لخوا د بندیدو مخنیوي لپارهTAG UART، لاندې انتخابونه پلي کړئ:

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 38

فیډبیک واستوئ

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر سره د Nios V پروسیسر هارډویر سیسټم ډیزاین
726952 | 2025.07.16

جدول ۲۴. د J لخوا د بندیدو مخنیویTAG UART

اختیارونه
د UART انٹرفیس او ډرایور شتون نلري
د نورو UART انٹرفیس او ډرایور څخه کار واخلئ
ساتل JTAG د UART انٹرفیس (پرته له موټر چلوونکي)

د هارډویر پراختیا په جریان کې (په پلیټ فارم ډیزاینر کې)

د سافټویر پراختیا په جریان کې (د بورډ ملاتړ پیکج ایډیټر کې)

J لرې کړئTAG د سیسټم څخه UART

hal.stdin، hal.stdout او hal.stderr د None په توګه تنظیم کړئ.

د J ځای ناستی کړئTAG UART د نورو نرمو وسیلو سره hal.stdin، hal.stdout او hal.stderr تنظیم کړئ

د UART IP

د نورو نرم UART IP سره.

ساتل JTAG په سیسټم کې UART

· د بورډ سپورټ پیکج ایډیټر کې hal.stdin، hal.stdout او hal.stderr د None په توګه تنظیم کړئ.
· J غیر فعال کړئTAG د BSP ډرایور ټب کې د UART ډرایور.

2.7. جېTAG سیګنالونه
د Nios V پروسیسر ډیبګ ماډل د J کارويTAG د سافټویر ELF ډاونلوډ او سافټویر ډیبګ کولو لپاره انٹرفیس. کله چې تاسو خپل ډیزاین د J سره ډیبګ کوئTAG انٹرفیس، JTAG د ډیزاین د یوې برخې په توګه د TCK، TMS، TDI، او TDO سیګنالونه پلي کیږي. د J مشخص کولTAG په هر Nios V پروسیسر سیسټم کې د سیګنال محدودیتونه د سیسټم ډیزاین لپاره یو مهم غور دی او د سموالي او ټاکلي چلند لپاره اړین دی.
الټیرا سپارښتنه کوي چې د هر ډیزاین د سیسټم ساعت فریکونسي لږترلږه د J څخه څلور ځله ويTAG د ساعت فریکونسۍ ترڅو ډاډ ترلاسه شي چې د چپ پر وسایلو (OCI) کور په سمه توګه کار کوي.
اړونده معلومات · کوارټس® د پرائم ټایمینګ انالیزر پخلی کتاب: JTAG سیګنالونه
د ‏‎J.‎‏ پاڼې اړوند نور معلومات په فسبوک کې اوګورئTAG د وخت محدودیت لارښوونې. · KDB: ولې niosv-download د غیر پایپ لاین شوي Nios® V/m پروسیسر سره ناکام کیږي؟
JTAG فریکونسي ۲۴ میګاهرتز یا ۱۶ میګاهرتز؟
۲.۸. د پلیټ فارم ډیزاینر سیسټم فعالیت اصلاح کول
د پلیټ فارم ډیزاینر د الټرا FPGA ډیزاینونو لپاره د سیسټم انټرکنیک فعالیت غوره کولو لپاره وسایل چمتو کوي.

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 39

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر سره د Nios V پروسیسر هارډویر سیسټم ډیزاین
726952 | 2025.07.16
شکل ۲۵. اصلاح کول پخوانیamples

د پخوانيampپه انځور کې ښودل شوي لاندې ګامونه ښیي:
۱. د پایپ لاین پل اضافه کوي ترڅو د لاندې ځایونو په ځای کولو سره مهمې لارې اسانه کړي: الف. د لارښوونې مدیر او د هغې د اجنټانو ترمنځ ب. د معلوماتو مدیر او د هغې د اجنټانو ترمنځ
۲. د ریښتیني دوه ګوني پورټ آن چپ رام تطبیق کړئ، چې هر پورټ په ترتیب سره د لارښوونې مدیر او د معلوماتو مدیر ته وقف شوی وي.

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 40

فیډبیک واستوئ

۲. د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر ۷۲۶۹۵۲ سره د Nios V پروسیسر هارډویر سیسټم ډیزاین | ۲۰۲۵.۰۷.۱۶
لاندې اړونده لینکونو ته مراجعه وکړئ، کوم چې د شته وسیلو څخه د ګټې اخیستنې تخنیکونه او د هر پلي کولو ګټې وړاندې کوي.
اړونده معلومات · د کوارټس® پرائم پرو ایډیشن کارونکي لارښود: د پلیټ فارم ډیزاینر
د نورو معلوماتو لپاره د پلیټ فارم ډیزاینر سیسټم فعالیت اصلاح کول موضوع ته مراجعه وکړئ. · Quartus® Prime Standard Edition د کارونکي لارښود: د پلیټ فارم ډیزاینر د نورو معلوماتو لپاره د پلیټ فارم ډیزاینر سیسټم فعالیت اصلاح کول موضوع ته مراجعه وکړئ.

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 41

726952 | 2025.07.16 فیډبیک واستوئ

۲. د Nios V پروسیسر سافټویر سیسټم ډیزاین
دا فصل د Nios V پروسیسر سافټویر پراختیا جریان او هغه سافټویر وسایل تشریح کوي چې تاسو یې د خپل ایمبیډ شوي ډیزاین سیسټم په پراختیا کې کارولی شئ. مینځپانګه د یو اوور په توګه کار کويview د Nios V پروسیسر سافټویر سیسټم رامینځته کولو دمخه.
شکل ۲۶. د سافټویر ډیزاین جریان
پیل

د BSP ایډیټر په کارولو سره په پلیټ فارم ډیزاینر کې BSP تولید کړئ

د Nios V کمانډ شیل په کارولو سره BSP تولید کړئ
د اپلیکېشن CMake بلډ تولید کړئ File د Nios V کمانډ شیل کارول

یادونه:

د BSP او اپلیکېشن CMake بلډ وارد کړئ File
د Nios V پروسیسر اپلیکیشن د دې په کارولو سره جوړ کړئ
د انټیل FPGA لپاره د RiscFree IDE

د Nios V پروسیسر اپلیکیشن د هر ډول په کارولو سره جوړ کړئ
د کمانډ لاین سرچینې کوډ ایډیټر، CMake، او Make
امرونه
پای

الټیرا سپارښتنه کوي چې تاسو د سافټویر پراختیا او ډیبګ کولو لپاره د الټیرا FPGA پراختیا کټ یا دودیز پروټوټایپ بورډ وکاروئ. ډیری پردی او د سیسټم کچې ځانګړتیاوې یوازې هغه وخت شتون لري کله چې ستاسو سافټویر په ریښتیني بورډ چلیږي.

© الټرا کارپوریشن. الټرا، د الټرا لوګو، 'a' لوګو، او نور الټرا نښې د الټرا کارپوریشن سوداګریزې نښې دي. الټرا حق لري چې په هر وخت کې پرته له خبرتیا څخه په هر ډول محصولاتو او خدماتو کې بدلونونه راولي. الټرا هیڅ مسؤلیت یا مسؤلیت نه مني چې دلته تشریح شوي د کوم معلوماتو، محصول یا خدماتو د غوښتنلیک یا کارولو څخه رامینځته کیږي پرته لدې چې د الټرا لخوا په لیکلي ډول موافقه شوې وي. د الټرا پیرودونکو ته مشوره ورکول کیږي چې د هر خپاره شوي معلوماتو تکیه کولو دمخه او د محصولاتو یا خدماتو لپاره امر ورکولو دمخه د وسیلې مشخصاتو وروستۍ نسخه ترلاسه کړي. *نور نومونه او برانډونه د نورو د ملکیت په توګه ادعا کیدی شي.

۳. د Nios V پروسیسر سافټویر سیسټم ډیزاین ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
۳.۱. د Nios V پروسیسر سافټویر پراختیا جریان
۳.۱.۱. د بورډ د ملاتړ د بستې پروژه
د Nios V بورډ ملاتړ بسته (BSP) پروژه یو ځانګړی کتابتون دی چې د سیسټم ځانګړي ملاتړ کوډ لري. BSP د سافټویر چلولو وخت چاپیریال چمتو کوي چې د Nios V پروسیسر هارډویر سیسټم کې د یو پروسیسر لپاره دودیز شوی.
د کوارټس پرائم سافټویر د Nios V بورډ ملاتړ پیکج ایډیټر او niosv-bsp یوټیلټي وسیلې چمتو کوي ترڅو هغه ترتیبات بدل کړي چې د BSP چلند کنټرولوي.
BSP لاندې عناصر لري: · د هارډویر تجرید طبقه · د وسیلو چلوونکي · اختیاري سافټویر کڅوړې · اختیاري ریښتیني وخت عملیاتي سیسټم
۳.۱.۲. د غوښتنلیک پروژه
د Nios VC/C++ غوښتنلیک پروژه لاندې ځانګړتیاوې لري: · د سرچینې کوډونو ټولګه او CMakeLists.txt لري.
— CMakeLists.txt د سرچینې کوډ تالیف کوي او د BSP او یو یا ډیرو اختیاري کتابتونونو سره یې نښلوي، ترڅو یو .elf جوړ کړي. file
· یو له سرچینو څخه files کې د مین () فنکشن شامل دی. · هغه کوډ شامل دی چې په کتابتونونو او BSPs کې فنکشنونه زنګ وهي.
الټرا د کوارټس پرائم سافټویر یوټیلټي وسیلو کې د niosv-app یوټیلټي وسیله چمتو کوي ترڅو د CMakeLists.txt اپلیکیشن رامینځته کړي، او د الټرا FPGAs لپاره RiscFree IDE د ایکلیپس پر بنسټ چاپیریال کې د سرچینې کوډ بدلولو لپاره.
۳.۲. د الټرا FPGA ایمبیډډ پرمختیایي وسایل
د Nios V پروسیسر د سافټویر پراختیا لپاره لاندې وسایلو ملاتړ کوي: · ګرافیکي کارن انٹرفیس (GUI) - د ګرافیکي پراختیا وسایل چې په کې شتون لري
دواړه وینډوز* او لینکس* عملیاتي سیسټمونه (OS). — Nios V بورډ ملاتړ پیکج ایډیټر (Nios V BSP ایډیټر) — د الټرا FPGAs لپاره د اشلینګ ریسک فری IDE · د قوماندې لاین وسیلې (CLI) - د پراختیا وسیلې چې د Nios V کمانډ شیل څخه پیل شوي. هر وسیله خپل اسناد د مرستې په بڼه چمتو کوي چې د قوماندې لاین څخه لاسرسی کیدی شي. د Nios V کمانډ شیل خلاص کړئ او لاندې قومانده ولیکئ: – مرسته کول view د مرستې مینو. — د Nios V ګټورتیا وسایل — File د بڼې د بدلولو وسایل — نور ګټور وسایل

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 43

۳. د Nios V پروسیسر سافټویر سیسټم ډیزاین ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

جدول ۲۵. د GUI وسایل او د قوماندې کرښې وسایل د دندو لنډیز

دنده

د GUI وسیله

د قوماندې کرښه وسیله

د BSP جوړول

د Nios V BSP مدیر

· د کوارټس پرائم پرو ایډیشن سافټویر کې: niosv-bsp -c -s=<.qsys file> -ټ= [اختیارونه] ترتیبات.bsp
· په کوارټس پرائم سټنډرډ ایډیشن سافټویر کې: niosv-bsp -c -s=<.sopcinfo file> -ټ= [اختیارونه] ترتیبات.bsp

د موجوده .bsp په کارولو سره د BSP جوړول file
د BSP تازه کول

د Nios V BSP مدیر Nios V BSP مدیر

niosv-bsp -g [اختیارونه] ترتیبات.bsp niosv-bsp -u [اختیارونه] ترتیبات.bsp

د BSP معاینه کول

د Nios V BSP مدیر

niosv-bsp -q -E= [اختیارونه] ترتیبات.bsp

د اپلیکیشن جوړول

–

niosv-app -a= -ب= -s= fileد لارښود> [اختیارونه]

د کارونکي کتابتون جوړول

–

niosv-اپلیکیشن -l= -s= fileد لارښود> -p= [اختیارونه]

د اپلیکیشن تعدیل کول د کارونکي کتابتون تعدیل کول د اپلیکیشن جوړول

د الټرا FPGAs لپاره د RiscFree IDE
د الټرا FPGAs لپاره د RiscFree IDE
د الټرا FPGAs لپاره د RiscFree IDE

د کمانډ لاین سرچینې هر ډول مدیر
د کمانډ لاین سرچینې هر ډول مدیر
· جوړول · سمول

د کارونکي کتابتون جوړول

د الټرا FPGAs لپاره د RiscFree IDE

· جوړول · سمول

د ELF اپلیکیشن ډاونلوډ کول
د .elf بدلول file

د الټرا FPGAs لپاره د RiscFree IDE
–

niosv-ډاونلوډ
· ایلف۲فلیش · ایلف۲هیکس

اړوند معلومات
د الټیرا FPGAs کارونکي لارښود لپاره د اشلینګ ریسک فری مدغم پراختیا چاپیریال (IDE)

۳.۲.۱. د Nios V پروسیسر بورډ ملاتړ پیکج ایډیټر
تاسو کولی شئ د Nios V پروسیسر BSP ایډیټر څخه د لاندې دندو ترسره کولو لپاره کار واخلئ: · د Nios V پروسیسر BSP پروژه رامینځته کول یا تعدیل کول · تنظیمات، لینکر سیمې، او د برخې نقشې ایډیټ کول · د سافټویر کڅوړې او د وسیلې ډرایورونه غوره کول.
د BSP ایډیټر وړتیاوې د niosv-bsp اسانتیاوو وړتیاوې هم پکې شاملې دي. په BSP ایډیټر کې رامینځته شوې هره پروژه د کمانډ لاین اسانتیاوو په کارولو سره هم رامینځته کیدی شي.

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 44

فیډبیک واستوئ

۳. د Nios V پروسیسر سافټویر سیسټم ډیزاین ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

یادونه:

د کوارټس پرائم سټنډرډ ایډیشن سافټویر لپاره، د BSP ایډیټر GUI کارولو لپاره د ګامونو لپاره AN 980: Nios V پروسیسر کوارټس پرائم سافټویر ملاتړ ته مراجعه وکړئ.

د BSP ایډیټر د پیلولو لپاره، دا ګامونه تعقیب کړئ: ۱. د پلیټ فارم ډیزاینر پرانیزئ، او ته لاړ شئ File مینو
الف. د موجوده BSP ترتیب خلاصولو لپاره file، په خلاص کلیک وکړئ ... ب. د نوي BSP جوړولو لپاره ، په نوي BSP ... کلیک وکړئ 2. د BSP مدیر ټب غوره کړئ او مناسب توضیحات چمتو کړئ.

شکل ۲۷. د BSP ایډیټر پیل کړئ

اړونده معلومات AN 980: Nios V پروسیسر کوارټس پرائم سافټویر ملاتړ
۳.۲.۲. د الټرا FPGAs لپاره د RiscFree IDE
د الټرا FPGAs لپاره د RiscFree IDE د Nios V پروسیسر لپاره د ایکلیپس پر بنسټ IDE دی. الټرا سپارښتنه کوي چې تاسو په دې IDE کې د لاندې دلایلو لپاره د Nios V پروسیسر سافټویر رامینځته کړئ: · ځانګړتیاوې د Nios V سره مطابقت لپاره رامینځته شوي او تایید شوي.
د پروسیسر جوړولو جریان. · د ټولو اړینو وسیلو زنځیرونو او ملاتړ کونکو وسیلو سره سمبال شوی چې تاسو ته وړتیا درکوي
د Nios V پروسیسر پراختیا په اسانۍ سره پیل کولو لپاره.
د الټیرا FPGAs لپاره د اشلینګ ریسک فری انټیګریټډ ډیولپمینټ انوییرمینټ (IDE) اړوند معلومات د کارونکي لارښود
۳.۲.۳. د Nios V د کارونې وسایل
تاسو کولی شئ د Nios V پروګرامونه د کمانډ لاین کې ټایپ شوي یا په سکریپټ کې ځای پر ځای شوي قوماندې سره جوړ کړئ، تعدیل کړئ او جوړ کړئ. د Nios V کمانډ لاین وسیلې چې پدې برخه کې تشریح شوي په /niosv/bin لارښود.

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 45

۳. د Nios V پروسیسر سافټویر سیسټم ډیزاین ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

جدول ۲۶. د Nios V ګټورتیا وسایل

د قوماندې کرښې وسایل

لنډیز

د niosv-app niosv-bsp niosv-ډاونلوډ niosv-shell niosv-stack-report

د غوښتنلیک پروژې رامینځته کولو او تنظیم کولو لپاره.
د BSP ترتیباتو جوړولو یا تازه کولو لپاره file او BSP جوړ کړئ fileد ELF ډاونلوډ کولو لپاره file د Nios® V پروسیسر ته.
د Nios V کمانډ شیل خلاصولو لپاره. ستاسو د غوښتنلیک .elf لپاره د پاتې حافظې ځای په اړه خبر ورکولو لپاره چې د سټیک یا هیپ کارولو لپاره شتون لري.

3.2.4. File د بڼې د تبادلې وسایل

File د فارمیټ بدلون ځینې وختونه اړین وي کله چې د یو یوټیلټي څخه بل ته معلومات لیږدوي. file د بڼې د تبادلې وسایل په کې دي
د سافټویر نصبولو لارښود>/niosv/bin لارښود.

جدول 27. File د بڼې د تبادلې وسایل

د قوماندې کرښې وسیلې elf2flash elf2hex

لنډیز د .elf ژباړلو لپاره file د فلش حافظې پروګرام کولو لپاره .srec بڼه ته. د .elf ژباړلو لپاره file د حافظې د پیل لپاره .hex بڼه ته.

۳.۲.۵. د نورو ګټورو وسایلو

د Nios V پروسیسر پر بنسټ سیسټم جوړولو پر مهال تاسو ممکن لاندې کمانډ لاین وسیلو ته اړتیا ولرئ. دا کمانډ لاین وسایل یا د انټیل لخوا په /کوارټس/بن یا له دې څخه ترلاسه شوی
د خلاصې سرچینې وسایل.

جدول ۲۸. د قوماندې نور وسایل

د قوماندې کرښې وسایل

ډول

لنډیز

جوارټ ټرمینل

د انټیل لخوا چمتو شوی

د stdout او stderr څارنه، او د Nios® V پروسیسر ته د معلوماتو چمتو کول
فرعي سیسټم د stdin له لارې. دا وسیله یوازې په J باندې پلي کیږيTAG د UART IP کله چې دا د Nios® V پروسیسر سره وصل وي.

اوپن او سي ډي

د OpenOCD اجرا کولو لپاره انټیل چمتو شوی.

openocd-cfg-gen

د انټیل لخوا چمتو شوی · د OpenOCD ترتیب رامینځته کولو لپاره file. · د J ښودلو لپارهTAG د زنځیر وسیلې شاخص.

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 46

فیډبیک واستوئ

726952 | 2025.07.16 فیډبیک واستوئ
۳. د Nios V پروسیسر ترتیب او بوټینګ حلونه
تاسو کولی شئ د Nios V پروسیسر د مختلفو حافظې ځایونو څخه د سافټویر بوټ کولو او اجرا کولو لپاره تنظیم کړئ. د بوټ حافظه د کواډ سیریل پیریفیرل انٹرفیس (QSPI) فلش، آن چپ حافظه (OCRAM)، یا ټایټلي کوپلډ حافظه (TCM) ده.
اړونده معلومات · د پاور اپ ټریګر شرایط په پاڼه ۱۹۳ · د پاور اپ ټریګرونه
د پاور اپ ټریګرونو په اړه د نورو معلوماتو لپاره.
4.1. پیژندنه
د Nios V پروسیسر د بوټ پروسو دوه ډوله ملاتړ کوي: · د alt_load() فنکشن په کارولو سره په ځای کې اجرا کول (XIP) · پروګرام د بوټ کاپير په کارولو سره RAM ته کاپي شوی. د Nios V ایمبیډ شوي پروګرامونو پراختیا د هارډویر خلاصون پرت (HAL) پراساس ده. HAL یو کوچنی بوټ لوډر پروګرام چمتو کوي (د بوټ کاپير په نوم هم پیژندل کیږي) چې د بوټ وخت کې د بوټ حافظې څخه د دوی د چلولو وخت موقعیت ته اړونده لینکر برخې کاپي کوي. تاسو کولی شئ د بورډ ملاتړ بسته (BSP) ایډیټر ترتیباتو په سمبالولو سره د پروګرام او ډیټا حافظې د چلولو وخت موقعیتونه مشخص کړئ. دا برخه تشریح کوي: · د Nios V پروسیسر بوټ کاپير چې ستاسو د Nios V پروسیسر سیسټم د مطابق مطابق بوټ کوي
د بوټ حافظې انتخاب · د Nios V پروسیسر بوټ کولو اختیارونه او عمومي جریان · د ټاکل شوي بوټ حافظې لپاره د Nios V پروګرام کولو حلونه
۴.۲. د غوښتنلیکونو نښلول
کله چې تاسو د Nios V پروسیسر پروژه تولید کړئ، د BSP مدیر دوه لینکرونه تولیدوي چې اړوند دي files: · linker.x: د لینکر قومانده file چې تولید شوی غوښتنلیک یې جوړويfile کاروي
د .elf بائنری جوړولو لپاره file. · linker.h: د لینکر حافظې ترتیب په اړه معلومات لري. د لینکر تنظیماتو ټول بدلونونه چې تاسو یې د BSP پروژې ته کوئ د دې دوو لینکرونو مینځپانګې اغیزه کوي. files. د Nios V پروسیسر هر اپلیکیشن لاندې لینکر برخې لري:
© الټرا کارپوریشن. الټرا، د الټرا لوګو، 'a' لوګو، او نور الټرا نښې د الټرا کارپوریشن سوداګریزې نښې دي. الټرا حق لري چې په هر وخت کې پرته له خبرتیا څخه په هر ډول محصولاتو او خدماتو کې بدلونونه راولي. الټرا هیڅ مسؤلیت یا مسؤلیت نه مني چې دلته تشریح شوي د کوم معلوماتو، محصول یا خدماتو د غوښتنلیک یا کارولو څخه رامینځته کیږي پرته لدې چې د الټرا لخوا په لیکلي ډول موافقه شوې وي. د الټرا پیرودونکو ته مشوره ورکول کیږي چې د هر خپاره شوي معلوماتو تکیه کولو دمخه او د محصولاتو یا خدماتو لپاره امر ورکولو دمخه د وسیلې مشخصاتو وروستۍ نسخه ترلاسه کړي. *نور نومونه او برانډونه د نورو د ملکیت په توګه ادعا کیدی شي.

۴. د Nios V پروسیسر ترتیب او بوټینګ حلونه ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

جدول ۲۹. د لینکر برخې

.متن

د لینکر برخې

.روډاټا

.rwdata

.بس

ډېرۍ

.ډۍ

توضیحات اجرا کیدونکی کوډ. هر هغه لوستل شوی معلومات چې د پروګرام په اجرا کې کارول کیږي. د لوستلو او لیکلو معلومات ذخیره کوي چې د پروګرام په اجرا کې کارول کیږي. غیر پیل شوي جامد معلومات لري. په متحرک ډول تخصیص شوي حافظه لري. د فعالیت کال پیرامیټرې او نور لنډمهاله معلومات ذخیره کوي.

تاسو کولی شئ د .elf لپاره اضافي لینکر برخې اضافه کړئ file د دودیز کوډ او معلوماتو ساتلو لپاره. دا لینکر برخې په نوم یاد شوي حافظې سیمو کې ځای پر ځای شوي، چې د فزیکي حافظې وسیلو او پتې سره مطابقت لري. په ډیفالټ ډول، د BSP ایډیټر په اتوماتيک ډول دا لینکر برخې تولیدوي. په هرصورت، تاسو کولی شئ د یو ځانګړي غوښتنلیک لپاره لینکر برخې کنټرول کړئ.

۴.۲.۱. د اړیکو چلند
دا برخه د BSP مدیر د ډیفالټ لینک کولو چلند او د لینک کولو چلند کنټرولولو څرنګوالی تشریح کوي.

۴.۲.۱.۱. د BSP ډیفالټ لینک کول
د BSP تنظیم کولو په جریان کې، وسایل په اتوماتيک ډول لاندې مرحلې ترسره کوي:
۱. د حافظې سیمې نومونه وټاکئ: د هر سیسټم حافظې وسیلې ته نوم ورکړئ او هر نوم لینکر ته اضافه کړئ. file د حافظې سیمې په توګه.
۲. تر ټولو لویه حافظه ومومئ: په لینکر کې د لوستلو او لیکلو ترټولو لویه حافظه سیمه وپیژنئ file.
۳. د لینکر برخې وټاکئ: د ډیفالټ لینکر برخې (.text، .rodata، .rwdata، .bss، .heap، او .stack) د حافظې په هغه سیمه کې ځای په ځای کړئ چې په تیرو ګام کې پیژندل شوې وه.
4. ولیکئ files: linker.x او linker.h ولیکئ files.
معمولا، د لینکر برخې تخصیص سکیم د سافټویر پراختیا پروسې په جریان کې کار کوي ځکه چې غوښتنلیک تضمین شوی چې فعالیت وکړي که چیرې حافظه کافي لویه وي.
د ډیفالټ لینک کولو چلند لپاره قواعد د الټرا لخوا رامینځته شوي Tcl سکریپټونو کې شامل دي bsp-set-defaults.tcl او bsp-linker-utils.tcl په کې موندل شوي /niosv/scripts/bsp-defaults ډایرکټري. د niosv-bsp قومانده دا سکریپټونه غوښتنه کوي. دا سکریپټونه په مستقیم ډول مه بدلوئ.

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 48

فیډبیک واستوئ

۴. د Nios V پروسیسر ترتیب او بوټینګ حلونه ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

۴.۲.۱.۲. د ترتیب وړ BSP لینک کول
تاسو کولی شئ د BSP مدیر په لینکر سکریپټ ټب کې د ډیفالټ لینک کولو چلند اداره کړئ. د لینکر سکریپټ د لاندې میتودونو په کارولو سره اداره کړئ: · د حافظې سیمه اضافه کړئ: د حافظې سیمې نوم په فزیکي حافظې وسیله کې نقشه کړئ. · د برخې نقشه اضافه کړئ: د حافظې سیمې ته د برخې نوم نقشه کړئ. BSP
مدیر تاسو ته اجازه درکوي چې view د بدلونونو څخه مخکې او وروسته د حافظې نقشه.

۴.۳. د Nios V پروسیسر بوټ کولو طریقې

په الټرا FPGA وسیلو کې د Nios V پروسیسر بوټ کولو لپاره څو میتودونه شتون لري. د Nios V پروسیسر بوټ کولو میتودونه د فلش حافظې انتخاب او د وسیلو کورنیو سره سم توپیر لري.

جدول ۳۰. د اړوندو بوټ انتخابونو سره د فلش یادښتونو ملاتړ شوی

ملاتړ شوي بوټ خاطرې

وسیله

په چپ فلش (د داخلي ترتیب لپاره)

یوازې تر لسو پورې وسایل (د آن چپ فلش IP سره)

د عمومي هدف QSPI فلش (یوازې د کارونکي معلوماتو لپاره)

ټول ملاتړ شوي FPGA وسایل (د عمومي سیریل فلش انٹرفیس FPGA IP سره)

د QSPI فلش ترتیب (د فعال سریال ترتیب لپاره)

د بلاک پر بنسټ کنټرول
وسایل (د عمومي سره
د سیریل فلش انٹرفیس انټل FPGA IP)(2)

د Nios V پروسیسر بوټ کولو طریقې

د اپلیکیشن چلولو ځای

د بوټ کاپير

د Nios V پروسیسر غوښتنلیک د آن-چپ فلش څخه په ځای کې اجرا کیږي

آن-چپ فلش (XIP) + OCRAM/ بهرنۍ RAM (د لیکلو وړ معلوماتو برخو لپاره)

د alt_load() فعالیت

د Nios V پروسیسر اپلیکیشن د بوټ کاپير په کارولو سره د آن چپ فلش څخه RAM ته کاپي شو

او سي ار اېم/بهرنی رام

د GSFI له لارې د بوټلوډر بیا کارول

د Nios V پروسیسر غوښتنلیک د عمومي هدف QSPI فلش څخه په ځای کې اجرا کیږي

د عمومي هدف QSPI فلش (XIP) + OCRAM/ بهرنۍ RAM (د لیکلو وړ معلوماتو برخو لپاره)

د alt_load() فعالیت

د Nios V پروسیسر اپلیکیشن د بوټ کاپير په کارولو سره د عمومي هدف QSPI فلش څخه RAM ته کاپي شوی

او سي ار اېم/بهرنی رام

د GSFI له لارې بوټلوډر

د Nios V پروسیسر غوښتنلیک د QSPI فلش ترتیب څخه په ځای کې اجرا کیږي

ترتیب QSPI فلش (XIP) + OCRAM/ بهرنۍ RAM (د لیکلو وړ معلوماتو برخو لپاره)

د alt_load() فعالیت

د Nios V پروسیسر اپلیکیشن د بوټ کاپير په کارولو سره د QSPI فلش ترتیب څخه RAM ته کاپي شوی

د GSFI له لارې OCRAM/ بهرنۍ RAM بوټلوډر دوام لري...

(۲) د وسیلو لیست لپاره AN 2: Nios V پروسیسر کوارټس پرائم سافټویر ملاتړ ته مراجعه وکړئ.

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 49

۴. د Nios V پروسیسر ترتیب او بوټینګ حلونه ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

ملاتړ شوي بوټ خاطرې
په چپ حافظه (OCRAM) په کلکه جوړه شوې حافظه (TCM)

وسیله
د SDM پر بنسټ وسایل (د میل باکس مراجعینو Intel FPGA IP سره). (2)
ټول ملاتړ شوي الټرا FPGA وسایل (2)
ټول ملاتړ شوي الټرا FPGA وسایل (2)

د Nios V پروسیسر بوټ کولو طریقې
د Nios V پروسیسر اپلیکیشن د بوټ کاپير په کارولو سره د QSPI فلش ترتیب څخه RAM ته کاپي شوی
د Nios V پروسیسر غوښتنلیک د OCRAM څخه په ځای کې اجرا کیږي
د Nios V پروسیسر غوښتنلیک د TCM څخه په ځای کې اجرا کیږي

د اپلیکیشن چلولو ځای

د بوټ کاپير

د SDM له لارې OCRAM/ بهرنۍ RAM بوټلوډر

OCRAM

د alt_load() فعالیت

لارښوونه TCM (XIP) هیڅ نه + ډاټا TCM (د لیکلو وړ معلوماتو برخو لپاره)

شکل ۲۸. د Nios V پروسیسر بوټ فلو

بیا تنظیم کړئ

پروسسر د ویکتور بیا تنظیمولو لپاره کودتا کوي (د بوټ کوډ پیل)

د غوښتنلیک کوډ ممکن د حافظې بل ځای ته کاپي شي (د بوټ انتخابونو پورې اړه لري)
د بوټ کوډ پروسیسر پیل کوي

د بوټ انتخابونو پورې اړه لري، د بوټ کوډ ممکن د معلوماتو/کوډ لپاره لومړني ارزښتونه د حافظې بل ځای ته کاپي کړي (alt_load)
د بوټ کوډ د اپلیکیشن کوډ او د معلوماتو حافظې ځای پیلوي
د بوټ کوډ د HAL ډرایورونو (alt_main) سره د سیسټم ټول پرفیریلز پیل کوي.
اصلي ځای ته ننوتل
اړونده معلومات · عمومي سریال فلش انٹرفیس الټیرا FPGA IP کارونکي لارښود
د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 50

فیډبیک واستوئ

۴. د Nios V پروسیسر ترتیب او بوټینګ حلونه ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
· د میل باکس مراجع الټیرا FPGA IP کارونکي لارښود · AN 980: Nios V پروسیسر کوارټس پرائم سافټویر ملاتړ
۴.۴. د Nios V پروسیسر بوټ کولو میتودونو معرفي کول
د Nios V پروسیسر سیسټمونه اړتیا لري چې د سافټویر انځورونه د سیسټم حافظه کې تنظیم شي مخکې لدې چې پروسیسر د غوښتنلیک پروګرام اجرا کول پیل کړي. د ډیفالټ لینکر برخو لپاره د لینکر برخو ته مراجعه وکړئ.
د BSP مدیر یو لینکر سکریپټ رامینځته کوي چې لاندې دندې ترسره کوي: · ډاډ ترلاسه کوي چې د پروسیسر سافټویر د لینکر ترتیباتو سره سم تړل شوی دی.
د BSP مدیر او دا ټاکي چې سافټویر په حافظه کې چیرته موقعیت لري. · د پروسیسر د کوډ سیمه د حافظې برخې کې د
ټاکل شوي حافظې برخې.
لاندې برخه په لنډه توګه د Nios V پروسیسر بوټ کولو موجوده طریقې تشریح کوي.
۴.۴.۱. د Nios V پروسیسر اپلیکیشن د بوټ فلش څخه په ځای کې اجرا کول
الټرا د فلش کنټرولرونه داسې ډیزاین کړي چې د بوټ فلش پته ځای د سیسټم بیا تنظیم کولو وروسته د Nios V پروسیسر ته سمدلاسه د لاسرسي وړ وي، پرته له دې چې د حافظې کنټرولر یا حافظې وسیلو پیل کولو ته اړتیا ولري. دا د Nios V پروسیسر ته وړتیا ورکوي چې په بوټ وسیلو کې ذخیره شوي غوښتنلیک کوډ په مستقیم ډول اجرا کړي پرته لدې چې د بوټ کاپير څخه کار واخلي ترڅو کوډ بل حافظې ډول ته کاپي کړي. د فلش کنټرولرونه دا دي: · آن چپ فلش د آن چپ فلش IP سره (یوازې په MAX® 10 وسیله کې) · عمومي هدف QSPI فلش د عمومي سیریل فلش انٹرفیس IP سره · د QSPI فلش ترتیب د عمومي سیریل فلش انٹرفیس IP سره (پرته له MAX 10
وسایل)
کله چې د Nios V پروسیسر اپلیکیشن د بوټ فلش څخه په خپل ځای کې اجرا شي، د BSP مدیر لاندې دندې ترسره کوي: · د .text لینکر برخې د بوټ فلش حافظې سیمې ته تنظیموي. · د .bss، .rodata، .rwdata، .stack او .heap لینکر برخې RAM ته تنظیموي.
د حافظې سیمه. تاسو باید د BSP ترتیباتو کې د alt_load() فعالیت فعال کړئ ترڅو د سیسټم بیا تنظیم کولو وروسته د معلوماتو برخې (.rodata, .rwdata,, .exceptions) RAM ته کاپي کړئ. د کوډ برخه (.text) د بوټ فلش حافظې سیمه کې پاتې کیږي.
اړونده معلومات · عمومي سریال فلش انٹرفیس د الټرا FPGA IP کارونکي لارښود · د الټرا میکس 10 کارونکي د فلش حافظې کارونکي لارښود
۴.۴.۱.۱. د الټ_لوډ ()
تاسو کولی شئ د BSP ایډیټر په کارولو سره په HAL کوډ کې alt_load() فعالیت فعال کړئ.
کله چې د اجرا کولو په ځای بوټ جریان کې کارول کیږي، د alt_load() فعالیت لاندې دندې ترسره کوي:

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 51

۴. د Nios V پروسیسر ترتیب او بوټینګ حلونه ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

· د کوچني بوټ کاپي ماشین په توګه کار کوي چې د BSP ترتیباتو پراساس د حافظې برخې RAM ته کاپي کوي.
· د معلوماتو برخې (.rodata, .rwdata, .exceptions) RAM ته کاپي کوي مګر د کوډ برخې (.text) نه. د کوډ برخه (.text) برخه یوازې د لوستلو وړ برخه ده او د بوټ کولو فلش حافظې سیمه کې پاتې کیږي. دا ویشل د RAM کارولو کمولو کې مرسته کوي مګر ممکن د کوډ اجرا کولو فعالیت محدود کړي ځکه چې فلش حافظې ته لاسرسی د چپ RAM ته لاسرسي په پرتله ورو دی.

لاندې جدول د BSP ایډیټر ترتیبات او دندې لیست کوي:

جدول ۳۱. د BSP مدیر ترتیبات
د BSP مدیر ترتیب hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

فعالیت د alt_load() فعالیت فعالوي. alt_load() د .rodata برخه RAM ته کاپي کوي. alt_load() د .rwdata برخه RAM ته کاپي کوي. alt_load() د .exceptions برخه RAM ته کاپي کوي.

۴.۴.۲. د Nios V پروسیسر اپلیکیشن د بوټ کاپير په کارولو سره د بوټ فلش څخه RAM ته کاپي شو
د Nios V پروسیسر او HAL کې یو بوټ کاپي ماشین شامل دی چې د ډیری Nios V پروسیسر غوښتنلیکونو لپاره کافي فعالیت چمتو کوي او د Nios V سافټویر پراختیا جریان سره پلي کولو لپاره اسانه دی.
کله چې اپلیکیشن د بوټ کاپي ماشین کاروي، نو دا ټولې لینکر برخې (.text, .heap, .rwdata, .rodata, .bss, .stack) داخلي یا بهرني RAM ته تنظیموي. د بوټ کاپي ماشین کارول د Nios V پروسیسر غوښتنلیک د بوټ فلش څخه داخلي یا بهرني RAM ته د اجرا لپاره کاپي کول د اجرا کولو فعالیت ښه کولو کې مرسته کوي.
د دې بوټ اختیار لپاره، د Nios V پروسیسر د سیسټم بیا تنظیم کولو وروسته د بوټ کاپي سافټویر اجرا کول پیل کوي. سافټویر د بوټ فلش څخه غوښتنلیک داخلي یا بهرني RAM ته کاپي کوي. کله چې پروسه بشپړه شي، د Nios V پروسیسر د پروګرام کنټرول غوښتنلیک ته لیږدوي.

یادونه:

که چیرې د بوټ کاپي ماشین په فلش کې وي، نو د alt_load() فنکشن غوښتلو ته اړتیا نشته ځکه چې دواړه ورته هدف لري.

۴.۴.۲.۱. د جنریک سیریل فلش انٹرفیس له لارې د Nios V پروسیسر بوټلوډر
د GSFI له لارې بوټلوډر د Nios V پروسیسر بوټ کاپير دی چې د کنټرول بلاک پر بنسټ وسیلو کې د QSPI فلش حافظې ملاتړ کوي. د GSFI له لارې بوټلوډر لاندې ځانګړتیاوې لري:
· د سافټویر اپلیکیشن په غیر بې ثباته حافظه کې ځای په ځای کوي.
· د سافټویر اپلیکیشن انځور خلاصوي او RAM ته کاپي کوي.
· د کاپي بشپړیدو وروسته په اتوماتيک ډول د پروسیسر اجرا کول په RAM کې د غوښتنلیک کوډ ته بدلوي.

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 52

فیډبیک واستوئ

۴. د Nios V پروسیسر ترتیب او بوټینګ حلونه ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

د بوټ انځور د بوټ کاپير څخه سمدلاسه وروسته موقعیت لري. تاسو اړتیا لرئ ډاډ ترلاسه کړئ چې د Nios V پروسیسر ری سیٹ آفسیټ د بوټ کاپير پیل ته اشاره کوي. انځور: د GSFI له لارې د بوټلوډر سره د QSPI فلش لپاره د حافظې نقشه د GSFI له لارې د بوټلوډر سره د QSPI فلش لپاره د حافظې نقشه د بوټ کاپير کارولو پرمهال د QSPI فلش لپاره د فلش حافظې نقشه ښیې. دا حافظې نقشه فرض کوي چې د فلش حافظه د FPGA عکس او د غوښتنلیک سافټویر ذخیره کوي.

جدول ۳۲. د Nios V پروسیسر کور لپاره د GSFI له لارې بوټلوډر

د Nios V پروسیسر کور
د Nios V/m پروسسر

د GSFI له لارې بوټلوډر File ځای
/niosv/اجزا/بوټ لوډر/ niosv_m_bootloader.srec

د Nios V/g پروسسر

/niosv/اجزا/بوټ لوډر/ niosv_g_bootloader.srec

شکل ۲۹. د GSFI له لارې د بوټلوډر سره د QSPI فلش لپاره د حافظې نقشه

د پیرودونکي معلومات (*.hex)

د غوښتنلیک کوډ

یادونه:

د ویکتور آفسیټ بیا تنظیم کړئ

د بوټ کاپير

0x01E00000

د FPGA انځور (*.sof)

0x00000000

۱. د حافظې نقشې په پیل کې د FPGA انځور دی چې وروسته ستاسو معلومات راځي، کوم چې د بوټ کاپي ماشین او د غوښتنلیک کوډ لري.
۲. تاسو باید په پلیټ فارم ډیزاینر کې د Nios V پروسیسر ری سیٹ آفسیټ تنظیم کړئ او د بوټ کاپي ماشین پیل ته یې په ګوته کړئ.
۳. د FPGA انځور اندازه نامعلومه ده. تاسو یوازې د کوارټس پرائم پروژې تالیف وروسته دقیق اندازه پیژندلی شئ. تاسو باید د الټرا FPGA انځور د اندازې لپاره پورتنۍ حد وټاکئ. د مثال په توګهampکه چیرې د FPGA انځور اندازه د 0x01E00000 څخه کم اټکل شوې وي، نو په پلیټ فارم ډیزاینر کې د ری سیٹ آفسیټ 0x01E00000 ته تنظیم کړئ، کوم چې د بوټ کاپي پیل هم دی.
۴. د ډیزاین ښه تمرین د فلش سیکتور په سرحد کې د ری سیٹ ویکتور آفسیټ تنظیم کول دي ترڅو ډاډ ترلاسه شي چې د سافټویر اپلیکیشن تازه کیدو په صورت کې د FPGA عکس جزوي له منځه نه ځي.

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 53

۴. د Nios V پروسیسر ترتیب او بوټینګ حلونه ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

۴.۴.۲.۲. د خوندي وسیلې مدیر له لارې د Nios V پروسیسر بوټلوډر
د خوندي وسیلې مدیر (SDM) له لارې بوټلوډر د HAL غوښتنلیک کوډ دی چې د پروسیسر بوټ کولو لپاره د میل باکس مراجع Altera FPGA IP HAL ډرایور کاروي. الټرا د دې بوټلوډر غوښتنلیک سپارښتنه کوي کله چې د Nios V پروسیسر بوټ کولو لپاره په SDM-based وسیلو کې د ترتیب QSPI فلش کاروي.
د سیسټم له سره تنظیم کولو وروسته، د Nios V پروسیسر لومړی د SDM له لارې بوټلوډر د یوې کوچنۍ آن-چپ حافظې څخه بوټ کوي او د SDM له لارې بوټلوډر اجرا کوي ترڅو د میل باکس مراجع IP په کارولو سره د QSPI فلش ترتیب سره اړیکه ونیسي.
د SDM له لارې بوټلوډر لاندې دندې ترسره کوي: · د QSPI فلش په ترتیب کې د Nios V سافټویر ځای په ځای کوي. · د Nios V سافټویر په آن-چپ RAM یا بهرنۍ RAM کې کاپي کوي. · د پروسیسر اجرا کول په آن-چپ RAM کې Nios V سافټویر ته بدلوي یا
بهرنۍ RAM.
کله چې پروسه بشپړه شي، نو د SDM له لارې بوټلوډر د پروګرام کنټرول د کارونکي غوښتنلیک ته لیږدوي. الټیرا د حافظې تنظیم سپارښتنه کوي لکه څنګه چې د SDM له لارې د بوټلوډر لپاره د حافظې تنظیم کې تشریح شوی.
شکل ۳۰. د SDM پروسې جریان له لارې بوټلوډر

ترتیب

فلش

د Nios V سافټویر

SDM

د SDM پر بنسټ د FPGA وسیله

د میل باکس مراجع IP

د FPGA منطق Nios V

۴ بهرنۍ حافظه
د Nios V سافټویر

په چپ ۴

EMIF

RAM

آن چپ حافظه

نیوس وی

سافټویر

د SDM له لارې بوټلوډر

۱. د Nios V پروسیسر د آن-چپ حافظې څخه د SDM له لارې بوټلوډر چلوي.
۲. د SDM له لارې بوټلوډر د ترتیب فلش سره اړیکه نیسي او د Nios V سافټویر ځای نیسي.
۳. بوټلوډر د SDM له لارې د Nios V سافټویر د کنفیګریشن فلش څخه په آن-چپ RAM / بهرنۍ RAM کې کاپي کوي.
۴. د SDM له لارې بوټلوډر د Nios V پروسیسر اجرا کول د آن-چپ RAM / بهرنۍ RAM کې Nios V سافټویر ته بدلوي.

۴.۴.۳. د OCRAM څخه د Nios V پروسیسر غوښتنلیک په ځای کې اجرا کول
په دې طریقه کې، د Nios V پروسیسر د بیا تنظیم کولو پته د چپ حافظې (OCRAM) اساس پتې ته ټاکل شوې ده. د غوښتنلیک بائنری (.hex) file کله چې FPGA تنظیم شي، په OCRAM کې بار کیږي، وروسته له هغه چې د هارډویر ډیزاین په Quartus Prime سافټویر کې ترتیب شي. کله چې د Nios V پروسیسر بیا تنظیم شي، غوښتنلیک اجرا کول پیل کوي او د ننوتلو نقطې ته شاخ کوي.

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 54

فیډبیک واستوئ

۴. د Nios V پروسیسر ترتیب او بوټینګ حلونه ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

یادونه:

· د OCRAM څخه په ځای کې اجرا کول د بوټ کاپي کولو ماشین ته اړتیا نلري ځکه چې د Nios V پروسیسر غوښتنلیک دمخه د سیسټم بیا تنظیم کولو په وخت کې شتون لري.
· الټیرا د دې بوټینګ میتود لپاره د alt_load() فعالولو سپارښتنه کوي ترڅو ایمبیډ شوی سافټویر د FPGA وسیلې عکس له سره تنظیم کولو پرته د بیا تنظیم کولو پرمهال ورته چلند وکړي.
· تاسو باید د BSP ترتیباتو کې د alt_load() فعالیت فعال کړئ ترڅو د سیسټم بیا تنظیم کولو پرمهال د .rwdata برخه کاپي کړئ. پدې میتود کې، د پیل شوي متغیرونو لپاره لومړني ارزښتونه د اړوند متغیرونو څخه په جلا توګه زیرمه کیږي ترڅو د پروګرام اجرا کولو پرمهال د بیا لیکلو مخه ونیول شي.

۴.۴.۴. د TCM څخه د Nios V پروسیسر غوښتنلیک په ځای کې اجرا کول
د اجرا کولو په ځای کې طریقه د Nios V پروسیسر د بیا تنظیم کولو پته د ټینګې جوړې شوې حافظې (TCM) اساس پتې ته تنظیموي. د غوښتنلیک بائنری (.hex) file کله چې تاسو د کوارټس پرائم سافټویر کې د هارډویر ډیزاین تالیف کولو وروسته FPGA تنظیم کوئ نو په TCM کې بار کیږي. یوځل چې د Nios V پروسیسر بیا تنظیم شي، غوښتنلیک اجرا کول پیل کوي او د ننوتلو نقطې ته شاخ کوي.

یادونه:

د TCM څخه د پلیس اجرا کول د بوټ کاپير ته اړتیا نلري ځکه چې د Nios V پروسیسر غوښتنلیک دمخه د سیسټم بیا تنظیم کولو په وخت کې شتون لري.

۴.۵. د آن چپ فلش (UFM) څخه د Nios V پروسیسر بوټ کول

د Nios V پروسیسر بوټ کول او د آن-چپ فلش (UFM) څخه سافټویر اجرا کول په MAX 10 FPGA وسیلو کې شتون لري. د Nios V پروسیسر د داخلي ترتیب حالت لاندې د آن-چپ فلش په کارولو سره لاندې دوه بوټ انتخابونو ملاتړ کوي:
· د Nios V پروسیسر اپلیکیشن د آن-چپ فلش څخه په ځای کې اجرا کوي.
· د Nios V پروسیسر اپلیکیشن د بوټ کاپي ماشین په کارولو سره د آن چپ فلش څخه RAM ته کاپي کیږي.

جدول ۳۳. د اړوندو بوټ انتخابونو سره د فلش یادښتونو ملاتړ شوی

ملاتړ شوي بوټ خاطرې

د Nios V بوټ کولو طریقې

د اپلیکیشن چلولو ځای

د بوټ کاپير

یوازې د MAX 10 وسایل (د OnChip فلش IP سره)

د Nios V پروسیسر غوښتنلیک د آن-چپ فلش څخه په ځای کې اجرا کیږي
د Nios V پروسیسر اپلیکیشن د بوټ کاپير په کارولو سره د آن چپ فلش څخه RAM ته کاپي شو

آن-چپ فلش (XIP) + OCRAM/ بهرنۍ RAM (د لیکلو وړ معلوماتو برخو لپاره)

د alt_load() فعالیت

OCRAM/ بهرنۍ RAM

د GSFI له لارې د بوټلوډر بیا کارول

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 55

۴. د Nios V پروسیسر ترتیب او بوټینګ حلونه ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

انځور 31.

ډیزاین، ترتیب، او د بوټ کولو جریان
ډیزاین · د پلیټ فارم ډیزاینر په کارولو سره د Nios V پروسیسر پر بنسټ خپله پروژه جوړه کړئ. · ډاډ ترلاسه کړئ چې د سیسټم ډیزاین کې بهرنۍ RAM یا په چپ کې RAM شتون لري.

د FPGA ترتیب او تالیف
· په پلیټ فارم ډیزاینر او کوارټس پرائم سافټویر کې د آن-چپ فلش IP کې ورته داخلي ترتیب حالت تنظیم کړئ. · د Nios V پروسیسر ریسیټ اجنټ آن-چپ فلش ته تنظیم کړئ. · د خپلې خوښې UFM پیل کولو طریقه غوره کړئ. · په پلیټ فارم ډیزاینر کې خپل ډیزاین تولید کړئ. · خپله پروژه په کوارټس پرائم سافټویر کې تالیف کړئ.

د کارونکي غوښتنلیک BSP پروژه · د .sopcinfo پر بنسټ د Nios V پروسیسر HAL BSP جوړول file د پلیټ فارم ډیزاینر لخوا جوړ شوی. · په BSP ایډیټر کې د Nios V پروسیسر BSP ترتیبات او لینکر سکریپټ ایډیټ کړئ. · د BSP پروژه رامینځته کړئ.
د کارونکي اپلیکېشن اپلیکېشن پروژه · د Nios V پروسیسر اپلیکېشن کوډ رامینځته کول. · د Nios V پروسیسر اپلیکېشن تالیف کول او د Nios V پروسیسر اپلیکېشن (.hex) تولیدول file. · که تاسو په Intel FPGA On-Chip Flash IP کې د Initialize memory content انتخاب وګورئ، نو خپله پروژه په Quartus Prime سافټویر کې بیا تالیف کړئ.

برنامه کول Fileد بدلون، ډاونلوډ او چلول · د آن چپ فلش .pof تولید کړئ file د کنورټ پروګرامینګ په کارولو سره Fileد کوارټس پرائم سافټویر کې د دې ځانګړتیا.
· د .pof پروګرام کول file ستاسو د MAX 10 وسیلې ته. · خپل هارډویر ته د بریښنا سایکل ورکړئ.
۴.۵.۱. د MAX ۱۰ FPGA آن چپ فلش توضیحات
د MAX 10 FPGA وسایل په چپ فلش لري چې په دوو برخو ویشل شوی دی: · د ترتیب فلش حافظه (CFM) — د هارډویر ترتیب ډیټا ذخیره کوي
MAX 10 FPGAs. · د کارونکي فلش حافظه (UFM) — د کارونکي معلومات یا سافټویر غوښتنلیکونه ذخیره کوي.
د MAX 10 وسیلې UFM جوړښت د نرم او سخت IPs ترکیب دی. تاسو کولی شئ یوازې د Quartus Prime سافټویر کې د On-Chip Flash IP Core په کارولو سره UFM ته لاسرسی ومومئ.
د آن-چپ فلش IP کور لاندې ځانګړتیاوې ملاتړ کوي: · د UFM او CFM (که چیرې په پلیټ فارم ډیزاینر کې فعال شي) سکتورونو ته د لوستلو یا لیکلو لاسرسي
د Avalon MM ډیټا او کنټرول غلام انٹرفیس کارول. · د پاڼې پاکولو، سکتور پاکولو او سکتور لیکلو ملاتړ کوي. · د EDA سمولیشن مختلفو وسیلو په کارولو سره د UFM لوستلو/لیکلو لاسرسي لپاره د سمولیشن ماډل.

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 56

فیډبیک واستوئ

۴. د Nios V پروسیسر ترتیب او بوټینګ حلونه ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

جدول ۳۴. په MAX ۱۰ FPGA وسیلو کې د چپ پر فلش سیمې

د فلش سیمې

فعالیت

د فلش حافظې ترتیب (د CFM0-2 سکتورونه)

د FPGA ترتیب file ذخیره

د کارونکي فلش حافظه (UFM0-1 برخې)

د Nios V پروسیسر غوښتنلیک او د کارونکي معلومات

د MAX 10 FPGA وسایل د څو ترتیب طریقو ملاتړ کوي او ځینې دا طریقې CFM1 او CFM2 ته اجازه ورکوي چې د اضافي UFM سیمې په توګه وکارول شي. لاندې جدول د MAX 10 FPGA د ترتیب طریقو پراساس د FPGA ترتیب انځورونو د ذخیره کولو موقعیت ښیې.

جدول ۳۵. د FPGA ترتیب انځورونو د ذخیره کولو ځای

د ترتیب کولو حالت دوه ګونی کمپریس شوي انځورونه

CFM2 کمپریس شوی انځور ۲

CFM1

CFM0 کمپریس شوی انځور ۲

یوازینی نا کمپریس شوی انځور

مجازی UFM

نا کمپریشن شوی انځور

د حافظې پیل سره یو واحد غیر کمپریس شوی انځور

نا کمپریس شوی انځور (د مخکې له مخکې پیل شوي آن چپ حافظې مینځپانګې سره)

یو واحد کمپریس شوی انځور د حافظې پیل سره کمپریس شوی انځور (د چپ په حافظه کې د مخکې پیل شوي مینځپانګې سره)

یوازینی کمپریس شوی انځور

مجازی UFM

کمپریس شوی انځور

تاسو باید د MAX 10 FPGAs کې د فلش حافظې ته د لاسرسي لپاره د آن-چپ فلش IP کور وکاروئ. تاسو کولی شئ د آن-چپ فلش IP انسټینټ کړئ او د کوارټس پرائم سافټویر سره وصل کړئ. د Nios V نرم کور پروسیسر د آن-چپ فلش IP سره د اړیکې لپاره د پلیټ فارم ډیزاینر انټرکنیکټونه کاروي.
شکل ۳۲. د آن-چپ فلش IP او Nios V پروسیسر ترمنځ اړیکه

یادونه:

ډاډ ترلاسه کړئ چې د آن-چپ فلش سي ایس آر پورټ د Nios V پروسیسر ډیټا_مینیجر سره وصل دی ترڅو پروسیسر د لیکلو او پاکولو عملیات کنټرول کړي.
د آن-چپ فلش IP کور کولی شي پنځو فلش سکتورونو ته لاسرسی چمتو کړي - UFM0، UFM1، CFM0، CFM1، او CFM2.
د UFM او CFM سکتورونو په اړه مهم معلومات.: · د CFM سکتورونه د ترتیب (بټ سټریم) معلوماتو (*.pof) ذخیره کولو لپاره دي.
· د کارونکي معلومات په UFM سکتورونو کې زیرمه کیدی شي او ممکن پټ شي، که چیرې سم ترتیبات د پلیټ فارم ډیزاینر وسیلې کې غوره شي.
· ځینې وسایل د UFM1 سکتور نلري. تاسو کولی شئ جدول ته مراجعه وکړئ: د هر انفرادي MAX 10 FPGA وسیلې کې د شته سکتورونو لپاره د UFM او CFM سکتور اندازه.

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 57

۴. د Nios V پروسیسر ترتیب او بوټینګ حلونه ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

· تاسو کولی شئ د واحد غیر کمپریس شوي عکس ترتیب حالت غوره کولو سره CFM2 د مجازی UFM په توګه تنظیم کړئ.
· تاسو کولی شئ د واحد غیر کمپریس شوي عکس ترتیب حالت غوره کولو سره CFM2 او CFM1 د مجازی UFM په توګه تنظیم کړئ.
· د هر سکتور اندازه د ټاکل شوي MAX 10 FPGA وسیلو سره توپیر لري.

جدول 36.

د UFM او CFM سکتور اندازه
دا جدول د UFM او CFM صفونو ابعاد لیست کوي.

وسیله

په هر سکتور کې پاڼې

UFM1 UFM0 CFM2 CFM1 CFM0

د پاڼې اندازه (کیلو بایټ)

اعظمي کارن
د فلش حافظې اندازه (کیبټ) (۳)

د ترتیب د حافظې ټوله اندازه (کیلو بایټ)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

د OCRAM اندازه (کیلوبایټ)
108 189 378 549 675 1260 1638

اړونده معلومات · MAX 10 FPGA ترتیب کارونکي لارښود · د الټرا میکس 10 کارونکي فلش حافظې کارونکي لارښود

۴.۵.۲. د UFM څخه د Nios V پروسیسر غوښتنلیک په ځای کې اجرا کول

د UFM حل څخه د Execute-In-Place حل د Nios V پروسیسر غوښتنلیکونو لپاره مناسب دی چې د چپ حافظې محدود استعمال ته اړتیا لري. د alt_load() فعالیت د کوچني بوټ کاپي کونکي په توګه کار کوي چې د BSP ترتیباتو پراساس د بوټ حافظې څخه RAM ته د معلوماتو برخې (.rodata، .rwdata، یا .exceptions) کاپي کوي. د کوډ برخه (.text)،
کوم چې یوازې د لوستلو برخه ده، د MAX 10 آن-چپ فلش حافظې په سیمه کې پاتې کیږي. دا ترتیب د RAM کارول کموي مګر ممکن د کوډ اجرا کولو فعالیت محدود کړي ځکه چې فلش حافظې ته لاسرسی د آن-چپ RAM په پرتله ورو دی.

د Nios V پروسیسر اپلیکیشن د UFM سکتور کې پروګرام شوی دی. د Nios V پروسیسر ری سیٹ ویکتور د UFM اساس پتې ته اشاره کوي ترڅو د سیسټم له بیا تنظیم وروسته د UFM څخه کوډ اجرا کړي.

که تاسو د خپل اپلیکیشن ډیبګ کولو لپاره د سرچینې کچې ډیبګر کاروئ، نو تاسو باید د هارډویر بریک پواینټ وکاروئ. دا ځکه چې UFM د تصادفي حافظې لاسرسي ملاتړ نه کوي، کوم چې د نرم بریک پواینټ ډیبګ کولو لپاره اړین دی.

یادونه:

تاسو نشئ کولی UFM په MAX 10 کې د اجرا کولو په وخت کې له منځه یوسئ یا ولیکئ. که تاسو اړتیا لرئ چې UFM له منځه یوسئ یا ولیکئ نو د بوټ کاپيیر طریقې ته لاړ شئ.

(۳) اعظمي ممکنه ارزښت، کوم چې د هغه ترتیب حالت پورې اړه لري چې تاسو یې غوره کوئ.

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 58

فیډبیک واستوئ

۴. د Nios V پروسیسر ترتیب او بوټینګ حلونه ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

شکل ۳۳. د UFM څخه د Nios V پروسیسر غوښتنلیک XIP

اعظمي ۱۰ وسیله

.POF
د Nios V هارډویر .SOF
د Nios V سافټویر .HEX

د کوارټس پروګرامر

په چپ فلش

CFM

د Nios V هارډویر

UFM

د Nios V سافټویر

داخلي ترتیب

په چپ کې د فلش IP

د FPGA منطق
د Nios V پروسسر

په چپ کې رام

بهرنی

RAM

EMIF

۴.۵.۲.۱. د هارډویر ډیزاین جریان
لاندې برخه د آن-چپ فلش څخه د Nios V پروسیسر غوښتنلیک لپاره د بوټ وړ سیسټم جوړولو لپاره د ګام په ګام میتود تشریح کوي. پخوانیampلاندې د MAX 10 وسیلې په کارولو سره جوړ شوی دی.
د IP برخې ترتیبات
۱. د کوارټس پرائم او پلیټ فارم ډیزاینر په کارولو سره خپل د Nios V پروسیسر پروژه جوړه کړئ. ۲. ډاډ ترلاسه کړئ چې بهرنۍ RAM یا آن چپ حافظه (OCRAM) ستاسو پلیټ فارم ته اضافه شوې ده.
د ډیزاینر سیسټم.

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 59

۴. د Nios V پروسیسر ترتیب او بوټینګ حلونه ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
شکل 34. پخوانیampد OnChip Flash (UFM) څخه د Nios V بوټ کولو لپاره په پلیټ فارم ډیزاینر کې د IP اتصالونه

۳. په آن-چپ فلش IP پیرامیټر ایډیټر کې، د خپل ډیزاین غوره توب سره سم، د ترتیب حالت لاندې څخه یو ته تنظیم کړئ: · واحد غیر کمپریس شوی انځور · واحد کمپریس شوی انځور د حافظې پیل سره · واحد کمپریس شوی انځور د حافظې پیل سره
د دوه ګوني کمپریس شوي انځورونو په اړه د نورو معلوماتو لپاره، د MAX 10 FPGA ترتیب کارونکي لارښود - ریموټ سیسټم اپ گریڈ ته مراجعه وکړئ.

یادونه:

تاسو باید د آن-چپ فلش IP کې د هر CFM سیمې ته پټ لاسرسی ورکړئ.

شکل ۳۵. په آن-چپ فلش پیرامیټر ایډیټر کې د ترتیب حالت انتخاب

د چپ پر ځای د فلش IP ترتیبات - د UFM پیل کول تاسو کولی شئ د خپلې خوښې سره سم د لاندې میتودونو څخه یوه غوره کړئ:

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 60

فیډبیک واستوئ

۴. د Nios V پروسیسر ترتیب او بوټینګ حلونه ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

یادونه:

په راتلونکو فرعي فصلونو (د سافټویر ډیزاین جریان او پروګرام کول) کې ګامونه ستاسو د انتخاب پورې اړه لري چې دلته یې کوئ.

· طریقه ۱: د تالیف په جریان کې په SOF کې د UFM ډیټا پیل کړئ
کوارټس پرائم د تالیف په جریان کې په SOF کې د UFM ابتدايي کولو ډیټا شاملوي. که چیرې په UFM ډیټا کې بدلونونه راشي نو د SOF بیا تالیف ته اړتیا ده.
۱. د فلش منځپانګې پیل کول وګورئ او غیر ډیفالټ پیل کول فعال کړئ file.

شکل ۳۶. د فلش منځپانګې پیل کړئ او غیر ډیفالټ پیل کول فعال کړئ File

۲. د تولید شوي .hex لاره مشخص کړئ file (د elf2hex قوماندې څخه) د کارونکي لخوا جوړ شوي هیکس یا mif کې file.
شکل ۳۷. د .hex اضافه کول File لاره

· دوهمه طریقه: د POF تولید په جریان کې د UFM ډیټا د تالیف شوي SOF سره یوځای کړئ.
د پروګرام کولو بدلولو پر مهال د UFM معلومات د ترتیب شوي SOF سره یوځای کیږي files. تاسو اړتیا نلرئ چې SOF بیا تالیف کړئ، حتی که د UFM معلومات بدل شي. د پراختیا په جریان کې، تاسو اړتیا نلرئ چې SOF بیا تالیف کړئ. fileد غوښتنلیک کې د بدلونونو لپاره. الټرا د غوښتنلیک پراختیا کونکو لپاره دا میتود وړاندیز کوي.
۱. د فلش منځپانګې پیل کول غیر چیک کړئ.
شکل ۳۸. د فلش منځپانګې د غیر ډیفالټ پیل سره پیل کړئ File

د Nios V پروسیسر د ځای پرځای کولو طریقې لپاره د اجنټ ترتیبات بیا تنظیم کړئ
۱. د Nios V پروسیسر پیرامیټر ایډیټر کې، د ری سیٹ اجنټ آن چپ فلش ته تنظیم کړئ.
شکل ۳۹. د Nios V پروسیسر پیرامیټر ایډیټر ترتیبات د ری سیٹ اجنټ سره په آن چپ فلش کې تنظیم شوي

۲. کله چې د جنریشن ډیالوګ بکس راښکاره شي نو د جنراتور HDL کلیک وکړئ. ۳. د output مشخص کړئ. file د تولید اختیارونه او په تولید کلیک وکړئ.

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 61

۴. د Nios V پروسیسر ترتیب او بوټینګ حلونه ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
Quartus Prime Software Settings 1. In the Quartus Prime software, click Assignments Device Device and Pin
Options Configuration. Set the Configuration mode according to the setting in On-Chip Flash IP. Figure 40. Configuration Mode Selection in Quartus Prime Software

۲. د وسیلې او پن اختیارونو کړکۍ څخه د وتلو لپاره په OK کلیک وکړئ،
۳. د وسیلې کړکۍ څخه د وتلو لپاره په OK کلیک وکړئ.
4. Click Processing Start Compilation to compile your project and generate the .sof file.

یادونه:

که چیرې د کوارټس پرائم سافټویر او پلیټ فارم ډیزاینر پیرامیټر ایډیټر کې د ترتیب حالت ترتیب توپیر ولري، نو د کوارټس پرائم پروژه د لاندې غلطۍ پیغام سره ناکامه کیږي.

انځور 41.

د مختلف ترتیب حالت تنظیم کولو لپاره د غلطۍ پیغام تېروتنه (۱۴۷۴۰): په اتوم "q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_14740|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block" کې د ترتیب حالت د پروژې ترتیب سره سمون نه خوري. د پروژې ترتیب سره سمون لپاره د Qsys سیسټم تازه او بیا جوړ کړئ.

اړوند معلومات MAX 10 FPGA ترتیب کارونکي لارښود

۴.۵.۲.۲. د سافټویر ډیزاین جریان
دا برخه د Nios V پروسیسر سافټویر پروژې د تولید او جوړولو لپاره د ډیزاین جریان چمتو کوي. د یو منظم جوړونې جریان ډاډمن کولو لپاره، تاسو هڅول کیږي چې ستاسو د ډیزاین پروژې کې ورته لارښود ونې رامینځته کړئ. لاندې سافټویر ډیزاین جریان د دې لارښود ونې پراساس دی.
د سافټویر پروژې ډایرکټرۍ ونې جوړولو لپاره، دا ګامونه تعقیب کړئ: ۱. ستاسو د ډیزاین پروژې فولډر کې، د سافټویر په نوم یو فولډر جوړ کړئ. ۲. د سافټویر فولډر کې، دوه فولډرونه جوړ کړئ چې hal_app او hal_bsp نومیږي.
شکل ۴۲. د سافټویر پروژې لارښود ونې

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 62

فیډبیک واستوئ

۴. د Nios V پروسیسر ترتیب او بوټینګ حلونه ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
د BSP پروژې د اپلیکېشن جوړول
د BSP ایډیټر د پیلولو لپاره، دا ګامونه تعقیب کړئ: ۱. د Nios V کمانډ شیل دننه کړئ. ۲. د niosv-bsp-editor کمانډ سره د BSP ایډیټر غوښتنه وکړئ. ۳. په BSP ایډیټر کې، کلیک وکړئ File ستاسو د BSP پروژې د پیل لپاره نوی BSP. 4. لاندې ترتیبات تنظیم کړئ:
· د SOPC معلومات File نوم: د SOPCINFO چمتو کړئ file (.sopcinfo). · د CPU نوم: د Nios V پروسیسر غوره کړئ. · عملیاتي سیسټم: د Nios V پروسیسر عملیاتي سیسټم غوره کړئ. · نسخه: د ډیفالټ په توګه پریږدئ. · د BSP هدف ډایرکټر: د BSP پروژې ډایرکټرۍ لاره غوره کړئ. تاسو کولی شئ
مخکې له مخکې تنظیم کړئ /software/hal_bsp د ډیفالټ ځایونو کارولو فعالولو سره. · د BSP ترتیبات File نوم: د BSP ترتیباتو نوم ولیکئ File. · اضافي Tcl سکرېپټونه: د اضافي Tcl سکرېپټ فعالولو سره د BSP Tcl سکرېپټ چمتو کړئ. 5. په OK کلیک وکړئ.
شکل ۴۳. نوی BSP تنظیم کړئ

د BSP مدیر تنظیم کول او د BSP پروژې تولید کول
You can define the processor’s exception vector either in On-Chip Memory (OCRAM) or On-Chip Flash based on your design preference. Setting the exception vector memory to OCRAM/External RAM is recommended to make the interrupt processing faster. 1. Go to Main Settings Advanced hal.linker. 2. If you select On-Chip Flash as exception vector,
الف. لاندې ترتیبات فعال کړئ:

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 63

۴. د Nios V پروسیسر ترتیب او بوټینګ حلونه ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Figure 44. Advanced.hal.linker Settings

b. Click on the Linker Script tab in the BSP Editor. c. Set the .exceptions and .text regions in the Linker Section Name to
On-Chip Flash. d. Set the rest of the regions in the Linker Section Name list to the On-Chip
Memory (OCRAM) or external RAM.
Figure 45. Linker Region Settings (Exception Vector Memory: On-Chip Flash)

3. If you select OCRAM/External RAM as exception vector, a. Enable the following settings: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Figure 46. Linker Region Settings (Exception Vector Memory: OCRAM/External RAM)

b. Click on the Linker Script tab in the BSP Editor.
c. Set the.text regions in the Linker Section Name to On-Chip Flash.
d. Set the rest of the regions in the Linker Section Name list to the On-Chip Memory (OCRAM) or external RAM.

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 64

فیډبیک واستوئ

۴. د Nios V پروسیسر ترتیب او بوټینګ حلونه ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
Figure 47. Linker Region Settings (Exception Vector Memory: OCRAM)
4. Click Generate to generate the BSP project. Generating the User Application Project File 1. Navigate to the software/hal_app folder and create your application source
code. 2. Launch the Nios V Command Shell. 3. Execute the command below to generate the application CMakeLists.txt.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/<user application>
Building the User Application Project You can choose to build the user application project using Ashling RiscFree IDE for Altera FPGAs or through the command line interface (CLI). If you prefer using CLI, you can build the user application using the following command: cmake -G “Unix Makefiles” -B software/hal_app/build -S software/hal_app make -C software/hal_app/build
The application (.elf) file is created in software/hal_app/build folder. Generating the HEX File You must generate a .hex file from your application .elf file, so you can create a .pof file suitable for programming the devices. 1. Launch the Nios V Command Shell. 2. For Nios V processor application boot from On-Chip Flash, use the following
command line to convert the ELF to HEX for your application. This command creates the user application (onchip_flash.hex) file. elf2hex software/hal_app/build/<user_application>.elf -o onchip_flash.hex
-b <base address of On-Chip Flash UFM region> -w 8 -e <end address of On-Chip Flash UFM region> 3. Recompile the hardware design if you check Initialize memory content option in On-Chip Flash IP (Method 1). This is to include the software data (.HEX) in the SOF file.

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 65

۴. د Nios V پروسیسر ترتیب او بوټینګ حلونه ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
4.5.2.3. Programming 1. In Quartus Prime, click File برنامه بدل کړئ Files. 2. Under Output programming file, choose Programmer Object File (.pof) as Programming file type. 3. Set Mode to Internal Configuration.
Figure 48. Convert Programming File ترتیبات
4. Click Options/Boot info…, the MAX 10 Device Options window appears. 5. Based on the Initialize flash content settings in the On-chip Flash IP, perform
one of the following steps: · If Initialize flash content is checked (Method 1), the UFM initialization data
was included in the SOF duringQuartus Prime compilation. — Select Page_0 for UFM source: option. Click OK and proceed to the
next. Figure 49. Setting Page_0 for UFM Source if Initialize Flash Content is Checked

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 66

فیډبیک واستوئ

۴. د Nios V پروسیسر ترتیب او بوټینګ حلونه ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
· If Initialize flash content is not checked (Method 2), choose Load memory file for the UFM source option. Browse to the generated On-chip Flash HEX file (onchip_flash.hex) in the File path: and click OK. This step adds UFM data separately to the SOF file during the programming file تبادله
Figure 50. Setting Load Memory File for UFM Source if Initialize Flash Content is Not Checked

6. In the Convert Programming File dialog box, at the Input files to convert section, click Add File… and point to the generated Quartus Prime .sof file.
Figure 51. Input Files to Convert in Convert Programming Files for Single Image Mode

7. Click Generate to create the .pof file. 8. Program the .pof file into your MAX 10 device. 9. Power cycle your hardware.

4.5.3. Nios V Processor Application Copied from UFM to RAM using Boot Copier

Altera recommends this solution for MAX 10 FPGA Nios V processor system designs where multiple iterations of application software development and high system performance are required. The boot copier is located within the UFM at an offset that is the same address as the reset vector. The Nios V application is located next to the boot copier.

For this boot option, the Nios V processor starts executing the boot copier upon system reset to copy the application from the UFM sector to the OCRAM or external RAM. Once copying is complete, the Nios V processor transfers the program control over to the application.

یادونه:

The applied boot copier is the same as the Bootloader via GSFI.

فیډبیک واستوئ

د Nios® V ایمبیډډ پروسیسر ډیزاین لارښود 67

۴. د Nios V پروسیسر ترتیب او بوټینګ حلونه ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

Figure 52. Nios V Application Copied from UFM to RAM using Boot Copier

اعظمي ۱۰ وسیله

.POF
د Nios V هارډویر .SOF
د Nios V سافټویر .HEX
Bootloader .SREC

د کوارټس پروګرامر

بهرنۍ RAM
د Nios V سافټویر

په چپ فلش

CFM

Nios V Hardwa

اسناد / سرچینې

altera Nios V Embedded Processor [pdf] د کارونکي لارښود
Nios V, Nios V-m, Nios V-g, Nios V-c, Nios V Embedded Processor, Nios V, Embedded Processor, Processor

حوالې

د کارن لارښود

altera Nios V Embedded Processor

مشخصات

Nios V Processor Hardware System Design

Nios V Processor Software System Design

Nios V Processor Configuration and Booting Solutions

اسناد / سرچینې

حوالې

یو نظر پریږدئ

ځواب لغوه کړئ