Canllaw Defnyddiwr Prosesydd Mewnosodedig altera Nios V

About the Nios® V Embedded Processor
1.1. Altera® FPGA a Phroseswyr Mewnosodedig Drosview
Gall dyfeisiau FPGA Altera weithredu rhesymeg sy'n gweithredu fel microbrosesydd cyflawn wrth ddarparu llawer o opsiynau.
Gwahaniaeth pwysig rhwng microbroseswyr arwahanol ac Altera FPGA yw nad oes gan ffabrig Altera FPGA unrhyw resymeg pan fydd yn troi ymlaen. Mae prosesydd Nios® V yn brosesydd eiddo deallusol meddal (IP) yn seiliedig ar y fanyleb RISC-V. Cyn i chi redeg meddalwedd ar system sy'n seiliedig ar brosesydd Nios V, rhaid i chi ffurfweddu'r ddyfais Altera FPGA gyda dyluniad caledwedd sy'n cynnwys prosesydd Nios V. Gallwch osod y prosesydd Nios V yn unrhyw le ar yr Altera FPGA, yn dibynnu ar ofynion y dyluniad.

Er mwyn galluogi eich system fewnosodedig Altera® FPGA sy'n seiliedig ar IP i ymddwyn fel system arwahanol sy'n seiliedig ar ficrobrosesydd, dylai eich system gynnwys y canlynol: · AJTAG rhyngwyneb i gefnogi ffurfweddiad, caledwedd a meddalwedd Altera FPGA
dadfygio · Mecanwaith ffurfweddu Altera FPGA sy'n cychwyn
Os oes gan eich system y galluoedd hyn, gallwch ddechrau mireinio'ch dyluniad o ddyluniad caledwedd wedi'i brofi ymlaen llaw a lwythwyd yn yr Altera FPGA. Mae defnyddio Altera FPGA hefyd yn caniatáu ichi addasu'ch dyluniad yn gyflym i fynd i'r afael â phroblemau neu i ychwanegu swyddogaethau newydd. Gallwch brofi'r dyluniadau caledwedd newydd hyn yn hawdd trwy ailgyflunio'r Altera FPGA gan ddefnyddio J eich system.TAG rhyngwyneb.
Mae'r J.TAG Mae'r rhyngwyneb yn cefnogi datblygu caledwedd a meddalwedd. Gallwch gyflawni'r tasgau canlynol gan ddefnyddio'r JTAG rhyngwyneb: · Ffurfweddu'r Altera FPGA · Lawrlwytho a dadfygio meddalwedd · Cyfathrebu â'r Altera FPGA trwy ryngwyneb tebyg i UART (JTAG UART
terfynell) · Dadfygio caledwedd (gyda'r dadansoddwr rhesymeg mewnosodedig Signal Tap) · Cof fflach rhaglennu
Ar ôl i chi ffurfweddu'r Altera FPGA gyda dyluniad sy'n seiliedig ar brosesydd Nios V, mae'r llif datblygu meddalwedd yn debyg i'r llif ar gyfer dyluniadau microreolyddion arwahanol.

Gwybodaeth Gysylltiedig · AN 985: Tiwtorial Prosesydd Nios V
Canllaw cychwyn cyflym ar greu system brosesydd Nios V syml a rhedeg y rhaglen Hello World.
© Altera Corporation. Mae Altera, logo Altera, y logo `a', a nodau masnach Altera eraill yn nodau masnach Altera Corporation. Mae Altera yn cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Altera yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Altera. Cynghorir cwsmeriaid Altera i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn gosod archebion am gynhyrchion neu wasanaethau. *Gall enwau a brandiau eraill gael eu hawlio fel eiddo eraill.

1. Ynglŷn â'r Prosesydd Mewnosodedig Nios® V 726952 | 2025.07.16
· Llawlyfr Cyfeirio Prosesydd Nios V Yn darparu gwybodaeth am feincnodau perfformiad prosesydd Nios V, pensaernïaeth prosesydd, y model rhaglennu, a'r gweithrediad craidd.
· Canllaw Defnyddiwr IP Perifferolion Mewnosodedig · Llawlyfr Datblygwr Meddalwedd Prosesydd Nios V

Yn disgrifio amgylchedd datblygu meddalwedd prosesydd Nios V, yr offer sydd ar gael, a'r broses i adeiladu meddalwedd i redeg ar brosesydd Nios V. · Canllaw Defnyddiwr Amgylchedd Datblygu Integredig (IDE) Ashling* RiscFree* ar gyfer Altera FPGAs Yn disgrifio'r amgylchedd datblygu integredig (IDE) RiscFree* ar gyfer Altera FPGAs HPS seiliedig ar Arm* a phrosesydd craidd Nios V. · Nodiadau Rhyddhau IP Prosesydd Nios V Altera FPGA
1.2. Cefnogaeth Meddalwedd Quartus® Prime
Mae llif adeiladu prosesydd Nios V yn wahanol ar gyfer meddalwedd Quartus® Prime Pro Edition a meddalwedd Quartus Prime Standard Edition. Cyfeiriwch at AN 980: Cymorth Meddalwedd Quartus Prime ar gyfer Prosesydd Nios V am ragor o wybodaeth am y gwahaniaethau.
Gwybodaeth Gysylltiedig AN 980: Prosesydd Nios V Quartus Prime Cymorth Meddalwedd
1.3. Trwyddedu Prosesydd Nios V
Mae gan bob amrywiad prosesydd Nios V ei allwedd drwydded ei hun. Ar ôl i chi gaffael yr allwedd drwydded, gallwch ddefnyddio'r un allwedd drwydded ar gyfer pob prosiect prosesydd Nios V tan y dyddiad dod i ben. Gallwch gaffael trwyddedau IP Altera FPGA Prosesydd Nios V heb unrhyw gost.
Mae rhestr allweddi trwydded prosesydd Nios V ar gael yng Nghanolfan Drwyddedu Hunanwasanaeth Altera FPGA. Cliciwch y tab Cofrestru ar gyfer Gwerthusiad neu Drwydded Am Ddim, a dewiswch yr opsiynau cyfatebol i wneud y cais.
Ffigur 1. Canolfan Drwyddedu Hunanwasanaeth Altera FPGA

Gyda'r allweddi trwydded, gallwch:
Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 7

1. Ynglŷn â'r Prosesydd Mewnosodedig Nios® V 726952 | 2025.07.16
· Gweithredu prosesydd Nios V o fewn eich system. · Efelychu ymddygiad system brosesydd Nios V. · Gwirio ymarferoldeb y dyluniad, fel maint a chyflymder. · Cynhyrchu rhaglennu dyfeisiau files. · Rhaglennu dyfais a gwirio'r dyluniad mewn caledwedd.
Nid oes angen trwydded arnoch i ddatblygu meddalwedd yn yr Ashling* RiscFree* IDE ar gyfer Altera FPGAs.
Gwybodaeth Gysylltiedig · Canolfan Drwyddedu Hunanwasanaeth Altera FPGA
Am ragor o wybodaeth am gael allweddi trwydded IP Prosesydd Nios V Altera FPGA. · Gosod a Thrwyddedu Meddalwedd Altera FPGA Am ragor o wybodaeth am drwyddedu meddalwedd Altera FPGA a sefydlu trwydded sefydlog a gweinydd trwydded rhwydwaith.
1.4. Dylunio System Mewnosodedig
Mae'r ffigur canlynol yn dangos llif dylunio system symlach sy'n seiliedig ar brosesydd Nios V, gan gynnwys datblygu caledwedd a meddalwedd.

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 8

Anfon Adborth

1. Ynglŷn â'r Prosesydd Mewnosodedig Nios® V 726952 | 2025.07.16

Ffigur 2.

Llif Dylunio System Prosesydd Nios V
Cysyniad System

Dadansoddi Gofynion System

Nios® V
Creiddiau Prosesydd a Chydrannau Safonol

Diffinio a Chynhyrchu System yn
Dylunydd Llwyfan

Llif Caledwedd: Integreiddio a Chyfansoddi Prosiect Intel Quartus Prime

Llif Meddalwedd: Datblygu ac Adeiladu Meddalwedd Cynnig Nios V

Llif Caledwedd: Lawrlwythwch Ddyluniad FPGA
i'r Bwrdd Targed

Llif Meddalwedd: Profi a Dadfygio Meddalwedd Prosesydd Nios V

Meddalwedd Nac Ydy'n Cwrdd â'r Manyleb?
Oes
Caledwedd Na Yn bodloni'r Manyleb? Ydw
System wedi'i chwblhau

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 9

726952 | 2025.07.16 Anfon Adborth

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd a Dylunydd Platfform Quartus Prime

Ffigur 3.

Mae'r diagram canlynol yn dangos dyluniad caledwedd prosesydd Nios V nodweddiadol. Llif Dylunio Caledwedd System Prosesydd Nios V

Cychwyn

Creiddiau Nios V a Chydrannau Safonol

Defnyddiwch Ddylunydd Platfform i Ddylunio System Seiliedig ar Nios V
Cynhyrchu Dyluniad Dylunydd Platfform

Integreiddio System Dylunydd Platfform gyda Phrosiect Intel Quartus Prime
Neilltuo Lleoliadau Pinnau, Gofynion Amseru, a Chyfyngiadau Dylunio Eraill
Llunio Caledwedd ar gyfer Dyfais Darged yn Intel Quartus Prime

Yn barod i'w lawrlwytho
2.1. Creu Dyluniad System Prosesydd Nios V gyda Dylunydd Platfform
Mae meddalwedd Quartus Prime yn cynnwys yr offeryn integreiddio system Dylunydd Platfform sy'n symleiddio'r dasg o ddiffinio ac integreiddio craidd IP prosesydd Nios V ac IPs eraill i ddyluniad system Altera FPGA. Mae'r Dylunydd Platfform yn creu rhesymeg rhyng-gysylltu yn awtomatig o'r cysylltedd lefel uchel penodedig. Mae'r awtomeiddio rhyng-gysylltu yn dileu'r dasg sy'n cymryd llawer o amser o nodi cysylltiadau HDL lefel system.
© Altera Corporation. Mae Altera, logo Altera, y logo `a', a nodau masnach Altera eraill yn nodau masnach Altera Corporation. Mae Altera yn cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Altera yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Altera. Cynghorir cwsmeriaid Altera i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn gosod archebion am gynhyrchion neu wasanaethau. *Gall enwau a brandiau eraill gael eu hawlio fel eiddo eraill.

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd a Dylunydd Platfform Quartus Prime
726952 | 2025.07.16

Ar ôl dadansoddi gofynion caledwedd y system, rydych chi'n defnyddio Quartus Prime i nodi craidd prosesydd Nios V, cof, a chydrannau eraill sydd eu hangen ar eich system. Mae'r Dylunydd Platfform yn cynhyrchu'r rhesymeg rhyng-gysylltu yn awtomatig i integreiddio'r cydrannau yn y system galedwedd.

2.1.1. Creu IP FPGA Altera Prosesydd Nios V

You can instantiate any of the processor IP cores in Platform Designer IP Catalog Processors and Peripherals Embedded Processors.

Mae craidd IP pob prosesydd yn cefnogi gwahanol opsiynau ffurfweddu yn seiliedig ar ei bensaernïaeth unigryw. Gallwch ddiffinio'r ffurfweddiadau hyn i gyd-fynd yn well â'ch anghenion dylunio.

Tabl 1 .

Dewisiadau Ffurfweddu Ar Draws Amrywiadau Craidd

Opsiynau Ffurfweddu

Prosesydd Nios V/c

Prosesydd Nios V/m

Dadfygio Defnydd Cais Ailosod

—

Trapiau, Eithriadau, ac Ymyriadau

Pensaernïaeth CPU

ECC

Caches, Rhanbarthau Ymylol a TCMs

—

Cyfarwyddiadau Personol

—

Cloeon

—

Prosesydd Nios V/g

2.1.1.1. Creu Microreolydd Cryno Nios V/c Altera FPGA IP Ffigur 4. Microreolydd Cryno Nios V/c Altera FPGA IP

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 11

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd a Dylunydd Platfform Quartus Prime
726952 | 2025.07.16

2.1.1.1.1. Tab Pensaernïaeth CPU

Tabl 2 .

Tab Pensaernïaeth CPU

Nodwedd

Disgrifiad

Galluogi Rhyngwyneb Avalon® Yn galluogi Rhyngwyneb Avalon ar gyfer rheolwr cyfarwyddiadau a rheolwr data. Os yw wedi'i analluogi, mae'r system yn defnyddio rhyngwyneb AXI4-Lite.

gwerth Cyfrifoldeb Cymdeithasol Corfforaethol mhartid

· Opsiwn IP annilys. · Peidiwch â defnyddio gwerth CSR mhartid yn y prosesydd Nios V/c.

2.1.1.1.2. Defnyddiwch y Tab Cais Ailosod

Tabl 3 .

Defnyddiwch y Paramedr Tab Cais Ailosod

Defnyddiwch y Tab Cais Ailosod

Disgrifiad

Ychwanegu Rhyngwyneb Cais Ailosod

· Galluogwch yr opsiwn hwn i ddatgelu porthladdoedd ailosod lleol lle gall meistr lleol ei ddefnyddio i sbarduno'r prosesydd Nios V i ailosod heb effeithio ar gydrannau eraill mewn system brosesydd Nios V.
· Mae'r rhyngwyneb ailosod yn cynnwys signal ailosod mewnbwn a signal cadarnhau allbwn.
· Gallwch ofyn am ailosodiad i graidd prosesydd Nios V drwy honni'r signal resestreq.
· Rhaid i'r signal ailosod aros yn weithredol nes bod y prosesydd yn cadarnhau signal cadarnhau. Gall methu â pharhau i gadarnhau'r signal achosi i'r prosesydd fod mewn cyflwr anbenderfynol.
· Mae prosesydd Nios V yn ymateb bod yr ailosodiad wedi llwyddo drwy gadarnhau'r signal ack.
· Ar ôl i'r prosesydd gael ei ailosod yn llwyddiannus, gall cadarnhau'r signal ack ddigwydd sawl gwaith yn rheolaidd nes bod y signal resestreq yn cael ei ddad-ddatgan.

2.1.1.1.3. Tab Trapiau, Eithriadau, ac Ymyriadau

Tabl 4 .

Paramedrau'r Tab Trapiau, Eithriadau, ac Ymyriadau

Trapiau, Eithriadau, ac Ymyriadau

Disgrifiad

Ailosod yr Asiant

Ailosod Gwrthbwyso

· Yn pennu gwrthbwys y fector ailosod o'i gymharu â chyfeiriad sylfaenol yr asiant ailosod a ddewiswyd. · Mae Dylunydd Platfform yn darparu gwerth diofyn yn awtomatig ar gyfer y gwrthbwys ailosod.

Nodyn:

Mae Platform Designer yn darparu opsiwn Absoliwt, sy'n eich galluogi i nodi cyfeiriad absoliwt yn Reset Offset. Defnyddiwch yr opsiwn hwn pan fydd y cof sy'n storio'r fector ailosod wedi'i leoli y tu allan i system y prosesydd a'r is-systemau.

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 12

Anfon Adborth

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd a Dylunydd Platfform Quartus Prime
726952 | 2025.07.16

2.1.1.1.4. Tab ECC

Tabl 5 .

Tab ECC

ECC

Galluogi Canfod Gwallau ac Adrodd Statws

Disgrifiad
· Galluogwch yr opsiwn hwn i gymhwyso nodwedd ECC ar gyfer blociau RAM mewnol prosesydd Nios V. · Mae nodweddion ECC yn canfod gwallau hyd at 2-bit ac yn ymateb yn seiliedig ar yr ymddygiad canlynol:
— Os yw'n wall cywiradwy 1-bit, mae'r prosesydd yn parhau i weithredu ar ôl cywiro'r gwall ym mhiblinell y prosesydd. Fodd bynnag, nid yw'r cywiriad yn cael ei adlewyrchu yn y cofion ffynhonnell.
— Os na ellir cywiro'r gwall, mae'r prosesydd yn parhau i weithredu heb ei gywiro ym mhibellau'r prosesydd a'r cofion ffynhonnell, a allai beri i'r prosesydd fynd i gyflwr anbenderfynol.

2.1.1.2. Creu Microreolydd Nios V/m Altera FPGA IP Ffigur 5. Microreolydd Nios V/m Altera FPGA IP

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 13

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd a Dylunydd Platfform Quartus Prime
726952 | 2025.07.16

2.1.1.2.1. Tab Dadfygio

Tabl 6 .

Paramedrau'r Tab Dadfygio

Tab Dadfygio

Disgrifiad

Galluogi Dadfygio
Galluogi Ailosod o'r Modiwl Dadfygio

· Galluogwch yr opsiwn hwn i ychwanegu'r JTAG modiwl cysylltu targed i'r prosesydd Nios V. · Y JTAG Mae modiwl cysylltiad targed yn caniatáu cysylltu â'r prosesydd Nios V drwy'r
JTAG pinnau rhyngwyneb yr FPGA. · Mae'r cysylltiad yn darparu'r galluoedd sylfaenol canlynol:
— Dechrau a stopio prosesydd Nios V — Archwilio a golygu cofrestri a chof. — Lawrlwythwch y rhaglen Nios V .elf file i gof y prosesydd yn ystod amser rhedeg trwy
niosv-download. — Dadfygio'r rhaglen sy'n rhedeg ar y prosesydd Nios V · Cysylltwch borthladd dm_agent â chyfarwyddiadau'r prosesydd a'r bws data. Sicrhewch fod y cyfeiriad sylfaenol rhwng y ddau fws yr un peth.
· Galluogwch yr opsiwn hwn i ddatgelu porthladdoedd dbg_reset_out ac ndm_reset_in. · JTAG mae'r gorchymyn dadfygiwr neu niosv-download -r yn sbarduno'r dbg_reset_out, sydd
yn caniatáu i'r prosesydd Nios V ailosod perifferolion system sy'n cysylltu â'r porthladd hwn. · Rhaid i chi gysylltu'r rhyngwyneb dbg_reset_out â ndm_reset_in yn lle ailosod
rhyngwyneb i sbarduno ailosodiad i graidd y prosesydd a'r modiwl amserydd. Ni ddylech gysylltu rhyngwyneb dbg_reset_out â rhyngwyneb ailosod i atal ymddygiad amhenodol.

2.1.1.2.2. Defnyddiwch y Tab Cais Ailosod

Tabl 7 .

Defnyddiwch y Paramedr Tab Cais Ailosod

Defnyddiwch y Tab Cais Ailosod

Disgrifiad

Ychwanegu Rhyngwyneb Cais Ailosod

· Galluogwch yr opsiwn hwn i ddatgelu porthladdoedd ailosod lleol lle gall meistr lleol ei ddefnyddio i sbarduno'r prosesydd Nios V i ailosod heb effeithio ar gydrannau eraill mewn system brosesydd Nios V.
· Mae'r rhyngwyneb ailosod yn cynnwys signal ailosod mewnbwn a signal cadarnhau allbwn.
· Gallwch ofyn am ailosodiad i graidd prosesydd Nios V drwy honni'r signal resestreq.
· Rhaid i'r signal ailosod aros yn weithredol nes bod y prosesydd yn cadarnhau signal cadarnhau. Gall methu â pharhau i gadarnhau'r signal achosi i'r prosesydd fod mewn cyflwr anbenderfynol.
· Nid oes gan gadarnhau'r signal resestreq yn y modd dadfygio unrhyw effaith ar gyflwr y prosesydd.
· Mae prosesydd Nios V yn ymateb bod yr ailosodiad wedi llwyddo drwy gadarnhau'r signal ack.
· Ar ôl i'r prosesydd gael ei ailosod yn llwyddiannus, gall cadarnhau'r signal ack ddigwydd sawl gwaith yn rheolaidd nes bod y signal resestreq yn cael ei ddad-ddatgan.

2.1.1.2.3. Tab Trapiau, Eithriadau, ac Ymyriadau

Tabl 8 .

Tab Trapiau, Eithriadau, ac Ymyriadau

Disgrifiad

Ailosod yr Asiant

Ailosod Modd Ymyrraeth Gwrthbwyso

· Yn pennu gwrthbwys y fector ailosod o'i gymharu â chyfeiriad sylfaenol yr asiant ailosod a ddewiswyd. · Mae Dylunydd Platfform yn darparu gwerth diofyn yn awtomatig ar gyfer y gwrthbwys ailosod.
Nodwch y math o reolydd ymyrraeth, naill ai Uniongyrchol neu Fectoraidd. Nodyn: Nid yw'r prosesydd Nios V/m heb biblinell yn cefnogi ymyrraethau Fectoraidd.
Felly, osgoi defnyddio'r modd ymyrraeth Fectoredig pan fydd y prosesydd yn y modd Heb Biblinell.

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 14

Anfon Adborth

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd a Dylunydd Platfform Quartus Prime
726952 | 2025.07.16

Nodyn:

2.1.1.2.4. Pensaernïaeth y CPU

Tabl 9 .

Paramedrau Tab Pensaernïaeth CPU

Pensaernïaeth CPU

Disgrifiad

Galluogi Pibellau yn y CPU

· Galluogwch yr opsiwn hwn i greu prosesydd Nios V/m wedi'i biblinellu. — Mae IPC yn uwch ar gost ardal resymeg uwch ac amledd Fmax is.
· Analluogwch yr opsiwn hwn i greu prosesydd Nios V/m nad yw wedi'i bibellu. — Mae ganddo berfformiad craidd tebyg i'r prosesydd Nios V/c. — Yn cefnogi gallu dadfygio ac ymyrryd — Ardal rhesymeg is ac amledd Fmax uwch ar gost IPC is.

Galluogi Rhyngwyneb Avalon

Yn galluogi Rhyngwyneb Avalon ar gyfer rheolwr cyfarwyddiadau a rheolwr data. Os yw wedi'i analluogi, mae'r system yn defnyddio rhyngwyneb AXI4-Lite.

gwerth Cyfrifoldeb Cymdeithasol Corfforaethol mhartid

· Mae gwerth cofrestr ID Hart (mhartid) yn 0 yn ddiofyn. · Neilltuwch werth rhwng 0 a 4094. · Yn gydnaws ag API HAL Altera FPGA Avalon Mutex Core.

Gwybodaeth Gysylltiedig Canllaw Defnyddiwr IP Ymylol Mewnosodedig – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. Tab ECC
Tabl 10. Tab ECC
Galluogi Canfod Gwallau ac Adrodd Statws ECC

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 15

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd a Dylunydd Platfform Quartus Prime
726952 | 2025.07.16
2.1.1.3. Creu Prosesydd Diben Cyffredinol Nios V/g Altera FPGA IP
Ffigur 6. Prosesydd Diben Cyffredinol Nios V/g Altera FPGA IP – Rhan 1

Ffigur 7.

Prosesydd Diben Cyffredinol Nios V/g Altera FPGA IP – Rhan 2 (Diffodd Galluogi Rheolydd Ymyrraeth Lefel Craidd)

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 16

Anfon Adborth

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd a Dylunydd Platfform Quartus Prime
726952 | 2025.07.16

Ffigur 8.

Prosesydd Diben Cyffredinol Nios V/g Altera FPGA IP – Rhan 2 (Troi Ymlaen Galluogi Rheolydd Ymyrraeth Lefel Craidd)

Ffigur 9. Prosesydd Diben Cyffredinol Nios V/g Altera FPGA IP – Rhan 3

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 17

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd a Dylunydd Platfform Quartus Prime
726952 | 2025.07.16
Ffigur 10. Prosesydd Diben Cyffredinol Nios V/g Altera FPGA IP – Rhan 4

2.1.1.3.1. Pensaernïaeth y CPU

Tabl 11. Paramedrau Pensaernïaeth CPU

Tab Pensaernïaeth CPU Galluogi Uned Pwynt Arnofiol

Disgrifiad Galluogwch yr opsiwn hwn i ychwanegu'r uned pwynt arnofiol (estynniad (“F”) yng nghraidd y prosesydd.

Galluogi Rhagfynegiad Cangen

Galluogi rhagfynegiad cangen statig (Wedi'i Gymryd Yn Ôl ac Ymlaen Heb ei Gymryd) ar gyfer cyfarwyddiadau cangen.

gwerth Cyfrifoldeb Cymdeithasol Corfforaethol mhartid

· Mae gwerth cofrestr ID Hart (mhartid) yn 0 yn ddiofyn. · Neilltuwch werth rhwng 0 a 4094. · Yn gydnaws ag API HAL Altera FPGA Avalon Mutex Core.

Analluogi cyfarwyddiadau FSQRT a FDIV ar gyfer FPU

· Dileu gweithrediadau gwreiddyn sgwâr pwynt arnofiol (FSQRT) a rhannu pwynt arnofiol (FDIV) yn FPU.
· Cymhwyso efelychiad meddalwedd ar y ddau gyfarwyddyd yn ystod amser rhedeg.

Gwybodaeth Gysylltiedig Canllaw Defnyddiwr IP Ymylol Mewnosodedig – Intel FPGA Avalon® Mutex Core

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 18

Anfon Adborth

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd a Dylunydd Platfform Quartus Prime
726952 | 2025.07.16

2.1.1.3.2. Tab Dadfygio

Tabl 12. Paramedrau'r Tab Dadfygio

Tab Dadfygio

Disgrifiad

Galluogi Dadfygio
Galluogi Ailosod o'r Modiwl Dadfygio

2.1.1.3.3. Tab Cloi Tabl 13. Tab Cloi
Paramedrau Galluogi Cyfnod Amser Terfyn Diofyn Lockstep Galluogi Rhyngwyneb Ailosod Estynedig

Disgrifiad · Galluogi'r system Lockstep deuol craidd. · Gwerth diofyn yr amser terfyn rhaglenadwy wrth ymadael ag ailosod (rhwng 0 a 255). · Galluogi'r Rhyngwyneb Ailosod Estynedig dewisol ar gyfer Rheolaeth Ailosod Estynedig. · Pan fydd wedi'i analluogi, mae'r fRSmartComp yn gweithredu Rheolaeth Ailosod Sylfaenol.

2.1.1.3.4. Defnyddiwch y Tab Cais Ailosod

Tabl 14. Defnyddiwch y Paramedr Tab Cais Ailosod

Defnyddiwch y Tab Cais Ailosod

Disgrifiad

Ychwanegu Rhyngwyneb Cais Ailosod

· Galluogwch yr opsiwn hwn i ddatgelu porthladdoedd ailosod lleol lle gall meistr lleol ei ddefnyddio i sbarduno'r prosesydd Nios V i ailosod heb effeithio ar gydrannau eraill mewn system brosesydd Nios V.
· Mae'r rhyngwyneb ailosod yn cynnwys signal ailosod mewnbwn a signal cadarnhau allbwn.
· Gallwch ofyn am ailosodiad i graidd prosesydd Nios V drwy honni'r signal resestreq.
· Rhaid i'r signal ailosod aros yn weithredol nes bod y prosesydd yn cadarnhau signal cadarnhau. Gall methu â pharhau i gadarnhau'r signal achosi i'r prosesydd fod mewn cyflwr anbenderfynol.
· Nid oes gan gadarnhau'r signal resestreq yn y modd dadfygio unrhyw effaith ar gyflwr y prosesydd.
· Mae prosesydd Nios V yn ymateb bod yr ailosodiad wedi llwyddo drwy gadarnhau'r signal ack.
· Ar ôl i'r prosesydd gael ei ailosod yn llwyddiannus, gall cadarnhau'r signal ack ddigwydd sawl gwaith yn rheolaidd nes bod y signal resestreq yn cael ei ddad-ddatgan.

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 19

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd a Dylunydd Platfform Quartus Prime
726952 | 2025.07.16

2.1.1.3.5. Tab Trapiau, Eithriadau, ac Ymyriadau

Tabl 15 .

Tab Trapiau, Eithriadau, ac Ymyriadau pan fydd Galluogi Rheolydd Ymyriadau Lefel Craidd wedi'i Ddiffodd

Tab Trapiau, Eithriadau, ac Ymyriadau
Ailosod yr Asiant

Disgrifiad
· Y cof sy'n cynnal y fector ailosod (cyfeiriad ailosod y prosesydd Nios V) lle mae'r cod ailosod yn byw.
· Gallwch ddewis unrhyw fodiwl cof sydd wedi'i gysylltu â meistr cyfarwyddiadau prosesydd Nios V ac sy'n cael ei gefnogi gan lif cychwyn prosesydd Nios V fel yr asiant ailosod.

Ailosod Gwrthbwyso

· Yn pennu gwrthbwys y fector ailosod o'i gymharu â chyfeiriad sylfaenol yr asiant ailosod a ddewiswyd. · Mae Dylunydd Platfform yn darparu gwerth diofyn yn awtomatig ar gyfer y gwrthbwys ailosod.

Galluogi Rheolydd Ymyrraeth Lefel Craidd (CLIC)

· Galluogi CLIC i gefnogi ymyrraethau rhagataliol a chyflwr sbarduno ymyrraeth ffurfweddadwy.
· Pan gaiff ei alluogi, gallwch ffurfweddu nifer yr ymyriadau platfform, gosod amodau sbarduno, a dynodi rhai o'r ymyriadau fel rhai rhagataliol.

Cofrestr Cysgod Modd Ymyrryd Files

Nodwch y mathau o ymyrraeth fel Uniongyrchol, neu Fectoredig Galluogi cofrestr gysgod i leihau newid cyd-destun ar ymyrraeth.

Tabl 16 .

Trapiau, Eithriadau ac Ymyriadau pan fydd Galluogi Rheolydd Ymyriadau Lefel Craidd wedi'i Droi Ymlaen

Trapiau, Eithriadau, ac Ymyriadau

Disgrifiadau

Ailosod yr Asiant
Ailosod Gwrthbwyso
Galluogi Rheolydd Ymyrraeth Lefel Craidd (CLIC)

· Y cof sy'n cynnal y fector ailosod (cyfeiriad ailosod y prosesydd Nios V) lle mae'r cod ailosod yn byw.
· Gallwch ddewis unrhyw fodiwl cof sydd wedi'i gysylltu â meistr cyfarwyddiadau prosesydd Nios V ac sy'n cael ei gefnogi gan lif cychwyn prosesydd Nios V fel yr asiant ailosod.
· Yn pennu gwrthbwys y fector ailosod o'i gymharu â chyfeiriad sylfaenol yr asiant ailosod a ddewiswyd. · Mae Dylunydd Platfform yn darparu gwerth diofyn yn awtomatig ar gyfer y gwrthbwys ailosod.
· Galluogi CLIC i gefnogi ymyriadau rhagataliol ac amodau sbarduno ymyriadau ffurfweddadwy. · Pan gaiff ei alluogi, gallwch ffurfweddu nifer yr ymyriadau platfform, gosod amodau sbarduno,
a dynodi rhai o'r ymyrraethau fel rhai rhagataliol.

Modd Torri Ar Draws

· Nodwch y mathau o ymyrraeth fel Uniongyrchol, Fectoraidd, neu CLIC.

Cofrestr Cysgodol Files

· Galluogi cofrestr cysgod i leihau newid cyd-destun ar ôl ymyrraeth.
· Yn cynnig dau ddull:
— Nifer o lefelau ymyrraeth CLIC
— Nifer y lefelau ymyrraeth CLIC – 1: Mae'r opsiwn hwn yn ddefnyddiol pan fyddwch chi eisiau nifer y gofrestr file copïau i ffitio mewn nifer union o flociau M20K neu M9K.
· Galluogi'r prosesydd Nios V i ddefnyddio cofrestr cysgod files sy'n lleihau gorbenion newid cyd-destun ar ymyrraeth.
Am ragor o wybodaeth am gofrestr cysgodion files, cyfeiriwch at Lawlyfr Cyfeirio Prosesydd Nios V.

Nifer o ffynonellau ymyrraeth Platfform

· Yn pennu nifer yr ymyriadau platfform rhwng 16 a 2048.
Nodyn: Mae CLIC yn cefnogi hyd at 2064 o fewnbynnau ymyrraeth, ac mae'r 16 mewnbwn ymyrraeth cyntaf hefyd wedi'u cysylltu â'r rheolydd ymyrraeth sylfaenol.

Aliniad Tabl Fector CLIC

· Wedi'i bennu'n awtomatig yn seiliedig ar nifer y ffynonellau ymyrraeth platfform. · Os ydych chi'n defnyddio aliniad sydd islaw'r gwerth a argymhellir, mae'r CLIC yn cynyddu rhesymeg
cymhlethdod drwy ychwanegu addiwr ychwanegol i gyflawni cyfrifiadau fectoru. · Os ydych chi'n defnyddio aliniad sydd islaw'r gwerth a argymhellir, mae hyn yn arwain at gynnydd
cymhlethdod rhesymeg yn y CLIC.
parhad…

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 20

Anfon Adborth

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd a Dylunydd Platfform Quartus Prime
726952 | 2025.07.16

Trapiau, Eithriadau, ac Ymyriadau
Nifer o Lefelau Ymyrraeth
Nifer y Blaenoriaethau Ymyrraeth fesul lefel
Polaredd ymyrraeth ffurfweddadwy Ymyrraethau wedi'u sbarduno gan ymyl cymorth

Disgrifiadau
· Yn pennu nifer y lefelau ymyrraeth gyda lefel ychwanegol 0 ar gyfer cod cymhwysiad. Gall ymyrraethau o lefel uwch ymyrryd (rhagflaenu) trinwr sy'n rhedeg ar gyfer ymyrraeth lefel is.
· Gyda lefelau ymyrraeth nad ydynt yn sero fel yr unig opsiynau ar gyfer ymyrraethau, mae cod y cymhwysiad bob amser ar y lefel isaf 0. Nodyn: Gwneir ffurfweddiad amser rhedeg lefel a blaenoriaeth ymyrraeth mewn un gofrestr 8-bit. Os yw nifer y lefelau ymyrraeth yn 256, nid yw'n bosibl ffurfweddu'r flaenoriaeth ymyrraeth yn ystod amser rhedeg. Fel arall, y nifer uchaf o flaenoriaethau ffurfweddadwy yw 256 / (nifer y lefelau ymyrraeth – 1).
· Yn pennu nifer y blaenoriaethau ymyrraeth, y mae'r CLIC yn eu defnyddio i bennu'r drefn y mae trinwyr ymyrraeth nad ydynt yn rhagflaenu yn cael eu galw. Nodyn: Rhaid i gyfuno gwerthoedd deuaidd y lefel ymyrraeth a ddewiswyd a'r flaenoriaeth ymyrraeth a ddewiswyd fod yn llai nag 8 bit.
· Yn caniatáu ichi ffurfweddu polaredd ymyrraeth yn ystod amser rhedeg. · Polaredd diofyn yw polaredd positif.
· Yn caniatáu ichi ffurfweddu cyflwr sbardun ymyrraeth yn ystod amser rhedeg, h.y. sbardun lefel uchel neu sbardun ymyl bositif (pan fydd polaredd ymyrraeth yn bositif ym Mholaredd ymyrraeth Ffurfweddadwy).
· Ymyrraeth wedi'i sbarduno gan lefel yw'r cyflwr sbarduno diofyn.

Nodyn:

Gwybodaeth Gysylltiedig Llawlyfr Cyfeirio Prosesydd Nios® V

2.1.1.3.6. Tab Ffurfweddiadau Cof

Tabl 17. Paramedrau'r Tab Ffurfweddu Cof

Categori

Tab Ffurfweddu Cof

Disgrifiad

Caches

Maint y Storfa Ddata

· Yn nodi maint y storfa ddata. · Mae meintiau dilys o 0 cilobeit (KB) i 16 KB. · Diffoddwch y storfa ddata pan fydd y maint yn 0 KB.

Maint y Storfa Gyfarwyddiadau

· Yn pennu maint y storfa gyfarwyddiadau. · Mae meintiau dilys rhwng 0 KB a 16 KB. · Diffoddwch y storfa gyfarwyddiadau pan fydd y maint yn 0 KB.

Rhanbarth Ymylol A a B

Maint

· Yn nodi maint y rhanbarth ymylol.
· Mae meintiau dilys o 64 KB i 2 gigabyte (GB), neu Dim. Mae dewis Dim yn analluogi'r rhanbarth ymylol.

Cyfeiriad Sylfaen

· Yn nodi cyfeiriad sylfaenol y rhanbarth ymylol ar ôl i chi ddewis y maint.
· Mae pob cyfeiriad yn y rhanbarth ymylol yn cynhyrchu mynediad data na ellir ei gadw mewn storfa.
· Rhaid i gyfeiriad sylfaen y rhanbarth ymylol gael ei alinio â maint y rhanbarth ymylol.

Atgofion Cysylltiedig yn Dyn

Maint

· Yn pennu maint y cof sydd wedi'i gyplysu'n dynn. — Mae meintiau dilys o 0 MB i 512 MB.

Cychwyn Cyfeiriad Sylfaenol File

· Yn pennu cyfeiriad sylfaenol cof sydd wedi'i gyplysu'n dynn. · Yn pennu'r cychwyniad file ar gyfer cof sydd wedi'i gysylltu'n dynn.

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 21

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd a Dylunydd Platfform Quartus Prime
726952 | 2025.07.16

Nodyn:

Mewn system brosesydd Nios V gyda storfa wedi'i galluogi, rhaid i chi osod perifferolion system o fewn rhanbarth ymylol. Gallwch ddefnyddio rhanbarthau ymylol i ddiffinio trafodiad na ellir ei storio mewn storfa ar gyfer perifferolion fel UART, PIO, DMA, ac eraill.

2.1.1.3.7. Tab ECC

Tabl 18. Tab ECC
Galluogi Canfod Gwallau ac Adrodd Statws ECC
Galluogi Cywiriad Bit Sengl

Disgrifiad
· Galluogwch yr opsiwn hwn i gymhwyso nodwedd ECC ar gyfer blociau RAM mewnol prosesydd Nios V. · Mae nodweddion ECC yn canfod gwallau hyd at 2-bit ac yn ymateb yn seiliedig ar yr ymddygiad canlynol:
— Os yw'n wall un bit y gellir ei gywiro a bod Galluogi Cywiriad Un Bit wedi'i ddiffodd, mae'r prosesydd yn parhau i weithredu ar ôl cywiro'r gwall yn y biblinell prosesydd. Fodd bynnag, nid yw'r cywiriad yn cael ei adlewyrchu yn y cofion ffynhonnell.
— Os yw'n wall bit sengl y gellir ei gywiro a bod Galluogi Cywiriad Bit Sengl wedi'i droi ymlaen, mae'r prosesydd yn parhau i weithredu ar ôl cywiro'r gwall ym mhiblinell y prosesydd a'r cofion ffynhonnell.
— Os yw'n wall na ellir ei gywiro, mae'r prosesydd yn atal ei weithrediad.
Galluogi cywiriad bit sengl ar flociau cof mewnosodedig yn y craidd.

2.1.1.3.8. Tab Cyfarwyddiadau Personol

Nodyn:

Dim ond ar gyfer craidd prosesydd Nios V/g y mae'r tab hwn ar gael.

Tabl Rhyngwyneb Caledwedd Cyfarwyddyd Personol Nios V
Tabl Macro Meddalwedd Cyfarwyddiadau Personol Nios V

Disgrifiad
· Mae prosesydd Nios V yn defnyddio'r tabl hwn i ddiffinio ei ryngwynebau rheolwr cyfarwyddiadau personol.
· Mae rhyngwynebau rheolwr cyfarwyddiadau personol wedi'u diffinio wedi'u hamgodio'n unigryw gan Opcode (CUSTOM0-3) a 3 bit o funct7[6:4].
· Gallwch ddiffinio hyd at gyfanswm o 32 o ryngwynebau rheolwr cyfarwyddiadau personol unigol.
· Mae prosesydd Nios V yn defnyddio'r tabl hwn i ddiffinio amgodiadau meddalwedd cyfarwyddiadau personol ar gyfer rhyngwynebau rheolwr cyfarwyddiadau personol wedi'u diffinio.
· Ar gyfer pob amgodio meddalwedd cyfarwyddiadau personol a ddiffiniwyd, rhaid i'r Opcode (CUSTOM0-3) a 3 bit o amgodio funct7[6:4] gydberthyn ag amgodio rhyngwyneb rheolwr cyfarwyddiadau personol a ddiffiniwyd yn y Tabl Rhyngwyneb Caledwedd Cyfarwyddiadau Personol.
· Gallwch ddefnyddio funct7[6:4], funct7[3:0], a funct3[2:0] i ddiffinio amgodio ychwanegol ar gyfer cyfarwyddyd personol penodol, neu wedi'i bennu fel Xs i'w trosglwyddo fel dadleuon cyfarwyddyd ychwanegol.
· Mae prosesydd Nios V yn darparu amgodiadau meddalwedd cyfarwyddiadau personol wedi'u diffinio fel macros-C a gynhyrchir yn system.h, ac yn dilyn y fformat cyfarwyddiadau RISC-V math-R.
· Gellir defnyddio mnemonics i ddiffinio enwau personol ar gyfer: — Y Macros-C a gynhyrchwyd yn system.h.
— Y mnemonig dadfygio GDB a gynhyrchwyd yn custom_instruction_debug.xml.

Gwybodaeth Gysylltiedig
AN 977: Cyfarwyddyd Personol Prosesydd Nios V Am ragor o wybodaeth am gyfarwyddiadau personol sy'n eich galluogi i addasu'r prosesydd Nios® V i ddiwallu anghenion cymhwysiad penodol.

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 22

Anfon Adborth

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd Quartus Prime a Dylunydd Platfform 726952 | 2025.07.16
2.1.2. Diffinio Dyluniad Cydrannau System
Defnyddiwch y Dylunydd Platfform i ddiffinio nodweddion caledwedd system brosesydd Nios V ac ychwanegu'r cydrannau a ddymunir. Mae'r diagram canlynol yn dangos dyluniad system brosesydd Nios V sylfaenol gyda'r cydrannau canlynol: · Craidd prosesydd Nios V · Cof Ar y Sglodion · JTAG UART · Amserydd Cyfnod (dewisol)(1)
Pan ychwanegir Cof Ar-Sgip newydd at system Dylunydd Platfform, perfformiwch Gysoni Gwybodaeth System i adlewyrchu'r cydrannau cof ychwanegol yn yr ailosodiad. Fel arall, gallwch alluogi Cysoni Awtomatig yn y Dylunydd Platfform i adlewyrchu'r newidiadau cydrannau diweddaraf yn awtomatig.
Ffigur 11. Exampcysylltiad prosesydd Nios V ag offer allanol eraill yn Platform Designer

(1) Mae gennych y dewis o ddefnyddio nodweddion Amserydd Mewnol Nios V i ddisodli'r Amserydd Cyfnod allanol yn Platform Designer.

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 23

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd a Dylunydd Platfform Quartus Prime
726952 | 2025.07.16
Rhaid i chi hefyd ddiffinio pinnau gweithredu i'w hallforio fel dwythell yn eich system Dylunydd Platfform. Er enghraifftample, diffinnir rhestr pinnau gweithredu system FPGA briodol fel a ganlyn ond heb fod yn gyfyngedig i:
· Cloc
· Ail gychwyn
· Signalau Mewnbwn/Allbwn
2.1.3. Nodi Cyfeiriadau Sylfaenol a Blaenoriaethau Ceisiadau Ymyrraeth
I nodi sut mae'r cydrannau a ychwanegwyd yn y dyluniad yn rhyngweithio i ffurfio system, mae angen i chi neilltuo cyfeiriadau sylfaenol ar gyfer pob cydran asiant a neilltuo blaenoriaethau cais ymyrraeth (IRQ) ar gyfer y J.TAG UART a'r amserydd cyfnod. Mae'r Dylunydd Platfform yn darparu gorchymyn – Neilltuo Cyfeiriadau Sylfaenol – sy'n neilltuo cyfeiriadau sylfaen priodol yn awtomatig i bob cydran mewn system. Fodd bynnag, gallwch addasu'r cyfeiriadau sylfaen yn seiliedig ar eich anghenion.
Dyma rai canllawiau ar gyfer neilltuo cyfeiriadau sylfaenol:
· Mae gan graidd prosesydd Nios V rychwant cyfeiriadau 32-bit. I gael mynediad at gydrannau asiant, rhaid i'w cyfeiriad sylfaenol amrywio rhwng 0x00000000 a 0xFFFFFFFF.
· Mae rhaglenni Nios V yn defnyddio cysonion symbolaidd i gyfeirio at gyfeiriadau. Nid oes rhaid i chi ddewis gwerthoedd cyfeiriad sy'n hawdd eu cofio.
· Mae gwerthoedd cyfeiriadau sy'n gwahaniaethu cydrannau gyda gwahaniaeth cyfeiriad o un bit yn unig yn cynhyrchu caledwedd mwy effeithlon. Nid oes rhaid i chi gywasgu'r holl gyfeiriadau sylfaenol i'r ystod gyfeiriadau leiaf posibl oherwydd gall cywasgu greu caledwedd llai effeithlon.
· Nid yw Dylunydd Platfform yn ceisio alinio cydrannau cof ar wahân mewn ystod cof gyfagos. Er enghraifftample, os ydych chi eisiau i nifer o gydrannau Cof Ar-Sglodyn allu cael eu cyfeirio fel un ystod cof gyfagos, rhaid i chi aseinio cyfeiriadau sylfaenol yn benodol.
Mae Dylunydd Platfform hefyd yn darparu gorchymyn awtomeiddio – Neilltuo Rhifau Ymyrraeth sy'n cysylltu signalau IRQ i gynhyrchu canlyniadau caledwedd dilys. Fodd bynnag, mae neilltuo IRQs yn effeithiol yn gofyn am ddealltwriaeth o ymddygiad ymateb cyffredinol y system. Ni all Dylunydd Platfform wneud dyfaliadau gwybodus am yr aseiniad IRQ gorau.
Y gwerth IRQ isaf sydd â'r flaenoriaeth uchaf. Mewn system ddelfrydol, mae Altera yn argymell bod gan y gydran amserydd yr IRQ blaenoriaeth uchaf, h.y., y gwerth isaf, er mwyn cynnal cywirdeb tic cloc y system.
Mewn rhai achosion, efallai y byddwch yn rhoi blaenoriaeth uwch i berifferolion amser real (megis rheolyddion fideo), sy'n galw am gyfradd ymyrraeth uwch na chydrannau amserydd.
Gwybodaeth Gysylltiedig
Canllaw Defnyddiwr Quartus Prime Pro Edition: Rhagor o wybodaeth am greu System gyda Platform Designer.

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 24

Anfon Adborth

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd Quartus Prime a Dylunydd Platfform 726952 | 2025.07.16
2.2. Integreiddio System Dylunydd Platfform i Brosiect Quartus Prime
Ar ôl cynhyrchu dyluniad system Nios V yn Platform Designer, perfformiwch y tasgau canlynol i integreiddio modiwl system Nios V i brosiect dylunio FPGA Quartus Prime. · Creu modiwl system Nios V yn y prosiect Quartus Prime · Cysylltu signalau o fodiwl system Nios V â signalau eraill yn y rhesymeg FPGA · Neilltuo lleoliad pinnau ffisegol · Cyfyngu dyluniad y FPGA
2.2.1. Creu Modiwl System Prosesydd Nios V ym Mhrosiect Quartus Prime
Mae Dylunydd Platfform yn cynhyrchu endid dylunio modiwl system y gallwch ei greu yn Quartus Prime. Mae sut rydych chi'n creu'r modiwl system yn dibynnu ar y dull mewnbwn dylunio ar gyfer prosiect Quartus Prime cyffredinol. Er enghraifftamph.y., os oeddech chi'n defnyddio Verilog HDL ar gyfer mewnbwn dylunio, crëwch y modiwl system sy'n seiliedig ar Verilog. Os yw'n well gennych ddefnyddio'r dull diagram bloc ar gyfer mewnbwn dylunio, crëwch symbol modiwl system .bdf file.
2.2.2. Cysylltu Signalau a Neilltuo Lleoliadau Pinnau Corfforol
I gysylltu eich dyluniad Altera FPGA â'ch dyluniad lefel bwrdd, perfformiwch y tasgau canlynol: · Nodwch y lefel uchaf file ar gyfer eich dyluniad a'ch signalau i gysylltu ag Altera allanol
Pinnau dyfais FPGA. · Deall pa binnau i'w cysylltu trwy'ch canllaw defnyddiwr dylunio lefel bwrdd neu
sgematigau. · Neilltuwch signalau yn y dyluniad lefel uchaf i borthladdoedd ar eich dyfais Altera FPGA gyda phin
offer aseiniad.
Gall eich system Dylunydd Platfform fod y dyluniad lefel uchaf. Fodd bynnag, gall yr Altera FPGA hefyd gynnwys rhesymeg ychwanegol yn seiliedig ar eich anghenion ac felly cyflwyno dyluniad lefel uchaf wedi'i deilwra. fileY lefel uchaf file yn cysylltu signalau modiwl system prosesydd Nios V â rhesymeg ddylunio Altera FPGA arall.
Gwybodaeth Gysylltiedig Canllaw Defnyddiwr Quartus Prime Pro Edition: Cyfyngiadau Dylunio
2.2.3. Cyfyngu ar Ddyluniad FPGA Altera
Mae dyluniad system Altera FPGA priodol yn cynnwys cyfyngiadau dylunio i sicrhau bod y dyluniad yn bodloni gofynion cau amseru a chyfyngiadau rhesymeg eraill. Rhaid i chi gyfyngu eich dyluniad Altera FPGA i fodloni'r gofynion hyn yn benodol gan ddefnyddio offer a ddarperir yn y feddalwedd Quartus Prime neu ddarparwyr EDA trydydd parti. Mae'r feddalwedd Quartus Prime yn defnyddio'r cyfyngiadau a ddarperir yn ystod y cyfnod llunio i gael y canlyniadau lleoli gorau posibl.

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 25

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd a Dylunydd Platfform Quartus Prime
726952 | 2025.07.16
Gwybodaeth Gysylltiedig · Canllaw Defnyddiwr Quartus Prime Pro Edition: Cyfyngiadau Dylunio · Partneriaid EDA Trydydd Parti · Canllaw Defnyddiwr Quartus Prime Pro Edition: Dadansoddwr Amseru
2.3. Dylunio System Cof Prosesydd Nios V
Mae'r adran hon yn disgrifio'r arferion gorau ar gyfer dewis dyfeisiau cof mewn system fewnosodedig Dylunydd Platfform gyda phrosesydd Nios V a chyflawni'r perfformiad gorau posibl. Mae dyfeisiau cof yn chwarae rhan hanfodol wrth wella perfformiad cyffredinol system fewnosodedig. Mae cof system fewnosodedig yn storio cyfarwyddiadau a data'r rhaglen.
2.3.1. Cof Anwadal
Un o'r prif wahaniaethau mewn math o gof yw anwadalrwydd. Dim ond tra byddwch chi'n cyflenwi pŵer i'r ddyfais gof y mae cof anwadal yn dal ei gynnwys. Cyn gynted ag y byddwch chi'n tynnu'r pŵer allan, mae'r cof yn colli ei gynnwys.
ExampLleiafrifoedd o gof anwadal yw RAM, storfa, a chofrestrau. Mathau o gof cyflym yw'r rhain sy'n cynyddu perfformiad rhedeg. Mae Altera yn argymell eich bod yn llwytho a gweithredu cyfarwyddiadau prosesydd Nios V yn RAM ac yn paru craidd IP Nios V ag IP Cof Ar-Sglodyn neu IP Rhyngwyneb Cof Allanol ar gyfer perfformiad gorau posibl.
I wella perfformiad, gallwch chi ddileu cydrannau addasu Dylunydd Platfform ychwanegol trwy baru math neu led rhyngwyneb rheolwr data prosesydd Nios V â RAM cychwyn. Er enghraifft.ample, gallwch chi ffurfweddu Cof Ar-Sglodion II gyda rhyngwyneb AXI-32 4-bit, sy'n cyfateb i ryngwyneb rheolwr data Nios V.
Gwybodaeth Gysylltiedig · Canolfan Gymorth IP Rhyngwynebau Cof Allanol · Cof Ar Sglodion (RAM neu ROM) IP FPGA Altera · Cof Ar Sglodion II (RAM neu ROM) IP FPGA Altera · Cymhwysiad Prosesydd Nios V Gweithredu-Yn-Lle o OCRAM ar dudalen 54
2.3.1.1. Ffurfweddiad Cof Ar y Sglodion RAM neu ROM
Gallwch chi ffurfweddu IPs Cof Ar-Sglodyn Altera FPGA fel RAM neu ROM. · Mae RAM yn darparu gallu darllen ac ysgrifennu ac mae ganddo natur anwadal. Os ydych chi
Wrth gychwyn prosesydd Nios V o RAM Ar-Sglodyn, rhaid i chi sicrhau bod cynnwys cychwyn yn cael ei gadw ac nad yw'n cael ei lygru rhag ofn y bydd yn cael ei ailosod yn ystod amser rhedeg. · Os yw prosesydd Nios V yn cychwyn o ROM, ni all unrhyw nam meddalwedd ar brosesydd Nios V drosysgrifennu cynnwys y Cof Ar-Sglodyn ar gam. Felly, mae'n lleihau'r risg o lygru meddalwedd cychwyn.
Gwybodaeth Gysylltiedig · Cof Ar-Sglodyn (RAM neu ROM) Altera FPGA IP · Cof Ar-Sglodyn II (RAM neu ROM) Altera FPGA IP · Cymhwysiad Prosesydd Nios V Gweithredu-Yn-Lle o OCRAM ar dudalen 54

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 26

Anfon Adborth

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd Quartus Prime a Dylunydd Platfform 726952 | 2025.07.16
2.3.1.2. Caches
Defnyddir cofion ar sglodion yn gyffredin i weithredu swyddogaeth y storfa oherwydd eu hwyrni isel. Mae'r prosesydd Nios V yn defnyddio cof ar sglodion ar gyfer ei storfeydd cyfarwyddiadau a data. Fel arfer nid yw capasiti cyfyngedig cof ar sglodion yn broblem i storfeydd oherwydd eu bod fel arfer yn fach.
Defnyddir storfeydd yn gyffredin o dan yr amodau canlynol:
· Mae cof rheolaidd wedi'i leoli oddi ar y sglodion ac mae ganddo amser mynediad hirach na chof ar y sglodion.
· Gall yr adrannau o god y feddalwedd sy'n hanfodol o ran perfformiad ffitio yn y storfa gyfarwyddiadau, gan wella perfformiad y system.
· Gall yr adran o'r data sy'n hanfodol o ran perfformiad, a ddefnyddir amlaf, ffitio yn y storfa ddata, gan wella perfformiad y system.
Mae galluogi storfeydd yn y prosesydd Nios V yn creu hierarchaeth cof, sy'n lleihau'r amser mynediad i'r cof.
2.3.1.2.1. Rhanbarth ymylol
Ni ddylid storio unrhyw IP perifferolion mewnosodedig, fel UART, I2C, ac SPI, mewn storfa dros dro. Argymhellir storfa dros dro yn gryf ar gyfer cofion allanol sy'n cael eu heffeithio gan amser mynediad hir, tra gellir eithrio cofion mewnol ar y sglodion oherwydd eu hamser mynediad byr. Ni ddylech storio unrhyw IP perifferol mewnosodedig mewn storfa dros dro, fel UART, I2C, ac SPI, ac eithrio cofion. Mae hyn yn bwysig oherwydd nid yw digwyddiadau o ddyfeisiau allanol, fel dyfeisiau asiant yn diweddaru'r IPs meddal, yn cael eu dal gan storfa'r prosesydd, ac nid ydynt yn cael eu derbyn gan y prosesydd yn eu tro. O ganlyniad, gall y digwyddiadau hyn fynd heb i neb sylwi arnynt nes i chi fflysio'r storfa dros dro, a all arwain at ymddygiad anfwriadol yn eich system. I grynhoi, nid yw'r rhanbarth sydd wedi'i fapio gan gof o IPs perifferol mewnosodedig yn storfa dros dro a rhaid iddo fod o fewn rhanbarthau perifferol y prosesydd.
I osod rhanbarth ymylol, dilynwch y camau hyn:
1. Agorwch Fap Cyfeiriadau'r system yn y Dylunydd Platfform.
2. Llywiwch i fap cyfeiriadau Rheolwr Cyfarwyddiadau a Rheolwr Data'r prosesydd.
3. Nodwch y dyfeisiau ymylol a'r cofion yn eich system.
Ffigur 12. ExampMap Cyfeiriad

Nodyn: Mae'r saethau glas yn pwyntio at atgofion. 4. Grwpiwch yr ategolion:
a. Cof fel y gellir ei storio yn y storfa dros dro b. Perifferolion fel na ellir eu storio yn y storfa dros dro

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 27

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd a Dylunydd Platfform Quartus Prime
726952 | 2025.07.16

Tabl 19. Rhanbarth y gellir ei storio yn y storfa ac na ellir ei storio yn y storfa

Israddol

Map Cyfeiriad

Statws

Rhanbarth Ymylol

Maint

Cyfeiriad Sylfaen

cymhwysiad_defnyddiwr.s1

0x0 ~ 0x3ffff

Cacheable

Amh

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Anaddasadwy i'w gadw yn y storfa

65536 beit Dim ar gael

0x40000 Amh

bootcopier_ram.s1 cpu.timer_sw_agent box.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Gellir ei storio yn y storfa heb ei storio yn y storfa

144 beit (y maint lleiaf yw 65536 beit)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

Anadferadwy yn y storfa

uart.avalon_jtag_ caethwas

0x54088 ~ 0x5408f

Anadferadwy yn y storfa

5. Aliniwch y rhanbarthau ymylol â'u meintiau penodol:
· Ar gyfer cynamph.y., os yw'r maint yn 65536 beit, mae'n cyfateb i 0x10000 beit. Felly, rhaid i'r cyfeiriad sylfaen a ganiateir fod yn lluosrif o 0x10000.
· Mae'r CPU.dm_agent yn defnyddio cyfeiriad sylfaenol o 0x40000, sy'n lluosrif o 0x10000. O ganlyniad, mae Rhanbarth Ymylol A, gyda maint o 65536 beit a chyfeiriad sylfaenol o 0x40000, yn bodloni'r gofynion.
· Nid yw cyfeiriad sylfaenol y casgliad o ranbarthau na ellir eu cadw mewn storfa yn 0x54000 yn lluosrif o 0x10000. Rhaid i chi eu hail-neilltuo i 0x60000 neu luosrif arall o 0x10000. Felly, mae Rhanbarth Ymylol B, sydd â maint o 65536 beit a chyfeiriad sylfaenol o 0x60000, yn bodloni'r meini prawf.

Tabl 20. Rhanbarth y gellir ei storio yn y storfa ac na ellir ei storio yn y storfa gydag Ail-neilltuo

Israddol

Map Cyfeiriad

Statws

Rhanbarth Ymylol

Maint

Cyfeiriad Sylfaen

cymhwysiad_defnyddiwr.s1

0x0 ~ 0x3ffff

Cacheable

Amh

cpu.dm_agent

0x40000 ~ 0x4ffff

65536 beit na ellir eu storio yn y storfa

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

Cacheable

Amh

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Gellir ei storio yn y storfa heb ei storio heb ei storio yn y storfa

144 beit (y maint lleiaf yw 65536 beit)

0x60000

uart.avalon_jtag_ caethwas

0x60088 ~ 0x6008f

Anadferadwy yn y storfa

2.3.1.3. Cof Cyplysedig yn Dyn
Mae atgofion cysylltiedig tynn (TCMs) yn cael eu gweithredu gan ddefnyddio cof ar sglodion gan fod eu hwyrni isel yn eu gwneud yn addas iawn ar gyfer y dasg. Mae TCMs yn atgofion sydd wedi'u mapio yn y gofod cyfeiriadau nodweddiadol ond mae ganddynt ryngwyneb pwrpasol i'r microbrosesydd ac mae ganddynt briodweddau perfformiad uchel, hwyrni isel cof storfa. Mae TCM hefyd yn darparu rhyngwyneb israddol ar gyfer y gwesteiwr allanol. Mae gan y prosesydd a'r gwesteiwr allanol yr un lefel caniatâd i drin y TCM.

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 28

Anfon Adborth

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd a Dylunydd Platfform Quartus Prime
726952 | 2025.07.16

Nodyn:

Pan fydd porthladd israddol TCM wedi'i gysylltu â gwesteiwr allanol, gall gael ei arddangos gyda chyfeiriad sylfaen gwahanol i'r cyfeiriad sylfaen a neilltuwyd yng nghraidd y prosesydd. Mae Altera yn argymell alinio'r ddau gyfeiriad i'r un gwerth.

2.3.1.4. Rhyngwyneb Cof Allanol (EMIF)
Mae EMIF (Rhyngwyneb Cof Allanol) yn gweithredu'n debyg i SRAM (Cof Mynediad Ar Hap Statig), ond mae'n ddeinamig ac mae angen ei adnewyddu'n rheolaidd i gynnal ei gynnwys. Mae'r celloedd cof deinamig yn EMIF yn llawer llai na'r celloedd cof statig yn SRAM, sy'n arwain at ddyfeisiau cof capasiti uwch a chost is.
Yn ogystal â'r gofyniad adnewyddu, mae gan EMIF ofynion rhyngwyneb penodol sy'n aml yn golygu bod angen caledwedd rheolydd arbenigol. Yn wahanol i SRAM, sydd â set sefydlog o linellau cyfeiriad, mae EMIF yn trefnu ei ofod cof yn fanciau, rhesi a cholofnau. Mae newid rhwng banciau a rhesi yn cyflwyno rhywfaint o orbenion, felly mae'n rhaid i chi drefnu mynediadau cof yn ofalus i ddefnyddio EMIF yn effeithlon. Mae EMIF hefyd yn amlblecsu cyfeiriadau rhes a cholofn dros yr un llinellau cyfeiriad, gan leihau nifer y pinnau sydd eu hangen ar gyfer maint EMIF penodol.
Mae fersiynau cyflymder uwch o EMIF, fel DDR, DDR2, DDR3, DDR4, a DDR5, yn gosod gofynion uniondeb signal llym y mae'n rhaid i ddylunwyr PCB eu hystyried.
Mae dyfeisiau EMIF ymhlith y mathau RAM mwyaf cost-effeithiol a chynhwysedd uchel sydd ar gael, gan eu gwneud yn opsiwn poblogaidd. Elfen allweddol o ryngwyneb EMIF yw'r IP EMIF, sy'n rheoli tasgau sy'n gysylltiedig ag amlblecsio cyfeiriadau, adnewyddu, a newid rhwng rhesi a banciau. Mae'r dyluniad hwn yn caniatáu i weddill y system gael mynediad at EMIF heb orfod deall ei bensaernïaeth fewnol.

Gwybodaeth Gysylltiedig Rhyngwynebau Cof Allanol Canolfan Gymorth IP

2.3.1.4.1. Cyfeiriad Estynnydd Rhychwant IP
Mae IP Estynnydd Rhychwant Cyfeiriadau Altera FPGA yn caniatáu i ryngwynebau gwesteiwr sydd wedi'u mapio â chof gael mynediad at fap cyfeiriadau mwy neu lai nag y mae lled eu signalau cyfeiriadau yn ei ganiatáu. Mae IP Estynnydd Rhychwant Cyfeiriadau yn rhannu'r gofod cyfeiriadwy yn ffenestri ar wahân lluosog fel y gall y gwesteiwr gael mynediad at y rhan briodol o'r cof trwy'r ffenestr.
Nid yw'r Address Span Extender yn cyfyngu lledau'r gwesteiwr a'r asiant i gyfluniad 32-bit a 64-bit. Gallwch ddefnyddio'r Address Span Extender gyda ffenestri cyfeiriad 1-64 bit.

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 29

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd a Dylunydd Platfform Quartus Prime
726952 | 2025.07.16

Ffigur 13. Estynnydd Rhychwant Cyfeiriad Altera FPGA IP
Cyfeiriad Gair yr Asiant

Estynnydd Rhychwant Cyfeiriad

Tabl Mapio
Porthladd Rheoli A

…

Cofrestr Rheoli 0 Cofrestr Rheoli Z-1

Cyfeiriad Gwesteiwr Ehangedig H

Gwybodaeth Gysylltiedig
Canllaw Defnyddiwr Quartus® Prime Pro Edition: Dylunydd Platfform Cyfeiriwch at y pwnc Estynnydd Rhychwant Cyfeiriad Intel® FPGA IP am ragor o wybodaeth.

2.3.1.4.2. Defnyddio IP Estynnydd Rhychwant Cyfeiriadau gyda Phrosesydd Nios V
Gall y prosesydd Nios V 32-bit ymdrin â hyd at 4 GB o rychwant cyfeiriad. Os yw'r EMIF yn cynnwys mwy na 4GB o gof, mae'n fwy na'r rhychwant cyfeiriad uchaf a gefnogir, gan wneud y system Dylunydd Platfform yn wallus. Mae angen IP Estynnydd Rhychwant Cyfeiriadau i ddatrys y broblem hon trwy rannu un gofod cyfeiriad EMIF yn ffenestri llai lluosog.
Mae Altera yn argymell eich bod yn ystyried y paramedrau canlynol.

Tabl 21. Paramedrau Estynnydd Rhychwant Cyfeiriad

Paramedr

Gosodiadau a Argymhellir

Lled y Llwybr Data
Lled Cyfeiriad Meistr Beit Ehangedig

Dewiswch 32-bit, sy'n cydgysylltu â'r prosesydd 32-bit. Yn dibynnu ar faint y cof EMIF.

Lled Cyfeiriad Gair Caethwas Lled Cyfrif Byrstiau

Dewiswch 2 GB neu lai. Mae rhychwant cyfeiriad sy'n weddill o brosesydd Nios V wedi'i gadw ar gyfer IPs meddal mewnosodedig eraill.
Dechreuwch gydag 1 a chynyddwch y gwerth hwn yn raddol i wella perfformiad.

Nifer yr is-ffenestri

Dewiswch 1 is-ffenestr os ydych chi'n cysylltu EMIF â phrosesydd Nios V fel cof cyfarwyddyd a data, neu'r ddau. Mae newid rhwng sawl is-ffenestr tra bod prosesydd Nios V yn gweithredu o EMIF yn beryglus.

Galluogi Porth Rheoli Caethweision

Analluoga'r porthladd rheoli caethweision os ydych chi'n cysylltu EMIF â'r prosesydd Nios V fel cyfarwyddyd a/neu gof data. Yr un pryderon â Nifer yr is-ffenestri.

Uchafswm o Ddarlleniadau sy'n Aros

Dechreuwch gydag 1 a chynyddwch y gwerth hwn yn raddol i wella perfformiad.

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 30

Anfon Adborth

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd Quartus Prime a Dylunydd Platfform 726952 | 2025.07.16
Ffigur 14. Cysylltu'r Rheolwr Cyfarwyddiadau a Data ag Estynnydd Rhychwant Cyfeiriadau

Ffigur 15. Mapio Cyfeiriadau

Sylwch y gall yr Estynnydd Rhychwant Cyfeiriadau gael mynediad i'r holl ofod cof 8GB yn yr EMIF. Fodd bynnag, trwy'r Estynnydd Rhychwant Cyfeiriadau, dim ond y gofod cof 1GB cyntaf yn yr EMIF y gall y prosesydd Nios V ei gael mynediad iddo.

Ffigur 16. Diagram Bloc Syml

System Dylunydd Llwyfan

3 GB sy'n weddill

Cyfeiriad prosesydd Nios V

rhychwant yw ar gyfer mewnosodedig

NNioios sVV PProrocecsesosor r
M

IPs meddal yn yr un system.
Ffenestr 1 GB

Rhychwant Cyfeiriad

Estynnydd

Dim ond yr 1 GB cyntaf

o gof EMIF wedi'i gysylltu â Nios V

EMIF

prosesydd.

8 GB
S

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 31

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd a Dylunydd Platfform Quartus Prime
726952 | 2025.07.16
2.3.1.4.3. Diffinio Dyfais Cof Cysylltydd Estynnydd Rhychwant Cyfeiriad 1. Diffiniwch yr Estynnydd Rhychwant Cyfeiriad (EMIF) fel y fector ailosod. Fel arall, gallwch aseinio'r fector ailosod prosesydd Nios V i gofion eraill, fel OCRAM neu ddyfeisiau fflach.
Ffigur 17. Dewisiadau Lluosog fel Fector Ailosod
Fodd bynnag, ni all Golygydd Pecyn Cymorth y Bwrdd (BSP) gofrestru'r Estynnydd Rhychwant Cyfeiriadau (EMIF) yn awtomatig fel cof dilys. Yn dibynnu ar y dewis a wnaethoch, fe welwch ddau sefyllfa wahanol fel y dangosir yn y ffigurau canlynol. Ffigur 18. Gwall BSP wrth Ddiffinio Estynnydd Rhychwant Cyfeiriadau (EMIF) fel Fector Ailosod

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 32

Anfon Adborth

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd Quartus Prime a Dylunydd Platfform 726952 | 2025.07.16
Ffigur 19. EMIF ar Goll wrth Ddiffinio Atgofion Eraill fel Fector Ailosod

2. Rhaid i chi ychwanegu'r Cyfeiriad Rhychwant Estynnydd (EMIF) â llaw gan ddefnyddio Ychwanegu Dyfais Cof, Ychwanegu Rhanbarth Cof Cysylltydd, ac Ychwanegu Mapio Adran Cysylltydd yn y tab Sgript Cysylltydd BSP.
3. Dilynwch y camau hyn:
a. Pennwch rychwant cyfeiriad yr Estynnydd Rhychwant Cyfeiriadau gan ddefnyddio'r Map Cof (Yr e.e.ampMae'r ffigur canlynol yn defnyddio'r ystod Estynnydd Rhychwant Cyfeiriadau o 0x0 i 0x3fff_ffff).
Ffigur 20. Map Cof

b. Cliciwch Ychwanegu Dyfais Cof, a llenwch yn seiliedig ar y wybodaeth ym Map Cof eich dyluniad: i. Enw'r Ddyfais: emif_ddr4. Nodyn: Gwnewch yn siŵr eich bod yn copïo'r un enw o'r Map Cof. ii. Cyfeiriad Sylfaenol: 0x0 iii. Maint: 0x40000000
c. Cliciwch Ychwanegu i ychwanegu rhanbarth cof cysylltydd newydd:

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 33

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd a Dylunydd Platfform Quartus Prime
726952 | 2025.07.16

Tabl 22. Ychwanegu Rhanbarth Cof Cysylltydd

Camau

Ailosod Fector

emif_ddr4

Atgofion eraill

Ychwanegwch Ranbarth Cof Cysylltydd newydd o'r enw ailosod. Ychwanegwch Ranbarth Cof Cysylltydd newydd ar gyfer y

· Enw'r Rhanbarth: ailosod

emif_ddr4.

· Maint y Rhanbarth: 0x20

· Enw'r Rhanbarth: emif_ddr4

· Dyfais Cof: emif_ddr4

· Maint y Rhanbarth: 0x40000000

· Gwrthbwyso Cof: 0x0

· Dyfais Cof: emif_ddr4

· Gwrthbwyso Cof: 0x0

Ychwanegu Rhanbarth Cof Cysylltydd newydd ar gyfer y

emif_ddr4 sy'n weddill.

· Enw'r Rhanbarth: emif_ddr4

· Maint y Rhanbarth: 0x3fffffe0

· Dyfais Cof: emif_ddr4

· Gwrthbwyso Cof: 0x20

Ffigur 21. Rhanbarth Cysylltydd wrth Ddiffinio Estynnydd Rhychwant Cyfeiriadau (EMIF) fel Fector Ailosod

Ffigur 22. Rhanbarth Cysylltydd wrth Ddiffinio Atgofion Eraill fel Fector Ailosod
d. Unwaith y bydd yr emif_ddr4 wedi'i ychwanegu at y BSP, gallwch ei ddewis ar gyfer unrhyw Adran Cysylltydd.
Ffigur 23. Ychwanegwyd Estynnydd Rhychwant Cyfeiriadau (EMIF) yn Llwyddiannus

e. Anwybyddwch y rhybudd am y ddyfais cof emif_ddr4 nad yw'n weladwy yn nyluniad y SOPC.
f. Ewch ymlaen i Gynhyrchu BSP.
Gwybodaeth Gysylltiedig Cyflwyniad i Ddulliau Cychwyn Prosesydd Nios V ar dudalen 51

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 34

Anfon Adborth

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd Quartus Prime a Dylunydd Platfform 726952 | 2025.07.16
2.3.2. Cof Anwadal
Mae cof anwadal yn cadw ei gynnwys pan fydd y pŵer yn diffodd, gan ei wneud yn ddewis da ar gyfer storio gwybodaeth y mae'n rhaid i'r system ei hadalw ar ôl cylch pŵer system. Mae cof anwadal yn aml yn storio cod cychwyn prosesydd, gosodiadau cymhwysiad parhaus, a data ffurfweddu Altera FPGA. Er bod gan gof anwadal y fantaistago ran cadw ei ddata pan fyddwch chi'n tynnu'r pŵer, mae'n llawer arafach o'i gymharu â chof anwadal, ac yn aml mae ganddo weithdrefnau ysgrifennu a dileu mwy cymhleth. Fel arfer dim ond nifer penodol o weithiau y mae cof anwadal yn sicr o gael ei ddileu, ac ar ôl hynny gall fethu.
ExampMae rhannau o gof anwadal yn cynnwys pob math o fflach, EPROM, ac EEPROM. Mae Altera yn argymell eich bod yn storio ffrydiau bit Altera FPGA a delweddau rhaglen Nios V mewn cof anwadal, a defnyddio fflach cyfresol fel y ddyfais gychwyn ar gyfer proseswyr Nios V.
Gwybodaeth Gysylltiedig
· Canllaw Defnyddiwr Rhyngwyneb Fflach Cyfresol Generig Altera FPGA IP
· Canllaw Defnyddiwr IP Altera FPGA ar gyfer y Cleient Blwch Post · Canllaw Defnyddiwr Cof Fflach Defnyddiwr MAX® 10: Craidd IP Altera FPGA Flash Ar y Sglodion
2.4. Arferion Gorau ar gyfer Clociau ac Ailosodiadau
Mae deall sut mae parth cloc ac ailosod prosesydd Nios V yn rhyngweithio â phob dyfais allanol y mae'n cysylltu ag ef yn bwysig. Mae system brosesydd Nios V syml yn dechrau gydag un parth cloc, a gall fynd yn gymhleth gyda system barth aml-gloc pan fydd parth cloc cyflym yn gwrthdaro â pharth cloc araf. Mae angen i chi nodi a deall sut mae'r parthau gwahanol hyn yn dilyniannu allan o ailosod a sicrhau nad oes unrhyw broblemau cynnil.
Ar gyfer arfer gorau, mae Altera yn argymell gosod y prosesydd Nios V a'r cof cychwyn yn yr un parth cloc. Peidiwch â rhyddhau'r prosesydd Nios V o ailosod mewn parth cloc cyflym pan fydd yn cychwyn o gof sydd mewn parth cloc araf iawn, a all achosi gwall nôl cyfarwyddiadau. Efallai y bydd angen rhywfaint o ddilyniannu â llaw arnoch y tu hwnt i'r hyn y mae Platform Designer yn ei ddarparu yn ddiofyn, a chynlluniwch dopoleg rhyddhau ailosod yn unol â hynny yn seiliedig ar eich achos defnydd. Os ydych chi am ailosod eich system ar ôl iddi ddechrau rhedeg am ychydig, cymhwyswch yr un ystyriaethau i ddilyniannu ailosod system a'r gofyniad cychwyn ar ôl ailosod.
2.4.1. System JTAG Cloc
Mae nodi'r cyfyngiadau cloc ym mhob system brosesydd Nios V yn ystyriaeth bwysig wrth ddylunio system ac mae'n ofynnol ar gyfer cywirdeb ac ymddygiad penderfynol. Mae'r Quartus Prime Timing Analyzer yn cynnal dadansoddiad amseru statig i ddilysu perfformiad amseru'r holl resymeg yn eich dyluniad gan ddefnyddio methodoleg cyfyngiadau, dadansoddi ac adrodd safonol y diwydiant.
Example 1. Cloc Sylfaenol 100 MHz gyda Chylchred Dyletswydd 50/50 a 16 MHz JTAG Cloc
#**************************************************************** # Creu Cloc 100MHz #**************************************************************** create_clock -name {clk} -period 10 [get_ports {clk}] #************************ Creu 16MHz JTAG Cloc #************************

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 35

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd a Dylunydd Platfform Quartus Prime
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] Gwybodaeth Gysylltiedig Llyfr Coginio Dadansoddwr Amseru Prime Quartus
2.4.2. Rhyngwyneb Cais Ailosod
Mae prosesydd Nios V yn cynnwys cyfleuster cais ailosod dewisol. Mae'r cyfleuster cais ailosod yn cynnwys signalau reset_req a reset_req_ack.
I alluogi'r cais ailosod yn y Dylunydd Platfform: 1. Lansiwch y Golygydd Paramedr IP Prosesydd Nios V. 2. Ar y gosodiad Defnyddio Cais Ailosod, trowch y Rhyngwyneb Ychwanegu Cais Ailosod ymlaen.
opsiwn.
Ffigur 24. Galluogi Cais Ailosod Prosesydd Nios V
Mae'r signal reset_req yn gweithredu fel ymyrraeth. Pan fyddwch chi'n mynnu'r reset_req, rydych chi'n gofyn am ailosod i'r craidd. Mae'r craidd yn aros i unrhyw drafodiad bws sydd heb ei wneud gwblhau ei weithrediad. Er enghraifftamph.y., os oes trafodiad mynediad cof yn yr arfaeth, mae'r craidd yn aros am ymateb cyflawn. Yn yr un modd, mae'r craidd yn derbyn unrhyw ymateb cyfarwyddyd sydd arfaeth ond nid yw'n cyhoeddi cais cyfarwyddyd ar ôl derbyn y signal reset_req.
Mae'r llawdriniaeth ailosod yn cynnwys y llif canlynol: 1. Cwblhau'r holl weithrediadau sydd ar ddod 2. Fflysio'r biblinell fewnol 3. Gosod y Cyfrifydd Rhaglen i'r fector ailosod 4. Ailosod y craidd Mae'r llawdriniaeth ailosod gyfan yn cymryd ychydig o gylchoedd cloc. Rhaid i'r reset_req aros wedi'i fynegi nes bod reset_req_ack yn cael ei fynnu sy'n dangos bod y llawdriniaeth ailosod craidd wedi'i chwblhau'n llwyddiannus. Os na wneir hynny, bydd cyflwr y craidd yn anbenderfynol.

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 36

Anfon Adborth

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd Quartus Prime a Dylunydd Platfform 726952 | 2025.07.16
2.4.2.1. Achosion Defnydd Nodweddiadol
· Gallwch chi ddefnyddio'r signal reset_req o droi ymlaen i atal craidd prosesydd Nios V rhag cychwyn gweithredu rhaglen o'i fector ailosod nes bod gwesteiwyr FPGA eraill yn y system yn cychwyn cof cychwyn prosesydd Nios V. Yn yr achos hwn, gall yr is-system gyfan brofi ailosodiad caledwedd glân. Mae prosesydd Nios V yn cael ei gadw am gyfnod amhenodol mewn cyflwr cais ailosod nes bod y gwesteiwyr FPGA eraill yn cychwyn cof cychwyn y prosesydd.
· Mewn system lle mae'n rhaid i chi ailosod craidd prosesydd Nios V heb amharu ar weddill y system, gallwch chi ddefnyddio'r signal reset_req i atal gweithrediad cyfredol y craidd yn lân ac ailgychwyn y prosesydd o'r fector ailosod unwaith y bydd y system yn rhyddhau'r signal reset_req_ack.
· Gall gwesteiwr allanol ddefnyddio'r rhyngwyneb cais ailosod i hwyluso gweithrediadau'r tasgau canlynol:
— Atal y rhaglen brosesydd Nios V gyfredol.
— Llwythwch raglen newydd i gof cychwyn prosesydd Nios V.
— Caniatáu i'r prosesydd ddechrau gweithredu'r rhaglen newydd.
Mae Altera yn argymell eich bod yn gweithredu mecanwaith terfyn amser i fonitro cyflwr y signal reset_req_ack. Os yw craidd prosesydd Nios V yn mynd i gyflwr aros anfeidrol ac yn stopio am reswm anhysbys, ni all reset_req_ack hawlio am gyfnod amhenodol. Mae'r mecanwaith terfyn amser yn eich galluogi i:
· Diffinio cyfnod terfyn amser adfer a pherfformio adferiad system gydag ailosodiad lefel system.
· Perfformio ailosodiad lefel caledwedd.
2.4.3. Ailosod IP Rhyddhau
Mae dyfeisiau sy'n seiliedig ar SDM Altera yn defnyddio pensaernïaeth gyfochrog, sy'n seiliedig ar sectorau, sy'n dosbarthu'r rhesymeg ffabrig craidd ar draws sectorau lluosog. Mae Altera yn argymell eich bod yn defnyddio'r IP FPGA Ailosod Rhyddhau Altera fel un o'r mewnbynnau cychwynnol i'r gylched ailosod. Mae dyfeisiau sy'n seiliedig ar Intel® SDM yn cynnwys dyfeisiau Stratix® 10, ac AgilexTM. Nid yw dyfeisiau sy'n seiliedig ar flociau rheoli yn cael eu heffeithio gan y gofyniad hwn.
Gwybodaeth Gysylltiedig
AN 891: Defnyddio'r IP FPGA Ailosod Rhyddhau Altera
2.5. Aseinio Asiant Diofyn
Mae Dylunydd Platfform yn caniatáu ichi nodi asiant diofyn sy'n gweithredu fel yr asiant diofyn ymateb gwall. Mae'r asiant diofyn rydych chi'n ei ddynodi yn darparu gwasanaeth ymateb gwall ar gyfer gwesteiwyr sy'n ceisio mynediad heb ei ddatgodio i'r map cyfeiriadau.
Mae'r senarios canlynol yn sbarduno digwyddiad heb ei ddatgodio:
· Torri cyflwr diogelwch trafodion bws
· Mynediad trafodion i ranbarth cof heb ei ddiffinio
· Digwyddiad eithriad ac ati.

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 37

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd a Dylunydd Platfform Quartus Prime
726952 | 2025.07.16

Dylid neilltuo asiant diofyn i drin digwyddiadau o'r fath, lle mae trafodiad heb ei ddiffinio yn cael ei ailgyfeirio i'r asiant diofyn ac yna'n ymateb i brosesydd Nios V gydag ymateb gwall.
Gwybodaeth Gysylltiedig
· Canllaw Defnyddiwr Quartus Prime Pro Edition: Dylunydd Platfform. Dynodi Asiant Diofyn
· Canllaw Defnyddiwr Quartus Prime Pro Edition: Dylunydd Platfform. Ymateb i Wall Caethwas Altera FPGA IP
· Github – Cydrannau Ailosod Atodol ar gyfer Qsys

2.6. Aseinio Asiant UART ar gyfer Argraffu
Mae argraffu yn ddefnyddiol ar gyfer dadfygio'r rhaglen feddalwedd, yn ogystal ag ar gyfer monitro statws eich system. Mae Altera yn argymell argraffu gwybodaeth sylfaenol fel neges gychwyn, neges gwall, a chynnydd gweithredu'r rhaglen feddalwedd.
Osgowch ddefnyddio'r ffwythiant llyfrgell printf() o dan yr amgylchiadau canlynol: · Mae'r llyfrgell printf() yn achosi i'r rhaglen stopio os nad oes gwesteiwr yn darllen allbwn.
Mae hyn yn berthnasol i'r JTAG UART yn unig. · Mae'r llyfrgell printf() yn defnyddio llawer iawn o gof rhaglen.

2.6.1. Atal Stondinau gan y JTAG UART

Tabl 23. Gwahaniaethau rhwng UART Traddodiadol a JTAG UART

Math UART UART Traddodiadol

Disgrifiad
Yn trosglwyddo data cyfresol p'un a yw gwesteiwr allanol yn gwrando ai peidio. Os nad oes gwesteiwr yn darllen y data cyfresol, mae'r data'n cael ei golli.

JTAG UART

Yn ysgrifennu'r data a drosglwyddir i glustog allbwn ac yn dibynnu ar westeiwr allanol i ddarllen o'r glustog i'w wagio.

Mae'r J.TAG Mae gyrrwr UART yn aros pan fydd y byffer allbwn yn llawn. Y JTAG Mae gyrrwr UART yn aros i westeiwr allanol ddarllen o'r byffer allbwn cyn ysgrifennu mwy o ddata trosglwyddo. Mae'r broses hon yn atal colli data trosglwyddo.
Fodd bynnag, pan nad oes angen dadfygio system, fel yn ystod cynhyrchu, mae systemau mewnosodedig yn cael eu defnyddio heb gyfrifiadur gwesteiwr wedi'i gysylltu â J.TAG UART. Os dewisodd y system y JTAG UART fel yr asiant UART, gallai achosi i'r system oedi oherwydd nad oes gwesteiwr allanol wedi'i gysylltu.
Er mwyn atal oedi gan JTAG UART, cymhwyswch un o'r opsiynau canlynol:

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 38

Anfon Adborth

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd a Dylunydd Platfform Quartus Prime
726952 | 2025.07.16

Tabl 24. Atal ar Oedi gan JTAG UART

Opsiynau
Dim rhyngwyneb na gyrrwr UART yn bresennol
Defnyddiwch ryngwyneb a gyrrwr UART arall
Cadw JTAG Rhyngwyneb UART (heb yrrwr)

Yn ystod Datblygu Caledwedd (yn y Dylunydd Platfform)

Yn ystod Datblygu Meddalwedd (yn y Golygydd Pecyn Cymorth Bwrdd)

Tynnu JTAG UART o'r system

Ffurfweddwch hal.stdin, hal.stdout a hal.stderr fel Dim.

Disodli JTAG UART gyda ffurfweddu meddal arall hal.stdin, hal.stdout a hal.stderr

IP UART

gydag IP UART meddal arall.

Cadw JTAG UART yn y system

· Ffurfweddwch hal.stdin, hal.stdout a hal.stderr fel Dim yn y Golygydd Pecyn Cymorth Bwrdd.
· Analluogi JTAG Gyrrwr UART yn y tab Gyrrwr BSP.

2.7. JTAG Arwyddion
Mae modiwl dadfygio prosesydd Nios V yn defnyddio'r JTAG rhyngwyneb ar gyfer lawrlwytho meddalwedd ELF a dadfygio meddalwedd. Pan fyddwch chi'n dadfygio'ch dyluniad gyda'r JTAG rhyngwyneb, y JTAG mae signalau TCK, TMS, TDI, a TDO yn cael eu gweithredu fel rhan o'r dyluniad. Nodi'r JTAG Mae cyfyngiadau signal ym mhob system brosesydd Nios V yn ystyriaeth bwysig wrth ddylunio system ac mae'n ofynnol ar gyfer cywirdeb ac ymddygiad penderfynol.
Mae Altera yn argymell bod amledd cloc system unrhyw ddyluniad o leiaf bedair gwaith yr amledd J.TAG amledd cloc i sicrhau bod craidd yr offeryniaeth ar y sglodion (OCI) yn gweithredu'n iawn.
Gwybodaeth Gysylltiedig · Llyfr Coginio Dadansoddwr Amseru Prif Quartus®: JTAG Arwyddion
Am ragor o wybodaeth am JTAG canllawiau cyfyngiadau amseru. · KDB: Pam mae niosv-download yn methu gyda phrosesydd Nios® V/m nad yw wedi'i bibellu yn
JTAG amledd 24MHz neu 16Mhz?
2.8. Optimeiddio Perfformiad System Dylunydd Platfform
Mae Dylunydd Platfform yn darparu offer ar gyfer optimeiddio perfformiad y rhyng-gysylltiad system ar gyfer dyluniadau Altera FPGA.

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 39

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd a Dylunydd Platfform Quartus Prime
726952 | 2025.07.16
Ffigur 25. Enghraifft Optimeiddioamples

Mae'r cynampMae'r hyn a ddangosir yn y ffigur yn dangos y camau canlynol:
1. Yn ychwanegu Pont Piblinell i liniaru llwybrau critigol trwy ei gosod: a. Rhwng y Rheolwr Cyfarwyddiadau a'i asiantau b. Rhwng y Rheolwr Data a'i asiantau
2. Cymhwyso RAM Ar-Sglodyn Porthladd Deuol Gwir, gyda phob porthladd wedi'i neilltuo i'r Rheolwr Cyfarwyddiadau a'r Rheolwr Data yn y drefn honno

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 40

Anfon Adborth

2. Dylunio System Caledwedd Prosesydd Nios V gyda Meddalwedd Quartus Prime a Dylunydd Platfform 726952 | 2025.07.16
Cyfeiriwch at y dolenni cysylltiedig canlynol isod, sy'n cyflwyno technegau ar gyfer manteisio ar yr offer sydd ar gael a'r cyfaddawdau sy'n gysylltiedig â phob gweithrediad.
Gwybodaeth Gysylltiedig · Canllaw Defnyddiwr Quartus® Prime Pro Edition: Dylunydd Platfform
Cyfeiriwch at y pwnc Optimeiddio Perfformiad System Dylunydd Platfform am ragor o wybodaeth. · Canllaw Defnyddiwr Quartus® Prime Standard Edition: Dylunydd Platfform Cyfeiriwch at y pwnc Optimeiddio Perfformiad System Dylunydd Platfform am ragor o wybodaeth.

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 41

726952 | 2025.07.16 Anfon Adborth

3. Dylunio System Meddalwedd Prosesydd Nios V
Mae'r bennod hon yn disgrifio llif datblygu meddalwedd prosesydd Nios V a'r offer meddalwedd y gallwch eu defnyddio wrth ddatblygu eich system ddylunio fewnosodedig. Mae'r cynnwys yn gwasanaethu fel trosolwgview cyn datblygu system feddalwedd prosesydd Nios V.
Ffigur 26. Llif Dylunio Meddalwedd
Cychwyn

Cynhyrchu'r BSP yn y Dylunydd Platfform Gan Ddefnyddio'r Golygydd BSP

Cynhyrchu'r BSP Gan Ddefnyddio'r Gragen Gorchymyn Nios V
Cynhyrchu Adeiladwaith CMake y Cais File Defnyddio'r Gragen Gorchymyn Nios V

Nodyn:

Mewnforio'r BSP a'r Adeiladwaith CMake Cymhwysiad File
Adeiladu'r Cymhwysiad Prosesydd Nios V gan ddefnyddio'r
IDE RiscFree ar gyfer Intel FPGA

Adeiladu'r rhaglen Prosesydd Nios V gan ddefnyddio unrhyw un
golygydd cod ffynhonnell llinell orchymyn, CMake, a Make
gorchmynion
Diwedd

Mae Altera yn argymell eich bod yn defnyddio pecyn datblygu FPGA Altera neu fwrdd prototeip personol ar gyfer datblygu meddalwedd a dadfygio. Dim ond pan fydd eich meddalwedd yn rhedeg ar fwrdd gwirioneddol y mae llawer o berifferolion a nodweddion lefel system ar gael.

© Altera Corporation. Mae Altera, logo Altera, y logo `a', a nodau masnach Altera eraill yn nodau masnach Altera Corporation. Mae Altera yn cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Altera yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Altera. Cynghorir cwsmeriaid Altera i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn gosod archebion am gynhyrchion neu wasanaethau. *Gall enwau a brandiau eraill gael eu hawlio fel eiddo eraill.

3. Dylunio System Meddalwedd Prosesydd Nios V 726952 | 2025.07.16
3.1. Llif Datblygu Meddalwedd Prosesydd Nios V
3.1.1. Prosiect Pecyn Cymorth y Bwrdd
Mae prosiect Pecyn Cymorth Bwrdd Nios V (BSP) yn llyfrgell arbenigol sy'n cynnwys cod cymorth sy'n benodol i'r system. Mae BSP yn darparu amgylchedd rhedeg meddalwedd wedi'i addasu ar gyfer un prosesydd mewn system caledwedd prosesydd Nios V.
Mae meddalwedd Quartus Prime yn darparu Golygydd Pecyn Cymorth Bwrdd Nios V ac offer cyfleustodau niosv-bsp i addasu gosodiadau sy'n rheoli ymddygiad y BSP.
Mae BSP yn cynnwys yr elfennau canlynol: · Haen haniaethu caledwedd · Gyrwyr dyfeisiau · Pecynnau meddalwedd dewisol · System weithredu amser real ddewisol
3.1.2. Prosiect y Cais
Mae gan brosiect cymhwysiad Nios VC/C++ y nodweddion canlynol: · Yn cynnwys casgliad o god ffynhonnell a CMakeLists.txt.
— Mae'r CMakeLists.txt yn llunio'r cod ffynhonnell ac yn ei gysylltu â BSP ac un neu fwy o lyfrgelloedd dewisol, i greu un .elf file
· Un o'r ffynonellau fileMae s yn cynnwys y ffwythiant main(). · Yn cynnwys cod sy'n galw ffwythiannau mewn llyfrgelloedd a BSPs.
Mae Altera yn darparu'r offeryn cyfleustodau niosv-app yn offer cyfleustodau meddalwedd Quartus Prime i greu'r Application CMakeLists.txt, ac RiscFree IDE ar gyfer FPGAs Altera i addasu'r cod ffynhonnell mewn amgylchedd sy'n seiliedig ar Eclipse.
3.2. Offer Datblygu Mewnosodedig Altera FPGA
Mae prosesydd Nios V yn cefnogi'r offer canlynol ar gyfer datblygu meddalwedd: · Rhyngwyneb Defnyddiwr Graffigol (GUI) – Offer datblygu graffigol sydd ar gael yn
Systemau Gweithredu (OS) Windows* a Linux*. — Golygydd Pecyn Cymorth Bwrdd Nios V (Golygydd BSP Nios V) — Ashling RiscFree IDE ar gyfer Altera FPGAs · Offer Llinell Gorchymyn (CLI) – Offer datblygu sy'n cael eu cychwyn o'r Gragen Gorchymyn Nios V. Mae pob offeryn yn darparu ei ddogfennaeth ei hun ar ffurf cymorth sydd ar gael o'r llinell orchymyn. Agorwch y Gragen Gorchymyn Nios V a theipiwch y gorchymyn canlynol: –helpu i view y ddewislen Cymorth. — Offer Cyfleustodau Nios V — File Offer Trosi Fformat — Offer Cyfleustodau Eraill

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 43

3. Dylunio System Meddalwedd Prosesydd Nios V 726952 | 2025.07.16

Tabl 25. Crynodeb o Dasgau Offer GUI ac Offer Llinell Gorchymyn

Tasg

Offeryn GUI

Offeryn Llinell Gorchymyn

Creu BSP

Golygydd Nios V BSP

· Yn y feddalwedd Quartus Prime Pro Edition: niosv-bsp -c -s=<.qsys file> -t= [OPSIYNAU] gosodiadau.bsp
· Yn y feddalwedd Quartus Prime Standard Edition: niosv-bsp -c -s=<.sopcinfo file> -t= [OPSIYNAU] gosodiadau.bsp

Cynhyrchu BSP gan ddefnyddio .bsp sy'n bodoli eisoes file
Diweddaru BSP

Golygydd Nios V BSP Golygydd Nios V BSP

niosv-bsp -g [DEWISIADAU] gosodiadau.bsp niosv-bsp -u [DEWISIADAU] gosodiadau.bsp

Archwilio BSP

Golygydd Nios V BSP

niosv-bsp -q -E= [OPSIYNAU] gosodiadau.bsp

Creu cais

–

niosv-ap -a= -b= -s= filecyfeiriadur s> [DEWISIADAU]

Creu llyfrgell defnyddwyr

–

niosv-app -l= -s= filecyfeiriadur s> -p= [DEWISIADAU]

Addasu cymhwysiad Addasu llyfrgell defnyddwyr Adeiladu cymhwysiad

IDE RiscFree ar gyfer Altera FPGAs
IDE RiscFree ar gyfer Altera FPGAs
IDE RiscFree ar gyfer Altera FPGAs

Unrhyw olygydd ffynhonnell llinell orchymyn
Unrhyw olygydd ffynhonnell llinell orchymyn
· gwneud · gwneud

Adeiladu llyfrgell defnyddwyr

IDE RiscFree ar gyfer Altera FPGAs

· gwneud · gwneud

Lawrlwytho cymhwysiad ELF
Trosi'r .elf file

IDE RiscFree ar gyfer Altera FPGAs
–

niosv-lawrlwytho
· elf2flash · elf2hex

Gwybodaeth Gysylltiedig
Canllaw Defnyddiwr Amgylchedd Datblygu Integredig (IDE) Ashling RiscFree ar gyfer Altera FPGAs

3.2.1. Golygydd Pecyn Cymorth Bwrdd Prosesydd Nios V
Gallwch ddefnyddio Golygydd BSP prosesydd Nios V i gyflawni'r tasgau canlynol: · Creu neu addasu prosiect BSP prosesydd Nios V · Golygu gosodiadau, rhanbarthau cysylltu, a mapio adrannau · Dewis pecynnau meddalwedd a gyrwyr dyfeisiau.
Mae galluoedd y Golygydd BSP yn cynnwys galluoedd y cyfleustodau niosv-bsp. Gellir creu unrhyw brosiect a grëwyd yn y Golygydd BSP gan ddefnyddio'r cyfleustodau llinell orchymyn hefyd.

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 44

Anfon Adborth

3. Dylunio System Meddalwedd Prosesydd Nios V 726952 | 2025.07.16

Nodyn:

Ar gyfer meddalwedd Quartus Prime Standard Edition, cyfeiriwch at AN 980: Cymorth Meddalwedd Quartus Prime ar gyfer Prosesydd Nios V am y camau i alw'r GUI Golygydd BSP.

I lansio'r Golygydd BSP, dilynwch y camau hyn: 1. Agorwch y Dylunydd Platfform, ac ewch i'r File bwydlen.
a. I agor gosodiad BSP presennol file, cliciwch Agor… b. I greu BSP newydd, cliciwch BSP Newydd… 2. Dewiswch y tab Golygydd BSP a rhowch y manylion priodol.

Ffigur 27. Lansio Golygydd BSP

Gwybodaeth Gysylltiedig AN 980: Prosesydd Nios V Quartus Prime Cymorth Meddalwedd
3.2.2. IDE RiscFree ar gyfer FPGAs Altera
Mae'r RiscFree IDE ar gyfer Altera FPGAs yn IDE sy'n seiliedig ar Eclipse ar gyfer y prosesydd Nios V. Mae Altera yn argymell eich bod yn datblygu meddalwedd y prosesydd Nios V yn yr IDE hwn am y rhesymau canlynol: · Mae'r nodweddion wedi'u datblygu a'u gwirio i fod yn gydnaws â'r Nios V
llif adeiladu prosesydd. · Wedi'i gyfarparu â'r holl gadwyni offer a'r offer ategol angenrheidiol sy'n eich galluogi
i ddechrau datblygu prosesydd Nios V yn hawdd.
Gwybodaeth Gysylltiedig Ashling RiscFree Integrated Development Environment (IDE) ar gyfer Altera FPGAs Canllaw Defnyddiwr
3.2.3. Offer Cyfleustodau Nios V
Gallwch greu, addasu ac adeiladu rhaglenni Nios V gyda gorchmynion wedi'u teipio ar linell orchymyn neu wedi'u hymgorffori mewn sgript. Mae'r offer llinell orchymyn Nios V a ddisgrifir yn yr adran hon yn y cyfeiriadur /niosv/bin.

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 45

3. Dylunio System Meddalwedd Prosesydd Nios V 726952 | 2025.07.16

Tabl 26. Offer Cyfleustodau Nios V

Offer Llinell Gorchymyn

Crynodeb

ap-niosv niosv-bsp lawrlwytho-niosv cragen-niosv adroddiad-stack-niosv

I gynhyrchu a ffurfweddu prosiect cymhwysiad.
I greu neu ddiweddaru gosodiadau BSP file a chreu'r BSP files. I lawrlwytho'r ELF file i brosesydd Nios® V.
I agor y Gragen Gorchymyn Nios V. I roi gwybod i chi am y lle cof sydd ar ôl i'ch cymhwysiad .elf ar gyfer defnydd pentwr neu bentwr.

3.2.4. File Offer Trosi Fformat

File mae trosi fformat weithiau'n angenrheidiol wrth drosglwyddo data o un cyfleustodau i'r llall. file mae offer trosi fformat yn y
cyfeiriadur gosod meddalwedd>cyfeiriad/niosv/bin.

Tabl 27 . File Offer Trosi Fformat

Offer Llinell Gorchymyn elf2flash elf2hex

Crynodeb I gyfieithu'r .elf file i fformat .srec ar gyfer rhaglennu cof fflach. I gyfieithu'r .elf file i fformat .hex ar gyfer cychwyn cof.

3.2.5. Offer Cyfleustodau Eraill

Efallai y bydd angen yr offer llinell orchymyn canlynol arnoch wrth adeiladu system sy'n seiliedig ar brosesydd Nios V. Darperir yr offer llinell orchymyn hyn gan Intel yn /cwartus/bin neu wedi'i gael o
offer ffynhonnell agored.

Tabl 28. Offerynnau Llinell Gorchymyn Eraill

Offer Llinell Gorchymyn

Math

Crynodeb

terfynell juart

Wedi'i ddarparu gan Intel

I fonitro stdout a stderr, ac i ddarparu mewnbwn i brosesydd Nios® V
is-system trwy stdin. Dim ond i'r J y mae'r offeryn hwn yn berthnasolTAG IP UART pan fydd wedi'i gysylltu â'r prosesydd Nios® V.

openocd

Wedi'i ddarparu gan Intel I weithredu OpenOCD.

openocd-cfg-gen

Wedi'i ddarparu gan Intel · I gynhyrchu'r cyfluniad OpenOCD file. · I arddangos JTAG mynegai dyfais cadwyn.

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 46

Anfon Adborth

726952 | 2025.07.16 Anfon Adborth
4. Datrysiadau Ffurfweddu a Chychwyn Prosesydd Nios V
Gallwch chi ffurfweddu'r prosesydd Nios V i gychwyn a gweithredu meddalwedd o wahanol leoliadau cof. Y cof cychwyn yw'r fflach Rhyngwyneb Ymylol Cyfresol Pedwar (QSPI), Cof Ar-Sgip (OCRAM), neu Gof Cyplus Tynn (TCM).
Gwybodaeth Gysylltiedig · Amodau Sbarduno Pŵer-Ymlaen ar dudalen 193 · Sbardunau Pŵer-Ymlaen
Am ragor o wybodaeth am sbardunau cychwyn pŵer.
4.1. Rhagymadrodd
Mae prosesydd Nios V yn cefnogi dau fath o brosesau cychwyn: · Gweithredu-yn-Lle (XIP) gan ddefnyddio'r ffwythiant alt_load() · Rhaglen wedi'i chopïo i RAM gan ddefnyddio copïwr cychwyn. Mae datblygiad rhaglenni mewnosodedig Nios V yn seiliedig ar yr haen haniaethu caledwedd (HAL). Mae'r HAL yn darparu rhaglen llwythwr cychwyn fach (a elwir hefyd yn gopïwr cychwyn) sy'n copïo adrannau cysylltu perthnasol o'r cof cychwyn i'w lleoliad amser rhedeg ar amser cychwyn. Gallwch nodi lleoliadau amser rhedeg y rhaglen a'r cof data trwy drin gosodiadau Golygydd Pecyn Cymorth y Bwrdd (BSP). Mae'r adran hon yn disgrifio: · Copïwr cychwyn prosesydd Nios V sy'n cychwyn eich system prosesydd Nios V yn ôl
y dewis cof cychwyn · opsiynau cychwyn prosesydd Nios V a llif cyffredinol · atebion rhaglennu Nios V ar gyfer y cof cychwyn a ddewiswyd
4.2. Cysylltu Cymwysiadau
Pan fyddwch chi'n cynhyrchu prosiect prosesydd Nios V, mae'r Golygydd BSP yn cynhyrchu dau gysylltydd sy'n gysylltiedig â files: · linker.x: Y gorchymyn cysylltu file bod y rhaglen a gynhyrchwyd yn ei gwneudfile defnyddiau
i greu'r ffeil ddeuaidd .elf file. · linker.h: Yn cynnwys gwybodaeth am gynllun cof y cysylltydd. Mae pob addasiad gosodiad cysylltydd a wnewch i'r prosiect BSP yn effeithio ar gynnwys y ddau gysylltydd hyn files. Mae pob cymhwysiad prosesydd Nios V yn cynnwys yr adrannau cysylltu canlynol:
© Altera Corporation. Mae Altera, logo Altera, y logo `a', a nodau masnach Altera eraill yn nodau masnach Altera Corporation. Mae Altera yn cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Altera yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Altera. Cynghorir cwsmeriaid Altera i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn gosod archebion am gynhyrchion neu wasanaethau. *Gall enwau a brandiau eraill gael eu hawlio fel eiddo eraill.

4. Datrysiadau Cyfluniad a Chychwyn Prosesydd Nios V 726952 | 2025.07.16

Tabl 29. Adrannau Cysylltydd

.testun

Adrannau Cysylltu

.rodata

.rwdata

.bss

.pentwr

.stack

Disgrifiadau Cod gweithredadwy. Unrhyw ddata darllen yn unig a ddefnyddir wrth weithredu'r rhaglen. Yn storio data darllen-ysgrifennu a ddefnyddir wrth weithredu'r rhaglen. Yn cynnwys data statig heb ei gychwyn. Yn cynnwys cof wedi'i ddyrannu'n ddeinamig. Yn storio paramedrau galwad swyddogaeth a data dros dro arall.

Gallwch ychwanegu adrannau cysylltu ychwanegol at y .elf file i ddal cod a data personol. Mae'r adrannau cysylltu hyn wedi'u gosod mewn rhanbarthau cof wedi'u henwi, wedi'u diffinio i gyd-fynd â dyfeisiau a chyfeiriadau cof ffisegol. Yn ddiofyn, mae Golygydd BSP yn cynhyrchu'r adrannau cysylltu hyn yn awtomatig. Fodd bynnag, gallwch reoli'r adrannau cysylltu ar gyfer cymhwysiad penodol.

4.2.1. Ymddygiad Cysylltu
Mae'r adran hon yn disgrifio ymddygiad cysylltu diofyn Golygydd BSP a sut i reoli'r ymddygiad cysylltu.

4.2.1.1. Cysylltu BSP Diofyn
Yn ystod ffurfweddu BSP, mae'r offer yn cyflawni'r camau canlynol yn awtomatig:
1. Neilltuo enwau rhanbarthau cof: Neilltuo enw i bob dyfais cof system ac ychwanegu pob enw at y cysylltydd file fel rhanbarth cof.
2. Dod o hyd i'r cof mwyaf: Nodwch y rhanbarth cof darllen-ac-ysgrifennu mwyaf yn y cysylltydd file.
3. Neilltuo adrannau cysylltu: Rhowch yr adrannau cysylltu diofyn (.text, .rodata, .rwdata, .bss, .heap, a .stack) yn y rhanbarth cof a nodwyd yn y cam blaenorol.
4. Ysgrifena files: Ysgrifennwch y linker.x a'r linker.h files.
Fel arfer, mae'r cynllun dyrannu adran gysylltu yn gweithio yn ystod y broses datblygu meddalwedd oherwydd bod y rhaglen wedi'i gwarantu i weithredu os yw'r cof yn ddigon mawr.
Mae'r rheolau ar gyfer yr ymddygiad cysylltu diofyn wedi'u cynnwys yn y sgriptiau Tcl a gynhyrchwyd gan Altera bsp-set-defaults.tcl a bsp-linker-utils.tcl a geir yn y Cyfeiriadur /niosv/scripts/bsp-defaults. Mae'r gorchymyn niosv-bsp yn galw'r sgriptiau hyn. Peidiwch ag addasu'r sgriptiau hyn yn uniongyrchol.

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 48

Anfon Adborth

4. Datrysiadau Cyfluniad a Chychwyn Prosesydd Nios V 726952 | 2025.07.16

4.2.1.2. Cysylltu BSP Ffurfweddadwy
Gallwch reoli'r ymddygiad cysylltu diofyn yn y tab Sgript Cysylltydd y Golygydd BSP. Trin y sgript cysylltu gan ddefnyddio'r dulliau canlynol: · Ychwanegu rhanbarth cof: Mapio enw rhanbarth cof i ddyfais cof gorfforol. · Ychwanegu mapio adran: Mapio enw adran i ranbarth cof. Y BSP
Mae'r golygydd yn caniatáu ichi view y map cof cyn ac ar ôl gwneud newidiadau.

4.3. Dulliau Cychwyn Prosesydd Nios V

Mae yna ychydig o ddulliau i gychwyn y prosesydd Nios V mewn dyfeisiau Altera FPGA. Mae'r dulliau i gychwyn y prosesydd Nios V yn amrywio yn ôl y dewis o gof fflach a theuluoedd y dyfeisiau.

Tabl 30. Cofion Fflach a Gefnogir gydag Opsiynau Cychwyn Perthnasol

Cofion Cychwyn a Gefnogir

Dyfais

Fflach Ar-Sglodyn (ar gyfer ffurfweddiad Mewnol)

Uchafswm o 10 dyfais yn unig (gyda chyfeiriad IP Flash Ar-Sgip)

Fflach QSPI Diben Cyffredinol (ar gyfer data defnyddwyr yn unig)

Pob dyfais FPGA a gefnogir (gyda Rhyngwyneb Fflach Cyfresol Generig IP FPGA)

Ffurfweddiad QSPI Flash (ar gyfer ffurfweddiad Cyfresol Gweithredol)

Yn seiliedig ar flociau rheoli
dyfeisiau (gyda Generig
Rhyngwyneb Fflach Cyfresol Intel FPGA IP)(2)

Dulliau Cychwyn Prosesydd Nios V

Lleoliad Amser Rhedeg y Cais

Copïwr Boot

Cymhwysiad prosesydd Nios V yn cael ei weithredu yn y lle o Flash Ar-Sgip

Fflach Ar-Sglodyn (XIP) + OCRAM/ RAM Allanol (ar gyfer adrannau data ysgrifenadwy)

ffwythiant alt_load()

Cymhwysiad prosesydd Nios V wedi'i gopïo o Flash Ar-Sgip i RAM gan ddefnyddio copïwr cychwyn

OCRAM/RAM Allanol

Ailddefnyddio Bootloader trwy GSFI

Cymhwysiad prosesydd Nios V yn cael ei weithredu yn y lle o fflach QSPI pwrpas cyffredinol

Fflach QSPI pwrpas cyffredinol (XIP) + OCRAM/ RAM Allanol (ar gyfer adrannau data ysgrifenadwy)

ffwythiant alt_load()

Cymhwysiad prosesydd Nios V wedi'i gopïo o fflach QSPI pwrpas cyffredinol i RAM gan ddefnyddio copïwr cychwyn

OCRAM/RAM Allanol

Llwythwr cychwyn trwy GSFI

Cymhwysiad prosesydd Nios V yn cael ei weithredu yn ei le o fflach QSPI ffurfweddiad

Ffurfweddiad fflach QSPI (XIP) + OCRAM/ RAM Allanol (ar gyfer adrannau data ysgrifenadwy)

ffwythiant alt_load()

Copïwyd cymhwysiad prosesydd Nios V o fflach ffurfweddiad QSPI i RAM gan ddefnyddio copïwr cychwyn

Llwythwr Cychwyn OCRAM/RAM Allanol drwy GSFI yn parhau…

(2) Cyfeiriwch at AN 980: Cymorth Meddalwedd Quartus Prime Prosesydd Nios V am y rhestr ddyfeisiau.

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 49

4. Datrysiadau Cyfluniad a Chychwyn Prosesydd Nios V 726952 | 2025.07.16

Cofion Cychwyn a Gefnogir
Cof Ar-Sglodyn (OCRAM) Cof Cyplysedig Tynn (TCM)

Dyfais
Dyfeisiau sy'n seiliedig ar SDM (gyda Chleient Blwch Post IP Intel FPGA). (2)
Pob dyfais Altera FPGA a gefnogir (2)
Pob dyfais Altera FPGA a gefnogir(2)

Dulliau Cychwyn Prosesydd Nios V
Copïwyd cymhwysiad prosesydd Nios V o fflach ffurfweddiad QSPI i RAM gan ddefnyddio copïwr cychwyn
Cymhwysiad prosesydd Nios V yn cael ei weithredu yn y lle o OCRAM
Cymhwysiad prosesydd Nios V yn cael ei weithredu yn y lle o TCM

Lleoliad Amser Rhedeg y Cais

Copïwr Boot

Llwythwr Cychwyn OCRAM/RAM Allanol trwy SDM

OCRAM

ffwythiant alt_load()

Cyfarwyddyd TCM (XIP) Dim + Data TCM (ar gyfer adrannau data ysgrifenadwy)

Ffigur 28. Llif Cychwyn Prosesydd Nios V

Ailosod

Mae'r prosesydd yn neidio i ailosod y fector (cychwyn cod cychwyn)

Gellir copïo cod y rhaglen i leoliad cof arall (yn dibynnu ar yr opsiynau cychwyn)
Mae cod cychwyn yn cychwyn y prosesydd

Yn dibynnu ar yr opsiynau cychwyn, gall y cod cychwyn gopïo gwerthoedd cychwynnol ar gyfer data/cod i ofod cof arall (alt_load)
Mae cod cychwyn yn cychwyn y cod cymhwysiad a'r gofod cof data
Mae cod cychwyn yn cychwyn holl berifferolion y system gyda gyrwyr HAL (alt_main)
Mynediad i'r prif
Gwybodaeth Gysylltiedig · Canllaw Defnyddiwr Rhyngwyneb Fflach Cyfresol Generig Altera FPGA IP
Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 50

Anfon Adborth

4. Datrysiadau Cyfluniad a Chychwyn Prosesydd Nios V 726952 | 2025.07.16
· Canllaw Defnyddiwr IP Altera FPGA ar gyfer y Cleient Blwch Post · AN 980: Cymorth Meddalwedd Quartus Prime ar gyfer Prosesydd Nios V
4.4. Cyflwyniad i Ddulliau Cychwyn Prosesydd Nios V
Mae systemau prosesydd Nios V yn ei gwneud yn ofynnol i'r delweddau meddalwedd gael eu ffurfweddu yng nghof y system cyn y gall y prosesydd ddechrau gweithredu'r rhaglen gymhwysiad. Cyfeiriwch at yr Adrannau Cysylltydd am yr adrannau cysylltu rhagosodedig.
Mae'r Golygydd BSP yn cynhyrchu sgript cysylltu sy'n cyflawni'r swyddogaethau canlynol: · Yn sicrhau bod meddalwedd y prosesydd wedi'i chysylltu yn unol â gosodiadau'r cysylltu
o'r golygydd BSP ac yn pennu ble mae'r feddalwedd yn y cof. · Yn lleoli rhanbarth cod y prosesydd yn y gydran cof yn ôl y
cydrannau cof wedi'u neilltuo.
Mae'r adran ganlynol yn disgrifio'n fyr y dulliau cychwyn prosesydd Nios V sydd ar gael.
4.4.1. Cymhwysiad Prosesydd Nios V yn Gweithredu yn y Lle o'r Fflach Cychwyn
Dyluniodd Altera'r rheolyddion fflach fel bod y gofod cyfeiriad fflach cychwyn ar gael ar unwaith i'r prosesydd Nios V ar ôl ailosod y system, heb yr angen i gychwyn y rheolydd cof na'r dyfeisiau cof. Mae hyn yn galluogi'r prosesydd Nios V i weithredu cod cymhwysiad sydd wedi'i storio ar y dyfeisiau cychwyn yn uniongyrchol heb ddefnyddio copïwr cychwyn i gopïo'r cod i fath arall o gof. Y rheolyddion fflach yw: · Fflach Ar-Sglodyn gydag IP Fflach Ar-Sglodyn (yn y ddyfais MAX® 10 yn unig) · Fflach QSPI pwrpas cyffredinol gydag IP Rhyngwyneb Fflach Cyfresol Generig · Fflach QSPI ffurfweddu gydag IP Rhyngwyneb Fflach Cyfresol Generig (ac eithrio MAX 10
dyfeisiau)
Pan fydd y rhaglen prosesydd Nios V yn gweithredu yn ei lle o'r fflach cychwyn, mae'r Golygydd BSP yn cyflawni'r swyddogaethau canlynol: · Yn gosod yr adrannau cysylltu .text i'r rhanbarth cof fflach cychwyn. · Yn gosod yr adrannau cysylltu .bss, .rodata, .rwdata, .stack a .heap i'r RAM
rhanbarth cof. Rhaid i chi alluogi'r swyddogaeth alt_load() yn y Gosodiadau BSP i gopïo'r adrannau data (.rodata, .rwdata,, .exceptions) i'r RAM ar ôl ailosod y system. Mae'r adran cod (.text) yn aros yn rhanbarth y cof fflach cychwyn.
Gwybodaeth Gysylltiedig · Canllaw Defnyddiwr Rhyngwyneb Fflach Cyfresol Generig Altera FPGA IP · Canllaw Defnyddiwr Cof Fflach Defnyddiwr Altera MAX 10
4.4.1.1. alt_load()
Gallwch alluogi'r swyddogaeth alt_load() yn y cod HAL gan ddefnyddio'r Golygydd BSP.
Pan gaiff ei ddefnyddio yn y llif cychwyn gweithredu-yn-lle, mae'r ffwythiant alt_load() yn cyflawni'r tasgau canlynol:

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 51

4. Datrysiadau Cyfluniad a Chychwyn Prosesydd Nios V 726952 | 2025.07.16

· Yn gweithredu fel copïwr cychwyn bach sy'n copïo'r adrannau cof i RAM yn seiliedig ar y gosodiadau BSP.
· Yn copïo adrannau data (.rodata, .rwdata, .exceptions) i RAM ond nid yr adrannau cod (.text). Mae'r adran cod (.text) yn adran ddarllen yn unig ac mae'n aros yn rhanbarth y cof fflach cychwyn. Mae'r rhaniad hwn yn helpu i leihau'r defnydd o RAM ond gall gyfyngu ar berfformiad gweithredu cod oherwydd bod mynediad i gof fflach yn arafach na mynediad i'r RAM ar y sglodion.

Mae'r tabl canlynol yn rhestru gosodiadau a swyddogaethau Golygydd BSP:

Tabl 31. Gosodiadau Golygydd BSP
Gosod Golygydd BSP hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Swyddogaeth Yn galluogi'r swyddogaeth alt_load(). Mae alt_load() yn copïo'r adran .rodata i RAM. Mae alt_load() yn copïo'r adran .rwdata i RAM. Mae alt_load() yn copïo'r adran .exceptions i RAM.

4.4.2. Cymhwysiad Prosesydd Nios V wedi'i Gopïo o'r Fflach Cychwyn i'r RAM Gan Ddefnyddio'r Copïwr Cychwyn
Mae prosesydd a HAL Nios V yn cynnwys copïwr cychwyn sy'n darparu digon o ymarferoldeb ar gyfer y rhan fwyaf o gymwysiadau prosesydd Nios V ac sy'n gyfleus i'w weithredu gyda llif datblygu meddalwedd Nios V.
Pan fydd y rhaglen yn defnyddio copïwr cychwyn, mae'n gosod pob adran gysylltu (.text, .heap, .rwdata, .rodata, .bss, .stack) i RAM mewnol neu allanol. Mae defnyddio'r copïwr cychwyn i gopïo rhaglen prosesydd Nios V o'r fflach cychwyn i'r RAM mewnol neu allanol ar gyfer gweithredu yn helpu i wella'r perfformiad gweithredu.
Ar gyfer yr opsiwn cychwyn hwn, mae prosesydd Nios V yn dechrau gweithredu'r feddalwedd copïo cychwyn ar ôl ailgychwyn y system. Mae'r feddalwedd yn copïo'r rhaglen o'r fflach cychwyn i'r RAM mewnol neu allanol. Unwaith y bydd y broses wedi'i chwblhau, mae prosesydd Nios V yn trosglwyddo rheolaeth y rhaglen i'r rhaglen.

Nodyn:

Os yw'r copïwr cychwyn mewn fflach, yna nid oes angen galw'r ffwythiant alt_load() oherwydd eu bod ill dau yn gwasanaethu'r un pwrpas.

4.4.2.1. Llwythwr Cychwyn Prosesydd Nios V drwy'r Rhyngwyneb Fflach Cyfresol Generig
Y Bootloader drwy GSFI yw'r copïwr cychwyn prosesydd Nios V sy'n cefnogi cof fflach QSPI mewn dyfeisiau sy'n seiliedig ar flociau rheoli. Mae'r Bootloader drwy GSFI yn cynnwys y nodweddion canlynol:
· Yn lleoli'r rhaglen feddalwedd mewn cof anwadal.
· Yn dadbacio ac yn copïo delwedd y rhaglen feddalwedd i RAM.
· Yn newid gweithrediad y prosesydd yn awtomatig i god y rhaglen yn y RAM ar ôl i'r copi gael ei gwblhau.

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 52

Anfon Adborth

4. Datrysiadau Cyfluniad a Chychwyn Prosesydd Nios V 726952 | 2025.07.16

Mae'r ddelwedd cychwyn wedi'i lleoli yn union ar ôl y copïwr cychwyn. Mae angen i chi sicrhau bod gwrthbwyso ailosod prosesydd Nios V yn pwyntio at ddechrau'r copïwr cychwyn. Mae'r Ffigur: Map Cof ar gyfer Fflach QSPI gyda Bootloader trwy GSFI map cof ar gyfer Fflach QSPI gyda Bootloader trwy GSFI yn dangos y map cof fflach ar gyfer fflach QSPI wrth ddefnyddio copïwr cychwyn. Mae'r map cof hwn yn tybio bod y cof fflach yn storio'r ddelwedd FPGA a'r feddalwedd cymhwysiad.

Tabl 32. Llwythwr cychwyn drwy GSFI ar gyfer Craidd Prosesydd Nios V

Craidd Prosesydd Nios V
Prosesydd Nios V/m

Llwythwr cychwyn trwy GSFI File Lleoliad
/niosv/components/bootloader/ niosv_m_bootloader.srec

Prosesydd Nios V/g

/niosv/components/bootloader/ niosv_g_bootloader.srec

Ffigur 29. Map Cof ar gyfer QSPI Flash gyda Bootloader trwy GSFI

Data Cwsmer (*.hex)

Cod Cais

Nodyn:

Ailosod Gwrthbwyso Fector

Copïwr Boot

0x01E00000

Delwedd FPGA (*.sof)

0x00000000

1. Ar ddechrau'r map cof mae delwedd y FPGA ac yna eich data, sy'n cynnwys copiwr cychwyn a chod y rhaglen.
2. Rhaid i chi osod gwrthbwyso ailosod prosesydd Nios V yn Platform Designer a'i bwyntio at ddechrau'r copïwr cychwyn.
3. Nid yw maint y ddelwedd FPGA yn hysbys. Dim ond ar ôl crynhoi prosiect Quartus Prime y gallwch chi wybod yr union faint. Rhaid i chi bennu terfyn uchaf ar gyfer maint y ddelwedd Altera FPGA. Er enghraifftample, os amcangyfrifir bod maint y ddelwedd FPGA yn llai na 0x01E00000, gosodwch y Gwrthbwyso Ailosod i 0x01E00000 yn y Dylunydd Platfform, sydd hefyd yn ddechrau'r copïwr cychwyn.
4. Mae arfer dylunio da yn cynnwys gosod y gwrthbwyso fector ailosod ar ffin sector fflach i sicrhau nad yw dileu rhannol o'r ddelwedd FPGA yn digwydd rhag ofn bod y rhaglen feddalwedd yn cael ei diweddaru.

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 53

4. Datrysiadau Cyfluniad a Chychwyn Prosesydd Nios V 726952 | 2025.07.16

4.4.2.2. Llwythwr Cychwyn Prosesydd Nios V drwy Reolwr Dyfeisiau Diogel
Mae'r Bootloader drwy Secure Device Manager (SDM) yn god cymhwysiad HAL sy'n defnyddio gyrrwr HAL IP Altera FPGA Mailbox Client ar gyfer cychwyn prosesydd. Mae Altera yn argymell y cymhwysiad bootloader hwn wrth ddefnyddio'r fflach QSPI ffurfweddu mewn dyfeisiau sy'n seiliedig ar SDM i gychwyn prosesydd Nios V.
Ar ôl ailosod y system, mae prosesydd Nios V yn cychwyn y Bootloader yn gyntaf trwy SDM o gof bach ar y sglodion ac yn gweithredu'r Bootloader trwy SDM i gyfathrebu â'r fflach QSPI ffurfweddiad gan ddefnyddio IP y Cleient Blwch Post.
Mae'r Bootloader trwy SDM yn cyflawni'r tasgau canlynol: · Yn lleoli'r feddalwedd Nios V yn y fflach QSPI cyfluniad. · Yn copïo'r feddalwedd Nios V i'r RAM ar y sglodion neu RAM allanol. · Yn newid gweithrediad y prosesydd i'r feddalwedd Nios V o fewn y RAM ar y sglodion neu
RAM allanol.
Unwaith y bydd y broses wedi'i chwblhau, mae'r Bootloader trwy SDM yn trosglwyddo rheolaeth y rhaglen i'r rhaglen defnyddiwr. Mae Altera yn argymell y trefniadaeth cof fel yr amlinellir yn Trefniadaeth Cof ar gyfer Bootloader trwy SDM.
Ffigur 30. Llwythwr cychwyn trwy Llif Proses SDM

Cyfluniad

Fflach

Meddalwedd Nios V

SDM

Dyfais FPGA sy'n Seiliedig ar SDM

IP Cleient Blwch Post

Logic FPGA Nios V

4 RAM Allanol
Meddalwedd Nios V

Ar-Sglodyn 4

EMIF

HWRDD

Cof Ar-Sglodion

Nios V

Meddalwedd

Llwythwr cychwyn trwy SDM

1. Mae prosesydd Nios V yn rhedeg y Bootloader trwy SDM o'r cof ar y sglodion.
2. Mae'r llwythwr cychwyn drwy SDM yn cyfathrebu â'r fflach ffurfweddu ac yn lleoli'r feddalwedd Nios V.
3. Mae'r llwythwr cychwyn drwy SDM yn copïo'r feddalwedd Nios V o'r Flash Configuration i RAM ar y sglodion / RAM allanol.
4. Mae bootloader trwy SDM yn newid gweithrediad prosesydd Nios V i feddalwedd Nios V yn y RAM ar y sglodion / RAM allanol.

4.4.3. Cymhwysiad Prosesydd Nios V yn cael ei Weithredu yn y Lle o OCRAM
Yn y dull hwn, mae cyfeiriad ailosod prosesydd Nios V wedi'i osodi i gyfeiriad sylfaenol y cof ar y sglodion (OCRAM). Y ffeil ddeuaidd cymhwysiad (.hex) file yn cael ei lwytho i'r OCRAM pan fydd yr FPGA wedi'i ffurfweddu, ar ôl i'r dyluniad caledwedd gael ei lunio yn y feddalwedd Quartus Prime. Unwaith y bydd y prosesydd Nios V yn ailosod, mae'r rhaglen yn dechrau gweithredu ac yn canghennu i'r pwynt mynediad.

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 54

Anfon Adborth

4. Datrysiadau Cyfluniad a Chychwyn Prosesydd Nios V 726952 | 2025.07.16

Nodyn:

· Nid oes angen copïwr cychwyn ar gyfer Gweithredu-yn-Lle o OCRAM oherwydd bod cymhwysiad prosesydd Nios V eisoes ar waith wrth ailosod y system.
· Mae Altera yn argymell galluogi alt_load() ar gyfer y dull cychwyn hwn fel bod y feddalwedd fewnosodedig yn ymddwyn yn union yr un fath wrth ei hailosod heb ailgyflunio delwedd y ddyfais FPGA.
· Rhaid i chi alluogi'r swyddogaeth alt_load() yn y Gosodiadau BSP i gopïo'r adran .rwdata ar ôl ailosod y system. Yn y dull hwn, mae'r gwerthoedd cychwynnol ar gyfer newidynnau wedi'u cychwyn yn cael eu storio ar wahân i'r newidynnau cyfatebol er mwyn osgoi trosysgrifo wrth weithredu'r rhaglen.

4.4.4. Cymhwysiad Prosesydd Nios V yn cael ei Weithredu yn y Lle o TCM
Mae'r dull gweithredu-yn-lle yn gosod cyfeiriad ailosod prosesydd Nios V i gyfeiriad sylfaenol y cof cysylltiedig tynn (TCM). Y ffeil ddeuaidd cymhwysiad (.hex) file yn cael ei lwytho i'r TCM pan fyddwch chi'n ffurfweddu'r FPGA ar ôl i chi lunio'r dyluniad caledwedd yn y feddalwedd Quartus Prime. Unwaith y bydd y prosesydd Nios V yn ailosod, mae'r rhaglen yn dechrau gweithredu ac yn canghennu i'r pwynt mynediad.

Nodyn:

Nid oes angen copïwr cychwyn ar gyfer Gweithredu-yn-Lle o TCM oherwydd bod cymhwysiad prosesydd Nios V eisoes ar waith wrth ailosod y system.

4.5. Cychwyn Prosesydd Nios V o Fflach Ar-Sgip (UFM)

Mae cychwyn a gweithredu meddalwedd prosesydd Nios V o fflach ar sglodion (UFM) ar gael mewn dyfeisiau MAX 10 FPGA. Mae prosesydd Nios V yn cefnogi'r ddau opsiwn cychwyn canlynol gan ddefnyddio Fflach Ar Sglodion o dan y modd Ffurfweddu Mewnol:
· Mae cymhwysiad prosesydd Nios V yn gweithredu yn ei le o Flash Ar-Sgip.
· Mae cymhwysiad prosesydd Nios V yn cael ei gopïo o'r Flash Ar-Sgip i'r RAM gan ddefnyddio copïwr cychwyn.

Tabl 33. Cofion Fflach a Gefnogir gyda'r Opsiynau Cychwyn priodol

Cofion Cychwyn a Gefnogir

Dulliau Cychwyn Nios V

Lleoliad Amser Rhedeg y Cais

Copïwr Boot

Uchafswm o 10 dyfais yn unig (gyda chyfeiriad IP Flash OnChip)

Cymhwysiad prosesydd Nios V yn cael ei weithredu yn y lle o Flash Ar-Sgip
Cymhwysiad prosesydd Nios V wedi'i gopïo o Flash Ar-Sgip i RAM gan ddefnyddio copïwr cychwyn

Fflach Ar-Sglodyn (XIP) + OCRAM/ RAM Allanol (ar gyfer adrannau data ysgrifenadwy)

ffwythiant alt_load()

OCRAM / RAM Allanol

Ailddefnyddio Bootloader trwy GSFI

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 55

4. Datrysiadau Cyfluniad a Chychwyn Prosesydd Nios V 726952 | 2025.07.16

Ffigur 31.

Dylunio, Ffurfweddu, a Llif Cychwyn
Dylunio · Crëwch eich prosiect sy'n seiliedig ar Brosesydd Nios V gan ddefnyddio Dylunydd Platfform. · Sicrhewch fod RAM allanol neu RAM ar-sglodion yn nyluniad y system.

Ffurfweddu a Chrynodeb FPGA
· Gosodwch yr un modd ffurfweddu mewnol yn On-chip Flash IP yn Platform Designer a meddalwedd Quartus Prime. · Gosodwch asiant ailosod prosesydd Nios V i On-chip Flash. · Dewiswch eich dull cychwyn UFM dewisol. · Cynhyrchwch eich dyluniad yn Platform Designer. · Lluniwch eich prosiect ym meddalwedd Quartus Prime.

Prosiect BSP Cymhwysiad Defnyddiwr · Creu prosesydd Nios V HAL BSP yn seiliedig ar .sopcinfo file wedi'i greu gan Ddylunydd Platfform. · Golygu gosodiadau BSP prosesydd Nios V a Sgript Cysylltydd yn y Golygydd BSP. · Cynhyrchu prosiect BSP.
Prosiect AP Cymhwysiad Defnyddiwr · Datblygu cod cymhwysiad prosesydd Nios V. · Llunio cymhwysiad prosesydd Nios V a chynhyrchu cymhwysiad prosesydd Nios V (.hex) file. · Ail-grynhoi eich prosiect ym meddalwedd Quartus Prime os ydych chi'n ticio'r opsiwn Cychwyn cynnwys cof yn IP Flash Ar-Sgip Intel FPGA.

Rhaglennu FileTrosi, Lawrlwytho a Rhedeg · Cynhyrchu'r .pof Flash Ar-Sglodyn file gan ddefnyddio Rhaglennu Trosi Filenodwedd s mewn meddalwedd Quartus Prime.
· Rhaglennu'r .pof file i mewn i'ch dyfais MAX 10. · Trowch eich caledwedd yn ôl ac ymlaen.
4.5.1. Disgrifiad o'r Flash Ar-Sglodyn FPGA MAX 10
Mae dyfeisiau FPGA MAX 10 yn cynnwys fflach ar y sglodion sydd wedi'i rannu'n ddwy ran: · Cof Fflach Cyfluniad (CFM) — yn storio'r data cyfluniad caledwedd ar gyfer
Uchafswm o 10 FPGA. · Cof Fflach Defnyddiwr (UFM) — yn storio data'r defnyddiwr neu gymwysiadau meddalwedd.
Mae pensaernïaeth UFM dyfais MAX 10 yn gyfuniad o IPs meddal a chaled. Dim ond trwy ddefnyddio'r On-Chip Flash IP Core yn y feddalwedd Quartus Prime y gallwch gael mynediad i'r UFM.
Mae craidd IP Flash ar y sglodion yn cefnogi'r nodweddion canlynol: · Mynediad darllen neu ysgrifennu i sectorau UFM a CFM (os ydynt wedi'u galluogi yn y Dylunydd Platfform)
gan ddefnyddio rhyngwyneb caethwas data a rheoli Avalon MM. · Yn cefnogi dileu tudalen, dileu sector ac ysgrifennu sector. · Model efelychu ar gyfer mynediad darllen/ysgrifennu UFM gan ddefnyddio amrywiol offer efelychu EDA.

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 56

Anfon Adborth

4. Datrysiadau Cyfluniad a Chychwyn Prosesydd Nios V 726952 | 2025.07.16

Tabl 34. Rhanbarthau Fflach Ar-sglodion mewn MAX 10 Dyfais FPGA

Rhanbarthau Flash

Ymarferoldeb

Cof Fflach Cyfluniad (sectorau CFM0-2)

Cyfluniad FPGA file storfa

Cof Fflach Defnyddiwr (sectorau UFM0-1)

Cymhwysiad prosesydd Nios V a data defnyddwyr

Mae dyfeisiau FPGA MAX 10 yn cefnogi sawl modd ffurfweddu ac mae rhai o'r moddau hyn yn caniatáu defnyddio CFM1 a CFM2 fel rhanbarth UFM ychwanegol. Mae'r tabl canlynol yn dangos lleoliad storio delweddau ffurfweddu'r FPGA yn seiliedig ar foddau ffurfweddu'r MAX 10 FPGA.

Tabl 35. Lleoliad Storio Delweddau Ffurfweddu FPGA

Modd Ffurfweddu Delweddau cywasgedig deuol

Delwedd Gywasgedig CFM2 2

CFM1

Delwedd Gywasgedig CFM0 1

Delwedd sengl heb ei chywasgu

UFM Rhithwir

Delwedd heb ei chywasgu

Delwedd sengl heb ei chywasgu gyda Chychwyn Cof

Delwedd heb ei chywasgu (gyda chynnwys cof ar y sglodion wedi'i gychwyn ymlaen llaw)

Delwedd gywasgedig sengl gyda Chychwyn Cof Delwedd gywasgedig (gyda chynnwys cof ar y sglodion wedi'i gychwyn ymlaen llaw)

Delwedd gywasgedig sengl

UFM Rhithwir

Delwedd Gywasgedig

Rhaid i chi ddefnyddio craidd IP Flash On-chip i gael mynediad at y cof fflach mewn MAX 10 FPGA. Gallwch chi greu a chysylltu IP Flash On-chip â meddalwedd Quartus Prime. Mae prosesydd craidd meddal Nios V yn defnyddio rhyng-gysylltiadau Platform Designer i gyfathrebu â IP Flash On-chip.
Ffigur 32. Cysylltiad rhwng IP Flash Ar-sglodion a Phrosesydd Nios V

Nodyn:

Gwnewch yn siŵr bod porthladd csr y Flash ar y sglodion wedi'i gysylltu â data_manager prosesydd Nios V i alluogi'r prosesydd i reoli gweithrediadau ysgrifennu a dileu.
Gall craidd IP Flash Ar-sglodion ddarparu mynediad i bum sector fflach – UFM0, UFM1, CFM0, CFM1, a CFM2.
Gwybodaeth bwysig am y sectorau UFM a CFM.: · Bwriedir sectorau CFM ar gyfer storio data ffurfweddu (ffrwd bit) (*.pof).
· Gellir storio data defnyddwyr yn y sectorau UFM a gellir ei guddio, os dewisir y gosodiadau cywir yn yr offeryn Dylunydd Platfform.
· Nid oes gan rai dyfeisiau sector UFM1. Gallwch gyfeirio at y tabl: Maint Sector UFM a CFM ar gyfer y sectorau sydd ar gael ym mhob dyfais MAX 10 FPGA unigol.

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 57

4. Datrysiadau Cyfluniad a Chychwyn Prosesydd Nios V 726952 | 2025.07.16

· Gallwch ffurfweddu CFM2 fel UFM rhithwir drwy ddewis y modd ffurfweddu Delwedd Heb ei Gywasgu Sengl.
· Gallwch ffurfweddu CFM2 a CFM1 fel UFM rhithwir drwy ddewis y modd ffurfweddu Delwedd Heb ei Gywasgu Sengl.
· Mae maint pob sector yn amrywio yn ôl y dyfeisiau MAX 10 FPGA a ddewisir.

Tabl 36 .

Maint y Sector UFM a CFM
Mae'r tabl hwn yn rhestru dimensiynau'r araeau UFM a CFM.

Dyfais

Tudalennau fesul Sector

UFM1 UFM0 CFM2 CFM1 CFM0

Maint y Dudalen (Kbit)

Defnyddiwr Uchaf
Maint Cof Fflach (Kbit) (3)

Cyfanswm Maint Cof Ffurfweddu (Kbit)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

Maint OCRAM (Kbit)
108 189 378 549 675 1260 1638

Gwybodaeth Gysylltiedig · Canllaw Defnyddiwr Ffurfweddu FPGA MAX 10 · Canllaw Defnyddiwr Cof Fflach Defnyddiwr Altera MAX 10

4.5.2. Cymhwysiad Prosesydd Nios V yn cael ei Weithredu yn y Lle o UFM

Mae'r ateb Execute-In-Place from UFM yn addas ar gyfer cymwysiadau prosesydd Nios V sydd angen defnydd cof ar y sglodion cyfyngedig. Mae'r ffwythiant alt_load() yn gweithredu fel copïwr cychwyn bach sy'n copïo'r adrannau data (.rodata, .rwdata, neu .exceptions) o gof cychwyn i RAM yn seiliedig ar y gosodiadau BSP. Yr adran cod (.text),
sy'n adran darllen yn unig, yn aros yn rhanbarth cof fflach ar y sglodion MAX 10. Mae'r gosodiad hwn yn lleihau'r defnydd o RAM ond gall gyfyngu ar berfformiad gweithredu cod gan fod mynediad i'r cof fflach yn arafach na'r RAM ar y sglodion.

Mae cymhwysiad prosesydd Nios V wedi'i raglennu i'r sector UFM. Mae fector ailosod prosesydd Nios V yn pwyntio at gyfeiriad sylfaen yr UFM i weithredu cod o'r UFM ar ôl i'r system ailosod.

Os ydych chi'n defnyddio'r dadfygiwr lefel ffynhonnell i ddadfygio'ch cymhwysiad, rhaid i chi ddefnyddio torbwynt caledwedd. Mae hyn oherwydd nad yw'r UFM yn cefnogi mynediad cof ar hap, sy'n angenrheidiol ar gyfer dadfygio torbwynt meddal.

Nodyn:

Ni allwch ddileu na ysgrifennu UFM wrth berfformio gweithredu-yn-lle yn y MAX 10. Newidiwch i ddull copïwr cychwyn os oes angen i chi ddileu neu ysgrifennu'r UFM.

(3) Y gwerth mwyaf posibl, sy'n dibynnu ar y modd ffurfweddu a ddewiswch.

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 58

Anfon Adborth

4. Datrysiadau Cyfluniad a Chychwyn Prosesydd Nios V 726952 | 2025.07.16

Ffigur 33. Cymhwysiad Prosesydd Nios V XIP o UFM

Uchafswm o 10 Dyfais

.POF
Caledwedd Nios V .SOF
Meddalwedd Nios V .HEX

Rhaglennydd Quartus

Fflach Ar-Sglodyn

CFM

Caledwedd Nios V

UFM

Meddalwedd Nios V

Ffurfweddiad Mewnol

IP Fflach Ar-Sglodyn

Rhesymeg FPGA
Prosesydd Nios V

RAM Ar Sglodion

Allanol

HWRDD

EMIF

4.5.2.1. Llif Dylunio Caledwedd
Mae'r adran ganlynol yn disgrifio dull cam wrth gam ar gyfer adeiladu system gychwynadwy ar gyfer cymhwysiad prosesydd Nios V o On-Chip Flash. Yr exampMae'r llun isod wedi'i adeiladu gan ddefnyddio dyfais MAX 10.
Gosodiadau Cydran IP
1. Crëwch eich prosiect prosesydd Nios V gan ddefnyddio Quartus Prime a Platform Designer. 2. Gwnewch yn siŵr bod RAM allanol neu Gof Ar-Sglodyn (OCRAM) wedi'i ychwanegu at eich Platfform
System ddylunydd.

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 59

4. Datrysiadau Cyfluniad a Chychwyn Prosesydd Nios V 726952 | 2025.07.16
Ffigur 34. ExampCysylltiadau IP yn y Dylunydd Platfform ar gyfer Cychwyn Nios V o OnChip Flash (UFM)

3. Yn y golygydd paramedr IP Flash Ar-Sglodyn, gosodwch y Modd Ffurfweddu i un o'r canlynol, yn ôl eich dewis dylunio: · Delwedd Heb ei Gywasgu Sengl · Delwedd Gywasgedig Sengl · Delwedd Heb ei Gywasgu gydag Ymgychwyn Cof · Delwedd Gywasgedig Sengl gydag Ymgychwyn Cof
Am ragor o wybodaeth am Ddelweddau Cywasgedig Deuol, cyfeiriwch at y Canllaw Defnyddiwr Ffurfweddu FPGA MAX 10 – Uwchraddio System o Bell.

Nodyn:

Rhaid i chi aseinio Mynediad Cudd i bob rhanbarth CFM yn y Cyfeiriad IP Fflach Ar-Sgip.

Ffigur 35. Dewis Modd Ffurfweddu yn y Golygydd Paramedr Fflach Ar-Sglodyn

Gosodiadau IP Fflach Ar y Sglodion – Cychwyn UFM Gallwch ddewis un o'r dulliau canlynol yn ôl eich dewis:

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 60

Anfon Adborth

4. Datrysiadau Cyfluniad a Chychwyn Prosesydd Nios V 726952 | 2025.07.16

Nodyn:

Mae'r camau yn yr is-benodau dilynol (Llif Dylunio Meddalwedd a Rhaglennu) yn dibynnu ar y dewis a wnewch yma.

· Dull 1: Cychwyn y data UFM yn y SOF yn ystod y crynhoad
Mae Quartus Prime yn cynnwys y data cychwyn UFM yn y SOF yn ystod y crynhoad. Mae angen ailgrynhoi SOF os oes newidiadau yn y data UFM.
1. Ticiwch Gychwyn cynnwys fflach a Galluogi cychwyniad nad yw'n ddiofyn file.

Ffigur 36. Cychwyn Cynnwys Flash a Galluogi Cychwyn An-ddiofyn File

2. Nodwch lwybr y ffeil .hex a gynhyrchwyd file (o'r gorchymyn elf2hex) yn yr hecs neu'r mif a grëwyd gan y defnyddiwr file.
Ffigur 37. Ychwanegu'r .hex File Llwybr

· Dull 2: Cyfuno data UFM â SOF wedi'i lunio yn ystod cynhyrchu POF
Mae data UFM yn cael ei gyfuno â'r SOF a luniwyd wrth drosi rhaglennu files. Nid oes angen i chi ail-grynhoi'r SOF, hyd yn oed os yw data'r UFM yn newid. Yn ystod y datblygiad, nid oes rhaid i chi ail-grynhoi SOF files ar gyfer newidiadau yn y rhaglen. Mae Alterare yn argymell y dull hwn ar gyfer datblygwyr rhaglenni.
1. Dad-diciwch Gychwyn cynnwys fflach..
Ffigur 38. Cychwyn Cynnwys Flash gyda Chychwyn An-ddiofyn File

Ailosod Gosodiadau Asiant ar gyfer y Dull Gweithredu yn y Lle ar gyfer Prosesydd Nios V
1. Yn y golygydd paramedr prosesydd Nios V, gosodwch yr Asiant Ailosod i Fflach Ar-Sglodyn.
Ffigur 39. Gosodiadau Golygydd Paramedr Prosesydd Nios V gyda'r Asiant Ailosod wedi'i osod i Fflach Ar y Sglodion

2. Cliciwch Cynhyrchu HDL pan fydd y blwch deialog Cynhyrchu yn ymddangos. 3. Nodwch yr allbwn file opsiynau cynhyrchu a chliciwch ar Gynhyrchu.

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 61

4. Datrysiadau Cyfluniad a Chychwyn Prosesydd Nios V 726952 | 2025.07.16
Quartus Prime Software Settings 1. In the Quartus Prime software, click Assignments Device Device and Pin
Options Configuration. Set the Configuration mode according to the setting in On-Chip Flash IP. Figure 40. Configuration Mode Selection in Quartus Prime Software

2. Cliciwch Iawn i adael y ffenestr Dewisiadau Dyfais a Phin,
3. Cliciwch Iawn i adael y ffenestr Dyfais.
4. Click Processing Start Compilation to compile your project and generate the .sof file.

Nodyn:

Os yw'r gosodiad modd ffurfweddu ym meddalwedd Quartus Prime a golygydd paramedr Dylunydd Platfform yn wahanol, mae prosiect Quartus Prime yn methu gyda'r neges gwall ganlynol.

Ffigur 41.

Neges Gwall ar gyfer Gwall Gosod Modd Ffurfweddu Gwahanol (14740): Nid yw'r modd ffurfweddu ar atom “q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block” yn cyd-fynd â gosodiad y prosiect. Diweddarwch ac ail-greuwch y system Qsys i gyd-fynd â gosodiad y prosiect.

Gwybodaeth Gysylltiedig Canllaw Defnyddiwr Ffurfweddu MAX 10 FPGA

4.5.2.2. Llif Dylunio Meddalwedd
Mae'r adran hon yn darparu'r llif dylunio i gynhyrchu ac adeiladu prosiect meddalwedd prosesydd Nios V. Er mwyn sicrhau llif adeiladu symlach, fe'ch anogir i greu coeden gyfeiriadur debyg yn eich prosiect dylunio. Mae'r llif dylunio meddalwedd canlynol yn seiliedig ar y goeden gyfeiriadur hon.
I greu coeden cyfeiriadur y prosiect meddalwedd, dilynwch y camau hyn: 1. Yn eich ffolder prosiect dylunio, crëwch ffolder o'r enw meddalwedd. 2. Yn y ffolder meddalwedd, crëwch ddau ffolder o'r enw hal_app a hal_bsp.
Ffigur 42. Coeden Cyfeiriadur Prosiect Meddalwedd

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 62

Anfon Adborth

4. Datrysiadau Cyfluniad a Chychwyn Prosesydd Nios V 726952 | 2025.07.16
Creu'r Prosiect BSP Cais
I lansio'r Golygydd BSP, dilynwch y camau hyn: 1. Rhowch y Gragen Gorchymyn Nios V i mewn. 2. Galwch y Golygydd BSP gyda'r gorchymyn niosv-bsp-editor. 3. Yn y Golygydd BSP, cliciwch File BSP newydd i gychwyn eich prosiect BSP. 4. Ffurfweddwch y gosodiadau canlynol:
· Gwybodaeth SOPC File enw: Darparwch y SOPCINFO file (.sopcinfo). · Enw'r CPU: Dewiswch brosesydd Nios V. · System weithredu: Dewiswch system weithredu'r prosesydd Nios V. · Fersiwn: Gadewch fel y rhagosodyn. · Cyfeiriadur targed BSP: Dewiswch lwybr cyfeiriadur y prosiect BSP. Gallwch
gosodwch ef ymlaen llaw yn /software/hal_bsp drwy alluogi Defnyddio lleoliadau diofyn. · Gosodiadau BSP File enw: Teipiwch enw'r Gosodiadau BSP File. · Additional Tcl scripts: Provide a BSP Tcl script by enabling Enable Additional Tcl script. 5. Click OK.
Figure 43. Configure New BSP

Configuring the BSP Editor and Generating the BSP Project
You can define the processor’s exception vector either in On-Chip Memory (OCRAM) or On-Chip Flash based on your design preference. Setting the exception vector memory to OCRAM/External RAM is recommended to make the interrupt processing faster. 1. Go to Main Settings Advanced hal.linker. 2. If you select On-Chip Flash as exception vector,
a. Enable the following settings:

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 63

4. Datrysiadau Cyfluniad a Chychwyn Prosesydd Nios V 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Figure 44. Advanced.hal.linker Settings

b. Click on the Linker Script tab in the BSP Editor. c. Set the .exceptions and .text regions in the Linker Section Name to
On-Chip Flash. d. Set the rest of the regions in the Linker Section Name list to the On-Chip
Memory (OCRAM) or external RAM.
Figure 45. Linker Region Settings (Exception Vector Memory: On-Chip Flash)

3. If you select OCRAM/External RAM as exception vector, a. Enable the following settings: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Figure 46. Linker Region Settings (Exception Vector Memory: OCRAM/External RAM)

b. Click on the Linker Script tab in the BSP Editor.
c. Set the.text regions in the Linker Section Name to On-Chip Flash.
d. Set the rest of the regions in the Linker Section Name list to the On-Chip Memory (OCRAM) or external RAM.

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 64

Anfon Adborth

4. Datrysiadau Cyfluniad a Chychwyn Prosesydd Nios V 726952 | 2025.07.16
Figure 47. Linker Region Settings (Exception Vector Memory: OCRAM)
4. Click Generate to generate the BSP project. Generating the User Application Project File 1. Navigate to the software/hal_app folder and create your application source
code. 2. Launch the Nios V Command Shell. 3. Execute the command below to generate the application CMakeLists.txt.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/<user application>
Building the User Application Project You can choose to build the user application project using Ashling RiscFree IDE for Altera FPGAs or through the command line interface (CLI). If you prefer using CLI, you can build the user application using the following command: cmake -G “Unix Makefiles” -B software/hal_app/build -S software/hal_app make -C software/hal_app/build
The application (.elf) file is created in software/hal_app/build folder. Generating the HEX File You must generate a .hex file from your application .elf file, so you can create a .pof file suitable for programming the devices. 1. Launch the Nios V Command Shell. 2. For Nios V processor application boot from On-Chip Flash, use the following
command line to convert the ELF to HEX for your application. This command creates the user application (onchip_flash.hex) file. elf2hex software/hal_app/build/<user_application>.elf -o onchip_flash.hex
-b <base address of On-Chip Flash UFM region> -w 8 -e <end address of On-Chip Flash UFM region> 3. Recompile the hardware design if you check Initialize memory content option in On-Chip Flash IP (Method 1). This is to include the software data (.HEX) in the SOF file.

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 65

4. Datrysiadau Cyfluniad a Chychwyn Prosesydd Nios V 726952 | 2025.07.16
4.5.2.3. Programming 1. In Quartus Prime, click File Trosi Rhaglennu Files. 2. Under Output programming file, choose Programmer Object File (.pof) as Programming file type. 3. Set Mode to Internal Configuration.
Figure 48. Convert Programming File Gosodiadau
4. Click Options/Boot info…, the MAX 10 Device Options window appears. 5. Based on the Initialize flash content settings in the On-chip Flash IP, perform
one of the following steps: · If Initialize flash content is checked (Method 1), the UFM initialization data
was included in the SOF duringQuartus Prime compilation. — Select Page_0 for UFM source: option. Click OK and proceed to the
next. Figure 49. Setting Page_0 for UFM Source if Initialize Flash Content is Checked

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 66

Anfon Adborth

4. Datrysiadau Cyfluniad a Chychwyn Prosesydd Nios V 726952 | 2025.07.16
· If Initialize flash content is not checked (Method 2), choose Load memory file for the UFM source option. Browse to the generated On-chip Flash HEX file (onchip_flash.hex) in the File path: and click OK. This step adds UFM data separately to the SOF file during the programming file troedigaeth.
Figure 50. Setting Load Memory File for UFM Source if Initialize Flash Content is Not Checked

6. In the Convert Programming File dialog box, at the Input files to convert section, click Add File… and point to the generated Quartus Prime .sof file.
Figure 51. Input Files to Convert in Convert Programming Files for Single Image Mode

7. Click Generate to create the .pof file. 8. Program the .pof file into your MAX 10 device. 9. Power cycle your hardware.

4.5.3. Nios V Processor Application Copied from UFM to RAM using Boot Copier

Altera recommends this solution for MAX 10 FPGA Nios V processor system designs where multiple iterations of application software development and high system performance are required. The boot copier is located within the UFM at an offset that is the same address as the reset vector. The Nios V application is located next to the boot copier.

For this boot option, the Nios V processor starts executing the boot copier upon system reset to copy the application from the UFM sector to the OCRAM or external RAM. Once copying is complete, the Nios V processor transfers the program control over to the application.

Nodyn:

The applied boot copier is the same as the Bootloader via GSFI.

Anfon Adborth

Llawlyfr Dylunio Prosesydd Mewnosodedig Nios® V 67

4. Datrysiadau Cyfluniad a Chychwyn Prosesydd Nios V 726952 | 2025.07.16

Figure 52. Nios V Application Copied from UFM to RAM using Boot Copier

Uchafswm o 10 Dyfais

.POF
Caledwedd Nios V .SOF
Meddalwedd Nios V .HEX
Bootloader .SREC

Rhaglennydd Quartus

RAM allanol
Meddalwedd Nios V

Fflach Ar-Sglodyn

CFM

Nios V Hardwa

Dogfennau / Adnoddau

altera Nios V Embedded Processor [pdfCanllaw Defnyddiwr
Nios V, Nios V-m, Nios V-g, Nios V-c, Nios V Embedded Processor, Nios V, Embedded Processor, Processor

Cyfeiriadau

Llawlyfr Defnyddiwr

altera Nios V Embedded Processor

Manylebau

Nios V Processor Hardware System Design

Nios V Processor Software System Design

Nios V Processor Configuration and Booting Solutions

Dogfennau / Adnoddau

Cyfeiriadau

Gadael sylw

Canslo ateb