Упутство за коришћење уграђеног процесора altera Nios V

About the Nios® V Embedded Processor
1.1. Altera® FPGA и уграђени процесори прекоview
Алтера FPGA уређаји могу да имплементирају логику која функционише као комплетан микропроцесор, а истовремено пружа многе опције.
Важна разлика између дискретних микропроцесора и Алтера FPGA је у томе што Алтера FPGA структура не садржи логику када се укључи. Nios® V процесор је процесор заштићене интелектуалном својином (IP) заснован на RISC-V спецификацији. Пре него што покренете софтвер на систему заснованом на Nios V процесору, морате конфигурисати Altera FPGA уређај са хардверским дизајном који садржи Nios V процесор. Nios V процесор можете поставити било где на Altera FPGA, у зависности од захтева дизајна.

Да би се ваш Altera® FPGA IP-базирани уграђени систем понашао као дискретни микропроцесорски систем, ваш систем треба да садржи следеће: · AJTAG интерфејс за подршку конфигурације, хардвера и софтвера Алтера FPGA
дебаговање · Механизам за конфигурацију Алтера FPGA при укључивању
Ако ваш систем има ове могућности, можете почети са усавршавањем свог дизајна на основу претходно тестираног дизајна хардвера учитаног у Алтера FPGA. Коришћење Алтера FPGA вам такође омогућава да брзо измените свој дизајн како бисте решили проблеме или додали нове функционалности. Можете лако тестирати ове нове дизајне хардвера реконфигурацијом Алтера FPGA користећи J вашег система.TAG интерфејс.
Тхе ЈTAG Интерфејс подржава развој хардвера и софтвера. Можете обавити следеће задатке користећи JTAG интерфејс: · Конфигуришите Алтера FPGA · Преузмите и отклоните грешке софтвера · Комуницирајте са Алтера FPGA преко UART-сличног интерфејса (JTAG УАРТ
терминал) · Дебаговање хардвера (са уграђеним логичким анализатором Signal Tap) · Програмска флеш меморија
Након што конфигуришете Алтера FPGA са дизајном заснованим на Nios V процесору, ток развоја софтвера је сличан току за дизајн дискретних микроконтролера.

Повезане информације · AN 985: Упутство за коришћење процесора Nios V
Кратки водич за креирање једноставног Nios V процесорског система и покретање апликације Hello World.
© Алтера Корпорација. Алтера, Алтера лого, лого „а“ и други Алтера заштитни знакови су заштитни знакови Алтера Корпорације. Алтера задржава право да мења било које производе и услуге у било ком тренутку без претходне најаве. Алтера не преузима никакву одговорност или обавезе које произилазе из примене или коришћења било које информације, производа или услуге описане овде, осим ако Алтера није изричито другачије писмено сагласна са њом. Купцима Алтере се саветује да набаве најновију верзију спецификација уређаја пре него што се ослоне на било које објављене информације и пре него што наруче производе или услуге. *Друга имена и брендови могу се сматрати власништвом других.

1. О уграђеном процесору Nios® V 726952 | 2025.07.16
· Референтни приручник за процесор Nios V Пружа информације о тестовима перформанси процесора Nios V, архитектури процесора, програмском моделу и имплементацији језгра.
· Упутство за коришћење IP уграђених периферних уређаја · Приручник за програмере софтвера за Nios V процесор

Описује развојно окружење за Nios V процесор, доступне алате и процес изградње софтвера за рад на Nios V процесору. · Ashling* RiscFree* интегрисано развојно окружење (IDE) за Altera FPGAs. Кориснички водич описује RiscFree* интегрисано развојно окружење (IDE) за Altera FPGAs са Arm*-базираним HPS-ом и Nios V језгром. · Nios V процесор. Белешке о издању Altera FPGA IP.
1.2. Куартус® Приме софтверска подршка
Процес израде процесора Nios V је другачији за софтвер Quartus® Prime Pro Edition и софтвер Quartus Prime Standard Edition. За више информација о разликама погледајте AN 980: Подршка за софтвер Quartus Prime за процесор Nios V.
Повезане информације AN 980: Подршка за софтвер Quartus Prime процесор Nios V
1.3. Лиценцирање процесора Nios V
Свака варијанта Nios V процесора има свој лиценцни кључ. Када набавите лиценцни кључ, можете га користити за све Nios V пројекте процесора до датума истека. Можете набавити Nios V процесор Altera FPGA IP лиценце без икаквих трошкова.
Листа лиценцних кључева за процесор Nios V доступна је у Altera FPGA центру за самостално лиценцирање. Кликните на картицу Региструј се за евалуацију или Бесплатна лиценца и изаберите одговарајуће опције да бисте послали захтев.
Слика 1. Центар за самостално лиценцирање Altera FPGA

Са лиценцним кључевима можете:
Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 7

1. О уграђеном процесору Nios® V 726952 | 2025.07.16
· Имплементирајте Nios V процесор у вашем систему. · Симулирајте понашање Nios V процесорског система. · Проверите функционалност дизајна, као што су величина и брзина. · Генеришите програмирање уређаја fileс. · Програмирајте уређај и верификујте дизајн у хардверу.
Није вам потребна лиценца за развој софтвера у Ashling* RiscFree* IDE-у за Altera FPGA.
Повезане информације · Центар за самостално лиценцирање FPGA компаније Altera
За више информација о добијању лиценцних кључева за Nios V процесор Altera FPGA IP. · Инсталација и лиценцирање Altera FPGA софтвера За више информација о лиценцирању Altera FPGA софтвера и подешавању фиксне лиценце и мрежног сервера лиценци.
1.4. Дизајн уграђених система
Следећа слика илуструје поједностављени ток пројектовања система заснованог на Nios V процесору, укључујући развој хардвера и софтвера.

Приручник за пројектовање уграђених процесора Nios® V 8

Пошаљите повратне информације

1. О уграђеном процесору Nios® V 726952 | 2025.07.16

Слика 2.

Ток дизајна система процесора Nios V
Системски концепт

Анализирајте системске захтеве

Ниос® В
Језгра процесора и стандардне компоненте

Дефинишите и генеришите систем у
Платформ Десигнер

Ток хардвера: Интеграција и компајлирање пројекта Intel Quartus Prime

Ток софтвера: Развој и израда софтвера за предлоге Nios V

Ток хардвера: Преузмите FPGA дизајн
до циљне табле

Ток софтвера: Тестирање и дебаговање софтвера процесора Nios V

Да ли софтвер испуњава спецификације?
Да
Хардвер Не Испуњава спецификације? Да
Систем је завршен

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 9

726952 | 2025.07.16 Пошаљи повратну информацију

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime

Слика 3.

Следећи дијаграм илуструје типичан дизајн хардвера процесора Nios V. Ток дизајна хардвера система процесора Nios V

Почни

Nios V језгра и стандардне компоненте

Користите Platform Designer за дизајнирање система базираног на Nios V
Генерисање дизајна платформе

Интегришите систем за дизајнирање платформи са пројектом Intel Quartus Prime
Доделите локације пинова, временске захтеве и друга ограничења дизајна
Компајлирајте хардвер за циљни уређај у Intel Quartus Prime-у

Спремно за преузимање
2.1. Креирање дизајна система процесора Nios V помоћу Platform Designer-а
Софтвер Quartus Prime укључује алатку за системску интеграцију Platform Designer која поједностављује задатак дефинисања и интеграције IP језгра Nios V процесора и других IP адреса у дизајн Altera FPGA система. Platform Designer аутоматски креира логику међусобног повезивања из наведене повезаности високог нивоа. Аутоматизација међусобног повезивања елиминише дуготрајан задатак специфицирања HDL веза на нивоу система.
© Алтера Корпорација. Алтера, Алтера лого, лого „а“ и други Алтера заштитни знакови су заштитни знакови Алтера Корпорације. Алтера задржава право да мења било које производе и услуге у било ком тренутку без претходне најаве. Алтера не преузима никакву одговорност или обавезе које произилазе из примене или коришћења било које информације, производа или услуге описане овде, осим ако Алтера није изричито другачије писмено сагласна са њом. Купцима Алтере се саветује да набаве најновију верзију спецификација уређаја пре него што се ослоне на било које објављене информације и пре него што наруче производе или услуге. *Друга имена и брендови могу се сматрати власништвом других.

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime
726952 | 2025.07.16

Након анализе хардверских захтева система, користите Quartus Prime да бисте одредили језгро процесора Nios V, меморију и друге компоненте које су потребне вашем систему. Дизајнер платформе аутоматски генерише логику међусобног повезивања како би интегрисао компоненте у хардверски систем.

2.1.1. Инстанцирање Nios V процесора Altera FPGA IP

You can instantiate any of the processor IP cores in Platform Designer IP Catalog Processors and Peripherals Embedded Processors.

IP језгро сваког процесора подржава различите опције конфигурације на основу своје јединствене архитектуре. Можете дефинисати ове конфигурације како би боље одговарале вашим потребама дизајна.

Табела 1.

Опције конфигурације за све варијанте језгра

Опције конфигурације

Ниос В/ц процесор

Ниос В/м процесор

Захтев за ресетовање коришћења отклањања грешака

—

Замке, изузеци и прекиди

ЦПУ Арцхитецтуре

ЕЦЦ

Кеш меморије, периферни региони и ТЦМ-ови

—

Прилагођена упутства

—

Закључавање корака

—

Ниос В/г процесор

2.1.1.1. Инстанцирање Nios V/c компактног микроконтролера Altera FPGA IP Слика 4. Nios V/c компактни микроконтролер Altera FPGA IP

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 11

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime
726952 | 2025.07.16

2.1.1.1.1. Картица Архитектура процесора

Табела 2.

Картица архитектуре процесора

Феатуре

Опис

Омогући Авалон® интерфејс Омогућава Авалон интерфејс за менаџер инструкција и менаџер података. Ако је онемогућено, систем користи AXI4-Lite интерфејс.

Вредност друштвено одговорног пословања компаније mhartid

· Неважећа IP опција. · Не користите mhartid CSR вредност у Nios V/c процесору.

2.1.1.1.2. Користите картицу Захтев за ресетовање

Табела 3.

Користи параметре картице захтева за ресетовање

Користите картицу Захтев за ресетовање

Опис

Додај интерфејс захтева за ресетовање

· Омогућите ову опцију да бисте открили локалне портове за ресетовање где локални мастер може да је користи за ресетовање Nios V процесора без утицаја на друге компоненте у Nios V процесорском систему.
· Интерфејс за ресетовање се састоји од улазног сигнала resetreq и излазног сигнала ack.
· Можете захтевати ресетовање језгра процесора Nios V потврђивањем сигнала resetreq.
· Сигнал resetreq мора остати активан док процесор не потврди сигнал потврде (ACK). Ако сигнал не остане активан, процесор може бити у недетерминистичком стању.
· Nios V процесор одговара да је ресетовање успешно потврђивањем ack сигнала.
· Након што се процесор успешно ресетује, потврда ack сигнала може се дешавати више пута периодично док се не деактивира resetreq сигнал.

2.1.1.1.3. Картица Замке, изузеци и прекиди

Табела 4.

Параметри картице Замке, изузеци и прекиди

Замке, изузеци и прекиди

Опис

Ресетуј агента

Ресет Оффсет

Напомена:

Дизајнер платформе пружа опцију „Апсолутно“, која вам омогућава да наведете апсолутну адресу у „Померању ресетовања“. Користите ову опцију када се меморија која чува вектор ресетовања налази ван процесорског система и подсистема.

Приручник за пројектовање уграђених процесора Nios® V 12

Пошаљите повратне информације

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime
726952 | 2025.07.16

2.1.1.1.4. Картица ECC

Табела 5.

ECC картица

ЕЦЦ

Омогући откривање грешака и извештавање о статусу

Опис
· Омогућите ову опцију да бисте применили ECC функцију за интерне RAM блокове процесора Nios V. · ECC функције детектују грешке до 2 бита и реагују на основу следећег понашања:
— Ако је у питању исправљива грешка од 1 бита, процесор наставља са радом након исправљања грешке у процесорском цевоводу. Међутим, исправка се не одражава у изворним меморијама.
— Ако је грешка неисправљива, процесор наставља да ради без њеног исправљања у процесорском цевоводу и изворним меморијама, што може довести до тога да процесор уђе у недетерминистичко стање.

2.1.1.2. Инстанцирање Nios V/m микроконтролера Altera FPGA IP Слика 5. Nios V/m микроконтролер Altera FPGA IP

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 13

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime
726952 | 2025.07.16

2.1.1.2.1. Картица за отклањање грешака

Табела 6.

Параметри картице за отклањање грешака

Картица за отклањање грешака

Опис

Омогући отклањање грешака
Омогући ресетовање из модула за отклањање грешака

· Омогућите ову опцију да бисте додали ЈTAG циљни модул за повезивање са процесором Nios V. · JTAG Модул за циљну везу омогућава повезивање са Nios V процесором преко
JTAG Пинови интерфејса FPGA. · Веза пружа следеће основне могућности:
— Покретање и заустављање Nios V процесора — Преглед и уређивање регистара и меморије. — Преузмите Nios V апликацију .elf file у меморију процесора током извршавања преко
niosv-download. — Отклањање грешака у апликацији која се покреће на Nios V процесору · Повежите порт dm_agent са инструкцијском и преносном магистралом процесора. Уверите се да је основна адреса између обе магистрале иста.
· Омогућите ову опцију да бисте открили портове dbg_reset_out и ndm_reset_in. · JTAG дебагер или команда niosv-download -r покрећу dbg_reset_out, која
омогућава Nios V процесору да ресетује системске периферне уређаје који се повезују на овај порт. · Морате повезати dbg_reset_out интерфејс са ndm_reset_in уместо ресетовања
интерфејс за покретање ресетовања на језгро процесора и модул тајмера. Не смете повезивати интерфејс dbg_reset_out са интерфејсом за ресетовање да бисте спречили неодређено понашање.

2.1.1.2.2. Користите картицу Захтев за ресетовање

Табела 7.

Користи параметре картице захтева за ресетовање

Користите картицу Захтев за ресетовање

Опис

Додај интерфејс захтева за ресетовање

· Омогућите ову опцију да бисте открили локалне портове за ресетовање где локални мастер може да је користи за ресетовање Nios V процесора без утицаја на друге компоненте у Nios V процесорском систему.
· Интерфејс за ресетовање се састоји од улазног сигнала resetreq и излазног сигнала ack.
· Можете захтевати ресетовање језгра процесора Nios V потврђивањем сигнала resetreq.
· Сигнал resetreq мора остати активан док процесор не потврди сигнал потврде (ACK). Ако сигнал не остане активан, процесор може бити у недетерминистичком стању.
· Потврђивање сигнала resetreq у режиму дебаговања нема утицаја на стање процесора.
· Nios V процесор одговара да је ресетовање успешно потврђивањем ack сигнала.
· Након што се процесор успешно ресетује, потврда ack сигнала може се дешавати више пута периодично док се не деактивира resetreq сигнал.

2.1.1.2.3. Картица Замке, изузеци и прекиди

Табела 8.

Картица Замке, изузеци и прекиди

Опис

Ресетуј агента

Ресетуј режим прекида померања

· Одређује помак вектора ресетовања у односу на основну адресу изабраног агента за ресетовање. · Дизајнер платформе аутоматски обезбеђује подразумевану вредност за помак ресетовања.
Наведите тип контролера прекида, било да је директан или векторски. Напомена: Nios V/m процесор без конвејнерске обраде не подржава векторске прекиде.
Стога, избегавајте коришћење векторског режима прекида када је процесор у неконвејлерском режиму.

Приручник за пројектовање уграђених процесора Nios® V 14

Пошаљите повратне информације

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime
726952 | 2025.07.16

Напомена:

2.1.1.2.4. Архитектура процесора

Табела 9.

Параметри картице архитектуре процесора

ЦПУ Арцхитецтуре

Опис

Омогући цевовод у процесору

· Омогућите ову опцију да бисте инстанцирали Nios V/m процесор са конвејером. — IPC је већи по цену веће логичке површине и ниже Fmax фреквенције.
· Онемогућите ову опцију да бисте инстанцирали неконвејлерски Nios V/m процесор. — Има сличне перформансе језгра као Nios V/c процесор. — Подржава могућност отклањања грешака и прекида — Мања логичка површина и већа Fmax фреквенција по цену нижег IPC-а.

Омогући Авалон интерфејс

Омогућава Авалон интерфејс за менаџер инструкција и менаџер података. Ако је онемогућено, систем користи AXI4-Lite интерфејс.

Вредност друштвено одговорног пословања компаније mhartid

· Вредност регистра Hart ID (mhartid) је подразумевано 0. · Доделите вредност између 0 и 4094. · Компатибилно са Altera FPGA Avalon Mutex Core HAL API.

Повезане информације Кориснички водич за уграђене периферне IP уређаје – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. Картица ECC
Табела 10. Картица ECC
ECC омогућава откривање грешака и извештавање о статусу

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 15

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime
726952 | 2025.07.16
2.1.1.3. Инстанцирање Nios V/g процесора опште намене Altera FPGA IP
Слика 6. Nios V/g процесор опште намене Altera FPGA IP – 1. део

Слика 7.

Nios V/g процесор опште намене Altera FPGA IP – 2. део (Искључивање и омогућавање контролера прекида на нивоу језгра)

Приручник за пројектовање уграђених процесора Nios® V 16

Пошаљите повратне информације

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime
726952 | 2025.07.16

Слика 8.

Nios V/g процесор опште намене Altera FPGA IP – 2. део (Укључивање и омогућавање контролера прекида на нивоу језгра)

Слика 9. Nios V/g процесор опште намене Altera FPGA IP – 3. део

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 17

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime
726952 | 2025.07.16
Слика 10. Nios V/g процесор опште намене Altera FPGA IP – 4. део

2.1.1.3.1. Архитектура процесора

Табела 11. Параметри архитектуре процесора

Картица архитектуре процесора Омогући јединицу са покретним зарезом

Опис Омогућите ову опцију да бисте додали јединицу са покретним зарезом („F“ екстензија) у језгро процесора.

Омогући предвиђање грана

Омогућите статичко предвиђање гранања (уназад заузето и напред не заузето) за инструкције гранања.

Вредност друштвено одговорног пословања компаније mhartid

Онемогућите FSQRT и FDIV инструкције за FPU

· Уклоните операције квадратног корена са покретним зарезом (FSQRT) и дељења са покретним зарезом (FDIV) у FPU.
· Примени софтверску емулацију на обе инструкције током извршавања.

Повезане информације Кориснички водич за уграђене периферне IP уређаје – Intel FPGA Avalon® Mutex Core

Приручник за пројектовање уграђених процесора Nios® V 18

Пошаљите повратне информације

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime
726952 | 2025.07.16

2.1.1.3.2. Картица за отклањање грешака

Табела 12. Параметри картице за отклањање грешака

Картица за отклањање грешака

Опис

Омогући отклањање грешака
Омогући ресетовање из модула за отклањање грешака

2.1.1.3.3. Картица „Закључавање корака“ Табела 13. Картица „Закључавање корака“
Параметри Омогући закључавање Подразумевани период временског ограничења Омогући продужени интерфејс за ресетовање

Опис · Омогућите двојезгарни Lockstep систем. · Подразумевана вредност програмабилног тајмаута при изласку из ресетовања (између 0 и 255). · Омогућите опциони проширени интерфејс за ресетовање за проширену контролу ресетовања. · Када је онемогућено, fRSmartComp имплементира основну контролу ресетовања.

2.1.1.3.4. Користите картицу Захтев за ресетовање

Табела 14. Користите параметар картице захтева за ресетовање

Користите картицу Захтев за ресетовање

Опис

Додај интерфејс захтева за ресетовање

· Омогућите ову опцију да бисте открили локалне портове за ресетовање где локални мастер може да је користи за ресетовање Nios V процесора без утицаја на друге компоненте у Nios V процесорском систему.
· Интерфејс за ресетовање се састоји од улазног сигнала resetreq и излазног сигнала ack.
· Можете захтевати ресетовање језгра процесора Nios V потврђивањем сигнала resetreq.
· Сигнал resetreq мора остати активан док процесор не потврди сигнал потврде (ACK). Ако сигнал не остане активан, процесор може бити у недетерминистичком стању.
· Потврђивање сигнала resetreq у режиму дебаговања нема утицаја на стање процесора.
· Nios V процесор одговара да је ресетовање успешно потврђивањем ack сигнала.
· Након што се процесор успешно ресетује, потврда ack сигнала може се дешавати више пута периодично док се не деактивира resetreq сигнал.

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 19

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime
726952 | 2025.07.16

2.1.1.3.5. Картица Замке, изузеци и прекиди

Табела 15.

Картица „Замке, изузеци и прекиди“ када је опција „Омогући контролер прекида на нивоу језгра“ искључена

Картица Замке, изузеци и прекиди
Ресетуј агента

Опис
· Меморија која садржи вектор ресетовања (адреса ресетовања процесора Nios V) где се налази код за ресетовање.
· Можете одабрати било који меморијски модул повезан са главним уређајем за инструкције Nios V процесора и који подржава ток покретања Nios V процесора као агент за ресетовање.

Ресет Оффсет

Омогући контролер прекида на нивоу језгра (CLIC)

· Омогућите CLIC да подржи превентивне прекиде и подесиве услове за окидање прекида.
· Када је омогућено, можете конфигурисати број прекида платформе, подесити услове окидача и означити неке од прекида као превентивне.

Регистар сенке режима прекида Files

Наведите типове прекида као Директни или Векторски. Омогућите регистар сенке да бисте смањили промену контекста при прекиду.

Табела 16.

Замке, изузеци и прекиди када је укључен контролер прекида на нивоу језгра

Замке, изузеци и прекиди

Описи

Ресетуј агента
Ресет Оффсет
Омогући контролер прекида на нивоу језгра (CLIC)

· Меморија која садржи вектор ресетовања (адреса ресетовања процесора Nios V) где се налази код за ресетовање.
· Можете одабрати било који меморијски модул повезан са главним уређајем за инструкције Nios V процесора и који подржава ток покретања Nios V процесора као агент за ресетовање.
· Одређује помак вектора ресетовања у односу на основну адресу изабраног агента за ресетовање. · Дизајнер платформе аутоматски обезбеђује подразумевану вредност за помак ресетовања.
· Омогућите CLIC да подржи превентивне прекиде и подесиве услове за окидање прекида. · Када је омогућено, можете конфигурисати број прекида платформе, подесити услове за окидање,
и означите неке од прекида као превентивне.

Режим прекида

· Наведите типове прекида као Директни, Векторски или CLIC.

Регистар сенки Files

· Омогућите регистар сенке да бисте смањили промену контекста при прекиду.
· Нуди два приступа:
— Број нивоа CLIC прекида
— Број нивоа CLIC прекида – 1: Ова опција је корисна када желите број регистара file копије да би се уклопиле у тачан број блокова М20К или М9К.
· Омогућити процесору Nios V да користи регистар сенке fileкоји смањују трошкове промене контекста приликом прекида.
За више информација о регистру сенки fileс, погледајте референтни приручник за процесор Nios V.

Број извора прекида платформе

· Одређује број прекида платформе између 16 и 2048.
Напомена: CLIC подржава до 2064 улаза за прекиде, а првих 16 улаза за прекиде су такође повезани са основним контролером прекида.

CLIC векторско поравнање табеле

· Аутоматски се одређује на основу броја извора прекида платформе. · Ако користите поравнање које је испод препоручене вредности, CLIC повећава логику
сложеност додавањем додатног сабирача за извршавање векторских прорачуна. · Ако користите поравнање које је испод препоручене вредности, то доводи до повећања
логичка сложеност у CLIC-у.
наставио…

Приручник за пројектовање уграђених процесора Nios® V 20

Пошаљите повратне информације

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime
726952 | 2025.07.16

Замке, изузеци и прекиди
Број нивоа прекида
Број приоритета прекида по нивоу
Конфигуративни поларитет прекида, подршка за прекиде изазване ивицом

Описи
· Одређује број нивоа прекида са додатним нивоом 0 за апликацијски код. Прекиди вишег нивоа могу прекинути (претходно спречити) извршни програм за прекид нижег нивоа.
· Са нивоима прекида који нису нула као јединим опцијама за прекиде, апликациони код је увек на најнижем нивоу 0. Напомена: Конфигурација нивоа и приоритета прекида током извршавања се врши у једном 8-битном регистру. Ако је број нивоа прекида 256, није могуће конфигурисати приоритет прекида током извршавања. У супротном, максималан број конфигурабилних приоритета је 256 / (број нивоа прекида – 1).
· Одређује број приоритета прекида, који CLIC користи да одреди редослед којим се позивају непреутенцијални обрађивачи прекида. Напомена: Спајање бинарних вредности изабраног нивоа прекида и изабраног приоритета прекида мора бити мање од 8 бита.
· Омогућава вам да конфигуришете поларитет прекида током извршавања. · Подразумевани поларитет је позитиван поларитет.
· Омогућава вам да конфигуришете услов за окидање прекида током извршавања програма, нпр. окидање високим нивоом или окидање позитивном ивицом (када је поларитет прекида позитиван у Конфигуративном поларитету прекида).
· Подразумевани услов за окидање је прекид изазван нивоом.

Напомена:

Повезане информације Референтни приручник за процесор Nios® V

2.1.1.3.6. Картица Конфигурације меморије

Табела 17. Параметри картице Конфигурација меморије

Категорија

Картица за конфигурацију меморије

Опис

Кеш меморије

Величина кеш меморије података

· Одређује величину кеш меморије података. · Важеће величине су од 0 килобајта (KB) до 16 KB. · Искључите кеш меморију података када је величина 0 KB.

Величина кеша инструкција

· Одређује величину кеша инструкција. · Важеће величине су од 0 KB до 16 KB. · Искључите кеш инструкција када је величина 0 KB.

Периферни регион А и Б

Величина

· Одређује величину периферног региона.
· Важеће величине су од 64 KB до 2 гигабајта (GB) или „Ниједна“. Избор опције „Ниједна“ онемогућава периферни регион.

Основна адреса

· Одређује основну адресу периферног региона након што изаберете величину.
· Све адресе у периферном региону производе некеширане приступе подацима.
· Основна адреса периферног региона мора бити усклађена са величином периферног региона.

Чврсто повезана сећања

Величина

· Одређује величину чврсто повезане меморије. — Важеће величине су од 0 MB до 512 MB.

Иницијализација основне адресе File

· Одређује основну адресу чврсто повезане меморије. · Одређује иницијализацију file за чврсто повезану меморију.

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 21

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime
726952 | 2025.07.16

Напомена:

У систему са Nios V процесором и омогућеном кеш меморијом, морате поставити системске периферне уређаје унутар периферног региона. Периферне регионе можете користити за дефинисање трансакције која се не може кеширати за периферне уређаје као што су UART, PIO, DMA и други.

2.1.1.3.7. Картица ECC

Табела 18. Картица ECC
ECC омогућава откривање грешака и извештавање о статусу
Омогући корекцију једног бита

Опис
· Омогућите ову опцију да бисте применили ECC функцију за интерне RAM блокове процесора Nios V. · ECC функције детектују грешке до 2 бита и реагују на основу следећег понашања:
— Ако се ради о исправљивој једнобитној грешци и опција „Омогући корекцију једног бита“ је искључена, процесор наставља да ради након исправљања грешке у процесорском цевоводу. Међутим, корекција се не одражава у изворним меморијама.
— Ако је у питању исправљива грешка једног бита и укључена је опција „Омогући корекцију једног бита“, процесор наставља са радом након исправљања грешке у процесорском цевоводу и изворним меморијама.
— Ако је у питању неисправљива грешка, процесор зауставља свој рад.
Омогућите корекцију једног бита на уграђеним меморијским блоковима у језгру.

2.1.1.3.8. Картица са прилагођеним упутствима

Напомена:

Ова картица је доступна само за језгро процесора Nios V/g.

Прилагођена инструкција Nios V Табела хардверског интерфејса за прилагођене инструкције
Табела макроа софтвера за прилагођене инструкције Nios V

Опис
· Nios V процесор користи ову табелу за дефинисање својих прилагођених интерфејса менаџера инструкција.
· Дефинисани интерфејси менаџера прилагођених инструкција су јединствено кодирани помоћу опкода (CUSTOM0-3) и 3 бита функције funct7[6:4].
· Можете дефинисати до укупно 32 појединачна прилагођена интерфејса менаџера инструкција.
· Nios V процесор користи ову табелу за дефинисање прилагођених кодирања софтвера за инструкције за дефинисане интерфејсе менаџера прилагођених инструкција.
· За свако дефинисано кодирање софтвера за прилагођене инструкције, код операцијског кода (CUSTOM0-3) и 3 бита кодирања funct7[6:4] морају се поклапати са дефинисаним кодирањем интерфејса менаџера прилагођених инструкција у табели интерфејса хардвера за прилагођене инструкције.
· Можете користити funct7[6:4], funct7[3:0] и funct3[2:0] да бисте дефинисали додатно кодирање за дату прилагођену инструкцију или их навели као X-ове који ће бити прослеђени као додатни аргументи инструкције.
· Nios V процесор пружа дефинисана прилагођена кодирања инструкција као генерисане C-макрое у system.h датотеци и прати R-тип RISC-V формат инструкција.
· Мнемотехничке ознаке се могу користити за дефинисање прилагођених имена за: — Генерисане C-макрое у system.h.
— Генерисани GDB мнемоник за дебаговање у датотеци custom_instruction_debug.xml.

Повезане информације
AN 977: Прилагођена инструкција за процесор Nios V За више информација о прилагођеним инструкцијама које вам омогућавају да прилагодите процесор Nios® V потребама одређене апликације.

Приручник за пројектовање уграђених процесора Nios® V 22

Пошаљите повратне информације

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime 726952 | 2025.07.16.
2.1.2. Дефинисање дизајна системских компоненти
Користите дизајнер платформе да бисте дефинисали хардверске карактеристике Nios V процесорског система и додали жељене компоненте. Следећи дијаграм приказује основни дизајн Nios V процесорског система са следећим компонентама: · Nios V процесорско језгро · Меморија на чипу · JTAG UART · Интервални тајмер (опционо)(1)
Када се нова меморија на чипу дода систему Platform Designer-а, извршите синхронизацију системских информација како бисте одразили додате компоненте меморије у ресетовању. Алтернативно, можете омогућити аутоматску синхронизацију у Platform Designer-у да бисте аутоматски одразили најновије промене компоненти.
Слика 11. Примampповезивање Nios V процесора са другим периферним уређајима у Platform Designer-у

(1) Имате могућност да користите функције интерног тајмера Nios V да бисте заменили екстерни интервални тајмер у Platform Designer-у.

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 23

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime
726952 | 2025.07.16
Такође морате дефинисати оперативне пинове за извоз као цевовод у вашем систему Platform Designer. На примерampтј., исправна листа пинова за рад FPGA система је дефинисана као што је наведено у наставку, али није ограничена на:
· Сат
· Ресетовати
· У/И сигнали
2.1.3. Одређивање основних адреса и приоритета захтева за прекиде
Да бисте одредили како компоненте додате у дизајну интерагују и формирају систем, потребно је да доделите основне адресе за сваку компоненту агента и да доделите приоритете захтева за прекид (IRQ) за J.TAG UART и интервални тајмер. Дизајнер платформе пружа команду – Додели основне адресе – која аутоматски додељује одговарајуће основне адресе свим компонентама у систему. Међутим, можете подесити основне адресе на основу ваших потреба.
Следе неке смернице за додељивање основних адреса:
· Језгро процесора Nios V има распон адреса од 32 бита. Да би се приступило компонентама агента, њихова основна адреса мора бити у распону између 0x00000000 и 0xFFFFFFFF.
· Nios V програми користе симболичке константе за референцирање на адресе. Не морате да бирате вредности адреса које се лако памте.
· Вредности адреса које разликују компоненте са само једним битом разлике у адреси производе ефикаснији хардвер. Не морате да сажимате све основне адресе у најмањи могући опсег адреса јер сажимање може створити мање ефикасан хардвер.
· Дизајнер платформе не покушава да поравна одвојене меморијске компоненте у суседном меморијском опсегу. На примерampТј. ако желите да више компоненти меморије на чипу буде адресабилно као један суседни меморијски опсег, морате експлицитно доделити основне адресе.
Дизајнер платформе такође пружа команду за аутоматизацију – Додели бројеве прекида која повезује IRQ сигнале да би се произвели валидни хардверски резултати. Међутим, ефикасно додељивање IRQ-ова захтева разумевање целокупног понашања система. Дизајнер платформе не може да прави образоване претпоставке о најбољој додели IRQ-а.
Најнижа вредност IRQ-а има највећи приоритет. У идеалном систему, Алтера препоручује да компонента тајмера има IRQ са највећим приоритетом, тј. најнижу вредност, како би се одржала тачност откуцаја системског такта.
У неким случајевима, можете доделити већи приоритет периферним уређајима у реалном времену (као што су видео контролери), што захтева већу стопу прекида него компоненте тајмера.
Повезане информације
Кориснички водич за Quartus Prime Pro Edition: Више информација о креирању система помоћу Platform Designer-а.

Приручник за пројектовање уграђених процесора Nios® V 24

Пошаљите повратне информације

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime 726952 | 2025.07.16.
2.2. Интеграција система за дизајнирање платформи у пројекат Quartus Prime
Након генерисања дизајна система Nios V у Platform Designer-у, извршите следеће задатке да бисте интегрисали системски модул Nios V у Quartus Prime FPGA пројекат. · Направите инстанцу системског модула Nios V у Quartus Prime пројекту · Повежите сигнале из системског модула Nios V са другим сигналима у FPGA логици · Доделите локацију физичких пинова · Ограничите FPGA дизајн
2.2.1. Инстанцирање системског модула процесора Nios V у пројекту Quartus Prime
Дизајнер платформе генерише ентитет дизајна системског модула који можете инстанцирати у Quartus Prime-у. Начин на који инстанцирате системски модул зависи од методе уноса дизајна за целокупни Quartus Prime пројекат. На примерampтј. ако сте користили Verilog HDL за унос дизајна, направите инстанцу системског модула заснованог на Verilog-у. Ако више волите да користите метод блок дијаграма за унос дизајна, направите инстанцу симбола системског модула .bdf. file.
2.2.2. Повезивање сигнала и додељивање физичких локација пинова
Да бисте повезали свој Altera FPGA дизајн са дизајном на нивоу плоче, извршите следеће задатке: · Идентификујте највиши ниво file за ваш дизајн и сигнале за повезивање са екстерном Алтером
Пинови FPGA уређаја. · Разумети које пинове треба повезати помоћу корисничког водича за дизајн на нивоу плоче или
шеме. · Доделите сигнале у дизајну највишег нивоа портовима на вашем Алтера FPGA уређају помоћу пина
алати за задавање задатака.
Ваш систем за дизајнирање платформи може бити дизајн највишег нивоа. Међутим, Алтера FPGA може такође да укључи додатну логику на основу ваших потреба и тако уводи прилагођени систем највишег нивоа. fileНајвиши ниво file повезује сигнале системског модула процесора Nios V са другом логиком дизајна Altera FPGA.
Повезане информације Упутство за коришћење Quartus Prime Pro издања: Ограничења дизајна
2.2.3. Ограничавање дизајна Altera FPGA
Прави дизајн Altera FPGA система укључује ограничења дизајна како би се осигурало да дизајн испуњава захтеве за временски закључак и друга логичка ограничења. Морате експлицитно ограничити свој Altera FPGA дизајн да испуњава ове захтеве користећи алате који су обезбеђени у Quartus Prime софтверу или од стране EDA добављача треће стране. Quartus Prime софтвер користи дата ограничења током фазе компилације како би добио оптималне резултате постављања.

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 25

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime
726952 | 2025.07.16
Повезане информације · Quartus Prime Pro Edition водич за кориснике: Ограничења дизајна · EDA партнери треће стране · Quartus Prime Pro Edition водич за кориснике: Анализатор времена
2.3. Пројектовање меморијског система процесора Nios V
Овај одељак описује најбоље праксе за избор меморијских уређаја у уграђеном систему Platform Designer-а са Nios V процесором и постизање оптималних перформанси. Меморијски уређаји играју кључну улогу у побољшању укупних перформанси уграђеног система. Уграђена системска меморија чува програмске инструкције и податке.
2.3.1. Испарљива меморија
Основна разлика у типу меморије је испарљивост. Испарљива меморија чува свој садржај само док се напаја меморијски уређај. Чим се искључи напајање, меморија губи свој садржај.
ExampМање испарљиве меморије су RAM меморија, кеш меморија и регистри. То су брзи типови меморије који повећавају перформансе рада. Алтера препоручује да учитате и извршите инструкције Nios V процесора у RAM меморији и упарите Nios V IP језгро са On-Chip Memory IP или External Memory Interface IP за оптималне перформансе.
Да бисте побољшали перформансе, можете елиминисати додатне компоненте за адаптацију Platform Designer-а тако што ћете упарити тип или ширину интерфејса менаџера података процесора Nios V са RAM меморијом за покретање. На примерampНа пример, можете конфигурисати On-Chip Memory II са 32-битним AXI-4 интерфејсом, који одговара Nios V интерфејсу менаџера података.
Повезане информације · Интерфејси за екстерну меморију Центар за подршку IP-а · Меморија на чипу (RAM или ROM) Altera FPGA IP · Меморија на чипу II (RAM или ROM) Altera FPGA IP · Nios V процесор Апликација за извршавање на лицу места из OCRAM-а на страни 54
2.3.1.1. Конфигурација меморије на чипу: RAM или ROM
Можете конфигурисати IP адресе меморије на чипу компаније Altera FPGA као RAM или ROM. · RAM омогућава могућност читања и писања и има испарљиву природу. Ако сте
Приликом покретања Nios V процесора са он-чип RAM меморије, морате се уверити да је садржај покретања сачуван и да није оштећен у случају ресетовања током рада. · Ако се Nios V процесор покреће са ROM-а, било која софтверска грешка на Nios V процесору не може погрешно преписати садржај он-чип меморије. На тај начин се смањује ризик од оштећења софтвера за покретање.
Повезане информације · Меморија на чипу (RAM или ROM) Altera FPGA IP · Меморија на чипу II (RAM или ROM) Altera FPGA IP · Nios V процесор Апликација се извршава на лицу места из OCRAM-а на страни 54

Приручник за пројектовање уграђених процесора Nios® V 26

Пошаљите повратне информације

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime 726952 | 2025.07.16.
2.3.1.2. Кеш меморије
Меморије на чипу се обично користе за имплементацију функционалности кеша због њихове ниске латенције. Процесор Nios V користи меморију на чипу за своје кеш меморије инструкција и података. Ограничен капацитет меморије на чипу обично није проблем за кеш меморије јер су обично мале.
Кеш меморије се обично користе под следећим условима:
· Редовна меморија се налази ван чипа и има дуже време приступа од меморије на чипу.
· Делови софтверског кода који су критични за перформансе могу да стану у кеш меморију инструкција, побољшавајући перформансе система.
· Део података који је критичан за перформансе и најчешће се користи може да стане у кеш меморију података, побољшавајући перформансе система.
Омогућавање кеш меморије у Nios V процесору ствара хијерархију меморије, што минимизира време приступа меморији.
2.3.1.2.1. Периферни регион
Ниједна IP адреса уграђених периферних уређаја, као што су UART, I2C и SPI, не сме се кеширати. Кеш се топло препоручује за екстерне меморије на које утиче дуго време приступа, док интерне меморије на чипу могу бити искључене због кратког времена приступа. Не смете кеширати ниједну IP адресу уграђених периферних уређаја, као што су UART, I2C и SPI, осим меморија. Ово је важно јер кеш меморије процесора не бележи догађаје са екстерних уређаја, као што су агентски уређаји који ажурирају софтверске IP адресе, па их процесор не прима. Као резултат тога, ови догађаји могу проћи непримећено док не испразните кеш меморију, што може довести до нежељеног понашања у вашем систему. Укратко, регион мапиран у меморију за IP адресе уграђених периферних уређаја се не може кеширати и мора се налазити унутар периферних региона процесора.
Да бисте поставили периферни регион, пратите ове кораке:
1. Отворите мапу адреса система у дизајнеру платформе.
2. Идите до мапе адреса менаџера инструкција и менаџера података процесора.
3. Идентификујте периферне уређаје и меморије у вашем систему.
Слика 12. Примample of Address Map

Напомена: Плаве стрелице показују на меморије. 4. Групишите периферне уређаје:
a. Меморија као кеширана b. Периферни уређаји као некеширани

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 27

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime
726952 | 2025.07.16

Табела 19. Кеширани и некеширани регион

Подређени

Мапа адреса

Статус

Периферни регион

Величина

Основна адреса

user_application_mem.s1

0x0 ~ 0x3ffff

Кеширање

Н/А

цпу.дм_агент bootcopier_rom.с1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Некеширано Кеширано

65536 бајтова Н/Д

0к40000 Н/А

bootcopier_ram.s1 cpu.timer_sw_agent поштански сандучић.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Кешира се Некешира се Некешира се

144 бајта (мин. величина је 65536 бајта)

0к54000

sysid_qsys_0.control_slave

0к54080 ~ 0к54087

Не може се кеширати

uart.avalon_jtag_славе

0x54088 ~ 0x5408f

Не може се кеширати

5. Поравнајте периферне регионе са њиховим специфичним величинама:
· За прampтј. ако је величина 65536 бајтова, то одговара 0x10000 бајтова. Стога, дозвољена основна адреса мора бити вишекратник броја 0x10000.
· CPU.dm_agent користи основну адресу 0x40000, која је вишекратник броја 0x10000. Као резултат тога, периферна регија А, величине 65536 бајтова и основне адресе 0x40000, испуњава захтеве.
· Основна адреса колекције некешираних региона на 0x54000 није вишекратник броја 0x10000. Морате их поново доделити броју 0x60000 или другом вишекратнику броја 0x10000. Дакле, периферни регион Б, који има величину од 65536 бајтова и основну адресу 0x60000, задовољава критеријуме.

Табела 20. Кеширани и некаширани регион са прерасподелом

Подређени

Мапа адреса

Статус

Периферни регион

Величина

Основна адреса

user_application_mem.s1

0x0 ~ 0x3ffff

Кеширање

Н/А

cpu.dm_agent

0x40000 ~ 0x4ffff

Некешираних 65536 бајтова

0к40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

Кеширање

Н/А

bootcopier_ram.s1 cpu.timer_sw_agent поштански сандучет.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Кеширано Некеширано Некеширано Некеширано

144 бајта (мин. величина је 65536 бајта)

0к60000

uart.avalon_jtag_славе

0x60088 ~ 0x6008f

Не може се кеширати

2.3.1.3. Чврсто повезана меморија
Чврсто повезане меморије (TCM) су имплементиране коришћењем меморије на чипу јер их њихова ниска латенција чини веома погодним за тај задатак. TCM су меморије мапиране у типичном адресном простору, али имају наменски интерфејс ка микропроцесору и поседују високоперформансна својства кеш меморије са ниском латенцијом. TCM такође пружа подређени интерфејс за екстерни хост. Процесор и екстерни хост имају исти ниво дозвола за руковање TCM-ом.

Приручник за пројектовање уграђених процесора Nios® V 28

Пошаљите повратне информације

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime
726952 | 2025.07.16

Напомена:

Када је подређени TCM порт повезан са спољним хостом, може се приказати са другачијом основном адресом од основне адресе додељене у језгру процесора. Алтера препоручује да се обе адресе поравнају са истом вредношћу.

2.3.1.4. Интерфејс екстерне меморије (EMIF)
EMIF (интерфејс за спољашњу меморију) функционише слично као SRAM (статичка меморија са случајним приступом), али је динамичан и захтева периодично освежавање да би се одржао његов садржај. Динамичке меморијске ћелије у EMIF-у су много мање од статичких меморијских ћелија у SRAM-у, што резултира меморијским уређајима већег капацитета и јефтинијим уређајима.
Поред захтева за освежавањем, EMIF има специфичне захтеве за интерфејс који често захтевају специјализовани хардвер контролера. За разлику од SRAM-а, који има фиксни скуп адресних линија, EMIF организује свој меморијски простор у банке, редове и колоне. Пребацивање између банака и редова уноси одређено оптерећење, тако да морате пажљиво да поређате приступе меморији да бисте ефикасно користили EMIF. EMIF такође мултиплексира адресе редова и колона преко истих адресних линија, смањујући број пинова потребних за дату величину EMIF-а.
Верзије EMIF-а веће брзине, као што су DDR, DDR2, DDR3, DDR4 и DDR5, намећу строге захтеве за интегритет сигнала које дизајнери штампаних плоча морају узети у обзир.
EMIF уређаји се убрајају међу најисплативије и најкапацитетније типове RAM меморије, што их чини популарном опцијом. Кључна компонента EMIF интерфејса је EMIF IP, који управља задацима везаним за мултиплексирање адреса, освежавање и пребацивање између редова и банка. Овај дизајн омогућава остатку система да приступи EMIF-у без потребе за разумевањем његове унутрашње архитектуре.

Повезане информације Интерфејси за екстерну меморију Центар за подршку IP-а

2.3.1.4.1. IP адреса проширивача распона адресе
Проширивач распона адреса Алтера FPGA IP омогућава меморијски мапираним хост интерфејсима да приступе већој или мањој адресној мапи него што ширина њихових адресних сигнала дозвољава. Проширивач распона адреса IP дели адресабилни простор на више одвојених прозора тако да хост може да приступи одговарајућем делу меморије кроз прозор.
Проширивач распона адреса не ограничава ширину хоста и агента на 32-битну и 64-битну конфигурацију. Можете користити проширивач распона адреса са прозорима адреса од 1 до 64 бита.

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 29

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime
726952 | 2025.07.16

Слика 13. Проширивач распона адреса Altera FPGA IP
Адреса агента у речи

Проширивач распона адреса

Маппинг Табле
Контролни порт А

…

Контролни регистар 0 Контролни регистар Z-1

Проширена адреса хоста H

Повезане информације
Quartus® Prime Pro Edition Кориснички водич: Дизајнер платформе Погледајте тему Address Span Extender Intel® FPGA IP за више информација.

2.3.1.4.2. Коришћење IP проширивача распона адреса са Nios V процесором
32-битни Nios V процесор може да адресира до 4 GB распона адреса. Ако EMIF садржи више од 4 GB меморије, он прелази максимално подржани распон адреса, што чини систем Platform Designer-а погрешним. Потребан је IP проширивач распона адреса да би се решио овај проблем дељењем једног EMIF адресног простора на више мањих прозора.
Алтера препоручује да узмете у обзир следеће параметре.

Табела 21. Параметри проширивача распона адреса

Параметар

Препоручена подешавања

Ширина путање података
Ширина проширене адресе главног бајта

Изаберите 32-бита, што одговара 32-битном процесору. Зависи од величине EMIF меморије.

Ширина адресе подређене речи Ширина бројања

Изаберите 2 GB или мање. Преостали распон адреса Nios V процесора је резервисан за друге уграђене меке IP адресе.
Почните са 1 и постепено повећавајте ову вредност да бисте побољшали перформансе.

Број подпрозора

Изаберите 1 подпрозор ако повезујете EMIF са Nios V процесором као меморију за инструкције и податке, или обоје. Пребацивање између више подпрозора док Nios V процесор извршава из EMIF-а је опасно.

Омогући порт за контролу робова

Онемогућите порт за управљање подређеним уређајем ако повезујете EMIF са Nios V процесором као меморију за инструкције и/или податке. Исто важи и за број подпрозора.

Максималан број читања на чекању

Почните са 1 и постепено повећавајте ову вредност да бисте побољшали перформансе.

Приручник за пројектовање уграђених процесора Nios® V 30

Пошаљите повратне информације

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime 726952 | 2025.07.16.
Слика 14. Повезивање менаџера инструкција и података са проширитељем распона адреса

Слика 15. Мапирање адреса

Обратите пажњу да проширивач распона адреса може да приступи целом меморијском простору од 8 ГБ EMIF-а. Међутим, преко проширивача распона адреса, процесор Nios V може да приступи само првом меморијском простору од 1 ГБ EMIF-а.

Слика 16. Поједностављени блок дијаграм

Систем дизајнера платформе

Преостало 3 ГБ

Адреса процесора Nios V

распон је за уграђене

ННиоиос сВВ ППророцецсесосор р
M

меке ИП адресе у истом систему.
Прозор од 1 ГБ

Распон адреса

Ектендер

Само првих 1 ГБ

EMIF меморија је повезана са Nios V

ЕМИФ

процесор.

8 ГБ
S

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 31

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime
726952 | 2025.07.16
2.3.1.4.3. Дефинисање проширивача распона адреса (ADRESSOP) линкера меморијског уређаја 1. Дефинишите проширивач распона адреса (EMIF) као вектор ресетовања. Алтернативно, можете доделити вектор ресетовања процесора Nios V другим меморијама, као што су OCRAM или флеш уређаји.
Слика 17. Вишеструке опције као вектор ресетовања
Међутим, уређивач пакета за подршку плоча (BSP) не може аутоматски да региструје проширивач распона адреса (EMIF) као важећу меморију. У зависности од избора који сте направили, видећете две различите ситуације као што је приказано на следећим сликама. Слика 18. Грешка BSP-а при дефинисању проширивача распона адреса (EMIF) као вектора ресетовања

Приручник за пројектовање уграђених процесора Nios® V 32

Пошаљите повратне информације

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime 726952 | 2025.07.16.
Слика 19. Недостаје EMIF приликом дефинисања других меморија као вектора ресетовања

2. Морате ручно додати проширивач распона адреса (EMIF) користећи опције „Додај меморијски уређај“, „Додај регион меморије линкера“ и „Додај мапирања секције линкера“ на картици „BSP скрипта линкера“.
3. Пратите ове кораке:
a. Одредите распон адреса проширивача распона адреса користећи мапу меморије (нпр.ampНа следећој слици се користи распон проширивача адресног распона од 0x0 до 0x3fff_ffff).
Слика 20. Мапа меморије

b. Кликните на Додај меморијски уређај и попуните на основу информација у мапи меморије вашег дизајна: i. Назив уређаја: emif_ddr4. Напомена: Уверите се да сте копирали исто име из мапе меморије. ii. Основна адреса: 0x0 iii. Величина: 0x40000000
ц. Кликните на Додај да бисте додали нови меморијски регион линкера:

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 33

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime
726952 | 2025.07.16

Табела 22. Додавање меморијског региона линкера

Степс

Ресетуј вектор

emif_ddr4

Друга сећања

Додајте нови регион меморије линкера под називом ресет. Додајте нови регион меморије линкера за

· Назив региона: ресетовање

emif_ddr4.

· Величина региона: 0x20

· Назив региона: emif_ddr4

· Меморијски уређај: emif_ddr4

· Величина региона: 0x40000000

· Меморијски офсет: 0x0

· Меморијски уређај: emif_ddr4

· Меморијски офсет: 0x0

Додајте нови регион меморије линкера за

преостали emif_ddr4.

· Назив региона: emif_ddr4

· Величина региона: 0x3fffffe0

· Меморијски уређај: emif_ddr4

· Меморијски офсет: 0x20

Слика 21. Регион линкера при дефинисању проширивача распона адреса (EMIF) као вектора ресетовања

Слика 22. Регион линкера при дефинисању других меморија као вектора ресетовања
d. Када се emif_ddr4 дода у BSP, можете га изабрати за било коју секцију линкера.
Слика 23. Успешно додат проширивач распона адреса (EMIF)

е. Занемарите упозорење о томе да меморијски уређај emif_ddr4 није видљив у SOPC дизајну.
f. Наставите са генерисањем BSP-а.
Повезане информације Увод у методе покретања процесора Nios V на страници 51

Приручник за пројектовање уграђених процесора Nios® V 34

Пошаљите повратне информације

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime 726952 | 2025.07.16.
2.3.2. Неиспарљива меморија
Неиспарљива меморија задржава свој садржај када се напајање искључи, што је чини добрим избором за чување информација које систем мора да преузме након циклуса напајања система. Неиспарљива меморија обично чува код за покретање процесора, трајна подешавања апликација и податке о конфигурацији Алтера FPGA. Иако неиспарљива меморија има предност...tagШто се тиче задржавања података када се искључи напајање, много је спорија у поређењу са испарљивом меморијом и често има сложеније поступке писања и брисања. Неиспарљива меморија се такође обично гарантује да ће се моћи избрисати само одређени број пута, након чега може отказати.
ExampНеиспарљива меморија укључује све врсте флеш меморије, ЕПРОМ и ЕЕПРОМ. Алтера препоручује да чувате Алтера FPGA биттокове и слике Ниос В програма у неиспарљивој меморији и да користите серијски флеш као уређај за покретање система за Ниос В процесоре.
Повезане информације
· Упутство за коришћење генеричког серијског флеш интерфејса Altera FPGA IP
· Корисничко упутство за клијента поштанског сандучета Altera FPGA IP · Корисничко упутство за MAX® 10 флеш меморију: Флеш меморија на чипу Altera FPGA IP језгро
2.4. Најбоље праксе за мерење такта и ресетовање
Важно је разумети како домен такта и ресетовања процесора Nios V интерагује са сваким периферним уређајем на који се повезује. Једноставан систем Nios V процесора почиње са једним доменом такта, а може постати компликовано са системом са више домена такта када се домен брзог такта судари са доменом спорог такта. Потребно је да обратите пажњу и разумете како се ови различити домени одвијају након ресетовања и да се уверите да нема суптилних проблема.
За најбољу праксу, Алтера препоручује постављање Nios V процесора и меморије за покретање у исти домен такта. Немојте ослобађати Nios V процесор од ресетовања у домену брзог такта када се покреће из меморије која се налази у веома спором домену такта, што може проузроковати грешку при преузимању инструкција. Можда ће вам бити потребно ручно секвенцирање поред онога што Platform Designer подразумевано пружа и планирајте топологију ресетовања у складу са вашим случајем употребе. Ако желите да ресетујете систем након што се покрене и ради неко време, примените иста разматрања на секвенцирање ресетовања система и захтев за иницијализацију након ресетовања.
2.4.1. Систем ЈTAG Сат
Одређивање ограничења такта у сваком Nios V процесорском систему је важно разматрање приликом дизајна система и неопходно је за исправност и детерминистичко понашање. Quartus Prime Timing Analyzer врши статичку анализу времена како би потврдио временске перформансе све логике у вашем дизајну користећи стандардну методологију ограничења, анализе и извештавања.
Examp1. Основни такт од 100 MHz са радним циклусом 50/50 и фреквенцијом од 16 MHz JTAG Сат
#******************************************************************** # Креирај такт од 100MHz #**************************************************************** create_clock -name {clk} -period 10 [get_ports {clk}] #************************ Креирај такт од 16MHzTAG Сат #****************************

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 35

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] Повезане информације Приручник за анализу времена Quartus Prime
2.4.2. Интерфејс захтева за ресетовање
Процесор Nios V укључује опциону могућност захтева за ресетовање. Могућност захтева за ресетовање се састоји од сигнала reset_req и reset_req_ack.
Да бисте омогућили захтев за ресетовање у Platform Designer-у: 1. Покрените Nios V Processor IP Parameter Editor. 2. У подешавању Use Reset Request (Користи захтев за ресетовање), укључите Add Reset Request Interface (Додај интерфејс за захтев за ресетовање)
опција.
Слика 24. Омогући захтев за ресетовање процесора Nios V
Сигнал reset_req се понаша као прекид. Када потврдите reset_req, захтевате ресетовање језгра. Језгро чека да било која преостала трансакција магистрале заврши своју операцију. На примерampТј. ако постоји трансакција приступа меморији на чекању, језгро чека комплетан одговор. Слично томе, језгро прихвата било који одговор на инструкцију на чекању, али не издаје захтев за инструкцију након пријема сигнала reset_req.
Операција ресетовања се састоји од следећег тока: 1. Завршити све операције на чекању 2. Испрати интерни цевовод 3. Поставити бројач програма на вектор ресетовања 4. Ресетовати језгро Читава операција ресетовања траје неколико тактних циклуса. reset_req мора остати потврђен док се не потврди reset_req_ack, што указује да је операција ресетовања језгра успешно завршена. Ако се то не уради, стање језгра ће бити недетерминистичко.

Приручник за пројектовање уграђених процесора Nios® V 36

Пошаљите повратне информације

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime 726952 | 2025.07.16.
2.4.2.1. Типични случајеви употребе
· Можете покренути сигнал reset_req приликом укључивања како бисте спречили језгро процесора Nios V да покрене извршавање програма са свог вектора ресетовања док други FPGA хостови у систему не иницијализују меморију за покретање процесора Nios V. У овом случају, цео подсистем може доживети чисто хардверско ресетовање. Процесор Nios V се држи неодређено време у стању захтева за ресетовање док други FPGA хостови не иницијализују меморију за покретање процесора.
· У систему где морате ресетовати језгро процесора Nios V без ометања остатка система, можете потврдити сигнал reset_req да бисте чисто зауставили тренутни рад језгра и поново покренули процесор из вектора ресетовања када систем отпусти сигнал reset_req_ack.
· Спољни хост може да користи интерфејс за захтев за ресетовање како би олакшао имплементацију следећих задатака:
— Зауставити тренутни програм процесора Nios V.
— Учитајте нови програм у меморију за покретање процесора Nios V.
— Дозволите процесору да почне са извршавањем новог програма.
Алтера препоручује да имплементирате механизам тајм-аута како бисте пратили стање сигнала reset_req_ack. Ако језгро процесора Nios V падне у стање бесконачног чекања и застоји из непознатог разлога, reset_req_ack се не може потврдити заувек. Механизам тајм-аута вам омогућава да:
· Дефинишите временски период за опоравак и извршите опоравак система са ресетовањем на нивоу система.
· Извршите ресетовање на нивоу хардвера.
2.4.3. Ресетујте ИП адресу за објављивање
Алтера уређаји засновани на SDM-у користе паралелну, секторску архитектуру која дистрибуира логику основне структуре преко више сектора. Алтера препоручује да користите Reset Release Altera FPGA IP као један од почетних улаза у коло за ресетовање. Уређаји засновани на Intel® SDM-у укључују Stratix® 10 и Agilex™ уређаје. Уређаји засновани на контролним блоковима нису погођени овим захтевом.
Повезане информације
AN 891: Коришћење ресетовања за Алтера FPGA IP
2.5. Додељивање подразумеваног агента
Дизајнер платформе вам омогућава да одредите подразумеваног агента који делује као подразумевани агент за одговор на грешку. Подразумевани агент кога одредите пружа услугу одговора на грешку за хостове који покушавају недекодиране приступе мапи адреса.
Следећи сценарији покрећу недекодирани догађај:
· Кршење стања безбедности трансакције аутобуса
· Приступ трансакцијама недефинисаном региону меморије
· Изузетак и сл.

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 37

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime
726952 | 2025.07.16

Подразумевани агент треба да буде додељен за обраду таквих догађаја, где се недефинисана трансакција преусмерава на подразумеваног агента и потом одговара Nios V процесору одговором о грешци.
Повезане информације
· Кориснички водич за Quartus Prime Pro издање: Дизајнер платформе. Одређивање подразумеваног агента
· Упутство за коришћење Quartus Prime Pro издања: Дизајнер платформе. Одговор на грешку, роб Altera FPGA IP
· Github – Додатне компоненте за ресетовање за Qsys

2.6. Додељивање UART агента за штампање
Штампање је корисно за отклањање грешака у софтверској апликацији, као и за праћење статуса вашег система. Алтера препоручује штампање основних информација као што су порука о покретању, порука о грешци и напредак извршавања софтверске апликације.
Избегавајте коришћење функције библиотеке printf() у следећим околностима: · Библиотека printf() узрокује застој апликације ако ниједан хост не чита излаз.
Ово се односи на ЈTAG Само UART. · Библиотека printf() троши велике количине програмске меморије.

2.6.1. Спречавање застоја од стране JTAG УАРТ

Табела 23. Разлике између традиционалног UART-а и J-аTAG УАРТ

Тип UART-а Традиционални UART

Опис
Преноси серијске податке без обзира на то да ли екстерни хост слуша. Ако ниједан хост не чита серијске податке, подаци се губе.

JTAG УАРТ

Записује пренете податке у излазни бафер и ослања се на спољни хост да чита из бафера како би га испразнио.

Тхе ЈTAG UART драјвер чека када се излазни бафер напуни. JTAG UART драјвер чека да екстерни хост прочита из излазног бафера пре него што запише додатне податке за пренос. Овај процес спречава губитак података за пренос.
Међутим, када није потребно дебаговање система, као што је током производње, уграђени системи се распоређују без рачунара повезаног са J.TAG UART. Ако је систем изабрао JTAG UART као UART агент, то може проузроковати застој система јер није повезан спољни хост.
Да би се спречило заустављање од стране ЈTAG UART, примените једну од следећих опција:

Приручник за пројектовање уграђених процесора Nios® V 38

Пошаљите повратне информације

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime
726952 | 2025.07.16

Табела 24. Спречавање застоја од стране JTAG УАРТ

Опције
Нема UART интерфејса и драјвера
Користите други UART интерфејс и драјвер
Очувај ЈTAG UART интерфејс (без драјвера)

Током развоја хардвера (у дизајнеру платформи)

Током развоја софтвера (у уређивачу пакета за подршку плоче)

Уклони ЈTAG UART из система

Конфигуришите hal.stdin, hal.stdout и hal.stderr као None.

Замени ЈTAG UART са другим софтвером Конфигурисање hal.stdin, hal.stdout и hal.stderr

UART IP адреса

са другим меким UART IP-ом.

Очувај ЈTAG UART у систему

· Конфигуришите hal.stdin, hal.stdout и hal.stderr као None у уређивачу пакета подршке за плочу.
· Онемогући ЈTAG UART драјвер на картици BSP драјвер.

2.7. ЈTAG Сигналс
Модул за дебаговање процесора Nios V користи JTAG интерфејс за преузимање ELF софтвера и отклањање грешака у софтверу. Када отклањате грешке у свом дизајну помоћу JTAG интерфејс, JTAG Сигнали TCK, TMS, TDI и TDO су имплементирани као део дизајна. Спецификација JTAG Ограничења сигнала у сваком Nios V процесорском систему су важно разматрање приликом дизајна система и неопходна су за исправност и детерминистичко понашање.
Алтера препоручује да фреквенција системског такта било ког дизајна буде најмање четири пута већа од JTAG фреквенција такта како би се осигурало да језгро инструментације на чипу (OCI) правилно функционише.
Повезане информације · Приручник за анализу прајм тиминга Quartus®: JTAG Сигналс
За више информација о ЈTAG смернице за временска ограничења. · KDB: Зашто niosv-download не успева са неконвејлеризованим Nios® V/m процесором на
JTAG фреквенција 24MHz или 16MHz?
2.8. Оптимизација перформанси система дизајнера платформи
Дизајнер платформе пружа алате за оптимизацију перформанси системске међусобне везе за Алтера FPGA дизајне.

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 39

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime
726952 | 2025.07.16
Слика 25. Оптимизација Exampлес

БившиampПриказан на слици приказује следеће кораке:
1. Додаје мост цевовода како би се ублажили критични путеви постављањем: а. Између менаџера инструкција и његових агената б. Између менаџера података и његових агената
2. Примените праву двоструку RAM меморију на чипу, где је сваки порт намењен менаџеру инструкција и менаџеру података, респективно.

Приручник за пројектовање уграђених процесора Nios® V 40

Пошаљите повратне информације

2. Дизајн хардверског система процесора Nios V помоћу софтвера и дизајнера платформи Quartus Prime 726952 | 2025.07.16.
Погледајте следеће повезане линкове у наставку, који представљају технике за коришћење доступних алата и компромисе сваке имплементације.
Повезане информације · Quartus® Prime Pro Edition Кориснички водич: Дизајнер платформе
Више информација потражите у теми Оптимизација перформанси система дизајнера платформе. · Quartus® Prime Standard Edition Кориснички водич: Дизајнер платформе Више информација потражите у теми Оптимизација перформанси система дизајнера платформе.

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 41

726952 | 2025.07.16 Пошаљи повратну информацију

3. Дизајн софтверског система процесора Nios V
Ово поглавље описује ток развоја софтвера за процесор Nios V и софтверске алате које можете користити у развоју вашег уграђеног система за дизајн. Садржај служи као преглед...view пре развоја софтверског система за процесор Nios V.
Слика 26. Ток дизајнирања софтвера
Почни

Генеришите BSP у дизајнеру платформе користећи BSP едитор

Генеришите BSP користећи Nios V командну шкољку
Генерисање CMake верзије апликације File Коришћење командне шкољке Nios V

Напомена:

Увезите BSP и CMake верзију апликације File
Направите апликацију за процесор Nios V користећи
RiscFree IDE за Intel FPGA

Направите апликацију за Nios V процесор користећи било коју
уређивач изворног кода командне линије, CMake и Make
команде
Крај

Алтера препоручује да користите Алтера FPGA развојни комплет или прилагођену прототипску плочу за развој софтвера и дебаговање. Многе периферне јединице и функције на системском нивоу су доступне само када ваш софтвер ради на стварној плочи.

© Алтера Корпорација. Алтера, Алтера лого, лого „а“ и други Алтера заштитни знакови су заштитни знакови Алтера Корпорације. Алтера задржава право да мења било које производе и услуге у било ком тренутку без претходне најаве. Алтера не преузима никакву одговорност или обавезе које произилазе из примене или коришћења било које информације, производа или услуге описане овде, осим ако Алтера није изричито другачије писмено сагласна са њом. Купцима Алтере се саветује да набаве најновију верзију спецификација уређаја пре него што се ослоне на било које објављене информације и пре него што наруче производе или услуге. *Друга имена и брендови могу се сматрати власништвом других.

3. Дизајн софтверског система процесора Nios V 726952 | 2025.07.16.
3.1. Ток развоја софтвера за процесор Nios V
3.1.1. Пројекат пакета подршке одбора
Пројекат пакета подршке за плочу Nios V (BSP) је специјализована библиотека која садржи системски специфичан код подршке. BSP пружа софтверско окружење за извршавање прилагођено за један процесор у хардверском систему са процесором Nios V.
Софтвер Quartus Prime пружа уређивач пакета за подршку плоча Nios V и услужне алате niosv-bsp за измену подешавања која контролишу понашање BSP-а.
BSP садржи следеће елементе: · Слој апстракције хардвера · Драјвери уређаја · Опциони софтверски пакети · Опциони оперативни систем реалног времена
3.1.2. Апликациони пројекат
Пројекат апликације Nios VC/C++ има следеће карактеристике: · Састоји се од колекције изворног кода и датотеке CMakeLists.txt.
— Датотека CMakeLists.txt компајлира изворни код и повезује га са BSP-ом и једном или више опционих библиотека, да би се креирала једна .elf датотека file
· Један од извора files садржи функцију main(). · Укључује код који позива функције у библиотекама и BSP-овима.
Алтера пружа услужни алат niosv-app у оквиру софтверских алата Quartus Prime за креирање датотеке апликације CMakeLists.txt и RiscFree IDE за Алтера FPGA за модификацију изворног кода у окружењу заснованом на Eclipse-у.
3.2. Алтера FPGA алати за развој уграђених микроконтролера
Процесор Nios V подржава следеће алате за развој софтвера: · Графички кориснички интерфејс (GUI) – Графички алати за развој који су доступни у
Оперативни системи (ОС) за Windows* и Linux*. — Nios V Board Support Package Editor (Nios V BSP Editor) — Ashling RiscFree IDE за Altera FPGA · Алати командне линије (CLI) – Развојни алати који се покрећу из Nios V Command Shell-а. Сваки алат пружа сопствену документацију у облику помоћи доступне из командне линије. Отворите Nios V Command Shell и откуцајте следећу команду: – помоћи да view Мени Помоћ. — Nios V Utilities Tools — File Алати за конверзију формата — Остали услужни програми

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 43

3. Дизајн софтверског система процесора Nios V 726952 | 2025.07.16.

Табела 25. Резиме задатака алата графичког корисничког интерфејса и алата командне линије

Задатак

ГУИ алат

Алат командне линије

Креирање BSP-а

Уредник Ниос В БСП-а

· У софтверу Quartus Prime Pro Edition: niosv-bsp -c -s=<.qsys file> -т= [ОПЦИЈЕ] settings.bsp
· У софтверу Quartus Prime Standard Edition: niosv-bsp -c -s=<.sopcinfo file> -т= [ОПЦИЈЕ] settings.bsp

Генерисање BSP-а коришћењем постојећег .bsp-а file
Ажурирање BSP-а

Ниос В БСП уредник Ниос В БСП уредник

niosv-bsp -g [ОПЦИЈЕ] settings.bsp niosv-bsp -u [ОПЦИЈЕ] settings.bsp

Испитивање BSP-а

Уредник Ниос В БСП-а

ниосв-бсп -к -Е= [ОПЦИЈЕ] settings.bsp

Креирање апликације

–

niosv-app -a= -б= -s= files директоријум> [ОПЦИЈЕ]

Креирање корисничке библиотеке

–

niosv-app -l= -s= files директоријум> -p= [ОПЦИЈЕ]

Измена апликације Измена корисничке библиотеке Израда апликације

RiscFree IDE за Altera FPGA
RiscFree IDE за Altera FPGA
RiscFree IDE за Altera FPGA

Било који уређивач изворног кода из командне линије
Било који уређивач изворног кода из командне линије
· направити · направити

Изградња корисничке библиотеке

RiscFree IDE за Altera FPGA

· направити · направити

Преузимање апликације ELF
Конвертовање .elf датотеке file

RiscFree IDE за Altera FPGA
–

niosv-download
· elf2flash · elf2hex

Повезане информације
Упутство за коришћење интегрисаног развојног окружења (IDE) компаније Ashling RiscFree за Altera FPGA

3.2.1. Уређивач пакета подршке за плочу процесора Nios V
Можете користити Nios V процесор BSP Editor за обављање следећих задатака: · Креирање или измена Nios V процесор BSP пројекта · Уређивање подешавања, региона линкера и мапирања секција · Избор софтверских пакета и драјвера уређаја.
Могућности BSP Едитора укључују могућности услужних програма niosv-bsp. Било који пројекат креиран у BSP Едитору може се креирати и помоћу услужних програма командне линије.

Приручник за пројектовање уграђених процесора Nios® V 44

Пошаљите повратне информације

3. Дизајн софтверског система процесора Nios V 726952 | 2025.07.16.

Напомена:

За софтвер Quartus Prime Standard Edition, погледајте AN 980: Nios V Processor Quartus Prime Software Support за кораке за покретање графичког корисничког интерфејса BSP Editor-а.

Да бисте покренули BSP Editor, пратите ове кораке: 1. Отворите Platform Designer и идите до File мени.
a. Да бисте отворили постојеће BSP подешавање file, кликните на Отвори… б. Да бисте креирали нови BSP, кликните на Нови BSP… 2. Изаберите картицу BSP Editor и унесите одговарајуће податке.

Слика 27. Покрените BSP Editor

Повезане информације AN 980: Подршка за софтвер Quartus Prime процесор Nios V
3.2.2. RiscFree IDE за Altera FPGA
RiscFree IDE за Altera FPGA је IDE заснован на Eclipse-у за Nios V процесор. Altera препоручује да развијете софтвер за Nios V процесор у овом IDE-у из следећих разлога: · Функције су развијене и верификоване да буду компатибилне са Nios V
ток изградње процесора. · Опремљен свим потребним алатима и пратећим алатима који вам омогућавају
да би се лако започео развој Nios V процесора.
Повезане информације Интегрисано развојно окружење (IDE) компаније Ashling RiscFree за Altera FPGAs - кориснички водич
3.2.3. Nios V Utilities alati
Можете креирати, модификовати и градити Nios V програме помоћу команди откуцаних у командној линији или уграђених у скрипту. Nios V алати командне линије описани у овом одељку налазе се у Директоријум /niosv/bin.

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 45

3. Дизајн софтверског система процесора Nios V 726952 | 2025.07.16.

Табела 26. Nios V Utilities алати

Алати командне линије

Резиме

ниосв-апликација ниосв-бсп ниосв-довнлоад ниосв-шел ниосв-стек-репорт

Да бисте генерисали и конфигурисали пројекат апликације.
Да бисте креирали или ажурирали подешавања BSP-а file и креирајте БСП fileс. Да бисте преузели ELF file на Nios® V процесор.
Да бисте отворили Nios V командну шкољку. Да бисте били обавештени о преосталом меморијском простору доступном вашој апликацији .elf за коришћење стека или хипа.

3.2.4. File Алати за конверзију формата

File Конверзија формата је понекад неопходна приликом преноса података из једног услужног програма у други. file алати за конверзију формата су у
директоријум за инсталацију софтвера>/niosv/bin директоријум.

Табела 27. File Алати за конверзију формата

Алати командне линије elf2flash elf2hex

Резиме Да бисте превели .elf file у .srec формат за програмирање флеш меморије. Да бисте превели .elf file у .hex формат за иницијализацију меморије.

3.2.5. Остали услужни алати

Можда ће вам бити потребни следећи алати командне линије приликом изградње система заснованог на процесору Nios V. Ове алате командне линије обезбеђује Intel у /quartus/bin или стечено из
алати отвореног кода.

Табела 28. Остали алати командне линије

Алати командне линије

Тип

Резиме

јуарт-терминал

Обезбеђено од стране Intel-а

За праћење stdout и stderr, и за обезбеђивање уноса Nios® V процесору
подсистем преко stdin-а. Овај алат се примењује само на JTAG UART IP када је повезан са Nios® V процесором.

опеноцд

Обезбеђено од стране Intel-а За покретање OpenOCD-а.

openocd-cfg-gen

Обезбеђено од стране Intel-а · За генерисање OpenOCD конфигурације file. · Да бисте приказали ЈTAG индекс ланца уређаја.

Приручник за пројектовање уграђених процесора Nios® V 46

Пошаљите повратне информације

726952 | 2025.07.16 Пошаљи повратну информацију
4. Решења за конфигурацију и покретање процесора Nios V
Можете конфигурисати Nios V процесор да покреће и извршава софтвер са различитих меморијских локација. Меморија за покретање је флеш меморија са четвороструким серијским периферним интерфејсом (QSPI), меморија на чипу (OCRAM) или чврсто спрегнута меморија (TCM).
Повезане информације · Услови за покретање при укључивању на страници 193 · Окидачи при укључивању
За више информација о окидачима при укључивању.
4.1. Увод
Ниос В процесор подржава две врсте процеса покретања: · Извршавање на месту (XIP) коришћењем функције alt_load() · Програм копиран у RAM меморију помоћу програма за копирање система. Развој уграђених програма Ниос В заснован је на слоју апстракције хардвера (HAL). HAL пружа мали програм за покретање система (такође познат као копир система) који копира релевантне одељке линкера из меморије за покретање на њихову локацију током покретања. Можете одредити локације меморије програма и података током покретања манипулацијом подешавањима уређивача пакета подршке плоче (BSP). Овај одељак описује: · Копир система за покретање Ниос В процесора који покреће ваш систем Ниос В процесора у складу са
избор меморије за покретање · опције покретања процесора Nios V и општи ток · решења за програмирање Nios V за изабрану меморију за покретање
4.2. Повезивање апликација
Када генеришете пројекат процесора Nios V, BSP Editor генерише два линкера повезана са files: · linker.x: Команда линкера file које генерисана апликација правиfile користи
да бисте креирали бинарну датотеку .elf file. · linker.h: Садржи информације о распореду меморије линкера. Све измене подешавања линкера које направите у BSP пројекту утичу на садржај ова два линкера fileс. Свака Nios V процесорска апликација садржи следеће секције линкера:
© Алтера Корпорација. Алтера, Алтера лого, лого „а“ и други Алтера заштитни знакови су заштитни знакови Алтера Корпорације. Алтера задржава право да мења било које производе и услуге у било ком тренутку без претходне најаве. Алтера не преузима никакву одговорност или обавезе које произилазе из примене или коришћења било које информације, производа или услуге описане овде, осим ако Алтера није изричито другачије писмено сагласна са њом. Купцима Алтере се саветује да набаве најновију верзију спецификација уређаја пре него што се ослоне на било које објављене информације и пре него што наруче производе или услуге. *Друга имена и брендови могу се сматрати власништвом других.

4. Решења за конфигурацију и покретање процесора Nios V 726952 | 2025.07.16.

Табела 29. Секције линкера

.текст

Одељци линкера

.родата

.рвдата

.бсс

.гомила

.стек

Описи Извршни код. Било који подаци само за читање који се користе у извршавању програма. Чува податке за читање и писање који се користе у извршавању програма. Садржи неиницијализоване статичке податке. Садржи динамички додељену меморију. Чува параметре позива функција и друге привремене податке.

Можете додати додатне секције линкера у .elf датотеку file за чување прилагођеног кода и података. Ови делови линкера се смештају у именоване меморијске регионе, дефинисане да одговарају физичким меморијским уређајима и адресама. Подразумевано, BSP Editor аутоматски генерише ове делове линкера. Међутим, можете контролисати делове линкера за одређену апликацију.

4.2.1. Понашање повезивања
Овај одељак описује подразумевано понашање повезивања у BSP Editor-у и како контролисати понашање повезивања.

4.2.1.1. Повезивање подразумеване BSP провајдерске услуге
Током BSP конфигурације, алати аутоматски извршавају следеће кораке:
1. Доделите имена меморијских региона: Доделите име сваком системском меморијском уређају и додајте свако име линкеру file као меморијска регија.
2. Пронађите највећу меморију: Идентификујте највећу област меморије за читање и писање у линкеру file.
3. Доделите секције линкера: Поставите подразумеване секције линкера (.text, .rodata, .rwdata, .bss, .heap и .stack) у меморијски регион идентификован у претходном кораку.
4. Пишите files: Напишите linker.x и linker.h files.
Типично, шема алокације секција линкера функционише током процеса развоја софтвера јер је загарантовано да ће апликација функционисати ако је меморија довољно велика.
Правила за подразумевано понашање повезивања садржана су у Tcl скриптама bsp-set-defaults.tcl и bsp-linker-utils.tcl које генерише Алтера, а налазе се у Директоријум /niosv/scripts/bsp-defaults. Команда niosv-bsp позива ове скрипте. Не мењајте ове скрипте директно.

Приручник за пројектовање уграђених процесора Nios® V 48

Пошаљите повратне информације

4. Решења за конфигурацију и покретање процесора Nios V 726952 | 2025.07.16.

4.2.1.2. Конфигурисано BSP повезивање
Можете управљати подразумеваним понашањем повезивања на картици Скрипта повезивача у BSP уређивачу. Манипулишите скриптом повезивача користећи следеће методе: · Додавање региона меморије: Мапира име региона меморије на физички меморијски уређај. · Додавање мапирања секције: Мапира име секције на регион меморије. BSP
Уређивач вам омогућава да view мапа меморије пре и после извршених промена.

4.3. Методе покретања система са процесором Nios V

Постоји неколико метода за покретање Nios V процесора у Altera FPGA уређајима. Методе за покретање Nios V процесора варирају у зависности од избора флеш меморије и породица уређаја.

Табела 30. Подржане флеш меморије са одговарајућим опцијама покретања

Подржане меморије за покретање

Уређај

Флеш меморија на чипу (за интерну конфигурацију)

Максимално 10 уређаја (са On-Chip Flash IP-ом)

QSPI флеш меморија опште намене (само за корисничке податке)

Сви подржани FPGA уређаји (са генеричким серијским флеш интерфејсом FPGA IP)

Конфигурација QSPI флеш (за конфигурацију активног серијског порта)

Контрола заснована на блоковима
уређаји (са генеричким
Серијски флеш интерфејс Intel FPGA IP)(2)

Методе покретања процесора Nios V

Локација за извршавање апликације

Боот Цопиер

Апликација процесора Nios V се извршава на лицу места са On-Chip Flash меморије

Флеш меморија на чипу (XIP) + OCRAM/ екстерна RAM меморија (за делове са подацима који се могу писати)

Функција alt_load()

Апликација процесора Nios V копирана са On-Chip флеш меморије у RAM меморију помоћу програма за покретање система

OCRAM/Спољна RAM меморија

Поновна употреба Bootloader-а преко GSFI-ја

Апликација процесора Nios V се извршава на лицу места са QSPI флеш меморије опште намене

QSPI флеш меморија опште намене (XIP) + OCRAM/ екстерна RAM меморија (за делове са подацима који се могу писати)

Функција alt_load()

Апликација процесора Nios V копирана је са опште QSPI флеш меморије у RAM меморију помоћу програма за копирање покретања.

OCRAM/Спољна RAM меморија

Бутлоудер преко GSFI-ја

Апликација процесора Nios V се извршава на лицу места из конфигурације QSPI флеш меморије

Конфигурација QSPI флеш меморија (XIP) + OCRAM/ екстерна RAM меморија (за делове са подацима који се могу писати)

Функција alt_load()

Апликација процесора Nios V копирана из конфигурационе QSPI флеш меморије у RAM меморију помоћу програма за копирање покретања

OCRAM/ Спољни RAM покретач путем GSFI-ја настављен…

(2) Погледајте AN 980: Подршка за софтвер Nios V процесор Quartus Prime за листу уређаја.

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 49

4. Решења за конфигурацију и покретање процесора Nios V 726952 | 2025.07.16.

Подржане меморије за покретање
Меморија на чипу (OCRAM) Чврсто спрегнута меморија (TCM)

Уређај
Уређаји засновани на SDM-у (са Mailbox Client Intel FPGA IP). (2)
Сви подржани Алтера FPGA уређаји (2)
Сви подржани Altera FPGA уређаји (2)

Методе покретања процесора Nios V
Апликација процесора Nios V копирана из конфигурационе QSPI флеш меморије у RAM меморију помоћу програма за копирање покретања
Апликација процесора Nios V се извршава на лицу места из OCRAM-а
Апликација процесора Nios V се извршава на лицу места из TCM-а

Локација за извршавање апликације

Боот Цопиер

OCRAM/ Спољни RAM покретач путем SDM-а

ОЦРАМ

Функција alt_load()

TCM инструкција (XIP) Нема + TCM података (за делове података који се могу писати)

Слика 28. Ток покретања процесора Nios V

Ресетуј

Процесор прелази на вектор ресетовања (покретање кода за покретање)

Код апликације може бити копиран на другу меморијску локацију (у зависности од опција покретања)
Покретни код иницијализује процесор

У зависности од опција покретања, код за покретање може копирати почетне вредности за податке/код у други меморијски простор (alt_load)
Покретни код иницијализује апликацијски код и меморијски простор за податке
Покретни код иницијализује све системске периферне уређаје са HAL драјверима (alt_main)
Улаз у главни
Повезане информације · Упутство за коришћење генеричког серијског флеш интерфејса Altera FPGA IP
Приручник за пројектовање уграђених процесора Nios® V 50

Пошаљите повратне информације

4. Решења за конфигурацију и покретање процесора Nios V 726952 | 2025.07.16.
· Корисничко упутство за ИП клијент поштанског сандучета Altera FPGA · AN 980: Софтверска подршка за процесор Nios V Quartus Prime
4.4. Увод у методе покретања система са процесора Nios V
Системи процесора Nios V захтевају да слике софтвера буду конфигурисане у системској меморији пре него што процесор може да почне са извршавањем апликативног програма. Погледајте одељке линкера за подразумеване одељке линкера.
BSP Editor генерише скрипту линкера која обавља следеће функције: · Осигурава да је софтвер процесора повезан у складу са подешавањима линкера
BSP едитора и одређује где се софтвер налази у меморији. · Позиционира кодни регион процесора у меморијској компоненти у складу са
додељене компоненте меморије.
Следећи одељак укратко описује доступне методе покретања процесора Nios V.
4.4.1. Извршавање апликације процесора Nios V на лицу места са флеш меморије за покретање
Алтера је дизајнирала флеш контролере тако да је адресни простор за покретање флеша одмах доступан процесору Nios V након ресетовања система, без потребе за иницијализацијом контролера меморије или меморијских уређаја. Ово омогућава процесору Nios V да директно извршава апликацијски код сачуван на уређајима за покретање без коришћења копирања за покретање за копирање кода на други тип меморије. Флеш контролери су: · Флеш меморија на чипу са IP адресом флеша на чипу (само у MAX® 10 уређају) · QSPI флеш меморија опште намене са генеричком IP адресом серијског флеш интерфејса · QSPI флеш меморија за конфигурацију са IP адресом генеричког серијског флеш интерфејса (осим MAX 10
уређаји)
Када се апликација процесора Nios V извршава на месту из флеш меморије за покретање, BSP едитор обавља следеће функције: · Поставља секције линкера .text на регион флеш меморије за покретање. · Поставља секције линкера .bss, .rodata, .rwdata, .stack и .heap на RAM меморију.
регион меморије. Морате омогућити функцију alt_load() у BSP подешавањима да бисте копирали делове података (.rodata, .rwdata, .exceptions) у RAM меморију након ресетовања система. Део кода (.text) остаје у региону флеш меморије за покретање.
Повезане информације · Генерички серијски флеш интерфејс Altera FPGA IP кориснички водич · Altera MAX 10 кориснички водич за флеш меморију
4.4.1.1. alt_load()
Можете омогућити функцију alt_load() у HAL коду користећи BSP едитор.
Када се користи у току покретања на месту, функција alt_load() обавља следеће задатке:

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 51

4. Решења за конфигурацију и покретање процесора Nios V 726952 | 2025.07.16.

· Ради као мини бут копир који копира меморијске секције у RAM меморију на основу BSP подешавања.
· Копира делове података (.rodata, .rwdata, .exceptions) у RAM меморију, али не и делове кода (.text). Део кода (.text) је део само за читање и остаје у региону флеш меморије за покретање система. Ово партиционисање помаже у минимизирању коришћења RAM меморије, али може ограничити перформансе извршавања кода јер су приступи флеш меморији спорији од приступа RAM меморији на чипу.

У следећој табели су наведена подешавања и функције BSP уређивача:

Табела 31. Подешавања BSP уређивача
Подешавање BSP уређивача hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Функција Омогућава функцију alt_load(). alt_load() копира одељак .rodata у RAM. alt_load() копира одељак .rwdata у RAM. alt_load() копира одељак .exceptions у RAM.

4.4.2. Апликација процесора Nios V копирана са Boot Flash меморије у RAM меморију помоћу Boot Copier-а
Ниос В процесор и ХАЛ укључују копир за покретање система који пружа довољну функционалност за већину Ниос В апликација процесора и погодан је за имплементацију са Ниос В током развоја софтвера.
Када апликација користи копир за покретање система, она поставља све секције линкера (.text, .heap, .rwdata, .rodata, .bss, .stack) на интерну или екстерну RAM меморију. Коришћење копира за покретање система за копирање апликације процесора Nios V са флеш меморије за покретање на интерну или екстерну RAM меморију ради извршавања помаже у побољшању перформанси извршавања.
За ову опцију покретања, процесор Nios V почиње да извршава софтвер за копирање система након ресетовања система. Софтвер копира апликацију са флеш меморије за покретање на интерну или екстерну RAM меморију. Када се процес заврши, процесор Nios V преноси контролу над програмом на апликацију.

Напомена:

Ако се копирање система налази у флеш меморији, онда функција alt_load() не мора бити позвана јер обе служе истој сврси.

4.4.2.1. Покретач система процесора Nios V преко генеричког серијског флеш интерфејса
Бутлоадер преко GSFI-ја је копир за покретање процесора Nios V који подржава QSPI флеш меморију у уређајима заснованим на контролним блоковима. Бутлоадер преко GSFI-ја укључује следеће функције:
· Лоцира софтверску апликацију у неиспарљивој меморији.
· Распакује и копира слику софтверске апликације у РАМ меморију.
· Аутоматски пребацује извршавање процесора на апликацијски код у РАМ меморији након завршетка копирања.

Приручник за пројектовање уграђених процесора Nios® V 52

Пошаљите повратне информације

4. Решења за конфигурацију и покретање процесора Nios V 726952 | 2025.07.16.

Слика за покретање се налази одмах после копира за покретање. Морате осигурати да помак ресетовања процесора Nios V показује на почетак копира за покретање. Слика: Мапа меморије за QSPI флеш са покретачким програмом преко GSFI мапа меморије за QSPI флеш са покретачким програмом преко GSFI приказује мапу флеш меморије за QSPI флеш када се користи копир за покретање. Ова мапа меморије претпоставља да флеш меморија чува FPGA слику и апликативни софтвер.

Табела 32. Покретач система преко GSFI-ја за Nios V процесорско језгро

Језгро процесора Nios V
Ниос В/м процесор

Бутлоудер преко GSFI-ја File Локација
/niosv/components/bootloader/ niosv_m_bootloader.srec

Ниос В/г процесор

/niosv/components/bootloader/ niosv_g_bootloader.srec

Слика 29. Мапа меморије за QSPI флеш меморију са бутлоудером преко GSFI-ја

Подаци о клијенту (*.hex)

Код апликације

Напомена:

Ресетуј векторски помак

Боот Цопиер

0к01Е00000

FPGA слика (*.sof)

0к00000000

1. На почетку меморијске мапе је FPGA слика након чега следе ваши подаци, који се састоје од копира за покретање и кода апликације.
2. Морате подесити помак ресетовања процесора Nios V у Platform Designer-у и усмерити га на почетак копира за покретање.
3. Величина FPGA слике је непозната. Тачну величину можете знати тек након компилације Quartus Prime пројекта. Морате одредити горњу границу за величину Altera FPGA слике. На примерampНа пример, ако је процењено да је величина FPGA слике мања од 0x01E00000, подесите Reset Offset на 0x01E00000 у Platform Designer-у, што је такође почетак копира за покретање.
4. Добра пракса пројектовања састоји се од постављања померања вектора ресетовања на границу сектора флеш меморије како би се осигурало да не дође до делимичног брисања FPGA слике у случају ажурирања софтверске апликације.

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 53

4. Решења за конфигурацију и покретање процесора Nios V 726952 | 2025.07.16.

4.4.2.2. Покретач процесора Nios V путем Безбедног менаџера уређаја
Покретач система преко Secure Device Manager-а (SDM) је HAL апликативни код који користи Mailbox Client Altera FPGA IP HAL драјвер за покретање процесора. Altera препоручује ову апликацију покретача система када се користи конфигурациони QSPI флеш у SDM-базираним уређајима за покретање Nios V процесора.
Након ресетовања система, Nios V процесор прво покреће Bootloader преко SDM-а из мале меморије на чипу и извршава Bootloader преко SDM-а да би комуницирао са конфигурационим QSPI флешом користећи IP адресу клијента поште.
Бутлоадер преко SDM-а обавља следеће задатке: · Лоцира Nios V софтвер у конфигурационој QSPI флеш меморији. · Копира Nios V софтвер у RAM меморију на чипу или екстерну RAM меморију. · Пребацује извршавање процесора на Nios V софтвер унутар RAM меморије на чипу или
екстерна РАМ меморија.
Када се процес заврши, покретачки програм путем SDM-а преноси контролу над програмом на корисничку апликацију. Алтера препоручује организацију меморије као што је наведено у одељку Организација меморије за покретачки програм путем SDM-а.
Слика 30. Покретач покретача путем SDM процеса

Конфигурација

Фласх

Ниос В софтвер

СДМ

FPGA уређај базиран на SDM-у

ИП адреса клијента поштанског сандучета

FPGA логика Nios V

4 екстерне РАМ меморије
Ниос В софтвер

На чипу 4

ЕМИФ

РАМ

Меморија на чипу

Ниос V

софтвер

Бутлоудер преко СДМ-а

1. Nios V процесор покреће Bootloader преко SDM-а из меморије на чипу.
2. Бутлоадер преко СДМ-а комуницира са конфигурационим флешом и лоцира Ниос В софтвер.
3. Бутлоудер преко СДМ-а копира Ниос В софтвер из конфигурационе флеш меморије у РАМ меморију на чипу / екстерну РАМ меморију.
4. Бутлоудер преко SDM-а пребацује извршавање Nios V процесора на Nios V софтвер у RAM меморији на чипу / екстерној RAM меморији.

4.4.3. Извршавање апликације процесора Nios V на лицу места из OCRAM-а
У овој методи, адреса ресетовања процесора Nios V се подешава на основну адресу меморије на чипу (OCRAM). Бинарни фајл апликације (.hex) file се учитава у OCRAM када се FPGA конфигурише, након што се дизајн хардвера компајлира у Quartus Prime софтверу. Када се Nios V процесор ресетује, апликација почиње да се извршава и грана се ка улазној тачки.

Приручник за пројектовање уграђених процесора Nios® V 54

Пошаљите повратне информације

4. Решења за конфигурацију и покретање процесора Nios V 726952 | 2025.07.16.

Напомена:

· Извршавање на месту из OCRAM-а не захтева копирање за покретање јер је апликација Nios V процесора већ инсталирана при ресетовању система.
· Алтера препоручује омогућавање alt_load() за овај метод покретања како би се уграђени софтвер понашао идентично приликом ресетовања без поновне конфигурације слике FPGA уређаја.
· Морате омогућити функцију alt_load() у BSP подешавањима да бисте копирали одељак .rwdata након ресетовања система. У овој методи, почетне вредности за иницијализоване променљиве се чувају одвојено од одговарајућих променљивих како би се избегло преписивање приликом извршавања програма.

4.4.4. Извршавање апликације процесора Nios V на лицу места из TCM-а
Метода извршавања на месту поставља адресу ресетовања процесора Nios V на основну адресу чврсто повезане меморије (TCM). Бинарни фајл апликације (.hex) file се учитава у TCM када конфигуришете FPGA након што компајлирате дизајн хардвера у Quartus Prime софтверу. Када се Nios V процесор ресетује, апликација почиње да се извршава и грана се до улазне тачке.

Напомена:

Извршавање на месту из TCM-а не захтева копирање за покретање јер је апликација Nios V процесора већ инсталирана при ресетовању система.

4.5. Покретање Nios V процесора са флеш меморије на чипу (UFM)

Покретање и извршавање софтвера са флеш меморије на чипу (UFM) помоћу процесора Nios V је доступно у MAX 10 FPGA уређајима. Процесор Nios V подржава следеће две опције покретања користећи флеш меморију на чипу у режиму интерне конфигурације:
· Апликација процесора Nios V се извршава на лицу места са On-Chip флеш меморије.
· Апликација процесора Nios V се копира са флеш меморије на чипу у РАМ меморију помоћу програма за копирање система.

Табела 33. Подржане флеш меморије са одговарајућим опцијама покретања

Подржане меморије за покретање

Методе покретања система Nios V

Локација за извршавање апликације

Боот Цопиер

Само MAX 10 уређаја (са OnChip Flash IP)

Апликација процесора Nios V се извршава на лицу места са On-Chip Flash меморије
Апликација процесора Nios V копирана са On-Chip флеш меморије у RAM меморију помоћу програма за покретање система

Флеш меморија на чипу (XIP) + OCRAM/ екстерна RAM меморија (за делове са подацима који се могу писати)

Функција alt_load()

ОЦРАМ/ Екстерна РАМ меморија

Поновна употреба Bootloader-а преко GSFI-ја

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 55

4. Решења за конфигурацију и покретање процесора Nios V 726952 | 2025.07.16.

Слика 31.

Дизајн, конфигурација и ток покретања
Дизајн · Направите свој пројекат базиран на Nios V процесору користећи Platform Designer. · Уверите се да у дизајну система постоји екстерна RAM меморија или RAM меморија на чипу.

Конфигурација и компилација FPGA
· Подесите исти интерни режим конфигурације у On-chip Flash IP у Platform Designer-у и Quartus Prime софтверу. · Подесите Nios V процесор reset agent на On-chip Flash. · Изаберите жељени UFM метод иницијализације. · Генеришите свој дизајн у Platform Designer-у. · Компајлирајте свој пројекат у Quartus Prime софтверу.

Пројекат BSP корисничке апликације · Креирајте HAL BSP за процесор Nios V на основу .sopcinfo file креирао Platform Designer. · Уредите BSP подешавања Nios V процесора и Linker скрипту у BSP уређивачу. · Генеришите BSP пројекат.
Пројекат корисничке апликације · Развијање кода апликације за Nios V процесор. · Компајлирање апликације за Nios V процесор и генерисање апликације за Nios V процесор (.hex) file· Поново компајлирајте свој пројекат у Quartus Prime софтверу ако означите опцију Initialize memory content у Intel FPGA On-Chip Flash IP.

Програмирање FileКонверзија, преузимање и покретање · Генерисање .pof датотеке на чипу file коришћењем Convert програмирања Fileфункција у софтверу Quartus Prime.
· Програмирајте .pof датотеку file у ваш MAX 10 уређај. · Рестартујте и поново укључите хардвер.
4.5.1. Опис флеш меморије на чипу MAX 10 FPGA
MAX 10 FPGA уређаји садрже флеш меморију на чипу која је сегментирана на два дела: · Конфигурациона флеш меморија (CFM) — чува податке о конфигурацији хардвера за
MAX 10 FPGA. · Корисничка флеш меморија (UFM) — чува корисничке податке или софтверске апликације.
UFM архитектура уређаја MAX 10 је комбинација меких и хардних IP адреса. UFM-у можете приступити само користећи On-Chip Flash IP језгро у Quartus Prime софтверу.
IP језгро флеш меморије на чипу подржава следеће функције: · Приступ читању или писању UFM и CFM секторима (ако је омогућено у Platform Designer-у)
коришћењем Avalon MM интерфејса за податке и контролу. · Подржава брисање страница, брисање сектора и писање сектора. · Симулациони модел за UFM приступе читања/писања коришћењем различитих EDA симулационих алата.

Приручник за пројектовање уграђених процесора Nios® V 56

Пошаљите повратне информације

4. Решења за конфигурацију и покретање процесора Nios V 726952 | 2025.07.16.

Табела 34. Флеш региони на чипу у MAX 10 FPGA уређајима

Региони блица

Функционалност

Конфигурациона флеш меморија (сектори CFM0-2)

ФПГА конфигурација file складиштење

Корисничка флеш меморија (сектори UFM0-1)

Апликација процесора Nios V и кориснички подаци

MAX 10 FPGA уређаји подржавају неколико режима конфигурације, а неки од ових режима омогућавају коришћење CFM1 и CFM2 као додатног UFM региона. Следећа табела приказује локацију за чување слика конфигурације FPGA на основу режима конфигурације MAX 10 FPGA.

Табела 35. Локација складиштења слика конфигурације FPGA

Режим конфигурације Двоструко компресоване слике

CFM2 компресована слика 2

ЦФМ1

CFM0 компресована слика 1

Једна некомпримована слика

Виртуелни УФМ

Некомпримована слика

Једна некомпримована слика са иницијализацијом меморије

Некомпримована слика (са претходно иницијализованим садржајем меморије на чипу)

Једна компресована слика са иницијализацијом меморије Компресована слика (са претходно иницијализованим садржајем меморије на чипу)

Једна компресована слика

Виртуелни УФМ

Компримовану слику

Морате користити On-chip Flash IP језгро да бисте приступили флеш меморији у MAX 10 FPGA. Можете инстанцирати и повезати On-chip Flash IP са Quartus Prime софтвером. Nios V меко језгро процесора користи Platform Designer интерконекције за комуникацију са On-chip Flash IP-ом.
Слика 32. Веза између On-chip Flash IP-а и Nios V процесора

Напомена:

Уверите се да је порт за флеш меморију на чипу повезан са менаџером података процесора Nios V како би процесор могао да контролише операције писања и брисања.
IP језгро флеш меморије на чипу може да обезбеди приступ пет флеш сектора – UFM0, UFM1, CFM0, CFM1 и CFM2.
Важне информације о UFM и CFM секторима: · CFM сектори су намењени за складиштење конфигурационих (битстрим) података (*.pof).
· Кориснички подаци могу бити сачувани у UFM секторима и могу бити скривени, ако су изабрана исправна подешавања у алату Platform Designer.
· Одређени уређаји немају UFM1 сектор. Можете погледати табелу: Величина UFM и CFM сектора за доступне секторе у сваком појединачном MAX 10 FPGA уређају.

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 57

4. Решења за конфигурацију и покретање процесора Nios V 726952 | 2025.07.16.

· Можете конфигурисати CFM2 као виртуелни UFM избором режима конфигурације једне некомпримиране слике.
· Можете конфигурисати CFM2 и CFM1 као виртуелни UFM избором режима конфигурације једне некомпримиране слике.
· Величина сваког сектора варира у зависности од одабраних MAX 10 FPGA уређаја.

Табела 36.

Величина сектора UFM и CFM
Ова табела наводи димензије UFM и CFM низова.

Уређај

Странице по сектору

УФМ1 УФМ0 ЦФМ2 ЦФМ1 ЦФМ0

Величина странице (Kbit)

Максимални корисник
Величина флеш меморије (Kbit) (3)

Укупна величина конфигурационе меморије (Kbit)

10М02 3

34 16

544

10М04 0

41 29 70 16

1248

2240

10М08 8

41 29 70 16

1376

2240

10М16 4

38 28 66 32

2368

4224

10М25 4

52 40 92 32

3200

5888

10М40 4

48 36 84 64

5888

10752

10М50 4

48 36 84 64

5888

10752

Величина OCRAM-а (Kbit)
108 189 378 549 675 1260 1638

Повезане информације · MAX 10 FPGA водич за конфигурисање · Altera MAX 10 водич за коришћење флеш меморије

4.5.2. Извршавање апликације процесора Nios V на лицу места из UFM-а

Решење „Изврши на месту“ из UFM-а је погодно за апликације са Nios V процесором које захтевају ограничену употребу меморије на чипу. Функција alt_load() ради као мини копирање за покретање које копира делове података (.rodata, .rwdata или .exceptions) из меморије за покретање у RAM на основу BSP подешавања. Део кода (.text),
који је део само за читање, остаје у региону флеш меморије на чипу MAX 10. Ова поставка минимизира употребу RAM меморије, али може ограничити перформансе извршавања кода јер је приступ флеш меморији спорији него RAM меморији на чипу.

Апликација процесора Nios V је програмирана у UFM сектор. Вектор ресетовања процесора Nios V указује на базну адресу UFM-а како би се извршио код из UFM-а након ресетовања система.

Ако користите дебагер на нивоу изворног кода за дебаговање ваше апликације, морате користити хардверску тачку прекида. То је зато што UFM не подржава случајни приступ меморији, што је неопходно за дебаговање меких тачака прекида.

Напомена:

Не можете брисати или писати UFM док извршавате извршавање на месту у MAX 10. Пребаците се на приступ копирања за покретање ако треба да обришете или пишете UFM.

(3) Максимална могућа вредност, која зависи од изабраног режима конфигурације.

Приручник за пројектовање уграђених процесора Nios® V 58

Пошаљите повратне информације

4. Решења за конфигурацију и покретање процесора Nios V 726952 | 2025.07.16.

Слика 33. Апликација процесора Nios V XIP из UFM-а

Макс. 10 уређаја

.ПОФ
Ниос В хардвер .СОФ
Ниос В софтвер .ХЕКС

Квартус програмер

Флеш меморија на чипу

ЦФМ

Ниос В хардвер

УФМ

Ниос В софтвер

Интерна конфигурација

Флеш IP на чипу

FPGA логика
Ниос В процесор

РАМ меморија на чипу

Екстерни

РАМ

ЕМИФ

4.5.2.1. Ток пројектовања хардвера
Следећи одељак описује корак-по-корак метод за изградњу система за покретање система за апликацију процесора Nios V из On-Chip Flash меморије.ampДоња слика је направљена помоћу уређаја MAX 10.
Подешавања IP компоненте
1. Направите пројекат вашег Nios V процесора користећи Quartus Prime и Platform Designer. 2. Уверите се да је екстерна RAM или On-Chip меморија (OCRAM) додата вашој платформи.
Дизајнерски систем.

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 59

4. Решења за конфигурацију и покретање процесора Nios V 726952 | 2025.07.16.
Слика 34. ПримampИП конекције у дизајнеру платформи за покретање Nios V са OnChip Flash-а (UFM)

3. У уређивачу параметара On-Chip Flash IP, подесите Configuration Mode на једно од следећег, у складу са вашим жељама у дизајну: · Једна некомпримована слика · Једна компресована слика · Једна некомпримована слика са иницијализацијом меморије · Једна компресована слика са иницијализацијом меморије
За више информација о двоструко компресованим сликама, погледајте Упутство за кориснике конфигурације MAX 10 FPGA – Даљинска надоградња система.

Напомена:

Морате доделити скривени приступ свим CFM регионима у On-Chip Flash IP адреси.

Слика 35. Избор режима конфигурације у уређивачу параметара флеш меморије на чипу

Подешавања IP меморије на чипу – UFM иницијализација Можете изабрати једну од следећих метода према вашим жељама:

Приручник за пројектовање уграђених процесора Nios® V 60

Пошаљите повратне информације

4. Решења за конфигурацију и покретање процесора Nios V 726952 | 2025.07.16.

Напомена:

Кораци у наредним потпоглављима (Ток дизајна софтвера и програмирање) зависе од избора који овде направите.

· Метод 1: Иницијализација UFM података у SOF-у током компилације
Квартус Прајм укључује податке за иницијализацију UFM-а у SOF током компилације. Поновна компилација SOF-а је потребна ако дође до промена у UFM подацима.
1. Означите поља за иницијализацију флеш садржаја и омогућите иницијализацију која није подразумевана file.

Слика 36. Иницијализација флеш садржаја и омогућавање неподразумеване иницијализације File

2. Наведите путању генерисаног .hex фајла file (из команде elf2hex) у кориснички креираном хексадецималном или mif формату file.
Слика 37. Додавање .hex датотеке File Пут

· Метод 2: Комбиновање UFM података са компајлираним SOF-ом током генерисања POF-а
UFM подаци се комбинују са компајлираним SOF-ом приликом конвертовања програмирања fileс. Не морате поново да компајлирате SOF, чак и ако се UFM подаци промене. Током развоја, не морате поново да компајлирате SOF fileс за измене у апликацији. Алтера препоручује ову методу програмерима апликација.
1. Искључите опцију Иницијализуј флеш садржај.
Слика 38. Иницијализација Flash садржаја са иницијализацијом која није подразумевана File

Ресетуј подешавања агента за метод извршавања на месту процесора Nios V
1. У уређивачу параметара процесора Nios V, подесите агент за ресетовање на „On-Chip Flash“.
Слика 39. Подешавања уређивача параметара процесора Nios V са агентом за ресетовање подешеним на On-Chip Flash

2. Кликните на Генериши HDL када се појави дијалог прозор Генерисање. 3. Наведите излаз file опције генерисања и кликните на Генериши.

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 61

4. Решења за конфигурацију и покретање процесора Nios V 726952 | 2025.07.16.
Quartus Prime Software Settings 1. In the Quartus Prime software, click Assignments Device Device and Pin
Options Configuration. Set the Configuration mode according to the setting in On-Chip Flash IP. Figure 40. Configuration Mode Selection in Quartus Prime Software

2. Кликните на OK да бисте изашли из прозора Device and Pin Options.
3. Кликните на OK да бисте изашли из прозора Уређај.
4. Click Processing Start Compilation to compile your project and generate the .sof file.

Напомена:

Ако је подешавање режима конфигурације у софтверу Quartus Prime и уређивачу параметара Platform Designer другачије, пројекат Quartus Prime не успева са следећом поруком о грешци.

Слика 41.

Порука о грешци за различито подешавање режима конфигурације Грешка (14740): Режим конфигурације на атому „q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block“ се не подудара са подешавањем пројекта. Ажурирајте и регенеришите Qsys систем да би се подударио са подешавањем пројекта.

Повезане информације MAX 10 FPGA Упутство за коришћење конфигурације

4.5.2.2. Ток дизајнирања софтвера
Овај одељак пружа ток дизајна за генерисање и изградњу софтверског пројекта за процесор Nios V. Да бисте осигурали поједностављен ток изградње, препоручује се да креирате слично стабло директоријума у свом пројекту дизајна. Следећи ток дизајна софтвера је заснован на овом стаблу директоријума.
Да бисте креирали стабло директоријума софтверског пројекта, пратите ове кораке: 1. У фасцикли вашег дизајнерског пројекта креирајте фасциклу под називом software. 2. У фасцикли software креирајте две фасцикле под називом hal_app и hal_bsp.
Слика 42. Стабло директоријума софтверских пројеката

Приручник за пројектовање уграђених процесора Nios® V 62

Пошаљите повратне информације

4. Решења за конфигурацију и покретање процесора Nios V 726952 | 2025.07.16.
Креирање пројекта BSP апликације
Да бисте покренули BSP едитор, пратите ове кораке: 1. Уђите у Nios V командну шкољку. 2. Позовите BSP едитор командом niosv-bsp-editor. 3. У BSP едитору кликните на File Нови BSP да бисте започели свој BSP пројекат. 4. Конфигуришите следећа подешавања:
· Информације о SOPC-у File име: Наведите SOPCINFO file (.sopcinfo). · Назив процесора: Изаберите Nios V процесор. · Оперативни систем: Изаберите оперативни систем Nios V процесора. · Верзија: Оставите као подразумевано. · BSP циљни директоријум: Изаберите путању директоријума BSP пројекта. Можете
унапред подесите на /software/hal_bsp омогућавањем опције „Користи подразумеване локације“. · BSP подешавања File име: Унесите име подешавања BSP-а File. · Additional Tcl scripts: Provide a BSP Tcl script by enabling Enable Additional Tcl script. 5. Click OK.
Figure 43. Configure New BSP

Configuring the BSP Editor and Generating the BSP Project
You can define the processor’s exception vector either in On-Chip Memory (OCRAM) or On-Chip Flash based on your design preference. Setting the exception vector memory to OCRAM/External RAM is recommended to make the interrupt processing faster. 1. Go to Main Settings Advanced hal.linker. 2. If you select On-Chip Flash as exception vector,
a. Enable the following settings:

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 63

4. Решења за конфигурацију и покретање процесора Nios V 726952 | 2025.07.16.
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Figure 44. Advanced.hal.linker Settings

b. Click on the Linker Script tab in the BSP Editor. c. Set the .exceptions and .text regions in the Linker Section Name to
On-Chip Flash. d. Set the rest of the regions in the Linker Section Name list to the On-Chip
Memory (OCRAM) or external RAM.
Figure 45. Linker Region Settings (Exception Vector Memory: On-Chip Flash)

3. If you select OCRAM/External RAM as exception vector, a. Enable the following settings: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Figure 46. Linker Region Settings (Exception Vector Memory: OCRAM/External RAM)

b. Click on the Linker Script tab in the BSP Editor.
c. Set the.text regions in the Linker Section Name to On-Chip Flash.
d. Set the rest of the regions in the Linker Section Name list to the On-Chip Memory (OCRAM) or external RAM.

Приручник за пројектовање уграђених процесора Nios® V 64

Пошаљите повратне информације

4. Решења за конфигурацију и покретање процесора Nios V 726952 | 2025.07.16.
Figure 47. Linker Region Settings (Exception Vector Memory: OCRAM)
4. Click Generate to generate the BSP project. Generating the User Application Project File 1. Navigate to the software/hal_app folder and create your application source
code. 2. Launch the Nios V Command Shell. 3. Execute the command below to generate the application CMakeLists.txt.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/<user application>
Building the User Application Project You can choose to build the user application project using Ashling RiscFree IDE for Altera FPGAs or through the command line interface (CLI). If you prefer using CLI, you can build the user application using the following command: cmake -G “Unix Makefiles” -B software/hal_app/build -S software/hal_app make -C software/hal_app/build
The application (.elf) file is created in software/hal_app/build folder. Generating the HEX File You must generate a .hex file from your application .elf file, so you can create a .pof file suitable for programming the devices. 1. Launch the Nios V Command Shell. 2. For Nios V processor application boot from On-Chip Flash, use the following
command line to convert the ELF to HEX for your application. This command creates the user application (onchip_flash.hex) file. elf2hex software/hal_app/build/<user_application>.elf -o onchip_flash.hex
-b <base address of On-Chip Flash UFM region> -w 8 -e <end address of On-Chip Flash UFM region> 3. Recompile the hardware design if you check Initialize memory content option in On-Chip Flash IP (Method 1). This is to include the software data (.HEX) in the SOF file.

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 65

4. Решења за конфигурацију и покретање процесора Nios V 726952 | 2025.07.16.
4.5.2.3. Programming 1. In Quartus Prime, click File Цонверт Программинг Files. 2. Under Output programming file, choose Programmer Object File (.pof) as Programming file type. 3. Set Mode to Internal Configuration.
Figure 48. Convert Programming File Подешавања
4. Click Options/Boot info…, the MAX 10 Device Options window appears. 5. Based on the Initialize flash content settings in the On-chip Flash IP, perform
one of the following steps: · If Initialize flash content is checked (Method 1), the UFM initialization data
was included in the SOF duringQuartus Prime compilation. — Select Page_0 for UFM source: option. Click OK and proceed to the
next. Figure 49. Setting Page_0 for UFM Source if Initialize Flash Content is Checked

Приручник за пројектовање уграђених процесора Nios® V 66

Пошаљите повратне информације

4. Решења за конфигурацију и покретање процесора Nios V 726952 | 2025.07.16.
· If Initialize flash content is not checked (Method 2), choose Load memory file for the UFM source option. Browse to the generated On-chip Flash HEX file (onchip_flash.hex) in the File path: and click OK. This step adds UFM data separately to the SOF file during the programming file конверзија.
Figure 50. Setting Load Memory File for UFM Source if Initialize Flash Content is Not Checked

6. In the Convert Programming File dialog box, at the Input files to convert section, click Add File… and point to the generated Quartus Prime .sof file.
Figure 51. Input Files to Convert in Convert Programming Files for Single Image Mode

7. Click Generate to create the .pof file. 8. Program the .pof file into your MAX 10 device. 9. Power cycle your hardware.

4.5.3. Nios V Processor Application Copied from UFM to RAM using Boot Copier

Altera recommends this solution for MAX 10 FPGA Nios V processor system designs where multiple iterations of application software development and high system performance are required. The boot copier is located within the UFM at an offset that is the same address as the reset vector. The Nios V application is located next to the boot copier.

For this boot option, the Nios V processor starts executing the boot copier upon system reset to copy the application from the UFM sector to the OCRAM or external RAM. Once copying is complete, the Nios V processor transfers the program control over to the application.

Напомена:

The applied boot copier is the same as the Bootloader via GSFI.

Пошаљите повратне информације

Приручник за пројектовање уграђених процесора Nios® V 67

4. Решења за конфигурацију и покретање процесора Nios V 726952 | 2025.07.16.

Figure 52. Nios V Application Copied from UFM to RAM using Boot Copier

Макс. 10 уређаја

.ПОФ
Ниос В хардвер .СОФ
Ниос В софтвер .ХЕКС
Bootloader .SREC

Квартус програмер

Екстерна РАМ меморија
Ниос В софтвер

Флеш меморија на чипу

ЦФМ

Nios V Hardwa

Документи / Ресурси

altera Nios V Embedded Processor [пдф] Упутство за кориснике
Nios V, Nios V-m, Nios V-g, Nios V-c, Nios V Embedded Processor, Nios V, Embedded Processor, Processor

Референце

Упутство за употребу

altera Nios V Embedded Processor

Спецификације

Nios V Processor Hardware System Design

Nios V Processor Software System Design

Nios V Processor Configuration and Booting Solutions

Документи / Ресурси

Референце

Оставите коментар

Откажи одговор