altera Nios V ایمبیڈڈ پروسیسر صارف گائیڈ

About the Nios® V Embedded Processor
1.1 Altera® FPGA اور ایمبیڈڈ پروسیسرز ختمview
Altera FPGA ڈیوائسز منطق کو نافذ کر سکتی ہیں جو کہ ایک مکمل مائکرو پروسیسر کے طور پر کام کرتی ہے جبکہ بہت سے اختیارات فراہم کرتی ہے۔
مجرد مائیکرو پروسیسرز اور الٹیرا ایف پی جی اے کے درمیان ایک اہم فرق یہ ہے کہ الٹیرا ایف پی جی اے فیبرک جب پاور اپ ہوتا ہے تو اس میں کوئی منطق نہیں ہوتی۔ Nios® V پروسیسر ایک سافٹ انٹلیکچوئل پراپرٹی (IP) پروسیسر ہے جو RISC-V تفصیلات پر مبنی ہے۔ اس سے پہلے کہ آپ Nios V پروسیسر پر مبنی سسٹم پر سافٹ ویئر چلائیں، آپ کو Altera FPGA ڈیوائس کو ہارڈ ویئر ڈیزائن کے ساتھ کنفیگر کرنا چاہیے جس میں Nios V پروسیسر ہو۔ آپ Altera FPGA پر کہیں بھی Nios V پروسیسر رکھ سکتے ہیں، ڈیزائن کی ضروریات پر منحصر ہے۔

اپنے Altera® FPGA IP پر مبنی ایمبیڈڈ سسٹم کو ایک مجرد مائیکرو پروسیسر پر مبنی نظام کے طور پر برتاؤ کرنے کے لیے، آپ کے سسٹم میں درج ذیل چیزیں شامل ہونی چاہئیں: · AJTAG Altera FPGA کنفیگریشن، ہارڈ ویئر اور سافٹ ویئر کو سپورٹ کرنے کے لیے انٹرفیس
ڈیبگنگ · ایک پاور اپ الٹیرا ایف پی جی اے کنفیگریشن میکانزم
اگر آپ کے سسٹم میں یہ صلاحیتیں ہیں، تو آپ Altera FPGA میں لدے ہوئے پہلے سے ٹیسٹ شدہ ہارڈویئر ڈیزائن سے اپنے ڈیزائن کو بہتر کرنا شروع کر سکتے ہیں۔ Altera FPGA کا استعمال آپ کو مسائل کو حل کرنے یا نئی فعالیت شامل کرنے کے لیے اپنے ڈیزائن میں تیزی سے ترمیم کرنے کی بھی اجازت دیتا ہے۔ آپ اپنے سسٹم کے J کا استعمال کرتے ہوئے Altera FPGA کو دوبارہ ترتیب دے کر ان نئے ہارڈویئر ڈیزائنوں کو آسانی سے جانچ سکتے ہیں۔TAG انٹرفیس
دی جے۔TAG انٹرفیس ہارڈ ویئر اور سافٹ ویئر کی ترقی کی حمایت کرتا ہے۔ آپ J کا استعمال کرتے ہوئے درج ذیل کام انجام دے سکتے ہیں۔TAG انٹرفیس: · Altera FPGA کو ترتیب دیں · سافٹ ویئر ڈاؤن لوڈ اور ڈیبگ کریں · Altera FPGA کے ساتھ UART جیسے انٹرفیس (JTAG UART
ٹرمینل) · ڈیبگ ہارڈویئر (سگنل ٹیپ ایمبیڈڈ لاجک اینالائزر کے ساتھ) · پروگرام فلیش میموری
آپ کے Altera FPGA کو Nios V پروسیسر پر مبنی ڈیزائن کے ساتھ کنفیگر کرنے کے بعد، سافٹ ویئر ڈویلپمنٹ کا بہاؤ مجرد مائیکرو کنٹرولر ڈیزائن کے بہاؤ جیسا ہوتا ہے۔

متعلقہ معلومات · AN 985: Nios V پروسیسر ٹیوٹوریل
ایک سادہ Nios V پروسیسر سسٹم بنانے اور Hello World ایپلیکیشن چلانے کے بارے میں ایک فوری آغاز گائیڈ۔
© الٹیرا کارپوریشن۔ Altera، Altera لوگو، 'a' لوگو، اور Altera کے دیگر نشانات Altera Corporation کے ٹریڈ مارک ہیں۔ Altera بغیر اطلاع کے کسی بھی وقت کسی بھی مصنوعات اور خدمات میں تبدیلیاں کرنے کا حق محفوظ رکھتا ہے۔ Altera یہاں بیان کردہ کسی بھی معلومات، پروڈکٹ، یا سروس کے اطلاق یا استعمال سے پیدا ہونے والی کوئی ذمہ داری یا ذمہ داری قبول نہیں کرتا ہے سوائے اس کے کہ Altera کی طرف سے تحریری طور پر اس پر اتفاق کیا گیا ہو۔ Altera کے صارفین کو مشورہ دیا جاتا ہے کہ وہ کسی بھی شائع شدہ معلومات پر انحصار کرنے سے پہلے اور مصنوعات یا خدمات کے آرڈر دینے سے پہلے ڈیوائس کی تفصیلات کا تازہ ترین ورژن حاصل کریں۔ *دیگر ناموں اور برانڈز پر دوسروں کی ملکیت کے طور پر دعویٰ کیا جا سکتا ہے۔

1. Nios® V ایمبیڈڈ پروسیسر 726952 کے بارے میں | 2025.07.16
Nios V پروسیسر حوالہ دستی Nios V پروسیسر کی کارکردگی کے معیارات، پروسیسر کے فن تعمیر، پروگرامنگ ماڈل، اور بنیادی نفاذ کے بارے میں معلومات فراہم کرتا ہے۔
· ایمبیڈڈ پیری فیرلز IP صارف گائیڈ · Nios V پروسیسر سافٹ ویئر ڈویلپر ہینڈ بک

Nios V پروسیسر سافٹ ویئر ڈویلپمنٹ ماحول، دستیاب ٹولز، اور Nios V پروسیسر پر چلانے کے لیے سافٹ ویئر بنانے کے عمل کی وضاحت کرتا ہے۔ · Ashling* RiscFree* انٹیگریٹڈ ڈویلپمنٹ انوائرمنٹ (IDE) Altera FPGAs کے لیے صارف گائیڈ Altera FPGAs Arm*-based HPS اور Nios V کور پروسیسر کے لیے RiscFree* مربوط ترقیاتی ماحول (IDE) کی وضاحت کرتا ہے۔ Nios V پروسیسر Altera FPGA IP ریلیز نوٹس
1.2 Quartus® پرائم سافٹ ویئر سپورٹ
Quartus® Prime Pro Edition سافٹ ویئر اور Quartus Prime Standard Edition سافٹ ویئر کے لیے Nios V پروسیسر کی تعمیر کا بہاؤ مختلف ہے۔ اختلافات کے بارے میں مزید معلومات کے لیے AN 980: Nios V پروسیسر Quartus Prime Software Support سے رجوع کریں۔
متعلقہ معلومات AN 980: Nios V پروسیسر کوارٹس پرائم سافٹ ویئر سپورٹ
1.3 Nios V پروسیسر لائسنسنگ
ہر Nios V پروسیسر ویرینٹ میں اس کی لائسنس کلید ہوتی ہے۔ ایک بار جب آپ لائسنس کی کلید حاصل کر لیتے ہیں، تو آپ تمام Nios V پروسیسر پروجیکٹس کے لیے ایک ہی لائسنس کلید کو میعاد ختم ہونے تک استعمال کر سکتے ہیں۔ آپ صفر لاگت پر Nios V پروسیسر Altera FPGA IP لائسنس حاصل کر سکتے ہیں۔
Nios V پروسیسر لائسنس کلیدی فہرست Altera FPGA سیلف سروس لائسنسنگ سینٹر میں دستیاب ہے۔ سائن اپ برائے تشخیص یا مفت لائسنس ٹیب پر کلک کریں، اور درخواست کرنے کے لیے متعلقہ اختیارات کو منتخب کریں۔
تصویر 1. Altera FPGA سیلف سروس لائسنسنگ سینٹر

لائسنس کی چابیاں کے ساتھ، آپ یہ کر سکتے ہیں:
تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 7

1. Nios® V ایمبیڈڈ پروسیسر 726952 کے بارے میں | 2025.07.16
اپنے سسٹم میں ایک Nios V پروسیسر لگائیں۔ · ایک Nios V پروسیسر سسٹم کے رویے کی تقلید کریں۔ · ڈیزائن کی فعالیت کی تصدیق کریں، جیسے کہ سائز اور رفتار۔ · ڈیوائس پروگرامنگ تیار کریں۔ files · ایک ڈیوائس کو پروگرام کریں اور ہارڈ ویئر میں ڈیزائن کی تصدیق کریں۔
Altera FPGAs کے لیے Ashling* RiscFree* IDE میں سافٹ ویئر تیار کرنے کے لیے آپ کو لائسنس کی ضرورت نہیں ہے۔
متعلقہ معلومات · Altera FPGA سیلف سروس لائسنسنگ سینٹر
Nios V پروسیسر Altera FPGA IP لائسنس کیز حاصل کرنے کے بارے میں مزید معلومات کے لیے۔ Altera FPGA سافٹ ویئر کی تنصیب اور لائسنسنگ Altera FPGA سافٹ ویئر کو لائسنس دینے اور ایک فکسڈ لائسنس اور نیٹ ورک لائسنس سرور قائم کرنے کے بارے میں مزید معلومات کے لیے۔
1.4 ایمبیڈڈ سسٹم ڈیزائن
مندرجہ ذیل اعداد و شمار ایک آسان Nios V پروسیسر کی بنیاد پر سسٹم ڈیزائن کے بہاؤ کو ظاہر کرتا ہے، جس میں ہارڈ ویئر اور سافٹ ویئر کی ترقی دونوں شامل ہیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 8

تاثرات بھیجیں۔

1. Nios® V ایمبیڈڈ پروسیسر 726952 کے بارے میں | 2025.07.16

تصویر 2۔

Nios V پروسیسر سسٹم ڈیزائن فلو
سسٹم کا تصور

سسٹم کی ضروریات کا تجزیہ کریں۔

Nios® V
پروسیسر کور اور معیاری اجزاء

میں سسٹم کی وضاحت اور تخلیق کریں۔
پلیٹ فارم ڈیزائنر

ہارڈ ویئر فلو: انٹیل کوارٹس پرائم پروجیکٹ کو مربوط اور مرتب کریں۔

سافٹ ویئر فلو: Nios V پروپوزل سافٹ ویئر تیار اور بنائیں

ہارڈ ویئر فلو: FPGA ڈیزائن ڈاؤن لوڈ کریں۔
ٹارگٹ بورڈ کو

سافٹ ویئر فلو: ٹیسٹ اور ڈیبگ Nios V پروسیسر سافٹ ویئر

سافٹ ویئر کی کوئی وضاحت نہیں کرتا؟
جی ہاں
ہارڈ ویئر کی کوئی وضاحت نہیں کرتا؟ جی ہاں
سسٹم مکمل

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 9

726952 | 2025.07.16 تاثرات بھیجیں۔

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن

تصویر 3۔

مندرجہ ذیل خاکہ ایک عام Nios V پروسیسر ہارڈویئر ڈیزائن کی وضاحت کرتا ہے۔ Nios V پروسیسر سسٹم ہارڈ ویئر ڈیزائن فلو

شروع کریں۔

Nios V Cores اور معیاری اجزاء

پلیٹ فارم ڈیزائنر کا استعمال ایک Nios V پر مبنی نظام کو ڈیزائن کرنے کے لیے
پلیٹ فارم ڈیزائنر ڈیزائن تیار کریں۔

انٹیل کوارٹس پرائم پروجیکٹ کے ساتھ پلیٹ فارم ڈیزائنر سسٹم کو مربوط کریں۔
پن کے مقامات، وقت کے تقاضے، اور دیگر ڈیزائن کی پابندیاں تفویض کریں۔
انٹیل کوارٹس پرائم میں ٹارگٹ ڈیوائس کے لیے ہارڈ ویئر مرتب کریں۔

ڈاؤن لوڈ کے لیے تیار
2.1 پلیٹ فارم ڈیزائنر کے ساتھ Nios V پروسیسر سسٹم ڈیزائن بنانا
کوارٹس پرائم سافٹ ویئر میں پلیٹ فارم ڈیزائنر سسٹم انٹیگریشن ٹول شامل ہے جو Nios V پروسیسر IP کور اور دیگر IPs کو Altera FPGA سسٹم ڈیزائن میں متعین اور ضم کرنے کے کام کو آسان بناتا ہے۔ پلیٹ فارم ڈیزائنر خود بخود متعین اعلیٰ سطحی کنیکٹیویٹی سے باہم مربوط منطق تخلیق کرتا ہے۔ انٹر کنیکٹ آٹومیشن سسٹم کی سطح کے ایچ ڈی ایل کنکشن کی وضاحت کرنے کے وقت طلب کام کو ختم کرتی ہے۔
© الٹیرا کارپوریشن۔ Altera، Altera لوگو، 'a' لوگو، اور Altera کے دیگر نشانات Altera Corporation کے ٹریڈ مارک ہیں۔ Altera بغیر اطلاع کے کسی بھی وقت کسی بھی مصنوعات اور خدمات میں تبدیلیاں کرنے کا حق محفوظ رکھتا ہے۔ Altera یہاں بیان کردہ کسی بھی معلومات، پروڈکٹ، یا سروس کے اطلاق یا استعمال سے پیدا ہونے والی کوئی ذمہ داری یا ذمہ داری قبول نہیں کرتا ہے سوائے اس کے کہ Altera کی طرف سے تحریری طور پر اس پر اتفاق کیا گیا ہو۔ Altera کے صارفین کو مشورہ دیا جاتا ہے کہ وہ کسی بھی شائع شدہ معلومات پر انحصار کرنے سے پہلے اور مصنوعات یا خدمات کے آرڈر دینے سے پہلے ڈیوائس کی تفصیلات کا تازہ ترین ورژن حاصل کریں۔ *دیگر ناموں اور برانڈز پر دوسروں کی ملکیت کے طور پر دعویٰ کیا جا سکتا ہے۔

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن
726952 | 2025.07.16

سسٹم ہارڈویئر کی ضروریات کا تجزیہ کرنے کے بعد، آپ کوارٹس پرائم کا استعمال کرتے ہوئے Nios V پروسیسر کور، میموری، اور آپ کے سسٹم کو درکار دیگر اجزاء کی وضاحت کرتے ہیں۔ پلیٹ فارم ڈیزائنر ہارڈ ویئر سسٹم میں اجزاء کو ضم کرنے کے لیے خود بخود انٹر کنیکٹ منطق تیار کرتا ہے۔

2.1.1 Nios V پروسیسر Altera FPGA IP کو فوری بنانا

You can instantiate any of the processor IP cores in Platform Designer IP Catalog Processors and Peripherals Embedded Processors.

ہر پروسیسر کا IP کور اس کے منفرد فن تعمیر کی بنیاد پر مختلف ترتیب کے اختیارات کو سپورٹ کرتا ہے۔ آپ اپنی ڈیزائن کی ضروریات کو بہتر طور پر پورا کرنے کے لیے ان کنفیگریشنز کی وضاحت کر سکتے ہیں۔

ٹیبل 1۔

بنیادی متغیرات میں ترتیب کے اختیارات

کنفیگریشن کے اختیارات

Nios V/c پروسیسر

Nios V/m پروسیسر

ڈیبگ ری سیٹ کی درخواست استعمال کریں۔

—

ٹریپس، استثناء، اور مداخلت

سی پی یو آرکیٹیکچر

ای سی سی

کیشز، پیریفرل ریجنز اور ٹی سی ایم

—

حسب ضرورت ہدایات

—

لاک سٹیپ

—

Nios V/g پروسیسر

2.1.1.1 Nios V/c کومپیکٹ مائیکرو کنٹرولر الٹرا FPGA IP Figure 4. Nios V/c کومپیکٹ مائکروکنٹرولر Altera FPGA IP

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 11

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن
726952 | 2025.07.16

2.1.1.1.1. سی پی یو آرکیٹیکچر ٹیب

ٹیبل 2۔

سی پی یو آرکیٹیکچر ٹیب

فیچر

تفصیل

Avalon® انٹرفیس کو فعال کریں انسٹرکشن مینیجر اور ڈیٹا مینیجر کے لیے Avalon انٹرفیس کو فعال کرتا ہے۔ غیر فعال ہونے پر، سسٹم AXI4-Lite انٹرفیس استعمال کرتا ہے۔

mhartid CSR قدر

· غلط IP آپشن۔ · Nios V/c پروسیسر میں mhartid CSR ویلیو استعمال نہ کریں۔

2.1.1.1.2. ری سیٹ ریکوسٹ ٹیب کا استعمال کریں۔

ٹیبل 3۔

ری سیٹ ریکوسٹ ٹیب پیرامیٹر استعمال کریں۔

ری سیٹ ریکوسٹ ٹیب کا استعمال کریں۔

تفصیل

ری سیٹ درخواست انٹرفیس شامل کریں۔

مقامی ری سیٹ پورٹس کو بے نقاب کرنے کے لیے اس آپشن کو فعال کریں جہاں ایک مقامی ماسٹر اسے Nios V پروسیسر سسٹم میں دیگر اجزاء کو متاثر کیے بغیر دوبارہ سیٹ کرنے کے لیے متحرک کرنے کے لیے استعمال کر سکتا ہے۔
· ری سیٹ انٹرفیس ایک ان پٹ resetreq سگنل اور آؤٹ پٹ ack سگنل پر مشتمل ہوتا ہے۔
· آپ resetreq سگنل پر زور دے کر Nios V پروسیسر کور کو دوبارہ ترتیب دینے کی درخواست کر سکتے ہیں۔
resetreq سگنل کو اس وقت تک زور دیا جانا چاہیے جب تک کہ پروسیسر ack سگنل پر زور نہ دے دے۔ سگنل کو برقرار رکھنے میں ناکامی پروسیسر کو غیر مقررہ حالت میں رہنے کا سبب بن سکتی ہے۔
Nios V پروسیسر جواب دیتا ہے کہ ack سگنل پر زور دے کر ری سیٹ کامیاب ہے۔
· پروسیسر کے کامیابی کے ساتھ دوبارہ ترتیب دینے کے بعد، ack سگنل کا دعوی کئی بار وقفے وقفے سے ہو سکتا ہے جب تک کہ resetreq سگنل کو ختم نہ کر دیا جائے۔

2.1.1.1.3 ٹریپس، استثناء، اور مداخلت ٹیب

ٹیبل 4۔

ٹریپس، مستثنیات، اور انٹرپٹس ٹیب پیرامیٹرز

ٹریپس، استثناء، اور مداخلت

تفصیل

ری سیٹ ایجنٹ

آفسیٹ کو دوبارہ ترتیب دیں۔

· منتخب ری سیٹ ایجنٹ کے بیس ایڈریس کے نسبت ری سیٹ ویکٹر کے آفسیٹ کی وضاحت کرتا ہے۔ پلیٹ فارم ڈیزائنر خود بخود ری سیٹ آفسیٹ کے لیے ڈیفالٹ ویلیو فراہم کرتا ہے۔

نوٹ:

پلیٹ فارم ڈیزائنر ایک مطلق اختیار فراہم کرتا ہے، جو آپ کو ری سیٹ آفسیٹ میں ایک مطلق پتہ بتانے کی اجازت دیتا ہے۔ اس اختیار کو استعمال کریں جب ری سیٹ ویکٹر کو ذخیرہ کرنے والی میموری پروسیسر سسٹم اور سب سسٹم کے باہر واقع ہو۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 12

تاثرات بھیجیں۔

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن
726952 | 2025.07.16

2.1.1.1.4 ای سی سی ٹیب

ٹیبل 5۔

ای سی سی ٹیب

ای سی سی

خرابی کا پتہ لگانے اور اسٹیٹس رپورٹنگ کو فعال کریں۔

تفصیل
Nios V پروسیسر کے اندرونی RAM بلاکس کے لیے ECC فیچر کو لاگو کرنے کے لیے اس آپشن کو فعال کریں۔ ECC خصوصیات 2 بٹس تک کی غلطیوں کا پتہ لگاتی ہیں اور درج ذیل رویے کی بنیاد پر رد عمل ظاہر کرتی ہیں:
— اگر یہ قابل اصلاح غلطی 1-بٹ ہے، تو پروسیسر پائپ لائن میں غلطی کو درست کرنے کے بعد کام کرتا رہتا ہے۔ تاہم، تصحیح ماخذ کی یادوں میں نہیں جھلکتی ہے۔
- اگر غلطی ناقابل اصلاح ہے، تو پروسیسر پائپ لائن اور سورس میموریز میں اسے درست کیے بغیر کام کرتا رہتا ہے، جس کی وجہ سے پروسیسر غیر متعدی حالت میں داخل ہو سکتا ہے۔

2.1.1.2 Instantiating Nios V/m مائیکرو کنٹرولر Altera FPGA IP تصویر 5. Nios V/m مائکروکنٹرولر Altera FPGA IP

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 13

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن
726952 | 2025.07.16

2.1.1.2.1. ڈیبگ ٹیب

ٹیبل 6۔

ڈیبگ ٹیب پیرامیٹرز

ڈیبگ ٹیب

تفصیل

ڈیبگ کو فعال کریں۔
ڈیبگ ماڈیول سے ری سیٹ کو فعال کریں۔

J کو شامل کرنے کے لیے اس اختیار کو فعال کریں۔TAG Nios V پروسیسر سے ٹارگٹ کنکشن ماڈیول۔ جےTAG ٹارگٹ کنکشن ماڈیول Nios V پروسیسر کے ذریعے جڑنے کی اجازت دیتا ہے۔
JTAG FPGA کے انٹرفیس پن۔ کنکشن درج ذیل بنیادی صلاحیتیں فراہم کرتا ہے:
- Nios V پروسیسر شروع کریں اور بند کریں - رجسٹر اور میموری کی جانچ اور ترمیم کریں۔ — Nios V ایپلیکیشن .elf ڈاؤن لوڈ کریں۔ file رن ٹائم پر پروسیسر میموری کے ذریعے
niosv-ڈاؤن لوڈ۔ — Nios V پروسیسر پر چلنے والی ایپلیکیشن کو ڈیبگ کریں · dm_agent پورٹ کو پروسیسر انسٹرکشن اور ڈیٹا بس سے جوڑیں۔ اس بات کو یقینی بنائیں کہ دونوں بسوں کے درمیان بنیادی پتہ ایک جیسا ہو۔
dbg_reset_out اور ndm_reset_in پورٹس کو ظاہر کرنے کے لیے اس آپشن کو فعال کریں۔ · جےTAG ڈیبگر یا niosv-download -r کمانڈ dbg_reset_out کو متحرک کرتی ہے، جو
Nios V پروسیسر کو اس پورٹ سے منسلک سسٹم کے پیری فیرلز کو دوبارہ ترتیب دینے کی اجازت دیتا ہے۔ آپ کو dbg_reset_out انٹرفیس کو دوبارہ ترتیب دینے کے بجائے ndm_reset_in سے جوڑنا ہوگا۔
پروسیسر کور اور ٹائمر ماڈیول پر دوبارہ ترتیب دینے کے لیے انٹرفیس۔ غیر متعین رویے کو روکنے کے لیے آپ کو dbg_reset_out انٹرفیس کو دوبارہ ترتیب دینے کے لیے متصل نہیں کرنا چاہیے۔

2.1.1.2.2. ری سیٹ ریکوسٹ ٹیب کا استعمال کریں۔

ٹیبل 7۔

ری سیٹ ریکوسٹ ٹیب پیرامیٹر استعمال کریں۔

ری سیٹ ریکوسٹ ٹیب کا استعمال کریں۔

تفصیل

ری سیٹ درخواست انٹرفیس شامل کریں۔

مقامی ری سیٹ پورٹس کو بے نقاب کرنے کے لیے اس آپشن کو فعال کریں جہاں ایک مقامی ماسٹر اسے Nios V پروسیسر سسٹم میں دیگر اجزاء کو متاثر کیے بغیر دوبارہ سیٹ کرنے کے لیے متحرک کرنے کے لیے استعمال کر سکتا ہے۔
· ری سیٹ انٹرفیس ایک ان پٹ resetreq سگنل اور آؤٹ پٹ ack سگنل پر مشتمل ہوتا ہے۔
· آپ resetreq سگنل پر زور دے کر Nios V پروسیسر کور کو دوبارہ ترتیب دینے کی درخواست کر سکتے ہیں۔
resetreq سگنل کو اس وقت تک زور دیا جانا چاہیے جب تک کہ پروسیسر ack سگنل پر زور نہ دے دے۔ سگنل کو برقرار رکھنے میں ناکامی پروسیسر کو غیر مقررہ حالت میں رہنے کا سبب بن سکتی ہے۔
ڈیبگ موڈ میں resetreq سگنل کا دعویٰ پروسیسر کی حالت پر کوئی اثر نہیں رکھتا۔
Nios V پروسیسر جواب دیتا ہے کہ ack سگنل پر زور دے کر ری سیٹ کامیاب ہے۔
· پروسیسر کے کامیابی کے ساتھ دوبارہ ترتیب دینے کے بعد، ack سگنل کا دعوی کئی بار وقفے وقفے سے ہو سکتا ہے جب تک کہ resetreq سگنل کو ختم نہ کر دیا جائے۔

2.1.1.2.3 ٹریپس، استثناء، اور مداخلت ٹیب

ٹیبل 8۔

ٹریپس، استثناء، اور مداخلت ٹیب

تفصیل

ری سیٹ ایجنٹ

آفسیٹ انٹرپٹ موڈ کو ری سیٹ کریں۔

· منتخب ری سیٹ ایجنٹ کے بیس ایڈریس کے نسبت ری سیٹ ویکٹر کے آفسیٹ کی وضاحت کرتا ہے۔ پلیٹ فارم ڈیزائنر خود بخود ری سیٹ آفسیٹ کے لیے ڈیفالٹ ویلیو فراہم کرتا ہے۔
انٹرپٹ کنٹرولر کی مخصوص قسم براہ راست یا ویکٹرڈ۔ نوٹ: Nios V/m نان پائپ لائن والا پروسیسر ویکٹرڈ انٹرپٹس کو سپورٹ نہیں کرتا ہے۔
لہذا، جب پروسیسر نان پائپ لائنڈ موڈ میں ہو تو ویکٹرڈ انٹرپٹ موڈ استعمال کرنے سے گریز کریں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 14

تاثرات بھیجیں۔

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن
726952 | 2025.07.16

نوٹ:

2.1.1.2.4 سی پی یو آرکیٹیکچر

ٹیبل 9۔

سی پی یو آرکیٹیکچر ٹیب پیرامیٹرز

سی پی یو آرکیٹیکچر

تفصیل

CPU میں پائپ لائننگ کو فعال کریں۔

پائپ لائن والے Nios V/m پروسیسر کو فوری بنانے کے لیے اس اختیار کو فعال کریں۔ — IPC زیادہ لاجک ایریا اور کم Fmax فریکوئنسی کی قیمت پر زیادہ ہے۔
· غیر پائپ لائن والے Nios V/m پروسیسر کو فوری کرنے کے لیے اس اختیار کو غیر فعال کریں۔ — Nios V/c پروسیسر جیسی بنیادی کارکردگی ہے۔ — ڈیبگنگ اور مداخلت کی صلاحیت کو سپورٹ کرتا ہے — لوئر لاجک ایریا اور کم IPC کی قیمت پر اعلی Fmax فریکوئنسی۔

Avalon انٹرفیس کو فعال کریں۔

انسٹرکشن مینیجر اور ڈیٹا مینیجر کے لیے Avalon انٹرفیس کو فعال کرتا ہے۔ غیر فعال ہونے پر، سسٹم AXI4-Lite انٹرفیس استعمال کرتا ہے۔

mhartid CSR قدر

ہارٹ آئی ڈی رجسٹر (mhartid) ویلیو ڈیفالٹ میں 0 ہے۔ · 0 اور 4094 کے درمیان ایک قدر تفویض کریں۔ · Altera FPGA Avalon Mutex Core HAL API کے ساتھ ہم آہنگ۔

متعلقہ معلومات ایمبیڈڈ پیریفرل آئی پی یوزر گائیڈ – Intel FPGA Avalon® Mutex Core

2.1.1.2.5 ای سی سی ٹیب
ٹیبل 10۔ ای سی سی ٹیب
ECC خرابی کا پتہ لگانے اور اسٹیٹس رپورٹنگ کو فعال کریں۔

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 15

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن
726952 | 2025.07.16
2.1.1.3 Nios V/g عام مقصد پروسیسر Altera FPGA IP کو تیز کرنا
تصویر 6. Nios V/g عام مقصد پروسیسر Altera FPGA IP - حصہ 1

تصویر 7۔

Nios V/g جنرل پرپز پروسیسر Altera FPGA IP - حصہ 2 (کور لیول انٹرپٹ کنٹرولر کو فعال کریں)

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 16

تاثرات بھیجیں۔

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن
726952 | 2025.07.16

تصویر 8۔

Nios V/g جنرل پرپز پروسیسر Altera FPGA IP - حصہ 2 (کور لیول انٹرپٹ کنٹرولر کو فعال کریں)

تصویر 9. Nios V/g عام مقصد پروسیسر Altera FPGA IP - حصہ 3

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 17

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن
726952 | 2025.07.16
تصویر 10. Nios V/g عام مقصد پروسیسر Altera FPGA IP - حصہ 4

2.1.1.3.1 سی پی یو آرکیٹیکچر

جدول 11۔ سی پی یو آرکیٹیکچر پیرامیٹرز

سی پی یو آرکیٹیکچر ٹیب فلوٹنگ پوائنٹ یونٹ کو فعال کریں۔

تفصیل پروسیسر کور میں فلوٹنگ پوائنٹ یونٹ ("F" ایکسٹینشن) شامل کرنے کے لیے اس اختیار کو فعال کریں۔

برانچ کی پیشن گوئی کو فعال کریں۔

برانچ کی ہدایات کے لیے جامد برانچ کی پیشن گوئی (پیچھے کی طرف لیا گیا اور آگے نہیں لیا گیا) کو فعال کریں۔

mhartid CSR قدر

FPU کے لیے FSQRT اور FDIV ہدایات کو غیر فعال کریں۔

FPU میں فلوٹنگ پوائنٹ مربع جڑ (FSQRT) اور فلوٹنگ پوائنٹ ڈویژن (FDIV) آپریشنز کو ہٹا دیں۔
رن ٹائم کے دوران دونوں ہدایات پر سافٹ ویئر ایمولیشن کا اطلاق کریں۔

متعلقہ معلومات ایمبیڈڈ پیریفرل آئی پی یوزر گائیڈ – Intel FPGA Avalon® Mutex Core

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 18

تاثرات بھیجیں۔

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن
726952 | 2025.07.16

2.1.1.3.2. ڈیبگ ٹیب

ٹیبل 12۔ ڈیبگ ٹیب پیرامیٹرز

ڈیبگ ٹیب

تفصیل

ڈیبگ کو فعال کریں۔
ڈیبگ ماڈیول سے ری سیٹ کو فعال کریں۔

2.1.1.3.3 لاک سٹیپ ٹیب ٹیبل 13. لاک سٹیپ ٹیب
پیرامیٹرز لاک اسٹپ ڈیفالٹ ٹائم آؤٹ پیریڈ کو فعال کرتے ہیں توسیعی ری سیٹ انٹرفیس کو فعال کرتے ہیں۔

تفصیل · ڈوئل کور لاک اسٹپ سسٹم کو فعال کریں۔ ری سیٹ ایگزٹ پر پروگرام ایبل ٹائم آؤٹ کی ڈیفالٹ ویلیو (0 اور 255 کے درمیان)۔ توسیعی ری سیٹ کنٹرول کے لیے اختیاری توسیعی ری سیٹ انٹرفیس کو فعال کریں۔ · غیر فعال ہونے پر، fRSmartComp بنیادی ری سیٹ کنٹرول کو نافذ کرتا ہے۔

2.1.1.3.4. ری سیٹ ریکوسٹ ٹیب کا استعمال کریں۔

ٹیبل 14۔ ری سیٹ ریکوسٹ ٹیب پیرامیٹر استعمال کریں۔

ری سیٹ ریکوسٹ ٹیب کا استعمال کریں۔

تفصیل

ری سیٹ درخواست انٹرفیس شامل کریں۔

مقامی ری سیٹ پورٹس کو بے نقاب کرنے کے لیے اس آپشن کو فعال کریں جہاں ایک مقامی ماسٹر اسے Nios V پروسیسر سسٹم میں دیگر اجزاء کو متاثر کیے بغیر دوبارہ سیٹ کرنے کے لیے متحرک کرنے کے لیے استعمال کر سکتا ہے۔
· ری سیٹ انٹرفیس ایک ان پٹ resetreq سگنل اور آؤٹ پٹ ack سگنل پر مشتمل ہوتا ہے۔
· آپ resetreq سگنل پر زور دے کر Nios V پروسیسر کور کو دوبارہ ترتیب دینے کی درخواست کر سکتے ہیں۔
resetreq سگنل کو اس وقت تک زور دیا جانا چاہیے جب تک کہ پروسیسر ack سگنل پر زور نہ دے دے۔ سگنل کو برقرار رکھنے میں ناکامی پروسیسر کو غیر مقررہ حالت میں رہنے کا سبب بن سکتی ہے۔
ڈیبگ موڈ میں resetreq سگنل کا دعویٰ پروسیسر کی حالت پر کوئی اثر نہیں رکھتا۔
Nios V پروسیسر جواب دیتا ہے کہ ack سگنل پر زور دے کر ری سیٹ کامیاب ہے۔
· پروسیسر کے کامیابی کے ساتھ دوبارہ ترتیب دینے کے بعد، ack سگنل کا دعوی کئی بار وقفے وقفے سے ہو سکتا ہے جب تک کہ resetreq سگنل کو ختم نہ کر دیا جائے۔

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 19

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن
726952 | 2025.07.16

2.1.1.3.5 ٹریپس، استثناء، اور مداخلت ٹیب

ٹیبل 15۔

جب کور لیول انٹرپٹ کنٹرولر کو فعال کیا جاتا ہے تو ٹریپس، استثناء، اور مداخلت والے ٹیب

ٹریپس، استثناء، اور مداخلت ٹیب
ری سیٹ ایجنٹ

تفصیل
ری سیٹ ویکٹر (Nios V پروسیسر ری سیٹ ایڈریس) کی میزبانی کرنے والی میموری جہاں ری سیٹ کوڈ رہتا ہے۔
· آپ کسی بھی میموری ماڈیول کو منتخب کر سکتے ہیں جو Nios V پروسیسر انسٹرکشن ماسٹر سے منسلک ہو اور جسے Nios V پروسیسر بوٹ فلو ری سیٹ ایجنٹ کے طور پر سپورٹ کرتا ہو۔

آفسیٹ کو دوبارہ ترتیب دیں۔

کور لیول انٹرپٹ کنٹرولر (CLIC) کو فعال کریں

· پری ایمپٹیو انٹرپٹس اور کنفیگر ایبل انٹرپٹ ٹرگر کنڈیشن کو سپورٹ کرنے کے لیے CLIC کو فعال کریں۔
· فعال ہونے پر، آپ پلیٹ فارم کی رکاوٹوں کی تعداد کو ترتیب دے سکتے ہیں، محرک کی شرائط طے کر سکتے ہیں، اور کچھ رکاوٹوں کو پہلے سے ہی متعین کر سکتے ہیں۔

انٹرپٹ موڈ شیڈو رجسٹر Files

انٹرپٹ کی اقسام کو ڈائریکٹ، یا ویکٹرڈ اینبل شیڈو رجسٹر کے طور پر متعین کریں تاکہ انٹرپٹ پر سیاق و سباق کی تبدیلی کو کم کیا جا سکے۔

ٹیبل 16۔

جب کور لیول انٹرپٹ کنٹرولر کو فعال کیا جاتا ہے تو ٹریپس، استثناء اور رکاوٹیں

ٹریپس، استثناء، اور مداخلت

تفصیل

ری سیٹ ایجنٹ
آفسیٹ کو دوبارہ ترتیب دیں۔
کور لیول انٹرپٹ کنٹرولر (CLIC) کو فعال کریں

ری سیٹ ویکٹر (Nios V پروسیسر ری سیٹ ایڈریس) کی میزبانی کرنے والی میموری جہاں ری سیٹ کوڈ رہتا ہے۔
· آپ کسی بھی میموری ماڈیول کو منتخب کر سکتے ہیں جو Nios V پروسیسر انسٹرکشن ماسٹر سے منسلک ہو اور جسے Nios V پروسیسر بوٹ فلو ری سیٹ ایجنٹ کے طور پر سپورٹ کرتا ہو۔
· منتخب ری سیٹ ایجنٹ کے بیس ایڈریس کے نسبت ری سیٹ ویکٹر کے آفسیٹ کی وضاحت کرتا ہے۔ پلیٹ فارم ڈیزائنر خود بخود ری سیٹ آفسیٹ کے لیے ڈیفالٹ ویلیو فراہم کرتا ہے۔
· پری ایمپٹیو انٹرپٹس اور کنفیگر ایبل انٹرپٹ ٹرگر کنڈیشن کو سپورٹ کرنے کے لیے CLIC کو فعال کریں۔ · فعال ہونے پر، آپ پلیٹ فارم میں مداخلت کی تعداد کو ترتیب دے سکتے ہیں، ٹرگر کی شرائط طے کر سکتے ہیں،
اور کچھ رکاوٹوں کو پیشگی کے طور پر نامزد کریں۔

مداخلت موڈ

مداخلت کی اقسام کو براہ راست، ویکٹرڈ، یا CLIC کے طور پر بیان کریں۔

شیڈو رجسٹر Files

· مداخلت پر سیاق و سباق کی تبدیلی کو کم کرنے کے لیے شیڈو رجسٹر کو فعال کریں۔
· دو نقطہ نظر پیش کرتا ہے:
- CLIC مداخلت کی سطحوں کی تعداد
- CLIC مداخلت کی سطح کی تعداد - 1: یہ آپشن مفید ہے جب آپ رجسٹر کی تعداد چاہتے ہیں۔ file M20K یا M9K بلاکس کی صحیح تعداد میں فٹ ہونے والی کاپیاں۔
شیڈو رجسٹر استعمال کرنے کے لیے Nios V پروسیسر کو فعال کریں۔ files جو مداخلت پر سیاق و سباق کے اوپری سوئچنگ کو کم کرتا ہے۔
شیڈو رجسٹر کے بارے میں مزید معلومات کے لیے files، Nios V پروسیسر حوالہ دستی سے رجوع کریں۔

پلیٹ فارم مداخلت کے ذرائع کی تعداد

16 سے 2048 کے درمیان پلیٹ فارم انٹرپٹ کی تعداد بتاتا ہے۔
نوٹ: CLIC 2064 انٹرپٹ ان پٹس کو سپورٹ کرتا ہے، اور پہلے 16 انٹرپٹ ان پٹس بھی بنیادی انٹرپٹ کنٹرولر سے منسلک ہیں۔

CLIC ویکٹر ٹیبل کی سیدھ

پلیٹ فارم میں رکاوٹ کے ذرائع کی تعداد کی بنیاد پر خود بخود تعین کیا جاتا ہے۔ اگر آپ ایک سیدھ استعمال کرتے ہیں جو تجویز کردہ قدر سے کم ہے، تو CLIC منطق کو بڑھاتا ہے۔
ویکٹرنگ کیلکولیشن کرنے کے لیے ایک اضافی ایڈر شامل کرکے پیچیدگی۔ اگر آپ تجویز کردہ قدر سے کم سیدھ استعمال کرتے ہیں تو اس کے نتیجے میں اضافہ ہوتا ہے۔
CLIC میں منطق کی پیچیدگی۔
جاری…

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 20

تاثرات بھیجیں۔

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن
726952 | 2025.07.16

ٹریپس، استثناء، اور مداخلت
مداخلت کی سطحوں کی تعداد
فی لیول میں مداخلت کی ترجیحات کی تعداد
قابل ترتیب مداخلت قطبیت سپورٹ ایج ٹرگرڈ انٹرپٹس

تفصیل
ایپلیکیشن کوڈ کے لیے اضافی لیول 0 کے ساتھ انٹرپٹ لیولز کی تعداد بتاتا ہے۔ اعلیٰ سطح کی رکاوٹیں نچلی سطح کے مداخلت کے لیے چلنے والے ہینڈلر کو روک سکتی ہیں (پری ایمپٹ)۔
· غیر صفر مداخلت کی سطحوں کے ساتھ صرف مداخلت کے اختیارات کے طور پر، ایپلیکیشن کوڈ ہمیشہ نچلی سطح 0 پر ہوتا ہے۔ نوٹ: انٹرپٹ کی سطح کی رن ٹائم کنفیگریشن اور ترجیح ایک ہی 8 بٹ رجسٹر میں کی جاتی ہے۔ اگر مداخلت کی سطحوں کی تعداد 256 ہے، تو رن ٹائم پر مداخلت کی ترجیح کو ترتیب دینا ممکن نہیں ہے۔ بصورت دیگر، قابل ترتیب ترجیحات کی زیادہ سے زیادہ تعداد 256/ (انٹرپٹ لیولز کی تعداد – 1) ہے۔
· مداخلت کی ترجیحات کی تعداد بتاتا ہے، جسے CLIC اس ترتیب کا تعین کرنے کے لیے استعمال کرتا ہے جس میں غیر پری ایمپٹنگ انٹرپٹ ہینڈلرز کو بلایا جاتا ہے۔ نوٹ: منتخب انٹرپٹ لیول کی بائنری ویلیوز اور منتخب مداخلت کی ترجیح 8 بٹس سے کم ہونی چاہیے۔
رن ٹائم کے دوران آپ کو انٹرپٹ پولرٹی کو کنفیگر کرنے کی اجازت دیتا ہے۔ · پہلے سے طے شدہ قطبیت مثبت قطبیت ہے۔
رن ٹائم کے دوران آپ کو انٹرپٹ ٹرگر کنڈیشن کنفیگر کرنے کی اجازت دیتا ہے، یعنی ہائی لیول ٹرگرڈ یا مثبت ایج ٹرگرڈ (جب کنفیگر ایبل انٹرپٹ پولرٹی میں انٹرپٹ پولرٹی مثبت ہو)۔
· پہلے سے طے شدہ ٹرگر کنڈیشن لیول ٹرگرڈ انٹرپٹ ہے۔

نوٹ:

متعلقہ معلومات Nios® V پروسیسر حوالہ دستی

2.1.1.3.6 میموری کنفیگریشنز ٹیب

ٹیبل 17۔ میموری کنفیگریشن ٹیب پیرامیٹرز

زمرہ

میموری کنفیگریشن ٹیب

تفصیل

کیچز

ڈیٹا کیشے کا سائز

· ڈیٹا کیش کا سائز بتاتا ہے۔ درست سائز 0 کلو بائٹس (KB) سے 16 KB تک ہیں۔ جب سائز 0 KB ہو تو ڈیٹا کیش کو بند کر دیں۔

ہدایات کیشے کا سائز

· انسٹرکشن کیشے کا سائز بتاتا ہے۔ درست سائز 0 KB سے 16 KB تک ہیں۔ جب سائز 0 KB ہو تو انسٹرکشن کیشے کو بند کر دیں۔

پیریفرل ریجن اے اور بی

سائز

· پردیی علاقے کے سائز کی وضاحت کرتا ہے۔
درست سائز 64 KB سے 2 گیگا بائٹس (GB) تک ہیں، یا کوئی نہیں۔ کوئی نہیں کا انتخاب پردیی علاقہ کو غیر فعال کر دیتا ہے۔

بیس ایڈریس

آپ کے سائز کو منتخب کرنے کے بعد پیریفرل ریجن کا بنیادی پتہ بتاتا ہے۔
پیریفرل ریجن کے تمام پتے ناقابل رسائی ڈیٹا تک رسائی پیدا کرتے ہیں۔
پیریفیرل ریجن بیس ایڈریس کو پیریفرل ریجن سائز کے مطابق ہونا چاہیے۔

مضبوطی سے جوڑے کی یادیں

سائز

· مضبوطی سے جوڑے میموری کے سائز کی وضاحت کرتا ہے۔ - درست سائز 0 MB سے 512 MB تک ہیں۔

بیس ایڈریس کا آغاز File

· مضبوطی سے جوڑے میموری کا بنیادی پتہ بتاتا ہے۔ · ابتدا کی وضاحت کرتا ہے۔ file مضبوطی سے جوڑے میموری کے لئے.

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 21

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن
726952 | 2025.07.16

نوٹ:

کیشے کے ساتھ ایک Nios V پروسیسر سسٹم میں، آپ کو سسٹم کے پیریفیرلز کو ایک پردیی علاقے میں رکھنا چاہیے۔ آپ پیری فیرل ریجنز کو استعمال کر سکتے ہیں تاکہ پیری فیرلز جیسے UART، PIO، DMA اور دیگر کے لیے غیر کیش ایبل ٹرانزیکشن کی وضاحت کی جا سکے۔

2.1.1.3.7 ای سی سی ٹیب

ٹیبل 18۔ ای سی سی ٹیب
ECC خرابی کا پتہ لگانے اور اسٹیٹس رپورٹنگ کو فعال کریں۔
سنگل بٹ تصحیح کو فعال کریں۔

تفصیل
Nios V پروسیسر کے اندرونی RAM بلاکس کے لیے ECC فیچر کو لاگو کرنے کے لیے اس آپشن کو فعال کریں۔ ECC خصوصیات 2 بٹس تک کی غلطیوں کا پتہ لگاتی ہیں اور درج ذیل رویے کی بنیاد پر رد عمل ظاہر کرتی ہیں:
— اگر یہ قابل اصلاح سنگل بٹ ایرر ہے اور Enable Single Bit Correction کو آف کر دیا گیا ہے، تو پروسیسر پائپ لائن میں خرابی کو درست کرنے کے بعد کام کرتا رہتا ہے۔ تاہم، تصحیح ماخذ کی یادوں میں نہیں جھلکتی ہے۔
— اگر یہ درست کرنے کے قابل سنگل بٹ ایرر ہے اور Enable Single Bit Correction آن ہے، پروسیسر پائپ لائن اور سورس میموریز میں خرابی کو درست کرنے کے بعد پروسیسر کام کرتا رہتا ہے۔
- اگر یہ ایک ناقابل اصلاح غلطی ہے، تو پروسیسر اپنا کام روک دیتا ہے۔
کور میں ایمبیڈڈ میموری بلاکس پر سنگل بٹ کریکشن کو فعال کریں۔

2.1.1.3.8 حسب ضرورت انسٹرکشن ٹیب

نوٹ:

یہ ٹیب صرف Nios V/g پروسیسر کور کے لیے دستیاب ہے۔

کسٹم انسٹرکشن Nios V کسٹم انسٹرکشن ہارڈ ویئر انٹرفیس ٹیبل
Nios V کسٹم انسٹرکشن سافٹ ویئر میکرو ٹیبل

تفصیل
Nios V پروسیسر اس ٹیبل کو اپنے کسٹم انسٹرکشن مینیجر انٹرفیس کی وضاحت کے لیے استعمال کرتا ہے۔
· متعین کسٹم انسٹرکشن مینیجر انٹرفیس کو ایک اوپکوڈ (CUSTOM0-3) اور funct3 [7:6] کے 4 بٹس کے ذریعے منفرد طور پر انکوڈ کیا جاتا ہے۔
· آپ کل 32 انفرادی کسٹم انسٹرکشن مینیجر انٹرفیس تک کی وضاحت کر سکتے ہیں۔
Nios V پروسیسر اس ٹیبل کو استعمال کرتا ہے جس کا استعمال کسٹم انسٹرکشن مینیجر انٹرفیس کے لیے کسٹم انسٹرکشن سافٹ ویئر انکوڈنگز کی وضاحت کے لیے کیا جاتا ہے۔
· ہر متعین کسٹم انسٹرکشن سوفٹ ویئر انکوڈنگ کے لیے، Opcode (CUSTOM0-3) اور funct3 کے 7 بٹس [6:4] انکوڈنگ کا اپنی مرضی کے انسٹرکشن ہارڈویئر انٹرفیس ٹیبل میں متعین کسٹم انسٹرکشن مینیجر انٹرفیس انکوڈنگ سے تعلق ہونا چاہیے۔
· آپ کسی دی گئی کسٹم انسٹرکشن کے لیے اضافی انکوڈنگ کی وضاحت کرنے کے لیے funct7[6:4]، funct7[3:0]، اور funct3[2:0] استعمال کر سکتے ہیں، یا اضافی انسٹرکشن آرگیومنٹس کے طور پر پاس کرنے کے لیے Xs کے بطور مخصوص کر سکتے ہیں۔
· Nios V پروسیسر اپنی مرضی کے مطابق انسٹرکشن سافٹ ویئر انکوڈنگ فراہم کرتا ہے جیسا کہ system.h میں C-macros تیار کیا گیا ہے، اور R-type RISC-V انسٹرکشن فارمیٹ کی پیروی کرتا ہے۔
· یادداشتوں کو حسب ضرورت ناموں کی وضاحت کے لیے استعمال کیا جا سکتا ہے: - سسٹم ایچ میں تیار کردہ C-Macros۔
— custom_instruction_debug.xml میں تیار کردہ GDB ڈیبگ میمونکس۔

متعلقہ معلومات
AN 977: Nios V پروسیسر حسب ضرورت ہدایات حسب ضرورت ہدایات کے بارے میں مزید معلومات کے لیے جو آپ کو کسی خاص ایپلیکیشن کی ضروریات کو پورا کرنے کے لیے Nios® V پروسیسر کو اپنی مرضی کے مطابق بنانے کی اجازت دیتی ہیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 22

تاثرات بھیجیں۔

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر 726952 کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن | 2025.07.16
2.1.2 سسٹم کے اجزاء کے ڈیزائن کی وضاحت کرنا
Nios V پروسیسر سسٹم کی ہارڈویئر خصوصیات کی وضاحت کرنے اور مطلوبہ اجزاء شامل کرنے کے لیے پلیٹ فارم ڈیزائنر کا استعمال کریں۔ درج ذیل خاکہ درج ذیل اجزاء کے ساتھ بنیادی Nios V پروسیسر سسٹم کے ڈیزائن کو ظاہر کرتا ہے: · Nios V پروسیسر کور · آن چپ میموری · JTAG UART · وقفہ ٹائمر (اختیاری)(1)
جب پلیٹ فارم ڈیزائنر سسٹم میں ایک نئی آن چپ میموری شامل کی جاتی ہے تو، ری سیٹ میں شامل میموری کے اجزاء کی عکاسی کرنے کے لیے Sync System Infos انجام دیں۔ متبادل طور پر، آپ خود کار طریقے سے تازہ ترین اجزاء کی تبدیلیوں کی عکاسی کرنے کے لیے پلیٹ فارم ڈیزائنر میں آٹو سنک کو فعال کر سکتے ہیں۔
شکل 11. سابقampپلیٹ فارم ڈیزائنر میں دیگر پیری فیرلز کے ساتھ Nios V پروسیسر کا کنکشن

(1) آپ کے پاس پلیٹ فارم ڈیزائنر میں بیرونی وقفہ ٹائمر کو تبدیل کرنے کے لیے Nios V انٹرنل ٹائمر کی خصوصیات استعمال کرنے کا اختیار ہے۔

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 23

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن
726952 | 2025.07.16
آپ کو اپنے پلیٹ فارم ڈیزائنر سسٹم میں نالی کے طور پر برآمد کرنے کے لیے آپریشن پنوں کی بھی تعریف کرنی چاہیے۔ سابق کے لیےampلی، ایک مناسب FPGA سسٹم آپریشن پن لسٹ کی وضاحت ذیل میں کی گئی ہے لیکن ان تک محدود نہیں:
· گھڑی
set ری سیٹ کریں
I/O سگنلز
2.1.3 بنیادی پتے اور مداخلت کی درخواست کی ترجیحات کی وضاحت کرنا
یہ بتانے کے لیے کہ ڈیزائن میں شامل اجزاء کس طرح ایک نظام کی تشکیل کے لیے تعامل کرتے ہیں، آپ کو ہر ایجنٹ کے جزو کے لیے بنیادی پتے تفویض کرنے اور J کے لیے مداخلت کی درخواست (IRQ) کی ترجیحات تفویض کرنے کی ضرورت ہے۔TAG UART اور وقفہ ٹائمر۔ پلیٹ فارم ڈیزائنر ایک کمانڈ فراہم کرتا ہے - بیس ایڈریسز تفویض کریں - جو خود بخود سسٹم کے تمام اجزاء کو مناسب بیس ایڈریس تفویض کرتا ہے۔ تاہم، آپ اپنی ضروریات کی بنیاد پر بنیادی پتوں کو ایڈجسٹ کر سکتے ہیں۔
بنیادی پتوں کو تفویض کرنے کے لیے کچھ رہنما اصول درج ذیل ہیں:
Nios V پروسیسر کور میں 32 بٹ ایڈریس اسپین ہوتا ہے۔ ایجنٹ کے اجزاء تک رسائی کے لیے، ان کا بنیادی پتہ 0x00000000 اور 0xFFFFFFFF کے درمیان ہونا چاہیے۔
Nios V پروگرام پتوں کا حوالہ دینے کے لیے علامتی مستقل استعمال کرتے ہیں۔ آپ کو ایڈریس کی قدروں کو منتخب کرنے کی ضرورت نہیں ہے جو یاد رکھنے میں آسان ہوں۔
ایڈریس ویلیوز جو اجزاء کو صرف ایک بٹ ایڈریس فرق کے ساتھ الگ کرتی ہیں زیادہ موثر ہارڈ ویئر تیار کرتی ہیں۔ آپ کو تمام بیس ایڈریسز کو سب سے چھوٹی ممکنہ ایڈریس رینج میں کمپیکٹ کرنے کی ضرورت نہیں ہے کیونکہ کمپیکٹ کرنے سے کم موثر ہارڈ ویئر بن سکتا ہے۔
پلیٹ فارم ڈیزائنر میموری کے الگ الگ اجزاء کو مربوط میموری کی حد میں سیدھ میں کرنے کی کوشش نہیں کرتا ہے۔ سابق کے لیےample، اگر آپ چاہتے ہیں کہ ایک سے زیادہ آن چپ میموری کے اجزاء کو ایک مربوط میموری رینج کے طور پر قابل شناخت بنایا جا سکے، تو آپ کو واضح طور پر بنیادی پتے تفویض کرنا چاہیے۔
پلیٹ فارم ڈیزائنر ایک آٹومیشن کمانڈ بھی فراہم کرتا ہے - انٹرپٹ نمبرز تفویض کریں جو درست ہارڈ ویئر کے نتائج پیدا کرنے کے لیے IRQ سگنلز کو جوڑتا ہے۔ تاہم، IRQs کو مؤثر طریقے سے تفویض کرنے کے لیے نظام کے ردعمل کے مجموعی رویے کو سمجھنے کی ضرورت ہوتی ہے۔ پلیٹ فارم ڈیزائنر بہترین IRQ اسائنمنٹ کے بارے میں تعلیم یافتہ اندازے نہیں لگا سکتا۔
سب سے کم IRQ قدر کو سب سے زیادہ ترجیح حاصل ہے۔ ایک مثالی نظام میں، Altera تجویز کرتا ہے کہ ٹائمر کے اجزاء کو سب سے زیادہ ترجیح IRQ، یعنی سب سے کم قیمت، سسٹم کی گھڑی کی ٹک کی درستگی کو برقرار رکھنے کے لیے۔
کچھ معاملات میں، آپ ریئل ٹائم پیری فیرلز (جیسے ویڈیو کنٹرولرز) کو اعلی ترجیح تفویض کر سکتے ہیں، جو ٹائمر کے اجزاء سے زیادہ رکاوٹ کی شرح کا مطالبہ کرتے ہیں۔
متعلقہ معلومات
کوارٹس پرائم پرو ایڈیشن یوزر گائیڈ: پلیٹ فارم ڈیزائنر کے ساتھ سسٹم بنانے کے بارے میں مزید معلومات۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 24

تاثرات بھیجیں۔

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر 726952 کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن | 2025.07.16
2.2 کوارٹس پرائم پروجیکٹ میں پلیٹ فارم ڈیزائنر سسٹم کو ضم کرنا
پلیٹ فارم ڈیزائنر میں Nios V سسٹم ڈیزائن تیار کرنے کے بعد، Nios V سسٹم ماڈیول کو Quartus Prime FPGA ڈیزائن پروجیکٹ میں ضم کرنے کے لیے درج ذیل کام انجام دیں۔ کوارٹس پرائم پروجیکٹ میں Nios V سسٹم ماڈیول کو انسٹینٹیٹ کریں · Nios V سسٹم ماڈیول سے سگنلز کو FPGA لاجک میں دوسرے سگنلز سے جوڑیں · فزیکل پن لوکیشن تفویض کریں · FPGA ڈیزائن کو محدود کریں
2.2.1 کوارٹس پرائم پروجیکٹ میں Nios V پروسیسر سسٹم ماڈیول کو شروع کرنا
پلیٹ فارم ڈیزائنر ایک سسٹم ماڈیول ڈیزائن ہستی تیار کرتا ہے جسے آپ Quartus Prime میں شروع کر سکتے ہیں۔ آپ سسٹم ماڈیول کو کس طرح فوری بناتے ہیں اس کا انحصار مجموعی کوارٹس پرائم پروجیکٹ کے ڈیزائن کے اندراج کے طریقہ پر ہے۔ سابق کے لیےampلی، اگر آپ ڈیزائن کے اندراج کے لیے ویریلوگ ایچ ڈی ایل استعمال کر رہے تھے، تو ویریلوگ پر مبنی سسٹم ماڈیول کو فوری بنائیں۔ اگر آپ ڈیزائن کے اندراج کے لیے بلاک ڈایاگرام طریقہ استعمال کرنے کو ترجیح دیتے ہیں، تو سسٹم ماڈیول کی علامت .bdf کو فوری بنائیں file.
2.2.2 سگنلز کو جوڑنا اور فزیکل پن لوکیشنز تفویض کرنا
اپنے Altera FPGA ڈیزائن کو اپنے بورڈ کی سطح کے ڈیزائن سے مربوط کرنے کے لیے، درج ذیل کام انجام دیں: · اعلیٰ سطح کی شناخت کریں۔ file آپ کے ڈیزائن اور سگنلز کو بیرونی Altera سے منسلک کرنے کے لیے
FPGA ڈیوائس پن۔ سمجھیں کہ آپ کے بورڈ لیول ڈیزائن صارف گائیڈ کے ذریعے کن پنوں کو جوڑنا ہے۔
منصوبہ بندی · پن کے ساتھ اپنے Altera FPGA ڈیوائس پر پورٹس کے لیے ٹاپ لیول ڈیزائن میں سگنلز تفویض کریں۔
تفویض کے اوزار.
آپ کا پلیٹ فارم ڈیزائنر سسٹم ٹاپ لیول ڈیزائن ہو سکتا ہے۔ تاہم، Altera FPGA میں آپ کی ضروریات کی بنیاد پر اضافی منطق بھی شامل ہو سکتی ہے اور اس طرح اپنی مرضی کے مطابق اعلیٰ سطح کا تعارف کرایا جا سکتا ہے۔ file. اعلیٰ درجے کا file Nios V پروسیسر سسٹم ماڈیول سگنلز کو دوسرے Altera FPGA ڈیزائن منطق سے جوڑتا ہے۔
متعلقہ معلومات کوارٹس پرائم پرو ایڈیشن یوزر گائیڈ: ڈیزائن کی پابندیاں
2.2.3 Altera FPGA ڈیزائن کو محدود کرنا
ایک مناسب Altera FPGA سسٹم کے ڈیزائن میں ڈیزائن کی رکاوٹیں شامل ہیں تاکہ یہ یقینی بنایا جا سکے کہ ڈیزائن وقت کی بندش اور دیگر منطقی رکاوٹوں کی ضروریات کو پورا کرتا ہے۔ Quartus Prime سافٹ ویئر یا تھرڈ پارٹی EDA فراہم کنندگان میں فراہم کردہ ٹولز کا استعمال کرتے ہوئے واضح طور پر ان ضروریات کو پورا کرنے کے لیے آپ کو اپنے Altera FPGA ڈیزائن کو محدود کرنا چاہیے۔ کوارٹس پرائم سافٹ ویئر تالیف کے مرحلے کے دوران فراہم کردہ رکاوٹوں کا استعمال کرتا ہے تاکہ بہترین جگہ کا تعین کیا جا سکے۔

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 25

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن
726952 | 2025.07.16
متعلقہ معلومات · کوارٹس پرائم پرو ایڈیشن یوزر گائیڈ: ڈیزائن کی پابندیاں · تھرڈ پارٹی ای ڈی اے پارٹنرز · کوارٹس پرائم پرو ایڈیشن یوزر گائیڈ: ٹائمنگ اینالائزر
2.3۔ ایک Nios V پروسیسر میموری سسٹم ڈیزائن کرنا
یہ سیکشن Nios V پروسیسر کے ساتھ پلیٹ فارم ڈیزائنر ایمبیڈڈ سسٹم میں میموری ڈیوائسز کو منتخب کرنے اور بہترین کارکردگی کو حاصل کرنے کے بہترین طریقوں کی وضاحت کرتا ہے۔ ایمبیڈڈ سسٹم کی مجموعی کارکردگی کو بہتر بنانے میں میموری ڈیوائسز اہم کردار ادا کرتے ہیں۔ ایمبیڈڈ سسٹم میموری پروگرام کی ہدایات اور ڈیٹا کو اسٹور کرتی ہے۔
2.3.1 غیر مستحکم میموری
میموری کی قسم میں ایک بنیادی فرق اتار چڑھاؤ ہے۔ اتار چڑھاؤ والی میموری اپنے مواد کو صرف اس وقت رکھتی ہے جب آپ میموری ڈیوائس کو پاور فراہم کرتے ہیں۔ جیسے ہی آپ پاور ہٹاتے ہیں، میموری اپنے مواد کو کھو دیتی ہے۔
Exampاتار چڑھاؤ والے میموری کے لیس ہیں RAM، کیشے، اور رجسٹر۔ یہ تیز رفتار میموری کی قسمیں ہیں جو چلانے کی کارکردگی کو بڑھاتی ہیں۔ Altera تجویز کرتا ہے کہ آپ Nios V پروسیسر کی ہدایات کو RAM میں لوڈ اور اس پر عمل کریں اور بہترین کارکردگی کے لیے Nios V IP کور کو آن چپ میموری آئی پی یا ایکسٹرنل میموری انٹرفیس IP کے ساتھ جوڑیں۔
کارکردگی کو بہتر بنانے کے لیے، آپ Nios V پروسیسر ڈیٹا مینیجر انٹرفیس کی قسم یا چوڑائی کو بوٹ RAM کے ساتھ ملا کر اضافی پلیٹ فارم ڈیزائنر موافقت کے اجزاء کو ختم کر سکتے ہیں۔ سابق کے لیےampلی، آپ آن چپ میموری II کو 32 بٹس AXI-4 انٹرفیس کے ساتھ ترتیب دے سکتے ہیں، جو Nios V ڈیٹا مینیجر انٹرفیس سے میل کھاتا ہے۔
متعلقہ معلومات · بیرونی میموری انٹرفیسز IP سپورٹ سینٹر · آن چپ میموری (RAM یا ROM) Altera FPGA IP · آن چپ میموری II (RAM یا ROM) Altera FPGA IP · Nios V پروسیسر ایپلیکیشن OCRAM سے صفحہ 54 پر ایکسیکیوٹ ان پلیس
2.3.1.1 آن چپ میموری کنفیگریشن RAM یا ROM
آپ Altera FPGA آن چپ میموری IPs کو RAM یا ROM کے طور پر ترتیب دے سکتے ہیں۔ RAM پڑھنے اور لکھنے کی صلاحیت فراہم کرتی ہے اور اس کی نوعیت غیر مستحکم ہے۔ اگر آپ ہیں
آن چپ ریم سے Nios V پروسیسر کو بوٹ کرتے ہوئے، آپ کو یہ یقینی بنانا ہوگا کہ رن ٹائم کے دوران ری سیٹ ہونے کی صورت میں بوٹ کا مواد محفوظ ہے اور خراب نہیں ہوا ہے۔ · اگر ایک Nios V پروسیسر ROM سے بوٹ کر رہا ہے، Nios V پروسیسر پر کوئی بھی سافٹ ویئر بگ غلطی سے آن چپ میموری کے مواد کو اوور رائٹ نہیں کر سکتا۔ اس طرح، بوٹ سافٹ ویئر بدعنوانی کے خطرے کو کم کرنا.
متعلقہ معلومات · آن چپ میموری (RAM یا ROM) Altera FPGA IP · آن چپ میموری II (RAM یا ROM) Altera FPGA IP · صفحہ 54 پر OCRAM سے Nios V پروسیسر ایپلیکیشن ایکزیکیوٹ ان پلیس

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 26

تاثرات بھیجیں۔

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر 726952 کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن | 2025.07.16
2.3.1.2 کیچز
آن چپ یادیں عام طور پر ان کی کم تاخیر کی وجہ سے کیشے کی فعالیت کو نافذ کرنے کے لیے استعمال ہوتی ہیں۔ Nios V پروسیسر اپنی ہدایات اور ڈیٹا کیش کے لیے آن چپ میموری استعمال کرتا ہے۔ آن چپ میموری کی محدود صلاحیت عام طور پر کیچز کے لیے کوئی مسئلہ نہیں ہے کیونکہ وہ عام طور پر چھوٹے ہوتے ہیں۔
کیش عام طور پر درج ذیل شرائط کے تحت استعمال ہوتے ہیں۔
· ریگولر میموری آف چپ پر واقع ہوتی ہے اور آن چپ میموری کے مقابلے اس تک رسائی کا وقت زیادہ ہوتا ہے۔
سافٹ ویئر کوڈ کے کارکردگی کے لیے اہم حصے انسٹرکشن کیشے میں فٹ ہو سکتے ہیں، جس سے سسٹم کی کارکردگی بہتر ہو سکتی ہے۔
· کارکردگی کے لیے اہم، ڈیٹا کا اکثر استعمال ہونے والا سیکشن ڈیٹا کیش میں فٹ ہو سکتا ہے، نظام کی کارکردگی کو بہتر بناتا ہے۔
Nios V پروسیسر میں کیشز کو فعال کرنے سے میموری کا درجہ بندی بنتی ہے، جو میموری تک رسائی کے وقت کو کم سے کم کرتی ہے۔
2.3.1.2.1 پردیی علاقہ
کسی بھی ایمبیڈڈ پیری فیرلز IP، جیسے UART، I2C، اور SPI کو کیش نہیں کیا جانا چاہیے۔ بیرونی یادوں کے لیے کیشے کی انتہائی سفارش کی جاتی ہے جو طویل رسائی کے وقت سے متاثر ہوتی ہیں، جبکہ اندرونی آن چپ یادیں ان کے مختصر رسائی کے وقت کی وجہ سے خارج ہو سکتی ہیں۔ آپ کو یادوں کے علاوہ کسی بھی ایمبیڈڈ پیریفرل آئی پی، جیسے UART، I2C، اور SPI کو کیش نہیں کرنا چاہیے۔ یہ اہم ہے کیونکہ بیرونی آلات سے ہونے والے واقعات، جیسے کہ ایجنٹ ڈیوائسز جو سافٹ آئی پیز کو اپ ڈیٹ کرتے ہیں، پروسیسر کیشے کے ذریعے کیپچر نہیں ہوتے ہیں، اس کے نتیجے میں پروسیسر کو موصول نہیں ہوتا ہے۔ نتیجے کے طور پر، یہ واقعات اس وقت تک کسی کا دھیان نہیں رہ سکتے جب تک کہ آپ کیشے کو فلش نہیں کرتے، جو آپ کے سسٹم میں غیر ارادی رویے کا باعث بن سکتا ہے۔ خلاصہ یہ کہ ایمبیڈڈ پیریفرل آئی پیز کا میموری میپ شدہ خطہ ناقابل رسائی ہے اور اسے پروسیسر کے پردیی علاقوں میں رہنا چاہیے۔
ایک پردیی علاقہ قائم کرنے کے لیے، ان مراحل پر عمل کریں:
1. پلیٹ فارم ڈیزائنر میں سسٹم کا پتہ کا نقشہ کھولیں۔
2. پروسیسر کے انسٹرکشن مینیجر اور ڈیٹا مینیجر کے ایڈریس میپ پر جائیں۔
3. اپنے سسٹم میں موجود آلات اور یادوں کی شناخت کریں۔
شکل 12. سابقampپتے کا نقشہ

نوٹ: نیلے تیر یادوں کی طرف اشارہ کر رہے ہیں۔ 4. پیری فیرلز کو گروپ کریں:
a میموری بطور کیش ایبل بی۔ غیر محفوظ کے طور پر پیری فیرلز

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 27

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن
726952 | 2025.07.16

ٹیبل 19۔ کیش ایبل اور غیر کیچ ایبل ریجن

ماتحت

پتہ کا نقشہ

حیثیت

پردیی علاقہ

سائز

بیس ایڈریس

user_application_mem.s1

0x0 ~ 0x3ffff

کیش ایبل

N/A

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Uncacheable Cacheable

65536 بائٹس N/A

0x40000 N/A

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Cacheable Uncacheable Uncacheable

144 بائٹس (کم سے کم سائز 65536 بائٹس ہے)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

ناقابل رسائی

uart.avalon_jtag_غلام

0x54088 ~ 0x5408f

ناقابل رسائی

5. پردیی علاقوں کو ان کے مخصوص سائز کے ساتھ سیدھ میں رکھیں:
· سابق کے لیےample، اگر سائز 65536 بائٹس ہے، تو یہ 0x10000 بائٹس کے مساوی ہے۔ اس لیے، اجازت شدہ بنیادی پتہ 0x10000 کا کثیر ہونا چاہیے۔
CPU.dm_agent 0x40000 کا بیس ایڈریس استعمال کرتا ہے، جو کہ 0x10000 کا ملٹیپل ہے۔ نتیجے کے طور پر، پیریفرل ریجن A، جس کا سائز 65536 بائٹس اور 0x40000 کا بنیادی پتہ ہے، ضروریات کو پورا کرتا ہے۔
0x54000 پر غیر محفوظ شدہ خطوں کے مجموعہ کا بنیادی پتہ 0x10000 کا کثیر نہیں ہے۔ آپ کو انہیں 0x60000 یا 0x10000 کے دوسرے ملٹیپل پر دوبارہ تفویض کرنا ہوگا۔ اس طرح، پیریفرل ریجن B، جس کا سائز 65536 بائٹس اور 0x60000 کا بنیادی پتہ ہے، معیار کو پورا کرتا ہے۔

ٹیبل 20. دوبارہ تفویض کے ساتھ کیش ایبل اور غیر کیچ ایبل علاقہ

ماتحت

پتہ کا نقشہ

حیثیت

پردیی علاقہ

سائز

بیس ایڈریس

user_application_mem.s1

0x0 ~ 0x3ffff

کیش ایبل

N/A

cpu.dm_agent

0x40000 ~ 0x4ffff

ناقابل رسائی 65536 بائٹس

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

کیش ایبل

N/A

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Cacheable Uncacheable Uncacheable Uncacheable Uncacheable

144 بائٹس (کم سے کم سائز 65536 بائٹس ہے)

0x60000

uart.avalon_jtag_غلام

0x60088 ~ 0x6008f

ناقابل رسائی

2.3.1.3 مضبوطی سے جوڑے کی یادداشت
مضبوطی سے جوڑے ہوئے یادوں (TCMs) کو آن چپ میموری کا استعمال کرتے ہوئے لاگو کیا جاتا ہے کیونکہ ان کی کم تاخیر انہیں کام کے لیے اچھی طرح سے موزوں بناتی ہے۔ TCMs وہ یادیں ہیں جو مخصوص ایڈریس اسپیس میں میپ کی جاتی ہیں لیکن مائکرو پروسیسر کے لیے ایک وقف شدہ انٹرفیس رکھتی ہیں اور کیش میموری کی اعلی کارکردگی، کم لیٹنسی خصوصیات رکھتی ہیں۔ TCM بیرونی میزبان کے لیے ایک ماتحت انٹرفیس بھی فراہم کرتا ہے۔ TCM کو ہینڈل کرنے کے لیے پروسیسر اور بیرونی میزبان کے پاس اجازت کی سطح ایک جیسی ہے۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 28

تاثرات بھیجیں۔

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن
726952 | 2025.07.16

نوٹ:

جب TCM ماتحت پورٹ کسی بیرونی میزبان سے منسلک ہوتا ہے، تو اسے پروسیسر کور میں تفویض کردہ بیس ایڈریس سے مختلف بیس ایڈریس کے ساتھ دکھایا جا سکتا ہے۔ Altera دونوں پتوں کو ایک ہی قدر میں سیدھ میں کرنے کی تجویز کرتا ہے۔

2.3.1.4 بیرونی میموری انٹرفیس (EMIF)
EMIF (بیرونی میموری انٹرفیس) SRAM (سٹیٹک رینڈم ایکسیس میموری) کی طرح کام کرتا ہے، لیکن یہ متحرک ہے اور اس کے مواد کو برقرار رکھنے کے لیے وقتاً فوقتاً تازہ کاری کی ضرورت ہوتی ہے۔ EMIF میں متحرک میموری سیل SRAM میں جامد میموری سیلز سے بہت چھوٹے ہوتے ہیں، جس کے نتیجے میں زیادہ صلاحیت اور کم لاگت والے میموری آلات ہوتے ہیں۔
ریفریش کی ضرورت کے علاوہ، EMIF میں انٹرفیس کے مخصوص تقاضے ہوتے ہیں جو اکثر خصوصی کنٹرولر ہارڈویئر کی ضرورت ہوتی ہے۔ SRAM کے برعکس، جس میں ایڈریس لائنوں کا ایک مقررہ سیٹ ہے، EMIF اپنی میموری کی جگہ کو بینکوں، قطاروں اور کالموں میں منظم کرتا ہے۔ بینکوں اور قطاروں کے درمیان سوئچنگ کچھ اوور ہیڈ متعارف کراتی ہے، لہذا آپ کو EMIF کو مؤثر طریقے سے استعمال کرنے کے لیے میموری تک رسائی کا احتیاط سے آرڈر دینا چاہیے۔ EMIF ایک ہی ایڈریس لائنوں پر قطار اور کالم کے پتوں کو ملٹی پلیکس بھی کرتا ہے، جس سے دیئے گئے EMIF سائز کے لیے درکار پنوں کی تعداد کم ہوتی ہے۔
EMIF کے تیز رفتار ورژن، جیسے DDR، DDR2، DDR3، DDR4، اور DDR5، سخت سگنل کی سالمیت کے تقاضے عائد کرتے ہیں جن پر PCB ڈیزائنرز کو غور کرنا چاہیے۔
EMIF آلات سب سے زیادہ سرمایہ کاری مؤثر اور اعلیٰ صلاحیت والی RAM کی دستیاب اقسام میں شمار ہوتے ہیں، جو انہیں ایک مقبول آپشن بناتے ہیں۔ EMIF انٹرفیس کا ایک اہم جزو EMIF IP ہے، جو ملٹی پلیکسنگ، ریفریشنگ، اور قطاروں اور بینکوں کے درمیان سوئچنگ سے متعلق کاموں کا انتظام کرتا ہے۔ یہ ڈیزائن بقیہ سسٹم کو اس کے اندرونی فن تعمیر کو سمجھنے کی ضرورت کے بغیر EMIF تک رسائی کی اجازت دیتا ہے۔

متعلقہ معلومات بیرونی میموری انٹرفیس IP سپورٹ سنٹر

2.3.1.4.1 ایڈریس اسپین ایکسٹینڈر آئی پی
ایڈریس اسپین ایکسٹینڈر Altera FPGA IP میموری کے نقشے والے میزبان انٹرفیس کو ایڈریس سگنلز کی چوڑائی سے بڑے یا چھوٹے ایڈریس میپ تک رسائی کی اجازت دیتا ہے۔ ایڈریس اسپین ایکسٹینڈر آئی پی ایڈریس ایبل اسپیس کو متعدد علیحدہ ونڈوز میں تقسیم کرتا ہے تاکہ میزبان ونڈو کے ذریعے میموری کے مناسب حصے تک رسائی حاصل کر سکے۔
ایڈریس اسپین ایکسٹینڈر میزبان اور ایجنٹ کی چوڑائی کو 32 بٹ اور 64 بٹ کنفیگریشن تک محدود نہیں کرتا ہے۔ آپ 1-64 بٹ ایڈریس ونڈوز کے ساتھ ایڈریس اسپین ایکسٹینڈر استعمال کر سکتے ہیں۔

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 29

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن
726952 | 2025.07.16

پیکر 13۔ ایڈریس اسپین ایکسٹینڈر الٹیرا ایف پی جی اے آئی پی
ایجنٹ کا لفظ ایڈریس

ایڈریس اسپین ایکسٹینڈر

نقشہ سازی کی میز
کنٹرول پورٹ اے

…

کنٹرول رجسٹر 0 کنٹرول رجسٹر Z-1

توسیع شدہ میزبان ایڈریس H

متعلقہ معلومات
Quartus® Prime Pro Edition یوزر گائیڈ: پلیٹ فارم ڈیزائنر مزید معلومات کے لیے عنوان ایڈریس Span Extender Intel® FPGA IP سے رجوع کریں۔

2.3.1.4.2 Nios V پروسیسر کے ساتھ ایڈریس اسپین ایکسٹینڈر آئی پی کا استعمال
32 بٹ Nios V پروسیسر ایڈریس اسپین کے 4 GB تک کا پتہ لگا سکتا ہے۔ اگر EMIF میں 4GB سے زیادہ میموری ہے، تو یہ زیادہ سے زیادہ تعاون یافتہ ایڈریس اسپین سے تجاوز کر جاتی ہے، پلیٹ فارم ڈیزائنر سسٹم کو غلط قرار دیتا ہے۔ ایک EMIF ایڈریس اسپیس کو متعدد چھوٹی ونڈوز میں تقسیم کرکے اس مسئلے کو حل کرنے کے لیے ایک ایڈریس اسپین ایکسٹینڈر آئی پی کی ضرورت ہے۔
Altera تجویز کرتا ہے کہ آپ درج ذیل پیرامیٹرز پر غور کریں۔

جدول 21۔ ایڈریس اسپین ایکسٹینڈر پیرامیٹرز

پیرامیٹر

منظور کردہ ترتیبات

ڈیٹا پاتھ چوڑائی
توسیع شدہ ماسٹر بائٹ ایڈریس چوڑائی

32 بٹس کو منتخب کریں، جو 32 بٹ پروسیسر سے منسلک ہے۔ EMIF میموری سائز پر منحصر ہے۔

غلام لفظ ایڈریس چوڑائی Burstcount چوڑائی

2 GB یا اس سے کم منتخب کریں۔ Nios V پروسیسر کا بقیہ ایڈریس اسپین دوسرے ایمبیڈڈ سافٹ آئی پی کے لیے مخصوص ہے۔
1 سے شروع کریں اور کارکردگی کو بہتر بنانے کے لیے آہستہ آہستہ اس قدر میں اضافہ کریں۔

ذیلی ونڈوز کی تعداد

1 ذیلی ونڈو کو منتخب کریں اگر آپ EMIF کو Nios V پروسیسر سے بطور ہدایات اور ڈیٹا میموری، یا دونوں جوڑ رہے ہیں۔ ایک سے زیادہ ذیلی ونڈوز کے درمیان سوئچ کرنا جب کہ Nios V پروسیسر EMIF سے کام کر رہا ہو تو خطرناک ہے۔

غلام کنٹرول پورٹ کو فعال کریں۔

غلام کنٹرول پورٹ کو غیر فعال کریں اگر آپ EMIF کو Nios V پروسیسر سے بطور ہدایات اور/یا ڈیٹا میموری جوڑ رہے ہیں۔ ذیلی ونڈوز کی تعداد کے طور پر ایک ہی خدشات.

زیادہ سے زیادہ زیر التواء ریڈز

1 سے شروع کریں اور کارکردگی کو بہتر بنانے کے لیے آہستہ آہستہ اس قدر میں اضافہ کریں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 30

تاثرات بھیجیں۔

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر 726952 کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن | 2025.07.16
تصویر 14. اسپین ایکسٹینڈر کو ایڈریس کرنے کے لیے ہدایات اور ڈیٹا مینیجر کو جوڑنا

شکل 15. ایڈریس میپنگ

نوٹ کریں کہ ایڈریس اسپین ایکسٹینڈر EMIF کی پوری 8GB میموری اسپیس تک رسائی حاصل کر سکتا ہے۔ تاہم، ایڈریس اسپین ایکسٹینڈر کے ذریعے، Nios V پروسیسر EMIF کی صرف پہلی 1GB میموری اسپیس تک رسائی حاصل کر سکتا ہے۔

شکل 16۔ آسان بلاک ڈایاگرام

پلیٹ فارم ڈیزائنر سسٹم

باقی 3 جی بی

Nios V پروسیسر کا پتہ

اسپین سرایت کے لیے ہے۔

NNioios sVV PPProcecsesosor r
M

اسی نظام میں نرم IPs۔
1 جی بی ونڈو

ایڈریس اسپین

توسیع کرنے والا

صرف پہلا 1 جی بی

EMIF میموری کا Nios V سے جڑا ہوا ہے۔

EMIF

پروسیسر

8 جی بی
S

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 31

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن
726952 | 2025.07.16
2.3.1.4.3 ایڈریس اسپین ایکسٹینڈر لنکر میموری ڈیوائس کی تعریف 1. ایڈریس اسپین ایکسٹینڈر (EMIF) کو ری سیٹ ویکٹر کے طور پر بیان کریں۔ متبادل طور پر، آپ Nios V پروسیسر ری سیٹ ویکٹر کو دیگر یادوں، جیسے OCRAM یا فلیش ڈیوائسز کے لیے تفویض کر سکتے ہیں۔
شکل 17. ری سیٹ ویکٹر کے بطور ایک سے زیادہ اختیارات
تاہم، بورڈ سپورٹ پیکج (BSP) ایڈیٹر خود بخود ایڈریس اسپین ایکسٹینڈر (EMIF) کو ایک درست میموری کے طور پر رجسٹر نہیں کر سکتا۔ آپ کے انتخاب پر منحصر ہے، آپ کو دو مختلف حالات نظر آتے ہیں جیسا کہ درج ذیل اعداد و شمار میں دکھایا گیا ہے۔ شکل 18. ایڈریس اسپین ایکسٹینڈر (EMIF) کو ری سیٹ ویکٹر کے طور پر بیان کرتے وقت BSP کی خرابی

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 32

تاثرات بھیجیں۔

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر 726952 کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن | 2025.07.16
تصویر 19. دوسری یادوں کو ری سیٹ ویکٹر کے طور پر بیان کرتے وقت EMIF غائب

2. آپ کو BSP لنکر اسکرپٹ ٹیب میں ایڈریس اسپین ایکسٹینڈر (EMIF) ایڈریس ڈیوائس شامل کریں، لنکر میموری ریجن شامل کریں، اور لنکر سیکشن میپنگ شامل کریں۔
3. ان مراحل پر عمل کریں:
a میموری میپ کا استعمال کرتے ہوئے ایڈریس اسپین ایکسٹینڈر کے ایڈریس اسپین کا تعین کریں۔ample مندرجہ ذیل تصویر میں ایڈریس اسپین ایکسٹینڈر کی حد 0x0 سے 0x3fff_ffff تک استعمال کرتا ہے۔
تصویر 20. میموری کا نقشہ

ب میموری ڈیوائس شامل کریں پر کلک کریں، اور اپنے ڈیزائن کے میموری میپ میں موجود معلومات کی بنیاد پر پُر کریں: i۔ ڈیوائس کا نام: emif_ddr4. نوٹ: یقینی بنائیں کہ آپ اسی نام کو میموری میپ سے کاپی کرتے ہیں۔ ii بنیاد کا پتہ: 0x0 iii۔ سائز: 0x40000000
c ایک نیا لنکر میموری علاقہ شامل کرنے کے لیے شامل کریں پر کلک کریں:

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 33

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن
726952 | 2025.07.16

جدول 22. لنکر میموری ریجن کو شامل کرنا

قدم

ویکٹر کو ری سیٹ کریں۔

emif_ddr4

دوسری یادیں۔

ایک نیا لنکر میموری ریجن شامل کریں جسے ری سیٹ کہتے ہیں۔ کے لیے ایک نیا لنکر میموری ریجن شامل کریں۔

علاقے کا نام: دوبارہ ترتیب دیں۔

emif_ddr4.

علاقہ کا سائز: 0x20

علاقے کا نام: emif_ddr4

· میموری ڈیوائس: emif_ddr4

علاقہ کا سائز: 0x40000000

· میموری آفسیٹ: 0x0

· میموری ڈیوائس: emif_ddr4

· میموری آفسیٹ: 0x0

کے لیے ایک نیا لنکر میموری ریجن شامل کریں۔

باقی emif_ddr4۔

علاقے کا نام: emif_ddr4

علاقہ کا سائز: 0x3ffffffe0

· میموری ڈیوائس: emif_ddr4

· میموری آفسیٹ: 0x20

پیکر 21. لنکر ریجن جب ایڈریس اسپین ایکسٹینڈر (EMIF) کو ری سیٹ ویکٹر کے طور پر بیان کیا جائے

تصویر 22. دوسری یادوں کو ری سیٹ ویکٹر کے طور پر بیان کرتے وقت لنکر ریجن
d ایک بار emif_ddr4 BSP میں شامل ہو جانے کے بعد، آپ اسے کسی بھی لنکر سیکشن کے لیے منتخب کر سکتے ہیں۔
شکل 23۔ ایڈریس اسپین ایکسٹینڈر (EMIF) کامیابی کے ساتھ شامل کیا گیا۔

e میموری ڈیوائس کے بارے میں انتباہ کو نظر انداز کریں emif_ddr4 SOPC ڈیزائن میں نظر نہیں آتا ہے۔
f بی ایس پی بنانے کے لیے آگے بڑھیں۔
صفحہ 51 پر Nios V پروسیسر بوٹنگ کے طریقوں سے متعلق معلومات کا تعارف

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 34

تاثرات بھیجیں۔

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر 726952 کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن | 2025.07.16
2.3.2 غیر مستحکم میموری
غیر مستحکم میموری اپنے مواد کو برقرار رکھتی ہے جب بجلی بند ہوجاتی ہے، یہ معلومات کو ذخیرہ کرنے کے لیے ایک اچھا انتخاب بناتی ہے جسے سسٹم پاور سائیکل کے بعد دوبارہ حاصل کرنا ضروری ہے۔ غیر متزلزل میموری عام طور پر پروسیسر بوٹ کوڈ، مستقل ایپلیکیشن سیٹنگز، اور Altera FPGA کنفیگریشن ڈیٹا کو اسٹور کرتی ہے۔ اگرچہ غیر متزلزل میموری میں ایڈوان ہے۔tage جب آپ پاور ہٹاتے ہیں تو اس کے ڈیٹا کو برقرار رکھنا، یہ غیر مستحکم میموری کے مقابلے میں بہت سست ہے، اور اکثر اس میں لکھنے اور مٹانے کے زیادہ پیچیدہ طریقہ کار ہوتے ہیں۔ غیر متزلزل میموری بھی عام طور پر صرف ایک دی گئی تعداد میں مٹانے کے قابل ہونے کی ضمانت دی جاتی ہے، جس کے بعد یہ ناکام ہو سکتی ہے۔
Exampغیر متزلزل میموری میں تمام قسم کی فلیش، EPROM، اور EEPROM شامل ہیں۔ Altera تجویز کرتا ہے کہ آپ Altera FPGA bitstreams اور Nios V پروگرام کی تصاویر کو غیر مستحکم میموری میں ذخیرہ کریں، اور Nios V پروسیسرز کے لیے سیریل فلیش کو بوٹ ڈیوائس کے طور پر استعمال کریں۔
متعلقہ معلومات
عام سیریل فلیش انٹرفیس Altera FPGA IP صارف گائیڈ
میل باکس کلائنٹ الٹیرا ایف پی جی اے آئی پی یوزر گائیڈ · MAX® 10 یوزر فلیش میموری یوزر گائیڈ: آن چپ فلیش الٹرا ایف پی جی اے آئی پی کور
2.4 گھڑیاں اور ری سیٹ بہترین پریکٹسز
یہ سمجھنا کہ کس طرح Nios V پروسیسر کلاک اور ری سیٹ ڈومین ہر اس پیریفیرل کے ساتھ تعامل کرتا ہے جس سے یہ جڑتا ہے۔ ایک سادہ Nios V پروسیسر سسٹم سنگل کلاک ڈومین سے شروع ہوتا ہے، اور یہ ایک ملٹی کلاک ڈومین سسٹم کے ساتھ پیچیدہ ہو سکتا ہے جب ایک تیز گھڑی کا ڈومین سست کلاک ڈومین سے ٹکرا جاتا ہے۔ آپ کو نوٹ کرنے اور یہ سمجھنے کی ضرورت ہے کہ یہ مختلف ڈومین کس طرح ترتیب سے دوبارہ ترتیب دیتے ہیں اور اس بات کو یقینی بناتے ہیں کہ کوئی ٹھیک ٹھیک مسئلہ نہیں ہے۔
بہترین مشق کے لیے، Altera Nios V پروسیسر اور بوٹ میموری کو ایک ہی کلاک ڈومین میں رکھنے کی تجویز کرتا ہے۔ Nios V پروسیسر کو ایک تیز گھڑی والے ڈومین میں دوبارہ ترتیب دینے سے نہ چھوڑیں جب یہ کسی ایسی میموری سے بوٹ ہوتا ہے جو بہت سست گھڑی والے ڈومین میں رہتی ہے، جس کی وجہ سے ہدایات کی بازیافت کی خرابی ہو سکتی ہے۔ آپ کو پلیٹ فارم ڈیزائنر بذریعہ ڈیفالٹ جو کچھ فراہم کرتا ہے اس سے آگے کچھ دستی ترتیب کی ضرورت ہو سکتی ہے، اور اپنے استعمال کے معاملے کی بنیاد پر اس کے مطابق ریلیز ٹوپولوجی کو دوبارہ ترتیب دینے کی منصوبہ بندی کریں۔ اگر آپ اپنے سسٹم کے آنے اور کچھ دیر تک چلنے کے بعد اسے دوبارہ ترتیب دینا چاہتے ہیں، تو سسٹم ری سیٹ کی ترتیب اور پوسٹ ری سیٹ انیشیلائزیشن کی ضرورت پر انہی باتوں کا اطلاق کریں۔
2.4.1 سسٹم جےTAG گھڑی
ہر Nios V پروسیسر سسٹم میں گھڑی کی رکاوٹوں کی وضاحت کرنا ایک اہم نظام کے ڈیزائن پر غور کرنا ہے اور درستگی اور تعییناتی رویے کے لیے ضروری ہے۔ کوارٹس پرائم ٹائمنگ اینالائزر انڈسٹری کے معیاری رکاوٹ، تجزیہ اور رپورٹنگ کے طریقہ کار کا استعمال کرتے ہوئے آپ کے ڈیزائن میں تمام منطقوں کی ٹائمنگ کارکردگی کو درست کرنے کے لیے سٹیٹک ٹائمنگ تجزیہ کرتا ہے۔
Example 1. بنیادی 100 MHz گھڑی 50/50 ڈیوٹی سائیکل اور 16 MHz J کے ساتھTAG گھڑی
#**************************************************************** # 100MHz گھڑی بنائیں #************************************************************** تخلیق_کلاک -نام {clk} -period 10 [get]********** 16MHz J بنائیںTAG گھڑی #***************************

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 35

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] متعلقہ معلومات Quartus Prime Cookbook Analyz
2.4.2 درخواست انٹرفیس کو دوبارہ ترتیب دیں۔
Nios V پروسیسر میں اختیاری ری سیٹ کی درخواست کی سہولت شامل ہے۔ ری سیٹ کی درخواست کی سہولت reset_req اور reset_req_ack سگنلز پر مشتمل ہے۔
پلیٹ فارم ڈیزائنر میں ری سیٹ کی درخواست کو فعال کرنے کے لیے: 1. Nios V پروسیسر IP پیرامیٹر ایڈیٹر لانچ کریں۔ 2. استعمال کی ری سیٹ کی درخواست کی ترتیب پر، دوبارہ ترتیب دینے کی درخواست کا انٹرفیس شامل کریں کو آن کریں۔
اختیار
تصویر 24. Nios V پروسیسر ری سیٹ کی درخواست کو فعال کریں۔
reset_req سگنل ایک مداخلت کی طرح کام کرتا ہے۔ جب آپ reset_req پر زور دیتے ہیں، تو آپ کور پر دوبارہ سیٹ کرنے کی درخواست کر رہے ہیں۔ کور اپنے آپریشن کو مکمل کرنے کے لیے کسی بھی بقایا بس لین دین کا انتظار کرتا ہے۔ سابق کے لیےample، اگر میموری تک رسائی کا کوئی لین دین زیر التواء ہے، تو کور مکمل جواب کا انتظار کرتا ہے۔ اسی طرح، کور کسی بھی زیر التواء ہدایات کے جواب کو قبول کرتا ہے لیکن reset_req سگنل موصول ہونے کے بعد ہدایات کی درخواست جاری نہیں کرتا ہے۔
ری سیٹ آپریشن مندرجہ ذیل بہاؤ پر مشتمل ہے: 1. تمام زیر التواء آپریشنز کو مکمل کریں 2. اندرونی پائپ لائن کو فلش کریں 3. پروگرام کاؤنٹر کو ری سیٹ ویکٹر پر سیٹ کریں 4. کور کو ری سیٹ کریں پورے ری سیٹ آپریشن میں چند گھڑیوں کے چکر لگتے ہیں۔ reset_req کو اس وقت تک زور دیا جانا چاہیے جب تک کہ reset_req_ack پر زور نہ دیا جائے جس سے ظاہر ہوتا ہے کہ کور ری سیٹ آپریشن کامیابی سے مکمل ہو گیا ہے۔ ایسا کرنے میں ناکامی کے نتیجے میں بنیادی حالت غیر مقررہ ہے۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 36

تاثرات بھیجیں۔

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر 726952 کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن | 2025.07.16
2.4.2.1. عام استعمال کے معاملات
· آپ پاور آن سے reset_req سگنل پر زور دے سکتے ہیں تاکہ Nios V پروسیسر کور کو اس کے ری سیٹ ویکٹر سے پروگرام کے عمل کو شروع کرنے سے روکا جا سکے جب تک کہ سسٹم میں دیگر FPGA میزبان Nios V پروسیسر بوٹ میموری کو شروع نہ کریں۔ اس صورت میں، پورا سب سسٹم صاف ہارڈویئر ری سیٹ کا تجربہ کر سکتا ہے۔ Nios V پروسیسر کو غیر معینہ مدت تک دوبارہ ترتیب دینے کی درخواست کی حالت میں رکھا جاتا ہے جب تک کہ دوسرے FPGA میزبان پروسیسر بوٹ میموری کو شروع نہ کر دیں۔
ایک ایسے سسٹم میں جہاں آپ کو باقی سسٹم میں خلل ڈالے بغیر Nios V پروسیسر کور کو ری سیٹ کرنا ہوگا، آپ reset_req سگنل پر زور دے سکتے ہیں تاکہ کور کے موجودہ آپریشن کو صاف طور پر روکا جا سکے اور سسٹم کے reset_req_ack سگنل جاری کرنے کے بعد ری سیٹ ویکٹر سے پروسیسر کو دوبارہ شروع کریں۔
· ایک بیرونی میزبان درج ذیل کاموں کے نفاذ کو آسان بنانے کے لیے ری سیٹ ریکوسٹ انٹرفیس کا استعمال کر سکتا ہے۔
- موجودہ Nios V پروسیسر پروگرام کو روکیں۔
— ایک نیا پروگرام Nios V پروسیسر بوٹ میموری میں لوڈ کریں۔
- پروسیسر کو نئے پروگرام پر عمل درآمد شروع کرنے کی اجازت دیں۔
Altera آپ کو reset_req_ack سگنل کی حالت کی نگرانی کے لیے ٹائم آؤٹ میکانزم کو نافذ کرنے کی تجویز کرتا ہے۔ اگر Nios V پروسیسر کور لامحدود انتظار کی حالت میں آتا ہے اور کسی نامعلوم وجہ سے رک جاتا ہے تو، reset_req_ack غیر معینہ مدت تک دعویٰ نہیں کر سکتا۔ ٹائم آؤٹ میکانزم آپ کو اس قابل بناتا ہے:
ریکوری ٹائم آؤٹ کی مدت کی وضاحت کریں اور سسٹم لیول ری سیٹ کے ساتھ سسٹم ریکوری انجام دیں۔
ہارڈ ویئر کی سطح کو دوبارہ ترتیب دیں۔
2.4.3 ریلیز آئی پی کو دوبارہ ترتیب دیں۔
Altera SDM پر مبنی ڈیوائسز ایک متوازی، سیکٹر پر مبنی فن تعمیر کا استعمال کرتی ہیں جو کہ بنیادی تانے بانے کی منطق کو متعدد شعبوں میں تقسیم کرتی ہے۔ Altera آپ کو ری سیٹ ریلیز Altera FPGA IP کو ری سیٹ سرکٹ کے ابتدائی ان پٹ میں سے ایک کے طور پر استعمال کرنے کی تجویز کرتا ہے۔ Intel® SDM پر مبنی آلات میں Stratix® 10، اور AgilexTM آلات شامل ہیں۔ کنٹرول بلاک پر مبنی آلات اس ضرورت سے متاثر نہیں ہوتے ہیں۔
متعلقہ معلومات
AN 891: ری سیٹ ریلیز Altera FPGA IP استعمال کرنا
2.5 ڈیفالٹ ایجنٹ کو تفویض کرنا
پلیٹ فارم ڈیزائنر آپ کو ایک ڈیفالٹ ایجنٹ کی وضاحت کرنے کی اجازت دیتا ہے جو ایرر رسپانس ڈیفالٹ ایجنٹ کے طور پر کام کرتا ہے۔ آپ کا نامزد کردہ ڈیفالٹ ایجنٹ ان میزبانوں کے لیے ایک ایرر رسپانس سروس فراہم کرتا ہے جو ایڈریس میپ میں غیر ڈی کوڈ شدہ رسائی کی کوشش کرتے ہیں۔
درج ذیل منظرنامے ایک غیر ڈی کوڈ شدہ ایونٹ کو متحرک کرتے ہیں:
· بس ٹرانزیکشن سیکیورٹی اسٹیٹ کی خلاف ورزی
· غیر متعینہ میموری والے علاقے تک لین دین تک رسائی
· استثنائی واقعہ اور وغیرہ

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 37

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن
726952 | 2025.07.16

ایسے واقعات کو ہینڈل کرنے کے لیے ایک ڈیفالٹ ایجنٹ کو تفویض کیا جانا چاہیے، جہاں غیر متعینہ لین دین کو ڈیفالٹ ایجنٹ کی طرف موڑ دیا جاتا ہے اور بعد ازاں ایک غلطی کے جواب کے ساتھ Nios V پروسیسر کو جواب دیا جاتا ہے۔
متعلقہ معلومات
کوارٹس پرائم پرو ایڈیشن یوزر گائیڈ: پلیٹ فارم ڈیزائنر۔ ڈیفالٹ ایجنٹ کو نامزد کرنا
کوارٹس پرائم پرو ایڈیشن یوزر گائیڈ: پلیٹ فارم ڈیزائنر۔ ایرر رسپانس سلیو الٹیرا ایف پی جی اے آئی پی
Github - Qsys کے لیے اضافی ری سیٹ اجزاء

2.6۔ پرنٹنگ کے لیے UART ایجنٹ کو تفویض کرنا
پرنٹنگ سافٹ ویئر ایپلیکیشن کو ڈیبگ کرنے کے ساتھ ساتھ آپ کے سسٹم کی حالت کی نگرانی کے لیے مفید ہے۔ الٹیرا بنیادی معلومات کو پرنٹ کرنے کی تجویز کرتا ہے جیسے کہ ایک سٹارٹ اپ میسج، ایرر میسج، اور سافٹ ویئر ایپلیکیشن کی ایگزیکیوشن پروگریس۔
مندرجہ ذیل حالات میں printf() لائبریری فنکشن کو استعمال کرنے سے گریز کریں: · printf() لائبریری ایپلی کیشن کو روکنے کا سبب بنتی ہے اگر کوئی میزبان آؤٹ پٹ نہیں پڑھ رہا ہے۔
یہ جے پر لاگو ہوتا ہے۔TAG صرف UART۔ · printf() لائبریری پروگرام میموری کی بڑی مقدار استعمال کرتی ہے۔

2.6.1 جے کی طرف سے سٹالز کی روک تھامTAG UART

جدول 23۔ روایتی UART اور J کے درمیان فرقTAG UART

UART قسم روایتی UART

تفصیل
سیریل ڈیٹا منتقل کرتا ہے قطع نظر اس سے کہ کوئی بیرونی میزبان سن رہا ہے۔ اگر کوئی میزبان سیریل ڈیٹا نہیں پڑھتا ہے تو ڈیٹا ضائع ہو جاتا ہے۔

JTAG UART

منتقل شدہ ڈیٹا کو آؤٹ پٹ بفر میں لکھتا ہے اور اسے خالی کرنے کے لیے بفر سے پڑھنے کے لیے بیرونی میزبان پر انحصار کرتا ہے۔

دی جے۔TAG UART ڈرائیور انتظار کرتا ہے جب آؤٹ پٹ بفر بھر جاتا ہے۔ جےTAG UART ڈرائیور مزید ٹرانسمٹ ڈیٹا لکھنے سے پہلے آؤٹ پٹ بفر سے پڑھنے کے لیے بیرونی میزبان کا انتظار کرتا ہے۔ یہ عمل ڈیٹا کو منتقل ہونے سے روکتا ہے۔
تاہم، جب سسٹم ڈیبگنگ کی ضرورت نہیں ہوتی ہے، جیسے کہ پروڈکشن کے دوران، ایمبیڈڈ سسٹم J سے منسلک میزبان پی سی کے بغیر تعینات کیے جاتے ہیں۔TAG UART. اگر سسٹم نے جے کو منتخب کیا۔TAG UART بطور UART ایجنٹ، یہ نظام کو روکنے کا سبب بن سکتا ہے کیونکہ کوئی بیرونی میزبان منسلک نہیں ہے۔
جے کے ذریعہ اسٹالنگ کو روکنے کے لئےTAG UART، درج ذیل اختیارات کا اطلاق کریں:

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 38

تاثرات بھیجیں۔

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن
726952 | 2025.07.16

جدول 24. جے کے ذریعہ اسٹالنگ پر روک تھامTAG UART

اختیارات
کوئی UART انٹرفیس اور ڈرائیور موجود نہیں ہے۔
دوسرے UART انٹرفیس اور ڈرائیور کا استعمال کریں۔
محفوظ رکھیں جےTAG UART انٹرفیس (بغیر ڈرائیور)

ہارڈ ویئر کی ترقی کے دوران (پلیٹ فارم ڈیزائنر میں)

سافٹ ویئر ڈویلپمنٹ کے دوران (بورڈ سپورٹ پیکیج ایڈیٹر میں)

جے کو ہٹا دیں۔TAG نظام سے UART

hal.stdin، hal.stdout اور hal.stderr کو None کے بطور کنفیگر کریں۔

جے کو تبدیل کریں۔TAG UART دیگر نرم کنفیگر hal.stdin، hal.stdout اور hal.stderr کے ساتھ

UART IP

دوسرے نرم UART IP کے ساتھ۔

محفوظ رکھیں جےTAG نظام میں UART

بورڈ سپورٹ پیکج ایڈیٹر میں hal.stdin، hal.stdout اور hal.stderr کو None کے بطور کنفیگر کریں۔
J کو غیر فعال کریں۔TAG بی ایس پی ڈرائیور ٹیب میں UART ڈرائیور۔

2.7. جےTAG سگنلز
Nios V پروسیسر ڈیبگ ماڈیول J کا استعمال کرتا ہے۔TAG سافٹ ویئر ELF ڈاؤن لوڈ اور سافٹ ویئر ڈیبگنگ کے لیے انٹرفیس۔ جب آپ اپنے ڈیزائن کو J کے ساتھ ڈیبگ کرتے ہیں۔TAG انٹرفیس، جےTAG سگنلز TCK، TMS، TDI، اور TDO ڈیزائن کے حصے کے طور پر لاگو ہوتے ہیں۔ جے کی وضاحت کرناTAG ہر Nios V پروسیسر سسٹم میں سگنل کی رکاوٹیں ایک اہم نظام کے ڈیزائن پر غور کرتی ہیں اور درستگی اور تعییناتی رویے کے لیے ضروری ہیں۔
الٹیرا تجویز کرتا ہے کہ کسی بھی ڈیزائن کی سسٹم کلاک فریکوئنسی J سے کم از کم چار گنا ہو۔TAG گھڑی کی فریکوئنسی اس بات کو یقینی بنانے کے لیے کہ آن چپ انسٹرومینٹیشن (OCI) کور صحیح طریقے سے کام کرے۔
متعلقہ معلومات · Quartus® Prime Timeing Analyzer Cookbook: JTAG سگنلز
کے بارے میں مزید معلومات کے لیے JTAG وقت کی پابندی کے رہنما خطوط KDB: niosv-ڈاؤن لوڈ ایک غیر پائپ لائن والے Nios® V/m پروسیسر کے ساتھ کیوں ناکام ہوتا ہے
JTAG فریکوئنسی 24MHz یا 16MHz؟
2.8۔ پلیٹ فارم ڈیزائنر سسٹم کی کارکردگی کو بہتر بنانا
پلیٹ فارم ڈیزائنر Altera FPGA ڈیزائنز کے لیے سسٹم انٹرکنیکٹ کی کارکردگی کو بہتر بنانے کے لیے ٹولز فراہم کرتا ہے۔

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 39

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن
726952 | 2025.07.16
شکل 25۔ اصلاح سابقamples

سابقampتصویر میں دکھایا گیا le مندرجہ ذیل اقدامات کو ظاہر کرتا ہے:
1. اسے رکھ کر اہم راستوں کو کم کرنے کے لیے پائپ لائن پل شامل کرتا ہے: a۔ انسٹرکشن مینیجر اور اس کے ایجنٹوں کے درمیان b. ڈیٹا مینیجر اور اس کے ایجنٹوں کے درمیان
2. ہر پورٹ کو بالترتیب انسٹرکشن مینیجر اور ڈیٹا مینیجر کے لیے وقف کے ساتھ، ٹرو ڈوئل پورٹ آن چپ ریم کا اطلاق کریں

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 40

تاثرات بھیجیں۔

2. کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر 726952 کے ساتھ Nios V پروسیسر ہارڈ ویئر سسٹم ڈیزائن | 2025.07.16
ذیل میں درج ذیل متعلقہ لنکس کا حوالہ دیں، جو دستیاب ٹولز سے فائدہ اٹھانے کے لیے تکنیک پیش کرتے ہیں اور ہر نفاذ کے تجارتی معاہدوں کو پیش کرتے ہیں۔
متعلقہ معلومات · Quartus® Prime Pro Edition یوزر گائیڈ: پلیٹ فارم ڈیزائنر
مزید معلومات کے لیے آپٹمائزنگ پلیٹ فارم ڈیزائنر سسٹم پرفارمنس کے عنوان سے رجوع کریں۔ Quartus® پرائم اسٹینڈرڈ ایڈیشن یوزر گائیڈ: پلیٹ فارم ڈیزائنر مزید معلومات کے لیے آپٹمائزنگ پلیٹ فارم ڈیزائنر سسٹم پرفارمنس کے عنوان سے رجوع کریں۔

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 41

726952 | 2025.07.16 تاثرات بھیجیں۔

3. Nios V پروسیسر سافٹ ویئر سسٹم ڈیزائن
یہ باب Nios V پروسیسر سافٹ ویئر کی ترقی کے بہاؤ اور سافٹ ویئر ٹولز کی وضاحت کرتا ہے جنہیں آپ اپنے ایمبیڈڈ ڈیزائن سسٹم کو تیار کرنے میں استعمال کر سکتے ہیں۔ مواد ایک اوور کے طور پر کام کرتا ہےview Nios V پروسیسر سافٹ ویئر سسٹم تیار کرنے سے پہلے۔
چترا 26۔ سافٹ ویئر ڈیزائن فلو
شروع کریں۔

بی ایس پی ایڈیٹر کا استعمال کرتے ہوئے پلیٹ فارم ڈیزائنر میں بی ایس پی تیار کریں۔

Nios V کمانڈ شیل کا استعمال کرتے ہوئے BSP بنائیں
ایپلیکیشن CMake بلڈ بنائیں File Nios V کمانڈ شیل کا استعمال

نوٹ:

بی ایس پی اور ایپلیکیشن سی میک بلڈ کو درآمد کریں۔ File
کا استعمال کرتے ہوئے Nios V پروسیسر ایپلی کیشن بنائیں
Intel FPGA کے لیے RiscFree IDE

کوئی بھی استعمال کرتے ہوئے Nios V پروسیسر ایپلیکیشن بنائیں
کمانڈ لائن سورس کوڈ ایڈیٹر، سی میک، اور میک
احکامات
ختم

Altera تجویز کرتا ہے کہ آپ سافٹ ویئر ڈویلپمنٹ اور ڈیبگنگ کے لیے Altera FPGA ڈویلپمنٹ کٹ یا حسب ضرورت پروٹو ٹائپ بورڈ استعمال کریں۔ بہت سے پیری فیرلز اور سسٹم کی سطح کی خصوصیات صرف اس وقت دستیاب ہوتی ہیں جب آپ کا سافٹ ویئر ایک حقیقی بورڈ پر چلتا ہے۔

© الٹیرا کارپوریشن۔ Altera، Altera لوگو، 'a' لوگو، اور Altera کے دیگر نشانات Altera Corporation کے ٹریڈ مارک ہیں۔ Altera بغیر اطلاع کے کسی بھی وقت کسی بھی مصنوعات اور خدمات میں تبدیلیاں کرنے کا حق محفوظ رکھتا ہے۔ Altera یہاں بیان کردہ کسی بھی معلومات، پروڈکٹ، یا سروس کے اطلاق یا استعمال سے پیدا ہونے والی کوئی ذمہ داری یا ذمہ داری قبول نہیں کرتا ہے سوائے اس کے کہ Altera کی طرف سے تحریری طور پر اس پر اتفاق کیا گیا ہو۔ Altera کے صارفین کو مشورہ دیا جاتا ہے کہ وہ کسی بھی شائع شدہ معلومات پر انحصار کرنے سے پہلے اور مصنوعات یا خدمات کے آرڈر دینے سے پہلے ڈیوائس کی تفصیلات کا تازہ ترین ورژن حاصل کریں۔ *دیگر ناموں اور برانڈز پر دوسروں کی ملکیت کے طور پر دعویٰ کیا جا سکتا ہے۔

3. Nios V پروسیسر سافٹ ویئر سسٹم ڈیزائن 726952 | 2025.07.16
3.1 Nios V پروسیسر سافٹ ویئر ڈویلپمنٹ فلو
3.1.1 بورڈ سپورٹ پیکیج پروجیکٹ
ایک Nios V بورڈ سپورٹ پیکج (BSP) پروجیکٹ ایک خصوصی لائبریری ہے جس میں سسٹم کے لیے مخصوص سپورٹ کوڈ ہوتا ہے۔ بی ایس پی ایک سافٹ ویئر رن ٹائم ماحول فراہم کرتا ہے جو ایک پروسیسر کے لیے ایک Nios V پروسیسر ہارڈویئر سسٹم میں اپنی مرضی کے مطابق ہوتا ہے۔
Quartus Prime سافٹ ویئر Nios V بورڈ سپورٹ پیکیج ایڈیٹر اور niosv-bsp یوٹیلیٹی ٹولز فراہم کرتا ہے تاکہ سیٹنگز میں ترمیم کی جا سکے جو BSP کے رویے کو کنٹرول کرتی ہے۔
بی ایس پی میں درج ذیل عناصر ہوتے ہیں: ہارڈ ویئر تجریدی پرت · ڈیوائس ڈرائیورز · اختیاری سافٹ ویئر پیکجز · اختیاری ریئل ٹائم آپریٹنگ سسٹم
3.1.2 ایپلیکیشن پروجیکٹ
ایک Nios VC/C++ ایپلیکیشن پروجیکٹ میں درج ذیل خصوصیات ہیں: · سورس کوڈ اور CMakeLists.txt کے مجموعہ پر مشتمل ہے۔
— CMakeLists.txt سورس کوڈ کو مرتب کرتا ہے اور اسے BSP اور ایک یا زیادہ اختیاری لائبریریوں کے ساتھ جوڑتا ہے، تاکہ ایک .elf بنایا جا سکے۔ file
· ذریعہ میں سے ایک files فنکشن مین () پر مشتمل ہے۔ · کوڈ پر مشتمل ہے جو لائبریریوں اور BSPs میں فنکشنز کو کال کرتا ہے۔
Altera ایپلی کیشن CMakeLists.txt بنانے کے لیے Quartus Prime سافٹ ویئر یوٹیلیٹی ٹولز میں niosv-app یوٹیلیٹی ٹول فراہم کرتا ہے، اور Altera FPGAs کے لیے RiscFree IDE کو Eclipse پر مبنی ماحول میں سورس کوڈ میں ترمیم کرنے کے لیے فراہم کرتا ہے۔
3.2 Altera FPGA ایمبیڈڈ ڈویلپمنٹ ٹولز
Nios V پروسیسر سافٹ ویئر ڈویلپمنٹ کے لیے درج ذیل ٹولز کی حمایت کرتا ہے: · گرافیکل یوزر انٹرفیس (GUI) - گرافیکل ڈویلپمنٹ ٹولز جو کہ میں دستیاب ہیں۔
ونڈوز* اور لینکس* آپریٹنگ سسٹم (OS) دونوں۔ — Nios V بورڈ سپورٹ پیکیج ایڈیٹر (Nios V BSP ایڈیٹر) — Ashling RiscFree IDE for Altera FPGAs · کمانڈ لائن ٹولز (CLI) - ترقیاتی ٹولز جو Nios V کمانڈ شیل سے شروع کیے گئے ہیں۔ ہر ٹول کمانڈ لائن سے قابل رسائی مدد کی شکل میں اپنی دستاویزات فراہم کرتا ہے۔ Nios V کمانڈ شیل کھولیں اور درج ذیل کمانڈ ٹائپ کریں: - مدد کریں۔ view مدد کا مینو۔ - Nios V یوٹیلیٹیز ٹولز - File فارمیٹ کنورژن ٹولز — دیگر یوٹیلیٹیز ٹولز

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 43

3. Nios V پروسیسر سافٹ ویئر سسٹم ڈیزائن 726952 | 2025.07.16

جدول 25۔ GUI ٹولز اور کمانڈ لائن ٹولز ٹاسک کا خلاصہ

کام

GUI ٹول

کمانڈ لائن ٹول

بی ایس پی کی تشکیل

Nios V BSP ایڈیٹر

کوارٹس پرائم پرو ایڈیشن سافٹ ویئر میں: niosv-bsp -c -s=<.qsys file> -t= [آپشنز] settings.bsp
Quartus Prime Standard Edition سافٹ ویئر میں: niosv-bsp -c -s=<.sopcinfo file> -t= [آپشنز] settings.bsp

موجودہ .bsp کا استعمال کرتے ہوئے BSP پیدا کرنا file
بی ایس پی کو اپ ڈیٹ کرنا

Nios V BSP ایڈیٹر Nios V BSP ایڈیٹر

niosv-bsp -g [OPTIONS] settings.bsp niosv-bsp -u [OPTIONS] settings.bsp

بی ایس پی کی جانچ کرنا

Nios V BSP ایڈیٹر

niosv-bsp -q -E= [آپشنز] settings.bsp

ایک ایپلیکیشن بنانا

–

niosv-app -a= -b= -s= files ڈائریکٹری> [آپشنز]

صارف کی لائبریری بنانا

–

niosv-app -l= -s= files ڈائریکٹری> -p= [آپشنز]

ایپلیکیشن میں ترمیم کرنا صارف کی لائبریری میں ترمیم کرنا ایپلیکیشن بنانا

Altera FPGAs کے لیے RiscFree IDE
Altera FPGAs کے لیے RiscFree IDE
Altera FPGAs کے لیے RiscFree IDE

کوئی بھی کمانڈ لائن سورس ایڈیٹر
کوئی بھی کمانڈ لائن سورس ایڈیٹر
· بنانا · cmake

صارف کی لائبریری کی تعمیر

Altera FPGAs کے لیے RiscFree IDE

· بنانا · cmake

ایپلیکیشن ELF ڈاؤن لوڈ کرنا
.elf کو تبدیل کرنا file

Altera FPGAs کے لیے RiscFree IDE
–

niosv-ڈاؤن لوڈ
· elf2flash · elf2hex

متعلقہ معلومات
Altera FPGAs صارف گائیڈ کے لیے Ashling RiscFree Integrated Development Environment (IDE)

3.2.1 Nios V پروسیسر بورڈ سپورٹ پیکیج ایڈیٹر
آپ درج ذیل کاموں کو انجام دینے کے لیے Nios V پروسیسر BSP ایڈیٹر کا استعمال کر سکتے ہیں: · Nios V پروسیسر BSP پروجیکٹ بنائیں یا اس میں ترمیم کریں · ترتیبات، لنکر ریجنز، اور سیکشن میپنگز میں ترمیم کریں · سافٹ ویئر پیکجز اور ڈیوائس ڈرائیورز کو منتخب کریں۔
BSP ایڈیٹر کی صلاحیتوں میں niosv-bsp افادیت کی صلاحیتیں شامل ہیں۔ BSP ایڈیٹر میں بنایا گیا کوئی بھی پروجیکٹ کمانڈ لائن یوٹیلیٹیز کا استعمال کرتے ہوئے بھی بنایا جا سکتا ہے۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 44

تاثرات بھیجیں۔

3. Nios V پروسیسر سافٹ ویئر سسٹم ڈیزائن 726952 | 2025.07.16

نوٹ:

Quartus Prime Standard Edition سافٹ ویئر کے لیے، AN 980: Nios V Processor Quartus Prime Software Support سے BSP ایڈیٹر GUI کو مدعو کرنے کے اقدامات سے رجوع کریں۔

بی ایس پی ایڈیٹر کو لانچ کرنے کے لیے، ان مراحل پر عمل کریں: 1. پلیٹ فارم ڈیزائنر کو کھولیں، اور اس پر جائیں File مینو
a بی ایس پی کی موجودہ ترتیب کو کھولنے کے لیے fileکھولیں… ب پر کلک کریں۔ نیا بی ایس پی بنانے کے لیے، نیو بی ایس پی پر کلک کریں… 2. بی ایس پی ایڈیٹر ٹیب کو منتخب کریں اور مناسب تفصیلات فراہم کریں۔

شکل 27۔ بی ایس پی ایڈیٹر شروع کریں۔

متعلقہ معلومات AN 980: Nios V پروسیسر کوارٹس پرائم سافٹ ویئر سپورٹ
3.2.2 Altera FPGAs کے لیے RiscFree IDE
Altera FPGAs کے لیے RiscFree IDE Nios V پروسیسر کے لیے Eclipse پر مبنی IDE ہے۔ الٹیرا تجویز کرتا ہے کہ آپ مندرجہ ذیل وجوہات کی بناء پر اس IDE میں Nios V پروسیسر سافٹ ویئر تیار کریں: · خصوصیات کو تیار کیا گیا ہے اور ان کی تصدیق کی گئی ہے کہ وہ Nios V کے ساتھ ہم آہنگ ہوں۔
پروسیسر کی تعمیر کا بہاؤ۔ تمام ضروری ٹول چینز اور معاون ٹولز سے لیس جو آپ کو قابل بناتا ہے۔
آسانی سے Nios V پروسیسر کی ترقی شروع کرنے کے لیے۔
متعلقہ معلومات Ashling RiscFree Integrated Development Environment (IDE) Altera FPGAs صارف گائیڈ کے لیے
3.2.3 Nios V یوٹیلیٹیز ٹولز
آپ کمانڈ لائن پر ٹائپ کردہ یا اسکرپٹ میں ایمبیڈڈ کمانڈز کے ساتھ Nios V پروگرام بنا سکتے ہیں، اس میں ترمیم کر سکتے ہیں اور بنا سکتے ہیں۔ اس سیکشن میں بیان کردہ Nios V کمانڈ لائن ٹولز میں ہیں۔ /niosv/bin ڈائریکٹری۔

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 45

3. Nios V پروسیسر سافٹ ویئر سسٹم ڈیزائن 726952 | 2025.07.16

ٹیبل 26. Nios V یوٹیلیٹیز ٹولز

کمانڈ لائن ٹولز

خلاصہ

niosv-app niosv-bsp niosv-ڈاؤن لوڈ niosv-shell niosv-stack-report

ایک ایپلیکیشن پروجیکٹ بنانے اور ترتیب دینے کے لیے۔
بی ایس پی سیٹنگز بنانے یا اپ ڈیٹ کرنے کے لیے file اور بی ایس پی بنائیں files ELF ڈاؤن لوڈ کرنے کے لیے file ایک Nios® V پروسیسر پر۔
Nios V کمانڈ شیل کھولنے کے لیے۔ آپ کو اسٹیک یا ہیپ کے استعمال کے لیے آپ کی ایپلیکیشن .elf پر دستیاب میموری کی باقی جگہ سے آگاہ کرنے کے لیے۔

3.2.4. File فارمیٹ کنورژن ٹولز

File ایک افادیت سے دوسرے کو ڈیٹا منتقل کرتے وقت فارمیٹ کی تبدیلی کبھی کبھی ضروری ہوتی ہے۔ دی file فارمیٹ کنورژن ٹولز میں ہیں۔
سافٹ ویئر انسٹالیشن ڈائرکٹری>/niosv/bin ڈائریکٹری۔

ٹیبل 27۔ File فارمیٹ کنورژن ٹولز

کمانڈ لائن ٹولز elf2flash elf2hex

خلاصہ .elf کا ترجمہ کرنے کے لیے file فلیش میموری پروگرامنگ کے لیے .srec فارمیٹ میں۔ .elf کا ترجمہ کرنے کے لیے file میموری شروع کرنے کے لیے .hex فارمیٹ میں۔

3.2.5 دیگر یوٹیلیٹی ٹولز

Nios V پروسیسر پر مبنی سسٹم بناتے وقت آپ کو درج ذیل کمانڈ لائن ٹولز کی ضرورت پڑسکتی ہے۔ یہ کمانڈ لائن ٹولز یا تو انٹیل کے ذریعہ فراہم کیے گئے ہیں۔ /quartus/bin یا سے حاصل کیا گیا ہے۔
اوپن سورس ٹولز۔

ٹیبل 28۔ دیگر کمانڈ لائن ٹولز

کمانڈ لائن ٹولز

قسم

خلاصہ

juart-ٹرمینل

انٹیل فراہم کردہ

stdout اور stderr کی نگرانی کے لیے، اور Nios® V پروسیسر کو ان پٹ فراہم کرنا
stdin کے ذریعے سب سسٹم۔ یہ ٹول صرف J پر لاگو ہوتا ہے۔TAG UART IP جب یہ Nios® V پروسیسر سے منسلک ہوتا ہے۔

openocd

اوپن او سی ڈی کو انجام دینے کے لیے انٹیل فراہم کردہ۔

openocd-cfg-gen

Intel فراہم کردہ · OpenOCD کنفیگریشن تیار کرنے کے لیے file. J ظاہر کرنے کے لیےTAG چین ڈیوائس انڈیکس

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 46

تاثرات بھیجیں۔

726952 | 2025.07.16 تاثرات بھیجیں۔
4. Nios V پروسیسر کنفیگریشن اور بوٹنگ سلوشنز
آپ Nios V پروسیسر کو مختلف میموری والے مقامات سے سافٹ ویئر کو بوٹ اور عمل میں لانے کے لیے کنفیگر کر سکتے ہیں۔ بوٹ میموری کواڈ سیریل پیریفرل انٹرفیس (QSPI) فلیش، آن چپ میموری (OCRAM) یا ٹائٹلی کپلڈ میموری (TCM) ہے۔
متعلقہ معلومات · صفحہ 193 پر پاور اپ ٹرگر کی شرائط · پاور اپ ٹرگرز
پاور اپ ٹرگرز کے بارے میں مزید معلومات کے لیے۔
4.1. تعارف
Nios V پروسیسر دو قسم کے بوٹ پروسیس کو سپورٹ کرتا ہے: alt_load() فنکشن کا استعمال کرتے ہوئے Execute-in-Place (XIP) · بوٹ کاپیئر کا استعمال کرتے ہوئے RAM میں کاپی کیا گیا پروگرام۔ Nios V ایمبیڈڈ پروگرامز کی ترقی ہارڈ ویئر ایبسٹریکشن لیئر (HAL) پر مبنی ہے۔ HAL ایک چھوٹا بوٹ لوڈر پروگرام فراہم کرتا ہے (جسے بوٹ کاپیئر بھی کہا جاتا ہے) جو بوٹ میموری سے متعلقہ لنکر سیکشنز کو بوٹ ٹائم پر ان کے رن ٹائم لوکیشن پر کاپی کرتا ہے۔ آپ بورڈ سپورٹ پیکج (BSP) ایڈیٹر کی سیٹنگز میں ہیرا پھیری کرکے پروگرام اور ڈیٹا میموری کے چلنے کے وقت کے مقامات کی وضاحت کر سکتے ہیں۔ یہ سیکشن بیان کرتا ہے: · Nios V پروسیسر بوٹ کاپیئر جو آپ کے Nios V پروسیسر سسٹم کو بوٹ کرتا ہے
بوٹ میموری کا انتخاب · Nios V پروسیسر بوٹنگ کے اختیارات اور عمومی بہاؤ · منتخب بوٹ میموری کے لیے Nios V پروگرامنگ حل
4.2 ایپلی کیشنز کو لنک کرنا
جب آپ Nios V پروسیسر پروجیکٹ تیار کرتے ہیں، BSP ایڈیٹر متعلقہ دو لنکر تیار کرتا ہے۔ files: · linker.x: لنکر کمانڈ file کہ تیار کردہ ایپلیکیشن بنتی ہے۔file استعمال کرتا ہے
.elf بائنری بنانے کے لیے file. · linker.h: لنکر میموری لے آؤٹ کے بارے میں معلومات پر مشتمل ہے۔ BSP پروجیکٹ میں آپ جو بھی لنکر سیٹنگ ترمیم کرتے ہیں ان دونوں لنکر کے مواد کو متاثر کرتے ہیں۔ files ہر Nios V پروسیسر ایپلی کیشن میں درج ذیل لنکر حصے ہوتے ہیں:
© الٹیرا کارپوریشن۔ Altera، Altera لوگو، 'a' لوگو، اور Altera کے دیگر نشانات Altera Corporation کے ٹریڈ مارک ہیں۔ Altera بغیر اطلاع کے کسی بھی وقت کسی بھی مصنوعات اور خدمات میں تبدیلیاں کرنے کا حق محفوظ رکھتا ہے۔ Altera یہاں بیان کردہ کسی بھی معلومات، پروڈکٹ، یا سروس کے اطلاق یا استعمال سے پیدا ہونے والی کوئی ذمہ داری یا ذمہ داری قبول نہیں کرتا ہے سوائے اس کے کہ Altera کی طرف سے تحریری طور پر اس پر اتفاق کیا گیا ہو۔ Altera کے صارفین کو مشورہ دیا جاتا ہے کہ وہ کسی بھی شائع شدہ معلومات پر انحصار کرنے سے پہلے اور مصنوعات یا خدمات کے آرڈر دینے سے پہلے ڈیوائس کی تفصیلات کا تازہ ترین ورژن حاصل کریں۔ *دیگر ناموں اور برانڈز پر دوسروں کی ملکیت کے طور پر دعویٰ کیا جا سکتا ہے۔

4. Nios V پروسیسر کنفیگریشن اور بوٹنگ سلوشنز 726952 | 2025.07.16

جدول 29. لنکر سیکشنز

متن

لنکر سیکشنز

.rodata

.rwdata

بی ایس ایس

.ڈھیر

اسٹیک

تفصیل قابل عمل کوڈ۔ پروگرام کے عمل میں استعمال ہونے والا کوئی بھی صرف پڑھنے والا ڈیٹا۔ پروگرام کے عمل میں استعمال ہونے والے پڑھنے لکھنے والے ڈیٹا کو اسٹور کرتا ہے۔ غیر شروع شدہ جامد ڈیٹا پر مشتمل ہے۔ متحرک طور پر مختص میموری پر مشتمل ہے۔ فنکشن کال پیرامیٹرز اور دیگر عارضی ڈیٹا کو اسٹور کرتا ہے۔

آپ .elf میں لنکر کے اضافی حصے شامل کر سکتے ہیں۔ file کسٹم کوڈ اور ڈیٹا رکھنے کے لیے۔ یہ لنکر سیکشن نامزد میموری والے علاقوں میں رکھے گئے ہیں، جن کی وضاحت فزیکل میموری ڈیوائسز اور ایڈریسز سے مطابقت رکھتی ہے۔ پہلے سے طے شدہ طور پر، BSP ایڈیٹر خود بخود ان لنکر حصوں کو تیار کرتا ہے۔ تاہم، آپ کسی خاص ایپلیکیشن کے لیے لنکر سیکشنز کو کنٹرول کر سکتے ہیں۔

4.2.1 رویہ جوڑنا
یہ سیکشن بی ایس پی ایڈیٹر کے ڈیفالٹ لنکنگ رویے اور لنک کرنے کے رویے کو کنٹرول کرنے کے طریقہ کی وضاحت کرتا ہے۔

4.2.1.1 ڈیفالٹ بی ایس پی لنکنگ
بی ایس پی کنفیگریشن کے دوران، ٹولز خود بخود درج ذیل اقدامات انجام دیتے ہیں۔
1. میموری کے علاقے کے نام تفویض کریں: ہر سسٹم میموری ڈیوائس کو ایک نام تفویض کریں اور ہر نام کو لنکر میں شامل کریں file میموری کے علاقے کے طور پر.
2. سب سے بڑی میموری تلاش کریں: لنکر میں سب سے بڑے پڑھنے اور لکھنے والے میموری والے علاقے کی شناخت کریں۔ file.
3. لنکر سیکشنز تفویض کریں: پہلے سے طے شدہ لنکر سیکشنز (.text، .rodata، .rwdata، .bss، .heap، اور .stack) کو پچھلے مرحلے میں شناخت کیے گئے میموری والے علاقے میں رکھیں۔
4. لکھیں۔ files: linker.x اور linker.h لکھیں۔ files.
عام طور پر، لنکر سیکشن ایلوکیشن اسکیم سافٹ ویئر ڈویلپمنٹ کے عمل کے دوران کام کرتی ہے کیونکہ اگر میموری کافی زیادہ ہو تو ایپلیکیشن کے کام کرنے کی ضمانت دی جاتی ہے۔
پہلے سے طے شدہ لنک کرنے کے رویے کے اصول Altera-generated Tcl اسکرپٹس bsp-set-defaults.tcl اور bsp-linker-utils.tcl میں موجود ہیں /niosv/scripts/bsp-defaults ڈائریکٹری۔ niosv-bsp کمانڈ ان اسکرپٹس کو طلب کرتی ہے۔ ان اسکرپٹ میں براہ راست ترمیم نہ کریں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 48

تاثرات بھیجیں۔

4. Nios V پروسیسر کنفیگریشن اور بوٹنگ سلوشنز 726952 | 2025.07.16

4.2.1.2 قابل ترتیب بی ایس پی لنکنگ
آپ بی ایس پی ایڈیٹر کے لنکر اسکرپٹ ٹیب میں پہلے سے طے شدہ لنکنگ رویے کا نظم کر سکتے ہیں۔ درج ذیل طریقوں کا استعمال کرتے ہوئے لنکر اسکرپٹ میں ہیرا پھیری کریں: · میموری کا علاقہ شامل کریں: میموری کے علاقے کے نام کو فزیکل میموری ڈیوائس میں نقشہ بنائیں۔ ایک سیکشن میپنگ شامل کریں: سیکشن کے نام کو میموری والے علاقے میں نقشہ بناتا ہے۔ بی ایس پی
ایڈیٹر آپ کو اجازت دیتا ہے۔ view تبدیلیاں کرنے سے پہلے اور بعد میں میموری کا نقشہ۔

4.3 Nios V پروسیسر بوٹنگ کے طریقے

Altera FPGA آلات میں Nios V پروسیسر کو بوٹ کرنے کے چند طریقے ہیں۔ Nios V پروسیسر کو بوٹ کرنے کے طریقے فلیش میموری کے انتخاب اور ڈیوائس فیملیز کے مطابق مختلف ہوتے ہیں۔

ٹیبل 30۔ متعلقہ بوٹ آپشنز کے ساتھ معاون فلیش میموریز

سپورٹ شدہ بوٹ میموریز

ڈیوائس

آن چپ فلیش (اندرونی ترتیب کے لیے)

زیادہ سے زیادہ صرف 10 آلات (آن چپ فلیش آئی پی کے ساتھ)

عمومی مقصد QSPI فلیش (صرف صارف کے ڈیٹا کے لیے)

تمام تعاون یافتہ FPGA آلات (عام سیریل فلیش انٹرفیس FPGA IP کے ساتھ)

کنفیگریشن QSPI فلیش (ایکٹو سیریل کنفیگریشن کے لیے)

بلاک کی بنیاد پر کنٹرول کریں۔
آلات (عام کے ساتھ
سیریل فلیش انٹرفیس انٹیل ایف پی جی اے آئی پی)(2)

Nios V پروسیسر بوٹنگ کے طریقے

ایپلیکیشن رن ٹائم لوکیشن

بوٹ کاپیئر

آن-چِپ فلیش سے Nios V پروسیسر ایپلی کیشن کو ایگزیکیوٹین-پلیس

آن-چِپ فلیش (XIP) + OCRAM/ بیرونی RAM (لکھنے کے قابل ڈیٹا سیکشنز کے لیے)

alt_load() فنکشن

بوٹ کاپیئر کا استعمال کرتے ہوئے Nios V پروسیسر ایپلیکیشن آن چپ فلیش سے RAM میں کاپی کی گئی۔

OCRAM/بیرونی رام

GSFI کے ذریعے بوٹ لوڈر کو دوبارہ استعمال کرنا

Nios V پروسیسر ایپلی کیشن کو عام مقصد کیو ایس پی آئی فلیش سے ایگزیکیوٹین- پلیس

عمومی مقصد QSPI فلیش (XIP) + OCRAM/ بیرونی RAM (تحریری ڈیٹا سیکشنز کے لیے)

alt_load() فنکشن

Nios V پروسیسر ایپلیکیشن کو عام مقصد کے QSPI فلیش سے بوٹ کاپیئر کا استعمال کرتے ہوئے RAM میں کاپی کیا گیا۔

OCRAM/بیرونی رام

GSFI کے ذریعے بوٹ لوڈر

Nios V پروسیسر کی ایپلی کیشن ترتیب QSPI فلیش سے عمل میں آتی ہے۔

کنفیگریشن QSPI فلیش (XIP) + OCRAM/ بیرونی RAM (لکھنے کے قابل ڈیٹا سیکشنز کے لیے)

alt_load() فنکشن

Nios V پروسیسر ایپلیکیشن بوٹ کاپیئر کا استعمال کرتے ہوئے کنفیگریشن QSPI فلیش سے RAM میں کاپی کی گئی۔

OCRAM/ بیرونی رام بوٹ لوڈر بذریعہ GSFI جاری ہے…

(2) AN 980 سے رجوع کریں: ڈیوائس کی فہرست کے لیے Nios V پروسیسر Quartus Prime Software Support۔

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 49

4. Nios V پروسیسر کنفیگریشن اور بوٹنگ سلوشنز 726952 | 2025.07.16

سپورٹ شدہ بوٹ میموریز
آن چپ میموری (OCRAM) ٹائٹلی کپلڈ میموری (TCM)

ڈیوائس
SDM پر مبنی آلات (میل باکس کلائنٹ Intel FPGA IP کے ساتھ)۔ (2)
تمام تعاون یافتہ Altera FPGA آلات (2)
تمام تعاون یافتہ Altera FPGA آلات(2)

Nios V پروسیسر بوٹنگ کے طریقے
Nios V پروسیسر ایپلیکیشن بوٹ کاپیئر کا استعمال کرتے ہوئے کنفیگریشن QSPI فلیش سے RAM میں کاپی کی گئی۔
OCRAM سے Nios V پروسیسر کی ایپلی کیشن ایگزیکیوٹین پلیس
TCM سے Nios V پروسیسر کی ایپلی کیشن ایگزیکیوٹین پلیس

ایپلیکیشن رن ٹائم لوکیشن

بوٹ کاپیئر

OCRAM/ بیرونی رام بوٹ لوڈر بذریعہ SDM

OCRAM

alt_load() فنکشن

ہدایات TCM (XIP) None + Data TCM (تحریری ڈیٹا سیکشنز کے لیے)

تصویر 28. Nios V پروسیسر بوٹ فلو

دوبارہ ترتیب دیں۔

پروسیسر ویکٹر کو ری سیٹ کرنے کے لیے چھلانگ لگاتا ہے (بوٹ کوڈ اسٹارٹ)

ایپلیکیشن کوڈ کسی دوسرے میموری والے مقام پر کاپی کیا جا سکتا ہے (بوٹ کے اختیارات پر منحصر ہے)
بوٹ کوڈ پروسیسر کو شروع کرتا ہے۔

بوٹ کے اختیارات پر منحصر ہے، بوٹ کوڈ ڈیٹا/کوڈ کی ابتدائی قدروں کو کسی اور میموری اسپیس میں کاپی کر سکتا ہے (alt_load)
بوٹ کوڈ ایپلیکیشن کوڈ اور ڈیٹا میموری کی جگہ کو شروع کرتا ہے۔
بوٹ کوڈ HAL ڈرائیورز (alt_main) کے ساتھ سسٹم کے تمام پیری فیرلز کو شروع کرتا ہے۔
مین میں داخلہ
متعلقہ معلومات · عام سیریل فلیش انٹرفیس Altera FPGA IP صارف گائیڈ
Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 50

تاثرات بھیجیں۔

4. Nios V پروسیسر کنفیگریشن اور بوٹنگ سلوشنز 726952 | 2025.07.16
میل باکس کلائنٹ Altera FPGA IP صارف گائیڈ · AN 980: Nios V پروسیسر Quartus Prime Software Support
4.4 Nios V پروسیسر بوٹنگ کے طریقوں کا تعارف
Nios V پروسیسر سسٹمز کو سافٹ ویئر امیجز کو سسٹم میموری میں کنفیگر کرنے کی ضرورت ہوتی ہے اس سے پہلے کہ پروسیسر ایپلی کیشن پروگرام پر عمل درآمد شروع کر سکے۔ پہلے سے طے شدہ لنکر سیکشنز کے لیے لنکر سیکشنز سے رجوع کریں۔
بی ایس پی ایڈیٹر ایک لنکر اسکرپٹ تیار کرتا ہے جو درج ذیل کام کرتا ہے: · اس بات کو یقینی بناتا ہے کہ پروسیسر سافٹ ویئر لنکر سیٹنگز کے مطابق منسلک ہے۔
BSP ایڈیٹر کا اور اس بات کا تعین کرتا ہے کہ سافٹ ویئر میموری میں کہاں رہتا ہے۔ · میموری جزو میں پروسیسر کے کوڈ کے علاقے کو کے مطابق رکھتا ہے۔
تفویض میموری اجزاء.
درج ذیل حصے میں Nios V پروسیسر بوٹنگ کے دستیاب طریقوں کو مختصراً بیان کیا گیا ہے۔
4.4.1 بوٹ فلیش سے Nios V پروسیسر ایپلیکیشن ایکزیکیوٹ ان پلیس
Altera نے فلیش کنٹرولرز کو اس طرح ڈیزائن کیا ہے کہ سسٹم ری سیٹ ہونے پر Nios V پروسیسر کے لیے بوٹ فلیش ایڈریس کی جگہ فوری طور پر قابل رسائی ہو جائے، بغیر میموری کنٹرولر یا میموری ڈیوائسز کو شروع کرنے کی ضرورت کے۔ یہ Nios V پروسیسر کو بوٹ ڈیوائسز پر ذخیرہ کردہ ایپلیکیشن کوڈ کو کسی اور میموری قسم میں کاپی کرنے کے لیے بوٹ کاپیئر کا استعمال کیے بغیر براہ راست عمل کرنے کے قابل بناتا ہے۔ فلیش کنٹرولرز یہ ہیں: · آن چپ فلیش آئی پی کے ساتھ آن چپ فلیش (صرف MAX® 10 ڈیوائس میں) · عمومی مقصد QSPI فلیش جنرک سیریل فلیش انٹرفیس IP کے ساتھ · کنفیگریشن QSPI فلیش جنرک سیریل فلیش انٹرفیس IP کے ساتھ (MAX 10 کے علاوہ
آلات)
جب بوٹ فلیش سے Nios V پروسیسر ایپلیکیشن ایکزیکیوٹ ان پلیس میں ہوتا ہے، BSP ایڈیٹر مندرجہ ذیل کام انجام دیتا ہے: · .text لنکر سیکشنز کو بوٹ فلیش میموری ریجن میں سیٹ کرتا ہے۔ · .bss,.rodata, .rwdata, .stack اور .heap لنکر سیکشنز کو RAM میں سیٹ کرتا ہے
میموری کا علاقہ سسٹم ری سیٹ ہونے پر آپ کو ڈیٹا سیکشنز (.rodata, .rwdata,, .exceptions) کو RAM میں کاپی کرنے کے لیے BSP سیٹنگز میں alt_load() فنکشن کو فعال کرنا چاہیے۔ کوڈ سیکشن (. ٹیکسٹ) بوٹ فلیش میموری کے علاقے میں رہتا ہے۔
متعلقہ معلومات · عام سیریل فلیش انٹرفیس Altera FPGA IP یوزر گائیڈ · Altera MAX 10 یوزر فلیش میموری یوزر گائیڈ
4.4.1.1 alt_load()
آپ BSP ایڈیٹر کا استعمال کرتے ہوئے HAL کوڈ میں alt_load() فنکشن کو فعال کر سکتے ہیں۔
جب ایگزیکیٹ ان پلیس بوٹ فلو میں استعمال ہوتا ہے تو، alt_load() فنکشن درج ذیل کام انجام دیتا ہے:

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 51

4. Nios V پروسیسر کنفیگریشن اور بوٹنگ سلوشنز 726952 | 2025.07.16

ایک منی بوٹ کاپیئر کے طور پر کام کرتا ہے جو BSP سیٹنگز کی بنیاد پر میموری سیکشنز کو RAM میں کاپی کرتا ہے۔
· ڈیٹا سیکشنز (.rodata, .rwdata, .exceptions) کو RAM میں کاپی کرتا ہے لیکن کوڈ سیکشن (.text) کو نہیں۔ کوڈ سیکشن (.text) سیکشن صرف پڑھنے والا سیکشن ہے اور بوٹنگ فلیش میموری ریجن میں رہتا ہے۔ اس تقسیم سے RAM کے استعمال کو کم کرنے میں مدد ملتی ہے لیکن یہ کوڈ کے نفاذ کی کارکردگی کو محدود کر سکتا ہے کیونکہ فلیش میموری تک رسائی آن چپ RAM تک رسائی کے مقابلے میں سست ہے۔

درج ذیل جدول میں BSP ایڈیٹر کی ترتیبات اور افعال کی فہرست دی گئی ہے۔

ٹیبل 31. بی ایس پی ایڈیٹر کی ترتیبات
بی ایس پی ایڈیٹر کی ترتیب hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

فنکشن alt_load() فنکشن کو فعال کرتا ہے۔ alt_load() .rodata سیکشن کو RAM میں کاپی کرتا ہے۔ alt_load() .rwdata سیکشن کو RAM میں کاپی کرتا ہے۔ alt_load() .exceptions سیکشن کو RAM میں کاپی کرتا ہے۔

4.4.2 Nios V پروسیسر ایپلیکیشن بوٹ کاپیئر کا استعمال کرتے ہوئے بوٹ فلیش سے RAM میں کاپی کی گئی۔
Nios V پروسیسر اور HAL میں ایک بوٹ کاپیئر شامل ہے جو زیادہ تر Nios V پروسیسر ایپلی کیشنز کے لیے کافی فعالیت فراہم کرتا ہے اور Nios V سافٹ ویئر ڈویلپمنٹ فلو کے ساتھ لاگو کرنے کے لیے آسان ہے۔
جب ایپلیکیشن بوٹ کاپیئر استعمال کرتی ہے، تو یہ تمام لنکر سیکشنز ( .text، .heap , .rwdata، .rodata , .bss، .stack) کو اندرونی یا بیرونی RAM پر سیٹ کرتی ہے۔ Nios V پروسیسر ایپلیکیشن کو بوٹ فلیش سے اندرونی یا بیرونی RAM میں کاپی کرنے کے لیے بوٹ کاپیئر کا استعمال عمل درآمد کی کارکردگی کو بہتر بنانے میں مدد کرتا ہے۔
اس بوٹ آپشن کے لیے، Nios V پروسیسر سسٹم ری سیٹ ہونے پر بوٹ کاپیئر سافٹ ویئر کو چلانا شروع کر دیتا ہے۔ سافٹ ویئر ایپلی کیشن کو بوٹ فلیش سے اندرونی یا بیرونی RAM میں کاپی کرتا ہے۔ عمل مکمل ہونے کے بعد، Nios V پروسیسر پروگرام کے کنٹرول کو ایپلیکیشن پر منتقل کر دیتا ہے۔

نوٹ:

اگر بوٹ کاپیئر فلیش میں ہے، تو alt_load() فنکشن کو کال کرنے کی ضرورت نہیں ہے کیونکہ یہ دونوں ایک ہی مقصد کے لیے ہیں۔

4.4.2.1 Nios V پروسیسر بوٹ لوڈر عام سیریل فلیش انٹرفیس کے ذریعے
بوٹ لوڈر بذریعہ GSFI Nios V پروسیسر بوٹ کاپیئر ہے جو کنٹرول بلاک پر مبنی آلات میں QSPI فلیش میموری کو سپورٹ کرتا ہے۔ GSFI کے ذریعے بوٹ لوڈر میں درج ذیل خصوصیات شامل ہیں:
· غیر مستحکم میموری میں سافٹ ویئر ایپلیکیشن کا پتہ لگاتا ہے۔
سافٹ ویئر ایپلیکیشن امیج کو کھول کر RAM میں کاپی کرتا ہے۔
· کاپی مکمل ہونے کے بعد خود بخود پروسیسر کے عمل کو RAM میں ایپلیکیشن کوڈ میں بدل دیتا ہے۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 52

تاثرات بھیجیں۔

4. Nios V پروسیسر کنفیگریشن اور بوٹنگ سلوشنز 726952 | 2025.07.16

بوٹ امیج بوٹ کاپیئر کے بالکل بعد واقع ہے۔ آپ کو یہ یقینی بنانا ہوگا کہ Nios V پروسیسر بوٹ کاپیئر کے آغاز پر آفسیٹ پوائنٹس کو دوبارہ ترتیب دے رہا ہے۔ تصویر: بوٹ لوڈر کے ساتھ QSPI فلیش کے لئے میموری کا نقشہ GSFI میموری میپ کے لئے QSPI فلیش کے ساتھ بوٹ لوڈر کے ذریعے GSFI بوٹ کاپیئر استعمال کرتے وقت QSPI فلیش کے لئے فلیش میموری کا نقشہ دکھاتا ہے۔ یہ میموری میپ فرض کرتا ہے کہ فلیش میموری میموری FPGA امیج اور ایپلیکیشن سافٹ ویئر کو اسٹور کرتی ہے۔

ٹیبل 32. Nios V پروسیسر کور کے لیے GSFI کے ذریعے بوٹ لوڈر

Nios V پروسیسر کور
Nios V/m پروسیسر

GSFI کے ذریعے بوٹ لوڈر File مقام
/niosv/components/bootloader/ niosv_m_bootloader.srec

Nios V/g پروسیسر

/niosv/components/bootloader/ niosv_g_bootloader.srec

شکل 29. جی ایس ایف آئی کے ذریعے بوٹ لوڈر کے ساتھ QSPI فلیش کے لیے میموری کا نقشہ

کسٹمر ڈیٹا (*.hex)

درخواست کا کوڈ

نوٹ:

ویکٹر آفسیٹ کو ری سیٹ کریں۔

بوٹ کاپیئر

0x01E00000

FPGA تصویر (*.sof)

0x00000000

1. میموری میپ کے شروع میں FPGA امیج ہے جس کے بعد آپ کا ڈیٹا ہوتا ہے، جو بوٹ کاپیئر اور ایپلیکیشن کوڈ پر مشتمل ہوتا ہے۔
2. آپ کو پلیٹ فارم ڈیزائنر میں Nios V پروسیسر ری سیٹ آفسیٹ سیٹ کرنا چاہیے اور اسے بوٹ کاپیئر کے آغاز کی طرف اشارہ کرنا چاہیے۔
3. FPGA امیج کا سائز نامعلوم ہے۔ آپ کوارٹس پرائم پروجیکٹ کی تالیف کے بعد ہی درست سائز معلوم ہو سکتا ہے۔ آپ کو الٹیرا ایف پی جی اے امیج کے سائز کے لیے اوپری باؤنڈ کا تعین کرنا چاہیے۔ سابق کے لیےample، اگر FPGA امیج کا سائز 0x01E00000 سے کم ہونے کا تخمینہ ہے، تو پلیٹ فارم ڈیزائنر میں ری سیٹ آفسیٹ کو 0x01E00000 پر سیٹ کریں، جو بوٹ کاپیئر کا آغاز بھی ہے۔
4. ایک اچھی ڈیزائن پریکٹس میں فلیش سیکٹر کی باؤنڈری پر ری سیٹ ویکٹر آفسیٹ سیٹ کرنے پر مشتمل ہوتا ہے تاکہ یہ یقینی بنایا جا سکے کہ سافٹ ویئر ایپلیکیشن اپ ڈیٹ ہونے کی صورت میں FPGA امیج کا جزوی طور پر مٹنا نہیں ہے۔

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 53

4. Nios V پروسیسر کنفیگریشن اور بوٹنگ سلوشنز 726952 | 2025.07.16

4.4.2.2 Nios V پروسیسر بوٹ لوڈر بذریعہ سیکیور ڈیوائس منیجر
بوٹ لوڈر بذریعہ سیکیور ڈیوائس منیجر (SDM) ایک HAL ایپلیکیشن کوڈ ہے جو میل باکس کلائنٹ Altera FPGA IP HAL ڈرائیور کو پروسیسر بوٹنگ کے لیے استعمال کرتا ہے۔ Altera اس بوٹ لوڈر ایپلیکیشن کی سفارش کرتا ہے جب Nios V پروسیسر کو بوٹ کرنے کے لیے SDM پر مبنی آلات میں کنفیگریشن QSPI فلیش استعمال کریں۔
سسٹم ری سیٹ کرنے پر، Nios V پروسیسر پہلے بوٹ لوڈر کو SDM کے ذریعے ایک چھوٹی آن چپ میموری سے بوٹ کرتا ہے اور میل باکس کلائنٹ IP کا استعمال کرتے ہوئے کنفیگریشن QSPI فلیش کے ساتھ بات چیت کرنے کے لیے SDM کے ذریعے بوٹ لوڈر کو چلاتا ہے۔
SDM کے ذریعے بوٹ لوڈر مندرجہ ذیل کام انجام دیتا ہے: · QSPI فلیش کنفیگریشن میں Nios V سافٹ ویئر کو تلاش کرتا ہے۔ Nios V سافٹ ویئر کو آن چپ RAM یا بیرونی RAM میں کاپی کرتا ہے۔ · پروسیسر کے عمل کو آن چپ RAM کے اندر Nios V سافٹ ویئر پر سوئچ کرتا ہے یا
بیرونی رام
عمل مکمل ہونے کے بعد، بوٹ لوڈر بذریعہ SDM پروگرام کا کنٹرول صارف کی درخواست پر منتقل کر دیتا ہے۔ Altera SDM کے ذریعے بوٹ لوڈر کے لیے میموری آرگنائزیشن میں بیان کردہ میموری تنظیم کی سفارش کرتا ہے۔
شکل 30. بوٹ لوڈر بذریعہ SDM پروسیس فلو

کنفیگریشن

فلیش

Nios V سافٹ ویئر

ایس ڈی ایم

SDM پر مبنی FPGA ڈیوائس

میل باکس کلائنٹ IP

FPGA Logic Nios V

4 بیرونی RAM
Nios V سافٹ ویئر

آن چپ 4

EMIF

رام

آن چپ میموری

Nios V

سافٹ ویئر

SDM کے ذریعے بوٹ لوڈر

1. Nios V پروسیسر آن چپ میموری سے SDM کے ذریعے بوٹ لوڈر چلاتا ہے۔
2. بوٹ لوڈر بذریعہ SDM کنفیگریشن فلیش کے ساتھ بات چیت کرتا ہے اور Nios V سافٹ ویئر کا پتہ لگاتا ہے۔
3. بوٹ لوڈر بذریعہ SDM Nios V سافٹ ویئر کو کنفیگریشن فلیش سے آن چپ RAM / بیرونی RAM میں کاپی کرتا ہے۔
4. بوٹ لوڈر بذریعہ SDM Nios V پروسیسر کے عمل کو آن چپ RAM / بیرونی RAM میں Nios V سافٹ ویئر میں تبدیل کرتا ہے۔

4.4.3 OCRAM سے Nios V پروسیسر ایپلی کیشن ایکسیکیوٹ ان پلیس
اس طریقہ میں، Nios V پروسیسر ری سیٹ ایڈریس آن چپ میموری (OCRAM) کے بنیادی ایڈریس پر سیٹ کیا جاتا ہے۔ ایپلیکیشن بائنری (.hex) file کوارٹس پرائم سافٹ ویئر میں ہارڈ ویئر ڈیزائن مرتب ہونے کے بعد، جب FPGA ترتیب دیا جاتا ہے تو اسے OCRAM میں لوڈ کیا جاتا ہے۔ ایک بار جب Nios V پروسیسر ری سیٹ ہو جاتا ہے، ایپلیکیشن پر عمل درآمد شروع ہو جاتا ہے اور انٹری پوائنٹ تک برانچ ہو جاتی ہے۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 54

تاثرات بھیجیں۔

4. Nios V پروسیسر کنفیگریشن اور بوٹنگ سلوشنز 726952 | 2025.07.16

نوٹ:

· OCRAM سے ایگزیکٹ ان پلیس کو بوٹ کاپیئر کی ضرورت نہیں ہے کیونکہ سسٹم ری سیٹ پر Nios V پروسیسر ایپلیکیشن پہلے سے موجود ہے۔
الٹیرا اس بوٹنگ کے طریقہ کار کے لیے alt_load() کو فعال کرنے کی تجویز کرتا ہے تاکہ ایمبیڈڈ سافٹ ویئر FPGA ڈیوائس امیج کو ری کنفیگر کیے بغیر دوبارہ ترتیب دینے پر ایک جیسا برتاؤ کرے۔
سسٹم ری سیٹ ہونے پر .rwdata سیکشن کو کاپی کرنے کے لیے آپ کو BSP سیٹنگز میں alt_load() فنکشن کو فعال کرنا ہوگا۔ اس طریقہ کار میں، ابتدائی متغیرات کے لیے ابتدائی اقدار کو متعلقہ متغیرات سے الگ ذخیرہ کیا جاتا ہے تاکہ پروگرام کے عمل پر اوور رائٹنگ سے بچا جا سکے۔

4.4.4 TCM سے Nios V پروسیسر ایپلیکیشن ایکزیکیوٹ ان پلیس
ایگزیکٹ ان پلیس طریقہ Nios V پروسیسر ری سیٹ ایڈریس کو مضبوطی سے جوڑے ہوئے میموری (TCM) کے بنیادی ایڈریس پر سیٹ کرتا ہے۔ ایپلیکیشن بائنری (.hex) file کوارٹس پرائم سافٹ ویئر میں ہارڈویئر ڈیزائن کو مرتب کرنے کے بعد جب آپ FPGA کو کنفیگر کرتے ہیں تو اسے TCM میں لوڈ کیا جاتا ہے۔ ایک بار جب Nios V پروسیسر ری سیٹ ہو جاتا ہے، ایپلیکیشن کا عمل شروع ہو جاتا ہے اور انٹری پوائنٹ تک برانچ ہو جاتی ہے۔

نوٹ:

TCM سے ایگزیکٹ ان پلیس کو بوٹ کاپیئر کی ضرورت نہیں ہے کیونکہ سسٹم ری سیٹ پر Nios V پروسیسر ایپلیکیشن پہلے سے موجود ہے۔

4.5 آن چپ فلیش (UFM) سے Nios V پروسیسر بوٹنگ

آن-چِپ فلیش (UFM) سے Nios V پروسیسر بوٹنگ اور ایگزیکیوٹنگ سافٹ ویئر MAX 10 FPGA ڈیوائسز میں دستیاب ہے۔ Nios V پروسیسر انٹرنل کنفیگریشن موڈ کے تحت آن چپ فلیش کا استعمال کرتے ہوئے درج ذیل دو بوٹ آپشنز کو سپورٹ کرتا ہے۔
· Nios V پروسیسر ایپلیکیشن آن چپ فلیش سے جگہ جگہ کام کرتی ہے۔
· Nios V پروسیسر ایپلیکیشن بوٹ کاپیئر کا استعمال کرتے ہوئے آن چپ فلیش سے RAM میں کاپی کی جاتی ہے۔

ٹیبل 33۔ متعلقہ بوٹ آپشنز کے ساتھ معاون فلیش میموریز

سپورٹ شدہ بوٹ میموریز

Nios V بوٹنگ کے طریقے

ایپلیکیشن رن ٹائم لوکیشن

بوٹ کاپیئر

صرف MAX 10 آلات (OnChip Flash IP کے ساتھ)

آن-چِپ فلیش سے Nios V پروسیسر ایپلی کیشن کو ایگزیکیوٹین-پلیس
بوٹ کاپیئر کا استعمال کرتے ہوئے Nios V پروسیسر ایپلیکیشن آن چپ فلیش سے RAM میں کاپی کی گئی۔

آن-چِپ فلیش (XIP) + OCRAM/ بیرونی RAM (لکھنے کے قابل ڈیٹا سیکشنز کے لیے)

alt_load() فنکشن

OCRAM/ بیرونی رام

GSFI کے ذریعے بوٹ لوڈر کو دوبارہ استعمال کرنا

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 55

4. Nios V پروسیسر کنفیگریشن اور بوٹنگ سلوشنز 726952 | 2025.07.16

تصویر 31۔

ڈیزائن، کنفیگریشن، اور بوٹنگ فلو
ڈیزائن · پلیٹ فارم ڈیزائنر کا استعمال کرتے ہوئے اپنا Nios V پروسیسر پر مبنی پروجیکٹ بنائیں۔ اس بات کو یقینی بنائیں کہ سسٹم کے ڈیزائن میں بیرونی RAM یا آن چپ RAM موجود ہو۔

FPGA ترتیب اور تالیف
پلیٹ فارم ڈیزائنر اور کوارٹس پرائم سافٹ ویئر میں آن چپ فلیش آئی پی میں وہی اندرونی کنفیگریشن موڈ سیٹ کریں۔ Nios V پروسیسر ری سیٹ ایجنٹ کو آن چپ فلیش پر سیٹ کریں۔ · اپنا پسندیدہ UFM شروع کرنے کا طریقہ منتخب کریں۔ · پلیٹ فارم ڈیزائنر میں اپنا ڈیزائن تیار کریں۔ · اپنے پروجیکٹ کو کوارٹس پرائم سافٹ ویئر میں مرتب کریں۔

یوزر ایپلیکیشن BSP پروجیکٹ · .sopcinfo پر مبنی Nios V پروسیسر HAL BSP بنائیں file پلیٹ فارم ڈیزائنر کے ذریعہ تخلیق کیا گیا۔ BSP ایڈیٹر میں Nios V پروسیسر BSP سیٹنگز اور Linker Script میں ترمیم کریں۔ بی ایس پی پروجیکٹ تیار کریں۔
یوزر ایپلیکیشن اے پی پی پروجیکٹ · Nios V پروسیسر ایپلیکیشن کوڈ تیار کریں۔ Nios V پروسیسر ایپلی کیشن کو مرتب کریں اور Nios V پروسیسر ایپلیکیشن (.hex) بنائیں file. اپنے پروجیکٹ کو کوارٹس پرائم سافٹ ویئر میں دوبارہ کمپائل کریں اگر آپ انٹیل ایف پی جی اے آن چپ فلیش آئی پی میں انیشئلائز میموری کنٹینٹ آپشن کو چیک کرتے ہیں۔

پروگرامنگ Files تبدیلی، ڈاؤن لوڈ اور چلائیں · آن چپ فلیش .pof تیار کریں۔ file کنورٹ پروگرامنگ کا استعمال کرتے ہوئے Fileکوارٹس پرائم سافٹ ویئر میں خصوصیت۔
· پروگرام .pof file آپ کے MAX 10 ڈیوائس میں۔ · اپنے ہارڈ ویئر کو پاور سائیکل کریں۔
4.5.1 MAX 10 FPGA آن چپ فلیش تفصیل
MAX 10 FPGA ڈیوائسز آن چپ فلیش پر مشتمل ہوتی ہیں جو دو حصوں میں منقسم ہوتی ہیں: · کنفیگریشن فلیش میموری (CFM) - ہارڈویئر کنفیگریشن ڈیٹا کو اسٹور کرتی ہے۔
MAX 10 FPGAs۔ یوزر فلیش میموری (UFM) — صارف کے ڈیٹا یا سافٹ ویئر ایپلی کیشنز کو اسٹور کرتا ہے۔
MAX 10 ڈیوائس کا UFM فن تعمیر نرم اور سخت IPs کا مجموعہ ہے۔ آپ کوارٹس پرائم سافٹ ویئر میں آن چپ فلیش آئی پی کور کا استعمال کرتے ہوئے صرف UFM تک رسائی حاصل کر سکتے ہیں۔
آن-چِپ فلیش آئی پی کور درج ذیل خصوصیات کو سپورٹ کرتا ہے: · UFM اور CFM (اگر پلیٹ فارم ڈیزائنر میں فعال ہو) سیکٹرز کو پڑھیں یا لکھیں
Avalon MM ڈیٹا اور کنٹرول غلام انٹرفیس کا استعمال کرتے ہوئے. صفحہ مٹانے، سیکٹر مٹانے اور سیکٹر رائٹ کی حمایت کرتا ہے۔ مختلف EDA سمولیشن ٹولز کا استعمال کرتے ہوئے UFM پڑھنے/لکھنے تک رسائی کے لیے نقلی ماڈل۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 56

تاثرات بھیجیں۔

4. Nios V پروسیسر کنفیگریشن اور بوٹنگ سلوشنز 726952 | 2025.07.16

ٹیبل 34. MAX 10 FPGA ڈیوائسز میں آن چپ فلیش ریجنز

فلیش ریجنز

فعالیت

کنفیگریشن فلیش میموری (سیکٹرز CFM0-2)

ایف پی جی اے کی ترتیب file ذخیرہ

صارف کی فلیش میموری (سیکٹرز UFM0-1)

Nios V پروسیسر ایپلی کیشن اور صارف کا ڈیٹا

MAX 10 FPGA ڈیوائسز کئی کنفیگریشن موڈز کو سپورٹ کرتی ہیں اور ان میں سے کچھ موڈز CFM1 اور CFM2 کو اضافی UFM ریجن کے طور پر استعمال کرنے کی اجازت دیتے ہیں۔ درج ذیل جدول MAX 10 FPGA کے کنفیگریشن موڈز پر مبنی FPGA کنفیگریشن امیجز کے اسٹوریج لوکیشن کو دکھاتا ہے۔

ٹیبل 35. FPGA کنفیگریشن امیجز کا سٹوریج لوکیشن

کنفیگریشن موڈ ڈوئل کمپریسڈ امیجز

CFM2 کمپریسڈ امیج 2

CFM1

CFM0 کمپریسڈ امیج 1

سنگل غیر کمپریسڈ تصویر

ورچوئل یو ایف ایم

غیر کمپریسڈ تصویر

میموری انیشیلائزیشن کے ساتھ سنگل غیر کمپریسڈ امیج

غیر کمپریسڈ امیج (پہلے سے شروع کردہ آن چپ میموری مواد کے ساتھ)

میموری انیشیلائزیشن کمپریسڈ امیج کے ساتھ سنگل کمپریسڈ امیج (پہلے سے شروع کردہ آن چپ میموری مواد کے ساتھ)

سنگل کمپریسڈ امیج

ورچوئل یو ایف ایم

کمپریسڈ امیج

آپ کو MAX 10 FPGAs میں فلیش میموری تک رسائی کے لیے آن چپ فلیش آئی پی کور کا استعمال کرنا چاہیے۔ آپ آن چپ فلیش آئی پی کو فوری اور کوارٹس پرائم سافٹ ویئر سے جوڑ سکتے ہیں۔ Nios V سافٹ کور پروسیسر آن چپ فلیش آئی پی کے ساتھ بات چیت کرنے کے لیے پلیٹ فارم ڈیزائنر انٹر کنیکٹس کا استعمال کرتا ہے۔
تصویر 32. آن چپ فلیش IP اور Nios V پروسیسر کے درمیان کنکشن

نوٹ:

یقینی بنائیں کہ آن چپ فلیش سی ایس آر پورٹ Nios V پروسیسر ڈیٹا_مینجر سے منسلک ہے تاکہ پروسیسر لکھنے اور مٹانے کی کارروائیوں کو کنٹرول کر سکے۔
آن چپ فلیش آئی پی کور پانچ فلیش سیکٹرز - UFM0، UFM1، CFM0، CFM1، اور CFM2 تک رسائی فراہم کر سکتا ہے۔
UFM اور CFM سیکٹرز کے بارے میں اہم معلومات۔: · CFM سیکٹرز کو کنفیگریشن (bitstream) ڈیٹا (*.pof) اسٹوریج کے لیے بنایا گیا ہے۔
صارف کا ڈیٹا UFM سیکٹرز میں محفوظ کیا جا سکتا ہے اور اگر پلیٹ فارم ڈیزائنر ٹول میں درست سیٹنگز منتخب کی جائیں تو اسے چھپایا جا سکتا ہے۔
بعض آلات میں UFM1 سیکٹر نہیں ہوتا ہے۔ آپ جدول کا حوالہ دے سکتے ہیں: ہر انفرادی MAX 10 FPGA ڈیوائس میں دستیاب سیکٹرز کے لیے UFM اور CFM سیکٹر سائز۔

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 57

4. Nios V پروسیسر کنفیگریشن اور بوٹنگ سلوشنز 726952 | 2025.07.16

· آپ سنگل انکمپریسڈ امیج کنفیگریشن موڈ کو منتخب کرکے CFM2 کو ورچوئل UFM کے طور پر تشکیل دے سکتے ہیں۔
· آپ سنگل انکمپریسڈ امیج کنفیگریشن موڈ کو منتخب کرکے CFM2 اور CFM1 کو ورچوئل UFM کے طور پر ترتیب دے سکتے ہیں۔
منتخب کردہ MAX 10 FPGA آلات کے ساتھ ہر شعبے کا سائز مختلف ہوتا ہے۔

ٹیبل 36۔

UFM اور CFM سیکٹر کا سائز
یہ جدول UFM اور CFM صفوں کے طول و عرض کی فہرست دیتا ہے۔

ڈیوائس

صفحات فی سیکٹر

UFM1 UFM0 CFM2 CFM1 CFM0

صفحہ کا سائز (Kbit)

زیادہ سے زیادہ صارف
فلیش میموری کا سائز (Kbit) (3)

کل کنفیگریشن میموری سائز (Kbit)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

OCRAM سائز (Kbit)
108 189 378 549 675 1260 1638

متعلقہ معلومات · MAX 10 FPGA کنفیگریشن یوزر گائیڈ · Altera MAX 10 یوزر فلیش میموری یوزر گائیڈ

4.5.2 UFM سے Nios V پروسیسر ایپلیکیشن ایکزیکیوٹ ان پلیس

UFM سلوشن سے Execute-In-Place Nios V پروسیسر ایپلی کیشنز کے لیے موزوں ہے جس کے لیے محدود آن چپ میموری استعمال کی ضرورت ہوتی ہے۔ alt_load() فنکشن منی بوٹ کاپیئر کے طور پر کام کرتا ہے جو BSP سیٹنگز کی بنیاد پر ڈیٹا سیکشنز (.rodata، .rwdata، یا .exceptions) کو بوٹ میموری سے RAM میں کاپی کرتا ہے۔ کوڈ سیکشن (. متن)،
جو کہ صرف پڑھنے والا سیکشن ہے، MAX 10 آن چپ فلیش میموری کے علاقے میں رہتا ہے۔ یہ سیٹ اپ RAM کے استعمال کو کم کرتا ہے لیکن کوڈ پر عمل درآمد کی کارکردگی کو محدود کر سکتا ہے کیونکہ فلیش میموری تک رسائی آن چپ RAM کی نسبت سست ہے۔

Nios V پروسیسر ایپلیکیشن کو UFM سیکٹر میں پروگرام کیا گیا ہے۔ Nios V پروسیسر کا ری سیٹ ویکٹر UFM بیس ایڈریس کی طرف اشارہ کرتا ہے تاکہ سسٹم ری سیٹ ہونے کے بعد UFM سے کوڈ پر عمل درآمد کیا جا سکے۔

اگر آپ اپنی ایپلیکیشن کو ڈیبگ کرنے کے لیے سورس لیول ڈیبگر استعمال کر رہے ہیں، تو آپ کو ہارڈویئر بریک پوائنٹ استعمال کرنا چاہیے۔ اس کی وجہ یہ ہے کہ UFM بے ترتیب میموری تک رسائی کی حمایت نہیں کرتا ہے، جو نرم بریک پوائنٹ ڈیبگنگ کے لیے ضروری ہے۔

نوٹ:

آپ MAX 10 میں ایکسیکیوٹ ان پلیس پرفارم کرتے ہوئے UFM کو مٹا یا لکھ نہیں سکتے۔ اگر آپ کو UFM کو مٹانے یا لکھنے کی ضرورت ہو تو بوٹ کاپیئر اپروچ پر سوئچ کریں۔

(3) زیادہ سے زیادہ ممکنہ قدر، جو آپ کے منتخب کردہ کنفیگریشن موڈ پر منحصر ہے۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 58

تاثرات بھیجیں۔

4. Nios V پروسیسر کنفیگریشن اور بوٹنگ سلوشنز 726952 | 2025.07.16

تصویر 33. UFM سے Nios V پروسیسر ایپلی کیشن XIP

زیادہ سے زیادہ 10 ڈیوائس

POF
Nios V ہارڈ ویئر .SOF
Nios V سافٹ ویئر .HEX

کوارٹس پروگرامر

آن چپ فلیش

سی ایف ایم

Nios V ہارڈ ویئر

یو ایف ایم

Nios V سافٹ ویئر

اندرونی ترتیب

آن چپ فلیش آئی پی

ایف پی جی اے منطق
Nios V پروسیسر

آن چپ ریم

بیرونی

رام

EMIF

4.5.2.1 ہارڈ ویئر ڈیزائن فلو
مندرجہ ذیل سیکشن آن چپ فلیش سے Nios V پروسیسر ایپلیکیشن کے لیے بوٹ ایبل سسٹم بنانے کے لیے مرحلہ وار طریقہ بیان کرتا ہے۔ سابقampلی نیچے MAX 10 ڈیوائس کا استعمال کرتے ہوئے بنایا گیا ہے۔
IP اجزاء کی ترتیبات
1. کوارٹس پرائم اور پلیٹ فارم ڈیزائنر کا استعمال کرتے ہوئے اپنا Nios V پروسیسر پروجیکٹ بنائیں۔ 2. یقینی بنائیں کہ بیرونی RAM یا آن چپ میموری (OCRAM) آپ کے پلیٹ فارم میں شامل کی گئی ہے۔
ڈیزائنر سسٹم۔

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 59

4. Nios V پروسیسر کنفیگریشن اور بوٹنگ سلوشنز 726952 | 2025.07.16
شکل 34. سابقampآن چیپ فلیش (UFM) سے Nios V کو بوٹنگ کرنے کے لیے پلیٹ فارم ڈیزائنر میں le IP کنکشنز

3. آن چپ فلیش آئی پی پیرامیٹر ایڈیٹر میں، اپنی ڈیزائن کی ترجیح کے مطابق، کنفیگریشن موڈ کو درج ذیل میں سے کسی ایک پر سیٹ کریں: · سنگل انکمپریسڈ امیج · سنگل کمپریسڈ امیج · میموری انیشیلائزیشن کے ساتھ سنگل انکمپریسڈ امیج · میموری انیشیلائزیشن کے ساتھ سنگل کمپریسڈ امیج
ڈوئل کمپریسڈ امیجز کے بارے میں مزید معلومات کے لیے، MAX 10 FPGA کنفیگریشن یوزر گائیڈ – ریموٹ سسٹم اپ گریڈ سے رجوع کریں۔

نوٹ:

آپ کو آن چپ فلیش آئی پی میں ہر CFM علاقوں تک پوشیدہ رسائی تفویض کرنی ہوگی۔

تصویر 35. آن چپ فلیش پیرامیٹر ایڈیٹر میں کنفیگریشن موڈ کا انتخاب

آن-چِپ فلیش آئی پی سیٹنگز – UFM ابتداء آپ اپنی ترجیح کے مطابق درج ذیل طریقوں میں سے کسی ایک کا انتخاب کر سکتے ہیں:

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 60

تاثرات بھیجیں۔

4. Nios V پروسیسر کنفیگریشن اور بوٹنگ سلوشنز 726952 | 2025.07.16

نوٹ:

اس کے بعد کے سب چیپٹرز (سافٹ ویئر ڈیزائن فلو اور پروگرامنگ) کے مراحل اس انتخاب پر منحصر ہیں جو آپ یہاں کرتے ہیں۔

طریقہ 1: تالیف کے دوران SOF میں UFM ڈیٹا کو شروع کریں۔
کوارٹس پرائم میں تالیف کے دوران SOF میں UFM ابتدائی ڈیٹا شامل ہوتا ہے۔ اگر UFM ڈیٹا میں تبدیلیاں ہوں تو SOF کو دوبارہ مرتب کرنے کی ضرورت ہے۔
1. فلیش مواد کو شروع کریں اور غیر طے شدہ ابتداء کو فعال کریں۔ file.

شکل 36۔ فلیش مواد کو شروع کریں اور غیر طے شدہ ابتداء کو فعال کریں File

2. پیدا کردہ .hex کے راستے کی وضاحت کریں۔ file (elf2hex کمانڈ سے) میں صارف نے ہیکس یا ایم آئی ایف بنایا file.
شکل 37. ہیکس کو شامل کرنا File راستہ

· طریقہ 2: POF جنریشن کے دوران UFM ڈیٹا کو مرتب کردہ SOF کے ساتھ جوڑیں۔
پروگرامنگ کو تبدیل کرتے وقت UFM ڈیٹا کو مرتب کردہ SOF کے ساتھ ملایا جاتا ہے۔ files آپ کو SOF کو دوبارہ مرتب کرنے کی ضرورت نہیں ہے، چاہے UFM ڈیٹا تبدیل ہو۔ ترقی کے دوران، آپ کو SOF کو دوبارہ مرتب کرنے کی ضرورت نہیں ہے۔ fileدرخواست میں تبدیلیوں کے لیے s۔ Alterare ایپلیکیشن ڈویلپرز کے لیے اس طریقہ کی سفارش کرتا ہے۔
1. فلیش مواد شروع کریں کو غیر نشان زد کریں۔
شکل 38۔ فلیش مواد کو نان ڈیفالٹ انیشیلائزیشن کے ساتھ شروع کریں۔ File

Nios V پروسیسر کے عمل میں جگہ کے طریقہ کار کے لیے ایجنٹ کی ترتیبات کو دوبارہ ترتیب دیں۔
1. Nios V پروسیسر پیرامیٹر ایڈیٹر میں، ری سیٹ ایجنٹ کو آن چپ فلیش پر سیٹ کریں۔
شکل 39. Nios V پروسیسر پیرامیٹر ایڈیٹر سیٹنگز ری سیٹ ایجنٹ کے ساتھ آن چپ فلیش پر سیٹ

2. جنریشن ڈائیلاگ باکس ظاہر ہونے پر جنریٹ ایچ ڈی ایل پر کلک کریں۔ 3. آؤٹ پٹ کی وضاحت کریں۔ file نسل کے اختیارات اور تخلیق پر کلک کریں۔

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 61

4. Nios V پروسیسر کنفیگریشن اور بوٹنگ سلوشنز 726952 | 2025.07.16
Quartus Prime Software Settings 1. In the Quartus Prime software, click Assignments Device Device and Pin
Options Configuration. Set the Configuration mode according to the setting in On-Chip Flash IP. Figure 40. Configuration Mode Selection in Quartus Prime Software

2. ڈیوائس اور پن آپشنز ونڈو سے باہر نکلنے کے لیے OK پر کلک کریں،
3. ڈیوائس ونڈو سے باہر نکلنے کے لیے ٹھیک ہے پر کلک کریں۔
4. Click Processing Start Compilation to compile your project and generate the .sof file.

نوٹ:

اگر کوارٹس پرائم سافٹ ویئر اور پلیٹ فارم ڈیزائنر پیرامیٹر ایڈیٹر میں کنفیگریشن موڈ سیٹنگ مختلف ہے، تو کوارٹس پرائم پروجیکٹ درج ذیل ایرر میسج کے ساتھ ناکام ہوجاتا ہے۔

تصویر 41۔

مختلف کنفیگریشن موڈ سیٹنگ ایرر (14740) کے لیے ایرر میسج: ایٹم پر کنفیگریشن موڈ "q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block" سیٹنگ سے مماثل نہیں ہے۔ پراجیکٹ کی ترتیب سے ملنے کے لیے Qsys سسٹم کو اپ ڈیٹ اور دوبارہ تخلیق کریں۔

متعلقہ معلومات MAX 10 FPGA کنفیگریشن یوزر گائیڈ

4.5.2.2 سافٹ ویئر ڈیزائن فلو
یہ سیکشن Nios V پروسیسر سافٹ ویئر پروجیکٹ بنانے اور بنانے کے لیے ڈیزائن کا بہاؤ فراہم کرتا ہے۔ ایک منظم تعمیراتی بہاؤ کو یقینی بنانے کے لیے، آپ کو اپنے ڈیزائن پروجیکٹ میں اسی طرح کا ڈائرکٹری ٹری بنانے کی ترغیب دی جاتی ہے۔ مندرجہ ذیل سافٹ ویئر ڈیزائن کا بہاؤ اس ڈائریکٹری کے درخت پر مبنی ہے۔
سافٹ ویئر پروجیکٹ ڈائرکٹری ٹری بنانے کے لیے، ان مراحل پر عمل کریں: 1. اپنے ڈیزائن پروجیکٹ فولڈر میں، سافٹ ویئر نامی فولڈر بنائیں۔ 2. سافٹ ویئر فولڈر میں، hal_app اور hal_bsp نامی دو فولڈر بنائیں۔
فگر 42۔ سافٹ ویئر پروجیکٹ ڈائرکٹری ٹری

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 62

تاثرات بھیجیں۔

4. Nios V پروسیسر کنفیگریشن اور بوٹنگ سلوشنز 726952 | 2025.07.16
ایپلیکیشن بی ایس پی پروجیکٹ بنانا
BSP ایڈیٹر شروع کرنے کے لیے، ان مراحل پر عمل کریں: 1. Nios V کمانڈ شیل داخل کریں۔ 2. niosv-bsp-editor کمانڈ کے ساتھ BSP ایڈیٹر کو طلب کریں۔ 3. بی ایس پی ایڈیٹر میں، کلک کریں۔ File آپ کا بی ایس پی پروجیکٹ شروع کرنے کے لیے نئی بی ایس پی۔ 4. درج ذیل ترتیبات کو ترتیب دیں:
· SOPC معلومات File نام: SOPCINFO فراہم کریں۔ file (.sopcinfo)۔ CPU کا نام: Nios V پروسیسر منتخب کریں۔ · آپریٹنگ سسٹم: Nios V پروسیسر کا آپریٹنگ سسٹم منتخب کریں۔ · ورژن: بطور ڈیفالٹ چھوڑ دیں۔ بی ایس پی ٹارگٹ ڈائرکٹری: بی ایس پی پروجیکٹ کا ڈائرکٹری پاتھ منتخب کریں۔ آپ کر سکتے ہیں۔
اسے پہلے سے سیٹ کریں۔ /software/hal_bsp کو فعال کرکے پہلے سے طے شدہ مقامات استعمال کریں۔ بی ایس پی کی ترتیبات File نام: بی ایس پی سیٹنگز کا نام ٹائپ کریں۔ File. اضافی Tcl اسکرپٹس: اضافی Tcl اسکرپٹ کو فعال کرکے BSP Tcl اسکرپٹ فراہم کریں۔ 5. ٹھیک ہے پر کلک کریں۔
تصویر 43۔ نئی بی ایس پی کو تشکیل دیں۔

بی ایس پی ایڈیٹر کو ترتیب دینا اور بی ایس پی پروجیکٹ تیار کرنا
You can define the processor’s exception vector either in On-Chip Memory (OCRAM) or On-Chip Flash based on your design preference. Setting the exception vector memory to OCRAM/External RAM is recommended to make the interrupt processing faster. 1. Go to Main Settings Advanced hal.linker. 2. If you select On-Chip Flash as exception vector,
a درج ذیل ترتیبات کو فعال کریں:

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 63

4. Nios V پروسیسر کنفیگریشن اور بوٹنگ سلوشنز 726952 | 2025.07.16
اجازت_کوڈ_ایٹ_ری سیٹ · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Figure 44. Advanced.hal.linker ترتیبات

ب بی ایس پی ایڈیٹر میں لنکر اسکرپٹ ٹیب پر کلک کریں۔ c لنکر سیکشن کے نام میں .exceptions اور .text علاقوں کو سیٹ کریں۔
آن چپ فلیش۔ ڈی لنکر سیکشن کے نام کی فہرست میں باقی علاقوں کو آن چپ پر سیٹ کریں۔
میموری (OCRAM) یا بیرونی رام۔
تصویر 45. لنکر ریجن سیٹنگز (استثنیٰ ویکٹر میموری: آن چپ فلیش)

3. اگر آپ OCRAM/External RAM کو بطور استثنائی ویکٹر منتخب کرتے ہیں، a. درج ذیل ترتیبات کو فعال کریں: · اجازت_کوڈ_ایٹ_ری سیٹ · قابل_الٹ_لوڈ · فعال_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
تصویر 46. لنکر ریجن سیٹنگز (استثنیٰ ویکٹر میموری: OCRAM/External RAM)

ب بی ایس پی ایڈیٹر میں لنکر اسکرپٹ ٹیب پر کلک کریں۔
c لنکر سیکشن کے نام میں متن والے علاقوں کو آن چپ فلیش پر سیٹ کریں۔
ڈی لنکر سیکشن کے نام کی فہرست میں باقی علاقوں کو آن چپ میموری (OCRAM) یا بیرونی RAM پر سیٹ کریں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 64

تاثرات بھیجیں۔

4. Nios V پروسیسر کنفیگریشن اور بوٹنگ سلوشنز 726952 | 2025.07.16
شکل 47. لنکر ریجن سیٹنگز (استثنیٰ ویکٹر میموری: OCRAM)
4. بی ایس پی پروجیکٹ بنانے کے لیے جنریٹ پر کلک کریں۔ یوزر ایپلیکیشن پروجیکٹ تیار کرنا File 1. سافٹ ویئر/hal_app فولڈر پر جائیں اور اپنا ایپلیکیشن سورس بنائیں
کوڈ 2. Nios V کمانڈ شیل شروع کریں۔ 3. CMakeLists.txt ایپلیکیشن بنانے کے لیے نیچے دی گئی کمانڈ پر عمل کریں۔
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/<user application>
یوزر ایپلیکیشن پروجیکٹ بنانا آپ Altera FPGAs کے لیے Ashling RiscFree IDE کا استعمال کرتے ہوئے یا کمانڈ لائن انٹرفیس (CLI) کے ذریعے صارف ایپلیکیشن پروجیکٹ بنانے کا انتخاب کر سکتے ہیں۔ اگر آپ CLI استعمال کرنے کو ترجیح دیتے ہیں، تو آپ درج ذیل کمانڈ کا استعمال کرتے ہوئے صارف کی ایپلی کیشن بنا سکتے ہیں: cmake -G "Unix Makefiles" -B سافٹ ویئر/hal_app/build -S سافٹ ویئر/hal_app make -C سافٹ ویئر/hal_app/build
درخواست (.elf) file سافٹ ویئر/hal_app/build فولڈر میں بنایا گیا ہے۔ HEX پیدا کرنا File آپ کو ایک .hex پیدا کرنا ہوگا۔ file آپ کی درخواست سے .elf file، تو آپ ایک .pof بنا سکتے ہیں۔ file آلات پروگرامنگ کے لیے موزوں ہے۔ 1. Nios V کمانڈ شیل شروع کریں۔ 2. آن چپ فلیش سے Nios V پروسیسر ایپلیکیشن بوٹ کے لیے، درج ذیل کا استعمال کریں۔
آپ کی درخواست کے لیے ELF کو HEX میں تبدیل کرنے کے لیے کمانڈ لائن۔ یہ کمانڈ صارف کی ایپلی کیشن (onchip_flash.hex) بناتی ہے۔ file. elf2hex سافٹ ویئر/hal_app/build/ .elf -o onchip_flash.hex
-b <base address of On-Chip Flash UFM region> -w 8 -e <end address of On-Chip Flash UFM region> 3. Recompile the hardware design if you check Initialize memory content option in On-Chip Flash IP (Method 1). This is to include the software data (.HEX) in the SOF file.

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 65

4. Nios V پروسیسر کنفیگریشن اور بوٹنگ سلوشنز 726952 | 2025.07.16
4.5.2.3 پروگرامنگ 1. کوارٹس پرائم میں، کلک کریں۔ File پروگرامنگ کو تبدیل کریں۔ Files 2. آؤٹ پٹ پروگرامنگ کے تحت file، پروگرامر آبجیکٹ کا انتخاب کریں۔ File (pof) بطور پروگرامنگ file قسم 3. موڈ کو اندرونی کنفیگریشن پر سیٹ کریں۔
شکل 48. پروگرامنگ کو تبدیل کریں۔ File ترتیبات
4. آپشنز/بوٹ کی معلومات پر کلک کریں…، MAX 10 ڈیوائس آپشنز ونڈو ظاہر ہوتی ہے۔ 5. آن چپ فلیش آئی پی میں فلیش مواد کی ترتیبات کو شروع کرنے کی بنیاد پر، انجام دیں۔
مندرجہ ذیل مراحل میں سے ایک: · اگر ابتدائی فلیش مواد کو چیک کیا گیا ہے (طریقہ 1)، UFM ابتدائی ڈیٹا
کوارٹس پرائم تالیف کے دوران SOF میں شامل کیا گیا تھا۔ - UFM سورس کے لیے Page_0 کو منتخب کریں: آپشن۔ ٹھیک ہے پر کلک کریں اور آگے بڑھیں۔
اگلا شکل 49۔ UFM ماخذ کے لیے صفحہ_0 کو ترتیب دینا اگر انیشیلائز فلیش مواد کو چیک کیا گیا ہو

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 66

تاثرات بھیجیں۔

4. Nios V پروسیسر کنفیگریشن اور بوٹنگ سلوشنز 726952 | 2025.07.16
· اگر شروع کریں فلیش مواد کو چیک نہیں کیا گیا ہے (طریقہ 2)، لوڈ میموری کا انتخاب کریں۔ file UFM سورس آپشن کے لیے۔ تیار کردہ آن چپ فلیش ہیکس پر براؤز کریں۔ file (onchip_flash.hex) میں File path: اور OK پر کلک کریں۔ یہ مرحلہ SOF میں UFM ڈیٹا کو الگ سے شامل کرتا ہے۔ file پروگرامنگ کے دوران file تبدیلی
شکل 50۔ لوڈ میموری سیٹ کرنا File UFM ماخذ کے لیے اگر انیشیلائز فلیش مواد کو چیک نہیں کیا گیا ہے۔

6. کنورٹ پروگرامنگ میں File ڈائیلاگ باکس، ان پٹ پر fileسیکشن کو تبدیل کرنے کے لیے، شامل کریں پر کلک کریں۔ File… اور پیدا کردہ Quartus Prime .sof کی طرف اشارہ کریں۔ file.
تصویر 51. ان پٹ Files کو کنورٹ پروگرامنگ میں تبدیل کرنا ہے۔ Files سنگل امیج موڈ کے لیے

7. پی او ایف بنانے کے لیے جنریٹ پر کلک کریں۔ file. 8. پروگرام .pof file آپ کے MAX 10 ڈیوائس میں۔ 9. اپنے ہارڈ ویئر کو پاور سائیکل کریں۔

4.5.3 Boot Copier کا استعمال کرتے ہوئے Nios V پروسیسر ایپلیکیشن UFM سے RAM میں کاپی کی گئی۔

Altera MAX 10 FPGA Nios V پروسیسر سسٹم کے ڈیزائن کے لیے اس حل کی سفارش کرتا ہے جہاں ایپلیکیشن سافٹ ویئر ڈویلپمنٹ اور اعلی نظام کی کارکردگی کی متعدد تکرار کی ضرورت ہوتی ہے۔ بوٹ کاپیئر UFM کے اندر ایک آفسیٹ پر واقع ہے جو وہی پتہ ہے جو ری سیٹ ویکٹر کا ہے۔ Nios V ایپلیکیشن بوٹ کاپیئر کے ساتھ واقع ہے۔

اس بوٹ آپشن کے لیے، Nios V پروسیسر UFM سیکٹر سے OCRAM یا بیرونی RAM میں ایپلی کیشن کو کاپی کرنے کے لیے سسٹم ری سیٹ ہونے پر بوٹ کاپیئر کو چلانا شروع کر دیتا ہے۔ ایک بار کاپی کرنا مکمل ہو جاتا ہے، Nios V پروسیسر پروگرام کے کنٹرول کو ایپلیکیشن پر منتقل کر دیتا ہے۔

نوٹ:

لاگو بوٹ کاپیئر GSFI کے ذریعے بوٹ لوڈر جیسا ہی ہے۔

تاثرات بھیجیں۔

Nios® V ایمبیڈڈ پروسیسر ڈیزائن ہینڈ بک 67

4. Nios V پروسیسر کنفیگریشن اور بوٹنگ سلوشنز 726952 | 2025.07.16

تصویر 52. بوٹ کاپیئر کا استعمال کرتے ہوئے Nios V ایپلیکیشن UFM سے RAM میں کاپی کی گئی

زیادہ سے زیادہ 10 ڈیوائس

POF
Nios V ہارڈ ویئر .SOF
Nios V سافٹ ویئر .HEX
بوٹ لوڈر .SREC

کوارٹس پروگرامر

بیرونی رام
Nios V سافٹ ویئر

آن چپ فلیش

سی ایف ایم

Nios V Hardwa

دستاویزات / وسائل

altera Nios V ایمبیڈڈ پروسیسر [پی ڈی ایف] یوزر گائیڈ
Nios V, Nios Vm, Nios Vg, Nios Vc, Nios V ایمبیڈڈ پروسیسر, Nios V, ایمبیڈڈ پروسیسر, پروسیسر

حوالہ جات

صارف دستی

altera Nios V ایمبیڈڈ پروسیسر

وضاحتیں

Nios V Processor Hardware System Design

Nios V Processor Software System Design

Nios V Processor Configuration and Booting Solutions

دستاویزات / وسائل

حوالہ جات

ایک تبصرہ چھوڑیں۔

جواب منسوخ کریں۔