Altera Nios V sisseehitatud protsessori kasutusjuhend

About the Nios® V Embedded Processor
1.1. Altera® FPGA ja manussüsteemide protsessoridview
Altera FPGA-seadmed saavad rakendada loogikat, mis toimib täieliku mikroprotsessorina, pakkudes samal ajal palju võimalusi.
Oluline erinevus diskreetsete mikroprotsessorite ja Altera FPGA vahel on see, et Altera FPGA kangas ei sisalda sisselülitamisel loogikat. Nios® V protsessor on RISC-V spetsifikatsioonil põhinev pehme intellektuaalomandi (IP) protsessor. Enne tarkvara käivitamist Nios V protsessoril põhinevas süsteemis peate konfigureerima Altera FPGA seadme riistvaradisainiga, mis sisaldab Nios V protsessorit. Nios V protsessori saab paigutada Altera FPGA-le ükskõik kuhu, olenevalt disaini nõuetest.

Selleks, et teie Altera® FPGA IP-põhine manussüsteem saaks toimida diskreetse mikroprotsessoripõhise süsteemina, peaks teie süsteem sisaldama järgmist: · AJTAG liides Altera FPGA konfiguratsiooni, riist- ja tarkvara toetamiseks
silumine · Altera FPGA käivitamise konfiguratsioonimehhanism
Kui teie süsteemil on need võimalused, saate oma disaini täiustamist alustada Altera FPGA-sse laaditud eelnevalt testitud riistvaradisaini põhjal. Altera FPGA kasutamine võimaldab teil oma disaini kiiresti muuta, et lahendada probleeme või lisada uusi funktsioone. Saate neid uusi riistvaradisaini hõlpsalt testida, konfigureerides Altera FPGA-d ümber oma süsteemi J abil.TAG liides.
JTAG liides toetab riist- ja tarkvaraarendust. J abil saate täita järgmisi ülesandeidTAG liides: · Konfigureeri Altera FPGA · Laadi alla ja silu tarkvara · Suhtle Altera FPGA-ga UART-laadse liidese kaudu (JTAG UART
terminal) · Riistvara silumine (Signal Tapi sisseehitatud loogikaanalüsaatoriga) · Programmeeri välkmälu
Pärast Altera FPGA konfigureerimist Nios V protsessoripõhise disainiga sarnaneb tarkvaraarenduse voog diskreetsete mikrokontrolleri disainide vooga.

Seotud teave · AN 985: Nios V protsessori õpetus
Kiirjuhend lihtsa Nios V protsessorisüsteemi loomiseks ja Hello World rakenduse käivitamiseks.
© Altera Corporation. Altera, Altera logo, „a“ logo ja muud Altera kaubamärgid on Altera Corporationi kaubamärgid. Altera jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ette teatamata muudatusi. Altera ei vastuta ega ole kohustatud tulenevalt siin kirjeldatud teabe, toote või teenuse rakendamisest või kasutamisest, välja arvatud juhul, kui Altera on sellega kirjalikult selgesõnaliselt nõustunud. Altera klientidel soovitatakse enne avaldatud teabele tuginemist ja toodete või teenuste tellimist hankida seadme spetsifikatsioonide uusim versioon. *Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.

1. Teave Nios® V sisseehitatud protsessori kohta 726952 | 2025.07.16
· Nios V protsessori teatmik. Annab teavet Nios V protsessori jõudlusnäitajate, protsessori arhitektuuri, programmeerimismudeli ja tuuma implementatsiooni kohta.
· Sisseehitatud välisseadmete IP kasutusjuhend · Nios V protsessori tarkvaraarendaja käsiraamat

Kirjeldab Nios V protsessori tarkvaraarenduskeskkonda, saadaolevaid tööriistu ja Nios V protsessoril töötava tarkvara loomise protsessi. · Ashling* RiscFree* integreeritud arenduskeskkond (IDE) Altera FPGA-de jaoks. Kasutusjuhend. Kirjeldab RiscFree* integreeritud arenduskeskkonda (IDE) Altera FPGA-de jaoks. Arm*-põhise HPS-i ja Nios V tuumprotsessori jaoks. · Nios V protsessor. Altera FPGA IP väljalaskemärkmed.
1.2. Quartus® Prime'i tarkvara tugi
Nios V protsessori ehitusvoog on Quartus® Prime Pro Editioni tarkvara ja Quartus Prime Standard Editioni tarkvara puhul erinev. Lisateavet erinevuste kohta leiate dokumendist AN 980: Nios V protsessori Quartus Prime tarkvara tugi.
Seotud teave AN 980: Nios V protsessor Quartus Prime tarkvara tugi
1.3. Nios V protsessori litsentsimine
Igal Nios V protsessori variandil on oma litsentsivõti. Kui olete litsentsivõtme hankinud, saate sama litsentsivõtit kasutada kõigi Nios V protsessoriprojektide jaoks kuni aegumiskuupäevani. Nios V protsessori Altera FPGA IP litsentsid saate hankida tasuta.
Nios V protsessori litsentsivõtmete loend on saadaval Altera FPGA iseteenindusliku litsentsikeskuses. Klõpsake vahekaarti „Registreeru hindamiseks“ või „Tasuta litsents“ ja valige vastavad valikud taotluse esitamiseks.
Joonis 1. Altera FPGA iseteeninduslik litsentsimiskeskus

Litsentsivõtmete abil saate:
Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 7

1. Teave Nios® V sisseehitatud protsessori kohta 726952 | 2025.07.16
· Rakenda oma süsteemis Nios V protsessor. · Simuleeri Nios V protsessorisüsteemi käitumist. · Kontrolli disaini funktsionaalsust, näiteks suurust ja kiirust. · Genereeri seadme programmeerimist. files. · Programmeerige seade ja kontrollige konstruktsiooni riistvaras.
Ashling* RiscFree* IDE-s Altera FPGA-de jaoks tarkvara arendamiseks ei ole vaja litsentsi.
Seotud teave · Altera FPGA iseteenindusliku litsentsimiskeskus
Lisateavet Nios V protsessori Altera FPGA IP litsentsivõtmete hankimise kohta. · Altera FPGA tarkvara installimine ja litsentsimine Lisateavet Altera FPGA tarkvara litsentsimise ning fikseeritud litsentsi ja võrgulitsentsiserveri seadistamise kohta.
1.4. Manussüsteemide disain
Järgnev joonis illustreerib lihtsustatud Nios V protsessoril põhineva süsteemi disainivoogu, mis hõlmab nii riist- kui ka tarkvaraarendust.

Nios® V manusprotsessori disaini käsiraamat 8

Saada tagasisidet

1. Teave Nios® V sisseehitatud protsessori kohta 726952 | 2025.07.16

Joonis 2.

Nios V protsessori süsteemi disainivoog
Süsteemi kontseptsioon

Analüüsige süsteeminõudeid

Nios® V
Protsessori südamikud ja standardkomponendid

Süsteemi defineerimine ja genereerimine
Platvormi kujundaja

Riistvaravoog: Intel Quartus Prime'i projekti integreerimine ja kompileerimine

Tarkvaravoog: Nios V ettepaneku tarkvara arendamine ja ehitamine

Riistvaravoog: Laadi alla FPGA disain
sihttahvlile

Tarkvaravoog: Nios V protsessori tarkvara testimine ja silumine

Tarkvara ei vasta spetsifikatsioonidele?
Jah
Kas riistvara ei vasta spetsifikatsioonidele? Jah
Süsteem valmis

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 9

726952 | 2025.07.16 Saada tagasisidet

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja platvormidisaineriga

Joonis 3.

Järgnev diagramm illustreerib tüüpilist Nios V protsessori riistvara disaini. Nios V protsessori süsteemi riistvara disainivoog

Alusta

Nios V südamikud ja standardkomponendid

Nios V-põhise süsteemi kujundamiseks kasutage Platform Designerit
Platvormi kujundaja kujunduse genereerimine

Platvormi kujundaja süsteemi integreerimine Intel Quartus Prime projektiga
Määrake tihvtide asukohad, ajastusnõuded ja muud disainipiirangud
Kompileeri riistvara sihtseadme jaoks Intel Quartus Prime'is

Allalaadimiseks valmis
2.1. Nios V protsessorisüsteemi disaini loomine Platform Designeriga
Quartus Prime'i tarkvara sisaldab Platform Designeri süsteemiintegratsiooni tööriista, mis lihtsustab Nios V protsessori IP-tuuma ja teiste IP-de määratlemist ja integreerimist Altera FPGA süsteemi kujundusse. Platform Designer loob automaatselt ühenduste loogika määratud kõrgetasemelise ühenduvuse põhjal. Ühenduste automatiseerimine välistab aeganõudva ülesande, mis seisneb süsteemitaseme HDL-ühenduste määramises.
© Altera Corporation. Altera, Altera logo, „a“ logo ja muud Altera kaubamärgid on Altera Corporationi kaubamärgid. Altera jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ette teatamata muudatusi. Altera ei vastuta ega ole kohustatud tulenevalt siin kirjeldatud teabe, toote või teenuse rakendamisest või kasutamisest, välja arvatud juhul, kui Altera on sellega kirjalikult selgesõnaliselt nõustunud. Altera klientidel soovitatakse enne avaldatud teabele tuginemist ja toodete või teenuste tellimist hankida seadme spetsifikatsioonide uusim versioon. *Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja platvormidisaineriga
726952 | 2025.07.16

Pärast süsteemi riistvaranõuete analüüsimist kasutate Quartus Prime'i, et määrata Nios V protsessori tuum, mälu ja muud teie süsteemile vajalikud komponendid. Platvormidisainer genereerib automaatselt ühendusloogika komponentide riistvarasüsteemi integreerimiseks.

2.1.1. Nios V protsessori Altera FPGA IP eksemplari loomine

You can instantiate any of the processor IP cores in Platform Designer IP Catalog Processors and Peripherals Embedded Processors.

Iga protsessori IP-tuum toetab oma unikaalse arhitektuuri põhjal erinevaid konfiguratsioonivalikuid. Saate neid konfiguratsioone oma disainivajaduste paremini vastavaks määratleda.

Tabel 1.

Konfiguratsioonivalikud põhivariantide vahel

Konfiguratsiooni valikud

Nios V/c protsessor

Nios V/m protsessor

Silumine Kasuta lähtestamistaotlust

—

Lõksud, erandid ja katkestused

CPU arhitektuur

ECC

Vahemälud, perifeersed piirkonnad ja TCM-id

—

Kohandatud juhised

—

Lukustusaste

—

Nios V/g protsessor

2.1.1.1. Nios V/c kompaktse mikrokontrolleri Altera FPGA IP eksemplari loomine Joonis 4. Nios V/c kompaktne mikrokontroller Altera FPGA IP

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 11

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja platvormidisaineriga
726952 | 2025.07.16

2.1.1.1.1. Protsessori arhitektuuri vahekaart

Tabel 2.

Protsessori arhitektuuri vahekaart

Funktsioon

Kirjeldus

Luba Avalon® liides Lubab juhistehalduri ja andmehalduri jaoks Avaloni liidese. Kui see on keelatud, kasutab süsteem AXI4-Lite liidest.

mhartidi ettevõtte sotsiaalse vastutuse väärtus

· Kehtetu IP-aadressi valik. · Ärge kasutage Nios V/c protsessoris mhartid CSR-väärtust.

2.1.1.1.2. Kasutage lähtestamistaotluse vahekaarti

Tabel 3.

Kasutage lähtestamistaotluse vahekaardi parameetrit

Kasutage lähtestamistaotluse vahekaarti

Kirjeldus

Lisa lähtestamistaotluse liides

· Lubage see valik, et avada kohalikud lähtestamispordid, mida kohalik ülemseade saab kasutada Nios V protsessori lähtestamiseks ilma Nios V protsessorisüsteemi teisi komponente mõjutamata.
· Lähtestamisliides koosneb sisendsignaalist resetreq ja väljundsignaalist jaatus.
· Nios V protsessori tuuma lähtestamist saab taotleda resetreq signaali kinnitamisega.
· Signaal „resetreq“ peab jääma kehtivaks, kuni protsessor annab kinnitussignaali. Signaali kehtetuks jäämise ebaõnnestumine võib põhjustada protsessori mittedeterministliku oleku.
· Nios V protsessor vastab lähtestamise õnnestumisele ack-signaali kinnitamisega.
· Pärast protsessori edukat lähtestamist võib ack-signaali kinnitamine toimuda perioodiliselt mitu korda, kuni resetreq-signaali kinnitamine tühistatakse.

2.1.1.1.3. Lõksude, erandite ja katkestuste vahekaart

Tabel 4.

Lõksude, erandite ja katkestuste vahekaardi parameetrid

Lõksud, erandid ja katkestused

Kirjeldus

Lähtesta agent

Lähtesta nihe

· Määrab lähtestusvektori nihke valitud lähtestusagendi baasaadressi suhtes. · Platform Designer annab lähtestusnihke jaoks automaatselt vaikeväärtuse.

Märkus.

Platform Designer pakub absoluutset valikut, mis võimaldab teil määrata lähtestusnihkes absoluutse aadressi. Kasutage seda valikut, kui lähtestusvektorit salvestav mälu asub väljaspool protsessorisüsteemi ja alamsüsteeme.

Nios® V manusprotsessori disaini käsiraamat 12

Saada tagasisidet

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja platvormidisaineriga
726952 | 2025.07.16

2.1.1.1.4. ECC vahekaart

Tabel 5.

ECC vahekaart

ECC

Luba vigade tuvastamine ja olekuteadete esitamine

Kirjeldus
· Lubage see valik, et rakendada Nios V protsessori sisemiste RAM-plokkide ECC-funktsiooni. · ECC-funktsioonid tuvastavad kuni 2-bitised vead ja reageerivad järgmise käitumise põhjal:
— Kui tegemist on parandatava 1-bitise veaga, jätkab protsessor tööd pärast vea parandamist protsessori konveieris. Parandust aga ei kajastu lähtemäludes.
— Kui viga ei ole parandatav, jätkab protsessor tööd seda protsessori konveieris ja allikmäludes parandamata, mis võib põhjustada protsessori sisenemise mittedeterministlikku olekusse.

2.1.1.2. Nios V/m mikrokontrolleri Altera FPGA IP eksemplari loomine Joonis 5. Nios V/m mikrokontroller Altera FPGA IP

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 13

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja platvormidisaineriga
726952 | 2025.07.16

2.1.1.2.1. Silumise vahekaart

Tabel 6.

Silumiskaardi parameetrid

Silumisvahekaart

Kirjeldus

Luba silumine
Luba silumismoodulist lähtestamine

· J lisamiseks lubage see valikTAG sihtmärgi ühendusmoodul Nios V protsessoriga. · JTAG sihtühenduse moodul võimaldab luua ühenduse Nios V protsessoriga läbi
JTAG FPGA liidese tihvtid. · Ühendus pakub järgmisi põhivõimalusi:
— Käivitage ja peatage Nios V protsessor — Uurige ja muutke registreid ja mälu. — Laadige alla Nios V rakendus .elf failis. file protsessori mällu käitusajal läbi
niosv-download. — Nios V protsessoril töötava rakenduse silumine · Ühenda dm_agent port protsessori käskude ja andmesiiniga. Veendu, et mõlema siini baasaadress on sama.
· Selle valiku lubamisel kuvatakse dbg_reset_out ja ndm_reset_in pordid. · JTAG siluri või niosv-download -r käsuga käivitatakse dbg_reset_out, mis
võimaldab Nios V protsessoril lähtestada selle pordiga ühendatud süsteemi välisseadmeid. · Peate dbg_reset_out liidese ühendama ndm_reset_in-iga reset'i asemel.
liides protsessori tuuma ja taimeri mooduli lähtestamise käivitamiseks. Määramata käitumise vältimiseks ei tohi liidest dbg_reset_out lähtestamisliidesega ühendada.

2.1.1.2.2. Kasutage lähtestamistaotluse vahekaarti

Tabel 7.

Kasutage lähtestamistaotluse vahekaardi parameetrit

Kasutage lähtestamistaotluse vahekaarti

Kirjeldus

Lisa lähtestamistaotluse liides

· Lubage see valik, et avada kohalikud lähtestamispordid, mida kohalik ülemseade saab kasutada Nios V protsessori lähtestamiseks ilma Nios V protsessorisüsteemi teisi komponente mõjutamata.
· Lähtestamisliides koosneb sisendsignaalist resetreq ja väljundsignaalist jaatus.
· Nios V protsessori tuuma lähtestamist saab taotleda resetreq signaali kinnitamisega.
· Signaal „resetreq“ peab jääma kehtivaks, kuni protsessor annab kinnitussignaali. Signaali kehtetuks jäämise ebaõnnestumine võib põhjustada protsessori mittedeterministliku oleku.
· Signaali resetreq kinnitamine silumisrežiimis ei mõjuta protsessori olekut.
· Nios V protsessor vastab lähtestamise õnnestumisele ack-signaali kinnitamisega.
· Pärast protsessori edukat lähtestamist võib ack-signaali kinnitamine toimuda perioodiliselt mitu korda, kuni resetreq-signaali kinnitamine tühistatakse.

2.1.1.2.3. Lõksude, erandite ja katkestuste vahekaart

Tabel 8.

Lõksude, erandite ja katkestuste vahekaart

Kirjeldus

Lähtesta agent

Lähtesta nihke katkestusrežiim

· Määrab lähtestusvektori nihke valitud lähtestusagendi baasaadressi suhtes. · Platform Designer annab lähtestusnihke jaoks automaatselt vaikeväärtuse.
Määrake katkestuste kontrolleri tüüp, kas otsene või vektoreeritud. Märkus: Nios V/m mitte-torujuhtmeline protsessor ei toeta vektoreeritud katkestusi.
Seetõttu vältige vektorkatkestusrežiimi kasutamist, kui protsessor on mittetorujuhtmelises režiimis.

Nios® V manusprotsessori disaini käsiraamat 14

Saada tagasisidet

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja platvormidisaineriga
726952 | 2025.07.16

Märkus.

2.1.1.2.4. Protsessori arhitektuur

Tabel 9.

Protsessori arhitektuuri vahekaardi parameetrid

CPU arhitektuur

Kirjeldus

Luba protsessoris torujuhtmestik

· Lubage see valik, et luua konveierliiniga Nios V/m protsessori eksemplar. — IPC on kõrgem suurema loogikaala ja madalama Fmax-sageduse hinnaga.
· Keelake see valik, et luua torujuhtmevaba Nios V/m protsessori eksemplar. — Sarnase põhijõudlusega kui Nios V/c protsessor. — Toetab silumis- ja katkestusvõimalusi — Väiksem loogikaala ja kõrgem Fmax-sagedus madalama IPC hinnaga.

Avaloni liidese lubamine

Lubab käsu- ja andmehalduri jaoks Avaloni liidese. Kui see on keelatud, kasutab süsteem AXI4-Lite liidest.

mhartidi ettevõtte sotsiaalse vastutuse väärtus

· Hart ID registri (mhartid) väärtus on vaikimisi 0. · Määrake väärtus vahemikus 0 kuni 4094. · Ühildub Altera FPGA Avalon Mutex Core HAL API-ga.

Seotud teave Sisseehitatud välisseadme IP kasutusjuhend – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. ECC vahekaart
Tabel 10. ECC vahekaart
ECC võimaldab vigade tuvastamist ja olekuteadete esitamist

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 15

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja platvormidisaineriga
726952 | 2025.07.16
2.1.1.3. Nios V/g üldotstarbelise protsessori Altera FPGA IP eksemplari loomine
Joonis 6. Nios V/g üldotstarbeline protsessor Altera FPGA IP – 1. osa

Joonis 7.

Nios V/g üldotstarbeline protsessor Altera FPGA IP – 2. osa (lülitage välja põhitaseme katkestuste kontroller)

Nios® V manusprotsessori disaini käsiraamat 16

Saada tagasisidet

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja platvormidisaineriga
726952 | 2025.07.16

Joonis 8.

Nios V/g üldotstarbeline protsessor Altera FPGA IP – 2. osa (lülitage sisse põhitaseme katkestuste kontroller)

Joonis 9. Nios V/g üldotstarbeline protsessor Altera FPGA IP – 3. osa

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 17

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja platvormidisaineriga
726952 | 2025.07.16
Joonis 10. Nios V/g üldotstarbeline protsessor Altera FPGA IP – 4. osa

2.1.1.3.1. Protsessori arhitektuur

Tabel 11. Protsessori arhitektuuri parameetrid

Protsessori arhitektuuri vahekaart Ujukomaühiku lubamine

Kirjeldus Lubage see valik, et lisada protsessori tuuma ujukomaühik (laiend „F“).

Haru ennustamise lubamine

Luba hargnemisjuhiste jaoks staatiline hargnemise ennustus (tagasi suunatud ja edasi suunamata).

mhartidi ettevõtte sotsiaalse vastutuse väärtus

· Hart ID registri (mhartid) väärtus on vaikimisi 0. · Määrake väärtus vahemikus 0 kuni 4094. · Ühildub Altera FPGA Avalon Mutex Core HAL API-ga.

Keela FPU jaoks FSQRT ja FDIV käsud

· Eemaldage ujukomaarvu ruutjuure (FSQRT) ja ujukomaarvu jagamise (FDIV) tehted FPU-st.
· Rakenda tarkvara emuleerimist mõlemale käsule käitusaja jooksul.

Seotud teave Sisseehitatud välisseadme IP kasutusjuhend – Intel FPGA Avalon® Mutex Core

Nios® V manusprotsessori disaini käsiraamat 18

Saada tagasisidet

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja platvormidisaineriga
726952 | 2025.07.16

2.1.1.3.2. Silumise vahekaart

Tabel 12. Silumise vahekaardi parameetrid

Silumisvahekaart

Kirjeldus

Luba silumine
Luba silumismoodulist lähtestamine

2.1.1.3.3. Lukustusastme vahekaart Tabel 13. Lukustusastme vahekaart
Parameetrid Luba lukustusaste Vaikimisi ajalõpu periood Luba pikendatud lähtestamine Liides

Kirjeldus · Lubab kahetuumalise Lockstepi süsteemi. · Programmeeritava ajalõpu vaikeväärtus lähtestamise väljumisel (vahemikus 0 kuni 255). · Lubab valikulise laiendatud lähtestamise liidese laiendatud lähtestamise juhtimise jaoks. · Keelatuna rakendab fRSmartComp baaslähtestamise juhtimist.

2.1.1.3.4. Kasutage lähtestamistaotluse vahekaarti

Tabel 14. Lähtestamistaotluse vahekaardi parameetri kasutamine

Kasutage lähtestamistaotluse vahekaarti

Kirjeldus

Lisa lähtestamistaotluse liides

· Lubage see valik, et avada kohalikud lähtestamispordid, mida kohalik ülemseade saab kasutada Nios V protsessori lähtestamiseks ilma Nios V protsessorisüsteemi teisi komponente mõjutamata.
· Lähtestamisliides koosneb sisendsignaalist resetreq ja väljundsignaalist jaatus.
· Nios V protsessori tuuma lähtestamist saab taotleda resetreq signaali kinnitamisega.
· Signaal „resetreq“ peab jääma kehtivaks, kuni protsessor annab kinnitussignaali. Signaali kehtetuks jäämise ebaõnnestumine võib põhjustada protsessori mittedeterministliku oleku.
· Signaali resetreq kinnitamine silumisrežiimis ei mõjuta protsessori olekut.
· Nios V protsessor vastab lähtestamise õnnestumisele ack-signaali kinnitamisega.
· Pärast protsessori edukat lähtestamist võib ack-signaali kinnitamine toimuda perioodiliselt mitu korda, kuni resetreq-signaali kinnitamine tühistatakse.

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 19

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja platvormidisaineriga
726952 | 2025.07.16

2.1.1.3.5. Lõksude, erandite ja katkestuste vahekaart

Tabel 15.

Lõksude, erandite ja katkestuste vahekaart, kui põhitaseme katkestuste kontrolleri lubamine on välja lülitatud

Lõksude, erandite ja katkestuste vahekaart
Lähtesta agent

Kirjeldus
· Mälu, mis majutab lähtestamisvektorit (Nios V protsessori lähtestamisaadress), kus asub lähtestamiskood.
· Lähtestamisagendina saate valida mis tahes mälumooduli, mis on ühendatud Nios V protsessori käskude masteriga ja mida toetab Nios V protsessori alglaadimisvoog.

Lähtesta nihe

· Määrab lähtestusvektori nihke valitud lähtestusagendi baasaadressi suhtes. · Platform Designer annab lähtestusnihke jaoks automaatselt vaikeväärtuse.

Luba põhitaseme katkestuste kontroller (CLIC)

· Luba CLIC-il toetada ennetavaid katkestusi ja konfigureeritavat katkestuste käivitustingimust.
· Kui see on lubatud, saate konfigureerida platvormi katkestuste arvu, määrata käivitustingimusi ja määrata mõned katkestused ennetavateks.

Katkestusrežiimi varjuregister Files

Määrake katkestuste tüübid otse- või vektorrežiimis. Lubage varjuregister, et vähendada konteksti vahetamist katkestuse korral.

Tabel 16.

Lõksud, erandid ja katkestused, kui põhitaseme katkestuste kontrolleri lubamine on sisse lülitatud

Lõksud, erandid ja katkestused

Kirjeldused

Lähtesta agent
Lähtesta nihe
Luba põhitaseme katkestuste kontroller (CLIC)

· Mälu, mis majutab lähtestamisvektorit (Nios V protsessori lähtestamisaadress), kus asub lähtestamiskood.
· Lähtestamisagendina saate valida mis tahes mälumooduli, mis on ühendatud Nios V protsessori käskude masteriga ja mida toetab Nios V protsessori alglaadimisvoog.
· Määrab lähtestusvektori nihke valitud lähtestusagendi baasaadressi suhtes. · Platform Designer annab lähtestusnihke jaoks automaatselt vaikeväärtuse.
· Lubage CLIC-il toetada ennetavaid katkestusi ja konfigureeritavat katkestuste päästikutingimust. · Kui see on lubatud, saate konfigureerida platvormi katkestuste arvu, määrata päästikutingimused,
ja määrake mõned katkestused ennetavateks.

Katkestusrežiim

· Määrake katkestuste tüübid otse-, vektor- või CLIC-katkestustena.

Varjuregister Files

· Luba varjuregister, et vähendada konteksti vahetamist katkestuse korral.
· Pakub kahte lähenemisviisi:
— CLIC-katkestuste tasemete arv
— CLIC-katkestuste tasemete arv – 1: See valik on kasulik, kui soovite registrite arvu file koopiaid, et need mahuksid täpsesse arvu M20K või M9K plokkidesse.
· Luba Nios V protsessoril kasutada varjuregistrit files, mis vähendavad katkestuse korral kontekstivahetuse üldkulu.
Lisateavet variregistri kohta fileLisateavet leiate Nios V protsessori teatmikraamatust.

Platvormi katkestuste allikate arv

· Määrab platvormi katkestuste arvu vahemikus 16 kuni 2048.
Märkus: CLIC toetab kuni 2064 katkestussisendit ja esimesed 16 katkestussisendit on ühendatud ka põhilise katkestuskontrolleriga.

CLIC vektori tabeli joondamine

· Määratakse automaatselt platvormi katkestuste allikate arvu põhjal. · Kui kasutate joondust, mis on soovituslikust väärtusest madalam, suurendab CLIC loogikat.
keerukust, lisades vektori arvutuste tegemiseks täiendava liitja. · Kui kasutate joondust, mis on alla soovitusliku väärtuse, suurendab see
CLIC-i loogiline keerukus.
jätkus…

Nios® V manusprotsessori disaini käsiraamat 20

Saada tagasisidet

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja platvormidisaineriga
726952 | 2025.07.16

Lõksud, erandid ja katkestused
Katkestuste tasemete arv
Katkestuste prioriteetide arv taseme kohta
Konfigureeritav katkestuse polaarsus Toetab serva poolt käivitatavaid katkestusi

Kirjeldused
· Määrab katkestustasemete arvu koos rakenduskoodi täiendava tasemega 0. Kõrgema taseme katkestused saavad töötava käitleja katkestada (ennetada) madalama taseme katkestuse jaoks.
· Kui katkestuste puhul on valikuks ainult nullist erinevad katkestustasemed, on rakenduskood alati madalaimal tasemel 0. Märkus: Katkestuse taseme ja prioriteedi käitusaja konfigureerimine toimub ühes 8-bitises registris. Kui katkestustasemete arv on 256, ei ole katkestuse prioriteeti käitusaja jooksul võimalik konfigureerida. Vastasel juhul on konfigureeritavate prioriteetide maksimaalne arv 256 / (katkestuste tasemete arv – 1).
· Määrab katkestuste prioriteetide arvu, mida CLIC kasutab mitte-eelnevate katkestuste käitlejate kutsumise järjekorra määramiseks. Märkus: Valitud katkestuse taseme ja valitud katkestuse prioriteedi binaarväärtuste liitmine peab olema väiksem kui 8 bitti.
· Võimaldab katkestuse polaarsust käitusaja jooksul konfigureerida. · Vaikimisi on polaarsus positiivne.
· Võimaldab konfigureerida katkestuse käivitustingimust käitusaja jooksul, st kõrgetasemeline käivitus või positiivse serva käivitus (kui katkestuse polaarsus on konfigureeritava katkestuse polaarsuse korral positiivne).
· Vaikimisi käivitustingimus on taseme poolt käivitatav katkestus.

Märkus.

Seotud teave Nios® V protsessori teatmik

2.1.1.3.6. Mälu konfiguratsioonide vahekaart

Tabel 17. Mälu konfiguratsiooni vahekaardi parameetrid

Kategooria

Mälu konfiguratsiooni vahekaart

Kirjeldus

Vahemälud

Andmete vahemälu suurus

· Määrab andmevahemälu suuruse. · Lubatud suurused on 0 kilobaiti (KB) kuni 16 KB. · Lülitage andmevahemälu välja, kui suurus on 0 KB.

Juhiste vahemälu suurus

· Määrab käskude vahemälu suuruse. · Lubatud suurused on 0 KB kuni 16 KB. · Lülitage käskude vahemälu välja, kui suurus on 0 KB.

Perifeerne piirkond A ja B

Suurus

· Määrab perifeerse piirkonna suuruse.
· Lubatud suurused on 64 KB kuni 2 gigabaiti (GB) või Puudub. Suvandi „Puudub” valimine keelab perifeerse piirkonna.

Baasaadress

· Määrab perifeerse piirkonna baasaadressi pärast suuruse valimist.
· Kõik perifeerses piirkonnas asuvad aadressid toodavad vahemällu mittesalvestatavaid andmepöördusi.
· Perifeerse piirkonna baasaadress peab olema joondatud perifeerse piirkonna suurusega.

Tihedalt seotud mälestused

Suurus

· Määrab tihedalt seotud mälu suuruse. — Lubatud suurused on 0 MB kuni 512 MB.

Baasaadressi initsialiseerimine File

· Määrab tihedalt seotud mälu baasaadressi. · Määrab initsialiseerimise. file tihedalt seotud mälu jaoks.

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 21

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja platvormidisaineriga
726952 | 2025.07.16

Märkus.

Nios V protsessorisüsteemis, kus vahemälu on lubatud, tuleb süsteemi välisseadmed paigutada välisseadmete piirkonda. Välisseadmete piirkondi saab kasutada vahemäluta tehingute määratlemiseks välisseadmete, näiteks UART, PIO, DMA ja teiste jaoks.

2.1.1.3.7. ECC vahekaart

Tabel 18. ECC vahekaart
ECC võimaldab vigade tuvastamist ja olekuteadete esitamist
Luba ühe biti korrektsioon

Kirjeldus
· Lubage see valik, et rakendada Nios V protsessori sisemiste RAM-plokkide ECC-funktsiooni. · ECC-funktsioonid tuvastavad kuni 2-bitised vead ja reageerivad järgmise käitumise põhjal:
— Kui tegemist on parandatava ühebitise veaga ja valik „Luba ühebitine parandus” on välja lülitatud, jätkab protsessor tööd pärast vea parandamist protsessori konveieris. Parandust aga ei kajastu lähtemäludes.
— Kui tegemist on parandatava ühebitise veaga ja valik „Luba ühebitine parandus“ on sisse lülitatud, jätkab protsessor tööd pärast vea parandamist protsessori konveieris ja allikmäludes.
— Kui tegemist on parandamatu veaga, peatab protsessor oma töö.
Luba südamikus olevate manustatud mäluplokkide ühebitine korrektsioon.

2.1.1.3.8. Kohandatud juhiste vahekaart

Märkus.

See vahekaart on saadaval ainult Nios V/g protsessori südamiku jaoks.

Kohandatud juhised Nios V kohandatud juhised riistvara liidese tabel
Nios V kohandatud juhiste tarkvara makrotabel

Kirjeldus
· Nios V protsessor kasutab seda tabelit oma kohandatud käskude halduri liideste määratlemiseks.
· Määratletud kohandatud käskude halduri liidesed kodeeritakse unikaalselt Opcode'i (CUSTOM0-3) ja 3 biti funktsiooniga funct7[6:4].
· Kokku saate määratleda kuni 32 individuaalset kohandatud käskude halduri liidest.
· Nios V protsessor kasutab seda tabelit kohandatud käskude tarkvara kodeeringute määratlemiseks määratletud kohandatud käskude halduri liideste jaoks.
· Iga määratletud kohandatud käskude tarkvarakodeeringu puhul peavad Opcode (CUSTOM0-3) ja 3 bitti funct7[6:4] kodeeringut korreleeruma kohandatud käskude riistvaraliidese tabelis määratletud kohandatud käskude halduri liidese kodeeringuga.
· Funct7[6:4], funct7[3:0] ja funct3[2:0] abil saab määrata täiendava kodeeringu antud kohandatud käsule või määrata need X-idena, mis edastatakse täiendavate käsuargumentidena.
· Nios V protsessor pakub määratletud kohandatud käskude tarkvarakodeeringuid genereeritud C-makrodena failis system.h ja järgib R-tüüpi RISC-V käskude vormingut.
· Mnemoonika abil saab määrata kohandatud nimesid järgmistele: — system.h failis genereeritud C-makrodele.
— Genereeritud GDB silumismnemoonika failis custom_instruction_debug.xml.

Seotud teave
AN 977: Nios V protsessori kohandatud juhised Lisateavet kohandatud juhiste kohta, mis võimaldavad teil Nios® V protsessorit konkreetse rakenduse vajadustele vastavaks kohandada.

Nios® V manusprotsessori disaini käsiraamat 22

Saada tagasisidet

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja Platform Designeriga 726952 | 2025.07.16
2.1.2. Süsteemi komponentide disaini määratlemine
Kasutage platvormi disainerit Nios V protsessorisüsteemi riistvaraomaduste määratlemiseks ja soovitud komponentide lisamiseks. Järgmisel diagrammil on kujutatud Nios V protsessorisüsteemi põhidisaini, mis sisaldab järgmisi komponente: · Nios V protsessori tuum · Kiibile integreeritud mälu · JTAG UART · Intervallitaimer (valikuline)(1)
Kui Platform Designeri süsteemi lisatakse uus kiibil olev mälu, tehke süsteemiteabe sünkroonimine, et lähtestamisel lisatud mälukomponendid kajastuksid. Teise võimalusena saate Platform Designeris lubada automaatse sünkroonimise, et automaatselt kajastuksid uusimad komponentide muudatused.
Joonis 11. NäideampNios V protsessori ühendamine teiste välisseadmetega Platform Designeris

(1) Teil on võimalus kasutada Nios V sisemise taimeri funktsioone, et asendada Platform Designeris väline intervalltaimer.

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 23

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja platvormidisaineriga
726952 | 2025.07.16
Samuti peate oma Platform Designer süsteemis määratlema toimingunõelad, et eksportida kanalina. NäiteksampNäiteks FPGA-süsteemi õige tööpinnide loend on defineeritud allpool, kuid mitte ainult:
· Kell
· Lähtesta
· Sisend-/väljundsignaalid
2.1.3. Baasaadresside ja katkestustaotluste prioriteetide määramine
Selleks, et täpsustada, kuidas disainis lisatud komponendid süsteemi moodustamiseks omavahel suhtlevad, tuleb igale agendikomponendile määrata baasaadress ja J-komponendile katkestustaotluste (IRQ) prioriteedid.TAG UART ja intervallitaimer. Platvormidisainer pakub käsku – Määra baasaadressid –, mis määrab automaatselt kõigile süsteemi komponentidele õiged baasaadressid. Siiski saate baasaadresse vastavalt oma vajadustele kohandada.
Järgnevalt on toodud mõned juhised baasaadresside määramiseks:
· Nios V protsessori tuuma aadressiulatus on 32-bitine. Agenti komponentidele juurdepääsuks peab nende baasaadress olema vahemikus 0x00000000 kuni 0xFFFFFFFF.
· Nios V programmid kasutavad aadressidele viitamiseks sümboolseid konstante. Te ei pea valima kergesti meeldejäävaid aadressiväärtusi.
· Aadressiväärtused, mis eristavad komponente vaid ühebitise aadressierinevusega, loovad tõhusama riistvara. Te ei pea kõiki baasaadresse kompakteerima väikseimale võimalikule aadressivahemikule, sest kompakteerimine võib luua vähem tõhusa riistvara.
· Platvormidisainer ei püüa joondada eraldi mälukomponente külgnevas mäluvahemikus. NäiteksampNäiteks, kui soovite, et mitu kiibil olevat mälukomponenti saaks adresseerida ühe külgneva mäluvahemikuna, peate selgesõnaliselt määrama baasaadressid.
Platform Designer pakub ka automatiseerimiskäsku – katkestuste numbrite määramine, mis ühendab IRQ-signaale kehtivate riistvaratulemuste saamiseks. IRQ-de efektiivne määramine nõuab aga süsteemi üldise reageerimiskäitumise mõistmist. Platform Designer ei saa teha teadlikke oletusi parima IRQ-määramise kohta.
Madalaimal IRQ väärtusel on kõrgeim prioriteet. Ideaalses süsteemis soovitab Altera, et taimeri komponendil oleks kõrgeima prioriteediga IRQ, st madalaim väärtus, et säilitada süsteemi kella tiksumise täpsus.
Mõnel juhul võite määrata reaalaja välisseadmetele (näiteks videokontrolleritele) kõrgema prioriteedi, mis nõuab suuremat katkestussagedust kui taimerikomponendid.
Seotud teave
Quartus Prime Pro Editioni kasutusjuhend: Lisateavet Platform Designeriga süsteemi loomise kohta.

Nios® V manusprotsessori disaini käsiraamat 24

Saada tagasisidet

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja Platform Designeriga 726952 | 2025.07.16
2.2. Platvormi kujundajasüsteemi integreerimine Quartus Prime'i projekti
Pärast Nios V süsteemi disaini loomist Platform Designeris tehke järgmised toimingud, et integreerida Nios V süsteemi moodul Quartus Prime FPGA disainiprojekti. · Looge Nios V süsteemi moodul Quartus Prime projektis · Ühendage Nios V süsteemi mooduli signaalid teiste FPGA loogika signaalidega · Määrake füüsilised kontaktide asukohad · Piirake FPGA disaini
2.2.1. Nios V protsessorisüsteemi mooduli eksemplari loomine Quartus Prime projektis
Platform Designer genereerib süsteemimooduli disainiüksuse, mille saate Quartus Prime'is eksemplari luua. Süsteemimooduli loomise viis sõltub Quartus Prime'i projekti üldise disaini sisestamise meetodist. NäiteksampNäiteks kui kasutasite disaini sisestamiseks Verilog HDL-i, looge Verilogil põhineva süsteemimooduli eksemplar. Kui eelistate disaini sisestamiseks kasutada plokkskeemi meetodit, looge süsteemimooduli sümboli .bdf eksemplar. file.
2.2.2. Signaalide ühendamine ja füüsiliste tihvtide asukohtade määramine
Altera FPGA disaini ühendamiseks plaaditaseme disainiga tehke järgmist. · Tuvastage tipptasemel file teie disaini ja signaalide jaoks, et ühendada välise Alteraga
FPGA seadme tihvtid. · Saate aru, millised tihvtid ühendada, oma plaaditaseme disaini kasutusjuhendi või
skeemid. · Määrake tipptasemel disainis signaalid oma Altera FPGA seadme portidele tihvtide abil.
ülesande tööriistad.
Teie Platform Designer süsteem võib olla tipptaseme disain. Altera FPGA saab aga teie vajaduste põhjal lisada ka täiendavat loogikat ja seeläbi luua kohandatud tipptaseme disaini. fileTipptasemel file ühendab Nios V protsessori süsteemi mooduli signaalid teiste Altera FPGA disainiloogikatega.
Seotud teave Quartus Prime Pro Editioni kasutusjuhend: kujunduspiirangud
2.2.3. Altera FPGA disaini piiramine
Nõuetekohane Altera FPGA-süsteemi disain sisaldab disainipiiranguid, et tagada disaini vastavus ajastuspiirangute ja muude loogikapiirangute nõuetele. Peate oma Altera FPGA disaini nendele nõuetele vastama, kasutades Quartus Prime'i tarkvaras või kolmandate osapoolte EDA-pakkujate tööriistasid. Quartus Prime'i tarkvara kasutab kompileerimisetapis esitatud piiranguid optimaalsete paigutustulemuste saavutamiseks.

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 25

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja platvormidisaineriga
726952 | 2025.07.16
Seotud teave · Quartus Prime Pro Editioni kasutusjuhend: Projekteerimispiirangud · Kolmandate osapoolte EDA partnerid · Quartus Prime Pro Editioni kasutusjuhend: Ajastusanalüsaator
2.3. Nios V protsessori mälusüsteemi kujundamine
See osa kirjeldab parimaid tavasid mäluseadmete valimiseks Platform Designeri manussüsteemis Nios V protsessoriga ja optimaalse jõudluse saavutamiseks. Mäluseadmed mängivad manussüsteemi üldise jõudluse parandamisel olulist rolli. Manussüsteemi mälu salvestab programmi juhiseid ja andmeid.
2.3.1. Lendmälu
Mälutüübi peamine erinevus on volatiilsus. Lendmälu hoiab oma sisu ainult seni, kuni mäluseadet toidetakse. Niipea kui toide eemaldatakse, kaotab mälu oma sisu.
ExampLendmälu tüübid on RAM, vahemälu ja registrid. Need on kiired mälutüübid, mis suurendavad töökiirust. Altera soovitab optimaalse jõudluse saavutamiseks laadida ja käivitada Nios V protsessori käske RAM-is ning siduda Nios V IP-tuuma kiibil oleva mälu IP-ga või välise mäluliidese IP-ga.
Jõudluse parandamiseks saate eemaldada täiendavad Platform Designeri kohandamiskomponendid, sobitades Nios V protsessori andmehalduri liidese tüübi või laiuse alglaadimismäluga. NäiteksampNäiteks saate On-Chip Memory II konfigureerida 32-bitise AXI-4 liidesega, mis vastab Nios V andmehalduri liidesele.
Seotud teave · Välised mäluliidesed IP tugikeskus · Kiibile paigaldatud mälu (RAM või ROM) Altera FPGA IP · Kiibile paigaldatud mälu II (RAM või ROM) Altera FPGA IP · Nios V protsessori rakenduse kohapealne käivitamine OCRAM-ist leheküljel 54
2.3.1.1. Kiibile integreeritud mälu konfiguratsioon RAM või ROM
Saate konfigureerida Altera FPGA kiibil olevaid mälu IP-sid RAM-i või ROM-ina. · RAM pakub lugemis- ja kirjutamisvõimalust ning on volatiilse iseloomuga. Kui te olete
Nios V protsessori käivitamisel kiibil olevast RAM-ist peate veenduma, et käivitussisu säilib ja seda ei rikutata lähtestamise korral tööaja jooksul. · Kui Nios V protsessor käivitub ROM-ist, ei saa ükski Nios V protsessori tarkvaraviga ekslikult kiibil oleva mälu sisu üle kirjutada. Seega väheneb käivitustarkvara rikkumise oht.
Seotud teave · Kiibile paigaldatud mälu (RAM või ROM) Altera FPGA IP · Kiibile paigaldatud mälu II (RAM või ROM) Altera FPGA IP · Nios V protsessori rakenduse kohapealne käivitamine OCRAM-ist leheküljel 54

Nios® V manusprotsessori disaini käsiraamat 26

Saada tagasisidet

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja Platform Designeriga 726952 | 2025.07.16
2.3.1.2. Vahemälud
Vahemälu funktsionaalsuse rakendamiseks kasutatakse tavaliselt kiibil olevaid mälusid nende madala latentsuse tõttu. Nios V protsessor kasutab kiibil olevat mälu oma käskude ja andmete vahemälude jaoks. Kiibil oleva mälu piiratud maht ei ole vahemälude puhul tavaliselt probleem, kuna need on tavaliselt väikesed.
Vahemälu kasutatakse tavaliselt järgmistel tingimustel:
· Tavaline mälu asub kiibil väljaspool ja sellel on pikem pöördusaeg kui kiibil oleval mälul.
· Tarkvarakoodi jõudluskriitilised osad mahuvad käskude vahemällu, parandades süsteemi jõudlust.
· Jõudluse seisukohalt kriitiline ja kõige sagedamini kasutatav andmete osa mahub andmevahemällu, parandades süsteemi jõudlust.
Vahemälude lubamine Nios V protsessoris loob mäluhierarhia, mis minimeerib mälule juurdepääsu aega.
2.3.1.2.1. Perifeerne piirkond
Sisseehitatud välisseadmete IP-sid, näiteks UART, I2C ja SPI, ei tohi vahemällu salvestada. Vahemälu on tungivalt soovitatav väliste mälude puhul, millele on mõjunud pikk juurdepääsuaeg, samas kui sisemised kiibimälud võivad nende lühikese juurdepääsuaja tõttu välistatud olla. Sisseehitatud välisseadmete IP-sid, näiteks UART, I2C ja SPI, ei tohi vahemällu salvestada, välja arvatud mälud. See on oluline, sest väliste seadmete (nt tarkvara IP-sid värskendavate agentseadmete) sündmusi protsessori vahemälu ei jäädvusta ja protsessor neid omakorda ei vastu võta. Seetõttu võivad need sündmused jääda märkamatuks kuni vahemälu tühjendamiseni, mis võib teie süsteemis kaasa tuua soovimatu käitumise. Kokkuvõttes ei ole sisseehitatud välisseadmete IP-de mälukaardistatud piirkond vahemällu salvestatav ja peab asuma protsessori välisseadmete piirkondades.
Perifeerse piirkonna määramiseks toimige järgmiselt.
1. Avage platvormidisaineris süsteemi aadressikaart.
2. Navigeeri protsessori käsureahalduri ja andmehalduri aadressikaardile.
3. Tuvastage oma süsteemi välisseadmed ja mälud.
Joonis 12. NäideampAadressikaardi le

Märkus: Sinised nooled osutavad mäludele. 4. Grupeeri välisseadmed:
a. Mälu on vahemällu salvestatav b. Välisseadmed on vahemällu mitte salvestatavad

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 27

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja platvormidisaineriga
726952 | 2025.07.16

Tabel 19. Vahemällu salvestatav ja vahemällu mittesalvestatav piirkond

Alluv

Aadressikaart

Olek

Perifeerne piirkond

Suurus

Baasaadress

kasutaja_rakenduse_mem.s1

0x0 ~ 0x3ffff

Vahemällu salvestatav

Ei kehti

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Vahemällu mittesalvestatav Vahemällu salvestatav

65536 baiti Pole saadaval

0x40000 N/A

bootcopier_ram.s1 cpu.timer_sw_agent postkast.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Vahemällu salvestatav Vahemällu mitte salvestatav Vahemällu mitte salvestatav

144 baiti (minimaalne suurus on 65536 baiti)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

Vahemäluta

uart.avalon_jtag_ ori

0x54088 ~ 0x5408f

Vahemäluta

5. Joondage perifeersed piirkonnad nende konkreetsete suurustega:
· NäiteksampNäiteks kui suurus on 65536 baiti, vastab see 0x10000 baidile. Seega peab lubatud baasaadress olema 0x10000 kordne.
· CPU.dm_agent kasutab baasaadressi 0x40000, mis on 0x10000 kordne. Selle tulemusena vastab nõuetele perifeerne piirkond A, mille suurus on 65536 baiti ja baasaadress on 0x40000.
· Mittevahemällu salvestatavate piirkondade kogumi baasaadress aadressil 0x54000 ei ole 0x10000 kordne. Peate need ümber määrama aadressile 0x60000 või muule 0x10000 kordsele. Seega vastab kriteeriumidele perifeerne piirkond B, mille suurus on 65536 baiti ja baasaadress 0x60000.

Tabel 20. Vahemällu salvestatav ja mittevahemällu salvestatav piirkond ümbermääramisega

Alluv

Aadressikaart

Olek

Perifeerne piirkond

Suurus

Baasaadress

kasutaja_rakenduse_mem.s1

0x0 ~ 0x3ffff

Vahemällu salvestatav

Ei kehti

cpu.dm_agent

0x40000 ~ 0x4ffff

Vahemällu mitte salvestatav 65536 baiti

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

Vahemällu salvestatav

Ei kehti

bootcopier_ram.s1 cpu.timer_sw_agent postkast.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Vahemällu salvestatav Vahemällu mitte salvestatav Vahemällu mitte salvestatav Vahemällu mitte salvestatav

144 baiti (minimaalne suurus on 65536 baiti)

0x60000

uart.avalon_jtag_ ori

0x60088 ~ 0x6008f

Vahemäluta

2.3.1.3. Tihedalt seotud mälu
Tihedalt seotud mälud (TCM-id) rakendatakse kiibil oleva mälu abil, kuna nende madal latentsusaeg muudab need ülesande jaoks hästi sobivaks. TCM-id on mälud, mis on kaardistatud tüüpilisse aadressiruumi, kuid millel on spetsiaalne liides mikroprotsessoriga ja mis omavad vahemälu suure jõudlusega ja madala latentsusega omadusi. TCM pakub ka alamliidest välisele hostile. Protsessoril ja välisel hostil on TCM-i käsitlemiseks samad õigused.

Nios® V manusprotsessori disaini käsiraamat 28

Saada tagasisidet

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja platvormidisaineriga
726952 | 2025.07.16

Märkus.

Kui TCM-i alamport on ühendatud välise hostiga, võidakse sellel kuvada protsessori südamikus määratud baasaadressist erinev baasaadress. Altera soovitab mõlemad aadressid sama väärtusega joondada.

2.3.1.4. Välise mälu liides (EMIF)
EMIF (External Memory Interface) toimib sarnaselt SRAM-ile (Static Random Access Memory), kuid on dünaamiline ja vajab sisu säilitamiseks perioodilist värskendamist. EMIF-i dünaamilised mäluelemendid on palju väiksemad kui SRAM-i staatilised mäluelemendid, mis annab tulemuseks suurema mahutavuse ja odavamad mäluseadmed.
Lisaks värskendamisvajadusele on EMIF-il spetsiifilised liidesenõuded, mis sageli nõuavad spetsiaalset kontrolleri riistvara. Erinevalt SRAM-ist, millel on fikseeritud aadressiriistade komplekt, korraldab EMIF oma mäluruumi pankadeks, ridadeks ja veergudeks. Pankade ja ridade vahel vahetamine tekitab teatud lisakoormust, seega tuleb mälupöördusi hoolikalt järjestada, et EMIF-i tõhusalt kasutada. EMIF multipleksib ka rea- ja veeruaadresse samadele aadressiridadele, vähendades antud EMIF-i suuruse jaoks vajalike kontaktide arvu.
EMIF-mälu kiiremad versioonid, näiteks DDR, DDR2, DDR3, DDR4 ja DDR5, kehtestavad ranged signaali terviklikkuse nõuded, mida trükkplaatide disainerid peavad arvestama.
EMIF-seadmed on ühed kõige kulutõhusamad ja suurema mahutavusega RAM-i tüübid, mis teeb neist populaarse valiku. EMIF-liidese põhikomponent on EMIF IP, mis haldab aadresside multipleksimise, värskendamise ja ridade ning pankade vahel vahetamisega seotud ülesandeid. See disain võimaldab ülejäänud süsteemil EMIF-ile juurde pääseda ilma selle sisemist arhitektuuri mõistmata.

Seotud teave Välised mäluliidesed IP tugikeskus

2.3.1.4.1. Aadressi span extenderi IP
Aadressivahemiku laiendaja Altera FPGA IP võimaldab mälukaardistatud hostiliidestel pääseda ligi suuremale või väiksemale aadressikaardile, kui nende aadressisignaalide laius lubab. Aadressivahemiku laiendaja IP jagab adresseeritava ruumi mitmeks eraldi aknaks, nii et host saab akna kaudu ligi pääseda mälu sobivale osale.
Aadressivahemiku laiendaja ei piira hosti ja agendi laiust 32-bitise ja 64-bitise konfiguratsiooniga. Aadressivahemiku laiendajat saab kasutada 1–64-bitiste aadressiakendega.

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 29

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja platvormidisaineriga
726952 | 2025.07.16

Joonis 13. Aadressivahemiku laiendaja Altera FPGA IP
Agendi sõna aadress

Aadressi ulatuse laiendaja

Kaardistamise tabel
Juhtport A

…

Juhtregister 0 Juhtregister Z-1

Laiendatud hosti aadress H

Seotud teave
Quartus® Prime Pro Editioni kasutusjuhend: platvormidisainer Lisateavet leiate teemast Aadressivahemiku laiendaja Intel® FPGA IP.

2.3.1.4.2. Aadressivahemiku laiendaja IP kasutamine Nios V protsessoriga
32-bitine Nios V protsessor suudab adresseerida kuni 4 GB aadressiruumi. Kui EMIF sisaldab rohkem kui 4 GB mälu, ületab see maksimaalselt toetatud aadressiruumi, muutes Platform Designeri süsteemi ekslikuks. Selle probleemi lahendamiseks on vaja aadressiruumi laiendaja IP-d, mis jagab ühe EMIF-aadressiruumi mitmeks väiksemaks aknaks.
Altera soovitab teil arvestada järgmiste parameetritega.

Tabel 21. Aadressivahemiku laiendaja parameetrid

Parameeter

Soovitatavad seaded

Andmetee laius
Laiendatud peamise baidi aadressi laius

Valige 32-bitine, mis on seotud 32-bitise protsessoriga. Sõltub EMIF-mälu mahust.

Orjasõna aadressi laius Purskete arvu laius

Valige 2 GB või vähem. Nios V protsessori ülejäänud aadressivahemik on reserveeritud teistele sisseehitatud pehmetele IP-dele.
Alustage väärtusest 1 ja suurendage seda väärtust järk-järgult jõudluse parandamiseks.

Alamakende arv

Valige üks alamaken, kui ühendate EMIF-i Nios V protsessoriga käsu- ja andmemäluna või mõlemana. Mitme alamakna vahel vahetamine, kui Nios V protsessor töötab EMIF-ist, on ohtlik.

Luba alamjuhtimisport

Keelake alamjuhtimisport, kui ühendate EMIF-i Nios V protsessoriga käsu- ja/või andmemäluna. Sama kehtib ka alamakende arvu kohta.

Maksimaalne ootel lugemiste arv

Alustage väärtusest 1 ja suurendage seda väärtust järk-järgult jõudluse parandamiseks.

Nios® V manusprotsessori disaini käsiraamat 30

Saada tagasisidet

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja Platform Designeriga 726952 | 2025.07.16
Joonis 14. Instruktsiooni ja andmehalduri ühendamine aadressi span extenderiga

Joonis 15. Aadressi kaardistamine

Pane tähele, et aadressivahemiku laiendaja pääseb ligi kogu EMIF-i 8 GB mäluruumile. Nios V protsessor saab aadressivahemiku laiendaja kaudu ligi ainult EMIF-i esimesele 1 GB mäluruumile.

Joonis 16. Lihtsustatud plokkskeem

Platvormi kujundaja süsteem

Järelejäänud 3 GB

Nios V protsessori aadress

span on mõeldud manustatud

NNioios sVV PProrocecsesosor r
M

pehmed IP-d samas süsteemis.
1 GB aken

Aadressivahemik

Laiendaja

Ainult esimene 1 GB

EMIF-mälu on ühendatud Nios V-ga

EMIF

protsessor.

8 GB
S

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 31

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja platvormidisaineriga
726952 | 2025.07.16
2.3.1.4.3. Aadressivahemiku laiendaja linkeri mäluseadme määratlemine 1. Määrake aadressivahemiku laiendaja (EMIF) lähtestusvektoriks. Teise võimalusena saate Nios V protsessori lähtestusvektori määrata ka teistele mäludele, näiteks OCRAM-ile või välkmäluseadmetele.
Joonis 17. Lähtestamisvektorina mitu valikut
Siiski ei saa Board Support Package'i (BSP) redaktor aadressivahemiku laiendajat (EMIF) automaatselt kehtiva mäluna registreerida. Sõltuvalt teie tehtud valikust näete kahte erinevat olukorda, nagu on näidatud järgmistel joonistel. Joonis 18. BSP viga aadressivahemiku laiendaja (EMIF) määratlemisel lähtestusvektorina.

Nios® V manusprotsessori disaini käsiraamat 32

Saada tagasisidet

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja Platform Designeriga 726952 | 2025.07.16
Joonis 19. Puuduv EMIF teiste mälude defineerimisel lähtestusvektorina

2. Peate aadressivahemiku laiendaja (EMIF) käsitsi lisama, kasutades BSP linkeriskripti vahekaardil valikuid „Lisa mäluseade“, „Lisa linkeri mälupiirkond“ ja „Lisa linkeri sektsiooni vastendused“.
3. Järgige neid samme.
a. Määrake aadressivahemiku laiendaja aadressivahemik mälukaardi abil (näideampJärgmisel joonisel olev fail kasutab aadressivahemiku laiendaja vahemikku 0x0 kuni 0x3fff_ffff).
Joonis 20. Mälukaart

b. Klõpsake nuppu „Lisa mäluseade“ ja täitke väljad oma disaini mälukaardi teabe põhjal: i. Seadme nimi: emif_ddr4. Märkus. Veenduge, et kopeeriksite mälukaardilt sama nime. ii. Baasaadress: 0x0 iii. Suurus: 0x40000000
c. Uue linkeri mälupiirkonna lisamiseks klõpsake nuppu Lisa:

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 33

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja platvormidisaineriga
726952 | 2025.07.16

Tabel 22. Linkeri mälupiirkonna lisamine

Sammud

Lähtesta vektor

emif_ddr4

Muud mälestused

Lisage uus linkeri mälupiirkond nimega lähtestamine. Lisage uus linkeri mälupiirkond

· Piirkonna nimi: lähtestamine

emif_ddr4.

· Piirkonna suurus: 0x20

· Regiooni nimi: emif_ddr4

· Mäluseade: emif_ddr4

· Piirkonna suurus: 0x40000000

· Mälu nihe: 0x0

· Mäluseade: emif_ddr4

· Mälu nihe: 0x0

Lisa uus linkeri mälupiirkond

järelejäänud emif_ddr4.

· Regiooni nimi: emif_ddr4

· Piirkonna suurus: 0x3fffffe0

· Mäluseade: emif_ddr4

· Mälu nihe: 0x20

Joonis 21. Linkeri piirkond aadressivahemiku laiendaja (EMIF) defineerimisel lähtestusvektorina

Joonis 22. Linkeri piirkond teiste mälude defineerimisel lähtestusvektorina
d. Kui emif_ddr4 on BSP-le lisatud, saate selle valida mis tahes linkerjaotuse jaoks.
Joonis 23. Aadressivahemiku laiendaja (EMIF) lisamine õnnestus.

e. Ignoreeri hoiatust, et mäluseade emif_ddr4 pole SOPC kujunduses nähtav.
f. Jätkake BSP genereerimisega.
Seotud teave Sissejuhatus Nios V protsessori käivitusmeetoditesse leheküljel 51

Nios® V manusprotsessori disaini käsiraamat 34

Saada tagasisidet

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja Platform Designeriga 726952 | 2025.07.16
2.3.2. Püsiv mälu
Püsiv mälu säilitab oma sisu ka pärast toite väljalülitamist, mistõttu on see hea valik teabe salvestamiseks, mida süsteem peab pärast süsteemi väljalülitamist hankima. Püsiv mälu salvestab tavaliselt protsessori alglaadimiskoodi, püsivaid rakenduse seadeid ja Altera FPGA konfiguratsiooniandmeid. Kuigi püsimälul on eelistagKuna see säilitab andmed toite eemaldamisel, on see võrreldes püsimäluga palju aeglasem ning sellel on sageli keerukamad kirjutamis- ja kustutamisprotseduurid. Püsimälu kustutatavus on tavaliselt garanteeritud ainult teatud arv kordi, pärast mida võib see rikki minna.
ExampPüsimälu hulka kuuluvad kõik välkmälu tüübid, EPROM ja EEPROM. Altera soovitab salvestada Altera FPGA bitivooge ja Nios V programmi kujutisi püsimällu ning kasutada Nios V protsessorite alglaadimisseadmena jadaporti.
Seotud teave
· Üldine jadapordiga välkmäluliidese Altera FPGA IP kasutusjuhend
· Postkasti kliendi Altera FPGA IP kasutusjuhend · MAX® 10 kasutaja välkmälu kasutusjuhend: kiibil olev välk Altera FPGA IP tuum
2.4. Kellade ja lähtestuste parimad tavad
Oluline on mõista, kuidas Nios V protsessori kella- ja lähtestamisdomeen suhtleb iga välisseadmega, millega see on ühendatud. Lihtne Nios V protsessorisüsteem algab ühe kelladomeeniga ja mitme kelladomeeniga süsteemis võib see keeruliseks minna, kui kiire kelladomeen põrkub aeglase kelladomeeniga. Peate tähele panema ja mõistma, kuidas need erinevad domeenid lähtestamisest välja astuvad, ning veenduma, et peeneid probleeme ei teki.
Parima tava tagamiseks soovitab Altera paigutada Nios V protsessori ja alglaadimismälu samasse kelladomeeni. Ärge vabastage Nios V protsessorit lähtestamisest kiires kelladomeenis, kui see käivitub mälust, mis asub väga aeglases kelladomeenis, kuna see võib põhjustada käsu hankimise vea. Teil võib vaja minna käsitsi järjestamist lisaks sellele, mida Platform Designer vaikimisi pakub, ja planeerige lähtestamise topoloogia vastavalt oma kasutusjuhtumile. Kui soovite oma süsteemi lähtestada pärast seda, kui see on mõnda aega töötanud, rakendage samu kaalutlusi süsteemi lähtestamise järjestamise ja lähtestamise järgse initsialiseerimisnõude suhtes.
2.4.1. Süsteem JTAG Kell
Iga Nios V protsessori süsteemi kellapiirangute määramine on oluline süsteemi disaini kaalutlus ning see on vajalik korrektsuse ja deterministliku käitumise tagamiseks. Quartus Prime Timing Analyzer teostab staatilist ajastusanalüüsi, et valideerida kogu teie disaini loogika ajastusjõudlust, kasutades tööstusstandardile vastavat piirangute, analüüsi ja aruandluse metoodikat.
Example 1. Põhiline 100 MHz taktsagedus 50/50 töötsükli ja 16 MHz J-gaTAG Kell
#****************************************************************** # Loo 100MHz kell #****************************************************************** create_clock -name {clk} -period 10 [get_ports {clk}] #************************ Loo 16MHz JTAG Kell #************************

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 35

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja platvormidisaineriga
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] Seotud teave Quartus Prime'i ajastuse analüsaatori kokaraamat
2.4.2. Lähtestamistaotluse liides
Nios V protsessoril on valikuline lähtestamistaotluse funktsioon. Lähtestamistaotluse funktsioon koosneb signaalidest reset_req ja reset_req_ack.
Lähtestamistaotluse lubamiseks Platform Designeris: 1. Käivitage Nios V protsessori IP-parameetrite redaktor. 2. Lülitage sättes „Kasuta lähtestamistaotlust“ sisse „Lisa lähtestamistaotluse liides“.
valik.
Joonis 24. Nios V protsessori lähtestamistaotluse lubamine
Signaal reset_req toimib katkestusena. Signaali reset_req kinnitamisel taotlete tuuma lähtestamist. Tuum ootab, kuni mis tahes pooleliolev siinitehing oma toimingu lõpetab. NäiteksampNäiteks kui mälule juurdepääsu tehing on ootel, ootab tuum täielikku vastust. Samamoodi aktsepteerib tuum kõik ootel olevad käsuvastused, kuid ei väljasta käsupäringut pärast reset_req signaali saamist.
Lähtestamisoperatsioon koosneb järgmisest voost: 1. Kõigi pooleliolevate toimingute lõpuleviimine 2. Sisemise torujuhtme tühjendamine 3. Programmi loenduri seadistamine lähtestamisvektorile 4. Tuuma lähtestamine Kogu lähtestamisoperatsioon võtab paar kella tsüklit. reset_req peab jääma kinnitatuks, kuni reset_req_ack kinnitatakse, mis näitab, et tuuma lähtestamisoperatsioon on edukalt lõpule viidud. Selle tegemata jätmine muudab tuuma oleku mittedeterministlikuks.

Nios® V manusprotsessori disaini käsiraamat 36

Saada tagasisidet

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja Platform Designeriga 726952 | 2025.07.16
2.4.2.1. Tüüpilised kasutusjuhud
· Saate reset_req signaali peale suruda alates sisselülitamisest, et takistada Nios V protsessori tuumal programmi käivitamist oma lähtestusvektorist, kuni teised süsteemi FPGA hostid initsialiseerivad Nios V protsessori alglaadimismälu. Sellisel juhul saab kogu alamsüsteem läbida puhta riistvaralise lähtestamise. Nios V protsessor hoitakse määramata ajaks lähtestamistaotluse olekus, kuni teised FPGA hostid initsialiseerivad protsessori alglaadimismälu.
· Süsteemis, kus peate Nios V protsessori tuuma lähtestama ilma ülejäänud süsteemi häirimata, saate signaali reset_req abil tuuma praeguse töö täielikult peatada ja protsessori taaskäivitada lähtestusvektorist, kui süsteem vabastab signaali reset_req_ack.
· Väline host saab lähtestamistaotluse liidest kasutada järgmiste ülesannete rakendamise hõlbustamiseks:
— Peatage praegune Nios V protsessori programm.
— Laadige Nios V protsessori algmällu uus programm.
— Luba protsessoril alustada uue programmi käivitamist.
Altera soovitab teil rakendada ajalõpumehhanismi reset_req_ack signaali oleku jälgimiseks. Kui Nios V protsessori tuum satub lõpmatusse ooteolekusse ja seiskub teadmata põhjusel, ei saa reset_req_ack lõputult käivituda. Ajalõpumehhanism võimaldab teil:
· Määrake taastamise ajalõpu periood ja teostage süsteemi taastamine süsteemitaseme lähtestamisega.
· Tehke riistvarataseme lähtestamine.
2.4.3. Lähtesta vabastatud IP
Altera SDM-põhised seadmed kasutavad paralleelset sektoripõhist arhitektuuri, mis jaotab põhistruktuuri loogika mitme sektori vahel. Altera soovitab kasutada lähtestusahela ühe esialgse sisendina Reset Release Altera FPGA IP-d. Intel® SDM-põhised seadmed hõlmavad Stratix® 10 ja Agilex™ seadmeid. Juhtplokipõhiseid seadmeid see nõue ei mõjuta.
Seotud teave
AN 891: Altera FPGA IP lähtestamise kasutamine
2.5. Vaikimisi agendi määramine
Platform Designer võimaldab teil määrata vaike-agenti, mis toimib veavastuse vaike-agendina. Teie määratud vaike-agent pakub veavastusteenust hostidele, mis üritavad aadressikaardile dekodeerimata juurdepääsu teha.
Järgmised stsenaariumid käivitavad dekodeerimata sündmuse:
· Bussitehingute turvalisuse oleku rikkumine
· Tehingupääs määratlemata mälupiirkonnale
· Erandjuhtum jne.

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 37

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja platvormidisaineriga
726952 | 2025.07.16

Selliste sündmuste käsitlemiseks, kus määratlemata tehing suunatakse ümber vaikeagendile ja vastab seejärel Nios V protsessorile veateatega, tuleks määrata vaikeagent.
Seotud teave
· Quartus Prime Pro Editioni kasutusjuhend: Platvormi kujundaja. Vaikimisi agendi määramine
· Quartus Prime Pro Editioni kasutusjuhend: Platvormi disainer. Veavastuse slave Altera FPGA IP
· Github – Qsysi täiendavad lähtestamiskomponendid

2.6. UART-agendi määramine printimiseks
Printimine on kasulik tarkvararakenduse vigade otsimiseks ja süsteemi oleku jälgimiseks. Altera soovitab printida põhiteavet, näiteks käivitusteadet, veateadet ja tarkvararakenduse täitmise edenemist.
Väldi printf() teekifunktsiooni kasutamist järgmistel juhtudel: · Printf() teek põhjustab rakenduse seiskumise, kui ükski host väljundit ei loe.
See kehtib J kohtaTAG Ainult UART. · Printf() teek tarbib suurel hulgal programmimälu.

2.6.1. J poolt varisemise vältimineTAG UART

Tabel 23. Traditsioonilise UART-i ja J erinevusedTAG UART

UART tüüp Traditsiooniline UART

Kirjeldus
Edastab jadaandmeid olenemata sellest, kas väline host kuulab. Kui ükski host jadaandmeid ei loe, lähevad andmed kaotsi.

JTAG UART

Kirjutab edastatud andmed väljundpuhvrisse ja loodab puhvri tühjendamiseks välisele hostile.

JTAG UART-draiver ootab, kuni väljundpuhver on täis. JTAG UART-draiver ootab enne uute edastusandmete kirjutamist, kuni väline host loeb väljundpuhvrist andmeid. See protsess hoiab ära edastusandmete kadumise.
Kui aga süsteemi silumist pole vaja, näiteks tootmise ajal, juurutatakse manussüsteemid ilma J-ga ühendatud hostarvutita.TAG UART. Kui süsteem valis JTAG UART kui UART-agent võib süsteemi seiskumist põhjustada, kuna välist hosti pole ühendatud.
J poolt takerdumise vältimiseksTAG UART, rakendage järgmisi valikuid:

Nios® V manusprotsessori disaini käsiraamat 38

Saada tagasisidet

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja platvormidisaineriga
726952 | 2025.07.16

Tabel 24. J poolt takistatud vehkimineTAG UART

Valikud
UART-liides ja draiver puuduvad
Kasutage muud UART-liidest ja draiverit
Säilita JTAG UART-liides (ilma draiverita)

Riistvara arendamise ajal (platvormi kujundajas)

Tarkvaraarenduse ajal (plaadi tugipaketi redaktoris)

Eemalda JTAG UART süsteemist

Konfigureeri hal.stdin, hal.stdout ja hal.stderr väärtuseks „None”.

Asenda JTAG UART koos teiste tarkvaradega hal.stdin, hal.stdout ja hal.stderr seadistamine

UART IP

koos teiste pehmete UART IP-dega.

Säilita JTAG UART süsteemis

· Konfigureeri hal.stdin, hal.stdout ja hal.stderr väärtuseks None (Puudub) tahvli tugipakettide redaktoris.
· Keela JTAG UART-draiver BSP-draiveri vahekaardil.

2.7. JTAG Signaalid
Nios V protsessori silumismoodul kasutab J-dTAG liides tarkvara ELF allalaadimiseks ja tarkvara silumiseks. Kui silute oma disaini J-gaTAG liides, JTAG Signaalid TCK, TMS, TDI ja TDO on rakendatud osana konstruktsioonist. J täpsustamineTAG Signaalipiirangud igas Nios V protsessorisüsteemis on oluline süsteemi disainikaalutlus ning need on vajalikud korrektsuse ja deterministliku käitumise tagamiseks.
Altera soovitab, et iga disaini süsteemi taktsagedus oleks vähemalt neli korda suurem kui JTAG kellasagedus, et tagada kiibil oleva instrumentatsiooni (OCI) südamiku nõuetekohane toimimine.
Seotud teave · Quartus® Prime Timing Analyzer kokaraamat: JTAG Signaalid
Lisateabe saamiseks JTAG ajastuspiirangute juhised. · KDB: Miks niosv-allalaadimine ebaõnnestub mittepipelineeritava Nios® V/m protsessoriga temperatuuril
JTAG Sagedus 24MHz või 16MHz?
2.8. Platvormi disaineri süsteemi jõudluse optimeerimine
Platform Designer pakub tööriistu Altera FPGA disainide süsteemiühenduse jõudluse optimeerimiseks.

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 39

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja platvormidisaineriga
726952 | 2025.07.16
Joonis 25. Optimeerimise näideamples

EndineampJoonisel näidatud demonstreerib järgmisi samme:
1. Lisab kriitiliste teede leevendamiseks torujuhtme silla, paigutades selle: a. Käskude halduri ja selle agentide vahele b. Andmete halduri ja selle agentide vahele
2. Rakendage tõelist kahe pordiga kiibil olevat RAM-i, kusjuures iga port on pühendatud vastavalt käsuhaldurile ja andmehaldurile

Nios® V manusprotsessori disaini käsiraamat 40

Saada tagasisidet

2. Nios V protsessori riistvarasüsteemi disain Quartus Prime tarkvara ja Platform Designeriga 726952 | 2025.07.16
Vaadake järgmisi seotud linke, mis tutvustavad tehnikaid olemasolevate tööriistade ärakasutamiseks ja iga rakenduse kompromisse.
Seotud teave · Quartus® Prime Pro Editioni kasutusjuhend: platvormidisainer
Lisateavet leiate teemast Platvormi kujundaja süsteemi jõudluse optimeerimine. · Quartus® Prime Standard Editioni kasutusjuhend: Platvormi kujundaja Lisateavet leiate teemast Platvormi kujundaja süsteemi jõudluse optimeerimine.

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 41

726952 | 2025.07.16 Saada tagasisidet

3. Nios V protsessori tarkvarasüsteemi disain
See peatükk kirjeldab Nios V protsessori tarkvaraarenduse voogu ja tarkvaratööriistu, mida saate kasutada oma manussüsteemi disainisüsteemi arendamisel. Sisu toimib üldise ülevaatena.view enne Nios V protsessori tarkvarasüsteemi väljatöötamist.
Joonis 26. Tarkvara disaini voog
Alusta

BSP genereerimine platvormidisaineris BSP redaktori abil

BSP genereerimine Nios V käsukesta abil
Rakenduse CMake'i versiooni loomine File Nios V käsukesta kasutamine

Märkus.

Impordi BSP ja rakenduse CMake Build File
Nios V protsessori rakenduse loomine, kasutades
RiscFree IDE Inteli FPGA jaoks

Nios V protsessori rakenduse loomine mis tahes abil
käsurea lähtekoodi redaktor, CMake ja Make
käske
Lõpp

Altera soovitab tarkvara arendamiseks ja veaotsinguks kasutada Altera FPGA arenduskomplekti või kohandatud prototüüpplaati. Paljud välisseadmed ja süsteemitaseme funktsioonid on saadaval ainult siis, kui teie tarkvara töötab tegelikul plaadil.

© Altera Corporation. Altera, Altera logo, „a“ logo ja muud Altera kaubamärgid on Altera Corporationi kaubamärgid. Altera jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ette teatamata muudatusi. Altera ei vastuta ega ole kohustatud tulenevalt siin kirjeldatud teabe, toote või teenuse rakendamisest või kasutamisest, välja arvatud juhul, kui Altera on sellega kirjalikult selgesõnaliselt nõustunud. Altera klientidel soovitatakse enne avaldatud teabele tuginemist ja toodete või teenuste tellimist hankida seadme spetsifikatsioonide uusim versioon. *Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.

3. Nios V protsessori tarkvarasüsteemi disain 726952 | 2025.07.16
3.1. Nios V protsessori tarkvaraarenduse voog
3.1.1. Juhatuse tugipaketi projekt
Nios V plaadi tugipaketi (BSP) projekt on spetsiaalne teek, mis sisaldab süsteemispetsiifilist tugikoodi. BSP pakub tarkvara käituskeskkonda, mis on kohandatud ühele Nios V protsessori riistvarasüsteemi protsessorile.
Quartus Prime tarkvara pakub Nios V Board Support Package Editorit ja niosv-bsp utiliiti BSP käitumist juhtivate sätete muutmiseks.
BSP sisaldab järgmisi elemente: · Riistvara abstraktsioonikiht · Seadme draiverid · Valikulised tarkvarapaketid · Valikuline reaalajas operatsioonisüsteem
3.1.2. Rakendusprojekt
Nios VC/C++ rakendusprojektil on järgmised omadused: · Koosneb lähtekoodi ja CMakeLists.txt faili kogumist.
— CMakeLists.txt kompileerib lähtekoodi ja seob selle BSP ja ühe või mitme valikulise teegiga, luues ühe .elf-faili. file
· Üks allikatest files sisaldab funktsiooni main(). · Sisaldab koodi, mis kutsub esile teekide ja BSP-de funktsioone.
Altera pakub Quartus Prime'i tarkvarautiliitide hulka niosv-app utiliiti rakenduse CMakeLists.txt loomiseks ja RiscFree IDE-d Altera FPGA-dele lähtekoodi muutmiseks Eclipse'i-põhises keskkonnas.
3.2. Altera FPGA manussüsteemide arendustööriistad
Nios V protsessor toetab järgmisi tarkvaraarenduse tööriistu: · Graafiline kasutajaliides (GUI) – graafilised arendustööriistad, mis on saadaval
nii Windowsi* kui ka Linuxi* operatsioonisüsteemid (OS). — Nios V Board Support Package Editor (Nios V BSP Editor) — Ashling RiscFree IDE Altera FPGA-dele · Käsurea tööriistad (CLI) – arendustööriistad, mis käivitatakse Nios V käsurea kaudu. Igal tööriistal on oma dokumentatsioon käsurealt ligipääsetava abi kujul. Avage Nios V käsurea kest ja tippige järgmine käsk: – aidata view Abi menüü. — Nios V Utiliidid Tööriistad — File Vormingu teisendamise tööriistad — muud utiliidid

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 43

3. Nios V protsessori tarkvarasüsteemi disain 726952 | 2025.07.16

Tabel 25. GUI-tööriistade ja käsurea tööriistade ülesannete kokkuvõte

Ülesanne

GUI tööriist

Käsurea tööriist

BSP loomine

Nios V BSP toimetaja

· Quartus Prime Pro Editioni tarkvaras: niosv-bsp -c -s=<.qsys file> -t= [VALIKUD] seaded.bsp
· Quartus Prime Standard Editioni tarkvaras: niosv-bsp -c -s=<.sopcinfo file> -t= [VALIKUD] seaded.bsp

BSP genereerimine olemasoleva .bsp-faili abil file
BSP uuendamine

Nios V BSP toimetaja Nios V BSP toimetaja

niosv-bsp -g [VALIKUD] seaded.bsp niosv-bsp -u [VALIKUD] seaded.bsp

BSP uurimine

Nios V BSP toimetaja

niosv-bsp-q-E= [VALIKUD] seaded.bsp

Rakenduse loomine

–

niosv-app -a= -b= -s= files kataloog> [VALIKUD]

Kasutajateegi loomine

–

niosv-app -l= -s= files kataloog> -p= [VALIKUD]

Rakenduse muutmine Kasutajateegi muutmine Rakenduse loomine

RiscFree IDE Altera FPGA-dele
RiscFree IDE Altera FPGA-dele
RiscFree IDE Altera FPGA-dele

Mistahes käsurea lähtekoodi redaktor
Mistahes käsurea lähtekoodi redaktor
· tegema · cmekkima

Kasutajateegi loomine

RiscFree IDE Altera FPGA-dele

· tegema · cmekkima

Rakenduse ELF allalaadimine
.elf-faili teisendamine file

RiscFree IDE Altera FPGA-dele
–

niosv-allalaadimine
· elf2flash · elf2hex

Seotud teave
Ashling RiscFree integreeritud arenduskeskkond (IDE) Altera FPGA-dele – kasutusjuhend

3.2.1. Nios V protsessoriplaadi tugipaketi redaktor
Nios V protsessori BSP redaktorit saab kasutada järgmiste toimingute tegemiseks: · Nios V protsessori BSP projekti loomine või muutmine · Sätete, linkeri piirkondade ja sektsioonide kaardistuste muutmine · Tarkvarapakettide ja seadmedraiverite valimine.
BSP redaktori võimaluste hulka kuuluvad niosv-bsp utiliitide võimalused. Kõiki BSP redaktoris loodud projekte saab luua ka käsurea utiliitide abil.

Nios® V manusprotsessori disaini käsiraamat 44

Saada tagasisidet

3. Nios V protsessori tarkvarasüsteemi disain 726952 | 2025.07.16

Märkus.

Quartus Prime Standard Editioni tarkvara kohta vaadake BSP Editori graafilise kasutajaliidese käivitamise samme dokumendist AN 980: Nios V protsessor Quartus Prime tarkvara tugi.

BSP redaktori käivitamiseks toimige järgmiselt. 1. Avage Platform Designer ja navigeerige jaotisse File menüü.
a. Olemasoleva BSP-sätte avamiseks file, klõpsake nuppu Ava… b. Uue BSP loomiseks klõpsake nuppu Uus BSP… 2. Valige vahekaart BSP redaktor ja sisestage vajalikud andmed.

Joonis 27. BSP redaktori käivitamine

Seotud teave AN 980: Nios V protsessor Quartus Prime tarkvara tugi
3.2.2. RiscFree IDE Altera FPGA-dele
Altera FPGA-de RiscFree IDE on Eclipse'il põhinev IDE Nios V protsessorile. Altera soovitab teil Nios V protsessori tarkvara selles IDE-s arendada järgmistel põhjustel: · Funktsioonid on välja töötatud ja kontrollitud Nios V-ga ühilduvaks.
protsessori ehitusvoog. · Varustatud kõigi vajalike tööriistakettide ja tugitööriistadega, mis võimaldavad teil
Nios V protsessori arenduse hõlpsaks alustamiseks.
Seotud teave Ashling RiscFree integreeritud arenduskeskkond (IDE) Altera FPGA-dele Kasutusjuhend
3.2.3. Nios V utiliidid
Nios V programme saab luua, muuta ja ehitada käsurealt sisestatud või skripti manustatud käskudega. Selles jaotises kirjeldatud Nios V käsurea tööriistad asuvad /niosv/bin kataloog.

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 45

3. Nios V protsessori tarkvarasüsteemi disain 726952 | 2025.07.16

Tabel 26. Nios V utiliidid

Käsurea tööriistad

Kokkuvõte

niosv-rakendus niosv-bsp niosv-allalaadimine niosv-shell niosv-stack-report

Rakendusprojekti genereerimiseks ja konfigureerimiseks.
BSP sätete loomiseks või värskendamiseks file ja looge BSP files. ELF-i allalaadimiseks file Nios® V protsessorile.
Nios V käsukesta avamiseks. Rakenduse .elf-faili pinu või kuhja jaoks saadaoleva vaba mäluruumi teavitamiseks.

3.2.4. File Vormingu teisendamise tööriistad

File Andmete edastamisel ühest utiliidist teise on mõnikord vajalik vormingu teisendamine. file vormingu teisendamise tööriistad on olemas
tarkvara installikataloog>/niosv/bin kataloog.

Tabel 27. File Vormingu teisendamise tööriistad

Käsurea tööriistad elf2flash elf2hex

Kokkuvõte .elf-faili tõlkimiseks file välkmälu programmeerimiseks .srec-vormingusse. .elf-faili teisendamiseks file mälu initsialiseerimiseks .hex-vormingusse.

3.2.5. Muud utiliidid

Nios V protsessoril põhineva süsteemi loomisel võite vajada järgmisi käsurea tööriistu. Need käsurea tööriistad pakub Intel kas /quartus/bin või hangitud saidilt
avatud lähtekoodiga tööriistad.

Tabel 28. Muud käsurea tööriistad

Käsurea tööriistad

Tüüp

Kokkuvõte

juart-terminal

Inteli pakutav

Standardväljundi ja standardväljundi jälgimiseks ning sisendi edastamiseks Nios® V protsessorile
alamsüsteem standarddini kaudu. See tööriist kehtib ainult J jaoksTAG UART IP, kui see on ühendatud Nios® V protsessoriga.

openocd

Inteli pakutav OpenOCD käivitamiseks.

openocd-cfg-gen

Inteli pakutav · OpenOCD konfiguratsiooni genereerimiseks file. · J kuvamiseksTAG keti seadme indeks.

Nios® V manusprotsessori disaini käsiraamat 46

Saada tagasisidet

726952 | 2025.07.16 Saada tagasisidet
4. Nios V protsessori seadistamine ja käivitamislahendused
Nios V protsessorit saab konfigureerida tarkvara käivitamiseks ja käivitamiseks erinevatest mälupesadest. Käivitusmäluks on Quad Serial Peripheral Interface (QSPI) välkmälu, On-Chip Memory (OCRAM) või Tightly Coupled Memory (TCM).
Seotud teave · Käivituspäästiku tingimused leheküljel 193 · Käivituspäästikud
Lisateavet sisselülitusnuppude kohta.
4.1. Sissejuhatus
Nios V protsessor toetab kahte tüüpi käivitusprotsesse: · Kohapõhine käivitamine (XIP) funktsiooni alt_load() abil · Programmi kopeerimine muutmälusse käivituskoopia abil. Nios V manussüsteemide programmide arendus põhineb riistvaralisel abstraktsioonikihil (HAL). HAL pakub väikest käivituslaadurit (tuntud ka kui käivituskoopia), mis kopeerib käivitusajal käivitusmälust asjakohased linkeri sektsioonid nende käitusaja asukohta. Programmi ja andmemälu käitusaja asukohti saab määrata, muutes Board Support Package (BSP) redaktori sätteid. See jaotis kirjeldab: · Nios V protsessori käivituskoopiat, mis käivitab teie Nios V protsessorisüsteemi vastavalt
Käivitusmälu valik · Nios V protsessori käivitusvalikud ja üldine töövoog · Nios V programmeerimislahendused valitud käivitusmälu jaoks
4.2. Rakenduste linkimine
Nios V protsessori projekti genereerimisel genereerib BSP redaktor kaks linkeriga seotud files: · linker.x: Linkeri käsk file et loodud rakenduse makefile kasutab
.elf binaarfaili loomiseks file. · linker.h: Sisaldab teavet linkeri mälu paigutuse kohta. Kõik BSP-projektis tehtud linkeri sätete muudatused mõjutavad nende kahe linkeri sisu. files. Iga Nios V protsessori rakendus sisaldab järgmisi linkerisektsioone:
© Altera Corporation. Altera, Altera logo, „a“ logo ja muud Altera kaubamärgid on Altera Corporationi kaubamärgid. Altera jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ette teatamata muudatusi. Altera ei vastuta ega ole kohustatud tulenevalt siin kirjeldatud teabe, toote või teenuse rakendamisest või kasutamisest, välja arvatud juhul, kui Altera on sellega kirjalikult selgesõnaliselt nõustunud. Altera klientidel soovitatakse enne avaldatud teabele tuginemist ja toodete või teenuste tellimist hankida seadme spetsifikatsioonide uusim versioon. *Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.

4. Nios V protsessori seadistamise ja käivitamise lahendused 726952 | 2025.07.16

Tabel 29. Linkeri sektsioonid

.tekst

Linkeri sektsioonid

.rodata

.rwdata

.bss

.hunnik

.stack

Kirjeldused Täitmiskood. Kõik programmi täitmisel kasutatavad kirjutuskaitstud andmed. Salvestab programmi täitmisel kasutatavaid lugemis- ja kirjutamisandmeid. Sisaldab initsialiseerimata staatilisi andmeid. Sisaldab dünaamiliselt eraldatud mälu. Salvestab funktsioonikutse parameetreid ja muid ajutisi andmeid.

Saate .elf-failile lisada täiendavaid linkerisektsioone. file kohandatud koodi ja andmete hoidmiseks. Need linkerisektsioonid paigutatakse nimetatud mälupiirkondadesse, mis on määratletud vastavaks füüsilistele mäluseadmetele ja aadressidele. Vaikimisi genereerib BSP Editor need linkerisektsioonid automaatselt. Siiski saate linkerisektsioone konkreetse rakenduse jaoks juhtida.

4.2.1. Ühendav käitumine
See jaotis kirjeldab BSP redaktori vaikesätete linkimise käitumist ja seda, kuidas seda hallata.

4.2.1.1. Vaikimisi BSP linkimine
BSP konfigureerimise ajal teevad tööriistad automaatselt järgmised toimingud:
1. Mälupiirkondade nimede määramine: määrake igale süsteemimäluseadmele nimi ja lisage iga nimi linkerile. file mälupiirkonnana.
2. Leia suurim mälu: tuvasta linkeris suurim lugemis- ja kirjutamismälu piirkond file.
3. Linkeri sektsioonide määramine: asetage eelmises etapis tuvastatud mälupiirkonda vaikimisi linkeri sektsioonid (.text, .rodata, .rwdata, .bss, .heap ja .stack).
4. Kirjutage files: Kirjuta linker.x ja linker.h failid files.
Tavaliselt töötab linkeri sektsiooni eraldamise skeem tarkvaraarendusprotsessi ajal, kuna rakenduse toimimine on garanteeritud, kui mälu on piisavalt suur.
Vaikimisi linkimise käitumise reeglid sisalduvad Altera loodud Tcl-skriptides bsp-set-defaults.tcl ja bsp-linker-utils.tcl, mis asuvad failis /niosv/scripts/bsp-defaults kataloog. Käsk niosv-bsp käivitab need skriptid. Ärge muutke neid skripte otse.

Nios® V manusprotsessori disaini käsiraamat 48

Saada tagasisidet

4. Nios V protsessori seadistamise ja käivitamise lahendused 726952 | 2025.07.16

4.2.1.2. Konfigureeritav BSP linkimine
Vaikimisi linkimise käitumist saate hallata BSP redaktori vahekaardil Linker skript. Linker skripti saate muuta järgmiste meetoditega: · Mälupiirkonna lisamine: Mälupiirkonna nime seob füüsilise mäluseadmega. · Sektsiooni kaardistamise lisamine: Sektsiooni nime seob mälupiirkonnaga. BSP
Redaktor võimaldab teil view mälukaart enne ja pärast muudatuste tegemist.

4.3. Nios V protsessori käivitamismeetodid

Nios V protsessori käivitamiseks Altera FPGA seadmetes on mitu meetodit. Nios V protsessori käivitamise meetodid varieeruvad sõltuvalt välkmälu valikust ja seadmeperekonnast.

Tabel 30. Toetatud välkmälud vastavate käivitusvalikutega

Toetatud käivitusmälud

Seade

Kiibile paigaldatud välkmälu (sisemise konfiguratsiooni jaoks)

Maksimaalselt 10 seadet (kiibile sisseehitatud välkmäluga IP)

Üldotstarbeline QSPI Flash (ainult kasutajaandmete jaoks)

Kõik toetatud FPGA-seadmed (koos üldise jadapordi välkliidesega FPGA IP)

Konfiguratsioon QSPI Flash (aktiivse jadapordi konfiguratsiooni jaoks)

Juhtimisplokkidel põhinev
seadmed (koos üldise
Jadamälu liides Intel FPGA IP(2)

Nios V protsessori käivitamismeetodid

Rakenduse käitusaja asukoht

Alglaadimiskoopiamasin

Nios V protsessori rakendus käivitatakse kohapeal kiibil olevast välkmälust

Kiibile integreeritud välkmälu (XIP) + OCRAM/väline RAM (kirjutatavate andmesektsioonide jaoks)

alt_load() funktsioon

Nios V protsessori rakendus kopeeriti kiibil olevast välkmälust muutmälusse alglaadimiskoopia abil

OCRAM/väline RAM

Bootloaderi taaskasutamine GSFI kaudu

Nios V protsessori rakendus käivitatakse kohapeal üldotstarbelisest QSPI välkmälust

Üldotstarbeline QSPI välkmälu (XIP) + OCRAM/väline RAM (kirjutatavate andmesektsioonide jaoks)

alt_load() funktsioon

Nios V protsessori rakendus kopeeriti üldotstarbelisest QSPI välkmälust muutmälusse alglaadimiskoopia abil

OCRAM/väline RAM

Alglaadur GSFI kaudu

Nios V protsessori rakendus käivitatakse kohapeal konfiguratsiooni QSPI välkmälust

Konfiguratsioon QSPI välkmälu (XIP) + OCRAM/väline RAM (kirjutatavate andmesektsioonide jaoks)

alt_load() funktsioon

Nios V protsessori rakendus kopeeriti konfiguratsiooni QSPI välkmälust muutmälusse alglaadimiskoopia abil

OCRAM/ välise RAM-i alglaadur GSFI kaudu (jätkub)

(2) Seadmete loendi leiate dokumendist AN 980: Nios V protsessori Quartus Prime tarkvaratugi.

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 49

4. Nios V protsessori seadistamise ja käivitamise lahendused 726952 | 2025.07.16

Toetatud käivitusmälud
Kiibil olev mälu (OCRAM) Tihedalt seotud mälu (TCM)

Seade
SDM-põhised seadmed (koos postkasti kliendi Intel FPGA IP-ga). (2)
Kõik toetatud Altera FPGA seadmed (2)
Kõik toetatud Altera FPGA seadmed(2)

Nios V protsessori käivitamismeetodid
Nios V protsessori rakendus kopeeriti konfiguratsiooni QSPI välkmälust muutmälusse alglaadimiskoopia abil
Nios V protsessori rakendus, mis käivitatakse kohapeal OCRAM-ist
Nios V protsessori rakenduse kohapealne käivitamine TCM-ist

Rakenduse käitusaja asukoht

Alglaadimiskoopiamasin

OCRAM/ välise RAM-i alglaadur SDM-i kaudu

OCRAM

alt_load() funktsioon

Juhiste TCM (XIP) puudumine + andmete TCM (kirjutatavate andmesektsioonide jaoks)

Joonis 28. Nios V protsessori käivitusvoog

Lähtesta

Protsessor hüppab lähtestamisvektorisse (käivituskoodi algus)

Rakenduskoodi saab kopeerida teise mälupesasse (sõltuvalt käivitusvalikutest)
Käivituskood initsialiseerib protsessori

Sõltuvalt käivitusvalikutest võib käivituskood kopeerida andmete/koodi algväärtused teise mäluruumi (alt_load).
Käivituskood initsialiseerib rakenduskoodi ja andmemälu
Käivituskood initsialiseerib kõik süsteemi välisseadmed HAL-draiveritega (alt_main)
Sissepääs peamenüüsse
Seotud teave · Altera FPGA IP üldise jadapordi välkliidese kasutusjuhend
Nios® V manusprotsessori disaini käsiraamat 50

Saada tagasisidet

4. Nios V protsessori seadistamise ja käivitamise lahendused 726952 | 2025.07.16
· Postkasti kliendi Altera FPGA IP kasutusjuhend · AN 980: Nios V protsessor Quartus Prime tarkvara tugi
4.4. Sissejuhatus Nios V protsessori käivitusmeetoditesse
Nios V protsessorisüsteemide puhul tuleb tarkvarakujutised süsteemimälus konfigureerida enne, kui protsessor saab rakendusprogrammi käivitama hakata. Vaikimisi linkeri jaotiste kohta leiate teavet jaotisest Linkeri jaotised.
BSP-redaktor genereerib linkeriskripti, mis täidab järgmisi funktsioone: · Tagab, et protsessori tarkvara on lingitud vastavalt linkerisätetele
BSP redaktorist ja määrab tarkvara asukoha mälus. · Positsioneerib protsessori koodipiirkonna mälukomponendis vastavalt
määratud mälukomponendid.
Järgmises osas kirjeldatakse lühidalt saadaolevaid Nios V protsessori käivitamismeetodeid.
4.4.1. Nios V protsessori rakenduse kohapealne käivitamine alglaadimismälust
Altera disainis välkmälu kontrollerid nii, et Nios V protsessor saaks süsteemi lähtestamisel koheselt juurde pääseda alglaadimisvälkmälu aadressiruumile, ilma et oleks vaja mälukontrollerit või mäluseadmeid initsialiseerida. See võimaldab Nios V protsessoril käivitada alglaadimisseadmetes salvestatud rakenduskoodi otse ilma alglaadimiskoopiat kasutamata koodi kopeerimiseks teist tüüpi mälule. Välkmälu kontrollerid on: · Kiibile salvestatud välkmälu IP-aadressiga (ainult MAX® 10 seadmes) · Üldotstarbeline QSPI-välkmälu üldise jadapordiga välkmälu liidese IP-aadressiga · Konfiguratsiooni QSPI-välkmälu üldise jadapordiga välkmälu liidese IP-aadressiga (välja arvatud MAX 10
seadmed)
Kui Nios V protsessori rakendus käivitub kohapeal alglaadimismälust, täidab BSP redaktor järgmisi funktsioone: · Määrab .text linkeri sektsioonid alglaadimismälu piirkonnaks. · Määrab .bss, .rodata, .rwdata, .stack ja .heap linkeri sektsioonid RAM-iks.
mälupiirkond. Süsteemi lähtestamisel andmesektsioonide (.rodata, .rwdata,, .exceptions) muutmälusse kopeerimiseks peate BSP sätetes lubama funktsiooni alt_load(). Koodiosa (.text) jääb alglaadimise välkmälu piirkonda.
Seotud teave · Altera FPGA IP üldise jadapordi välkmälu liidese kasutusjuhend · Altera MAX 10 kasutaja välkmälu kasutusjuhend
4.4.1.1. alt_load()
Saate alt_load() funktsiooni HAL-koodis lubada BSP redaktori abil.
Kohapeal käivitamise voos kasutamisel täidab funktsioon alt_load() järgmisi ülesandeid:

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 51

4. Nios V protsessori seadistamise ja käivitamise lahendused 726952 | 2025.07.16

· Töötab mini-käivituskopeerijana, mis kopeerib mälusektsioonid RAM-i vastavalt BSP sätetele.
· Kopeerib andmeosad (.rodata, .rwdata, .exceptions) muutmällu, kuid mitte koodiosi (.text). Koodiosa (.text) on kirjutuskaitstud osa ja jääb käivitusvälkmälu piirkonda. See jaotamine aitab minimeerida muutmällu kasutamist, kuid võib piirata koodi käivitamise jõudlust, kuna välkmälule juurdepääs on aeglasem kui kiibil olevale muutmällu juurdepääs.

Järgmises tabelis on loetletud BSP redaktori sätted ja funktsioonid.

Tabel 31. BSP redaktori seaded
BSP redaktori säte hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Funktsioon Lubab funktsiooni alt_load(). alt_load() kopeerib .rodata sektsiooni muutmällu. alt_load() kopeerib .rwdata sektsiooni muutmällu. alt_load() kopeerib .exceptions sektsiooni muutmällu.

4.4.2. Nios V protsessori rakenduse kopeerimine alglaadimismälust muutmälusse alglaadimiskoopia abil
Nios V protsessor ja HAL sisaldavad alglaadimiskopeerijat, mis pakub piisavat funktsionaalsust enamiku Nios V protsessori rakenduste jaoks ja on mugav rakendada Nios V tarkvaraarendusvooga.
Kui rakendus kasutab käivituskopeerijat, määrab see kõik linkeri sektsioonid (.text, .heap, .rwdata, .rodata, .bss, .stack) sisemisele või välisele RAM-ile. Käivituskopeerija kasutamine Nios V protsessori rakenduse kopeerimiseks käivitusmälust sisemisse või välisesse RAM-i käivitamiseks aitab parandada täitmisjõudlust.
Selle käivitusvaliku puhul alustab Nios V protsessor süsteemi lähtestamisel käivituskopeerimistarkvara käivitamist. Tarkvara kopeerib rakenduse käivitusmälust sisemisse või välisesse RAM-i. Kui protsess on lõppenud, annab Nios V protsessor programmi juhtimise rakendusele üle.

Märkus.

Kui alglaadimiskoopiamasin on välkmälus, siis ei ole vaja funktsiooni alt_load() kutsuda, sest mõlemad täidavad sama eesmärki.

4.4.2.1. Nios V protsessori alglaadur üldise jadamälukaardi liidese kaudu
GSFI kaudu käivitatav laadur on Nios V protsessori käivitatav kopeerija, mis toetab QSPI välkmälu juhtplokkidel põhinevates seadmetes. GSFI kaudu käivitataval laaduril on järgmised funktsioonid:
· Leiab tarkvararakenduse püsimälust.
· Pakib tarkvararakenduse kujutise lahti ja kopeerib selle muutmällu.
· Pärast kopeerimise lõpetamist lülitab protsessori täitmise automaatselt RAM-is olevale rakenduskoodile.

Nios® V manusprotsessori disaini käsiraamat 52

Saada tagasisidet

4. Nios V protsessori seadistamise ja käivitamise lahendused 726952 | 2025.07.16

Käivituskujutis asub kohe pärast käivituskoopiaprogrammi. Peate veenduma, et Nios V protsessori lähtestamise nihe osutab käivituskoopiaprogrammi algusesse. Joonis: QSPI välkmälu mälukaart alglaaduriga GSFI kaudu. QSPI välkmälu mälukaart alglaaduriga GSFI kaudu näitab QSPI välkmälu mälu kaarti käivituskoopiaprogrammi kasutamisel. See mälukaart eeldab, et välkmälu salvestab FPGA kujutist ja rakendustarkvara.

Tabel 32. Nios V protsessori tuuma alglaadur GSFI kaudu

Nios V protsessori tuum
Nios V/m protsessor

Alglaadur GSFI kaudu File Asukoht
/niosv/components/bootloader/niosv_m_bootloader.srec

Nios V/g protsessor

/niosv/components/bootloader/ niosv_g_bootloader.srec

Joonis 29. QSPI välkmälu mälukaart alglaaduriga GSFI kaudu

Kliendi andmed (*.hex)

Rakenduse kood

Märkus.

Lähtesta vektori nihe

Alglaadimiskoopiamasin

0x01E00000

FPGA-pilt (*.sof)

0x00000000

1. Mälukaardi alguses on FPGA-kujutis, millele järgnevad teie andmed, mis koosnevad alglaadimiskoopiast ja rakenduskoodist.
2. Peate Platform Designeris määrama Nios V protsessori lähtestamise nihke ja suunama selle alglaadimiskoopia käivitamise peale.
3. FPGA-pildi suurus pole teada. Täpse suuruse saate teada alles pärast Quartus Prime'i projekti kompileerimist. Peate määrama Altera FPGA-pildi suurusele ülempiiri. NäiteksampNäiteks kui FPGA-pildi suurus on hinnanguliselt väiksem kui 0x01E00000, määrake Platform Designeris lähtestamise nihke väärtuseks 0x01E00000, mis on ka alglaadimiskopeerija alguspunkt.
4. Hea disainitava seisneb lähtestusvektori nihke määramises välkmälu sektori piirile, et tagada FPGA-pildi osalise kustutamise vältimine tarkvararakenduse värskendamise korral.

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 53

4. Nios V protsessori seadistamise ja käivitamise lahendused 726952 | 2025.07.16

4.4.2.2. Nios V protsessori alglaadur turvalise seadmehalduri kaudu
Bootloader Secure Device Manageri (SDM) kaudu on HAL-rakenduskood, mis kasutab protsessori käivitamiseks Mailbox Client Altera FPGA IP HAL-draiverit. Altera soovitab seda bootloaderrakendust, kui Nios V protsessori käivitamiseks kasutatakse SDM-põhistes seadmetes konfiguratsiooni QSPI-välkmälu.
Süsteemi lähtestamisel käivitab Nios V protsessor esmalt Bootloaderi SDM-i kaudu pisikesest kiibil olevast mälust ja käivitab Bootloaderi SDM-i kaudu, et suhelda konfiguratsiooni QSPI välkmäluga, kasutades Mailbox Client IP-aadressi.
SDM-i kaudu käivitatav laadur täidab järgmisi ülesandeid: · Leidub Nios V tarkvara konfiguratsiooni QSPI välkmälust. · Kopeerib Nios V tarkvara kiibisisesesse RAM-i või välisesse RAM-i. · Lülitab protsessori täitmise Nios V tarkvarale kiibisiseses RAM-is või
väline RAM.
Kui protsess on lõpule viidud, annab alglaadur SDM-i kaudu programmi juhtimise üle kasutajarakendusele. Altera soovitab mälu korraldust, nagu on kirjeldatud jaotises Mälu korraldus alglaaduri jaoks SDM-i kaudu.
Joonis 30. SDM-i protsessivoo kaudu käivitatav laadur

Seadistamine

Välklamp

Nios V tarkvara

SDM

SDM-põhine FPGA-seade

Postkasti kliendi IP

FPGA loogika Nios V

4 välist muutmälu
Nios V tarkvara

Kiibile 4

EMIF

RAM

Kiibisisene mälu

Nios V

Tarkvara

Alglaadur SDM-i kaudu

1. Nios V protsessor käivitab alglaaduri SDM-i kaudu kiibile integreeritud mälust.
2. SDM-i kaudu suhtleb alglaadur konfiguratsioonimälupulgaga ja leiab Nios V tarkvara.
3. SDM-i kaudu käivitatav laadur kopeerib Nios V tarkvara konfiguratsioonimälust kiibile integreeritud RAM-i / välisesse RAM-i.
4. SDM-i kaudu käivitatav laadur lülitab Nios V protsessori täitmise kiibil olevas RAM-is / välises RAM-is olevale Nios V tarkvarale.

4.4.3. Nios V protsessori rakenduse kohapealne käivitamine OCRAM-ist
Selle meetodi puhul määratakse Nios V protsessori lähtestamisaadress kiibil oleva mälu (OCRAM) baasaadressiks. Rakenduse binaarfail (.hex) file laaditakse OCRAM-i FPGA konfigureerimisel pärast riistvaralise disaini kompileerimist Quartus Prime'i tarkvaras. Kui Nios V protsessor lähtestatakse, hakkab rakendus töötama ja hargneb sisenemispunkti.

Nios® V manusprotsessori disaini käsiraamat 54

Saada tagasisidet

4. Nios V protsessori seadistamise ja käivitamise lahendused 726952 | 2025.07.16

Märkus.

· OCRAM-ist kohapeal käivitamine ei vaja alglaadimiskoopiat, kuna Nios V protsessori rakendus on süsteemi lähtestamisel juba olemas.
· Altera soovitab selle käivitusmeetodi jaoks lubada alt_load() funktsiooni, et manussüsteemi tarkvara käituks lähtestamisel identselt ilma FPGA-seadme kuvandit ümber konfigureerimata.
· Süsteemi lähtestamisel .rwdata jaotise kopeerimiseks peate BSP seadetes lubama funktsiooni alt_load(). Selle meetodi puhul salvestatakse initsialiseeritud muutujate algväärtused vastavatest muutujatest eraldi, et vältida programmi käivitamisel ülekirjutamist.

4.4.4. Nios V protsessori rakenduse kohapealne käivitamine TCM-ist
Kohapeal käivitamise meetod määrab Nios V protsessori lähtestamisaadressi tihedalt seotud mälu (TCM) baasaadressile. Rakenduse binaarfail (.hex) file laaditakse TCM-i FPGA konfigureerimisel pärast riistvaralise disaini kompileerimist Quartus Prime tarkvaras. Kui Nios V protsessor lähtestatakse, hakkab rakendus käivituma ja hargneb sisenemispunkti.

Märkus.

TCM-i kohapeal käivitamine ei vaja alglaadimiskoopiat, kuna Nios V protsessori rakendus on süsteemi lähtestamisel juba paigas.

4.5. Nios V protsessori käivitamine sisseehitatud välkmälust (UFM)

Nios V protsessori käivitamine ja tarkvara käivitamine kiibil olevast välkmälust (UFM) on saadaval MAX 10 FPGA seadmetes. Nios V protsessor toetab sisemise konfiguratsioonirežiimi all kiibil olevat välkmälu kasutades järgmisi kahte käivitusvalikut:
· Nios V protsessori rakendus käivitub kohapeal kiibil olevast välkmälust.
· Nios V protsessori rakendus kopeeritakse kiibil olevast välkmälust muutmälusse (RAM), kasutades alglaadimiskoopiat.

Tabel 33. Toetatud välkmälud koos vastavate käivitusvalikutega

Toetatud käivitusmälud

Nios V käivitamismeetodid

Rakenduse käitusaja asukoht

Alglaadimiskoopiamasin

Ainult MAX 10 seadet (OnChip Flash IP-ga)

Nios V protsessori rakendus käivitatakse kohapeal kiibil olevast välkmälust
Nios V protsessori rakendus kopeeriti kiibil olevast välkmälust muutmälusse alglaadimiskoopia abil

Kiibile integreeritud välkmälu (XIP) + OCRAM/väline RAM (kirjutatavate andmesektsioonide jaoks)

alt_load() funktsioon

OCRAM/ väline RAM

Bootloaderi taaskasutamine GSFI kaudu

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 55

4. Nios V protsessori seadistamise ja käivitamise lahendused 726952 | 2025.07.16

Joonis 31.

Kujundus, seadistamine ja käivitamisvoog
Kujundus · Loo oma Nios V protsessoril põhinev projekt Platform Designeri abil. · Veendu, et süsteemi kujunduses on olemas väline RAM või kiibil olev RAM.

FPGA seadistamine ja kompileerimine
· Määrake Platform Designeris ja Quartus Prime'i tarkvaras On-chip Flash IP jaoks sama sisemine konfiguratsioonirežiim. · Määrake Nios V protsessori lähtestamisagendiks On-chip Flash. · Valige eelistatud UFM-i initsialiseerimismeetod. · Genereerige oma disain Platform Designeris. · Kompileerige oma projekt Quartus Prime'i tarkvaras.

Kasutajarakenduse BSP projekt · Loo Nios V protsessori HAL BSP .sopcinfo põhjal file Loodud Platform Designeri poolt. · Redigeeri Nios V protsessori BSP sätteid ja linkeriskripti BSP redaktoris. · Genereeri BSP-projekt.
Kasutajarakenduse APP projekt · Arenda Nios V protsessori rakenduse koodi. · Kompileeri Nios V protsessori rakendus ja genereeri Nios V protsessori rakendus (.hex) file· Kompileeri oma projekt uuesti Quartus Prime tarkvaras, kui oled Intel FPGA On-Chip Flash IP-s märkinud valiku „Initialize memory content” (Mälu sisu initsialiseerimine).

Programmeerimine Files teisendamine, allalaadimine ja käivitamine · Kiibile installitud välkmälu .pof-faili genereerimine file Convert Programming'i kasutamine Filefunktsioon Quartus Prime tarkvaras.
· Programmeeri .pof-fail file oma MAX 10 seadmesse. · Lülitage riistvara uuesti sisse ja välja.
4.5.1. MAX 10 FPGA kiibil oleva välkmälu kirjeldus
MAX 10 FPGA-seadmetel on kiibil olev välkmälu, mis on jagatud kaheks osaks: · Konfiguratsioonivälkmälu (CFM) – salvestab riistvara konfiguratsiooniandmeid
MAX 10 FPGA-d. · Kasutaja välkmälu (UFM) – salvestab kasutajaandmeid või tarkvararakendusi.
MAX 10 seadme UFM-arhitektuur on pehmete ja kõvade IP-de kombinatsioon. UFM-ile pääseb ligi ainult Quartus Prime tarkvara kiibil oleva Flash IP Core'i kaudu.
Kiibil olev välkmälu IP-tuum toetab järgmisi funktsioone: · Lugemis- või kirjutamisjuurdepääs UFM- ja CFM-sektoritele (kui see on Platform Designeris lubatud)
kasutades Avaloni MM-i andmete ja juhtimise alamliidest. · Toetab lehekülje kustutamist, sektori kustutamist ja sektori kirjutamist. · UFM-i lugemis-/kirjutamispöörduste simulatsioonimudel, mis kasutab erinevaid EDA simulatsioonitööriistu.

Nios® V manusprotsessori disaini käsiraamat 56

Saada tagasisidet

4. Nios V protsessori seadistamise ja käivitamise lahendused 726952 | 2025.07.16

Tabel 34. Kiibil olevad välklambi piirkonnad MAX 10 FPGA seadmetes

Välgupiirkonnad

Funktsionaalsus

Konfiguratsioonivälkmälu (sektorid CFM0-2)

FPGA konfiguratsioon file ladustamine

Kasutaja välkmälu (sektorid UFM0-1)

Nios V protsessori rakendus ja kasutajaandmed

MAX 10 FPGA seadmed toetavad mitut konfiguratsioonirežiimi ja mõned neist režiimidest võimaldavad CFM1 ja CFM2 kasutamist täiendava UFM-piirkonnana. Järgmises tabelis on näidatud FPGA konfiguratsioonipiltide salvestuskoht, mis põhineb MAX 10 FPGA konfiguratsioonirežiimidel.

Tabel 35. FPGA konfiguratsioonikujutiste salvestuskoht

Konfiguratsioonirežiim Kahekordselt tihendatud pildid

CFM2 tihendatud pilt 2

CFM1

CFM0 tihendatud pilt 1

Üks tihendamata pilt

Virtuaalne UFM

Pakkimata pilt

Üksik pakkimata pilt mälu initsialiseerimisega

Pakkimata pilt (eelinitsialiseeritud kiibimälu sisuga)

Üks tihendatud pilt mälu initsialiseerimisega Tihendatud pilt (eelinitsialiseeritud kiibimälu sisuga)

Üks tihendatud pilt

Virtuaalne UFM

Tihendatud pilt

MAX 10 FPGA-des välkmälule juurdepääsuks peate kasutama kiibil olevat välkmälu IP-tuuma. Saate kiibil oleva välkmälu IP-i luua ja ühendada Quartus Prime tarkvaraga. Nios V pehme südamikuga protsessor kasutab kiibil oleva välkmälu IP-ga suhtlemiseks Platform Designeri ühendusi.
Joonis 32. Ühendus kiibil oleva välkmälu IP ja Nios V protsessori vahel

Märkus.

Veenduge, et kiibil olev välkmälu csr-port oleks ühendatud Nios V protsessori data_manageriga, et protsessor saaks kirjutada ja kustutada.
Kiibil olev välkmälu IP-tuum pakub juurdepääsu viiele välkmälu sektorile – UFM0, UFM1, CFM0, CFM1 ja CFM2.
Oluline teave UFM- ja CFM-sektorite kohta: · CFM-sektorid on mõeldud konfiguratsiooniandmete (bitivoo) (*.pof) salvestamiseks.
Kasutajaandmeid saab salvestada UFM-sektoritesse ja need võivad olla peidetud, kui Platform Designeri tööriistas on valitud õiged sätted.
· Teatud seadmetel puudub UFM1 sektor. Iga MAX 10 FPGA seadme saadaolevate sektorite suuruse leiate tabelist: UFM ja CFM sektori suurus.

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 57

4. Nios V protsessori seadistamise ja käivitamise lahendused 726952 | 2025.07.16

· Saate CFM2 virtuaalse UFM-ina konfigureerida, valides konfiguratsioonirežiimiks Üksik tihendamata pilt.
· Saate CFM2 ja CFM1 konfigureerida virtuaalse UFM-ina, valides konfiguratsioonirežiimiks Üksik tihendamata pilt.
· Iga sektori suurus varieerub olenevalt valitud MAX 10 FPGA seadmest.

Tabel 36.

UFM ja CFM sektori suurus
Selles tabelis on loetletud UFM- ja CFM-massiivide mõõtmed.

Seade

Lehekülgi sektori kohta

UFM1 UFM0 CFM2 CFM1 CFM0

Lehe suurus (kbit)

Maksimaalne kasutaja
Välkmälu suurus (kbit) (3)

Konfiguratsioonimälu kogumaht (kbit)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

OCRAM-i suurus (kbit)
108 189 378 549 675 1260 1638

Seotud teave · MAX 10 FPGA konfiguratsiooni kasutusjuhend · Altera MAX 10 kasutaja välkmälu kasutusjuhend

4.5.2. Nios V protsessori rakenduse kohapealne käivitamine UFM-ist

UFM-i lahendus Execute-In-Place sobib Nios V protsessori rakenduste jaoks, mis vajavad piiratud kiibil olevat mälukasutust. Funktsioon alt_load() toimib mini-käivituskopeerijana, mis kopeerib andmesektsioonid (.rodata, .rwdata või .exceptions) käivitusmälust muutmälusse vastavalt BSP sätetele. Koodisektsiooni (.text)
mis on kirjutuskaitstud osa, jääb kiibil oleva MAX 10 välkmälu piirkonda. See seadistus minimeerib RAM-i kasutust, kuid võib piirata koodi käivitamise jõudlust, kuna juurdepääs välkmälule on aeglasem kui kiibil olevale RAM-ile.

Nios V protsessori rakendus on programmeeritud UFM sektorisse. Nios V protsessori lähtestamisvektor osutab UFM baasaadressile, et käivitada UFM-ist kood pärast süsteemi lähtestamist.

Kui kasutate rakenduse silumiseks lähtekoodi tasemel silurit, peate kasutama riistvaralist katkestuspunkti. Seda seetõttu, et UFM ei toeta suvalist mälupöördust, mis on pehme katkestuspunkti silumiseks vajalik.

Märkus.

MAX 10-s ei saa UFM-i kustutada ega kirjutada, kui teostate kohapeal käivitamist. Kui teil on vaja UFM-i kustutada või kirjutada, lülituge alglaadimiskopeerija lähenemisviisile.

(3) Maksimaalne võimalik väärtus, mis sõltub valitud konfiguratsioonirežiimist.

Nios® V manusprotsessori disaini käsiraamat 58

Saada tagasisidet

4. Nios V protsessori seadistamise ja käivitamise lahendused 726952 | 2025.07.16

Joonis 33. Nios V protsessori rakendus XIP UFM-ist

Maksimaalselt 10 seadet

.POF
Nios V riistvara .SOF
Nios V tarkvara .HEX

Quartuse programmeerija

Kiibil olev välk

CFM

Nios V riistvara

UFM

Nios V tarkvara

Sisemine konfiguratsioon

Kiibile sisseehitatud välkmälu IP

FPGA loogika
Nios V protsessor

Kiibile integreeritud RAM

Väline

RAM

EMIF

4.5.2.1. Riistvara disaini voog
Järgmises osas kirjeldatakse samm-sammult meetodit Nios V protsessori rakenduse jaoks käivitatava süsteemi loomiseks On-Chip Flashist. NäideampAllolev fail on ehitatud MAX 10 seadme abil.
IP-komponendi seaded
1. Looge oma Nios V protsessori projekt Quartus Prime'i ja Platform Designeri abil. 2. Veenduge, et teie platvormile on lisatud väline RAM või kiibil olev mälu (OCRAM).
Disaineri süsteem.

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 59

4. Nios V protsessori seadistamise ja käivitamise lahendused 726952 | 2025.07.16
Joonis 34. NäideampNios V käivitamiseks OnChip Flashilt (UFM) Platform Designeris olevad IP-ühendused

3. Kiibi välkmälu IP-parameetrite redaktoris määrake konfiguratsioonirežiimiks üks järgmistest vastavalt oma eelistustele: · Üksik tihendamata pilt · Üksik tihendatud pilt · Üksik tihendamata pilt mälu initsialiseerimisega · Üksik tihendatud pilt mälu initsialiseerimisega
Lisateavet kahekordselt tihendatud piltide kohta leiate MAX 10 FPGA konfiguratsiooni kasutusjuhendist – süsteemi kaugjuurdepääsuga uuendamine.

Märkus.

Peate määrama varjatud juurdepääsu igale CFM-piirkonnale kiibil oleva välkmälu IP-aadressi sees.

Joonis 35. Konfiguratsioonirežiimi valik kiibil oleva välkmälu parameetrite redaktoris

Kiibi välkmälu IP-seaded – UFM-i initsialiseerimine. Saate valida ühe järgmistest meetoditest vastavalt oma eelistustele:

Nios® V manusprotsessori disaini käsiraamat 60

Saada tagasisidet

4. Nios V protsessori seadistamise ja käivitamise lahendused 726952 | 2025.07.16

Märkus.

Järgmiste alapeatükkide (tarkvara disaini voog ja programmeerimine) sammud sõltuvad siin tehtud valikust.

· Meetod 1: UFM-andmete initsialiseerimine SOF-is kompileerimise ajal
Quartus Prime lisab UFM-i initsialiseerimisandmed SOF-i kompileerimise ajal. SOF-i uuesti kompileerimine on vajalik, kui UFM-i andmetes on muudatusi.
1. Märkige valikud „Välklambi sisu initsialiseerimine” ja „Luba mittevaikimisi initsialiseerimine”. file.

Joonis 36. Flashi sisu initsialiseerimine ja mittevaikimisi initsialiseerimise lubamine File

2. Määrake genereeritud .hex-faili tee file (käsuga elf2hex) kasutaja loodud heksadetsimaali või mif-i hulgast file.
Joonis 37. .hex-faili lisamine File Tee

· Meetod 2: UFM-andmete kombineerimine kompileeritud SOF-iga POF-i genereerimise ajal
UFM-andmed kombineeritakse kompileeritud SOF-iga programmeerimise teisendamisel. files. Te ei pea SOF-i uuesti kompileerima, isegi kui UFM-i andmed muutuvad. Arenduse ajal ei pea te SOF-i uuesti kompileerima. files rakenduse muudatuste jaoks. Alterare soovitab seda meetodit rakenduste arendajatele.
1. Tühjendage linnuke valiku „Initsialiseeri välkmälusisu” juurest.
Joonis 38. Flash-sisu initsialiseerimine mittevaikimisi initsialiseerimisega File

Nios V protsessori agendi sätete lähtestamine kohapealse täitmise meetodil
1. Nios V protsessori parameetrite redaktoris määrake lähtestusagendi väärtuseks kiibil olev välkmälu.
Joonis 39. Nios V protsessori parameetrite redaktori sätted, kui lähtestusagendiks on seatud sisseehitatud välkmälu

2. Kui kuvatakse dialoogiboks „Genereerimine“, klõpsake nuppu „Genereeri HDL“. 3. Määrake väljund file genereerimisvalikud ja klõpsake nuppu „Genereeri”.

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 61

4. Nios V protsessori seadistamise ja käivitamise lahendused 726952 | 2025.07.16
Quartus Prime Software Settings 1. In the Quartus Prime software, click Assignments Device Device and Pin
Options Configuration. Set the Configuration mode according to the setting in On-Chip Flash IP. Figure 40. Configuration Mode Selection in Quartus Prime Software

2. Seadme ja PIN-koodi valikute aknast väljumiseks klõpsake nuppu OK.
3. Seadme aknast väljumiseks klõpsake nuppu OK.
4. Click Processing Start Compilation to compile your project and generate the .sof file.

Märkus.

Kui Quartus Prime'i tarkvara ja Platform Designeri parameetriredaktori konfiguratsioonirežiimi säte on erinev, siis Quartus Prime'i projekt ebaõnnestub ja kuvatakse järgmine veateade.

Joonis 41.

Veateade erineva konfiguratsioonirežiimi seadistuse kohta Vea (14740): Aatomi „q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block” konfiguratsioonirežiim ei vasta projekti seadistusele. Värskendage ja genereerige uuesti Qsys-süsteem, et see vastaks projekti seadistusele.

Seotud teave MAX 10 FPGA konfiguratsiooni kasutusjuhend

4.5.2.2. Tarkvara disaini voog
See osa annab ülevaate Nios V protsessori tarkvaraprojekti genereerimise ja ehitamise skeemist. Sujuva ehitusprotsessi tagamiseks on soovitatav luua sarnane kataloogipuu ka oma kujundusprojektis. Järgnev tarkvara kujundamise skeem põhineb sellel kataloogipuul.
Tarkvaraprojekti kataloogipuu loomiseks toimige järgmiselt. 1. Looge oma disainiprojekti kaustas kaust nimega tarkvara. 2. Looge tarkvara kaustas kaks kausta nimega hal_app ja hal_bsp.
Joonis 42. Tarkvaraprojekti kataloogipuu

Nios® V manusprotsessori disaini käsiraamat 62

Saada tagasisidet

4. Nios V protsessori seadistamise ja käivitamise lahendused 726952 | 2025.07.16
Rakenduse BSP projekti loomine
BSP redaktori käivitamiseks toimige järgmiselt. 1. Sisestage Nios V käsukest. 2. Käivitage BSP redaktor käsuga niosv-bsp-editor. 3. Klõpsake BSP redaktoris File Uus BSP oma BSP-projekti alustamiseks. 4. Konfigureerige järgmised sätted:
· SOPC teave File nimi: esitage SOPCINFO file (.sopcinfo). · Protsessori nimi: Valige Nios V protsessor. · Operatsioonisüsteem: Valige Nios V protsessori operatsioonisüsteem. · Versioon: Jätke vaikesäteteks. · BSP sihtkataloog: Valige BSP projekti kataloogi tee. Saate
eelseadista see /software/hal_bsp, lubades valiku „Kasuta vaikesaidud“. · BSP seaded File nimi: Tippige BSP sätete nimi File. · Additional Tcl scripts: Provide a BSP Tcl script by enabling Enable Additional Tcl script. 5. Click OK.
Figure 43. Configure New BSP

Configuring the BSP Editor and Generating the BSP Project
You can define the processor’s exception vector either in On-Chip Memory (OCRAM) or On-Chip Flash based on your design preference. Setting the exception vector memory to OCRAM/External RAM is recommended to make the interrupt processing faster. 1. Go to Main Settings Advanced hal.linker. 2. If you select On-Chip Flash as exception vector,
a. Enable the following settings:

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 63

4. Nios V protsessori seadistamise ja käivitamise lahendused 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Figure 44. Advanced.hal.linker Settings

b. Click on the Linker Script tab in the BSP Editor. c. Set the .exceptions and .text regions in the Linker Section Name to
On-Chip Flash. d. Set the rest of the regions in the Linker Section Name list to the On-Chip
Memory (OCRAM) or external RAM.
Figure 45. Linker Region Settings (Exception Vector Memory: On-Chip Flash)

3. If you select OCRAM/External RAM as exception vector, a. Enable the following settings: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Figure 46. Linker Region Settings (Exception Vector Memory: OCRAM/External RAM)

b. Click on the Linker Script tab in the BSP Editor.
c. Set the.text regions in the Linker Section Name to On-Chip Flash.
d. Set the rest of the regions in the Linker Section Name list to the On-Chip Memory (OCRAM) or external RAM.

Nios® V manusprotsessori disaini käsiraamat 64

Saada tagasisidet

4. Nios V protsessori seadistamise ja käivitamise lahendused 726952 | 2025.07.16
Figure 47. Linker Region Settings (Exception Vector Memory: OCRAM)
4. Click Generate to generate the BSP project. Generating the User Application Project File 1. Navigate to the software/hal_app folder and create your application source
code. 2. Launch the Nios V Command Shell. 3. Execute the command below to generate the application CMakeLists.txt.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/<user application>
Building the User Application Project You can choose to build the user application project using Ashling RiscFree IDE for Altera FPGAs or through the command line interface (CLI). If you prefer using CLI, you can build the user application using the following command: cmake -G “Unix Makefiles” -B software/hal_app/build -S software/hal_app make -C software/hal_app/build
The application (.elf) file is created in software/hal_app/build folder. Generating the HEX File You must generate a .hex file from your application .elf file, so you can create a .pof file suitable for programming the devices. 1. Launch the Nios V Command Shell. 2. For Nios V processor application boot from On-Chip Flash, use the following
command line to convert the ELF to HEX for your application. This command creates the user application (onchip_flash.hex) file. elf2hex software/hal_app/build/<user_application>.elf -o onchip_flash.hex
-b <base address of On-Chip Flash UFM region> -w 8 -e <end address of On-Chip Flash UFM region> 3. Recompile the hardware design if you check Initialize memory content option in On-Chip Flash IP (Method 1). This is to include the software data (.HEX) in the SOF file.

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 65

4. Nios V protsessori seadistamise ja käivitamise lahendused 726952 | 2025.07.16
4.5.2.3. Programming 1. In Quartus Prime, click File Teisenda programmeerimine Files. 2. Under Output programming file, choose Programmer Object File (.pof) as Programming file type. 3. Set Mode to Internal Configuration.
Figure 48. Convert Programming File Seaded
4. Click Options/Boot info…, the MAX 10 Device Options window appears. 5. Based on the Initialize flash content settings in the On-chip Flash IP, perform
one of the following steps: · If Initialize flash content is checked (Method 1), the UFM initialization data
was included in the SOF duringQuartus Prime compilation. — Select Page_0 for UFM source: option. Click OK and proceed to the
next. Figure 49. Setting Page_0 for UFM Source if Initialize Flash Content is Checked

Nios® V manusprotsessori disaini käsiraamat 66

Saada tagasisidet

4. Nios V protsessori seadistamise ja käivitamise lahendused 726952 | 2025.07.16
· If Initialize flash content is not checked (Method 2), choose Load memory file for the UFM source option. Browse to the generated On-chip Flash HEX file (onchip_flash.hex) in the File path: and click OK. This step adds UFM data separately to the SOF file during the programming file teisendamine.
Figure 50. Setting Load Memory File for UFM Source if Initialize Flash Content is Not Checked

6. In the Convert Programming File dialog box, at the Input files to convert section, click Add File… and point to the generated Quartus Prime .sof file.
Figure 51. Input Files to Convert in Convert Programming Files for Single Image Mode

7. Click Generate to create the .pof file. 8. Program the .pof file into your MAX 10 device. 9. Power cycle your hardware.

4.5.3. Nios V Processor Application Copied from UFM to RAM using Boot Copier

Altera recommends this solution for MAX 10 FPGA Nios V processor system designs where multiple iterations of application software development and high system performance are required. The boot copier is located within the UFM at an offset that is the same address as the reset vector. The Nios V application is located next to the boot copier.

For this boot option, the Nios V processor starts executing the boot copier upon system reset to copy the application from the UFM sector to the OCRAM or external RAM. Once copying is complete, the Nios V processor transfers the program control over to the application.

Märkus.

The applied boot copier is the same as the Bootloader via GSFI.

Saada tagasisidet

Nios® V manusprotsessori disaini käsiraamat 67

4. Nios V protsessori seadistamise ja käivitamise lahendused 726952 | 2025.07.16

Figure 52. Nios V Application Copied from UFM to RAM using Boot Copier

Maksimaalselt 10 seadet

.POF
Nios V riistvara .SOF
Nios V tarkvara .HEX
Bootloader .SREC

Quartuse programmeerija

Väline RAM
Nios V tarkvara

Kiibil olev välk

CFM

Nios V Hardwa

Dokumendid / Ressursid

altera Nios V Embedded Processor [pdfKasutusjuhend
Nios V, Nios V-m, Nios V-g, Nios V-c, Nios V Embedded Processor, Nios V, Embedded Processor, Processor

Viited

Kasutusjuhend

altera Nios V Embedded Processor

Tehnilised andmed

Nios V Processor Hardware System Design

Nios V Processor Software System Design

Nios V Processor Configuration and Booting Solutions

Dokumendid / Ressursid

Viited

Jäta kommentaar

Tühista vastus