ຄູ່ມືຜູ້ໃຊ້ altera Nios V Embedded Processor

About the Nios® V Embedded Processor
1.1. Altera® FPGA ແລະ ໜ່ວຍປະມວນຜົນທີ່ຝັງໄວ້ແລ້ວview
ອຸປະກອນ Altera FPGA ສາມາດປະຕິບັດເຫດຜົນທີ່ເຮັດຫນ້າທີ່ເປັນ microprocessor ທີ່ສົມບູນໃນຂະນະທີ່ສະຫນອງທາງເລືອກຫຼາຍຢ່າງ.
ຄວາມແຕກຕ່າງທີ່ ສຳ ຄັນລະຫວ່າງ microprocessors ແຍກແລະ Altera FPGA ແມ່ນວ່າຜ້າ Altera FPGA ບໍ່ມີເຫດຜົນໃນເວລາທີ່ມັນເປີດ. ໂປເຊດເຊີ Nios® V ແມ່ນໂປເຊດເຊີຊັບສິນທາງປັນຍາອ່ອນ (IP) ໂດຍອີງໃສ່ຂໍ້ມູນສະເພາະ RISC-V. ກ່ອນທີ່ທ່ານຈະດໍາເນີນການຊອບແວໃນລະບົບ Nios V processor, ທ່ານຕ້ອງກໍາຫນົດຄ່າອຸປະກອນ Altera FPGA ດ້ວຍການອອກແບບຮາດແວທີ່ປະກອບດ້ວຍໂປເຊດເຊີ Nios V. ທ່ານສາມາດວາງໂຮງງານຜະລິດ Nios V ທຸກບ່ອນໃນ Altera FPGA, ຂຶ້ນກັບຄວາມຕ້ອງການຂອງການອອກແບບ.

ເພື່ອເຮັດໃຫ້ລະບົບຝັງຕົວທີ່ອີງໃສ່ IP ຂອງAltera® FPGA ຂອງທ່ານປະຕິບັດຕົວເປັນລະບົບ microprocessor-based ແຍກ, ລະບົບຂອງທ່ານຄວນປະກອບມີສິ່ງຕໍ່ໄປນີ້: · AJTAG ການໂຕ້ຕອບເພື່ອສະຫນັບສະຫນູນການຕັ້ງຄ່າ Altera FPGA, ຮາດແວແລະຊອບແວ
ການດີບັກ · ກົນໄກການຕັ້ງຄ່າ Altera FPGA ພະລັງງານ
ຖ້າລະບົບຂອງທ່ານມີຄວາມສາມາດເຫຼົ່ານີ້, ທ່ານສາມາດເລີ່ມຕົ້ນປັບປຸງການອອກແບບຂອງທ່ານຈາກການອອກແບບຮາດແວ pretested ໂຫຼດຢູ່ໃນ Altera FPGA. ການນໍາໃຊ້ Altera FPGA ຍັງຊ່ວຍໃຫ້ທ່ານສາມາດດັດແປງການອອກແບບຂອງທ່ານໄດ້ໄວເພື່ອແກ້ໄຂບັນຫາຫຼືເພີ່ມຫນ້າທີ່ໃຫມ່. ທ່ານສາມາດທົດສອບການອອກແບບຮາດແວໃຫມ່ເຫຼົ່ານີ້ໄດ້ຢ່າງງ່າຍດາຍໂດຍການ configure Altera FPGA ໂດຍໃຊ້ J ຂອງລະບົບຂອງທ່ານ.TAG ການໂຕ້ຕອບ.
ເຈTAG ການໂຕ້ຕອບສະຫນັບສະຫນູນຮາດແວແລະຊອບແວການພັດທະນາ. ທ່ານສາມາດປະຕິບັດວຽກງານດັ່ງຕໍ່ໄປນີ້ໂດຍໃຊ້ JTAG ອິນເຕີເຟດ: · ຕັ້ງຄ່າ Altera FPGA · ດາວໂຫລດ ແລະແກ້ໄຂຊອບແວ · ຕິດຕໍ່ສື່ສານກັບ Altera FPGA ຜ່ານການໂຕ້ຕອບແບບ UART (JTAG UART
terminal) · ຮາດແວ Debug (ດ້ວຍຕົວວິເຄາະເຫດຜົນຂອງ Signal Tap ທີ່ຝັງຢູ່) · ໜ່ວຍຄວາມຈຳແຟລດຂອງໂປຣແກຣມ
ຫຼັງຈາກທີ່ທ່ານຕັ້ງຄ່າ Altera FPGA ດ້ວຍການອອກແບບທີ່ອີງໃສ່ໂປເຊດເຊີ Nios V, ການໄຫຼເຂົ້າຂອງການພັດທະນາຊອບແວແມ່ນຄ້າຍຄືກັນກັບການໄຫຼເຂົ້າສໍາລັບການອອກແບບ microcontroller ແຍກຕ່າງຫາກ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ · AN 985: Nios V Processor Tutorial
ຄູ່ມືເລີ່ມຕົ້ນໄວກ່ຽວກັບການສ້າງລະບົບໂປເຊດເຊີ Nios V ແບບງ່າຍໆ ແລະແລ່ນແອັບພລິເຄຊັນ Hello World.
© Altera Corporation. Altera, ໂລໂກ້ Altera, ໂລໂກ້ `a', ແລະເຄື່ອງໝາຍ Altera ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Altera Corporation. Altera ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Altera ສົມມຸດວ່າບໍ່ມີຄວາມຮັບຜິດຊອບຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂື້ນຈາກຄໍາຮ້ອງສະຫມັກຫຼືການນໍາໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືການບໍລິການໃດໆທີ່ອະທິບາຍໄວ້ໃນນີ້ຍົກເວັ້ນທີ່ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Altera. ລູກຄ້າ Altera ໄດ້ຖືກແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ. *ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.

1. ກ່ຽວກັບເຄື່ອງປະມວນຜົນ Nios® V Embedded 726952 | 2025.07.16
· ຄູ່ມືການອ້າງອີງຂອງ Nios V Processor ໃຫ້ຂໍ້ມູນກ່ຽວກັບມາດຕະຖານການປະຕິບັດຂອງ Nios V processors, ສະຖາປັດຕະຂອງໂປເຊລເຊີ, ຮູບແບບການດໍາເນີນໂຄງການ, ແລະການປະຕິບັດຫຼັກ.
· ຄູ່ມືການນໍາໃຊ້ IP ຂອງອຸປະກອນຝັງຕິດ · ຄູ່ມືການພັດທະນາຊອບແວ Nios V Processor

ອະທິບາຍສະພາບແວດລ້ອມການພັດທະນາຊອຟແວຂອງໂປເຊດເຊີ Nios V, ເຄື່ອງມືທີ່ມີຢູ່, ແລະຂະບວນການສ້າງຊອບແວເພື່ອແລ່ນຢູ່ໃນໂປເຊດເຊີ Nios V. · Ashling* RiscFree* Integrated Development Environment (IDE) ສໍາລັບ Altera FPGAs User Guide ອະທິບາຍສະພາບແວດລ້ອມການພັດທະນາແບບປະສົມປະສານ RiscFree* (IDE) ສໍາລັບ Altera FPGAs Arm*-based HPS ແລະ Nios V core processor. · Nios V Processor Altera FPGA IP ບັນທຶກການປ່ອຍ
1.2. ສະຫນັບສະຫນູນຊອບແວ Quartus® Prime
ໂປຣເຊສເຊີ Nios V ແມ່ນແຕກຕ່າງກັນສຳລັບຊອບແວ Quartus® Prime Pro Edition ແລະຊອບແວ Quartus Prime Standard Edition. ອ້າງອີງເຖິງ AN 980: Nios V Processor Quartus Prime Software Support ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບຄວາມແຕກຕ່າງ.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ AN 980: Nios V Processor Quartus Prime Software Support
1.3. ໃບອະນຸຍາດປະມວນຜົນ Nios V
ແຕ່ລະຕົວແປຂອງໂປເຊດເຊີ Nios V ມີລະຫັດໃບອະນຸຍາດຂອງມັນ. ເມື່ອທ່ານໄດ້ຮັບລະຫັດໃບອະນຸຍາດ, ທ່ານສາມາດນໍາໃຊ້ລະຫັດໃບອະນຸຍາດດຽວກັນສໍາລັບໂຄງການໂປເຊດເຊີ Nios V ທັງຫມົດຈົນກ່ວາມື້ຫມົດອາຍຸ. ທ່ານສາມາດໄດ້ຮັບໃບອະນຸຍາດ Nios V Processor Altera FPGA IP ໃນລາຄາສູນ.
ບັນຊີລາຍຊື່ລະຫັດໂປເຊດເຊີ Nios V ແມ່ນມີຢູ່ໃນສູນໃບອະນຸຍາດບໍລິການຕົນເອງ Altera FPGA. ຄລິກທີ່ ລົງທະບຽນສໍາລັບການປະເມີນຜົນຫຼືໃບອະນຸຍາດຟຣີແຖບ, ແລະເລືອກທາງເລືອກທີ່ສອດຄ້ອງກັນເພື່ອເຮັດໃຫ້ຄໍາຮ້ອງຂໍ.
ຮູບ 1. ສູນໃບອະນຸຍາດບໍລິການຕົນເອງ Altera FPGA

ດ້ວຍລະຫັດໃບອະນຸຍາດ, ທ່ານສາມາດ:
ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 7

1. ກ່ຽວກັບເຄື່ອງປະມວນຜົນ Nios® V Embedded 726952 | 2025.07.16
· ປະຕິບັດໂປເຊດເຊີ Nios V ພາຍໃນລະບົບຂອງທ່ານ. · ຈຳລອງພຶດຕິກຳຂອງລະບົບໂປເຊດເຊີ Nios V. ·ກວດສອບການທໍາງານຂອງການອອກແບບເຊັ່ນ: ຂະຫນາດແລະຄວາມໄວ. ·ສ້າງໂຄງການອຸປະກອນ files. · ວາງແຜນອຸປະກອນ ແລະກວດສອບການອອກແບບໃນຮາດແວ.
ທ່ານບໍ່ຕ້ອງການໃບອະນຸຍາດເພື່ອພັດທະນາຊອບແວໃນ Ashling* RiscFree* IDE ສໍາລັບ Altera FPGAs.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ · ສູນໃບອະນຸຍາດບໍລິການຕົນເອງ Altera FPGA
ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບການໄດ້ຮັບລະຫັດໃບອະນຸຍາດຂອງ Nios V Processor Altera FPGA IP. · ການຕິດຕັ້ງແລະໃບອະນຸຍາດຊອບແວ Altera FPGA ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບການອອກໃບອະນຸຍາດຊອບແວ Altera FPGA ແລະການຕັ້ງຄ່າໃບອະນຸຍາດຄົງທີ່ແລະເຄື່ອງແມ່ຂ່າຍໃບອະນຸຍາດເຄືອຂ່າຍ.
1.4. ການອອກແບບລະບົບຝັງ
ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນເຖິງຂະບວນການອອກແບບລະບົບຂອງໂປເຊດເຊີ Nios V ທີ່ງ່າຍດາຍ, ລວມທັງການພັດທະນາຮາດແວ ແລະຊອບແວ.

Nios® V Embedded Processor Design Handbook 8

ສົ່ງຄຳຕິຊົມ

1. ກ່ຽວກັບເຄື່ອງປະມວນຜົນ Nios® V Embedded 726952 | 2025.07.16

ຮູບທີ 2.

Nios V ຂະບວນການອອກແບບລະບົບໂປເຊດເຊີ
ແນວຄວາມຄິດລະບົບ

ວິເຄາະຄວາມຕ້ອງການຂອງລະບົບ

Nios® V
ແກນປະມວນຜົນແລະອົງປະກອບມາດຕະຖານ

ກໍານົດແລະສ້າງລະບົບໃນ
ຜູ້ອອກແບບເວທີ

ການໄຫລຂອງຮາດແວ: ປະສົມປະສານແລະລວບລວມໂຄງການ Intel Quartus Prime

Software Flow: ພັດທະນາແລະສ້າງຊອບແວ Nios V Proposal

ການໄຫຼເຂົ້າຂອງຮາດແວ: ດາວໂຫລດການອອກແບບ FPGA
ຕໍ່ກັບຄະນະເປົ້າໝາຍ

ກະແສຂອງຊອບແວ: ທົດສອບ ແລະແກ້ໄຂຊອບແວປະມວນຜົນ Nios V

ຊອບແວບໍ່ກົງກັບສະເປັກບໍ?
ແມ່ນແລ້ວ
ຮາດແວບໍ່ກົງກັບສະເປັກບໍ? ແມ່ນແລ້ວ
ລະບົບສົມບູນ

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 9

726952 | 2025.07.16 ສົ່ງຄຳຕິຊົມ

2. ການອອກແບບລະບົບຮາດແວຂອງໂປເຊດເຊີ Nios V ດ້ວຍຊອບແວ Quartus Prime ແລະຜູ້ອອກແບບເວທີ

ຮູບທີ 3.

ແຜນວາດຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນເຖິງການອອກແບບຮາດແວຂອງໂປເຊດເຊີ Nios V ແບບປົກກະຕິ. Nios V ຂະບວນການອອກແບບຮາດແວລະບົບໂປເຊດເຊີ

ເລີ່ມ

Nios V Cores ແລະອົງປະກອບມາດຕະຖານ

ໃຊ້ Platform Designer ເພື່ອອອກແບບລະບົບ Nios V Based
ສ້າງການອອກແບບຜູ້ອອກແບບເວທີ

ປະສົມປະສານລະບົບການອອກແບບເວທີກັບໂຄງການ Intel Quartus Prime
ກໍານົດສະຖານທີ່ PIN, ຄວາມຕ້ອງການກໍານົດເວລາ, ແລະຂໍ້ຈໍາກັດການອອກແບບອື່ນໆ
ລວບລວມຮາດແວສໍາລັບອຸປະກອນເປົ້າຫມາຍໃນ Intel Quartus Prime

ພ້ອມດາວໂຫລດແລ້ວ
2.1. ການສ້າງລະບົບໂປເຊດເຊີ Nios V ກັບຜູ້ອອກແບບເວທີ
ຊອບແວ Quartus Prime ປະກອບມີເຄື່ອງມືການເຊື່ອມໂຍງລະບົບ Platform Designer ທີ່ຊ່ວຍເຮັດໃຫ້ວຽກງານການກໍານົດແລະການເຊື່ອມໂຍງ Nios V processor IP core ແລະ IPs ອື່ນໆເຂົ້າໃນການອອກແບບລະບົບ Altera FPGA. Platform Designer ອັດຕະໂນມັດສ້າງເຫດຜົນເຊື່ອມຕໍ່ກັນຈາກການເຊື່ອມຕໍ່ລະດັບສູງທີ່ລະບຸໄວ້. ອັດຕະໂນມັດເຊື່ອມຕໍ່ກັນລົບລ້າງວຽກງານທີ່ຕ້ອງໃຊ້ເວລາໃນການກໍານົດການເຊື່ອມຕໍ່ HDL ລະດັບລະບົບ.
© Altera Corporation. Altera, ໂລໂກ້ Altera, ໂລໂກ້ `a', ແລະເຄື່ອງໝາຍ Altera ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Altera Corporation. Altera ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Altera ສົມມຸດວ່າບໍ່ມີຄວາມຮັບຜິດຊອບຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂື້ນຈາກຄໍາຮ້ອງສະຫມັກຫຼືການນໍາໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືການບໍລິການໃດໆທີ່ອະທິບາຍໄວ້ໃນນີ້ຍົກເວັ້ນທີ່ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Altera. ລູກຄ້າ Altera ໄດ້ຖືກແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ. *ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.

2. ການອອກແບບລະບົບຮາດແວຂອງໂປເຊດເຊີ Nios V ດ້ວຍຊອບແວ Quartus Prime ແລະຜູ້ອອກແບບເວທີ
726952 | 2025.07.16

ຫຼັງຈາກການວິເຄາະຄວາມຕ້ອງການຮາດແວຂອງລະບົບ, ທ່ານໃຊ້ Quartus Prime ເພື່ອລະບຸຫຼັກຂອງໂປເຊດເຊີ Nios V, ຫນ່ວຍຄວາມຈໍາ, ແລະອົງປະກອບອື່ນໆທີ່ລະບົບຕ້ອງການ. Platform Designer ອັດຕະໂນມັດສ້າງເຫດຜົນເຊື່ອມຕໍ່ກັນເພື່ອປະສົມປະສານອົງປະກອບໃນລະບົບຮາດແວ.

2.1.1. Instantiating Nios V Processor Altera FPGA IP

You can instantiate any of the processor IP cores in Platform Designer IP Catalog Processors and Peripherals Embedded Processors.

ຫຼັກ IP ຂອງແຕ່ລະໂປເຊດເຊີສະຫນັບສະຫນູນຕົວເລືອກການຕັ້ງຄ່າທີ່ແຕກຕ່າງກັນໂດຍອີງໃສ່ສະຖາປັດຕະຍະກໍາທີ່ເປັນເອກະລັກຂອງມັນ. ທ່ານສາມາດກໍານົດການຕັ້ງຄ່າເຫຼົ່ານີ້ເພື່ອໃຫ້ເຫມາະສົມກັບຄວາມຕ້ອງການຂອງການອອກແບບຂອງທ່ານ.

ຕາຕະລາງ 1.

ຕົວເລືອກການຕັ້ງຄ່າໃນທົ່ວຕົວແປຫຼັກ

ຕົວເລືອກການຕັ້ງຄ່າ

ໂປເຊດເຊີ Nios V/c

ໂປເຊດເຊີ Nios V/m

Debug ໃຊ້ການຮ້ອງຂໍຄືນໃຫມ່

—

ໃສ່ກັບດັກ, ຂໍ້ຍົກເວັ້ນ, ແລະການຂັດຂວາງ

ສະຖາປັດຕະຍະກໍາ CPU

ECC

ແຄສ, ພາກພື້ນອຸປະກອນຂ້າງຄຽງ ແລະ TCMs

—

ຄໍາແນະນໍາທີ່ກໍາຫນົດເອງ

—

Lockstep

—

ໂປເຊດເຊີ Nios V/g

2.1.1.1. Instantiating Nios V/c Compact Microcontroller Altera FPGA IP ຮູບ 4. Nios V/c Compact Microcontroller Altera FPGA IP

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 11

2.1.1.1.1. ແຖບສະຖາປັດຕະຍະກໍາ CPU

ຕາຕະລາງ 2.

ແຖບສະຖາປັດຕະຍະກໍາ CPU

ຄຸນສົມບັດ

ລາຍລະອຽດ

ເປີດໃຊ້ການໂຕ້ຕອບ Avalon® ເປີດໃຊ້ການໂຕ້ຕອບ Avalon ສໍາລັບຜູ້ຈັດການຄໍາແນະນໍາແລະຜູ້ຈັດການຂໍ້ມູນ. ຖ້າປິດໃຊ້ງານ, ລະບົບຈະໃຊ້ການໂຕ້ຕອບ AXI4-Lite.

ຄ່າ CSR mhartid

· ທາງເລືອກ IP ບໍ່ຖືກຕ້ອງ. · ຢ່າໃຊ້ຄ່າ mhartid CSR ໃນໂປເຊດເຊີ Nios V/c.

2.1.1.1.2. ໃຊ້ແຖບການຮ້ອງຂໍຄືນໃຫມ່

ຕາຕະລາງ 3.

ໃຊ້ພາລາມິເຕີແຖບການຮ້ອງຂໍຄືນໃຫມ່

ໃຊ້ແຖບການຮ້ອງຂໍຄືນໃຫມ່

ລາຍລະອຽດ

ເພີ່ມການໂຕ້ຕອບການຮ້ອງຂໍຄືນໃຫມ່

· ເປີດໃຊ້ຕົວເລືອກນີ້ເພື່ອເປີດເຜີຍພອດຣີເຊັດໃນເຄື່ອງທີ່ແມ່ແບບທ້ອງຖິ່ນສາມາດໃຊ້ມັນເພື່ອກະຕຸ້ນໂປຣເຊສເຊີ Nios V ໃຫ້ຣີເຊັດໂດຍບໍ່ສົ່ງຜົນກະທົບຕໍ່ອົງປະກອບອື່ນໆໃນລະບົບໂປເຊດເຊີ Nios V.
·ການໂຕ້ຕອບການຕັ້ງຄືນໃຫມ່ປະກອບດ້ວຍສັນຍານ resetreq ຂາເຂົ້າແລະສັນຍານ ack ຜົນຜະລິດ.
· ທ່ານສາມາດຮ້ອງຂໍໃຫ້ມີການປັບຄ່າກັບຫຼັກໂຮງງານຜະລິດ Nios V ໂດຍການຢືນຢັນສັນຍານ resetreq.
·ສັນຍານ resetreq ຕ້ອງຍັງຄົງຢືນຢັນຈົນກ່ວາໂຮງງານຜະລິດຢືນຢັນສັນຍານ ack. ຄວາມລົ້ມເຫຼວຂອງສັນຍານທີ່ຈະຍັງຄົງຢືນຢັນສາມາດເຮັດໃຫ້ໂປເຊດເຊີຢູ່ໃນສະຖານະທີ່ບໍ່ຖືກກໍານົດ.
· ໂປເຊດເຊີ Nios V ຕອບສະໜອງວ່າຣີເຊັດສຳເລັດໂດຍການຢືນຢັນສັນຍານ ack.
·ຫຼັງຈາກໂຮງງານຜະລິດໄດ້ຖືກຕັ້ງໃຫມ່ສົບຜົນສໍາເລັດ, ການຢືນຢັນຂອງສັນຍານ ack ສາມາດເກີດຂຶ້ນຫຼາຍເທື່ອເປັນແຕ່ລະໄລຍະຈົນກ່ວາ de-assertion ຂອງສັນຍານ resetreq.

2.1.1.1.3. ໃສ່ກັບດັກ, ຂໍ້ຍົກເວັ້ນ, ແລະແຖບຂັດຂວາງ

ຕາຕະລາງ 4.

ໃສ່ກັບດັກ, ຂໍ້ຍົກເວັ້ນ, ແລະຕົວກໍານົດການຂັດຂວາງແຖບ

ໃສ່ກັບດັກ, ຂໍ້ຍົກເວັ້ນ, ແລະການຂັດຂວາງ

ລາຍລະອຽດ

ຣີເຊັດຕົວແທນ

ຣີເຊັດ Offset

ໝາຍເຫດ:

Platform Designer ໃຫ້ທາງເລືອກ Absolute, ເຊິ່ງອະນຸຍາດໃຫ້ທ່ານລະບຸທີ່ຢູ່ຢ່າງແທ້ຈິງໃນ Reset Offset. ໃຊ້ຕົວເລືອກນີ້ເມື່ອໜ່ວຍຄວາມຈຳທີ່ເກັບຮັກສາ vector ຣີເຊັດຕັ້ງຢູ່ນອກລະບົບໂປເຊດເຊີ ແລະລະບົບຍ່ອຍ.

Nios® V Embedded Processor Design Handbook 12

ສົ່ງຄຳຕິຊົມ

2.1.1.1.4. ECC Tab

ຕາຕະລາງ 5.

ECC Tab

ECC

ເປີດໃຊ້ການກວດຫາຂໍ້ຜິດພາດ ແລະລາຍງານສະຖານະ

ລາຍລະອຽດ
· ເປີດໃຊ້ຕົວເລືອກນີ້ເພື່ອນຳໃຊ້ຄຸນສົມບັດ ECC ສຳລັບໂປຣເຊສເຊີ Nios V ຕັນ RAM ພາຍໃນ. · ຄຸນສົມບັດ ECC ກວດພົບຂໍ້ຜິດພາດເຖິງ 2-bits ແລະປະຕິກິລິຍາໂດຍອີງໃສ່ພຶດຕິກໍາຕໍ່ໄປນີ້:
— ຖ້າຫາກວ່າມັນເປັນຄວາມຜິດພາດ 1-bit ທີ່ແກ້ໄຂໄດ້, ໂຮງງານຜະລິດຍັງສືບຕໍ່ເຮັດວຽກຫຼັງຈາກການແກ້ໄຂຄວາມຜິດພາດໃນທໍ່ຂອງໂຮງງານຜະລິດ. ຢ່າງໃດກໍ່ຕາມ, ການແກ້ໄຂບໍ່ໄດ້ສະທ້ອນຢູ່ໃນຄວາມຊົງຈໍາຂອງແຫຼ່ງ.
— ຖ້າຫາກວ່າຄວາມຜິດພາດແມ່ນບໍ່ສາມາດແກ້ໄຂໄດ້, ໂຮງງານຜະລິດຍັງສືບຕໍ່ປະຕິບັດໂດຍບໍ່ມີການແກ້ໄຂມັນໃນທໍ່ຂອງໂຮງງານຜະລິດແລະຄວາມຊົງຈໍາແຫຼ່ງ, ຊຶ່ງອາດຈະເຮັດໃຫ້ໂຮງງານຜະລິດເຂົ້າໄປໃນສະຖານະທີ່ບໍ່ມີການກໍານົດ.

2.1.1.2. Instantiating Nios V/m Microcontroller Altera FPGA IP ຮູບ 5. Nios V/m Microcontroller Altera FPGA IP

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 13

2.1.1.2.1. ແຖບແກ້ບັນຫາ

ຕາຕະລາງ 6.

Debug Tab Parameters

ແຖບແກ້ບັນຫາ

ລາຍລະອຽດ

ເປີດໃຊ້ດີບັກ
ເປີດໃຊ້ງານຣີເຊັດຈາກໂມດູນດີບັກ

·ເປີດໃຊ້ຕົວເລືອກນີ້ເພື່ອເພີ່ມ JTAG ໂມດູນການເຊື່ອມຕໍ່ເປົ້າຫມາຍກັບໂປເຊດເຊີ Nios V. · JTAG ໂມດູນການເຊື່ອມຕໍ່ເປົ້າຫມາຍອະນຸຍາດໃຫ້ເຊື່ອມຕໍ່ກັບໂຮງງານຜະລິດ Nios V ຜ່ານ
JTAG pins ການໂຕ້ຕອບຂອງ FPGA. ·ການເຊື່ອມຕໍ່ສະຫນອງຄວາມສາມາດພື້ນຖານດັ່ງຕໍ່ໄປນີ້:
— ເລີ່ມຕົ້ນແລະຢຸດ Nios V processor — ກວດສອບແລະແກ້ໄຂບັນຊີແລະຫນ່ວຍຄວາມຈໍາ. — ດາວໂຫຼດຄໍາຮ້ອງສະຫມັກ Nios V .elf file ກັບຫນ່ວຍຄວາມຈໍາຂອງໂປເຊດເຊີໃນເວລາແລ່ນຜ່ານ
niosv-ດາວໂຫຼດ. — ແກ້ບັນຫາແອັບພລິເຄຊັນທີ່ແລ່ນຢູ່ໃນໂປເຊດເຊີ Nios V · ເຊື່ອມຕໍ່ພອດ dm_agent ກັບຄຳສັ່ງຂອງໂປເຊດເຊີ ແລະລົດຂໍ້ມູນ. ໃຫ້ແນ່ໃຈວ່າທີ່ຢູ່ຖານລະຫວ່າງລົດເມທັງສອງແມ່ນຄືກັນ.
· ເປີດໃຊ້ຕົວເລືອກນີ້ເພື່ອເປີດເຜີຍພອດ dbg_reset_out ແລະ ndm_reset_in. · ຈTAG ຄໍາສັ່ງ debugger ຫຼື niosv-download -r ກະຕຸ້ນໃຫ້ dbg_reset_out, ເຊິ່ງ
ອະນຸຍາດໃຫ້ໂຮງງານຜະລິດ Nios V ຣີເຊັດອຸປະກອນຕໍ່ພອດຂອງລະບົບທີ່ເຊື່ອມຕໍ່ກັບຜອດນີ້. · ທ່ານຕ້ອງເຊື່ອມຕໍ່ອິນເຕີເຟດ dbg_reset_out ກັບ ndm_reset_in ແທນການຣີເຊັດ.
ການໂຕ້ຕອບເພື່ອກະຕຸ້ນໃຫ້ຣີເຊັດເປັນຫຼັກຂອງໂປເຊດເຊີ ແລະໂມດູນຈັບເວລາ. ທ່ານຕ້ອງບໍ່ເຊື່ອມຕໍ່ອິນເຕີເຟດ dbg_reset_out ເພື່ອຣີເຊັດສ່ວນຕິດຕໍ່ເພື່ອປ້ອງກັນພຶດຕິກຳທີ່ບໍ່ກຳນົດ.

2.1.1.2.2. ໃຊ້ແຖບການຮ້ອງຂໍຄືນໃຫມ່

ຕາຕະລາງ 7.

ໃຊ້ພາລາມິເຕີແຖບການຮ້ອງຂໍຄືນໃຫມ່

ໃຊ້ແຖບການຮ້ອງຂໍຄືນໃຫມ່

ລາຍລະອຽດ

ເພີ່ມການໂຕ້ຕອບການຮ້ອງຂໍຄືນໃຫມ່

· ເປີດໃຊ້ຕົວເລືອກນີ້ເພື່ອເປີດເຜີຍພອດຣີເຊັດໃນເຄື່ອງທີ່ແມ່ແບບທ້ອງຖິ່ນສາມາດໃຊ້ມັນເພື່ອກະຕຸ້ນໂປຣເຊສເຊີ Nios V ໃຫ້ຣີເຊັດໂດຍບໍ່ສົ່ງຜົນກະທົບຕໍ່ອົງປະກອບອື່ນໆໃນລະບົບໂປເຊດເຊີ Nios V.
·ການໂຕ້ຕອບການຕັ້ງຄືນໃຫມ່ປະກອບດ້ວຍສັນຍານ resetreq ຂາເຂົ້າແລະສັນຍານ ack ຜົນຜະລິດ.
· ທ່ານສາມາດຮ້ອງຂໍໃຫ້ມີການປັບຄ່າກັບຫຼັກໂຮງງານຜະລິດ Nios V ໂດຍການຢືນຢັນສັນຍານ resetreq.
·ສັນຍານ resetreq ຕ້ອງຍັງຄົງຢືນຢັນຈົນກ່ວາໂຮງງານຜະລິດຢືນຢັນສັນຍານ ack. ຄວາມລົ້ມເຫຼວຂອງສັນຍານທີ່ຈະຍັງຄົງຢືນຢັນສາມາດເຮັດໃຫ້ໂປເຊດເຊີຢູ່ໃນສະຖານະທີ່ບໍ່ຖືກກໍານົດ.
· ການຢືນຢັນຂອງສັນຍານ resetreq ໃນໂຫມດດີບັກບໍ່ມີຜົນຕໍ່ສະຖານະຂອງໂປເຊດເຊີ.
· ໂປເຊດເຊີ Nios V ຕອບສະໜອງວ່າຣີເຊັດສຳເລັດໂດຍການຢືນຢັນສັນຍານ ack.
·ຫຼັງຈາກໂຮງງານຜະລິດໄດ້ຖືກຕັ້ງໃຫມ່ສົບຜົນສໍາເລັດ, ການຢືນຢັນຂອງສັນຍານ ack ສາມາດເກີດຂຶ້ນຫຼາຍເທື່ອເປັນແຕ່ລະໄລຍະຈົນກ່ວາ de-assertion ຂອງສັນຍານ resetreq.

2.1.1.2.3. ໃສ່ກັບດັກ, ຂໍ້ຍົກເວັ້ນ, ແລະແຖບຂັດຂວາງ

ຕາຕະລາງ 8.

ໃສ່ກັບດັກ, ຂໍ້ຍົກເວັ້ນ, ແລະແຖບຂັດຂວາງ

ລາຍລະອຽດ

ຣີເຊັດຕົວແທນ

ຣີເຊັດໂໝດລົບກວນ Offset

· ລະບຸຄ່າຊົດເຊີຍຂອງ vector ຣີເຊັດ ທີ່ກ່ຽວຂ້ອງກັບທີ່ຢູ່ຖານຂອງຕົວແທນຣີເຊັດທີ່ເລືອກ. · Platform Designer ອັດຕະໂນມັດໃຫ້ຄ່າເລີ່ມຕົ້ນສໍາລັບການຊົດເຊີຍການຕັ້ງຄ່າໃຫມ່.
ລະບຸປະເພດຂອງຕົວຄວບຄຸມການຂັດຂວາງບໍ່ວ່າຈະໂດຍກົງ ຫຼື vectored. ໝາຍເຫດ: ໂຮງງານຜະລິດທີ່ບໍ່ແມ່ນທໍ່ Nios V/m ບໍ່ຮອງຮັບ Vectored interrupts.
ດັ່ງນັ້ນ, ຫຼີກເວັ້ນການໃຊ້ Vectored interrupt mode ເມື່ອໂປເຊດເຊີຢູ່ໃນໂຫມດ Nonpipelined.

Nios® V Embedded Processor Design Handbook 14

ສົ່ງຄຳຕິຊົມ

ໝາຍເຫດ:

2.1.1.2.4. ສະຖາປັດຕະຍະກໍາ CPU

ຕາຕະລາງ 9.

ຕົວກໍານົດການແຖບສະຖາປັດຕະຍະກໍາ CPU

ສະຖາປັດຕະຍະກໍາ CPU

ລາຍລະອຽດ

ເປີດໃຊ້ Pipelining ໃນ CPU

· ເປີດໃຊ້ຕົວເລືອກນີ້ເພື່ອກະຕຸ້ນໂປຣເຊສເຊີ Nios V/m ທີ່ມີທໍ່ສົ່ງທັນທີ. — IPC ແມ່ນສູງກວ່າໃນລາຄາຂອງພື້ນທີ່ຕາມເຫດຜົນທີ່ສູງຂຶ້ນແລະຄວາມຖີ່ Fmax ຕ່ໍາ.
· ປິດການໃຊ້ງານທາງເລືອກນີ້ເພື່ອ instantiate ໂປຣເຊສເຊີ Nios V/m ທີ່ບໍ່ແມ່ນທໍ່. — ມີປະສິດທິພາບຫຼັກທີ່ຄ້າຍຄືກັນກັບໂປເຊດເຊີ Nios V/c. — ສະຫນັບສະຫນູນຄວາມສາມາດ debugging ແລະຂັດຂວາງ — ພື້ນທີ່ຕາມເຫດຜົນຕ່ໍາແລະຄວາມຖີ່ Fmax ສູງຂຶ້ນໃນຄ່າໃຊ້ຈ່າຍຂອງ IPC ຕ່ໍາ.

ເປີດໃຊ້ Avalon Interface

ເປີດໃຊ້ Avalon Interface ສໍາລັບຜູ້ຈັດການຄໍາແນະນໍາແລະຜູ້ຈັດການຂໍ້ມູນ. ຖ້າປິດໃຊ້ງານ, ລະບົບຈະໃຊ້ການໂຕ້ຕອບ AXI4-Lite.

ຄ່າ CSR mhartid

· ຄ່າລົງທະບຽນ Hart ID (mhartid) ແມ່ນ 0 ຕາມຄ່າເລີ່ມຕົ້ນ. · ກຳນົດຄ່າລະຫວ່າງ 0 ແລະ 4094. · ເຂົ້າກັນໄດ້ກັບ Altera FPGA Avalon Mutex Core HAL API.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ Embedded Peripheral IP User Guide – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. ECC Tab
ຕາຕະລາງ 10. ECC Tab
ECC ເປີດໃຊ້ການກວດຫາຂໍ້ຜິດພາດ ແລະລາຍງານສະຖານະ

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 15

2. ການອອກແບບລະບົບຮາດແວຂອງໂປເຊດເຊີ Nios V ດ້ວຍຊອບແວ Quartus Prime ແລະຜູ້ອອກແບບເວທີ
726952 | 2025.07.16
2.1.1.3. Instantiating Nios V/g ໂປເຊດເຊີຈຸດປະສົງທົ່ວໄປ Altera FPGA IP
ຮູບ 6. Nios V/g ໂປເຊດເຊີຈຸດປະສົງທົ່ວໄປ Altera FPGA IP – ພາກທີ 1

ຮູບທີ 7.

Nios V/g ໜ່ວຍປະມວນຜົນຈຸດປະສົງທົ່ວໄປ Altera FPGA IP – ພາກທີ 2 (ປິດເປີດໃຊ້ຕົວຄວບຄຸມການລົບກວນລະດັບຫຼັກ)

Nios® V Embedded Processor Design Handbook 16

ສົ່ງຄຳຕິຊົມ

ຮູບທີ 8.

Nios V/g ໂປເຊດເຊີຈຸດປະສົງທົ່ວໄປ Altera FPGA IP – ພາກທີ 2 (ເປີດໃຊ້ຕົວຄວບຄຸມການລົບກວນລະດັບຫຼັກ)

ຮູບ 9. Nios V/g ໂປເຊດເຊີຈຸດປະສົງທົ່ວໄປ Altera FPGA IP – ພາກທີ 3

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 17

2. ການອອກແບບລະບົບຮາດແວຂອງໂປເຊດເຊີ Nios V ດ້ວຍຊອບແວ Quartus Prime ແລະຜູ້ອອກແບບເວທີ
726952 | 2025.07.16
ຮູບ 10. Nios V/g ໂປເຊດເຊີຈຸດປະສົງທົ່ວໄປ Altera FPGA IP – ພາກທີ 4

2.1.1.3.1. ສະຖາປັດຕະຍະກໍາ CPU

ຕາຕະລາງ 11. ຕົວກໍານົດການສະຖາປັດຕະຍະກໍາ CPU

ແຖບສະຖາປັດຕະຍະກໍາ CPU ເປີດໃຊ້ຫນ່ວຍງານຈຸດລອຍ

ລາຍລະອຽດເປີດໃຊ້ງານທາງເລືອກນີ້ເພື່ອເພີ່ມຫນ່ວຍບໍລິການຈຸດເລື່ອນ ("F" extension) ໃນຫຼັກຂອງໂຮງງານຜະລິດ.

ເປີດໃຊ້ການຄາດເດົາສາຂາ

ເປີດໃຊ້ການຄາດເດົາສາຂາແບບຄົງທີ່ (ກັບຄືນໄປ ແລະບໍ່ໄດ້ເອົາໄປຕໍ່) ສໍາລັບຄໍາແນະນໍາສາຂາ.

ຄ່າ CSR mhartid

ປິດການໃຊ້ງານຄໍາແນະນໍາ FSQRT & FDIV ສໍາລັບ FPU

· ຖອນການເຄື່ອນໄຫວການແບ່ງຈຸດທີ່ເລື່ອນ (FSQRT) ແລະຈຸດທີ່ເລື່ອນ (FDIV) ໃນ FPU.
· ນຳໃຊ້ການຈຳລອງຊອບແວໃນຄຳແນະນຳທັງສອງໃນລະຫວ່າງການແລ່ນ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ Embedded Peripheral IP User Guide – Intel FPGA Avalon® Mutex Core

Nios® V Embedded Processor Design Handbook 18

ສົ່ງຄຳຕິຊົມ

2.1.1.3.2. ແຖບແກ້ບັນຫາ

ຕາຕະລາງ 12. Debug Tab Parameters

ແຖບແກ້ບັນຫາ

ລາຍລະອຽດ

ເປີດໃຊ້ດີບັກ
ເປີດໃຊ້ງານຣີເຊັດຈາກໂມດູນດີບັກ

2.1.1.3.3. ຕາຕະລາງ Lockstep Tab 13. Lockstep Tab
ພາລາມິເຕີເປີດໃຊ້ Lockstep Default Period ໄລຍະເວລາຫມົດເວລາ ເປີດໃຊ້ສ່ວນຕິດຕໍ່ການຕັ້ງໃຫມ່ແບບຂະຫຍາຍ

ລາຍລະອຽດ · ເປີດໃຊ້ລະບົບ Lockstep ສອງຫຼັກ. · ຄ່າເລີ່ມຕົ້ນຂອງການໝົດເວລາຂອງໂປຣແກຣມທີ່ກຳນົດເວລາອອກໃໝ່ (ລະຫວ່າງ 0 ຫາ 255). · ເປີດໃຊ້ສ່ວນຕິດຕໍ່ການຣີເຊັດແບບຂະຫຍາຍທາງເລືອກສຳລັບການຄວບຄຸມການຣີເຊັດແບບຂະຫຍາຍ. · ເມື່ອປິດການໃຊ້ງານ, fRSmartComp ປະຕິບັດການຄວບຄຸມການຕັ້ງຄ່າພື້ນຖານ.

2.1.1.3.4. ໃຊ້ແຖບການຮ້ອງຂໍຄືນໃຫມ່

ຕາຕະລາງ 14. ໃຊ້ Reset Request Tab Parameter

ໃຊ້ແຖບການຮ້ອງຂໍຄືນໃຫມ່

ລາຍລະອຽດ

ເພີ່ມການໂຕ້ຕອບການຮ້ອງຂໍຄືນໃຫມ່

· ເປີດໃຊ້ຕົວເລືອກນີ້ເພື່ອເປີດເຜີຍພອດຣີເຊັດໃນເຄື່ອງທີ່ແມ່ແບບທ້ອງຖິ່ນສາມາດໃຊ້ມັນເພື່ອກະຕຸ້ນໂປຣເຊສເຊີ Nios V ໃຫ້ຣີເຊັດໂດຍບໍ່ສົ່ງຜົນກະທົບຕໍ່ອົງປະກອບອື່ນໆໃນລະບົບໂປເຊດເຊີ Nios V.
·ການໂຕ້ຕອບການຕັ້ງຄືນໃຫມ່ປະກອບດ້ວຍສັນຍານ resetreq ຂາເຂົ້າແລະສັນຍານ ack ຜົນຜະລິດ.
· ທ່ານສາມາດຮ້ອງຂໍໃຫ້ມີການປັບຄ່າກັບຫຼັກໂຮງງານຜະລິດ Nios V ໂດຍການຢືນຢັນສັນຍານ resetreq.
·ສັນຍານ resetreq ຕ້ອງຍັງຄົງຢືນຢັນຈົນກ່ວາໂຮງງານຜະລິດຢືນຢັນສັນຍານ ack. ຄວາມລົ້ມເຫຼວຂອງສັນຍານທີ່ຈະຍັງຄົງຢືນຢັນສາມາດເຮັດໃຫ້ໂປເຊດເຊີຢູ່ໃນສະຖານະທີ່ບໍ່ຖືກກໍານົດ.
· ການຢືນຢັນຂອງສັນຍານ resetreq ໃນໂຫມດດີບັກບໍ່ມີຜົນຕໍ່ສະຖານະຂອງໂປເຊດເຊີ.
· ໂປເຊດເຊີ Nios V ຕອບສະໜອງວ່າຣີເຊັດສຳເລັດໂດຍການຢືນຢັນສັນຍານ ack.
·ຫຼັງຈາກໂຮງງານຜະລິດໄດ້ຖືກຕັ້ງໃຫມ່ສົບຜົນສໍາເລັດ, ການຢືນຢັນຂອງສັນຍານ ack ສາມາດເກີດຂຶ້ນຫຼາຍເທື່ອເປັນແຕ່ລະໄລຍະຈົນກ່ວາ de-assertion ຂອງສັນຍານ resetreq.

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 19

2.1.1.3.5. ໃສ່ກັບດັກ, ຂໍ້ຍົກເວັ້ນ, ແລະແຖບຂັດຂວາງ

ຕາຕະລາງ 15.

Traps, ຂໍ້ຍົກເວັ້ນ, ແລະແຖບ Interrupts ເມື່ອເປີດໃຊ້ຕົວຄວບຄຸມການລົບກວນລະດັບຫຼັກຖືກປິດໄວ້

ໃສ່ກັບດັກ, ຂໍ້ຍົກເວັ້ນ, ແລະແຖບຂັດຂວາງ
ຣີເຊັດຕົວແທນ

ລາຍລະອຽດ
· ໜ່ວຍຄວາມຈຳທີ່ໂຮດເວກເຕີຣີເຊັດ (ທີ່ຢູ່ຕັ້ງຂອງໂປເຊດເຊີ Nios V) ບ່ອນທີ່ລະຫັດຣີເຊັດຢູ່.
· ທ່ານສາມາດເລືອກໂມດູນໜ່ວຍຄວາມຈຳໃດໆກໍຕາມທີ່ເຊື່ອມຕໍ່ກັບແມ່ບົດສອນຂອງໂປເຊດເຊີ Nios V ແລະໄດ້ຮັບການສະໜັບສະໜຸນໂດຍໂປຣເຊສເຊີ Nios V boot flow ເປັນຕົວແທນຂອງຣີເຊັດ.

ຣີເຊັດ Offset

ເປີດໃຊ້ Core Level Interrupt Controller (CLIC)

· ເປີດໃຊ້ CLIC ເພື່ອຮອງຮັບການຂັດຂວາງການຂັດຂວາງລ່ວງໜ້າ ແລະກຳນົດຄ່າເງື່ອນໄຂການຂັດຂວາງການຂັດຂວາງ.
· ເມື່ອເປີດໃຊ້ງານແລ້ວ, ທ່ານສາມາດກຳນົດຄ່າການລົບກວນຂອງແພລດຟອມໄດ້, ກຳນົດເງື່ອນໄຂຂອງຕົວກະຕຸ້ນ, ແລະກຳນົດການລົບກວນບາງອັນເປັນການລົບກວນກ່ອນ.

ຂັດຂວາງການລົງທະບຽນ Shadow Mode Files

ລະບຸປະເພດລົບກວນເປັນ Direct, ຫຼື Vectored Enable shadow register ເພື່ອຫຼຸດຜ່ອນການສະຫຼັບສະພາບການຕາມການລົບກວນ.

ຕາຕະລາງ 16.

ໃສ່ກັບດັກ, ຂໍ້ຍົກເວັ້ນແລະການຂັດຂວາງເມື່ອເປີດໃຊ້ຕົວຄວບຄຸມການຂັດຂວາງລະດັບຫຼັກແມ່ນເປີດ

ໃສ່ກັບດັກ, ຂໍ້ຍົກເວັ້ນ, ແລະການຂັດຂວາງ

ລາຍລະອຽດ

ຣີເຊັດຕົວແທນ
ຣີເຊັດ Offset
ເປີດໃຊ້ Core Level Interrupt Controller (CLIC)

· ໜ່ວຍຄວາມຈຳທີ່ໂຮດເວກເຕີຣີເຊັດ (ທີ່ຢູ່ຕັ້ງຂອງໂປເຊດເຊີ Nios V) ບ່ອນທີ່ລະຫັດຣີເຊັດຢູ່.
· ທ່ານສາມາດເລືອກໂມດູນໜ່ວຍຄວາມຈຳໃດໆກໍຕາມທີ່ເຊື່ອມຕໍ່ກັບແມ່ບົດສອນຂອງໂປເຊດເຊີ Nios V ແລະໄດ້ຮັບການສະໜັບສະໜຸນໂດຍໂປຣເຊສເຊີ Nios V boot flow ເປັນຕົວແທນຂອງຣີເຊັດ.
· ລະບຸຄ່າຊົດເຊີຍຂອງ vector ຣີເຊັດ ທີ່ກ່ຽວຂ້ອງກັບທີ່ຢູ່ຖານຂອງຕົວແທນຣີເຊັດທີ່ເລືອກ. · Platform Designer ອັດຕະໂນມັດໃຫ້ຄ່າເລີ່ມຕົ້ນສໍາລັບການຊົດເຊີຍການຕັ້ງຄ່າໃຫມ່.
· ເປີດໃຊ້ CLIC ເພື່ອຮອງຮັບການຂັດຂວາງການຂັດຂວາງລ່ວງໜ້າ ແລະກຳນົດຄ່າເງື່ອນໄຂການຂັດຂວາງການຂັດຂວາງ. ·ເມື່ອເປີດໃຊ້ງານ, ທ່ານສາມາດກໍານົດຈໍານວນຂອງການຂັດຂວາງເວທີ, ກໍານົດເງື່ອນໄຂຜົນກະທົບຕໍ່,
ແລະກໍານົດບາງການຂັດຂວາງເປັນການລ່ວງໜ້າ.

ໂໝດຂັດຂວາງ

· ລະບຸປະເພດຂັດຂວາງເປັນ Direct, Vectored, ຫຼື CLIC.

ເງົາລົງທະບຽນ Files

·ເປີດໃຊ້ການລົງທະບຽນເງົາເພື່ອຫຼຸດຜ່ອນການສະຫຼັບສະພາບການເມື່ອລົບກວນ.
· ສະເຫນີໃຫ້ສອງວິທີການ:
- ຈໍານວນລະດັບການຂັດຂວາງ CLIC
— ຈໍານວນຂອງລະດັບ CLIC interrupt – 1: ທາງເລືອກນີ້ແມ່ນເປັນປະໂຫຍດໃນເວລາທີ່ທ່ານຕ້ອງການຈໍານວນຂອງການລົງທະບຽນ file ສໍາເນົາເພື່ອໃຫ້ພໍດີກັບຈໍານວນທີ່ແນ່ນອນຂອງ M20K ຫຼື M9K blocks.
·ເປີດໃຊ້ໂປເຊດເຊີ Nios V ເພື່ອໃຊ້ການລົງທະບຽນເງົາ files ທີ່ຫຼຸດຜ່ອນການສະຫຼັບສະພາບການ overhead ເມື່ອຂັດຂວາງ.
ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບການລົງທະບຽນເງົາ files, ອ້າງເຖິງຄູ່ມືການອ້າງອີງຂອງໂປເຊດເຊີ Nios V.

ຈໍານວນແຫຼ່ງຂັດຂວາງຂອງເວທີ

· ລະບຸຈໍານວນຂອງເວທີຂັດຂວາງລະຫວ່າງ 16 ຫາ 2048.
ຫມາຍເຫດ: CLIC ສະຫນັບສະຫນູນເຖິງ 2064 interrupt inputs, ແລະ 16 interrupt inputs ທໍາອິດແມ່ນຍັງເຊື່ອມຕໍ່ກັບຕົວຄວບຄຸມ interrupt ພື້ນຖານ.

CLIC Vector Table ຈັດຮຽງ

·ກໍານົດອັດຕະໂນມັດໂດຍອີງໃສ່ຈໍານວນຂອງແຫຼ່ງຂັດຂວາງເວທີ. · ຖ້າທ່ານໃຊ້ການຈັດຮຽງທີ່ຕ່ຳກວ່າຄ່າທີ່ແນະນຳ, CLIC ຈະເພີ່ມເຫດຜົນ
ຄວາມສັບສົນໂດຍການເພີ່ມ adder ພິເສດເພື່ອປະຕິບັດການຄິດໄລ່ vectoring. · ຖ້າຫາກວ່າທ່ານນໍາໃຊ້ການຈັດຕໍາແຫນ່ງທີ່ຕ່ໍາຄ່າແນະນໍາ, ນີ້ຈະເພີ່ມຂຶ້ນ
ຄວາມສັບສົນທາງດ້ານເຫດຜົນໃນ CLIC.
ສືບຕໍ່…

Nios® V Embedded Processor Design Handbook 20

ສົ່ງຄຳຕິຊົມ

ໃສ່ກັບດັກ, ຂໍ້ຍົກເວັ້ນ, ແລະການຂັດຂວາງ
ຈໍານວນລະດັບການຂັດຂວາງ
ຈໍານວນບູລິມະສິດຂັດຂວາງຕໍ່ລະດັບ
ການຂັດຈັງຫວະທີ່ກຳນົດຄ່າໄດ້ ຂອບສະໜັບສະໜຸນເຮັດໃຫ້ການຂັດຈັງຫວະ

ລາຍລະອຽດ
· ລະບຸຈໍານວນລະດັບຂັດຂວາງທີ່ມີລະດັບເພີ່ມເຕີມ 0 ສໍາລັບລະຫັດຄໍາຮ້ອງສະຫມັກ. ການຂັດຂວາງຂອງລະດັບທີ່ສູງກວ່າສາມາດຂັດຂວາງ (ລ່ວງຫນ້າ) ຕົວຈັດການທີ່ເຮັດວຽກສໍາລັບການຂັດຂວາງລະດັບຕ່ໍາ.
· ດ້ວຍລະດັບການລົບກວນທີ່ບໍ່ແມ່ນສູນເປັນທາງເລືອກດຽວສຳລັບການລົບກວນ, ລະຫັດແອັບພລິເຄຊັນຈະຢູ່ໃນລະດັບຕໍ່າສຸດສະເໝີ 0. ໝາຍເຫດ: ການກຳນົດຄ່າຊ່ວງເວລາຂອງລະດັບ ແລະ ບູລິມະສິດຂອງການລົບກວນແມ່ນເຮັດຢູ່ໃນທະບຽນ 8-bit ດຽວ. ຖ້າຈໍານວນຂອງລະດັບການຂັດຂວາງແມ່ນ 256, ມັນເປັນໄປບໍ່ໄດ້ທີ່ຈະກໍານົດບູລິມະສິດຂັດຂວາງໃນເວລາແລ່ນ. ຖ້າບໍ່ດັ່ງນັ້ນ, ຈໍານວນສູງສຸດຂອງບູລິມະສິດການຕັ້ງຄ່າແມ່ນ 256 / (ຈໍານວນຂອງລະດັບການຂັດຂວາງ – 1).
· ລະບຸຈໍານວນບູລິມະສິດການຂັດຂວາງ, ເຊິ່ງ CLIC ໃຊ້ເພື່ອກໍານົດຄໍາສັ່ງທີ່ຕົວຈັດການການຂັດຂວາງທີ່ບໍ່ຖືກເອີ້ນໄວ້ລ່ວງຫນ້າ. ໝາຍເຫດ: ການລວມຄ່າຖານສອງຂອງລະດັບ interrupt ທີ່ເລືອກ ແລະ ບຸລິມະສິດ interrupt ທີ່ເລືອກຈະຕ້ອງໜ້ອຍກວ່າ 8 bits.
· ອະນຸຍາດໃຫ້ທ່ານເພື່ອກໍານົດການຂັດຂວາງ polarity ໃນລະຫວ່າງການ runtime. · ຂົ້ວໂລກເລີ່ມຕົ້ນແມ່ນຂົ້ວບວກ.
· ອະນຸຍາດໃຫ້ທ່ານກໍານົດສະພາບການ interrupt trigger ໃນລະຫວ່າງ runtime, ເຊັ່ນ: ລະດັບສູງ triggered ຫຼືຂອບທາງບວກກະຕຸ້ນ (ເມື່ອ interrupt polarity ເປັນທາງບວກໃນ configurable interrupt polarity).
· ເງື່ອນໄຂຂອງຕົວກະຕຸ້ນເລີ່ມຕົ້ນແມ່ນລະດັບທີ່ຖືກກະຕຸ້ນລົບກວນ.

ໝາຍເຫດ:

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງຄູ່ມືການອ້າງອິງ Nios® V Processor

2.1.1.3.6. ແຖບການຕັ້ງຄ່າຫນ່ວຍຄວາມຈໍາ

ຕາຕະລາງ 17. ຕົວກໍານົດການແຖບການຕັ້ງຄ່າຫນ່ວຍຄວາມຈໍາ

ປະເພດ

ແຖບການຕັ້ງຄ່າຫນ່ວຍຄວາມຈໍາ

ລາຍລະອຽດ

ແຄສ

ຂະໜາດແຄດຂໍ້ມູນ

· ລະບຸຂະໜາດຂອງແຄດຂໍ້ມູນ. · ຂະໜາດທີ່ຖືກຕ້ອງແມ່ນຕັ້ງແຕ່ 0 ກິໂລໄບ (KB) ຫາ 16 KB. ·ປິດຂໍ້ມູນ cache ເມື່ອຂະຫນາດແມ່ນ 0 KB.

ຂະໜາດແຄດຄໍາແນະນໍາ

·ລະບຸຂະຫນາດຂອງ cache ຄໍາແນະນໍາ. · ຂະໜາດທີ່ຖືກຕ້ອງແມ່ນຕັ້ງແຕ່ 0 KB ຫາ 16 KB. ·ປິດ cache ຄໍາແນະນໍາໃນເວລາທີ່ຂະຫນາດແມ່ນ 0 KB.

ພາກພື້ນ A ແລະ B

ຂະໜາດ

· ກໍານົດຂະຫນາດຂອງພາກພື້ນ peripheral.
· ຂະໜາດທີ່ຖືກຕ້ອງແມ່ນຕັ້ງແຕ່ 64 KB ຫາ 2 gigabytes (GB), ຫຼືບໍ່ມີ. ການເລືອກບໍ່ມີການປິດການໃຊ້ງານພາກພື້ນຕໍ່ຂ້າງ.

ທີ່ຢູ່ຖານ

· ລະບຸທີ່ຢູ່ພື້ນຖານຂອງພາກພື້ນ peripheral ຫຼັງຈາກທີ່ທ່ານເລືອກຂະຫນາດ.
· ທີ່ຢູ່ທັງຫມົດໃນພາກພື້ນ peripheral ຜະລິດຕະພັນການເຂົ້າເຖິງຂໍ້ມູນທີ່ uncacheable.
· ທີ່ຢູ່ຖານຂອງພາກພື້ນ peripheral ຕ້ອງສອດຄ່ອງກັບຂະຫນາດຂອງພາກພື້ນ peripheral.

ຄວາມຊົງຈຳທີ່ຄູ່ກັນຢ່າງແໜ້ນໜາ

ຂະໜາດ

· ລະບຸຂະໜາດຂອງໜ່ວຍຄວາມຈຳທີ່ແໜ້ນໜາ. - ຂະຫນາດທີ່ຖືກຕ້ອງແມ່ນຕັ້ງແຕ່ 0 MB ຫາ 512 MB.

ການເລີ່ມຕົ້ນທີ່ຢູ່ພື້ນຖານ File

· ລະບຸທີ່ຢູ່ພື້ນຖານຂອງໜ່ວຍຄວາມຈຳທີ່ແໜ້ນໜາ. · ລະບຸການເລີ່ມຕົ້ນ file ສໍາລັບຄວາມຊົງຈໍາທີ່ແຫນ້ນຫນາ.

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 21

ໝາຍເຫດ:

ໃນລະບົບໂປເຊດເຊີ Nios V ທີ່ມີການເປີດໃຊ້ cache, ທ່ານຕ້ອງວາງອຸປະກອນຕໍ່ພ່ວງຂອງລະບົບພາຍໃນພາກພື້ນ peripheral. ທ່ານສາມາດນໍາໃຊ້ພາກພື້ນຕໍ່ຂ້າງເພື່ອກໍານົດການບໍ່ສາມາດຖານຄວາມຈໍາສໍາລັບການຕໍ່ຂ້າງເຊັ່ນ UART, PIO, DMA, ແລະອື່ນໆ.

2.1.1.3.7. ECC Tab

ຕາຕະລາງ 18. ECC Tab
ECC ເປີດໃຊ້ການກວດຫາຂໍ້ຜິດພາດ ແລະລາຍງານສະຖານະ
ເປີດໃຊ້ການແກ້ໄຂບິດດຽວ

ລາຍລະອຽດ
· ເປີດໃຊ້ຕົວເລືອກນີ້ເພື່ອນຳໃຊ້ຄຸນສົມບັດ ECC ສຳລັບໂປຣເຊສເຊີ Nios V ຕັນ RAM ພາຍໃນ. · ຄຸນສົມບັດ ECC ກວດພົບຂໍ້ຜິດພາດເຖິງ 2-bits ແລະປະຕິກິລິຍາໂດຍອີງໃສ່ພຶດຕິກໍາຕໍ່ໄປນີ້:
— ຖ້າຫາກວ່າມັນເປັນຄວາມຜິດພາດບິດດຽວທີ່ແກ້ໄຂໄດ້ແລະເປີດການແກ້ໄຂບິດດຽວໄດ້ຖືກປິດ, ໂຮງງານຜະລິດຍັງສືບຕໍ່ເຮັດວຽກຫຼັງຈາກການແກ້ໄຂຄວາມຜິດພາດໃນທໍ່ຂອງໂປຣແກຣມໄດ້. ຢ່າງໃດກໍ່ຕາມ, ການແກ້ໄຂບໍ່ໄດ້ສະທ້ອນຢູ່ໃນຄວາມຊົງຈໍາຂອງແຫຼ່ງ.
— ຖ້າຫາກວ່າມັນເປັນຄວາມຜິດພາດບິດດຽວທີ່ແກ້ໄຂແລະເປີດການເປີດການແກ້ໄຂບິດດຽວ, ໂຮງງານຜະລິດຍັງສືບຕໍ່ເຮັດວຽກຫຼັງຈາກການແກ້ໄຂຄວາມຜິດພາດໃນທໍ່ຂອງໂຮງງານຜະລິດແລະຄວາມຊົງຈໍາທີ່ມາ.
— ຖ້າມັນເປັນຄວາມຜິດພາດທີ່ບໍ່ສາມາດແກ້ໄຂໄດ້, ໂຮງງານຜະລິດຈະຢຸດການເຮັດວຽກຂອງມັນ.
ເປີດໃຊ້ການແກ້ໄຂບິດດຽວຢູ່ໃນບລັອກຫນ່ວຍຄວາມຈໍາທີ່ຝັງຢູ່ໃນຫຼັກ.

2.1.1.3.8. ແຖບຄໍາແນະນໍາທີ່ກໍາຫນົດເອງ

ໝາຍເຫດ:

ແຖບນີ້ສາມາດໃຊ້ໄດ້ສະເພາະກັບແກນປະມວນຜົນ Nios V/g ເທົ່ານັ້ນ.

Custom Instruction Nios V Custom Instruction Hardware Table
Nios V Custom Instruction Software ຕາຕະລາງ Macro

ລາຍລະອຽດ
· ໂປເຊດເຊີ Nios V ໃຊ້ຕາຕະລາງນີ້ເພື່ອກໍານົດການໂຕ້ຕອບຜູ້ຈັດການຄໍາແນະນໍາຂອງຕົນເອງ.
· ການໂຕ້ຕອບຕົວຈັດການການສິດສອນແບບກຳນົດເອງທີ່ຖືກກຳນົດແມ່ນຖືກເຂົ້າລະຫັດແບບພິເສດໂດຍ Opcode (CUSTOM0-3) ແລະ 3 bits ຂອງ funct7[6:4].
· ທ່ານສາມາດກໍານົດເຖິງຈໍານວນທັງຫມົດ 32 ການໂຕ້ຕອບຜູ້ຈັດການການສິດສອນຂອງບຸກຄົນ.
· ໂປເຊດເຊີ Nios V ໃຊ້ຕາຕະລາງນີ້ແມ່ນໃຊ້ເພື່ອກໍານົດການເຂົ້າລະຫັດຊອບແວຄໍາແນະນໍາທີ່ກໍາຫນົດເອງສໍາລັບການໂຕ້ຕອບຜູ້ຈັດການຄໍາແນະນໍາທີ່ກໍານົດເອງ.
· ສຳລັບການເຂົ້າລະຫັດຊອບແວການສອນແບບກຳນົດເອງແຕ່ລະອັນ, ການເຂົ້າລະຫັດ Opcode (CUSTOM0-3) ແລະ 3 bits ຂອງ funct7[6:4] ຕ້ອງກ່ຽວຂ້ອງກັບການເຂົ້າລະຫັດຕົວຈັດການຄຳສັ່ງແບບກຳນົດເອງໃນຕາຕະລາງການໂຕ້ຕອບຮາດແວ Custom Instruction.
· ທ່ານສາມາດນໍາໃຊ້ funct7[6:4], funct7[3:0], ແລະ funct3[2:0] ເພື່ອກໍານົດການເຂົ້າລະຫັດເພີ່ມເຕີມສໍາລັບຄໍາແນະນໍາທີ່ກໍາຫນົດເອງ, ຫຼືກໍານົດເປັນ Xs ທີ່ຈະສົ່ງຕໍ່ເປັນການໂຕ້ຖຽງຄໍາແນະນໍາເພີ່ມເຕີມ.
· ໂປເຊດເຊີ Nios V ສະໜອງການເຂົ້າລະຫັດຊອບແວການສອນແບບກຳນົດເອງເປັນ C-macros ທີ່ສ້າງຂຶ້ນໃນ system.h, ແລະປະຕິບັດຕາມຮູບແບບການສອນ R-type RISC-V.
· Mnemonics ອາດຈະຖືກໃຊ້ເພື່ອກໍານົດຊື່ທີ່ກໍາຫນົດເອງສໍາລັບ: — C-Macros ທີ່ສ້າງຂຶ້ນໃນ system.h.
— GDB debug mnemonics ທີ່ສ້າງຂຶ້ນໃນ custom_instruction_debug.xml.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
AN 977: Nios V Processor Custom Instruction ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບຄໍາແນະນໍາທີ່ກໍາຫນົດເອງທີ່ອະນຸຍາດໃຫ້ທ່ານສາມາດປັບແຕ່ງໂປເຊດເຊີ Nios® V ເພື່ອຕອບສະຫນອງຄວາມຕ້ອງການຂອງແອັບພລິເຄຊັນໂດຍສະເພາະ.

Nios® V Embedded Processor Design Handbook 22

ສົ່ງຄຳຕິຊົມ

2. ການອອກແບບລະບົບຮາດແວຂອງໂປເຊດເຊີ Nios V ດ້ວຍຊອບແວ Quartus Prime ແລະຜູ້ອອກແບບເວທີ 726952 | 2025.07.16
2.1.2. ການກໍານົດການອອກແບບອົງປະກອບຂອງລະບົບ
ໃຊ້ Platform Designer ເພື່ອກໍານົດລັກສະນະຮາດແວຂອງລະບົບໂປເຊດເຊີ Nios V ແລະເພີ່ມອົງປະກອບທີ່ຕ້ອງການ. ແຜນວາດຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນການອອກແບບພື້ນຖານຂອງລະບົບໂປເຊດເຊີ Nios V ທີ່ມີອົງປະກອບດັ່ງຕໍ່ໄປນີ້: · Nios V processor core · On-Chip Memory · JTAG UART · ໂມງນັບຖອຍຫຼັງ (ທາງເລືອກ)(1)
ເມື່ອໜ່ວຍຄວາມຈຳ On-Chip ໃໝ່ຖືກເພີ່ມໃສ່ລະບົບ Platform Designer, ດຳເນີນການ Sync System Infos ເພື່ອສະທ້ອນອົງປະກອບໜ່ວຍຄວາມຈຳທີ່ເພີ່ມເຂົ້າໃນການຣີເຊັດ. ອີກທາງເລືອກ, ທ່ານສາມາດເປີດໃຊ້ Auto Sync ໃນ Platform Designer ເພື່ອສະທ້ອນການປ່ຽນແປງອົງປະກອບຫຼ້າສຸດໂດຍອັດຕະໂນມັດ
ຮູບ 11. ຕົວຢ່າງample ການເຊື່ອມຕໍ່ຂອງໂປເຊດເຊີ Nios V ກັບອຸປະກອນຕໍ່ພ່ວງອື່ນໆໃນ Platform Designer

(1) ທ່ານມີທາງເລືອກທີ່ຈະໃຊ້ຄຸນສົມບັດຂອງຕົວຈັບເວລາພາຍໃນ Nios V ເພື່ອທົດແທນການຈັບເວລາໄລຍະຫ່າງພາຍນອກໃນ Platform Designer.

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 23

2. ການອອກແບບລະບົບຮາດແວຂອງໂປເຊດເຊີ Nios V ດ້ວຍຊອບແວ Quartus Prime ແລະຜູ້ອອກແບບເວທີ
726952 | 2025.07.16
ນອກນັ້ນທ່ານຍັງຕ້ອງກໍານົດ pins ການດໍາເນີນງານເພື່ອສົ່ງອອກເປັນທໍ່ໃນລະບົບ Platform Designer ຂອງທ່ານ. ຕົວຢ່າງampດັ່ງນັ້ນ, ບັນຊີລາຍຊື່ PIN ການດໍາເນີນງານຂອງລະບົບ FPGA ທີ່ຖືກຕ້ອງແມ່ນຖືກກໍານົດໄວ້ຂ້າງລຸ່ມນີ້ແຕ່ບໍ່ຈໍາກັດພຽງແຕ່:
· ໂມງ
· ຣີເຊັດ
· ສັນຍານ I/O
2.1.3. ການລະບຸທີ່ຢູ່ຖານ ແລະ ບູລິມະສິດການຮ້ອງຂໍການຂັດຂວາງ
ເພື່ອກໍານົດວິທີການທີ່ອົງປະກອບທີ່ເພີ່ມເຂົ້າໃນການອອກແບບໂຕ້ຕອບເພື່ອສ້າງເປັນລະບົບ, ທ່ານຈໍາເປັນຕ້ອງກໍານົດທີ່ຢູ່ພື້ນຖານສໍາລັບແຕ່ລະອົງປະກອບຕົວແທນແລະກໍານົດການຮ້ອງຂໍການຂັດຂວາງ (IRQ) ບູລິມະສິດສໍາລັບ J.TAG UART ແລະເຄື່ອງຈັບເວລາໄລຍະຫ່າງ. Platform Designer ສະໜອງຄຳສັ່ງ – Assign Base Addresses – ເຊິ່ງກຳນົດທີ່ຢູ່ຖານທີ່ເໝາະສົມໃຫ້ກັບອົງປະກອບທັງໝົດໃນລະບົບໂດຍອັດຕະໂນມັດ. ຢ່າງໃດກໍ່ຕາມ, ທ່ານສາມາດປັບທີ່ຢູ່ພື້ນຖານໂດຍອີງໃສ່ຄວາມຕ້ອງການຂອງທ່ານ.
ຕໍ່ໄປນີ້ແມ່ນບາງຄໍາແນະນໍາສໍາລັບການກໍານົດທີ່ຢູ່ພື້ນຖານ:
· ຫຼັກໂຮງງານຜະລິດ Nios V ມີຂອບເຂດທີ່ຢູ່ 32-bit. ເພື່ອເຂົ້າເຖິງອົງປະກອບຕົວແທນ, ທີ່ຢູ່ພື້ນຖານຂອງພວກມັນຈະຕ້ອງຢູ່ລະຫວ່າງ 0x00000000 ແລະ 0xFFFFFFFF.
· ໂປຣແກຣມ Nios V ໃຊ້ຕົວຄົງທີ່ສັນຍາລັກເພື່ອອ້າງອີງເຖິງທີ່ຢູ່. ທ່ານບໍ່ຈໍາເປັນຕ້ອງເລືອກຄ່າທີ່ຢູ່ທີ່ງ່າຍຕໍ່ການຈື່.
· ທີ່ຢູ່ຄ່າທີ່ແຕກຕ່າງອົງປະກອບທີ່ມີຄວາມແຕກຕ່າງທີ່ຢູ່ພຽງແຕ່ຫນຶ່ງບິດຜະລິດຮາດແວທີ່ມີປະສິດທິພາບຫຼາຍ. ທ່ານບໍ່ຈໍາເປັນຕ້ອງບີບອັດທີ່ຢູ່ພື້ນຖານທັງຫມົດເຂົ້າໄປໃນຂອບເຂດທີ່ຢູ່ທີ່ນ້ອຍທີ່ສຸດທີ່ເປັນໄປໄດ້ເພາະວ່າການຫນາແຫນ້ນສາມາດສ້າງຮາດແວທີ່ມີປະສິດທິພາບຫນ້ອຍ.
· ຜູ້ອອກແບບແພລະຕະຟອມບໍ່ໄດ້ພະຍາຍາມຈັດຮຽງອົງປະກອບຄວາມຈຳທີ່ແຍກກັນຢູ່ໃນຂອບເຂດຄວາມຊົງຈຳທີ່ຕິດກັນ. ຕົວຢ່າງampຖ້າ ຫາກ ວ່າ ທ່ານ ຕ້ອງ ການ ອົງ ປະ ກອບ ຂອງ ຄວາມ ຈໍາ On-Chip ຫຼາຍ ທີ່ ຢູ່ ເປັນ ລະ ດັບ ຄວາມ ຈໍາ ທີ່ ຕິດ ຕໍ່ ກັນ, ທ່ານ ຈະ ຕ້ອງ ໄດ້ ກໍາ ນົດ ຢ່າງ ຊັດ ເຈນ ທີ່ ຢູ່ ຖານ.
Platform Designer ຍັງໃຫ້ຄໍາສັ່ງອັດຕະໂນມັດ - ມອບຫມາຍ Interrupt Numbers ທີ່ເຊື່ອມຕໍ່ສັນຍານ IRQ ເພື່ອຜະລິດຜົນໄດ້ຮັບຂອງຮາດແວທີ່ຖືກຕ້ອງ. ຢ່າງໃດກໍ່ຕາມ, ການມອບຫມາຍ IRQs ຢ່າງມີປະສິດທິພາບຮຽກຮ້ອງໃຫ້ມີຄວາມເຂົ້າໃຈກ່ຽວກັບພຶດຕິກໍາການຕອບສະຫນອງຂອງລະບົບໂດຍລວມ. ຜູ້ອອກແບບເວທີບໍ່ສາມາດຄາດເດົາການສຶກສາກ່ຽວກັບການມອບຫມາຍ IRQ ທີ່ດີທີ່ສຸດ.
ມູນຄ່າ IRQ ຕ່ໍາສຸດມີບູລິມະສິດສູງສຸດ. ໃນລະບົບທີ່ເຫມາະສົມ, Altera ແນະນໍາວ່າອົງປະກອບຈັບເວລາທີ່ຈະມີ IRQ ບູລິມະສິດສູງສຸດ, ie, ມູນຄ່າຕ່ໍາສຸດ, ເພື່ອຮັກສາຄວາມຖືກຕ້ອງຂອງຫມາຍຕິກໂມງລະບົບ.
ໃນບາງກໍລະນີ, ທ່ານອາດຈະມອບຄວາມສຳຄັນທີ່ສູງກວ່າໃຫ້ກັບອຸປະກອນຕໍ່ພ່ວງເວລາຈິງ (ເຊັ່ນ: ຕົວຄວບຄຸມວິດີໂອ), ເຊິ່ງຕ້ອງການອັດຕາການລົບກວນທີ່ສູງກວ່າອົງປະກອບໂມງຈັບເວລາ.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
ຄູ່ມືຜູ້ໃຊ້ Quartus Prime Pro Edition: ຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບການສ້າງລະບົບດ້ວຍ Platform Designer.

Nios® V Embedded Processor Design Handbook 24

ສົ່ງຄຳຕິຊົມ

2. ການອອກແບບລະບົບຮາດແວຂອງໂປເຊດເຊີ Nios V ດ້ວຍຊອບແວ Quartus Prime ແລະຜູ້ອອກແບບເວທີ 726952 | 2025.07.16
2.2. ການເຊື່ອມໂຍງລະບົບການອອກແບບເວທີເຂົ້າໄປໃນໂຄງການ Quartus Prime
ຫຼັງຈາກສ້າງການອອກແບບລະບົບ Nios V ໃນ Platform Designer, ປະຕິບັດວຽກງານຕໍ່ໄປນີ້ເພື່ອປະສົມປະສານໂມດູນລະບົບ Nios V ເຂົ້າໃນໂຄງການອອກແບບ Quartus Prime FPGA. · Instantiate ໂມດູນລະບົບ Nios V ໃນໂຄງການ Quartus Prime · ເຊື່ອມຕໍ່ສັນຍານຈາກໂມດູນລະບົບ Nios V ກັບສັນຍານອື່ນໆໃນເຫດຜົນ FPGA · ກໍານົດສະຖານທີ່ pins ທາງດ້ານຮ່າງກາຍ · ຈໍາກັດການອອກແບບ FPGA
2.2.1. ການສ້າງໂມດູນລະບົບປະມວນຜົນ Nios V ໃນໂຄງການ Quartus Prime
Platform Designer ສ້າງໜ່ວຍງານອອກແບບໂມດູນລະບົບທີ່ທ່ານສາມາດ instantiate ໃນ Quartus Prime. ວິທີທີ່ທ່ານ instantiate ໂມດູນລະບົບແມ່ນຂຶ້ນກັບວິທີການອອກແບບສໍາລັບໂຄງການ Quartus Prime ໂດຍລວມ. ຕົວຢ່າງampຖ້າ ຫາກ ວ່າ ທ່ານ ກໍາ ລັງ ໃຊ້ Verilog HDL ສໍາ ລັບ ການ ອອກ ແບບ ເຂົ້າ, instantiate ໂມ ດູນ ລະ ບົບ ອີງ Verilog. ຖ້າທ່ານຕ້ອງການໃຊ້ວິທີການ block diagram ສໍາລັບການອອກແບບ, ໃຫ້ໃສ່ສັນຍາລັກໂມດູນລະບົບ .bdf ທັນທີ. file.
2.2.2. ການເຊື່ອມຕໍ່ສັນຍານແລະການກໍານົດສະຖານທີ່ Pin ທາງດ້ານຮ່າງກາຍ
ເພື່ອເຊື່ອມຕໍ່ການອອກແບບ Altera FPGA ຂອງທ່ານກັບການອອກແບບລະດັບຄະນະຂອງທ່ານ, ປະຕິບັດວຽກງານດັ່ງຕໍ່ໄປນີ້: · ກໍານົດລະດັບສູງສຸດ. file ສໍາລັບການອອກແບບແລະສັນຍານຂອງທ່ານເພື່ອເຊື່ອມຕໍ່ກັບ Altera ພາຍນອກ
ເຂັມປັກໝຸດອຸປະກອນ FPGA. · ເຂົ້າ ໃຈ pins ໃດ ທີ່ ຈະ ເຊື່ອມ ຕໍ່ ໂດຍ ຜ່ານ ການ ຄູ່ ມື ການ ອອກ ແບບ ຂອງ ທ່ານ ລະ ດັບ ຄະ ນະ ຜູ້ ໃຊ້ ຫຼື
schematics. · ກຳນົດສັນຍານໃນການອອກແບບລະດັບສູງສຸດໃຫ້ກັບພອດໃນອຸປະກອນ Altera FPGA ຂອງທ່ານດ້ວຍເຂັມປັກໝຸດ
ເຄື່ອງມືການມອບຫມາຍ.
ລະບົບຜູ້ອອກແບບເວທີຂອງທ່ານສາມາດເປັນການອອກແບບລະດັບສູງສຸດ. ຢ່າງໃດກໍຕາມ, Altera FPGA ຍັງສາມາດປະກອບມີເຫດຜົນເພີ່ມເຕີມໂດຍອີງໃສ່ຄວາມຕ້ອງການຂອງເຈົ້າແລະດັ່ງນັ້ນຈຶ່ງແນະນໍາລະດັບສູງສຸດທີ່ກໍາຫນົດເອງ. file. ລະດັບສູງສຸດ file ເຊື່ອມຕໍ່ສັນຍານໂມດູນລະບົບໂປເຊດເຊີ Nios V ກັບເຫດຜົນການອອກແບບ Altera FPGA ອື່ນໆ.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ Quartus Prime Pro Edition ຄູ່ມືຜູ້ໃຊ້: ຂໍ້ຈໍາກັດການອອກແບບ
2.2.3. ຈໍາກັດການອອກແບບ Altera FPGA
ການອອກແບບລະບົບ Altera FPGA ທີ່ເຫມາະສົມປະກອບມີຂໍ້ຈໍາກັດການອອກແບບເພື່ອຮັບປະກັນການອອກແບບຕອບສະຫນອງການປິດເວລາແລະຄວາມຕ້ອງການຂໍ້ຈໍາກັດທາງດ້ານເຫດຜົນອື່ນໆ. ທ່ານຕ້ອງຈໍາກັດການອອກແບບ Altera FPGA ຂອງທ່ານເພື່ອຕອບສະຫນອງຄວາມຕ້ອງການເຫຼົ່ານີ້ຢ່າງຊັດເຈນໂດຍນໍາໃຊ້ເຄື່ອງມືທີ່ສະຫນອງໃຫ້ຢູ່ໃນຊອບແວ Quartus Prime ຫຼືຜູ້ໃຫ້ບໍລິການ EDA ພາກສ່ວນທີສາມ. ຊອບແວ Quartus Prime ໃຊ້ຂໍ້ຈໍາກັດທີ່ສະຫນອງໃຫ້ໃນໄລຍະການລວບລວມເພື່ອໃຫ້ໄດ້ຜົນການຈັດຕໍາແຫນ່ງທີ່ດີທີ່ສຸດ.

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 25

2. ການອອກແບບລະບົບຮາດແວຂອງໂປເຊດເຊີ Nios V ດ້ວຍຊອບແວ Quartus Prime ແລະຜູ້ອອກແບບເວທີ
726952 | 2025.07.16
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ · Quartus Prime Pro Edition ຄູ່ມືຜູ້ໃຊ້: ຂໍ້ຈໍາກັດການອອກແບບ · ຄູ່ຮ່ວມງານ EDA ພາກສ່ວນທີສາມ · Quartus Prime Pro Edition ຄູ່ມືຜູ້ໃຊ້: ການວິເຄາະເວລາ
2.3. ການອອກແບບລະບົບຫນ່ວຍຄວາມຈໍາ Nios V
ພາກນີ້ອະທິບາຍການປະຕິບັດທີ່ດີທີ່ສຸດສໍາລັບການເລືອກອຸປະກອນຫນ່ວຍຄວາມຈໍາໃນລະບົບຝັງຕົວຂອງ Platform Designer ທີ່ມີໂປເຊດເຊີ Nios V ແລະບັນລຸປະສິດທິພາບທີ່ດີທີ່ສຸດ. ອຸປະກອນຫນ່ວຍຄວາມຈໍາມີບົດບາດສໍາຄັນໃນການປັບປຸງປະສິດທິພາບໂດຍລວມຂອງລະບົບຝັງຕົວ. ຫນ່ວຍຄວາມຈໍາຂອງລະບົບຝັງຕົວເກັບຮັກສາຄໍາແນະນໍາໂຄງການແລະຂໍ້ມູນ.
2.3.1. ຫນ່ວຍຄວາມຈໍາທີ່ບໍ່ປ່ຽນແປງ
ຄວາມແຕກຕ່າງຕົ້ນຕໍໃນປະເພດຄວາມຊົງຈໍາແມ່ນຄວາມຜັນຜວນ. ຫນ່ວຍຄວາມຈໍາທີ່ລະເຫີຍພຽງແຕ່ຖືເນື້ອໃນຂອງມັນໃນຂະນະທີ່ທ່ານສະຫນອງພະລັງງານໃຫ້ກັບອຸປະກອນຫນ່ວຍຄວາມຈໍາ. ທັນທີທີ່ທ່ານເອົາພະລັງງານອອກ, ຄວາມຊົງຈໍາຈະສູນເສຍເນື້ອໃນຂອງມັນ.
Examples ຂອງຫນ່ວຍຄວາມຈໍາທີ່ບໍ່ປ່ຽນແປງແມ່ນ RAM, cache, ແລະທະບຽນ. ເຫຼົ່ານີ້ແມ່ນປະເພດຫນ່ວຍຄວາມຈໍາໄວທີ່ເພີ່ມປະສິດທິພາບການເຮັດວຽກ. Altera ແນະນໍາໃຫ້ທ່ານໂຫລດແລະປະຕິບັດຄໍາແນະນໍາຂອງໂປເຊດເຊີ Nios V ໃນ RAM ແລະຈັບຄູ່ Nios V IP core ກັບ On-Chip Memory IP ຫຼື External Memory Interface IP ເພື່ອປະສິດທິພາບທີ່ດີທີ່ສຸດ.
ເພື່ອປັບປຸງການປະຕິບັດ, ທ່ານສາມາດລົບລ້າງອົງປະກອບການປັບຕົວຂອງ Platform Designer ເພີ່ມເຕີມໂດຍການຈັບຄູ່ຕົວຈັດການຂໍ້ມູນຂອງໂປເຊດເຊີ Nios V processor type ຫຼື width ກັບ boot RAM. ຕົວຢ່າງampໃນນອກຈາກນັ້ນ, ທ່ານສາມາດ configure On-Chip Memory II ດ້ວຍການໂຕ້ຕອບ 32-bits AXI-4, ເຊິ່ງກົງກັບການໂຕ້ຕອບຜູ້ຈັດການຂໍ້ມູນ Nios V.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ · External Memory Interfaces IP Support Center · On-Chip Memory (RAM ຫຼື ROM) Altera FPGA IP · On-Chip Memory II (RAM ຫຼື ROM) Altera FPGA IP · Nios V Processor Application Execute-In-Place ຈາກ OCRAM ໃນໜ້າ 54
2.3.1.1. On-Chip Memory Configuration RAM ຫຼື ROM
ທ່ານສາມາດຕັ້ງຄ່າ Altera FPGA On-Chip Memory IPs ເປັນ RAM ຫຼື ROM. · RAM ສະຫນອງຄວາມສາມາດໃນການອ່ານແລະຂຽນແລະມີລັກສະນະການຜັນຜວນ. ຖ້າເຈົ້າເປັນ
booting ໂປເຊດເຊີ Nios V ຈາກ On-Chip RAM, ທ່ານຕ້ອງໃຫ້ແນ່ໃຈວ່າເນື້ອໃນ boot ໄດ້ຖືກເກັບຮັກສາໄວ້ແລະບໍ່ເສຍຫາຍໃນກໍລະນີທີ່ມີການຕັ້ງໃຫມ່ໃນເວລາແລ່ນ. · ຖ້າໂປເຊດເຊີ Nios V ກຳລັງເປີດເຄື່ອງຈາກ ROM, ຂໍ້ຜິດພາດຂອງຊອບແວໃດໆຢູ່ໃນໂປເຊດເຊີ Nios V ບໍ່ສາມາດຂຽນທັບເນື້ອໃນຂອງໜ່ວຍຄວາມຈຳ On-Chip ໄດ້ຢ່າງຜິດພາດ. ດັ່ງນັ້ນ, ການຫຼຸດຜ່ອນຄວາມສ່ຽງຕໍ່ການສໍ້ລາດບັງຫຼວງຂອງຊອບແວ boot.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ · On-Chip Memory (RAM ຫຼື ROM) Altera FPGA IP · On-Chip Memory II (RAM ຫຼື ROM) Altera FPGA IP · Nios V Processor Application Execute-In-Place ຈາກ OCRAM ໃນໜ້າ 54

Nios® V Embedded Processor Design Handbook 26

ສົ່ງຄຳຕິຊົມ

2. ການອອກແບບລະບົບຮາດແວຂອງໂປເຊດເຊີ Nios V ດ້ວຍຊອບແວ Quartus Prime ແລະຜູ້ອອກແບບເວທີ 726952 | 2025.07.16
2.3.1.2. ແຄສ
ຄວາມຊົງຈໍາໃນຊິບແມ່ນຖືກນໍາໃຊ້ທົ່ວໄປເພື່ອປະຕິບັດຫນ້າທີ່ cache ເນື່ອງຈາກການແຝງຂອງພວກມັນຕໍ່າ. ໂປເຊດເຊີ Nios V ໃຊ້ໜ່ວຍຄວາມຈຳເທິງຊິບສຳລັບການສັ່ງສອນ ແລະ ການເກັບຂໍ້ມູນຂອງມັນ. ຄວາມອາດສາມາດຈໍາກັດຂອງຫນ່ວຍຄວາມຈໍາເທິງຊິບແມ່ນປົກກະຕິແລ້ວບໍ່ແມ່ນບັນຫາສໍາລັບຖານຄວາມຈໍາເພາະວ່າພວກມັນມີຂະຫນາດນ້ອຍ.
Caches ຖືກນໍາໃຊ້ໂດຍທົ່ວໄປພາຍໃຕ້ເງື່ອນໄຂດັ່ງຕໍ່ໄປນີ້:
· ໜ່ວຍຄວາມຈຳປົກກະຕິຕັ້ງຢູ່ນອກຊິບ ແລະມີເວລາເຂົ້າເຖິງດົນກວ່າໜ່ວຍຄວາມຈຳໃນຊິບ.
· ພາກສ່ວນປະສິດທິພາບທີ່ສຳຄັນຂອງລະຫັດຊອບແວສາມາດໃສ່ໃນຖານຄວາມຈຳຂອງຄຳແນະນຳ, ປັບປຸງປະສິດທິພາບຂອງລະບົບ.
· ພາກສ່ວນປະສິດທິພາບ-ທີ່ສຳຄັນ, ທີ່ໃຊ້ເລື້ອຍໆທີ່ສຸດຂອງຂໍ້ມູນສາມາດໃສ່ໃນແຄດຂໍ້ມູນ, ປັບປຸງປະສິດທິພາບຂອງລະບົບ.
ການເປີດໃຊ້ cache ໃນໂປເຊດເຊີ Nios V ຈະສ້າງລໍາດັບຊັ້ນຫນ່ວຍຄວາມຈໍາ, ເຊິ່ງເຮັດໃຫ້ເວລາເຂົ້າເຖິງຫນ່ວຍຄວາມຈໍາຫນ້ອຍລົງ.
2.3.1.2.1. ພາກພື້ນ peripheral
ທຸກ IP ອຸປະກອນຕໍ່ພ່ວງທີ່ຝັງໄວ້, ເຊັ່ນ UART, I2C, ແລະ SPI ຈະຕ້ອງບໍ່ຖືກເກັບໄວ້. Cache ແມ່ນແນະນໍາໃຫ້ສູງສໍາລັບຄວາມຊົງຈໍາພາຍນອກທີ່ໄດ້ຮັບຜົນກະທົບຈາກເວລາການເຂົ້າເຖິງຍາວ, ໃນຂະນະທີ່ຄວາມຊົງຈໍາໃນຊິບພາຍໃນອາດຈະຖືກຍົກເວັ້ນເນື່ອງຈາກເວລາເຂົ້າເຖິງສັ້ນ. ທ່ານຕ້ອງບໍ່ເກັບຂໍ້ມູນ IP ຕໍ່ຂ້າງທີ່ຝັງໄວ້, ເຊັ່ນ UART, I2C, ແລະ SPI, ຍົກເວັ້ນຄວາມຊົງຈໍາ. ນີ້ແມ່ນສິ່ງສໍາຄັນເພາະວ່າເຫດການຈາກອຸປະກອນພາຍນອກ, ເຊັ່ນອຸປະກອນຕົວແທນທີ່ປັບປຸງ IPs ອ່ອນ, ບໍ່ໄດ້ຖືກຈັບໂດຍຖານຄວາມຈໍາຂອງໂປເຊດເຊີ, ໃນທາງກັບກັນບໍ່ໄດ້ຮັບໂດຍໂປເຊດເຊີ. ດັ່ງນັ້ນ, ເຫດການເຫຼົ່ານີ້ສາມາດໄປ unnoticed ຈົນກ່ວາທ່ານ flush cache, ຊຶ່ງສາມາດນໍາໄປສູ່ການປະພຶດທີ່ບໍ່ໄດ້ຕັ້ງໃຈໃນລະບົບຂອງທ່ານ. ສະຫຼຸບແລ້ວ, ພື້ນທີ່ທີ່ມີແຜນທີ່ຫນ່ວຍຄວາມຈໍາຂອງ IPs peripheral ຝັງຢູ່ແມ່ນ uncacheable ແລະຕ້ອງຢູ່ໃນພາກພື້ນ peripheral ຂອງໂປເຊດເຊີ.
ເພື່ອກໍານົດພາກພື້ນຂ້າງຄຽງ, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:
1. ເປີດແຜນທີ່ທີ່ຢູ່ຂອງລະບົບໃນ Platform Designer.
2. ທ່ອງໄປຫາແຜນທີ່ທີ່ຢູ່ຂອງຕົວຈັດການຄໍາແນະນໍາຂອງໂປເຊດເຊີແລະຜູ້ຈັດການຂໍ້ມູນ.
3. ກໍານົດອຸປະກອນຕໍ່ພ່ວງແລະຄວາມຊົງຈໍາໃນລະບົບຂອງທ່ານ.
ຮູບ 12. ຕົວຢ່າງample ຂອງແຜນທີ່ທີ່ຢູ່

ໝາຍເຫດ: ລູກສອນສີຟ້າຊີ້ໄປຫາຄວາມຊົງຈຳ. 4. ຈັດກຸ່ມອຸປະກອນຕໍ່ພ່ວງ:
ກ. ຫນ່ວຍຄວາມຈໍາເປັນ cacheable ຂ. ອຸປະກອນຕໍ່ພ່ວງທີ່ບໍ່ສາມາດເກັບໄດ້

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 27

ຕາຕະລາງ 19. Cacheable ແລະ Uncacheable Region

ຮອງ

ທີ່ຢູ່ແຜນທີ່

ສະຖານະ

ພາກພື້ນຂ້າງຄຽງ

ຂະໜາດ

ທີ່ຢູ່ຖານ

user_application_mem.s1

0x0 ~ 0x3ffff

ສາມາດເກັບໄວ້ໄດ້

ບໍ່ມີ

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Uncacheable Cacheable

65536 bytes N/A

0x40000 ບໍ່ມີ

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Cacheable Uncacheable Uncacheable

144 bytes (ຂະໜາດຕ່ຳສຸດແມ່ນ 65536 bytes)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

Uncacheable

uart.avalon_jtag_ທາດ

0x54088 ~ 0x5408f

Uncacheable

5. ຈັດວາງພື້ນທີ່ຕໍ່ຂ້າງດ້ວຍຂະໜາດສະເພາະຂອງພວກມັນ:
· ຕົວຢ່າງample, ຖ້າຂະຫນາດແມ່ນ 65536 bytes, ມັນເທົ່າກັບ 0x10000 bytes. ດັ່ງນັ້ນ, ທີ່ຢູ່ຖານທີ່ອະນຸຍາດຈະຕ້ອງເປັນຄູນຂອງ 0x10000.
· CPU.dm_agent ໃຊ້ທີ່ຢູ່ຖານຂອງ 0x40000, ເຊິ່ງເປັນຕົວຄູນຂອງ 0x10000. ດັ່ງນັ້ນ, Peripheral Region A, ທີ່ມີຂະຫນາດຂອງ 65536 bytes ແລະທີ່ຢູ່ພື້ນຖານຂອງ 0x40000, ຕອບສະຫນອງຄວາມຕ້ອງການ.
· ທີ່ຢູ່ຖານຂອງການເກັບກຳພື້ນທີ່ທີ່ບໍ່ສາມາດເກັບໄດ້ຢູ່ທີ່ 0x54000 ບໍ່ແມ່ນການຄູນຂອງ 0x10000. ທ່ານຕ້ອງມອບໝາຍພວກມັນຄືນໃໝ່ເປັນ 0x60000 ຫຼືຜົນຄູນອື່ນໆຂອງ 0x10000. ດັ່ງນັ້ນ, Peripheral Region B, ເຊິ່ງມີຂະຫນາດຂອງ 65536 bytes ແລະທີ່ຢູ່ຖານຂອງ 0x60000, ຕອບສະຫນອງເງື່ອນໄຂ.

ຕາຕະລາງ 20. Cacheable ແລະ Uncacheable Region ກັບ Reassignment

ຮອງ

ທີ່ຢູ່ແຜນທີ່

ສະຖານະ

ພາກພື້ນຂ້າງຄຽງ

ຂະໜາດ

ທີ່ຢູ່ຖານ

user_application_mem.s1

0x0 ~ 0x3ffff

ສາມາດເກັບໄວ້ໄດ້

ບໍ່ມີ

cpu.dm_agent

0x40000 ~ 0x4ffff

Uncacheable 65536 bytes

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

ສາມາດເກັບໄວ້ໄດ້

ບໍ່ມີ

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Cacheable Uncacheable Uncacheable Uncacheable Uncacheable

144 bytes (ຂະໜາດຕ່ຳສຸດແມ່ນ 65536 bytes)

0x60000

uart.avalon_jtag_ທາດ

0x60088 ~ 0x6008f

Uncacheable

2.3.1.3. ຄວາມຊົງຈໍາຄູ່ຢ່າງແຫນ້ນຫນາ
ຄວາມຊົງຈຳທີ່ຄູ່ກັນຢ່າງແໜ້ນໜາ (TCMs) ຖືກປະຕິບັດໂດຍໃຊ້ໜ່ວຍຄວາມຈຳໃນຊິບ ເນື່ອງຈາກການຕອບສະໜອງຕໍ່າຂອງພວກມັນເຮັດໃຫ້ພວກມັນເໝາະສົມກັບໜ້າວຽກ. TCMs ແມ່ນຄວາມຊົງຈໍາທີ່ມີແຜນທີ່ຢູ່ໃນພື້ນທີ່ທີ່ຢູ່ທົ່ວໄປແຕ່ມີສ່ວນຕິດຕໍ່ສະເພາະກັບ microprocessor ແລະມີຄຸນສົມບັດທີ່ມີປະສິດທິພາບສູງ, latency ຕ່ໍາຂອງຫນ່ວຍຄວາມຈໍາ cache. TCM ຍັງສະຫນອງການໂຕ້ຕອບ subordinate ສໍາລັບເຈົ້າພາບພາຍນອກ. ໂປເຊດເຊີແລະໂຮດພາຍນອກມີລະດັບການອະນຸຍາດດຽວກັນເພື່ອຈັດການກັບ TCM.

Nios® V Embedded Processor Design Handbook 28

ສົ່ງຄຳຕິຊົມ

ໝາຍເຫດ:

ເມື່ອພອດຍ່ອຍຂອງ TCM ເຊື່ອມຕໍ່ກັບໂຮດພາຍນອກ, ມັນອາດຈະຖືກສະແດງດ້ວຍທີ່ຢູ່ພື້ນຖານທີ່ແຕກຕ່າງກັນກ່ວາທີ່ຢູ່ພື້ນຖານທີ່ໄດ້ຮັບມອບຫມາຍໃນຫຼັກຂອງໂປເຊດເຊີ. Altera ແນະນໍາໃຫ້ຈັດຮຽງທີ່ຢູ່ທັງສອງໃຫ້ເປັນຄ່າດຽວກັນ.

2.3.1.4. ການໂຕ້ຕອບຄວາມຈໍາພາຍນອກ (EMIF)
EMIF (External Memory Interface) ເຮັດວຽກຄ້າຍຄືກັນກັບ SRAM (Static Random Access Memory), ແຕ່ມັນເປັນແບບເຄື່ອນໄຫວ ແລະຕ້ອງການການໂຫຼດຫນ້າຈໍຄືນເປັນໄລຍະເພື່ອຮັກສາເນື້ອຫາຂອງມັນ. ຈຸລັງຫນ່ວຍຄວາມຈໍາແບບເຄື່ອນໄຫວໃນ EMIF ມີຂະຫນາດນ້ອຍກວ່າຈຸລັງຫນ່ວຍຄວາມຈໍາຄົງທີ່ໃນ SRAM, ເຊິ່ງເຮັດໃຫ້ຄວາມອາດສາມາດສູງຂຶ້ນແລະອຸປະກອນຫນ່ວຍຄວາມຈໍາທີ່ມີລາຄາຖືກກວ່າ.
ນອກເຫນືອໄປຈາກຄວາມຕ້ອງການໂຫຼດຫນ້າຈໍຄືນ, EMIF ມີຄວາມຕ້ອງການການໂຕ້ຕອບສະເພາະທີ່ມັກຈະຕ້ອງການຮາດແວຄວບຄຸມພິເສດ. ບໍ່ເຫມືອນກັບ SRAM, ທີ່ມີຊຸດທີ່ຢູ່ຄົງທີ່, EMIF ຈັດພື້ນທີ່ຫນ່ວຍຄວາມຈໍາຂອງມັນເຂົ້າໄປໃນທະນາຄານ, ແຖວແລະຖັນ. ການສະຫຼັບລະຫວ່າງທະນາຄານ ແລະແຖວນັ້ນແນະນຳບາງສ່ວນເກີນຫົວ, ດັ່ງນັ້ນເຈົ້າຕ້ອງລະມັດລະວັງສັ່ງການເຂົ້າຫາໜ່ວຍຄວາມຈຳເພື່ອໃຊ້ EMIF ຢ່າງມີປະສິດທິພາບ. EMIF ຍັງ multixes ແຖວແລະຖັນທີ່ຢູ່ໃນໄລຍະແຖວທີ່ຢູ່ດຽວກັນ, ຫຼຸດຜ່ອນຈໍານວນ pins ທີ່ຕ້ອງການສໍາລັບຂະຫນາດ EMIF ທີ່ກໍານົດໄວ້.
ຮຸ່ນຄວາມໄວສູງຂອງ EMIF, ເຊັ່ນ: DDR, DDR2, DDR3, DDR4, ແລະ DDR5, ກໍານົດຄວາມຕ້ອງການຄວາມສົມບູນຂອງສັນຍານທີ່ເຄັ່ງຄັດທີ່ຜູ້ອອກແບບ PCB ຕ້ອງພິຈາລະນາ.
ອຸປະກອນ EMIF ຈັດອັນດັບໃນບັນດາປະເພດ RAM ທີ່ມີປະສິດທິຜົນທີ່ສຸດແລະຄວາມສາມາດສູງທີ່ມີຢູ່, ເຮັດໃຫ້ເຂົາເຈົ້າເປັນທາງເລືອກທີ່ນິຍົມ. ອົງປະກອບຫຼັກຂອງອິນເຕີເຟດ EMIF ແມ່ນ EMIF IP, ເຊິ່ງຈັດການວຽກທີ່ກ່ຽວຂ້ອງກັບການແກ້ໄຂການຄູນ, ການໂຫຼດຂໍ້ມູນຄືນໃໝ່, ແລະການສະຫຼັບລະຫວ່າງແຖວ ແລະທະນາຄານ. ການອອກແບບນີ້ອະນຸຍາດໃຫ້ສ່ວນທີ່ເຫຼືອຂອງລະບົບເຂົ້າເຖິງ EMIF ໂດຍບໍ່ຈໍາເປັນຕ້ອງເຂົ້າໃຈສະຖາປັດຕະຍະກໍາພາຍໃນຂອງມັນ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ External Memory Interfaces IP Support Center

2.3.1.4.1. ທີ່ຢູ່ Span Extender IP
ທີ່ຢູ່ Span Extender Altera FPGA IP ອະນຸຍາດໃຫ້ການໂຕ້ຕອບເຈົ້າພາບທີ່ມີແຜນທີ່ຫນ່ວຍຄວາມຈໍາເພື່ອເຂົ້າເຖິງແຜນທີ່ທີ່ຢູ່ຂະຫນາດໃຫຍ່ຫຼືນ້ອຍກວ່າຄວາມກວ້າງຂອງສັນຍານທີ່ຢູ່ຂອງພວກເຂົາອະນຸຍາດໃຫ້. ທີ່ຢູ່ Span Extender IP ແຍກພື້ນທີ່ທີ່ສາມາດແກ້ໄຂໄດ້ເຂົ້າໄປໃນປ່ອງຢ້ຽມແຍກຕ່າງຫາກຫຼາຍເພື່ອໃຫ້ເຈົ້າພາບສາມາດເຂົ້າເຖິງສ່ວນທີ່ເຫມາະສົມຂອງຫນ່ວຍຄວາມຈໍາໂດຍຜ່ານປ່ອງຢ້ຽມ.
ທີ່ຢູ່ Span Extender ບໍ່ຈໍາກັດຄວາມກວ້າງຂອງໂຮດແລະຕົວແທນເປັນການຕັ້ງຄ່າ 32-bit ແລະ 64bit. ທ່ານສາມາດນໍາໃຊ້ Address Span Extender ກັບ 1-64 bit address windows.

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 29

ຮູບທີ 13. ທີ່ຢູ່ Span Extender Altera FPGA IP
ທີ່ຢູ່ຂອງຕົວແທນ

ທີ່ຢູ່ Span Extender

ຕາຕະລາງແຜນທີ່
ຄວບຄຸມພອດ A

…

Control Register 0 ລົງທະບຽນຄວບຄຸມ Z-1

ຂະຫຍາຍທີ່ຢູ່ເຈົ້າພາບ H

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
ຄູ່ມືຜູ້ໃຊ້ Quartus® Prime Pro Edition: ຜູ້ອອກແບບເວທີ ອ້າງອີງໃສ່ຫົວຂໍ້ທີ່ຢູ່ Span Extender Intel® FPGA IP ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.

2.3.1.4.2. ການນໍາໃຊ້ທີ່ຢູ່ Span Extender IP ກັບໂປເຊດເຊີ Nios V
ໂປເຊດເຊີ Nios V 32-bit ສາມາດແກ້ໄຂໄດ້ເຖິງ 4 GB ຂອງຂອບເຂດທີ່ຢູ່. ຖ້າ EMIF ມີຫນ່ວຍຄວາມຈໍາຫຼາຍກວ່າ 4GB, ມັນເກີນຂອບເຂດທີ່ຢູ່ສູງສຸດທີ່ຮອງຮັບ, ເຊິ່ງເຮັດໃຫ້ລະບົບ Platform Designer ມີຄວາມຜິດພາດ. ຕ້ອງການທີ່ຢູ່ Span Extender IP ເພື່ອແກ້ໄຂບັນຫານີ້ໂດຍການແບ່ງພື້ນທີ່ທີ່ຢູ່ EMIF ດຽວເຂົ້າໄປໃນປ່ອງຢ້ຽມຂະຫນາດນ້ອຍກວ່າຫຼາຍ.
Altera ແນະນໍາໃຫ້ທ່ານພິຈາລະນາຕົວກໍານົດການດັ່ງຕໍ່ໄປນີ້.

ຕາຕະລາງ 21. ທີ່ຢູ່ Span Extender Parameters

ພາລາມິເຕີ

ການຕັ້ງຄ່າທີ່ແນະ ນຳ

ຄວາມກວ້າງຂອງຂໍ້ມູນ
ຂະຫຍາຍທີ່ຢູ່ Master Byte Width

ເລືອກ 32-bits, ເຊິ່ງ corelates ກັບໂປເຊດເຊີ 32-bit. ຂຶ້ນກັບຂະໜາດໜ່ວຍຄວາມຈຳ EMIF.

Slave Word ທີ່ຢູ່ Width Burstcount Width

ເລືອກ 2 GB ຫຼືນ້ອຍກວ່າ. ໄລຍະທີ່ຢູ່ທີ່ຍັງເຫຼືອຂອງໂປເຊດເຊີ Nios V ແມ່ນສະຫງວນໄວ້ສໍາລັບ IP ອ່ອນອື່ນໆທີ່ຝັງໄວ້.
ເລີ່ມຕົ້ນດ້ວຍ 1 ແລະຄ່ອຍໆເພີ່ມມູນຄ່ານີ້ເພື່ອປັບປຸງການປະຕິບັດ.

ຈໍານວນປ່ອງຢ້ຽມຍ່ອຍ

ເລືອກ 1 ປ່ອງຢ້ຽມຍ່ອຍຖ້າຫາກວ່າທ່ານກໍາລັງເຊື່ອມຕໍ່ EMIF ກັບໂປເຊດເຊີ Nios V ເປັນຄໍາແນະນໍາແລະຫນ່ວຍຄວາມຈໍາຂໍ້ມູນ, ຫຼືທັງສອງ. ການສະຫຼັບລະຫວ່າງໜ້າຈໍຍ່ອຍຫຼາຍອັນໃນຂະນະທີ່ໂປຣເຊສເຊີ Nios V ກຳລັງດຳເນີນການຈາກ EMIF ແມ່ນອັນຕະລາຍ.

ເປີດໃຊ້ Slave Control Port

ປິດໃຊ້ງານຜອດຄວບຄຸມ slave ຖ້າທ່ານກໍາລັງເຊື່ອມຕໍ່ EMIF ກັບໂປເຊດເຊີ Nios V ເປັນຄໍາແນະນໍາແລະ / ຫຼືຫນ່ວຍຄວາມຈໍາຂໍ້ມູນ. ຄວາມກັງວົນດຽວກັນກັບຈໍານວນຂອງປ່ອງຢ້ຽມຍ່ອຍ.

ການອ່ານສູງສຸດທີ່ຍັງຄ້າງຢູ່

ເລີ່ມຕົ້ນດ້ວຍ 1 ແລະຄ່ອຍໆເພີ່ມມູນຄ່ານີ້ເພື່ອປັບປຸງການປະຕິບັດ.

Nios® V Embedded Processor Design Handbook 30

ສົ່ງຄຳຕິຊົມ

2. ການອອກແບບລະບົບຮາດແວຂອງໂປເຊດເຊີ Nios V ດ້ວຍຊອບແວ Quartus Prime ແລະຜູ້ອອກແບບເວທີ 726952 | 2025.07.16
ຮູບທີ 14. ການເຊື່ອມຕໍ່ຄໍາແນະນໍາແລະຕົວຈັດການຂໍ້ມູນເພື່ອທີ່ຢູ່ Span Extender

ຮູບທີ 15. ແຜນທີ່ທີ່ຢູ່

ສັງເກດເຫັນວ່າ Address Span Extender ສາມາດເຂົ້າເຖິງພື້ນທີ່ໜ່ວຍຄວາມຈຳທັງໝົດ 8GB ຂອງ EMIF. ຢ່າງໃດກໍຕາມ, ໂດຍຜ່ານ Address Span Extender, ໂປເຊດເຊີ Nios V ສາມາດເຂົ້າເຖິງພື້ນທີ່ຫນ່ວຍຄວາມຈໍາ 1GB ທໍາອິດຂອງ EMIF ເທົ່ານັ້ນ.

ຮູບທີ 16. Simplified Block Diagram

ລະບົບຜູ້ອອກແບບເວທີ

ຍັງເຫຼືອ 3 GB

ທີ່ຢູ່ໂຮງງານຜະລິດ Nios V

span ແມ່ນສໍາລັບການຝັງ

NNioos sVV PProrocecsesosor r
M

soft IPs ໃນລະບົບດຽວກັນ.
ປ່ອງຢ້ຽມ 1 GB

ທີ່ຢູ່ Span

ຂະຫຍາຍ

ພຽງແຕ່ 1 GB ທໍາອິດ

ຂອງຫນ່ວຍຄວາມຈໍາ EMIF ແມ່ນເຊື່ອມຕໍ່ກັບ Nios V

EMIF

ໂຮງງານຜະລິດ.

8 GB
S

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 31

2. ການອອກແບບລະບົບຮາດແວຂອງໂປເຊດເຊີ Nios V ດ້ວຍຊອບແວ Quartus Prime ແລະຜູ້ອອກແບບເວທີ
726952 | 2025.07.16
2.3.1.4.3. ການກຳນົດທີ່ຢູ່ Span Extender Linker Memory Device 1. ກຳນົດທີ່ຢູ່ Span Extender (EMIF) ເປັນ vector ຣີເຊັດ. ອີກທາງເລືອກ, ທ່ານສາມາດມອບຫມາຍໂປເຊດເຊີ Nios V ຣີເຊັດ vector ໃຫ້ກັບຄວາມຊົງຈໍາອື່ນໆ, ເຊັ່ນ OCRAM ຫຼືອຸປະກອນ flash.
ຮູບທີ 17. ທາງເລືອກຫຼາຍອັນເປັນ Reset Vector
ແນວໃດກໍ່ຕາມ, Board Support Package (BSP) Editor ບໍ່ສາມາດລົງທະບຽນ Address Span Extender (EMIF) ໂດຍອັດຕະໂນມັດເປັນຫນ່ວຍຄວາມຈໍາທີ່ຖືກຕ້ອງໄດ້. ອີງຕາມການເລືອກທີ່ທ່ານເຮັດ, ທ່ານຈະເຫັນສອງສະຖານະການທີ່ແຕກຕ່າງກັນດັ່ງທີ່ສະແດງຢູ່ໃນຕົວເລກຕໍ່ໄປນີ້. ຮູບທີ 18. BSP ຜິດພາດເມື່ອກໍານົດທີ່ຢູ່ Span Extender (EMIF) ເປັນ Reset Vector

Nios® V Embedded Processor Design Handbook 32

ສົ່ງຄຳຕິຊົມ

2. ການອອກແບບລະບົບຮາດແວຂອງໂປເຊດເຊີ Nios V ດ້ວຍຊອບແວ Quartus Prime ແລະຜູ້ອອກແບບເວທີ 726952 | 2025.07.16
ຮູບທີ 19. ຂາດ EMIF ເມື່ອກໍານົດຄວາມຊົງຈໍາອື່ນເປັນ Reset Vector

2. ທ່ານຕ້ອງເພີ່ມ Address Span Extender (EMIF) ດ້ວຍຕົນເອງໂດຍໃຊ້ Add Memory Device, Add Linker Memory Region, ແລະ Add Linker Section Mappings ໃນແຖບ BSP Linker Script.
3. ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:
ກ. ກໍານົດຂອບເຂດທີ່ຢູ່ຂອງ Address Span Extender ໂດຍໃຊ້ແຜນທີ່ຄວາມຈໍາ (ຕົວຢ່າງample ໃນຮູບຕໍ່ໄປນີ້ໃຊ້ Address Span Extender range ຈາກ 0x0 ຫາ 0x3fff_ffff).
ຮູບທີ 20. ແຜນທີ່ຄວາມຈໍາ

ຂ. ກົດ Add Memory Device, ແລະຕື່ມຂໍ້ມູນໃສ່ໃນ Memory Map ຂອງການອອກແບບຂອງເຈົ້າ: i. ຊື່ອຸປະກອນ: emif_ddr4. ໝາຍເຫດ: ໃຫ້ແນ່ໃຈວ່າທ່ານສຳເນົາຊື່ດຽວກັນຈາກ Memory Map. ii. ທີ່ຢູ່ຖານ: 0x0 iii. ຂະໜາດ: 0x40000000
ຄ. ກົດ Add ເພື່ອເພີ່ມພື້ນທີ່ຄວາມຊົງຈຳຕົວເຊື່ອມຕໍ່ໃໝ່:

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 33

ຕາຕະລາງ 22. ການເພີ່ມ Linker Memory Region

ຂັ້ນຕອນ

ຣີເຊັດ vector

emif_ddr4

ຄວາມຊົງຈໍາອື່ນໆ

ເພີ່ມເຂດຄວາມຊົງຈໍາ Linker ໃໝ່ ເອີ້ນວ່າຣີເຊັດ. ເພີ່ມພາກພື້ນຄວາມຊົງຈໍາ Linker ໃຫມ່ສໍາລັບ

· ຊື່ພາກພື້ນ: ປັບໃຫມ່

emif_ddr4.

· ຂະໜາດພາກພື້ນ: 0x20

· ຊື່ພາກພື້ນ: emif_ddr4

· ໜ່ວຍຄວາມຈຳ: emif_ddr4

· ຂະໜາດພາກພື້ນ: 0x40000000

· ຄວາມຈຳຊົດເຊີຍ: 0x0

· ໜ່ວຍຄວາມຈຳ: emif_ddr4

· ຄວາມຈຳຊົດເຊີຍ: 0x0

ເພີ່ມພາກພື້ນຄວາມຊົງຈໍາ Linker ໃຫມ່ສໍາລັບ

ຍັງເຫຼືອ emif_ddr4.

· ຊື່ພາກພື້ນ: emif_ddr4

· ຂະໜາດພາກພື້ນ: 0x3ffffffe0

· ໜ່ວຍຄວາມຈຳ: emif_ddr4

· ຄວາມຈຳຊົດເຊີຍ: 0x20

ຮູບທີ 21. Linker Region ເມື່ອກຳນົດທີ່ຢູ່ Sspan Extender (EMIF) ເປັນ Reset Vector

ຮູບທີ 22. Linker Region ເມື່ອກໍານົດຄວາມຊົງຈໍາອື່ນເປັນ Reset Vector
ງ. ເມື່ອ emif_ddr4 ຖືກເພີ່ມໃສ່ BSP, ທ່ານສາມາດເລືອກມັນສໍາລັບພາກສ່ວນ Linker ໃດ.
ຮູບທີ 23. Added Address Span Extender (EMIF) ສຳເລັດແລ້ວ

e. ບໍ່ສົນໃຈຄໍາເຕືອນກ່ຽວກັບອຸປະກອນຫນ່ວຍຄວາມຈໍາ emif_ddr4 ແມ່ນບໍ່ເຫັນໄດ້ໃນການອອກແບບ SOPC.
f. ດໍາເນີນການສ້າງ BSP.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງແນະນໍາວິທີການ Booting Processor Nios V ໃນຫນ້າ 51

Nios® V Embedded Processor Design Handbook 34

ສົ່ງຄຳຕິຊົມ

2. ການອອກແບບລະບົບຮາດແວຂອງໂປເຊດເຊີ Nios V ດ້ວຍຊອບແວ Quartus Prime ແລະຜູ້ອອກແບບເວທີ 726952 | 2025.07.16
2.3.2. ໜ່ວຍຄວາມຈຳທີ່ບໍ່ປ່ຽນແປງ
ຫນ່ວຍຄວາມຈໍາທີ່ບໍ່ມີການລະເຫີຍຈະຮັກສາເນື້ອໃນຂອງມັນໃນເວລາທີ່ປິດການປິດ, ເຮັດໃຫ້ມັນເປັນທາງເລືອກທີ່ດີສໍາລັບການເກັບຮັກສາຂໍ້ມູນທີ່ລະບົບຕ້ອງດຶງຂໍ້ມູນຫຼັງຈາກວົງຈອນພະລັງງານຂອງລະບົບ. ໜ່ວຍຄວາມຈຳທີ່ບໍ່ມີການລະເຫີຍໂດຍທົ່ວໄປຈະເກັບຮັກສາລະຫັດບູດຂອງໂປເຊດເຊີ, ການຕັ້ງຄ່າແອັບພລິເຄຊັນທີ່ຄົງຄ້າງ, ແລະຂໍ້ມູນການຕັ້ງຄ່າ Altera FPGA. ເຖິງແມ່ນວ່າຄວາມຊົງຈໍາທີ່ບໍ່ປ່ຽນແປງມີ advantage ຂອງການຮັກສາຂໍ້ມູນຂອງມັນໃນເວລາທີ່ທ່ານເອົາພະລັງງານ, ມັນຊ້າກວ່າຫຼາຍເມື່ອປຽບທຽບກັບຄວາມຊົງຈໍາທີ່ປ່ຽນແປງໄດ້, ແລະມັກຈະມີຂັ້ນຕອນການຂຽນແລະລົບທີ່ສັບສົນຫຼາຍ. ໜ່ວຍຄວາມຈຳທີ່ບໍ່ລະເຫີຍຍັງປົກກະຕິພຽງແຕ່ຮັບປະກັນວ່າສາມາດລຶບໄດ້ໃນຈຳນວນຄັ້ງທີ່ກຳນົດໄວ້, ຫຼັງຈາກນັ້ນມັນອາດຈະລົ້ມເຫລວ.
Examples ຂອງຫນ່ວຍຄວາມຈໍາທີ່ບໍ່ມີການລະເຫີຍປະກອບມີ flash ທຸກປະເພດ, EPROM, ແລະ EEPROM. Altera ແນະນໍາໃຫ້ທ່ານເກັບຮັກສາຮູບພາບຂອງ Altera FPGA bitstreams ແລະ Nios V ຢູ່ໃນຫນ່ວຍຄວາມຈໍາທີ່ບໍ່ມີການລະເຫີຍ, ແລະໃຊ້ flash serial ເປັນອຸປະກອນ boot ສໍາລັບ Nios V processors.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
· Generic Serial Flash Interface Altera FPGA IP ຄູ່ມືຜູ້ໃຊ້
· Mailbox Client Altera FPGA IP User Guide · MAX® 10 User Flash Memory Guide: On-Chip Flash Altera FPGA IP Core
2.4. ໂມງແລະປັບການປະຕິບັດທີ່ດີທີ່ສຸດ
ຄວາມເຂົ້າໃຈກ່ຽວກັບໂມງໂປເຊດເຊີ Nios V ແລະຕັ້ງໂດເມນໃຫມ່ພົວພັນກັບອຸປະກອນຕໍ່ພ່ວງທີ່ມັນເຊື່ອມຕໍ່ແມ່ນສໍາຄັນ. ລະບົບໂປເຊດເຊີ Nios V ແບບງ່າຍດາຍເລີ່ມຕົ້ນດ້ວຍໂດເມນໂມງດຽວ, ແລະມັນສາມາດສັບສົນກັບລະບົບໂດເມນຫຼາຍໂມງເມື່ອໂດເມນໂມງໄວ collides ກັບໂດເມນໂມງຊ້າ. ທ່ານຈໍາເປັນຕ້ອງສັງເກດແລະເຂົ້າໃຈວິທີການລໍາດັບໂດເມນທີ່ແຕກຕ່າງກັນເຫຼົ່ານີ້ອອກຈາກການຕັ້ງໃຫມ່ແລະໃຫ້ແນ່ໃຈວ່າບໍ່ມີບັນຫາເລັກນ້ອຍ.
ສໍາລັບການປະຕິບັດທີ່ດີທີ່ສຸດ, Altera ແນະນໍາໃຫ້ວາງໂປເຊດເຊີ Nios V ແລະຫນ່ວຍຄວາມຈໍາ boot ໃນໂດເມນໂມງດຽວກັນ. ຢ່າປ່ອຍໂປເຊດເຊີ Nios V ຈາກການຣີເຊັດໃນໂດເມນໂມງໄວເມື່ອມັນບູດຈາກໜ່ວຍຄວາມຈຳທີ່ຢູ່ໃນໂດເມນໂມງຊ້າຫຼາຍ, ເຊິ່ງອາດເຮັດໃຫ້ເກີດຄວາມຜິດພາດໃນການດຶງຂໍ້ມູນຄຳສັ່ງ. ທ່ານອາດຈະຮຽກຮ້ອງໃຫ້ມີການຈັດລໍາດັບຄູ່ມືບາງຢ່າງນອກເຫນືອຈາກສິ່ງທີ່ Platform Designer ສະຫນອງໂດຍຄ່າເລີ່ມຕົ້ນ, ແລະວາງແຜນອອກໃຫມ່ reset topology ຕາມຄວາມເຫມາະສົມໂດຍອີງໃສ່ກໍລະນີການນໍາໃຊ້ຂອງທ່ານ. ຖ້າທ່ານຕ້ອງການປັບລະບົບຂອງທ່ານໃຫມ່ຫຼັງຈາກທີ່ມັນມາແລະດໍາເນີນການສໍາລັບໄລຍະຫນຶ່ງ, ນໍາໃຊ້ການພິຈາລະນາດຽວກັນກັບລໍາດັບການຕັ້ງລະບົບໃຫມ່ແລະຄວາມຕ້ອງການເລີ່ມຕົ້ນການເລີ່ມຕົ້ນໃຫມ່ຫລັງ.
2.4.1. ລະບົບ JTAG ໂມງ
ການກໍານົດຂໍ້ຈໍາກັດຂອງໂມງໃນທຸກໆລະບົບໂປເຊດເຊີ Nios V ແມ່ນການພິຈາລະນາການອອກແບບລະບົບທີ່ສໍາຄັນແລະຕ້ອງການສໍາລັບຄວາມຖືກຕ້ອງແລະພຶດຕິກໍາທີ່ກໍານົດ. Quartus Prime Timing Analyzer ປະຕິບັດການວິເຄາະໄລຍະເວລາຄົງທີ່ເພື່ອກວດສອບການປະຕິບັດເວລາຂອງເຫດຜົນທັງຫມົດໃນການອອກແບບຂອງທ່ານໂດຍໃຊ້ຂໍ້ຈໍາກັດ, ການວິເຄາະແລະວິທີການລາຍງານມາດຕະຖານອຸດສາຫະກໍາ.
Example 1. ພື້ນຖານ 100 MHz ໂມງທີ່ມີ 50/50 Duty Cycle ແລະ 16 MHz JTAG ໂມງ
#********************************************************************** #ສ້າງໂມງ 100MHz #************************************************************* create_clock -name {clk} -period 10 [get_ports {clk}] #****************************** ສ້າງ 16MHz JTAG ໂມງ #******************************

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 35

2. ການອອກແບບລະບົບຮາດແວຂອງໂປເຊດເຊີ Nios V ດ້ວຍຊອບແວ Quartus Prime ແລະຜູ້ອອກແບບເວທີ
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ Quartus Prime Timing Analyzer Cookbook
2.4.2. ຣີເຊັດການໂຕ້ຕອບການຮ້ອງຂໍ
ໂປເຊດເຊີ Nios V ປະກອບມີອຸປະກອນການຮ້ອງຂໍການຣີເຊັດທາງເລືອກ. ສະຖານທີ່ຮ້ອງຂໍການຕັ້ງຄືນໃຫມ່ປະກອບດ້ວຍສັນຍານ reset_req ແລະ reset_req_ack.
ເພື່ອເປີດໃຊ້ການຮ້ອງຂໍຣີເຊັດໃນ Platform Designer: 1. ເປີດໃຊ້ຕົວແກ້ໄຂພາຣາມິເຕີ IP Processor Nios V. 2. ໃນການຕັ້ງຄ່າການຮ້ອງຂໍການຕັ້ງຄ່າໃຫມ່, ເປີດການເພີ່ມການໂຕ້ຕອບການຮ້ອງຂໍການປັບໃຫມ່
ທາງເລືອກ.
ຮູບທີ 24. ເປີດໃຊ້ການຮ້ອງຂໍການຣີເຊັດໂປເຊດເຊີ Nios V
ສັນຍານ reset_req ເຮັດຫນ້າທີ່ຄືກັບການຂັດຂວາງ. ເມື່ອທ່ານຢືນຢັນ reset_req, ທ່ານກໍາລັງຮ້ອງຂໍໃຫ້ reset ເປັນຫຼັກ. ຫຼັກລໍຖ້າການເຮັດທຸລະກໍາລົດເມທີ່ຍັງຄ້າງຄາເພື່ອເຮັດສໍາເລັດການປະຕິບັດງານຂອງມັນ. ຕົວຢ່າງample, ຖ້າມີທຸລະກໍາການເຂົ້າເຖິງຫນ່ວຍຄວາມຈໍາທີ່ຍັງຄ້າງຢູ່, ຫຼັກລໍຖ້າການຕອບສະຫນອງທີ່ສົມບູນ. ເຊັ່ນດຽວກັນ, ຫຼັກຍອມຮັບຄໍາຕອບຄໍາແນະນໍາທີ່ຍັງຄ້າງຢູ່ແຕ່ບໍ່ໄດ້ອອກຄໍາຮ້ອງຂໍຄໍາແນະນໍາຫຼັງຈາກໄດ້ຮັບສັນຍານ reset_req.
ການປະຕິບັດການຣີເຊັດປະກອບດ້ວຍຂັ້ນຕອນຕໍ່ໄປນີ້: 1. ເຮັດສຳເລັດການດຳເນີນການທີ່ຍັງຄ້າງທັງໝົດ 2. ລ້າງທໍ່ພາຍໃນ 3. ຕັ້ງໂປຣແກຣມເຄົາເຕີໃຫ້ກັບ vector ຣີເຊັດ 4. ຣີເຊັດຫຼັກ ການດຳເນີນການຣີເຊັດທັງໝົດໃຊ້ເວລາສອງສາມຮອບ. reset_req ຕ້ອງຍັງຄົງຢືນຢັນຈົນກ່ວາ reset_req_ack ຖືກຢືນຢັນໂດຍຊີ້ບອກວ່າການດໍາເນີນການປັບຫຼັກໄດ້ສໍາເລັດສົບຜົນສໍາເລັດ. ການບໍ່ເຮັດແນວນັ້ນສົ່ງຜົນໃຫ້ລັດຂອງແກນບໍ່ເປັນຕົວກໍານົດ.

Nios® V Embedded Processor Design Handbook 36

ສົ່ງຄຳຕິຊົມ

2. ການອອກແບບລະບົບຮາດແວຂອງໂປເຊດເຊີ Nios V ດ້ວຍຊອບແວ Quartus Prime ແລະຜູ້ອອກແບບເວທີ 726952 | 2025.07.16
2.4.2.1. ກໍລະນີການນໍາໃຊ້ທົ່ວໄປ
· ທ່ານສາມາດຢືນຢັນສັນຍານ reset_req ຈາກການເປີດເຄື່ອງເພື່ອປ້ອງກັນຫຼັກຂອງໂປເຊດເຊີ Nios V ຈາກການເລີ່ມຕົ້ນການປະຕິບັດໂຄງການຈາກ vector ການຕັ້ງຄ່າຂອງມັນຈົນກ່ວາ FPGA hosts ອື່ນໆໃນລະບົບຈະເລີ່ມຕົ້ນຫນ່ວຍຄວາມຈໍາ boot ໂປເຊດເຊີ Nios V. ໃນກໍລະນີນີ້, ລະບົບຍ່ອຍທັງໝົດສາມາດປະສົບກັບການຣີເຊັດຮາດແວທີ່ສະອາດ. ໂປເຊດເຊີ Nios V ແມ່ນຖືກຈັດໃສ່ຢ່າງບໍ່ມີກຳນົດຢູ່ໃນສະຖານະຄຳຮ້ອງຂໍຣີເຊັດຈົນກວ່າເຈົ້າພາບ FPGA ອື່ນໆຈະເລີ່ມໜ່ວຍຄວາມຈຳບູດຂອງໂປເຊດເຊີ.
· ໃນລະບົບທີ່ທ່ານຕ້ອງຣີເຊັດຫຼັກຂອງໂປເຊດເຊີ Nios V ໂດຍບໍ່ລົບກວນສ່ວນທີ່ເຫຼືອຂອງລະບົບ, ທ່ານສາມາດຢືນຢັນສັນຍານ reset_req ເພື່ອຢຸດການເຮັດວຽກຂອງຫຼັກໃນປັດຈຸບັນຢ່າງສະອາດ ແລະຣີສະຕາດໂປເຊດເຊີຈາກ vector ຣີເຊັດເມື່ອລະບົບປ່ອຍສັນຍານ reset_req_ack.
· ເຈົ້າພາບພາຍນອກສາມາດໃຊ້ການໂຕ້ຕອບການຮ້ອງຂໍການຕັ້ງຄືນໃຫມ່ເພື່ອຄວາມສະດວກໃນການຈັດຕັ້ງປະຕິບັດວຽກງານຕໍ່ໄປນີ້:
— ຢຸດໂຄງການໂປເຊດເຊີ Nios V ໃນປັດຈຸບັນ.
— ໂຫຼດໂປຣແກຣມໃໝ່ໃສ່ໜ່ວຍຄວາມຈຳບູດຂອງໂປເຊດເຊີ Nios V.
— ອະນຸຍາດໃຫ້ໂຮງງານຜະລິດເພື່ອເລີ່ມຕົ້ນການປະຕິບັດໂຄງການໃຫມ່.
Altera ແນະນໍາໃຫ້ທ່ານປະຕິບັດກົນໄກການຫມົດເວລາເພື່ອຕິດຕາມກວດກາສະຖານະຂອງສັນຍານ reset_req_ack. ຖ້າຫຼັກຂອງໂປເຊດເຊີ Nios V ຕົກຢູ່ໃນສະພາບລໍຖ້າທີ່ບໍ່ມີຂອບເຂດ ແລະຢຸດຢູ່ດ້ວຍເຫດຜົນທີ່ບໍ່ຮູ້ຈັກ, reset_req_ack ບໍ່ສາມາດຢືນຢັນໄດ້ຢ່າງບໍ່ມີກຳນົດ. ກົນໄກການໝົດເວລາຊ່ວຍໃຫ້ທ່ານ:
· ກຳ ນົດໄລຍະເວລາການຟື້ນຕົວແລະປະຕິບັດການຟື້ນຕົວຂອງລະບົບດ້ວຍການປັບລະດັບລະບົບ.
· ດໍາເນີນການປັບລະດັບຮາດແວ.
2.4.3. ຕັ້ງຄ່າ Release IP
ອຸປະກອນທີ່ອີງໃສ່ Altera SDM ໃຊ້ສະຖາປັດຕະຍະກໍາຂະຫນານ, ຕາມຂະແຫນງການທີ່ແຈກຢາຍເຫດຜົນຂອງຜ້າຫຼັກໃນທົ່ວຫລາຍຂະແຫນງການ. Altera ແນະນໍາໃຫ້ທ່ານໃຊ້ Reset Release Altera FPGA IP ເປັນໜຶ່ງໃນວັດສະດຸປ້ອນເບື້ອງຕົ້ນຕໍ່ກັບວົງຈອນການຣີເຊັດ. ອຸປະກອນທີ່ໃຊ້ Intel® SDM ລວມມີອຸປະກອນ Stratix® 10, ແລະ AgilexTM. ອຸປະກອນທີ່ອີງໃສ່ການຕັນການຄວບຄຸມບໍ່ໄດ້ຮັບຜົນກະທົບໂດຍຄວາມຕ້ອງການນີ້.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
AN 891: ການໃຊ້ Reset Release Altera FPGA IP
2.5. ການແຕ່ງຕັ້ງຕົວແທນເລີ່ມຕົ້ນ
Platform Designer ອະນຸຍາດໃຫ້ທ່ານລະບຸຕົວແທນເລີ່ມຕົ້ນທີ່ເຮັດຫນ້າທີ່ເປັນຕົວແທນເລີ່ມຕົ້ນການຕອບໂຕ້ຄວາມຜິດພາດ. ຕົວແທນເລີ່ມຕົ້ນທີ່ທ່ານກໍານົດໃຫ້ບໍລິການຕອບສະຫນອງຄວາມຜິດພາດສໍາລັບເຈົ້າພາບທີ່ພະຍາຍາມເຂົ້າເຖິງບໍ່ໄດ້ຖອດລະຫັດເຂົ້າໄປໃນແຜນທີ່ທີ່ຢູ່.
ສະຖານະການຕໍ່ໄປນີ້ເຮັດໃຫ້ເກີດເຫດການທີ່ບໍ່ຖືກຖອດລະຫັດ:
· ການລະເມີດລັດຄວາມປອດໄພທຸລະກໍາລົດເມ
·ການເຂົ້າເຖິງທຸລະກໍາກັບພາກພື້ນຫນ່ວຍຄວາມຈໍາທີ່ບໍ່ໄດ້ກໍານົດ
·ເຫດການຍົກເວັ້ນແລະອື່ນໆ

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 37

ຕົວແທນເລີ່ມຕົ້ນຄວນໄດ້ຮັບການມອບຫມາຍໃຫ້ຈັດການກັບເຫດການດັ່ງກ່າວ, ບ່ອນທີ່ການເຮັດທຸລະກໍາທີ່ບໍ່ໄດ້ກໍານົດຈະຖືກປ່ຽນເສັ້ນທາງໄປຫາຕົວແທນເລີ່ມຕົ້ນແລະຕໍ່ມາຕອບສະຫນອງກັບໂປເຊດເຊີ Nios V ດ້ວຍການຕອບສະຫນອງຄວາມຜິດພາດ.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
· Quartus Prime Pro Edition ຄູ່ມືຜູ້ໃຊ້: ຜູ້ອອກແບບເວທີ. ການກໍານົດຕົວແທນເລີ່ມຕົ້ນ
· Quartus Prime Pro Edition ຄູ່ມືຜູ້ໃຊ້: ຜູ້ອອກແບບເວທີ. ການຕອບສະໜອງຄວາມຜິດພາດ Slave Altera FPGA IP
· Github - ອົງປະກອບການປັບຄ່າເສີມສໍາລັບ Qsys

2.6. ການແຕ່ງຕັ້ງຕົວແທນ UART ສໍາລັບການພິມ
ການພິມແມ່ນເປັນປະໂຫຍດສໍາລັບການ debugging ຄໍາຮ້ອງສະຫມັກຊອບແວ, ເຊັ່ນດຽວກັນກັບສໍາລັບການຕິດຕາມກວດກາສະຖານະຂອງລະບົບຂອງທ່ານ. Altera ແນະນໍາການພິມຂໍ້ມູນພື້ນຖານເຊັ່ນ: ຂໍ້ຄວາມເລີ່ມຕົ້ນ, ຂໍ້ຄວາມສະແດງຂໍ້ຜິດພາດ, ແລະຄວາມຄືບຫນ້າການປະຕິບັດຂອງຄໍາຮ້ອງສະຫມັກຊອບແວ.
ຫຼີກລ້ຽງການໃຊ້ຟັງຊັນຫ້ອງສະໝຸດ printf() ພາຍໃຕ້ສະຖານະການຕໍ່ໄປນີ້: · ຫໍສະໝຸດ printf() ເຮັດໃຫ້ແອັບພລິເຄຊັນຢຸດຖ້າບໍ່ມີເຈົ້າພາບອ່ານຜົນຜະລິດ.
ອັນນີ້ໃຊ້ໄດ້ກັບ JTAG UART ເທົ່ານັ້ນ. · ຫໍສະໝຸດ printf() ໃຊ້ຄວາມຈຳຂອງໂປຣແກຣມເປັນຈຳນວນຫຼວງຫຼາຍ.

2.6.1. ການປ້ອງກັນຮ້ານຄ້າໂດຍ JTAG UART

ຕາຕະລາງ 23. ຄວາມແຕກຕ່າງລະຫວ່າງ UART ແບບດັ້ງເດີມ ແລະ JTAG UART

ປະເພດ UART ແບບດັ້ງເດີມ

ລາຍລະອຽດ
ສົ່ງຂໍ້ມູນ serial ໂດຍບໍ່ຄໍານຶງເຖິງວ່າເຈົ້າພາບພາຍນອກກໍາລັງຟັງ. ຖ້າບໍ່ມີເຈົ້າພາບອ່ານຂໍ້ມູນ serial, ຂໍ້ມູນຈະສູນເສຍ.

JTAG UART

ຂຽນຂໍ້ມູນທີ່ຖືກສົ່ງໄປຫາ buffer ຜົນຜະລິດແລະອີງໃສ່ແມ່ຂ່າຍພາຍນອກເພື່ອອ່ານຈາກ buffer ເພື່ອຫວ່າງມັນ.

ເຈTAG ໄດເວີ UART ລໍຖ້າເມື່ອບັຟເຟີຜົນຜະລິດເຕັມ. ເຈTAG ໄດເວີ UART ລໍຖ້າໂຮສພາຍນອກອ່ານຈາກ buffer ຜົນຜະລິດ ກ່ອນທີ່ຈະຂຽນຂໍ້ມູນການສົ່ງເພີ່ມເຕີມ. ຂະບວນການນີ້ປ້ອງກັນການສູນເສຍການສົ່ງຂໍ້ມູນ.
ຢ່າງໃດກໍຕາມ, ເມື່ອການດີບັກລະບົບບໍ່ຈໍາເປັນ, ເຊັ່ນ: ໃນລະຫວ່າງການຜະລິດ, ລະບົບຝັງໄດ້ຖືກນໍາໄປໃຊ້ໂດຍບໍ່ມີການເປັນເຈົ້າພາບ PC ເຊື່ອມຕໍ່ກັບ J.TAG UART. ຖ້າລະບົບເລືອກ JTAG UART ເປັນຕົວແທນ UART, ມັນສາມາດເຮັດໃຫ້ເກີດລະບົບຢຸດເນື່ອງຈາກບໍ່ມີໂຮດພາຍນອກເຊື່ອມຕໍ່.
ເພື່ອປ້ອງກັນການຢຸດເຊົາໂດຍ JTAG UART, ນຳໃຊ້ຕົວເລືອກຕໍ່ໄປນີ້:

Nios® V Embedded Processor Design Handbook 38

ສົ່ງຄຳຕິຊົມ

ຕາຕະລາງ 24. ການປ້ອງກັນການຢຸດເຊົາໂດຍ JTAG UART

ທາງເລືອກ
ບໍ່ມີການໂຕ້ຕອບ UART ແລະໄດເວີ
ໃຊ້ສ່ວນຕິດຕໍ່ UART ແລະໄດເວີອື່ນ
ຮັກສາ JTAG ການໂຕ້ຕອບ UART (ບໍ່ມີຄົນຂັບ)

ໃນລະຫວ່າງການພັດທະນາຮາດແວ (ໃນຜູ້ອອກແບບເວທີ)

ໃນລະຫວ່າງການພັດທະນາຊອບແວ (ໃນ Board Support Package Editor)

ເອົາ JTAG UART ຈາກລະບົບ

ຕັ້ງຄ່າ hal.stdin, hal.stdout ແລະ hal.stderr ເປັນບໍ່ມີ.

ແທນ JTAG UART ກັບ Soft Configure hal.stdin, hal.stdout ແລະ hal.stderr ອື່ນໆ

UART IP

ກັບ UART IP ອ່ອນອື່ນໆ.

ຮັກສາ JTAG UART ໃນລະບົບ

· ກຳນົດຄ່າ hal.stdin, hal.stdout ແລະ hal.stderr ເປັນບໍ່ມີຢູ່ໃນຕົວແກ້ໄຂຊຸດສະໜັບສະໜຸນຂອງກະດານ.
·ປິດການໃຊ້ງານ JTAG ໄດເວີ UART ໃນແຖບ BSP Driver.

2.7. ຈTAG ສັນຍານ
ໂມດູນດີບັກໂປເຊດເຊີ Nios V ໃຊ້ JTAG ການໂຕ້ຕອບສໍາລັບການດາວໂຫຼດຊອບແວ ELF ແລະການດີບັກຊອບແວ. ໃນເວລາທີ່ທ່ານ debug ການອອກແບບຂອງທ່ານກັບ JTAG ການໂຕ້ຕອບ, JTAG ສັນຍານ TCK, TMS, TDI, ແລະ TDO ຖືກປະຕິບັດເປັນສ່ວນຫນຶ່ງຂອງການອອກແບບ. ການລະບຸ JTAG ຂໍ້ຈໍາກັດຂອງສັນຍານໃນທຸກໆລະບົບໂປເຊດເຊີ Nios V ແມ່ນການພິຈາລະນາການອອກແບບລະບົບທີ່ສໍາຄັນແລະຕ້ອງການສໍາລັບຄວາມຖືກຕ້ອງແລະພຶດຕິກໍາທີ່ກໍານົດ.
Altera ແນະນໍາວ່າຄວາມຖີ່ຂອງໂມງລະບົບຂອງການອອກແບບໃດກໍ່ຕາມແມ່ນຢ່າງຫນ້ອຍສີ່ເທົ່າຂອງ JTAG ຄວາມຖີ່ຂອງໂມງເພື່ອຮັບປະກັນວ່າ core on-chip instrumentation (OCI) ເຮັດວຽກຢ່າງຖືກຕ້ອງ.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ · Quartus® Prime Timing Analyzer Cookbook: JTAG ສັນຍານ
ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບ JTAG ຂໍ້ແນະນໍາຂໍ້ຈໍາກັດກໍານົດເວລາ. · KDB: ເປັນຫຍັງ niosv-download ຈຶ່ງລົ້ມເຫລວກັບໂປເຊດເຊີ Nios® V/m ທີ່ບໍ່ມີທໍ່ຢູ່.
JTAG ຄວາມຖີ່ 24MHz ຫຼື 16MHz?
2.8. ການເພີ່ມປະສິດທິພາບຂອງລະບົບຜູ້ອອກແບບເວທີ
Platform Designer ໃຫ້ເຄື່ອງມືສໍາລັບການເພີ່ມປະສິດທິພາບຂອງລະບົບເຊື່ອມຕໍ່ກັນສໍາລັບການອອກແບບ Altera FPGA.

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 39

2. ການອອກແບບລະບົບຮາດແວຂອງໂປເຊດເຊີ Nios V ດ້ວຍຊອບແວ Quartus Prime ແລະຜູ້ອອກແບບເວທີ
726952 | 2025.07.16
ຮູບທີ 25. Optimization Examples

ອະດີດample ທີ່ສະແດງຢູ່ໃນຮູບສະແດງໃຫ້ເຫັນຂັ້ນຕອນຕໍ່ໄປນີ້:
1. ເພີ່ມຂົວທໍ່ເພື່ອບັນເທົາເສັ້ນທາງທີ່ສໍາຄັນໂດຍການວາງ: ກ. ລະຫວ່າງຜູ້ຈັດການຄໍາແນະນໍາແລະຕົວແທນຂອງຕົນ ຂ. ລະຫວ່າງ Data Manager ແລະຕົວແທນຂອງມັນ
2. ນຳໃຊ້ True Dual port On-Chip RAM, ໂດຍແຕ່ລະພອດທີ່ອຸທິດໃຫ້ກັບຕົວຈັດການຄຳແນະນຳ ແລະ ຜູ້ຈັດການຂໍ້ມູນຕາມລຳດັບ.

Nios® V Embedded Processor Design Handbook 40

ສົ່ງຄຳຕິຊົມ

2. ການອອກແບບລະບົບຮາດແວຂອງໂປເຊດເຊີ Nios V ດ້ວຍຊອບແວ Quartus Prime ແລະຜູ້ອອກແບບເວທີ 726952 | 2025.07.16
ອ້າງອີງເຖິງການເຊື່ອມຕໍ່ທີ່ກ່ຽວຂ້ອງຂ້າງລຸ່ມນີ້, ເຊິ່ງນໍາສະເຫນີເຕັກນິກສໍາລັບການ leveraging ເຄື່ອງມືທີ່ມີຢູ່ແລະການຄ້າຂອງແຕ່ລະການປະຕິບັດ.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ · Quartus® Prime Pro Edition ຄູ່ມືຜູ້ໃຊ້: ຜູ້ອອກແບບເວທີ
ເບິ່ງຫົວຂໍ້ Optimizing Platform Designer System Performance ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ. · Quartus® Prime Standard Edition ຄູ່ມືຜູ້ໃຊ້: ຜູ້ອອກແບບເວທີ ອ້າງອີງໃສ່ຫົວຂໍ້ Optimizing Platform Designer System Performance ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 41

726952 | 2025.07.16 ສົ່ງຄຳຕິຊົມ

3. ການອອກແບບລະບົບຊອບແວໂປເຊດເຊີ Nios V
ບົດນີ້ອະທິບາຍຂັ້ນຕອນການພັດທະນາຊອບແວໂປເຊດເຊີ Nios V ແລະເຄື່ອງມືຊອບແວທີ່ທ່ານສາມາດນໍາໃຊ້ໃນການພັດທະນາລະບົບການອອກແບບຝັງຂອງທ່ານ. ເນື້ອໃນເຮັດຫນ້າທີ່ເປັນຫຼາຍກວ່າview ກ່ອນທີ່ຈະພັດທະນາລະບົບຊອບແວໂປເຊດເຊີ Nios V.
ຮູບທີ 26. ຂັ້ນຕອນການອອກແບບຊອບແວ
ເລີ່ມ

ສ້າງ BSP ໃນຜູ້ອອກແບບເວທີໂດຍໃຊ້ BSP Editor

ສ້າງ BSP ໂດຍໃຊ້ Nios V Command Shell
ສ້າງແອັບພລິເຄຊັນ CMake Build File ການນໍາໃຊ້ Nios V Command Shell

ໝາຍເຫດ:

ນໍາເຂົ້າ BSP ແລະ Application CMake Build File
ສ້າງແອັບພລິເຄຊັນ Nios V Processor ໂດຍໃຊ້
RiscFree IDE ສໍາລັບ Intel FPGA

ສ້າງແອັບພລິເຄຊັນ Nios V Processor ໂດຍໃຊ້ອັນໃດກໍໄດ້
ບັນນາທິການລະຫັດແຫຼ່ງແຖວຄໍາສັ່ງ, CMake, ແລະ Make
ຄໍາສັ່ງ
ຈົບ

Altera ແນະນໍາໃຫ້ທ່ານໃຊ້ຊຸດການພັດທະນາ Altera FPGA ຫຼືກະດານຕົ້ນແບບທີ່ກໍາຫນົດເອງສໍາລັບການພັດທະນາຊອບແວແລະການດີບັກ. ອຸປະກອນຕໍ່ພ່ວງຫຼາຍອັນ ແລະຄຸນສົມບັດລະດັບລະບົບສາມາດໃຊ້ໄດ້ສະເພາະເມື່ອຊອບແວຂອງທ່ານເຮັດວຽກຢູ່ໃນກະດານຕົວຈິງເທົ່ານັ້ນ.

© Altera Corporation. Altera, ໂລໂກ້ Altera, ໂລໂກ້ `a', ແລະເຄື່ອງໝາຍ Altera ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Altera Corporation. Altera ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Altera ສົມມຸດວ່າບໍ່ມີຄວາມຮັບຜິດຊອບຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂື້ນຈາກຄໍາຮ້ອງສະຫມັກຫຼືການນໍາໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືການບໍລິການໃດໆທີ່ອະທິບາຍໄວ້ໃນນີ້ຍົກເວັ້ນທີ່ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Altera. ລູກຄ້າ Altera ໄດ້ຖືກແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ. *ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.

3. ການອອກແບບລະບົບຊອບແວໂປຣເຊສເຊີ Nios V 726952 | 2025.07.16
3.1. Nios V ຂະບວນການພັດທະນາຊອບແວໂປເຊດເຊີ
3.1.1. ໂຄງການສະຫນັບສະຫນູນກະດານ
ໂຄງການ Nios V Board Support Package (BSP) ເປັນຫ້ອງສະໝຸດພິເສດທີ່ມີລະຫັດສະຫນັບສະຫນູນສະເພາະລະບົບ. BSP ໃຫ້ສະພາບແວດລ້ອມເວລາແລ່ນຊອບແວທີ່ປັບແຕ່ງສໍາລັບໂປເຊດເຊີດຽວໃນລະບົບຮາດແວຂອງໂປເຊດເຊີ Nios V.
ຊອບແວ Quartus Prime ໃຫ້ Nios V Board Support Package Editor ແລະ niosv-bsp utility tools ເພື່ອແກ້ໄຂການຕັ້ງຄ່າທີ່ຄວບຄຸມພຶດຕິກໍາຂອງ BSP.
BSP ມີອົງປະກອບດັ່ງຕໍ່ໄປນີ້: · ຊັ້ນ abstraction ຮາດແວ · ໄດເວີອຸປະກອນ · ຊຸດຊອບແວທາງເລືອກ · ລະບົບປະຕິບັດການໃນເວລາຈິງທາງເລືອກ
3.1.2. ໂຄງການຄໍາຮ້ອງສະຫມັກ
ໂຄງການແອັບພລິເຄຊັນ Nios VC/C++ ມີຄຸນສົມບັດຕໍ່ໄປນີ້: · ປະກອບດ້ວຍການເກັບກຳຂອງລະຫັດແຫຼ່ງ ແລະ CMakeLists.txt.
— CMakeLists.txt ລວບລວມລະຫັດແຫຼ່ງແລະເຊື່ອມໂຍງມັນກັບ BSP ແລະຫ້ອງສະຫມຸດທາງເລືອກຫນຶ່ງຫຼືຫຼາຍກວ່ານັ້ນ, ເພື່ອສ້າງຫນຶ່ງ .elf file
·ຫນຶ່ງໃນແຫຼ່ງ files ມີຟັງຊັນ main(). ·ປະກອບມີລະຫັດທີ່ເອີ້ນຟັງຊັນໃນຫ້ອງສະຫມຸດແລະ BSPs.
Altera ໃຫ້ບໍລິການ niosv-app utility tool ໃນ Quartus Prime software utility tools ເພື່ອສ້າງ Application CMakeLists.txt, ແລະ RiscFree IDE ສໍາລັບ Altera FPGAs ເພື່ອດັດແປງລະຫັດແຫຼ່ງໃນສະພາບແວດລ້ອມທີ່ອີງໃສ່ Eclipse.
3.2. Altera FPGA ເຄື່ອງມືພັດທະນາຝັງຕົວ
ໂປເຊດເຊີ Nios V ສະຫນັບສະຫນູນເຄື່ອງມືຕໍ່ໄປນີ້ສໍາລັບການພັດທະນາຊອບແວ: · Graphical User Interface (GUI) – ເຄື່ອງມືພັດທະນາກາຟິກທີ່ມີຢູ່ໃນ
ທັງ Windows* ແລະ Linux* ລະບົບປະຕິບັດການ (OS). — Nios V Board Support Package Editor (Nios V BSP Editor) — Ashling RiscFree IDE for Altera FPGAs · Command-Line Tools (CLI) – ເຄື່ອງມືພັດທະນາທີ່ລິເລີ່ມຈາກ Nios V Command Shell. ແຕ່ລະເຄື່ອງມືສະຫນອງເອກະສານຂອງຕົນເອງໃນຮູບແບບການຊ່ວຍເຫຼືອທີ່ສາມາດເຂົ້າເຖິງໄດ້ຈາກເສັ້ນຄໍາສັ່ງ. ເປີດ Nios V Command Shell ແລະພິມຄໍາສັ່ງຕໍ່ໄປນີ້: - ຊ່ວຍເຫຼືອ view ເມນູຊ່ວຍເຫຼືອ. — Nios V Utilities Tools — File ເຄື່ອງມືການປ່ຽນຮູບແບບ — ເຄື່ອງມືອຸປະກອນອື່ນໆ

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 43

3. ການອອກແບບລະບົບຊອບແວໂປຣເຊສເຊີ Nios V 726952 | 2025.07.16

ຕາຕະລາງ 25. GUI Tools and Command-line Tools Tasks Summary

ວຽກງານ

ເຄື່ອງມື GUI

ເຄື່ອງມືບັນທັດຄໍາສັ່ງ

ການສ້າງ BSP

Nios V BSP Editor

· ໃນຊອບແວ Quartus Prime Pro Edition: niosv-bsp -c -s=<.qsys file> -t= [ຕົວເລືອກ] settings.bsp
· ໃນຊອບແວ Quartus Prime Standard Edition: niosv-bsp -c -s=<.sopcinfo file> -t= [ຕົວເລືອກ] settings.bsp

ການສ້າງ BSP ໂດຍໃຊ້ .bsp ທີ່ມີຢູ່ແລ້ວ file
ການປັບປຸງ BSP

Nios V BSP Editor Nios V BSP Editor

niosv-bsp -g [ຕົວເລືອກ] settings.bsp niosv-bsp -u [ຕົວເລືອກ] settings.bsp

ການກວດສອບ BSP

Nios V BSP Editor

niosv-bsp -q -E= [ຕົວເລືອກ] settings.bsp

ການສ້າງແອັບພລິເຄຊັນ

–

niosv-app -a= -b= -s= files directory> [ຕົວເລືອກ]

ການສ້າງຫ້ອງສະຫມຸດຜູ້ໃຊ້

–

niosv-app -l= -s= files directory> -p= [ຕົວເລືອກ]

ການແກ້ໄຂແອັບພລິເຄຊັນ ການແກ້ໄຂຫ້ອງສະໝຸດຜູ້ໃຊ້ ການສ້າງແອັບພລິເຄຊັນ

RiscFree IDE ສໍາລັບ Altera FPGAs
RiscFree IDE ສໍາລັບ Altera FPGAs
RiscFree IDE ສໍາລັບ Altera FPGAs

ບັນນາທິການແຫຼ່ງແຖວຄໍາສັ່ງໃດໆ
ບັນນາທິການແຫຼ່ງແຖວຄໍາສັ່ງໃດໆ
· ເຮັດ · cmake

ການກໍ່ສ້າງຫ້ອງສະຫມຸດຜູ້ໃຊ້

RiscFree IDE ສໍາລັບ Altera FPGAs

· ເຮັດ · cmake

ກຳລັງດາວໂຫລດແອັບພລິເຄຊັນ ELF
ການປ່ຽນ .elf file

RiscFree IDE ສໍາລັບ Altera FPGAs
–

niosv-ດາວໂຫຼດ
· elf2flash · elf2hex

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
Ashling RiscFree Integrated Development Environment (IDE) ສໍາລັບຄູ່ມືຜູ້ໃຊ້ Altera FPGAs

3.2.1. Nios V Processor Board Support Package Editor
ທ່ານສາມາດໃຊ້ Nios V processor BSP Editor ເພື່ອປະຕິບັດວຽກງານດັ່ງຕໍ່ໄປນີ້: · ສ້າງຫຼືປັບປຸງໂຄງການ Nios V processor BSP · ແກ້ໄຂການຕັ້ງຄ່າ, ພາກພື້ນຕົວເຊື່ອມຕໍ່, ແລະການສ້າງແຜນທີ່ພາກ · ເລືອກຊຸດຊອບແວແລະໄດເວີອຸປະກອນ.
ຄວາມສາມາດຂອງ BSP Editor ປະກອບມີຄວາມສາມາດຂອງ niosv-bsp utilities. ໂຄງການໃດກໍ່ສ້າງໃນ BSP Editor ຍັງສາມາດໄດ້ຮັບການສ້າງຕັ້ງຂຶ້ນໂດຍນໍາໃຊ້ອຸປະກອນບັນຊີຄໍາສັ່ງ.

Nios® V Embedded Processor Design Handbook 44

ສົ່ງຄຳຕິຊົມ

3. ການອອກແບບລະບົບຊອບແວໂປຣເຊສເຊີ Nios V 726952 | 2025.07.16

ໝາຍເຫດ:

ສໍາລັບຊອບແວ Quartus Prime Standard Edition, ອ້າງອີງເຖິງ AN 980: Nios V Processor Quartus Prime Software Support ສໍາລັບຂັ້ນຕອນທີ່ຈະເອີ້ນ BSP Editor GUI.

ເພື່ອເປີດໃຊ້ BSP Editor, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້: 1. ເປີດ Platform Designer, ແລະທ່ອງໄປຫາ File ເມນູ.
ກ. ເພື່ອເປີດການຕັ້ງຄ່າ BSP ທີ່ມີຢູ່ແລ້ວ file, ກົດ Open… b. ເພື່ອສ້າງ BSP ໃຫມ່, ຄລິກ New BSP… 2. ເລືອກແຖບ BSP Editor ແລະໃຫ້ລາຍລະອຽດທີ່ເຫມາະສົມ.

ຮູບ 27. ເປີດຕົວ BSP Editor

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ AN 980: Nios V Processor Quartus Prime Software Support
3.2.2. RiscFree IDE ສໍາລັບ Altera FPGAs
RiscFree IDE ສໍາລັບ Altera FPGAs ແມ່ນ IDE ທີ່ອີງໃສ່ Eclipse ສໍາລັບໂປເຊດເຊີ Nios V. Altera ແນະນໍາໃຫ້ທ່ານພັດທະນາຊອບແວໂປເຊດເຊີ Nios V ໃນ IDE ນີ້ສໍາລັບເຫດຜົນຕໍ່ໄປນີ້: · ຄຸນສົມບັດໄດ້ຖືກພັດທະນາແລະກວດສອບເພື່ອໃຫ້ເຂົ້າກັນໄດ້ກັບ Nios V
ຂະບວນການສ້າງໂປເຊດເຊີ. ·ມີອຸປະກອນທີ່ຈໍາເປັນທັງຫມົດຕ່ອງໂສ້ເຄື່ອງມືແລະເຄື່ອງມືສະຫນັບສະຫນູນທີ່ເຮັດໃຫ້ທ່ານ
ເພື່ອເລີ່ມຕົ້ນການພັດທະນາໂປເຊດເຊີ Nios V ໄດ້ຢ່າງງ່າຍດາຍ.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ Ashling RiscFree Integrated Development Environment (IDE) ສໍາລັບຄູ່ມືຜູ້ໃຊ້ Altera FPGAs
3.2.3. Nios V Utilities Tools
ທ່ານສາມາດສ້າງ, ແກ້ໄຂ, ແລະສ້າງໂປແກມ Nios V ດ້ວຍຄໍາສັ່ງທີ່ພິມຢູ່ໃນເສັ້ນຄໍາສັ່ງຫຼືຝັງຢູ່ໃນສະຄິບ. ເຄື່ອງມືເສັ້ນຄໍາສັ່ງ Nios V ທີ່ອະທິບາຍໄວ້ໃນພາກນີ້ແມ່ນຢູ່ໃນ /niosv/bin directory.

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 45

3. ການອອກແບບລະບົບຊອບແວໂປຣເຊສເຊີ Nios V 726952 | 2025.07.16

ຕາຕະລາງ 26. Nios V Utilities Tools

ເຄື່ອງມືແຖວຄໍາສັ່ງ

ສະຫຼຸບ

niosv-app niosv-bsp niosv-download niosv-shell niosv-stack-report

ເພື່ອສ້າງ ແລະກຳນົດຄ່າໂຄງການແອັບພລິເຄຊັນ.
ເພື່ອສ້າງ ຫຼືອັບເດດການຕັ້ງຄ່າ BSP file ແລະສ້າງ BSP files. ເພື່ອດາວໂຫລດ ELF file ກັບໂປເຊດເຊີ Nios® V.
ເພື່ອເປີດ Nios V Command Shell. ເພື່ອແຈ້ງໃຫ້ທ່ານຮູ້ກ່ຽວກັບພື້ນທີ່ຄວາມຊົງຈໍາທີ່ເຫຼືອຢູ່ກັບແອັບພລິເຄຊັນ .elf ຂອງທ່ານເພື່ອໃຊ້ stack ຫຼື heap.

3.2.4. File ເຄື່ອງມືການແປງຮູບແບບ

File ບາງຄັ້ງການປ່ຽນຮູບແບບແມ່ນມີຄວາມຈໍາເປັນໃນເວລາທີ່ຖ່າຍທອດຂໍ້ມູນຈາກຜົນປະໂຫຍດຫນຶ່ງໄປຫາອີກ. ໄດ້ file ເຄື່ອງມືການແປງຮູບແບບແມ່ນຢູ່ໃນ
ໄດເລກະທໍລີການຕິດຕັ້ງຊອບແວ>/niosv/bin directory.

ຕາຕະລາງ 27. File ເຄື່ອງມືການແປງຮູບແບບ

ເຄື່ອງມືແຖວຄໍາສັ່ງ elf2flash elf2hex

ສະຫຼຸບການແປ .elf file ເປັນ .srec ຮູບແບບສໍາລັບການດໍາເນີນໂຄງການຫນ່ວຍຄວາມຈໍາ flash. ການແປ .elf file ຮູບແບບ .hex ສໍາລັບການເລີ່ມຕົ້ນຫນ່ວຍຄວາມຈໍາ.

3.2.5. ເຄື່ອງມືອຸປະກອນອື່ນໆ

ທ່ານອາດຈະຕ້ອງການເຄື່ອງມືເສັ້ນຄໍາສັ່ງຕໍ່ໄປນີ້ເມື່ອສ້າງລະບົບທີ່ອີງໃສ່ໂປເຊດເຊີ Nios V. ເຄື່ອງມືບັນທັດຄໍາສັ່ງເຫຼົ່ານີ້ແມ່ນໄດ້ສະຫນອງໃຫ້ໂດຍ Intel in /quartus/bin ຫຼືໄດ້ມາຈາກ
ເຄື່ອງມືເປີດ.

ຕາຕະລາງ 28. ເຄື່ອງມືບັນທັດຄໍາສັ່ງອື່ນໆ

ເຄື່ອງມືແຖວຄໍາສັ່ງ

ປະເພດ

ສະຫຼຸບ

juart-terminal

Intel ສະຫນອງໃຫ້

ເພື່ອຕິດຕາມ stdout ແລະ stderr, ແລະສະຫນອງການປ້ອນຂໍ້ມູນໃສ່ໂປເຊດເຊີ Nios® V
ລະບົບຍ່ອຍໂດຍຜ່ານ stdin. ເຄື່ອງມືນີ້ໃຊ້ກັບ JTAG UART IP ເມື່ອມັນເຊື່ອມຕໍ່ກັບໂປເຊດເຊີ Nios® V.

openocd

Intel-ສະຫນອງໃຫ້ເພື່ອປະຕິບັດ OpenOCD.

openocd-cfg-gen

Intel-provided · ເພື່ອສ້າງການຕັ້ງຄ່າ OpenOCD file. · ການສະແດງ JTAG ດັດຊະນີອຸປະກອນລະບົບຕ່ອງໂສ້.

Nios® V Embedded Processor Design Handbook 46

ສົ່ງຄຳຕິຊົມ

726952 | 2025.07.16 ສົ່ງຄຳຕິຊົມ
4. Nios V Processor Configuration ແລະ Booting Solutions
ທ່ານສາມາດຕັ້ງຄ່າໂປເຊດເຊີ Nios V ເພື່ອບູດເຄື່ອງ ແລະດໍາເນີນການຊອບແວຈາກສະຖານທີ່ຫນ່ວຍຄວາມຈໍາທີ່ແຕກຕ່າງກັນ. ໜ່ວຍຄວາມຈຳບູດແມ່ນແຟລດ Quad Serial Peripheral Interface (QSPI), On-Chip Memory (OCRAM), ຫຼື Tightly Coupled Memory (TCM).
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ · Power-Up Trigger ເງື່ອນໄຂໃນຫນ້າ 193 · Power-Up Triggers
ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບຕົວກະຕຸ້ນການເພີ່ມພະລັງງານ.
4.1. ບົດແນະນຳ
ໂປເຊດເຊີ Nios V ສະຫນັບສະຫນູນຂະບວນການບູດສອງປະເພດ: · Execute-in-Place (XIP) ໂດຍໃຊ້ຟັງຊັນ alt_load() · ໂປລແກລມຄັດລອກໃສ່ RAM ໂດຍໃຊ້ boot copier. ການພັດທະນາໂປຣແກມທີ່ຝັງໄວ້ Nios V ແມ່ນອີງໃສ່ຊັ້ນຂອງຮາດແວ abstraction (HAL). HAL ສະຫນອງໂຄງການ boot loader ຂະຫນາດນ້ອຍ (ຊຶ່ງເອີ້ນກັນວ່າ boot copier) ທີ່ຄັດລອກພາກສ່ວນ linker ທີ່ກ່ຽວຂ້ອງຈາກຫນ່ວຍຄວາມຈໍາ boot ກັບສະຖານທີ່ເວລາແລ່ນຂອງພວກເຂົາໃນເວລາ boot. ທ່ານສາມາດລະບຸໂຄງການແລະສະຖານທີ່ທີ່ໃຊ້ເວລາການດໍາເນີນງານຫນ່ວຍຄວາມຈໍາຂໍ້ມູນໂດຍການຈັດຕັ້ງຊຸດສະຫນັບສະຫນູນ Board (BSP) ການຕັ້ງຄ່າ. ພາກສ່ວນນີ້ອະທິບາຍວ່າ: · ເຄື່ອງສຳເນົາເຄື່ອງອັດໂປເຊດເຊີ Nios V ທີ່ເປີດລະບົບໂປເຊດເຊີ Nios V ຂອງທ່ານຕາມ
ການເລືອກໜ່ວຍຄວາມຈຳບູດ · ຕົວເລືອກການບູດໂປຣເຊສເຊີ Nios V ແລະການໄຫຼເຂົ້າທົ່ວໄປ · ໂຊລູຊັນການຂຽນໂປຣແກຣມ Nios V ສຳລັບໜ່ວຍຄວາມຈຳບູດທີ່ເລືອກ
4.2. ການເຊື່ອມໂຍງແອັບພລິເຄຊັນ
ເມື່ອທ່ານສ້າງໂຄງການໂປເຊດເຊີ Nios V, BSP Editor ສ້າງສອງຕົວເຊື່ອມຕໍ່ທີ່ກ່ຽວຂ້ອງ files: · linker.x: ຄໍາສັ່ງ linker file ວ່າແອັບພລິເຄຊັນທີ່ສ້າງຂຶ້ນfile ໃຊ້
ເພື່ອສ້າງ .elf binary file. · linker.h: ປະກອບດ້ວຍຂໍ້ມູນກ່ຽວກັບຮູບແບບຫນ່ວຍຄວາມຈໍາ linker. ການປ່ຽນແປງການຕັ້ງຄ່າຕົວເຊື່ອມຕໍ່ທັງຫມົດທີ່ທ່ານເຮັດກັບໂຄງການ BSP ມີຜົນກະທົບຕໍ່ເນື້ອຫາຂອງຕົວເຊື່ອມຕໍ່ສອງອັນນີ້ files. ທຸກໆຄໍາຮ້ອງສະຫມັກຂອງໂປເຊດເຊີ Nios V ປະກອບມີພາກສ່ວນເຊື່ອມຕໍ່ຕໍ່ໄປນີ້:
© Altera Corporation. Altera, ໂລໂກ້ Altera, ໂລໂກ້ `a', ແລະເຄື່ອງໝາຍ Altera ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Altera Corporation. Altera ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Altera ສົມມຸດວ່າບໍ່ມີຄວາມຮັບຜິດຊອບຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂື້ນຈາກຄໍາຮ້ອງສະຫມັກຫຼືການນໍາໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືການບໍລິການໃດໆທີ່ອະທິບາຍໄວ້ໃນນີ້ຍົກເວັ້ນທີ່ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Altera. ລູກຄ້າ Altera ໄດ້ຖືກແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ. *ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

ຕາຕະລາງ 29. ພາກສ່ວນເຊື່ອມຕໍ່

.ຂໍ້ຄວາມ

ພາກສ່ວນຕົວເຊື່ອມຕໍ່

.rodata

.rwdata

.bss

.heap

. stack

ລາຍລະອຽດລະຫັດປະຕິບັດໄດ້. ຂໍ້ມູນການອ່ານເທົ່ານັ້ນທີ່ໃຊ້ໃນການປະຕິບັດໂຄງການ. ເກັບຮັກສາຂໍ້ມູນອ່ານ-ຂຽນທີ່ໃຊ້ໃນການປະຕິບັດໂຄງການ. ປະກອບມີຂໍ້ມູນສະຖິດທີ່ຍັງບໍ່ທັນໄດ້ເລີ່ມນຳໃຊ້. ປະກອບດ້ວຍຫນ່ວຍຄວາມຈໍາທີ່ຈັດສັນແບບໄດນາມິກ. ເກັບຮັກສາພາລາມິເຕີຟັງຊັນໂທ ແລະຂໍ້ມູນຊົ່ວຄາວອື່ນໆ.

ທ່ານສາມາດເພີ່ມສ່ວນຕົວເຊື່ອມຕໍ່ເພີ່ມເຕີມໃສ່ .elf file ເພື່ອຖືລະຫັດ ແລະຂໍ້ມູນແບບກຳນົດເອງ. ພາກສ່ວນຕົວເຊື່ອມຕໍ່ເຫຼົ່ານີ້ຖືກຈັດໃສ່ໃນພາກພື້ນຫນ່ວຍຄວາມຈໍາທີ່ມີຊື່, ຖືກກໍານົດໃຫ້ສອດຄ່ອງກັບອຸປະກອນຫນ່ວຍຄວາມຈໍາທາງດ້ານຮ່າງກາຍແລະທີ່ຢູ່. ໂດຍຄ່າເລີ່ມຕົ້ນ, BSP Editor ຈະສ້າງພາກສ່ວນຕົວເຊື່ອມຕໍ່ເຫຼົ່ານີ້ໂດຍອັດຕະໂນມັດ. ຢ່າງໃດກໍຕາມ, ທ່ານສາມາດຄວບຄຸມພາກສ່ວນ linker ສໍາລັບຄໍາຮ້ອງສະຫມັກສະເພາະໃດຫນຶ່ງ.

4.2.1. ພຶດຕິກໍາການເຊື່ອມໂຍງ
ພາກນີ້ອະທິບາຍເຖິງພຶດຕິກໍາການເຊື່ອມໂຍງເລີ່ມຕົ້ນຂອງ BSP Editor ແລະວິທີການຄວບຄຸມພຶດຕິກໍາການເຊື່ອມໂຍງ.

4.2.1.1. ການເຊື່ອມຕໍ່ BSP ເລີ່ມຕົ້ນ
ໃນລະຫວ່າງການຕັ້ງຄ່າ BSP, ເຄື່ອງມືເຮັດຂັ້ນຕອນຕໍ່ໄປນີ້ໂດຍອັດຕະໂນມັດ:
1. ກຳນົດຊື່ພາກພື້ນໜ່ວຍຄວາມຈຳ: ກຳນົດຊື່ໃຫ້ແຕ່ລະອຸປະກອນໜ່ວຍຄວາມຈຳຂອງລະບົບ ແລະເພີ່ມແຕ່ລະຊື່ໃສ່ຕົວເຊື່ອມຕໍ່ file ເປັນເຂດຄວາມຊົງຈໍາ.
2. ຊອກຫາຫນ່ວຍຄວາມຈໍາທີ່ໃຫຍ່ທີ່ສຸດ: ກໍານົດພື້ນທີ່ຄວາມຊົງຈໍາທີ່ອ່ານແລະຂຽນທີ່ໃຫຍ່ທີ່ສຸດໃນຕົວເຊື່ອມຕໍ່ file.
3. ກຳນົດພາກສ່ວນຕົວເຊື່ອມຕໍ່: ວາງພາກສ່ວນຕົວເຊື່ອມຕໍ່ເລີ່ມຕົ້ນ (.text, .rodata, .rwdata, .bss, .heap, ແລະ .stack) ໃນພື້ນທີ່ຄວາມຊົງຈໍາທີ່ລະບຸໄວ້ໃນຂັ້ນຕອນກ່ອນໜ້າ.
4. ຂຽນ files: ຂຽນ linker.x ແລະ linker.h files.
ໂດຍປົກກະຕິ, ໂຄງການຈັດສັນສ່ວນເຊື່ອມຕໍ່ເຮັດວຽກໃນລະຫວ່າງຂະບວນການພັດທະນາຊໍແວເພາະວ່າແອັບພລິເຄຊັນຖືກຮັບປະກັນທີ່ຈະເຮັດວຽກຖ້າຫນ່ວຍຄວາມຈໍາໃຫຍ່ພຽງພໍ.
ກົດລະບຽບສໍາລັບພຶດຕິກໍາການເຊື່ອມໂຍງໃນຕອນຕົ້ນແມ່ນບັນຈຸຢູ່ໃນສະຄິບ Tcl ທີ່ສ້າງຂຶ້ນ Altera bsp-set-defaults.tcl ແລະ bsp-linker-utils.tcl ທີ່ພົບເຫັນຢູ່ໃນ /niosv/scripts/bsp-defaults directory. ຄໍາສັ່ງ niosv-bsp ຮຽກຮ້ອງສະຄຣິບເຫຼົ່ານີ້. ຢ່າດັດແປງສະຄຣິບເຫຼົ່ານີ້ໂດຍກົງ.

Nios® V Embedded Processor Design Handbook 48

ສົ່ງຄຳຕິຊົມ

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

4.2.1.2. ການເຊື່ອມຕໍ່ BSP ທີ່ສາມາດຕັ້ງຄ່າໄດ້
ທ່ານສາມາດຈັດການພຶດຕິກໍາການເຊື່ອມໂຍງເລີ່ມຕົ້ນໃນແຖບ Linker Script ຂອງ BSP Editor. ຈັດການສະຄຣິບຕົວເຊື່ອມຕໍ່ໂດຍໃຊ້ວິທີຕໍ່ໄປນີ້: · ເພີ່ມພື້ນທີ່ຄວາມຊົງຈຳ: ແຜນທີ່ຊື່ພາກພື້ນໜ່ວຍຄວາມຈຳໃສ່ອຸປະກອນຄວາມຈຳທາງກາຍຍະພາບ. · ເພີ່ມການສ້າງແຜນທີ່ພາກສ່ວນ: ສ້າງແຜນທີ່ຊື່ພາກສ່ວນກັບພາກພື້ນຄວາມຊົງຈໍາ. BSP
ບັນນາທິການອະນຸຍາດໃຫ້ທ່ານ view ແຜນທີ່ຄວາມຊົງຈໍາກ່ອນແລະຫຼັງຈາກການປ່ຽນແປງ.

4.3. Nios V Processor Booting ວິທີການ

ມີບາງວິທີທີ່ຈະເປີດໂປເຊດເຊີ Nios V ໃນອຸປະກອນ Altera FPGA. ວິທີການເປີດໂປເຊດເຊີ Nios V ແຕກຕ່າງກັນໄປຕາມການເລືອກຫນ່ວຍຄວາມຈໍາ flash ແລະຄອບຄົວອຸປະກອນ.

ຕາຕະລາງ 30. ຮອງຮັບ Flash Memories ດ້ວຍຕົວເລືອກ Boot ຕາມລໍາດັບ

ຮອງຮັບ Boot Memories

ອຸປະກອນ

On-Chip Flash (ສໍາລັບການຕັ້ງຄ່າພາຍໃນ)

ສູງສຸດ 10 ອຸປະກອນເທົ່ານັ້ນ (ມີ On-Chip Flash IP)

ຈຸດປະສົງທົ່ວໄປ QSPI Flash (ສໍາລັບຂໍ້ມູນຜູ້ໃຊ້ເທົ່ານັ້ນ)

ອຸປະກອນ FPGA ທີ່ຮອງຮັບທັງໝົດ (ມີ Generic Serial Flash Interface FPGA IP)

ການຕັ້ງຄ່າ QSPI Flash (ສໍາລັບການຕັ້ງຄ່າ Serial Active)

ຄວບຄຸມໂດຍອີງໃສ່ block
ອຸປະກອນ (ກັບ Generic
Serial Flash Interface Intel FPGA IP)(2)

Nios V Processor Booting ວິທີການ

ສະຖານທີ່ເວລາແລ່ນແອັບພລິເຄຊັນ

Boot Copier

ແອັບພລິເຄຊັນໂປເຊດເຊີ Nios V ດໍາເນີນການສະຖານທີ່ຈາກ On-Chip Flash

On-Chip Flash (XIP) + OCRAM / RAM ພາຍນອກ (ສໍາລັບພາກສ່ວນຂໍ້ມູນທີ່ສາມາດຂຽນໄດ້)

alt_load() ຟັງຊັນ

ແອັບພລິເຄຊັນໂປເຊດເຊີ Nios V ສຳເນົາຈາກ On-Chip Flash ໄປໃສ່ RAM ໂດຍໃຊ້ເຄື່ອງສຳເນົາບູດ

OCRAM/RAM ພາຍນອກ

ນຳໃຊ້ Bootloader ຄືນໃໝ່ຜ່ານ GSFI

ຄໍາຮ້ອງສະຫມັກຂອງໂປເຊດເຊີ Nios V ດໍາເນີນການສະຖານທີ່ຈາກ QSPI flash ຈຸດປະສົງທົ່ວໄປ

ຈຸດປະສົງທົ່ວໄປ QSPI flash (XIP) + OCRAM / RAM ພາຍນອກ (ສໍາລັບພາກສ່ວນຂໍ້ມູນທີ່ສາມາດຂຽນໄດ້)

alt_load() ຟັງຊັນ

ຄໍາຮ້ອງສະຫມັກຂອງໂປເຊດເຊີ Nios V ຄັດລອກຈາກຈຸດປະສົງທົ່ວໄປ QSPI flash ກັບ RAM ໂດຍໃຊ້ເຄື່ອງສໍາເນົາບູດ

OCRAM/RAM ພາຍນອກ

Bootloader ຜ່ານ GSFI

ຄໍາຮ້ອງສະຫມັກຂອງໂປເຊດເຊີ Nios V ດໍາເນີນການສະຖານທີ່ຈາກການຕັ້ງຄ່າ QSPI flash

ການຕັ້ງຄ່າ QSPI flash (XIP) + OCRAM / RAM ພາຍນອກ (ສໍາລັບພາກສ່ວນຂໍ້ມູນທີ່ສາມາດຂຽນໄດ້)

alt_load() ຟັງຊັນ

ແອັບພລິເຄຊັນໂປເຊດເຊີ Nios V ຄັດລອກຈາກການຕັ້ງຄ່າ QSPI flash ໄປໃສ່ RAM ໂດຍໃຊ້ເຄື່ອງສຳເນົາບູດ

OCRAM/ External RAM Bootloader ຜ່ານ GSFI ສືບຕໍ່…

(2) ອ້າງອີງເຖິງ AN 980: Nios V Processor Quartus Prime Software Support ສໍາລັບລາຍການອຸປະກອນ.

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 49

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

ຮອງຮັບ Boot Memories
ໜ່ວຍຄວາມຈຳໃນຊິບ (OCRAM) ໜ່ວຍຄວາມຈຳທີ່ແໜ້ນໜາ (TCM)

ອຸປະກອນ
ອຸປະກອນທີ່ໃຊ້ SDM (ກັບ Mailbox Client Intel FPGA IP). (2)
ອຸປະກອນ Altera FPGA ສະຫນັບສະຫນູນທັງຫມົດ (2)
ອຸປະກອນ Altera FPGA ສະຫນັບສະຫນູນທັງຫມົດ (2)

Nios V Processor Booting ວິທີການ
ແອັບພລິເຄຊັນໂປເຊດເຊີ Nios V ຄັດລອກຈາກການຕັ້ງຄ່າ QSPI flash ໄປໃສ່ RAM ໂດຍໃຊ້ເຄື່ອງສຳເນົາບູດ
ຄໍາຮ້ອງສະຫມັກຂອງໂປເຊດເຊີ Nios V ດໍາເນີນການສະຖານທີ່ຈາກ OCRAM
ຄໍາຮ້ອງສະຫມັກຂອງໂປເຊດເຊີ Nios V ດໍາເນີນການສະຖານທີ່ຈາກ TCM

ສະຖານທີ່ເວລາແລ່ນແອັບພລິເຄຊັນ

Boot Copier

OCRAM/ External RAM Bootloader ຜ່ານ SDM

OCRAM

alt_load() ຟັງຊັນ

ຄໍາແນະນໍາ TCM (XIP) ບໍ່ມີ + ຂໍ້ມູນ TCM (ສໍາລັບພາກສ່ວນຂໍ້ມູນທີ່ສາມາດຂຽນໄດ້)

ຮູບທີ 28. Nios V Processor Boot Flow

ຣີເຊັດ

ໂປເຊດເຊີໂດດໄປຣີເຊັດ vector (ເລີ່ມລະຫັດບູດ)

ລະຫັດແອັບພລິເຄຊັນອາດຈະຖືກສຳເນົາໄປໃສ່ບ່ອນຄວາມຈຳອື່ນ (ຂຶ້ນກັບຕົວເລືອກການບູດເຄື່ອງ)
ລະຫັດ Boot ເລີ່ມຕົ້ນໂຮງງານຜະລິດ

ອີງຕາມທາງເລືອກໃນການບູດ, ລະຫັດບູດອາດຈະຄັດລອກຄ່າເບື້ອງຕົ້ນສໍາລັບຂໍ້ມູນ / ລະຫັດໄປຍັງພື້ນທີ່ຫນ່ວຍຄວາມຈໍາອື່ນ (alt_load)
ລະຫັດ Boot ເລີ່ມຕົ້ນລະຫັດຄໍາຮ້ອງສະຫມັກແລະພື້ນທີ່ຫນ່ວຍຄວາມຈໍາຂໍ້ມູນ
ລະຫັດ Boot ເລີ່ມຕົ້ນອຸປະກອນຕໍ່ພ່ວງຂອງລະບົບທັງໝົດດ້ວຍໄດເວີ HAL (alt_main)
ເຂົ້າສູ່ຫຼັກ
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ · Generic Serial Flash Interface Altera FPGA IP ຄູ່ມືຜູ້ໃຊ້
Nios® V Embedded Processor Design Handbook 50

ສົ່ງຄຳຕິຊົມ

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16
· Mailbox Client Altera FPGA IP User Guide · AN 980: Nios V Processor Quartus Prime Software Support
4.4. ແນະນຳວິທີການບູດເຄື່ອງປະມວນຜົນ Nios V
ລະບົບໂປເຊດເຊີ Nios V ຕ້ອງການໃຫ້ຮູບພາບຂອງຊອບແວຖືກຕັ້ງຄ່າໃນຫນ່ວຍຄວາມຈໍາຂອງລະບົບກ່ອນທີ່ໂປເຊດເຊີສາມາດເລີ່ມປະຕິບັດໂຄງການຄໍາຮ້ອງສະຫມັກໄດ້. ອ້າງອີງເຖິງ Linker Sections ສໍາລັບພາກສ່ວນຕົວເຊື່ອມຕໍ່ເລີ່ມຕົ້ນ.
BSP Editor ສ້າງສະຄຣິບຕົວເຊື່ອມຕໍ່ທີ່ເຮັດໜ້າທີ່ຕໍ່ໄປນີ້: · ຮັບປະກັນວ່າຊອບແວໂປຣເຊສເຊີຖືກເຊື່ອມຕໍ່ຕາມການຕັ້ງຄ່າຕົວເຊື່ອມຕໍ່.
ຂອງບັນນາທິການ BSP ແລະກໍານົດບ່ອນທີ່ຊອບແວຢູ່ໃນຫນ່ວຍຄວາມຈໍາ. · ວາງພື້ນທີ່ລະຫັດຂອງໂປເຊດເຊີໃນອົງປະກອບຫນ່ວຍຄວາມຈໍາຕາມ
ອົງປະກອບຫນ່ວຍຄວາມຈໍາທີ່ຖືກມອບຫມາຍ.
ພາກສ່ວນຕໍ່ໄປນີ້ອະທິບາຍສັ້ນໆກ່ຽວກັບວິທີການບູດໂປເຊດເຊີ Nios V ທີ່ມີຢູ່.
4.4.1. ແອັບພລິເຄຊັນໂປຣເຊສເຊີ Nios V ດຳເນີນການໃນບ່ອນຈາກ Boot Flash
Altera ອອກແບບຕົວຄວບຄຸມແຟລດດັ່ງກ່າວເພື່ອໃຫ້ພື້ນທີ່ທີ່ຢູ່ແຟລດຂອງບູດສາມາດເຂົ້າຫາໂປເຊດເຊີ Nios V ໄດ້ທັນທີເມື່ອຣີເຊັດລະບົບ, ໂດຍບໍ່ຕ້ອງເລີ່ມຕົ້ນຕົວຄວບຄຸມຄວາມຈຳ ຫຼືອຸປະກອນຄວາມຈຳ. ອັນນີ້ເຮັດໃຫ້ໂປເຊດເຊີ Nios V ສາມາດປະຕິບັດລະຫັດແອັບພລິເຄຊັນທີ່ເກັບໄວ້ໃນອຸປະກອນບູດໄດ້ໂດຍກົງ ໂດຍບໍ່ຕ້ອງໃຊ້ເຄື່ອງສຳເນົາ boot ເພື່ອສຳເນົາລະຫັດໄປໃສ່ໜ່ວຍຄວາມຈຳປະເພດອື່ນ. ຕົວຄວບຄຸມແຟລດແມ່ນ: · On-Chip Flash ກັບ On-Chip Flash IP (ສະເພາະໃນ MAX® 10 ອຸປະກອນ) · ຈຸດປະສົງທົ່ວໄປ QSPI flash ກັບ Generic Serial Flash Interface IP · ການຕັ້ງຄ່າ QSPI flash ກັບ Generic Serial Flash Interface IP (ຍົກເວັ້ນ MAX 10
ອຸປະກອນ)
ເມື່ອແອັບພລິເຄຊັນໂປເຊດເຊີ Nios V ດໍາເນີນການຢູ່ໃນສະຖານທີ່ຈາກ boot flash, BSP Editor ປະຕິບັດຫນ້າທີ່ດັ່ງຕໍ່ໄປນີ້: · ກໍານົດພາກສ່ວນ .text linker ກັບພາກພື້ນ boot flash memory. · ກຳນົດພາກສ່ວນ .bss,.rodata, .rwdata, .stack ແລະ .heap linker ໃຫ້ກັບ RAM
ພາກພື້ນຄວາມຊົງຈໍາ. ທ່ານຕ້ອງເປີດໃຊ້ງານ alt_load() ໃນການຕັ້ງຄ່າ BSP ເພື່ອຄັດລອກສ່ວນຂໍ້ມູນ (.rodata, .rwdata,, .exceptions) ໄປໃສ່ RAM ເມື່ອຣີເຊັດລະບົບ. ສ່ວນລະຫັດ (.text) ຍັງຄົງຢູ່ໃນພື້ນທີ່ boot flash memory.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ · Generic Serial Flash Interface Altera FPGA IP ຄູ່ມືຜູ້ໃຊ້ · Altera MAX 10 ຄູ່ມືຜູ້ໃຊ້ Flash Memory
4.4.1.1. alt_load()
ທ່ານສາມາດເປີດໃຊ້ຟັງຊັນ alt_load() ໃນລະຫັດ HAL ໂດຍໃຊ້ BSP Editor.
ເມື່ອໃຊ້ໃນຂັ້ນຕອນການບູດແບບ execute-in-place, ຟັງຊັນ alt_load() ເຮັດວຽກຕໍ່ໄປນີ້:

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 51

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

· ປະຕິບັດການເປັນເຄື່ອງສໍາເນົາ mini boot ທີ່ຄັດລອກສ່ວນຫນ່ວຍຄວາມຈໍາໄປຍັງ RAM ໂດຍອີງໃສ່ການຕັ້ງຄ່າ BSP.
· ສຳເນົາພາກສ່ວນຂໍ້ມູນ (.rodata, .rwdata, .exceptions) ໄປໃສ່ RAM ແຕ່ບໍ່ແມ່ນພາກສ່ວນລະຫັດ (.text).ພາກລະຫັດ (.text) ເປັນພາກສ່ວນທີ່ອ່ານໄດ້ເທົ່ານັ້ນ ແລະຍັງຄົງຢູ່ໃນພື້ນທີ່ໜ່ວຍຄວາມຈຳແຟລດ. ການແບ່ງສ່ວນນີ້ຊ່ວຍຫຼຸດຜ່ອນການໃຊ້ RAM ແຕ່ອາດຈະຈໍາກັດການປະຕິບັດລະຫັດເພາະວ່າການເຂົ້າເຖິງຫນ່ວຍຄວາມຈໍາ flash ແມ່ນຊ້າກວ່າການເຂົ້າເຖິງ RAM ໃນຊິບ.

ຕາຕະລາງຕໍ່ໄປນີ້ລາຍຊື່ການຕັ້ງຄ່າ BSP Editor ແລະຫນ້າທີ່:

ຕາຕະລາງ 31. BSP Editor Settings
BSP Editor ການຕັ້ງຄ່າ hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Function ເປີດໃຊ້ງານຟັງຊັນ alt_load(). alt_load() ສຳເນົາພາກສ່ວນ .rodata ໄປໃສ່ RAM. alt_load() ສຳເນົາພາກສ່ວນ .rwdata ໄປໃສ່ RAM. alt_load() ສຳເນົາສ່ວນ .exceptions ໄປໃສ່ RAM.

4.4.2. Nios V Processor Application ຄັດລອກຈາກ Boot Flash ໄປໃສ່ RAM ໂດຍໃຊ້ Boot Copier
ໂປເຊດເຊີ Nios V ແລະ HAL ປະກອບມີເຄື່ອງສໍາເນົາ boot ທີ່ສະຫນອງການເຮັດວຽກທີ່ພຽງພໍສໍາລັບຄໍາຮ້ອງສະຫມັກຂອງໂປເຊດເຊີ Nios V ສ່ວນໃຫຍ່ແລະສະດວກໃນການປະຕິບັດກັບຂະບວນການພັດທະນາຊອບແວ Nios V.
ເມື່ອແອັບພລິເຄຊັນໃຊ້ເຄື່ອງສຳເນົາບູດ, ມັນຈະຕັ້ງທຸກສ່ວນຂອງຕົວເຊື່ອມຕໍ່ (.text, .heap, .rwdata, .rodata, .bss, .stack) ເປັນ RAM ພາຍໃນ ຫຼືພາຍນອກ. ການໃຊ້ເຄື່ອງສຳເນົາ boot ເພື່ອຄັດລອກແອັບພລິເຄຊັນໂປເຊດເຊີ Nios V ຈາກ boot flash ໄປທີ່ RAM ພາຍໃນຫຼືພາຍນອກເພື່ອປະຕິບັດການຊ່ວຍປັບປຸງການປະຕິບັດການປະຕິບັດ.
ສໍາລັບຕົວເລືອກການບູດນີ້, ໂປເຊດເຊີ Nios V ຈະເລີ່ມປະຕິບັດຊອບແວເຄື່ອງສຳເນົາ boot ເມື່ອຣີເຊັດລະບົບ. ຊອບແວຄັດລອກແອັບພລິເຄຊັນຈາກ flash boot ໄປໃສ່ RAM ພາຍໃນຫຼືພາຍນອກ. ເມື່ອຂະບວນການສໍາເລັດ, ໂປເຊດເຊີ Nios V ໂອນການຄວບຄຸມໂຄງການໄປຫາແອັບພລິເຄຊັນ.

ໝາຍເຫດ:

ຖ້າເຄື່ອງສຳເນົາບູດຢູ່ໃນແຟດ, ຟັງຊັນ alt_load() ບໍ່ຈໍາເປັນຕ້ອງຖືກເອີ້ນ ເພາະວ່າພວກມັນທັງສອງຮັບໃຊ້ຈຸດປະສົງດຽວກັນ.

4.4.2.1. ໂປເຊດເຊີ Nios V Bootloader ຜ່ານອິນເຕີເຟດ Serial Flash ທົ່ວໄປ
Bootloader ຜ່ານ GSFI ແມ່ນເຄື່ອງສຳເນົາບູດໂປເຊດເຊີ Nios V ທີ່ຮອງຮັບ QSPI flash memory ໃນອຸປະກອນຄວບຄຸມທີ່ອີງໃສ່ຕັນ. Bootloader ຜ່ານ GSFI ປະກອບມີຄຸນສົມບັດດັ່ງຕໍ່ໄປນີ້:
·ຊອກຫາຄໍາຮ້ອງສະຫມັກຊອບແວຢູ່ໃນຫນ່ວຍຄວາມຈໍາທີ່ບໍ່ມີການລະເຫີຍ.
· Unpacks ແລະຄັດລອກຮູບພາບຄໍາຮ້ອງສະຫມັກຊອບແວໄປຍັງ RAM.
· ອັດໂນມັດສະຫຼັບການດຳເນີນການຂອງໂປເຊດເຊີໄປຫາລະຫັດແອັບພລິເຄຊັນໃນ RAM ຫຼັງຈາກສຳເນົາສຳເລັດ.

Nios® V Embedded Processor Design Handbook 52

ສົ່ງຄຳຕິຊົມ

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

ຮູບພາບ boot ແມ່ນຕັ້ງຢູ່ທັນທີຫຼັງຈາກເຄື່ອງສໍາເນົາ boot. ທ່ານຈໍາເປັນຕ້ອງຮັບປະກັນວ່າໂປເຊດເຊີ Nios V ຕັ້ງຄ່າຈຸດຊົດເຊີຍຄືນສູ່ຈຸດເລີ່ມຕົ້ນຂອງເຄື່ອງສຳເນົາບູດ. ຮູບພາບ: ແຜນທີ່ຫນ່ວຍຄວາມຈໍາສໍາລັບ QSPI Flash ກັບ Bootloader ຜ່ານແຜນທີ່ຫນ່ວຍຄວາມຈໍາ GSFI ສໍາລັບ QSPI Flash ກັບ Bootloader ຜ່ານ GSFI ສະແດງໃຫ້ເຫັນແຜນທີ່ຫນ່ວຍຄວາມຈໍາ flash ສໍາລັບ QSPI flash ເມື່ອໃຊ້ເຄື່ອງສໍາເນົາ boot. ແຜນທີ່ຫນ່ວຍຄວາມຈໍານີ້ສົມມຸດວ່າຫນ່ວຍຄວາມຈໍາ flash ເກັບຮັກສາຮູບພາບ FPGA ແລະຊອບແວຄໍາຮ້ອງສະຫມັກ.

ຕາຕະລາງ 32. Bootloader ຜ່ານ GSFI ສໍາລັບ Nios V Processor Core

ແກນປະມວນຜົນ Nios V
ໂປເຊດເຊີ Nios V/m

Bootloader ຜ່ານ GSFI File ສະຖານທີ່
/niosv/components/bootloader/ niosv_m_bootloader.srec

ໂຮງງານຜະລິດ Nios V/g

/niosv/components/bootloader/ niosv_g_bootloader.srec

ຮູບ 29. ແຜນທີ່ຄວາມຈໍາສໍາລັບ QSPI Flash ກັບ Bootloader ຜ່ານ GSFI

ຂໍ້ມູນລູກຄ້າ (*.hex)

ລະຫັດຄໍາຮ້ອງສະຫມັກ

ໝາຍເຫດ:

ຣີເຊັດ vector Offset

Boot Copier

0x01E00000

ຮູບພາບ FPGA (*.sof)

0x00000000

1. ໃນຕອນເລີ່ມຕົ້ນຂອງແຜນທີ່ຫນ່ວຍຄວາມຈໍາແມ່ນຮູບພາບ FPGA ຕິດຕາມດ້ວຍຂໍ້ມູນຂອງທ່ານ, ເຊິ່ງປະກອບດ້ວຍເຄື່ອງສໍາເນົາ boot ແລະລະຫັດຄໍາຮ້ອງສະຫມັກ.
2. ທ່ານຕ້ອງຕັ້ງໂປເຊດເຊີ Nios V reset offset ໃນ Platform Designer ແລະຊີ້ມັນໄປທີ່ຈຸດເລີ່ມຕົ້ນຂອງເຄື່ອງສຳເນົາ boot.
3. ຂະຫນາດຂອງຮູບພາບ FPGA ແມ່ນບໍ່ຮູ້ຈັກ. ທ່ານພຽງແຕ່ສາມາດຮູ້ຂະຫນາດທີ່ແນ່ນອນຫຼັງຈາກການລວບລວມໂຄງການ Quartus Prime. ທ່ານຕ້ອງກໍານົດຂອບເຂດເທິງສໍາລັບຂະຫນາດຂອງຮູບ Altera FPGA. ຕົວຢ່າງample, ຖ້າຂະຫນາດຂອງຮູບພາບ FPGA ຄາດວ່າຈະມີຫນ້ອຍກວ່າ 0x01E00000, ຕັ້ງຄ່າ Reset Offset ເປັນ 0x01E00000 ໃນ Platform Designer, ເຊິ່ງເປັນຈຸດເລີ່ມຕົ້ນຂອງເຄື່ອງສຳເນົາ boot.
4. ການປະຕິບັດການອອກແບບທີ່ດີປະກອບດ້ວຍການປັບຄ່າ vector offset ຢູ່ເຂດແດນຂອງ flash sector ເພື່ອຮັບປະກັນບໍ່ມີການລຶບບາງສ່ວນຂອງຮູບພາບ FPGA ເກີດຂຶ້ນໃນກໍລະນີທີ່ຄໍາຮ້ອງສະຫມັກຊອບແວໄດ້ຖືກປັບປຸງ.

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 53

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

4.4.2.2. Nios V Processor Bootloader ຜ່ານຕົວຈັດການອຸປະກອນທີ່ປອດໄພ
Bootloader ຜ່ານ Secure Device Manager (SDM) ແມ່ນລະຫັດຄໍາຮ້ອງສະຫມັກ HAL ທີ່ໃຊ້ໄດເວີ Mailbox Client Altera FPGA IP HAL ສໍາລັບການບູດໂປເຊດເຊີ. Altera ແນະນໍາແອັບພລິເຄຊັນ bootloader ນີ້ເມື່ອໃຊ້ການຕັ້ງຄ່າ QSPI flash ໃນອຸປະກອນທີ່ໃຊ້ SDM ເພື່ອບູດໂປເຊດເຊີ Nios V.
ເມື່ອຕັ້ງລະບົບໃຫມ່, ໂປເຊດເຊີ Nios V ຈະເລີ່ມ Bootloader ຜ່ານ SDM ຈາກຫນ່ວຍຄວາມຈໍາໃນຊິບຂະຫນາດນ້ອຍແລະດໍາເນີນການ Bootloader ຜ່ານ SDM ເພື່ອຕິດຕໍ່ສື່ສານກັບການຕັ້ງຄ່າ QSPI flash ໂດຍໃຊ້ Mailbox Client IP.
Bootloader ຜ່ານ SDM ປະຕິບັດວຽກງານຕໍ່ໄປນີ້: · ຊອກຫາຊອບແວ Nios V ໃນແຟລດ QSPI ການຕັ້ງຄ່າ. · ສຳເນົາຊອບແວ Nios V ເຂົ້າໄປໃນ RAM ເທິງຊິບ ຫຼື RAM ພາຍນອກ. · ສະຫຼັບການດຳເນີນການຂອງໂປເຊດເຊີໄປຍັງຊອບແວ Nios V ພາຍໃນ RAM ເທິງຊິບ ຫຼື
RAM ພາຍນອກ.
ເມື່ອຂະບວນການສໍາເລັດ, Bootloader ຜ່ານ SDM ຈະໂອນການຄວບຄຸມໂຄງການໄປຫາຄໍາຮ້ອງສະຫມັກຂອງຜູ້ໃຊ້. Altera ແນະນໍາອົງການຈັດຕັ້ງຫນ່ວຍຄວາມຈໍາຕາມທີ່ໄດ້ລະບຸໄວ້ໃນຫນ່ວຍຄວາມຈໍາສໍາລັບ Bootloader ຜ່ານ SDM.
ຮູບ 30. Bootloader ຜ່ານຂະບວນການ SDM

ການຕັ້ງຄ່າ

Flash

ຊອບແວ Nios V

SDM

ອຸປະກອນ FPGA ທີ່ອີງໃສ່ SDM

Mailbox Client IP

FPGA Logic Nios V

4 RAM ພາຍນອກ
ຊອບແວ Nios V

On-Chip 4

EMIF

RAM

ໜ່ວຍຄວາມຈຳໃນຊິບ

Nios V

ຊອບແວ

Bootloader ຜ່ານ SDM

1. ໂປເຊດເຊີ Nios V ແລ່ນ Bootloader ຜ່ານ SDM ຈາກຫນ່ວຍຄວາມຈໍາເທິງຊິບ.
2. Bootloader ຜ່ານ SDM ຕິດຕໍ່ສື່ສານກັບແຟລດການຕັ້ງຄ່າ ແລະຊອກຫາຊອບແວ Nios V.
3. Bootloader ຜ່ານ SDM ຄັດລອກຊອບແວ Nios V ຈາກ Configuration Flash ເຂົ້າໄປໃນ on-chip RAM / RAM ພາຍນອກ.
4. Bootloader ຜ່ານ SDM ປ່ຽນການດໍາເນີນການຂອງໂປເຊດເຊີ Nios V ກັບຊອບແວ Nios V ໃນ on-chip RAM / RAM ພາຍນອກ.

4.4.3. Nios V Processor Application ດໍາເນີນການຢູ່ໃນສະຖານທີ່ຈາກ OCRAM
ໃນວິທີການນີ້, ທີ່ຢູ່ຣີເຊັດໂປເຊດເຊີ Nios V ຖືກຕັ້ງເປັນທີ່ຢູ່ພື້ນຖານຂອງຫນ່ວຍຄວາມຈໍາເທິງຊິບ (OCRAM). ໄບນາຣີແອັບພລິເຄຊັນ (.hex) file ຖືກໂຫລດເຂົ້າໄປໃນ OCRAM ເມື່ອ FPGA ຖືກຕັ້ງຄ່າ, ຫຼັງຈາກການອອກແບບຮາດແວຖືກລວບລວມຢູ່ໃນຊອບແວ Quartus Prime. ເມື່ອໂປເຊດເຊີ Nios V ຣີເຊັດ, ແອັບພລິເຄຊັນຈະເລີ່ມປະຕິບັດ ແລະສາຂາໄປຫາຈຸດເຂົ້າ.

Nios® V Embedded Processor Design Handbook 54

ສົ່ງຄຳຕິຊົມ

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

ໝາຍເຫດ:

· Execute-In-Place ຈາກ OCRAM ບໍ່ຈໍາເປັນຕ້ອງມີເຄື່ອງສຳເນົາ boot ເພາະໂປຣແກຣມໂປເຊດເຊີ Nios V ແມ່ນມີຢູ່ແລ້ວໃນຕອນຣີເຊັດລະບົບ.
· Altera ແນະນໍາການເປີດໃຊ້ alt_load() ສໍາລັບວິທີການ booting ນີ້ເພື່ອໃຫ້ຊອບແວທີ່ຝັງຕົວປະຕິບັດຕົວຄືກັນໃນເວລາທີ່ຕັ້ງໃຫມ່ໂດຍບໍ່ມີການ configure ຮູບພາບອຸປະກອນ FPGA.
· ທ່ານຕ້ອງເປີດໃຊ້ງານ alt_load() ໃນການຕັ້ງຄ່າ BSP ເພື່ອສຳເນົາສ່ວນ .rwdata ເມື່ອຣີເຊັດລະບົບ. ໃນວິທີການນີ້, ຄ່າເບື້ອງຕົ້ນສໍາລັບຕົວແປເບື້ອງຕົ້ນແມ່ນຖືກເກັບໄວ້ແຍກຕ່າງຫາກຈາກຕົວແປທີ່ສອດຄ້ອງກັນເພື່ອຫຼີກເວັ້ນການຂຽນທັບໃນການປະຕິບັດໂຄງການ.

4.4.4. Nios V Processor Application ດໍາເນີນການໃນສະຖານທີ່ຈາກ TCM
ວິທີການປະຕິບັດຢູ່ໃນສະຖານທີ່ກໍານົດທີ່ຢູ່ຂອງໂປເຊດເຊີ Nios V ຣີເຊັດເປັນທີ່ຢູ່ຖານຂອງຫນ່ວຍຄວາມຈໍາທີ່ປະສົມປະສານແຫນ້ນແຫນ້ນ (TCM). ໄບນາຣີແອັບພລິເຄຊັນ (.hex) file ຈະຖືກໂຫລດເຂົ້າໄປໃນ TCM ໃນເວລາທີ່ທ່ານ configure FPGA ຫຼັງຈາກທີ່ທ່ານລວບລວມການອອກແບບຮາດແວໃນຊອບແວ Quartus Prime. ເມື່ອໂປເຊດເຊີ Nios V ຣີເຊັດ, ແອັບພລິເຄຊັນຈະເລີ່ມປະຕິບັດ ແລະສາຂາໄປຫາຈຸດເຂົ້າ.

ໝາຍເຫດ:

Execute-In-Place ຈາກ TCM ບໍ່ຈໍາເປັນຕ້ອງມີເຄື່ອງສຳເນົາ boot ເພາະວ່າໂປເຊດເຊີ Nios V ມີຢູ່ໃນບ່ອນຢູ່ແລ້ວເມື່ອຣີເຊັດລະບົບ.

4.5. ໂປເຊດເຊີ Nios V ເລີ່ມຕົ້ນຈາກ On-Chip Flash (UFM)

ໂປເຊດເຊີ Nios V booting ແລະປະຕິບັດຊອບແວຈາກ on-chip flash (UFM) ແມ່ນມີຢູ່ໃນ MAX 10 FPGA ອຸປະກອນ. ໂປເຊດເຊີ Nios V ຮອງຮັບສອງທາງເລືອກໃນການບູດຕໍ່ໄປນີ້ໂດຍໃຊ້ On-Chip Flash ພາຍໃຕ້ໂໝດການຕັ້ງຄ່າພາຍໃນ:
· ແອັບພລິເຄຊັນໂປເຊດເຊີ Nios V ປະຕິບັດຢູ່ໃນສະຖານທີ່ຈາກ On-Chip Flash.
· ແອັບພລິເຄຊັນໂປເຊດເຊີ Nios V ຖືກຄັດລອກຈາກ On-Chip Flash ໄປໃສ່ RAM ໂດຍໃຊ້ເຄື່ອງສຳເນົາ boot.

ຕາຕະລາງ 33. ຮອງຮັບ Flash Memories ດ້ວຍຕົວເລືອກ Boot ຕາມລໍາດັບ

ຮອງຮັບ Boot Memories

Nios V ວິທີການ Booting

ສະຖານທີ່ເວລາແລ່ນແອັບພລິເຄຊັນ

Boot Copier

MAX 10 ອຸປະກອນເທົ່ານັ້ນ (ມີ OnChip Flash IP)

ແອັບພລິເຄຊັນໂປເຊດເຊີ Nios V ດໍາເນີນການສະຖານທີ່ຈາກ On-Chip Flash
ແອັບພລິເຄຊັນໂປເຊດເຊີ Nios V ສຳເນົາຈາກ On-Chip Flash ໄປໃສ່ RAM ໂດຍໃຊ້ເຄື່ອງສຳເນົາບູດ

On-Chip Flash (XIP) + OCRAM / RAM ພາຍນອກ (ສໍາລັບພາກສ່ວນຂໍ້ມູນທີ່ສາມາດຂຽນໄດ້)

alt_load() ຟັງຊັນ

OCRAM / RAM ພາຍນອກ

ນຳໃຊ້ Bootloader ຄືນໃໝ່ຜ່ານ GSFI

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 55

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

ຮູບທີ 31.

ການອອກແບບ, ການຕັ້ງຄ່າ, ແລະຂັ້ນຕອນການບູດ
ການອອກແບບ · ສ້າງໂຄງການ Nios V Processor ຂອງທ່ານໂດຍໃຊ້ Platform Designer. · ໃຫ້ແນ່ໃຈວ່າມີ RAM ພາຍນອກ ຫຼື RAM ໃນຊິບຢູ່ໃນການອອກແບບລະບົບ.

FPGA ການຕັ້ງຄ່າແລະການລວບລວມ
· ຕັ້ງຄ່າຮູບແບບການຕັ້ງຄ່າພາຍໃນດຽວກັນໃນ On-chip Flash IP ໃນ Platform Designer ແລະ Quartus Prime software. · ຕັ້ງໂປເຊດເຊີ Nios V ຣີເຊັດຕົວແທນເປັນ On-chip Flash. ·ເລືອກວິທີການເລີ່ມຕົ້ນ UFM ທີ່ທ່ານຕ້ອງການ. ·ສ້າງການອອກແບບຂອງທ່ານໃນ Platform Designer. ·ລວບລວມໂຄງການຂອງທ່ານໃນຊອບແວ Quartus Prime.

User Application BSP Project · ສ້າງ Nios V processor HAL BSP ໂດຍອີງໃສ່ .sopcinfo file ສ້າງໂດຍ Platform Designer. · ແກ້ໄຂການຕັ້ງຄ່າ Nios V processor BSP ແລະ Linker Script ໃນ BSP Editor. · ສ້າງໂຄງການ BSP.
User Application APP Project · ພັດທະນາລະຫັດໂປເຊດເຊີ Nios V. ·ລວບລວມຄໍາຮ້ອງສະຫມັກຂອງໂປເຊດເຊີ Nios V ແລະສ້າງຄໍາຮ້ອງສະຫມັກໂປເຊດເຊີ Nios V (.hex) file. · ລວບລວມໂຄງການຂອງທ່ານໃນຊອຟແວ Quartus Prime ຖ້າທ່ານກວດເບິ່ງຕົວເລືອກເນື້ອຫາຫນ່ວຍຄວາມຈໍາເບື້ອງຕົ້ນໃນ Intel FPGA On-Chip Flash IP.

ການຂຽນໂປລແກລມ Files ການປ່ຽນໃຈເຫລື້ອມໃສ, ດາວໂຫລດແລະດໍາເນີນການ · ສ້າງ On-Chip Flash .pof file ການນໍາໃຊ້ໂຄງການແປງ Fileຄຸນນະສົມບັດໃນ Quartus Prime ຊອບແວ.
· ໂປຣແກມ .pof file ເຂົ້າໄປໃນອຸປະກອນ MAX 10 ຂອງທ່ານ. · ວົງຈອນພະລັງງານຂອງຮາດແວຂອງທ່ານ.
4.5.1. ຄຳອະທິບາຍ MAX 10 FPGA On-Chip Flash
MAX 10 ອຸປະກອນ FPGA ມີແຟລດເທິງຊິບທີ່ແບ່ງອອກເປັນສອງສ່ວນ: · ການຕັ້ງຄ່າ Flash Memory (CFM) — ເກັບຮັກສາຂໍ້ມູນການຕັ້ງຄ່າຮາດແວສໍາລັບ
ສູງສຸດ 10 FPGAs. · User Flash Memory (UFM) — ເກັບຮັກສາຂໍ້ມູນຜູ້ໃຊ້ ຫຼືຄໍາຮ້ອງສະຫມັກຊອບແວ.
ສະຖາປັດຕະຍະກໍາ UFM ຂອງອຸປະກອນ MAX 10 ແມ່ນການປະສົມປະສານຂອງ IPs ອ່ອນແລະແຂງ. ທ່ານພຽງແຕ່ສາມາດເຂົ້າເຖິງ UFM ໂດຍໃຊ້ On-Chip Flash IP Core ໃນຊອບແວ Quartus Prime.
ຫຼັກ On-chip Flash IP ຮອງຮັບຄຸນສົມບັດຕໍ່ໄປນີ້: · ອ່ານ ຫຼື ຂຽນການເຂົ້າເຖິງ UFM ແລະ CFM (ຖ້າເປີດໃຊ້ໃນ Platform Designer) ຂະແຫນງການ
ການນໍາໃຊ້ຂໍ້ມູນ Avalon MM ແລະຄວບຄຸມການໂຕ້ຕອບສໍາລອງ. ·ສະຫນັບສະຫນູນການລົບຫນ້າ, ການລົບຂະແຫນງການແລະການຂຽນຂະແຫນງການ. ·ຕົວແບບຈໍາລອງສໍາລັບການເຂົ້າເຖິງອ່ານ / ຂຽນ UFM ໂດຍໃຊ້ເຄື່ອງມືຈໍາລອງ EDA ຕ່າງໆ.

Nios® V Embedded Processor Design Handbook 56

ສົ່ງຄຳຕິຊົມ

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

ຕາຕະລາງ 34. On-chip Flash Regions ໃນ MAX 10 FPGA ອຸປະກອນ

ພາກພື້ນ Flash

ການທໍາງານ

ການຕັ້ງຄ່າ Flash Memory (ຂະແຫນງການ CFM0-2)

ການຕັ້ງຄ່າ FPGA file ການເກັບຮັກສາ

ໜ່ວຍຄວາມຈຳ Flash ຜູ້ໃຊ້ (ຂະແຫນງ UFM0-1)

ຄໍາຮ້ອງສະຫມັກຂອງໂປເຊດເຊີ Nios V ແລະຂໍ້ມູນຜູ້ໃຊ້

ອຸປະກອນ MAX 10 FPGA ຮອງຮັບຫຼາຍຮູບແບບການຕັ້ງຄ່າ ແລະບາງໂໝດເຫຼົ່ານີ້ອະນຸຍາດໃຫ້ໃຊ້ CFM1 ແລະ CFM2 ເປັນພາກພື້ນ UFM ເພີ່ມເຕີມ. ຕາຕະລາງຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນສະຖານທີ່ເກັບຮັກສາຂອງຮູບພາບການຕັ້ງຄ່າ FPGA ໂດຍອີງໃສ່ຮູບແບບການຕັ້ງຄ່າຂອງ MAX 10 FPGA.

ຕາຕະລາງ 35. ສະຖານທີ່ເກັບຮັກສາຂອງຮູບພາບການຕັ້ງຄ່າ FPGA

ຮູບແບບການຕັ້ງຄ່າການບີບອັດສອງຮູບພາບ

CFM2 ບີບອັດຮູບພາບ 2

CFM1

CFM0 ບີບອັດຮູບພາບ 1

ຮູບດຽວທີ່ບໍ່ໄດ້ບີບອັດ

UFM ສະເໝືອນ

ຮູບທີ່ບໍ່ໄດ້ບີບອັດ

ຮູບພາບດຽວທີ່ບໍ່ໄດ້ບີບອັດດ້ວຍ Memory Initialization

ຮູບພາບທີ່ບໍ່ໄດ້ບີບອັດ (ມີເນື້ອໃນຫນ່ວຍຄວາມຈໍາໃນຊິບທີ່ໄດ້ເລີ່ມຕົ້ນກ່ອນ)

ຮູບພາບທີ່ບີບອັດອັນດຽວທີ່ມີຄວາມຈໍາການເລີ່ມຕົ້ນຮູບພາບທີ່ບີບອັດ (ມີເນື້ອໃນຫນ່ວຍຄວາມຈໍາໃນຊິບທີ່ໄດ້ເລີ່ມຕົ້ນ)

ບີບອັດຮູບດຽວ

UFM ສະເໝືອນ

ຮູບພາບທີ່ຖືກບີບອັດ

ທ່ານຕ້ອງໃຊ້ On-chip Flash IP core ເພື່ອເຂົ້າເຖິງຫນ່ວຍຄວາມຈໍາ flash ໃນ MAX 10 FPGAs. ທ່ານສາມາດເຮັດທັນທີ ແລະເຊື່ອມຕໍ່ On-chip Flash IP ກັບຊອບແວ Quartus Prime. ໂປເຊດເຊີ Nios V soft core ໃຊ້ Platform Designer interconnects ເພື່ອຕິດຕໍ່ສື່ສານກັບ On-chip Flash IP.
ຮູບທີ 32. ການເຊື່ອມຕໍ່ລະຫວ່າງ On-chip Flash IP ແລະ Nios V Processor

ໝາຍເຫດ:

ໃຫ້ແນ່ໃຈວ່າຜອດ On-chip Flash csr ເຊື່ອມຕໍ່ກັບໂປເຊດເຊີ Nios V data_manager ເພື່ອໃຫ້ໂປເຊດເຊີສາມາດຄວບຄຸມການເຮັດວຽກການຂຽນແລະລົບ.
On-chip Flash IP core ສາມາດສະຫນອງການເຂົ້າເຖິງຫ້າຂະແຫນງການ flash – UFM0, UFM1, CFM0, CFM1, ແລະ CFM2.
ຂໍ້ມູນທີ່ສໍາຄັນກ່ຽວກັບຂະແຫນງການ UFM ແລະ CFM.
· ຂໍ້ມູນຜູ້ໃຊ້ສາມາດຖືກເກັບຮັກສາໄວ້ໃນຂະແຫນງ UFM ແລະອາດຈະຖືກເຊື່ອງໄວ້, ຖ້າຫາກວ່າການຕັ້ງຄ່າທີ່ຖືກຕ້ອງໄດ້ຖືກຄັດເລືອກໃນເຄື່ອງມືການອອກແບບ Platform.
· ບາງອຸປະກອນບໍ່ມີຂະແຫນງ UFM1. ທ່ານສາມາດອ້າງອີງໃສ່ຕາຕະລາງ: UFM ແລະ CFM Sector Size ສໍາລັບຂະແຫນງການທີ່ມີຢູ່ໃນແຕ່ລະອຸປະກອນ MAX 10 FPGA.

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 57

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

· ທ່ານສາມາດຕັ້ງຄ່າ CFM2 ເປັນ UFM virtual ໂດຍການເລືອກຮູບແບບການຕັ້ງຄ່າຮູບພາບທີ່ບໍ່ບີບອັດດ່ຽວ.
· ທ່ານສາມາດຕັ້ງຄ່າ CFM2 ແລະ CFM1 ເປັນ UFM virtual ໂດຍການເລືອກຮູບແບບການຕັ້ງຄ່າຮູບພາບທີ່ບໍ່ບີບອັດດ່ຽວ.
· ຂະໜາດຂອງແຕ່ລະຂະແໜງການແຕກຕ່າງກັນກັບອຸປະກອນ MAX 10 FPGA ທີ່ເລືອກ.

ຕາຕະລາງ 36.

ຂະຫນາດຂອງຂະແຫນງ UFM ແລະ CFM
ຕາຕະລາງນີ້ບອກຂະຫນາດຂອງອາເຣ UFM ແລະ CFM.

ອຸປະກອນ

ຫນ້າຕໍ່ຂະແຫນງການ

UFM1 UFM0 CFM2 CFM1 CFM0

ຂະໜາດໜ້າ (Kbit)

ຜູ້ໃຊ້ສູງສຸດ
ຂະໜາດຄວາມຈຳ Flash (Kbit) (3)

ຂະໜາດໜ່ວຍຄວາມຈຳທັງໝົດ (Kbit)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

ຂະໜາດ OCRAM (Kbit)
108 189 378 549 675 1260 1638

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ · ຄູ່ມືຜູ້ໃຊ້ການຕັ້ງຄ່າ MAX 10 FPGA · Altera MAX 10 ຄູ່ມືຜູ້ໃຊ້ Flash Memory

4.5.2. Nios V Processor Application ດໍາເນີນການໃນສະຖານທີ່ຈາກ UFM

ການແກ້ໄຂ Execute-In-Place ຈາກ UFM ແມ່ນເຫມາະສົມສໍາລັບຄໍາຮ້ອງສະຫມັກຂອງໂປເຊດເຊີ Nios V ທີ່ຮຽກຮ້ອງໃຫ້ມີການໃຊ້ຫນ່ວຍຄວາມຈໍາໃນຊິບຈໍາກັດ. ຟັງຊັນ alt_load() ເຮັດວຽກເປັນເຄື່ອງສໍາເນົາ mini boot ທີ່ຄັດລອກສ່ວນຂໍ້ມູນ (.rodata, .rwdata, ຫຼື .exceptions) ຈາກຫນ່ວຍຄວາມຈໍາ boot ກັບ RAM ໂດຍອີງໃສ່ການຕັ້ງຄ່າ BSP. ພາກສ່ວນລະຫັດ (.text),
ເຊິ່ງເປັນສ່ວນທີ່ອ່ານເທົ່ານັ້ນ, ຍັງຢູ່ໃນພື້ນທີ່ MAX 10 On-chip Flash memory. ການຕັ້ງຄ່ານີ້ຫຼຸດຜ່ອນການໃຊ້ RAM ແຕ່ອາດຈະຈໍາກັດການປະຕິບັດລະຫັດເນື່ອງຈາກການເຂົ້າເຖິງຫນ່ວຍຄວາມຈໍາ flash ແມ່ນຊ້າກວ່າ RAM ໃນຊິບ.

ຄໍາຮ້ອງສະຫມັກຂອງໂປເຊດເຊີ Nios V ຖືກດໍາເນີນໂຄງການເຂົ້າໄປໃນຂະແຫນງ UFM. vector ຣີເຊັດຂອງໂປເຊດເຊີ Nios V ຊີ້ໄປທີ່ທີ່ຢູ່ຖານ UFM ເພື່ອປະຕິບັດລະຫັດຈາກ UFM ຫຼັງຈາກລະບົບຣີເຊັດ.

ຖ້າທ່ານກໍາລັງໃຊ້ດີບັກລະດັບແຫຼ່ງເພື່ອດີບັກແອັບພລິເຄຊັນຂອງທ່ານ, ທ່ານຕ້ອງໃຊ້ຈຸດແບ່ງຮາດແວ. ນີ້ແມ່ນຍ້ອນວ່າ UFM ບໍ່ສະຫນັບສະຫນູນການເຂົ້າເຖິງຫນ່ວຍຄວາມຈໍາແບບສຸ່ມ, ເຊິ່ງເປັນສິ່ງຈໍາເປັນສໍາລັບການແກ້ບັນຫາ breakpoint ອ່ອນ.

ໝາຍເຫດ:

ທ່ານບໍ່ສາມາດລຶບຫຼືຂຽນ UFM ໃນຂະນະທີ່ດໍາເນີນການປະຕິບັດຢູ່ໃນສະຖານທີ່ໃນ MAX 10. ສະຫຼັບໄປໃຊ້ວິທີການບູດເຄື່ອງສຳເນົາຖ້າທ່ານຕ້ອງການລຶບ ຫຼືຂຽນ UFM.

(3) ມູນຄ່າສູງສຸດທີ່ເປັນໄປໄດ້, ເຊິ່ງຂຶ້ນກັບຮູບແບບການຕັ້ງຄ່າທີ່ທ່ານເລືອກ.

Nios® V Embedded Processor Design Handbook 58

ສົ່ງຄຳຕິຊົມ

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

ຮູບທີ 33. Nios V Processor Application XIP ຈາກ UFM

ສູງສຸດ 10 ອຸປະກອນ

.POF
Nios V Hardware .SOF
Nios V Software .HEX

Quartus Programmer

On-Chip Flash

CFM

Nios V ຮາດແວ

UFM

ຊອບແວ Nios V

ການຕັ້ງຄ່າພາຍໃນ

On-Chip Flash IP

ເຫດຜົນ FPGA
ໂປເຊດເຊີ Nios V

RAM ໃນຊິບ

ພາຍນອກ

RAM

EMIF

4.5.2.1. ກະແສການອອກແບບຮາດແວ
ພາກສ່ວນຕໍ່ໄປນີ້ອະທິບາຍວິທີການສ້າງລະບົບ bootable ສໍາລັບ Nios V processor ຈາກ On-Chip Flash. ອະດີດample ຂ້າງລຸ່ມແມ່ນສ້າງຂຶ້ນໂດຍໃຊ້ MAX 10 ອຸປະກອນ.
ການຕັ້ງຄ່າອົງປະກອບ IP
1. ສ້າງໂຄງການໂຮງງານຜະລິດ Nios V ຂອງທ່ານໂດຍໃຊ້ Quartus Prime ແລະຜູ້ອອກແບບເວທີ. 2. ໃຫ້ແນ່ໃຈວ່າ RAM ພາຍນອກ ຫຼື On-Chip Memory (OCRAM) ຖືກເພີ່ມໃສ່ໃນເວທີຂອງທ່ານ
ລະບົບຜູ້ອອກແບບ.

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 59

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16
ຮູບ 34. ຕົວຢ່າງample ການເຊື່ອມຕໍ່ IP ໃນຜູ້ອອກແບບເວທີສໍາລັບການ Booting Nios V ຈາກ OnChip Flash (UFM)

3. ໃນຕົວແກ້ໄຂພາຣາມິເຕີ On-Chip Flash IP, ໃຫ້ຕັ້ງໂໝດການຕັ້ງຄ່າເປັນອັນໜຶ່ງຕໍ່ໄປນີ້, ຕາມຄວາມມັກໃນການອອກແບບຂອງເຈົ້າ: · ຮູບພາບທີ່ບໍ່ໄດ້ບີບອັດດ່ຽວ · ຮູບພາບທີ່ບີບອັດດ່ຽວ · ຮູບພາບທີ່ບໍ່ໄດ້ຖືກບີບອັດດ້ວຍໜ່ວຍຄວາມຈຳດຽວ · ຮູບພາບທີ່ຖືກບີບອັດດ້ວຍໜ່ວຍຄວາມຈຳດ່ຽວ
ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບຮູບພາບທີ່ຖືກບີບອັດສອງ, ເບິ່ງຄູ່ມືຜູ້ໃຊ້ການຕັ້ງຄ່າ MAX 10 FPGA - ການຍົກລະດັບລະບົບທາງໄກ.

ໝາຍເຫດ:

ທ່ານຕ້ອງມອບໝາຍການເຂົ້າເຖິງທີ່ເຊື່ອງໄວ້ໃຫ້ກັບທຸກພາກພື້ນ CFM ໃນ On-Chip Flash IP.

ຮູບທີ 35. ການເລືອກໂໝດການຕັ້ງຄ່າໃນຕົວແກ້ໄຂພາຣາມິເຕີ On-Chip Flash

On-Chip Flash IP Settings – UFM Initialization ທ່ານສາມາດເລືອກຫນຶ່ງໃນວິທີການດັ່ງຕໍ່ໄປນີ້ຕາມຄວາມຕ້ອງການຂອງທ່ານ:

Nios® V Embedded Processor Design Handbook 60

ສົ່ງຄຳຕິຊົມ

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

ໝາຍເຫດ:

ຂັ້ນຕອນໃນບົດຍ່ອຍຕໍ່ມາ (Software Design Flow and Programming) ແມ່ນຂຶ້ນກັບການເລືອກທີ່ທ່ານເຮັດຢູ່ທີ່ນີ້.

· ວິທີການ 1: ເລີ່ມຕົ້ນຂໍ້ມູນ UFM ໃນ SOF ໃນລະຫວ່າງການລວບລວມ
Quartus Prime ປະກອບມີຂໍ້ມູນເບື້ອງຕົ້ນ UFM ໃນ SOF ໃນລະຫວ່າງການລວບລວມ. ການລວບລວມ SOF ແມ່ນຈໍາເປັນຖ້າມີການປ່ຽນແປງຂໍ້ມູນ UFM.
1. ກວດເບິ່ງເນື້ອຫາ Flash Initialize ແລະເປີດໃຊ້ການເລີ່ມຕົ້ນທີ່ບໍ່ແມ່ນຄ່າເລີ່ມຕົ້ນ file.

ຮູບທີ 36. ເລີ່ມຕົ້ນ Flash Contents ແລະເປີດໃຊ້ງານການເລີ່ມຕົ້ນທີ່ບໍ່ແມ່ນຄ່າເລີ່ມຕົ້ນ File

2. ລະບຸເສັ້ນທາງຂອງ .hex ທີ່ສ້າງຂຶ້ນ file (ຈາກຄໍາສັ່ງ elf2hex) ໃນຜູ້ໃຊ້ສ້າງ hex ຫຼື mif file.
ຮູບທີ 37. ການເພີ່ມ .hex File ເສັ້ນທາງ

· ວິທີທີ 2: ສົມທົບຂໍ້ມູນ UFM ກັບ SOF ທີ່ລວບລວມໃນລະຫວ່າງການຜະລິດ POF
ຂໍ້ມູນ UFM ຖືກລວມເຂົ້າກັບ SOF ທີ່ຖືກລວບລວມເມື່ອປ່ຽນການຂຽນໂປຼແກຼມ files. ທ່ານບໍ່ຈໍາເປັນຕ້ອງລວບລວມ SOF, ເຖິງແມ່ນວ່າຂໍ້ມູນ UFM ມີການປ່ຽນແປງ. ໃນລະຫວ່າງການພັດທະນາ, ທ່ານບໍ່ຈໍາເປັນຕ້ອງລວບລວມ SOF files ສໍາລັບການປ່ຽນແປງໃນຄໍາຮ້ອງສະຫມັກ. Alterare ແນະນໍາໃຫ້ວິທີການນີ້ສໍາລັບນັກພັດທະນາແອັບພລິເຄຊັນ.
1. ຍົກເລີກການເລືອກ Initialize flash content..
ຮູບທີ 38. Initialize Flash Content with Non-default Initialization File

ຣີເຊັດການຕັ້ງຄ່າຕົວແທນສຳລັບ Nios V Processor Execute-in-place Method
1. ໃນຕົວແກ້ໄຂພາລາມິເຕີໂປເຊດເຊີ Nios V, ຕັ້ງຄ່າ Reset Agent ເປັນ On-Chip Flash.
ຮູບທີ 39. ການຕັ້ງຄ່າຕົວແກ້ໄຂພາຣາມິເຕີຂອງໂປເຊດເຊີ Nios V ກັບ Reset Agent ທີ່ຕັ້ງເປັນ On-Chip Flash

2. ກົດ Generate HDL ເມື່ອກ່ອງໂຕ້ຕອບ Generation ປະກົດຂຶ້ນ. 3. ກໍານົດຜົນຜະລິດ file ທາງເລືອກການຜະລິດແລະກົດ Generate.

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 61

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16
Quartus Prime Software Settings 1. In the Quartus Prime software, click Assignments Device Device and Pin
Options Configuration. Set the Configuration mode according to the setting in On-Chip Flash IP. Figure 40. Configuration Mode Selection in Quartus Prime Software

2. ກົດ OK ເພື່ອອອກຈາກປ່ອງຢ້ຽມອຸປະກອນແລະ Pin ຕົວເລືອກ,
3. ກົດ OK ເພື່ອອອກຈາກປ່ອງຢ້ຽມອຸປະກອນ.
4. Click Processing Start Compilation to compile your project and generate the .sof file.

ໝາຍເຫດ:

ຖ້າການຕັ້ງຄ່າໂຫມດການຕັ້ງຄ່າໃນຊອບແວ Quartus Prime ແລະຕົວແກ້ໄຂຕົວກໍານົດຕົວກໍານົດການ Designer Platform ແມ່ນແຕກຕ່າງກັນ, ໂຄງການ Quartus Prime ຈະລົ້ມເຫລວດ້ວຍຂໍ້ຄວາມສະແດງຂໍ້ຜິດພາດຕໍ່ໄປນີ້.

ຮູບທີ 41.

ຂໍ້ຄວາມຜິດພາດສໍາລັບການຕັ້ງຄ່າຮູບແບບການຕັ້ງຄ່າທີ່ແຕກຕ່າງກັນຜິດພາດ (14740): ຮູບແບບການຕັ້ງຄ່າຢູ່ໃນ atom “q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block” ບໍ່ກົງກັບການຕັ້ງຄ່າໂຄງການ ufm. ປັບປຸງ ແລະສ້າງລະບົບ Qsys ຄືນໃໝ່ເພື່ອໃຫ້ກົງກັບການຕັ້ງຄ່າໂຄງການ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ MAX 10 ຄູ່ມືຜູ້ໃຊ້ການຕັ້ງຄ່າ FPGA

4.5.2.2. ກະແສການອອກແບບຊອບແວ
ພາກນີ້ສະຫນອງການໄຫຼຂອງການອອກແບບເພື່ອສ້າງແລະສ້າງໂຄງການຊອບແວໂຮງງານຜະລິດ Nios V. ເພື່ອຮັບປະກັນການໄຫຼເຂົ້າຂອງການກໍ່ສ້າງທີ່ຄ່ອງແຄ້ວ, ທ່ານໄດ້ຖືກຊຸກຍູ້ໃຫ້ສ້າງຕົ້ນໄມ້ໄດເລກະທໍລີທີ່ຄ້າຍຄືກັນໃນໂຄງການອອກແບບຂອງທ່ານ. ຂັ້ນຕອນການອອກແບບຊອບແວຕໍ່ໄປນີ້ແມ່ນອີງໃສ່ຕົ້ນໄມ້ໄດເລກະທໍລີນີ້.
ເພື່ອສ້າງຕົ້ນໄມ້ໂຄງການຊອບແວ, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້: 1. ໃນໂຟນເດີໂຄງການອອກແບບຂອງທ່ານ, ສ້າງໂຟນເດີທີ່ເອີ້ນວ່າຊອບແວ. 2. ໃນໂຟນເດີຊອບແວ, ສ້າງສອງໂຟນເດີທີ່ເອີ້ນວ່າ hal_app ແລະ hal_bsp.
ຮູບທີ 42. Software Project Directory Tree

Nios® V Embedded Processor Design Handbook 62

ສົ່ງຄຳຕິຊົມ

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16
ການສ້າງໂຄງການ BSP Application
ເພື່ອເປີດໃຊ້ BSP Editor, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້: 1. ໃສ່ Nios V Command Shell. 2. ເອີ້ນ BSP Editor ດ້ວຍຄໍາສັ່ງ niosv-bsp-editor. 3. ໃນ BSP Editor, ຄລິກ File BSP ໃຫມ່ເພື່ອເລີ່ມຕົ້ນໂຄງການ BSP ຂອງທ່ານ. 4. ຕັ້ງຄ່າການຕັ້ງຄ່າຕໍ່ໄປນີ້:
· ຂໍ້ມູນ SOPC File ຊື່: ໃຫ້ SOPCINFO file (.sopcinfo). · ຊື່ CPU: ເລືອກ Nios V processor. · ລະບົບປະຕິບັດການ: ເລືອກລະບົບປະຕິບັດການຂອງໂປເຊດເຊີ Nios V. · ລຸ້ນ: ອອກເປັນຄ່າເລີ່ມຕົ້ນ. · BSP ໄດເລກະທໍລີເປົ້າຫມາຍ: ເລືອກເສັ້ນທາງໄດເລກະທໍລີຂອງໂຄງການ BSP. ເຈົ້າສາມາດ
ຕັ້ງໄວ້ລ່ວງໜ້າຢູ່ /software/hal_bsp ໂດຍການເປີດນໍາໃຊ້ສະຖານທີ່ເລີ່ມຕົ້ນ. · ການຕັ້ງຄ່າ BSP File ຊື່: ພິມຊື່ຂອງການຕັ້ງຄ່າ BSP File. · ສະຄຣິບ Tcl ເພີ່ມເຕີມ: ໃຫ້ສະຄຣິບ BSP Tcl ໂດຍການເປີດໃຊ້ສະຄຣິບ Tcl ເພີ່ມເຕີມ. 5. ກົດ OK.
ຮູບທີ 43. ຕັ້ງຄ່າ BSP ໃຫມ່

ການຕັ້ງຄ່າ BSP Editor ແລະການສ້າງໂຄງການ BSP
You can define the processor’s exception vector either in On-Chip Memory (OCRAM) or On-Chip Flash based on your design preference. Setting the exception vector memory to OCRAM/External RAM is recommended to make the interrupt processing faster. 1. Go to Main Settings Advanced hal.linker. 2. If you select On-Chip Flash as exception vector,
ກ. ເປີດໃຊ້ການຕັ້ງຄ່າຕໍ່ໄປນີ້:

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 63

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata ຮູບ 44. Advanced.hal.linker Settings

ຂ. ໃຫ້ຄລິກໃສ່ແຖບ Linker Script ໃນ BSP Editor. ຄ. ກໍານົດເຂດ .exceptions ແລະ .text ໃນສ່ວນ Linker ຊື່ເປັນ
On-Chip Flash. ງ. ກໍານົດສ່ວນທີ່ເຫຼືອຂອງພາກພື້ນໃນບັນຊີລາຍຊື່ Linker Section Name ກັບ On-Chip
ໜ່ວຍຄວາມຈຳ (OCRAM) ຫຼື RAM ພາຍນອກ.
ຮູບທີ 45. ການຕັ້ງຄ່າພາກພື້ນເຊື່ອມຕໍ່ (Exception Vector Memory: On-Chip Flash)

3. ຖ້າທ່ານເລືອກ OCRAM/RAM ພາຍນອກເປັນ vector ຍົກເວັ້ນ, a. ເປີດໃຊ້ການຕັ້ງຄ່າຕໍ່ໄປນີ້: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
ຮູບທີ 46. ການຕັ້ງຄ່າພາກພື້ນເຊື່ອມຕໍ່ (Exception Vector Memory: OCRAM/External RAM)

ຂ. ໃຫ້ຄລິກໃສ່ແຖບ Linker Script ໃນ BSP Editor.
ຄ. ກໍານົດພາກພື້ນ the.text ໃນຊື່ພາກສ່ວນ Linker ເປັນ On-Chip Flash.
ງ. ກໍານົດສ່ວນທີ່ເຫຼືອຂອງພາກພື້ນໃນບັນຊີລາຍຊື່ Linker Section Name ໄປຫາ On-Chip Memory (OCRAM) ຫຼື RAM ພາຍນອກ.

Nios® V Embedded Processor Design Handbook 64

ສົ່ງຄຳຕິຊົມ

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16
ຮູບທີ 47. ການຕັ້ງຄ່າພາກພື້ນເຊື່ອມຕໍ່ (Exception Vector Memory: OCRAM)
4. ກົດ Generate ເພື່ອສ້າງໂຄງການ BSP. ການສ້າງໂຄງການຄໍາຮ້ອງສະຫມັກຜູ້ໃຊ້ File 1. ທ່ອງໄປຫາໂຟນເດີຊອບແວ/hal_app ແລະສ້າງແຫຼ່ງແອັບພລິເຄຊັນຂອງທ່ານ
ລະຫັດ. 2. ເປີດໃຊ້ Nios V Command Shell. 3. ປະຕິບັດຄໍາສັ່ງຂ້າງລຸ່ມນີ້ເພື່ອສ້າງແອັບພລິເຄຊັນ CMakeLists.txt.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/<user application>
ການກໍ່ສ້າງໂຄງການຄໍາຮ້ອງສະຫມັກຜູ້ໃຊ້ທ່ານສາມາດເລືອກທີ່ຈະສ້າງໂຄງການຄໍາຮ້ອງສະຫມັກຂອງຜູ້ໃຊ້ໂດຍໃຊ້ Ashling RiscFree IDE ສໍາລັບ Altera FPGAs ຫຼືໂດຍຜ່ານການໂຕ້ຕອບເສັ້ນຄໍາສັ່ງ (CLI). ຖ້າທ່ານຕ້ອງການໃຊ້ CLI, ທ່ານສາມາດສ້າງຄໍາຮ້ອງສະຫມັກຂອງຜູ້ໃຊ້ໂດຍໃຊ້ຄໍາສັ່ງຕໍ່ໄປນີ້: cmake -G “Unix Makefiles” -B software/hal_app/build -S software/hal_app make -C software/hal_app/build
ຄໍາຮ້ອງສະຫມັກ (.elf) file ຖືກສ້າງຂື້ນໃນຊອບແວ/hal_app/build folder. ການສ້າງ HEX File ທ່ານຕ້ອງສ້າງ .hex file ຈາກຄໍາຮ້ອງສະຫມັກຂອງທ່ານ .elf file, ດັ່ງນັ້ນທ່ານສາມາດສ້າງ .pof file ທີ່ເຫມາະສົມສໍາລັບການດໍາເນີນໂຄງການອຸປະກອນ. 1. ເປີດໃຊ້ Nios V Command Shell. 2. ສໍາລັບຄໍາຮ້ອງສະຫມັກຂອງໂປເຊດເຊີ Nios V boot ຈາກ On-Chip Flash, ໃຊ້ດັ່ງຕໍ່ໄປນີ້
ເສັ້ນຄໍາສັ່ງເພື່ອປ່ຽນ ELF ເປັນ HEX ສໍາລັບຄໍາຮ້ອງສະຫມັກຂອງທ່ານ. ຄໍາສັ່ງນີ້ສ້າງຄໍາຮ້ອງສະຫມັກຂອງຜູ້ໃຊ້ (onchip_flash.hex) file. ຊອບແວ elf2hex/hal_app/build/ .elf -o onchip_flash.hex
-b <base address of On-Chip Flash UFM region> -w 8 -e <end address of On-Chip Flash UFM region> 3. Recompile the hardware design if you check Initialize memory content option in On-Chip Flash IP (Method 1). This is to include the software data (.HEX) in the SOF file.

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 65

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16
4.5.2.3. ການຂຽນໂປລແກລມ 1. ໃນ Quartus Prime, ຄລິກ File ແປງໂປຣແກມ Files. 2. ພາຍໃຕ້ໂຄງການຜົນຜະລິດ file, ເລືອກ Programmer Object File (.pof) ເປັນ Programming file ປະເພດ. 3. ຕັ້ງຄ່າໂໝດເປັນການຕັ້ງຄ່າພາຍໃນ.
ຮູບທີ 48. ແປງໂປຣແກຣມ File ການຕັ້ງຄ່າ
4. ກົດ Options/Boot info…, MAX 10 Device Options window ປະກົດຂຶ້ນ. 5. ອີງຕາມການຕັ້ງຄ່າເນື້ອຫາ Initialize flash ໃນ On-chip Flash IP, ດໍາເນີນການ
ຫນຶ່ງໃນຂັ້ນຕອນດັ່ງຕໍ່ໄປນີ້: · ຖ້າ Initialize ເນື້ອໃນ flash ຖືກກວດສອບ (ວິທີການ 1), ຂໍ້ມູນການເລີ່ມຕົ້ນ UFM
ໄດ້ຖືກລວມເຂົ້າໃນ SOF ໃນລະຫວ່າງການລວບລວມ Quartus Prime. — ເລືອກ Page_0 ສໍາລັບແຫຼ່ງ UFM: ທາງເລືອກ. ກົດ OK ແລະດໍາເນີນການກັບ
ຕໍ່ໄປ. ຮູບ 49. ການຕັ້ງຄ່າ Page_0 ສໍາລັບແຫຼ່ງ UFM ຖ້າ Initialize Flash Content ຖືກກວດສອບ

Nios® V Embedded Processor Design Handbook 66

ສົ່ງຄຳຕິຊົມ

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16
· ຖ້າຫາກວ່າ Initialize ເນື້ອໃນ flash ບໍ່ໄດ້ຖືກກວດສອບ (ວິທີການ 2), ເລືອກເອົາ Load memory file ສໍາລັບທາງເລືອກແຫຼ່ງ UFM. ທ່ອງໄປຫາ On-chip Flash HEX file (onchip_flash.hex) ໃນ File ເສັ້ນທາງ: ແລະກົດ OK. ຂັ້ນຕອນນີ້ເພີ່ມຂໍ້ມູນ UFM ແຍກຕ່າງຫາກໃສ່ SOF file ໃນລະຫວ່າງການດໍາເນີນໂຄງການ file ການປ່ຽນໃຈເຫລື້ອມໃສ.
ຮູບທີ 50. ການຕັ້ງຄ່າ Load Memory File ສໍາລັບແຫຼ່ງ UFM ຖ້າ Initialize ເນື້ອໃນ Flash ບໍ່ໄດ້ຖືກກວດສອບ

6. ໃນໂປຣແກຣມແປງ File ກ່ອງໂຕ້ຕອບ, ຢູ່ທີ່ການປ້ອນຂໍ້ມູນ files ເພື່ອປ່ຽນສ່ວນ, ຄລິກ Add File… ແລະຊີ້ໄປຫາ Quartus Prime .sof file.
ຮູບທີ 51. ການປ້ອນຂໍ້ມູນ Files ເພື່ອແປງໃນໂຄງການແປງ Files ສໍາລັບຮູບແບບຮູບພາບດຽວ

7. ກົດ Generate ເພື່ອສ້າງ .pof file. 8. ໂປຣແກຣມ .pof file ເຂົ້າໄປໃນອຸປະກອນ MAX 10 ຂອງທ່ານ. 9. ວົງຈອນພະລັງງານຂອງຮາດແວຂອງທ່ານ.

4.5.3. Nios V Processor Application ຄັດລອກຈາກ UFM ໄປໃສ່ RAM ໂດຍໃຊ້ Boot Copier

Altera ແນະນໍາການແກ້ໄຂນີ້ສໍາລັບລະບົບໂປເຊດເຊີ MAX 10 FPGA Nios V ທີ່ອອກແບບບ່ອນທີ່ມີການພັດທະນາຊອບແວແອັບພລິເຄຊັນຫຼາຍຄັ້ງ ແລະປະສິດທິພາບຂອງລະບົບສູງ. ເຄື່ອງສຳເນົາ boot ຕັ້ງຢູ່ໃນ UFM ຢູ່ທີ່ຈຸດຊົດເຊີຍທີ່ເປັນທີ່ຢູ່ດຽວກັນກັບ vector ຣີເຊັດ. ແອັບພລິເຄຊັນ Nios V ຕັ້ງຢູ່ຖັດຈາກເຄື່ອງສຳເນົາ boot.

ສໍາລັບຕົວເລືອກການບູດນີ້, ໂປເຊດເຊີ Nios V ເລີ່ມປະຕິບັດການສໍາເນົາບູດເມື່ອຕັ້ງລະບົບໃຫມ່ເພື່ອຄັດລອກແອັບພລິເຄຊັນຈາກຂະແຫນງ UFM ໄປຫາ OCRAM ຫຼື RAM ພາຍນອກ. ເມື່ອການຄັດລອກສໍາເລັດ, ໂປເຊດເຊີ Nios V ໂອນການຄວບຄຸມໂຄງການໄປຫາແອັບພລິເຄຊັນ.

ໝາຍເຫດ:

ເຄື່ອງສຳເນົາ boot ທີ່ນຳໃຊ້ແມ່ນຄືກັນກັບ Bootloader ຜ່ານ GSFI.

ສົ່ງຄຳຕິຊົມ

Nios® V Embedded Processor Design Handbook 67

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

ຮູບ 52. Nios V Application ຄັດລອກຈາກ UFM ໄປຫາ RAM ໂດຍໃຊ້ Boot Copier

ສູງສຸດ 10 ອຸປະກອນ

.POF
Nios V Hardware .SOF
Nios V Software .HEX
Bootloader .SREC

Quartus Programmer

RAM ພາຍນອກ
ຊອບແວ Nios V

On-Chip Flash

CFM

Nios V Hardwa

ເອກະສານ / ຊັບພະຍາກອນ

altera Nios V Embedded Processor [pdf] ຄູ່ມືຜູ້ໃຊ້
Nios V, Nios Vm, Nios Vg, Nios Vc, Nios V Embedded Processor, Nios V, ໜ່ວຍປະມວນຜົນຝັງ, ໜ່ວຍປະມວນຜົນ

ເອກະສານອ້າງອີງ

ຄູ່ມືຜູ້ໃຊ້

altera Nios V Embedded Processor

ຂໍ້ມູນຈໍາເພາະ

Nios V Processor Hardware System Design

Nios V Processor Software System Design

Nios V Processor Configuration and Booting Solutions

ເອກະສານ / ຊັບພະຍາກອນ

ເອກະສານອ້າງອີງ

ອອກຄໍາເຫັນ

ຍົກເລີກການຕອບ