altera Nios V এমবেডেড প্রসেসর ব্যবহারকারী নির্দেশিকা

About the Nios® V Embedded Processor
1.1. Altera® FPGA and Embedded Processors Overview
Altera FPGA ডিভাইসগুলি এমন লজিক বাস্তবায়ন করতে পারে যা একটি সম্পূর্ণ মাইক্রোপ্রসেসর হিসেবে কাজ করে এবং একই সাথে অনেক বিকল্প প্রদান করে।
ডিসক্রিট মাইক্রোপ্রসেসর এবং Altera FPGA এর মধ্যে একটি গুরুত্বপূর্ণ পার্থক্য হল Altera FPGA ফ্যাব্রিক যখন চালু হয় তখন এর কোন লজিক থাকে না। Nios® V প্রসেসর হল RISC-V স্পেসিফিকেশনের উপর ভিত্তি করে তৈরি একটি নরম বৌদ্ধিক সম্পত্তি (IP) প্রসেসর। Nios V প্রসেসর ভিত্তিক সিস্টেমে সফ্টওয়্যার চালানোর আগে, আপনাকে Altera FPGA ডিভাইসটিকে এমন একটি হার্ডওয়্যার ডিজাইন দিয়ে কনফিগার করতে হবে যাতে Nios V প্রসেসর থাকে। ডিজাইনের প্রয়োজনীয়তার উপর নির্ভর করে আপনি Altera FPGA এর যেকোনো জায়গায় Nios V প্রসেসর রাখতে পারেন।

আপনার Altera® FPGA IP-ভিত্তিক এমবেডেড সিস্টেমকে একটি বিচ্ছিন্ন মাইক্রোপ্রসেসর-ভিত্তিক সিস্টেম হিসেবে আচরণ করতে সক্ষম করার জন্য, আপনার সিস্টেমে নিম্নলিখিতগুলি অন্তর্ভুক্ত করা উচিত: · AJTAG Altera FPGA কনফিগারেশন, হার্ডওয়্যার এবং সফ্টওয়্যার সমর্থন করার জন্য ইন্টারফেস
ডিবাগিং · একটি পাওয়ার-আপ Altera FPGA কনফিগারেশন প্রক্রিয়া
যদি আপনার সিস্টেমে এই ক্ষমতা থাকে, তাহলে আপনি Altera FPGA-তে লোড করা একটি পূর্ব-পরীক্ষিত হার্ডওয়্যার ডিজাইন থেকে আপনার ডিজাইনটি পরিমার্জন শুরু করতে পারেন। Altera FPGA ব্যবহার করে আপনি সমস্যাগুলি সমাধান করতে বা নতুন কার্যকারিতা যোগ করতে দ্রুত আপনার ডিজাইনটি পরিবর্তন করতে পারবেন। আপনি আপনার সিস্টেমের J ব্যবহার করে Altera FPGA পুনরায় কনফিগার করে সহজেই এই নতুন হার্ডওয়্যার ডিজাইনগুলি পরীক্ষা করতে পারেন।TAG ইন্টারফেস
জেTAG ইন্টারফেস হার্ডওয়্যার এবং সফটওয়্যার ডেভেলপমেন্ট সমর্থন করে। আপনি J ব্যবহার করে নিম্নলিখিত কাজগুলি সম্পাদন করতে পারেনTAG interface: · Configure the Altera FPGA · Download and debug software · Communicate with the Altera FPGA through a UART-like interface (JTAG UART
টার্মিনাল) · হার্ডওয়্যার ডিবাগ করুন (সিগন্যাল ট্যাপ এমবেডেড লজিক অ্যানালাইজার সহ) · প্রোগ্রাম ফ্ল্যাশ মেমোরি
After you configure the Altera FPGA with a Nios V processor-based design, the software development flow is similar to the flow for discrete microcontroller designs.

সম্পর্কিত তথ্য · AN 985: Nios V প্রসেসর টিউটোরিয়াল
একটি সহজ Nios V প্রসেসর সিস্টেম তৈরি এবং Hello World অ্যাপ্লিকেশন চালানোর বিষয়ে একটি দ্রুত শুরু নির্দেশিকা।
© Altera Corporation. Altera, Altera লোগো, `a' লোগো এবং অন্যান্য Altera চিহ্ন হল Altera Corporation এর ট্রেডমার্ক। Altera যেকোন সময় নোটিশ ছাড়াই যেকোনো পণ্য এবং পরিষেবায় পরিবর্তন করার অধিকার সংরক্ষণ করে। Altera এখানে বর্ণিত কোনও তথ্য, পণ্য বা পরিষেবা প্রয়োগ বা ব্যবহারের ফলে উদ্ভূত কোনও দায়িত্ব বা দায় গ্রহণ করে না, যদি না Altera লিখিতভাবে স্পষ্টভাবে সম্মত হয়। Altera গ্রাহকদের পরামর্শ দেওয়া হচ্ছে যে কোনও প্রকাশিত তথ্যের উপর নির্ভর করার আগে এবং পণ্য বা পরিষেবার জন্য অর্ডার দেওয়ার আগে ডিভাইসের স্পেসিফিকেশনের সর্বশেষ সংস্করণটি গ্রহণ করুন। *অন্যান্য নাম এবং ব্র্যান্ডগুলি অন্যদের সম্পত্তি হিসাবে দাবি করা যেতে পারে।

১. Nios® V এমবেডেড প্রসেসর ৭২৬৯৫২ সম্পর্কে | ২০২৫.০৭.১৬
· Nios V প্রসেসর রেফারেন্স ম্যানুয়াল Nios V প্রসেসরের কর্মক্ষমতা মানদণ্ড, প্রসেসর আর্কিটেকচার, প্রোগ্রামিং মডেল এবং মূল বাস্তবায়ন সম্পর্কে তথ্য প্রদান করে।
· এমবেডেড পেরিফেরাল আইপি ব্যবহারকারী নির্দেশিকা · Nios V প্রসেসর সফটওয়্যার ডেভেলপার হ্যান্ডবুক

Nios V প্রসেসরের সফটওয়্যার ডেভেলপমেন্ট পরিবেশ, উপলব্ধ সরঞ্জাম এবং Nios V প্রসেসরে চালানোর জন্য সফটওয়্যার তৈরির প্রক্রিয়া বর্ণনা করে। · Ashling* RiscFree* Altera FPGAs এর জন্য ইন্টিগ্রেটেড ডেভেলপমেন্ট এনভায়রনমেন্ট (IDE) ব্যবহারকারী নির্দেশিকা Altera FPGAs Arm*-ভিত্তিক HPS এবং Nios V কোর প্রসেসরের জন্য RiscFree* ইন্টিগ্রেটেড ডেভেলপমেন্ট এনভায়রনমেন্ট (IDE) বর্ণনা করে। · Nios V প্রসেসর Altera FPGA IP রিলিজ নোটস
1.2। Quartus® প্রাইম সফটওয়্যার সাপোর্ট
Nios V প্রসেসর বিল্ড ফ্লো Quartus® Prime Pro Edition সফ্টওয়্যার এবং Quartus Prime Standard Edition সফ্টওয়্যারের জন্য আলাদা। পার্থক্য সম্পর্কে আরও তথ্যের জন্য AN 980: Nios V প্রসেসর Quartus Prime Software Support দেখুন।
সম্পর্কিত তথ্য AN 980: Nios V প্রসেসর কোয়ার্টাস প্রাইম সফটওয়্যার সাপোর্ট
১.৩. Nios V প্রসেসর লাইসেন্সিং
প্রতিটি Nios V প্রসেসর ভেরিয়েন্টের নিজস্ব লাইসেন্স কী থাকে। লাইসেন্স কীটি অর্জন করার পরে, আপনি মেয়াদ শেষ হওয়ার তারিখ পর্যন্ত সমস্ত Nios V প্রসেসর প্রকল্পের জন্য একই লাইসেন্স কী ব্যবহার করতে পারবেন। আপনি বিনামূল্যে Nios V প্রসেসর Altera FPGA IP লাইসেন্সগুলি অর্জন করতে পারবেন।
The Nios V processor license key list is available in the Altera FPGA Self-Service Licensing Center. Click the Sign up for Evaluation or Free License tab, and select the corresponding options to make the request.
Figure 1. Altera FPGA Self-Service Licensing Center

লাইসেন্স কী দিয়ে, আপনি যা করতে পারেন:
প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 7

১. Nios® V এমবেডেড প্রসেসর ৭২৬৯৫২ সম্পর্কে | ২০২৫.০৭.১৬
· আপনার সিস্টেমের মধ্যে একটি Nios V প্রসেসর প্রয়োগ করুন। · Nios V প্রসেসর সিস্টেমের আচরণ অনুকরণ করুন। · আকার এবং গতির মতো নকশার কার্যকারিতা যাচাই করুন। · ডিভাইস প্রোগ্রামিং তৈরি করুন file· একটি ডিভাইস প্রোগ্রাম করা এবং হার্ডওয়্যারে নকশা যাচাই করা।
Altera FPGA-এর জন্য Ashling* RiscFree* IDE-তে সফ্টওয়্যার তৈরি করতে আপনার লাইসেন্সের প্রয়োজন নেই।
সম্পর্কিত তথ্য · Altera FPGA স্ব-পরিষেবা লাইসেন্সিং কেন্দ্র
Nios V প্রসেসর Altera FPGA IP লাইসেন্স কী পাওয়ার বিষয়ে আরও তথ্যের জন্য। · Altera FPGA সফ্টওয়্যার ইনস্টলেশন এবং লাইসেন্সিং Altera FPGA সফ্টওয়্যার লাইসেন্সিং এবং একটি নির্দিষ্ট লাইসেন্স এবং নেটওয়ার্ক লাইসেন্স সার্ভার সেট আপ করার বিষয়ে আরও তথ্যের জন্য।
1.4. Embedded System Design
The following figure illustrates a simplified Nios V processor based system design flow, including both hardware and software development.

Nios® V Embedded Processor Design Handbook 8

প্রতিক্রিয়া পাঠান

১. Nios® V এমবেডেড প্রসেসর ৭২৬৯৫২ সম্পর্কে | ২০২৫.০৭.১৬

চিত্র 2।

Nios V প্রসেসর সিস্টেম ডিজাইন ফ্লো
সিস্টেম ধারণা

সিস্টেমের প্রয়োজনীয়তা বিশ্লেষণ করুন

নিওস® ভি
Processor Cores and Standard Components

সিস্টেম সংজ্ঞায়িত করুন এবং তৈরি করুন
প্ল্যাটফর্ম ডিজাইনার

হার্ডওয়্যার প্রবাহ: ইন্টেল কোয়ার্টাস প্রাইম প্রকল্পকে একীভূত এবং সংকলন করুন

Software Flow: Develop and Build Nios V Proposal Software

হার্ডওয়্যার ফ্লো: FPGA ডিজাইন ডাউনলোড করুন
টার্গেট বোর্ডে

সফটওয়্যার ফ্লো: Nios V প্রসেসর সফটওয়্যার পরীক্ষা এবং ডিবাগ করুন

সফটওয়্যার কি স্পেসিফিকেশনের সাথে খাপ খায় না?
হ্যাঁ
হার্ডওয়্যার কোন স্পেসিফিকেশন নেই? হ্যাঁ
সিস্টেম সম্পূর্ণ

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 9

726952 | 2025.07.16 প্রতিক্রিয়া পাঠান

2. কোয়ার্টাস প্রাইম সফটওয়্যার এবং প্ল্যাটফর্ম ডিজাইনারের সাথে নিওস ভি প্রসেসর হার্ডওয়্যার সিস্টেম ডিজাইন

চিত্র 3।

নিচের চিত্রটি একটি সাধারণ Nios V প্রসেসরের হার্ডওয়্যার ডিজাইন চিত্রিত করে। Nios V প্রসেসর সিস্টেম হার্ডওয়্যার ডিজাইন ফ্লো

শুরু করুন

Nios V কোর এবং স্ট্যান্ডার্ড উপাদান

Use Platform Designer to Design a Nios V Based System
প্ল্যাটফর্ম ডিজাইনার ডিজাইন তৈরি করুন

ইন্টেল কোয়ার্টাস প্রাইম প্রজেক্টের সাথে প্ল্যাটফর্ম ডিজাইনার সিস্টেম একীভূত করুন
পিনের অবস্থান, সময়ের প্রয়োজনীয়তা এবং অন্যান্য নকশার সীমাবদ্ধতা নির্ধারণ করুন
ইন্টেল কোয়ার্টাস প্রাইমে টার্গেট ডিভাইসের জন্য হার্ডওয়্যার কম্পাইল করুন

ডাউনলোডের জন্য প্রস্তুত
২.১. প্ল্যাটফর্ম ডিজাইনারের সাহায্যে Nios V প্রসেসর সিস্টেম ডিজাইন তৈরি করা
কোয়ার্টাস প্রাইম সফটওয়্যারটিতে প্ল্যাটফর্ম ডিজাইনার সিস্টেম ইন্টিগ্রেশন টুল রয়েছে যা Nios V প্রসেসরের আইপি কোর এবং অন্যান্য আইপিগুলিকে একটি Altera FPGA সিস্টেম ডিজাইনে সংজ্ঞায়িত এবং সংহত করার কাজকে সহজ করে তোলে। প্ল্যাটফর্ম ডিজাইনার স্বয়ংক্রিয়ভাবে নির্দিষ্ট উচ্চ-স্তরের সংযোগ থেকে ইন্টারকানেক্ট লজিক তৈরি করে। ইন্টারকানেক্ট অটোমেশন সিস্টেম-স্তরের HDL সংযোগ নির্দিষ্ট করার সময়সাপেক্ষ কাজটি দূর করে।
© Altera Corporation. Altera, Altera লোগো, `a' লোগো এবং অন্যান্য Altera চিহ্ন হল Altera Corporation এর ট্রেডমার্ক। Altera যেকোন সময় নোটিশ ছাড়াই যেকোনো পণ্য এবং পরিষেবায় পরিবর্তন করার অধিকার সংরক্ষণ করে। Altera এখানে বর্ণিত কোনও তথ্য, পণ্য বা পরিষেবা প্রয়োগ বা ব্যবহারের ফলে উদ্ভূত কোনও দায়িত্ব বা দায় গ্রহণ করে না, যদি না Altera লিখিতভাবে স্পষ্টভাবে সম্মত হয়। Altera গ্রাহকদের পরামর্শ দেওয়া হচ্ছে যে কোনও প্রকাশিত তথ্যের উপর নির্ভর করার আগে এবং পণ্য বা পরিষেবার জন্য অর্ডার দেওয়ার আগে ডিভাইসের স্পেসিফিকেশনের সর্বশেষ সংস্করণটি গ্রহণ করুন। *অন্যান্য নাম এবং ব্র্যান্ডগুলি অন্যদের সম্পত্তি হিসাবে দাবি করা যেতে পারে।

2. কোয়ার্টাস প্রাইম সফটওয়্যার এবং প্ল্যাটফর্ম ডিজাইনারের সাথে নিওস ভি প্রসেসর হার্ডওয়্যার সিস্টেম ডিজাইন
726952 | 2025.07.16

সিস্টেম হার্ডওয়্যারের প্রয়োজনীয়তা বিশ্লেষণ করার পর, আপনি কোয়ার্টাস প্রাইম ব্যবহার করে Nios V প্রসেসরের কোর, মেমোরি এবং আপনার সিস্টেমের জন্য প্রয়োজনীয় অন্যান্য উপাদানগুলি নির্দিষ্ট করেন। প্ল্যাটফর্ম ডিজাইনার স্বয়ংক্রিয়ভাবে হার্ডওয়্যার সিস্টেমে উপাদানগুলিকে একীভূত করার জন্য ইন্টারকানেক্ট লজিক তৈরি করে।

২.১.১। Nios V প্রসেসর Altera FPGA IP ইন্সট্যান্ট করা হচ্ছে

You can instantiate any of the processor IP cores in Platform Designer IP Catalog Processors and Peripherals Embedded Processors.

প্রতিটি প্রসেসরের আইপি কোর তার অনন্য আর্কিটেকচারের উপর ভিত্তি করে বিভিন্ন কনফিগারেশন বিকল্প সমর্থন করে। আপনি আপনার ডিজাইনের চাহিদা অনুসারে এই কনফিগারেশনগুলি আরও ভালভাবে সংজ্ঞায়িত করতে পারেন।

টেবিল 1।

মূল ভেরিয়েন্ট জুড়ে কনফিগারেশন বিকল্পগুলি

কনফিগারেশন বিকল্প

নিওস ভি/সি প্রসেসর

নিওস ভি/এম প্রসেসর

ডিবাগ ব্যবহার রিসেট অনুরোধ

—

ফাঁদ, ব্যতিক্রম এবং বাধা

সিপিইউ আর্কিটেকচার

ইসিসি

ক্যাশে, পেরিফেরাল অঞ্চল এবং টিসিএম

—

কাস্টম নির্দেশাবলী

—

লকস্টেপ

—

নিওস ভি/জি প্রসেসর

২.১.১.১. Nios V/c কমপ্যাক্ট মাইক্রোকন্ট্রোলার Altera FPGA IP ইন্সট্যান্টিয়েটিং চিত্র ৪. Nios V/c কমপ্যাক্ট মাইক্রোকন্ট্রোলার Altera FPGA IP

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 11

২.১.১.১.১.১. সিপিইউ আর্কিটেকচার ট্যাব

টেবিল 2।

সিপিইউ আর্কিটেকচার ট্যাব

বৈশিষ্ট্য

বর্ণনা

Enable Avalon® Interface Enables Avalon Interface for instruction manager and data manager. If disabled, the system uses AXI4-Lite interface.

mhartid CSR মান

· অবৈধ IP বিকল্প। · Nios V/c প্রসেসরে mhartid CSR মান ব্যবহার করবেন না।

২.১.১.১.২. রিসেট রিকোয়েস্ট ট্যাব ব্যবহার করুন

টেবিল 3।

রিসেট রিকোয়েস্ট ট্যাব প্যারামিটার ব্যবহার করুন

Use Reset Request Tab

বর্ণনা

Add Reset Request Interface

· স্থানীয় রিসেট পোর্টগুলি প্রকাশ করার জন্য এই বিকল্পটি সক্ষম করুন যেখানে একজন স্থানীয় মাস্টার এটি ব্যবহার করে Nios V প্রসেসর সিস্টেমের অন্যান্য উপাদানগুলিকে প্রভাবিত না করেই Nios V প্রসেসরটিকে রিসেট করতে ট্রিগার করতে পারেন।
· The reset interface consists of an input resetreq signal and an output ack signal.
· You can request a reset to the Nios V processor core by asserting the resetreq signal.
· প্রসেসর ack সিগন্যাল নিশ্চিত না করা পর্যন্ত resetreq সিগন্যালটি অবশ্যই নিশ্চিত অবস্থায় থাকতে হবে। সিগন্যাল নিশ্চিত না হলে প্রসেসরটি একটি অ-নির্ধারণী অবস্থায় থাকতে পারে।
· The Nios V processor responds that the reset is successful by asserting the ack signal.
· প্রসেসর সফলভাবে রিসেট হওয়ার পর, রিসেট্রেক সিগন্যালের ডি-এসারেশন না হওয়া পর্যন্ত ack সিগন্যালের অ্যাসারশন পর্যায়ক্রমে একাধিকবার ঘটতে পারে।

2.1.1.1.3. Traps, Exceptions, and Interrupts Tab

টেবিল 4।

ফাঁদ, ব্যতিক্রম এবং বাধা ট্যাব পরামিতি

ফাঁদ, ব্যতিক্রম এবং বাধা

বর্ণনা

রিসেট এজেন্ট

অফসেট রিসেট করুন

· নির্বাচিত রিসেট এজেন্টের বেস ঠিকানার সাপেক্ষে রিসেট ভেক্টরের অফসেট নির্দিষ্ট করে। · প্ল্যাটফর্ম ডিজাইনার স্বয়ংক্রিয়ভাবে রিসেট অফসেটের জন্য একটি ডিফল্ট মান প্রদান করে।

দ্রষ্টব্য:

প্ল্যাটফর্ম ডিজাইনার একটি অ্যাবসোলিউট বিকল্প প্রদান করে, যা আপনাকে রিসেট অফসেটে একটি অ্যাবসোলিউট ঠিকানা নির্দিষ্ট করতে দেয়। রিসেট ভেক্টর সংরক্ষণকারী মেমোরি প্রসেসর সিস্টেম এবং সাবসিস্টেমের বাইরে অবস্থিত থাকলে এই বিকল্পটি ব্যবহার করুন।

Nios® V Embedded Processor Design Handbook 12

প্রতিক্রিয়া পাঠান

2.1.1.1.4. ECC Tab

টেবিল 5।

ইসিসি ট্যাব

ইসিসি

Enable Error Detection and Status Reporting

বর্ণনা
· Nios V প্রসেসরের অভ্যন্তরীণ RAM ব্লকের জন্য ECC বৈশিষ্ট্য প্রয়োগ করতে এই বিকল্পটি সক্রিয় করুন। · ECC বৈশিষ্ট্যগুলি 2-বিট পর্যন্ত ত্রুটি সনাক্ত করে এবং নিম্নলিখিত আচরণের উপর ভিত্তি করে প্রতিক্রিয়া জানায়:
— যদি এটি একটি সংশোধনযোগ্য ত্রুটি ১-বিট হয়, তাহলে প্রসেসর পাইপলাইনে ত্রুটি সংশোধন করার পরেও প্রসেসরটি কাজ করতে থাকে। তবে, সংশোধনটি উৎস স্মৃতিতে প্রতিফলিত হয় না।
— যদি ত্রুটিটি সংশোধনযোগ্য না হয়, তাহলে প্রসেসরটি প্রসেসর পাইপলাইন এবং সোর্স মেমোরিতে সংশোধন না করেই কাজ করতে থাকে, যার ফলে প্রসেসরটি একটি অ-নির্ধারিত অবস্থায় প্রবেশ করতে পারে।

2.1.1.2. Instantiating Nios V/m Microcontroller Altera FPGA IP Figure 5. Nios V/m Microcontroller Altera FPGA IP

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 13

২.১.১.২.১। ডিবাগ ট্যাব

টেবিল 6।

Debug Tab Parameters

ডিবাগ ট্যাব

বর্ণনা

ডিবাগ সক্ষম করুন
ডিবাগ মডিউল থেকে রিসেট সক্ষম করুন

· J যোগ করতে এই বিকল্পটি সক্রিয় করুনTAG Nios V প্রসেসরের সাথে টার্গেট সংযোগ মডিউল। · JTAG target connection module allows connecting to the Nios V processor through the
JTAG FPGA এর ইন্টারফেস পিন। · সংযোগটি নিম্নলিখিত মৌলিক ক্ষমতা প্রদান করে:
— Nios V প্রসেসর শুরু এবং বন্ধ করুন — রেজিস্টার এবং মেমোরি পরীক্ষা এবং সম্পাদনা করুন। — Nios V অ্যাপ্লিকেশনটি ডাউনলোড করুন .elf file রানটাইমে প্রসেসর মেমরিতে এর মাধ্যমে
niosv-download. — Nios V প্রসেসরে চলমান অ্যাপ্লিকেশনটি ডিবাগ করুন · dm_agent পোর্টটি প্রসেসরের নির্দেশিকা এবং ডেটা বাসের সাথে সংযুক্ত করুন। নিশ্চিত করুন যে উভয় বাসের মধ্যে বেস ঠিকানা একই।
· dbg_reset_out এবং ndm_reset_in পোর্টগুলি প্রকাশ করার জন্য এই বিকল্পটি সক্রিয় করুন। · JTAG ডিবাগার অথবা niosv-download -r কমান্ড dbg_reset_out ট্রিগার করে, যা
Nios V প্রসেসরকে এই পোর্টের সাথে সংযুক্ত সিস্টেম পেরিফেরালগুলি রিসেট করার অনুমতি দেয়। · আপনাকে dbg_reset_out ইন্টারফেসটি রিসেট করার পরিবর্তে ndm_reset_in এর সাথে সংযুক্ত করতে হবে।
প্রসেসর কোর এবং টাইমার মডিউলে রিসেট ট্রিগার করার জন্য ইন্টারফেস। অনির্দিষ্ট আচরণ প্রতিরোধ করার জন্য ইন্টারফেস রিসেট করার জন্য আপনাকে dbg_reset_out ইন্টারফেসটি সংযুক্ত করতে হবে না।

২.১.১.১.২. রিসেট রিকোয়েস্ট ট্যাব ব্যবহার করুন

টেবিল 7।

রিসেট রিকোয়েস্ট ট্যাব প্যারামিটার ব্যবহার করুন

Use Reset Request Tab

বর্ণনা

Add Reset Request Interface

· স্থানীয় রিসেট পোর্টগুলি প্রকাশ করার জন্য এই বিকল্পটি সক্ষম করুন যেখানে একজন স্থানীয় মাস্টার এটি ব্যবহার করে Nios V প্রসেসর সিস্টেমের অন্যান্য উপাদানগুলিকে প্রভাবিত না করেই Nios V প্রসেসরটিকে রিসেট করতে ট্রিগার করতে পারেন।
· The reset interface consists of an input resetreq signal and an output ack signal.
· You can request a reset to the Nios V processor core by asserting the resetreq signal.
· প্রসেসর ack সিগন্যাল নিশ্চিত না করা পর্যন্ত resetreq সিগন্যালটি অবশ্যই নিশ্চিত অবস্থায় থাকতে হবে। সিগন্যাল নিশ্চিত না হলে প্রসেসরটি একটি অ-নির্ধারণী অবস্থায় থাকতে পারে।
· ডিবাগ মোডে রিসেট্রেক সিগন্যালের দাবি প্রসেসরের অবস্থার উপর কোন প্রভাব ফেলে না।
· The Nios V processor responds that the reset is successful by asserting the ack signal.
· প্রসেসর সফলভাবে রিসেট হওয়ার পর, রিসেট্রেক সিগন্যালের ডি-এসারেশন না হওয়া পর্যন্ত ack সিগন্যালের অ্যাসারশন পর্যায়ক্রমে একাধিকবার ঘটতে পারে।

2.1.1.2.3. Traps, Exceptions, and Interrupts Tab

টেবিল 8।

Traps, Exceptions, and Interrupts Tab

বর্ণনা

রিসেট এজেন্ট

অফসেট ইন্টারাপ্ট মোড রিসেট করুন

· নির্বাচিত রিসেট এজেন্টের বেস ঠিকানার সাপেক্ষে রিসেট ভেক্টরের অফসেট নির্দিষ্ট করে। · প্ল্যাটফর্ম ডিজাইনার স্বয়ংক্রিয়ভাবে রিসেট অফসেটের জন্য একটি ডিফল্ট মান প্রদান করে।
Specific the type of interrupt controller either Direct or Vectored. Note: The Nios V/m non-pipelined processor does not support Vectored interrupts.
অতএব, প্রসেসর যখন নন-পাইপলাইনড মোডে থাকে তখন ভেক্টরড ইন্টারাপ্ট মোড ব্যবহার করা এড়িয়ে চলুন।

Nios® V Embedded Processor Design Handbook 14

প্রতিক্রিয়া পাঠান

দ্রষ্টব্য:

২.১.১.২.৪. সিপিইউ আর্কিটেকচার

টেবিল 9।

সিপিইউ আর্কিটেকচার ট্যাব প্যারামিটার

সিপিইউ আর্কিটেকচার

বর্ণনা

CPU-তে পাইপলাইনিং সক্ষম করুন

· পাইপলাইনযুক্ত Nios V/m প্রসেসর ইন্সট্যান্টিয়েট করার জন্য এই বিকল্পটি সক্রিয় করুন। — উচ্চতর লজিক এরিয়া এবং কম Fmax ফ্রিকোয়েন্সির খরচে IPC বেশি।
· পাইপলাইনবিহীন Nios V/m প্রসেসর ইন্সট্যান্ট করার জন্য এই বিকল্পটি অক্ষম করুন। — Nios V/c প্রসেসরের মতোই কোর পারফরম্যান্স রয়েছে। — ডিবাগিং এবং ইন্টারাপ্ট ক্ষমতা সমর্থন করে — কম লজিক এরিয়া এবং কম IPC খরচে উচ্চ Fmax ফ্রিকোয়েন্সি।

Enable Avalon Interface

নির্দেশনা ব্যবস্থাপক এবং ডেটা ব্যবস্থাপকের জন্য অ্যাভালন ইন্টারফেস সক্ষম করে। যদি অক্ষম করা থাকে, তাহলে সিস্টেমটি AXI4-Lite ইন্টারফেস ব্যবহার করে।

mhartid CSR মান

· Hart ID register (mhartid) value is 0 at default. · Assign a value between 0 and 4094. · Compatible with Altera FPGA Avalon Mutex Core HAL API.

Related Information Embedded Peripheral IP User Guide – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. ECC Tab
টেবিল ১০। ECC ট্যাব
ECC ত্রুটি সনাক্তকরণ এবং স্থিতি প্রতিবেদন সক্ষম করে

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 15

2. কোয়ার্টাস প্রাইম সফটওয়্যার এবং প্ল্যাটফর্ম ডিজাইনারের সাথে নিওস ভি প্রসেসর হার্ডওয়্যার সিস্টেম ডিজাইন
726952 | 2025.07.16
২.১.১.৩. Nios V/g জেনারেল পারপাস প্রসেসর Altera FPGA IP ইন্সট্যান্টিয়েটিং
চিত্র ৬. Nios V/g জেনারেল পারপাস প্রসেসর Altera FPGA IP – পার্ট ১

চিত্র 7।

Nios V/g General Purpose Processor Altera FPGA IP – Part 2 (Turn Off Enable Core Level Interrupt Controller)

Nios® V Embedded Processor Design Handbook 16

প্রতিক্রিয়া পাঠান

চিত্র 8।

Nios V/g জেনারেল পারপাস প্রসেসর Altera FPGA IP – পার্ট 2 (চালু করুন কোর লেভেল ইন্টারাপ্ট কন্ট্রোলার সক্ষম করুন)

চিত্র ৬. Nios V/g জেনারেল পারপাস প্রসেসর Altera FPGA IP – পার্ট ১

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 17

2. কোয়ার্টাস প্রাইম সফটওয়্যার এবং প্ল্যাটফর্ম ডিজাইনারের সাথে নিওস ভি প্রসেসর হার্ডওয়্যার সিস্টেম ডিজাইন
726952 | 2025.07.16
চিত্র ৬. Nios V/g জেনারেল পারপাস প্রসেসর Altera FPGA IP – পার্ট ১

২.১.১.২.৪. সিপিইউ আর্কিটেকচার

সারণি ১১। সিপিইউ আর্কিটেকচার প্যারামিটার

CPU আর্কিটেকচার ট্যাব ফ্লোটিং পয়েন্ট ইউনিট সক্ষম করুন

বর্ণনা প্রসেসর কোরে ফ্লোটিং-পয়েন্ট ইউনিট ("F" এক্সটেনশন) যোগ করতে এই বিকল্পটি সক্রিয় করুন।

Enable Branch Prediction

শাখা নির্দেশাবলীর জন্য স্ট্যাটিক শাখা পূর্বাভাস (পিছনে নেওয়া এবং এগিয়ে নেওয়া হয়নি) সক্ষম করুন।

mhartid CSR মান

· Hart ID register (mhartid) value is 0 at default. · Assign a value between 0 and 4094. · Compatible with Altera FPGA Avalon Mutex Core HAL API.

FPU-এর জন্য FSQRT এবং FDIV নির্দেশাবলী অক্ষম করুন

· FPU-তে ফ্লোটিং-পয়েন্ট বর্গমূল (FSQRT) এবং ফ্লোটিং-পয়েন্ট বিভাজন (FDIV) অপারেশনগুলি সরান।
· রানটাইম চলাকালীন উভয় নির্দেশে সফ্টওয়্যার ইমুলেশন প্রয়োগ করুন।

Related Information Embedded Peripheral IP User Guide – Intel FPGA Avalon® Mutex Core

Nios® V Embedded Processor Design Handbook 18

প্রতিক্রিয়া পাঠান

২.১.১.২.১। ডিবাগ ট্যাব

Table 12. Debug Tab Parameters

ডিবাগ ট্যাব

বর্ণনা

ডিবাগ সক্ষম করুন
ডিবাগ মডিউল থেকে রিসেট সক্ষম করুন

2.1.1.3.3. Lockstep Tab Table 13. Lockstep Tab
প্যারামিটার লকস্টেপ সক্ষম করুন ডিফল্ট টাইমআউট সময়কাল বর্ধিত রিসেট ইন্টারফেস সক্ষম করুন

বর্ণনা · ডুয়াল কোর লকস্টেপ সিস্টেম সক্রিয় করুন। · রিসেট প্রস্থানের সময় প্রোগ্রামেবল টাইমআউটের ডিফল্ট মান (0 এবং 255 এর মধ্যে)। · এক্সটেন্ডেড রিসেট কন্ট্রোলের জন্য ঐচ্ছিক এক্সটেন্ডেড রিসেট ইন্টারফেস সক্ষম করুন। · অক্ষম করা হলে, fRSmartComp বেসিক রিসেট কন্ট্রোল প্রয়োগ করে।

২.১.১.১.২. রিসেট রিকোয়েস্ট ট্যাব ব্যবহার করুন

সারণি ১৪। রিসেট রিকোয়েস্ট ট্যাব প্যারামিটার ব্যবহার করুন

Use Reset Request Tab

বর্ণনা

Add Reset Request Interface

· স্থানীয় রিসেট পোর্টগুলি প্রকাশ করার জন্য এই বিকল্পটি সক্ষম করুন যেখানে একজন স্থানীয় মাস্টার এটি ব্যবহার করে Nios V প্রসেসর সিস্টেমের অন্যান্য উপাদানগুলিকে প্রভাবিত না করেই Nios V প্রসেসরটিকে রিসেট করতে ট্রিগার করতে পারেন।
· The reset interface consists of an input resetreq signal and an output ack signal.
· You can request a reset to the Nios V processor core by asserting the resetreq signal.
· প্রসেসর ack সিগন্যাল নিশ্চিত না করা পর্যন্ত resetreq সিগন্যালটি অবশ্যই নিশ্চিত অবস্থায় থাকতে হবে। সিগন্যাল নিশ্চিত না হলে প্রসেসরটি একটি অ-নির্ধারণী অবস্থায় থাকতে পারে।
· ডিবাগ মোডে রিসেট্রেক সিগন্যালের দাবি প্রসেসরের অবস্থার উপর কোন প্রভাব ফেলে না।
· The Nios V processor responds that the reset is successful by asserting the ack signal.
· প্রসেসর সফলভাবে রিসেট হওয়ার পর, রিসেট্রেক সিগন্যালের ডি-এসারেশন না হওয়া পর্যন্ত ack সিগন্যালের অ্যাসারশন পর্যায়ক্রমে একাধিকবার ঘটতে পারে।

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 19

2.1.1.3.5. Traps, Exceptions, and Interrupts Tab

টেবিল 15।

কোর লেভেল ইন্টারাপ্ট কন্ট্রোলার সক্ষম করা বন্ধ থাকলে ট্র্যাপ, ব্যতিক্রম এবং ইন্টারাপ্ট ট্যাব

Traps, Exceptions, and Interrupts Tab
রিসেট এজেন্ট

বর্ণনা
· রিসেট ভেক্টর (Nios V প্রসেসর রিসেট ঠিকানা) হোস্ট করা মেমোরি যেখানে রিসেট কোড থাকে।
· You can select any memory module connected to the Nios V processor instruction master and supported by a Nios V processor boot flow as the reset agent.

অফসেট রিসেট করুন

কোর লেভেল ইন্টারাপ্ট কন্ট্রোলার (CLIC) সক্ষম করুন

· Enable CLIC to support pre-emptive interrupts and configurable interrupt trigger condition.
· সক্রিয় থাকাকালীন, আপনি প্ল্যাটফর্ম ইন্টারাপ্টের সংখ্যা কনফিগার করতে পারেন, ট্রিগার শর্ত সেট করতে পারেন এবং কিছু ইন্টারাপ্টকে প্রি-এমপটিভ হিসাবে মনোনীত করতে পারেন।

ইন্টারাপ্ট মোড শ্যাডো রেজিস্টার Files

ইন্টারাপ্ট প্রকারগুলিকে ডাইরেক্ট বা ভেক্টরড হিসাবে নির্দিষ্ট করুন ইন্টারাপ্টের সময় প্রসঙ্গ পরিবর্তন কমাতে শ্যাডো রেজিস্টার সক্ষম করুন।

টেবিল 16।

Traps, Exceptions and Interrupts when Enable Core Level Interrupt Controller is Turned On

ফাঁদ, ব্যতিক্রম এবং বাধা

বর্ণনা

রিসেট এজেন্ট
অফসেট রিসেট করুন
কোর লেভেল ইন্টারাপ্ট কন্ট্রোলার (CLIC) সক্ষম করুন

· রিসেট ভেক্টর (Nios V প্রসেসর রিসেট ঠিকানা) হোস্ট করা মেমোরি যেখানে রিসেট কোড থাকে।
· You can select any memory module connected to the Nios V processor instruction master and supported by a Nios V processor boot flow as the reset agent.
· নির্বাচিত রিসেট এজেন্টের বেস ঠিকানার সাপেক্ষে রিসেট ভেক্টরের অফসেট নির্দিষ্ট করে। · প্ল্যাটফর্ম ডিজাইনার স্বয়ংক্রিয়ভাবে রিসেট অফসেটের জন্য একটি ডিফল্ট মান প্রদান করে।
· Enable CLIC to support pre-emptive interrupts and configurable interrupt trigger condition. · When enabled, you can configure the number of platform interrupts, set trigger conditions,
এবং কিছু বাধাকে পূর্ব-উদ্দীপক হিসেবে মনোনীত করুন।

Interrupt Mode

· Specify the interrupt types as Direct, Vectored, or CLIC.

ছায়া নিবন্ধন Files

· বাধার সময় প্রসঙ্গ পরিবর্তন কমাতে ছায়া নিবন্ধন সক্ষম করুন।
· দুটি পদ্ধতির প্রস্তাব দেয়:
— Number of CLIC interrupt levels
— CLIC ইন্টারাপ্ট লেভেলের সংখ্যা – ১: যখন আপনি রেজিস্টারের সংখ্যা চান তখন এই বিকল্পটি কার্যকর। file M20K বা M9K ব্লকের সঠিক সংখ্যক কপিতে ফিট করা।
· Enable the Nios V processor to use shadow register files যা ইন্টারাপ্টের সময় কনটেক্সট স্যুইচিং ওভারহেড কমায়।
For more information about shadow register files, Nios V প্রসেসর রেফারেন্স ম্যানুয়ালটি দেখুন।

Number of Platform interrupt sources

· ১৬ থেকে ২০৪৮ এর মধ্যে প্ল্যাটফর্ম ইন্টারাপ্টের সংখ্যা নির্দিষ্ট করে।
Note: CLIC supports up to 2064 interrupt inputs, and the first 16 interrupt inputs are also connected to the basic interrupt controller.

CLIC Vector Table Alignment

· প্ল্যাটফর্ম ইন্টারাপ্ট উৎসের সংখ্যার উপর ভিত্তি করে স্বয়ংক্রিয়ভাবে নির্ধারিত। · যদি আপনি প্রস্তাবিত মানের নিচে একটি সারিবদ্ধকরণ ব্যবহার করেন, তাহলে CLIC লজিক বৃদ্ধি করে
complexity by adding an extra adder to perform vectoring calculations. · If you use an alignment that is below the recommended value, this results in increased
logic complexity in the CLIC.
অব্যাহত…

Nios® V Embedded Processor Design Handbook 20

প্রতিক্রিয়া পাঠান

ফাঁদ, ব্যতিক্রম এবং বাধা
ইন্টারাপ্ট লেভেলের সংখ্যা
Number of Interrupt Priorities per level
কনফিগারযোগ্য ইন্টারাপ্ট পোলারিটি সাপোর্ট এজ ট্রিগার করা ইন্টারাপ্ট

বর্ণনা
· অ্যাপ্লিকেশন কোডের জন্য অতিরিক্ত ০ লেভেল সহ ইন্টারাপ্ট লেভেলের সংখ্যা নির্দিষ্ট করে। উচ্চ স্তরের ইন্টারাপ্ট নিম্ন-স্তরের ইন্টারাপ্টের জন্য একটি চলমান হ্যান্ডলারকে ইন্টারাপ্ট (প্রি-এম্প্ট) করতে পারে।
· ইন্টারাপ্টের জন্য একমাত্র বিকল্প হিসেবে নন-জিরো ইন্টারাপ্ট লেভেল থাকায়, অ্যাপ্লিকেশন কোড সর্বদা সর্বনিম্ন লেভেল ০ এ থাকে। দ্রষ্টব্য: একটি ইন্টারাপ্ট লেভেল এবং অগ্রাধিকারের রান-টাইম কনফিগারেশন একটি একক 0-বিট রেজিস্টারে করা হয়। যদি ইন্টারাপ্ট লেভেলের সংখ্যা 8 হয়, তাহলে রান-টাইমে ইন্টারাপ্ট অগ্রাধিকার কনফিগার করা সম্ভব নয়। অন্যথায়, কনফিগারযোগ্য অগ্রাধিকারের সর্বাধিক সংখ্যা 256 / (ইন্টাপ্ট লেভেলের সংখ্যা - 256)।
· ইন্টারাপ্ট অগ্রাধিকারের সংখ্যা নির্দিষ্ট করে, যা CLIC নন-প্রি-এমপটিং ইন্টারাপ্ট হ্যান্ডলারগুলিকে কোন ক্রমানুসারে ডাকা হয় তা নির্ধারণ করতে ব্যবহার করে। দ্রষ্টব্য: নির্বাচিত ইন্টারাপ্ট স্তর এবং নির্বাচিত ইন্টারাপ্ট অগ্রাধিকারের বাইনারি মানের সংযোজন 8 বিটের কম হতে হবে।
· রানটাইমের সময় আপনাকে ইন্টারাপ্ট পোলারিটি কনফিগার করার অনুমতি দেয়। · ডিফল্ট পোলারিটি হল পজিটিভ পোলারিটি।
· রানটাইম চলাকালীন আপনাকে ইন্টারাপ্ট ট্রিগার অবস্থা কনফিগার করার অনুমতি দেয়, অর্থাৎ হাই-লেভেল ট্রিগারড বা পজিটিভ-এজ ট্রিগারড (যখন কনফিগারেবল ইন্টারাপ্ট পোলারিটিতে ইন্টারাপ্ট পোলারিটি পজিটিভ থাকে)।
· Default trigger condition is level triggered interrupt.

দ্রষ্টব্য:

সম্পর্কিত তথ্য Nios® V প্রসেসর রেফারেন্স ম্যানুয়াল

২.১.১.৩.৬। মেমরি কনফিগারেশন ট্যাব

Table 17. Memory Configuration Tab Parameters

শ্রেণী

মেমরি কনফিগারেশন ট্যাব

বর্ণনা

ক্যাশে

Data Cache Size

· ডেটা ক্যাশের আকার নির্দিষ্ট করে। · বৈধ আকার 0 কিলোবাইট (KB) থেকে 16 KB পর্যন্ত। · আকার 0 KB হলে ডেটা ক্যাশ বন্ধ করুন।

নির্দেশ ক্যাশে আকার

· নির্দেশ ক্যাশের আকার নির্দিষ্ট করে। · বৈধ আকার 0 KB থেকে 16 KB পর্যন্ত। · আকার 0 KB হলে নির্দেশ ক্যাশ বন্ধ করুন।

পেরিফেরাল অঞ্চল A এবং B

আকার

· পেরিফেরাল অঞ্চলের আকার নির্দিষ্ট করে।
· Valid sizes are from 64 KB to 2 gigabytes (GB), or None. Choosing None disables the peripheral region.

ভিত্তি ঠিকানা

· আকার নির্বাচন করার পর পেরিফেরাল অঞ্চলের বেস ঠিকানা নির্দিষ্ট করে।
· পেরিফেরাল অঞ্চলের সমস্ত ঠিকানা অপ্রয়োজনীয় ডেটা অ্যাক্সেস তৈরি করে।
· পেরিফেরাল রিজিওনের বেস অ্যাড্রেস অবশ্যই পেরিফেরাল রিজিওনের আকারের সাথে সারিবদ্ধ হতে হবে।

Tightly Coupled Memories

আকার

· শক্তভাবে সংযুক্ত মেমোরির আকার নির্দিষ্ট করে। — বৈধ আকার 0 MB থেকে 512 MB পর্যন্ত।

বেস অ্যাড্রেস ইনিশিয়ালাইজেশন File

· টাইট-কাপল্ড মেমোরির বেস অ্যাড্রেস নির্দিষ্ট করে। · ইনিশিয়ালাইজেশন নির্দিষ্ট করে file শক্তভাবে সংযুক্ত স্মৃতির জন্য।

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 21

দ্রষ্টব্য:

ক্যাশে সক্ষম একটি Nios V প্রসেসর সিস্টেমে, আপনাকে অবশ্যই একটি পেরিফেরাল অঞ্চলের মধ্যে সিস্টেম পেরিফেরাল স্থাপন করতে হবে। আপনি UART, PIO, DMA এবং অন্যান্য পেরিফেরালগুলির জন্য একটি নন-ক্যাশেবল লেনদেন নির্ধারণ করতে পেরিফেরাল অঞ্চল ব্যবহার করতে পারেন।

2.1.1.3.7. ECC Tab

টেবিল ১০। ECC ট্যাব
ECC ত্রুটি সনাক্তকরণ এবং স্থিতি প্রতিবেদন সক্ষম করে
একক বিট সংশোধন সক্ষম করুন

বর্ণনা
· Nios V প্রসেসরের অভ্যন্তরীণ RAM ব্লকের জন্য ECC বৈশিষ্ট্য প্রয়োগ করতে এই বিকল্পটি সক্রিয় করুন। · ECC বৈশিষ্ট্যগুলি 2-বিট পর্যন্ত ত্রুটি সনাক্ত করে এবং নিম্নলিখিত আচরণের উপর ভিত্তি করে প্রতিক্রিয়া জানায়:
— যদি এটি একটি সংশোধনযোগ্য একক বিট ত্রুটি হয় এবং একক বিট সংশোধন সক্ষম করা বন্ধ থাকে, তাহলে প্রসেসর পাইপলাইনে ত্রুটি সংশোধন করার পরেও প্রসেসরটি কাজ করতে থাকে। তবে, সংশোধনটি উৎস স্মৃতিতে প্রতিফলিত হয় না।
— যদি এটি একটি সংশোধনযোগ্য একক বিট ত্রুটি হয় এবং একক বিট সংশোধন সক্ষম করা থাকে, তাহলে প্রসেসর পাইপলাইন এবং উৎস স্মৃতিতে ত্রুটি সংশোধন করার পরেও প্রসেসরটি কাজ করতে থাকে।
— যদি এটি একটি অসংশোধনযোগ্য ত্রুটি হয়, তাহলে প্রসেসর তার কাজ বন্ধ করে দেয়।
Enable single bit correction on embedded memory blocks in the core.

২.১.১.৩.৮। কাস্টম নির্দেশ ট্যাব

দ্রষ্টব্য:

এই ট্যাবটি শুধুমাত্র Nios V/g প্রসেসর কোরের জন্য উপলব্ধ।

Custom Instruction Nios V Custom Instruction Hardware Interface Table
Nios V কাস্টম নির্দেশনা সফটওয়্যার ম্যাক্রো টেবিল

বর্ণনা
· Nios V প্রসেসর তার কাস্টম ইন্সট্রাকশন ম্যানেজার ইন্টারফেসগুলি সংজ্ঞায়িত করতে এই টেবিলটি ব্যবহার করে।
· নির্ধারিত কাস্টম ইন্সট্রাকশন ম্যানেজার ইন্টারফেসগুলি একটি অপকোড (CUSTOM0-3) এবং funct3[7:6] এর 4 বিট দ্বারা অনন্যভাবে এনকোড করা হয়।
· আপনি মোট ৩২টি পর্যন্ত পৃথক কাস্টম নির্দেশ ব্যবস্থাপক ইন্টারফেস সংজ্ঞায়িত করতে পারেন।
· Nios V প্রসেসর এই টেবিলটি ব্যবহার করে যা সংজ্ঞায়িত কাস্টম ইন্সট্রাকশন ম্যানেজার ইন্টারফেসের জন্য কাস্টম ইন্সট্রাকশন সফটওয়্যার এনকোডিং সংজ্ঞায়িত করতে ব্যবহৃত হয়।
· For each defined custom instruction software encoding, the Opcode (CUSTOM0-3) and 3 bits of funct7[6:4] encoding must correlate to a defined custom instruction manager interface encoding in the Custom Instruction Hardware Interface Table.
· আপনি funct7[6:4], funct7[3:0], এবং funct3[2:0] ব্যবহার করে একটি নির্দিষ্ট কাস্টম নির্দেশের জন্য অতিরিক্ত এনকোডিং নির্ধারণ করতে পারেন, অথবা অতিরিক্ত নির্দেশ আর্গুমেন্ট হিসেবে পাস করার জন্য Xs হিসাবে নির্দিষ্ট করতে পারেন।
· Nios V processor provides defined custom instruction software encodings as generated C-macros in system.h, and follow the R-type RISC-V instruction format.
· Mnemonics may be used to define custom names for: — The generated C-Macros in system.h.
— custom_instruction_debug.xml-এ তৈরি করা GDB ডিবাগ স্মৃতিবিদ্যা।

সম্পর্কিত তথ্য
AN 977: Nios V প্রসেসর কাস্টম নির্দেশনা একটি নির্দিষ্ট অ্যাপ্লিকেশনের চাহিদা পূরণের জন্য Nios® V প্রসেসর কাস্টমাইজ করার জন্য কাস্টম নির্দেশাবলী সম্পর্কে আরও তথ্যের জন্য।

Nios® V Embedded Processor Design Handbook 22

প্রতিক্রিয়া পাঠান

২. কোয়ার্টাস প্রাইম সফটওয়্যার এবং প্ল্যাটফর্ম ডিজাইনার ৭২৬৯৫২ সহ নিওস ভি প্রসেসর হার্ডওয়্যার সিস্টেম ডিজাইন | ২০২৫.০৭.১৬
২.১.২. সিস্টেম কম্পোনেন্ট ডিজাইনের সংজ্ঞা দেওয়া
প্ল্যাটফর্ম ডিজাইনার ব্যবহার করে Nios V প্রসেসর সিস্টেমের হার্ডওয়্যার বৈশিষ্ট্য নির্ধারণ করুন এবং পছন্দসই উপাদানগুলি যোগ করুন। নিম্নলিখিত চিত্রটি নিম্নলিখিত উপাদানগুলির সাথে একটি মৌলিক Nios V প্রসেসর সিস্টেম নকশা প্রদর্শন করে: · Nios V প্রসেসর কোর · অন-চিপ মেমোরি · JTAG UART · ইন্টারভাল টাইমার (ঐচ্ছিক)(1)
When a new On-Chip Memory is added to a Platform Designer system, perform Sync System Infos to reflect the added memory components in reset. Alternatively, you can enable Auto Sync in Platform Designer to automatically reflect the latest component changes
চিত্র 11. প্রাক্তনample connection of Nios V processor with other peripherals in Platform Designer

(১) প্ল্যাটফর্ম ডিজাইনারে বহিরাগত ইন্টারভাল টাইমার প্রতিস্থাপনের জন্য আপনার কাছে Nios V অভ্যন্তরীণ টাইমার বৈশিষ্ট্যগুলি ব্যবহার করার বিকল্প রয়েছে।

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 23

2. কোয়ার্টাস প্রাইম সফটওয়্যার এবং প্ল্যাটফর্ম ডিজাইনারের সাথে নিওস ভি প্রসেসর হার্ডওয়্যার সিস্টেম ডিজাইন
726952 | 2025.07.16
You must also define operation pins to export as conduit in your Platform Designer system. For example, a proper FPGA system operation pin list is defined as below but not limited to:
ঘড়ি
· রিসেট
· I/O signals
২.১.৩. বেস অ্যাড্রেস এবং ইন্টারাপ্ট অনুরোধ অগ্রাধিকার নির্দিষ্ট করা
To specify how the components added in the design interact to form a system, you need to assign base addresses for each agent component and assign interrupt request (IRQ) priorities for the JTAG UART এবং ইন্টারভাল টাইমার। প্ল্যাটফর্ম ডিজাইনার একটি কমান্ড প্রদান করে - বেস অ্যাড্রেসেস বরাদ্দ করুন - যা স্বয়ংক্রিয়ভাবে একটি সিস্টেমের সমস্ত উপাদানের জন্য সঠিক বেস অ্যাড্রেস নির্ধারণ করে। তবে, আপনি আপনার প্রয়োজনের উপর ভিত্তি করে বেস অ্যাড্রেসগুলি সামঞ্জস্য করতে পারেন।
The following are some guidelines for assigning base addresses:
· Nios V processor core has a 32-bit address span. To access agent components, their base address must range between 0x00000000 and 0xFFFFFFFF.
· Nios V প্রোগ্রামগুলি ঠিকানা উল্লেখ করার জন্য প্রতীকী ধ্রুবক ব্যবহার করে। আপনাকে এমন ঠিকানা মান নির্বাচন করতে হবে না যা মনে রাখা সহজ।
· Address values that differentiate components with only a one-bit address difference produce more efficient hardware. You do not have to compact all base addresses into the smallest possible address range because compacting can create less efficient hardware.
· প্ল্যাটফর্ম ডিজাইনার একটি সংলগ্ন মেমোরি পরিসরে পৃথক মেমোরি উপাদানগুলিকে সারিবদ্ধ করার চেষ্টা করে না। উদাহরণস্বরূপampহ্যাঁ, যদি আপনি একাধিক অন-চিপ মেমোরি উপাদানগুলিকে একটি সংলগ্ন মেমোরি রেঞ্জ হিসাবে অ্যাড্রেসযোগ্য করতে চান, তাহলে আপনাকে অবশ্যই স্পষ্টভাবে বেস অ্যাড্রেস বরাদ্দ করতে হবে।
প্ল্যাটফর্ম ডিজাইনার একটি অটোমেশন কমান্ডও প্রদান করে - অ্যাসাইন ইন্টারাপ্ট নম্বর যা বৈধ হার্ডওয়্যার ফলাফল তৈরি করতে IRQ সিগন্যালগুলিকে সংযুক্ত করে। তবে, কার্যকরভাবে IRQ বরাদ্দ করার জন্য সামগ্রিক সিস্টেম প্রতিক্রিয়া আচরণ সম্পর্কে ধারণা থাকা প্রয়োজন। প্ল্যাটফর্ম ডিজাইনার সেরা IRQ অ্যাসাইনমেন্ট সম্পর্কে শিক্ষিত অনুমান করতে পারে না।
সর্বনিম্ন IRQ মান সর্বোচ্চ অগ্রাধিকার পায়। একটি আদর্শ সিস্টেমে, Altera সিস্টেম ক্লক টিকের নির্ভুলতা বজায় রাখার জন্য টাইমার উপাদানটিকে সর্বোচ্চ অগ্রাধিকার IRQ, অর্থাৎ সর্বনিম্ন মান রাখার পরামর্শ দেয়।
কিছু ক্ষেত্রে, আপনি রিয়েল টাইম পেরিফেরালগুলিকে (যেমন ভিডিও কন্ট্রোলার) বেশি অগ্রাধিকার দিতে পারেন, যার জন্য টাইমার উপাদানগুলির তুলনায় বেশি ইন্টারাপ্ট রেট প্রয়োজন।
সম্পর্কিত তথ্য
Quartus Prime Pro Edition User Guide: More information about creating a System with Platform Designer.

Nios® V Embedded Processor Design Handbook 24

প্রতিক্রিয়া পাঠান

২. কোয়ার্টাস প্রাইম সফটওয়্যার এবং প্ল্যাটফর্ম ডিজাইনার ৭২৬৯৫২ সহ নিওস ভি প্রসেসর হার্ডওয়্যার সিস্টেম ডিজাইন | ২০২৫.০৭.১৬
২.২. কোয়ার্টাস প্রাইম প্রকল্পে প্ল্যাটফর্ম ডিজাইনার সিস্টেমকে একীভূত করা
After generating the Nios V system design in Platform Designer, perform the following tasks to integrate the Nios V system module into the Quartus Prime FPGA design project. · Instantiate the Nios V system module in the Quartus Prime project · Connect signals from Nios V system module to other signals in the FPGA logic · Assign physical pins location · Constrain the FPGA design
২.২.১. কোয়ার্টাস প্রাইম প্রজেক্টে Nios V প্রসেসর সিস্টেম মডিউল চালু করা
প্ল্যাটফর্ম ডিজাইনার একটি সিস্টেম মডিউল ডিজাইন এন্টিটি তৈরি করে যা আপনি কোয়ার্টাস প্রাইমে ইনস্ট্যান্ট করতে পারেন। আপনি কীভাবে সিস্টেম মডিউলটি ইনস্ট্যান্ট করবেন তা সামগ্রিক কোয়ার্টাস প্রাইম প্রকল্পের ডিজাইন এন্ট্রি পদ্ধতির উপর নির্ভর করে। উদাহরণস্বরূপampযদি আপনি ডিজাইন এন্ট্রির জন্য Verilog HDL ব্যবহার করে থাকেন, তাহলে Verilog ভিত্তিক সিস্টেম মডিউলটি ইন্সট্যান্ট করুন। যদি আপনি ডিজাইন এন্ট্রির জন্য ব্লক ডায়াগ্রাম পদ্ধতি ব্যবহার করতে চান, তাহলে একটি সিস্টেম মডিউল প্রতীক .bdf ইন্সট্যান্ট করুন। file.
২.২.২. সিগন্যাল সংযোগ এবং ভৌত পিনের অবস্থান নির্ধারণ
To connect your Altera FPGA design to your board-level design, perform the following tasks: · Identify the top-level file for your design and signals to connect to external Altera
FPGA ডিভাইস পিন। · আপনার বোর্ড-স্তরের ডিজাইন ব্যবহারকারী নির্দেশিকা বা
schematics. · Assign signals in the top-level design to ports on your Altera FPGA device with pin
অ্যাসাইনমেন্ট টুল।
Your Platform Designer system can be the top level design. However, the Altera FPGA can also include additional logic based on your needs and thus introduces a custom top-level file. শীর্ষ স্তরের file Nios V প্রসেসর সিস্টেম মডিউল সিগন্যালগুলিকে অন্যান্য Altera FPGA ডিজাইন লজিকের সাথে সংযুক্ত করে।
সম্পর্কিত তথ্য কোয়ার্টাস প্রাইম প্রো সংস্করণ ব্যবহারকারী নির্দেশিকা: ডিজাইনের সীমাবদ্ধতা
২.২.৩. আলটেরা এফপিজিএ ডিজাইন সীমাবদ্ধ করা
একটি সঠিক Altera FPGA সিস্টেম ডিজাইনে ডিজাইনের সীমাবদ্ধতা অন্তর্ভুক্ত থাকে যাতে ডিজাইনটি সময় বন্ধ এবং অন্যান্য যুক্তিগত সীমাবদ্ধতার প্রয়োজনীয়তা পূরণ করে। আপনাকে অবশ্যই Quartus Prime সফ্টওয়্যার বা তৃতীয় পক্ষের EDA প্রদানকারীদের মধ্যে প্রদত্ত সরঞ্জামগুলি ব্যবহার করে স্পষ্টভাবে এই প্রয়োজনীয়তাগুলি পূরণ করতে আপনার Altera FPGA ডিজাইনকে সীমাবদ্ধ করতে হবে। Quartus Prime সফ্টওয়্যার সর্বোত্তম স্থান নির্ধারণের ফলাফল পেতে সংকলন পর্যায়ে প্রদত্ত সীমাবদ্ধতাগুলি ব্যবহার করে।

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 25

2. কোয়ার্টাস প্রাইম সফটওয়্যার এবং প্ল্যাটফর্ম ডিজাইনারের সাথে নিওস ভি প্রসেসর হার্ডওয়্যার সিস্টেম ডিজাইন
726952 | 2025.07.16
সম্পর্কিত তথ্য · কোয়ার্টাস প্রাইম প্রো সংস্করণ ব্যবহারকারী নির্দেশিকা: ডিজাইনের সীমাবদ্ধতা · তৃতীয় পক্ষের EDA অংশীদার · কোয়ার্টাস প্রাইম প্রো সংস্করণ ব্যবহারকারী নির্দেশিকা: টাইমিং অ্যানালাইজার
২.৩. একটি Nios V প্রসেসর মেমোরি সিস্টেম ডিজাইন করা
এই বিভাগটি একটি Nios V প্রসেসর সহ একটি প্ল্যাটফর্ম ডিজাইনার এমবেডেড সিস্টেমে মেমরি ডিভাইস নির্বাচন করার এবং সর্বোত্তম কর্মক্ষমতা অর্জনের সর্বোত্তম অনুশীলনগুলি বর্ণনা করে। একটি এমবেডেড সিস্টেমের সামগ্রিক কর্মক্ষমতা উন্নত করতে মেমরি ডিভাইসগুলি গুরুত্বপূর্ণ ভূমিকা পালন করে। এমবেডেড সিস্টেম মেমরি প্রোগ্রামের নির্দেশাবলী এবং ডেটা সংরক্ষণ করে।
২.৩.১। উদ্বায়ী স্মৃতি
মেমোরি টাইপের একটি প্রধান পার্থক্য হল ভোলাটিলিটি। ভোলাটিলি মেমোরি কেবল তখনই এর কন্টেন্ট ধরে রাখে যখন আপনি মেমোরি ডিভাইসে পাওয়ার সরবরাহ করেন। পাওয়ার অপসারণের সাথে সাথেই মেমোরি তার কন্টেন্ট হারিয়ে ফেলে।
Exampঅস্থির মেমোরির মধ্যে র‍্যাম, ক্যাশে এবং রেজিস্টার অন্যতম। এগুলো দ্রুত মেমোরির ধরণ যা চলমান কর্মক্ষমতা বৃদ্ধি করে। Altera আপনাকে RAM-তে Nios V প্রসেসরের নির্দেশাবলী লোড এবং কার্যকর করার এবং সর্বোত্তম কর্মক্ষমতার জন্য Nios V IP কোরকে অন-চিপ মেমোরি আইপি বা এক্সটার্নাল মেমোরি ইন্টারফেস আইপির সাথে যুক্ত করার পরামর্শ দেয়।
কর্মক্ষমতা উন্নত করার জন্য, আপনি Nios V প্রসেসরের ডেটা ম্যানেজার ইন্টারফেসের ধরণ বা প্রস্থকে বুট RAM এর সাথে মিলিয়ে অতিরিক্ত প্ল্যাটফর্ম ডিজাইনার অভিযোজন উপাদানগুলি বাদ দিতে পারেন। উদাহরণস্বরূপampহ্যাঁ, আপনি একটি 32-বিট AXI-4 ইন্টারফেস দিয়ে অন-চিপ মেমোরি II কনফিগার করতে পারেন, যা Nios V ডেটা ম্যানেজার ইন্টারফেসের সাথে মেলে।
Related Information · External Memory Interfaces IP Support Center · On-Chip Memory (RAM or ROM) Altera FPGA IP · On-Chip Memory II (RAM or ROM) Altera FPGA IP · Nios V Processor Application Execute-In-Place from OCRAM on page 54
২.৩.১.১। অন-চিপ মেমোরি কনফিগারেশন র‍্যাম বা রম
আপনি Altera FPGA অন-চিপ মেমোরি আইপিগুলিকে RAM অথবা ROM হিসেবে কনফিগার করতে পারেন। · RAM পঠন এবং লেখার ক্ষমতা প্রদান করে এবং এর প্রকৃতি অস্থির। যদি আপনি
অন-চিপ র‍্যাম থেকে Nios V প্রসেসর বুট করার সময়, আপনাকে নিশ্চিত করতে হবে যে বুট কন্টেন্ট সংরক্ষিত আছে এবং রান টাইমের সময় রিসেট করার সময় দূষিত নয়। · যদি একটি Nios V প্রসেসর ROM থেকে বুট করা হয়, তাহলে Nios V প্রসেসরের যেকোনো সফ্টওয়্যার বাগ ভুল করে অন-চিপ মেমোরির বিষয়বস্তু ওভাররাইট করতে পারবে না। এইভাবে, বুট সফ্টওয়্যার দুর্নীতির ঝুঁকি হ্রাস পায়।
সম্পর্কিত তথ্য · অন-চিপ মেমোরি (RAM বা ROM) Altera FPGA IP · অন-চিপ মেমোরি II (RAM বা ROM) Altera FPGA IP · Nios V প্রসেসর অ্যাপ্লিকেশন ৫৪ পৃষ্ঠায় OCRAM থেকে ইন-প্লেস এক্সিকিউট করুন

Nios® V Embedded Processor Design Handbook 26

প্রতিক্রিয়া পাঠান

২. কোয়ার্টাস প্রাইম সফটওয়্যার এবং প্ল্যাটফর্ম ডিজাইনার ৭২৬৯৫২ সহ নিওস ভি প্রসেসর হার্ডওয়্যার সিস্টেম ডিজাইন | ২০২৫.০৭.১৬
২.৩.১.২। ক্যাশে
On-chip memories are commonly used to implement the cache functionality because of their low latency. The Nios V processor uses on-chip memory for its instruction and data caches. The limited capacity of on-chip memory is usually not an issue for caches because they are typically small.
ক্যাশে সাধারণত নিম্নলিখিত পরিস্থিতিতে ব্যবহৃত হয়:
· নিয়মিত মেমোরি চিপের বাইরে অবস্থিত এবং অন-চিপ মেমোরির তুলনায় এর অ্যাক্সেস সময় বেশি।
· সফ্টওয়্যার কোডের কর্মক্ষমতা-সমালোচনামূলক অংশগুলি নির্দেশ ক্যাশে ফিট করতে পারে, যা সিস্টেমের কর্মক্ষমতা উন্নত করে।
· ডেটার কর্মক্ষমতা-সমালোচনামূলক, সর্বাধিক ব্যবহৃত অংশটি ডেটা ক্যাশে ফিট করতে পারে, যা সিস্টেমের কর্মক্ষমতা উন্নত করে।
Enabling caches in Nios V processor creates a memory hierarchy, which minimize the memory access time.
2.3.1.2.1. Peripheral region
UART, I2C, এবং SPI এর মতো যেকোনও এমবেডেড পেরিফেরাল IP ক্যাশে করা উচিত নয়। দীর্ঘ অ্যাক্সেস টাইম দ্বারা প্রভাবিত বাহ্যিক স্মৃতির জন্য ক্যাশে অত্যন্ত সুপারিশ করা হয়, অন্যদিকে অভ্যন্তরীণ অন-চিপ স্মৃতিগুলি তাদের স্বল্প অ্যাক্সেস টাইমের কারণে বাদ দেওয়া যেতে পারে। স্মৃতি ছাড়া UART, I2C এবং SPI এর মতো কোনও এমবেডেড পেরিফেরাল IP ক্যাশে করা উচিত নয়। এটি গুরুত্বপূর্ণ কারণ বাহ্যিক ডিভাইস থেকে ইভেন্টগুলি, যেমন এজেন্ট ডিভাইসগুলি সফট আইপি আপডেট করে, প্রসেসর ক্যাশে ক্যাপচার করে না, ফলে প্রসেসর তা গ্রহণ করে না। ফলস্বরূপ, ক্যাশে ফ্লাশ না করা পর্যন্ত এই ইভেন্টগুলি অলক্ষিত থাকতে পারে, যা আপনার সিস্টেমে অনিচ্ছাকৃত আচরণের দিকে পরিচালিত করতে পারে। সংক্ষেপে, এমবেডেড পেরিফেরাল IP এর মেমরি-ম্যাপ করা অঞ্চলটি আনচেক করা যায় না এবং প্রসেসরের পেরিফেরাল অঞ্চলের মধ্যেই থাকা উচিত।
To set a peripheral region, follow these steps:
1. Open the system’s Address Map in the Platform Designer.
2. প্রসেসরের ইন্সট্রাকশন ম্যানেজার এবং ডেটা ম্যানেজারের ঠিকানা মানচিত্রে নেভিগেট করুন।
৩. আপনার সিস্টেমের পেরিফেরাল এবং স্মৃতিগুলি সনাক্ত করুন।
চিত্র 12. প্রাক্তনample of Address Map

দ্রষ্টব্য: নীল তীরগুলি স্মৃতির দিকে নির্দেশ করছে। ৪. পেরিফেরালগুলিকে গ্রুপ করুন:
a. Memory as cacheable b. Peripherals as uncacheable

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 27

সারণি ১৯। ক্যাশেবল এবং আনক্যাশেবল অঞ্চল

অধীনস্থ

ঠিকানা মানচিত্র

স্ট্যাটাস

পেরিফেরাল অঞ্চল

আকার

ভিত্তি ঠিকানা

user_application_mem.s1

0x0 ~ 0x3ffff

ক্যাশেবল

N/A

cpu.dm_agent bootcopier_rom.s1

০x৪০০০ ~ ০x৪ffff ০x৫০০০০ ~ ০x৫১৭ff

ক্যাশেবল

65536 bytes N/A

0x40000 N/A

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Cacheable Uncacheable Uncacheable

১৪৪ বাইট (সর্বনিম্ন আকার ৬৫৫৩৬ বাইট)

0x54000

sysid_qsys_0.নিয়ন্ত্রণ_স্লেভ

0x54080 ~ 0x54087

ক্যাশে করা যায় না

অনুসরণtag_দাস

0x54088 ~ 0x5408f

ক্যাশে করা যায় না

৫. প্রান্তিক অঞ্চলগুলিকে তাদের নির্দিষ্ট আকারের সাথে সারিবদ্ধ করুন:
· প্রাক্তনের জন্যample, যদি আকার 65536 বাইট হয়, তাহলে এটি 0x10000 বাইটের সাথে মিলে যায়। অতএব, অনুমোদিত বেস ঠিকানাটি 0x10000 এর গুণিতক হতে হবে।
· CPU.dm_agent 0x40000 এর একটি বেস ঠিকানা ব্যবহার করে, যা 0x10000 এর গুণিতক। ফলস্বরূপ, পেরিফেরাল রিজিওন A, যার আকার 65536 বাইট এবং 0x40000 এর একটি বেস ঠিকানা, প্রয়োজনীয়তা পূরণ করে।
· 0x54000-এ আনক্যাচেবল অঞ্চলের সংগ্রহের বেস ঠিকানা 0x10000 এর গুণিতক নয়। আপনাকে অবশ্যই সেগুলিকে 0x60000 অথবা 0x10000 এর অন্য গুণিতকে পুনরায় বরাদ্দ করতে হবে। সুতরাং, পেরিফেরাল অঞ্চল B, যার আকার 65536 বাইট এবং বেস ঠিকানা 0x60000, মানদণ্ড পূরণ করে।

সারণি ২০। পুনঃনির্ধারণ সহ ক্যাশেযোগ্য এবং আনক্যাশেযোগ্য অঞ্চল

অধীনস্থ

ঠিকানা মানচিত্র

স্ট্যাটাস

পেরিফেরাল অঞ্চল

আকার

ভিত্তি ঠিকানা

user_application_mem.s1

0x0 ~ 0x3ffff

ক্যাশেবল

N/A

cpu.dm_এজেন্ট

0x40000 ~ 0x4ffff

Uncacheable 65536 bytes

0x40000

বুটকপিয়ার_রোম.এস১

০x৫০০০০ ~ ০x৫১৭এফএফ

ক্যাশেবল

N/A

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

ক্যাশেবল আনক্যাশেবল আনক্যাশেবল আনক্যাশেবল

১৪৪ বাইট (সর্বনিম্ন আকার ৬৫৫৩৬ বাইট)

0x60000

অনুসরণtag_দাস

0x60088 ~ 0x6008f

ক্যাশে করা যায় না

২.৩.১.৩। টাইটলি কাপলড মেমোরি
Tightly coupled memories (TCMs) are implemented using on-chip memory as their low latency makes them well suited to the task. TCMs are memories mapped in the typical address space but have a dedicated interface to the microprocessor and possess the high-performance, low-latency properties of cache memory. TCM also provides a subordinate interface for the external host. The processor and external host have the same permission level to handle the TCM.

Nios® V Embedded Processor Design Handbook 28

প্রতিক্রিয়া পাঠান

দ্রষ্টব্য:

যখন TCM সাবঅর্ডিনেটর পোর্টটি একটি বহিরাগত হোস্টের সাথে সংযুক্ত থাকে, তখন এটি প্রসেসর কোরে নির্ধারিত বেস ঠিকানার চেয়ে ভিন্ন বেস ঠিকানা দিয়ে প্রদর্শিত হতে পারে। Altera উভয় ঠিকানাকে একই মানের সাথে সারিবদ্ধ করার পরামর্শ দেয়।

২.৩.১.৪. এক্সটার্নাল মেমোরি ইন্টারফেস (EMIF)
EMIF (External Memory Interface) functions similarly to SRAM (Static Random Access Memory), but it is dynamic and requires periodic refreshing to maintain its content. The dynamic memory cells in EMIF are much smaller than the static memory cells in SRAM, which results in higher capacity and lower-cost memory devices.
রিফ্রেশের প্রয়োজনীয়তা ছাড়াও, EMIF-এর নির্দিষ্ট ইন্টারফেস প্রয়োজনীয়তা রয়েছে যার জন্য প্রায়শই বিশেষায়িত কন্ট্রোলার হার্ডওয়্যারের প্রয়োজন হয়। SRAM-এর বিপরীতে, যার ঠিকানা লাইনের একটি নির্দিষ্ট সেট থাকে, EMIF তার মেমরি স্পেসকে ব্যাংক, সারি এবং কলামে সংগঠিত করে। ব্যাংক এবং সারিগুলির মধ্যে স্যুইচ করার ফলে কিছু ওভারহেডের প্রবর্তন হয়, তাই EMIF দক্ষতার সাথে ব্যবহার করার জন্য আপনাকে সাবধানতার সাথে মেমরি অ্যাক্সেস অর্ডার করতে হবে। EMIF একই ঠিকানা লাইনের উপর সারি এবং কলাম ঠিকানা মাল্টিপ্লেক্স করে, যা একটি নির্দিষ্ট EMIF আকারের জন্য প্রয়োজনীয় পিনের সংখ্যা হ্রাস করে।
Higher-speed versions of EMIF, such as DDR, DDR2, DDR3, DDR4, and DDR5, impose strict signal integrity requirements that PCB designers must consider.
EMIF ডিভাইসগুলি সবচেয়ে সাশ্রয়ী এবং উচ্চ-ক্ষমতাসম্পন্ন RAM ধরণের মধ্যে স্থান পায়, যা এগুলিকে একটি জনপ্রিয় বিকল্প করে তোলে। EMIF ইন্টারফেসের একটি মূল উপাদান হল EMIF IP, যা অ্যাড্রেস মাল্টিপ্লেক্সিং, রিফ্রেশিং এবং সারি এবং ব্যাঙ্কের মধ্যে স্যুইচিং সম্পর্কিত কাজগুলি পরিচালনা করে। এই নকশাটি সিস্টেমের বাকি অংশকে এর অভ্যন্তরীণ স্থাপত্য বুঝতে না পেরে EMIF অ্যাক্সেস করার অনুমতি দেয়।

Related Information External Memory Interfaces IP Support Center

২.৩.১.৪.১। ঠিকানা স্প্যান এক্সটেন্ডার আইপি
The Address Span Extender Altera FPGA IP allows memory-mapped host interfaces to access a larger or smaller address map than the width of their address signals allows. The Address Span Extender IP splits the addressable space into multiple separate windows so that the host can access the appropriate part of the memory through the window.
অ্যাড্রেস স্প্যান এক্সটেন্ডার হোস্ট এবং এজেন্টের প্রস্থকে ৩২-বিট এবং ৬৪বিট কনফিগারেশনের মধ্যে সীমাবদ্ধ করে না। আপনি ১-৬৪ বিট অ্যাড্রেস উইন্ডো সহ অ্যাড্রেস স্প্যান এক্সটেন্ডার ব্যবহার করতে পারেন।

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 29

চিত্র ১৩। ঠিকানা স্প্যান এক্সটেন্ডার আলটেরা এফপিজিএ আইপি
এজেন্ট ওয়ার্ড ঠিকানা

ঠিকানা স্প্যান এক্সটেন্ডার

ম্যাপিং টেবিল
নিয়ন্ত্রণ পোর্ট A

…

নিয়ন্ত্রণ নিবন্ধন 0 নিয়ন্ত্রণ নিবন্ধন Z-1

সম্প্রসারিত হোস্ট ঠিকানা H

সম্পর্কিত তথ্য
Quartus® Prime Pro Edition ব্যবহারকারী নির্দেশিকা: প্ল্যাটফর্ম ডিজাইনার আরও তথ্যের জন্য ঠিকানা স্প্যান এক্সটেন্ডার Intel® FPGA IP বিষয় দেখুন।

2.3.1.4.2. Using Address Span Extender IP with Nios V Processor
৩২-বিট Nios V প্রসেসর একটি অ্যাড্রেস স্প্যানের ৪ গিগাবাইট পর্যন্ত অ্যাড্রেস করতে পারে। যদি EMIF-তে ৪ গিগাবাইটের বেশি মেমরি থাকে, তাহলে এটি সর্বাধিক সমর্থিত অ্যাড্রেস স্প্যান অতিক্রম করে, যার ফলে প্ল্যাটফর্ম ডিজাইনার সিস্টেমটি ভুল বলে বিবেচিত হয়। একটি EMIF অ্যাড্রেস স্পেসকে একাধিক ছোট উইন্ডোতে ভাগ করে এই সমস্যা সমাধানের জন্য একটি অ্যাড্রেস স্প্যান এক্সটেন্ডার আইপি প্রয়োজন।
Altera recommends that you consider the following parameters.

সারণি ২১। ঠিকানা স্প্যান এক্সটেন্ডার পরামিতি

প্যারামিটার

প্রস্তাবিত সেটিংস

ডেটাপথের প্রস্থ
বর্ধিত মাস্টার বাইট ঠিকানা প্রস্থ

৩২-বিট প্রসেসরের সাথে কোর-লেট করে এমন ৩২-বিট নির্বাচন করুন। EMIF মেমোরির আকারের উপর নির্ভর করে।

Slave Word Address Width Burstcount Width

২ জিবি বা তার কম নির্বাচন করুন। Nios V প্রসেসরের অবশিষ্ট ঠিকানা স্প্যান অন্যান্য এমবেডেড সফট আইপিগুলির জন্য সংরক্ষিত।
১ দিয়ে শুরু করুন এবং কর্মক্ষমতা উন্নত করতে ধীরে ধীরে এই মানটি বাড়ান।

সাব-উইন্ডোর সংখ্যা

যদি আপনি EMIF কে Nios V প্রসেসরের সাথে নির্দেশনা এবং ডেটা মেমোরি হিসেবে সংযুক্ত করেন, অথবা উভয়ই, তাহলে 1টি সাব-উইন্ডো নির্বাচন করুন। EMIF থেকে Nios V প্রসেসর চালানোর সময় একাধিক সাব-উইন্ডোর মধ্যে স্যুইচ করা বিপজ্জনক।

স্লেভ কন্ট্রোল পোর্ট সক্ষম করুন

Disable the slave control port if you are connecting EMIF to the Nios V processor as instruction and/or data memory. Same concerns as Number of sub-windows.

সর্বাধিক মুলতুবি পঠিত সংখ্যা

১ দিয়ে শুরু করুন এবং কর্মক্ষমতা উন্নত করতে ধীরে ধীরে এই মানটি বাড়ান।

Nios® V Embedded Processor Design Handbook 30

প্রতিক্রিয়া পাঠান

২. কোয়ার্টাস প্রাইম সফটওয়্যার এবং প্ল্যাটফর্ম ডিজাইনার ৭২৬৯৫২ সহ নিওস ভি প্রসেসর হার্ডওয়্যার সিস্টেম ডিজাইন | ২০২৫.০৭.১৬
চিত্র ১৪। অ্যাড্রেস স্প্যান এক্সটেন্ডারের সাথে নির্দেশনা এবং ডেটা ম্যানেজার সংযোগ করা

চিত্র ১৫। ঠিকানা ম্যাপিং

লক্ষ্য করুন যে Address Span Extender EMIF এর পুরো 8GB মেমোরি স্পেস অ্যাক্সেস করতে পারে। তবে, Address Span Extender এর মাধ্যমে, Nios V প্রসেসর শুধুমাত্র EMIF এর প্রথম 1GB মেমোরি স্পেস অ্যাক্সেস করতে পারে।

চিত্র ১৬। সরলীকৃত ব্লক ডায়াগ্রাম

প্ল্যাটফর্ম ডিজাইনার সিস্টেম

বাকি ৩ জিবি

Nios V processor address

স্প্যানটি এমবেডেডের জন্য

NNioios sVV PPprocecsesosor r
M

একই সিস্টেমে সফট আইপি।
১ জিবি উইন্ডো

ঠিকানা স্প্যান

এক্সটেন্ডার

শুধুমাত্র প্রথম ১ জিবি

EMIF মেমোরির অর্ধেক Nios V এর সাথে সংযুক্ত

EMIF

প্রসেসর

8 জিবি
S

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 31

2. কোয়ার্টাস প্রাইম সফটওয়্যার এবং প্ল্যাটফর্ম ডিজাইনারের সাথে নিওস ভি প্রসেসর হার্ডওয়্যার সিস্টেম ডিজাইন
726952 | 2025.07.16
২.৩.১.৪.৩. অ্যাড্রেস স্প্যান এক্সটেন্ডার লিঙ্কার মেমোরি ডিভাইস সংজ্ঞায়িত করা ১. অ্যাড্রেস স্প্যান এক্সটেন্ডার (EMIF) কে রিসেট ভেক্টর হিসেবে সংজ্ঞায়িত করুন। বিকল্পভাবে, আপনি Nios V প্রসেসর রিসেট ভেক্টরকে অন্যান্য স্মৃতিতে, যেমন OCRAM বা ফ্ল্যাশ ডিভাইসগুলিতে বরাদ্দ করতে পারেন।
চিত্র ১৭। রিসেট ভেক্টর হিসেবে একাধিক বিকল্প
তবে, বোর্ড সাপোর্ট প্যাকেজ (BSP) এডিটর স্বয়ংক্রিয়ভাবে অ্যাড্রেস স্প্যান এক্সটেন্ডার (EMIF) কে একটি বৈধ মেমোরি হিসেবে নিবন্ধন করতে পারে না। আপনার পছন্দের উপর নির্ভর করে, আপনি নিম্নলিখিত চিত্রগুলিতে দেখানো দুটি ভিন্ন পরিস্থিতি দেখতে পাবেন। চিত্র 18। অ্যাড্রেস স্প্যান এক্সটেন্ডার (EMIF) কে রিসেট ভেক্টর হিসেবে সংজ্ঞায়িত করার সময় BSP ত্রুটি।

Nios® V Embedded Processor Design Handbook 32

প্রতিক্রিয়া পাঠান

২. কোয়ার্টাস প্রাইম সফটওয়্যার এবং প্ল্যাটফর্ম ডিজাইনার ৭২৬৯৫২ সহ নিওস ভি প্রসেসর হার্ডওয়্যার সিস্টেম ডিজাইন | ২০২৫.০৭.১৬
চিত্র ১৯। অন্যান্য স্মৃতিকে রিসেট ভেক্টর হিসেবে সংজ্ঞায়িত করার সময় EMIF অনুপস্থিত

২. আপনাকে BSP Linker Script ট্যাবে Add Memory Device, Add Linker Memory Region এবং Add Linker Section Mappings ব্যবহার করে ম্যানুয়ালি Address Span Extender (EMIF) যোগ করতে হবে।
3. এই পদক্ষেপগুলি অনুসরণ করুন:
a. Determine the address span of the Address Span Extender using the Memory Map (The example in the following figure uses Address Span Extender range from 0x0 to 0x3fff_ffff).
চিত্র ২০। মেমোরি ম্যাপ

b. Click Add Memory Device, and fill in based on the information in your design’s Memory Map: i. Device Name: emif_ddr4. Note: Ensure you copy the same name from Memory Map. ii. Base Address: 0x0 iii. Size: 0x40000000
গ. একটি নতুন লিঙ্কার মেমরি অঞ্চল যোগ করতে Add এ ক্লিক করুন:

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 33

Table 22. Adding Linker Memory Region

ধাপ

ভেক্টর রিসেট করুন

emif_ddr4

অন্যান্য স্মৃতি

রিসেট নামে একটি নতুন লিঙ্কার মেমোরি অঞ্চল যোগ করুন। এর জন্য একটি নতুন লিঙ্কার মেমোরি অঞ্চল যোগ করুন

· অঞ্চলের নাম: রিসেট

emif_ddr4.

· অঞ্চলের আকার: ০x২০

· Region Name: emif_ddr4

· Memory Device: emif_ddr4

· অঞ্চলের আকার: ০x২০

· মেমোরি অফসেট: ০x০

· Memory Device: emif_ddr4

· মেমোরি অফসেট: ০x০

এর জন্য একটি নতুন লিঙ্কার মেমরি অঞ্চল যোগ করুন

অবশিষ্ট emif_ddr4।

· Region Name: emif_ddr4

· অঞ্চলের আকার: 0x3fffffe0

· Memory Device: emif_ddr4

· মেমোরি অফসেট: ০x০

চিত্র ২১। অ্যাড্রেস স্প্যান এক্সটেন্ডার (EMIF) কে রিসেট ভেক্টর হিসেবে সংজ্ঞায়িত করার সময় লিঙ্কার অঞ্চল

Figure 22. Linker Region when Defining Other Memories as Reset Vector
ঘ. একবার emif_ddr4 BSP তে যোগ হয়ে গেলে, আপনি যেকোনো Linker বিভাগের জন্য এটি নির্বাচন করতে পারেন।
চিত্র ২৩। অ্যাড্রেস স্প্যান এক্সটেন্ডার (EMIF) সফলভাবে যোগ করা হয়েছে

e. Ignore the warning about Memory device emif_ddr4 is not visible in the SOPC design.
চ. BSP তৈরি করতে এগিয়ে যান।
সম্পর্কিত তথ্য ৫১ পৃষ্ঠায় Nios V প্রসেসর বুটিং পদ্ধতির ভূমিকা

Nios® V Embedded Processor Design Handbook 34

প্রতিক্রিয়া পাঠান

২. কোয়ার্টাস প্রাইম সফটওয়্যার এবং প্ল্যাটফর্ম ডিজাইনার ৭২৬৯৫২ সহ নিওস ভি প্রসেসর হার্ডওয়্যার সিস্টেম ডিজাইন | ২০২৫.০৭.১৬
2.3.2. Non-Volatile Memory
বিদ্যুৎ বন্ধ হয়ে গেলেও নন-ভোলাটাইল মেমোরি তার বিষয়বস্তু ধরে রাখে, যা সিস্টেমের পাওয়ার চক্রের পরে সিস্টেমকে যে তথ্য পুনরুদ্ধার করতে হয় তা সংরক্ষণের জন্য এটি একটি ভাল পছন্দ করে তোলে। নন-ভোলাটাইল মেমোরি সাধারণত প্রসেসর বুট-কোড, স্থায়ী অ্যাপ্লিকেশন সেটিংস এবং আলটেরা FPGA কনফিগারেশন ডেটা সংরক্ষণ করে। যদিও নন-ভোলাটাইল মেমোরির সুবিধা রয়েছেtagপাওয়ার অপসারণের সময় এর ডেটা ধরে রাখার ক্ষেত্রে, এটি অস্থির মেমোরির তুলনায় অনেক ধীর, এবং প্রায়শই লেখা এবং মুছে ফেলার প্রক্রিয়া আরও জটিল। অস্থির মেমোরি সাধারণত নির্দিষ্ট সংখ্যক বার মুছে ফেলার গ্যারান্টিযুক্ত, যার পরে এটি ব্যর্থ হতে পারে।
Examples of non-volatile memory include all types of flash, EPROM, and EEPROM. Altera recommends you to store Altera FPGA bitstreams and Nios V program images in a non-volatile memory, and use serial flash as the boot device for Nios V processors.
সম্পর্কিত তথ্য
· জেনেরিক সিরিয়াল ফ্ল্যাশ ইন্টারফেস Altera FPGA IP ব্যবহারকারী নির্দেশিকা
· মেইলবক্স ক্লায়েন্ট Altera FPGA IP ব্যবহারকারী নির্দেশিকা · MAX® 10 ব্যবহারকারী ফ্ল্যাশ মেমরি ব্যবহারকারী নির্দেশিকা: অন-চিপ ফ্ল্যাশ Altera FPGA IP কোর
2.4. Clocks and Resets Best Practices
Understanding how the Nios V processor clock and reset domain interacts with every peripheral it connects to is important. A simple Nios V processor system starts with a single clock domain, and it can get complicated with a multi-clock domain system when a fast clock domain collides with a slow clock domain. You need to take note and understand how these different domains sequence out of reset and make sure there aren’t any subtle problems.
সর্বোত্তম অনুশীলনের জন্য, Altera Nios V প্রসেসর এবং বুট মেমোরি একই ক্লক ডোমেইনে রাখার পরামর্শ দেয়। খুব ধীর ক্লক ডোমেইনে থাকা মেমোরি থেকে বুট করার সময় Nios V প্রসেসরটিকে দ্রুত ক্লক ডোমেইনে রিসেট থেকে মুক্ত করবেন না, যার ফলে নির্দেশনা আনার ত্রুটি হতে পারে। প্ল্যাটফর্ম ডিজাইনার ডিফল্টভাবে যা প্রদান করে তার বাইরে আপনার কিছু ম্যানুয়াল সিকোয়েন্সিংয়ের প্রয়োজন হতে পারে এবং আপনার ব্যবহারের ক্ষেত্রের উপর ভিত্তি করে রিসেট রিলিজ টপোলজি পরিকল্পনা করুন। যদি আপনি আপনার সিস্টেমটি কিছুক্ষণ চলার পরে রিসেট করতে চান, তাহলে সিস্টেম রিসেট সিকোয়েন্সিং এবং রিসেট-পরবর্তী প্রাথমিককরণের প্রয়োজনীয়তার ক্ষেত্রে একই বিবেচনা প্রয়োগ করুন।
2.4.1. System JTAG ঘড়ি
প্রতিটি Nios V প্রসেসর সিস্টেমে ঘড়ির সীমাবদ্ধতা নির্দিষ্ট করা একটি গুরুত্বপূর্ণ সিস্টেম ডিজাইন বিবেচনা এবং সঠিকতা এবং নির্ধারক আচরণের জন্য এটি প্রয়োজনীয়। কোয়ার্টাস প্রাইম টাইমিং অ্যানালাইজার শিল্প-মানক সীমাবদ্ধতা, বিশ্লেষণ এবং রিপোর্টিং পদ্ধতি ব্যবহার করে আপনার ডিজাইনের সমস্ত যুক্তির সময় কার্যকারিতা যাচাই করার জন্য স্ট্যাটিক টাইমিং বিশ্লেষণ করে।
Example ১. ৫০/৫০ ডিউটি সাইকেল এবং ১৬ মেগাহার্টজ জে সহ বেসিক ১০০ মেগাহার্টজ ঘড়িTAG ঘড়ি
#*************************************************************** # ১০০ মেগাহার্টজ ঘড়ি তৈরি করুন #*************************************************************************** create_clock -name {clk} -period 100 [get_ports {clk}] #*************************** ১৬ মেগাহার্টজ জে তৈরি করুনTAG ঘড়ি #************************

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 35

2. কোয়ার্টাস প্রাইম সফটওয়্যার এবং প্ল্যাটফর্ম ডিজাইনারের সাথে নিওস ভি প্রসেসর হার্ডওয়্যার সিস্টেম ডিজাইন
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -পিরিয়ড 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] সম্পর্কিত তথ্য কোয়ার্টাস প্রাইম টাইমিং অ্যানালাইজার কুকবুক
2.4.2. Reset Request Interface
Nios V প্রসেসরে একটি ঐচ্ছিক রিসেট অনুরোধ সুবিধা রয়েছে। রিসেট অনুরোধ সুবিধাটিতে reset_req এবং reset_req_ack সংকেত রয়েছে।
To enable the reset request in Platform Designer: 1. Launch the Nios V Processor IP Parameter Editor. 2. On the Use Reset Request setting, turn on the Add Reset Request Interface
বিকল্প
Figure 24. Enable Nios V Processor Reset Request
reset_req সিগন্যালটি একটি বাধার মতো কাজ করে। যখন আপনি reset_req নিশ্চিত করেন, তখন আপনি কোরে রিসেট করার অনুরোধ করছেন। কোরটি কোনও বকেয়া বাস লেনদেন সম্পূর্ণ হওয়ার জন্য অপেক্ষা করে। উদাহরণস্বরূপample, if there is a pending memory access transaction, the core waits for a complete response. Similarly, the core accepts any pending instruction response but does not issue an instruction request after receiving the reset_req signal.
The reset operation consists of the following flow: 1. Complete all pending operations 2. Flush the internal pipeline 3. Set the Program Counter to the reset vector 4. Reset the core The whole reset operation takes a few clock cycles. The reset_req must remain asserted until reset_req_ack is asserted indicating core reset operation has successfully completed. Failure to do so results in core’s state being non-deterministic.

Nios® V Embedded Processor Design Handbook 36

প্রতিক্রিয়া পাঠান

২. কোয়ার্টাস প্রাইম সফটওয়্যার এবং প্ল্যাটফর্ম ডিজাইনার ৭২৬৯৫২ সহ নিওস ভি প্রসেসর হার্ডওয়্যার সিস্টেম ডিজাইন | ২০২৫.০৭.১৬
2.4.2.1. সাধারণ ব্যবহারের ক্ষেত্রে
· আপনি পাওয়ার-অন থেকে reset_req সিগন্যালটি জোর দিয়ে বলতে পারেন যাতে Nios V প্রসেসর কোর তার রিসেট ভেক্টর থেকে প্রোগ্রাম এক্সিকিউশন শুরু করতে না পারে যতক্ষণ না সিস্টেমের অন্যান্য FPGA হোস্ট Nios V প্রসেসর বুট মেমোরি শুরু করে। এই ক্ষেত্রে, পুরো সাবসিস্টেমটি একটি পরিষ্কার হার্ডওয়্যার রিসেট অনুভব করতে পারে। Nios V প্রসেসরটি অনির্দিষ্টকালের জন্য রিসেট অনুরোধ অবস্থায় রাখা হয় যতক্ষণ না অন্যান্য FPGA হোস্ট প্রসেসর বুট মেমোরি শুরু করে।
· In a system where you must reset the Nios V processor core without disrupting the rest of the system, you can assert the reset_req signal to cleanly halt the current operation of the core and restart the processor from the reset vector once the system releases the reset_req_ack signal.
· একটি বহিরাগত হোস্ট নিম্নলিখিত কাজগুলি বাস্তবায়ন সহজ করার জন্য রিসেট অনুরোধ ইন্টারফেস ব্যবহার করতে পারে:
— বর্তমান Nios V প্রসেসর প্রোগ্রামটি বন্ধ করুন।
— Nios V প্রসেসরের বুট মেমোরিতে একটি নতুন প্রোগ্রাম লোড করুন।
— প্রসেসরকে নতুন প্রোগ্রামটি কার্যকর করার অনুমতি দিন।
Altera recommends you to implement a timeout mechanism to monitor the state of reset_req_ack signal. If the Nios V processor core falls into an infinite wait state condition and stalls for an unknown reason, reset_req_ack cannot assert indefinitely. The timeout mechanism enables you to:
· একটি পুনরুদ্ধারের সময়সীমা নির্ধারণ করুন এবং সিস্টেম স্তর রিসেট করে সিস্টেম পুনরুদ্ধার সম্পাদন করুন।
· হার্ডওয়্যার লেভেল রিসেট করুন।
২.৪.৩। রিলিজ আইপি রিসেট করুন
Altera SDM-ভিত্তিক ডিভাইসগুলি একটি সমান্তরাল, সেক্টর-ভিত্তিক আর্কিটেকচার ব্যবহার করে যা একাধিক সেক্টরে কোর ফ্যাব্রিক লজিক বিতরণ করে। Altera আপনাকে রিসেট সার্কিটের প্রাথমিক ইনপুটগুলির মধ্যে একটি হিসাবে রিসেট রিলিজ Altera FPGA IP ব্যবহার করার পরামর্শ দেয়। Intel® SDM-ভিত্তিক ডিভাইসগুলিতে Stratix® 10 এবং AgilexTM ডিভাইস অন্তর্ভুক্ত রয়েছে। কন্ট্রোল-ব্লক ভিত্তিক ডিভাইসগুলি এই প্রয়োজনীয়তা দ্বারা প্রভাবিত হয় না।
সম্পর্কিত তথ্য
AN 891: রিসেট রিলিজ Altera FPGA IP ব্যবহার করা
২.৫. একটি ডিফল্ট এজেন্ট নিয়োগ করা
প্ল্যাটফর্ম ডিজাইনার আপনাকে একটি ডিফল্ট এজেন্ট নির্দিষ্ট করতে দেয় যা ত্রুটি প্রতিক্রিয়া ডিফল্ট এজেন্ট হিসেবে কাজ করে। আপনার মনোনীত ডিফল্ট এজেন্ট ঠিকানা মানচিত্রে ডিকোড না করে অ্যাক্সেস করার চেষ্টা করে এমন হোস্টগুলির জন্য একটি ত্রুটি প্রতিক্রিয়া পরিষেবা প্রদান করে।
নিম্নলিখিত পরিস্থিতিগুলি একটি নন-ডিকোডেড ইভেন্টকে ট্রিগার করে:
· Bus transaction security state violation
· অনির্ধারিত মেমরি অঞ্চলে লেনদেনের অ্যাক্সেস
· ব্যতিক্রম ঘটনা এবং ইত্যাদি।

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 37

A default agent should be assigned to handle such events, where undefined transaction is rerouted to the default agent and subsequently responds to Nios V processor with an error response.
সম্পর্কিত তথ্য
· কোয়ার্টাস প্রাইম প্রো সংস্করণ ব্যবহারকারী নির্দেশিকা: প্ল্যাটফর্ম ডিজাইনার। একটি ডিফল্ট এজেন্ট নির্ধারণ
· কোয়ার্টাস প্রাইম প্রো সংস্করণ ব্যবহারকারী নির্দেশিকা: প্ল্যাটফর্ম ডিজাইনার। ত্রুটি প্রতিক্রিয়া স্লেভ আলটেরা এফপিজিএ আইপি
· Github – Supplemental Reset Components for Qsys

2.6. Assigning a UART Agent for Printing
সফটওয়্যার অ্যাপ্লিকেশন ডিবাগ করার জন্য, সেইসাথে আপনার সিস্টেমের অবস্থা পর্যবেক্ষণ করার জন্য প্রিন্টিং কার্যকর। Altera সফটওয়্যার অ্যাপ্লিকেশনের স্টার্টআপ বার্তা, ত্রুটি বার্তা এবং কার্যকর করার অগ্রগতির মতো মৌলিক তথ্য প্রিন্ট করার পরামর্শ দেয়।
নিম্নলিখিত পরিস্থিতিতে printf() লাইব্রেরি ফাংশন ব্যবহার করা এড়িয়ে চলুন: · যদি কোনও হোস্ট আউটপুট না পড়ে তবে printf() লাইব্রেরি অ্যাপ্লিকেশনটিকে স্টল করে দেয়।
এটি J এর ক্ষেত্রে প্রযোজ্যTAG শুধুমাত্র UART। · printf() লাইব্রেরি প্রচুর পরিমাণে প্রোগ্রাম মেমোরি ব্যবহার করে।

2.6.1. Preventing Stalls by the JTAG UART

সারণি ২৩। ঐতিহ্যবাহী UART এবং J এর মধ্যে পার্থক্যTAG UART

ইউএআরটি টাইপ ট্র্যাডিশনাল ইউএআরটি

বর্ণনা
Transmits serial data regardless of whether an external host is listening. If no host reads the serial data, the data is lost.

JTAG UART

একটি আউটপুট বাফারে প্রেরিত ডেটা লেখে এবং এটি খালি করার জন্য বাফার থেকে পড়ার জন্য একটি বহিরাগত হোস্টের উপর নির্ভর করে।

জেTAG আউটপুট বাফার পূর্ণ হলে UART ড্রাইভার অপেক্ষা করে। JTAG UART ড্রাইভার আরও ট্রান্সমিট ডেটা লেখার আগে আউটপুট বাফার থেকে একটি বহিরাগত হোস্ট পড়ার জন্য অপেক্ষা করে। এই প্রক্রিয়াটি ট্রান্সমিট ডেটার ক্ষতি রোধ করে।
তবে, যখন সিস্টেম ডিবাগিং প্রয়োজন হয় না, যেমন উৎপাদনের সময়, তখন J এর সাথে সংযুক্ত হোস্ট পিসি ছাড়াই এমবেডেড সিস্টেম স্থাপন করা হয়।TAG UART। যদি সিস্টেমটি J নির্বাচন করেTAG UART এজেন্ট হিসেবে, এটি সিস্টেমকে স্থবির করে দিতে পারে কারণ কোনও বহিরাগত হোস্ট সংযুক্ত নেই।
J দ্বারা স্থবিরতা রোধ করতেTAG UART, apply of the following options:

Nios® V Embedded Processor Design Handbook 38

প্রতিক্রিয়া পাঠান

Table 24. Prevention on Stalling by JTAG UART

অপশন
কোন UART ইন্টারফেস এবং ড্রাইভার নেই
অন্যান্য UART ইন্টারফেস এবং ড্রাইভার ব্যবহার করুন
সংরক্ষণ করুন জেTAG UART ইন্টারফেস (ড্রাইভার ছাড়া)

হার্ডওয়্যার ডেভেলপমেন্টের সময় (প্ল্যাটফর্ম ডিজাইনারে)

সফটওয়্যার ডেভেলপমেন্টের সময় (বোর্ড সাপোর্ট প্যাকেজ এডিটরে)

Remove JTAG সিস্টেম থেকে UART

hal.stdin, hal.stdout এবং hal.stderr কে None হিসেবে কনফিগার করুন।

J প্রতিস্থাপন করুনTAG UART with other soft Configure hal.stdin, hal.stdout and hal.stderr

ইউআরটি আইপি

অন্যান্য নরম UART আইপি সহ।

সংরক্ষণ করুন জেTAG সিস্টেমে UART

· Configure hal.stdin, hal.stdout and hal.stderr as None in the Board Support Package Editor.
· J নিষ্ক্রিয় করুনTAG BSP ড্রাইভার ট্যাবে UART ড্রাইভার।

2.7. জেTAG সংকেত
Nios V প্রসেসর ডিবাগ মডিউলটি J ব্যবহার করেTAG interface for software ELF download and software debugging. When you debug your design with the JTAG interface, the JTAG নকশার অংশ হিসেবে TCK, TMS, TDI, এবং TDO সংকেত বাস্তবায়িত হয়। J নির্দিষ্ট করাTAG প্রতিটি Nios V প্রসেসর সিস্টেমে সিগন্যাল সীমাবদ্ধতা একটি গুরুত্বপূর্ণ সিস্টেম ডিজাইন বিবেচনা এবং সঠিকতা এবং নির্ধারক আচরণের জন্য এটি প্রয়োজনীয়।
Altera সুপারিশ করে যে যেকোনো ডিজাইনের সিস্টেম ক্লক ফ্রিকোয়েন্সি J এর কমপক্ষে চারগুণ হওয়া উচিতTAG অন-চিপ ইন্সট্রুমেন্টেশন (OCI) কোর সঠিকভাবে কাজ করে তা নিশ্চিত করার জন্য ক্লক ফ্রিকোয়েন্সি।
সম্পর্কিত তথ্য · Quartus® প্রাইম টাইমিং অ্যানালাইজার কুকবুক: JTAG সংকেত
জে সম্পর্কে আরও তথ্যের জন্যTAG timing constraints guidelines. · KDB: Why does niosv-download fail with a non-pipelined Nios® V/m processor at
JTAG ফ্রিকোয়েন্সি 24MHz নাকি 16Mhz?
২.৮. প্ল্যাটফর্ম ডিজাইনার সিস্টেমের কর্মক্ষমতা অপ্টিমাইজ করা
প্ল্যাটফর্ম ডিজাইনার Altera FPGA ডিজাইনের জন্য সিস্টেম ইন্টারকানেক্টের কর্মক্ষমতা অপ্টিমাইজ করার জন্য সরঞ্জাম সরবরাহ করে।

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 39

2. কোয়ার্টাস প্রাইম সফটওয়্যার এবং প্ল্যাটফর্ম ডিজাইনারের সাথে নিওস ভি প্রসেসর হার্ডওয়্যার সিস্টেম ডিজাইন
726952 | 2025.07.16
চিত্র ২৫। অপ্টিমাইজেশন এক্সampলেস

প্রাক্তনample shown in the figure demonstrates the following steps:
1. Adds Pipeline Bridge to alleviate critical paths by placing it: a. Between the Instruction Manager and its agents b. Between the Data Manager and its agents
২. ট্রু ডুয়াল পোর্ট অন-চিপ র‍্যাম প্রয়োগ করুন, প্রতিটি পোর্ট যথাক্রমে ইন্সট্রাকশন ম্যানেজার এবং ডেটা ম্যানেজারের জন্য নিবেদিত থাকবে।

Nios® V Embedded Processor Design Handbook 40

প্রতিক্রিয়া পাঠান

২. কোয়ার্টাস প্রাইম সফটওয়্যার এবং প্ল্যাটফর্ম ডিজাইনার ৭২৬৯৫২ সহ নিওস ভি প্রসেসর হার্ডওয়্যার সিস্টেম ডিজাইন | ২০২৫.০৭.১৬
Refer to the following related links below, which present techniques for leveraging the available tools and the trade-offs of each implementation.
সম্পর্কিত তথ্য · Quartus® Prime Pro Edition ব্যবহারকারী নির্দেশিকা: প্ল্যাটফর্ম ডিজাইনার
আরও তথ্যের জন্য "অপ্টিমাইজিং প্ল্যাটফর্ম ডিজাইনার সিস্টেম পারফরম্যান্স" বিষয়টি দেখুন। · Quartus® প্রাইম স্ট্যান্ডার্ড সংস্করণ ব্যবহারকারী নির্দেশিকা: প্ল্যাটফর্ম ডিজাইনার আরও তথ্যের জন্য "অপ্টিমাইজিং প্ল্যাটফর্ম ডিজাইনার সিস্টেম পারফরম্যান্স" বিষয়টি দেখুন।

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 41

726952 | 2025.07.16 প্রতিক্রিয়া পাঠান

3. Nios V Processor Software System Design
এই অধ্যায়ে Nios V প্রসেসর সফটওয়্যার ডেভেলপমেন্ট প্রবাহ এবং আপনার এমবেডেড ডিজাইন সিস্টেম ডেভেলপ করার জন্য আপনি যে সফটওয়্যার টুলগুলি ব্যবহার করতে পারেন তা বর্ণনা করা হয়েছে। বিষয়বস্তুটি একটি ওভার হিসেবে কাজ করেview একটি Nios V প্রসেসর সফটওয়্যার সিস্টেম তৈরির আগে।
চিত্র ২৬। সফটওয়্যার ডিজাইন প্রবাহ
শুরু করুন

BSP এডিটর ব্যবহার করে প্ল্যাটফর্ম ডিজাইনারে BSP তৈরি করুন

Nios V কমান্ড শেল ব্যবহার করে BSP তৈরি করুন
অ্যাপ্লিকেশন সিমেক বিল্ড তৈরি করুন File Nios V কমান্ড শেল ব্যবহার করা

দ্রষ্টব্য:

BSP এবং অ্যাপ্লিকেশন CMake বিল্ড আমদানি করুন File
Build the Nios V Processor Application using the
ইন্টেল FPGA এর জন্য RiscFree IDE

যেকোনো ব্যবহার করে Nios V প্রসেসর অ্যাপ্লিকেশন তৈরি করুন
কমান্ড-লাইন সোর্স কোড এডিটর, সিমেক, এবং মেক
আদেশ
শেষ

Altera আপনাকে সফ্টওয়্যার ডেভেলপমেন্ট এবং ডিবাগিংয়ের জন্য একটি Altera FPGA ডেভেলপমেন্ট কিট বা একটি কাস্টম প্রোটোটাইপ বোর্ড ব্যবহার করার পরামর্শ দেয়। অনেক পেরিফেরাল এবং সিস্টেম-স্তরের বৈশিষ্ট্য কেবল তখনই উপলব্ধ থাকে যখন আপনার সফ্টওয়্যারটি একটি প্রকৃত বোর্ডে চলে।

© Altera Corporation. Altera, Altera লোগো, `a' লোগো এবং অন্যান্য Altera চিহ্ন হল Altera Corporation এর ট্রেডমার্ক। Altera যেকোন সময় নোটিশ ছাড়াই যেকোনো পণ্য এবং পরিষেবায় পরিবর্তন করার অধিকার সংরক্ষণ করে। Altera এখানে বর্ণিত কোনও তথ্য, পণ্য বা পরিষেবা প্রয়োগ বা ব্যবহারের ফলে উদ্ভূত কোনও দায়িত্ব বা দায় গ্রহণ করে না, যদি না Altera লিখিতভাবে স্পষ্টভাবে সম্মত হয়। Altera গ্রাহকদের পরামর্শ দেওয়া হচ্ছে যে কোনও প্রকাশিত তথ্যের উপর নির্ভর করার আগে এবং পণ্য বা পরিষেবার জন্য অর্ডার দেওয়ার আগে ডিভাইসের স্পেসিফিকেশনের সর্বশেষ সংস্করণটি গ্রহণ করুন। *অন্যান্য নাম এবং ব্র্যান্ডগুলি অন্যদের সম্পত্তি হিসাবে দাবি করা যেতে পারে।

3. Nios V Processor Software System Design 726952 | 2025.07.16
৩.১. Nios V প্রসেসর সফটওয়্যার ডেভেলপমেন্ট ফ্লো
৩.১.১. বোর্ড সাপোর্ট প্যাকেজ প্রকল্প
একটি Nios V বোর্ড সাপোর্ট প্যাকেজ (BSP) প্রকল্প হল একটি বিশেষায়িত লাইব্রেরি যাতে সিস্টেম-নির্দিষ্ট সাপোর্ট কোড থাকে। একটি BSP একটি Nios V প্রসেসর হার্ডওয়্যার সিস্টেমের একটি প্রসেসরের জন্য কাস্টমাইজ করা একটি সফ্টওয়্যার রানটাইম পরিবেশ প্রদান করে।
The Quartus Prime software provides Nios V Board Support Package Editor and niosv-bsp utility tools to modify settings that control the behavior of the BSP.
একটি BSP-তে নিম্নলিখিত উপাদানগুলি থাকে: · হার্ডওয়্যার অ্যাবস্ট্রাকশন স্তর · ডিভাইস ড্রাইভার · ঐচ্ছিক সফ্টওয়্যার প্যাকেজ · ঐচ্ছিক রিয়েল-টাইম অপারেটিং সিস্টেম
৩.১.২. আবেদন প্রকল্প
একটি Nios VC/C++ অ্যাপ্লিকেশন প্রকল্পের নিম্নলিখিত বৈশিষ্ট্যগুলি রয়েছে: · সোর্স কোডের একটি সংগ্রহ এবং একটি CMakeLists.txt নিয়ে গঠিত।
— CMakeLists.txt সোর্স কোড কম্পাইল করে এবং একটি BSP এবং এক বা একাধিক ঐচ্ছিক লাইব্রেরির সাথে লিঙ্ক করে, যাতে একটি .elf তৈরি করা যায়। file
· One of the source files-এ ফাংশন main() থাকে। · লাইব্রেরি এবং BSP-তে ফাংশন কল করার কোড অন্তর্ভুক্ত থাকে।
Altera CMakeLists.txt অ্যাপ্লিকেশন তৈরির জন্য Quartus Prime সফ্টওয়্যার ইউটিলিটি টুলগুলিতে niosv-app ইউটিলিটি টুল এবং Eclipse-ভিত্তিক পরিবেশে সোর্স কোড পরিবর্তন করার জন্য Altera FPGA-এর জন্য RiscFree IDE প্রদান করে।
৩.২। আলটেরা এফপিজিএ এমবেডেড ডেভেলপমেন্ট টুলস
Nios V প্রসেসর সফটওয়্যার ডেভেলপমেন্টের জন্য নিম্নলিখিত টুলগুলিকে সমর্থন করে: · গ্রাফিক্যাল ইউজার ইন্টারফেস (GUI) – গ্রাফিক্যাল ডেভেলপমেন্ট টুল যা পাওয়া যায়
উইন্ডোজ* এবং লিনাক্স* অপারেটিং সিস্টেম (ওএস) উভয়ই। — Nios V বোর্ড সাপোর্ট প্যাকেজ এডিটর (Nios V BSP এডিটর) — Altera FPGA-এর জন্য Ashling RiscFree IDE · কমান্ড-লাইন টুলস (CLI) – ডেভেলপমেন্ট টুলস যা Nios V কমান্ড শেল থেকে শুরু করা হয়। প্রতিটি টুল কমান্ড লাইন থেকে অ্যাক্সেসযোগ্য সাহায্যের আকারে নিজস্ব ডকুমেন্টেশন প্রদান করে। Nios V কমান্ড শেল খুলুন এবং নিম্নলিখিত কমান্ডটি টাইপ করুন: - সাহায্য করুন view সাহায্য মেনু। — Nios V ইউটিলিটি টুলস — File ফর্ম্যাট রূপান্তর সরঞ্জাম — অন্যান্য ইউটিলিটি সরঞ্জাম

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 43

3. Nios V Processor Software System Design 726952 | 2025.07.16

সারণী ২৫। GUI টুলস এবং কমান্ড-লাইন টুলস টাস্কের সারাংশ

টাস্ক

GUI টুল

কমান্ড-লাইন টুল

একটি BSP তৈরি করা

Nios V BSP Editor

· কোয়ার্টাস প্রাইম প্রো সংস্করণ সফ্টওয়্যারে: niosv-bsp -c -s=<.qsys file> -t= [বিকল্প] সেটিংস.bsp
· কোয়ার্টাস প্রাইম স্ট্যান্ডার্ড এডিশন সফটওয়্যারে: niosv-bsp -c -s=<.sopcinfo file> -t= [বিকল্প] সেটিংস.bsp

Generating a BSP using existing .bsp file
একটি BSP আপডেট করা হচ্ছে

Nios V BSP সম্পাদক Nios V BSP সম্পাদক

niosv-bsp -g [OPTIONS] settings.bsp niosv-bsp -u [OPTIONS] settings.bsp

একটি BSP পরীক্ষা করা হচ্ছে

Nios V BSP Editor

niosv-bsp -q -E= [বিকল্প] সেটিংস.bsp

Creating an application

–

niosv-অ্যাপ -a= -খ= -স= files ডিরেক্টরি> [বিকল্প]

একটি ব্যবহারকারী লাইব্রেরি তৈরি করা হচ্ছে

–

niosv-app -l=<library directory> -s=<source files directory> -p=<public includes directory> [OPTIONS]

Modifying an application Modifying a user library Building an application

Altera FPGA-এর জন্য RiscFree IDE
Altera FPGA-এর জন্য RiscFree IDE
Altera FPGA-এর জন্য RiscFree IDE

যেকোনো কমান্ড-লাইন সোর্স এডিটর
যেকোনো কমান্ড-লাইন সোর্স এডিটর
· তৈরি করা · সিএমকেক করা

Building a user library

Altera FPGA-এর জন্য RiscFree IDE

· তৈরি করা · সিএমকেক করা

একটি অ্যাপ্লিকেশন ডাউনলোড করা হচ্ছে ELF
.elf কে রূপান্তর করা হচ্ছে file

Altera FPGA-এর জন্য RiscFree IDE
–

niosv-ডাউনলোড
· elf2flash · elf2hex

সম্পর্কিত তথ্য
অ্যালটেরা FPGA-এর জন্য অ্যাশলিং রিস্কফ্রি ইন্টিগ্রেটেড ডেভেলপমেন্ট এনভায়রনমেন্ট (IDE) ব্যবহারকারী নির্দেশিকা

৩.২.১. Nios V প্রসেসর বোর্ড সাপোর্ট প্যাকেজ এডিটর
আপনি নিম্নলিখিত কাজগুলি সম্পাদন করতে Nios V প্রসেসর BSP এডিটর ব্যবহার করতে পারেন: · একটি Nios V প্রসেসর BSP প্রকল্প তৈরি বা সংশোধন করুন · সেটিংস, লিঙ্কার অঞ্চল এবং বিভাগ ম্যাপিং সম্পাদনা করুন · সফ্টওয়্যার প্যাকেজ এবং ডিভাইস ড্রাইভার নির্বাচন করুন।
The capabilities of the BSP Editor include the capabilities of the niosv-bsp utilities. Any project created in the BSP Editor can also be created using the command-line utilities.

Nios® V Embedded Processor Design Handbook 44

প্রতিক্রিয়া পাঠান

3. Nios V Processor Software System Design 726952 | 2025.07.16

দ্রষ্টব্য:

কোয়ার্টাস প্রাইম স্ট্যান্ডার্ড এডিশন সফটওয়্যারের জন্য, BSP এডিটর GUI ব্যবহার করার ধাপগুলির জন্য AN 980: Nios V প্রসেসর কোয়ার্টাস প্রাইম সফটওয়্যার সাপোর্ট দেখুন।

To launch the BSP Editor, follow these steps: 1. Open Platform Designer, and navigate to the File মেনু
a. To open an existing BSP setting file, Open… এ ক্লিক করুন b. একটি নতুন BSP তৈরি করতে, New BSP… এ ক্লিক করুন 2. BSP Editor ট্যাব নির্বাচন করুন এবং উপযুক্ত বিবরণ প্রদান করুন।

চিত্র ২৭। BSP এডিটর চালু করুন

সম্পর্কিত তথ্য AN 980: Nios V প্রসেসর কোয়ার্টাস প্রাইম সফটওয়্যার সাপোর্ট
৩.২.২। Altera FPGA-এর জন্য RiscFree IDE
Altera FPGA-এর জন্য RiscFree IDE হল Nios V প্রসেসরের জন্য একটি Eclipse-ভিত্তিক IDE। Altera আপনাকে নিম্নলিখিত কারণে এই IDE-তে Nios V প্রসেসর সফ্টওয়্যার তৈরি করার পরামর্শ দিচ্ছে: · বৈশিষ্ট্যগুলি Nios V-এর সাথে সামঞ্জস্যপূর্ণ হওয়ার জন্য তৈরি এবং যাচাই করা হয়েছে।
প্রসেসর বিল্ড ফ্লো। · সমস্ত প্রয়োজনীয় টুলচেইন এবং সহায়ক সরঞ্জাম দিয়ে সজ্জিত যা আপনাকে সক্ষম করে
সহজেই Nios V প্রসেসর ডেভেলপমেন্ট শুরু করতে।
সম্পর্কিত তথ্য অ্যাশলিং রিস্কফ্রি ইন্টিগ্রেটেড ডেভেলপমেন্ট এনভায়রনমেন্ট (আইডিই) ফর আলটেরা এফপিজিএ ব্যবহারকারী নির্দেশিকা
3.2.3. Nios V Utilities Tools
You can create, modify, and build Nios V programs with commands typed at a command line or embedded in a script. The Nios V command-line tools described in this section are in the <Intel Quartus Prime software installation directory>/niosv/bin directory.

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 45

3. Nios V Processor Software System Design 726952 | 2025.07.16

সারণি ২৬। নিওস ভি ইউটিলিটি সরঞ্জাম

কমান্ড-লাইন টুলস

সারাংশ

niosv-app niosv-bsp niosv-ডাউনলোড niosv-শেল niosv-স্ট্যাক-রিপোর্ট

একটি অ্যাপ্লিকেশন প্রকল্প তৈরি এবং কনফিগার করতে।
একটি BSP সেটিংস তৈরি বা আপডেট করতে file এবং BSP তৈরি করুন fileELF ডাউনলোড করতে file একটি Nios® V প্রসেসরে।
To open the Nios V Command Shell. To inform you of the left-over memory space available to your application .elf for stack or heap usage.

3.2.4. File Format Conversion Tools

File এক ইউটিলিটি থেকে অন্য ইউটিলিটিতে ডেটা স্থানান্তর করার সময় কখনও কখনও ফর্ম্যাট রূপান্তর প্রয়োজন হয়। file ফরম্যাট রূপান্তর সরঞ্জামগুলি হল
software installation directory>/niosv/bin directory.

টেবিল 27। File Format Conversion Tools

কমান্ড-লাইন টুলস elf2flash elf2hex

Summary To translate the .elf file ফ্ল্যাশ মেমোরি প্রোগ্রামিংয়ের জন্য .srec ফর্ম্যাটে। .elf অনুবাদ করতে file মেমরি আরম্ভের জন্য .hex ফর্ম্যাটে।

৩.২.৫। অন্যান্য ইউটিলিটি সরঞ্জাম

Nios V প্রসেসর ভিত্তিক সিস্টেম তৈরি করার সময় আপনার নিম্নলিখিত কমান্ড-লাইন টুলের প্রয়োজন হতে পারে। এই কমান্ড-লাইন টুলগুলি Intel দ্বারা সরবরাহ করা হয় /quartus/bin অথবা থেকে অর্জিত
ওপেন-সোর্স টুল।

সারণি ২৮। অন্যান্য কমান্ড-লাইন টুল

কমান্ড-লাইন টুলস

টাইপ

সারাংশ

জুয়ার্ট-টার্মিনাল

ইন্টেল-প্রদত্ত

To monitor stdout and stderr, and to provide input to a Nios® V processor
stdin এর মাধ্যমে সাবসিস্টেম। এই টুলটি শুধুমাত্র J এর ক্ষেত্রে প্রযোজ্যTAG UART IP যখন এটি Nios® V প্রসেসরের সাথে সংযুক্ত থাকে।

ওপেনওসিডি

OpenOCD চালানোর জন্য ইন্টেল-প্রদত্ত।

openocd-cfg-gen সম্পর্কে

ইন্টেল-প্রদত্ত · OpenOCD কনফিগারেশন তৈরি করতে file. · To display JTAG চেইন ডিভাইস সূচক।

Nios® V Embedded Processor Design Handbook 46

প্রতিক্রিয়া পাঠান

726952 | 2025.07.16 প্রতিক্রিয়া পাঠান
৩. Nios V প্রসেসর কনফিগারেশন এবং বুটিং সমাধান
You can configure the Nios V processor to boot and execute software from different memory locations. The boot memory is the Quad Serial Peripheral Interface (QSPI) flash, On-Chip Memory (OCRAM), or Tightly Coupled Memory (TCM).
সম্পর্কিত তথ্য · পাওয়ার-আপ ট্রিগারের শর্তাবলী পৃষ্ঠা ১৯৩ · পাওয়ার-আপ ট্রিগার
পাওয়ার-আপ ট্রিগার সম্পর্কে আরও তথ্যের জন্য।
4.1. ভূমিকা
The Nios V processor supports two types of boot processes: · Execute-in-Place (XIP) using alt_load() function · Program copied to RAM using boot copier. The Nios V embedded programs development is based on the hardware abstraction layer (HAL). The HAL provides a small boot loader program (also known as boot copier) that copies relevant linker sections from the boot memory to their run time location at boot time. You can specify the program and data memory run time locations by manipulating the Board Support Package (BSP) Editor settings. This section describes: · Nios V processor boot copier that boots your Nios V processor system according to
the boot memory selection · Nios V processor booting options and general flow · Nios V programming solutions for the selected boot memory
4.2. Linking Applications
When you generate the Nios V processor project, the BSP Editor generates two linker related files: · linker.x: লিঙ্কার কমান্ড file that the generated application’s makefile ব্যবহার করে
.elf বাইনারি তৈরি করতে file. · linker.h: Contains information about the linker memory layout. All linker setting modifications you make to the BSP project affect the contents of these two linker files. Every Nios V processor application contains the following linker sections:
© Altera Corporation. Altera, Altera লোগো, `a' লোগো এবং অন্যান্য Altera চিহ্ন হল Altera Corporation এর ট্রেডমার্ক। Altera যেকোন সময় নোটিশ ছাড়াই যেকোনো পণ্য এবং পরিষেবায় পরিবর্তন করার অধিকার সংরক্ষণ করে। Altera এখানে বর্ণিত কোনও তথ্য, পণ্য বা পরিষেবা প্রয়োগ বা ব্যবহারের ফলে উদ্ভূত কোনও দায়িত্ব বা দায় গ্রহণ করে না, যদি না Altera লিখিতভাবে স্পষ্টভাবে সম্মত হয়। Altera গ্রাহকদের পরামর্শ দেওয়া হচ্ছে যে কোনও প্রকাশিত তথ্যের উপর নির্ভর করার আগে এবং পণ্য বা পরিষেবার জন্য অর্ডার দেওয়ার আগে ডিভাইসের স্পেসিফিকেশনের সর্বশেষ সংস্করণটি গ্রহণ করুন। *অন্যান্য নাম এবং ব্র্যান্ডগুলি অন্যদের সম্পত্তি হিসাবে দাবি করা যেতে পারে।

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

সারণি ২৯। লিঙ্কার বিভাগ

.টেক্সট

Linker Sections

.rodata

.rwdata

.বিএসএস

.স্তূপ

.স্ট্যাক

Descriptions Executable code. Any read-only data used in the execution of the program. Stores read-write data used in the execution of the program. Contains uninitialized static data. Contains dynamically allocated memory. Stores function-call parameters and other temporary data.

আপনি .elf-এ অতিরিক্ত লিঙ্কার বিভাগ যোগ করতে পারেন file to hold custom code and data. These linker sections are placed in named memory regions, defined to correspond with physical memory devices and addresses. By default, BSP Editor automatically generates these linker sections. However, you can control the linker sections for a particular application.

৪.২.১। লিঙ্কিং আচরণ
এই বিভাগটি BSP সম্পাদকের ডিফল্ট লিঙ্কিং আচরণ এবং লিঙ্কিং আচরণ কীভাবে নিয়ন্ত্রণ করতে হয় তা বর্ণনা করে।

৪.২.১.১। ডিফল্ট বিএসপি লিঙ্কিং
BSP কনফিগারেশনের সময়, টুলগুলি স্বয়ংক্রিয়ভাবে নিম্নলিখিত পদক্ষেপগুলি সম্পাদন করে:
১. মেমোরি অঞ্চলের নাম নির্ধারণ করুন: প্রতিটি সিস্টেম মেমোরি ডিভাইসের জন্য একটি নাম নির্ধারণ করুন এবং লিঙ্কারে প্রতিটি নাম যুক্ত করুন। file as a memory region.
2. Find largest memory: Identify the largest read-and-write memory region in the linker file.
৩. লিঙ্কার বিভাগগুলি বরাদ্দ করুন: পূর্ববর্তী ধাপে চিহ্নিত মেমরি অঞ্চলে ডিফল্ট লিঙ্কার বিভাগগুলি (.text, .rodata, .rwdata, .bss, .heap, এবং .stack) রাখুন।
4. লিখুন files: linker.x এবং linker.h লিখুন files.
সাধারণত, লিঙ্কার সেকশন অ্যালোকেশন স্কিমটি সফ্টওয়্যার ডেভেলপমেন্ট প্রক্রিয়ার সময় কাজ করে কারণ মেমরি যথেষ্ট বড় হলে অ্যাপ্লিকেশনটি কাজ করবে বলে নিশ্চিত করা হয়।
The rules for the default linking behavior are contained in the Altera-generated Tcl scripts bsp-set-defaults.tcl and bsp-linker-utils.tcl found in the <Intel Quartus Prime installation directory>/niosv/scripts/bsp-defaults directory. The niosv-bsp command invokes these scripts. Do not modify these scripts directly.

Nios® V Embedded Processor Design Handbook 48

প্রতিক্রিয়া পাঠান

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

৪.২.১.২। কনফিগারযোগ্য বিএসপি লিঙ্কিং
You can manage the default linking behavior in the Linker Script tab of the BSP Editor. Manipulate the linker script using the following methods: · Add a memory region: Maps a memory region name to a physical memory device. · Add a section mapping: Maps a section name to a memory region. The BSP
সম্পাদক আপনাকে অনুমতি দেয় view পরিবর্তন করার আগে এবং পরে মেমরি মানচিত্র।

৪.৩. Nios V প্রসেসর বুট করার পদ্ধতি

There are a few methods to boot up the Nios V processor in Altera FPGA devices. The methods to boot up Nios V processor vary according to the flash memory selection and device families.

Table 30. Supported Flash Memories with Respective Boot Options

Supported Boot Memories

ডিভাইস

অন-চিপ ফ্ল্যাশ (অভ্যন্তরীণ কনফিগারেশনের জন্য)

Max 10 devices only (with On-Chip Flash IP)

সাধারণ উদ্দেশ্য QSPI ফ্ল্যাশ (শুধুমাত্র ব্যবহারকারীর তথ্যের জন্য)

সমস্ত সমর্থিত FPGA ডিভাইস (জেনেরিক সিরিয়াল ফ্ল্যাশ ইন্টারফেস FPGA IP সহ)

Configuration QSPI Flash (for Active Serial configuration)

ব্লক-ভিত্তিক নিয়ন্ত্রণ করুন
ডিভাইস (জেনেরিক সহ)
সিরিয়াল ফ্ল্যাশ ইন্টারফেস ইন্টেল FPGA IP)(2)

Nios V প্রসেসর বুট করার পদ্ধতি

Application Runtime Location

বুট কপিয়ার

Nios V processor application executein-place from On-Chip Flash

অন-চিপ ফ্ল্যাশ (XIP) + OCRAM/ বহিরাগত RAM (লেখার যোগ্য ডেটা বিভাগের জন্য)

alt_load() ফাংশন

Nios V প্রসেসর অ্যাপ্লিকেশনটি বুট কপিয়ার ব্যবহার করে অন-চিপ ফ্ল্যাশ থেকে RAM-এ কপি করা হয়েছে।

ওসিআরএএম/এক্সটার্নাল র‍্যাম

GSFI এর মাধ্যমে বুটলোডার পুনঃব্যবহার

সাধারণ উদ্দেশ্য QSPI ফ্ল্যাশ থেকে Nios V প্রসেসর অ্যাপ্লিকেশনটি কার্যকর করা হচ্ছে

সাধারণ উদ্দেশ্য QSPI ফ্ল্যাশ (XIP) + OCRAM/ বহিরাগত RAM (লেখার যোগ্য ডেটা বিভাগের জন্য)

alt_load() ফাংশন

Nios V processor application copied from general purpose QSPI flash to RAM using boot copier

ওসিআরএএম/এক্সটার্নাল র‍্যাম

GSFI এর মাধ্যমে বুটলোডার

Nios V processor application executein-place from configuration QSPI flash

কনফিগারেশন QSPI ফ্ল্যাশ (XIP) + OCRAM/ বহিরাগত RAM (লেখার যোগ্য ডেটা বিভাগের জন্য)

alt_load() ফাংশন

Nios V প্রসেসর অ্যাপ্লিকেশনটি বুট কপিয়ার ব্যবহার করে কনফিগারেশন QSPI ফ্ল্যাশ থেকে RAM-তে কপি করা হয়েছে

OCRAM/ External RAM Bootloader via GSFI continued…

(২) ডিভাইস তালিকার জন্য AN 2: Nios V প্রসেসর কোয়ার্টাস প্রাইম সফটওয়্যার সাপোর্ট দেখুন।

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 49

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

Supported Boot Memories
On-chip Memory (OCRAM) Tightly Coupled Memory (TCM)

ডিভাইস
SDM-ভিত্তিক ডিভাইস (মেইলবক্স ক্লায়েন্ট ইন্টেল FPGA IP সহ)। (2)
All supported Altera FPGA devices (2)
সমস্ত সমর্থিত Altera FPGA ডিভাইস (2)

Nios V প্রসেসর বুট করার পদ্ধতি
Nios V প্রসেসর অ্যাপ্লিকেশনটি বুট কপিয়ার ব্যবহার করে কনফিগারেশন QSPI ফ্ল্যাশ থেকে RAM-তে কপি করা হয়েছে
OCRAM থেকে Nios V প্রসেসর অ্যাপ্লিকেশনটি কার্যকর করা হচ্ছে
TCM থেকে Nios V প্রসেসর অ্যাপ্লিকেশনটি কার্যকর করা হচ্ছে

Application Runtime Location

বুট কপিয়ার

SDM এর মাধ্যমে OCRAM/ বহিরাগত RAM বুটলোডার

OCRAM

alt_load() ফাংশন

নির্দেশনা TCM (XIP) কোনটিই নয় + ডেটা TCM (লেখার যোগ্য ডেটা বিভাগের জন্য)

Figure 28. Nios V Processor Boot Flow

রিসেট করুন

প্রসেসর ভেক্টর রিসেট করতে লাফিয়ে ওঠে (বুট কোড শুরু)

Application code may be copied to another memory location (depending on boot options)
বুট কোড প্রসেসরকে আরম্ভ করে

বুট বিকল্পের উপর নির্ভর করে, বুট কোডটি ডেটা/কোডের জন্য প্রাথমিক মানগুলি অন্য মেমরি স্পেসে (alt_load) কপি করতে পারে।
বুট কোড অ্যাপ্লিকেশন কোড এবং ডেটা মেমোরি স্পেস শুরু করে।
Boot code initializes all the system peripherals with HAL drivers (alt_main)
প্রধান বিভাগে প্রবেশ
সম্পর্কিত তথ্য · জেনেরিক সিরিয়াল ফ্ল্যাশ ইন্টারফেস Altera FPGA IP ব্যবহারকারী নির্দেশিকা
Nios® V Embedded Processor Design Handbook 50

প্রতিক্রিয়া পাঠান

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16
· মেইলবক্স ক্লায়েন্ট Altera FPGA IP ব্যবহারকারী নির্দেশিকা · AN 980: Nios V প্রসেসর কোয়ার্টাস প্রাইম সফটওয়্যার সাপোর্ট
৪.৪. Nios V প্রসেসর বুটিং পদ্ধতির পরিচিতি
Nios V প্রসেসর সিস্টেমের জন্য, প্রসেসর অ্যাপ্লিকেশন প্রোগ্রামটি কার্যকর করার আগে সফ্টওয়্যার চিত্রগুলি সিস্টেম মেমোরিতে কনফিগার করা প্রয়োজন। ডিফল্ট লিঙ্কার বিভাগগুলির জন্য লিঙ্কার বিভাগগুলি দেখুন।
The BSP Editor generates a linker script that performs the following functions: · Ensures that the processor software is linked in accordance with the linker settings
BSP এডিটরের তথ্য সংগ্রহ করে এবং মেমোরিতে সফটওয়্যারটি কোথায় থাকে তা নির্ধারণ করে। · প্রসেসরের কোড অঞ্চলকে মেমোরি কম্পোনেন্টে অবস্থান করে
assigned memory components.
নিম্নলিখিত অংশে Nios V প্রসেসরের বুটিং পদ্ধতিগুলি সংক্ষেপে বর্ণনা করা হয়েছে।
৪.৪.১. বুট ফ্ল্যাশ থেকে Nios V প্রসেসর অ্যাপ্লিকেশনটি ইন-প্লেস এক্সিকিউট করুন
Altera ফ্ল্যাশ কন্ট্রোলারগুলিকে এমনভাবে ডিজাইন করেছে যাতে সিস্টেম রিসেট করার পরে বুট ফ্ল্যাশ অ্যাড্রেস স্পেস Nios V প্রসেসরের কাছে তাৎক্ষণিকভাবে অ্যাক্সেসযোগ্য হয়, মেমরি কন্ট্রোলার বা মেমরি ডিভাইসগুলি আরম্ভ করার প্রয়োজন হয় না। এটি Nios V প্রসেসরকে বুট ডিভাইসে সংরক্ষিত অ্যাপ্লিকেশন কোডটি সরাসরি অন্য মেমরি টাইপে কপি করার জন্য বুট কপিয়ার ব্যবহার না করেই কার্যকর করতে সক্ষম করে। ফ্ল্যাশ কন্ট্রোলারগুলি হল: · অন-চিপ ফ্ল্যাশ অন-চিপ ফ্ল্যাশ আইপি সহ (শুধুমাত্র MAX® 10 ডিভাইসে) · সাধারণ উদ্দেশ্যে QSPI ফ্ল্যাশ জেনেরিক সিরিয়াল ফ্ল্যাশ ইন্টারফেস আইপি সহ · কনফিগারেশন জেনেরিক সিরিয়াল ফ্ল্যাশ ইন্টারফেস আইপি সহ QSPI ফ্ল্যাশ (MAX 10 ব্যতীত)
ডিভাইস)
যখন Nios V প্রসেসর অ্যাপ্লিকেশনটি বুট ফ্ল্যাশ থেকে স্থানে কার্যকর হয়, তখন BSP এডিটর নিম্নলিখিত ফাংশনগুলি সম্পাদন করে: · .text লিঙ্কার বিভাগগুলিকে বুট ফ্ল্যাশ মেমরি অঞ্চলে সেট করে। · .bss,.rodata,.rwdata,.stack এবং.heap লিঙ্কার বিভাগগুলিকে RAM-তে সেট করে।
মেমোরি রিজিয়ন। সিস্টেম রিসেট করার পর RAM-তে ডেটা সেকশন (.rodata, .rwdata,, .exceptions) কপি করার জন্য BSP সেটিংসে alt_load() ফাংশনটি সক্রিয় করতে হবে। কোড সেকশন (.text) বুট ফ্ল্যাশ মেমোরি রিজিয়নে থাকে।
সম্পর্কিত তথ্য · জেনেরিক সিরিয়াল ফ্ল্যাশ ইন্টারফেস Altera FPGA IP ব্যবহারকারী নির্দেশিকা · Altera MAX 10 ব্যবহারকারী ফ্ল্যাশ মেমরি ব্যবহারকারী নির্দেশিকা
৪.৪.১.১. অল্ট_লোড()
আপনি BSP এডিটর ব্যবহার করে HAL কোডে alt_load() ফাংশনটি সক্রিয় করতে পারেন।
execute-in-place বুট ফ্লোতে ব্যবহার করা হলে, alt_load() ফাংশন নিম্নলিখিত কাজগুলি সম্পাদন করে:

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 51

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

· Operates as a mini boot copier that copies the memory sections to RAM based on the BSP settings.
· ডেটা সেকশন (.rodata, .rwdata, .exceptions) RAM-এ কপি করে কিন্তু কোড সেকশন (.text) নয়। কোড সেকশন (.text) সেকশনটি শুধুমাত্র পঠনযোগ্য সেকশন এবং বুটিং ফ্ল্যাশ মেমোরি অঞ্চলে থাকে। এই পার্টিশনিং RAM ব্যবহার কমাতে সাহায্য করে কিন্তু কোড এক্সিকিউশন কর্মক্ষমতা সীমিত করতে পারে কারণ ফ্ল্যাশ মেমোরিতে অ্যাক্সেস অন-চিপ RAM-এর অ্যাক্সেসের চেয়ে ধীর।

The following table lists the BSP Editor settings and functions:

সারণি 31. BSP সম্পাদক সেটিংস
BSP সম্পাদক সেটিং hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

ফাংশন alt_load() ফাংশন সক্রিয় করে। alt_load() .rodata বিভাগটি RAM-এ কপি করে। alt_load() .rwdata বিভাগটি RAM-এ কপি করে। alt_load() .exceptions বিভাগটি RAM-এ কপি করে।

৪.৪.২. বুট কপিয়ার ব্যবহার করে বুট ফ্ল্যাশ থেকে RAM-তে Nios V প্রসেসর অ্যাপ্লিকেশন কপি করা হয়েছে
The Nios V processor and HAL include a boot copier that provides sufficient functionality for most Nios V processor applications and is convenient to implement with the Nios V software development flow.
যখন অ্যাপ্লিকেশনটি একটি বুট কপিয়ার ব্যবহার করে, তখন এটি সমস্ত লিঙ্কার বিভাগ (.text, .heap, .rwdata, .rodata, .bss, .stack) একটি অভ্যন্তরীণ বা বহিরাগত RAM-তে সেট করে। বুট কপিয়ার ব্যবহার করে একটি Nios V প্রসেসর অ্যাপ্লিকেশন বুট ফ্ল্যাশ থেকে অভ্যন্তরীণ বা বহিরাগত RAM-তে সম্পাদনের জন্য অনুলিপি করা কার্যকরী কর্মক্ষমতা উন্নত করতে সহায়তা করে।
এই বুট অপশনের জন্য, সিস্টেম রিসেট করার পর Nios V প্রসেসর বুট কপিয়ার সফটওয়্যারটি কার্যকর করা শুরু করে। সফটওয়্যারটি বুট ফ্ল্যাশ থেকে অ্যাপ্লিকেশনটিকে অভ্যন্তরীণ বা বহিরাগত RAM-তে কপি করে। প্রক্রিয়াটি সম্পূর্ণ হয়ে গেলে, Nios V প্রসেসর প্রোগ্রাম নিয়ন্ত্রণ অ্যাপ্লিকেশনটিতে স্থানান্তর করে।

দ্রষ্টব্য:

If the boot copier is in flash, then the alt_load() function does not need to be called because they both serve the same purpose.

4.4.2.1. Nios V Processor Bootloader via Generic Serial Flash Interface
GSFI এর মাধ্যমে বুটলোডার হল Nios V প্রসেসরের বুট কপিয়ার যা কন্ট্রোল ব্লক-ভিত্তিক ডিভাইসগুলিতে QSPI ফ্ল্যাশ মেমোরি সমর্থন করে। GSFI এর মাধ্যমে বুটলোডারে নিম্নলিখিত বৈশিষ্ট্যগুলি অন্তর্ভুক্ত রয়েছে:
· অ-উদ্বায়ী মেমরিতে সফ্টওয়্যার অ্যাপ্লিকেশনটি সনাক্ত করে।
· Unpacks and copies the software application image to RAM.
· কপি সম্পন্ন হওয়ার পর স্বয়ংক্রিয়ভাবে প্রসেসর এক্সিকিউশনকে RAM-তে অ্যাপ্লিকেশন কোডে স্যুইচ করে।

Nios® V Embedded Processor Design Handbook 52

প্রতিক্রিয়া পাঠান

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

The boot image is located right after the boot copier. You need to ensure the Nios V processor reset offset points to the start of the boot copier. The Figure: Memory Map for QSPI Flash with Bootloader via GSFI memory map for QSPI Flash with Bootloader via GSFI shows the flash memory map for QSPI flash when using a boot copier. This memory map assumes the flash memory memory stores the FPGA image and the application software.

সারণী 32। Nios V প্রসেসর কোরের জন্য GSFI এর মাধ্যমে বুটলোডার

Nios V প্রসেসর কোর
নিওস ভি/এম প্রসেসর

GSFI এর মাধ্যমে বুটলোডার File অবস্থান
<Intel Quartus Installation Directory>/niosv/components/bootloader/ niosv_m_bootloader.srec

নিওস ভি/জি প্রসেসর

/niosv/কম্পোনেন্টস/বুটলোডার/ niosv_g_bootloader.srec

চিত্র ২৯। GSFI এর মাধ্যমে বুটলোডার সহ QSPI ফ্ল্যাশের জন্য মেমরি ম্যাপ

গ্রাহকের তথ্য (*.hex)

অ্যাপ্লিকেশন কোড

দ্রষ্টব্য:

ভেক্টর অফসেট রিসেট করুন

বুট কপিয়ার

0x01E00000

FPGA চিত্র (*.sof)

0x00000000

১. মেমোরি ম্যাপের শুরুতে FPGA ইমেজ এবং তার পরে আপনার ডেটা থাকবে, যার মধ্যে বুট কপিয়ার এবং অ্যাপ্লিকেশন কোড থাকবে।
2. You must set the Nios V processor reset offset in Platform Designer and point it to the start of the boot copier.
৩. FPGA ছবির আকার অজানা। Quartus Prime প্রকল্প সংকলনের পরেই আপনি সঠিক আকার জানতে পারবেন। Altera FPGA ছবির আকারের জন্য আপনাকে একটি উপরের সীমা নির্ধারণ করতে হবে। উদাহরণস্বরূপample, if the size of the FPGA image is estimated to be less than 0x01E00000, set the Reset Offset to 0x01E00000 in Platform Designer, which is also the start of the boot copier.
৪. একটি ভালো নকশা অনুশীলনের মধ্যে রয়েছে রিসেট ভেক্টর অফসেটকে একটি ফ্ল্যাশ সেক্টর সীমানায় সেট করা যাতে সফ্টওয়্যার অ্যাপ্লিকেশন আপডেট করার সময় FPGA চিত্রের আংশিক মুছে না যায়।

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 53

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

৪.৪.২.২। সিকিউর ডিভাইস ম্যানেজারের মাধ্যমে Nios V প্রসেসর বুটলোডার
সিকিউর ডিভাইস ম্যানেজার (SDM) এর মাধ্যমে বুটলোডার হল একটি HAL অ্যাপ্লিকেশন কোড যা প্রসেসর বুট করার জন্য মেইলবক্স ক্লায়েন্ট Altera FPGA IP HAL ড্রাইভার ব্যবহার করে। Nios V প্রসেসর বুট করার জন্য SDM-ভিত্তিক ডিভাইসগুলিতে কনফিগারেশন QSPI ফ্ল্যাশ ব্যবহার করার সময় Altera এই বুটলোডার অ্যাপ্লিকেশনটি সুপারিশ করে।
Upon system reset, the Nios V processor first boots the Bootloader via SDM from a tiny on-chip memory and executes the Bootloader via SDM to communicate with the configuration QSPI flash using the Mailbox Client IP.
SDM এর মাধ্যমে বুটলোডার নিম্নলিখিত কাজগুলি সম্পাদন করে: · QSPI ফ্ল্যাশ কনফিগারেশনে Nios V সফ্টওয়্যারটি সনাক্ত করে। · অন-চিপ RAM বা বহিরাগত RAM-তে Nios V সফ্টওয়্যারটি অনুলিপি করে। · অন-চিপ RAM-এর মধ্যে Nios V সফ্টওয়্যারে প্রসেসর এক্সিকিউশন স্যুইচ করে অথবা
external RAM.
Once the process is complete, the Bootloader via SDM transfers program control over to the user application. Altera recommends the memory organization as outlined in Memory Organization for Bootloader via SDM.
চিত্র 30. SDM প্রক্রিয়া প্রবাহের মাধ্যমে বুটলোডার

কনফিগারেশন

ফ্ল্যাশ

Nios V Software

এসডিএম

SDM-ভিত্তিক FPGA ডিভাইস

মেইলবক্স ক্লায়েন্ট আইপি

FPGA Logic Nios V সম্পর্কে

৪ এক্সটার্নাল র‍্যাম
Nios V Software

অন-চিপ ৪

EMIF

RAM

অন-চিপ মেমরি

নিওস ভি

সফটওয়্যার

SDM এর মাধ্যমে বুটলোডার

১. Nios V প্রসেসর অন-চিপ মেমরি থেকে SDM এর মাধ্যমে বুটলোডার চালায়।
2. SDM এর মাধ্যমে বুটলোডার কনফিগারেশন ফ্ল্যাশের সাথে যোগাযোগ করে এবং Nios V সফ্টওয়্যারটি সনাক্ত করে।
3. Bootloader via SDM copies the Nios V software from the Configuration Flash into on-chip RAM / external RAM.
৪. SDM এর মাধ্যমে বুটলোডার Nios V প্রসেসর এক্সিকিউশনকে অন-চিপ RAM / বহিরাগত RAM-তে Nios V সফ্টওয়্যারে স্যুইচ করে।

৪.৪.৩. OCRAM থেকে Nios V প্রসেসর অ্যাপ্লিকেশন এক্সিকিউট-ইন-প্লেস
এই পদ্ধতিতে, Nios V প্রসেসর রিসেট ঠিকানাটি অন-চিপ মেমোরির (OCRAM) বেস ঠিকানায় সেট করা হয়। অ্যাপ্লিকেশন বাইনারি (.hex) file কোয়ার্টাস প্রাইম সফ্টওয়্যারে হার্ডওয়্যার ডিজাইন কম্পাইল করার পর, FPGA কনফিগার করার সময় OCRAM-এ লোড করা হয়। Nios V প্রসেসর রিসেট হয়ে গেলে, অ্যাপ্লিকেশনটি কার্যকর করা শুরু করে এবং এন্ট্রি পয়েন্টে শাখা করা হয়।

Nios® V Embedded Processor Design Handbook 54

প্রতিক্রিয়া পাঠান

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

দ্রষ্টব্য:

· Execute-In-Place from OCRAM does not require boot copier because Nios V processor application is already in place at system reset.
· Altera এই বুটিং পদ্ধতির জন্য alt_load() সক্ষম করার পরামর্শ দেয় যাতে FPGA ডিভাইসের চিত্র পুনরায় কনফিগার না করেই রিসেট করার সময় এমবেডেড সফ্টওয়্যারটি অভিন্নভাবে আচরণ করে।
· সিস্টেম রিসেট করার সময় .rwdata বিভাগটি কপি করার জন্য আপনাকে BSP সেটিংসে alt_load() ফাংশনটি সক্রিয় করতে হবে। এই পদ্ধতিতে, প্রোগ্রাম এক্সিকিউশনের সময় ওভাররাইট এড়াতে প্রাথমিক ভেরিয়েবলের প্রাথমিক মানগুলি সংশ্লিষ্ট ভেরিয়েবল থেকে আলাদাভাবে সংরক্ষণ করা হয়।

৪.৪.৪. টিসিএম থেকে নিওস ভি প্রসেসর অ্যাপ্লিকেশন এক্সিকিউট-ইন-প্লেস
The execute-in-place method sets the Nios V processor reset address to the base address of the tightly coupled memory (TCM). The application binary (.hex) file is loaded into the TCM when you configure the FPGA after you compile the hardware design in the Quartus Prime software. Once the Nios V processor resets, the application begins executing and branches to the entry point.

দ্রষ্টব্য:

TCM থেকে Execute-In-Place-এর জন্য বুট কপিয়ারের প্রয়োজন হয় না কারণ Nios V প্রসেসর অ্যাপ্লিকেশনটি সিস্টেম রিসেটের সময় ইতিমধ্যেই চালু থাকে।

৪.৫. অন-চিপ ফ্ল্যাশ (UFM) থেকে Nios V প্রসেসর বুট করা

MAX 10 FPGA ডিভাইসগুলিতে অন-চিপ ফ্ল্যাশ (UFM) থেকে Nios V প্রসেসর বুটিং এবং এক্সিকিউটিং সফটওয়্যার পাওয়া যায়। Nios V প্রসেসরটি অভ্যন্তরীণ কনফিগারেশন মোডের অধীনে অন-চিপ ফ্ল্যাশ ব্যবহার করে নিম্নলিখিত দুটি বুট বিকল্প সমর্থন করে:
· Nios V প্রসেসর অ্যাপ্লিকেশনটি অন-চিপ ফ্ল্যাশ থেকে ইন-প্লেস কার্যকর করে।
· Nios V প্রসেসর অ্যাপ্লিকেশনটি বুট কপিয়ার ব্যবহার করে অন-চিপ ফ্ল্যাশ থেকে RAM-এ কপি করা হয়।

সারণি ৩৩। সংশ্লিষ্ট বুট বিকল্প সহ সমর্থিত ফ্ল্যাশ মেমোরি

Supported Boot Memories

Nios V বুটিং পদ্ধতি

Application Runtime Location

বুট কপিয়ার

MAX 10 devices only (with OnChip Flash IP)

Nios V processor application executein-place from On-Chip Flash
Nios V প্রসেসর অ্যাপ্লিকেশনটি বুট কপিয়ার ব্যবহার করে অন-চিপ ফ্ল্যাশ থেকে RAM-এ কপি করা হয়েছে।

অন-চিপ ফ্ল্যাশ (XIP) + OCRAM/ বহিরাগত RAM (লেখার যোগ্য ডেটা বিভাগের জন্য)

alt_load() ফাংশন

OCRAM/ বাহ্যিক RAM

GSFI এর মাধ্যমে বুটলোডার পুনঃব্যবহার

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 55

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

চিত্র 31।

ডিজাইন, কনফিগারেশন এবং বুটিং ফ্লো
ডিজাইন · প্ল্যাটফর্ম ডিজাইনার ব্যবহার করে আপনার Nios V প্রসেসর ভিত্তিক প্রকল্প তৈরি করুন। · সিস্টেম ডিজাইনে বহিরাগত RAM বা অন-চিপ RAM আছে কিনা তা নিশ্চিত করুন।

FPGA কনফিগারেশন এবং সংকলন
· প্ল্যাটফর্ম ডিজাইনার এবং কোয়ার্টাস প্রাইম সফটওয়্যারে অন-চিপ ফ্ল্যাশ আইপিতে একই অভ্যন্তরীণ কনফিগারেশন মোড সেট করুন। · Nios V প্রসেসর রিসেট এজেন্টকে অন-চিপ ফ্ল্যাশে সেট করুন। · আপনার পছন্দের UFM ইনিশিয়ালাইজেশন পদ্ধতিটি বেছে নিন। · প্ল্যাটফর্ম ডিজাইনারে আপনার ডিজাইন তৈরি করুন। · কোয়ার্টাস প্রাইম সফটওয়্যারে আপনার প্রকল্পটি কম্পাইল করুন।

ব্যবহারকারীর অ্যাপ্লিকেশন BSP প্রকল্প · .sopcinfo-এর উপর ভিত্তি করে Nios V প্রসেসর HAL BSP তৈরি করুন file created by Platform Designer. · Edit Nios V processor BSP settings and Linker Script in BSP Editor. · Generate BSP project.
User Application APP Project · Develop Nios V processor application code. · Compile Nios V processor application and generate Nios V processor application (.hex) file. · Intel FPGA On-Chip Flash IP তে Initialize memory content অপশনটি চেক করলে Quartus Prime সফটওয়্যারে আপনার প্রোজেক্টটি পুনরায় কম্পাইল করুন।

প্রোগ্রামিং Files রূপান্তর, ডাউনলোড এবং চালান · অন-চিপ ফ্ল্যাশ .pof তৈরি করুন file কনভার্ট প্রোগ্রামিং ব্যবহার করে Fileকোয়ার্টাস প্রাইম সফটওয়্যারের বৈশিষ্ট্য।
· .pof প্রোগ্রাম করুন file আপনার MAX 10 ডিভাইসে। · আপনার হার্ডওয়্যারকে পাওয়ার সাইকেল করুন।
৪.৫.১. MAX 4.5.1 FPGA অন-চিপ ফ্ল্যাশের বর্ণনা
MAX 10 FPGA ডিভাইসগুলিতে অন-চিপ ফ্ল্যাশ থাকে যা দুটি ভাগে বিভক্ত: · কনফিগারেশন ফ্ল্যাশ মেমোরি (CFM) — হার্ডওয়্যার কনফিগারেশন ডেটা সংরক্ষণ করে
সর্বোচ্চ ১০টি FPGA। · ব্যবহারকারীর ফ্ল্যাশ মেমোরি (UFM) — ব্যবহারকারীর ডেটা বা সফ্টওয়্যার অ্যাপ্লিকেশন সংরক্ষণ করে।
MAX 10 ডিভাইসের UFM আর্কিটেকচার হল নরম এবং শক্ত IP এর সমন্বয়। আপনি শুধুমাত্র Quartus Prime সফটওয়্যারের On-Chip Flash IP Core ব্যবহার করে UFM অ্যাক্সেস করতে পারবেন।
The On-chip Flash IP core supports the following features: · Read or write accesses to UFM and CFM (if enabled in Platform Designer) sectors
using the Avalon MM data and control slave interface. · Supports page erase, sector erase and sector write. · Simulation model for UFM read/write accesses using various EDA simulation tools.

Nios® V Embedded Processor Design Handbook 56

প্রতিক্রিয়া পাঠান

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

সারণি 34. MAX 10 FPGA ডিভাইসে অন-চিপ ফ্ল্যাশ অঞ্চল

ফ্ল্যাশ অঞ্চল

কার্যকারিতা

কনফিগারেশন ফ্ল্যাশ মেমোরি (সেক্টর CFM0-2)

FPGA কনফিগারেশন file স্টোরেজ

User Flash Memory (sectors UFM0-1)

Nios V প্রসেসর অ্যাপ্লিকেশন এবং ব্যবহারকারীর ডেটা

MAX 10 FPGA ডিভাইসগুলি বেশ কয়েকটি কনফিগারেশন মোড সমর্থন করে এবং এই মোডগুলির মধ্যে কিছু CFM1 এবং CFM2 কে অতিরিক্ত UFM অঞ্চল হিসাবে ব্যবহার করার অনুমতি দেয়। নিম্নলিখিত টেবিলটি MAX 10 FPGA এর কনফিগারেশন মোডের উপর ভিত্তি করে FPGA কনফিগারেশন চিত্রগুলির স্টোরেজ অবস্থান দেখায়।

সারণি ৩৫। FPGA কনফিগারেশন চিত্রের স্টোরেজ অবস্থান

কনফিগারেশন মোড ডুয়াল কম্প্রেসড ছবি

CFM2 সংকুচিত ছবি 2

CFM1

CFM0 সংকুচিত ছবি 1

একক অসংকুচিত ছবি

ভার্চুয়াল ইউএফএম

অসংকুচিত ছবি

Single uncompressed image with Memory Initialization

অসংকুচিত ছবি (প্রাক-ইনিশিয়ালাইজড অন-চিপ মেমরি কন্টেন্ট সহ)

মেমোরি ইনিশিয়ালাইজেশন সহ একক সংকুচিত ছবি সংকুচিত ছবি (প্রাক-ইনিশিয়ালাইজড অন-চিপ মেমোরি কন্টেন্ট সহ)

একক সংকুচিত ছবি

ভার্চুয়াল ইউএফএম

সংকুচিত ছবি

MAX 10 FPGA-তে ফ্ল্যাশ মেমোরি অ্যাক্সেস করার জন্য আপনাকে অবশ্যই অন-চিপ ফ্ল্যাশ আইপি কোর ব্যবহার করতে হবে। আপনি কোয়ার্টাস প্রাইম সফ্টওয়্যারের সাথে অন-চিপ ফ্ল্যাশ আইপি ইন্সট্যান্টিয়েট এবং সংযোগ করতে পারেন। Nios V সফট কোর প্রসেসর অন-চিপ ফ্ল্যাশ আইপির সাথে যোগাযোগের জন্য প্ল্যাটফর্ম ডিজাইনার ইন্টারকানেক্ট ব্যবহার করে।
Figure 32. Connection between On-chip Flash IP and Nios V Processor

দ্রষ্টব্য:

Ensure the On-chip Flash csr port is connected to the Nios V processor data_manager to enable the processor to control write and erase operations.
অন-চিপ ফ্ল্যাশ আইপি কোর পাঁচটি ফ্ল্যাশ সেক্টরে অ্যাক্সেস প্রদান করতে পারে - UFM0, UFM1, CFM0, CFM1, এবং CFM2।
Important information about the UFM and CFM sectors.: · CFM sectors are intended for configuration (bitstream) data (*.pof) storage.
· ব্যবহারকারীর তথ্য UFM সেক্টরে সংরক্ষণ করা যেতে পারে এবং লুকানোও হতে পারে, যদি প্ল্যাটফর্ম ডিজাইনার টুলে সঠিক সেটিংস নির্বাচন করা হয়।
· Certain devices do not have a UFM1 sector. You can refer to the table: UFM and CFM Sector Size for available sectors in each individual MAX 10 FPGA device.

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 57

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

· আপনি সিঙ্গেল আনকম্প্রেসড ইমেজ কনফিগারেশন মোড নির্বাচন করে CFM2 কে ভার্চুয়াল UFM হিসেবে কনফিগার করতে পারেন।
· আপনি সিঙ্গেল আনকম্প্রেসড ইমেজ কনফিগারেশন মোড নির্বাচন করে ভার্চুয়াল UFM হিসেবে CFM2 এবং CFM1 কনফিগার করতে পারেন।
· নির্বাচিত MAX 10 FPGA ডিভাইসের সাথে প্রতিটি সেক্টরের আকার পরিবর্তিত হয়।

টেবিল 36।

ইউএফএম এবং সিএফএম সেক্টরের আকার
এই টেবিলে UFM এবং CFM অ্যারের মাত্রা তালিকাভুক্ত করা হয়েছে।

ডিভাইস

Pages per Sector

UFM1 UFM0 CFM2 CFM1 CFM0

Page Size (Kbit)

সর্বাধিক ব্যবহারকারী
ফ্ল্যাশ মেমোরির আকার (কেবিট) (৩)

মোট কনফিগারেশন মেমোরি সাইজ (Kbit)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

OCRAM Size (Kbit)
108 189 378 549 675 1260 1638

Related Information · MAX 10 FPGA Configuration User Guide · Altera MAX 10 User Flash Memory User Guide

4.5.2. Nios V Processor Application Execute-In-Place from UFM

The Execute-In-Place from UFM solution is suitable for Nios V processor applications which require limited on-chip memory usage. The alt_load() function operates as a mini boot copier that copies the data sections (.rodata, .rwdata, or .exceptions) from boot memory to RAM based on the BSP settings. The code section (.text),
which is a read only section, remains in the MAX 10 On-chip Flash memory region. This setup minimizes the RAM usage but may limit the code execution performance as access to the flash memory is slower than the on-chip RAM.

Nios V প্রসেসর অ্যাপ্লিকেশনটি UFM সেক্টরে প্রোগ্রাম করা হয়। Nios V প্রসেসরের রিসেট ভেক্টর সিস্টেম রিসেট হওয়ার পরে UFM থেকে কোড কার্যকর করার জন্য UFM বেস ঠিকানার দিকে নির্দেশ করে।

যদি আপনি আপনার অ্যাপ্লিকেশন ডিবাগ করার জন্য সোর্স-লেভেল ডিবাগার ব্যবহার করেন, তাহলে আপনাকে অবশ্যই একটি হার্ডওয়্যার ব্রেকপয়েন্ট ব্যবহার করতে হবে। এর কারণ হল UFM র‍্যান্ডম মেমোরি অ্যাক্সেস সমর্থন করে না, যা সফট ব্রেকপয়েন্ট ডিবাগিংয়ের জন্য প্রয়োজনীয়।

দ্রষ্টব্য:

MAX 10-এ এক্সিকিউট-ইন-প্লেস করার সময় আপনি UFM মুছে ফেলতে বা লিখতে পারবেন না। UFM মুছে ফেলতে বা লিখতে হলে বুট কপিয়ার পদ্ধতিতে স্যুইচ করুন।

(৩) সর্বাধিক সম্ভাব্য মান, যা আপনার নির্বাচিত কনফিগারেশন মোডের উপর নির্ভর করে।

Nios® V Embedded Processor Design Handbook 58

প্রতিক্রিয়া পাঠান

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

চিত্র 33. UFM থেকে Nios V প্রসেসর অ্যাপ্লিকেশন XIP

সর্বোচ্চ ১০টি ডিভাইস

.পিওএফ
নিওস ভি হার্ডওয়্যার .এসওএফ
নিওস ভি সফটওয়্যার .এইচএক্স

কোয়ার্টাস প্রোগ্রামার

অন-চিপ ফ্ল্যাশ

সিএফএম

Nios V Hardware

ইউএফএম

Nios V Software

অভ্যন্তরীণ কনফিগারেশন

অন-চিপ ফ্ল্যাশ আইপি

FPGA লজিক
নিওস ভি প্রসেসর

অন-চিপ র‍্যাম

বাহ্যিক

RAM

EMIF

৪.৫.২.১। হার্ডওয়্যার ডিজাইন ফ্লো
The following section describes a step-by-step method for building a bootable system for a Nios V processor application from On-Chip Flash. The exampনিচেরটি MAX 10 ডিভাইস ব্যবহার করে তৈরি করা হয়েছে।
আইপি কম্পোনেন্ট সেটিংস
১. কোয়ার্টাস প্রাইম এবং প্ল্যাটফর্ম ডিজাইনার ব্যবহার করে আপনার Nios V প্রসেসর প্রজেক্ট তৈরি করুন। ২. নিশ্চিত করুন যে আপনার প্ল্যাটফর্মে এক্সটার্নাল RAM বা অন-চিপ মেমোরি (OCRAM) যোগ করা আছে।
ডিজাইনার সিস্টেম।

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 59

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16
চিত্র 34. প্রাক্তনample IP Connections in Platform Designer for Booting Nios V from OnChip Flash (UFM)

৩. অন-চিপ ফ্ল্যাশ আইপি প্যারামিটার এডিটরে, আপনার ডিজাইনের পছন্দ অনুসারে কনফিগারেশন মোডটি নিম্নলিখিত যেকোনো একটিতে সেট করুন: · একক আনকম্প্রেসড ইমেজ · একক কম্প্রেসড ইমেজ মেমোরি ইনিশিয়ালাইজেশন সহ · একক কম্প্রেসড ইমেজ মেমোরি ইনিশিয়ালাইজেশন সহ
For more information about Dual Compressed Images, refer to the MAX 10 FPGA Configuration User Guide – Remote System Upgrade.

দ্রষ্টব্য:

You must assign Hidden Access to every CFM regions in the On-Chip Flash IP.

চিত্র ৩৫। অন-চিপ ফ্ল্যাশ প্যারামিটার এডিটরে কনফিগারেশন মোড নির্বাচন

অন-চিপ ফ্ল্যাশ আইপি সেটিংস - ইউএফএম ইনিশিয়ালাইজেশন আপনি আপনার পছন্দ অনুযায়ী নিম্নলিখিত পদ্ধতিগুলির মধ্যে একটি বেছে নিতে পারেন:

Nios® V Embedded Processor Design Handbook 60

প্রতিক্রিয়া পাঠান

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

দ্রষ্টব্য:

পরবর্তী উপঅধ্যায়গুলির (সফ্টওয়্যার ডিজাইন ফ্লো এবং প্রোগ্রামিং) ধাপগুলি এখানে আপনার নির্বাচনের উপর নির্ভর করে।

· পদ্ধতি ১: সংকলনের সময় SOF-এ UFM ডেটা শুরু করুন
কোয়ার্টাস প্রাইম সংকলনের সময় SOF-তে UFM ইনিশিয়ালাইজেশন ডেটা অন্তর্ভুক্ত করে। UFM ডেটাতে কোনও পরিবর্তন হলে SOF পুনঃসংকলন প্রয়োজন।
১. ফ্ল্যাশ কন্টেন্ট ইনিশিয়ালাইজ করুন এবং নন-ডিফল্ট ইনিশিয়ালাইজেশন সক্ষম করুন চেক করুন file.

Figure 36. Initialize Flash Contents and Enable Non-default Initialization File

2. উৎপন্ন .hex এর পথ নির্দিষ্ট করুন file (elf2hex কমান্ড থেকে) ব্যবহারকারীর তৈরি হেক্স বা mif-এ file.
চিত্র 37. .hex যোগ করা File পথ

· পদ্ধতি ২: POF তৈরির সময় একটি সংকলিত SOF-এর সাথে UFM ডেটা একত্রিত করুন
প্রোগ্রামিং রূপান্তর করার সময় UFM ডেটা সংকলিত SOF এর সাথে একত্রিত করা হয় files. UFM ডেটা পরিবর্তিত হলেও, আপনাকে SOF পুনরায় কম্পাইল করতে হবে না। ডেভেলপমেন্টের সময়, আপনাকে SOF পুনরায় কম্পাইল করতে হবে না। fileঅ্যাপ্লিকেশনের পরিবর্তনের জন্য s। Alterare অ্যাপ্লিকেশন ডেভেলপারদের জন্য এই পদ্ধতিটি সুপারিশ করে।
1. Uncheck Initialize flash content..
চিত্র 38. নন-ডিফল্ট ইনিশিয়ালাইজেশনের মাধ্যমে ফ্ল্যাশ কন্টেন্ট ইনিশিয়াল করুন File

Nios V প্রসেসরের জন্য এজেন্ট সেটিংস রিসেট করুন এক্সিকিউট-ইন-প্লেস পদ্ধতি
1. In the Nios V processor parameter editor, set the Reset Agent to On-Chip Flash.
চিত্র 39. রিসেট এজেন্ট সহ Nios V প্রসেসর প্যারামিটার এডিটর সেটিংস অন-চিপ ফ্ল্যাশে সেট করা হয়েছে

২. জেনারেশন ডায়ালগ বক্সটি প্রদর্শিত হলে জেনারেট এইচডিএল ক্লিক করুন। ৩. আউটপুট নির্দিষ্ট করুন file জেনারেশন অপশনে ক্লিক করুন এবং জেনারেট ক্লিক করুন।

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 61

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16
Quartus Prime Software Settings 1. In the Quartus Prime software, click Assignments Device Device and Pin
Options Configuration. Set the Configuration mode according to the setting in On-Chip Flash IP. Figure 40. Configuration Mode Selection in Quartus Prime Software

২. ডিভাইস এবং পিন অপশন উইন্ডো থেকে বেরিয়ে আসতে ওকে ক্লিক করুন,
3. Click OK to exit the Device window.
4. Click Processing Start Compilation to compile your project and generate the .sof file.

দ্রষ্টব্য:

যদি কোয়ার্টাস প্রাইম সফটওয়্যার এবং প্ল্যাটফর্ম ডিজাইনার প্যারামিটার এডিটরে কনফিগারেশন মোড সেটিং ভিন্ন হয়, তাহলে কোয়ার্টাস প্রাইম প্রকল্পটি নিম্নলিখিত ত্রুটি বার্তা সহ ব্যর্থ হয়।

চিত্র 41।

Error Message for Different Configuration Mode Setting Error (14740): Configuration mode on atom “q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block” does not match the project setting. Update and regenerate the Qsys system to match the project setting.

সম্পর্কিত তথ্য MAX 10 FPGA কনফিগারেশন ব্যবহারকারী নির্দেশিকা

4.5.2.2. Software Design Flow
এই বিভাগটি Nios V প্রসেসর সফ্টওয়্যার প্রকল্প তৈরি এবং তৈরি করার জন্য ডিজাইন প্রবাহ প্রদান করে। একটি সুবিন্যস্ত বিল্ড প্রবাহ নিশ্চিত করার জন্য, আপনার নকশা প্রকল্পে একটি অনুরূপ ডিরেক্টরি ট্রি তৈরি করতে আপনাকে উৎসাহিত করা হচ্ছে। নিম্নলিখিত সফ্টওয়্যার নকশা প্রবাহ এই ডিরেক্টরি ট্রির উপর ভিত্তি করে তৈরি।
সফটওয়্যার প্রজেক্ট ডিরেক্টরি ট্রি তৈরি করতে, এই ধাপগুলি অনুসরণ করুন: ১. আপনার ডিজাইন প্রজেক্ট ফোল্ডারে, সফটওয়্যার নামে একটি ফোল্ডার তৈরি করুন। ২. সফটওয়্যার ফোল্ডারে, hal_app এবং hal_bsp নামে দুটি ফোল্ডার তৈরি করুন।
চিত্র ৪২। সফটওয়্যার প্রজেক্ট ডিরেক্টরি ট্রি

Nios® V Embedded Processor Design Handbook 62

প্রতিক্রিয়া পাঠান

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16
অ্যাপ্লিকেশন BSP প্রকল্প তৈরি করা
BSP Editor চালু করতে, এই পদক্ষেপগুলি অনুসরণ করুন: 1. Nios V কমান্ড শেলটি প্রবেশ করান। 2. niosv-bsp-editor কমান্ড দিয়ে BSP Editor চালু করুন। 3. BSP Editor-এ, ক্লিক করুন File New BSP to start your BSP project. 4. Configure the following settings:
· SOPC তথ্য File নাম: SOPCINFO প্রদান করুন file (.sopcinfo)। · CPU নাম: Nios V প্রসেসর নির্বাচন করুন। · অপারেটিং সিস্টেম: Nios V প্রসেসরের অপারেটিং সিস্টেম নির্বাচন করুন। · সংস্করণ: ডিফল্ট হিসেবে ছেড়ে দিন। · BSP টার্গেট ডিরেক্টরি: BSP প্রকল্পের ডিরেক্টরি পথ নির্বাচন করুন। আপনি করতে পারেন
এটি আগে থেকে সেট করুন /software/hal_bsp ডিফল্ট অবস্থান ব্যবহার সক্রিয় করে। · BSP সেটিংস File নাম: BSP সেটিংসের নাম টাইপ করুন File. · Additional Tcl scripts: Provide a BSP Tcl script by enabling Enable Additional Tcl script. 5. Click OK.
Figure 43. Configure New BSP

Configuring the BSP Editor and Generating the BSP Project
You can define the processor’s exception vector either in On-Chip Memory (OCRAM) or On-Chip Flash based on your design preference. Setting the exception vector memory to OCRAM/External RAM is recommended to make the interrupt processing faster. 1. Go to Main Settings Advanced hal.linker. 2. If you select On-Chip Flash as exception vector,
a. Enable the following settings:

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 63

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Figure 44. Advanced.hal.linker Settings

b. Click on the Linker Script tab in the BSP Editor. c. Set the .exceptions and .text regions in the Linker Section Name to
On-Chip Flash. d. Set the rest of the regions in the Linker Section Name list to the On-Chip
Memory (OCRAM) or external RAM.
Figure 45. Linker Region Settings (Exception Vector Memory: On-Chip Flash)

3. If you select OCRAM/External RAM as exception vector, a. Enable the following settings: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Figure 46. Linker Region Settings (Exception Vector Memory: OCRAM/External RAM)

b. Click on the Linker Script tab in the BSP Editor.
c. Set the.text regions in the Linker Section Name to On-Chip Flash.
d. Set the rest of the regions in the Linker Section Name list to the On-Chip Memory (OCRAM) or external RAM.

Nios® V Embedded Processor Design Handbook 64

প্রতিক্রিয়া পাঠান

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16
Figure 47. Linker Region Settings (Exception Vector Memory: OCRAM)
4. Click Generate to generate the BSP project. Generating the User Application Project File 1. Navigate to the software/hal_app folder and create your application source
code. 2. Launch the Nios V Command Shell. 3. Execute the command below to generate the application CMakeLists.txt.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/<user application>
Building the User Application Project You can choose to build the user application project using Ashling RiscFree IDE for Altera FPGAs or through the command line interface (CLI). If you prefer using CLI, you can build the user application using the following command: cmake -G “Unix Makefiles” -B software/hal_app/build -S software/hal_app make -C software/hal_app/build
The application (.elf) file is created in software/hal_app/build folder. Generating the HEX File You must generate a .hex file from your application .elf file, so you can create a .pof file suitable for programming the devices. 1. Launch the Nios V Command Shell. 2. For Nios V processor application boot from On-Chip Flash, use the following
command line to convert the ELF to HEX for your application. This command creates the user application (onchip_flash.hex) file. elf2hex software/hal_app/build/<user_application>.elf -o onchip_flash.hex
-b <base address of On-Chip Flash UFM region> -w 8 -e <end address of On-Chip Flash UFM region> 3. Recompile the hardware design if you check Initialize memory content option in On-Chip Flash IP (Method 1). This is to include the software data (.HEX) in the SOF file.

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 65

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16
4.5.2.3. Programming 1. In Quartus Prime, click File প্রোগ্রামিং রূপান্তর করুন Files. 2. Under Output programming file, choose Programmer Object File (.pof) as Programming file type. 3. Set Mode to Internal Configuration.
Figure 48. Convert Programming File সেটিংস
4. Click Options/Boot info…, the MAX 10 Device Options window appears. 5. Based on the Initialize flash content settings in the On-chip Flash IP, perform
one of the following steps: · If Initialize flash content is checked (Method 1), the UFM initialization data
was included in the SOF duringQuartus Prime compilation. — Select Page_0 for UFM source: option. Click OK and proceed to the
next. Figure 49. Setting Page_0 for UFM Source if Initialize Flash Content is Checked

Nios® V Embedded Processor Design Handbook 66

প্রতিক্রিয়া পাঠান

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16
· If Initialize flash content is not checked (Method 2), choose Load memory file for the UFM source option. Browse to the generated On-chip Flash HEX file (onchip_flash.hex) in the File path: and click OK. This step adds UFM data separately to the SOF file during the programming file রূপান্তর
Figure 50. Setting Load Memory File for UFM Source if Initialize Flash Content is Not Checked

6. In the Convert Programming File dialog box, at the Input files to convert section, click Add File… and point to the generated Quartus Prime .sof file.
Figure 51. Input Files to Convert in Convert Programming Files for Single Image Mode

7. Click Generate to create the .pof file. 8. Program the .pof file into your MAX 10 device. 9. Power cycle your hardware.

4.5.3. Nios V Processor Application Copied from UFM to RAM using Boot Copier

Altera recommends this solution for MAX 10 FPGA Nios V processor system designs where multiple iterations of application software development and high system performance are required. The boot copier is located within the UFM at an offset that is the same address as the reset vector. The Nios V application is located next to the boot copier.

For this boot option, the Nios V processor starts executing the boot copier upon system reset to copy the application from the UFM sector to the OCRAM or external RAM. Once copying is complete, the Nios V processor transfers the program control over to the application.

দ্রষ্টব্য:

The applied boot copier is the same as the Bootloader via GSFI.

প্রতিক্রিয়া পাঠান

Nios® V Embedded Processor Design Handbook 67

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

Figure 52. Nios V Application Copied from UFM to RAM using Boot Copier

সর্বোচ্চ ১০টি ডিভাইস

.পিওএফ
নিওস ভি হার্ডওয়্যার .এসওএফ
নিওস ভি সফটওয়্যার .এইচএক্স
Bootloader .SREC

কোয়ার্টাস প্রোগ্রামার

বাহ্যিক RAM
Nios V Software

অন-চিপ ফ্ল্যাশ

সিএফএম

Nios V Hardwa

দলিল/সম্পদ

altera Nios V Embedded Processor [পিডিএফ] ব্যবহারকারীর নির্দেশিকা
Nios V, Nios V-m, Nios V-g, Nios V-c, Nios V Embedded Processor, Nios V, Embedded Processor, Processor

তথ্যসূত্র

ব্যবহারকারীর ম্যানুয়াল

altera Nios V Embedded Processor

স্পেসিফিকেশন

Nios V Processor Hardware System Design

Nios V Processor Software System Design

Nios V Processor Configuration and Booting Solutions

দলিল/সম্পদ

তথ্যসূত্র

একটি মন্তব্য করুন

উত্তর বাতিল করুন