Gwida għall-Utent tal-Proċessur Inkorporat altera Nios V

About the Nios® V Embedded Processor
1.1. Altera® FPGA u Proċessuri Inkorporati Aktar minnview
L-apparati Altera FPGA jistgħu jimplimentaw loġika li tiffunzjona bħala mikroproċessur komplut filwaqt li jipprovdu ħafna għażliet.
Differenza importanti bejn il-mikroproċessuri diskreti u l-Altera FPGA hija li d-drapp tal-Altera FPGA ma fih l-ebda loġika meta jixgħel. Il-proċessur Nios® V huwa proċessur ta' proprjetà intellettwali (IP) artab ibbażat fuq l-ispeċifikazzjoni RISC-V. Qabel ma tħaddem is-softwer fuq sistema bbażata fuq il-proċessur Nios V, trid tikkonfigura l-apparat Altera FPGA b'disinn ta' ħardwer li fih proċessur Nios V. Tista' tpoġġi l-proċessur Nios V kullimkien fuq l-Altera FPGA, skont ir-rekwiżiti tad-disinn.

Biex is-sistema integrata tiegħek ibbażata fuq l-IP Altera® FPGA taġixxi bħala sistema bbażata fuq mikroproċessur diskret, is-sistema tiegħek għandha tinkludi dan li ġej: · AJTAG Interfaċċja biex tappoġġja l-konfigurazzjoni, il-ħardwer u s-softwer tal-Altera FPGA
debugging · Mekkaniżmu ta' konfigurazzjoni ta' Altera FPGA meta tixgħel
Jekk is-sistema tiegħek għandha dawn il-kapaċitajiet, tista' tibda tirfina d-disinn tiegħek minn disinn ta' ħardwer ittestjat minn qabel li jkun ġie mgħobbi fl-Altera FPGA. L-użu ta' Altera FPGA jippermettilek ukoll li timmodifika d-disinn tiegħek malajr biex tindirizza problemi jew biex iżżid funzjonalità ġdida. Tista' tittestja dawn id-disinji l-ġodda tal-ħardwer faċilment billi terġa' tikkonfigura l-Altera FPGA bl-użu tal-J tas-sistema tiegħek.TAG interface.
Il-JTAG L-interfaċċja tappoġġja l-iżvilupp tal-ħardwer u s-softwer. Tista' twettaq il-kompiti li ġejjin billi tuża l-JTAG interfaċċja: · Ikkonfigura l-Altera FPGA · Niżżel u agħmel debug tas-softwer · Ikkomunika mal-Altera FPGA permezz ta' interfaċċja simili għal UART (JTAG UART
terminal) · Ħardwer tad-debugging (bl-analizzatur tal-loġika inkorporat tas-Signal Tap) · Memorja flash tal-programm
Wara li tikkonfigura l-Altera FPGA b'disinn ibbażat fuq proċessur Nios V, il-fluss tal-iżvilupp tas-softwer huwa simili għall-fluss għad-disinji ta' mikrokontrolluri diskreti.

Informazzjoni Relatata · AN 985: Tutorja tal-Proċessur Nios V
Gwida ta' bidu rapidu dwar il-ħolqien ta' sistema sempliċi ta' proċessur Nios V u t-tħaddim tal-applikazzjoni Hello World.
© Altera Corporation. Altera, il-logo ta' Altera, il-logo tal-'a', u marki oħra ta' Altera huma trademarks ta' Altera Corporation. Altera tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Altera ma tassumi l-ebda responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott, jew servizz deskritt hawnhekk ħlief kif espressament miftiehem bil-miktub minn Altera. Il-klijenti ta' Altera huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jistrieħu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi. *Ismijiet u marki oħra jistgħu jiġu ddikjarati bħala proprjetà ta' oħrajn.

1. Dwar il-Proċessur Inkorporat Nios® V 726952 | 2025.07.16
· Manwal ta' Referenza tal-Proċessur Nios V Jipprovdi informazzjoni dwar il-parametri referenzjarji tal-prestazzjoni tal-proċessur Nios V, l-arkitettura tal-proċessur, il-mudell ta' programmar, u l-implimentazzjoni ewlenija.
· Gwida għall-Utent tal-IP tal-Periferali Inkorporati · Manwal tal-Iżviluppatur tas-Softwer tal-Proċessur Nios V

Jiddeskrivi l-ambjent tal-iżvilupp tas-softwer tal-proċessur Nios V, l-għodod li huma disponibbli, u l-proċess biex jinbena softwer biex jaħdem fuq il-proċessur Nios V. · Gwida għall-Utent tal-Ambjent ta' Żvilupp Integrat (IDE) ta' Ashling* RiscFree* għall-Altera FPGAs Tiddeskrivi l-ambjent ta' żvilupp integrat (IDE) ta' RiscFree* għall-Altera FPGAs, HPS ibbażati fuq Arm* u l-proċessur ewlieni Nios V. · Noti dwar ir-Rilaxx tal-IP tal-Altera FPGA tal-Proċessur Nios V
1.2. Appoġġ tas-Software Quartus® Prime
Il-fluss tal-bini tal-proċessur Nios V huwa differenti għas-softwer Quartus® Prime Pro Edition u s-softwer Quartus Prime Standard Edition. Irreferi għal AN 980: Appoġġ għas-Softwer Quartus Prime tal-Proċessur Nios V għal aktar informazzjoni dwar id-differenzi.
Informazzjoni Relatata AN 980: Proċessur Nios V Appoġġ għas-Softwer Quartus Prime
1.3. Liċenzjar tal-Proċessur Nios V
Kull varjant ta' proċessur Nios V għandu l-liċenzja tiegħu. Ladarba takkwista l-liċenzja, tista' tuża l-istess liċenzja għall-proġetti kollha tal-proċessur Nios V sad-data ta' skadenza. Tista' takkwista l-liċenzji Nios V Processor Altera FPGA IP mingħajr ħlas.
Il-lista taċ-ċwievet tal-liċenzja tal-proċessur Nios V hija disponibbli fiċ-Ċentru tal-Liċenzjar Self-Service tal-Altera FPGA. Ikklikkja t-tab Sign up for Evaluation jew Free License, u agħżel l-għażliet korrispondenti biex tagħmel it-talba.
Figura 1. Ċentru ta' Liċenzjar Self-Service tal-Altera FPGA

Bil-kodiċijiet tal-liċenzja, tista':
Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 7

1. Dwar il-Proċessur Inkorporat Nios® V 726952 | 2025.07.16
· Implimenta proċessur Nios V fis-sistema tiegħek. · Simula l-imġiba ta' sistema ta' proċessur Nios V. · Ivverifika l-funzjonalità tad-disinn, bħad-daqs u l-veloċità. · Ġenera programmazzjoni tal-apparat files. · Ipprogramma apparat u vverifika d-disinn fil-ħardwer.
M'għandekx bżonn liċenzja biex tiżviluppa softwer fl-Ashling* RiscFree* IDE għal Altera FPGAs.
Informazzjoni Relatata · Ċentru ta' Liċenzjar Self-Service tal-Altera FPGA
Għal aktar informazzjoni dwar kif tikseb iċ-ċwievet tal-liċenzja Nios V Processor Altera FPGA IP. · Installazzjoni u Liċenzjar tas-Softwer Altera FPGA Għal aktar informazzjoni dwar il-liċenzjar tas-softwer Altera FPGA u t-twaqqif ta' liċenzja fissa u server tal-liċenzji tan-netwerk.
1.4. Disinn ta' Sistema Inkorporata
Il-figura li ġejja turi fluss simplifikat tad-disinn tas-sistema bbażata fuq il-proċessur Nios V, li jinkludi kemm l-iżvilupp tal-ħardwer kif ukoll tas-softwer.

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 8

Ibgħat Feedback

1. Dwar il-Proċessur Inkorporat Nios® V 726952 | 2025.07.16

Figura 2.

Fluss tad-Disinn tas-Sistema tal-Proċessur Nios V
Kunċett tas-Sistema

Analizza r-Rekwiżiti tas-Sistema

Nios® V
Qlub tal-Proċessur u Komponenti Standard

Iddefinixxi u Ġenera Sistema fi
Disinjatur tal-Pjattaforma

Fluss tal-Ħardwer: Integrazzjoni u Kumpilazzjoni tal-Proġett Intel Quartus Prime

Fluss tas-Softwer: Żviluppa u Ibni Softwer tal-Proposta Nios V

Fluss tal-Ħardwer: Niżżel id-Disinn tal-FPGA
għall-Bord fil-Mira

Fluss tas-Softwer: Ittestja u Debuggja s-Softwer tal-Proċessur Nios V

Is-Softwer Ma Jissodisfax l-Ispeċifikazzjonijiet?
Iva
Ħardwer Le Jissodisfa l-Ispeċifikazzjonijiet? Iva
Sistema Tlesta

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 9

726952 | 2025.07.16 Ibgħat Feedback

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer u d-Disinjatur tal-Pjattaforma Quartus Prime

Figura 3.

Id-dijagramma li ġejja turi disinn tipiku tal-ħardwer tal-proċessur Nios V. Fluss tad-Disinn tal-Ħardwer tas-Sistema tal-Proċessur Nios V

Ibda

Qlub Nios V u Komponenti Standard

Uża d-Disinjatur tal-Pjattaforma biex Tiddisinja Sistema Bbażata fuq Nios V
Ġenera Disinn tad-Disinjatur tal-Pjattaforma

Integra s-Sistema tad-Disinjatur tal-Pjattaforma mal-Proġett Intel Quartus Prime
Assenja l-Pożizzjonijiet tal-Brilli, ir-Rekwiżiti tal-Ħin, u Restrizzjonijiet oħra tad-Disinn
Ikkompila l-Ħardwer għall-Apparat fil-Mira f'Intel Quartus Prime

Lest biex Tniżżel
2.1. Il-Ħolqien tad-Disinn tas-Sistema tal-Proċessur Nios V bil-Platform Designer
Is-softwer Quartus Prime jinkludi l-għodda ta' integrazzjoni tas-sistema Platform Designer li tissimplifika l-kompitu tad-definizzjoni u l-integrazzjoni tal-qalba IP tal-proċessur Nios V u IPs oħra f'disinn tas-sistema Altera FPGA. Il-Platform Designer awtomatikament joħloq loġika ta' interkonnessjoni mill-konnettività ta' livell għoli speċifikata. L-awtomazzjoni tal-interkonnessjoni telimina l-kompitu li jieħu ħafna ħin tal-ispeċifikazzjoni ta' konnessjonijiet HDL fil-livell tas-sistema.
© Altera Corporation. Altera, il-logo ta' Altera, il-logo tal-'a', u marki oħra ta' Altera huma trademarks ta' Altera Corporation. Altera tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Altera ma tassumi l-ebda responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott, jew servizz deskritt hawnhekk ħlief kif espressament miftiehem bil-miktub minn Altera. Il-klijenti ta' Altera huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jistrieħu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi. *Ismijiet u marki oħra jistgħu jiġu ddikjarati bħala proprjetà ta' oħrajn.

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer u d-Disinjatur tal-Pjattaforma Quartus Prime
726952 | 2025.07.16

Wara li tanalizza r-rekwiżiti tal-ħardwer tas-sistema, tuża Quartus Prime biex tispeċifika l-qalba tal-proċessur Nios V, il-memorja, u komponenti oħra li teħtieġ is-sistema tiegħek. Id-Disinjatur tal-Pjattaforma jiġġenera awtomatikament il-loġika tal-interkonnessjoni biex jintegra l-komponenti fis-sistema tal-ħardwer.

2.1.1. L-Instanzjazzjoni tal-Proċessur Nios V Altera FPGA IP

You can instantiate any of the processor IP cores in Platform Designer IP Catalog Processors and Peripherals Embedded Processors.

Il-qalba tal-IP ta' kull proċessur tappoġġja għażliet ta' konfigurazzjoni differenti bbażati fuq l-arkitettura unika tagħha. Tista' tiddefinixxi dawn il-konfigurazzjonijiet biex ikunu adattati aħjar għall-bżonnijiet tad-disinn tiegħek.

Tabella 1.

Għażliet ta' Konfigurazzjoni bejn Varjanti Ewlenin

Għażliet ta' Konfigurazzjoni

Proċessur Nios V/c

Proċessur Nios V/m

Talba għal Irrisettjar tal-Użu tad-Debug

—

Nases, Eċċezzjonijiet, u Interruzzjonijiet

Arkitettura tas-CPU

ECC

Caches, Reġjuni Periferali u TCMs

—

Istruzzjonijiet Personalizzati

—

Lockstep

—

Proċessur Nios V/g

2.1.1.1. Instanzjar tal-Mikrokontrollur Kompatt Nios V/c Altera FPGA IP Figura 4. Mikrokontrollur Kompatt Nios V/c Altera FPGA IP

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 11

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer u d-Disinjatur tal-Pjattaforma Quartus Prime
726952 | 2025.07.16

2.1.1.1.1. Tab tal-Arkitettura tas-CPU

Tabella 2.

Tab tal-Arkitettura tas-CPU

Karatteristika

Deskrizzjoni

Ippermetti l-Interfaċċja Avalon® Jippermetti l-Interfaċċja Avalon għall-maniġer tal-istruzzjonijiet u l-maniġer tad-dejta. Jekk ikun diżattivat, is-sistema tuża l-interfaċċja AXI4-Lite.

Valur tas-CSR ta' mhartid

· Għażla IP mhux valida. · Tużax il-valur tas-CSR mhartid fil-proċessur Nios V/c.

2.1.1.1.2. Uża t-Tab tar-Rissettjar

Tabella 3.

Uża l-Parametru tat-Tab tar-Rissettjar

Uża t-Tab tat-Talba għar-Reset

Deskrizzjoni

Żid l-Interfaċċja tat-Talba għal Reset

· Ippermetti din l-għażla biex tesponi portijiet ta' reset lokali fejn master lokali jista' jużaha biex jattiva l-proċessur Nios V biex jirresetja mingħajr ma jaffettwa komponenti oħra f'sistema ta' proċessur Nios V.
· L-interfaċċja tar-reset tikkonsisti minn sinjal ta' resetreq tad-dħul u sinjal ta' ack tal-ħruġ.
· Tista' titlob reset għall-qalba tal-proċessur Nios V billi tasserixxi s-sinjal resetreq.
· Is-sinjal resetreq irid jibqa' asserit sakemm il-proċessur jasserixxi s-sinjal ack. Jekk is-sinjal ma jibqax asserit, il-proċessur jista' jkun fi stat mhux deterministiku.
· Il-proċessur Nios V jirrispondi li r-reset irnexxa billi jasserixxi s-sinjal ta' ack.
· Wara li l-proċessur jiġi rrisettjat b'suċċess, l-asserzjoni tas-sinjal ack tista' sseħħ diversi drabi perjodikament sakemm ma jkunx hemm asserzjoni tas-sinjal resetreq.

2.1.1.1.3. Tab tan-Nases, l-Eċċezzjonijiet, u l-Interruzzjonijiet

Tabella 4.

Parametri tat-Tab Nases, Eċċezzjonijiet, u Interruzzjonijiet

Nases, Eċċezzjonijiet, u Interruzzjonijiet

Deskrizzjoni

Irrisettja l-Aġent

Irrisettja Offset

Nota:

Platform Designer jipprovdi għażla Assoluta, li tippermettilek tispeċifika indirizz assolut f'Reset Offset. Uża din l-għażla meta l-memorja li taħżen il-vettur tar-reset tkun tinsab barra s-sistema tal-proċessur u s-sottosistemi.

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 12

Ibgħat Feedback

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer u d-Disinjatur tal-Pjattaforma Quartus Prime
726952 | 2025.07.16

2.1.1.1.4. Tab tal-ECC

Tabella 5.

Tab tal-ECC

ECC

Ippermetti s-Sejbien tal-Iżbalji u r-Rappurtar tal-Istatus

Deskrizzjoni
· Ippermetti din l-għażla biex tapplika l-karatteristika ECC għall-blokki RAM interni tal-proċessur Nios V. · Il-karatteristiċi tal-ECC jiskopru żbalji sa 2 bits u jirreaġixxu abbażi tal-imġiba li ġejja:
— Jekk ikun żball li jista' jiġi kkoreġut ta' bit wieħed, il-proċessur ikompli jopera wara li jikkoreġi l-iżball fil-pipeline tal-proċessur. Madankollu, il-korrezzjoni ma tkunx riflessa fil-memorji tas-sors.
— Jekk l-iżball ma jistax jiġi kkoreġut, il-proċessur ikompli jopera mingħajr ma jikkoreġih fil-pipeline tal-proċessur u fil-memorji tas-sors, u dan jista' jwassal biex il-proċessur jidħol fi stat mhux deterministiku.

2.1.1.2. Instanzjar tal-Mikrokontrollur Nios V/m Altera FPGA IP Figura 5. Mikrokontrollur Nios V/m Altera FPGA IP

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 13

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer u d-Disinjatur tal-Pjattaforma Quartus Prime
726952 | 2025.07.16

2.1.1.2.1. Tab tad-Debug

Tabella 6.

Parametri tat-Tab tad-Debug

Tab tad-Debug

Deskrizzjoni

Ippermetti d-Debug
Ippermetti r-Reset mill-Modulu tad-Debug

· Ippermetti din l-għażla biex iżżid il-JTAG modulu ta' konnessjoni fil-mira mal-proċessur Nios V. · Il-JTAG Il-modulu ta' konnessjoni fil-mira jippermetti l-konnessjoni mal-proċessur Nios V permezz tal-
JTAG pinnijiet tal-interfaċċja tal-FPGA. · Il-konnessjoni tipprovdi l-kapaċitajiet bażiċi li ġejjin:
— Ibda u waqqaf il-proċessur Nios V — Eżamina u editja r-reġistri u l-memorja. — Niżżel l-applikazzjoni Nios V .elf file għall-memorja tal-proċessur waqt l-eżekuzzjoni permezz ta'
niosv-download. — Iddebuggja l-applikazzjoni li qed taħdem fuq il-proċessur Nios V · Qabbad il-port dm_agent mal-istruzzjoni tal-proċessur u x-xarabank tad-dejta. Kun żgur li l-indirizz bażi bejn iż-żewġ xarabanks huwa l-istess.
· Ippermetti din l-għażla biex tesponi l-portijiet dbg_reset_out u ndm_reset_in. · JTAG debugger jew il-kmand niosv-download -r jattivaw id-dbg_reset_out, li
jippermetti lill-proċessur Nios V jirrisettja l-periferali tas-sistema li jikkonnettjaw ma' dan il-port. · Trid tikkonnettja l-interface dbg_reset_out ma' ndm_reset_in minflok ma tirrisettja
interface biex tattiva r-reset għall-qalba tal-proċessur u l-modulu tat-tajmer. M'għandekx tikkonnettja l-interface dbg_reset_out mal-interface tar-reset biex tevita mġiba indeterminata.

2.1.1.2.2. Uża t-Tab tar-Rissettjar

Tabella 7.

Uża l-Parametru tat-Tab tar-Rissettjar

Uża t-Tab tat-Talba għar-Reset

Deskrizzjoni

Żid l-Interfaċċja tat-Talba għal Reset

· Ippermetti din l-għażla biex tesponi portijiet ta' reset lokali fejn master lokali jista' jużaha biex jattiva l-proċessur Nios V biex jirresetja mingħajr ma jaffettwa komponenti oħra f'sistema ta' proċessur Nios V.
· L-interfaċċja tar-reset tikkonsisti minn sinjal ta' resetreq tad-dħul u sinjal ta' ack tal-ħruġ.
· Tista' titlob reset għall-qalba tal-proċessur Nios V billi tasserixxi s-sinjal resetreq.
· Is-sinjal resetreq irid jibqa' asserit sakemm il-proċessur jasserixxi s-sinjal ack. Jekk is-sinjal ma jibqax asserit, il-proċessur jista' jkun fi stat mhux deterministiku.
· L-asserzjoni tas-sinjal resetreq fil-modalità debug m'għandha l-ebda effett fuq l-istat tal-proċessur.
· Il-proċessur Nios V jirrispondi li r-reset irnexxa billi jasserixxi s-sinjal ta' ack.
· Wara li l-proċessur jiġi rrisettjat b'suċċess, l-asserzjoni tas-sinjal ack tista' sseħħ diversi drabi perjodikament sakemm ma jkunx hemm asserzjoni tas-sinjal resetreq.

2.1.1.2.3. Tab tan-Nases, l-Eċċezzjonijiet, u l-Interruzzjonijiet

Tabella 8.

Tab tan-Nases, l-Eċċezzjonijiet, u l-Interruzzjonijiet

Deskrizzjoni

Irrisettja l-Aġent

Irrisettja l-Modalità ta' Interruzzjoni tal-Offset

· Jispeċifika l-offset tal-vettur tar-reset relattiv għall-indirizz bażi tal-aġent tar-reset magħżul. · Id-Disinjatur tal-Pjattaforma jipprovdi awtomatikament valur awtomatiku għall-offset tar-reset.
Speċifika t-tip ta' kontrollur tal-interruzzjoni jew Dirett jew Vektorizzat. Nota: Il-proċessur Nios V/m mhux pipelined ma jappoġġjax interruzzjonijiet Vektorizzati.
Għalhekk, evita li tuża l-modalità ta' interruzzjoni Vectored meta l-proċessur ikun fil-modalità Nonpipelined.

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 14

Ibgħat Feedback

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer u d-Disinjatur tal-Pjattaforma Quartus Prime
726952 | 2025.07.16

Nota:

2.1.1.2.4. Arkitettura tas-CPU

Tabella 9.

Parametri tat-Tab tal-Arkitettura tas-CPU

Arkitettura tas-CPU

Deskrizzjoni

Ippermetti l-Pipelining fis-CPU

· Ippermetti din l-għażla biex toħloq istanzja tal-proċessur Nios V/m pipelined. — L-IPC huwa ogħla għad-detriment ta' erja loġika ogħla u frekwenza Fmax aktar baxxa.
· Iddiżattiva din l-għażla biex toħloq proċessur Nios V/m mhux pipelined. — Għandu prestazzjoni ċentrali simili għall-proċessur Nios V/c. — Jappoġġja l-kapaċità ta' debugging u interruzzjoni — Żona loġika aktar baxxa u frekwenza Fmax ogħla għad-detriment ta' IPC aktar baxx.

Ippermetti l-Interfaċċja ta' Avalon

Jippermetti l-Avalon Interface għall-maniġer tal-istruzzjonijiet u l-maniġer tad-dejta. Jekk ikun diżattivat, is-sistema tuża l-interfaċċa AXI4-Lite.

Valur tas-CSR ta' mhartid

· Il-valur tar-reġistru tal-Hart ID (mhartid) huwa 0 awtomatikament. · Agħti valur bejn 0 u 4094. · Kompatibbli mal-Altera FPGA Avalon Mutex Core HAL API.

Informazzjoni Relatata Gwida għall-Utent tal-IP Periferali Inkorporat – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. Tab tal-ECC
Tabella 10. Tab tal-ECC
ECC Jippermetti Sejbien ta' Żbalji u Rappurtar tal-Istatus

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 15

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer u d-Disinjatur tal-Pjattaforma Quartus Prime
726952 | 2025.07.16
2.1.1.3. L-Instanzjazzjoni tal-Proċessur ta' Skop Ġenerali Nios V/g Altera FPGA IP
Figura 6. Proċessur ta' Skop Ġenerali Nios V/g Altera FPGA IP – Parti 1

Figura 7.

Proċessur ta' Skop Ġenerali Nios V/g Altera FPGA IP – Parti 2 (Itfi l-Kontrollur tal-Interruzzjoni fil-Livell tal-Qalba)

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 16

Ibgħat Feedback

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer u d-Disinjatur tal-Pjattaforma Quartus Prime
726952 | 2025.07.16

Figura 8.

Proċessur ta' Skop Ġenerali Nios V/g Altera FPGA IP – Parti 2 (Ixgħel u Attiva l-Kontrollur tal-Interruzzjoni fil-Livell tal-Qalba)

Figura 9. Proċessur ta' Skop Ġenerali Nios V/g Altera FPGA IP – Parti 3

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 17

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer u d-Disinjatur tal-Pjattaforma Quartus Prime
726952 | 2025.07.16
Figura 10. Proċessur ta' Skop Ġenerali Nios V/g Altera FPGA IP – Parti 4

2.1.1.3.1. Arkitettura tas-CPU

Tabella 11. Parametri tal-Arkitettura tas-CPU

Tab tal-Arkitettura tas-CPU Ippermetti Unità b'Punt Flotanti

Deskrizzjoni Ippermetti din l-għażla biex iżżid l-unità floating-point (estensjoni "F") fil-qalba tal-proċessur.

Ippermetti t-Tbassir tal-Fergħa

Ippermetti t-tbassir statiku tal-fergħa (Meħuda Lura u 'l Quddiem Mhux Meħuda) għall-istruzzjonijiet tal-fergħa.

Valur tas-CSR ta' mhartid

· Il-valur tar-reġistru tal-Hart ID (mhartid) huwa 0 awtomatikament. · Agħti valur bejn 0 u 4094. · Kompatibbli mal-Altera FPGA Avalon Mutex Core HAL API.

Iddiżattiva l-istruzzjonijiet FSQRT & FDIV għall-FPU

· Neħħi l-operazzjonijiet tal-għerq kwadrat b'punt floating (FSQRT) u tad-diviżjoni b'punt floating (FDIV) fl-FPU.
· Applika l-emulazzjoni tas-softwer fuq iż-żewġ struzzjonijiet matul il-ħin tal-eżekuzzjoni.

Informazzjoni Relatata Gwida għall-Utent tal-IP Periferali Inkorporat – Intel FPGA Avalon® Mutex Core

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 18

Ibgħat Feedback

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer u d-Disinjatur tal-Pjattaforma Quartus Prime
726952 | 2025.07.16

2.1.1.3.2. Tab tad-Debug

Tabella 12. Parametri tat-Tab Debug

Tab tad-Debug

Deskrizzjoni

Ippermetti d-Debug
Ippermetti r-Reset mill-Modulu tad-Debug

2.1.1.3.3. Tab Lockstep Tabella 13. Tab Lockstep
Parametri Ippermetti Lockstep Default Timeout Period Ippermetti Estiża Reset Interface

Deskrizzjoni · Ippermetti s-sistema Lockstep b'żewġ qalbi. · Valur awtomatiku tat-timeout programmabbli mal-ħruġ mir-reset (bejn 0 u 255). · Ippermetti l-Extended Reset Interface fakultattiva għall-Extended Reset Control. · Meta jkun diżattivat, l-fRSmartComp jimplimenta l-Basic Reset Control.

2.1.1.3.4. Uża t-Tab tar-Rissettjar

Tabella 14. Uża l-Parametru tat-Tab tar-Rissettjar

Uża t-Tab tat-Talba għar-Reset

Deskrizzjoni

Żid l-Interfaċċja tat-Talba għal Reset

· Ippermetti din l-għażla biex tesponi portijiet ta' reset lokali fejn master lokali jista' jużaha biex jattiva l-proċessur Nios V biex jirresetja mingħajr ma jaffettwa komponenti oħra f'sistema ta' proċessur Nios V.
· L-interfaċċja tar-reset tikkonsisti minn sinjal ta' resetreq tad-dħul u sinjal ta' ack tal-ħruġ.
· Tista' titlob reset għall-qalba tal-proċessur Nios V billi tasserixxi s-sinjal resetreq.
· Is-sinjal resetreq irid jibqa' asserit sakemm il-proċessur jasserixxi s-sinjal ack. Jekk is-sinjal ma jibqax asserit, il-proċessur jista' jkun fi stat mhux deterministiku.
· L-asserzjoni tas-sinjal resetreq fil-modalità debug m'għandha l-ebda effett fuq l-istat tal-proċessur.
· Il-proċessur Nios V jirrispondi li r-reset irnexxa billi jasserixxi s-sinjal ta' ack.
· Wara li l-proċessur jiġi rrisettjat b'suċċess, l-asserzjoni tas-sinjal ack tista' sseħħ diversi drabi perjodikament sakemm ma jkunx hemm asserzjoni tas-sinjal resetreq.

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 19

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer u d-Disinjatur tal-Pjattaforma Quartus Prime
726952 | 2025.07.16

2.1.1.3.5. Tab tan-Nases, l-Eċċezzjonijiet, u l-Interruzzjonijiet

Tabella 15.

Tab Nases, Eċċezzjonijiet, u Interruzzjonijiet meta l-Attivazzjoni tal-Kontrollur tal-Interruzzjoni fil-Livell Ewlieni tkun Mitfija

Tab tan-Nases, l-Eċċezzjonijiet, u l-Interruzzjonijiet
Irrisettja l-Aġent

Deskrizzjoni
· Il-memorja li tospita l-vettur tar-reset (l-indirizz tar-reset tal-proċessur Nios V) fejn jinsab il-kodiċi tar-reset.
· Tista' tagħżel kwalunkwe modulu tal-memorja konness mal-master tal-istruzzjonijiet tal-proċessur Nios V u appoġġjat minn fluss tal-ibbutjar tal-proċessur Nios V bħala l-aġent tar-reset.

Irrisettja Offset

Ippermetti l-Kontrollur tal-Interruzzjoni fil-Livell Ewlieni (CLIC)

· Ippermetti lil CLIC biex jappoġġja interruzzjonijiet preemptivi u kundizzjoni konfigurabbli ta' attivazzjoni ta' interruzzjoni.
· Meta tkun attivata, tista' tikkonfigura n-numru ta' interruzzjonijiet tal-pjattaforma, tissettja kundizzjonijiet ta' attivazzjoni, u tinnomina wħud mill-interruzzjonijiet bħala pre-emptivi.

Reġistru Dell tal-Modalità ta' Interruzzjoni Files

Speċifika t-tipi ta' interruzzjoni bħala Diretta, jew Vektorizzata. Ippermetti r-reġistru shadow biex tnaqqas il-bdil tal-kuntest malli jkun hemm interruzzjoni.

Tabella 16.

Nases, Eċċezzjonijiet u Interruzzjonijiet meta l-Kontrollur tal-Interruzzjoni tal-Livell Ewlieni jkun Mixgħul

Nases, Eċċezzjonijiet, u Interruzzjonijiet

Deskrizzjonijiet

Irrisettja l-Aġent
Irrisettja Offset
Ippermetti l-Kontrollur tal-Interruzzjoni fil-Livell Ewlieni (CLIC)

· Il-memorja li tospita l-vettur tar-reset (l-indirizz tar-reset tal-proċessur Nios V) fejn jinsab il-kodiċi tar-reset.
· Tista' tagħżel kwalunkwe modulu tal-memorja konness mal-master tal-istruzzjonijiet tal-proċessur Nios V u appoġġjat minn fluss tal-ibbutjar tal-proċessur Nios V bħala l-aġent tar-reset.
· Jispeċifika l-offset tal-vettur tar-reset relattiv għall-indirizz bażi tal-aġent tar-reset magħżul. · Id-Disinjatur tal-Pjattaforma jipprovdi awtomatikament valur awtomatiku għall-offset tar-reset.
· Ippermetti lil CLIC biex jappoġġja interruzzjonijiet preemptivi u kundizzjoni ta' attivazzjoni ta' interruzzjoni konfigurabbli. · Meta tkun attivata, tista' tikkonfigura n-numru ta' interruzzjonijiet tal-pjattaforma, tissettja kundizzjonijiet ta' attivazzjoni,
u tinnomina xi wħud mill-interruzzjonijiet bħala pre-emptivi.

Modalità ta' Interruzzjoni

· Speċifika t-tipi ta' interruzzjoni bħala Diretta, Vektorizzata, jew CLIC.

Reġistru tad-Dell Files

· Ippermetti r-reġistru tad-dell biex tnaqqas il-bdil tal-kuntest malli jkun hemm interruzzjoni.
· Joffri żewġ approċċi:
— Numru ta' livelli ta' interruzzjoni tas-CLIC
— Numru ta' livelli ta' interruzzjoni CLIC – 1: Din l-għażla hija utli meta trid li n-numru ta' livelli ta' interruzzjoni tar-reġistru file kopji biex jidħlu f'numru eżatt ta' blokki M20K jew M9K.
· Ippermetti lill-proċessur Nios V juża r-reġistru tad-dell fileli jnaqqsu l-overhead tal-bdil tal-kuntest malli jkun hemm interruzzjoni.
Għal aktar informazzjoni dwar ir-reġistru shadow files, irreferi għall-Manwal ta' Referenza tal-Proċessur Nios V.

Numru ta' sorsi ta' interruzzjoni tal-Pjattaforma

· Jispeċifika n-numru ta' interruzzjonijiet tal-pjattaforma bejn 16 u 2048.
Nota: CLIC jappoġġja sa 2064 input ta' interruzzjoni, u l-ewwel 16-il input ta' interruzzjoni huma wkoll konnessi mal-kontrollur bażiku ta' interruzzjoni.

Allinjament tat-Tabella tal-Vetturi CLIC

· Iddeterminat awtomatikament abbażi tan-numru ta' sorsi ta' interruzzjoni tal-pjattaforma. · Jekk tuża allinjament li huwa taħt il-valur rakkomandat, is-CLIC iżid il-loġika
kumplessità billi żżid adder żejjed biex twettaq kalkoli vettorjali. · Jekk tuża allinjament li huwa taħt il-valur rakkomandat, dan jirriżulta f'żieda
kumplessità loġika fis-CLIC.
kompla...

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 20

Ibgħat Feedback

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer u d-Disinjatur tal-Pjattaforma Quartus Prime
726952 | 2025.07.16

Nases, Eċċezzjonijiet, u Interruzzjonijiet
Numru ta' Livelli ta' Interruzzjoni
Numru ta' Prijoritajiet ta' Interruzzjoni għal kull livell
Polarità ta' interruzzjoni konfigurabbli Appoġġ għal interruzzjonijiet attivati mit-tarf

Deskrizzjonijiet
· Jispeċifika n-numru ta' livelli ta' interruzzjoni b'livell addizzjonali 0 għall-kodiċi tal-applikazzjoni. Interruzzjonijiet ta' livell ogħla jistgħu jinterrompu (jippreċedu) handler li jkun qed jaħdem għal interruzzjoni ta' livell aktar baxx.
· B'livelli ta' interruzzjoni mhux żero bħala l-uniċi għażliet għall-interruzzjonijiet, il-kodiċi tal-applikazzjoni dejjem ikun fl-aktar livell baxx 0. Nota: Il-konfigurazzjoni tal-livell u l-prijorità ta' interruzzjoni waqt ir-runtime ssir f'reġistru wieħed ta' 8-bit. Jekk in-numru ta' livelli ta' interruzzjoni huwa 256, mhux possibbli li tiġi kkonfigurata l-prijorità tal-interruzzjoni waqt ir-runtime. Inkella, in-numru massimu ta' prijoritajiet konfigurabbli huwa 256 / (numru ta' livelli ta' interruzzjoni – 1).
· Jispeċifika n-numru ta' prijoritajiet ta' interruzzjoni, li s-CLIC juża biex jiddetermina l-ordni li fiha jiġu msejħa l-handlers ta' interruzzjoni mhux pre-empting. Nota: Il-konkatenazzjoni ta' valuri binarji tal-livell ta' interruzzjoni magħżul u l-prijorità ta' interruzzjoni magħżula trid tkun inqas minn 8 bits.
· Jippermettilek tikkonfigura l-polarità tal-interruzzjoni waqt it-tħaddim. · Il-polarità awtomatika hija polarità pożittiva.
· Jippermettilek tikkonfigura l-kundizzjoni tat-trigger tal-interruzzjoni waqt il-ħin tal-eżekuzzjoni, jiġifieri trigger ta' livell għoli jew trigger ta' tarf pożittiv (meta l-polarità tal-interruzzjoni tkun pożittiva fil-polarità tal-interruzzjoni Konfigurabbli).
· Il-kundizzjoni awtomatika tat-trigger hija interruzzjoni attivata mil-livell.

Nota:

Informazzjoni Relatata Manwal ta' Referenza tal-Proċessur Nios® V

2.1.1.3.6. Tab tal-Konfigurazzjonijiet tal-Memorja

Tabella 17. Parametri tat-Tab tal-Konfigurazzjoni tal-Memorja

Kategorija

Tab tal-Konfigurazzjoni tal-Memorja

Deskrizzjoni

Kaxxi

Daqs tal-Cache tad-Data

· Jispeċifika d-daqs tal-cache tad-dejta. · Id-daqsijiet validi huma minn 0 kilobytes (KB) sa 16 KB. · Itfi l-cache tad-dejta meta d-daqs ikun 0 KB.

Daqs tal-Cache tal-Istruzzjonijiet

· Jispeċifika d-daqs tal-cache tal-istruzzjonijiet. · Id-daqsijiet validi huma minn 0 KB sa 16 KB. · Itfi l-cache tal-istruzzjonijiet meta d-daqs ikun 0 KB.

Reġjun Periferali A u B

Daqs

· Jispeċifika d-daqs tar-reġjun periferali.
· Id-daqsijiet validi huma minn 64 KB sa 2 gigabytes (GB), jew Xejn. Jekk tagħżel Xejn, ir-reġjun periferali jiġi diżattivat.

Indirizz Bażi

· Jispeċifika l-indirizz bażi tar-reġjun periferali wara li tagħżel id-daqs.
· L-indirizzi kollha fir-reġjun periferali jipproduċu aċċessi għad-dejta li ma jistgħux jiġu ssejvjati fil-cache.
· L-indirizz bażi tar-reġjun periferali għandu jkun allinjat mad-daqs tar-reġjun periferali.

Memorji Magħquda sew

Daqs

· Jispeċifika d-daqs tal-memorja akkoppjata sew. — Id-daqsijiet validi huma minn 0 MB sa 512 MB.

Inizjalizzazzjoni tal-Indirizz Bażi File

· Jispeċifika l-indirizz bażi tal-memorja akkoppjata sew. · Jispeċifika l-inizjalizzazzjoni file għal memorja akkoppjata sew.

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 21

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer u d-Disinjatur tal-Pjattaforma Quartus Prime
726952 | 2025.07.16

Nota:

F'sistema ta' proċessur Nios V bil-cache attivata, trid tpoġġi l-periferali tas-sistema f'reġjun periferali. Tista' tuża reġjuni periferali biex tiddefinixxi tranżazzjoni li ma tistax tiġi ssejvjata fil-cache għal periferali bħal UART, PIO, DMA, u oħrajn.

2.1.1.3.7. Tab tal-ECC

Tabella 18. Tab tal-ECC
ECC Jippermetti Sejbien ta' Żbalji u Rappurtar tal-Istatus
Ippermetti l-Korrezzjoni ta' Bit Uniku

Deskrizzjoni
· Ippermetti din l-għażla biex tapplika l-karatteristika ECC għall-blokki RAM interni tal-proċessur Nios V. · Il-karatteristiċi tal-ECC jiskopru żbalji sa 2 bits u jirreaġixxu abbażi tal-imġiba li ġejja:
— Jekk ikun żball ta' bit wieħed li jista' jiġi kkoreġut u l-Attivazzjoni tal-Korrezzjoni ta' Bit Uniku tkun mitfija, il-proċessur ikompli jopera wara li jikkoreġi l-iżball fil-pipeline tal-proċessur. Madankollu, il-korrezzjoni ma tkunx riflessa fil-memorji tas-sors.
— Jekk ikun żball ta' bit wieħed li jista' jiġi kkoreġut u l-Ippermetti l-Korrezzjoni ta' Bit Uniku tkun mixgħula, il-proċessur ikompli jopera wara li jikkoreġi l-iżball fil-pipeline tal-proċessur u l-memorji tas-sors.
— Jekk ikun żball li ma jistax jiġi kkoreġut, il-proċessur iwaqqaf l-operazzjoni tiegħu.
Ippermetti korrezzjoni ta' bit wieħed fuq blokki tal-memorja inkorporati fil-qalba.

2.1.1.3.8. Tab tal-Istruzzjonijiet Personalizzati

Nota:

Din it-tab hija disponibbli biss għall-qalba tal-proċessur Nios V/g.

Tabella tal-Interfaċċja tal-Ħardwer tal-Istruzzjoni Personalizzata Nios V
Tabella Makro tas-Softwer ta' Istruzzjoni Personalizzata Nios V

Deskrizzjoni
· Il-proċessur Nios V juża din it-tabella biex jiddefinixxi l-interfejsijiet tal-maniġer tal-istruzzjonijiet tad-dwana tiegħu.
· L-interfejsijiet tal-maniġer tal-istruzzjonijiet tad-dwana definiti huma kkodifikati b'mod uniku minn Opcode (CUSTOM0-3) u 3 bits ta' funct7[6:4].
· Tista' tiddefinixxi sa total ta' 32 interfaċċja individwali ta' maniġer tal-istruzzjonijiet apposta.
· Il-proċessur Nios V juża din it-tabella biex jiddefinixxi kodifikazzjonijiet tas-softwer tal-istruzzjonijiet apposta għal interfejsijiet tal-maniġer tal-istruzzjonijiet apposta definiti.
· Għal kull kodifikazzjoni tas-softwer tal-istruzzjoni tad-dwana definita, l-Opcode (CUSTOM0-3) u 3 bits tal-kodifikazzjoni funct7[6:4] iridu jikkorrelataw ma' kodifikazzjoni tal-interfaċċja tal-maniġer tal-istruzzjoni tad-dwana definita fit-Tabella tal-Interfaċċja tal-Ħardwer tal-Istruzzjoni tad-Dwana.
· Tista' tuża funct7[6:4], funct7[3:0], u funct3[2:0] biex tiddefinixxi kodifikazzjoni addizzjonali għal istruzzjoni apposta partikolari, jew speċifikata bħala Xs biex tiġi mgħoddija bħala argumenti addizzjonali tal-istruzzjoni.
· Il-proċessur Nios V jipprovdi kodifikazzjonijiet tas-softwer tal-istruzzjonijiet tad-dwana definiti bħala C-macros iġġenerati f'system.h, u jsegwi l-format tal-istruzzjoni RISC-V tat-tip R.
· L-mnemoniċi jistgħu jintużaw biex jiddefinixxu ismijiet apposta għal: — Is-C-Macros iġġenerati f'system.h.
— Il-mnemoniċi tad-debug tal-GDB iġġenerati f'custom_instruction_debug.xml.

Informazzjoni Relatata
AN 977: Istruzzjoni Personalizzata tal-Proċessur Nios V Għal aktar informazzjoni dwar struzzjonijiet personalizzati li jippermettulek tippersonalizza l-proċessur Nios® V biex jissodisfa l-ħtiġijiet ta' applikazzjoni partikolari.

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 22

Ibgħat Feedback

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer Quartus Prime u d-Disinjatur tal-Pjattaforma 726952 | 2025.07.16
2.1.2. Definizzjoni tad-Disinn tal-Komponenti tas-Sistema
Uża d-Disinjatur tal-Pjattaforma biex tiddefinixxi l-karatteristiċi tal-ħardwer tas-sistema tal-proċessur Nios V u żid il-komponenti mixtieqa. Id-dijagramma li ġejja turi disinn bażiku tas-sistema tal-proċessur Nios V bil-komponenti li ġejjin: · Qalba tal-proċessur Nios V · Memorja On-Chip · JTAG UART · Timer tal-Intervall (mhux obbligatorju)(1)
Meta tiżdied Memorja On-Chip ġdida ma' sistema Platform Designer, wettaq Sync System Infos biex tirrifletti l-komponenti tal-memorja miżjuda fir-reset. Alternattivament, tista' tippermetti Auto Sync f'Platform Designer biex tirrifletti awtomatikament l-aħħar bidliet fil-komponenti.
Figura 11. Eżampil-konnessjoni tal-proċessur Nios V ma' periferali oħra fid-Disinjatur tal-Pjattaforma

(1) Għandek l-għażla li tuża l-karatteristiċi tan-Nios V Internal Timer biex tissostitwixxi l-Interval Timer estern fid-Disinjatur tal-Platform.

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 23

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer u d-Disinjatur tal-Pjattaforma Quartus Prime
726952 | 2025.07.16
Trid ukoll tiddefinixxi l-pinnijiet tal-operazzjoni biex tesportahom bħala kondjuwit fis-sistema tad-Disinjatur tal-Platform tiegħek. Pereżempjuampjiġifieri, lista xierqa tal-pinnijiet tal-operazzjoni tas-sistema FPGA hija definita kif ġej iżda mhux limitata għal:
· Arloġġ
· Irrisettja
· Sinjali I/O
2.1.3. Speċifikazzjoni tal-Indirizzi Bażi u l-Prijoritajiet tat-Talbiet għal Interruzzjoni
Biex tispeċifika kif il-komponenti miżjuda fid-disinn jinteraġixxu biex jiffurmaw sistema, trid tassenja indirizzi bażi għal kull komponent tal-aġent u tassenja prijoritajiet ta' talba għal interruzzjoni (IRQ) għall-JTAG UART u t-tajmer tal-intervall. Id-Disinjatur tal-Pjattaforma jipprovdi kmand – Assenja Indirizzi Bażi – li awtomatikament jassenja indirizzi bażi xierqa lill-komponenti kollha f'sistema. Madankollu, tista' taġġusta l-indirizzi bażi skont il-bżonnijiet tiegħek.
Dawn li ġejjin huma xi linji gwida għall-assenjazzjoni ta' indirizzi bażi:
· Il-qalba tal-proċessur Nios V għandha medda ta' indirizz ta' 32-bit. Biex jiġu aċċessati l-komponenti tal-aġent, l-indirizz bażi tagħhom irid ikun bejn 0x00000000 u 0xFFFFFFFF.
· Il-programmi Nios V jużaw kostanti simboliċi biex jirreferu għall-indirizzi. M'għandekx għalfejn tagħżel valuri tal-indirizzi li huma faċli biex tiftakarhom.
· Valuri tal-indirizzi li jiddifferenzjaw il-komponenti b'differenza ta' bit wieħed biss fl-indirizz jipproduċu ħardwer aktar effiċjenti. M'għandekx għalfejn tikkumpatta l-indirizzi bażi kollha fl-iżgħar medda ta' indirizzi possibbli għaliex il-kumpattazzjoni tista' toħloq ħardwer inqas effiċjenti.
· Id-Disinjatur tal-Pjattaforma ma jippruvax jallinja komponenti separati tal-memorja f'medda ta' memorja kontigwa. PereżempjuampJiġifieri, jekk trid li diversi komponenti tal-Memorja On-Chip ikunu indirizzabbli bħala firxa waħda ta' memorja kontigwa, trid tassenja espliċitament indirizzi bażi.
Platform Designer jipprovdi wkoll kmand ta' awtomazzjoni – Assenja Numri ta' Interruzzjoni li jgħaqqad sinjali IRQ biex jipproduċi riżultati validi tal-ħardwer. Madankollu, l-assenjazzjoni effettiva tal-IRQs teħtieġ fehim tal-imġiba ġenerali tar-rispons tas-sistema. Platform Designer ma jistax jagħmel suppożizzjonijiet edukati dwar l-aħjar assenjazzjoni tal-IRQ.
L-inqas valur tal-IRQ għandu l-ogħla prijorità. F'sistema ideali, Altera tirrakkomanda li l-komponent tat-tajmer ikollu l-ogħla IRQ ta' prijorità, jiġifieri, l-inqas valur, biex tinżamm l-eżattezza tal-arloġġ tas-sistema.
F'xi każijiet, tista' tassenja prijorità ogħla lil periferali f'ħin reali (bħal kontrolluri tal-vidjo), li jirrikjedi rata ta' interruzzjoni ogħla mill-komponenti tat-tajmer.
Informazzjoni Relatata
Gwida għall-Utent ta' Quartus Prime Pro Edition: Aktar informazzjoni dwar il-ħolqien ta' Sistema b'Platform Designer.

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 24

Ibgħat Feedback

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer Quartus Prime u d-Disinjatur tal-Pjattaforma 726952 | 2025.07.16
2.2. L-Integrazzjoni tas-Sistema tad-Disinjatur tal-Pjattaforma fil-Proġett Quartus Prime
Wara li tiġġenera d-disinn tas-sistema Nios V f'Platform Designer, wettaq il-kompiti li ġejjin biex tintegra l-modulu tas-sistema Nios V fil-proġett tad-disinn tal-FPGA Quartus Prime. · Oħloq istanza tal-modulu tas-sistema Nios V fil-proġett Quartus Prime · Qabbad is-sinjali mill-modulu tas-sistema Nios V ma' sinjali oħra fil-loġika tal-FPGA · Assenja l-post tal-pinnijiet fiżiċi · Irrestrinġi d-disinn tal-FPGA
2.2.1. L-Instanzjazzjoni tal-Modulu tas-Sistema tal-Proċessur Nios V fil-Proġett Quartus Prime
Platform Designer jiġġenera entità ta' disinn ta' modulu tas-sistema li tista' toħloq istanzja f'Quartus Prime. Kif toħloq istanzja tal-modulu tas-sistema jiddependi fuq il-metodu tad-dħul tad-disinn għall-proġett ġenerali ta' Quartus Prime. PereżempjuampPereżempju, jekk kont qed tuża Verilog HDL għad-dħul tad-disinn, agħmel istanza tal-modulu tas-sistema bbażat fuq Verilog. Jekk tippreferi tuża l-metodu tad-dijagramma tal-blokki għad-dħul tad-disinn, agħmel istanza ta' simbolu tal-modulu tas-sistema .bdf file.
2.2.2. Konnessjoni tas-Sinjali u Assenjazzjoni tal-Pożizzjonijiet Fiżiċi tal-Brilli
Biex tqabbad id-disinn tal-Altera FPGA tiegħek mad-disinn fil-livell tal-bord tiegħek, wettaq il-kompiti li ġejjin: · Identifika l-ogħla livell file għad-disinn u s-sinjali tiegħek biex tikkonnettja ma' Altera esterna
Pinnijiet tal-apparat FPGA. · Ifhem liema pinnijiet għandek tikkonnettja permezz tal-gwida tal-utent tad-disinn fil-livell tal-bord tiegħek jew
skemi. · Assenja sinjali fid-disinn tal-ogħla livell lill-portijiet fuq l-apparat Altera FPGA tiegħek bil-pin
għodod tal-assenjazzjoni.
Is-sistema tad-Disinjatur tal-Pjattaforma tiegħek tista' tkun id-disinn tal-ogħla livell. Madankollu, l-Altera FPGA tista' tinkludi wkoll loġika addizzjonali bbażata fuq il-bżonnijiet tiegħek u b'hekk tintroduċi disinn tal-ogħla livell apposta. fileL-ogħla livell file Jgħaqqad is-sinjali tal-modulu tas-sistema tal-proċessur Nios V ma' loġika oħra tad-disinn tal-FPGA ta' Altera.
Informazzjoni Relatata Gwida għall-Utent ta' Quartus Prime Pro Edition: Restrizzjonijiet tad-Disinn
2.2.3. Restrizzjoni tad-Disinn tal-Altera FPGA
Disinn xieraq tas-sistema Altera FPGA jinkludi restrizzjonijiet tad-disinn biex jiżgura li d-disinn jissodisfa l-għeluq tal-ħin u rekwiżiti oħra ta' restrizzjonijiet loġiċi. Trid tirrestrinġi d-disinn tal-Altera FPGA tiegħek biex jissodisfa dawn ir-rekwiżiti b'mod espliċitu billi tuża l-għodod ipprovduti fis-softwer Quartus Prime jew fornituri tal-EDA ta' partijiet terzi. Is-softwer Quartus Prime juża r-restrizzjonijiet ipprovduti matul il-fażi tal-kumpilazzjoni biex jikseb l-aħjar riżultati ta' tqegħid.

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 25

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer u d-Disinjatur tal-Pjattaforma Quartus Prime
726952 | 2025.07.16
Informazzjoni Relatata · Gwida għall-Utent ta' Quartus Prime Pro Edition: Restrizzjonijiet tad-Disinn · Imsieħba tal-EDA ta' Partijiet Terzi · Gwida għall-Utent ta' Quartus Prime Pro Edition: Analizzatur tal-Ħin
2.3. Disinn ta' Sistema ta' Memorja tal-Proċessur Nios V
Din it-taqsima tiddeskrivi l-aħjar prattiki għall-għażla ta' apparati tal-memorja f'sistema integrata ta' Platform Designer bi proċessur Nios V u biex tinkiseb prestazzjoni ottimali. L-apparati tal-memorja għandhom rwol kritiku fit-titjib tal-prestazzjoni ġenerali ta' sistema integrata. Il-memorja tas-sistema integrata taħżen l-istruzzjonijiet u d-dejta tal-programm.
2.3.1. Memorja Volatili
Distinzjoni primarja f'tip ta' memorja hija l-volatilità. Il-memorja volatili żżomm il-kontenut tagħha biss waqt li tkun qed tipprovdi l-enerġija lill-apparat tal-memorja. Hekk kif tneħħi l-enerġija, il-memorja titlef il-kontenut tagħha.
ExampIl-memorja volatili hija RAM, cache, u reġistri. Dawn huma tipi ta' memorja veloċi li jżidu l-prestazzjoni tat-tħaddim. Altera tirrakkomanda li tgħabbi u tesegwixxi l-istruzzjonijiet tal-proċessur Nios V fir-RAM u tqabbad il-qalba IP tan-Nios V mal-IP tal-Memorja On-Chip jew l-IP tal-Interfaċċja tal-Memorja Esterna għal prestazzjoni ottimali.
Biex ittejjeb il-prestazzjoni, tista' telimina komponenti addizzjonali ta' adattament tad-Disinjatur tal-Pjattaforma billi tqabbel it-tip jew il-wisa' tal-interfaċċja tal-maniġer tad-dejta tal-proċessur Nios V mar-RAM tal-but. Pereżempjuampjiġifieri, tista' tikkonfigura l-On-Chip Memory II b'interfaċċja AXI-32 ta' 4-bits, li taqbel mal-interfaċċja tal-maniġer tad-dejta Nios V.
Informazzjoni Relatata · Interfejsijiet tal-Memorja Esterna Ċentru ta' Appoġġ IP · Memorja On-Chip (RAM jew ROM) Altera FPGA IP · Memorja On-Chip II (RAM jew ROM) Altera FPGA IP · Applikazzjoni tal-Proċessur Nios V Eżegwixxi-Fil-Post minn OCRAM f'paġna 54
2.3.1.1. Konfigurazzjoni tal-Memorja On-Chip RAM jew ROM
Tista' tikkonfigura l-IPs tal-Memorja On-Chip tal-Altera FPGA bħala RAM jew ROM. · Ir-RAM tipprovdi kapaċità ta' qari u kitba u għandha natura volatili. Jekk inti
Meta tibda l-proċessur Nios V minn RAM On-Chip, trid tiżgura ruħek li l-kontenut tal-boot jiġi ppreservat u mhux korrott f'każ ta' reset waqt il-ħin tal-eżekuzzjoni. · Jekk proċessur Nios V qed jibda minn ROM, kwalunkwe bug tas-softwer fuq il-proċessur Nios V ma jistax jissostitwixxi b'mod żbaljat il-kontenut tal-Memorja On-Chip. B'hekk, jitnaqqas ir-riskju ta' korruzzjoni tas-softwer tal-boot.
Informazzjoni Relatata · Memorja On-Chip (RAM jew ROM) Altera FPGA IP · Memorja On-Chip II (RAM jew ROM) Altera FPGA IP · Applikazzjoni tal-Proċessur Nios V Eżegwita fil-Post minn OCRAM f'paġna 54

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 26

Ibgħat Feedback

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer Quartus Prime u d-Disinjatur tal-Pjattaforma 726952 | 2025.07.16
2.3.1.2. Kaxxi
Memorji on-chip huma komunement użati biex jimplimentaw il-funzjonalità tal-cache minħabba l-latenza baxxa tagħhom. Il-proċessur Nios V juża memorja on-chip għall-caches tal-istruzzjonijiet u tad-dejta tiegħu. Il-kapaċità limitata tal-memorja on-chip ġeneralment mhijiex problema għall-caches għax tipikament ikunu żgħar.
Il-caches huma komunement użati taħt il-kundizzjonijiet li ġejjin:
· Il-memorja regolari tinsab barra miċ-ċippa u għandha ħin ta' aċċess itwal mill-memorja on-chip.
· Is-sezzjonijiet kritiċi għall-prestazzjoni tal-kodiċi tas-softwer jistgħu jidħlu fil-cache tal-istruzzjonijiet, u b'hekk itejbu l-prestazzjoni tas-sistema.
· Is-sezzjoni tad-dejta li hija kritika għall-prestazzjoni u l-aktar użata ta' spiss tista' tidħol fil-cache tad-dejta, u b'hekk tittejjeb il-prestazzjoni tas-sistema.
L-attivazzjoni tal-caches fil-proċessur Nios V toħloq ġerarkija tal-memorja, li timminimizza l-ħin tal-aċċess għall-memorja.
2.3.1.2.1. Reġjun periferali
Kwalunkwe IP periferali inkorporat, bħal UART, I2C, u SPI, m'għandux jiġi kkaxxjat. Il-kaxx huwa rakkomandat ħafna għal memorji esterni li huma affettwati minn ħin ta' aċċess twil, filwaqt li memorji interni on-chip jistgħu jiġu esklużi minħabba l-ħin qasir ta' aċċess tagħhom. M'għandekx tikkaxxja xi IPs periferali inkorporati, bħal UART, I2C, u SPI, ħlief għall-memorji. Dan huwa importanti għaliex avvenimenti minn apparati esterni, bħal apparati ta' aġent li jaġġornaw l-IPs tas-soft, ma jinqabdux mill-kaxx tal-proċessur, u mbagħad ma jiġux riċevuti mill-proċessur. Bħala riżultat, dawn l-avvenimenti jistgħu ma jindunawx bihom sakemm tneħħi l-kaxx, li jista' jwassal għal imġiba mhux intenzjonata fis-sistema tiegħek. Fil-qosor, ir-reġjun immappjat bil-memorja tal-IPs periferali inkorporati ma jistax jiġi kkaxxjat u jrid ikun fir-reġjuni periferali tal-proċessur.
Biex tissettja reġjun periferali, segwi dawn il-passi:
1. Iftaħ il-Mappa tal-Indirizzi tas-sistema fid-Disinjatur tal-Pjattaforma.
2. Innaviga lejn il-mappa tal-indirizzi tal-Istruzzjoni Maniġer u d-Data Maniġer tal-proċessur.
3. Identifika l-periferali u l-memorji fis-sistema tiegħek.
Figura 12. Eżample tal-Mappa tal-Indirizzi

Nota: Il-vleġeġ blu qed jippuntaw lejn memorji. 4. Iġbor il-periferali fi gruppi:
a. Il-memorja tista' tiġi kcachejata b. Il-periferali ma jistgħux jiġu kcachejati

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 27

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer u d-Disinjatur tal-Pjattaforma Quartus Prime
726952 | 2025.07.16

Tabella 19. Reġjun li jista' jiġi kcachejat u Reġjun li ma jistax jiġi kcachejat

Subordinat

Mappa tal-Indirizz

Status

Reġjun Periferali

Daqs

Indirizz Bażi

user_application_mem.s1

0x0 ~ 0x3ffff

Cacheable

N/A

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Ma jistax jiġi kcachejat

65536 bytes N/A

0x40000 N/A

bootcopier_ram.s1 cpu.timer_sw_agent kaxxa postali.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Jista' jiġi kcachejat Mhux jista' jiġi kcachejat Mhux jista' jiġi kcachejat

144 bytes (id-daqs minimu huwa 65536 bytes)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

Ma jistax jiġi kcachejat

uart.avalon_jtag_skjav

0x54088 ~ 0x5408f

Ma jistax jiġi kcachejat

5. Allinja r-reġjuni periferali mad-daqsijiet speċifiċi tagħhom:
· Għall-eżampPereżempju, jekk id-daqs huwa ta' 65536 byte, dan jikkorrispondi għal 0x10000 byte. Għalhekk, l-indirizz bażi permess irid ikun multiplu ta' 0x10000.
· Is-CPU.dm_agent juża indirizz bażi ta' 0x40000, li huwa multiplu ta' 0x10000. B'riżultat ta' dan, ir-Reġjun Periferali A, b'daqs ta' 65536 byte u indirizz bażi ta' 0x40000, jissodisfa r-rekwiżiti.
· L-indirizz bażi tal-kollezzjoni ta' reġjuni li ma jistgħux jiġu cachejati f'0x54000 mhuwiex multiplu ta' 0x10000. Trid tassenjahom mill-ġdid lil 0x60000 jew multiplu ieħor ta' 0x10000. Għalhekk, ir-Reġjun Periferali B, li għandu daqs ta' 65536 byte u indirizz bażi ta' 0x60000, jissodisfa l-kriterji.

Tabella 20. Reġjun li jista' jiġi Cachejat u Reġjun li ma jistax jiġi Cachejat b'Riassenjazzjoni

Subordinat

Mappa tal-Indirizz

Status

Reġjun Periferali

Daqs

Indirizz Bażi

user_application_mem.s1

0x0 ~ 0x3ffff

Cacheable

N/A

cpu.dm_agent

0x40000 ~ 0x4ffff

65536 bytes li ma jistgħux jiġu ssejvjati fil-cache

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

Cacheable

N/A

bootcopier_ram.s1 cpu.timer_sw_agent kaxxa postali.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Jista' jiġi kcachejat Mhux jista' jiġi kcachejat Mhux jista' jiġi kcachejat Mhux jista' jiġi kcachejat

144 bytes (id-daqs minimu huwa 65536 bytes)

0x60000

uart.avalon_jtag_skjav

0x60088 ~ 0x6008f

Ma jistax jiġi kcachejat

2.3.1.3. Memorja Akkoppjata mill-Qawwa
Memorji akkoppjati sew (TCMs) huma implimentati bl-użu ta' memorja on-chip peress li l-latenza baxxa tagħhom tagħmilhom adattati sew għall-kompitu. It-TCMs huma memorji mmappjati fl-ispazju tal-indirizzi tipiku iżda għandhom interface dedikat għall-mikroproċessur u jippossjedu l-proprjetajiet ta' prestazzjoni għolja u latenza baxxa tal-memorja cache. It-TCM jipprovdi wkoll interface subordinat għall-host estern. Il-proċessur u l-host estern għandhom l-istess livell ta' permess biex jimmaniġġjaw it-TCM.

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 28

Ibgħat Feedback

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer u d-Disinjatur tal-Pjattaforma Quartus Prime
726952 | 2025.07.16

Nota:

Meta l-port subordinat tat-TCM ikun imqabbad ma' host estern, jista' jintwera b'indirizz bażi differenti mill-indirizz bażi assenjat fil-qalba tal-proċessur. Altera tirrakkomanda li ż-żewġ indirizzi jiġu allinjati mal-istess valur.

2.3.1.4. Interfaċċja tal-Memorja Esterna (EMIF)
L-EMIF (External Memory Interface) jiffunzjona b'mod simili għall-SRAM (Static Random Access Memory), iżda huwa dinamiku u jeħtieġ aġġornament perjodiku biex iżomm il-kontenut tiegħu. Iċ-ċelloli tal-memorja dinamika fl-EMIF huma ħafna iżgħar miċ-ċelloli tal-memorja statika fl-SRAM, li jirriżulta f'apparati tal-memorja b'kapaċità ogħla u prezz aktar baxx.
Minbarra r-rekwiżit ta' aġġornament, l-EMIF għandu rekwiżiti speċifiċi ta' interfaċċja li ħafna drabi jeħtieġu ħardwer speċjalizzat tal-kontrollur. B'differenza mill-SRAM, li għandu sett fiss ta' linji ta' indirizz, l-EMIF jorganizza l-ispazju tal-memorja tiegħu f'banek, ringieli, u kolonni. Il-bdil bejn banek u ringieli jintroduċi xi overhead, għalhekk trid tordna bir-reqqa l-aċċessi tal-memorja biex tuża l-EMIF b'mod effiċjenti. L-EMIF jimmultiplexa wkoll l-indirizzi tar-ringieli u l-kolonni fuq l-istess linji ta' indirizz, u b'hekk inaqqas in-numru ta' pinnijiet meħtieġa għal daqs partikolari tal-EMIF.
Verżjonijiet b'veloċità ogħla ta' EMIF, bħal DDR, DDR2, DDR3, DDR4, u DDR5, jimponu rekwiżiti stretti ta' integrità tas-sinjal li d-disinjaturi tal-PCB għandhom jikkunsidraw.
L-apparati EMIF huma fost l-aktar tipi ta' RAM kosteffettivi u ta' kapaċità għolja disponibbli, u dan jagħmilhom għażla popolari. Komponent ewlieni ta' interface EMIF huwa l-EMIF IP, li jimmaniġġja kompiti relatati mal-multiplexing tal-indirizzi, l-aġġornament, u l-bdil bejn ringieli u banek. Dan id-disinn jippermetti lill-bqija tas-sistema taċċessa l-EMIF mingħajr ma jkun hemm bżonn li tifhem l-arkitettura interna tagħha.

Informazzjoni Relatata Interfejsijiet tal-Memorja Esterna Ċentru ta' Appoġġ IP

2.3.1.4.1. Estensur tal-firxa tal-indirizz IP
L-Address Span Extender Altera FPGA IP jippermetti lill-interfejsijiet tal-host mappati bil-memorja biex jaċċessaw mappa tal-indirizzi akbar jew iżgħar milli tippermetti l-wisa' tas-sinjali tal-indirizz tagħhom. L-Address Span Extender IP jaqsam l-ispazju indirizzabbli f'twieqi separati multipli sabiex il-host ikun jista' jaċċessa l-parti xierqa tal-memorja permezz tat-tieqa.
L-Address Span Extender ma jillimitax il-wisa' tal-host u tal-aġent għal konfigurazzjoni ta' 32-bit u 64-bit. Tista' tuża l-Address Span Extender b'twieqi ta' indirizz ta' 1-64 bit.

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 29

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer u d-Disinjatur tal-Pjattaforma Quartus Prime
726952 | 2025.07.16

Figura 13. Estensur tal-Ispan tal-Indirizz Altera FPGA IP
Indirizz tal-Kliem tal-Aġent

Estensur tal-firxa tal-indirizz

Tabella tal-Immappjar
Port ta' Kontroll A

…

Reġistru tal-Kontroll 0 Reġistru tal-Kontroll Z-1

Indirizz tal-Host Estiż H

Informazzjoni Relatata
Gwida għall-Utent ta' Quartus® Prime Pro Edition: Disinjatur tal-Pjattaforma Irreferi għas-suġġett Address Span Extender Intel® FPGA IP għal aktar informazzjoni.

2.3.1.4.2. L-użu ta' Address Span Extender IP ma' Nios V Processor
Il-proċessur Nios V ta' 32-bit jista' jindirizza sa 4 GB ta' medda ta' indirizz. Jekk l-EMIF fih aktar minn 4GB ta' memorja, dan jaqbeż il-medda massima ta' indirizz appoġġjata, u b'hekk is-sistema Platform Designer tidher żbaljata. Huwa meħtieġ IP Address Span Extender biex isolvi din il-kwistjoni billi jaqsam spazju ta' indirizz EMIF wieħed f'diversi twieqi iżgħar.
Altera tirrakkomanda li tikkunsidra l-parametri li ġejjin.

Tabella 21. Parametri tal-Estensur tal-Ispan tal-Indirizz

Parametru

Settings Rakkomandati

Wisa' tal-Mogħdija tad-Data
Wisa' tal-Indirizz tal-Byte Prinċipali Estiż

Agħżel 32-bit, li jikkorrelata mal-proċessur ta' 32-bit. Jiddependi mid-daqs tal-memorja EMIF.

Wisa' tal-Indirizz tal-Kelma Skjavi Wisa' tal-Għadd ta' Tifqigħat

Agħżel 2 GB jew inqas. Il-medda tal-indirizzi li fadal tal-proċessur Nios V hija riservata għal IPs oħra integrati.
Ibda b'1 u żid dan il-valur gradwalment biex ittejjeb il-prestazzjoni.

Numru ta' sub-twieqi

Agħżel sub-tieqa waħda jekk qed tikkonnettja EMIF mal-proċessur Nios V bħala memorja ta' istruzzjoni u dejta, jew it-tnejn. Il-bdil bejn diversi sub-twieqi waqt li l-proċessur Nios V ikun qed jeżegwixxi minn EMIF huwa perikoluż.

Ippermetti l-Port tal-Kontroll tal-Iskjavi

Iddiżattiva l-port tal-kontroll tal-iskjavi jekk qed tqabbad EMIF mal-proċessur Nios V bħala memorja ta' istruzzjoni u/jew dejta. L-istess tħassib bħan-Numru ta' sub-twieqi.

Qari Massimu Pendenti

Ibda b'1 u żid dan il-valur gradwalment biex ittejjeb il-prestazzjoni.

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 30

Ibgħat Feedback

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer Quartus Prime u d-Disinjatur tal-Pjattaforma 726952 | 2025.07.16
Figura 14. Konnessjoni tal-Istruzzjoni u l-Maniġer tad-Data mal-Estensur tal-Ispan tal-Indirizz

Figura 15. Immappjar tal-Indirizzi

Innota li l-Address Span Extender jista' jaċċessa l-ispazju kollu tal-memorja ta' 8GB tal-EMIF. Madankollu, permezz tal-Address Span Extender, il-proċessur Nios V jista' jaċċessa biss l-ewwel spazju tal-memorja ta' 1GB tal-EMIF.

Figura 16. Dijagramma tal-Blokk Simplifikata

Sistema tad-Disinjatur tal-Pjattaforma

3 GB li fadal

Indirizz tal-proċessur Nios V

span huwa għal inkorporat

NNioios sVV PProrocecsesosor r
M

IPs rotob fl-istess sistema.
Tieqa ta' 1 GB

Medda tal-Indirizz

Extender

L-ewwel 1 GB biss

tal-memorja EMIF hija konnessa ma' Nios V

EMIF

proċessur.

8 GB
S

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 31

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer u d-Disinjatur tal-Pjattaforma Quartus Prime
726952 | 2025.07.16
2.3.1.4.3. Definizzjoni tal-Apparat tal-Memorja Linker tal-Estensjoni tal-Ispan tal-Indirizz 1. Iddefinixxi l-Estensjoni tal-Ispan tal-Indirizz (EMIF) bħala l-vettur tar-reset. Alternattivament, tista' tassenja l-vettur tar-reset tal-proċessur Nios V lil memorji oħra, bħal OCRAM jew apparati flash.
Figura 17. Għażliet Multipli bħala Vettur ta' Reset
Madankollu, l-Editur tal-Board Support Package (BSP) ma jistax jirreġistra awtomatikament l-Address Span Extender (EMIF) bħala memorja valida. Skont l-għażla li għamilt, tara żewġ sitwazzjonijiet differenti kif muri fil-figuri li ġejjin. Figura 18. Żball BSP meta Tiddefinixxi l-Address Span Extender (EMIF) bħala Reset Vector

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 32

Ibgħat Feedback

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer Quartus Prime u d-Disinjatur tal-Pjattaforma 726952 | 2025.07.16
Figura 19. EMIF Nieqes meta Tiddefinixxi Memorji Oħra bħala Vettur ta' Reset

2. Trid iżżid manwalment l-Address Span Extender (EMIF) billi tuża Add Memory Device, Add Linker Memory Region, u Add Linker Section Mappings fit-tab BSP Linker Script.
3. Segwi dawn il-passi:
a. Iddetermina l-medda tal-indirizz tal-Estensur tal-Memorja bl-użu tal-Mappa tal-Memorja (L-eż.ample fil-figura li ġejja juża l-firxa tal-Address Span Extender minn 0x0 sa 0x3fff_ffff).
Figura 20. Mappa tal-Memorja

b. Ikklikkja Żid Apparat tal-Memorja, u imla abbażi tal-informazzjoni fil-Mappa tal-Memorja tad-disinn tiegħek: i. Isem tal-Apparat: emif_ddr4. Nota: Kun żgur li tikkopja l-istess isem mill-Mappa tal-Memorja. ii. Indirizz Bażi: 0x0 iii. Daqs: 0x40000000
c. Ikklikkja Żid biex iżżid reġjun ġdid tal-memorja tal-linker:

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 33

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer u d-Disinjatur tal-Pjattaforma Quartus Prime
726952 | 2025.07.16

Tabella 22. Żieda tar-Reġjun tal-Memorja tal-Linker

Passi

Irrisettja l-Vector

emif_ddr4

Memorji oħra

Żid Reġjun tal-Memorja Linker ġdid imsejjaħ reset. Żid Reġjun tal-Memorja Linker ġdid għall-

· Isem tar-Reġjun: irrisettja

emif_ddr4.

· Daqs tar-Reġjun: 0x20

· Isem tar-Reġjun: emif_ddr4

· Apparat tal-Memorja: emif_ddr4

· Daqs tar-Reġjun: 0x40000000

· Spostament tal-Memorja: 0x0

· Apparat tal-Memorja: emif_ddr4

· Spostament tal-Memorja: 0x0

Żid Reġjun tal-Memorja Linker ġdid għall-

emif_ddr4 li jifdal.

· Isem tar-Reġjun: emif_ddr4

· Daqs tar-Reġjun: 0x3fffffe0

· Apparat tal-Memorja: emif_ddr4

· Spostament tal-Memorja: 0x20

Figura 21. Ir-Reġjun tal-Linker meta jiġi Definit l-Address Span Extender (EMIF) bħala Reset Vector

Figura 22. Ir-Reġjun tal-Linker meta Tiddefinixxi Memorji Oħra bħala Vettur tar-Reset
d. Ladarba l-emif_ddr4 jiżdied mal-BSP, tista' tagħżlu għal kwalunkwe Linker Section.
Figura 23. Address Span Extender (EMIF) Miżjud b'Suċċess

e. Injora t-twissija dwar li l-apparat tal-memorja emif_ddr4 mhux viżibbli fid-disinn tas-SOPC.
f. Ipproċedi biex Tiġġenera l-BSP.
Informazzjoni Relatata Introduzzjoni għall-Metodi ta' Booting tal-Proċessur Nios V f'paġna 51

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 34

Ibgħat Feedback

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer Quartus Prime u d-Disinjatur tal-Pjattaforma 726952 | 2025.07.16
2.3.2. Memorja Mhux Volatili
Il-memorja mhux volatili żżomm il-kontenut tagħha meta tintefa l-enerġija, u dan jagħmilha għażla tajba għall-ħażna ta' informazzjoni li s-sistema trid tirkupra wara ċiklu ta' enerġija tas-sistema. Il-memorja mhux volatili ġeneralment taħżen il-kodiċi tal-ibbutjar tal-proċessur, is-settings tal-applikazzjoni persistenti, u d-dejta tal-konfigurazzjoni tal-Altera FPGA. Għalkemm il-memorja mhux volatili għandha l-vantaġġtagli żżomm id-dejta tagħha meta tneħħi l-enerġija, hija ħafna aktar bil-mod meta mqabbla mal-memorja volatili, u ħafna drabi jkollha proċeduri ta' kitba u tħassir aktar kumplessi. Il-memorja mhux volatili ġeneralment hija garantita biss li titħassar numru partikolari ta' drabi, u wara dan tista' tfalli.
ExampIl-fajls tal-memorja mhux volatili jinkludu t-tipi kollha ta' flash, EPROM, u EEPROM. Altera tirrakkomanda li taħżen il-bitstreams tal-Altera FPGA u l-immaġini tal-programm Nios V f'memorja mhux volatili, u tuża serial flash bħala l-apparat tal-boot għall-proċessuri Nios V.
Informazzjoni Relatata
· Gwida għall-Utent tal-Interfaċċja Ġenerika tas-Serje Flash Altera FPGA IP
· Gwida għall-Utent tal-Klijent tal-Kaxxa tal-Mail Altera FPGA IP · Gwida għall-Utent tal-Memorja Flash tal-Utent MAX® 10: Qalba tal-Altera FPGA IP Flash On-Chip
2.4. L-Aħjar Prattiki dwar l-Arloġġi u r-Resets
Huwa importanti li tifhem kif l-arloġġ tal-proċessur Nios V u d-dominju tar-reset jinteraġixxu ma' kull periferali li jikkonnettja miegħu. Sistema sempliċi ta' proċessur Nios V tibda b'dominju tal-arloġġ wieħed, u tista' ssir ikkumplikata b'sistema ta' dominji b'ħafna arloġġi meta dominju tal-arloġġ veloċi jaħbat ma' dominju tal-arloġġ bil-mod. Jeħtieġ li tieħu nota u tifhem kif dawn id-dominji differenti joħorġu mir-reset u tiżgura li ma jkunx hemm problemi sottili.
Għall-aħjar prattika, Altera tirrakkomanda li l-proċessur Nios V u l-memorja tal-ibbutjar jitqiegħdu fl-istess dominju tal-arloġġ. Tħallix il-proċessur Nios V jiġi resetjat f'dominju tal-arloġġ veloċi meta jibbutja minn memorja li tirrisjedi f'dominju tal-arloġġ bil-mod ħafna, li jista' jikkawża żball ta' ġbir ta' istruzzjonijiet. Jista' jkollok bżonn xi sekwenzar manwali lil hinn minn dak li jipprovdi Platform Designer awtomatikament, u ppjana t-topoloġija tar-rilaxx tar-reset skont il-każ tal-użu tiegħek. Jekk trid tirrisettja s-sistema tiegħek wara li tibda taħdem għal xi żmien, applika l-istess kunsiderazzjonijiet għas-sekwenzar tar-reset tas-sistema u r-rekwiżit tal-inizjalizzazzjoni wara r-reset.
2.4.1. Sistema JTAG Arloġġ
L-ispeċifikazzjoni tar-restrizzjonijiet tal-arloġġ f'kull sistema ta' proċessur Nios V hija konsiderazzjoni importanti tad-disinn tas-sistema u hija meħtieġa għall-korrettezza u l-imġiba deterministika. Il-Quartus Prime Timing Analyzer iwettaq analiżi statika tal-ħin biex jivvalida l-prestazzjoni tal-ħin tal-loġika kollha fid-disinn tiegħek bl-użu ta' metodoloġija ta' restrizzjonijiet, analiżi u rappurtar standard tal-industrija.
Example 1. Arloġġ Bażiku ta' 100 MHz b'Ċiklu ta' Dazju 50/50 u J ta' 16 MHzTAG Arloġġ
#***************************************************************** # Oħloq Arloġġ ta' 100MHz #************************************************************* create_clock -name {clk} -period 10 [get_ports {clk}] #************************** Oħloq 16MHz JTAG Arloġġ #*************************

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 35

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer u d-Disinjatur tal-Pjattaforma Quartus Prime
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] Informazzjoni Relatata Ktieb tat-Tisjir tal-Analizzatur tal-Ħin ta' Quartus Prime
2.4.2. Interfaċċja tat-Talba għal Irrisettjar
Il-proċessur Nios V jinkludi faċilità fakultattiva ta' talba għal reset. Il-faċilità ta' talba għal reset tikkonsisti minn sinjali reset_req u reset_req_ack.
Biex tippermetti t-talba għal reset f'Platform Designer: 1. Iftaħ in-Nios V Processor IP Parameter Editor. 2. Fis-setting Uża Talba għal Reset, ixgħel l-Interfaċċja Żid Talba għal Reset
għażla.
Figura 24. Talba għal Reset tal-Proċessur Nios V li tippermetti l-attivazzjoni
Is-sinjal reset_req jaġixxi bħal interruzzjoni. Meta tasserixxi r-reset_req, tkun qed titlob li tirrisettja l-qalba. Il-qalba tistenna kwalunkwe transazzjoni pendenti tal-bus biex tlesti l-operazzjoni tagħha. PereżempjuampPereżempju, jekk ikun hemm transazzjoni ta' aċċess għall-memorja pendenti, il-qalba tistenna rispons komplut. Bl-istess mod, il-qalba taċċetta kwalunkwe rispons ta' istruzzjoni pendenti iżda ma toħroġx talba għal istruzzjoni wara li tirċievi s-sinjal reset_req.
L-operazzjoni ta' reset tikkonsisti fil-fluss li ġej: 1. Imla l-operazzjonijiet pendenti kollha 2. Naddaf il-pipeline intern 3. Issettja l-Program Counter għall-vettur ta' reset 4. Irrisettja l-qalba L-operazzjoni kollha ta' reset tieħu ftit ċikli tal-arloġġ. Ir-reset_req irid jibqa' asserit sakemm reset_req_ack jiġi asserit li jindika li l-operazzjoni ta' reset tal-qalba tlestiet b'suċċess. Jekk dan ma jsirx, l-istat tal-qalba ma jkunx deterministiku.

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 36

Ibgħat Feedback

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer Quartus Prime u d-Disinjatur tal-Pjattaforma 726952 | 2025.07.16
2.4.2.1. Każijiet ta 'Użu Tipiċi
· Tista' tasserixxi s-sinjal reset_req mill-qawwa mixgħula biex tevita li l-qalba tal-proċessur Nios V tibda l-eżekuzzjoni tal-programm mill-vettur tar-reset tagħha sakemm hosts FPGA oħra fis-sistema jinizzjalizzaw il-memorja tal-ibbutjar tal-proċessur Nios V. F'dan il-każ, is-sottosistema kollha tista' tesperjenza reset nadif tal-ħardwer. Il-proċessur Nios V jinżamm indefinittivament fi stat ta' talba għal reset sakemm il-hosts FPGA l-oħra jinizzjalizzaw il-memorja tal-ibbutjar tal-proċessur.
· F'sistema fejn trid tirrisettja l-qalba tal-proċessur Nios V mingħajr ma tfixkel il-bqija tas-sistema, tista' tasserixxi s-sinjal reset_req biex twaqqaf b'mod nadif l-operazzjoni attwali tal-qalba u terġa' tibda l-proċessur mill-vettur tar-risettjar ladarba s-sistema tirrilaxxa s-sinjal reset_req_ack.
· Host estern jista' juża l-interfaċċja tat-talba għar-reset biex jiffaċilita l-implimentazzjonijiet tal-kompiti li ġejjin:
— Waqqaf il-programm attwali tal-proċessur Nios V.
— Tella' programm ġdid fil-memorja tal-ibbutjar tal-proċessur Nios V.
— Ħalli l-proċessur jibda jesegwixxi l-programm il-ġdid.
Altera tirrakkomanda li timplimenta mekkaniżmu ta' timeout biex timmonitorja l-istat tas-sinjal reset_req_ack. Jekk il-qalba tal-proċessur Nios V taqa' f'kundizzjoni ta' stat ta' stennija infinita u tieqaf għal raġuni mhux magħrufa, reset_req_ack ma jistax jasserixxi b'mod indefinit. Il-mekkaniżmu ta' timeout jippermettilek li:
· Iddefinixxi perjodu ta' timeout għall-irkupru u wettaq irkupru tas-sistema b'reset fil-livell tas-sistema.
· Agħmel reset tal-livell tal-ħardwer.
2.4.3. Irrisettja l-IP tar-Rilaxx
Apparati bbażati fuq Altera SDM jużaw arkitettura parallela bbażata fuq is-settur li tqassam il-loġika ewlenija tad-drapp f'diversi setturi. Altera tirrakkomanda li tuża r-Reset Release Altera FPGA IP bħala wieħed mill-inputs inizjali għaċ-ċirkwit tar-reset. Apparati bbażati fuq Intel® SDM jinkludu apparati Stratix® 10, u AgilexTM. Apparati bbażati fuq il-blokka tal-kontroll mhumiex affettwati minn dan ir-rekwiżit.
Informazzjoni Relatata
AN 891: L-użu tar-Reset Release Altera FPGA IP
2.5. L-Assenjazzjoni ta' Aġent Predefinit
Id-Disinjatur tal-Pjattaforma jippermettilek tispeċifika aġent awtomatiku li jaġixxi bħala l-aġent awtomatiku tar-rispons għall-iżbalji. L-aġent awtomatiku li tinnomina jipprovdi servizz ta' rispons għall-iżbalji għal hosts li jippruvaw aċċessi mhux dekodifikati fil-mappa tal-indirizzi.
Ix-xenarji li ġejjin jattivaw avveniment mhux dekodifikat:
· Ksur tal-istat tas-sigurtà tat-tranżazzjonijiet tal-bus
· Aċċess għat-tranżazzjonijiet għal reġjun tal-memorja mhux definit
· Avveniment ta' eċċezzjoni eċċ.

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 37

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer u d-Disinjatur tal-Pjattaforma Quartus Prime
726952 | 2025.07.16

Għandu jiġi assenjat aġent awtomatiku biex jimmaniġġja avvenimenti bħal dawn, fejn tranżazzjoni mhux definita tiġi ridiretta lejn l-aġent awtomatiku u sussegwentement tirrispondi lill-proċessur Nios V b'rispons ta' żball.
Informazzjoni Relatata
· Gwida għall-Utent ta' Quartus Prime Pro Edition: Disinjatur tal-Pjattaforma. Il-Ħatra ta' Aġent Predefinit
· Gwida għall-Utent ta' Quartus Prime Pro Edition: Disinjatur tal-Pjattaforma. Rispons għall-Iżball Slave Altera FPGA IP
· Github – Komponenti Supplimentari ta' Reset għal Qsys

2.6. L-Assenjazzjoni ta' Aġent UART għall-Istampar
L-istampar huwa utli għad-debugging tal-applikazzjoni tas-softwer, kif ukoll għall-monitoraġġ tal-istatus tas-sistema tiegħek. Altera tirrakkomanda li tipprintja informazzjoni bażika bħal messaġġ tal-istartjar, messaġġ ta' żball, u progress tal-eżekuzzjoni tal-applikazzjoni tas-softwer.
Evita li tuża l-funzjoni tal-librerija printf() fiċ-ċirkostanzi li ġejjin: · Il-librerija printf() tikkawża li l-applikazzjoni tieqaf jekk l-ebda host ma jkun qed jaqra l-output.
Dan japplika għall-JTAG UART biss. · Il-librerija printf() tikkonsma ammonti kbar ta' memorja tal-programm.

2.6.1. Il-Prevenzjoni ta' Waqfiet mill-JTAG UART

Tabella 23. Differenzi bejn UART Tradizzjonali u JTAG UART

Tip ta' UART: UART tradizzjonali

Deskrizzjoni
Jittrażmetti dejta serjali irrispettivament minn jekk host estern hux qed jisma'. Jekk l-ebda host ma jaqra d-dejta serjali, id-dejta tintilef.

JTAG UART

Jikteb id-dejta trażmessa f'buffer tal-output u jiddependi fuq host estern biex jaqra mill-buffer biex vojtah.

Il-JTAG Is-sewwieq tal-UART jistenna meta l-buffer tal-output ikun mimli. Il-JTAG Is-sewwieq tal-UART jistenna li host estern jaqra mill-buffer tal-output qabel ma jikteb aktar dejta tat-trażmissjoni. Dan il-proċess jipprevjeni t-telf tad-dejta tat-trażmissjoni.
Madankollu, meta d-debugging tas-sistema ma jkunx meħtieġ, bħal waqt il-produzzjoni, is-sistemi integrati jiġu skjerati mingħajr PC ospitanti konness ma' JTAG UART. Jekk is-sistema għażlet il-JTAG UART bħala l-aġent UART, jista' jikkawża li s-sistema twaqqaf għax l-ebda host estern ma jkun imqabbad.
Biex tevita li J jitwaqqafTAG UART, applika waħda mill-għażliet li ġejjin:

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 38

Ibgħat Feedback

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer u d-Disinjatur tal-Pjattaforma Quartus Prime
726952 | 2025.07.16

Tabella 24. Prevenzjoni fuq it-Twaqqif minn JTAG UART

Għażliet
L-ebda interface UART u sewwieq preżenti
Uża interface u sewwieq UART oħra
Ippreserva JTAG Interfaċċja UART (mingħajr sewwieq)

Matul l-Iżvilupp tal-Ħardwer (fid-Disinjatur tal-Pjattaforma)

Matul l-Iżvilupp tas-Softwer (fl-Editur tal-Pakkett ta' Appoġġ tal-Bord)

Neħħi JTAG UART mis-sistema

Ikkonfigura hal.stdin, hal.stdout u hal.stderr bħala Xejn.

Ibdel JTAG UART ma' softwer ieħor Ikkonfigura hal.stdin, hal.stdout u hal.stderr

IP tal-UART

ma' IP UART artab ieħor.

Ippreserva JTAG UART fis-sistema

· Ikkonfigura hal.stdin, hal.stdout u hal.stderr bħala None fl-Editur tal-Pakkett ta' Appoġġ tal-Bord.
· Iddiżattiva JTAG Sewwieq UART fit-tab Sewwieq BSP.

2.7. JTAG Sinjali
Il-modulu tad-debug tal-proċessur Nios V juża l-JTAG interface għat-tniżżil tas-softwer ELF u d-debugging tas-softwer. Meta tagħmel debugging tad-disinn tiegħek bil-JTAG interface, il-JTAG Is-sinjali TCK, TMS, TDI, u TDO huma implimentati bħala parti mid-disinn. L-ispeċifikazzjoni tal-JTAG Ir-restrizzjonijiet tas-sinjal f'kull sistema ta' proċessur Nios V huma konsiderazzjoni importanti tad-disinn tas-sistema u huma meħtieġa għall-korrettezza u l-imġiba deterministika.
Altera tirrakkomanda li l-frekwenza tal-arloġġ tas-sistema ta' kwalunkwe disinn tkun mill-inqas erba' darbiet il-JTAG frekwenza tal-arloġġ biex jiġi żgurat li l-qalba tal-istrumentazzjoni on-chip (OCI) tiffunzjona sew.
Informazzjoni Relatata · Ktieb tat-Tisjir tal-Analizzatur tal-Ħin Prim ta' Quartus®: JTAG Sinjali
Għal aktar informazzjoni dwar JTAG Linji gwida dwar ir-restrizzjonijiet tal-ħin. · KDB: Għaliex in-niosv-download ifalli b'proċessur Nios® V/m mhux pipelined f'
JTAG Frekwenza 24MHz jew 16Mhz?
2.8. Ottimizzazzjoni tal-Prestazzjoni tas-Sistema tad-Disinjatur tal-Pjattaforma
Platform Designer jipprovdi għodod għall-ottimizzazzjoni tal-prestazzjoni tal-interkonnessjoni tas-sistema għad-disinji Altera FPGA.

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 39

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer u d-Disinjatur tal-Pjattaforma Quartus Prime
726952 | 2025.07.16
Figura 25. Eżempju ta' Ottimizzazzjoniamples

L-exampIl-figura murija turi l-passi li ġejjin:
1. Iżżid il-Pipeline Bridge biex ittaffi l-mogħdijiet kritiċi billi tpoġġiha: a. Bejn l-Istruzzjoni Maniġer u l-aġenti tiegħu b. Bejn id-Data Manager u l-aġenti tiegħu
2. Applika RAM On-Chip True Dual port, b'kull port iddedikat lill-Instruction Manager u d-Data Manager rispettivament

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 40

Ibgħat Feedback

2. Disinn tas-Sistema tal-Ħardwer tal-Proċessur Nios V bis-Softwer Quartus Prime u d-Disinjatur tal-Pjattaforma 726952 | 2025.07.16
Irreferi għal-links relatati li ġejjin hawn taħt, li jippreżentaw tekniki biex jiġu sfruttati l-għodod disponibbli u l-kompromessi ta' kull implimentazzjoni.
Informazzjoni Relatata · Gwida għall-Utent ta' Quartus® Prime Pro Edition: Disinjatur tal-Pjattaforma
Irreferi għas-suġġett Ottimizzazzjoni tal-Prestazzjoni tas-Sistema ta' Platform Designer għal aktar informazzjoni. · Gwida għall-Utent ta' Quartus® Prime Standard Edition: Platform Designer Irreferi għas-suġġett Ottimizzazzjoni tal-Prestazzjoni tas-Sistema ta' Platform Designer għal aktar informazzjoni.

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 41

726952 | 2025.07.16 Ibgħat Feedback

3. Disinn tas-Sistema tas-Softwer tal-Proċessur Nios V
Dan il-kapitlu jiddeskrivi l-fluss tal-iżvilupp tas-softwer tal-proċessur Nios V u l-għodod tas-softwer li tista' tuża fl-iżvilupp tas-sistema tad-disinn integrata tiegħek. Il-kontenut iservi bħala ħarsa ġeneraliview qabel ma żviluppa sistema ta' softwer tal-proċessur Nios V.
Figura 26. Fluss tad-Disinn tas-Softwer
Ibda

Iġġenera l-BSP fid-Disinjatur tal-Pjattaforma bl-użu tal-Editur tal-BSP

Iġġenera l-BSP bl-użu tal-Nios V Command Shell
Iġġenera l-Applikazzjoni CMake Build File L-użu tal-Nios V Command Shell

Nota:

Importa l-BSP u l-Applikazzjoni CMake Build File
Ibni l-Applikazzjoni tal-Proċessur Nios V billi tuża l-
RiscFree IDE għal Intel FPGA

Ibni l-applikazzjoni Nios V Processor billi tuża kwalunkwe
editur tal-kodiċi tas-sors tal-linja tal-kmand, CMake, u Make
jikkmanda
Tmiem

Altera tirrakkomanda li tuża kit ta' żvilupp Altera FPGA jew bord prototip apposta għall-iżvilupp u d-debugging tas-softwer. Ħafna periferali u karatteristiċi fil-livell tas-sistema huma disponibbli biss meta s-softwer tiegħek jaħdem fuq bord attwali.

© Altera Corporation. Altera, il-logo ta' Altera, il-logo tal-'a', u marki oħra ta' Altera huma trademarks ta' Altera Corporation. Altera tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Altera ma tassumi l-ebda responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott, jew servizz deskritt hawnhekk ħlief kif espressament miftiehem bil-miktub minn Altera. Il-klijenti ta' Altera huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jistrieħu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi. *Ismijiet u marki oħra jistgħu jiġu ddikjarati bħala proprjetà ta' oħrajn.

3. Disinn tas-Sistema tas-Softwer tal-Proċessur Nios V 726952 | 2025.07.16
3.1. Fluss tal-Iżvilupp tas-Softwer tal-Proċessur Nios V
3.1.1. Proġett tal-Pakkett ta' Appoġġ għall-Bord
Proġett ta' Nios V Board Support Package (BSP) huwa librerija speċjalizzata li fiha kodiċi ta' appoġġ speċifiku għas-sistema. BSP jipprovdi ambjent ta' runtime tas-softwer personalizzat għal proċessur wieħed f'sistema ta' ħardwer tal-proċessur Nios V.
Is-softwer Quartus Prime jipprovdi l-Editur tal-Pakkett ta' Appoġġ tal-Bord Nios V u għodod tal-utilità niosv-bsp biex jimmodifika s-settings li jikkontrollaw l-imġiba tal-BSP.
BSP fih l-elementi li ġejjin: · Saff ta' astrazzjoni tal-ħardwer · Sewwieqa tal-apparat · Pakketti ta' softwer fakultattivi · Sistema operattiva f'ħin reali fakultattiva
3.1.2. Proġett tal-Applikazzjoni
Proġett ta' applikazzjoni Nios VC/C++ għandu l-karatteristiċi li ġejjin: · Jikkonsisti minn ġabra ta' kodiċi tas-sors u CMakeLists.txt.
— Is-CMakeLists.txt jikkompila l-kodiċi tas-sors u jgħaqqdu ma' BSP u librerija waħda jew aktar fakultattivi, biex joħloq .elf wieħed file
· Wieħed mis-sorsi files fiha l-funzjoni main(). · Tinkludi kodiċi li jsejjaħ funzjonijiet f'libreriji u BSPs.
Altera tipprovdi l-għodda ta' utilità niosv-app fl-għodod ta' utilità tas-softwer Quartus Prime biex toħloq l-Applikazzjoni CMakeLists.txt, u RiscFree IDE għal Altera FPGAs biex timmodifika l-kodiċi tas-sors f'ambjent ibbażat fuq Eclipse.
3.2. Għodod ta' Żvilupp Inkorporati tal-Altera FPGA
Il-proċessur Nios V jappoġġja l-għodod li ġejjin għall-iżvilupp tas-softwer: · Interfaċċja Grafika għall-Utent (GUI) – Għodod ta' żvilupp grafiku li huma disponibbli f'
kemm is-Sistemi Operattivi (OS) Windows* kif ukoll Linux*. — Nios V Board Support Package Editor (Nios V BSP Editor) — Ashling RiscFree IDE għal Altera FPGAs · Command-Line Tools (CLI) – Għodod ta' żvilupp li huma mibdija mill-Nios V Command Shell. Kull għodda tipprovdi d-dokumentazzjoni tagħha stess fil-forma ta' għajnuna aċċessibbli mil-linja tal-kmand. Iftaħ il-Nios V Command Shell u ittajpja l-kmand li ġej: –għajnuna biex view il-menù Għajnuna. — Nios V Utilities Tools — File Għodod ta' Konverżjoni tal-Format — Għodod Oħra ta' Utilitajiet

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 43

3. Disinn tas-Sistema tas-Softwer tal-Proċessur Nios V 726952 | 2025.07.16

Tabella 25. Sommarju tal-Kompiti tal-Għodod tal-GUI u l-Għodod tal-Linja tal-Kmand

Kompitu

GUI Għodda

Għodda tal-linja tal-kmand

Il-ħolqien ta' BSP

Editur tal-BSP Nios V

· Fis-softwer Quartus Prime Pro Edition: niosv-bsp -c -s=<.qsys file> -t= [GĦAŻLIET] settings.bsp
· Fis-softwer tal-Edizzjoni Standard ta' Quartus Prime: niosv-bsp -c -s=<.sopcinfo file> -t= [GĦAŻLIET] settings.bsp

Ġenerazzjoni ta' BSP bl-użu ta' .bsp eżistenti file
Aġġornament ta' BSP

Editur Nios V BSP Editur Nios V BSP

niosv-bsp -g [GĦAŻLIET] settings.bsp niosv-bsp -u [GĦAŻLIET] settings.bsp

Eżami ta' BSP

Editur tal-BSP Nios V

niosv-bsp -q -E= [GĦAŻLIET] settings.bsp

Il-ħolqien ta' applikazzjoni

–

niosv-app -a= -b= -s= filedirettorju s> [GĦAŻLIET]

Il-ħolqien ta' librerija tal-utent

–

niosv-app -l= -s= filedirettorju s> -p= [GĦAŻLIET]

Modifika ta' applikazzjoni Modifika ta' librerija tal-utent Il-bini ta' applikazzjoni

IDE RiscFree għal Altera FPGAs
IDE RiscFree għal Altera FPGAs
IDE RiscFree għal Altera FPGAs

Kwalunkwe editur tas-sors tal-linja tal-kmand
Kwalunkwe editur tas-sors tal-linja tal-kmand
· agħmel · cmake

Il-bini ta' librerija tal-utenti

IDE RiscFree għal Altera FPGAs

· agħmel · cmake

Tniżżil ta' applikazzjoni ELF
Konverżjoni tal-.elf file

IDE RiscFree għal Altera FPGAs
–

niosv-download
· elf2flash · elf2hex

Informazzjoni Relatata
Gwida għall-Utent tal-Ambjent ta' Żvilupp Integrat (IDE) ta' Ashling RiscFree għal Altera FPGAs

3.2.1. Editur tal-Pakkett ta' Appoġġ tal-Bord tal-Proċessur Nios V
Tista' tuża l-Editur tal-BSP tal-proċessur Nios V biex twettaq il-kompiti li ġejjin: · Oħloq jew timmodifika proġett tal-BSP tal-proċessur Nios V · Editja s-settings, ir-reġjuni tal-linker, u l-immappjar tas-sezzjonijiet · Agħżel pakketti tas-softwer u sewwieqa tal-apparat.
Il-kapaċitajiet tal-Editur tal-BSP jinkludu l-kapaċitajiet tal-utilitajiet niosv-bsp. Kwalunkwe proġett maħluq fl-Editur tal-BSP jista' jinħoloq ukoll bl-użu tal-utilitajiet tal-linja tal-kmand.

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 44

Ibgħat Feedback

3. Disinn tas-Sistema tas-Softwer tal-Proċessur Nios V 726952 | 2025.07.16

Nota:

Għas-softwer Quartus Prime Standard Edition, irreferi għal AN 980: Nios V Processor Quartus Prime Software Support għall-passi biex tinvoka l-GUI tal-Editur BSP.

Biex tniedi l-Editur tal-BSP, segwi dawn il-passi: 1. Iftaħ id-Disinjatur tal-Pjattaforma, u naviga lejn File menu.
a. Biex tiftaħ setting BSP eżistenti file, ikklikkja Miftuħ… b. Biex toħloq BSP ġdid, ikklikkja BSP Ġdid… 2. Agħżel it-tab Editur tal-BSP u ipprovdi d-dettalji xierqa.

Figura 27. Iftaħ l-Editur tal-BSP

Informazzjoni Relatata AN 980: Proċessur Nios V Appoġġ għas-Softwer Quartus Prime
3.2.2. RiscFree IDE għal Altera FPGAs
L-IDE RiscFree għall-Altera FPGAs huwa IDE ibbażat fuq Eclipse għall-proċessur Nios V. Altera tirrakkomanda li tiżviluppa s-softwer tal-proċessur Nios V f'dan l-IDE għar-raġunijiet li ġejjin: · Il-karatteristiċi huma żviluppati u vverifikati biex ikunu kompatibbli man-Nios V
fluss tal-bini tal-proċessur. · Mgħammar bl-għodod u l-għodod ta' appoġġ kollha meħtieġa li jippermettulek
biex tibda faċilment l-iżvilupp tal-proċessur Nios V.
Informazzjoni Relatata Gwida għall-Utent tal-Ambjent ta' Żvilupp Integrat (IDE) ta' Ashling RiscFree għal Altera FPGAs
3.2.3. Għodod tal-Utilitajiet Nios V
Tista' toħloq, timmodifika, u tibni programmi Nios V b'kmandi ttajpjati f'linja ta' kmand jew inkorporati fi skript. L-għodod tal-linja ta' kmand Nios V deskritti f'din it-taqsima jinsabu fil- Direttorju /niosv/bin.

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 45

3. Disinn tas-Sistema tas-Softwer tal-Proċessur Nios V 726952 | 2025.07.16

Tabella 26. Għodod tal-Utilitajiet Nios V

Għodod tal-Linja tal-Kmand

Sommarju

niosv-app niosv-bsp niosv-download niosv-shell niosv-stack-rapport

Biex tiġġenera u tikkonfigura proġett ta' applikazzjoni.
Biex toħloq jew taġġorna s-settings ta' BSP file u oħloq il-BSP files. Biex tniżżel l-ELF file għal proċessur Nios® V.
Biex tiftaħ in-Nios V Command Shell. Biex tinfurmak dwar l-ispazju tal-memorja li fadal disponibbli għall-applikazzjoni tiegħek .elf għall-użu tal-munzell jew tal-heap.

3.2.4. File Għodod ta' Konverżjoni tal-Format

File Il-konverżjoni tal-format xi kultant hija meħtieġa meta tgħaddi dejta minn utilità għal oħra. file għodod ta' konverżjoni tal-format jinsabu fil-
direttorju tal-installazzjoni tas-softwer>direttorju/niosv/bin.

Tabella 27. File Għodod ta' Konverżjoni tal-Format

Għodod tal-Linja tal-Kmand elf2flash elf2hex

Sommarju Biex tittraduċi l-.elf file għall-format .srec għall-ipprogrammar tal-memorja flash. Biex tittraduċi l-.elf file għal format .hex għall-inizjalizzazzjoni tal-memorja.

3.2.5. Għodod Oħra ta' Utilitajiet

Jista' jkollok bżonn l-għodod tal-linja tal-kmand li ġejjin meta tibni sistema bbażata fuq il-proċessur Nios V. Dawn l-għodod tal-linja tal-kmand huma jew ipprovduti minn Intel f' /quartus/bin jew miksub minn
għodod open-source.

Tabella 28. Għodod Oħra tal-Linja tal-Kmand

Għodod tal-Linja tal-Kmand

Tip

Sommarju

terminal tal-juart

Ipprovdut minn Intel

Biex tissorvelja stdout u stderr, u biex tipprovdi input lil proċessur Nios® V
sottosistema permezz ta' stdin. Din l-għodda tapplika biss għall-JTAG UART IP meta jkun imqabbad mal-proċessur Nios® V.

openocd

Provdut mill-Intel Biex tesegwixxi OpenOCD.

openocd-cfg-gen

Provdut minn Intel · Biex tiġġenera l-konfigurazzjoni tal-OpenOCD file· Biex turi JTAG indiċi tal-apparat tal-katina.

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 46

Ibgħat Feedback

726952 | 2025.07.16 Ibgħat Feedback
4. Soluzzjonijiet ta' Konfigurazzjoni u Booting tal-Proċessur Nios V
Tista' tikkonfigura l-proċessur Nios V biex jibbutja u jesegwixxi s-softwer minn postijiet differenti tal-memorja. Il-memorja tal-ibbutjar hija l-flash Quad Serial Peripheral Interface (QSPI), On-Chip Memory (OCRAM), jew Tightly Coupled Memory (TCM).
Informazzjoni Relatata · Kundizzjonijiet tat-Trigger tal-Power-Up f'paġna 193 · Triggers tal-Power-Up
Għal aktar informazzjoni dwar it-triggers tal-power-up.
4.1. Introduzzjoni
Il-proċessur Nios V jappoġġja żewġ tipi ta' proċessi tal-ibbutjar: · Execute-in-Place (XIP) bl-użu tal-funzjoni alt_load() · Programm ikkupjat għar-RAM bl-użu tal-boot copier. L-iżvilupp tal-programmi integrati tan-Nios V huwa bbażat fuq is-saff tal-astrazzjoni tal-ħardwer (HAL). L-HAL jipprovdi programm żgħir tal-boot loader (magħruf ukoll bħala boot copier) li jikkopja sezzjonijiet rilevanti tal-linker mill-memorja tal-ibbutjar għall-post tal-ħin tal-eżekuzzjoni tagħhom fil-ħin tal-ibbutjar. Tista' tispeċifika l-postijiet tal-ħin tal-eżekuzzjoni tal-memorja tal-programm u tad-dejta billi timmanipula s-settings tal-Editur tal-Board Support Package (BSP). Din it-taqsima tiddeskrivi: · Il-boot copyer tal-proċessur Nios V li jibbutja s-sistema tal-proċessur Nios V tiegħek skont
l-għażla tal-memorja tal-ibbutjar · l-għażliet tal-ibbutjar tal-proċessur Nios V u l-fluss ġenerali · is-soluzzjonijiet ta' programmar Nios V għall-memorja tal-ibbutjar magħżula
4.2. Il-Konnessjoni tal-Applikazzjonijiet
Meta tiġġenera l-proġett tal-proċessur Nios V, l-Editur tal-BSP jiġġenera żewġ linkers relatati files: · linker.x: Il-kmand tal-linker file li l-applikazzjoni ġġenerata tagħmelfile użi
biex toħloq il-binarju .elf file. · linker.h: Fih informazzjoni dwar it-tqassim tal-memorja tal-linker. Il-modifiki kollha tas-settings tal-linker li tagħmel fil-proġett BSP jaffettwaw il-kontenut ta' dawn iż-żewġ linkers. fileKull applikazzjoni tal-proċessur Nios V fiha s-sezzjonijiet tal-linker li ġejjin:
© Altera Corporation. Altera, il-logo ta' Altera, il-logo tal-'a', u marki oħra ta' Altera huma trademarks ta' Altera Corporation. Altera tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Altera ma tassumi l-ebda responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott, jew servizz deskritt hawnhekk ħlief kif espressament miftiehem bil-miktub minn Altera. Il-klijenti ta' Altera huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jistrieħu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi. *Ismijiet u marki oħra jistgħu jiġu ddikjarati bħala proprjetà ta' oħrajn.

4. Soluzzjonijiet ta' Konfigurazzjoni u Booting tal-Proċessur Nios V 726952 | 2025.07.16

Tabella 29. Taqsimiet tal-Linker

.test

Taqsimiet tal-Linker

.rodata

.rwdata

.bss

munzell

.stack

Deskrizzjonijiet Kodiċi eżegwibbli. Kwalunkwe dejta li tinqara biss użata fl-eżekuzzjoni tal-programm. Jaħżen dejta ta' qari-kitba użata fl-eżekuzzjoni tal-programm. Fih dejta statika mhux inizjalizzata. Fih memorja allokata dinamikament. Jaħżen parametri tas-sejħiet tal-funzjoni u dejta temporanja oħra.

Tista' żżid sezzjonijiet addizzjonali ta' linker mal-.elf file biex iżżomm kodiċi u dejta apposta. Dawn is-sezzjonijiet tal-linker jitqiegħdu f'reġjuni tal-memorja msemmija, definiti biex jikkorrispondu ma' apparati u indirizzi tal-memorja fiżika. B'mod awtomatiku, l-Editur tal-BSP jiġġenera dawn is-sezzjonijiet tal-linker awtomatikament. Madankollu, tista' tikkontrolla s-sezzjonijiet tal-linker għal applikazzjoni partikolari.

4.2.1. Imġieba tal-Konnessjoni
Din it-taqsima tiddeskrivi l-imġiba awtomatika tal-linking tal-Editur tal-BSP u kif tikkontrolla l-imġiba tal-linking.

4.2.1.1. Konnessjoni BSP Predefinita
Matul il-konfigurazzjoni tal-BSP, l-għodod iwettqu l-passi li ġejjin awtomatikament:
1. Agħti ismijiet lir-reġjuni tal-memorja: Agħti isem lil kull apparat tal-memorja tas-sistema u żid kull isem mal-linker file bħala reġjun tal-memorja.
2. Sib l-akbar memorja: Identifika l-akbar reġjun tal-memorja tal-qari u l-kitba fil-linker file.
3. Assenja sezzjonijiet tal-linker: Poġġi s-sezzjonijiet tal-linker awtomatiċi (.text, .rodata, .rwdata, .bss, .heap, u .stack) fir-reġjun tal-memorja identifikat fil-pass preċedenti.
4. Ikteb files: Ikteb il-linker.x u l-linker.h files.
Tipikament, l-iskema ta' allokazzjoni tas-sezzjoni tal-linker taħdem matul il-proċess tal-iżvilupp tas-softwer għaliex l-applikazzjoni hija garantita li tiffunzjona jekk il-memorja tkun kbira biżżejjed.
Ir-regoli għall-imġiba tal-linking awtomatika jinsabu fl-iskripts Tcl iġġenerati minn Altera bsp-set-defaults.tcl u bsp-linker-utils.tcl li jinsabu fil- Direttorju /niosv/scripts/bsp-defaults. Il-kmand niosv-bsp jinvoka dawn l-iskripts. Timmodifikax dawn l-iskripts direttament.

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 48

Ibgħat Feedback

4. Soluzzjonijiet ta' Konfigurazzjoni u Booting tal-Proċessur Nios V 726952 | 2025.07.16

4.2.1.2. Konnessjoni BSP Konfigurabbli
Tista' timmaniġġja l-imġiba awtomatika tal-linking fit-tab Linker Script tal-BSP Editor. Immanipula l-linker script billi tuża l-metodi li ġejjin: · Żid reġjun tal-memorja: Jimmappa isem ta' reġjun tal-memorja ma' apparat tal-memorja fiżika. · Żid mapping ta' sezzjoni: Jimmappa isem ta' sezzjoni ma' reġjun tal-memorja. Il-BSP
L-editur jippermettilek li view il-mappa tal-memorja qabel u wara li jsiru l-bidliet.

4.3. Metodi ta' Booting tal-Proċessur Nios V

Hemm ftit metodi biex tibda l-proċessur Nios V f'apparati Altera FPGA. Il-metodi biex tibda l-proċessur Nios V ivarjaw skont l-għażla tal-memorja flash u l-familji tal-apparati.

Tabella 30. Memorji Flash Appoġġjati bl-Għażliet ta' Boot Rispettivi

Memorji tal-Ibbutjar Appoġġjati

Apparat

Flash On-Chip (għal konfigurazzjoni Interna)

Massimu ta' 10 apparati biss (b'On-Chip Flash IP)

Flash QSPI għal Skop Ġenerali (għad-dejta tal-utent biss)

L-apparati FPGA kollha appoġġjati (b'Generic Serial Flash Interface FPGA IP)

Konfigurazzjoni QSPI Flash (għal konfigurazzjoni Serjali Attiva)

Ibbażat fuq blokka ta' kontroll
apparati (b'apparat Ġeneriku
Interfaċċja tal-Flash Serjali Intel FPGA IP)(2)

Metodi ta' Booting tal-Proċessur Nios V

Post tal-Runtime tal-Applikazzjoni

Ibbutja Kopjatur

L-applikazzjoni tal-proċessur Nios V tiġi eżegwita fil-post minn On-Chip Flash

Flash On-Chip (XIP) + OCRAM/ RAM Esterna (għal sezzjonijiet ta' dejta li jistgħu jinkitbu)

funzjoni alt_load()

L-applikazzjoni tal-proċessur Nios V ġiet ikkupjata minn On-Chip Flash għar-RAM bl-użu tal-boot copier

OCRAM/RAM Esterna

Użu mill-ġdid tal-Bootloader permezz tal-GSFI

L-applikazzjoni tal-proċessur Nios V tiġi eżegwita fuq il-post minn flash QSPI għal skop ġenerali

Memorija flash QSPI għal skop ġenerali (XIP) + OCRAM/ RAM esterna (għal sezzjonijiet ta' dejta li jistgħu jinkitbu fuqhom)

funzjoni alt_load()

L-applikazzjoni tal-proċessur Nios V ġiet ikkupjata minn flash QSPI għal skop ġenerali għar-RAM bl-użu tal-boot copyer

OCRAM/RAM Esterna

Bootloader permezz tal-GSFI

L-applikazzjoni tal-proċessur Nios V tiġi eżegwita fil-post mill-konfigurazzjoni tal-flash QSPI

Konfigurazzjoni QSPI flash (XIP) + OCRAM/ RAM Esterna (għal sezzjonijiet ta' dejta li jistgħu jinkitbu)

funzjoni alt_load()

L-applikazzjoni tal-proċessur Nios V ġiet ikkupjata mill-flash tal-konfigurazzjoni QSPI għar-RAM bl-użu tal-kopjatur tal-boot

OCRAM/ Bootloader tar-RAM Esterna permezz tal-GSFI kompliet…

(2) Irreferi għal AN 980: Nios V Processor Quartus Prime Software Support għal-lista tal-apparati.

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 49

4. Soluzzjonijiet ta' Konfigurazzjoni u Booting tal-Proċessur Nios V 726952 | 2025.07.16

Memorji tal-Ibbutjar Appoġġjati
Memorja On-Chip (OCRAM) Memorja Tightly Coupled (TCM)

Apparat
Apparati bbażati fuq SDM (b'Mailbox Client Intel FPGA IP). (2)
L-apparati Altera FPGA kollha appoġġjati (2)
L-apparati kollha Altera FPGA appoġġjati (2)

Metodi ta' Booting tal-Proċessur Nios V
L-applikazzjoni tal-proċessur Nios V ġiet ikkupjata mill-flash tal-konfigurazzjoni QSPI għar-RAM bl-użu tal-kopjatur tal-boot
L-applikazzjoni tal-proċessur Nios V tiġi eżegwita fuq il-post minn OCRAM
L-applikazzjoni tal-proċessur Nios V tiġi eżegwita fil-post minn TCM

Post tal-Runtime tal-Applikazzjoni

Ibbutja Kopjatur

OCRAM/RAM Esterna Bootloader permezz ta' SDM

OCRAM

funzjoni alt_load()

Istruzzjoni TCM (XIP) Xejn + Data TCM (għal sezzjonijiet ta' dejta li jistgħu jinkitbu)

Figura 28. Fluss tal-Ibbutjar tal-Proċessur Nios V

Irrisettja

Il-proċessur jaqbeż biex jirresettja l-vettur (bidu tal-kodiċi tal-ibbutjar)

Il-kodiċi tal-applikazzjoni jista' jiġi kkupjat f'post ieħor tal-memorja (skont l-għażliet tal-ibbutjar)
Il-kodiċi tal-ibbutjar jinizzjalizza l-proċessur

Skont l-għażliet tal-ibbutjar, il-kodiċi tal-ibbutjar jista' jikkopja l-valuri inizjali għad-dejta/kodiċi għal spazju ieħor tal-memorja (alt_load)
Il-kodiċi tal-ibbutjar jinizzjalizza l-kodiċi tal-applikazzjoni u l-ispazju tal-memorja tad-dejta
Il-kodiċi tal-ibbutjar inizjalizza l-periferali kollha tas-sistema b'sewwieqa HAL (alt_main)
Dħul għall-parti prinċipali
Informazzjoni Relatata · Gwida għall-Utent tal-Interfaċċa Ġenerika tal-Flash Serjali Altera FPGA IP
Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 50

Ibgħat Feedback

4. Soluzzjonijiet ta' Konfigurazzjoni u Booting tal-Proċessur Nios V 726952 | 2025.07.16
· Gwida għall-Utent tal-Klijent tal-Kaxxa tal-Mail Altera FPGA IP · AN 980: Appoġġ għas-Softwer Quartus Prime tal-Proċessur Nios V
4.4. Introduzzjoni għall-Metodi ta' Booting tal-Proċessur Nios V
Is-sistemi tal-proċessur Nios V jeħtieġu li l-immaġini tas-softwer jiġu kkonfigurati fil-memorja tas-sistema qabel ma l-proċessur ikun jista' jibda jesegwixxi l-programm tal-applikazzjoni. Irreferi għat-Taqsimiet tal-Linker għat-taqsimiet default tal-linker.
L-Editur tal-BSP jiġġenera skript tal-linker li jwettaq il-funzjonijiet li ġejjin: · Jiżgura li s-softwer tal-proċessur ikun marbut skont is-settings tal-linker
tal-editur tal-BSP u jiddetermina fejn jinsab is-softwer fil-memorja. · Jippożizzjona r-reġjun tal-kodiċi tal-proċessur fil-komponent tal-memorja skont il-
komponenti tal-memorja assenjati.
It-taqsima li ġejja tiddeskrivi fil-qosor il-metodi disponibbli tal-ibbutjar tal-proċessur Nios V.
4.4.1. L-Applikazzjoni tal-Proċessur Nios V teżegwixxi fil-Post minn Boot Flash
Altera ddisinjat il-kontrolluri tal-flash b'tali mod li l-ispazju tal-indirizz tal-boot flash ikun immedjatament aċċessibbli għall-proċessur Nios V malli s-sistema tiġi resetjata, mingħajr il-ħtieġa li jiġi inizjalizzat il-kontrollur tal-memorja jew l-apparati tal-memorja. Dan jippermetti lill-proċessur Nios V jesegwixxi kodiċi tal-applikazzjoni maħżun fuq l-apparati tal-boot direttament mingħajr ma juża kopjatur tal-boot biex jikkopja l-kodiċi għal tip ieħor ta' memorja. Il-kontrolluri tal-flash huma: · On-Chip Flash b'On-Chip Flash IP (biss fl-apparat MAX® 10) · Flash QSPI għal skop ġenerali b'Generic Serial Flash Interface IP · Flash QSPI ta' konfigurazzjoni b'Generic Serial Flash Interface IP (ħlief MAX 10
apparat)
Meta l-applikazzjoni tal-proċessur Nios V tiġi eżegwita fil-post mill-boot flash, l-Editur tal-BSP iwettaq il-funzjonijiet li ġejjin: · Jissettja s-sezzjonijiet tal-linker .text għar-reġjun tal-memorja flash tal-boot. · Jissettja s-sezzjonijiet tal-linker .bss, .rodata, .rwdata, .stack u .heap għar-RAM
reġjun tal-memorja. Trid tippermetti l-funzjoni alt_load() fis-Settings tal-BSP biex tikkopja s-sezzjonijiet tad-dejta (.rodata, .rwdata,, .exceptions) għar-RAM malli s-sistema tiġi resetjata. Is-sezzjoni tal-kodiċi (.text) tibqa' fir-reġjun tal-memorja flash tal-boot.
Informazzjoni Relatata · Gwida għall-Utent tal-Interfaċċa Flash Serjali Ġenerika Altera FPGA IP · Gwida għall-Utent tal-Memorja Flash tal-Utent Altera MAX 10
4.4.1.1. alt_load()
Tista' tattiva l-funzjoni alt_load() fil-kodiċi HAL billi tuża l-Editur BSP.
Meta tintuża fil-fluss tal-ibbutjar execute-in-place, il-funzjoni alt_load() twettaq il-kompiti li ġejjin:

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 51

4. Soluzzjonijiet ta' Konfigurazzjoni u Booting tal-Proċessur Nios V 726952 | 2025.07.16

· Jopera bħala mini boot copier li jikkopja s-sezzjonijiet tal-memorja għar-RAM abbażi tas-settings tal-BSP.
· Jikkopja sezzjonijiet tad-dejta (.rodata, .rwdata, .exceptions) għar-RAM iżda mhux is-sezzjonijiet tal-kodiċi (.text). Is-sezzjoni tal-kodiċi (.text) hija sezzjoni read-only u tibqa' fir-reġjun tal-memorja flash tal-ibbutjar. Din il-partizzjoni tgħin biex timminimizza l-użu tar-RAM iżda tista' tillimita l-prestazzjoni tal-eżekuzzjoni tal-kodiċi għaliex l-aċċessi għall-memorja flash huma aktar bil-mod mill-aċċessi għar-RAM on-chip.

It-tabella li ġejja telenka s-settings u l-funzjonijiet tal-Editur tal-BSP:

Tabella 31. Issettjar tal-Editur tal-BSP
Issettjar tal-Editur tal-BSP hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Funzjoni Tattiva l-funzjoni alt_load(). alt_load() tikkopja s-sezzjoni .rodata għar-RAM. alt_load() tikkopja s-sezzjoni .rwdata għar-RAM. alt_load() tikkopja s-sezzjoni .exceptions għar-RAM.

4.4.2. L-Applikazzjoni tal-Proċessur Nios V Ikkopjata minn Boot Flash għal RAM bl-użu ta' Boot Copier
Il-proċessur Nios V u l-HAL jinkludu kopjatur tal-ibbutjar li jipprovdi funzjonalità suffiċjenti għall-biċċa l-kbira tal-applikazzjonijiet tal-proċessur Nios V u huwa konvenjenti biex jiġi implimentat mal-fluss tal-iżvilupp tas-softwer Nios V.
Meta l-applikazzjoni tuża boot copier, din tissettja s-sezzjonijiet kollha tal-linker (.text, .heap, .rwdata, .rodata, .bss, .stack) għal RAM interna jew esterna. L-użu tal-boot copier biex tikkopja applikazzjoni tal-proċessur Nios V mill-boot flash għar-RAM interna jew esterna għall-eżekuzzjoni jgħin biex tittejjeb il-prestazzjoni tal-eżekuzzjoni.
Għal din l-għażla tal-boot, il-proċessur Nios V jibda jesegwixxi s-softwer tal-kopjatur tal-boot malli s-sistema tiġi resetjata. Is-softwer jikkopja l-applikazzjoni mill-flash tal-boot għar-RAM interna jew esterna. Ladarba l-proċess ikun komplut, il-proċessur Nios V jittrasferixxi l-kontroll tal-programm lill-applikazzjoni.

Nota:

Jekk il-boot copier ikun fil-flash, allura l-funzjoni alt_load() m'għandhiex għalfejn tissejjaħ għax it-tnejn iservu l-istess skop.

4.4.2.1. Bootloader tal-Proċessur Nios V permezz tal-Interfaċċja Ġenerika tal-Flash Serjali
Il-Bootloader permezz tal-GSFI huwa l-kopjatur tal-boot tal-proċessur Nios V li jappoġġja l-memorja flash QSPI f'apparati bbażati fuq blokki ta' kontroll. Il-Bootloader permezz tal-GSFI jinkludi l-karatteristiċi li ġejjin:
· Isib l-applikazzjoni tas-softwer f'memorja mhux volatili.
· Jiżpakkja u jikkopja l-immaġni tal-applikazzjoni tas-softwer għar-RAM.
· Jaqleb awtomatikament l-eżekuzzjoni tal-proċessur għall-kodiċi tal-applikazzjoni fir-RAM wara li titlesta l-kopja.

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 52

Ibgħat Feedback

4. Soluzzjonijiet ta' Konfigurazzjoni u Booting tal-Proċessur Nios V 726952 | 2025.07.16

L-immaġni tal-boot tinsab eżatt wara l-boot copier. Jeħtieġ li tiżgura li l-offset tar-reset tal-proċessur Nios V jipponta lejn il-bidu tal-boot copier. Il-Figura: Mappa tal-Memorja għal QSPI Flash b'Bootloader permezz ta' GSFI mappa tal-memorja għal QSPI Flash b'Bootloader permezz ta' GSFI turi l-mappa tal-memorja flash għal QSPI flash meta tuża boot copier. Din il-mappa tal-memorja tassumi li l-memorja flash taħżen l-immaġni FPGA u s-softwer tal-applikazzjoni.

Tabella 32. Bootloader permezz tal-GSFI għal Nios V Processor Core

Qalba tal-Proċessur Nios V
Proċessur Nios V/m

Bootloader permezz tal-GSFI File Post
/niosv/komponenti/bootloader/ niosv_m_bootloader.srec

Proċessur Nios V/g

/niosv/komponenti/bootloader/ niosv_g_bootloader.srec

Figura 29. Mappa tal-Memorja għal QSPI Flash b'Bootloader permezz ta' GSFI

Dejta tal-Klijent (*.hex)

Kodiċi tal-Applikazzjoni

Nota:

Irrisettja l-Offset tal-Vector

Ibbutja Kopjatur

0x01E00000

Immaġni FPGA (*.sof)

0x00000000

1. Fil-bidu tal-mappa tal-memorja hemm l-immaġni tal-FPGA segwita mid-dejta tiegħek, li tikkonsisti mill-kopjatur tal-ibbutjar u l-kodiċi tal-applikazzjoni.
2. Trid tissettja l-offset tar-reset tal-proċessur Nios V fid-Disinjatur tal-Pjattaforma u tippontah lejn il-bidu tal-kopjatur tal-boot.
3. Id-daqs tal-immaġni FPGA mhux magħruf. Tista' tkun taf id-daqs eżatt biss wara l-kumpilazzjoni tal-proġett Quartus Prime. Trid tiddetermina limitu massimu għad-daqs tal-immaġni Altera FPGA. PereżempjuampPereżempju, jekk id-daqs tal-immaġni FPGA huwa stmat li huwa inqas minn 0x01E00000, issettja r-Reset Offset għal 0x01E00000 fid-Disinjatur tal-Platform, li huwa wkoll il-bidu tal-boot copier.
4. Prattika tajba ta' disinn tikkonsisti fl-issettjar tal-offset tal-vettur tar-reset f'konfini tas-settur tal-flash biex jiġi żgurat li ma jseħħ l-ebda tħassir parzjali tal-immaġni tal-FPGA f'każ li l-applikazzjoni tas-softwer tiġi aġġornata.

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 53

4. Soluzzjonijiet ta' Konfigurazzjoni u Booting tal-Proċessur Nios V 726952 | 2025.07.16

4.4.2.2. Nios V Processor Bootloader permezz tas-Secure Device Manager
Il-Bootloader permezz ta' Secure Device Manager (SDM) huwa kodiċi ta' applikazzjoni HAL li juża s-sewwieq Mailbox Client Altera FPGA IP HAL għall-ibbutjar tal-proċessur. Altera tirrakkomanda din l-applikazzjoni bootloader meta tuża l-konfigurazzjoni QSPI flash f'apparati bbażati fuq SDM biex tibbutja l-proċessur Nios V.
Malli s-sistema tiġi resetjata, il-proċessur Nios V l-ewwel jibda l-Bootloader permezz tal-SDM minn memorja ċkejkna on-chip u jesegwixxi l-Bootloader permezz tal-SDM biex jikkomunika mal-flash tal-konfigurazzjoni QSPI bl-użu tal-IP tal-Klijent tal-Mailbox.
Il-Bootloader permezz tal-SDM iwettaq il-kompiti li ġejjin: · Isib is-softwer Nios V fil-flash tal-konfigurazzjoni QSPI. · Jikkopja s-softwer Nios V fir-RAM on-chip jew RAM esterna. · Jaqleb l-eżekuzzjoni tal-proċessur għas-softwer Nios V fir-RAM on-chip jew
RAM esterna.
Ladarba l-proċess ikun lest, il-Bootloader permezz tal-SDM jittrasferixxi l-kontroll tal-programm lill-applikazzjoni tal-utent. Altera tirrakkomanda l-organizzazzjoni tal-memorja kif deskritta fl-Organizzazzjoni tal-Memorja għall-Bootloader permezz tal-SDM.
Figura 30. Bootloader permezz tal-Fluss tal-Proċess tal-SDM

Konfigurazzjoni

Flash

Softwer Nios V

SDM

Apparat FPGA Ibbażat fuq SDM

IP tal-Klijent tal-Kaxxa tal-Posta

Loġika FPGA Nios V

4 RAM Esterna
Softwer Nios V

Fuq iċ-Ċippa 4

EMIF

RAM

Memorja fuq iċ-ċippa

Nios V

Software

Bootloader permezz tal-SDM

1. Il-proċessur Nios V iħaddem il-Bootloader permezz ta' SDM mill-memorja on-chip.
2. Il-Bootloader permezz tal-SDM jikkomunika mal-flash tal-konfigurazzjoni u jillokalizza s-softwer tan-Nios V.
3. Il-Bootloader permezz tal-SDM jikkopja s-softwer tan-Nios V mill-Configuration Flash fir-RAM on-chip / RAM esterna.
4. Il-Bootloader permezz tal-SDM jaqleb l-eżekuzzjoni tal-proċessur Nios V għas-softwer Nios V fir-RAM on-chip / RAM esterna.

4.4.3. L-Applikazzjoni tal-Proċessur Nios V Eżegwita Fil-Post minn OCRAM
F'dan il-metodu, l-indirizz tar-reset tal-proċessur Nios V huwa ssettjat għall-indirizz bażi tal-memorja on-chip (OCRAM). Il-binarju tal-applikazzjoni (.hex) file jitgħabba fl-OCRAM meta l-FPGA tiġi kkonfigurata, wara li d-disinn tal-ħardwer jiġi kkompilat fis-softwer Quartus Prime. Ladarba l-proċessur Nios V jiġi resetjat, l-applikazzjoni tibda tiġi eżegwita u tiferrex sal-punt tad-dħul.

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 54

Ibgħat Feedback

4. Soluzzjonijiet ta' Konfigurazzjoni u Booting tal-Proċessur Nios V 726952 | 2025.07.16

Nota:

· L-Execute-In-Place minn OCRAM ma teħtieġx boot copyer għaliex l-applikazzjoni tal-proċessur Nios V diġà tkun fis-seħħ meta s-sistema tiġi resetjata.
· Altera tirrakkomanda li jiġi attivat alt_load() għal dan il-metodu ta' booting sabiex is-softwer inkorporat iġib ruħu bl-istess mod meta jiġi resetjat mingħajr ma tiġi kkonfigurata mill-ġdid l-immaġni tal-apparat FPGA.
· Trid tippermetti l-funzjoni alt_load() fis-Settings tal-BSP biex tikkopja t-taqsima .rwdata malli s-sistema tiġi resetjata. F'dan il-metodu, il-valuri inizjali għall-varjabbli inizjalizzati jinħażnu separatament mill-varjabbli korrispondenti biex jiġi evitat li jinkitbu fuqhom waqt l-eżekuzzjoni tal-programm.

4.4.4. L-Applikazzjoni tal-Proċessur Nios V Eżegwita Fil-Post mit-TCM
Il-metodu execute-in-place jistabbilixxi l-indirizz tar-reset tal-proċessur Nios V għall-indirizz bażi tal-memorja akkoppjata sew (TCM). Il-binarju tal-applikazzjoni (.hex) file jitgħabba fit-TCM meta tikkonfigura l-FPGA wara li tikkumpila d-disinn tal-ħardwer fis-softwer Quartus Prime. Ladarba l-proċessur Nios V jiġi resetjat, l-applikazzjoni tibda tiġi eżegwita u tiferrex sal-punt tad-dħul.

Nota:

L-Execute-In-Place mit-TCM ma teħtieġx boot copyer għaliex l-applikazzjoni tal-proċessur Nios V diġà tkun fis-seħħ fir-reset tas-sistema.

4.5. L-Ibbutjar tal-Proċessur Nios V minn Flash On-Chip (UFM)

L-ibbutjar u l-eżekuzzjoni tas-softwer tal-proċessur Nios V minn flash on-chip (UFM) huma disponibbli f'apparati MAX 10 FPGA. Il-proċessur Nios V jappoġġja ż-żewġ għażliet ta' ibbutjar li ġejjin bl-użu ta' Flash On-Chip taħt il-modalità ta' Konfigurazzjoni Interna:
· L-applikazzjoni tal-proċessur Nios V tesegwixxi fil-post minn On-Chip Flash.
· L-applikazzjoni tal-proċessur Nios V hija kkupjata mill-On-Chip Flash għar-RAM bl-użu tal-boot copyer.

Tabella 33. Memorji Flash Appoġġjati bl-Għażliet ta' Boot rispettivi

Memorji tal-Ibbutjar Appoġġjati

Metodi ta' Booting tan-Nios V

Post tal-Runtime tal-Applikazzjoni

Ibbutja Kopjatur

MAX 10 apparati biss (b'OnChip Flash IP)

L-applikazzjoni tal-proċessur Nios V tiġi eżegwita fil-post minn On-Chip Flash
L-applikazzjoni tal-proċessur Nios V ġiet ikkupjata minn On-Chip Flash għar-RAM bl-użu tal-boot copier

Flash On-Chip (XIP) + OCRAM/ RAM Esterna (għal sezzjonijiet ta' dejta li jistgħu jinkitbu)

funzjoni alt_load()

OCRAM/ RAM Esterni

Użu mill-ġdid tal-Bootloader permezz tal-GSFI

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 55

4. Soluzzjonijiet ta' Konfigurazzjoni u Booting tal-Proċessur Nios V 726952 | 2025.07.16

Figura 31.

Disinn, Konfigurazzjoni, u Fluss tal-Ibbutjar
Disinn · Oħloq il-proġett tiegħek ibbażat fuq il-Proċessur Nios V billi tuża Platform Designer. · Kun żgur li hemm RAM esterna jew RAM on-chip fid-disinn tas-sistema.

Konfigurazzjoni u Kompilazzjoni tal-FPGA
· Issettja l-istess mod ta' konfigurazzjoni interna fl-On-chip Flash IP fid-Disinjatur tal-Platform u s-softwer Quartus Prime. · Issettja l-aġent tar-reset tal-proċessur Nios V għal On-chip Flash. · Agħżel il-metodu ta' inizjalizzazzjoni tal-UFM preferut tiegħek. · Iġġenera d-disinn tiegħek fid-Disinjatur tal-Platform. · Ikkumpila l-proġett tiegħek fis-softwer Quartus Prime.

Proġett BSP tal-Applikazzjoni tal-Utent · Oħloq proċessur Nios V HAL BSP ibbażat fuq .sopcinfo file maħluq minn Platform Designer. · Editja s-settings tal-BSP tal-proċessur Nios V u l-Linker Script fl-Editur tal-BSP. · Iġġenera proġett tal-BSP.
Proġett APP tal-Applikazzjoni tal-Utent · Żviluppa kodiċi tal-applikazzjoni tal-proċessur Nios V. · Ikkumpila l-applikazzjoni tal-proċessur Nios V u ġġenera l-applikazzjoni tal-proċessur Nios V (.hex) file· Erġa' kkompila l-proġett tiegħek fis-softwer Quartus Prime jekk timmarka l-għażla Initialize memory content fl-Intel FPGA On-Chip Flash IP.

Programmazzjoni FileKonverżjoni, Tniżżil u Tħaddim · Ġenera l-Flash On-Chip .pof file bl-użu tal-Programmazzjoni Convert FileKaratteristika fis-softwer Quartus Prime.
· Ipprogramma l-.pof file fit-tagħmir MAX 10 tiegħek. · Itfi u erġa' daħħal il-qawwa tal-ħardwer tiegħek.
4.5.1. Deskrizzjoni tal-Flash On-Chip tal-MAX 10 FPGA
L-apparati MAX 10 FPGA fihom flash on-chip li hija segmentata f'żewġ partijiet: · Memorja Flash ta' Konfigurazzjoni (CFM) — taħżen id-dejta tal-konfigurazzjoni tal-ħardwer għal
MASSIMU 10 FPGAs. · Memorja Flash tal-Utent (UFM) — taħżen id-dejta tal-utent jew l-applikazzjonijiet tas-softwer.
L-arkitettura tal-UFM tal-apparat MAX 10 hija taħlita ta' IPs soft u hard. Tista' taċċessa l-UFM biss billi tuża l-On-Chip Flash IP Core fis-softwer Quartus Prime.
Il-qalba tal-Flash IP fuq iċ-ċippa tappoġġja l-karatteristiċi li ġejjin: · Aċċessi tal-qari jew tal-kitba għas-setturi tal-UFM u s-CFM (jekk ikunu attivati fid-Disinjatur tal-Pjattaforma)
bl-użu tal-interfaċċja tal-iskjavi tad-dejta u l-kontroll tal-Avalon MM. · Jappoġġja t-tħassir tal-paġna, it-tħassir tas-settur u l-kitba tas-settur. · Mudell ta' simulazzjoni għal aċċessi ta' qari/kitba tal-UFM bl-użu ta' diversi għodod ta' simulazzjoni tal-EDA.

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 56

Ibgħat Feedback

4. Soluzzjonijiet ta' Konfigurazzjoni u Booting tal-Proċessur Nios V 726952 | 2025.07.16

Tabella 34. Reġjuni tal-Flash On-chip f'Apparati MAX 10 FPGA

Reġjuni Flash

Funzjonalità

Konfigurazzjoni tal-Memorja Flash (setturi CFM0-2)

Konfigurazzjoni FPGA file ħażna

Memorja Flash tal-Utent (setturi UFM0-1)

Applikazzjoni tal-proċessur Nios V u dejta tal-utent

L-apparati MAX 10 FPGA jappoġġjaw diversi modi ta' konfigurazzjoni u wħud minn dawn il-modi jippermettu li CFM1 u CFM2 jintużaw bħala reġjun UFM addizzjonali. It-tabella li ġejja turi l-post tal-ħażna tal-immaġini tal-konfigurazzjoni tal-FPGA bbażati fuq il-modi ta' konfigurazzjoni tal-MAX 10 FPGA.

Tabella 35. Post tal-Ħażna tal-Immaġnijiet tal-Konfigurazzjoni tal-FPGA

Modalità ta' Konfigurazzjoni Immaġnijiet kompressati doppji

CFM2 Immaġni Kompressata 2

CFM1

CFM0 Immaġni Kompressata 1

Immaġni waħda mhux kompressata

UFM Virtwali

Immaġni mhux kompressata

Immaġni waħda mhux kompressata b'Inizjalizzazzjoni tal-Memorja

Immaġni mhux kompressata (b'kontenut ta' memorja on-chip inizjalizzat minn qabel)

Immaġni waħda kkompressata b'Inizjalizzazzjoni tal-Memorja Immaġni kkompressata (b'kontenut ta' memorja on-chip inizjalizzat minn qabel)

Immaġni waħda kkompressata

UFM Virtwali

Immaġni Kompressata

Trid tuża l-qalba tal-Flash IP On-chip biex taċċessa l-memorja flash fil-MAX 10 FPGAs. Tista' toħloq istanzja u tqabbad il-Flash IP On-chip mas-softwer Quartus Prime. Il-proċessur soft core Nios V juża l-interkonnessjonijiet tad-Disinjatur tal-Platform biex jikkomunika mal-Flash IP On-chip.
Figura 32. Konnessjoni bejn On-chip Flash IP u Nios V Processor

Nota:

Kun żgur li l-port tas-csr tal-Flash On-chip huwa konness mad-data_manager tal-proċessur Nios V biex il-proċessur ikun jista' jikkontrolla l-operazzjonijiet tal-kitba u t-tħassir.
Il-qalba tal-Flash IP on-chip tista' tipprovdi aċċess għal ħames setturi tal-flash – UFM0, UFM1, CFM0, CFM1, u CFM2.
Informazzjoni importanti dwar is-setturi UFM u CFM: · Is-setturi CFM huma maħsuba għall-ħażna tad-dejta tal-konfigurazzjoni (bitstream) (*.pof).
· Id-dejta tal-utent tista' tinħażen fis-setturi tal-UFM u tista' tinħeba, jekk jintgħażlu s-settings korretti fl-għodda tad-Disinjatur tal-Pjattaforma.
· Ċerti apparati m'għandhomx settur UFM1. Tista' tirreferi għat-tabella: Daqs tas-Settur UFM u CFM għas-setturi disponibbli f'kull apparat MAX 10 FPGA individwali.

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 57

4. Soluzzjonijiet ta' Konfigurazzjoni u Booting tal-Proċessur Nios V 726952 | 2025.07.16

· Tista' tikkonfigura CFM2 bħala UFM virtwali billi tagħżel il-modalità ta' konfigurazzjoni ta' Immaġni Unika Mhux Kompressata.
· Tista' tikkonfigura CFM2 u CFM1 bħala UFM virtwali billi tagħżel il-modalità ta' konfigurazzjoni ta' Immaġni Unika Mhux Kompressata.
· Id-daqs ta' kull settur ivarja skont l-apparati MAX 10 FPGA magħżula.

Tabella 36.

Daqs tas-Settur tal-UFM u s-CFM
Din it-tabella telenka d-dimensjonijiet tal-matriċi UFM u CFM.

Apparat

Paġni għal kull Settur

UFM1 UFM0 CFM2 CFM1 CFM0

Daqs tal-Paġna (Kbit)

Utent Massimu
Daqs tal-Memorja Flash (Kbit) (3)

Daqs Totali tal-Memorja tal-Konfigurazzjoni (Kbit)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

Daqs tal-OCRAM (Kbit)
108 189 378 549 675 1260 1638

Informazzjoni Relatata · Gwida għall-Utent tal-Konfigurazzjoni tal-MAX 10 FPGA · Gwida għall-Utent tal-Memorja Flash tal-Utent tal-Altera MAX 10

4.5.2. L-Applikazzjoni tal-Proċessur Nios V Eżegwita Fil-Post mill-UFM

Is-soluzzjoni Execute-In-Place minn UFM hija adattata għal applikazzjonijiet ta' proċessur Nios V li jeħtieġu użu limitat tal-memorja on-chip. Il-funzjoni alt_load() topera bħala mini boot copier li tikkopja s-sezzjonijiet tad-dejta (.rodata, .rwdata, jew .exceptions) mill-memorja tal-boot għar-RAM abbażi tas-settings tal-BSP. Is-sezzjoni tal-kodiċi (.text),
li hija sezzjoni li tinqara biss, tibqa' fir-reġjun tal-memorja Flash On-chip MAX 10. Din is-setup timminimizza l-użu tar-RAM iżda tista' tillimita l-prestazzjoni tal-eżekuzzjoni tal-kodiċi peress li l-aċċess għall-memorja flash huwa aktar bil-mod mir-RAM on-chip.

L-applikazzjoni tal-proċessur Nios V hija pprogrammata fis-settur UFM. Il-vettur tar-reset tal-proċessur Nios V jindika l-indirizz bażi tal-UFM biex jesegwixxi kodiċi mill-UFM wara li s-sistema tirresetja.

Jekk qed tuża d-debugger fil-livell tas-sors biex tiddibaggja l-applikazzjoni tiegħek, trid tuża breakpoint tal-ħardwer. Dan għaliex il-UFM ma jappoġġjax aċċess każwali għall-memorja, li huwa meħtieġ għad-debugging tas-soft breakpoint.

Nota:

Ma tistax tħassar jew tikteb l-UFM waqt li tkun qed twettaq execute-in-place fil-MAX 10. Aqleb għall-approċċ tal-boot copier jekk teħtieġ tħassar jew tikteb l-UFM.

(3) L-ogħla valur possibbli, li jiddependi fuq il-modalità ta' konfigurazzjoni li tagħżel.

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 58

Ibgħat Feedback

4. Soluzzjonijiet ta' Konfigurazzjoni u Booting tal-Proċessur Nios V 726952 | 2025.07.16

Figura 33. L-Applikazzjoni tal-Proċessur Nios V XIP mill-UFM

Massimu ta' 10 Apparati

.POF
Ħardwer Nios V .SOF
Softwer Nios V .HEX

Programmatur ta' Quartus

Flash fuq iċ-Ċippa

CFM

Ħardwer Nios V

UFM

Softwer Nios V

Konfigurazzjoni Interna

IP tal-Flash fuq iċ-Ċippa

Loġika tal-FPGA
Proċessur Nios V

RAM fuq iċ-Ċippa

Esterni

RAM

EMIF

4.5.2.1. Fluss tad-Disinn tal-Ħardwer
It-taqsima li ġejja tiddeskrivi metodu pass pass għall-bini ta' sistema bootable għal applikazzjoni ta' proċessur Nios V minn On-Chip Flash. L-eż.ampDak li ġej huwa mibni bl-użu tal-apparat MAX 10.
Issettjar tal-Komponent tal-IP
1. Oħloq il-proġett tal-proċessur Nios V tiegħek billi tuża Quartus Prime u Platform Designer. 2. Kun żgur li RAM esterna jew On-Chip Memory (OCRAM) hija miżjuda mal-Pjattaforma tiegħek.
Sistema tad-disinjatur.

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 59

4. Soluzzjonijiet ta' Konfigurazzjoni u Booting tal-Proċessur Nios V 726952 | 2025.07.16
Figura 34. EżampKonnessjonijiet IP fid-Disinjatur tal-Pjattaforma għall-Ibbutjar ta' Nios V minn OnChip Flash (UFM)

3. Fl-editur tal-parametri tal-On-Chip Flash IP, issettja l-Modalità ta' Konfigurazzjoni għal waħda minn dawn li ġejjin, skont il-preferenza tad-disinn tiegħek: · Immaġni Unika Mhux Kompressata · Immaġni Unika Kompressata · Immaġni Unika Mhux Kompressata b'Inizjalizzazzjoni tal-Memorja · Immaġni Unika Kompressata b'Inizjalizzazzjoni tal-Memorja
Għal aktar informazzjoni dwar Immaġni Kompressati Doppji, irreferi għall-Gwida tal-Utent tal-Konfigurazzjoni tal-MAX 10 FPGA – Aġġornament tas-Sistema Remota.

Nota:

Trid tassenja Hidden Access lil kull reġjun tas-CFM fl-On-Chip Flash IP.

Figura 35. L-Għażla tal-Modalità ta' Konfigurazzjoni fl-Editur tal-Parametri tal-Flash On-Chip

Settings tal-IP tal-Flash On-Chip – Inizjalizzazzjoni tal-UFM Tista' tagħżel wieħed mill-metodi li ġejjin skont il-preferenza tiegħek:

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 60

Ibgħat Feedback

4. Soluzzjonijiet ta' Konfigurazzjoni u Booting tal-Proċessur Nios V 726952 | 2025.07.16

Nota:

Il-passi fis-subkapitoli sussegwenti (Fluss tad-Disinn tas-Softwer u Programmazzjoni) jiddependu fuq l-għażla li tagħmel hawn.

· Metodu 1: Inizjalizza d-dejta tal-UFM fl-SOF waqt il-kumpilazzjoni
Quartus Prime jinkludi d-dejta tal-inizjalizzazzjoni tal-UFM fl-SOF waqt il-kumpilazzjoni. Ir-rikumpilazzjoni tal-SOF hija meħtieġa jekk ikun hemm bidliet fid-dejta tal-UFM.
1. Iċċekkja Inizjalizza l-kontenut flash u Ippermetti l-inizjalizzazzjoni mhux awtomatika file.

Figura 36. Inizjalizza l-Kontenut tal-Flash u Ippermetti l-Inizjalizzazzjoni Mhux Default File

2. Speċifika t-triq tal-.hex iġġenerat file (mill-kmand elf2hex) fl-hex jew mif maħluqa mill-Utent file.
Figura 37. Żieda tal-.hex File Mogħdija

· Metodu 2: Għaqqad id-dejta tal-UFM ma' SOF ikkumpilat matul il-ġenerazzjoni tal-POF
Id-dejta tal-UFM hija kkombinata mas-SOF ikkumpilat meta tiġi kkonvertita l-ipprogrammar files. M'għandekx bżonn terġa' tikkumpila l-SOF, anke jekk id-dejta tal-UFM tinbidel. Matul l-iżvilupp, m'għandekx għalfejn terġa' tikkumpila l-SOF filegħal bidliet fl-applikazzjoni. Alterare tirrakkomanda dan il-metodu għall-iżviluppaturi tal-applikazzjonijiet.
1. Neħħi l-marka minn Inizjalizza l-kontenut flash..
Figura 38. Inizjalizza l-Kontenut Flash b'Inizjalizzazzjoni Mhux Default File

Irrisettja s-Settings tal-Aġent għall-Metodu ta' Eżekuzzjoni fil-Place tal-Proċessur Nios V
1. Fl-editur tal-parametri tal-proċessur Nios V, issettja r-Reset Agent għal On-Chip Flash.
Figura 39. Is-Settings tal-Editur tal-Parametri tal-Proċessur Nios V bl-Aġent tar-Reset Issettjat għal Flash On-Chip

2. Ikklikkja fuq Iġġenera HDL meta tidher il-kaxxa tad-djalogu tal-Ġenerazzjoni. 3. Speċifika l-output file għażliet ta' ġenerazzjoni u kklikkja Iġġenera.

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 61

4. Soluzzjonijiet ta' Konfigurazzjoni u Booting tal-Proċessur Nios V 726952 | 2025.07.16
Quartus Prime Software Settings 1. In the Quartus Prime software, click Assignments Device Device and Pin
Options Configuration. Set the Configuration mode according to the setting in On-Chip Flash IP. Figure 40. Configuration Mode Selection in Quartus Prime Software

2. Ikklikkja OK biex toħroġ mit-tieqa tal-Għażliet tal-Apparat u l-Pin,
3. Ikklikkja OK biex toħroġ mit-tieqa tal-Apparat.
4. Click Processing Start Compilation to compile your project and generate the .sof file.

Nota:

Jekk l-issettjar tal-modalità ta' konfigurazzjoni fis-softwer Quartus Prime u l-editur tal-parametri tal-Platform Designer ikun differenti, il-proġett Quartus Prime ifalli bil-messaġġ ta' żball li ġej.

Figura 41.

Messaġġ ta' Żball għal Setting ta' Modalità ta' Konfigurazzjoni Differenti Żball (14740): Il-modalità ta' konfigurazzjoni fuq l-atomu “q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block” ma taqbilx mas-setting tal-proġett. Aġġorna u rriġenera s-sistema Qsys biex taqbel mas-setting tal-proġett.

Informazzjoni Relatata Gwida għall-Utent dwar il-Konfigurazzjoni tal-MAX 10 FPGA

4.5.2.2. Fluss tad-Disinn tas-Softwer
Din it-taqsima tipprovdi l-fluss tad-disinn biex tiġġenera u tibni l-proġett tas-softwer tal-proċessur Nios V. Biex tiżgura fluss tal-bini simplifikat, int imħeġġeġ toħloq siġra tad-direttorju simili fil-proġett tad-disinn tiegħek. Il-fluss tad-disinn tas-softwer li ġej huwa bbażat fuq din is-siġra tad-direttorju.
Biex toħloq is-siġra tad-direttorju tal-proġett tas-softwer, segwi dawn il-passi: 1. Fil-folder tal-proġett tad-disinn tiegħek, oħloq folder imsejjaħ software. 2. Fil-folder tas-software, oħloq żewġ folders imsejjaħ hal_app u hal_bsp.
Figura 42. Siġra tad-Direttorju tal-Proġett tas-Softwer

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 62

Ibgħat Feedback

4. Soluzzjonijiet ta' Konfigurazzjoni u Booting tal-Proċessur Nios V 726952 | 2025.07.16
Il-Ħolqien tal-Proġett BSP tal-Applikazzjoni
Biex tniedi l-Editur tal-BSP, segwi dawn il-passi: 1. Daħħal in-Nios V Command Shell. 2. Invoka l-Editur tal-BSP bil-kmand niosv-bsp-editor. 3. Fl-Editur tal-BSP, ikklikkja File BSP ġdid biex tibda l-proġett BSP tiegħek. 4. Ikkonfigura s-settings li ġejjin:
· Informazzjoni dwar l-SOPC File isem: Ipprovdi s-SOPCINFO file (.sopcinfo). · Isem tas-CPU: Agħżel il-proċessur Nios V. · Sistema operattiva: Agħżel is-sistema operattiva tal-proċessur Nios V. · Verżjoni: Ħalliha bħala default. · Direttorju fil-mira tal-BSP: Agħżel il-mogħdija tad-direttorju tal-proġett BSP. Tista'
issettjah minn qabel għal /software/hal_bsp billi tippermetti Uża postijiet awtomatiċi. · Settings tal-BSP File isem: Ittajpja l-isem tas-Settings tal-BSP File· Skripts Tcl addizzjonali: Ipprovdi skript BSP Tcl billi tattiva Ippermetti skript Tcl addizzjonali. 5. Ikklikkja OK.
Figura 43. Ikkonfigura BSP Ġdid

Konfigurazzjoni tal-Editur tal-BSP u Ġenerazzjoni tal-Proġett tal-BSP
You can define the processor’s exception vector either in On-Chip Memory (OCRAM) or On-Chip Flash based on your design preference. Setting the exception vector memory to OCRAM/External RAM is recommended to make the interrupt processing faster. 1. Go to Main Settings Advanced hal.linker. 2. If you select On-Chip Flash as exception vector,
a. Ippermetti s-settings li ġejjin:

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 63

4. Soluzzjonijiet ta' Konfigurazzjoni u Booting tal-Proċessur Nios V 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Figura 44. Issettjar ta' Advanced.hal.linker

b. Ikklikkja fuq it-tab Linker Script fl-Editur tal-BSP. ċ. Issettja r-reġjuni .exceptions u .text fl-Isem tas-Sezzjoni tal-Linker għal
Flash On-Chip. d. Issettja l-bqija tar-reġjuni fil-lista tal-Isem tas-Sezzjoni tal-Linker għall-Flash On-Chip
Memorja (OCRAM) jew RAM esterna.
Figura 45. Issettjar tar-Reġjun tal-Linker (Memorja Vettorjali ta' Eċċezzjoni: Flash On-Chip)

3. Jekk tagħżel OCRAM/External RAM bħala vettur ta' eċċezzjoni, a. Ippermetti s-settings li ġejjin: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Figura 46. Issettjar tar-Reġjun tal-Linker (Memorja Vettorjali ta' Eċċezzjoni: OCRAM/RAM Esterna)

b. Ikklikkja fuq it-tab Linker Script fl-Editur tal-BSP.
c. Issettja r-reġjuni .text fl-Isem tas-Sezzjoni tal-Linker għal On-Chip Flash.
d. Issettja l-bqija tar-reġjuni fil-lista tal-Isem tas-Sezzjoni tal-Linker għall-Memorja On-Chip (OCRAM) jew RAM esterna.

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 64

Ibgħat Feedback

4. Soluzzjonijiet ta' Konfigurazzjoni u Booting tal-Proċessur Nios V 726952 | 2025.07.16
Figura 47. Issettjar tar-Reġjun tal-Linker (Memorja tal-Vettori ta' Eċċezzjoni: OCRAM)
4. Ikklikkja Ġenera biex tiġġenera l-proġett BSP. Ġenerazzjoni tal-Proġett tal-Applikazzjoni tal-Utent File 1. Innaviga lejn il-fowlder software/hal_app u oħloq is-sors tal-applikazzjoni tiegħek
kodiċi. 2. Iftaħ in-Nios V Command Shell. 3. Eżegwixxi l-kmand t'hawn taħt biex tiġġenera l-applikazzjoni CMakeLists.txt.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/<user application>
Nibnu l-Proġett tal-Applikazzjoni tal-Utent Tista' tagħżel li tibni l-proġett tal-applikazzjoni tal-utent billi tuża Ashling RiscFree IDE għal Altera FPGAs jew permezz tal-interface tal-linja tal-kmand (CLI). Jekk tippreferi tuża CLI, tista' tibni l-applikazzjoni tal-utent billi tuża l-kmand li ġej: cmake -G “Unix Makefiles” -B softwer/hal_app/bini -S softwer/hal_app jagħmel -C softwer/hal_app/bini
L-applikazzjoni (.elf) file jinħoloq fil-folder software/hal_app/build. Il-ġenerazzjoni tal-HEX File Trid tiġġenera .hex file mill-applikazzjoni tiegħek .elf file, sabiex tkun tista' toħloq .pof file adattat għall-ipprogrammar tal-apparati. 1. Iftaħ in-Nios V Command Shell. 2. Għall-ibbutjar tal-applikazzjoni tal-proċessur Nios V minn On-Chip Flash, uża dan li ġej
linja ta' kmand biex tikkonverti l-ELF għal HEX għall-applikazzjoni tiegħek. Dan il-kmand joħloq l-applikazzjoni tal-utent (onchip_flash.hex) file. softwer elf2hex/hal_app/build/ .elf -o onchip_flash.hex
-b <base address of On-Chip Flash UFM region> -w 8 -e <end address of On-Chip Flash UFM region> 3. Recompile the hardware design if you check Initialize memory content option in On-Chip Flash IP (Method 1). This is to include the software data (.HEX) in the SOF file.

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 65

4. Soluzzjonijiet ta' Konfigurazzjoni u Booting tal-Proċessur Nios V 726952 | 2025.07.16
4.5.2.3. Programmazzjoni 1. F'Quartus Prime, ikklikkja File Ikkonverti Programmazzjoni Files. 2. Taħt il-programmazzjoni tal-Output file, agħżel l-Oġġett tal-Programmatur File (.pof) bħala Programmazzjoni file tip. 3. Issettja l-Modalità għal Konfigurazzjoni Interna.
Figura 48. Programmazzjoni tal-Konverżjoni File Settings
4. Ikklikkja Options/Boot info…, tidher it-tieqa tal-MAX 10 Device Options. 5. Abbażi tas-settings tal-Initialize flash content fl-On-chip Flash IP, wettaq
wieħed mill-passi li ġejjin: · Jekk l-għażla Inizjalizza l-kontenut flash tkun immarkata (Metodu 1), id-dejta tal-inizjalizzazzjoni tal-UFM
kien inkluż fl-SOF matul il-kumpilazzjoni ta' Quartus Prime. — Agħżel Page_0 għall-għażla tas-sors UFM:. Ikklikkja OK u pproċedi għall-
Li jmiss. Figura 49. Issettjar ta' Page_0 għas-Sors UFM jekk l-għażla Initialize Flash Content tkun Immarkata

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 66

Ibgħat Feedback

4. Soluzzjonijiet ta' Konfigurazzjoni u Booting tal-Proċessur Nios V 726952 | 2025.07.16
· Jekk l-għażla Inizjalizza l-kontenut tal-flash mhijiex immarkata (Metodu 2), agħżel Tagħbija l-memorja file għall-għażla tas-sors UFM. Fittex sal-Flash HEX On-chip iġġenerat file (onchip_flash.hex) fil- File mogħdija: u kklikkja OK. Dan il-pass iżid id-dejta tal-UFM separatament mal-SOF file matul il-programmazzjoni file konverżjoni.
Figura 50. Issettjar tal-Memorja tat-Tagħbija File għal Sors UFM jekk l-Inizjalizzazzjoni tal-Kontenut Flash mhix Immarkata

6. Fil-Programmazzjoni tal-Konverżjoni File kaxxa tad-djalogu, fl-Input filebiex tikkonverti s-sezzjoni, ikklikkja Żid File... u indika l-Quartus Prime .sof iġġenerat file.
Figura 51. Input Files biex Tikkonverti fil-Programmazzjoni tal-Konverżjoni Files għall-Modalità ta' Immaġni Unika

7. Ikklikkja Ġenera biex toħloq il-.pof file. 8. Ipprogramma l-.pof file fit-tagħmir MAX 10 tiegħek. 9. Itfi u erġa' ħaddem il-ħardwer tiegħek.

4.5.3. L-Applikazzjoni tal-Proċessur Nios V Ikkopjata mill-UFM għar-RAM bl-użu tal-Boot Copier

Altera tirrakkomanda din is-soluzzjoni għal disinji ta' sistemi ta' proċessuri MAX 10 FPGA Nios V fejn huma meħtieġa iterazzjonijiet multipli ta' żvilupp ta' softwer ta' applikazzjoni u prestazzjoni għolja tas-sistema. Il-kopjatur tal-boot jinsab fil-UFM f'offset li huwa l-istess indirizz bħall-vettur tar-reset. L-applikazzjoni Nios V tinsab ħdejn il-kopjatur tal-boot.

Għal din l-għażla tal-ibbutjar, il-proċessur Nios V jibda jesegwixxi l-ibbutjar tal-kopjatur malli s-sistema tiġi resetjata biex jikkopja l-applikazzjoni mis-settur UFM għall-OCRAM jew RAM esterna. Ladarba l-ikkupjar ikun komplut, il-proċessur Nios V jittrasferixxi l-kontroll tal-programm lill-applikazzjoni.

Nota:

Il-boot copyer applikat huwa l-istess bħall-Bootloader permezz tal-GSFI.

Ibgħat Feedback

Manwal tad-Disinn tal-Proċessur Inkorporat Nios® V 67

4. Soluzzjonijiet ta' Konfigurazzjoni u Booting tal-Proċessur Nios V 726952 | 2025.07.16

Figura 52. L-Applikazzjoni Nios V Ikkopjata mill-UFM għar-RAM bl-użu tal-Boot Copier

Massimu ta' 10 Apparati

.POF
Ħardwer Nios V .SOF
Softwer Nios V .HEX
Bootloader .SREC

Programmatur ta' Quartus

RAM esterna
Softwer Nios V

Flash fuq iċ-Ċippa

CFM

Nios V Hardwa

Dokumenti / Riżorsi

Proċessur Inkorporat altera Nios V [pdfGwida għall-Utent
Nios V, Nios Vm, Nios Vg, Nios Vc, Proċessur Inkorporat Nios V, Nios V, Proċessur Inkorporat, Proċessur

Referenzi

Manwal għall-Utent

Proċessur Inkorporat altera Nios V

Speċifikazzjonijiet

Nios V Processor Hardware System Design

Nios V Processor Software System Design

Nios V Processor Configuration and Booting Solutions

Dokumenti / Riżorsi

Referenzi

Ħalli kumment

Ikkanċella tweġiba