altera Nios V ներդրված պրոցեսորի օգտագործողի ուղեցույց

Nios® V ներդրված պրոցեսորի մասին
1.1. Altera® FPGA և ներդրված պրոցեսորներview
Altera FPGA սարքերը կարող են իրականացնել տրամաբանություն, որը գործում է որպես ամբողջական միկրոպրոցեսոր՝ միաժամանակ ապահովելով բազմաթիվ տարբերակներ։
Դիսկրետ միկրոպրոցեսորների և Altera FPGA-ի միջև կարևոր տարբերությունն այն է, որ Altera FPGA կառուցվածքը միացման ժամանակ որևէ տրամաբանություն չի պարունակում: Nios® V պրոցեսորը RISC-V սպեցիֆիկացիայի վրա հիմնված փափուկ մտավոր սեփականության (IP) պրոցեսոր է: Նախքան Nios V պրոցեսորային համակարգի վրա ծրագրային ապահովում գործարկելը, դուք պետք է կարգավորեք Altera FPGA սարքը Nios V պրոցեսոր պարունակող սարքային դիզայնով: Դուք կարող եք տեղադրել Nios V պրոցեսորը Altera FPGA-ի ցանկացած վայրում՝ կախված դիզայնի պահանջներից:

Որպեսզի ձեր Altera® FPGA IP-ի վրա հիմնված ներդրված համակարգը գործի որպես դիսկրետ միկրոպրոցեսորային համակարգ, այն պետք է ներառի հետևյալը՝ · AJTAG ինտերֆեյս՝ Altera FPGA կոնֆիգուրացիան, սարքավորումները և ծրագրային ապահովումը աջակցելու համար
կարգաբերում · Altera FPGA կարգավորման մեխանիզմի միացման համար
Եթե ձեր համակարգն ունի այս հնարավորությունները, կարող եք սկսել կատարելագործել ձեր դիզայնը՝ օգտագործելով Altera FPGA-ում բեռնված նախապես փորձարկված ապարատային դիզայնը: Altera FPGA-ի օգտագործումը նաև թույլ է տալիս արագ փոփոխել ձեր դիզայնը՝ խնդիրները լուծելու կամ նոր ֆունկցիոնալություն ավելացնելու համար: Դուք կարող եք հեշտությամբ փորձարկել այս նոր ապարատային դիզայնները՝ վերակազմակերպելով Altera FPGA-ն՝ օգտագործելով ձեր համակարգի J-ն:TAG ինտերֆեյս.
ՋTAG ինտերֆեյսը աջակցում է սարքավորումների և ծրագրային ապահովման մշակմանը: Դուք կարող եք կատարել հետևյալ առաջադրանքները՝ օգտագործելով J-նTAG ինտերֆեյս՝ · Կարգավորել Altera FPGA-ն · Ներբեռնեք և վրիպազերծեք ծրագիրը · Հաղորդակցվեք Altera FPGA-ի հետ UART-անման ինտերֆեյսի միջոցով (JTAG UART
տերմինալ) · Սխալների վերացման սարքավորում (Signal Tap ներկառուցված տրամաբանական վերլուծիչով) · Ծրագրավորման ֆլեշ հիշողություն
Altera FPGA-ն Nios V պրոցեսորի վրա հիմնված դիզայնով կարգավորելուց հետո, ծրագրային ապահովման մշակման հոսքը նման է դիսկրետ միկրոկառավարիչների դիզայնի հոսքին։

Առնչվող տեղեկություններ · AN 985: Nios V պրոցեսորի ձեռնարկ
Կարճ ուղեցույց պարզ Nios V պրոցեսորային համակարգ ստեղծելու և Hello World հավելվածը գործարկելու վերաբերյալ։
© Altera Corporation: Altera-ն, Altera-ի լոգոն, «a» լոգոն և Altera-ի այլ ապրանքանիշերը Altera Corporation-ի ապրանքանիշեր են: Altera-ն իրավունք է վերապահում ցանկացած պահի առանց նախնական ծանուցման փոփոխություններ կատարել ցանկացած ապրանքի և ծառայության մեջ: Altera-ն որևէ պատասխանատվություն կամ պարտավորություն չի կրում այստեղ նկարագրված որևէ տեղեկատվության, ապրանքի կամ ծառայության կիրառման կամ օգտագործման հետ կապված, բացառությամբ Altera-ի կողմից գրավոր համաձայնեցված դեպքերի: Altera-ի հաճախորդներին խորհուրդ է տրվում ձեռք բերել սարքի տեխնիկական բնութագրերի վերջին տարբերակը՝ նախքան որևէ հրապարակված տեղեկատվությանը հենվելը և ապրանքների կամ ծառայությունների պատվերներ տալը: *Այլ անուններն ու ապրանքանիշերը կարող են պահանջվել որպես ուրիշների սեփականություն:

1. Nios® V ներդրված պրոցեսորի մասին 726952 | 2025.07.16
· Nios V պրոցեսորի հղման ձեռնարկը տեղեկատվություն է տրամադրում Nios V պրոցեսորի աշխատանքի չափանիշների, պրոցեսորի ճարտարապետության, ծրագրավորման մոդելի և միջուկի ներդրման մասին։
· Ներկառուցված ծայրամասային սարքերի IP օգտագործողի ուղեցույց · Nios V պրոցեսորի ծրագրային ապահովման մշակողի ձեռնարկ

Նկարագրում է Nios V պրոցեսորի ծրագրային ապահովման մշակման միջավայրը, առկա գործիքները և Nios V պրոցեսորի վրա աշխատելու համար ծրագրային ապահովման ստեղծման գործընթացը։ · Ashling* RiscFree* ինտեգրված մշակման միջավայր (IDE) Altera FPGA-ների օգտագործողի ուղեցույց Նկարագրում է RiscFree* ինտեգրված մշակման միջավայրը (IDE) Altera FPGA-ների Arm*-ի վրա հիմնված HPS-ի և Nios V միջուկային պրոցեսորի համար։ · Nios V պրոցեսորի Altera FPGA IP թողարկման նշումներ
1.2. Quartus® Prime Software Support
Nios V պրոցեսորի կառուցման հոսքը տարբեր է Quartus® Prime Pro Edition և Quartus Prime Standard Edition ծրագրաշարերի համար: Տարբերությունների մասին լրացուցիչ տեղեկությունների համար դիմեք AN 980: Nios V պրոցեսորի Quartus Prime ծրագրային ապահովման աջակցությանը:
Առնչվող տեղեկություններ AN 980: Nios V պրոցեսոր Quartus Prime ծրագրային ապահովման աջակցություն
1.3. Nios V պրոցեսորի լիցենզավորում
Nios V պրոցեսորի յուրաքանչյուր տարբերակ ունի իր լիցենզիայի բանալին։ Լիցենզիայի բանալին ձեռք բերելուց հետո կարող եք օգտագործել նույն լիցենզիայի բանալին բոլոր Nios V պրոցեսորային նախագծերի համար մինչև ժամկետի ավարտը։ Դուք կարող եք ձեռք բերել Nios V պրոցեսորի Altera FPGA IP լիցենզիաները զրոյական վճարով։
Nios V պրոցեսորի լիցենզիայի բանալիների ցանկը հասանելի է Altera FPGA ինքնասպասարկման լիցենզավորման կենտրոնում: Սեղմեք «Գրանցվել գնահատման համար» կամ «Անվճար լիցենզիա» ներդիրը և ընտրեք համապատասխան տարբերակները՝ հարցումը կատարելու համար:
Նկար 1. Altera FPGA ինքնասպասարկման լիցենզավորման կենտրոն

Լիցենզիայի բանալիներով դուք կարող եք՝
Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 7

1. Nios® V ներդրված պրոցեսորի մասին 726952 | 2025.07.16
· Ձեր համակարգում ներդնել Nios V պրոցեսոր։ · Մոդելավորել Nios V պրոցեսորային համակարգի վարքագիծը։ · Ստուգել դիզայնի ֆունկցիոնալությունը, ինչպիսիք են չափը և արագությունը։ · Ստեղծել սարքի ծրագրավորում։ fileս. · Ծրագրավորել սարք և ստուգել դրա նախագծումը սարքային համակարգում։
Altera FPGA-ների համար Ashling* RiscFree* IDE-ում ծրագրակազմ մշակելու համար ձեզ լիցենզիա պետք չէ։
Առնչվող տեղեկատվություն · Altera FPGA ինքնասպասարկման լիցենզավորման կենտրոն
Nios V պրոցեսորի Altera FPGA IP լիցենզիայի բանալիները ստանալու վերաբերյալ լրացուցիչ տեղեկությունների համար: · Altera FPGA ծրագրային ապահովման տեղադրում և լիցենզավորում Altera FPGA ծրագրային ապահովման լիցենզավորման և ֆիքսված լիցենզիայի ու ցանցային լիցենզիայի սերվերի կարգավորման վերաբերյալ լրացուցիչ տեղեկությունների համար:
1.4. Ներդրված համակարգի նախագծում
Հետևյալ նկարը պատկերում է Nios V պրոցեսորի վրա հիմնված պարզեցված համակարգի նախագծման հոսքը, ներառյալ ինչպես ապարատային, այնպես էլ ծրագրային ապահովման մշակումը։

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 8

Ուղարկել կարծիք

1. Nios® V ներդրված պրոցեսորի մասին 726952 | 2025.07.16

Նկար 2.

Nios V պրոցեսորի համակարգի նախագծման հոսք
Համակարգի հայեցակարգ

Համակարգի պահանջների վերլուծություն

Նիոս® V
Պրոցեսորի միջուկներ և ստանդարտ բաղադրիչներ

Սահմանել և ստեղծել համակարգ
Պլատֆորմի դիզայներ

Սարքավորումների հոսք. Intel Quartus Prime նախագծի ինտեգրում և կոմպիլյացիա

Ծրագրային ապահովման հոսք. Nios V առաջարկի ծրագրաշարի մշակում և կառուցում

Սարքավորումների հոսք. Ներբեռնեք FPGA դիզայնը
դեպի թիրախային տախտակ

Ծրագրային ապահովման հոսք. Nios V պրոցեսորի ծրագրաշարի փորձարկում և վրիպազերծում

Ծրագրային ապահովումը չի՞ համապատասխանում սպեցիֆիկացիաներին։
Այո՛
Սարքավորումը համապատասխանում է պահանջներին: Այո
Համակարգն ավարտված է

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 9

726952 | 2025.07.16 Ուղարկել կարծիք

2. Nios V պրոցեսորի սարքավորումների համակարգի նախագծում՝ Quartus Prime ծրագրային ապահովմամբ և հարթակի դիզայներով

Նկար 3.

Հետևյալ դիագրամը պատկերում է Nios V պրոցեսորի տիպիկ սարքային դիզայնը։ Nios V պրոցեսորի համակարգի սարքային դիզայնի հոսքը

Սկսել

Nios V միջուկներ և ստանդարտ բաղադրիչներ

Օգտագործեք Platform Designer-ը՝ Nios V-ի վրա հիմնված համակարգ նախագծելու համար
Ստեղծեք հարթակի դիզայներական դիզայն

Ինտեգրեք Platform Designer համակարգը Intel Quartus Prime նախագծի հետ
Նշանակեք քորոցների տեղադրությունները, ժամանակային պահանջները և այլ նախագծային սահմանափակումներ
Կոմպիլյացիա նպատակային սարքի համար նախատեսված սարքավորումների համար Intel Quartus Prime-ում

Պատրաստ է ներբեռնման
2.1. Nios V պրոցեսորի համակարգի դիզայնի ստեղծումը հարթակի դիզայների միջոցով
Quartus Prime ծրագիրը ներառում է Platform Designer համակարգի ինտեգրման գործիք, որը պարզեցնում է Nios V պրոցեսորի IP միջուկի և այլ IP-ների սահմանման և ինտեգրման խնդիրը Altera FPGA համակարգի նախագծման մեջ: Platform Designer-ը ավտոմատ կերպով ստեղծում է միջկապակցման տրամաբանություն նշված բարձր մակարդակի կապակցումից: Միջկապակցման ավտոմատացումը վերացնում է համակարգային մակարդակի HDL կապերի նշման ժամանակատար խնդիրը:
© Altera Corporation: Altera-ն, Altera-ի լոգոն, «a» լոգոն և Altera-ի այլ ապրանքանիշերը Altera Corporation-ի ապրանքանիշեր են: Altera-ն իրավունք է վերապահում ցանկացած պահի առանց նախնական ծանուցման փոփոխություններ կատարել ցանկացած ապրանքի և ծառայության մեջ: Altera-ն որևէ պատասխանատվություն կամ պարտավորություն չի կրում այստեղ նկարագրված որևէ տեղեկատվության, ապրանքի կամ ծառայության կիրառման կամ օգտագործման հետ կապված, բացառությամբ Altera-ի կողմից գրավոր համաձայնեցված դեպքերի: Altera-ի հաճախորդներին խորհուրդ է տրվում ձեռք բերել սարքի տեխնիկական բնութագրերի վերջին տարբերակը՝ նախքան որևէ հրապարակված տեղեկատվությանը հենվելը և ապրանքների կամ ծառայությունների պատվերներ տալը: *Այլ անուններն ու ապրանքանիշերը կարող են պահանջվել որպես ուրիշների սեփականություն:

2. Nios V պրոցեսորի սարքավորումների համակարգի նախագծում՝ Quartus Prime ծրագրային ապահովմամբ և հարթակի դիզայներով
726952 | 2025.07.16

Համակարգի ապարատային պահանջները վերլուծելուց հետո, դուք օգտագործում եք Quartus Prime-ը՝ ձեր համակարգի համար անհրաժեշտ Nios V պրոցեսորի միջուկը, հիշողությունը և այլ բաղադրիչները նշելու համար: Պլատֆորմի դիզայները ավտոմատ կերպով ստեղծում է միջկապի տրամաբանություն՝ բաղադրիչները ապարատային համակարգում ինտեգրելու համար:

2.1.1. Nios V պրոցեսորի Altera FPGA IP-ի ստեղծում

Դուք կարող եք ստեղծել ցանկացած պրոցեսորի IP միջուկ Platform Designer IP Catalog Processors and Peripherals Embedded Processors-ում։

Յուրաքանչյուր պրոցեսորի IP միջուկը աջակցում է տարբեր կարգավորման տարբերակներ՝ հիմնվելով իր եզակի ճարտարապետության վրա: Դուք կարող եք սահմանել այս կարգավորումները՝ ձեր նախագծային կարիքներին ավելի լավ համապատասխանելու համար:

Աղյուսակ 1.

Կազմաձևման տարբերակները հիմնական տարբերակներում

Կազմաձևման ընտրանքներ

Nios V/c պրոցեսոր

Nios V/m պրոցեսոր

Վրիպազերծման օգտագործման վերագործարկման հարցում

—

Թակարդներ, բացառություններ և ընդհատումներ

CPU ճարտարապետություն

ECC

Քեշեր, ծայրամասային շրջաններ և TCM-ներ

—

Հատուկ հրահանգներ

—

Կողպեք

—

Nios V/g պրոցեսոր

2.1.1.1. Nios V/c Compact միկրոկառավարիչի Altera FPGA IP-ի ստեղծումը Նկար 4. Nios V/c Compact միկրոկառավարիչ Altera FPGA IP

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 11

2.1.1.1.1. CPU ճարտարապետության ներդիր

Աղյուսակ 2.

CPU ճարտարապետության ներդիր

Առանձնահատկություն

Նկարագրություն

Avalon® ինտերֆեյսի միացում։ Միացնում է Avalon ինտերֆեյսը հրահանգների կառավարիչի և տվյալների կառավարիչի համար։ Անջատելու դեպքում համակարգը օգտագործում է AXI4-Lite ինտերֆեյսը։

mhartid CSR արժեքը

· Անվավեր IP տարբերակ։ · Մի օգտագործեք mhartid CSR արժեքը Nios V/c պրոցեսորում։

2.1.1.1.2. Օգտագործեք «Վերագործարկման հարցում» ներդիրը

Աղյուսակ 3.

Օգտագործեք Reset Request Tab պարամետրը

Օգտագործեք վերակայման հարցման ներդիրը

Նկարագրություն

Ավելացնել վերակայման հարցման միջերես

· Միացրեք այս տարբերակը՝ տեղական վերագործարկման միացքները բացելու համար, որտեղ տեղական գլխավոր սերվերը կարող է օգտագործել այն Nios V պրոցեսորի վերագործարկման ակտիվացման համար՝ առանց Nios V պրոցեսորային համակարգի մյուս բաղադրիչներին ազդելու։
· Վերագործարկման ինտերֆեյսը բաղկացած է մուտքային վերագործարկման պահանջի ազդանշանից և ելքային հաստատման ազդանշանից։
· Դուք կարող եք Nios V պրոցեսորի միջուկի վերագործարկման հարցում ուղարկել՝ հաստատելով resetreq ազդանշանը։
· Վերագործարկման պահանջի ազդանշանը պետք է մնա հաստատված մինչև պրոցեսորը հաստատի հաստատման ազդանշանը: Ազդանշանի հաստատված մնալու բացակայությունը կարող է հանգեցնել նրան, որ պրոցեսորը հայտնվի ոչ դետերմինիստական վիճակում:
· Nios V պրոցեսորը պատասխանում է, որ վերագործարկումը հաջող է եղել՝ հաստատելով հաստատման ազդանշանը։
· Պրոցեսորի հաջող վերագործարկումից հետո, հաստատման ազդանշանի հաստատումը կարող է կրկնվել մի քանի անգամ պարբերաբար, մինչև վերագործարկման պահանջի ազդանշանի չեղարկումը։

2.1.1.1.3. «Թակարդներ, բացառություններ և ընդհատումներ» ներդիր

Աղյուսակ 4.

«Թակարդներ, բացառություններ և ընդհատումներ» ներդիրի պարամետրերը

Թակարդներ, բացառություններ և ընդհատումներ

Նկարագրություն

Վերագործարկեք գործակալը

Վերականգնել օֆսեթը

Նշում.

Platform Designer-ը տրամադրում է «Աբսոլյուտ» տարբերակ, որը թույլ է տալիս նշել բացարձակ հասցե «Վերականգնել շեղումը» բաժնում: Օգտագործեք այս տարբերակը, երբ վերականգնման վեկտորը պահող հիշողությունը գտնվում է պրոցեսորի համակարգից և ենթահամակարգերից դուրս:

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 12

Ուղարկել կարծիք

2.1.1.1.4. ECC ներդիր

Աղյուսակ 5.

ECC ներդիր

ECC

Միացնել սխալների հայտնաբերումը և կարգավիճակի հաղորդումը

Նկարագրություն
· Միացրեք այս տարբերակը՝ Nios V պրոցեսորի ներքին RAM բլոկների համար ECC գործառույթը կիրառելու համար: · ECC գործառույթները հայտնաբերում են մինչև 2 բիթանոց սխալներ և արձագանքում են հետևյալ վարքագծի հիման վրա՝
— Եթե դա 1-բիթանոց ուղղելի սխալ է, պրոցեսորը շարունակում է աշխատել պրոցեսորի խողովակաշարում սխալը ուղղելուց հետո։ Սակայն ուղղումը չի արտացոլվում սկզբնական հիշողություններում։
— Եթե սխալը անուղղելի է, պրոցեսորը շարունակում է աշխատել առանց այն շտկելու պրոցեսորի խողովակաշարում և սկզբնաղբյուրի հիշողություններում, ինչը կարող է հանգեցնել պրոցեսորի ոչ դետերմինիստական վիճակի։

2.1.1.2. Nios V/m միկրոկառավարիչի Altera FPGA IP-ի ինստանսի ստեղծումը Նկար 5. Nios V/m միկրոկառավարիչի Altera FPGA IP

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 13

2.1.1.2.1. Վրիպազերծման ներդիր

Աղյուսակ 6.

Debug Tab-ի պարամետրերը

Վրիպազերծման ներդիր

Նկարագրություն

Միացնել վրիպազերծումը
Միացնել վերագործարկումը վրիպազերծման մոդուլից

· Միացրեք այս տարբերակը՝ J-ն ավելացնելու համարTAG նպատակային միացման մոդուլը Nios V պրոցեսորին։ · J-նTAG թիրախային միացման մոդուլը թույլ է տալիս միանալ Nios V պրոցեսորին հետևյալի միջոցով։
JTAG FPGA-ի ինտերֆեյսի pin-երը։ · Միացումը ապահովում է հետևյալ հիմնական հնարավորությունները՝
— Nios V պրոցեսորի մեկնարկ և կանգառ — Գրանցամատյանների և հիշողության ստուգում և խմբագրում։ — Nios V .elf հավելվածի ներբեռնում file պրոցեսորի հիշողությանը աշխատանքի ժամանակ՝ միջոցով
niosv-ներբեռնում։ — Nios V պրոցեսորի վրա աշխատող ծրագրի վրիպազերծում։ · Միացրեք dm_agent պորտը պրոցեսորի հրահանգների և տվյալների ավտոբուսին։ Համոզվեք, որ երկու ավտոբուսների միջև բազային հասցեները նույնն են։
· Միացրեք այս տարբերակը՝ dbg_reset_out և ndm_reset_in պորտերը ցուցադրելու համար։ · JTAG debugger-ը կամ niosv-download -r հրամանը գործարկում են dbg_reset_out հրամանը, որը
թույլ է տալիս Nios V պրոցեսորին վերագործարկել այս պորտին միացող համակարգի ծայրամասային սարքերը։ · Դուք պետք է dbg_reset_out ինտերֆեյսը միացնեք ndm_reset_in-ին՝ վերագործարկման փոխարեն։
ինտերֆեյս՝ պրոցեսորի միջուկի և ժամանակաչափի մոդուլի վերագործարկումը գործարկելու համար: Անորոշ վարքագիծը կանխելու համար դուք չպետք է dbg_reset_out ինտերֆեյսը միացնեք վերագործարկման ինտերֆեյսին:

2.1.1.2.2. Օգտագործեք «Վերագործարկման հարցում» ներդիրը

Աղյուսակ 7.

Օգտագործեք Reset Request Tab պարամետրը

Օգտագործեք վերակայման հարցման ներդիրը

Նկարագրություն

Ավելացնել վերակայման հարցման միջերես

· Միացրեք այս տարբերակը՝ տեղական վերագործարկման միացքները բացելու համար, որտեղ տեղական գլխավոր սերվերը կարող է օգտագործել այն Nios V պրոցեսորի վերագործարկման ակտիվացման համար՝ առանց Nios V պրոցեսորային համակարգի մյուս բաղադրիչներին ազդելու։
· Վերագործարկման ինտերֆեյսը բաղկացած է մուտքային վերագործարկման պահանջի ազդանշանից և ելքային հաստատման ազդանշանից։
· Դուք կարող եք Nios V պրոցեսորի միջուկի վերագործարկման հարցում ուղարկել՝ հաստատելով resetreq ազդանշանը։
· Վերագործարկման պահանջի ազդանշանը պետք է մնա հաստատված մինչև պրոցեսորը հաստատի հաստատման ազդանշանը: Ազդանշանի հաստատված մնալու բացակայությունը կարող է հանգեցնել նրան, որ պրոցեսորը հայտնվի ոչ դետերմինիստական վիճակում:
· Debug ռեժիմում resetreq ազդանշանի հաստատումը որևէ ազդեցություն չունի պրոցեսորի վիճակի վրա։
· Nios V պրոցեսորը պատասխանում է, որ վերագործարկումը հաջող է եղել՝ հաստատելով հաստատման ազդանշանը։
· Պրոցեսորի հաջող վերագործարկումից հետո, հաստատման ազդանշանի հաստատումը կարող է կրկնվել մի քանի անգամ պարբերաբար, մինչև վերագործարկման պահանջի ազդանշանի չեղարկումը։

2.1.1.2.3. «Թակարդներ, բացառություններ և ընդհատումներ» ներդիր

Աղյուսակ 8.

«Թակարդներ, բացառություններ և ընդհատումներ» ներդիր

Նկարագրություն

Վերագործարկեք գործակալը

Վերականգնել շեղման ընդհատման ռեժիմը

· Նշում է վերակայման վեկտորի շեղումը ընտրված վերակայման գործակալի բազային հասցեի նկատմամբ։ · Platform Designer-ը ավտոմատ կերպով տրամադրում է վերակայման շեղման համար լռելյայն արժեք։
Նշեք ընդհատումների կարգավորիչի տեսակը՝ ուղիղ կամ վեկտորային։ Նշում. Nios V/m ոչ խողովակաշարային պրոցեսորը չի աջակցում վեկտորային ընդհատումներ։
Հետևաբար, խուսափեք վեկտորային ընդհատման ռեժիմից, երբ պրոցեսորը գտնվում է ոչ խողովակաշարային ռեժիմում։

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 14

Ուղարկել կարծիք

Նշում.

2.1.1.2.4. Պրոցեսորի ճարտարապետություն

Աղյուսակ 9.

CPU ճարտարապետության ներդիրի պարամետրերը

CPU ճարտարապետություն

Նկարագրություն

Միացնել խողովակաշարը CPU-ում

· Միացրեք այս տարբերակը՝ խողովակաշարային Nios V/m պրոցեսոր ստեղծելու համար։ — IPC-ն ավելի բարձր է ավելի բարձր տրամաբանական մակերեսի և ավելի ցածր Fmax հաճախականության հաշվին։
· Անջատեք այս տարբերակը՝ ոչ խողովակաշարային Nios V/m պրոցեսոր ստեղծելու համար։ — Ունի նմանատիպ միջուկի կատարողականություն, ինչ Nios V/c պրոցեսորը։ — Աջակցում է վրիպազերծման և ընդհատման հնարավորություններին — Ավելի ցածր տրամաբանական տարածք և ավելի բարձր Fmax հաճախականություն՝ ավելի ցածր IPC-ի հաշվին։

Միացնել Avalon ինտերֆեյսը

Միացնում է Avalon ինտերֆեյսը հրահանգների կառավարիչի և տվյալների կառավարիչի համար: Անջատելու դեպքում համակարգը օգտագործում է AXI4-Lite ինտերֆեյսը:

mhartid CSR արժեքը

· Hart ID գրանցողի (mhartid) լռելյայն արժեքը 0 է: · Նշանակեք արժեք 0-ից 4094 միջակայքում: · Համատեղելի է Altera FPGA Avalon Mutex Core HAL API-ի հետ:

Առնչվող տեղեկատվություն՝ ներդրված ծայրամասային IP օգտագործողի ուղեցույց – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. ECC ներդիր
Աղյուսակ 10. ECC ներդիր
ECC-ն թույլ է տալիս սխալների հայտնաբերում և կարգավիճակի մասին հաղորդում

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 15

2. Nios V պրոցեսորի սարքավորումների համակարգի նախագծում՝ Quartus Prime ծրագրային ապահովմամբ և հարթակի դիզայներով
726952 | 2025.07.16
2.1.1.3. Nios V/g ընդհանուր նշանակության պրոցեսորի Altera FPGA IP-ի ստեղծում
Նկար 6. Nios V/g ընդհանուր նշանակության պրոցեսոր Altera FPGA IP – Մաս 1

Նկար 7.

Nios V/g ընդհանուր նշանակության պրոցեսոր Altera FPGA IP – Մաս 2 (Միացնել միջուկի մակարդակի ընդհատման կարգավորիչը անջատելը)

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 16

Ուղարկել կարծիք

Նկար 8.

Nios V/g ընդհանուր նշանակության պրոցեսոր Altera FPGA IP – Մաս 2 (Միացնել միջուկի մակարդակի ընդհատման կարգավորիչը)

Նկար 9. Nios V/g ընդհանուր նշանակության պրոցեսոր Altera FPGA IP – Մաս 3

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 17

2. Nios V պրոցեսորի սարքավորումների համակարգի նախագծում՝ Quartus Prime ծրագրային ապահովմամբ և հարթակի դիզայներով
726952 | 2025.07.16
Նկար 10. Nios V/g ընդհանուր նշանակության պրոցեսոր Altera FPGA IP – Մաս 4

2.1.1.3.1. Պրոցեսորի ճարտարապետություն

Աղյուսակ 11. CPU ճարտարապետության պարամետրեր

CPU ճարտարապետության ներդիր Լողացող կետի միավորի միացում

Նկարագրություն Միացրեք այս տարբերակը՝ պրոցեսորի միջուկում լողացող կետի միավորը («F» ընդլայնում) ավելացնելու համար։

Միացնել ճյուղավորման կանխատեսումը

Միացնել ճյուղավորման հրահանգների համար ստատիկ ճյուղավորման կանխատեսումը (Backward Taken և Forward Not Taken):

mhartid CSR արժեքը

Անջատել FSQRT և FDIV հրահանգները FPU-ի համար

· Հեռացրեք լողացող կետով քառակուսի արմատը (FSQRT) և լողացող կետով բաժանումը (FDIV) FPU-ում։
· Կիրառել ծրագրային էմուլյացիա երկու հրահանգների վրա էլ աշխատանքի ընթացքում։

Առնչվող տեղեկատվություն՝ ներդրված ծայրամասային IP օգտագործողի ուղեցույց – Intel FPGA Avalon® Mutex Core

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 18

Ուղարկել կարծիք

2.1.1.3.2. Վրիպազերծման ներդիր

Աղյուսակ 12. Debug ներդիրի պարամետրերը

Վրիպազերծման ներդիր

Նկարագրություն

Միացնել վրիպազերծումը
Միացնել վերագործարկումը վրիպազերծման մոդուլից

2.1.1.3.3. Կողպեքի կողպեքի ներդիրի աղյուսակ 13. Կողպեքի կողպեքի ներդիր
Պարամետրեր Միացնել կողպեքի լռելյայն ժամկետի ժամանակահատվածը Միացնել ընդլայնված վերագործարկման միջերեսը

Նկարագրություն · Միացնել երկմիջուկ Lockstep համակարգը։ · Վերականգնման ելքի ժամանակ ծրագրավորվող ժամանակի սահմանափակման լռելյայն արժեքը (0-ից 255 միջակայքում)։ · Միացնել լրացուցիչ ընդլայնված վերականգնման ինտերֆեյսը՝ ընդլայնված վերականգնման կառավարման համար։ · Անջատված լինելու դեպքում, fRSmartComp-ը իրականացնում է հիմնական վերականգնման կառավարումը։

2.1.1.3.4. Օգտագործեք «Վերագործարկման հարցում» ներդիրը

Աղյուսակ 14. Օգտագործել «Վերականգնել հարցում» ներդիրի պարամետրը

Օգտագործեք վերակայման հարցման ներդիրը

Նկարագրություն

Ավելացնել վերակայման հարցման միջերես

· Միացրեք այս տարբերակը՝ տեղական վերագործարկման միացքները բացելու համար, որտեղ տեղական գլխավոր սերվերը կարող է օգտագործել այն Nios V պրոցեսորի վերագործարկման ակտիվացման համար՝ առանց Nios V պրոցեսորային համակարգի մյուս բաղադրիչներին ազդելու։
· Վերագործարկման ինտերֆեյսը բաղկացած է մուտքային վերագործարկման պահանջի ազդանշանից և ելքային հաստատման ազդանշանից։
· Դուք կարող եք Nios V պրոցեսորի միջուկի վերագործարկման հարցում ուղարկել՝ հաստատելով resetreq ազդանշանը։
· Վերագործարկման պահանջի ազդանշանը պետք է մնա հաստատված մինչև պրոցեսորը հաստատի հաստատման ազդանշանը: Ազդանշանի հաստատված մնալու բացակայությունը կարող է հանգեցնել նրան, որ պրոցեսորը հայտնվի ոչ դետերմինիստական վիճակում:
· Debug ռեժիմում resetreq ազդանշանի հաստատումը որևէ ազդեցություն չունի պրոցեսորի վիճակի վրա։
· Nios V պրոցեսորը պատասխանում է, որ վերագործարկումը հաջող է եղել՝ հաստատելով հաստատման ազդանշանը։
· Պրոցեսորի հաջող վերագործարկումից հետո, հաստատման ազդանշանի հաստատումը կարող է կրկնվել մի քանի անգամ պարբերաբար, մինչև վերագործարկման պահանջի ազդանշանի չեղարկումը։

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 19

2.1.1.3.5. «Թակարդներ, բացառություններ և ընդհատումներ» ներդիր

Աղյուսակ 15.

«Թակարդներ, բացառություններ և ընդհատումներ» ներդիրը, երբ «Միացնել հիմնական մակարդակի ընդհատումների կարգավորիչը» անջատված է

«Թակարդներ, բացառություններ և ընդհատումներ» ներդիր
Վերագործարկեք գործակալը

Նկարագրություն
· Վերագործարկման վեկտորը (Nios V պրոցեսորի վերագործարկման հասցեն) պարունակող հիշողությունը, որտեղ գտնվում է վերագործարկման կոդը։
· Դուք կարող եք ընտրել Nios V պրոցեսորի հրահանգների գլխավորին միացված և Nios V պրոցեսորի բեռնման հոսքի կողմից աջակցվող ցանկացած հիշողության մոդուլ որպես վերագործարկման գործակալ։

Վերականգնել օֆսեթը

Միացնել Core Level Interrupt Controller-ը (CLIC)

· Միացնել CLIC-ը՝ կանխարգելիչ ընդհատումները և կարգավորելի ընդհատումների ակտիվացման պայմանը աջակցելու համար։
· Երբ միացված է, կարող եք կարգավորել հարթակի ընդհատումների քանակը, սահմանել ակտիվացման պայմաններ և որոշ ընդհատումներ նշանակել որպես կանխարգելիչ։

Ընդհատման ռեժիմի ստվերային գրանցամատյան Files

Նշեք ընդհատման տեսակները՝ Direct կամ Vectored: Միացրեք ստվերային գրանցամատյանը՝ ընդհատման ժամանակ համատեքստի անջատումը նվազեցնելու համար:

Աղյուսակ 16.

Թակարդներ, բացառություններ և ընդհատումներ, երբ միացված է «Միացնել հիմնական մակարդակի ընդհատումների կարգավորիչը»

Թակարդներ, բացառություններ և ընդհատումներ

Նկարագրություններ

Վերագործարկեք գործակալը
Վերականգնել օֆսեթը
Միացնել Core Level Interrupt Controller-ը (CLIC)

· Վերագործարկման վեկտորը (Nios V պրոցեսորի վերագործարկման հասցեն) պարունակող հիշողությունը, որտեղ գտնվում է վերագործարկման կոդը։
· Դուք կարող եք ընտրել Nios V պրոցեսորի հրահանգների գլխավորին միացված և Nios V պրոցեսորի բեռնման հոսքի կողմից աջակցվող ցանկացած հիշողության մոդուլ որպես վերագործարկման գործակալ։
· Նշում է վերակայման վեկտորի շեղումը ընտրված վերակայման գործակալի բազային հասցեի նկատմամբ։ · Platform Designer-ը ավտոմատ կերպով տրամադրում է վերակայման շեղման համար լռելյայն արժեք։
· Միացնել CLIC-ը՝ կանխարգելիչ ընդհատումները և կարգավորելի ընդհատումների ակտիվացման պայմանը աջակցելու համար: · Երբ այն միացված է, կարող եք կարգավորել հարթակի ընդհատումների քանակը, սահմանել ակտիվացման պայմանները,
և որոշ ընդհատումներ նշանակել որպես կանխարգելիչ։

Ընդհատման ռեժիմ

· Նշեք ընդհատման տեսակները՝ Direct, Vectored կամ CLIC:

Ստվերային գրանցամատյան Files

· Միացնել ստվերային գրանցամատյանը՝ ընդհատման ժամանակ համատեքստի անցումը նվազեցնելու համար։
· Առաջարկում է երկու մոտեցում՝
— CLIC ընդհատման մակարդակների քանակը
— CLIC ընդհատման մակարդակների քանակը – 1։ Այս տարբերակը օգտակար է, երբ ցանկանում եք գրանցամատյանների քանակը։ file պատճենները՝ M20K կամ M9K բլոկների ճշգրիտ քանակի մեջ տեղավորելու համար։
· Թույլատրել Nios V պրոցեսորին օգտագործել ստվերային գրանցամատյանը files, որոնք նվազեցնում են համատեքստի փոխարկման ծանրաբեռնվածությունը ընդհատման դեպքում։
Ստվերային գրանցամատյանի մասին լրացուցիչ տեղեկությունների համար files, դիմեք Nios V պրոցեսորի հղման ձեռնարկին։

Հարթակի ընդհատման աղբյուրների քանակը

· Նշում է հարթակի ընդհատումների քանակը 16-ից մինչև 2048։
Նշում. CLIC-ը աջակցում է մինչև 2064 ընդհատման մուտքեր, և առաջին 16 ընդհատման մուտքերը նույնպես միացված են հիմնական ընդհատման կարգավորիչին։

CLIC վեկտորային աղյուսակի հավասարեցում

· Ավտոմատ կերպով որոշվում է հարթակի ընդհատման աղբյուրների քանակի հիման վրա։ · Եթե օգտագործում եք հավասարեցում, որը ցածր է առաջարկվող արժեքից, CLIC-ը մեծացնում է տրամաբանությունը։
բարդությունը՝ վեկտորացման հաշվարկներ կատարելու համար լրացուցիչ գումարիչ ավելացնելով։ · Եթե օգտագործում եք խորհուրդ տրված արժեքից ցածր դասավորություն, դա հանգեցնում է աճի
CLIC-ում տրամաբանական բարդությունը։
շարունակել…

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 20

Ուղարկել կարծիք

Թակարդներ, բացառություններ և ընդհատումներ
Ընդհատման մակարդակների քանակը
Ընդհատման առաջնահերթությունների քանակը մեկ մակարդակի համար
Կարգավորելի ընդհատման բևեռականություն։ Աջակցում է եզրային ակտիվացման ընդհատումներին։

Նկարագրություններ
· Սահմանում է ընդհատման մակարդակների քանակը՝ հավելվածի կոդի համար լրացուցիչ 0 մակարդակով։ Ավելի բարձր մակարդակի ընդհատումները կարող են ընդհատել (նախապես արգելափակել) աշխատող մշակիչը ցածր մակարդակի ընդհատման համար։
· Քանի որ ընդհատումների համար միակ տարբերակները ոչ զրոյական ընդհատման մակարդակներն են, ծրագրի կոդը միշտ գտնվում է ամենացածր՝ 0 մակարդակի վրա: Նշում. Ընդհատման մակարդակի և առաջնահերթության աշխատանքային ժամանակի կարգավորումը կատարվում է մեկ 8-բիթանոց գրանցամատյանում: Եթե ընդհատման մակարդակների քանակը 256 է, ապա հնարավոր չէ կարգավորել ընդհատման առաջնահերթությունը աշխատանքային ժամանակ: Հակառակ դեպքում, կարգավորելի առաջնահերթությունների առավելագույն քանակը 256 է / (ընդհատման մակարդակների քանակը՝ 1):
· Սահմանում է ընդհատումների առաջնահերթությունների քանակը, որոնք CLIC-ը օգտագործում է ոչ նախնական ընդհատումների մշակիչների կանչի հերթականությունը որոշելու համար: Նշում. Ընտրված ընդհատումների մակարդակի և ընտրված ընդհատումների առաջնահերթության երկուական արժեքների միացումը պետք է լինի 8 բիթից պակաս:
· Թույլ է տալիս կարգավորել ընդհատման բևեռականությունը աշխատանքի ընթացքում: · Լռելյայն բևեռականությունը դրական բևեռականություն է:
· Թույլ է տալիս կարգավորել ընդհատման ակտիվացման պայմանը աշխատանքի ընթացքում, այսինքն՝ բարձր մակարդակի ակտիվացում կամ դրական եզրով ակտիվացում (երբ կարգավորվող ընդհատման բևեռականությունը դրական է):
· Լռելյայն ձգանման պայմանը մակարդակի կողմից ակտիվացված ընդհատումն է։

Նշում.

Առնչվող տեղեկություններ Nios® V պրոցեսորի հղման ձեռնարկ

2.1.1.3.6. Հիշողության կարգավորումների ներդիր

Աղյուսակ 17. Հիշողության կարգավորման ներդիրի պարամետրեր

Կարգավիճակ

Հիշողության կարգավորման ներդիր

Նկարագրություն

Քեշեր

Տվյալների քեշի չափը

· Նշում է տվյալների քեշի չափը։ · Թույլատրելի չափերը 0 կիլոբայթից (ԿԲ) մինչև 16 ԿԲ են։ · Անջատեք տվյալների քեշը, երբ չափը 0 ԿԲ է։

Հրահանգների քեշի չափը

· Նշում է հրահանգների քեշի չափը։ · Թույլատրելի չափերը 0 ԿԲ-ից մինչև 16 ԿԲ են։ · Անջատեք հրահանգների քեշը, երբ չափը 0 ԿԲ է։

Ա և Բ ծայրամասային շրջաններ

Չափը

· Նշում է ծայրամասային շրջանի չափը։
· Թույլատրելի չափսերն են 64 ԿԲ-ից մինչև 2 գիգաբայթ (ԳԲ) կամ «Ոչ մեկը»։ «Ոչ մեկը» ընտրելով՝ անջատվում է ծայրամասային տարածքը։

Բազային հասցե

· Չափը ընտրելուց հետո նշում է ծայրամասային տարածքի բազային հասցեն։
· Ծայրամասային տարածաշրջանի բոլոր հասցեները ապահովում են տվյալներին մուտք գործելու անթույլատրելի հնարավորություններ։
· Ծայրամասային շրջանի բազային հասցեն պետք է համապատասխանի ծայրամասային շրջանի չափսին։

Ամուր կապված հիշողություններ

Չափը

· Սահմանում է սերտորեն միացված հիշողության չափը։ — Թույլատրելի չափերը 0 ՄԲ-ից մինչև 512 ՄԲ են։

Հիմնական հասցեի նախնականացում File

· Նշում է սերտորեն կապված հիշողության բազային հասցեն։ · Նշում է նախնականացումը file սերտորեն կապված հիշողության համար։

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 21

Նշում.

Nios V պրոցեսորային համակարգում քեշը միացված լինելով, դուք պետք է համակարգի ծայրամասային սարքերը տեղադրեք ծայրամասային տարածքում: Դուք կարող եք օգտագործել ծայրամասային տարածքներ՝ UART, PIO, DMA և այլ ծայրամասային սարքերի համար քեշավորման ենթակա չլինող գործարք սահմանելու համար:

2.1.1.3.7. ECC ներդիր

Աղյուսակ 18. ECC ներդիր
ECC-ն թույլ է տալիս սխալների հայտնաբերում և կարգավիճակի մասին հաղորդում
Միացնել մեկ բիթային ուղղումը

Նկարագրություն
· Միացրեք այս տարբերակը՝ Nios V պրոցեսորի ներքին RAM բլոկների համար ECC գործառույթը կիրառելու համար: · ECC գործառույթները հայտնաբերում են մինչև 2 բիթանոց սխալներ և արձագանքում են հետևյալ վարքագծի հիման վրա՝
— Եթե դա ուղղելի մեկ բիթի սխալ է և «Միացնել մեկ բիթի ուղղումը» անջատված է, պրոցեսորը շարունակում է աշխատել պրոցեսորի խողովակաշարում սխալը ուղղելուց հետո։ Սակայն ուղղումը չի արտացոլվում սկզբնական հիշողություններում։
— Եթե դա ուղղելի մեկ բիթի սխալ է և «Միացնել մեկ բիթի ուղղումը» միացված է, պրոցեսորը շարունակում է աշխատել պրոցեսորի խողովակաշարում և սկզբնական հիշողություններում սխալը ուղղելուց հետո։
— Եթե դա անուղղելի սխալ է, պրոցեսորը դադարեցնում է իր աշխատանքը։
Միացնել միջուկում ներկառուցված հիշողության բլոկների վրա մեկ բիթային ուղղումը։

2.1.1.3.8. Անհատականացված հրահանգների ներդիր

Նշում.

Այս ներդիրը հասանելի է միայն Nios V/g պրոցեսորի միջուկի համար։

Պատվերով հրահանգներ Nios V Պատվերով հրահանգների սարքավորումների ինտերֆեյսի աղյուսակ
Nios V-ի պատվերով պատրաստված հրահանգների ծրագրաշարի մակրո աղյուսակ

Նկարագրություն
· Nios V պրոցեսորն օգտագործում է այս աղյուսակը՝ իր հրահանգների կառավարիչի ինտերֆեյսները սահմանելու համար։
· Սահմանված պատվերով հրահանգների կառավարչի ինտերֆեյսները եզակիորեն կոդավորված են Opcode-ով (CUSTOM0-3) և funct3[7:6]-ի 4 բիթերով։
· Դուք կարող եք սահմանել մինչև 32 անհատական հրահանգների կառավարիչի ինտերֆեյսներ։
· Nios V պրոցեսորն օգտագործում է այս աղյուսակը՝ սահմանված հրահանգների կառավարիչի ինտերֆեյսների համար հատուկ հրահանգների ծրագրային կոդավորումներ սահմանելու համար։
· Յուրաքանչյուր սահմանված հատուկ հրահանգչական ծրագրային կոդավորման համար, Opcode-ը (CUSTOM0-3) և funct3[7:6] կոդավորման 4 բիթերը պետք է համապատասխանեն «Հատուկ հրահանգների սարքավորումների ինտերֆեյսի աղյուսակում» սահմանված հատուկ հրահանգների կառավարչի ինտերֆեյսի կոդավորմանը։
· Դուք կարող եք օգտագործել funct7[6:4], funct7[3:0] և funct3[2:0]՝ տրված հատուկ հրահանգի համար լրացուցիչ կոդավորում սահմանելու կամ որպես լրացուցիչ հրահանգի արգումենտներ փոխանցելու համար նշված X-երը։
· Nios V պրոցեսորը տրամադրում է սահմանված հատուկ հրահանգների ծրագրային կոդավորումներ՝ որպես system.h ֆայլում գեներացված C-մակրոներ, և հետևում է R տիպի RISC-V հրահանգների ձևաչափին։
· Մնեմոնիկական հնարքները կարող են օգտագործվել հետևյալի համար հատուկ անուններ սահմանելու համար՝ — system.h-ում ստեղծված C-մակրոները։
— custom_instruction_debug.xml ֆայլում ստեղծված GDB վրիպազերծման մնեմոնիկաները։

Առնչվող տեղեկատվություն
AN 977: Nios V պրոցեսորի հատուկ հրահանգներ։ Լրացուցիչ տեղեկությունների համար Nios® V պրոցեսորը որոշակի ծրագրի կարիքներին համապատասխանեցնելու թույլտվությամբ հատուկ հրահանգների մասին։

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 22

Ուղարկել կարծիք

2. Nios V պրոցեսորի սարքավորումների համակարգի նախագծում՝ Quartus Prime ծրագրային ապահովմամբ և հարթակի դիզայներ 726952-ով | 2025.07.16
2.1.2. Համակարգի բաղադրիչների նախագծման սահմանումը
Օգտագործեք Platform Designer-ը՝ Nios V պրոցեսորային համակարգի ապարատային բնութագրերը սահմանելու և ցանկալի բաղադրիչները ավելացնելու համար: Հետևյալ դիագրամը ցույց է տալիս Nios V պրոցեսորային համակարգի հիմնական դիզայնը՝ հետևյալ բաղադրիչներով. · Nios V պրոցեսորային միջուկ · Չիպի վրա տեղադրված հիշողություն · JTAG UART · Ինտերվալային ժամանակաչափ (ըստ ցանկության)(1)
Երբ Platform Designer համակարգին նոր On-Chip հիշողություն է ավելացվում, կատարեք Sync System Infos-ը՝ վերակայման ժամանակ ավելացված հիշողության բաղադրիչները արտացոլելու համար: Այլընտրանքորեն, կարող եք միացնել Auto Sync-ը Platform Designer-ում՝ բաղադրիչների վերջին փոփոխությունները ավտոմատ կերպով արտացոլելու համար:
Նկար 11. ՆախampNios V պրոցեսորի միացումը այլ ծայրամասային սարքերի հետ Platform Designer-ում

(1) Դուք ունեք Nios V ներքին ժամանակաչափի գործառույթներն օգտագործելու հնարավորություն՝ Platform Designer-ում արտաքին ինտերվալային ժամանակաչափը փոխարինելու համար։

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 23

2. Nios V պրոցեսորի սարքավորումների համակարգի նախագծում՝ Quartus Prime ծրագրային ապահովմամբ և հարթակի դիզայներով
726952 | 2025.07.16
Դուք պետք է նաև սահմանեք գործողության pin-երը՝ որպես խողովակ արտահանելու համար ձեր Platform Designer համակարգում: Օրինակ՝ampՕրինակ, FPGA համակարգի շահագործման պատշաճ փին-ցուցակը սահմանվում է ստորև, բայց չի սահմանափակվում միայն դրանով.
· Ժամացույց
· Վերականգնել
· Մուտք/ելք ազդանշաններ
2.1.3. Հիմնական հասցեների և ընդհատման հարցման առաջնահերթությունների նշում
Որպեսզի նշեք, թե ինչպես են նախագծում ավելացված բաղադրիչները փոխազդում համակարգ ձևավորելու համար, անհրաժեշտ է յուրաքանչյուր գործակալի բաղադրիչի համար նշանակել բազային հասցեներ և J-ի համար նշանակել ընդհատման հարցման (IRQ) առաջնահերթություններ։TAG UART և ինտերվալային ժամանակաչափ։ Պլատֆորմի դիզայները տրամադրում է «Հիմնական հասցեներ նշանակել» հրաման, որը ավտոմատ կերպով համապատասխան բազային հասցեներ է հատկացնում համակարգի բոլոր բաղադրիչներին։ Այնուամենայնիվ, դուք կարող եք կարգավորել բազային հասցեները՝ ձեր կարիքներին համապատասխան։
Ստորև բերված են բազային հասցեներ նշանակելու որոշ ուղեցույցներ.
· Nios V պրոցեսորի միջուկն ունի 32-բիթանոց հասցեի տիրույթ։ Գործակալի բաղադրիչներին մուտք գործելու համար դրանց բազային հասցեն պետք է տատանվի 0x00000000-ից մինչև 0xFFFFFFFF միջակայքում։
· Nios V ծրագրերը օգտագործում են սիմվոլիկ հաստատուններ՝ հասցեներին հղում անելու համար: Դուք պարտավոր չեք ընտրել հեշտ հիշվող հասցեների արժեքներ:
· Հասցեների արժեքները, որոնք տարբերակում են բաղադրիչները միայն մեկ բիթային հասցեների տարբերությամբ, ապահովում են ավելի արդյունավետ սարքավորում։ Դուք պարտավոր չեք սեղմել բոլոր բազային հասցեները հնարավորինս փոքր հասցեների միջակայքում, քանի որ սեղմումը կարող է ստեղծել ավելի քիչ արդյունավետ սարքավորում։
· Պլատֆորմի դիզայները չի փորձում համահունչ հիշողության առանձին բաղադրիչները համահունչ հիշողության տիրույթում։ Օրինակ՝ampՕրինակ, եթե ցանկանում եք, որ մի քանի ներչիպային հիշողության բաղադրիչներ հասցեագրվեն որպես մեկ հարակից հիշողության տիրույթ, ապա պետք է հստակորեն հատկացնեք բազային հասցեներ։
Պլատֆորմի դիզայները նաև տրամադրում է ավտոմատացման հրաման՝ «Ընդհատման համարներ» (Assign Interrupt Numbers), որը կապում է IRQ ազդանշանները՝ վավեր սարքային արդյունքներ ստանալու համար: Այնուամենայնիվ, IRQ-ների արդյունավետ նշանակումը պահանջում է համակարգի ընդհանուր արձագանքի վարքագծի ըմբռնում: Պլատֆորմի դիզայները չի կարող հիմնավորված ենթադրություններ անել լավագույն IRQ նշանակումների վերաբերյալ:
Ամենացածր IRQ արժեքն ունի ամենաբարձր առաջնահերթությունը: Իդեալական համակարգում Altera-ն խորհուրդ է տալիս, որ ժամանակաչափի բաղադրիչն ունենա ամենաբարձր առաջնահերթության IRQ, այսինքն՝ ամենացածր արժեքը՝ համակարգի ժամացույցի տիկի ճշգրտությունը պահպանելու համար:
Որոշ դեպքերում, դուք կարող եք ավելի բարձր առաջնահերթություն տալ իրական ժամանակի ծայրամասային սարքերին (օրինակ՝ տեսակառավարիչներին), որոնք պահանջում են ավելի բարձր ընդհատման հաճախականություն, քան ժամանակաչափի բաղադրիչները։
Առնչվող տեղեկատվություն
Quartus Prime Pro Edition-ի օգտագործողի ուղեցույց. Լրացուցիչ տեղեկություններ Platform Designer-ի միջոցով համակարգ ստեղծելու մասին:

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 24

Ուղարկել կարծիք

2. Nios V պրոցեսորի սարքավորումների համակարգի նախագծում՝ Quartus Prime ծրագրային ապահովմամբ և հարթակի դիզայներ 726952-ով | 2025.07.16
2.2. Հարթակի դիզայներական համակարգի ինտեգրումը Quartus Prime նախագծում
Platform Designer-ում Nios V համակարգի դիզայնը ստեղծելուց հետո կատարեք հետևյալ առաջադրանքները՝ Nios V համակարգի մոդուլը Quartus Prime FPGA նախագծման նախագծում ինտեգրելու համար։ · Ստեղծեք Nios V համակարգի մոդուլը Quartus Prime նախագծում · Միացրեք Nios V համակարգի մոդուլից ազդանշանները FPGA տրամաբանության այլ ազդանշանների հետ · Նշանակեք ֆիզիկական միացումների տեղադրությունը · Սահմանափակեք FPGA դիզայնը
2.2.1. Nios V պրոցեսորային համակարգի մոդուլի ստեղծումը Quartus Prime նախագծում
Platform Designer-ը ստեղծում է համակարգային մոդուլի նախագծման միավոր, որը կարող եք ստեղծել Quartus Prime-ում: Համակարգային մոդուլի ստեղծման եղանակը կախված է Quartus Prime նախագծի ընդհանուր նախագծման մուտքագրման մեթոդից: Օրինակ՝ampՕրինակ, եթե դուք օգտագործում էիք Verilog HDL-ը դիզայնի մուտքագրման համար, ստեղծեք Verilog-ի վրա հիմնված համակարգի մոդուլը։ Եթե նախընտրում եք օգտագործել բլոկ-սխեմայի մեթոդը դիզայնի մուտքագրման համար, ստեղծեք համակարգի մոդուլի .bdf խորհրդանիշը։ file.
2.2.2. Ազդանշանների միացում և ֆիզիկական PIN-երի տեղակայման նշանակում
Ձեր Altera FPGA դիզայնը ձեր տախտակի մակարդակի դիզայնին միացնելու համար կատարեք հետևյալ առաջադրանքները՝ · Որոշեք վերին մակարդակի file ձեր դիզայնի և ազդանշանների համար՝ արտաքին Altera-ին միանալու համար
FPGA սարքի միացումներ։ · Հասկացեք, թե որ միացումներն է պետք միացնել՝ օգտագործելով ձեր տախտակի մակարդակի դիզայնի օգտագործողի ուղեցույցը կամ
սխեմաներ։ · Վերին մակարդակի դիզայնի ազդանշանները նշանակեք ձեր Altera FPGA սարքի միացքներին՝ օգտագործելով pin-ը։
նշանակման գործիքներ։
Ձեր Platform Designer համակարգը կարող է լինել բարձր մակարդակի դիզայն։ Այնուամենայնիվ, Altera FPGA-ն կարող է նաև ներառել լրացուցիչ տրամաբանություն՝ ձեր կարիքներին համապատասխան, և այդպիսով ներմուծել է հատուկ բարձր մակարդակի fileԲարձրագույն մակարդակը file Միացնում է Nios V պրոցեսորային համակարգի մոդուլի ազդանշանները Altera FPGA նախագծման այլ տրամաբանության հետ։
Առնչվող տեղեկություններ Quartus Prime Pro Edition օգտագործողի ուղեցույց. Դիզայնի սահմանափակումներ
2.2.3. Altera FPGA նախագծման սահմանափակումը
Altera FPGA համակարգի պատշաճ նախագծումը ներառում է նախագծման սահմանափակումներ՝ ապահովելու համար, որ նախագծումը բավարարի ժամանակային փակման և այլ տրամաբանական սահմանափակումների պահանջները: Դուք պետք է սահմանափակեք ձեր Altera FPGA նախագծումը՝ այդ պահանջները հստակորեն բավարարելու համար՝ օգտագործելով Quartus Prime ծրագրաշարի կամ երրորդ կողմի EDA մատակարարների կողմից տրամադրված գործիքները: Quartus Prime ծրագրաշարը օգտագործում է տրամադրված սահմանափակումները կոմպիլյացիայի փուլում՝ օպտիմալ տեղադրման արդյունքներ ստանալու համար:

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 25

2. Nios V պրոցեսորի սարքավորումների համակարգի նախագծում՝ Quartus Prime ծրագրային ապահովմամբ և հարթակի դիզայներով
726952 | 2025.07.16
Առնչվող տեղեկություններ · Quartus Prime Pro Edition օգտագործողի ուղեցույց. Դիզայնի սահմանափակումներ · Երրորդ կողմի EDA գործընկերներ · Quartus Prime Pro Edition օգտագործողի ուղեցույց. Ժամանակի վերլուծիչ
2.3. Nios V պրոցեսորային հիշողության համակարգի նախագծում
Այս բաժինը նկարագրում է Nios V պրոցեսորով Platform Designer ներկառուցված համակարգում հիշողության սարքեր ընտրելու և օպտիմալ աշխատանքի հասնելու լավագույն մեթոդները: Հիշողության սարքերը կարևոր դեր են խաղում ներկառուցված համակարգի ընդհանուր աշխատանքի բարելավման գործում: Ներկառուցված համակարգի հիշողությունը պահպանում է ծրագրի հրահանգները և տվյալները:
2.3.1. Անկայուն հիշողություն
Հիշողության տեսակի հիմնական տարբերությունը անկայունությունն է: Անկայուն հիշողությունը պահպանում է իր պարունակությունը միայն այն ժամանակ, երբ դուք սնուցում եք հիշողության սարքը: Հենց որ դուք անջատում եք սնուցումը, հիշողությունը կորցնում է իր պարունակությունը:
ExampԱնկայուն հիշողության փոքր մասն են կազմում RAM-ը, քեշը և գրանցամատյանները: Սրանք արագ հիշողության տեսակներ են, որոնք բարձրացնում են աշխատանքային արտադրողականությունը: Altera-ն խորհուրդ է տալիս բեռնել և կատարել Nios V պրոցեսորի հրահանգները RAM-ում և զուգակցել Nios V IP միջուկը On-Chip Memory IP-ի կամ External Memory Interface IP-ի հետ՝ օպտիմալ աշխատանքի համար:
Արդյունավետությունը բարելավելու համար կարող եք հեռացնել Platform Designer-ի ադապտացիայի լրացուցիչ բաղադրիչները՝ համապատասխանեցնելով Nios V պրոցեսորի տվյալների կառավարչի ինտերֆեյսի տեսակը կամ լայնությունը բեռնման RAM-ի հետ։ Օրինակ՝ampՕրինակ, դուք կարող եք կարգավորել On-Chip Memory II-ը 32-բիթանոց AXI-4 ինտերֆեյսով, որը համապատասխանում է Nios V տվյալների կառավարչի ինտերֆեյսին։
Առնչվող տեղեկություններ · Արտաքին հիշողության միջերեսներ IP աջակցության կենտրոն · Չիպային հիշողություն (RAM կամ ROM) Altera FPGA IP · Չիպային հիշողություն II (RAM կամ ROM) Altera FPGA IP · Nios V պրոցեսորի ծրագիր OCRAM-ից տեղում կատարում՝ 54-րդ էջում
2.3.1.1. Չիպի վրա հիշողության կոնֆիգուրացիա՝ RAM կամ ROM
Դուք կարող եք կարգավորել Altera FPGA On-Chip Memory IP-ները որպես RAM կամ ROM: · RAM-ը ապահովում է կարդալու և գրելու հնարավորություն և ունի անկայուն բնույթ: Եթե դուք
Nios V պրոցեսորը չիպային օպերատիվ հիշողությունից (On-Chip RAM) բեռնելիս պետք է համոզվել, որ բեռնման բովանդակությունը պահպանված է և չի վնասվում աշխատանքի ընթացքում վերագործարկման դեպքում։ · Եթե Nios V պրոցեսորը բեռնվում է ROM-ից, Nios V պրոցեսորի վրա առկա որևէ ծրագրային սխալ չի կարող սխալմամբ վերագրել չիպային հիշողության պարունակությունը։ Այսպիսով, նվազում է բեռնման ծրագրաշարի վնասման ռիսկը։
Առնչվող տեղեկություններ · Չիպի վրա հիմնված հիշողություն (RAM կամ ROM) Altera FPGA IP · Չիպի վրա հիմնված հիշողություն II (RAM կամ ROM) Altera FPGA IP · Nios V պրոցեսորի կիրառություն՝ OCRAM-ից տեղում կատարում, էջ 54

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 26

Ուղարկել կարծիք

2. Nios V պրոցեսորի սարքավորումների համակարգի նախագծում՝ Quartus Prime ծրագրային ապահովմամբ և հարթակի դիզայներ 726952-ով | 2025.07.16
2.3.1.2. Քեշեր
Քեշի ֆունկցիոնալությունը իրականացնելու համար սովորաբար օգտագործվում են չիպային հիշողություններ՝ իրենց ցածր լատենտության պատճառով: Nios V պրոցեսորն օգտագործում է չիպային հիշողություն իր հրահանգների և տվյալների քեշերի համար: Չիպային հիշողության սահմանափակ տարողությունը սովորաբար խնդիր չէ քեշերի համար, քանի որ դրանք սովորաբար փոքր են:
Քեշերը սովորաբար օգտագործվում են հետևյալ պայմաններում.
· Սովորական հիշողությունը գտնվում է չիպից դուրս և ունի ավելի երկար մուտքի ժամանակ, քան չիպի վրա տեղադրված հիշողությունը։
· Ծրագրային կոդի կատարողականության համար կարևոր բաժինները կարող են տեղավորվել հրահանգների քեշում՝ բարելավելով համակարգի կատարողականությունը։
· Տվյալների կատարողականության համար կարևոր, ամենահաճախ օգտագործվող բաժինը կարող է տեղավորվել տվյալների քեշում՝ բարելավելով համակարգի կատարողականությունը։
Nios V պրոցեսորում քեշերի միացումը ստեղծում է հիշողության հիերարխիա, որը նվազագույնի է հասցնում հիշողությանը մուտք գործելու ժամանակը։
2.3.1.2.1. Ծայրամասային շրջան
Ներդրված ծայրամասային IP-ները, ինչպիսիք են UART-ը, I2C-ն և SPI-ն, չպետք է քեշավորվեն: Քեշը խիստ խորհուրդ է տրվում արտաքին հիշողությունների համար, որոնք տուժում են երկար մուտքի ժամանակից, մինչդեռ ներքին չիպային հիշողությունները կարող են բացառվել դրանց կարճ մուտքի ժամանակի պատճառով: Դուք չպետք է քեշավորեք որևէ ներդրված ծայրամասային IP-ներ, ինչպիսիք են UART-ը, I2C-ն և SPI-ն, բացառությամբ հիշողությունների: Սա կարևոր է, քանի որ արտաքին սարքերից, ինչպիսիք են ծրագրային IP-ները թարմացնող գործակալ սարքերից ստացված իրադարձությունները, չեն գրանցվում պրոցեսորի քեշի կողմից, և, իրենց հերթին, չեն ընդունվում պրոցեսորի կողմից: Արդյունքում, այս իրադարձությունները կարող են աննկատ մնալ մինչև քեշը մաքրելը, ինչը կարող է հանգեցնել ձեր համակարգում անցանկալի վարքի: Ամփոփելով, ներդրված ծայրամասային IP-ների հիշողության քարտեզագրված տարածքը անքեշավոր է և պետք է գտնվի պրոցեսորի ծայրամասային տարածքներում:
Ծայրամասային տարածք սահմանելու համար հետևեք հետևյալ քայլերին.
1. Բացեք համակարգի հասցեների քարտեզը Platform Designer-ում:
2. Անցեք պրոցեսորի հրահանգների կառավարիչի և տվյալների կառավարիչի հասցեների քարտեզին։
3. Նույնականացրեք ձեր համակարգի ծայրամասային սարքերը և հիշողությունները։
Նկար 12. Նախampհասցեների քարտեզի էջ

Նշում. Կապույտ նետերը ցույց են տալիս հիշողությունները։ 4. Խմբավորեք ծայրամասային սարքերը։
ա. Հիշողությունը որպես քեշավորվող բ. Արտաքին սարքերը որպես քեշավորվող չլինող

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 27

Աղյուսակ 19. Քեշավորվող և չքեշավորվող տարածաշրջան

ենթակա

Հասցեի քարտեզ

Կարգավիճակ

Ծայրամասային շրջան

Չափը

Բազային հասցե

օգտատիրոջ_հավելված_մեմ.s1

0x0 ~ 0x3ffff

Cacheable

N/A

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Քեշավորվող

65536 բայթ N/A

0x40000 N/A

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Քեշավորվող

144 բայթ (նվազագույն չափը՝ 65536 բայթ)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

Անքեշային

uart.avalon_jtag_ստրուկ

0x54088 ~ 0x5408f

Անքեշային

5. Հարթեցրեք ծայրամասային հատվածները իրենց կոնկրետ չափերի հետ։
· Նախկինի համարampՕրինակ, եթե չափը 65536 բայթ է, այն համապատասխանում է 0x10000 բայթի։ Հետևաբար, թույլատրելի բազային հասցեն պետք է լինի 0x10000-ի բազմապատիկ։
· CPU.dm_agent-ը օգտագործում է 0x40000 բազային հասցե, որը 0x10000-ի բազմապատիկն է: Արդյունքում, 65536 բայթ չափի և 0x40000 բազային հասցեի ծայրամասային A շրջանը համապատասխանում է պահանջներին:
· 0x54000-ում չհիշվող շրջանների հավաքածուի բազային հասցեն 0x10000-ի բազմապատիկ չէ: Դուք պետք է դրանք վերանշանակեք 0x60000-ի կամ 0x10000-ի այլ բազմապատիկի: Այսպիսով, B ծայրամասային շրջանը, որն ունի 65536 բայթ չափ և 0x60000 բազային հասցե, բավարարում է չափանիշներին:

Աղյուսակ 20. Քեշավորման և չքեշավորման տիրույթ՝ վերաբաշխմամբ

ենթակա

Հասցեի քարտեզ

Կարգավիճակ

Ծայրամասային շրջան

Չափը

Բազային հասցե

օգտատիրոջ_հավելված_մեմ.s1

0x0 ~ 0x3ffff

Cacheable

N/A

cpu.dm_agent

0x40000 ~ 0x4ffff

Չքեշավորվող 65536 բայթ

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

Cacheable

N/A

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Քեշավորվող Չքեշավորվող Չքեշավորվող

144 բայթ (նվազագույն չափը՝ 65536 բայթ)

0x60000

uart.avalon_jtag_ստրուկ

0x60088 ~ 0x6008f

Անքեշային

2.3.1.3. Ամուր կապված հիշողություն
Ամուր կապված հիշողությունները (TCM) իրականացվում են չիպի վրա տեղադրված հիշողության միջոցով, քանի որ դրանց ցածր լատենտությունը դրանք դարձնում է հարմար առաջադրանքի համար: TCM-ները հիշողություններ են, որոնք քարտեզագրված են տիպիկ հասցեների տարածքում, բայց ունեն միկրոպրոցեսորին նվիրված ինտերֆեյս և ունեն քեշ հիշողության բարձր արդյունավետությամբ, ցածր լատենտության հատկություններ: TCM-ը նաև ապահովում է ենթակա ինտերֆեյս արտաքին հոսթի համար: Պրոցեսորը և արտաքին հոսթն ունեն նույն թույլտվության մակարդակը TCM-ը մշակելու համար:

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 28

Ուղարկել կարծիք

Նշում.

Երբ TCM ենթակա միացքը միացված է արտաքին հոսթին, այն կարող է ցուցադրվել պրոցեսորի միջուկում նշանակված բազային հասցեից տարբերվող բազային հասցեով։ Altera-ն խորհուրդ է տալիս երկու հասցեներն էլ համապատասխանեցնել նույն արժեքին։

2.3.1.4. Արտաքին հիշողության միջերես (EMIF)
EMIF-ը (արտաքին հիշողության միջերես) գործում է SRAM-ի (ստատիկ պատահական մուտքի հիշողություն) նման, բայց այն դինամիկ է և պահանջում է պարբերաբար թարմացում՝ իր պարունակությունը պահպանելու համար: EMIF-ի դինամիկ հիշողության բջիջները շատ ավելի փոքր են, քան SRAM-ի ստատիկ հիշողության բջիջները, ինչը հանգեցնում է ավելի մեծ տարողության և ավելի էժան հիշողության սարքերի:
Թարմացման պահանջից բացի, EMIF-ն ունի նաև ինտերֆեյսի հատուկ պահանջներ, որոնք հաճախ պահանջում են մասնագիտացված կառավարիչի սարքավորում: Ի տարբերություն SRAM-ի, որն ունի հասցեների տողերի ֆիքսված հավաքածու, EMIF-ը կազմակերպում է իր հիշողության տարածքը բանկերի, տողերի և սյուների: Բանկերի և տողերի միջև անցումը որոշակի ծանրաբեռնվածություն է առաջացնում, ուստի դուք պետք է ուշադիր դասավորեք հիշողության մուտքերը՝ EMIF-ը արդյունավետ օգտագործելու համար: EMIF-ը նաև բազմապատկում է տողերի և սյուների հասցեները նույն հասցեների տողերի միջոցով՝ նվազեցնելով տվյալ EMIF չափի համար անհրաժեշտ pin-երի քանակը:
EMIF-ի ավելի բարձր արագության տարբերակները, ինչպիսիք են DDR-ն, DDR2-ը, DDR3-ը, DDR4-ը և DDR5-ը, սահմանում են ազդանշանի ամբողջականության խիստ պահանջներ, որոնք PCB նախագծողները պետք է հաշվի առնեն։
EMIF սարքերը դասվում են ամենաարդյունավետ և բարձր տարողունակությամբ RAM տեսակների շարքին, ինչը դրանք դարձնում է հանրաճանաչ տարբերակ: EMIF ինտերֆեյսի հիմնական բաղադրիչը EMIF IP-ն է, որը կառավարում է հասցեների մուլտիպլեքսավորման, թարմացման և տողերի ու բանկերի միջև անցման հետ կապված առաջադրանքները: Այս դիզայնը թույլ է տալիս համակարգի մնացած մասին մուտք գործել EMIF՝ առանց դրա ներքին ճարտարապետությունը հասկանալու անհրաժեշտության:

Առնչվող տեղեկություններ Արտաքին հիշողության միջերեսներ IP աջակցության կենտրոն

2.3.1.4.1. Հասցեի տիրույթի ընդլայնիչի IP
Address Span Extender Altera FPGA IP-ն թույլ է տալիս հիշողության վրա հիմնված հոսթի ինտերֆեյսներին մուտք գործել ավելի մեծ կամ փոքր հասցեների քարտեզի, քան թույլ է տալիս նրանց հասցեի ազդանշանների լայնությունը: Address Span Extender IP-ն բաժանում է հասցեագրվող տարածքը մի քանի առանձին պատուհանների, որպեսզի հոսթը կարողանա մուտք գործել հիշողության համապատասխան մասին պատուհանի միջոցով:
Address Span Extender-ը չի սահմանափակում հոսթի և գործակալի լայնությունները 32-բիթային և 64-բիթային կոնֆիգուրացիայով: Դուք կարող եք օգտագործել Address Span Extender-ը 1-64 բիթային հասցեների պատուհանների հետ:

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 29

Նկար 13. Altera FPGA IP հասցեի տարածման ընդլայնիչ
Գործակալի բառային հասցե

Հասցեի տարածման ընդլայնիչ

Քարտեզագրման աղյուսակ
Կառավարման միացք A

…

Կառավարման գրանցամատյան 0 Կառավարման գրանցամատյան Z-1

Ընդլայնված հոսթի հասցե H

Առնչվող տեղեկատվություն
Quartus® Prime Pro Edition-ի օգտագործողի ուղեցույց. Պլատֆորմի դիզայներ։ Լրացուցիչ տեղեկությունների համար դիմեք «Հասցեի տարածման ընդլայնիչ Intel® FPGA IP» թեմային։

2.3.1.4.2. Address Span Extender IP-ի օգտագործումը Nios V պրոցեսորի հետ
32-բիթանոց Nios V պրոցեսորը կարող է հասցեագրել մինչև 4 ԳԲ հասցեի տիրույթ։ Եթե EMIF-ը պարունակում է ավելի քան 4 ԳԲ հիշողություն, այն գերազանցում է աջակցվող հասցեի առավելագույն տիրույթը, ինչը Platform Designer համակարգը դարձնում է սխալ։ Այս խնդիրը լուծելու համար անհրաժեշտ է Address Span Extender IP՝ մեկ EMIF հասցեի տարածքը մի քանի փոքր պատուհանների բաժանելու միջոցով։
Altera-ն խորհուրդ է տալիս հաշվի առնել հետևյալ պարամետրերը։

Աղյուսակ 21. Հասցեի սպոնի ընդլայնիչի պարամետրերը

Պարամետր

Առաջարկվող կարգավորումներ

Տվյալների ուղու լայնությունը
Ընդլայնված գլխավոր բայթ հասցեի լայնությունը

Ընտրեք 32-բիթանոցը, որը համապատասխանում է 32-բիթանոց պրոցեսորին։ Կախված է EMIF հիշողության չափից։

Ստրկական բառի հասցեի լայնությունը Burstcount լայնությունը

Ընտրեք 2 ԳԲ կամ պակաս: Nios V պրոցեսորի մնացած հասցեի տիրույթը պահվում է այլ ներդրված ծրագրային IP-ների համար:
Սկսեք 1-ից և աստիճանաբար բարձրացրեք այս արժեքը՝ արդյունավետությունը բարելավելու համար։

Ենթապատուհանների քանակը

Ընտրեք 1 ենթապատուհան, եթե EMIF-ը միացնում եք Nios V պրոցեսորին որպես հրահանգի և տվյալների հիշողություն, կամ երկուսն էլ։ Nios V պրոցեսորի EMIF-ից գործարկման ընթացքում մի քանի ենթապատուհանների միջև անցումը վտանգավոր է։

Միացնել ենթակա կառավարման միացքը

Անջատեք ստրուկ կառավարման միացքը, եթե EMIF-ը միացնում եք Nios V պրոցեսորին որպես հրահանգների և/կամ տվյալների հիշողություն: Նույն մտահոգությունները վերաբերում են ենթապատուհանների քանակին:

Առավելագույն սպասվող ընթերցումներ

Սկսեք 1-ից և աստիճանաբար բարձրացրեք այս արժեքը՝ արդյունավետությունը բարելավելու համար։

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 30

Ուղարկել կարծիք

2. Nios V պրոցեսորի սարքավորումների համակարգի նախագծում՝ Quartus Prime ծրագրային ապահովմամբ և հարթակի դիզայներ 726952-ով | 2025.07.16
Նկար 14. Հրահանգների և տվյալների կառավարիչի միացումը հասցեների տարածման ընդլայնիչին

Նկար 15. Հասցեների քարտեզագրում

Ուշադրություն դարձրեք, որ Address Span Extender-ը կարող է մուտք գործել EMIF-ի ամբողջ 8 ԳԲ հիշողության տարածքին։ Սակայն, Address Span Extender-ի միջոցով Nios V պրոցեսորը կարող է մուտք գործել EMIF-ի միայն առաջին 1 ԳԲ հիշողության տարածքին։

Նկար 16. Պարզեցված բլոկային դիագրամ

Պլատֆորմ դիզայներ համակարգ

Մնացած 3 ԳԲ

Nios V պրոցեսորի հասցեն

span-ը ներդրվածի համար է

NNioios sVV PProrocecsesosor r
M

նույն համակարգում գտնվող փափուկ IP հասցեներ։
1 ԳԲ պատուհան

Հասցեի տարածք

Ընդլայնող

Միայն առաջին 1 ԳԲ-ը

EMIF հիշողության միացված է Nios V-ին

EMIF

պրոցեսոր։

8 ԳԲ
S

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 31

2. Nios V պրոցեսորի սարքավորումների համակարգի նախագծում՝ Quartus Prime ծրագրային ապահովմամբ և հարթակի դիզայներով
726952 | 2025.07.16
2.3.1.4.3. Հասցեի տարածքի ընդլայնիչի կապող հիշողության սարքի սահմանումը 1. Սահմանեք Հասցեի տարածքի ընդլայնիչը (EMIF) որպես վերակայման վեկտոր: Այլընտրանքորեն, կարող եք Nios V պրոցեսորի վերակայման վեկտորը վերագրել այլ հիշողությունների, ինչպիսիք են OCRAM-ը կամ ֆլեշ սարքերը:
Նկար 17. Բազմակի ընտրանքներ որպես վեկտորի վերակայում
Սակայն, Board Support Package (BSP) Editor-ը չի կարող ավտոմատ կերպով գրանցել Address Span Extender-ը (EMIF) որպես վավեր հիշողություն: Կախված ձեր կատարած ընտրությունից, դուք կտեսնեք երկու տարբեր իրավիճակ, ինչպես ցույց է տրված հետևյալ նկարներում: Նկար 18. BSP սխալ Address Span Extender-ը (EMIF) որպես Reset Vector սահմանելիս:

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 32

Ուղարկել կարծիք

2. Nios V պրոցեսորի սարքավորումների համակարգի նախագծում՝ Quartus Prime ծրագրային ապահովմամբ և հարթակի դիզայներ 726952-ով | 2025.07.16
Նկար 19. EMIF-ի բացակայությունը այլ հիշողությունները որպես վերագործարկման վեկտոր սահմանելիս

2. Դուք պետք է ձեռքով ավելացնեք Address Span Extender-ը (EMIF)՝ օգտագործելով BSP Linker Script ներդիրում Add Memory Device (Ավելացնել հիշողության սարք), Add Linker Memory Region (Ավելացնել կապող հիշողության տարածաշրջան) և Add Linker Section Mappings (Ավելացնել կապող բաժնի քարտեզագրումներ) գործառույթները:
3. Հետևեք հետևյալ քայլերին.
ա. Որոշեք հասցեների տարածության ընդլայնիչի հասցեի տիրույթը՝ օգտագործելով հիշողության քարտեզը (օրինակ՝ampՀետևյալ նկարում օգտագործվում է Address Span Extender-ի 0x0-ից մինչև 0x3fff_fff տիրույթը։
Նկար 20. Հիշողության քարտեզ

բ. Սեղմեք «Ավելացնել հիշողության սարք» կոճակը և լրացրեք ձեր դիզայնի հիշողության քարտեզի տեղեկատվության հիման վրա՝ i. Սարքի անուն՝ emif_ddr4: Նշում. Համոզվեք, որ նույն անունը պատճենել եք հիշողության քարտեզից: ii. Հիմնական հասցե՝ 0x0 iii. Չափս՝ 0x40000000
գ. Սեղմեք «Ավելացնել»՝ նոր հղումային հիշողության տիրույթ ավելացնելու համար։

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 33

Աղյուսակ 22. Լինկերի հիշողության շրջանի ավելացում

Քայլեր

Վերագործարկեք վեկտորը

emif_ddr4

Այլ հիշողություններ

Ավելացրեք նոր կապակցող հիշողության շրջան՝ reset անունով։ Ավելացրեք նոր կապակցող հիշողության շրջան՝

· Տարածաշրջանի անվանումը՝ վերագործարկել

emif_ddr4.

· Տարածաշրջանի չափը՝ 0x20

· Տարածաշրջանի անվանումը՝ emif_ddr4

· Հիշողության սարք՝ emif_ddr4

· Տարածաշրջանի չափը՝ 0x40000000

· Հիշողության շեղում. 0x0

· Հիշողության սարք՝ emif_ddr4

· Հիշողության շեղում. 0x0

Ավելացնել նոր կապակցող հիշողության տիրույթ՝

մնացած emif_ddr4-ը։

· Տարածաշրջանի անվանումը՝ emif_ddr4

· Տարածաշրջանի չափը՝ 0x3fffffe0

· Հիշողության սարք՝ emif_ddr4

· Հիշողության շեղում. 0x20

Նկար 21. Հղման շրջանը հասցեի տարածման ընդլայնիչը (EMIF) որպես վերակայման վեկտոր սահմանելիս

Նկար 22. Լինկերի շրջանը այլ հիշողությունները որպես վերակայման վեկտոր սահմանելիս
դ. Երբ emif_ddr4-ը ավելացվի BSP-ին, կարող եք ընտրել այն ցանկացած հղումային բաժնի համար։
Նկար 23. Հասցեի տարածման ընդլայնիչը (EMIF) հաջողությամբ ավելացվեց

ե. Անտեսեք այն նախազգուշացումը, որ emif_ddr4 հիշողության սարքը SOPC նախագծում տեսանելի չէ։
զ. Շարունակեք BSP ստեղծելը։
Առնչվող տեղեկություններ՝ Nios V պրոցեսորի բեռնման մեթոդների ներածություն՝ 51-րդ էջում

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 34

Ուղարկել կարծիք

2. Nios V պրոցեսորի սարքավորումների համակարգի նախագծում՝ Quartus Prime ծրագրային ապահովմամբ և հարթակի դիզայներ 726952-ով | 2025.07.16
2.3.2. Անփոփոխ հիշողություն
Անկայուն հիշողությունը պահպանում է իր պարունակությունը, երբ սնուցումն անջատվում է, ինչը այն դարձնում է լավ ընտրություն այն տեղեկատվությունը պահելու համար, որը համակարգը պետք է վերականգնի համակարգի միացման ցիկլից հետո: Անկայուն հիշողությունը սովորաբար պահում է պրոցեսորի բեռնման կոդը, մշտական ծրագրերի կարգավորումները և Altera FPGA կոնֆիգուրացիայի տվյալները: Չնայած անկայուն հիշողությունն ունի առավելություններtagԱնջատելիս տվյալները պահպանելու առումով, այն շատ ավելի դանդաղ է անկայուն հիշողության համեմատ և հաճախ ունի ավելի բարդ գրելու և ջնջելու ընթացակարգեր: Ոչ անկայուն հիշողության համար նույնպես սովորաբար երաշխավորված է ջնջվել միայն որոշակի քանակությամբ անգամներ, որից հետո այն կարող է խափանվել:
ExampՉփոփոխվող հիշողության պարունակությունը ներառում է բոլոր տեսակի ֆլեշ հիշողությունները, EPROM և EEPROM հիշողությունները: Altera-ն խորհուրդ է տալիս Altera FPGA բիթային հոսքերը և Nios V ծրագրային պատկերները պահել չփոփոխվող հիշողության մեջ և օգտագործել սերիական ֆլեշ հիշողությունը որպես Nios V պրոցեսորների բեռնման սարք:
Առնչվող տեղեկատվություն
· Altera FPGA IP-ի ընդհանուր սերիական ֆլեշ ինտերֆեյսի օգտագործողի ուղեցույց
· Փոստարկղի հաճախորդ Altera FPGA IP օգտագործողի ուղեցույց · MAX® 10 օգտագործողի ֆլեշ հիշողության օգտագործողի ուղեցույց. On-Chip Flash Altera FPGA IP միջուկ
2.4. Ժամացույցների և վերագործարկումների լավագույն փորձը
Կարևոր է հասկանալ, թե ինչպես է Nios V պրոցեսորի ժամացույցի և վերագործարկման տիրույթը փոխազդում յուրաքանչյուր ծայրամասային սարքի հետ, որին այն միանում է: Պարզ Nios V պրոցեսորային համակարգը սկսվում է մեկ ժամացույցի տիրույթից, և այն կարող է բարդանալ բազմաժամացույցային տիրույթի համակարգում, երբ արագ ժամացույցի տիրույթը բախվում է դանդաղ ժամացույցի տիրույթի հետ: Դուք պետք է ուշադրություն դարձնեք և հասկանաք, թե ինչպես են այս տարբեր տիրույթները հաջորդականորեն դուրս գալիս վերագործարկումից և համոզվեք, որ որևէ աննշան խնդիր չկա:
Լավագույն պրակտիկայի համար Altera-ն խորհուրդ է տալիս Nios V պրոցեսորը և բեռնման հիշողությունը տեղադրել նույն ժամացույցի տիրույթում: Մի՛ ազատեք Nios V պրոցեսորը արագ ժամացույցի տիրույթում վերագործարկումից, երբ այն բեռնվում է շատ դանդաղ ժամացույցի տիրույթում գտնվող հիշողությունից, ինչը կարող է առաջացնել հրահանգների ստացման սխալ: Ձեզ կարող է անհրաժեշտ լինել որոշակի ձեռքով հաջորդականացում Platform Designer-ի կողմից լռելյայնորեն նախատեսվածից դուրս և համապատասխանաբար պլանավորեք վերագործարկման թողարկման տոպոլոգիան՝ հիմնվելով ձեր օգտագործման դեպքի վրա: Եթե ցանկանում եք վերագործարկել ձեր համակարգը որոշ ժամանակ գործարկվելուց և աշխատելուց հետո, կիրառեք նույն նկատառումները համակարգի վերագործարկման հաջորդականության և վերագործարկումից հետո նախնականացման պահանջի համար:
2.4.1. Համակարգ JTAG Ժամացույց
Nios V պրոցեսորային յուրաքանչյուր համակարգում ժամացույցի սահմանափակումների սահմանումը համակարգի նախագծման կարևոր նկատառում է և անհրաժեշտ է ճշգրտության և դետերմինիստական վարքագծի համար: Quartus Prime ժամանակի վերլուծիչը կատարում է ստատիկ ժամանակի վերլուծություն՝ ձեր նախագծման բոլոր տրամաբանության ժամանակի կատարողականությունը ստուգելու համար՝ օգտագործելով արդյունաբերական ստանդարտ սահմանափակումների, վերլուծության և հաշվետվությունների մեթոդաբանություն:
Example 1. Հիմնական 100 ՄՀց ժամացույցային հաճախականություն՝ 50/50 աշխատանքային ցիկլով և 16 ՄՀց J-ովTAG Ժամացույց
#************************************************************ # Ստեղծել 100 ՄՀց ժամացույց #*************************************************************** create_clock -name {clk} -period 10 [get_ports {clk}] #************************ Ստեղծել 16 ՄՀց JTAG Ժամացույց #************************

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 35

2. Nios V պրոցեսորի սարքավորումների համակարգի նախագծում՝ Quartus Prime ծրագրային ապահովմամբ և հարթակի դիզայներով
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] Առնչվող տեղեկություններ Quartus Prime Timing Analyzer խոհարարական գիրք
2.4.2. Հարցման ինտերֆեյսի վերագործարկում
Nios V պրոցեսորը ներառում է վերագործարկման հարցման լրացուցիչ հնարավորություն։ Վերագործարկման հարցման հնարավորությունն ունի reset_req և reset_req_ack ազդանշանները։
Platform Designer-ում վերակայման հարցումը միացնելու համար՝ 1. Գործարկեք Nios V պրոցեսորի IP պարամետրերի խմբագրիչը։ 2. «Օգտագործել վերակայման հարցումը» կարգավորման մեջ միացրեք «Ավելացնել վերակայման հարցում» ինտերֆեյսը։
տարբերակ.
Նկար 24. Nios V պրոցեսորի վերագործարկման հարցման միացում
reset_req ազդանշանը գործում է որպես ընդհատում։ Երբ դուք հաստատում եք reset_req-ը, դուք խնդրում եք վերականգնել միջուկը։ Միջուկը սպասում է ցանկացած չլուծված ավտոբուսային գործարքի՝ իր գործողությունն ավարտելու համար։ Օրինակ՝ampՕրինակ, եթե հիշողությանը մուտք գործելու սպասվող գործարք կա, միջուկը սպասում է ամբողջական պատասխանի։ Նմանապես, միջուկը ընդունում է ցանկացած սպասվող հրահանգի պատասխան, բայց reset_req ազդանշանը ստանալուց հետո հրահանգի հարցում չի ուղարկում։
Վերագործարկման գործողությունը բաղկացած է հետևյալ հոսքից՝ 1. Ավարտել բոլոր սպասվող գործողությունները 2. Մաքրել ներքին խողովակաշարը 3. Սահմանել ծրագրի հաշվիչը վերագործարկման վեկտորի վրա 4. Վերագործարկել միջուկը։ Վերագործարկման ամբողջ գործողությունը տևում է մի քանի ժամացույցի ցիկլ։ reset_req-ը պետք է մնա հաստատված մինչև reset_req_ack-ը հաստատվի, ինչը նշանակում է, որ միջուկի վերագործարկման գործողությունը հաջողությամբ ավարտվել է։ Դա չանելու դեպքում միջուկի վիճակը կդառնա ոչ դետերմինիստական։

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 36

Ուղարկել կարծիք

2. Nios V պրոցեսորի սարքավորումների համակարգի նախագծում՝ Quartus Prime ծրագրային ապահովմամբ և հարթակի դիզայներ 726952-ով | 2025.07.16
2.4.2.1. Տիպիկ օգտագործման դեպքեր
· Դուք կարող եք միացնելուց հետո հաստատել reset_req ազդանշանը՝ կանխելու համար, որ Nios V պրոցեսորի միջուկը սկսի ծրագրի կատարումը իր վերագործարկման վեկտորից, մինչև համակարգի մյուս FPGA հոսթերը չսկսեն Nios V պրոցեսորի բեռնման հիշողությունը։ Այս դեպքում ամբողջ ենթահամակարգը կարող է ունենալ մաքուր ապարատային վերագործարկում։ Nios V պրոցեսորը անորոշ ժամանակով պահվում է վերագործարկման հարցման վիճակում, մինչև մյուս FPGA հոսթերը չսկսեն պրոցեսորի բեռնման հիշողությունը։
· Համակարգում, որտեղ դուք պետք է վերագործարկեք Nios V պրոցեսորի միջուկը՝ առանց համակարգի մնացած մասի աշխատանքը խաթարելու, կարող եք օգտագործել reset_req ազդանշանը՝ միջուկի ընթացիկ աշխատանքը մաքուր կերպով դադարեցնելու և պրոցեսորը վերագործարկելու վերագործարկման վեկտորից, երբ համակարգը թողարկի reset_req_ack ազդանշանը։
· Արտաքին հոսթը կարող է օգտագործել վերագործարկման հարցման ինտերֆեյսը՝ հետևյալ առաջադրանքների իրականացումը հեշտացնելու համար.
— Դադարեցնել Nios V պրոցեսորների ներկայիս ծրագիրը։
— Բեռնեք նոր ծրագիր Nios V պրոցեսորի բեռնման հիշողության մեջ։
— Թույլ տվեք պրոցեսորին սկսել նոր ծրագրի կատարումը։
Altera-ն խորհուրդ է տալիս ներդնել ժամանակի սահմանափակման մեխանիզմ՝ reset_req_ack ազդանշանի վիճակը վերահսկելու համար: Եթե Nios V պրոցեսորի միջուկը ընկնում է անվերջ սպասման վիճակի մեջ և կանգ է առնում անհայտ պատճառով, reset_req_ack-ը չի կարող անորոշ ժամանակով հաստատել իր գործողությունը: Ժամանակի սահմանափակման մեխանիզմը թույլ է տալիս.
· Սահմանեք վերականգնման ժամկետի ավարտը և կատարեք համակարգի վերականգնում՝ համակարգի մակարդակի վերագործարկմամբ։
· Կատարեք սարքային մակարդակի վերագործարկում։
2.4.3. Վերականգնել թողարկման IP-ն
Altera SDM-ի վրա հիմնված սարքերը օգտագործում են զուգահեռ, սեկտորային ճարտարապետություն, որը բաշխում է հիմնական հյուսվածքային տրամաբանությունը բազմաթիվ սեկտորների միջև: Altera-ն խորհուրդ է տալիս օգտագործել Reset Release Altera FPGA IP-ն որպես վերագործարկման սխեմայի սկզբնական մուտքերից մեկը: Intel® SDM-ի վրա հիմնված սարքերը ներառում են Stratix® 10 և AgilexTM սարքերը: Կառավարման բլոկի վրա հիմնված սարքերը չեն տուժում այս պահանջից:
Առնչվող տեղեկատվություն
AN 891: Altera FPGA IP-ի վերագործարկման թողարկման օգտագործումը
2.5. Լռելյայն գործակալի նշանակում
Platform Designer-ը թույլ է տալիս նշել լռելյայն գործակալ, որը գործում է որպես սխալի արձագանքման լռելյայն գործակալ: Ձեր կողմից նշանակված լռելյայն գործակալը տրամադրում է սխալի արձագանքման ծառայություն այն հոսթերի համար, որոնք փորձում են չվերծանված մուտք գործել հասցեների քարտեզ:
Հետևյալ սցենարները առաջացնում են չվերծանված իրադարձություն.
· Ավտոբուսի գործարքի անվտանգության վիճակի խախտում
· Գործարքի մուտք դեպի անորոշ հիշողության տարածք
· Բացառության իրադարձություն և այլն

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 37

Պետք է նշանակվի լռելյայն գործակալ՝ նման իրադարձությունները կարգավորելու համար, երբ չսահմանված գործարքը վերահասցեագրվում է լռելյայն գործակալին և հետագայում արձագանքում Nios V պրոցեսորին՝ սխալի պատասխանով։
Առնչվող տեղեկատվություն
· Quartus Prime Pro Edition օգտագործողի ուղեցույց. Հարթակի դիզայներ։ Լռելյայն գործակալի նշանակում
· Quartus Prime Pro Edition օգտագործողի ուղեցույց. Պլատֆորմի դիզայներ։ Սխալի արձագանքման ստրուկ Altera FPGA IP
· Github – Qsys-ի լրացուցիչ վերագործարկման բաղադրիչներ

2.6. UART գործակալի նշանակում տպագրության համար
Տպագրությունը օգտակար է ծրագրային ապահովման վրիպազերծման, ինչպես նաև ձեր համակարգի կարգավիճակը վերահսկելու համար: Altera-ն խորհուրդ է տալիս տպել հիմնական տեղեկությունները, ինչպիսիք են գործարկման հաղորդագրությունը, սխալի հաղորդագրությունը և ծրագրային ապահովման կատարման ընթացքը:
Խուսափեք printf() գրադարանային ֆունկցիայի օգտագործումից հետևյալ դեպքերում՝ · printf() գրադարանը ստիպում է ծրագրին կանգ առնել, եթե ոչ մի հոսթ չի կարդում արդյունքը։
Սա կիրառելի է J-ի համարTAG Միայն UART: · printf() գրադարանը սպառում է մեծ քանակությամբ ծրագրային հիշողություն:

2.6.1. Ջ-ի կողմից ախոռների կանխարգելումTAG UART

Աղյուսակ 23. Տարբերությունները ավանդական UART-ի և J-ի միջևTAG UART

UART տեսակը՝ ավանդական UART

Նկարագրություն
Փոխանցում է սերիական տվյալներ՝ անկախ նրանից, թե արդյոք արտաքին հոսթ է լսում, թե ոչ։ Եթե ոչ մի հոսթ չի կարդում սերիական տվյալները, տվյալները կորչում են։

JTAG UART

Գրում է փոխանցված տվյալները ելքային բուֆերի մեջ և ապավինում է արտաքին հոսթին՝ բուֆերից տեղեկատվությունը կարդալու և այն դատարկելու համար։

ՋTAG UART դրայվերը սպասում է, երբ ելքային բուֆերը լցվի։ J-ըTAG UART դրայվերը սպասում է, որ արտաքին հոսթը կարդա ելքային բուֆերից, նախքան փոխանցման լրացուցիչ տվյալներ գրելը: Այս գործընթացը կանխում է փոխանցման տվյալների կորուստը:
Սակայն, երբ համակարգի կարգաբերում չի պահանջվում, օրինակ՝ արտադրության ընթացքում, ներդրված համակարգերը տեղակայվում են առանց J-ին միացված հիմնական համակարգչի։TAG UART: Եթե համակարգը ընտրել է J-նTAG UART-ը որպես UART գործակալ կարող է հանգեցնել համակարգի կանգառի, քանի որ արտաքին հոսթ միացված չէ։
Ջ-ի կողմից դանդաղումը կանխելու համարTAG UART, կիրառեք հետևյալ տարբերակներից մեկը՝

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 38

Ուղարկել կարծիք

Աղյուսակ 24. Կանգառի կանխարգելումը ըստ J-իTAG UART

Ընտրանքներ
UART ինտերֆեյս և դրայվեր չկա
Օգտագործեք այլ UART ինտերֆեյս և դրայվեր
Պահպանել J-նTAG UART ինտերֆեյս (առանց դրայվերի)

Սարքավորումների մշակման ընթացքում (Platform Designer-ում)

Ծրագրային ապահովման մշակման ընթացքում (տախտակի աջակցության փաթեթի խմբագրիչում)

Հեռացնել J-նTAG UART համակարգից

Կարգավորեք hal.stdin, hal.stdout և hal.stderr ֆայլերը որպես None:

Փոխարինել Ջ-նTAG UART-ը այլ ծրագրային ապահովման հետ միասին՝ կարգավորեք hal.stdin-ը, hal.stdout-ը և hal.stderr-ը

UART IP

այլ փափուկ UART IP-ի հետ։

Պահպանել J-նTAG UART համակարգում

· Կարգավորեք hal.stdin, hal.stdout և hal.stderr ֆայլերը որպես None՝ Board Support Package Editor-ում։
· Անջատել J-նTAG UART դրայվերը BSP Դրայվերի ներդիրում։

2.7. ՋTAG Ազդանշաններ
Nios V պրոցեսորի վրիպազերծման մոդուլը օգտագործում է JTAG ինտերֆեյս՝ ELF ծրագրային ապահովման ներբեռնման և ծրագրային ապահովման վրիպազերծման համար։ Երբ դուք վրիպազերծում եք ձեր դիզայնը J-ովTAG ինտերֆեյս, J-ըTAG TCK, TMS, TDI և TDO ազդանշանները ներդրված են որպես նախագծի մաս: J-ի նշումըTAG Nios V պրոցեսորային յուրաքանչյուր համակարգում ազդանշանի սահմանափակումները համակարգի նախագծման կարևոր նկատառում են և անհրաժեշտ են ճշգրտության և դետերմինիստական գործունեության համար։
Altera-ն խորհուրդ է տալիս, որ ցանկացած դիզայնի համակարգի ժամացույցի հաճախականությունը լինի առնվազն չորս անգամ ավելի, քան J-ը։TAG ժամացույցի հաճախականություն՝ չիպի վրա տեղադրված գործիքավորման (OCI) միջուկի պատշաճ գործունեությունը ապահովելու համար։
Առնչվող տեղեկություններ · Quartus® Prime Timing Analyzer խոհարարական գիրք՝ JTAG Ազդանշաններ
Լրացուցիչ տեղեկությունների համար ՋTAG ժամանակային սահմանափակումների ուղեցույցներ։ · KDB. Ինչո՞ւ է niosv-download-ը ձախողվում ոչ խողովակաշարային Nios® V/m պրոցեսորի դեպքում
JTAG Հաճախականությունը՝ 24 ՄՀց, թե՞ 16 ՄՀց։
2.8. Պլատֆորմի դիզայներական համակարգի աշխատանքի օպտիմալացում
Platform Designer-ը տրամադրում է գործիքներ Altera FPGA նախագծերի համար համակարգային միջկապի աշխատանքի օպտիմալացման համար։

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 39

2. Nios V պրոցեսորի սարքավորումների համակարգի նախագծում՝ Quartus Prime ծրագրային ապահովմամբ և հարթակի դիզայներով
726952 | 2025.07.16
Նկար 25. Օպտիմալացման օրինակamples

ՆախկինampՆկարում պատկերվածը ցույց է տալիս հետևյալ քայլերը.
1. Ավելացնում է խողովակաշարային կամուրջ՝ կրիտիկական ուղիները մեղմելու համար՝ այն տեղադրելով. ա. Հրահանգների կառավարչի և նրա գործակալների միջև բ. Տվյալների կառավարչի և նրա գործակալների միջև
2. Կիրառեք True Dual Port On-Chip RAM, որտեղ յուրաքանչյուր միացք նվիրված է համապատասխանաբար Instruction Manager-ին և Data Manager-ին։

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 40

Ուղարկել կարծիք

2. Nios V պրոցեսորի սարքավորումների համակարգի նախագծում՝ Quartus Prime ծրագրային ապահովմամբ և հարթակի դիզայներ 726952-ով | 2025.07.16
Ստորև բերված հղումները ներկայացնում են առկա գործիքներն օգտագործելու տեխնիկան և յուրաքանչյուր իրականացման առավելությունները։
Առնչվող տեղեկություններ · Quartus® Prime Pro Edition օգտագործողի ուղեցույց. Հարթակի դիզայներ
Ավելի շատ տեղեկությունների համար դիմեք «Հարթակային դիզայների համակարգի աշխատանքի օպտիմալացում» թեմային։ · Quartus® Prime Standard Edition օգտագործողի ուղեցույց. Հարթակային դիզայներ։ Ավելի շատ տեղեկությունների համար դիմեք «Հարթակային դիզայների համակարգի աշխատանքի օպտիմալացում» թեմային։

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 41

726952 | 2025.07.16 Ուղարկել կարծիք

3. Nios V պրոցեսորի ծրագրային համակարգի նախագծում
Այս գլուխը նկարագրում է Nios V պրոցեսորի ծրագրային ապահովման մշակման գործընթացը և ծրագրային գործիքները, որոնք կարող եք օգտագործել ձեր ներդրված նախագծման համակարգը մշակելիս: Պարունակությունը ծառայում է որպես ընդհանուր պատկերացում:view Nios V պրոցեսորի ծրագրային համակարգը մշակելուց առաջ։
Նկար 26. Ծրագրային ապահովման նախագծման հոսք
Սկսել

Ստեղծեք BSP-ն Platform Designer-ում՝ օգտագործելով BSP խմբագրիչը

Ստեղծեք BSP-ն՝ օգտագործելով Nios V հրամանային շերտը
Ստեղծեք CMake Build հավելվածը File Nios V հրամանային շերտի օգտագործումը

Նշում.

Ներմուծեք BSP-ն և հավելվածի CMake Build-ը File
Կառուցեք Nios V պրոցեսորի հավելվածը՝ օգտագործելով
RiscFree IDE Intel FPGA-ի համար

Կառուցեք Nios V պրոցեսորի հավելվածը՝ օգտագործելով ցանկացած
հրամանային տողի ելակետային կոդի խմբագրիչ, CMake և Make
հրամաններ
Վերջ

Altera-ն խորհուրդ է տալիս օգտագործել Altera FPGA մշակման հավաքածու կամ հատուկ նախատիպային տախտակ՝ ծրագրային ապահովման մշակման և վրիպազերծման համար: Շատ ծայրամասային սարքեր և համակարգային մակարդակի գործառույթներ հասանելի են միայն այն դեպքում, երբ ձեր ծրագիրը աշխատում է իրական տախտակի վրա:

© Altera Corporation: Altera-ն, Altera-ի լոգոն, «a» լոգոն և Altera-ի այլ ապրանքանիշերը Altera Corporation-ի ապրանքանիշեր են: Altera-ն իրավունք է վերապահում ցանկացած պահի առանց նախնական ծանուցման փոփոխություններ կատարել ցանկացած ապրանքի և ծառայության մեջ: Altera-ն որևէ պատասխանատվություն կամ պարտավորություն չի կրում այստեղ նկարագրված որևէ տեղեկատվության, ապրանքի կամ ծառայության կիրառման կամ օգտագործման հետ կապված, բացառությամբ Altera-ի կողմից գրավոր համաձայնեցված դեպքերի: Altera-ի հաճախորդներին խորհուրդ է տրվում ձեռք բերել սարքի տեխնիկական բնութագրերի վերջին տարբերակը՝ նախքան որևէ հրապարակված տեղեկատվությանը հենվելը և ապրանքների կամ ծառայությունների պատվերներ տալը: *Այլ անուններն ու ապրանքանիշերը կարող են պահանջվել որպես ուրիշների սեփականություն:

3. Nios V պրոցեսորի ծրագրային ապահովման համակարգի նախագծում 726952 | 2025.07.16
3.1. Nios V պրոցեսորի ծրագրային ապահովման մշակման հոսք
3.1.1. Խորհրդի աջակցության փաթեթի նախագիծ
Nios V Board Support Package (BSP) նախագիծը մասնագիտացված գրադարան է, որը պարունակում է համակարգին հատուկ աջակցության կոդ: BSP-ն ապահովում է ծրագրային ապահովման աշխատանքային միջավայր, որը հարմարեցված է Nios V պրոցեսորային ապարատային համակարգի մեկ պրոցեսորի համար:
Quartus Prime ծրագիրը տրամադրում է Nios V Board Support Package Editor և niosv-bsp օգտակար գործիքներ՝ BSP-ի վարքագիծը կառավարող կարգավորումները փոփոխելու համար։
BSP-ն պարունակում է հետևյալ տարրերը՝ · Սարքավորումների աբստրակցիայի շերտ · Սարքերի դրայվերներ · Լրացուցիչ ծրագրային փաթեթներ · Լրացուցիչ իրական ժամանակի օպերացիոն համակարգ
3.1.2. Դիմումի նախագիծ
Nios VC/C++ ծրագրային նախագիծն ունի հետևյալ հատկանիշները՝ · Բաղկացած է սկզբնական կոդի հավաքածուից և CMakeLists.txt ֆայլից։
— CMakeLists.txt ֆայլը կոմպիլացնում է սկզբնական կոդը և կապում այն BSP-ի և մեկ կամ մի քանի լրացուցիչ գրադարանների հետ՝ մեկ .elf ստեղծելու համար։ file
· Աղբյուրներից մեկը files-ը պարունակում է main() ֆունկցիան։ · Ներառում է կոդ, որը կանչում է ֆունկցիաներ գրադարաններում և BSP-ներում։
Altera-ն Quartus Prime ծրագրային ապահովման մեջ տրամադրում է niosv-app օգտակար գործիք՝ Application CMakeLists.txt ստեղծելու համար, և RiscFree IDE՝ Altera FPGA-ների համար՝ Eclipse-ի վրա հիմնված միջավայրում սկզբնական կոդը փոփոխելու համար։
3.2. Altera FPGA ներդրված մշակման գործիքներ
Nios V պրոցեսորը աջակցում է ծրագրային ապահովման մշակման հետևյալ գործիքներին՝ · Գրաֆիկական օգտագործողի ինտերֆեյս (GUI) – Գրաֆիկական մշակման գործիքներ, որոնք հասանելի են
և՛ Windows*, և՛ Linux* օպերացիոն համակարգեր (OS): — Nios V տախտակի աջակցության փաթեթի խմբագիր (Nios V BSP խմբագիր) — Ashling RiscFree IDE Altera FPGA-ների համար · Հրամանի տողի գործիքներ (CLI) – Մշակման գործիքներ, որոնք գործարկվում են Nios V հրամանի վահանակից: Յուրաքանչյուր գործիք տրամադրում է իր սեփական փաստաթղթերը՝ հրամանի տողից հասանելի օգնության տեսքով: Բացեք Nios V հրամանի վահանակը և մուտքագրեք հետևյալ հրամանը. - օգնել view «Օգնություն» ցանկը։ — Nios V Utilities գործիքներ — File Ձևաչափի փոխակերպման գործիքներ — Այլ օգտակար գործիքներ

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 43

3. Nios V պրոցեսորի ծրագրային ապահովման համակարգի նախագծում 726952 | 2025.07.16

Աղյուսակ 25. GUI գործիքների և հրամանային տողի գործիքների առաջադրանքների ամփոփում

Առաջադրանք

GUI գործիք

Հրամանային տողի գործիք

BSP-ի ստեղծում

Nios V BSP խմբագիր

· Quartus Prime Pro Edition ծրագրում. niosv-bsp -c -s=<.qsys file> -t= [ԸՆՏՐՈՒԹՅՈՒՆՆԵՐ] settings.bsp
· Quartus Prime Standard Edition ծրագրում. niosv-bsp -c -s=<.sopcinfo file> -t= [ԸՆՏՐՈՒԹՅՈՒՆՆԵՐ] settings.bsp

BSP-ի ստեղծում՝ օգտագործելով առկա .bsp ֆայլը file
BSP-ի թարմացում

Nios V BSP խմբագիր Nios V BSP խմբագիր

niosv-bsp -g [ԸՆՏՐԱՆՔՆԵՐ] կարգավորումներ.bsp niosv-bsp -u [ԸՆՏՐԱՆՔՆԵՐ] կարգավորումներ.bsp

BSP-ի ուսումնասիրություն

Nios V BSP խմբագիր

նիոսվ-բսպ -ք -Է= [ԸՆՏՐՈՒԹՅՈՒՆՆԵՐ] settings.bsp

Դիմումի ստեղծում

–

niosv-app -a= -բ= -s= files գրացուցակ> [ԸՆՏՐՈՒԹՅՈՒՆՆԵՐ]

Օգտատիրոջ գրադարանի ստեղծում

–

niosv-app -l= -s= files գրացուցակ> -p= [ԸՆՏՐՈՒԹՅՈՒՆՆԵՐ]

Հավելվածի փոփոխում Օգտատիրոջ գրադարանի փոփոխում Հավելվածի կառուցում

RiscFree IDE Altera FPGA-ների համար
RiscFree IDE Altera FPGA-ների համար
RiscFree IDE Altera FPGA-ների համար

Ցանկացած հրամանային տողի կոդի խմբագրիչ
Ցանկացած հրամանային տողի կոդի խմբագրիչ
· պատրաստել · պատրաստել

Օգտատիրոջ գրադարանի կառուցում

RiscFree IDE Altera FPGA-ների համար

· պատրաստել · պատրաստել

ELF հավելվածի ներբեռնում
.elf-ի փոխակերպում file

RiscFree IDE Altera FPGA-ների համար
–

niosv-ներբեռնում
· elf2flash · elf2hex

Առնչվող տեղեկատվություն
Ashling RiscFree ինտեգրված մշակման միջավայր (IDE) Altera FPGA-ների համար՝ օգտագործողի ուղեցույց

3.2.1. Nios V պրոցեսորի տախտակի աջակցության փաթեթի խմբագիր
Դուք կարող եք օգտագործել Nios V պրոցեսորի BSP խմբագրիչը հետևյալ առաջադրանքները կատարելու համար՝ · Ստեղծել կամ փոփոխել Nios V պրոցեսորի BSP նախագիծ · Խմբագրել կարգավորումները, կապակցող շրջանները և հատվածների համապատասխանեցումները · Ընտրել ծրագրային փաթեթներ և սարքի դրայվերներ։
BSP խմբագրիչի հնարավորությունները ներառում են niosv-bsp ծրագրերի հնարավորությունները: BSP խմբագրիչում ստեղծված ցանկացած նախագիծ կարող է ստեղծվել նաև հրամանի տողի ծրագրերի միջոցով:

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 44

Ուղարկել կարծիք

3. Nios V պրոցեսորի ծրագրային ապահովման համակարգի նախագծում 726952 | 2025.07.16

Նշում.

Quartus Prime Standard Edition ծրագրաշարի համար դիմեք AN 980: Nios V պրոցեսորի Quartus Prime ծրագրաշարի աջակցությանը՝ BSP խմբագրիչի գրաֆիկական ինտերֆեյսը գործարկելու քայլերի համար։

BSP խմբագրիչը գործարկելու համար հետևեք հետևյալ քայլերին՝ 1. Բացեք Platform Designer-ը և անցեք դեպի File մենյու.
ա. Գոյություն ունեցող BSP կարգավորումը բացելու համար file, սեղմեք Բացել… բ. Նոր BSP ստեղծելու համար սեղմեք Նոր BSP… 2. Ընտրեք BSP խմբագրիչ ներդիրը և մուտքագրեք համապատասխան տվյալները:

Նկար 27. Գործարկել BSP խմբագրիչը

Առնչվող տեղեկություններ AN 980: Nios V պրոցեսոր Quartus Prime ծրագրային ապահովման աջակցություն
3.2.2. RiscFree IDE Altera FPGA-ների համար
Altera FPGA-ների համար նախատեսված RiscFree IDE-ն Nios V պրոցեսորի համար նախատեսված Eclipse-ի վրա հիմնված IDE է: Altera-ն խորհուրդ է տալիս մշակել Nios V պրոցեսորի ծրագրակազմը այս IDE-ում հետևյալ պատճառներով՝ · Հատկանիշները մշակվել և ստուգվել են Nios V-ի հետ համատեղելի լինելու համար:
պրոցեսորի կառուցման հոսքը։ · Հագեցած է բոլոր անհրաժեշտ գործիքակազմերով և օժանդակ գործիքներով, որոնք թույլ են տալիս ձեզ
Nios V պրոցեսորի մշակումը հեշտությամբ սկսելու համար։
Առնչվող տեղեկություններ՝ Ashling RiscFree ինտեգրված մշակման միջավայր (IDE) Altera FPGA-ների համար՝ օգտագործողի ուղեցույց
3.2.3. Nios V Utilities գործիքներ
Դուք կարող եք ստեղծել, փոփոխել և կառուցել Nios V ծրագրեր՝ օգտագործելով հրամանի տողում մուտքագրված կամ սկրիպտում ներդրված հրամաններ: Այս բաժնում նկարագրված Nios V հրամանի տողի գործիքները գտնվում են /niosv/bin գրացուցակ։

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 45

3. Nios V պրոցեսորի ծրագրային ապահովման համակարգի նախագծում 726952 | 2025.07.16

Աղյուսակ 26. Nios V Utilities գործիքներ

Հրամանային տողի գործիքներ

Ամփոփում

niosv-հավելված niosv-bsp niosv-ներբեռնում niosv-shell niosv-stack-report

Կիրառական նախագիծ ստեղծելու և կարգավորելու համար։
BSP կարգավորումներ ստեղծելու կամ թարմացնելու համար file և ստեղծել BSP-ն fileներ. ELF-ը ներբեռնելու համար file Nios® V պրոցեսորի վրա։
Nios V Command Shell-ը բացելու համար։ Ձեզ տեղեկացնելու համար ձեր .elf ծրագրի համար stack կամ heap օգտագործման համար հասանելի հիշողության մնացած տարածքի մասին։

3.2.4. File Ձևաչափի փոխակերպման գործիքներ

File ֆորմատի փոխակերպումը երբեմն անհրաժեշտ է լինում մեկ կոմունալ ծառայությունից մյուսին տվյալներ փոխանցելիս։ file ձևաչափի փոխակերպման գործիքները գտնվում են
ծրագրաշարի տեղադրման գրացուցակ>/niosv/bin գրացուցակ։

Աղյուսակ 27. File Ձևաչափի փոխակերպման գործիքներ

Հրամանի տողի գործիքներ elf2flash elf2hex

Ամփոփում .elf-ը թարգմանելու համար file ֆլեշ հիշողության ծրագրավորման համար .srec ձևաչափի։ .elf-ը թարգմանելու համար file հիշողության սկզբնականացման համար .hex ձևաչափի։

3.2.5. Այլ կոմունալ գործիքներ

Nios V պրոցեսորի վրա հիմնված համակարգ կառուցելիս ձեզ կարող են անհրաժեշտ լինել հետևյալ հրամանի տողի գործիքները։ Այս հրամանի տողի գործիքները տրամադրվում են Intel-ի կողմից՝ /quartus/bin կամ ձեռք բերված
բաց կոդով գործիքներ։

Աղյուսակ 28. Հրամանային տողի այլ գործիքներ

Հրամանային տողի գործիքներ

Տեսակ

Ամփոփում

ժուարտ-տերմինալ

Intel-ի կողմից տրամադրված

stdout-ը և stderr-ը վերահսկելու և Nios® V պրոցեսորին մուտքային տվյալներ տրամադրելու համար
ենթահամակարգը stdin-ի միջոցով։ Այս գործիքը վերաբերում է միայն J-ինTAG UART IP, երբ այն միացված է Nios® V պրոցեսորին։

openocd

Intel-ի կողմից տրամադրված՝ OpenOCD-ը գործարկելու համար։

openocd-cfg-gen

Intel-ի կողմից տրամադրված · OpenOCD կոնֆիգուրացիան ստեղծելու համար file· J-ն ցուցադրելու համարTAG շղթայի սարքի ինդեքս:

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 46

Ուղարկել կարծիք

726952 | 2025.07.16 Ուղարկել կարծիք
4. Nios V պրոցեսորի կոնֆիգուրացիայի և բեռնման լուծումներ
Դուք կարող եք կարգավորել Nios V պրոցեսորը՝ տարբեր հիշողության տեղակայումներից ծրագրերը բեռնավորելու և գործարկելու համար: Բեռնման հիշողությունը Quad Serial Peripheral Interface (QSPI) ֆլեշ կրիչն է, On-Chip Memory (OCRAM) կամ TCM (Thinly Coupled Memory):
Առնչվող տեղեկություններ · Միացման ձգանների պայմանները՝ 193-րդ էջում · Միացման ձգաններ
Ավելի շատ տեղեկությունների համար միացման ակտիվացուցիչների մասին։
4.1. Ներածություն
Nios V պրոցեսորը աջակցում է բեռնման երկու տեսակի պրոցեսներ՝ · Կատարվում է տեղում (XIP)՝ օգտագործելով alt_load() ֆունկցիան · Ծրագիրը պատճենվում է RAM-ում՝ օգտագործելով բեռնման պատճենահանող սարք: Nios V-ի ներդրված ծրագրերի մշակումը հիմնված է սարքավորումների աբստրակցիայի շերտի (HAL) վրա: HAL-ը տրամադրում է փոքր բեռնման ծրագիր (հայտնի է նաև որպես բեռնման պատճենահանող սարք), որը բեռնման հիշողությունից պատճենում է համապատասխան հղումային հատվածները դրանց կատարման ժամանակի գտնվելու վայրը բեռնման ժամանակ: Դուք կարող եք նշել ծրագրի և տվյալների հիշողության կատարման ժամանակի գտնվելու վայրերը՝ մանիպուլացնելով Board Support Package (BSP) խմբագրիչի կարգավորումները: Այս բաժինը նկարագրում է. · Nios V պրոցեսորի բեռնման պատճենահանող սարք, որը բեռնավորում է ձեր Nios V պրոցեսորային համակարգը՝ համաձայն
բեռնման հիշողության ընտրություն · Nios V պրոցեսորի բեռնման տարբերակներ և ընդհանուր հոսք · Nios V ծրագրավորման լուծումներ ընտրված բեռնման հիշողության համար
4.2. Դիմումների կապակցում
Երբ դուք ստեղծում եք Nios V պրոցեսորի նախագիծը, BSP խմբագրիչը ստեղծում է երկու կապակցված կապողներ files: · linker.x: Կապակցման հրամանը file որը ստեղծում են ստեղծված հավելվածներըfile օգտագործում է
.elf երկուական ֆայլը ստեղծելու համար file. · linker.h: Պարունակում է կապակցիչի հիշողության դասավորության մասին տեղեկատվություն: BSP նախագծում ձեր կողմից կատարված բոլոր կապակցիչի կարգավորումների փոփոխությունները ազդում են այս երկու կապակցիչների բովանդակության վրա: fileն. Յուրաքանչյուր Nios V պրոցեսորային ծրագիր պարունակում է հետևյալ կապակցող բաժինները՝
© Altera Corporation: Altera-ն, Altera-ի լոգոն, «a» լոգոն և Altera-ի այլ ապրանքանիշերը Altera Corporation-ի ապրանքանիշեր են: Altera-ն իրավունք է վերապահում ցանկացած պահի առանց նախնական ծանուցման փոփոխություններ կատարել ցանկացած ապրանքի և ծառայության մեջ: Altera-ն որևէ պատասխանատվություն կամ պարտավորություն չի կրում այստեղ նկարագրված որևէ տեղեկատվության, ապրանքի կամ ծառայության կիրառման կամ օգտագործման հետ կապված, բացառությամբ Altera-ի կողմից գրավոր համաձայնեցված դեպքերի: Altera-ի հաճախորդներին խորհուրդ է տրվում ձեռք բերել սարքի տեխնիկական բնութագրերի վերջին տարբերակը՝ նախքան որևէ հրապարակված տեղեկատվությանը հենվելը և ապրանքների կամ ծառայությունների պատվերներ տալը: *Այլ անուններն ու ապրանքանիշերը կարող են պահանջվել որպես ուրիշների սեփականություն:

4. Nios V պրոցեսորի կարգավորման և բեռնման լուծումներ 726952 | 2025.07.16

Աղյուսակ 29. Կապակցող հատվածներ

.տեքստ

Կապակցող բաժիններ

.rodata

.rwdata

.bss

.հիփ

.stack

Նկարագրություններ Կատարելի կոդ։ Ծրագրի կատարման ընթացքում օգտագործվող ցանկացած միայն ընթերցման տվյալ։ Պահում է ծրագրի կատարման ընթացքում օգտագործվող ընթերցման-գրելու տվյալները։ Պարունակում է չսկզբնազուրկացված ստատիկ տվյալներ։ Պարունակում է դինամիկ կերպով հատկացված հիշողություն։ Պահում է ֆունկցիայի կանչի պարամետրերը և այլ ժամանակավոր տվյալներ։

Դուք կարող եք .elf ֆայլին ավելացնել լրացուցիչ հղումների բաժիններ։ file հատուկ կոդ և տվյալներ պահելու համար: Այս կապակցող բաժինները տեղադրվում են անվանված հիշողության տարածքներում, որոնք սահմանված են ֆիզիկական հիշողության սարքերին և հասցեներին համապատասխանելու համար: Ըստ լռելյայնի, BSP խմբագրիչը ավտոմատ կերպով ստեղծում է այս կապակցող բաժինները: Այնուամենայնիվ, դուք կարող եք կառավարել կապակցող բաժինները որոշակի ծրագրի համար:

4.2.1. Կապակցման վարքագիծ
Այս բաժինը նկարագրում է BSP խմբագրիչի լռելյայն հղման վարքագիծը և թե ինչպես կառավարել այն։

4.2.1.1. BSP-ի նախնական կապակցում
BSP կարգավորման ընթացքում գործիքները ավտոմատ կերպով կատարում են հետևյալ քայլերը՝
1. Հիշողության տիրույթների անուններ նշանակելը. Յուրաքանչյուր համակարգի հիշողության սարքին անուն նշանակեք և յուրաքանչյուր անունը ավելացրեք կապակցողին։ file որպես հիշողության գոտի։
2. Գտեք ամենամեծ հիշողությունը. Որոշեք կապակցիչի ամենամեծ կարդալու և գրելու հիշողության տարածքը file.
3. Հղման բաժինների նշանակում. տեղադրեք լռելյայն հղման բաժինները (.text, .rodata, .rwdata, .bss, .heap և .stack) նախորդ քայլում նշված հիշողության տարածքում:
4. Գրել files: Գրեք linker.x-ը և linker.h-ը files.
Սովորաբար, կապակցող հատվածների բաշխման սխեման աշխատում է ծրագրային ապահովման մշակման գործընթացում, քանի որ ծրագրի աշխատանքը երաշխավորված է, եթե հիշողությունը բավականաչափ մեծ է։
Լռելյայն հղման վարքագծի կանոնները պարունակվում են Altera-ի կողմից ստեղծված bsp-set-defaults.tcl և bsp-linker-utils.tcl Tcl սկրիպտներում, որոնք գտնվում են /niosv/scripts/bsp-defaults պանակը։ niosv-bsp հրամանը կանչում է այս սկրիպտները։ Մի՛ փոփոխեք այս սկրիպտները անմիջապես։

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 48

Ուղարկել կարծիք

4. Nios V պրոցեսորի կարգավորման և բեռնման լուծումներ 726952 | 2025.07.16

4.2.1.2. Կարգավորելի BSP կապակցում
Դուք կարող եք կառավարել կապի լռելյայն վարքագիծը BSP խմբագրիչի «Կապող սկրիպտ» ներդիրում: Կապող սկրիպտը մանիպուլացրեք հետևյալ մեթոդներով՝ · Հիշողության տարածքի ավելացում. հիշողության տարածքի անունը կապում է ֆիզիկական հիշողության սարքի հետ: · Բաժնի կապում. բաժնի անունը կապում է հիշողության տարածքի հետ: BSP-ն
Խմբագիրը թույլ է տալիս ձեզ view հիշողության քարտեզը փոփոխություններ կատարելուց առաջ և հետո։

4.3. Nios V պրոցեսորի բեռնման մեթոդներ

Altera FPGA սարքերում Nios V պրոցեսորը բեռնավորելու մի քանի մեթոդ կա։ Nios V պրոցեսորը բեռնավորելու մեթոդները տարբերվում են՝ կախված ֆլեշ հիշողության ընտրությունից և սարքերի ընտանիքներից։

Աղյուսակ 30. Աջակցվող ֆլեշ հիշողություններ համապատասխան բեռնման տարբերակներով

Աջակցվող բեռնման հիշողություններ

Սարք

Չիպի վրա տեղադրված ֆլեշ (ներքին կարգավորման համար)

Առավելագույնը 10 սարք (ներկառուցված ֆլեշ IP-ով)

Ընդհանուր նշանակության QSPI ֆլեշ (միայն օգտատիրոջ տվյալների համար)

Բոլոր աջակցվող FPGA սարքերը (ընդհանուր սերիական ֆլեշ ինտերֆեյսով FPGA IP-ով)

QSPI Flash-ի կարգավորում (ակտիվ սերիական կարգավորման համար)

Կառավարման բլոկի վրա հիմնված
սարքեր (ընդհանուր
Սերիական ֆլեշ ինտերֆեյս Intel FPGA IP)(2)

Nios V պրոցեսորի բեռնման մեթոդներ

Ծրագրի աշխատանքային տեղակայում

Boot Copier

Nios V պրոցեսորի հավելվածի տեղում կատարումը On-Chip Flash-ից

Չիպի վրա տեղադրված ֆլեշ հիշողություն (XIP) + OCRAM/ Արտաքին RAM (գրելի տվյալների բաժինների համար)

alt_load() ֆունկցիա

Nios V պրոցեսորի ծրագիրը պատճենվեց չիպի ֆլեշ կրիչից RAM՝ օգտագործելով բեռնման պատճենահանող սարքը։

OCRAM/Արտաքին RAM

Bootloader-ի վերօգտագործումը GSFI-ի միջոցով

Nios V պրոցեսորի հավելվածի տեղում կատարում ընդհանուր նշանակության QSPI ֆլեշ կրիչից

Ընդհանուր նշանակության QSPI ֆլեշ հիշողություն (XIP) + OCRAM/ Արտաքին RAM (գրելի տվյալների բաժինների համար)

alt_load() ֆունկցիա

Nios V պրոցեսորի ծրագիրը պատճենվեց ընդհանուր նշանակության QSPI ֆլեշ կրիչից RAM՝ օգտագործելով բեռնման պատճենահանող սարքը։

OCRAM/Արտաքին RAM

Bootloader GSFI-ի միջոցով

Nios V պրոցեսորի հավելվածի տեղում կատարումը QSPI կոնֆիգուրացիայի ֆլեշից

Կազմաձևում QSPI ֆլեշ (XIP) + OCRAM/ Արտաքին RAM (գրելի տվյալների բաժինների համար)

alt_load() ֆունկցիա

Nios V պրոցեսորի ծրագիրը պատճենվեց կարգավորման QSPI ֆլեշ կրիչից RAM՝ օգտագործելով բեռնման պատճենահանող սարքը։

OCRAM/Արտաքին RAM Bootloader-ը GSFI-ի միջոցով շարունակություն…

(2) Սարքերի ցանկի համար դիմեք AN 980: Nios V պրոցեսորի Quartus Prime ծրագրային ապահովման աջակցությանը։

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 49

4. Nios V պրոցեսորի կարգավորման և բեռնման լուծումներ 726952 | 2025.07.16

Աջակցվող բեռնման հիշողություններ
Չիպի վրա տեղադրված հիշողություն (OCRAM)՝ ամուր կապված հիշողություն (TCM)

Սարք
SDM-ի վրա հիմնված սարքեր (Mailbox Client Intel FPGA IP-ով): (2)
Բոլոր աջակցվող Altera FPGA սարքերը (2)
Բոլոր աջակցվող Altera FPGA սարքերը (2)

Nios V պրոցեսորի բեռնման մեթոդներ
Nios V պրոցեսորի ծրագիրը պատճենվեց կարգավորման QSPI ֆլեշ կրիչից RAM՝ օգտագործելով բեռնման պատճենահանող սարքը։
Nios V պրոցեսորի հավելվածի տեղում կատարում OCRAM-ից
Nios V պրոցեսորի հավելվածի տեղում կատարում TCM-ից

Ծրագրի աշխատանքային տեղակայում

Boot Copier

OCRAM/Արտաքին RAM բեռնիչ SDM-ի միջոցով

OCRAM

alt_load() ֆունկցիա

Հրահանգ TCM (XIP) Ոչ մեկը + Տվյալների TCM (գրելի տվյալների բաժինների համար)

Նկար 28. Nios V պրոցեսորի բեռնման հոսք

Վերականգնել

Պրոցեսորը ցատկում է վեկտորի վերագործարկման (բեռնման կոդի մեկնարկ)

Ծրագրի կոդը կարող է պատճենվել հիշողության մեկ այլ տեղ (կախված բեռնման տարբերակներից):
Բեռնման կոդը նախնականացնում է պրոցեսորը

Կախված բեռնման տարբերակներից, բեռնման կոդը կարող է պատճենել տվյալների/կոդի սկզբնական արժեքները մեկ այլ հիշողության տարածքում (alt_load):
Բեռնման կոդը նախնականացնում է ծրագրի կոդը և տվյալների հիշողության տարածքը
Բեռնման կոդը նախնականացնում է համակարգի բոլոր ծայրամասային սարքերը HAL դրայվերներով (alt_main):
Մուտք դեպի գլխավոր
Առնչվող տեղեկություններ · Altera FPGA IP-ի ընդհանուր սերիական ֆլեշ ինտերֆեյսի օգտագործողի ուղեցույց
Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 50

Ուղարկել կարծիք

4. Nios V պրոցեսորի կարգավորման և բեռնման լուծումներ 726952 | 2025.07.16
· Փոստարկղի հաճախորդ Altera FPGA IP օգտագործողի ուղեցույց · AN 980: Nios V պրոցեսոր Quartus Prime ծրագրային ապահովման աջակցություն
4.4. Nios V պրոցեսորի բեռնման մեթոդների ներածություն
Nios V պրոցեսորային համակարգերը պահանջում են, որ ծրագրային պատկերները կարգավորված լինեն համակարգի հիշողության մեջ, նախքան պրոցեսորը կարողանա սկսել ծրագրային ապահովման կատարումը: Կապակցիչների լռելյայն բաժինների համար դիմեք «Կապակցիչներ» բաժին:
BSP խմբագրիչը ստեղծում է կապակցման սկրիպտ, որը կատարում է հետևյալ գործառույթները՝ · Ապահովում է, որ պրոցեսորի ծրագրակազմը կապված է կապակցման կարգավորումներին համապատասխան։
BSP խմբագրիչի և որոշում է, թե որտեղ է գտնվում ծրագիրը հիշողության մեջ։ · Տեղակայում է պրոցեսորի կոդի տարածքը հիշողության բաղադրիչում՝ համաձայն
նշանակված հիշողության բաղադրիչներ։
Հաջորդ բաժինը համառոտ նկարագրում է Nios V պրոցեսորի բեռնավորման հասանելի մեթոդները։
4.4.1. Nios V պրոցեսորի ծրագրի կատարումը տեղում՝ բեռնման ֆլեշկայից
Altera-ն նախագծել է ֆլեշ կարգավորիչները այնպես, որ համակարգի վերագործարկման ժամանակ բեռնման ֆլեշ հասցեի տարածքը անմիջապես հասանելի լինի Nios V պրոցեսորին՝ առանց հիշողության կարգավորիչը կամ հիշողության սարքերը նախնականացնելու անհրաժեշտության։ Սա թույլ է տալիս Nios V պրոցեսորին անմիջապես կատարել բեռնման սարքերում պահված ծրագրային կոդը՝ առանց բեռնման պատճենահանող սարքի օգտագործման՝ կոդը այլ հիշողության տեսակի վրա պատճենելու համար։ Ֆլեշ կարգավորիչներն են՝ · On-Chip Flash՝ On-Chip Flash IP-ով (միայն MAX® 10 սարքում) · Ընդհանուր նշանակության QSPI ֆլեշ՝ Generic Serial Flash Interface IP-ով · Կազմաձևման QSPI ֆլեշ՝ Generic Serial Flash Interface IP-ով (բացառությամբ MAX 10-ի)
սարքեր)
Երբ Nios V պրոցեսորի ծրագիրը տեղում է գործարկվում բեռնման ֆլեշ կրիչից, BSP խմբագրիչը կատարում է հետևյալ գործառույթները՝ · .text կապող բաժինները տեղադրում է բեռնման ֆլեշ հիշողության տիրույթում։ · .bss, .rodata, .rwdata, .stack և .heap կապող բաժինները տեղադրում է RAM-ում։
հիշողության տիրույթ։ Համակարգի վերագործարկման դեպքում տվյալների բաժինները (.rodata, .rwdata,, .exceptions) RAM-ում պատճենելու համար դուք պետք է միացնեք alt_load() ֆունկցիան BSP կարգավորումներում։ Կոդի բաժինը (.text) մնում է բեռնման ֆլեշ հիշողության տիրույթում։
Առնչվող տեղեկություններ · Altera FPGA IP-ի ընդհանուր սերիական ֆլեշ ինտերֆեյսի օգտագործողի ուղեցույց · Altera MAX 10 ֆլեշ հիշողության օգտագործողի ուղեցույց
4.4.1.1. alt_load()
Դուք կարող եք միացնել alt_load() ֆունկցիան HAL կոդում՝ օգտագործելով BSP խմբագրիչը։
Երբ օգտագործվում է տեղում բեռնման հոսքում, alt_load() ֆունկցիան կատարում է հետևյալ առաջադրանքները՝

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 51

4. Nios V պրոցեսորի կարգավորման և բեռնման լուծումներ 726952 | 2025.07.16

· Գործում է որպես մինի բեռնման պատճենահանող սարք, որը BSP կարգավորումների հիման վրա պատճենում է հիշողության հատվածները RAM-ի մեջ։
· Պատճենում է տվյալների բաժինները (.rodata, .rwdata, .exceptions) RAM-ում, բայց ոչ կոդի բաժինները (.text): Կոդի բաժնի (.text) բաժինը միայն ընթերցման համար է և մնում է բեռնման ֆլեշ հիշողության տարածքում: Այս բաժանումը օգնում է նվազագույնի հասցնել RAM-ի օգտագործումը, բայց կարող է սահմանափակել կոդի կատարման արդյունավետությունը, քանի որ ֆլեշ հիշողությանը մուտք գործելը ավելի դանդաղ է, քան չիպի վրա ներկառուցված RAM-ին մուտք գործելը:

Հետևյալ աղյուսակում ներկայացված են BSP խմբագրիչի կարգավորումները և գործառույթները.

Աղյուսակ 31. BSP խմբագրիչի կարգավորումներ
BSP խմբագրիչի կարգավորումը՝ hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Ֆունկցիան միացնում է alt_load() ֆունկցիան։ alt_load()-ը պատճենում է .rodata բաժինը RAM-ում։ alt_load()-ը պատճենում է .rwdata բաժինը RAM-ում։ alt_load()-ը պատճենում է .exceptions բաժինը RAM-ում։

4.4.2. Nios V պրոցեսորի ծրագիրը պատճենվել է Boot Flash-ից RAM՝ Boot Copier-ի միջոցով
Nios V պրոցեսորը և HAL-ը ներառում են բեռնման պատճենահանող սարք, որը բավարար ֆունկցիոնալություն է ապահովում Nios V պրոցեսորային ծրագրերի մեծ մասի համար և հարմար է իրականացնել Nios V ծրագրային ապահովման մշակման հոսքի հետ միասին։
Երբ ծրագիրը օգտագործում է բեռնման պատճենահանող սարք, այն բոլոր հղումային բաժինները (.text, .heap, .rwdata, .rodata, .bss, .stack) տեղադրում է ներքին կամ արտաքին RAM-ի վրա: Nios V պրոցեսորի ծրագիրը բեռնման ֆլեշից ներքին կամ արտաքին RAM-ի վրա պատճենելու համար բեռնման պատճենահանողի օգտագործումը նպաստում է կատարման արդյունավետության բարձրացմանը:
Այս բեռնման տարբերակի համար Nios V պրոցեսորը սկսում է գործարկել բեռնման պատճենահանման ծրագիրը համակարգի վերագործարկումից հետո: Ծրագիրը պատճենում է ծրագիրը բեռնման ֆլեշ կրիչից ներքին կամ արտաքին RAM: Գործընթացն ավարտվելուց հետո Nios V պրոցեսորը ծրագրի կառավարումը փոխանցում է ծրագրին:

Նշում.

Եթե բեռնման պատճենահանող սարքը ֆլեշ կրիչի վրա է, ապա alt_load() ֆունկցիան կանչելու կարիք չկա, քանի որ երկուսն էլ ծառայում են նույն նպատակին։

4.4.2.1. Nios V պրոցեսորի բեռնիչ՝ ընդհանուր սերիական ֆլեշ ինտերֆեյսի միջոցով
GSFI-ի միջոցով Bootloader-ը Nios V պրոցեսորի բեռնման պատճենահանող է, որը աջակցում է QSPI ֆլեշ հիշողությունը կառավարման բլոկ-հիմնված սարքերում: GSFI-ի միջոցով Bootloader-ը ներառում է հետևյալ հնարավորությունները՝
· Հայտնաբերում է ծրագրային ապահովումը ոչ անկայուն հիշողության մեջ։
· Բացում և պատճենում է ծրագրային ապահովման պատկերը RAM-ում։
· Պատճենահանման ավարտից հետո պրոցեսորի կատարումը ավտոմատ կերպով փոխում է RAM-ում գտնվող ծրագրային կոդի։

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 52

Ուղարկել կարծիք

4. Nios V պրոցեսորի կարգավորման և բեռնման լուծումներ 726952 | 2025.07.16

Բեռնման պատկերը գտնվում է բեռնման պատճենահանող սարքից անմիջապես հետո։ Դուք պետք է համոզվեք, որ Nios V պրոցեսորը վերագործարկում է offset կետերը բեռնման պատճենահանողի սկզբնակետին։ Նկարը՝ QSPI ֆլեշ հիշողության քարտեզը Bootloader-ով GSFI-ի միջոցով, QSPI ֆլեշ հիշողության քարտեզը Bootloader-ով GSFI-ի միջոցով, ցույց է տալիս QSPI ֆլեշ հիշողության քարտեզը բեռնման պատճենահանող սարք օգտագործելիս։ Այս հիշողության քարտեզը ենթադրում է, որ ֆլեշ հիշողության հիշողությունը պահպանում է FPGA պատկերը և ծրագրային ապահովումը։

Աղյուսակ 32. Nios V պրոցեսորային Core-ի համար GSFI-ի միջոցով Bootloader

Nios V պրոցեսորային միջուկ
Nios V/m պրոցեսոր

Bootloader GSFI-ի միջոցով File Գտնվելու վայրը
/niosv/components/bootloader/ niosv_m_bootloader.srec

Nios V/g պրոցեսոր

/niosv/components/bootloader/ niosv_g_bootloader.srec

Նկար 29. QSPI Flash-ի հիշողության քարտեզը Bootloader-ով GSFI-ի միջոցով

Հաճախորդի տվյալներ (*.hex)

Դիմումի կոդը

Նշում.

Վեկտորի շեղման վերագործարկում

Boot Copier

0x01E00000

FPGA պատկեր (*.sof)

0x00000000

1. Հիշողության քարտեզի սկզբում գտնվում է FPGA պատկերը, որին հաջորդում են ձեր տվյալները, որոնք բաղկացած են բեռնման պատճենահանող սարքից և ծրագրի կոդից։
2. Դուք պետք է սահմանեք Nios V պրոցեսորի վերագործարկման offset-ը Platform Designer-ում և ուղղեք այն բեռնման պատճենահանողի մեկնարկի ուղղությամբ։
3. FPGA պատկերի չափը անհայտ է։ Դուք կարող եք իմանալ ճշգրիտ չափը միայն Quartus Prime նախագծի կոմպիլյացիայից հետո։ Դուք պետք է որոշեք Altera FPGA պատկերի չափի վերին սահմանը։ Օրինակ՝ampՕրինակ, եթե FPGA պատկերի չափը գնահատվում է 0x01E00000-ից փոքր, Platform Designer-ում Reset Offset-ը սահմանեք 0x01E00000-ի, որը նաև բեռնման պատճենահանողի մեկնարկն է։
4. Լավ նախագծման պրակտիկան ներառում է վեկտորի վերակայման շեղումը ֆլեշ սեկտորի սահմանին սահմանելը, որպեսզի ծրագրային ապահովման թարմացման դեպքում FPGA պատկերը չջնջվի։

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 53

4. Nios V պրոցեսորի կարգավորման և բեռնման լուծումներ 726952 | 2025.07.16

4.4.2.2. Nios V պրոցեսորի բեռնիչ՝ Secure Device Manager-ի միջոցով
Անվտանգ սարքերի կառավարչի (SDM) միջոցով բեռնման ծրագիրը (Bootloader) HAL հավելվածի կոդ է, որն օգտագործում է Mailbox Client Altera FPGA IP HAL դրայվերը պրոցեսորի բեռնման համար: Altera-ն խորհուրդ է տալիս օգտագործել այս բեռնման ծրագիրը, երբ օգտագործվում է SDM-ի վրա հիմնված սարքերում կոնֆիգուրացիայի QSPI ֆլեշ հիշողությունը՝ Nios V պրոցեսորը բեռնավորելու համար:
Համակարգի վերագործարկումից հետո Nios V պրոցեսորը նախ բեռնում է Bootloader-ը SDM-ի միջոցով՝ չիպի փոքրիկ ներկառուցված հիշողությունից, և գործարկում է Bootloader-ը SDM-ի միջոցով՝ կապվելու համար կարգավորման QSPI ֆլեշ հիշողության հետ՝ օգտագործելով Mailbox Client IP-ն։
SDM-ի միջոցով Bootloader-ը կատարում է հետևյալ առաջադրանքները՝ · Տեղորոշում է Nios V ծրագիրը կարգավորման QSPI ֆլեշ հիշողության մեջ։ · Պատճենում է Nios V ծրագիրը չիպի ներկառուցված RAM-ում կամ արտաքին RAM-ում։ · Փոխարկում է պրոցեսորի կատարումը Nios V ծրագրին չիպի ներկառուցված RAM-ում կամ
արտաքին RAM:
Գործընթացն ավարտվելուց հետո, Bootloader-ը SDM-ի միջոցով ծրագրի կառավարումը փոխանցում է օգտատիրոջ ծրագրին: Altera-ն խորհուրդ է տալիս հիշողության կազմակերպումը կատարել SDM-ի միջոցով Bootloader-ի համար հիշողության կազմակերպման «Հիշողության կազմակերպում» բաժնում նշվածի համաձայն:
Նկար 30. Բեռնման համակարգ SDM գործընթացի հոսքի միջոցով

Կոնֆիգուրացիա

Ֆլեշ

Nios V Software

SDM

SDM-ի վրա հիմնված FPGA սարք

Փոստարկղի հաճախորդի IP

FPGA Logic Nios V

4 Արտաքին օպերատիվ հիշողություն
Nios V Software

Չիպի վրա 4

EMIF

RAM

Չիպային հիշողություն

Նիոս V

Ծրագրային ապահովում

Բեռնիչ SDM-ի միջոցով

1. Nios V պրոցեսորը SDM-ի միջոցով գործարկում է Bootloader-ը չիպի ներկառուցված հիշողությունից։
2. Bootloader-ը SDM-ի միջոցով կապ է հաստատում կարգավորման ֆլեշ կրիչի հետ և գտնում Nios V ծրագիրը։
3. SDM-ի միջոցով Bootloader-ը պատճենում է Nios V ծրագիրը կոնֆիգուրացիայի ֆլեշ հիշողությունից չիպի վրա տեղադրված RAM / արտաքին RAM:
4. SDM-ի միջոցով Bootloader-ը Nios V պրոցեսորի աշխատանքը փոխում է չիպի վրա տեղադրված RAM / արտաքին RAM-ի Nios V ծրագրային ապահովմանը։

4.4.3. Nios V պրոցեսորի ծրագրի տեղում կատարում OCRAM-ից
Այս մեթոդում Nios V պրոցեսորի վերագործարկման հասցեն սահմանվում է չիպի վրա ներկառուցված հիշողության (OCRAM) բազային հասցեին։ Ծրագրի երկուական ֆայլը (.hex) file բեռնվում է OCRAM-ի մեջ, երբ FPGA-ն կարգավորված է, Quartus Prime ծրագրաշարում սարքավորումների դիզայնը կոմպիլյացվելուց հետո։ Nios V պրոցեսորի վերագործարկումից հետո, ծրագիրը սկսում է աշխատել և ճյուղավորվում է մուտքի կետին։

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 54

Ուղարկել կարծիք

4. Nios V պրոցեսորի կարգավորման և բեռնման լուծումներ 726952 | 2025.07.16

Նշում.

· OCRAM-ից Execute-In-Place-ը չի պահանջում բեռնման պատճենահանող սարք, քանի որ համակարգի վերագործարկման ժամանակ Nios V պրոցեսորի ծրագիրն արդեն տեղադրված է։
· Altera-ն խորհուրդ է տալիս այս բեռնման մեթոդի համար միացնել alt_load() ֆունկցիան, որպեսզի ներդրված ծրագիրը վերագործարկման ժամանակ նույնականորեն գործի՝ առանց FPGA սարքի պատկերը վերակազմավորելու։
· Դուք պետք է միացնեք alt_load() ֆունկցիան BSP կարգավորումներում՝ համակարգը վերագործարկելիս .rwdata բաժինը պատճենելու համար: Այս մեթոդում նախնականացված փոփոխականների սկզբնական արժեքները պահվում են համապատասխան փոփոխականներից առանձին՝ ծրագրի կատարման ժամանակ վերագրանցումից խուսափելու համար:

4.4.4. Nios V պրոցեսորի կիրառման տեղում կատարում TCM-ից
«Execute-in-place» մեթոդը Nios V պրոցեսորի վերագործարկման հասցեն սահմանում է սերտորեն կապված հիշողության (TCM) բազային հասցեին։ Ծրագրի բինար ֆայլը (.hex) file բեռնվում է TCM-ի մեջ, երբ դուք կարգավորում եք FPGA-ն Quartus Prime ծրագրաշարում սարքավորումների դիզայնը կոմպիլյացիայի ենթարկելուց հետո: Nios V պրոցեսորի վերագործարկումից հետո, ծրագիրը սկսում է աշխատել և ճյուղավորվում է մուտքի կետին:

Նշում.

TCM-ից Execute-In-Place-ը չի պահանջում բեռնման պատճենահանող սարք, քանի որ համակարգի վերագործարկման ժամանակ Nios V պրոցեսորի ծրագիրն արդեն տեղադրված է։

4.5. Nios V պրոցեսորի բեռնավորումը չիպի վրա տեղադրված ֆլեշ հիշողությունից (UFM)

Nios V պրոցեսորի բեռնավորումը և ծրագրային ապահովման կատարումը չիպային ֆլեշ հիշողությունից (UFM) հասանելի է MAX 10 FPGA սարքերում: Nios V պրոցեսորը աջակցում է հետևյալ երկու բեռնման տարբերակները՝ օգտագործելով չիպային ֆլեշ հիշողությունը ներքին կարգավորման ռեժիմում.
· Nios V պրոցեսորի ծրագիրը գործարկվում է տեղում՝ On-Chip Flash-ից։
· Nios V պրոցեսորի ծրագիրը պատճենվում է չիպի վրա տեղադրված ֆլեշ հիշողությունից RAM՝ օգտագործելով բեռնման պատճենահանող սարքը։

Աղյուսակ 33. Աջակցվող ֆլեշ հիշողություններ համապատասխան բեռնման տարբերակներով

Աջակցվող բեռնման հիշողություններ

Nios V բեռնման մեթոդներ

Ծրագրի աշխատանքային տեղակայում

Boot Copier

Միայն MAX 10 սարք (OnChip Flash IP-ով)

Nios V պրոցեսորի հավելվածի տեղում կատարումը On-Chip Flash-ից
Nios V պրոցեսորի ծրագիրը պատճենվեց չիպի ֆլեշ կրիչից RAM՝ օգտագործելով բեռնման պատճենահանող սարքը։

Չիպի վրա տեղադրված ֆլեշ հիշողություն (XIP) + OCRAM/ Արտաքին RAM (գրելի տվյալների բաժինների համար)

alt_load() ֆունկցիա

OCRAM/ Արտաքին RAM

Bootloader-ի վերօգտագործումը GSFI-ի միջոցով

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 55

4. Nios V պրոցեսորի կարգավորման և բեռնման լուծումներ 726952 | 2025.07.16

Նկար 31.

Դիզայն, կարգավորում և բեռնման հոսք
Դիզայն · Ստեղծեք ձեր Nios V պրոցեսորի վրա հիմնված նախագիծը՝ օգտագործելով Platform Designer-ը: · Համոզվեք, որ համակարգի նախագծում կա արտաքին օպերատիվ հիշողություն կամ չիպի վրա տեղադրված օպերատիվ հիշողություն:

FPGA կոնֆիգուրացիա և կոմպիլյացիա
· Սահմանեք նույն ներքին կարգավորման ռեժիմը On-chip Flash IP-ում Platform Designer-ում և Quartus Prime ծրագրում: · Սահմանեք Nios V պրոցեսորի վերագործարկման գործակալը On-chip Flash-ի վրա: · Ընտրեք ձեր նախընտրած UFM նախնականացման մեթոդը: · Ստեղծեք ձեր դիզայնը Platform Designer-ում: · Կոմպիլացրեք ձեր նախագիծը Quartus Prime ծրագրում:

Օգտատիրոջ ծրագրի BSP նախագիծ · Ստեղծել Nios V պրոցեսոր HAL BSP՝ հիմնված .sopcinfo-ի վրա file Ստեղծվել է Platform Designer-ի կողմից: · Խմբագրել Nios V պրոցեսորի BSP կարգավորումները և Linker Script-ը BSP խմբագրիչում: · Ստեղծել BSP նախագիծ:
Օգտատիրոջ կիրառման հավելվածի նախագիծ · Մշակել Nios V պրոցեսորի հավելվածի կոդը: · Կոմպիլացնել Nios V պրոցեսորի հավելվածը և ստեղծել Nios V պրոցեսորի հավելված (.hex) file· Վերակազմեք ձեր նախագիծը Quartus Prime ծրագրում, եթե Intel FPGA On-Chip Flash IP-ում ընտրել եք Initialize memory content տարբերակը։

Ծրագրավորում Files փոխակերպում, ներբեռնում և գործարկում · Ստեղծել չիպի վրա տեղադրված ֆլեշ .pof ֆայլը file օգտագործելով Convert Programming-ը Files առանձնահատկությունը Quartus Prime ծրագրաշարում։
· Ծրագրավորել .pof-ը file միացրեք ձեր MAX 10 սարքին։ · Անջատեք և անջատեք ձեր սարքավորումները։
4.5.1. MAX 10 FPGA չիպի վրա տեղադրված ֆլեշի նկարագրությունը
MAX 10 FPGA սարքերը պարունակում են չիպի վրա տեղադրված ֆլեշ հիշողություն, որը բաժանված է երկու մասի՝ · Կազմաձևման ֆլեշ հիշողություն (CFM) — պահպանում է սարքավորումների կազմաձևման տվյալները
ԱՌԱՎԵԼԱԳՈՒՅՆԸ 10 FPGA-ներ։ · Օգտագործողի ֆլեշ հիշողություն (UFM) — պահում է օգտատիրոջ տվյալները կամ ծրագրային ապահովումը։
MAX 10 սարքի UFM ճարտարապետությունը փափուկ և կոշտ IP-ների համադրություն է: Դուք կարող եք մուտք գործել UFM միայն Quartus Prime ծրագրաշարի On-Chip Flash IP Core-ի միջոցով:
Չիպի վրա տեղադրված Flash IP միջուկը աջակցում է հետևյալ հնարավորություններին՝ · UFM և CFM սեկտորներին կարդալու կամ գրելու մուտք (եթե միացված է Platform Designer-ում)
օգտագործելով Avalon MM տվյալների և կառավարման ստրուկ ինտերֆեյսը։ · Աջակցում է էջի ջնջմանը, հատվածի ջնջմանը և հատվածի գրառմանը։ · UFM ընթերցման/գրելու մուտքերի սիմուլյացիոն մոդել՝ օգտագործելով տարբեր EDA սիմուլյացիոն գործիքներ։

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 56

Ուղարկել կարծիք

4. Nios V պրոցեսորի կարգավորման և բեռնման լուծումներ 726952 | 2025.07.16

Աղյուսակ 34. MAX 10 FPGA սարքերում չիպի վրա տեղադրված ֆլեշային շրջանները

Ֆլեշ շրջաններ

Ֆունկցիոնալություն

Կազմաձևման ֆլեշ հիշողություն (CFM0-2 հատվածներ)

FPGA կոնֆիգուրացիա file պահեստավորում

Օգտատիրոջ ֆլեշ հիշողություն (UFM0-1 սեկտորներ)

Nios V պրոցեսորի հավելվածը և օգտագործողի տվյալները

MAX 10 FPGA սարքերը աջակցում են մի քանի կարգավորման ռեժիմներ, և այդ ռեժիմներից մի քանիսը թույլ են տալիս օգտագործել CFM1-ը և CFM2-ը որպես լրացուցիչ UFM տարածաշրջան: Հետևյալ աղյուսակը ցույց է տալիս FPGA կարգավորման պատկերների պահպանման վայրը՝ հիմնվելով MAX 10 FPGA-ի կարգավորման ռեժիմների վրա:

Աղյուսակ 35. FPGA կոնֆիգուրացիայի պատկերների պահպանման վայրը

Կազմաձևման ռեժիմ՝ կրկնակի սեղմված պատկերներ

CFM2 սեղմված պատկեր 2

CFM1

CFM0 սեղմված պատկեր 1

Մեկ չսեղմված պատկեր

Վիրտուալ UFM

Չսեղմված պատկեր

Մեկ չսեղմված պատկեր՝ հիշողության նախնականացմամբ

Չսեղմված պատկեր (նախապես նախաձեռնված չիպի վրա տեղադրված հիշողության պարունակությամբ)

Մեկ սեղմված պատկեր՝ հիշողության նախնականացմամբ։ Սեղմված պատկեր (նախապես նախնականացված չիպի վրա տեղադրված հիշողության պարունակությամբ)։

Մեկ սեղմված պատկեր

Վիրտուալ UFM

Սեղմված պատկեր

MAX 10 FPGA-ների ֆլեշ հիշողությանը մուտք գործելու համար դուք պետք է օգտագործեք ներկառուցված Flash IP միջուկը: Դուք կարող եք ստեղծել և միացնել ներկառուցված Flash IP-ն Quartus Prime ծրագրային ապահովմանը: Nios V փափուկ միջուկով պրոցեսորը օգտագործում է Platform Designer միջկապերը՝ ներկառուցված Flash IP-ի հետ կապվելու համար:
Նկար 32. Միացում չիպի վրա տեղադրված ֆլեշ IP-ի և Nios V պրոցեսորի միջև

Նշում.

Համոզվեք, որ On-chip Flash csr միացքը միացված է Nios V պրոցեսորի data_manager-ին՝ պրոցեսորին գրելու և ջնջելու գործողությունները կառավարելու հնարավորություն տալու համար։
Չիպային ներկառուցված Flash IP միջուկը կարող է հասանելիություն ապահովել հինգ ֆլեշ հատվածների՝ UFM0, UFM1, CFM0, CFM1 և CFM2:
Կարևոր տեղեկություններ UFM և CFM սեկտորների մասին. · CFM սեկտորները նախատեսված են կոնֆիգուրացիայի (բիթհոսքային) տվյալների (*.pof) պահպանման համար։
· Օգտատիրոջ տվյալները կարող են պահվել UFM սեկտորներում և կարող են թաքնված լինել, եթե Platform Designer գործիքում ընտրված են ճիշտ կարգավորումները։
· Որոշ սարքեր չունեն UFM1 սեկտոր: Դուք կարող եք դիմել աղյուսակին՝ UFM և CFM սեկտորի չափը՝ յուրաքանչյուր առանձին MAX 10 FPGA սարքի առկա սեկտորների համար:

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 57

4. Nios V պրոցեսորի կարգավորման և բեռնման լուծումներ 726952 | 2025.07.16

· Դուք կարող եք կարգավորել CFM2-ը որպես վիրտուալ UFM՝ ընտրելով Single Uncompressed Image կարգավորման ռեժիմը։
· Դուք կարող եք կարգավորել CFM2-ը և CFM1-ը որպես վիրտուալ UFM՝ ընտրելով Single Uncompressed Image կարգավորման ռեժիմը։
· Յուրաքանչյուր սեկտորի չափը տարբերվում է ընտրված MAX 10 FPGA սարքերից կախված։

Աղյուսակ 36.

UFM և CFM սեկտորի չափը
Այս աղյուսակում ներկայացված են UFM և CFM զանգվածների չափերը։

Սարք

Էջեր մեկ սեկտորի համար

UFM1 UFM0 CFM2 CFM1 CFM0

Էջի չափսը (Կբիթ)

Առավելագույն օգտվող
Ֆլեշ հիշողության չափս (Կբիթ) (3)

Ընդհանուր կոնֆիգուրացիայի հիշողության չափը (Կբիթ)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

OCRAM-ի չափը (Կբիթ)
108 189 378 549 675 1260 1638

Առնչվող տեղեկություններ · MAX 10 FPGA կոնֆիգուրացիայի օգտագործողի ուղեցույց · Altera MAX 10 ֆլեշ հիշողության օգտագործողի ուղեցույց

4.5.2. Nios V պրոցեսորի կիրառման կատարում UFM-ից տեղում

UFM լուծումից Execute-In-Place-ը հարմար է Nios V պրոցեսորային ծրագրերի համար, որոնք պահանջում են չիպի սահմանափակ ներկառուցված հիշողության օգտագործում: alt_load() ֆունկցիան գործում է որպես մինի բեռնման պատճենահանող, որը պատճենում է տվյալների բաժինները (.rodata, .rwdata կամ .exceptions) բեռնման հիշողությունից RAM՝ հիմնվելով BSP կարգավորումների վրա: Կոդի բաժինը (.text),
որը միայն ընթերցման բաժին է, մնում է MAX 10 չիպի վրա տեղադրված ֆլեշ հիշողության տարածքում: Այս կարգավորումը նվազագույնի է հասցնում RAM-ի օգտագործումը, բայց կարող է սահմանափակել կոդի կատարման արդյունավետությունը, քանի որ ֆլեշ հիշողությանը մուտք գործելն ավելի դանդաղ է, քան չիպի վրա տեղադրված RAM-ին:

Nios V պրոցեսորի ծրագիրը ծրագրավորված է UFM սեկտորում: Nios V պրոցեսորի վերագործարկման վեկտորը մատնանշում է UFM բազային հասցեն՝ համակարգի վերագործարկումից հետո UFM-ից կոդը կատարելու համար:

Եթե ձեր ծրագիրը վրիպազերծելու համար օգտագործում եք սկզբնաղբյուրի մակարդակի վրիպազերծիչը, ապա պետք է օգտագործեք սարքավորման breakpoint: Դա պայմանավորված է նրանով, որ UFM-ը չի աջակցում պատահական հիշողության մուտքը, որը անհրաժեշտ է soft breakpoint վրիպազերծման համար:

Նշում.

Դուք չեք կարող ջնջել կամ գրել UFM-ը MAX 10-ում տեղում կատարելիս։ Անցեք բեռնման պատճենահանման մոտեցմանը, եթե անհրաժեշտ է ջնջել կամ գրել UFM-ը։

(3) Հնարավոր առավելագույն արժեքը, որը կախված է ձեր ընտրած կարգավորման ռեժիմից։

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 58

Ուղարկել կարծիք

4. Nios V պրոցեսորի կարգավորման և բեռնման լուծումներ 726952 | 2025.07.16

Նկար 33. Nios V պրոցեսորի XIP հավելվածը UFM-ից

Առավելագույնը 10 սարք

.POF
Nios V Hardware .SOF
Nios V Ծրագրային ապահովում .HEX

Քվարթուս ծրագրավորող

Չիպի վրա ֆլեշ

CFM

Նիոս Վի Հարդերվեյր

UFM

Nios V Software

Ներքին կոնֆիգուրացիա

Չիպի վրա տեղադրված ֆլեշ IP

FPGA տրամաբանություն
Nios V պրոցեսոր

Չիպի վրա տեղադրված օպերատիվ հիշողություն

Արտաքին

RAM

EMIF

4.5.2.1. Սարքավորումների նախագծման հոսք
Հաջորդ բաժինը նկարագրում է On-Chip Flash-ից Nios V պրոցեսորի համար բեռնվող համակարգ կառուցելու քայլ առ քայլ մեթոդը։ ՆախկինըampՍտորև նկարը կառուցված է MAX 10 սարքի միջոցով։
IP բաղադրիչի կարգավորումներ
1. Ստեղծեք ձեր Nios V պրոցեսորի նախագիծը՝ օգտագործելով Quartus Prime-ը և Platform Designer-ը։ 2. Համոզվեք, որ ձեր հարթակին ավելացված է արտաքին RAM կամ On-Chip Memory (OCRAM):
Դիզայներական համակարգ։

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 59

4. Nios V պրոցեսորի կարգավորման և բեռնման լուծումներ 726952 | 2025.07.16
Նկար 34. ՆախampIP միացումները Platform Designer-ում՝ Nios V-ը OnChip Flash-ից (UFM) բեռնավորելու համար

3. On-Chip Flash IP պարամետրերի խմբագրիչում, ըստ ձեր նախընտրության, սահմանեք Configuration Mode-ը հետևյալներից մեկի վրա՝ · Մեկ չսեղմված պատկեր · Մեկ սեղմված պատկեր · Մեկ չսեղմված պատկեր հիշողության նախնականացմամբ · Մեկ սեղմված պատկեր հիշողության նախնականացմամբ
Կրկնակի սեղմված պատկերների մասին լրացուցիչ տեղեկությունների համար դիմեք MAX 10 FPGA կարգավորման օգտագործողի ուղեցույցին՝ հեռակառավարվող համակարգի արդիականացում:

Նշում.

Դուք պետք է թաքնված մուտքի իրավունք հատկացնեք չիպի ֆլեշ IP-ի բոլոր CFM տարածքներին։

Նկար 35. Կարգավորման ռեժիմի ընտրություն չիպի վրա տեղադրված ֆլեշ պարամետրերի խմբագրիչում

Չիպի վրա տեղադրված ֆլեշ IP կարգավորումներ – UFM նախնականացում։ Կարող եք ընտրել հետևյալ մեթոդներից մեկը՝ ըստ ձեր նախընտրության։

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 60

Ուղարկել կարծիք

4. Nios V պրոցեսորի կարգավորման և բեռնման լուծումներ 726952 | 2025.07.16

Նշում.

Հաջորդող ենթագլուխների (Ծրագրային ապահովման նախագծման հոսք և ծրագրավորում) քայլերը կախված են այստեղ կատարած ձեր ընտրությունից։

· Մեթոդ 1. Կոմպիլյացիայի ընթացքում SOF-ում UFM տվյալների նախնականացում
Quartus Prime-ը UFM նախնականացման տվյալները ներառում է SOF-ում կոմպիլյացիայի ընթացքում: SOF-ի վերակազմակերպումը անհրաժեշտ է, եթե UFM տվյալներում փոփոխություններ կան:
1. Նշեք «Initialize flash content» և «Enable non-default initialization» տարբերակները։ file.

Նկար 36. Ֆլեշ բովանդակության նախնականացում և ոչ լռելյայն նախնականացման միացում File

2. Նշեք ստեղծված .hex ֆայլի ուղին file (elf2hex հրամանից) օգտատիրոջ կողմից ստեղծված hex կամ mif հրամանում file.
Նկար 37. .hex-ի ավելացում File Ճանապարհ

· Մեթոդ 2. POF-ի ստեղծման ընթացքում UFM տվյալները համատեղել կազմված SOF-ի հետ
Ծրագրավորումը փոխակերպելիս UFM տվյալները համակցվում են կազմված SOF-ի հետ։ fileներ. Ձեզ անհրաժեշտ չէ վերակազմակերպել SOF-ը, նույնիսկ եթե UFM տվյալները փոխվեն: Մշակման ընթացքում ձեզ անհրաժեշտ չէ վերակազմակերպել SOF-ը: files՝ ծրագրում կատարված փոփոխությունների համար: Alterare-ը խորհուրդ է տալիս այս մեթոդը ծրագրակազմի մշակողներին:
1. Հանեք նշումը «Սկզբնավորել ֆլեշ բովանդակությունը» վանդակից։
Նկար 38. Ֆլեշ բովանդակության նախնականացում ոչ լռելյայն նախնականացմամբ File

Nios V պրոցեսորի համար գործակալի կարգավորումների վերականգնում (Execute-In-Place մեթոդի կատարում)
1. Nios V պրոցեսորի պարամետրերի խմբագրիչում Reset Agent-ը դրեք On-Chip Flash-ի վրա։
Նկար 39. Nios V պրոցեսորի պարամետրերի խմբագրիչի կարգավորումները՝ վերագործարկման գործակալը սահմանված On-Chip Flash-ի վրա

2. Սեղմեք «Ստեղծել HDL», երբ հայտնվի «Ստեղծել» երկխոսության պատուհանը։ 3. Նշեք արդյունքը։ file ստեղծման տարբերակներ և սեղմեք «Ստեղծել»։

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 61

4. Nios V պրոցեսորի կարգավորման և բեռնման լուծումներ 726952 | 2025.07.16
Quartus Prime ծրագրի կարգավորումներ 1. Quartus Prime ծրագրում սեղմեք «Հանձնարարություններ սարք» և «Կապ» կոճակները։
Կարգավորման ընտրանքներ։ Կարգավորման ռեժիմը սահմանեք On-Chip Flash IP-ի կարգավորման համաձայն։ Նկար 40. Կարգավորման ռեժիմի ընտրություն Quartus Prime ծրագրաշարում

2. Սեղմեք «Լավ»՝ «Սարքի և PIN-ի ընտրանքներ» պատուհանից դուրս գալու համար։
3. Սեղմեք «Լավ»՝ «Սարք» պատուհանից դուրս գալու համար:
4. Սեղմեք «Մշակում» կոճակը՝ ձեր նախագիծը կոմպիլացնելու և .sof ֆայլը ստեղծելու համար։ file.

Նշում.

Եթե Quartus Prime ծրագրում և Platform Designer պարամետրերի խմբագրիչում կարգավորման ռեժիմի կարգավորումը տարբեր է, Quartus Prime նախագիծը ձախողվում է՝ հետևյալ սխալի հաղորդագրությամբ։

Նկար 41.

Սխալի հաղորդագրություն տարբեր կարգավորման ռեժիմի կարգավորման համար (14740): «q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block» ատոմի կարգավորման ռեժիմը չի համապատասխանում նախագծի կարգավորմանը: Թարմացրեք և վերականգնեք Qsys համակարգը՝ նախագծի կարգավորմանը համապատասխանեցնելու համար:

Առնչվող տեղեկություններ՝ MAX 10 FPGA կոնֆիգուրացիայի օգտագործողի ուղեցույց

4.5.2.2. Ծրագրային ապահովման նախագծման հոսք
Այս բաժինը ներկայացնում է Nios V պրոցեսորի ծրագրային նախագիծը ստեղծելու և կառուցելու նախագծման հոսքը: Հզորացված կառուցման հոսք ապահովելու համար խորհուրդ է տրվում ձեր նախագծման նախագծում ստեղծել նմանատիպ գրացուցակների ծառ: Հետևյալ ծրագրային ապահովման նախագծման հոսքը հիմնված է այս գրացուցակների ծառի վրա:
Ծրագրային նախագծի տեղեկատուի ծառը ստեղծելու համար հետևեք հետևյալ քայլերին՝ 1. Ձեր նախագծային նախագծի թղթապանակում ստեղծեք «software» անունով թղթապանակ։ 2. «software» թղթապանակում ստեղծեք երկու թղթապանակ՝ hal_app և hal_bsp անուններով։
Նկար 42. Ծրագրային նախագծի տեղեկատուի ծառ

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 62

Ուղարկել կարծիք

4. Nios V պրոցեսորի կարգավորման և բեռնման լուծումներ 726952 | 2025.07.16
BSP ծրագրի ստեղծում
BSP խմբագրիչը գործարկելու համար հետևեք հետևյալ քայլերին՝ 1. Մուտք գործեք Nios V Command Shell: 2. Կանչեք BSP խմբագրիչը niosv-bsp-editor հրամանով: 3. BSP խմբագրիչում սեղմեք File Նոր BSP՝ ձեր BSP նախագիծը սկսելու համար։ 4. Կարգավորեք հետևյալ կարգավորումները՝
· SOPC տեղեկատվություն File անուն՝ տրամադրեք SOPCINFO-ն file (.sopcinfo): · CPU անունը՝ Ընտրեք Nios V պրոցեսորը: · Օպերացիոն համակարգ՝ Ընտրեք Nios V պրոցեսորի օպերացիոն համակարգը: · Տարբերակ՝ Թողեք որպես լռելյայն: · BSP թիրախային գրացուցակ՝ Ընտրեք BSP նախագծի գրացուցակի ուղին: Դուք կարող եք
նախապես սահմանել այն /software/hal_bsp՝ միացնելով «Օգտագործել լռելյայն տեղադրությունները» հրամանը: · BSP կարգավորումներ File անուն՝ Մուտքագրեք BSP կարգավորումների անունը File· Լրացուցիչ Tcl սկրիպտներ. Տրամադրեք BSP Tcl սկրիպտ՝ միացնելով Enable Additional Tcl սկրիպտը: 5. Սեղմեք OK:
Նկար 43. Նոր BSP-ի կարգավորում

BSP խմբագրիչի կարգավորումը և BSP նախագծի ստեղծումը
Դուք կարող եք սահմանել պրոցեսորի բացառության վեկտորը կամ On-Chip Memory (OCRAM)-ում, կամ On-Chip Flash-ում՝ ձեր նախընտրած դիզայնի հիման վրա: Խորհուրդ է տրվում բացառության վեկտորի հիշողությունը սահմանել OCRAM/External RAM՝ ընդհատումների մշակումն ավելի արագ դարձնելու համար: 1. Անցեք Գլխավոր կարգավորումներ՝ Advanced hal.linker: 2. Եթե որպես բացառության վեկտոր ընտրեք On-Chip Flash-ը,
ա. Միացրեք հետևյալ կարգավորումները՝

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 63

4. Nios V պրոցեսորի կարգավորման և բեռնման լուծումներ 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Նկար 44. Advanced.hal.linker-ի կարգավորումներ

բ. Սեղմեք BSP խմբագրիչի «Հղող սկրիպտ» ներդիրի վրա։ գ. «Հղող բաժնի անվան» մեջ .exceptions և .text տիրույթները սահմանեք որպես
On-Chip Flash: դ. Linker Section Name ցանկի մնացած շրջանները սահմանեք On-Chip-ի վրա:
Հիշողություն (OCRAM) կամ արտաքին RAM:
Նկար 45. Կապակցիչի շրջանի կարգավորումներ (բացառության վեկտորային հիշողություն. չիպի վրա տեղադրված ֆլեշ)

3. Եթե որպես բացառության վեկտոր ընտրեք OCRAM/Արտաքին RAM-ը, ա. Միացրեք հետևյալ կարգավորումները՝ · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Նկար 46. Կապակցիչի տարածաշրջանի կարգավորումներ (բացառություն՝ վեկտորային հիշողություն. OCRAM/արտաքին RAM)

բ. Սեղմեք BSP խմբագրիչի «Հղող սկրիպտ» ներդիրի վրա։
գ. Linker Section Name-ում the.text տիրույթը սահմանեք On-Chip Flash-ի վրա։
դ. Linker Section Name ցանկի մնացած հատվածները սահմանեք որպես On-Chip Memory (OCRAM) կամ արտաքին RAM:

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 64

Ուղարկել կարծիք

4. Nios V պրոցեսորի կարգավորման և բեռնման լուծումներ 726952 | 2025.07.16
Նկար 47. Կապակցիչի տարածքի կարգավորումներ (բացառության վեկտորային հիշողություն՝ OCRAM)
4. Սեղմեք «Ստեղծել»՝ BSP նախագիծը ստեղծելու համար: Օգտագործողի ծրագրի նախագծի ստեղծում File 1. Մտեք software/hal_app թղթապանակ և ստեղծեք ձեր ծրագրի կոդը
կոդ։ 2. Գործարկեք Nios V Command Shell-ը։ 3. Կատարեք ստորև նշված հրամանը՝ CMakeLists.txt հավելվածը ստեղծելու համար։
niosv-app –app-dir=ծրագրային ապահովում/hal_app –bsp-dir=ծրագրային ապահովում/hal_bsp –srcs=ծրագրային ապահովում/hal_app/
Օգտագործողի ծրագրի նախագծի կառուցում Դուք կարող եք ընտրել օգտագործողի ծրագրի նախագիծը կառուցել՝ օգտագործելով Ashling RiscFree IDE for Altera FPGA-ներ կամ հրամանի տողի ինտերֆեյսի (CLI) միջոցով: Եթե նախընտրում եք օգտագործել CLI, կարող եք կառուցել օգտագործողի ծրագիրը՝ օգտագործելով հետևյալ հրամանը՝ cmake -G “Unix Make”files” -B ծրագրային ապահովում/hal_app/build -S ծրագրային ապահովում/hal_app make -C ծրագրային ապահովում/hal_app/build
Հավելվածը (.elf) file ստեղծվում է software/hal_app/build թղթապանակում։ HEX-ի ստեղծում File Դուք պետք է ստեղծեք .hex ֆայլ file ձեր .elf հավելվածից file, որպեսզի կարողանաք ստեղծել .pof file հարմար է սարքերը ծրագրավորելու համար։ 1. Գործարկեք Nios V Command Shell-ը։ 2. Nios V պրոցեսորի ծրագիրը On-Chip Flash-ից բեռնավորելու համար օգտագործեք հետևյալը
հրամանի տող՝ ձեր ծրագրի համար ELF-ը HEX-ի փոխակերպելու համար: Այս հրամանը ստեղծում է օգտատիրոջ ծրագիրը (onchip_flash.hex): file. elf2hex ծրագրակազմ/hal_app/build/ .elf -o onchip_flash.hex
-բ -w 8 -e 3. Վերակազմակերպեք սարքավորումների դիզայնը, եթե On-Chip Flash IP-ում ընտրել եք Initialize memory content տարբերակը (մեթոդ 1): Սա նախատեսված է ծրագրային տվյալները (.HEX) SOF-ում ներառելու համար: file.

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 65

4. Nios V պրոցեսորի կարգավորման և բեռնման լուծումներ 726952 | 2025.07.16
4.5.2.3. Ծրագրավորում 1. Quartus Prime-ում սեղմեք File Փոխարկել ծրագրավորումը Fileէջ 2. Արդյունքների ծրագրավորման ներքո file, ընտրեք ծրագրավորողի օբյեկտը File (.pof) որպես ծրագրավորում file տեսակը։ 3. Կարգավորեք «Ռեժիմը» «Ներքին կարգավորում» (Internal Configuration):
Նկար 48. Փոխակերպման ծրագրավորում File Կարգավորումներ
4. Սեղմեք «Ընտրանքներ/Բեռնման տեղեկություններ…» կոճակը, կհայտնվի MAX 10 սարքի ընտրանքներ պատուհանը։ 5. Չիպի վրա տեղադրված ֆլեշ IP-ի «Նախաձեռնել ֆլեշ բովանդակության կարգավորումները» սկզբունքի հիման վրա կատարեք
հետևյալ քայլերից մեկը՝ · Եթե նշված է «Initialize flash content» (Մեթոդ 1), UFM-ի նախնականացման տվյալները
ներառվել է SOF-ում Quartus Prime կոմպիլյացիայի ընթացքում։ — Ընտրեք Page_0՝ UFM source: տարբերակի համար։ Սեղմեք OK և անցեք
հաջորդը։ Նկար 49. UFM Source-ի համար Page_0-ի սահմանում, եթե նշված է Initialize Flash Content-ը

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 66

Ուղարկել կարծիք

4. Nios V պրոցեսորի կարգավորման և բեռնման լուծումներ 726952 | 2025.07.16
· Եթե ֆլեշ պարունակության նախնականացում (մեթոդ 2) չի ընտրվել, ընտրեք Բեռնել հիշողությունը file UFM աղբյուրի տարբերակի համար։ Զննեք ստեղծված On-chip Flash HEX-ը։ file (onchip_flash.hex)-ում File path: և սեղմեք OK: Այս քայլը UFM տվյալները առանձին ավելացնում է SOF-ին: file ծրագրավորման ընթացքում file դարձի.
Նկար 50. Հիշողության բեռնման կարգավորում File UFM աղբյուրի համար, եթե Flash Content-ի նախնականացումը նշված չէ

6. Փոխակերպման ծրագրավորման մեջ File երկխոսության պատուհան, Մուտքագրման կետում fileբաժինը փոխակերպելու համար սեղմեք «Ավելացնել» File... և մատնացույց արեք ստեղծված Quartus Prime .sof-ին file.
Նկար 51. Մուտքագրում Files-ը փոխակերպելու համար Convert ծրագրավորման մեջ Files՝ մեկ պատկերի ռեժիմի համար

7. Սեղմեք «Ստեղծել»՝ .pof ֆայլը ստեղծելու համար file8. Ծրագրավորեք .pof-ը file Միացրեք ձեր MAX 10 սարքին։ 9. Անջատեք և կրկին միացրեք ձեր սարքավորումները։

4.5.3. Nios V պրոցեսորի ծրագիրը պատճենվել է UFM-ից RAM՝ օգտագործելով Boot Copier-ը

Altera-ն խորհուրդ է տալիս այս լուծումը MAX 10 FPGA Nios V պրոցեսորային համակարգերի նախագծման համար, որտեղ պահանջվում է ծրագրային ապահովման մշակման բազմակի կրկնություններ և համակարգի բարձր արտադրողականություն: Բեռնման պատճենահանողը գտնվում է UFM-ի ներսում՝ վերագործարկման վեկտորի հետ նույն հասցեի շեղման վրա: Nios V հավելվածը գտնվում է բեռնման պատճենահանողի կողքին:

Այս բեռնման տարբերակի համար, Nios V պրոցեսորը համակարգի վերագործարկումից հետո սկսում է բեռնման պատճենահանող սարքի գործարկումը՝ ծրագիրը UFM հատվածից OCRAM կամ արտաքին RAM պատճենելու համար: Պատճենումն ավարտվելուց հետո Nios V պրոցեսորը ծրագրի կառավարումը փոխանցում է ծրագրին:

Նշում.

Կիրառվող բեռնման պատճենահանողը նույնն է, ինչ Bootloader-ը GSFI-ի միջոցով։

Ուղարկել կարծիք

Nios® V ներդրված պրոցեսորի նախագծման ձեռնարկ 67

4. Nios V պրոցեսորի կարգավորման և բեռնման լուծումներ 726952 | 2025.07.16

Նկար 52. Nios V հավելվածը պատճենվել է UFM-ից RAM՝ Boot Copier-ի միջոցով

Առավելագույնը 10 սարք

.POF
Nios V Hardware .SOF
Nios V Ծրագրային ապահովում .HEX
Բեռնիչ .SREC

Քվարթուս ծրագրավորող

Արտաքին RAM
Nios V Software

Չիպի վրա ֆլեշ

CFM

Նիոս Վ. Հարդվա

Փաստաթղթեր / ռեսուրսներ

altera Nios V ներդրված պրոցեսոր [pdf] Օգտագործողի ուղեցույց
Nios V, Nios Vm, Nios Vg, Nios Vc, Nios V ներդրված պրոցեսոր, Nios V, ներդրված պրոցեսոր, պրոցեսոր

Հղումներ

Օգտագործողի ձեռնարկ

altera Nios V ներդրված պրոցեսոր

Տեխնիկական պայմաններ

Nios V պրոցեսորի սարքավորումների համակարգի նախագծում

Nios V պրոցեսորի ծրագրային համակարգի նախագծում

Nios V պրոցեսորի կոնֆիգուրացիայի և բեռնման լուծումներ

Փաստաթղթեր / ռեսուրսներ

Հղումներ

Թողնել մեկնաբանություն

Չեղարկել պատասխանը