راهنمای کاربر پردازنده توکار Altera Nios V

About the Nios® V Embedded Processor
۱.۱. FPGA و پردازنده‌های توکار Altera® بیش ازview
دستگاه‌های FPGA آلترا می‌توانند منطقی را پیاده‌سازی کنند که به عنوان یک ریزپردازنده کامل عمل می‌کند و در عین حال گزینه‌های زیادی را ارائه می‌دهد.
یک تفاوت مهم بین ریزپردازنده‌های گسسته و FPGA آلترا این است که ساختار FPGA آلترا هنگام روشن شدن هیچ منطقی ندارد. پردازنده Nios® V یک پردازنده با مالکیت معنوی نرم (IP) مبتنی بر مشخصات RISC-V است. قبل از اجرای نرم‌افزار روی یک سیستم مبتنی بر پردازنده Nios V، باید دستگاه FPGA آلترا را با طراحی سخت‌افزاری که شامل یک پردازنده Nios V است، پیکربندی کنید. می‌توانید پردازنده Nios V را بسته به الزامات طراحی، در هر جایی از FPGA آلترا قرار دهید.

برای اینکه سیستم تعبیه‌شده مبتنی بر IP FPGA شرکت Altera® شما بتواند مانند یک سیستم مبتنی بر ریزپردازنده گسسته رفتار کند، سیستم شما باید موارد زیر را شامل شود: · AJTAG رابط کاربری برای پشتیبانی از پیکربندی، سخت‌افزار و نرم‌افزار Altera FPGA
اشکال‌زدایی · مکانیزم پیکربندی FPGA برای روشن کردن Altera
اگر سیستم شما این قابلیت‌ها را دارد، می‌توانید طراحی خود را از یک طراحی سخت‌افزاری از پیش آزمایش‌شده که در Altera FPGA بارگذاری شده است، اصلاح کنید. استفاده از Altera FPGA همچنین به شما این امکان را می‌دهد که طراحی خود را به سرعت اصلاح کنید تا مشکلات را برطرف کنید یا قابلیت‌های جدیدی اضافه کنید. می‌توانید این طراحی‌های سخت‌افزاری جدید را به راحتی با پیکربندی مجدد Altera FPGA با استفاده از J سیستم خود آزمایش کنید.TAG رابط کاربری
جیTAG رابط از توسعه سخت‌افزار و نرم‌افزار پشتیبانی می‌کند. شما می‌توانید کارهای زیر را با استفاده از J انجام دهیدTAG رابط: · پیکربندی FPGA آلترا · دانلود و اشکال‌زدایی نرم‌افزار · ارتباط با FPGA آلترا از طریق رابطی شبیه به UART (JTAG UART
ترمینال) · اشکال‌زدایی سخت‌افزار (با تحلیلگر منطقی تعبیه‌شده Signal Tap) · برنامه‌ریزی حافظه فلش
پس از پیکربندی FPGA آلترا با طراحی مبتنی بر پردازنده Nios V، جریان توسعه نرم‌افزار مشابه جریان طراحی‌های میکروکنترلر گسسته خواهد بود.

اطلاعات مرتبط · AN 985: آموزش پردازنده Nios V
یک راهنمای شروع سریع در مورد ایجاد یک سیستم پردازنده ساده Nios V و اجرای برنامه Hello World.
© شرکت Altera. Altera، لوگوی Altera، لوگوی `a` و سایر علائم Altera، علائم تجاری شرکت Altera هستند. Altera حق ایجاد تغییرات در هر محصول و خدماتی را در هر زمان و بدون اطلاع قبلی برای خود محفوظ می‌دارد. Altera هیچ مسئولیتی یا تعهدی ناشی از کاربرد یا استفاده از هرگونه اطلاعات، محصول یا خدماتی که در اینجا شرح داده شده است را بر عهده نمی‌گیرد، مگر مواردی که صریحاً و کتباً توسط Altera موافقت شده باشد. به مشتریان Altera توصیه می‌شود قبل از تکیه بر هرگونه اطلاعات منتشر شده و قبل از ثبت سفارش برای محصولات یا خدمات، آخرین نسخه از مشخصات دستگاه را دریافت کنند. *نام‌ها و برندهای دیگر ممکن است به عنوان دارایی دیگران ادعا شوند.

۱. درباره پردازنده تعبیه‌شده Nios® V ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
· راهنمای مرجع پردازنده Nios V اطلاعاتی در مورد معیارهای عملکرد پردازنده Nios V، معماری پردازنده، مدل برنامه‌نویسی و پیاده‌سازی هسته ارائه می‌دهد.
· راهنمای کاربر IP لوازم جانبی تعبیه‌شده · کتابچه راهنمای توسعه‌دهنده نرم‌افزار پردازنده Nios V

محیط توسعه نرم‌افزار پردازنده Nios V، ابزارهای موجود و فرآیند ساخت نرم‌افزار برای اجرا روی پردازنده Nios V را شرح می‌دهد. · راهنمای کاربر Ashling* RiscFree* برای FPGAهای Altera محیط توسعه یکپارچه (IDE) RiscFree* را برای FPGAهای Altera، HPS مبتنی بر Arm* و پردازنده هسته‌ای Nios V شرح می‌دهد. · یادداشت‌های انتشار IP پردازنده Nios V برای FPGA Altera
1.2. پشتیبانی از نرم افزار Quartus® Prime
روند ساخت پردازنده Nios V برای نرم‌افزار Quartus® Prime Pro Edition و نرم‌افزار Quartus Prime Standard Edition متفاوت است. برای اطلاعات بیشتر در مورد تفاوت‌ها، به AN 980: پشتیبانی نرم‌افزاری پردازنده Nios V Quartus Prime مراجعه کنید.
اطلاعات مرتبط AN 980: پردازنده Nios V پشتیبانی نرم‌افزار Quartus Prime
۱.۳. مجوز پردازنده Nios V
هر نوع پردازنده Nios V دارای کلید مجوز مخصوص به خود است. پس از دریافت کلید مجوز، می‌توانید از همان کلید مجوز برای همه پروژه‌های پردازنده Nios V تا تاریخ انقضا استفاده کنید. می‌توانید مجوزهای IP مربوط به پردازنده Altera FPGA شرکت Nios V را بدون هیچ هزینه‌ای تهیه کنید.
فهرست کلید مجوز پردازنده Nios V در مرکز صدور مجوز سلف سرویس Altera FPGA موجود است. روی برگه ثبت نام برای ارزیابی یا مجوز رایگان کلیک کنید و گزینه‌های مربوطه را برای درخواست انتخاب کنید.
شکل 1. مرکز صدور مجوز سلف سرویس FPGA آلترا

با کلیدهای مجوز، می‌توانید:
ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۱. درباره پردازنده تعبیه‌شده Nios® V ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
· یک پردازنده Nios V را در سیستم خود پیاده‌سازی کنید. · رفتار یک سیستم پردازنده Nios V را شبیه‌سازی کنید. · عملکرد طراحی، مانند اندازه و سرعت را تأیید کنید. · برنامه‌نویسی دستگاه را تولید کنید file· برنامه‌ریزی یک دستگاه و تأیید طراحی آن در سخت‌افزار.
برای توسعه نرم‌افزار در Ashling* RiscFree* IDE برای FPGAهای Altera نیازی به مجوز ندارید.
اطلاعات مرتبط · مرکز صدور مجوز سلف سرویس FPGA آلترا
برای اطلاعات بیشتر در مورد دریافت کلیدهای مجوز IP پردازنده Nios V برای FPGA Altera. · نصب و صدور مجوز نرم‌افزار Altera FPGA برای اطلاعات بیشتر در مورد صدور مجوز نرم‌افزار Altera FPGA و راه‌اندازی سرور مجوز ثابت و مجوز شبکه.
۱.۴ طراحی سیستم تعبیه‌شده
شکل زیر یک جریان طراحی سیستم مبتنی بر پردازنده Nios V ساده شده، شامل توسعه سخت‌افزار و نرم‌افزار را نشان می‌دهد.

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۱. درباره پردازنده تعبیه‌شده Nios® V ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

شکل 2.

جریان طراحی سیستم پردازنده Nios V
مفهوم سیستم

تجزیه و تحلیل نیازهای سیستم

نیوس® وی
هسته‌های پردازنده و قطعات استاندارد

تعریف و تولید سیستم در
طراح پلتفرم

جریان سخت‌افزار: ادغام و کامپایل پروژه Intel Quartus Prime

جریان نرم‌افزار: توسعه و ساخت نرم‌افزار پیشنهادی Nios V

جریان سخت‌افزار: دانلود طراحی FPGA
به هیئت مدیره هدف

جریان نرم‌افزار: تست و اشکال‌زدایی نرم‌افزار پردازنده Nios V

نرم‌افزار با مشخصات مطابقت ندارد؟
بله
سخت‌افزار خیر با مشخصات مطابقت دارد؟ بله
سیستم کامل شد

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

726952 | 2025.07.16 ارسال بازخورد

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار و طراح پلتفرم Quartus Prime

شکل 3.

نمودار زیر طراحی سخت‌افزاری یک پردازنده Nios V معمولی را نشان می‌دهد. جریان طراحی سخت‌افزار سیستم پردازنده Nios V

شروع کنید

هسته‌های V و قطعات استاندارد Nios

استفاده از طراح پلتفرم برای طراحی یک سیستم مبتنی بر Nios V
طراحی طراح پلتفرم را تولید کنید

یکپارچه‌سازی سیستم طراح پلتفرم با پروژه Intel Quartus Prime
تعیین محل پین‌ها، الزامات زمان‌بندی و سایر محدودیت‌های طراحی
کامپایل سخت‌افزار برای دستگاه هدف در Intel Quartus Prime

آماده دانلود
۲.۱ ایجاد طراحی سیستم پردازنده Nios V با استفاده از Platform Designer
نرم‌افزار Quartus Prime شامل ابزار یکپارچه‌سازی سیستم Platform Designer است که وظیفه تعریف و یکپارچه‌سازی هسته IP پردازنده Nios V و سایر IPها را در طراحی سیستم Altera FPGA ساده می‌کند. Platform Designer به طور خودکار منطق اتصال داخلی را از اتصال سطح بالای مشخص شده ایجاد می‌کند. اتوماسیون اتصال داخلی، وظیفه زمان‌بر تعیین اتصالات HDL در سطح سیستم را از بین می‌برد.
© شرکت Altera. Altera، لوگوی Altera، لوگوی `a` و سایر علائم Altera، علائم تجاری شرکت Altera هستند. Altera حق ایجاد تغییرات در هر محصول و خدماتی را در هر زمان و بدون اطلاع قبلی برای خود محفوظ می‌دارد. Altera هیچ مسئولیتی یا تعهدی ناشی از کاربرد یا استفاده از هرگونه اطلاعات، محصول یا خدماتی که در اینجا شرح داده شده است را بر عهده نمی‌گیرد، مگر مواردی که صریحاً و کتباً توسط Altera موافقت شده باشد. به مشتریان Altera توصیه می‌شود قبل از تکیه بر هرگونه اطلاعات منتشر شده و قبل از ثبت سفارش برای محصولات یا خدمات، آخرین نسخه از مشخصات دستگاه را دریافت کنند. *نام‌ها و برندهای دیگر ممکن است به عنوان دارایی دیگران ادعا شوند.

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار و طراح پلتفرم Quartus Prime
726952 | 2025.07.16

پس از تجزیه و تحلیل نیازمندی‌های سخت‌افزاری سیستم، از Quartus Prime برای مشخص کردن هسته پردازنده Nios V، حافظه و سایر اجزای مورد نیاز سیستم خود استفاده می‌کنید. طراح پلتفرم به طور خودکار منطق اتصال را برای ادغام اجزا در سیستم سخت‌افزاری تولید می‌کند.

۲.۱.۱ نمونه‌سازی پردازنده Nios V با Altera FPGA IP

You can instantiate any of the processor IP cores in Platform Designer IP Catalog Processors and Peripherals Embedded Processors.

هسته IP هر پردازنده بر اساس معماری منحصر به فرد خود از گزینه‌های پیکربندی مختلفی پشتیبانی می‌کند. می‌توانید این پیکربندی‌ها را برای تطابق بهتر با نیازهای طراحی خود تعریف کنید.

جدول 1.

گزینه‌های پیکربندی در انواع اصلی

گزینه های پیکربندی

پردازنده V/c نیوس

پردازنده Nios V/m

اشکال‌زدایی استفاده درخواست تنظیم مجدد

—

تله‌ها، استثناها و وقفه‌ها

معماری CPU

ECC

انبارها، مناطق پیرامونی و TCMها

—

دستورالعمل‌های سفارشی

—

قفل کردن

—

پردازنده نیوس V/g

۲.۱.۱.۱. نمونه‌سازی میکروکنترلر Nios V/c Compact FPGA Altera IP شکل ۴. میکروکنترلر Nios V/c Compact FPGA Altera IP

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار و طراح پلتفرم Quartus Prime
726952 | 2025.07.16

۲.۱.۱.۱.۱. تب معماری پردازنده

جدول 2.

برگه معماری پردازنده

ویژگی

توضیحات

فعال کردن رابط Avalon® رابط Avalon را برای مدیریت دستورالعمل‌ها و مدیریت داده‌ها فعال می‌کند. در صورت غیرفعال بودن، سیستم از رابط AXI4-Lite استفاده می‌کند.

ارزش مسئولیت اجتماعی شرکتی ماهارتید

· گزینه IP نامعتبر. · از مقدار mhartid CSR در پردازنده Nios V/c استفاده نکنید.

۲.۱.۱.۱.۲. استفاده از برگه درخواست بازنشانی

جدول 3.

از پارامتر برگه درخواست بازنشانی استفاده کنید

از برگه درخواست بازنشانی استفاده کنید

توضیحات

رابط درخواست بازنشانی را اضافه کنید

· این گزینه را فعال کنید تا پورت‌های تنظیم مجدد محلی در معرض دید قرار گیرند، جایی که یک استاد محلی می‌تواند از آن برای راه‌اندازی مجدد پردازنده Nios V بدون تأثیر بر سایر اجزای سیستم پردازنده Nios V استفاده کند.
· رابط ریست شامل یک سیگنال resetreq ورودی و یک سیگنال ack خروجی است.
شما می‌توانید با ارسال سیگنال resetreq، درخواست تنظیم مجدد هسته پردازنده Nios V را بدهید.
· سیگنال resetreq باید تا زمانی که پردازنده سیگنال ack را ارسال کند، فعال باقی بماند. عدم ارسال سیگنال می‌تواند باعث شود پردازنده در حالت غیرقطعی قرار گیرد.
· پردازنده Nios V با ارسال سیگنال ack اعلام می‌کند که ریست با موفقیت انجام شده است.
· پس از اینکه پردازنده با موفقیت ریست شد، ارسال سیگنال ack می‌تواند چندین بار به صورت دوره‌ای تا زمان لغو ارسال سیگنال resetreq اتفاق بیفتد.

۲.۱.۱.۱.۳. تب تله‌ها، استثناها و وقفه‌ها

جدول 4.

پارامترهای تب Traps، Exceptionها و Interruptها

تله‌ها، استثناها و وقفه‌ها

توضیحات

تنظیم مجدد عامل

بازنشانی افست

· انحراف بردار بازنشانی را نسبت به آدرس پایه عامل بازنشانی انتخاب شده مشخص می‌کند. · طراح پلتفرم به طور خودکار یک مقدار پیش‌فرض برای انحراف بازنشانی ارائه می‌دهد.

توجه:

طراح پلتفرم یک گزینه Absolute ارائه می‌دهد که به شما امکان می‌دهد یک آدرس مطلق را در Reset Offset مشخص کنید. از این گزینه زمانی استفاده کنید که حافظه ذخیره کننده بردار ریست خارج از سیستم پردازنده و زیرسیستم‌ها قرار دارد.

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار و طراح پلتفرم Quartus Prime
726952 | 2025.07.16

۲.۱.۱.۱.۴. برگه ECC

جدول 5.

برگه ECC

ECC

فعال کردن تشخیص خطا و گزارش وضعیت

توضیحات
· این گزینه را برای اعمال ویژگی ECC برای بلوک‌های RAM داخلی پردازنده Nios V فعال کنید. · ویژگی‌های ECC خطاهای تا 2 بیت را تشخیص می‌دهند و بر اساس رفتار زیر واکنش نشان می‌دهند:
— اگر خطای ۱ بیتی قابل اصلاح باشد، پردازنده پس از اصلاح خطا در خط لوله پردازنده به کار خود ادامه می‌دهد. با این حال، اصلاح در حافظه‌های منبع منعکس نمی‌شود.
— اگر خطا غیرقابل اصلاح باشد، پردازنده بدون اصلاح آن در خط لوله پردازنده و حافظه‌های منبع به کار خود ادامه می‌دهد، که ممکن است باعث شود پردازنده وارد حالت غیرقطعی شود.

۲.۱.۱.۲. نمونه‌سازی میکروکنترلر Nios V/m Altera FPGA IP شکل ۵. میکروکنترلر Nios V/m Altera FPGA IP

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار و طراح پلتفرم Quartus Prime
726952 | 2025.07.16

۲.۱.۱.۲.۱. برگه اشکال‌زدایی

جدول 6.

پارامترهای برگه اشکال‌زدایی

برگه اشکال‌زدایی

توضیحات

اشکال‌زدایی را فعال کنید
فعال کردن تنظیم مجدد از ماژول اشکال‌زدایی

· این گزینه را برای اضافه کردن J فعال کنیدTAG ماژول اتصال هدف به پردازنده Nios V. · JTAG ماژول اتصال هدف امکان اتصال به پردازنده Nios V را از طریق
JTAG پین‌های رابط FPGA. · این اتصال قابلیت‌های اساسی زیر را فراهم می‌کند:
— شروع و توقف پردازنده Nios V — بررسی و ویرایش ثبات‌ها و حافظه. — دانلود برنامه Nios V .elf file به حافظه پردازنده در زمان اجرا از طریق
دانلود niosv. — اشکال‌زدایی برنامه در حال اجرا روی پردازنده Nios V · اتصال پورت dm_agent به دستورالعمل پردازنده و گذرگاه داده. اطمینان حاصل کنید که آدرس پایه بین هر دو گذرگاه یکسان است.
· این گزینه را فعال کنید تا پورت‌های dbg_reset_out و ndm_reset_in نمایش داده شوند. · JTAG دستور debugger یا niosv-download -r باعث فعال شدن dbg_reset_out می‌شود که
به پردازنده Nios V اجازه می‌دهد تا لوازم جانبی سیستم متصل به این پورت را ریست کند. · شما باید رابط dbg_reset_out را به ndm_reset_in به جای reset متصل کنید.
رابطی برای راه‌اندازی تنظیم مجدد هسته پردازنده و ماژول تایمر. برای جلوگیری از رفتار نامشخص، نباید رابط dbg_reset_out را به رابط تنظیم مجدد متصل کنید.

۲.۱.۱.۱.۲. استفاده از برگه درخواست بازنشانی

جدول 7.

از پارامتر برگه درخواست بازنشانی استفاده کنید

از برگه درخواست بازنشانی استفاده کنید

توضیحات

رابط درخواست بازنشانی را اضافه کنید

· این گزینه را فعال کنید تا پورت‌های تنظیم مجدد محلی در معرض دید قرار گیرند، جایی که یک استاد محلی می‌تواند از آن برای راه‌اندازی مجدد پردازنده Nios V بدون تأثیر بر سایر اجزای سیستم پردازنده Nios V استفاده کند.
· رابط ریست شامل یک سیگنال resetreq ورودی و یک سیگنال ack خروجی است.
شما می‌توانید با ارسال سیگنال resetreq، درخواست تنظیم مجدد هسته پردازنده Nios V را بدهید.
· سیگنال resetreq باید تا زمانی که پردازنده سیگنال ack را ارسال کند، فعال باقی بماند. عدم ارسال سیگنال می‌تواند باعث شود پردازنده در حالت غیرقطعی قرار گیرد.
· اعلام سیگنال resetreq در حالت اشکال‌زدایی هیچ تاثیری بر وضعیت پردازنده ندارد.
· پردازنده Nios V با ارسال سیگنال ack اعلام می‌کند که ریست با موفقیت انجام شده است.
· پس از اینکه پردازنده با موفقیت ریست شد، ارسال سیگنال ack می‌تواند چندین بار به صورت دوره‌ای تا زمان لغو ارسال سیگنال resetreq اتفاق بیفتد.

۲.۱.۱.۱.۳. تب تله‌ها، استثناها و وقفه‌ها

جدول 8.

تب تله‌ها، استثناها و وقفه‌ها

توضیحات

تنظیم مجدد عامل

حالت وقفه جبرانی را مجدداً تنظیم کنید

· انحراف بردار بازنشانی را نسبت به آدرس پایه عامل بازنشانی انتخاب شده مشخص می‌کند. · طراح پلتفرم به طور خودکار یک مقدار پیش‌فرض برای انحراف بازنشانی ارائه می‌دهد.
نوع کنترل‌کننده وقفه را مشخص کنید، مستقیم یا برداری. توجه: پردازنده غیرخطی Nios V/m از وقفه‌های برداری پشتیبانی نمی‌کند.
بنابراین، وقتی پردازنده در حالت Nonpipelined است، از استفاده از حالت وقفه برداری (Vectored interrupt) خودداری کنید.

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار و طراح پلتفرم Quartus Prime
726952 | 2025.07.16

توجه:

۲.۱.۱.۲.۴. معماری پردازنده

جدول 9.

پارامترهای تب معماری پردازنده

معماری CPU

توضیحات

فعال کردن پایپ‌لاین در CPU

· این گزینه را برای نمونه‌سازی پردازنده V/m پایپ‌لاین Nios فعال کنید. — IPC بالاتر به قیمت ناحیه منطقی بالاتر و فرکانس حداکثر فرکانس پایین‌تر است.
· این گزینه را برای نمونه‌سازی پردازنده Nios V/m غیر پایپ‌لاین غیرفعال کنید. — عملکرد هسته مشابهی با پردازنده Nios V/c دارد. — از قابلیت اشکال‌زدایی و وقفه پشتیبانی می‌کند — ناحیه منطقی کمتر و فرکانس حداکثر فرکانس بالاتر با هزینه IPC کمتر.

فعال کردن رابط Avalon

رابط Avalon را برای مدیریت دستورالعمل‌ها و مدیریت داده‌ها فعال می‌کند. در صورت غیرفعال بودن، سیستم از رابط AXI4-Lite استفاده می‌کند.

ارزش مسئولیت اجتماعی شرکتی ماهارتید

· مقدار رجیستر Hart ID (mhartid) به طور پیش‌فرض 0 است. · مقداری بین 0 تا 4094 را اختصاص دهید. · سازگار با Altera FPGA Avalon Mutex Core HAL API.

اطلاعات مرتبط راهنمای کاربر IP لوازم جانبی تعبیه‌شده – Intel FPGA Avalon® Mutex Core

۲.۱.۱.۱.۴. برگه ECC
جدول 10. برگه ECC
فعال‌سازی تشخیص خطا و گزارش وضعیت ECC

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار و طراح پلتفرم Quartus Prime
726952 | 2025.07.16
۲.۱.۱.۳. نمونه‌سازی پردازنده همه‌منظوره Nios V/g با Altera FPGA IP
شکل ۶. پردازنده همه منظوره Nios V/g FPGA Altera IP - بخش ۱

شکل 7.

پردازنده همه منظوره Nios V/g FPGA Altera IP - بخش 2 (خاموش کردن، فعال کردن، کنترل کننده وقفه سطح هسته)

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار و طراح پلتفرم Quartus Prime
726952 | 2025.07.16

شکل 8.

پردازنده همه منظوره Nios V/g FPGA Altera IP - بخش 2 (فعال کردن کنترل کننده وقفه سطح هسته)

شکل ۶. پردازنده همه منظوره Nios V/g FPGA Altera IP - بخش ۱

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار و طراح پلتفرم Quartus Prime
726952 | 2025.07.16
شکل ۶. پردازنده همه منظوره Nios V/g FPGA Altera IP - بخش ۱

۲.۱.۱.۲.۴. معماری پردازنده

جدول 11. پارامترهای معماری پردازنده

تب معماری پردازنده (CPU Architecture) واحد اعشاری (Floating Point Unit) را فعال کنید

شرح این گزینه را برای اضافه کردن واحد ممیز شناور ("پسوند "F") در هسته پردازنده فعال کنید.

پیش‌بینی شاخه را فعال کنید

پیش‌بینی پرش استاتیک (Backward Taken و Forward Not Taked) را برای دستورالعمل‌های پرش فعال کنید.

ارزش مسئولیت اجتماعی شرکتی ماهارتید

غیرفعال کردن دستورالعمل‌های FSQRT و FDIV برای FPU

· عملیات جذر اعشاری (FSQRT) و تقسیم اعشاری (FDIV) را در FPU حذف کنید.
· اعمال شبیه‌سازی نرم‌افزاری روی هر دو دستورالعمل در زمان اجرا.

اطلاعات مرتبط راهنمای کاربر IP لوازم جانبی تعبیه‌شده – Intel FPGA Avalon® Mutex Core

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار و طراح پلتفرم Quartus Prime
726952 | 2025.07.16

۲.۱.۱.۲.۱. برگه اشکال‌زدایی

جدول ۱۲. پارامترهای برگه اشکال‌زدایی

برگه اشکال‌زدایی

توضیحات

اشکال‌زدایی را فعال کنید
فعال کردن تنظیم مجدد از ماژول اشکال‌زدایی

۲.۱.۱.۳.۳. جدول ۱۳. زبانه قفل شونده
پارامترها فعال کردن Lockstep دوره زمانی پیش‌فرض وقفه فعال کردن رابط بازنشانی تمدید شده

شرح · سیستم دو هسته‌ای Lockstep را فعال کنید. · مقدار پیش‌فرض زمان انقضای قابل برنامه‌ریزی در هنگام خروج از ریست (بین ۰ تا ۲۵۵). · رابط تنظیم مجدد توسعه‌یافته اختیاری را برای کنترل تنظیم مجدد توسعه‌یافته فعال کنید. · در صورت غیرفعال بودن، fRSmartComp کنترل تنظیم مجدد پایه را پیاده‌سازی می‌کند.

۲.۱.۱.۱.۲. استفاده از برگه درخواست بازنشانی

جدول ۱۴. استفاده از پارامتر برگه درخواست بازنشانی

از برگه درخواست بازنشانی استفاده کنید

توضیحات

رابط درخواست بازنشانی را اضافه کنید

· این گزینه را فعال کنید تا پورت‌های تنظیم مجدد محلی در معرض دید قرار گیرند، جایی که یک استاد محلی می‌تواند از آن برای راه‌اندازی مجدد پردازنده Nios V بدون تأثیر بر سایر اجزای سیستم پردازنده Nios V استفاده کند.
· رابط ریست شامل یک سیگنال resetreq ورودی و یک سیگنال ack خروجی است.
شما می‌توانید با ارسال سیگنال resetreq، درخواست تنظیم مجدد هسته پردازنده Nios V را بدهید.
· سیگنال resetreq باید تا زمانی که پردازنده سیگنال ack را ارسال کند، فعال باقی بماند. عدم ارسال سیگنال می‌تواند باعث شود پردازنده در حالت غیرقطعی قرار گیرد.
· اعلام سیگنال resetreq در حالت اشکال‌زدایی هیچ تاثیری بر وضعیت پردازنده ندارد.
· پردازنده Nios V با ارسال سیگنال ack اعلام می‌کند که ریست با موفقیت انجام شده است.
· پس از اینکه پردازنده با موفقیت ریست شد، ارسال سیگنال ack می‌تواند چندین بار به صورت دوره‌ای تا زمان لغو ارسال سیگنال resetreq اتفاق بیفتد.

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار و طراح پلتفرم Quartus Prime
726952 | 2025.07.16

۲.۱.۱.۱.۳. تب تله‌ها، استثناها و وقفه‌ها

جدول 15.

زبانه تله‌ها، استثناها و وقفه‌ها هنگام غیرفعال بودن کنترل‌کننده وقفه سطح هسته

تب تله‌ها، استثناها و وقفه‌ها
تنظیم مجدد عامل

توضیحات
· حافظه‌ای که بردار تنظیم مجدد (آدرس تنظیم مجدد پردازنده Nios V) را در خود جای داده است و کد تنظیم مجدد در آن قرار دارد.
· شما می‌توانید هر ماژول حافظه‌ای را که به استاد دستورالعمل پردازنده Nios V متصل است و توسط یک جریان بوت پردازنده Nios V پشتیبانی می‌شود، به عنوان عامل تنظیم مجدد انتخاب کنید.

بازنشانی افست

فعال کردن کنترل‌کننده وقفه سطح هسته (CLIC)

· CLIC را برای پشتیبانی از وقفه‌های پیشگیرانه و شرایط راه‌اندازی وقفه قابل تنظیم، فعال کنید.
· وقتی فعال باشد، می‌توانید تعداد وقفه‌های پلتفرم را پیکربندی کنید، شرایط تریگر را تنظیم کنید و برخی از وقفه‌ها را به عنوان پیشگیرانه تعیین کنید.

رجیستر سایه حالت وقفه Files

نوع وقفه را به صورت مستقیم یا برداری مشخص کنید. رجیستر سایه را فعال کنید تا تغییر زمینه هنگام وقفه کاهش یابد.

جدول 16.

تله‌ها، استثناها و وقفه‌ها هنگام فعال بودن کنترل‌کننده وقفه سطح هسته

تله‌ها، استثناها و وقفه‌ها

توضیحات

تنظیم مجدد عامل
بازنشانی افست
فعال کردن کنترل‌کننده وقفه سطح هسته (CLIC)

· حافظه‌ای که بردار تنظیم مجدد (آدرس تنظیم مجدد پردازنده Nios V) را در خود جای داده است و کد تنظیم مجدد در آن قرار دارد.
· شما می‌توانید هر ماژول حافظه‌ای را که به استاد دستورالعمل پردازنده Nios V متصل است و توسط یک جریان بوت پردازنده Nios V پشتیبانی می‌شود، به عنوان عامل تنظیم مجدد انتخاب کنید.
· انحراف بردار بازنشانی را نسبت به آدرس پایه عامل بازنشانی انتخاب شده مشخص می‌کند. · طراح پلتفرم به طور خودکار یک مقدار پیش‌فرض برای انحراف بازنشانی ارائه می‌دهد.
· CLIC را برای پشتیبانی از وقفه‌های پیشگیرانه و شرایط راه‌اندازی وقفه قابل تنظیم فعال کنید. · وقتی فعال باشد، می‌توانید تعداد وقفه‌های پلتفرم را پیکربندی کنید، شرایط راه‌اندازی را تنظیم کنید،
و برخی از وقفه‌ها را به عنوان پیشگیرانه تعیین کنید.

حالت وقفه

· انواع وقفه را به صورت مستقیم، برداری یا CLIC مشخص کنید.

ثبت سایه Files

· فعال کردن ثبات سایه برای کاهش تغییر زمینه هنگام وقفه.
· دو رویکرد ارائه می‌دهد:
— تعداد سطوح وقفه CLIC
— تعداد سطوح وقفه CLIC – ۱: این گزینه زمانی مفید است که بخواهید تعداد رجیستر file کپی‌هایی که دقیقاً در تعداد مشخصی از بلوک‌های M20K یا M9K جا شوند.
· پردازنده Nios V را برای استفاده از ثبات سایه فعال کنید fileکه سربار تغییر زمینه را هنگام وقفه کاهش می‌دهند.
برای اطلاعات بیشتر در مورد رجیستری سایه fileبه دفترچه راهنمای مرجع پردازنده Nios V مراجعه کنید.

تعداد منابع وقفه پلتفرم

· تعداد وقفه‌های پلتفرم را بین ۱۶ تا ۲۰۴۸ مشخص می‌کند.
نکته: CLIC تا ۲۰۶۴ ورودی وقفه را پشتیبانی می‌کند و ۱۶ ورودی وقفه اول نیز به کنترل‌کننده وقفه پایه متصل هستند.

ترازبندی جدول برداری CLIC

· به طور خودکار بر اساس تعداد منابع وقفه پلتفرم تعیین می‌شود. · اگر از ترازبندی‌ای استفاده کنید که کمتر از مقدار توصیه شده باشد، CLIC منطق را افزایش می‌دهد
پیچیدگی با اضافه کردن یک جمع‌کننده اضافی برای انجام محاسبات برداری. · اگر از ترازی استفاده کنید که کمتر از مقدار توصیه‌شده باشد، این امر منجر به افزایش
پیچیدگی منطقی در CLIC.
ادامه …

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار و طراح پلتفرم Quartus Prime
726952 | 2025.07.16

تله‌ها، استثناها و وقفه‌ها
تعداد سطوح وقفه
تعداد اولویت‌های وقفه در هر سطح
قطبیت وقفه قابل تنظیم پشتیبانی از وقفه‌های فعال‌شده توسط لبه

توضیحات
· تعداد سطوح وقفه را با یک سطح اضافی 0 برای کد برنامه مشخص می‌کند. وقفه‌های سطح بالاتر می‌توانند یک کنترل‌کننده در حال اجرا را برای یک وقفه سطح پایین‌تر قطع کنند (پیش‌دستانه عمل کنند).
· با سطوح وقفه غیر صفر به عنوان تنها گزینه‌های موجود برای وقفه‌ها، کد برنامه همیشه در پایین‌ترین سطح، یعنی ۰، قرار دارد. توجه: پیکربندی زمان اجرا سطح و اولویت یک وقفه در یک رجیستر ۸ بیتی انجام می‌شود. اگر تعداد سطوح وقفه ۲۵۶ باشد، پیکربندی اولویت وقفه در زمان اجرا امکان‌پذیر نیست. در غیر این صورت، حداکثر تعداد اولویت‌های قابل پیکربندی ۲۵۶ / (تعداد سطوح وقفه – ۱) است.
· تعداد اولویت‌های وقفه را مشخص می‌کند که CLIC از آنها برای تعیین ترتیب فراخوانی کنترل‌کننده‌های وقفه غیر پیش‌گیرنده استفاده می‌کند. نکته: الحاق مقادیر دودویی سطح وقفه انتخاب شده و اولویت وقفه انتخاب شده باید کمتر از ۸ بیت باشد.
· به شما امکان می‌دهد قطبیت وقفه را در زمان اجرا پیکربندی کنید. · قطبیت پیش‌فرض، قطبیت مثبت است.
· به شما امکان می‌دهد شرایط تریگر وقفه را در زمان اجرا پیکربندی کنید، یعنی تریگر سطح بالا یا تریگر لبه مثبت (وقتی قطبیت وقفه در قطبیت وقفه قابل تنظیم مثبت است).
· شرط پیش فرض تریگر، وقفه تریگر شده با سطح است.

توجه:

اطلاعات مرتبط دفترچه راهنمای مرجع پردازنده Nios® V

۲.۱.۱.۳.۶. برگه تنظیمات حافظه

جدول ۱۷. پارامترهای تب پیکربندی حافظه

دسته بندی

برگه پیکربندی حافظه

توضیحات

حافظه‌های نهان

اندازه حافظه پنهان داده

· اندازه حافظه پنهان داده را مشخص می‌کند. · اندازه‌های معتبر از 0 کیلوبایت (KB) تا 16 کیلوبایت هستند. · وقتی اندازه 0 کیلوبایت شد، حافظه پنهان داده را خاموش کنید.

اندازه حافظه پنهان دستورالعمل

· اندازه حافظه پنهان دستورالعمل را مشخص می‌کند. · اندازه‌های معتبر از 0 کیلوبایت تا 16 کیلوبایت هستند. · وقتی اندازه 0 کیلوبایت شد، حافظه پنهان دستورالعمل را خاموش کنید.

منطقه محیطی A و B

اندازه

· اندازه ناحیه پیرامونی را مشخص می کند.
· اندازه‌های معتبر از ۶۴ کیلوبایت تا ۲ گیگابایت (GB) یا هیچکدام هستند. انتخاب هیچکدام ناحیه جانبی را غیرفعال می‌کند.

آدرس پایگاه

· آدرس پایه ناحیه پیرامونی را پس از انتخاب اندازه مشخص می‌کند.
· تمام آدرس‌های موجود در ناحیه پیرامونی، دسترسی‌های داده‌ای غیرقابل ذخیره در حافظه پنهان (Uncachingable) ایجاد می‌کنند.
· آدرس پایه منطقه جانبی باید با اندازه منطقه جانبی هم‌تراز باشد.

خاطرات به‌هم‌پیوسته

اندازه

· اندازه حافظه Tightly-coupled را مشخص می‌کند. — اندازه‌های معتبر از 0 مگابایت تا 512 مگابایت هستند.

مقداردهی اولیه آدرس پایه File

· آدرس پایه حافظه Tightly-coupled را مشخص می‌کند. · مقداردهی اولیه را مشخص می‌کند. file برای حافظه با اتصال محکم.

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار و طراح پلتفرم Quartus Prime
726952 | 2025.07.16

توجه:

در یک سیستم پردازنده Nios V با حافظه پنهان فعال، باید لوازم جانبی سیستم را در یک ناحیه جانبی قرار دهید. می‌توانید از نواحی جانبی برای تعریف یک تراکنش غیرقابل ذخیره‌سازی در حافظه پنهان برای لوازم جانبی مانند UART، PIO، DMA و موارد دیگر استفاده کنید.

۲.۱.۱.۱.۴. برگه ECC

جدول 18. برگه ECC
فعال‌سازی تشخیص خطا و گزارش وضعیت ECC
فعال کردن تصحیح تک بیتی

توضیحات
· این گزینه را برای اعمال ویژگی ECC برای بلوک‌های RAM داخلی پردازنده Nios V فعال کنید. · ویژگی‌های ECC خطاهای تا 2 بیت را تشخیص می‌دهند و بر اساس رفتار زیر واکنش نشان می‌دهند:
— اگر خطای تک بیتی قابل اصلاح باشد و گزینه «فعال کردن تصحیح تک بیتی» خاموش باشد، پردازنده پس از اصلاح خطا در خط لوله پردازنده به کار خود ادامه می‌دهد. با این حال، اصلاح در حافظه‌های منبع منعکس نمی‌شود.
— اگر خطای تک بیتی قابل اصلاح باشد و گزینه «فعال کردن اصلاح تک بیتی» فعال باشد، پردازنده پس از اصلاح خطا در خط لوله پردازنده و حافظه‌های منبع، به کار خود ادامه می‌دهد.
- اگر خطایی غیرقابل اصلاح باشد، پردازنده عملیات خود را متوقف می‌کند.
فعال کردن تصحیح تک بیتی روی بلوک‌های حافظه تعبیه‌شده در هسته.

۲.۱.۱.۳.۸. تب دستورالعمل‌های سفارشی

توجه:

این تب فقط برای هسته پردازنده Nios V/g در دسترس است.

جدول رابط سخت‌افزاری دستورالعمل سفارشی Nios V
میز ماکرو نرم‌افزار دستورالعمل سفارشی Nios V

توضیحات
پردازنده Nios V از این جدول برای تعریف رابط‌های مدیریت دستورالعمل سفارشی خود استفاده می‌کند.
· رابط‌های مدیر دستورالعمل سفارشی تعریف‌شده به‌طور منحصربه‌فرد توسط یک کد عملیاتی (CUSTOM0-3) و 3 بیت از funct7[6:4] کدگذاری می‌شوند.
· شما می‌توانید تا مجموعاً ۳۲ رابط مدیریت دستورالعمل سفارشی تعریف کنید.
پردازنده Nios V از این جدول برای تعریف کدگذاری‌های نرم‌افزاری دستورالعمل‌های سفارشی برای رابط‌های مدیر دستورالعمل‌های سفارشی تعریف‌شده استفاده می‌کند.
· برای هر کدگذاری نرم‌افزاری دستورالعمل سفارشی تعریف‌شده، کد عملیاتی (CUSTOM0-3) و 3 بیت از کدگذاری funct7[6:4] باید با یک کدگذاری رابط مدیر دستورالعمل سفارشی تعریف‌شده در جدول رابط سخت‌افزاری دستورالعمل سفارشی مرتبط باشند.
· شما می‌توانید از funct7[6:4]، funct7[3:0] و funct3[2:0] برای تعریف کدگذاری اضافی برای یک دستورالعمل سفارشی داده شده استفاده کنید، یا به صورت Xهایی مشخص کنید که به عنوان آرگومان‌های دستورالعمل اضافی ارسال شوند.
پردازنده Nios V، کدگذاری‌های نرم‌افزاری دستورالعمل‌های سفارشی تعریف‌شده را به عنوان ماکروهای C تولید شده در system.h ارائه می‌دهد و از فرمت دستورالعمل‌های RISC-V نوع R پیروی می‌کند.
· می‌توان از یادآورها برای تعریف نام‌های سفارشی برای موارد زیر استفاده کرد: — ماکروهای C تولید شده در system.h.
— یادآورهای اشکال‌زدایی GDB تولید شده در custom_instruction_debug.xml.

اطلاعات مرتبط
AN 977: دستورالعمل سفارشی پردازنده Nios V برای اطلاعات بیشتر در مورد دستورالعمل‌های سفارشی که به شما امکان می‌دهند پردازنده Nios® V را برای رفع نیازهای یک کاربرد خاص سفارشی کنید.

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار Quartus Prime و طراح پلتفرم ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
۲.۱.۲ تعریف طراحی اجزای سیستم
از طراح پلتفرم برای تعریف ویژگی‌های سخت‌افزاری سیستم پردازنده Nios V و افزودن اجزای مورد نظر استفاده کنید. نمودار زیر طراحی اولیه سیستم پردازنده Nios V را با اجزای زیر نشان می‌دهد: · هسته پردازنده Nios V · حافظه روی تراشه · JTAG UART · تایمر فاصله‌ای (اختیاری)(1)
وقتی یک حافظه On-Chip جدید به سیستم Platform Designer اضافه می‌شود، Sync System Infos را انجام دهید تا اجزای حافظه اضافه شده در هنگام تنظیم مجدد منعکس شوند. همچنین می‌توانید Auto Sync را در Platform Designer فعال کنید تا به طور خودکار آخرین تغییرات اجزا را منعکس کند.
شکل 11. مثالampاتصال پردازنده Nios V با سایر لوازم جانبی در Platform Designer

(1) شما می‌توانید از ویژگی‌های تایمر داخلی Nios V برای جایگزینی تایمر فاصله خارجی در Platform Designer استفاده کنید.

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار و طراح پلتفرم Quartus Prime
726952 | 2025.07.16
شما همچنین باید پین‌های عملیاتی را برای خروجی گرفتن به عنوان مجرا در سیستم طراح پلتفرم خود تعریف کنید. برای مثالampیک لیست پین عملیاتی مناسب برای سیستم FPGA به صورت زیر تعریف می‌شود، اما محدود به موارد زیر نیست:
· ساعت
· تنظیم مجدد
· سیگنال‌های ورودی/خروجی
۲.۱.۳. تعیین آدرس‌های پایه و اولویت‌های درخواست وقفه
برای مشخص کردن نحوه تعامل اجزای اضافه شده در طراحی برای تشکیل یک سیستم، باید آدرس‌های پایه را برای هر جزء عامل اختصاص دهید و اولویت‌های درخواست وقفه (IRQ) را برای J تعیین کنید.TAG UART و تایمر فاصله‌ای. طراح پلتفرم دستوری ارائه می‌دهد - اختصاص آدرس‌های پایه - که به طور خودکار آدرس‌های پایه مناسب را به تمام اجزای یک سیستم اختصاص می‌دهد. با این حال، می‌توانید آدرس‌های پایه را بر اساس نیاز خود تنظیم کنید.
در ادامه چند دستورالعمل برای اختصاص آدرس‌های پایه آمده است:
هسته پردازنده Nios V دارای محدوده آدرس ۳۲ بیتی است. برای دسترسی به اجزای عامل، آدرس پایه آنها باید بین ۰x۰۰۰۰۰۰۰۰ و ۰xFFFFFFFF باشد.
· برنامه‌های Nios V از ثابت‌های نمادین برای ارجاع به آدرس‌ها استفاده می‌کنند. لازم نیست مقادیر آدرسی را انتخاب کنید که به راحتی قابل یادآوری باشند.
· مقادیر آدرسی که اجزا را تنها با یک بیت تفاوت آدرس متمایز می‌کنند، سخت‌افزار کارآمدتری تولید می‌کنند. لازم نیست همه آدرس‌های پایه را در کوچکترین محدوده آدرس ممکن فشرده کنید زیرا فشرده‌سازی می‌تواند سخت‌افزار با کارایی کمتری ایجاد کند.
· طراح پلتفرم تلاشی برای تراز کردن اجزای حافظه جداگانه در یک محدوده حافظه پیوسته نمی‌کند. برای مثالampبنابراین، اگر می‌خواهید چندین مؤلفه حافظه روی تراشه به عنوان یک محدوده حافظه پیوسته آدرس‌دهی شوند، باید آدرس‌های پایه را به طور صریح اختصاص دهید.
طراح پلتفرم همچنین یک دستور اتوماسیون ارائه می‌دهد - شماره‌های وقفه را اختصاص دهید که سیگنال‌های IRQ را برای تولید نتایج سخت‌افزاری معتبر به هم متصل می‌کند. با این حال، اختصاص مؤثر IRQها نیاز به درک رفتار کلی پاسخ سیستم دارد. طراح پلتفرم نمی‌تواند حدس‌های آگاهانه‌ای در مورد بهترین تخصیص IRQ بزند.
کمترین مقدار IRQ بالاترین اولویت را دارد. در یک سیستم ایده‌آل، Altera توصیه می‌کند که مؤلفه تایمر بالاترین اولویت IRQ، یعنی کمترین مقدار، را داشته باشد تا دقت تیک ساعت سیستم حفظ شود.
در برخی موارد، ممکن است اولویت بالاتری را به لوازم جانبی بلادرنگ (مانند کنترل‌کننده‌های ویدیو) اختصاص دهید، که به نرخ وقفه بالاتری نسبت به اجزای تایمر نیاز دارد.
اطلاعات مرتبط
راهنمای کاربر Quartus Prime Pro Edition: اطلاعات بیشتر در مورد ایجاد یک سیستم با Platform Designer.

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار Quartus Prime و طراح پلتفرم ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
۲.۲. ادغام سیستم طراح پلتفرم در پروژه Quartus Prime
پس از تولید طرح سیستم Nios V در Platform Designer، کارهای زیر را برای ادغام ماژول سیستم Nios V در پروژه طراحی FPGA مربوط به Quartus Prime انجام دهید. · نمونه‌سازی ماژول سیستم Nios V در پروژه Quartus Prime · اتصال سیگنال‌ها از ماژول سیستم Nios V به سایر سیگنال‌ها در منطق FPGA · اختصاص مکان پین‌های فیزیکی · محدود کردن طرح FPGA
۲.۲.۱. نمونه‌سازی ماژول سیستم پردازنده Nios V در پروژه Quartus Prime
طراح پلتفرم یک موجودیت طراحی ماژول سیستم ایجاد می‌کند که می‌توانید آن را در Quartus Prime نمونه‌سازی کنید. نحوه نمونه‌سازی ماژول سیستم به روش ورود طراحی برای کل پروژه Quartus Prime بستگی دارد. برای مثالampاگر از Verilog HDL برای ورود طراحی استفاده می‌کردید، ماژول سیستم مبتنی بر Verilog را نمونه‌سازی کنید. اگر ترجیح می‌دهید از روش نمودار بلوکی برای ورود طراحی استفاده کنید، یک نماد ماژول سیستم با پسوند .bdf را نمونه‌سازی کنید. file.
۲.۲.۲ اتصال سیگنال‌ها و تعیین مکان فیزیکی پین‌ها
برای اتصال طراحی FPGA آلترا به طراحی سطح برد، کارهای زیر را انجام دهید: · شناسایی سطح بالا file برای طراحی و سیگنال‌های شما جهت اتصال به Altera خارجی
پین‌های دستگاه FPGA. · از طریق راهنمای کاربر طراحی سطح برد خود، بفهمید که کدام پین‌ها را باید وصل کنید یا
· سیگنال‌ها را در طراحی سطح بالا به پورت‌های دستگاه Altera FPGA خود با پین اختصاص دهید
ابزارهای تکلیف.
سیستم طراح پلتفرم شما می‌تواند طراحی سطح بالا باشد. با این حال، FPGA آلترا می‌تواند منطق اضافی را نیز بر اساس نیازهای شما شامل کند و بنابراین یک طراحی سطح بالای سفارشی را معرفی کند. fileسطح بالا file سیگنال‌های ماژول سیستم پردازنده Nios V را به سایر منطق طراحی FPGA Altera متصل می‌کند.
اطلاعات مرتبط راهنمای کاربر نسخه حرفه‌ای Quartus Prime: محدودیت‌های طراحی
۲.۲.۳ محدود کردن طراحی FPGA آلترا
یک طراحی مناسب سیستم FPGA آلترا شامل محدودیت‌های طراحی است تا اطمینان حاصل شود که طراحی، الزامات بسته شدن زمان‌بندی و سایر الزامات محدودیت منطقی را برآورده می‌کند. شما باید طراحی FPGA آلترا خود را برای برآورده کردن این الزامات، صریحاً با استفاده از ابزارهای ارائه شده در نرم‌افزار Quartus Prime یا ارائه دهندگان EDA شخص ثالث، محدود کنید. نرم‌افزار Quartus Prime از محدودیت‌های ارائه شده در طول مرحله کامپایل برای دستیابی به نتایج بهینه جایگذاری استفاده می‌کند.

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار و طراح پلتفرم Quartus Prime
726952 | 2025.07.16
اطلاعات مرتبط · راهنمای کاربر نسخه Quartus Prime Pro: محدودیت‌های طراحی · شرکای EDA شخص ثالث · راهنمای کاربر نسخه Quartus Prime Pro: تحلیلگر زمان‌بندی
۲.۳ طراحی سیستم حافظه پردازنده Nios V
این بخش بهترین شیوه‌ها برای انتخاب دستگاه‌های حافظه در یک سیستم تعبیه‌شده Platform Designer با پردازنده Nios V و دستیابی به عملکرد بهینه را شرح می‌دهد. دستگاه‌های حافظه نقش مهمی در بهبود عملکرد کلی یک سیستم تعبیه‌شده ایفا می‌کنند. حافظه سیستم تعبیه‌شده، دستورالعمل‌ها و داده‌های برنامه را ذخیره می‌کند.
۲.۳.۱ حافظه فرار
تمایز اصلی در نوع حافظه، نوسان آن است. حافظه فرار فقط تا زمانی که برق به دستگاه حافظه وصل باشد، محتویات خود را نگه می‌دارد. به محض اینکه برق را قطع کنید، حافظه محتویات خود را از دست می‌دهد.
Exampحافظه‌های فرار کمتر RAM، حافظه پنهان (cache) و ثبات‌ها (registers) هستند. اینها انواع حافظه‌های سریعی هستند که عملکرد اجرایی را افزایش می‌دهند. Altera توصیه می‌کند که دستورالعمل‌های پردازنده Nios V را در RAM بارگذاری و اجرا کنید و هسته Nios V IP را با IP حافظه روی تراشه (On-Chip Memory IP) یا IP رابط حافظه خارجی (External Memory Interface IP) برای عملکرد بهینه جفت کنید.
برای بهبود عملکرد، می‌توانید با تطبیق نوع یا عرض رابط مدیر داده پردازنده Nios V با رم بوت، اجزای سازگاری اضافی Platform Designer را حذف کنید. برای مثالampشما می‌توانید حافظه روی تراشه II را با رابط AXI-32 4 بیتی پیکربندی کنید که با رابط مدیریت داده Nios V مطابقت دارد.
اطلاعات مرتبط · مرکز پشتیبانی IP رابط‌های حافظه خارجی · حافظه روی تراشه (RAM یا ROM) Altera FPGA IP · حافظه روی تراشه II (RAM یا ROM) Altera FPGA IP · اجرای برنامه پردازنده Nios V درجا از OCRAM در صفحه ۵۴
۲.۳.۱.۱. پیکربندی حافظه روی تراشه RAM یا ROM
شما می‌توانید IPهای حافظه روی تراشه Altera FPGA را به عنوان RAM یا ROM پیکربندی کنید. · RAM قابلیت خواندن و نوشتن را فراهم می‌کند و ماهیتی فرار دارد. اگر شما
هنگام بوت شدن پردازنده Nios V از یک حافظه RAM روی تراشه، باید مطمئن شوید که محتوای بوت حفظ شده و در صورت ریست شدن در زمان اجرا خراب نمی‌شود. · اگر پردازنده Nios V از ROM بوت شود، هرگونه اشکال نرم‌افزاری روی پردازنده Nios V نمی‌تواند به اشتباه محتوای حافظه روی تراشه را بازنویسی کند. بنابراین، خطر خراب شدن نرم‌افزار بوت کاهش می‌یابد.
اطلاعات مرتبط · حافظه روی تراشه (RAM یا ROM) Altera FPGA IP · حافظه روی تراشه II (RAM یا ROM) Altera FPGA IP · اجرای برنامه پردازنده Nios V درجا از OCRAM در صفحه ۵۴

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار Quartus Prime و طراح پلتفرم ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
۲.۳.۱.۲. حافظه‌های پنهان
حافظه‌های روی تراشه معمولاً به دلیل تأخیر کم برای پیاده‌سازی عملکرد حافظه پنهان استفاده می‌شوند. پردازنده Nios V از حافظه روی تراشه برای حافظه پنهان دستورالعمل‌ها و داده‌ها استفاده می‌کند. ظرفیت محدود حافظه روی تراشه معمولاً برای حافظه‌های پنهان مشکلی ایجاد نمی‌کند زیرا آنها معمولاً کوچک هستند.
حافظه‌های نهان معمولاً در شرایط زیر استفاده می‌شوند:
· حافظه معمولی خارج از تراشه قرار دارد و زمان دسترسی طولانی‌تری نسبت به حافظه روی تراشه دارد.
بخش‌های حیاتی عملکرد کد نرم‌افزار می‌توانند در حافظه پنهان دستورالعمل‌ها قرار گیرند و عملکرد سیستم را بهبود بخشند.
· بخش حیاتی و پرکاربرد داده‌ها می‌تواند در حافظه پنهان داده‌ها قرار گیرد و عملکرد سیستم را بهبود بخشد.
فعال کردن حافظه‌های پنهان در پردازنده Nios V یک سلسله مراتب حافظه ایجاد می‌کند که زمان دسترسی به حافظه را به حداقل می‌رساند.
۲.۳.۱.۲.۱ منطقه پیرامونی
هیچ IP مربوط به لوازم جانبی تعبیه‌شده، مانند UART، I2C و SPI، نباید در حافظه پنهان (cache) ذخیره شود. حافظه پنهان برای حافظه‌های خارجی که تحت تأثیر زمان دسترسی طولانی قرار دارند، اکیداً توصیه می‌شود، در حالی که حافظه‌های داخلی روی تراشه ممکن است به دلیل زمان دسترسی کوتاهشان از این امر مستثنی باشند. شما نباید هیچ IP مربوط به لوازم جانبی تعبیه‌شده، مانند UART، I2C و SPI را به جز حافظه‌ها، در حافظه پنهان ذخیره کنید. این مهم است زیرا رویدادهای دستگاه‌های خارجی، مانند دستگاه‌های عامل که IPهای نرم‌افزاری را به‌روزرسانی می‌کنند، توسط حافظه پنهان پردازنده ثبت نمی‌شوند و به نوبه خود توسط پردازنده دریافت نمی‌شوند. در نتیجه، این رویدادها می‌توانند تا زمانی که حافظه پنهان را پاک نکنید، مورد توجه قرار نگیرند، که می‌تواند منجر به رفتار ناخواسته در سیستم شما شود. به طور خلاصه، ناحیه نگاشت‌شده در حافظه IPهای لوازم جانبی تعبیه‌شده غیرقابل ذخیره است و باید در نواحی جانبی پردازنده قرار گیرد.
برای تنظیم یک منطقه محیطی، این مراحل را دنبال کنید:
۱. نقشه آدرس سیستم را در طراح پلتفرم باز کنید.
۲. به نقشه آدرس مدیریت دستورالعمل‌ها و مدیریت داده‌های پردازنده بروید.
۳. قطعات جانبی و حافظه‌های موجود در سیستم خود را شناسایی کنید.
شکل 12. مثالampنقشه آدرس

توجه: فلش‌های آبی به حافظه‌ها اشاره دارند. ۴. لوازم جانبی را گروه‌بندی کنید:
الف. حافظه به عنوان حافظه پنهان (cacheable) ب. لوازم جانبی به عنوان حافظه پنهان (uncacheable)

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار و طراح پلتفرم Quartus Prime
726952 | 2025.07.16

جدول ۱۹. ناحیه قابل کش شدن و غیرقابل کش شدن

تابع

نقشه آدرس

وضعیت

منطقه پیرامونی

اندازه

آدرس پایگاه

کاربر_application_mem.s1

۰x۰ ~ ۰x۳ffff

قابل ذخیره سازی

N/A

cpu.dm_agent bootcopier_rom.s1

۰x۴۰۰۰۰ ~ ۰x۴ffff ۰x۵۰۰۰۰ ~ ۰x۵۱۷ff

غیرقابل ذخیره سازی

۶۵۵۳۶ بایت ناموجود

0x40000 N/A

bootcopier_ram.s1 cpu.timer_sw_agent صندوق پستی.avmm

۰x۵۲۰۰۰ ~ ۰x۵۳۷ff ۰x۵۴۰۰۰ ~ ۰x۵۴۰۳f ۰x۵۴۰۴۰ ~ ۰x۵۴۰۷f

قابل ذخیره سازی در حافظه پنهان (Cacheable)

۱۴۴ بایت (حداقل اندازه ۶۵۵۳۶ بایت است)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

غیرقابل ذخیره سازی

uart.avalon_jtag_برده

۰x۵۴۰۸۸ ~ ۰x۵۴۰۸f

غیرقابل ذخیره سازی

۵. نواحی پیرامونی را با اندازه‌های خاص خودشان تراز کنید:
· برای سابقampاگر اندازه ۶۵۵۳۶ بایت باشد، معادل ۰x۱۰۰۰۰ بایت است. بنابراین، آدرس پایه مجاز باید مضربی از ۰x۱۰۰۰۰ باشد.
· CPU.dm_agent از آدرس پایه 0x40000 استفاده می‌کند که مضربی از 0x10000 است. در نتیجه، ناحیه جانبی A با اندازه 65536 بایت و آدرس پایه 0x40000، الزامات را برآورده می‌کند.
· آدرس پایه مجموعه نواحی غیرقابل ذخیره در حافظه پنهان در 0x54000 مضربی از 0x10000 نیست. شما باید آنها را به 0x60000 یا مضرب دیگری از 0x10000 اختصاص دهید. بنابراین، ناحیه جانبی B که اندازه‌ای برابر با 65536 بایت و آدرس پایه 0x60000 دارد، معیارها را برآورده می‌کند.

جدول 20. ناحیه قابل کش شدن و غیرقابل کش شدن با قابلیت تخصیص مجدد

تابع

نقشه آدرس

وضعیت

منطقه پیرامونی

اندازه

آدرس پایگاه

کاربر_application_mem.s1

۰x۰ ~ ۰x۳ffff

قابل ذخیره سازی

N/A

cpu.dm_agent

۰x۰ ~ ۰x۳ffff

غیرقابل ذخیره سازی ۶۵۵۳۶ بایت

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

قابل ذخیره سازی

N/A

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm sysid_qsys_0.control_slave

۰x۵۲۰۰۰ ~ ۰x۵۳۷ff ۰x۶۰۰۰۰ ~ ۰x۶۰۰۳f ۰x۶۰۰۴۰ ~ ۰x۶۰۰۷f ۰x۶۰۰۸۰ ~ ۰x۶۰۰۸۷

قابل ذخیره سازی در حافظه پنهان، غیر قابل ذخیره سازی، غیر قابل ذخیره سازی

۱۴۴ بایت (حداقل اندازه ۶۵۵۳۶ بایت است)

0x60000

uart.avalon_jtag_برده

۰x۵۴۰۸۸ ~ ۰x۵۴۰۸f

غیرقابل ذخیره سازی

۲.۳.۱.۳. حافظه با اتصال محکم
حافظه‌های با اتصال محکم (TCM) با استفاده از حافظه روی تراشه پیاده‌سازی می‌شوند، زیرا تأخیر کم آنها را برای انجام وظیفه مناسب می‌کند. TCMها حافظه‌هایی هستند که در فضای آدرس معمولی نگاشت شده‌اند، اما دارای رابط اختصاصی با ریزپردازنده هستند و از ویژگی‌های عملکرد بالا و تأخیر کم حافظه نهان برخوردارند. TCM همچنین یک رابط فرعی برای میزبان خارجی فراهم می‌کند. پردازنده و میزبان خارجی از سطح مجوز یکسانی برای مدیریت TCM برخوردارند.

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار و طراح پلتفرم Quartus Prime
726952 | 2025.07.16

توجه:

وقتی پورت فرعی TCM به یک میزبان خارجی متصل است، ممکن است با آدرس پایه متفاوتی نسبت به آدرس پایه اختصاص داده شده در هسته پردازنده نمایش داده شود. Altera توصیه می‌کند که هر دو آدرس را با یک مقدار یکسان تنظیم کنید.

۲.۳.۱.۴. رابط حافظه خارجی (EMIF)
EMIF (رابط حافظه خارجی) عملکردی مشابه SRAM (حافظه دسترسی تصادفی ایستا) دارد، اما پویا است و برای حفظ محتوای خود نیاز به به‌روزرسانی دوره‌ای دارد. سلول‌های حافظه پویا در EMIF بسیار کوچکتر از سلول‌های حافظه ایستا در SRAM هستند که منجر به ظرفیت بالاتر و هزینه کمتر دستگاه‌های حافظه می‌شود.
علاوه بر نیاز به تازه‌سازی، EMIF الزامات رابط خاصی دارد که اغلب به سخت‌افزار کنترل‌کننده تخصصی نیاز دارد. برخلاف SRAM که مجموعه‌ای ثابت از خطوط آدرس دارد، EMIF فضای حافظه خود را در بانک‌ها، ردیف‌ها و ستون‌ها سازماندهی می‌کند. جابجایی بین بانک‌ها و ردیف‌ها مقداری سربار ایجاد می‌کند، بنابراین باید دسترسی‌های حافظه را با دقت مرتب کنید تا از EMIF به طور کارآمد استفاده کنید. EMIF همچنین آدرس‌های ردیف و ستون را روی همان خطوط آدرس مالتی پلکس می‌کند و تعداد پین‌های مورد نیاز برای یک اندازه EMIF مشخص را کاهش می‌دهد.
نسخه‌های پرسرعت‌تر EMIF، مانند DDR، DDR2، DDR3، DDR4 و DDR5، الزامات سختگیرانه‌ای برای یکپارچگی سیگنال اعمال می‌کنند که طراحان PCB باید آنها را در نظر بگیرند.
دستگاه‌های EMIF در میان مقرون‌به‌صرفه‌ترین و با ظرفیت بالای انواع RAM موجود قرار دارند و همین امر آنها را به گزینه‌ای محبوب تبدیل می‌کند. یکی از اجزای کلیدی رابط EMIF، EMIF IP است که وظایف مربوط به مالتی‌پلکس کردن آدرس، به‌روزرسانی و تعویض بین ردیف‌ها و بانک‌ها را مدیریت می‌کند. این طراحی به بقیه سیستم اجازه می‌دهد بدون نیاز به درک معماری داخلی EMIF به آن دسترسی داشته باشند.

اطلاعات مرتبط رابط‌های حافظه خارجی مرکز پشتیبانی IP

۲.۳.۱.۴.۱. آی‌پی توسعه‌دهنده‌ی محدوده‌ی آدرس
IP توسعه‌دهنده‌ی محدوده‌ی آدرس Altera FPGA به رابط‌های میزبان نگاشت‌شده با حافظه اجازه می‌دهد تا به یک نقشه‌ی آدرس بزرگ‌تر یا کوچک‌تر از پهنای سیگنال‌های آدرس خود دسترسی داشته باشند. IP توسعه‌دهنده‌ی محدوده‌ی آدرس، فضای آدرس‌پذیر را به چندین پنجره‌ی جداگانه تقسیم می‌کند تا میزبان بتواند از طریق پنجره به بخش مناسب حافظه دسترسی پیدا کند.
افزونه‌ی گسترش محدوده‌ی آدرس (Address Span Extender) پهنای میزبان و عامل را به پیکربندی ۳۲ بیتی و ۶۴ بیتی محدود نمی‌کند. می‌توانید از افزونه‌ی گسترش محدوده‌ی آدرس با پنجره‌های آدرس ۱ تا ۶۴ بیتی استفاده کنید.

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار و طراح پلتفرم Quartus Prime
726952 | 2025.07.16

شکل ۱۳. توسعه‌دهنده‌ی محدوده‌ی آدرس Altera FPGA IP
آدرس کلمه نماینده

توسعه‌دهنده‌ی محدوده‌ی آدرس

جدول نقشه برداری
پورت کنترل A

…

ثبات کنترل 0 ثبات کنترل Z-1

آدرس میزبان توسعه‌یافته H

اطلاعات مرتبط
راهنمای کاربر Quartus® Prime Pro Edition: طراح پلتفرم برای اطلاعات بیشتر به موضوع Address Span Extender Intel® FPGA IP مراجعه کنید.

۲.۳.۱.۴.۲. استفاده از توسعه‌دهنده دامنه آدرس IP با پردازنده Nios V
پردازنده ۳۲ بیتی Nios V می‌تواند تا ۴ گیگابایت از یک محدوده آدرس را آدرس‌دهی کند. اگر EMIF حاوی بیش از ۴ گیگابایت حافظه باشد، از حداکثر محدوده آدرس پشتیبانی شده فراتر می‌رود و سیستم طراح پلتفرم را به عنوان خطادار نشان می‌دهد. برای حل این مشکل، یک IP توسعه‌دهنده محدوده آدرس با تقسیم یک فضای آدرس EMIF واحد به چندین پنجره کوچکتر مورد نیاز است.
شرکت Altera توصیه می‌کند که پارامترهای زیر را در نظر بگیرید.

جدول ۲۱. پارامترهای توسعه‌دهنده‌ی محدوده‌ی آدرس

پارامتر

تنظیمات توصیه شده

عرض مسیر داده
پهنای آدرس بایت اصلی گسترش یافته

۳۲ بیت را انتخاب کنید که مربوط به پردازنده ۳۲ بیتی است. بستگی به اندازه حافظه EMIF دارد.

پهنای آدرس کلمه برده پهنای شمارش انفجاری

۲ گیگابایت یا کمتر را انتخاب کنید. محدوده آدرس باقیمانده پردازنده Nios V برای سایر IP های نرم افزاری تعبیه شده رزرو شده است.
با ۱ شروع کنید و به تدریج این مقدار را افزایش دهید تا عملکرد بهبود یابد.

تعداد زیر پنجره‌ها

اگر EMIF را به عنوان حافظه دستورالعمل و داده یا هر دو به پردازنده Nios V متصل می‌کنید، یک زیرپنجره را انتخاب کنید. جابجایی بین چندین زیرپنجره در حالی که پردازنده Nios V در حال اجرا از EMIF است، خطرناک است.

فعال کردن پورت کنترل فرعی

اگر EMIF را به عنوان حافظه دستورالعمل و/یا داده به پردازنده Nios V متصل می‌کنید، پورت کنترل slave را غیرفعال کنید. همان نگرانی‌های مربوط به تعداد زیرپنجره‌ها وجود دارد.

حداکثر تعداد دفعات انتظار برای خواندن

با ۱ شروع کنید و به تدریج این مقدار را افزایش دهید تا عملکرد بهبود یابد.

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار Quartus Prime و طراح پلتفرم ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
شکل ۱۴. اتصال مدیریت دستورالعمل و داده به توسعه‌دهنده‌ی محدوده‌ی آدرس

شکل ۱۵. نگاشت آدرس

توجه داشته باشید که توسعه‌دهنده‌ی محدوده‌ی آدرس (Address Span Extender) می‌تواند به کل فضای حافظه‌ی ۸ گیگابایتی EMIF دسترسی داشته باشد. با این حال، پردازنده‌ی Nios V از طریق توسعه‌دهنده‌ی محدوده‌ی آدرس (Address Span Extender)، تنها می‌تواند به ۱ گیگابایت اول فضای حافظه‌ی EMIF دسترسی داشته باشد.

شکل ۱۶. نمودار بلوکی ساده شده

سیستم طراح پلت فرم

۳ گیگابایت باقی مانده

آدرس پردازنده Nios V

دهانه برای تعبیه شده است

NNioios sVV PPProrocecsesosor r
M

آی‌پی‌های نرم در همان سیستم.
پنجره ۱ گیگابایتی

محدوده آدرس

توسعه دهنده

فقط ۱ گیگابایت اول

حافظه EMIF به Nios V متصل است.

EMIF

پردازنده

8 گیگابایت
S

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار و طراح پلتفرم Quartus Prime
726952 | 2025.07.16
۲.۳.۱.۴.۳. تعریف دستگاه حافظه رابط توسعه‌دهنده محدوده آدرس ۱. توسعه‌دهنده محدوده آدرس (EMIF) را به عنوان بردار تنظیم مجدد تعریف کنید. به عنوان یک روش جایگزین، می‌توانید بردار تنظیم مجدد پردازنده Nios V را به حافظه‌های دیگر مانند OCRAM یا دستگاه‌های فلش اختصاص دهید.
شکل ۱۷. گزینه‌های چندگانه به عنوان بردار بازنشانی
با این حال، ویرایشگر بسته پشتیبانی برد (BSP) نمی‌تواند به طور خودکار توسعه‌دهنده محدوده آدرس (EMIF) را به عنوان یک حافظه معتبر ثبت کند. بسته به انتخابی که انجام داده‌اید، دو وضعیت مختلف را مشاهده می‌کنید که در شکل‌های زیر نشان داده شده است. شکل ۱۸. خطای BSP هنگام تعریف توسعه‌دهنده محدوده آدرس (EMIF) به عنوان بردار بازنشانی

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار Quartus Prime و طراح پلتفرم ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
شکل ۱۹. فقدان EMIF هنگام تعریف سایر حافظه‌ها به عنوان بردار بازنشانی

۲. شما باید به صورت دستی افزونه‌ی محدوده‌ی آدرس (EMIF) را با استفاده از گزینه‌های Add Memory Device، Add Linker Memory Region و Add Linker Section Mappings در تب BSP Linker Script اضافه کنید.
3. مراحل زیر را دنبال کنید:
الف) محدوده آدرس توسعه‌دهنده محدوده آدرس را با استفاده از نقشه حافظه (مثال) تعیین کنید.ample در شکل زیر از محدوده‌ی Address Span Extender از 0x0 تا 0x3fff_ffff استفاده می‌کند.
شکل ۲۰. نقشه حافظه

ب. روی افزودن دستگاه حافظه کلیک کنید و بر اساس اطلاعات موجود در نقشه حافظه طرح خود، موارد زیر را پر کنید: i. نام دستگاه: emif_ddr4. توجه: مطمئن شوید که همان نام را از نقشه حافظه کپی می‌کنید. ii. آدرس پایه: 0x0 iii. اندازه: 0x40000000
ج. برای افزودن یک ناحیه حافظه پیونددهنده جدید، روی افزودن کلیک کنید:

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار و طراح پلتفرم Quartus Prime
726952 | 2025.07.16

جدول ۲۲. افزودن ناحیه حافظه پیونددهنده

مراحل

تنظیم مجدد بردار

امیف_دی‌آر۴

خاطرات دیگر

یک Linker Memory Region جدید به نام reset اضافه کنید. یک Linker Memory Region جدید برای

· نام منطقه: تنظیم مجدد

امیف_دی‌آر۴.

· اندازه منطقه: 0x20

· نام منطقه: emif_ddr4

· دستگاه حافظه: emif_ddr4

· اندازه منطقه: 0x40000000

· انحراف حافظه: 0x0

· دستگاه حافظه: emif_ddr4

· انحراف حافظه: 0x0

یک منطقه حافظه لینکر جدید برای آن اضافه کنید

emif_ddr4 باقی مانده.

· نام منطقه: emif_ddr4

· اندازه منطقه: 0x3fffffe0

· دستگاه حافظه: emif_ddr4

· انحراف حافظه: 0x20

شکل ۲۱. ناحیه پیوند دهنده هنگام تعریف توسعه دهنده محدوده آدرس (EMIF) به عنوان بردار بازنشانی

شکل ۲۲. ناحیه پیوند دهنده هنگام تعریف سایر حافظه‌ها به عنوان بردار بازنشانی
د. پس از اضافه شدن emif_ddr4 به BSP، می‌توانید آن را برای هر بخش لینکر انتخاب کنید.
شکل ۲۳. توسعه‌دهنده محدوده آدرس (EMIF) با موفقیت اضافه شد

ه. هشدار مربوط به اینکه دستگاه حافظه emif_ddr4 در طراحی SOPC قابل مشاهده نیست را نادیده بگیرید.
و. به تولید BSP ادامه دهید.
اطلاعات مرتبط مقدمه‌ای بر روش‌های بوت پردازنده Nios V در صفحه ۵۱

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار Quartus Prime و طراح پلتفرم ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
۲.۳.۲ حافظه غیرفرار
حافظه غیرفرار محتویات خود را هنگام خاموش شدن برق حفظ می‌کند، و این آن را به گزینه‌ای مناسب برای ذخیره اطلاعاتی تبدیل می‌کند که سیستم باید پس از یک چرخه روشن شدن سیستم بازیابی کند. حافظه غیرفرار معمولاً کد بوت پردازنده، تنظیمات پایدار برنامه و داده‌های پیکربندی Altera FPGA را ذخیره می‌کند. اگرچه حافظه غیرفرار مزایایی دارد...tagبا توجه به اینکه این نوع حافظه‌ها با قطع برق، داده‌های خود را حفظ می‌کنند، در مقایسه با حافظه‌های فرار بسیار کندتر هستند و اغلب مراحل نوشتن و پاک کردن پیچیده‌تری دارند. حافظه‌های غیرفرار معمولاً فقط به تعداد دفعات مشخصی قابل پاک شدن هستند و پس از آن ممکن است از کار بیفتند.
Exampحافظه‌های غیرفرار شامل انواع فلش، EPROM و EEPROM می‌شوند. شرکت Altera به شما توصیه می‌کند که جریان‌های بیتی Altera FPGA و تصاویر برنامه Nios V را در یک حافظه غیرفرار ذخیره کنید و از فلش سریال به عنوان دستگاه بوت برای پردازنده‌های Nios V استفاده کنید.
اطلاعات مرتبط
· راهنمای کاربر IP رابط سریال فلش عمومی Altera FPGA
· راهنمای کاربر IP برای کلاینت صندوق پستی Altera FPGA · راهنمای کاربر حافظه فلش کاربر MAX® 10: هسته IP فلش Altera FPGA روی تراشه
۲.۴ بهترین شیوه‌های تنظیم مجدد ساعت‌ها و بازنشانی آنها
درک چگونگی تعامل دامنه کلاک و ریست پردازنده Nios V با هر وسیله جانبی که به آن متصل می‌شود، مهم است. یک سیستم پردازنده ساده Nios V با یک دامنه کلاک واحد شروع می‌شود و با یک سیستم دامنه چند کلاک، زمانی که یک دامنه کلاک سریع با یک دامنه کلاک کند برخورد می‌کند، می‌تواند پیچیده شود. شما باید توجه داشته باشید و بفهمید که چگونه این دامنه‌های مختلف از ریست خارج می‌شوند و مطمئن شوید که هیچ مشکل ظریفی وجود ندارد.
برای بهترین روش، Altera توصیه می‌کند که پردازنده Nios V و حافظه بوت را در یک دامنه کلاک یکسان قرار دهید. وقتی پردازنده Nios V از حافظه‌ای که در دامنه کلاک بسیار کند قرار دارد بوت می‌شود، آن را از حالت تنظیم مجدد در یک دامنه کلاک سریع خارج نکنید، زیرا این کار ممکن است باعث خطای واکشی دستورالعمل شود. ممکن است به ترتیب دستی فراتر از آنچه Platform Designer به طور پیش‌فرض ارائه می‌دهد نیاز داشته باشید و توپولوژی انتشار تنظیم مجدد را بر اساس مورد استفاده خود برنامه‌ریزی کنید. اگر می‌خواهید سیستم خود را پس از مدتی راه‌اندازی و اجرا، مجدداً تنظیم کنید، همین ملاحظات را در مورد ترتیب تنظیم مجدد سیستم و الزامات اولیه‌سازی پس از تنظیم مجدد اعمال کنید.
۲.۴.۱ سیستم جیTAG ساعت
تعیین محدودیت‌های کلاک در هر سیستم پردازنده Nios V یک ملاحظه مهم در طراحی سیستم است و برای صحت و رفتار قطعی مورد نیاز است. تحلیلگر زمان‌بندی Quartus Prime، تجزیه و تحلیل زمان‌بندی استاتیک را انجام می‌دهد تا عملکرد زمان‌بندی تمام منطق موجود در طراحی شما را با استفاده از روش محدودیت، تجزیه و تحلیل و گزارش‌دهی استاندارد صنعتی، اعتبارسنجی کند.
Exampبخش ۱. کلاک پایه ۱۰۰ مگاهرتز با چرخه کاری ۵۰/۵۰ و جریان ۱۶ مگاهرتزTAG ساعت
#*************************************************************** # ایجاد کلاک ۱۰۰ مگاهرتز #*************************************************************** create_clock -name {clk} -period 100 [get_ports {clk}] #************************ ایجاد ۱۶ مگاهرتز JTAG ساعت #***************************

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار و طراح پلتفرم Quartus Prime
726952 | 2025.07.16
‎create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}]‎ ‎set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}]‎ اطلاعات مرتبط کتاب آشپزی تحلیلگر زمان‌بندی Quartus Prime
۲.۴.۲. رابط درخواست بازنشانی
پردازنده Nios V شامل یک امکان درخواست تنظیم مجدد اختیاری است. امکان درخواست تنظیم مجدد شامل سیگنال‌های reset_req و reset_req_ack است.
برای فعال کردن درخواست تنظیم مجدد در Platform Designer: ۱. ویرایشگر پارامتر IP پردازنده Nios V را اجرا کنید. ۲. در تنظیمات Use Reset Request، گزینه Add Reset Request Interface را فعال کنید.
گزینه
شکل ۲۴. فعال کردن درخواست تنظیم مجدد پردازنده Nios V
سیگنال reset_req مانند یک وقفه عمل می‌کند. وقتی reset_req را اعمال می‌کنید، درخواست تنظیم مجدد به هسته را می‌دهید. هسته منتظر می‌ماند تا هرگونه تراکنش گذرگاه معوقه عملیات خود را تکمیل کند. برای مثالampاگر یک تراکنش دسترسی به حافظه در حال انتظار وجود داشته باشد، هسته منتظر پاسخ کامل می‌ماند. به طور مشابه، هسته هر پاسخ دستورالعمل در حال انتظار را می‌پذیرد اما پس از دریافت سیگنال reset_req درخواست دستورالعملی صادر نمی‌کند.
عملیات بازنشانی شامل جریان زیر است: ۱. تکمیل تمام عملیات در حال انجام ۲. پاکسازی خط لوله داخلی ۳. تنظیم شمارنده برنامه روی بردار بازنشانی ۴. بازنشانی هسته کل عملیات بازنشانی چند سیکل ساعت طول می‌کشد. reset_req باید تا زمانی که reset_req_ack اعلام شود که نشان می‌دهد عملیات بازنشانی هسته با موفقیت انجام شده است، فعال بماند. عدم انجام این کار منجر به غیرقطعی بودن وضعیت هسته می‌شود.

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار Quartus Prime و طراح پلتفرم ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
2.4.2.1. موارد استفاده معمولی
· شما می‌توانید سیگنال reset_req را از حالت روشن فعال کنید تا از شروع اجرای برنامه توسط هسته پردازنده Nios V از بردار تنظیم مجدد آن تا زمانی که سایر میزبان‌های FPGA در سیستم، حافظه بوت پردازنده Nios V را مقداردهی اولیه نکنند، جلوگیری شود. در این حالت، کل زیرسیستم می‌تواند یک تنظیم مجدد سخت‌افزاری تمیز را تجربه کند. پردازنده Nios V به طور نامحدود در حالت درخواست تنظیم مجدد نگه داشته می‌شود تا زمانی که سایر میزبان‌های FPGA حافظه بوت پردازنده را مقداردهی اولیه کنند.
در سیستمی که باید هسته پردازنده Nios V را بدون ایجاد اختلال در بقیه سیستم، ریست کنید، می‌توانید سیگنال reset_req را برای متوقف کردن کامل عملکرد فعلی هسته و راه‌اندازی مجدد پردازنده از بردار ریست، پس از انتشار سیگنال reset_req_ack توسط سیستم، اعمال کنید.
· یک میزبان خارجی می‌تواند از رابط درخواست بازنشانی برای تسهیل پیاده‌سازی وظایف زیر استفاده کند:
— برنامه فعلی پردازنده Nios V را متوقف کنید.
— یک برنامه جدید را در حافظه بوت پردازنده Nios V بارگذاری کنید.
— به پردازنده اجازه دهید اجرای برنامه جدید را شروع کند.
شرکت Altera به شما توصیه می‌کند که یک مکانیزم timeout برای نظارت بر وضعیت سیگنال reset_req_ack پیاده‌سازی کنید. اگر هسته پردازنده Nios V در وضعیت انتظار بی‌نهایت قرار گیرد و به دلیل نامعلومی از کار بیفتد، reset_req_ack نمی‌تواند به طور نامحدود فعال شود. مکانیزم timeout شما را قادر می‌سازد تا:
· تعریف یک دوره زمانی برای بازیابی و انجام بازیابی سیستم با تنظیم مجدد سطح سیستم.
· تنظیم مجدد سطح سخت افزاری را انجام دهید.
۲.۴.۳. بازنشانی IP انتشار
دستگاه‌های مبتنی بر Altera SDM از یک معماری موازی و مبتنی بر سکتور استفاده می‌کنند که منطق هسته را در چندین سکتور توزیع می‌کند. Altera توصیه می‌کند از Reset Release Altera FPGA IP به عنوان یکی از ورودی‌های اولیه مدار تنظیم مجدد استفاده کنید. دستگاه‌های مبتنی بر Intel® SDM شامل دستگاه‌های Stratix® 10 و AgilexTM هستند. دستگاه‌های مبتنی بر بلوک کنترل تحت تأثیر این الزام قرار نمی‌گیرند.
اطلاعات مرتبط
AN 891: استفاده از IP FPGA Altera Release Reset
۲.۵. اختصاص یک عامل پیش‌فرض
طراح پلتفرم به شما امکان می‌دهد یک عامل پیش‌فرض را مشخص کنید که به عنوان عامل پیش‌فرض پاسخ خطا عمل می‌کند. عامل پیش‌فرضی که تعیین می‌کنید، یک سرویس پاسخ خطا برای میزبان‌هایی که تلاش می‌کنند به نقشه آدرس دسترسی‌های رمزگشایی نشده داشته باشند، فراهم می‌کند.
سناریوهای زیر باعث ایجاد یک رویداد رمزگشایی نشده می‌شوند:
· نقض وضعیت امنیت تراکنش اتوبوس
· دسترسی تراکنش به ناحیه حافظه تعریف نشده
· رویداد استثنا و غیره

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار و طراح پلتفرم Quartus Prime
726952 | 2025.07.16

یک عامل پیش‌فرض باید برای مدیریت چنین رویدادهایی اختصاص داده شود، که در آن تراکنش تعریف نشده به عامل پیش‌فرض هدایت می‌شود و متعاقباً با یک پاسخ خطا به پردازنده Nios V پاسخ می‌دهد.
اطلاعات مرتبط
· راهنمای کاربر نسخه Quartus Prime Pro: طراح پلتفرم. تعیین یک عامل پیش‌فرض
· راهنمای کاربر نسخه Quartus Prime Pro: طراح پلتفرم. FPGA IP Altera Slave Response
· گیت‌هاب - کامپوننت‌های تنظیم مجدد تکمیلی برای Qsys

۲.۶ اختصاص یک عامل UART برای چاپ
چاپ برای اشکال‌زدایی نرم‌افزار و همچنین برای نظارت بر وضعیت سیستم شما مفید است. Altera توصیه می‌کند اطلاعات اولیه مانند پیام شروع، پیام خطا و پیشرفت اجرای نرم‌افزار را چاپ کنید.
در شرایط زیر از استفاده از تابع کتابخانه‌ای printf() خودداری کنید: · کتابخانه printf() باعث می‌شود اگر هیچ میزبانی خروجی را نخواند، برنامه متوقف شود.
این موضوع در مورد J صدق می‌کند.TAG فقط UART. · کتابخانه printf() مقدار زیادی از حافظه برنامه را مصرف می‌کند.

۲.۶.۱ جلوگیری از واماندگی توسط JTAG UART

جدول ۲۳. تفاوت‌های بین UART سنتی و JTAG UART

نوع UART UART سنتی

توضیحات
داده‌های سریال را صرف نظر از اینکه میزبان خارجی در حال گوش دادن باشد یا خیر، ارسال می‌کند. اگر هیچ میزبانی داده‌های سریال را نخواند، داده‌ها از بین می‌روند.

JTAG UART

داده‌های ارسالی را در یک بافر خروجی می‌نویسد و برای خالی کردن بافر، به یک میزبان خارجی متکی است تا از آن بخواند.

جیTAG درایور UART منتظر می‌ماند تا بافر خروجی پر شود. JTAG درایور UART قبل از نوشتن داده‌های ارسالی بیشتر، منتظر می‌ماند تا یک میزبان خارجی از بافر خروجی بخواند. این فرآیند از از دست رفتن داده‌های ارسالی جلوگیری می‌کند.
با این حال، هنگامی که اشکال‌زدایی سیستم مورد نیاز نیست، مانند هنگام تولید، سیستم‌های تعبیه‌شده بدون کامپیوتر میزبان متصل به J مستقر می‌شوند.TAG UART. اگر سیستم J را انتخاب کردTAG UART به عنوان عامل UART، می‌تواند باعث توقف سیستم شود زیرا هیچ میزبان خارجی متصل نیست.
برای جلوگیری از تاخیر توسط JTAG UART، از گزینه‌های زیر استفاده کنید:

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار و طراح پلتفرم Quartus Prime
726952 | 2025.07.16

جدول ۲۴. پیشگیری از استالینگ توسط JTAG UART

گزینه ها
رابط UART و درایور موجود نیست
از رابط و درایور UART دیگر استفاده کنید
حفظ JTAG رابط UART (بدون درایور)

در طول توسعه سخت‌افزار (در طراح پلتفرم)

در طول توسعه نرم‌افزار (در ویرایشگر بسته پشتیبانی برد)

حذف جیTAG UART از سیستم

فایل‌های hal.stdin، hal.stdout و hal.stderr را به صورت None پیکربندی کنید.

جایگزین JTAG UART با سایر نرم‌افزارها پیکربندی hal.stdin، hal.stdout و hal.stderr

آی‌پی UART

با دیگر IPهای UART نرم افزاری.

حفظ JTAG UART در سیستم

· در ویرایشگر بسته پشتیبانی برد، hal.stdin، hal.stdout و hal.stderr را روی None پیکربندی کنید.
· غیرفعال کردن JTAG درایور UART در تب درایور BSP.

2.7. جیTAG سیگنال ها
ماژول اشکال‌زدایی پردازنده Nios V از J استفاده می‌کند.TAG رابط کاربری برای دانلود نرم‌افزار ELF و اشکال‌زدایی نرم‌افزار. وقتی طرح خود را با J اشکال‌زدایی می‌کنیدTAG رابط، JTAG سیگنال‌های TCK، TMS، TDI و TDO به عنوان بخشی از طراحی پیاده‌سازی شده‌اند. مشخص کردن JTAG محدودیت‌های سیگنال در هر سیستم پردازنده Nios V یک ملاحظه مهم در طراحی سیستم است و برای صحت و رفتار قطعی مورد نیاز است.
شرکت Altera توصیه می‌کند که فرکانس کلاک سیستم هر طراحی حداقل چهار برابر J باشد.TAG فرکانس کلاک برای اطمینان از عملکرد صحیح هسته ابزار دقیق روی تراشه (OCI).
اطلاعات مرتبط · کتاب آشپزی آنالیزور زمان‌بندی پرایم Quartus®: JTAG سیگنال ها
برای اطلاعات بیشتر در مورد جیTAG دستورالعمل‌های محدودیت‌های زمانی. · KDB: چرا دانلود niosv با پردازنده Nios® V/m بدون خط لوله در ... با شکست مواجه می‌شود
JTAG فرکانس 24 مگاهرتز یا 16 مگاهرتز؟
۲.۸. بهینه‌سازی عملکرد سیستم طراح پلتفرم
طراح پلتفرم ابزارهایی را برای بهینه‌سازی عملکرد اتصال سیستم برای طرح‌های FPGA Altera فراهم می‌کند.

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار و طراح پلتفرم Quartus Prime
726952 | 2025.07.16
شکل ۲۵. بهینه‌سازی مثالamples

سابقampشکل نشان داده شده در شکل مراحل زیر را نشان می‌دهد:
۱. پل خط لوله را اضافه می‌کند تا مسیرهای بحرانی را با قرار دادن آن در موارد زیر کاهش دهد: الف. بین مدیر دستورالعمل و عامل‌های آن ب. بین مدیر داده و عامل‌های آن
۲. از رم روی تراشه دو پورته واقعی استفاده کنید، به طوری که هر پورت به ترتیب به مدیر دستورالعمل و مدیر داده اختصاص داده شود.

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۲. طراحی سیستم سخت‌افزاری پردازنده Nios V با نرم‌افزار Quartus Prime و طراح پلتفرم ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
به لینک‌های مرتبط زیر مراجعه کنید که تکنیک‌هایی برای استفاده از ابزارهای موجود و مزایای هر پیاده‌سازی را ارائه می‌دهند.
اطلاعات مرتبط · راهنمای کاربر Quartus® Prime Pro Edition: طراح پلتفرم
برای اطلاعات بیشتر به موضوع بهینه‌سازی عملکرد سیستم طراح پلتفرم مراجعه کنید. · راهنمای کاربر نسخه استاندارد Quartus® Prime: طراح پلتفرم برای اطلاعات بیشتر به موضوع بهینه‌سازی عملکرد سیستم طراح پلتفرم مراجعه کنید.

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

726952 | 2025.07.16 ارسال بازخورد

۲. طراحی سیستم نرم‌افزاری پردازنده Nios V
این فصل جریان توسعه نرم‌افزار پردازنده Nios V و ابزارهای نرم‌افزاری که می‌توانید در توسعه سیستم طراحی تعبیه‌شده خود استفاده کنید را شرح می‌دهد. محتوا به عنوان یک راهنمای کلی عمل می‌کند.view قبل از توسعه سیستم نرم‌افزاری پردازنده Nios V.
شکل ۲۶. جریان طراحی نرم‌افزار
شروع کنید

تولید BSP در طراح پلتفرم با استفاده از ویرایشگر BSP

تولید BSP با استفاده از پوسته فرمان Nios V
ساخت برنامه با CMake Build File استفاده از پوسته فرمان Nios V

توجه:

BSP و Application CMake Build را ایمپورت کنید File
ساخت برنامه پردازنده Nios V با استفاده از
IDE RiscFree برای FPGA اینتل

برنامه پردازنده Nios V را با استفاده از هر چیزی بسازید
ویرایشگر کد منبع خط فرمان، CMake و Make
دستورات
پایان

شرکت Altera توصیه می‌کند که برای توسعه نرم‌افزار و اشکال‌زدایی، از یک کیت توسعه FPGA Altera یا یک برد نمونه اولیه سفارشی استفاده کنید. بسیاری از لوازم جانبی و ویژگی‌های سطح سیستم فقط زمانی در دسترس هستند که نرم‌افزار شما روی یک برد واقعی اجرا شود.

© شرکت Altera. Altera، لوگوی Altera، لوگوی `a` و سایر علائم Altera، علائم تجاری شرکت Altera هستند. Altera حق ایجاد تغییرات در هر محصول و خدماتی را در هر زمان و بدون اطلاع قبلی برای خود محفوظ می‌دارد. Altera هیچ مسئولیتی یا تعهدی ناشی از کاربرد یا استفاده از هرگونه اطلاعات، محصول یا خدماتی که در اینجا شرح داده شده است را بر عهده نمی‌گیرد، مگر مواردی که صریحاً و کتباً توسط Altera موافقت شده باشد. به مشتریان Altera توصیه می‌شود قبل از تکیه بر هرگونه اطلاعات منتشر شده و قبل از ثبت سفارش برای محصولات یا خدمات، آخرین نسخه از مشخصات دستگاه را دریافت کنند. *نام‌ها و برندهای دیگر ممکن است به عنوان دارایی دیگران ادعا شوند.

۳. طراحی سیستم نرم‌افزاری پردازنده Nios V ۷۲۶۹۵۲ | ۲۰۲۵/۰۷/۱۶
۳.۱. جریان توسعه نرم‌افزار پردازنده Nios V
۳.۱.۱ پروژه بسته حمایتی هیئت مدیره
یک پروژه بسته پشتیبانی برد Nios V (BSP) یک کتابخانه تخصصی حاوی کد پشتیبانی مخصوص سیستم است. یک BSP یک محیط زمان اجرای نرم‌افزاری را فراهم می‌کند که برای یک پردازنده در یک سیستم سخت‌افزاری پردازنده Nios V سفارشی شده است.
نرم‌افزار Quartus Prime، ویرایشگر بسته پشتیبانی Nios V Board و ابزارهای کمکی niosv-bsp را برای تغییر تنظیماتی که رفتار BSP را کنترل می‌کنند، ارائه می‌دهد.
یک BSP شامل عناصر زیر است: · لایه انتزاع سخت‌افزار · درایورهای دستگاه · بسته‌های نرم‌افزاری اختیاری · سیستم عامل بلادرنگ اختیاری
۳.۱.۲ پروژه کاربردی
یک پروژه کاربردی Nios VC/C++ دارای ویژگی‌های زیر است: · شامل مجموعه‌ای از کد منبع و یک فایل CMakeLists.txt است.
— فایل CMakeLists.txt کد منبع را کامپایل کرده و آن را با یک BSP و یک یا چند کتابخانه اختیاری پیوند می‌دهد تا یک .elf ایجاد کند. file
· یکی از منابع files شامل تابع main() است. · شامل کدی است که توابع موجود در کتابخانه‌ها و BSPها را فراخوانی می‌کند.
شرکت Altera ابزار کمکی niosv-app را در ابزارهای کمکی نرم‌افزار Quartus Prime برای ایجاد Application CMakeLists.txt و IDE RiscFree را برای FPGA های Altera جهت تغییر کد منبع در یک محیط مبتنی بر Eclipse ارائه می‌دهد.
۳.۲ ابزارهای توسعه تعبیه‌شده‌ی FPGA آلترا
پردازنده Nios V از ابزارهای زیر برای توسعه نرم‌افزار پشتیبانی می‌کند: · رابط کاربری گرافیکی (GUI) - ابزارهای توسعه گرافیکی که در ... موجود هستند
هر دو سیستم عامل ویندوز* و لینوکس* (OS). — ویرایشگر بسته پشتیبانی برد Nios V (ویرایشگر BSP Nios V) — Ashling RiscFree IDE برای FPGA های Altera · ابزارهای خط فرمان (CLI) – ابزارهای توسعه‌ای که از پوسته فرمان Nios V آغاز می‌شوند. هر ابزار مستندات خود را به صورت راهنما که از خط فرمان قابل دسترسی است، ارائه می‌دهد. پوسته فرمان Nios V را باز کنید و دستور زیر را تایپ کنید: –کمک به view منوی راهنما. — ابزارهای Nios V Utilities — File ابزارهای تبدیل فرمت — سایر ابزارهای کاربردی

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۳. طراحی سیستم نرم‌افزاری پردازنده Nios V ۷۲۶۹۵۲ | ۲۰۲۵/۰۷/۱۶

جدول ۲۵. خلاصه وظایف ابزارهای رابط کاربری گرافیکی و ابزارهای خط فرمان

وظیفه

ابزار رابط کاربری گرافیکی

ابزار خط فرمان

ایجاد یک BSP

ویرایشگر BSP نیوس V

· در نرم‌افزار Quartus Prime Pro Edition: niosv-bsp -c -s=<.qsys file> -t= تنظیمات [گزینه‌ها]
· در نرم‌افزار Quartus Prime نسخه استاندارد: niosv-bsp -c -s=<.sopcinfo file> -t= تنظیمات [گزینه‌ها]

تولید یک BSP با استفاده از .bsp موجود file
به‌روزرسانی یک BSP

ویرایشگر BSP نیوس نسخه V ویرایشگر BSP نیوس نسخه V

niosv-bsp -g [گزینه‌ها] settings.bsp niosv-bsp -u [گزینه‌ها] settings.bsp

بررسی یک BSP

ویرایشگر BSP نیوس V

niosv-bsp -q -E= تنظیمات [گزینه‌ها]

ایجاد یک برنامه کاربردی

–

niosv-app -a= -ب= -ها= fileدایرکتوری s> [گزینه‌ها]

ایجاد کتابخانه کاربر

–

niosv-app -l= -ها= fileدایرکتوری s> -p= [گزینه‌ها]

اصلاح یک برنامه اصلاح یک کتابخانه کاربر ساخت یک برنامه

محیط برنامه‌نویسی RiscFree برای FPGAهای Altera
محیط برنامه‌نویسی RiscFree برای FPGAهای Altera
محیط برنامه‌نویسی RiscFree برای FPGAهای Altera

هر ویرایشگر منبع خط فرمان
هر ویرایشگر منبع خط فرمان
· ساختن · cmake

ساخت کتابخانه کاربر

محیط برنامه‌نویسی RiscFree برای FPGAهای Altera

· ساختن · cmake

دانلود یک برنامه ELF
تبدیل فایل .elf file

محیط برنامه‌نویسی RiscFree برای FPGAهای Altera
–

دانلود niosv
· elf2flash · elf2hex

اطلاعات مرتبط
راهنمای کاربر Ashling RiscFree برای FPGA های Altera

۳.۲.۱ ویرایشگر بسته پشتیبانی برد پردازنده Nios V
شما می‌توانید از ویرایشگر BSP پردازنده Nios V برای انجام کارهای زیر استفاده کنید: · ایجاد یا اصلاح یک پروژه BSP پردازنده Nios V · ویرایش تنظیمات، نواحی لینکر و نگاشت‌های بخش · انتخاب بسته‌های نرم‌افزاری و درایورهای دستگاه.
قابلیت‌های ویرایشگر BSP شامل قابلیت‌های ابزارهای niosv-bsp نیز می‌شود. هر پروژه‌ای که در ویرایشگر BSP ایجاد شود، می‌تواند با استفاده از ابزارهای خط فرمان نیز ایجاد شود.

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۳. طراحی سیستم نرم‌افزاری پردازنده Nios V ۷۲۶۹۵۲ | ۲۰۲۵/۰۷/۱۶

توجه:

برای نرم‌افزار Quartus Prime نسخه استاندارد، برای مراحل فراخوانی رابط کاربری گرافیکی ویرایشگر BSP به AN 980: Nios V Processor Quartus Prime Software Support مراجعه کنید.

برای اجرای ویرایشگر BSP، این مراحل را دنبال کنید: ۱. برنامه‌ی Platform Designer را باز کنید و به مسیر زیر بروید: File منو
الف. برای باز کردن یک تنظیم BSP موجود file، روی Open… کلیک کنید. ب. برای ایجاد یک BSP جدید، روی New BSP… کلیک کنید. ۲. برگه BSP Editor را انتخاب کنید و جزئیات مناسب را ارائه دهید.

شکل ۲۷. اجرای ویرایشگر BSP

اطلاعات مرتبط AN 980: پردازنده Nios V پشتیبانی نرم‌افزار Quartus Prime
۳.۲.۲. محیط برنامه‌نویسی RiscFree برای FPGAهای Altera
محیط توسعه نرم‌افزاری RiscFree برای FPGAهای Altera، یک محیط توسعه نرم‌افزاری مبتنی بر Eclipse برای پردازنده Nios V است. Altera به دلایل زیر توصیه می‌کند که نرم‌افزار پردازنده Nios V را در این محیط توسعه نرم‌افزاری توسعه دهید: · ویژگی‌ها برای سازگاری با Nios V توسعه داده و تأیید شده‌اند.
جریان ساخت پردازنده. · مجهز به تمام ابزارهای لازم و ابزارهای پشتیبانی که شما را قادر می‌سازد
برای شروع آسان توسعه پردازنده Nios V.
اطلاعات مرتبط راهنمای کاربر Ashling RiscFree برای FPGA های Altera
۳.۲.۳. ابزارهای Nios V Utilities
شما می‌توانید برنامه‌های Nios V را با استفاده از دستورات تایپ شده در خط فرمان یا جاسازی شده در یک اسکریپت ایجاد، اصلاح و بسازید. ابزارهای خط فرمان Nios V که در این بخش توضیح داده شده‌اند، در ... دایرکتوری /niosv/bin.

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۳. طراحی سیستم نرم‌افزاری پردازنده Nios V ۷۲۶۹۵۲ | ۲۰۲۵/۰۷/۱۶

جدول ۲۶. ابزارهای Nios V Utilities

ابزارهای خط فرمان

خلاصه

برنامه niosv، niosv، bsp، دانلود niosv، پوسته niosv، گزارش پشته niosv

برای تولید و پیکربندی یک پروژه کاربردی.
برای ایجاد یا به‌روزرسانی تنظیمات BSP file و BSP را ایجاد کنید fileبرای دانلود ELF file به یک پردازنده Nios® V.
برای باز کردن پوسته فرمان Nios V. برای اطلاع از فضای حافظه باقی مانده در دسترس برنامه شما. .elf برای استفاده از پشته یا هیپ.

3.2.4. File ابزارهای تبدیل فرمت

File تبدیل فرمت گاهی اوقات هنگام انتقال داده‌ها از یک ابزار به ابزار دیگر ضروری است. file ابزارهای تبدیل فرمت در
دایرکتوری نصب نرم‌افزار>/niosv/bin.

جدول 27. File ابزارهای تبدیل فرمت

ابزارهای خط فرمان elf2flash elf2hex

خلاصه برای ترجمه فایل .elf file به فرمت .srec برای برنامه‌نویسی فلش مموری. برای ترجمه فایل .elf file به فرمت .hex برای مقداردهی اولیه حافظه.

۳.۲.۵ ابزارهای کاربردی دیگر

هنگام ساخت یک سیستم مبتنی بر پردازنده Nios V، ممکن است به ابزارهای خط فرمان زیر نیاز داشته باشید. این ابزارهای خط فرمان توسط اینتل ارائه می‌شوند. /quartus/bin یا از آن بدست آمده است
ابزارهای متن‌باز.

جدول ۲۸. سایر ابزارهای خط فرمان

ابزارهای خط فرمان

تایپ کنید

خلاصه

ترمینال جورت

ارائه شده توسط اینتل

برای نظارت بر خروجی استاندارد (stdout) و خروجی استاندارد (stderr) و ارائه ورودی به پردازنده Nios® V
زیرسیستم از طریق stdin. این ابزار فقط برای J اعمال می‌شود.TAG UART IP هنگام اتصال به پردازنده Nios® V.

اوپن‌اود

اینتل برای اجرای OpenOCD ارائه داده است.

openocd-cfg-gen

ارائه شده توسط اینتل · برای تولید پیکربندی OpenOCD file· برای نمایش JTAG شاخص دستگاه زنجیره ای.

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

726952 | 2025.07.16 ارسال بازخورد
۳. راهکارهای پیکربندی و بوت پردازنده Nios V
شما می‌توانید پردازنده Nios V را طوری پیکربندی کنید که نرم‌افزار را از مکان‌های مختلف حافظه بوت و اجرا کند. حافظه بوت، فلش رابط جانبی سریال چهارگانه (QSPI)، حافظه روی تراشه (OCRAM) یا حافظه جفت‌شده محکم (TCM) است.
اطلاعات مرتبط · شرایط فعال‌سازی در صفحه ۱۹۳ · فعال‌سازی‌ها
برای اطلاعات بیشتر در مورد محرک‌های افزایش قدرت.
4.1. مقدمه
پردازنده Nios V از دو نوع فرآیند بوت پشتیبانی می‌کند: · اجرا درجا (XIP) با استفاده از تابع alt_load() · کپی برنامه در RAM با استفاده از کپی‌کننده بوت. توسعه برنامه‌های تعبیه‌شده Nios V بر اساس لایه انتزاع سخت‌افزار (HAL) است. HAL یک برنامه بوت لودر کوچک (که به عنوان کپی‌کننده بوت نیز شناخته می‌شود) ارائه می‌دهد که بخش‌های لینکر مربوطه را از حافظه بوت به محل اجرای آنها در زمان بوت کپی می‌کند. شما می‌توانید با دستکاری تنظیمات ویرایشگر بسته پشتیبانی برد (BSP) محل اجرای برنامه و حافظه داده را مشخص کنید. این بخش موارد زیر را شرح می‌دهد: · کپی‌کننده بوت پردازنده Nios V که سیستم پردازنده Nios V شما را طبق ... بوت می‌کند.
انتخاب حافظه بوت · گزینه‌های بوت پردازنده Nios V و جریان کلی · راهکارهای برنامه‌نویسی Nios V برای حافظه بوت انتخاب شده
۴.۲. پیوند دادن برنامه‌ها
وقتی پروژه پردازنده Nios V را ایجاد می‌کنید، ویرایشگر BSP دو لینکر مرتبط تولید می‌کند. files: · linker.x: دستور لینکر file که برنامه تولید شده را می‌سازدfile استفاده می کند
برای ایجاد فایل باینری ‎.elf file. · linker.h: حاوی اطلاعاتی در مورد طرح حافظه لینکر است. تمام تغییرات تنظیمات لینکر که در پروژه BSP ایجاد می‌کنید، بر محتوای این دو لینکر تأثیر می‌گذارد. fileهر برنامه پردازنده Nios V شامل بخش‌های پیوند دهنده زیر است:
© شرکت Altera. Altera، لوگوی Altera، لوگوی `a` و سایر علائم Altera، علائم تجاری شرکت Altera هستند. Altera حق ایجاد تغییرات در هر محصول و خدماتی را در هر زمان و بدون اطلاع قبلی برای خود محفوظ می‌دارد. Altera هیچ مسئولیتی یا تعهدی ناشی از کاربرد یا استفاده از هرگونه اطلاعات، محصول یا خدماتی که در اینجا شرح داده شده است را بر عهده نمی‌گیرد، مگر مواردی که صریحاً و کتباً توسط Altera موافقت شده باشد. به مشتریان Altera توصیه می‌شود قبل از تکیه بر هرگونه اطلاعات منتشر شده و قبل از ثبت سفارش برای محصولات یا خدمات، آخرین نسخه از مشخصات دستگاه را دریافت کنند. *نام‌ها و برندهای دیگر ممکن است به عنوان دارایی دیگران ادعا شوند.

۴. راهکارهای پیکربندی و بوت پردازنده Nios V ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

جدول ۲۹. بخش‌های پیوند دهنده

متن

بخش‌های پیوند دهنده

rodata

rwdata

.بی‌اس‌اس

.هیپ

.stack

توضیحات کد اجرایی. هر داده فقط خواندنی که در اجرای برنامه استفاده می‌شود. داده‌های خواندنی-نوشتنی مورد استفاده در اجرای برنامه را ذخیره می‌کند. حاوی داده‌های استاتیک مقداردهی اولیه نشده است. حاوی حافظه تخصیص یافته پویا است. پارامترهای فراخوانی تابع و سایر داده‌های موقت را ذخیره می‌کند.

می‌توانید بخش‌های پیونددهنده‌ی بیشتری را به فایل ‎.elf‎ اضافه کنید. file برای نگهداری کد و داده‌های سفارشی. این بخش‌های پیونددهنده در نواحی حافظه نامگذاری شده قرار می‌گیرند که برای مطابقت با دستگاه‌ها و آدرس‌های حافظه فیزیکی تعریف شده‌اند. به طور پیش‌فرض، ویرایشگر BSP به طور خودکار این بخش‌های پیونددهنده را تولید می‌کند. با این حال، می‌توانید بخش‌های پیونددهنده را برای یک برنامه خاص کنترل کنید.

۴.۲.۱ رفتار پیونددهی
این بخش رفتار پیش‌فرض پیونددهی ویرایشگر BSP و نحوه کنترل رفتار پیونددهی را شرح می‌دهد.

۴.۲.۱.۱. لینک‌دهی پیش‌فرض BSP
در طول پیکربندی BSP، ابزارها مراحل زیر را به طور خودکار انجام می‌دهند:
۱. اختصاص نام‌های ناحیه حافظه: به هر دستگاه حافظه سیستم یک نام اختصاص دهید و هر نام را به لینکر اضافه کنید file به عنوان یک منطقه حافظه.
۲. یافتن بزرگترین حافظه: بزرگترین ناحیه حافظه خواندنی و نوشتنی را در پیونددهنده شناسایی کنید file.
۳. اختصاص بخش‌های پیونددهنده: بخش‌های پیش‌فرض پیونددهنده (.text، .rodata، .rwdata، .bss، .heap و .stack) را در ناحیه حافظه مشخص‌شده در مرحله قبل قرار دهید.
4. بنویسید files: فایل‌های linker.x و linker.h را بنویسید. files.
معمولاً طرح تخصیص بخش پیونددهنده در طول فرآیند توسعه نرم‌افزار کار می‌کند، زیرا اگر حافظه به اندازه کافی بزرگ باشد، عملکرد برنامه تضمین می‌شود.
قوانین مربوط به رفتار پیش‌فرض پیونددهی در اسکریپت‌های Tcl تولید شده توسط Altera به نام‌های bsp-set-defaults.tcl و bsp-linker-utils.tcl موجود در دایرکتوری /niosv/scripts/bsp-defaults. دستور niosv-bsp این اسکریپت‌ها را فراخوانی می‌کند. این اسکریپت‌ها را مستقیماً تغییر ندهید.

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۴. راهکارهای پیکربندی و بوت پردازنده Nios V ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

۴.۲.۱.۲. لینکینگ BSP قابل تنظیم
شما می‌توانید رفتار پیش‌فرض پیونددهی را در تب Linker Script در ویرایشگر BSP مدیریت کنید. اسکریپت پیونددهنده را با استفاده از روش‌های زیر دستکاری کنید: · افزودن یک ناحیه حافظه: نام یک ناحیه حافظه را به یک دستگاه حافظه فیزیکی نگاشت می‌کند. · افزودن نگاشت بخش: نام یک بخش را به یک ناحیه حافظه نگاشت می‌کند. BSP
ویرایشگر به شما این امکان را می‌دهد که view نقشه حافظه قبل و بعد از ایجاد تغییرات.

۴.۳ روش‌های بوت شدن پردازنده Nios V

روش‌های مختلفی برای راه‌اندازی پردازنده Nios V در دستگاه‌های FPGA شرکت Altera وجود دارد. این روش‌ها بسته به انتخاب حافظه فلش و خانواده دستگاه‌ها متفاوت است.

جدول 30. حافظه‌های فلش پشتیبانی‌شده با گزینه‌های بوت مربوطه

حافظه‌های بوت پشتیبانی‌شده

دستگاه

فلش روی تراشه (برای پیکربندی داخلی)

حداکثر ۱۰ دستگاه (با IP فلش روی تراشه)

فلش QSPI همه منظوره (فقط برای داده‌های کاربر)

همه دستگاه‌های FPGA پشتیبانی‌شده (با رابط سریال فلش عمومی FPGA IP)

پیکربندی QSPI Flash (برای پیکربندی سریال فعال)

کنترل مبتنی بر بلوک
دستگاه‌ها (با عمومی
رابط فلش سریال (IP) اینتل FPGA (2)

روش‌های بوت شدن پردازنده Nios V

محل اجرای برنامه

دستگاه کپی بوت

اجرای برنامه پردازنده Nios V از طریق فلش روی تراشه

فلش روی تراشه (XIP) + OCRAM/ رم خارجی (برای بخش‌های داده قابل نوشتن)

تابع ()alt_load

برنامه پردازنده Nios V با استفاده از کپی کننده بوت از فلش روی تراشه به RAM کپی شد.

OCRAM/رم خارجی

استفاده مجدد از بوت لودر از طریق GSFI

اجرای برنامه پردازنده Nios V درجا از فلش QSPI همه منظوره

فلش QSPI همه منظوره (XIP) + OCRAM/ رم خارجی (برای بخش‌های داده قابل نوشتن)

تابع ()alt_load

برنامه پردازنده Nios V با استفاده از کپی کننده بوت، از فلش QSPI همه منظوره به RAM کپی شد.

OCRAM/رم خارجی

بوت لودر از طریق GSFI

برنامه پردازنده Nios V از طریق پیکربندی QSPI flash اجرا می‌شود.

پیکربندی QSPI flash (XIP) + OCRAM/ حافظه رم خارجی (برای بخش‌های داده قابل نوشتن)

تابع ()alt_load

برنامه پردازنده Nios V از پیکربندی QSPI با استفاده از کپی کننده بوت به RAM کپی شد.

ادامه OCRAM/ بوت لودر رم خارجی از طریق GSFI…

(2) برای لیست دستگاه‌ها به AN 980: Nios V Processor Quartus Prime Software Support مراجعه کنید.

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۴. راهکارهای پیکربندی و بوت پردازنده Nios V ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

حافظه‌های بوت پشتیبانی‌شده
حافظه روی تراشه (OCRAM) حافظه با اتصال محکم (TCM)

دستگاه
دستگاه‌های مبتنی بر SDM (با Mailbox Client Intel FPGA IP). (2)
همه دستگاه‌های FPGA پشتیبانی‌شده توسط Altera (2)
همه دستگاه‌های FPGA پشتیبانی‌شده توسط Altera (2)

روش‌های بوت شدن پردازنده Nios V
برنامه پردازنده Nios V از پیکربندی QSPI با استفاده از کپی کننده بوت به RAM کپی شد.
اجرای برنامه در پردازنده Nios V از OCRAM
اجرای برنامه پردازنده Nios V در محل از TCM

محل اجرای برنامه

دستگاه کپی بوت

بوت لودر OCRAM/ رم خارجی از طریق SDM

OCRAM

تابع ()alt_load

TCM دستورالعمل (XIP) هیچکدام + TCM داده (برای بخش‌های داده قابل نوشتن)

شکل ۲۸. جریان بوت پردازنده Nios V

بازنشانی کنید

پردازنده به بردار تنظیم مجدد (شروع کد بوت) پرش می‌کند.

کد برنامه ممکن است در مکان دیگری از حافظه کپی شود (بسته به گزینه‌های بوت)
کد بوت، پردازنده را مقداردهی اولیه می‌کند.

بسته به گزینه‌های بوت، کد بوت ممکن است مقادیر اولیه برای داده/کد را در فضای حافظه دیگری کپی کند (alt_load)
کد بوت، کد برنامه و فضای حافظه داده را مقداردهی اولیه می‌کند.
کد بوت، تمام لوازم جانبی سیستم را با درایورهای HAL مقداردهی اولیه می‌کند (alt_main)
ورود به صفحه اصلی
اطلاعات مرتبط · راهنمای کاربر IP رابط سریال فلش عمومی Altera FPGA
کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۴. راهکارهای پیکربندی و بوت پردازنده Nios V ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
· راهنمای کاربر IP برای کلاینت صندوق پستی Altera FPGA · AN 980: پردازنده Nios V و پشتیبانی نرم‌افزار Quartus Prime
۴.۴. مقدمه‌ای بر روش‌های بوت شدن پردازنده Nios V
سیستم‌های پردازنده Nios V قبل از اینکه پردازنده بتواند اجرای برنامه کاربردی را شروع کند، نیاز به پیکربندی تصاویر نرم‌افزاری در حافظه سیستم دارند. برای بخش‌های پیش‌فرض پیونددهنده به بخش‌های پیونددهنده مراجعه کنید.
ویرایشگر BSP یک اسکریپت پیونددهنده تولید می‌کند که عملکردهای زیر را انجام می‌دهد: · اطمینان حاصل می‌کند که نرم‌افزار پردازنده مطابق با تنظیمات پیونددهنده پیوند داده شده است.
ویرایشگر BSP را بررسی می‌کند و محل قرارگیری نرم‌افزار در حافظه را تعیین می‌کند. · ناحیه کد پردازنده را در مؤلفه حافظه مطابق با ... قرار می‌دهد.
اجزای حافظه اختصاص داده شده.
بخش زیر به طور خلاصه روش‌های بوت شدن پردازنده Nios V موجود را شرح می‌دهد.
۴.۴.۱. اجرای برنامه پردازنده Nios V به صورت درجا از طریق فلش بوت
شرکت Altera کنترلرهای فلش را طوری طراحی کرده است که فضای آدرس فلش بوت بلافاصله پس از ریست سیستم، بدون نیاز به مقداردهی اولیه کنترلر حافظه یا دستگاه‌های حافظه، برای پردازنده Nios V قابل دسترسی باشد. این امر پردازنده Nios V را قادر می‌سازد تا کد برنامه ذخیره شده در دستگاه‌های بوت را مستقیماً و بدون استفاده از کپی‌کننده بوت برای کپی کردن کد به نوع حافظه دیگر، اجرا کند. کنترلرهای فلش عبارتند از: · فلش روی تراشه با IP فلش روی تراشه (فقط در دستگاه MAX® 10) · فلش QSPI همه منظوره با IP رابط فلش سریال عمومی · فلش QSPI پیکربندی با IP رابط فلش سریال عمومی (به جز MAX 10)
دستگاه ها)
وقتی برنامه پردازنده Nios V از فلش بوت به صورت درجا اجرا می‌شود، ویرایشگر BSP عملکردهای زیر را انجام می‌دهد: · بخش‌های پیونددهنده .text را در ناحیه حافظه فلش بوت قرار می‌دهد. · بخش‌های پیونددهنده .bss، .rodata، .rwdata، .stack و .heap را در RAM قرار می‌دهد.
ناحیه حافظه. شما باید تابع alt_load() را در تنظیمات BSP فعال کنید تا بخش‌های داده (.rodata، .rwdata، .exceptions) پس از تنظیم مجدد سیستم در RAM کپی شوند. بخش کد (.text) در ناحیه حافظه فلش بوت باقی می‌ماند.
اطلاعات مرتبط · راهنمای کاربر رابط سریال فلش عمومی Altera FPGA IP · راهنمای کاربر حافظه فلش کاربر Altera MAX 10
۴.۴.۱.۱. بارگذاری جایگزین()
شما می‌توانید تابع alt_load() را در کد HAL با استفاده از ویرایشگر BSP فعال کنید.
تابع ()alt_load هنگام استفاده در جریان بوت درجا، وظایف زیر را انجام می‌دهد:

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۴. راهکارهای پیکربندی و بوت پردازنده Nios V ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

· به عنوان یک کپی کننده بوت کوچک عمل می‌کند که بخش‌های حافظه را بر اساس تنظیمات BSP در RAM کپی می‌کند.
· بخش‌های داده (.rodata، .rwdata، .exceptions) را در RAM کپی می‌کند اما بخش‌های کد (.text) را نه. بخش کد (.text) یک بخش فقط خواندنی است و در ناحیه حافظه فلش در حال بوت باقی می‌ماند. این پارتیشن‌بندی به حداقل رساندن استفاده از RAM کمک می‌کند اما ممکن است عملکرد اجرای کد را محدود کند زیرا دسترسی به حافظه فلش کندتر از دسترسی به RAM روی تراشه است.

جدول زیر تنظیمات و عملکردهای ویرایشگر BSP را فهرست می‌کند:

جدول ۳۱. تنظیمات ویرایشگر BSP
تنظیمات ویرایشگر BSP hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

تابع، تابع alt_load() را فعال می‌کند. alt_load() بخش .rodata را در RAM کپی می‌کند. alt_load() بخش .rwdata را در RAM کپی می‌کند. alt_load() بخش .exceptions را در RAM کپی می‌کند.

۴.۴.۲. برنامه پردازنده Nios V با استفاده از Boot Copier از Boot Flash به RAM کپی شد
پردازنده Nios V و HAL شامل یک کپی‌کننده بوت هستند که عملکرد کافی را برای اکثر برنامه‌های پردازنده Nios V فراهم می‌کند و پیاده‌سازی آن با جریان توسعه نرم‌افزار Nios V راحت است.
وقتی برنامه از یک کپی‌کننده‌ی بوت استفاده می‌کند، تمام بخش‌های لینکر (.text، .heap، .rwdata، .rodata، .bss، .stack) را روی یک رم داخلی یا خارجی تنظیم می‌کند. استفاده از کپی‌کننده‌ی بوت برای کپی کردن یک برنامه‌ی پردازنده‌ی Nios V از فلش بوت به رم داخلی یا خارجی برای اجرا، به بهبود عملکرد اجرا کمک می‌کند.
برای این گزینه بوت، پردازنده Nios V پس از ریست سیستم، اجرای نرم‌افزار کپی‌کننده بوت را آغاز می‌کند. این نرم‌افزار، برنامه را از فلش بوت به رم داخلی یا خارجی کپی می‌کند. پس از اتمام فرآیند، پردازنده Nios V کنترل برنامه را به برنامه منتقل می‌کند.

توجه:

اگر کپی‌کننده‌ی بوت در فلش باشد، نیازی به فراخوانی تابع alt_load() نیست زیرا هر دو هدف یکسانی را دنبال می‌کنند.

۴.۴.۲.۱. بوت‌لودر پردازنده Nios V از طریق رابط سریال فلش عمومی
بوت لودر از طریق GSFI، کپی کننده بوت پردازنده Nios V است که از حافظه فلش QSPI در دستگاه‌های مبتنی بر بلوک کنترل پشتیبانی می‌کند. بوت لودر از طریق GSFI شامل ویژگی‌های زیر است:
· برنامه نرم‌افزاری را در حافظه غیرفرار پیدا می‌کند.
· فایل اجرایی نرم‌افزار را از حالت فشرده خارج کرده و در حافظه رم کپی می‌کند.
· پس از تکمیل کپی، به طور خودکار اجرای پردازنده را به کد برنامه در RAM تغییر می‌دهد.

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۴. راهکارهای پیکربندی و بوت پردازنده Nios V ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

تصویر بوت درست بعد از کپی‌کننده بوت قرار دارد. شما باید مطمئن شوید که پردازنده Nios V نقاط آفست را به شروع کپی‌کننده بوت تنظیم مجدد می‌کند. شکل: نقشه حافظه برای فلش QSPI با بوت‌لودر از طریق GSFI نقشه حافظه برای فلش QSPI با بوت‌لودر از طریق GSFI نقشه حافظه فلش را برای فلش QSPI هنگام استفاده از کپی‌کننده بوت نشان می‌دهد. این نقشه حافظه فرض می‌کند که حافظه فلش، تصویر FPGA و نرم‌افزار کاربردی را ذخیره می‌کند.

جدول ۳۲. بوت لودر از طریق GSFI برای هسته پردازنده Nios V

هسته پردازنده Nios V
پردازنده Nios V/m

بوت لودر از طریق GSFI File مکان
/niosv/components/bootloader/ niosv_m_bootloader.srec

پردازنده Nios V/g

/niosv/components/bootloader/ niosv_g_bootloader.srec

شکل ۲۹. نقشه حافظه برای فلش QSPI با بوت لودر از طریق GSFI

اطلاعات مشتری (*.hex)

کد برنامه

توجه:

تنظیم مجدد انحراف بردار

دستگاه کپی بوت

0x01E00000

تصویر FPGA (*.sof)

0x00000000

۱. در ابتدای نقشه حافظه، تصویر FPGA و به دنبال آن داده‌های شما قرار دارد که شامل کپی‌کننده بوت و کد برنامه است.
۲. شما باید آفست تنظیم مجدد پردازنده Nios V را در Platform Designer تنظیم کرده و آن را به ابتدای کپی کننده بوت هدایت کنید.
۳. اندازه تصویر FPGA نامشخص است. شما فقط می‌توانید اندازه دقیق را پس از کامپایل پروژه Quartus Prime بدانید. شما باید یک حد بالا برای اندازه تصویر FPGA Altera تعیین کنید. برای مثالampاگر اندازه تصویر FPGA کمتر از 0x01E00000 تخمین زده شود، Reset Offset را در Platform Designer روی 0x01E00000 تنظیم کنید، که این مقدار، شروع کپی‌کننده بوت نیز هست.
۴. یک روش طراحی خوب شامل تنظیم آفست بردار بازنشانی در مرز سکتور فلش است تا اطمینان حاصل شود که در صورت به‌روزرسانی نرم‌افزار، هیچ پاک شدن جزئی از تصویر FPGA رخ نمی‌دهد.

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۴. راهکارهای پیکربندی و بوت پردازنده Nios V ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

۴.۴.۲.۲. بوت‌لودر پردازنده Nios V از طریق مدیریت دستگاه امن
بوت لودر از طریق مدیریت دستگاه امن (SDM) یک کد برنامه HAL است که از درایور Mailbox Client Altera FPGA IP HAL برای بوت شدن پردازنده استفاده می‌کند. Altera این برنامه بوت لودر را هنگام استفاده از فلش QSPI پیکربندی در دستگاه‌های مبتنی بر SDM برای بوت شدن پردازنده Nios V توصیه می‌کند.
پس از تنظیم مجدد سیستم، پردازنده Nios V ابتدا Bootloader را از طریق SDM از یک حافظه کوچک روی تراشه بوت می‌کند و Bootloader را از طریق SDM اجرا می‌کند تا با استفاده از IP کلاینت صندوق پستی با فلش QSPI پیکربندی ارتباط برقرار کند.
بوت لودر از طریق SDM وظایف زیر را انجام می‌دهد: · نرم‌افزار Nios V را در فلش QSPI پیکربندی پیدا می‌کند. · نرم‌افزار Nios V را در RAM روی تراشه یا RAM خارجی کپی می‌کند. · اجرای پردازنده را به نرم‌افزار Nios V در RAM روی تراشه یا
رم خارجی.
پس از اتمام فرآیند، بوت‌لودر از طریق SDM کنترل برنامه را به برنامه کاربر منتقل می‌کند. Altera سازماندهی حافظه را همانطور که در بخش سازماندهی حافظه برای بوت‌لودر از طریق SDM ذکر شده است، توصیه می‌کند.
شکل 30. بوت لودر از طریق جریان فرآیند SDM

پیکربندی

فلش

نرم‌افزار نیوس وی

SDM

دستگاه FPGA مبتنی بر SDM

آدرس IP کلاینت صندوق پستی

منطق FPGA نیوس V

۴ رم خارجی
نرم‌افزار نیوس وی

روی تراشه ۴

EMIF

RAM

حافظه روی تراشه

نیوس پنجم

نرم افزار

بوت لودر از طریق SDM

۱. پردازنده Nios V بوت‌لودر را از طریق SDM از حافظه روی تراشه اجرا می‌کند.
۲. بوت‌لودر از طریق SDM با فلش پیکربندی ارتباط برقرار می‌کند و نرم‌افزار Nios V را پیدا می‌کند.
۳. بوت‌لودر از طریق SDM، نرم‌افزار Nios V را از فلش پیکربندی به RAM روی تراشه / RAM خارجی کپی می‌کند.
۴. بوت‌لودر از طریق SDM، اجرای پردازنده Nios V را به نرم‌افزار Nios V در RAM روی تراشه / RAM خارجی تغییر می‌دهد.

۴.۴.۳. اجرای برنامه پردازنده Nios V به صورت درجا از OCRAM
در این روش، آدرس تنظیم مجدد پردازنده Nios V روی آدرس پایه حافظه روی تراشه (OCRAM) تنظیم می‌شود. فایل باینری برنامه (.hex) file پس از کامپایل طراحی سخت‌افزار در نرم‌افزار Quartus Prime، هنگام پیکربندی FPGA در OCRAM بارگذاری می‌شود. به محض اینکه پردازنده Nios V ریست شود، برنامه شروع به اجرا می‌کند و به نقطه ورود منشعب می‌شود.

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۴. راهکارهای پیکربندی و بوت پردازنده Nios V ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

توجه:

· اجرای درجا از OCRAM نیازی به کپی بوت ندارد زیرا برنامه پردازنده Nios V در هنگام تنظیم مجدد سیستم از قبل در محل خود قرار دارد.
· شرکت Altera توصیه می‌کند که برای این روش بوت شدن، alt_load() را فعال کنید تا نرم‌افزار تعبیه‌شده هنگام بازنشانی بدون پیکربندی مجدد تصویر دستگاه FPGA، رفتار یکسانی داشته باشد.
· شما باید تابع alt_load() را در تنظیمات BSP فعال کنید تا بخش .rwdata را پس از تنظیم مجدد سیستم کپی کند. در این روش، مقادیر اولیه برای متغیرهای مقداردهی اولیه به طور جداگانه از متغیرهای مربوطه ذخیره می‌شوند تا از رونویسی در اجرای برنامه جلوگیری شود.

۴.۴.۴. اجرای برنامه پردازنده Nios V به صورت درجا از TCM
روش اجرا درجا، آدرس بازنشانی پردازنده Nios V را روی آدرس پایه حافظه TCM (Tightly Coupled Memory) تنظیم می‌کند. فایل باینری برنامه (.hex) file پس از کامپایل طراحی سخت‌افزار در نرم‌افزار Quartus Prime، هنگام پیکربندی FPGA، برنامه در TCM بارگذاری می‌شود. به محض اینکه پردازنده Nios V ریست شود، برنامه شروع به اجرا می‌کند و به نقطه ورود منشعب می‌شود.

توجه:

اجرای درجا از TCM نیازی به کپی بوت ندارد زیرا برنامه پردازنده Nios V در هنگام تنظیم مجدد سیستم از قبل در محل خود قرار دارد.

۴.۵. بوت شدن پردازنده Nios V از طریق حافظه فلش روی تراشه (UFM)

بوت و اجرای نرم‌افزار پردازنده Nios V از طریق فلش روی تراشه (UFM) در دستگاه‌های FPGA سری MAX 10 موجود است. پردازنده Nios V از دو گزینه بوت زیر با استفاده از فلش روی تراشه در حالت پیکربندی داخلی پشتیبانی می‌کند:
· برنامه پردازنده Nios V به صورت درجا از فلش روی تراشه اجرا می‌شود.
· برنامه پردازنده Nios V با استفاده از کپی کننده بوت از On-Chip Flash به RAM کپی می‌شود.

جدول ۳۳. حافظه‌های فلش پشتیبانی‌شده با گزینه‌های بوت مربوطه

حافظه‌های بوت پشتیبانی‌شده

روش‌های بوت شدن Nios V

محل اجرای برنامه

دستگاه کپی بوت

فقط حداکثر ۱۰ دستگاه (با OnChip Flash IP)

اجرای برنامه پردازنده Nios V از طریق فلش روی تراشه
برنامه پردازنده Nios V با استفاده از کپی کننده بوت از فلش روی تراشه به RAM کپی شد.

فلش روی تراشه (XIP) + OCRAM/ رم خارجی (برای بخش‌های داده قابل نوشتن)

تابع ()alt_load

OCRAM / رم خارجی

استفاده مجدد از بوت لودر از طریق GSFI

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۴. راهکارهای پیکربندی و بوت پردازنده Nios V ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

شکل 31.

طراحی، پیکربندی و جریان بوت شدن
طراحی · پروژه مبتنی بر پردازنده Nios V خود را با استفاده از Platform Designer ایجاد کنید. · اطمینان حاصل کنید که در طراحی سیستم، رم خارجی یا رم روی تراشه وجود دارد.

پیکربندی و کامپایل FPGA
· حالت پیکربندی داخلی یکسانی را در On-chip Flash IP در نرم‌افزارهای Platform Designer و Quartus Prime تنظیم کنید. · عامل تنظیم مجدد پردازنده Nios V را روی On-chip Flash تنظیم کنید. · روش مقداردهی اولیه UFM مورد نظر خود را انتخاب کنید. · طرح خود را در Platform Designer تولید کنید. · پروژه خود را در نرم‌افزار Quartus Prime کامپایل کنید.

پروژه BSP برنامه کاربر · ایجاد پردازنده Nios V HAL BSP بر اساس .sopcinfo file ایجاد شده توسط طراح پلتفرم. · ویرایش تنظیمات BSP پردازنده Nios V و اسکریپت لینکر در ویرایشگر BSP. · ایجاد پروژه BSP.
پروژه برنامه کاربردی کاربر · توسعه کد برنامه پردازنده Nios V. · کامپایل برنامه پردازنده Nios V و تولید برنامه پردازنده Nios V (با پسوند hex.) file· اگر گزینه Initialize memory content را در Intel FPGA On-Chip Flash IP تیک زده‌اید، پروژه خود را در نرم‌افزار Quartus Prime دوباره کامپایل کنید.

برنامه نویسی Fileتبدیل، دانلود و اجرا · تولید فایل فلش روی تراشه .pof file با استفاده از برنامه نویسی Convert Fileویژگی s در نرم‌افزار Quartus Prime.
· فایل .pof را برنامه‌ریزی کنید file به دستگاه MAX 10 خود وصل کنید. · سخت‌افزار خود را روشن/خاموش کنید.
۴.۵.۱. شرح فلش روی تراشه FPGA MAX 4.5.1
دستگاه‌های FPGA مدل MAX 10 حاوی فلش روی تراشه هستند که به دو بخش تقسیم می‌شود: · حافظه فلش پیکربندی (CFM) - داده‌های پیکربندی سخت‌افزار را برای
حداکثر ۱۰ FPGA. · حافظه فلش کاربر (UFM) - داده‌های کاربر یا برنامه‌های نرم‌افزاری را ذخیره می‌کند.
معماری UFM دستگاه MAX 10 ترکیبی از IPهای نرم و سخت است. شما فقط می‌توانید با استفاده از هسته IP فلش On-Chip در نرم‌افزار Quartus Prime به UFM دسترسی داشته باشید.
هسته IP فلش روی تراشه از ویژگی‌های زیر پشتیبانی می‌کند: · دسترسی به سکتورهای UFM و CFM (در صورت فعال بودن در Platform Designer) را بخوانید یا بنویسید
با استفاده از رابط برده داده و کنترل Avalon MM. · پشتیبانی از پاک کردن صفحه، پاک کردن سکتور و نوشتن سکتور. · مدل شبیه‌سازی برای دسترسی‌های خواندن/نوشتن UFM با استفاده از ابزارهای مختلف شبیه‌سازی EDA.

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۴. راهکارهای پیکربندی و بوت پردازنده Nios V ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

جدول 34. نواحی فلش روی تراشه در دستگاه‌های FPGA مدل MAX 10

مناطق فلش

عملکرد

پیکربندی حافظه فلش (بخش‌های CFM0-2)

پیکربندی FPGA file ذخیره سازی

حافظه فلش کاربر (بخش‌های UFM0-1)

برنامه پردازنده Nios V و داده‌های کاربر

دستگاه‌های FPGA سری MAX 10 از چندین حالت پیکربندی پشتیبانی می‌کنند و برخی از این حالت‌ها به CFM1 و CFM2 اجازه می‌دهند تا به عنوان یک ناحیه UFM اضافی استفاده شوند. جدول زیر محل ذخیره‌سازی تصاویر پیکربندی FPGA را بر اساس حالت‌های پیکربندی FPGA سری MAX 10 نشان می‌دهد.

جدول ۳۵. محل ذخیره‌سازی تصاویر پیکربندی FPGA

حالت پیکربندی تصاویر فشرده دوگانه

تصویر فشرده CFM2 2

CFM1

تصویر فشرده CFM0 1

تصویر فشرده نشده تکی

UFM مجازی

تصویر فشرده نشده

تصویر فشرده نشده تکی با مقداردهی اولیه حافظه

تصویر فشرده نشده (با محتوای حافظه از پیش مقداردهی شده روی تراشه)

تصویر فشرده‌شده‌ی تکی با مقداردهی اولیه‌ی حافظه تصویر فشرده‌شده (با محتوای حافظه‌ی از پیش مقداردهی‌شده روی تراشه)

تصویر فشرده شده تکی

UFM مجازی

تصویر فشرده شده

برای دسترسی به حافظه فلش در FPGA های MAX 10 باید از هسته On-chip Flash IP استفاده کنید. می‌توانید On-chip Flash IP را نمونه‌سازی کرده و به نرم‌افزار Quartus Prime متصل کنید. پردازنده هسته نرم Nios V از اتصالات داخلی Platform Designer برای ارتباط با On-chip Flash IP استفاده می‌کند.
شکل ۳۲. اتصال بین فلش IP روی تراشه و پردازنده Nios V

توجه:

مطمئن شوید که پورت csr فلش روی تراشه به data_manager پردازنده Nios V متصل است تا پردازنده بتواند عملیات نوشتن و پاک کردن را کنترل کند.
هسته فلش IP روی تراشه می‌تواند به پنج سکتور فلش دسترسی داشته باشد - UFM0، UFM1، CFM0، CFM1 و CFM2.
اطلاعات مهم در مورد سکتورهای UFM و CFM: · سکتورهای CFM برای ذخیره‌سازی داده‌های پیکربندی (جریان بیتی) (*.pof) در نظر گرفته شده‌اند.
· داده‌های کاربر می‌توانند در بخش‌های UFM ذخیره شوند و در صورت انتخاب تنظیمات صحیح در ابزار Platform Designer، ممکن است پنهان باشند.
· برخی از دستگاه‌ها سکتور UFM1 ندارند. می‌توانید برای سکتورهای موجود در هر دستگاه FPGA MAX 10 به جدول زیر مراجعه کنید: اندازه سکتور UFM و CFM.

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۴. راهکارهای پیکربندی و بوت پردازنده Nios V ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

· شما می‌توانید با انتخاب حالت پیکربندی Single Uncompressed Image، CFM2 را به عنوان یک UFM مجازی پیکربندی کنید.
· شما می‌توانید با انتخاب حالت پیکربندی Single Uncompressed Image، CFM2 و CFM1 را به عنوان یک UFM مجازی پیکربندی کنید.
· اندازه هر سکتور با توجه به دستگاه‌های FPGA MAX 10 انتخاب شده متفاوت است.

جدول 36.

اندازه قطاع UFM و CFM
این جدول ابعاد آرایه‌های UFM و CFM را فهرست می‌کند.

دستگاه

صفحات در هر بخش

UFM1 UFM0 CFM2 CFM1 CFM0

اندازه صفحه (کیلوبیت)

حداکثر کاربر
اندازه حافظه فلش (کیلوبیت) (3)

حجم کل حافظه پیکربندی (کیلوبیت)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

اندازه OCRAM (کیلوبیت)
108 189 378 549 675 1260 1638

اطلاعات مرتبط · راهنمای کاربر پیکربندی FPGA MAX 10 · راهنمای کاربر حافظه فلش کاربر Altera MAX 10

۴.۵.۲. اجرای برنامه پردازنده Nios V به صورت درجا از UFM

راهکار Execute-In-Place از UFM برای برنامه‌های پردازنده Nios V که نیاز به استفاده محدود از حافظه روی تراشه دارند، مناسب است. تابع alt_load() به عنوان یک کپی‌کننده بوت کوچک عمل می‌کند که بخش‌های داده (.rodata، .rwdata یا .exceptions) را بر اساس تنظیمات BSP از حافظه بوت به RAM کپی می‌کند. بخش کد (.text)،
که یک بخش فقط خواندنی است، در ناحیه حافظه فلش روی تراشه MAX 10 باقی می‌ماند. این تنظیم، استفاده از رم را به حداقل می‌رساند، اما ممکن است عملکرد اجرای کد را محدود کند، زیرا دسترسی به حافظه فلش کندتر از رم روی تراشه است.

برنامه‌ی پردازنده‌ی Nios V در سکتور UFM برنامه‌ریزی شده است. بردار تنظیم مجدد پردازنده‌ی Nios V به آدرس پایه‌ی UFM اشاره می‌کند تا پس از تنظیم مجدد سیستم، کد را از UFM اجرا کند.

اگر از اشکال‌زدای سطح منبع برای اشکال‌زدایی برنامه خود استفاده می‌کنید، باید از یک نقطه شکست سخت‌افزاری استفاده کنید. دلیل این امر این است که UFM از دسترسی تصادفی به حافظه پشتیبانی نمی‌کند، که برای اشکال‌زدایی نقطه شکست نرم‌افزاری ضروری است.

توجه:

شما نمی‌توانید UFM را هنگام اجرای درجا در MAX 10 پاک یا بنویسید. اگر نیاز به پاک کردن یا نوشتن UFM دارید، از روش کپی Sswitch to boot استفاده کنید.

(3) حداکثر مقدار ممکن، که به حالت پیکربندی انتخابی شما بستگی دارد.

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۴. راهکارهای پیکربندی و بوت پردازنده Nios V ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

شکل ۳۳. برنامه XIP پردازنده Nios V از UFM

حداکثر 10 دستگاه

.POF
سخت‌افزار Nios V.
نرم‌افزار Nios V. هگز

برنامه‌نویس کوارتوس

فلش روی تراشه

CFM

سخت‌افزار نیوس وی

UFM

نرم‌افزار نیوس وی

پیکربندی داخلی

IP فلش روی تراشه

منطق FPGA
پردازنده نیوس V

رم روی تراشه

خارجی

RAM

EMIF

۴.۵.۲.۱. جریان طراحی سخت‌افزار
بخش زیر روشی گام به گام برای ساخت یک سیستم قابل بوت برای برنامه پردازنده Nios V از On-Chip Flash را شرح می‌دهد.ampشکل زیر با استفاده از دستگاه MAX 10 ساخته شده است.
تنظیمات مؤلفه IP
۱. پروژه پردازنده Nios V خود را با استفاده از Quartus Prime و Platform Designer ایجاد کنید. ۲. مطمئن شوید که RAM خارجی یا حافظه داخلی (OCRAM) به پلتفرم شما اضافه شده است.
سیستم طراح.

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۴. راهکارهای پیکربندی و بوت پردازنده Nios V ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
شکل 34. مثالampاتصالات IP le در طراح پلتفرم برای بوت کردن Nios V از فلش OnChip (UFM)

۳. در ویرایشگر پارامتر IP فلش روی تراشه، حالت پیکربندی را بر اساس ترجیح طراحی خود روی یکی از موارد زیر تنظیم کنید: · تصویر غیرفشرده تکی · تصویر فشرده تکی · تصویر غیرفشرده تکی با مقداردهی اولیه حافظه · تصویر فشرده تکی با مقداردهی اولیه حافظه
برای اطلاعات بیشتر در مورد تصاویر فشرده دوگانه، به راهنمای کاربر پیکربندی FPGA MAX 10 - ارتقاء سیستم از راه دور مراجعه کنید.

توجه:

شما باید به هر ناحیه CFM در IP فلش روی تراشه، دسترسی پنهان (Hidden Access) اختصاص دهید.

شکل ۳۵. انتخاب حالت پیکربندی در ویرایشگر پارامتر فلش روی تراشه

تنظیمات IP فلش روی تراشه – مقداردهی اولیه UFM می‌توانید یکی از روش‌های زیر را طبق ترجیح خود انتخاب کنید:

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۴. راهکارهای پیکربندی و بوت پردازنده Nios V ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

توجه:

مراحل زیرفصل‌های بعدی (جریان طراحی نرم‌افزار و برنامه‌نویسی) به انتخابی که در اینجا انجام می‌دهید بستگی دارد.

روش ۱: مقداردهی اولیه داده‌های UFM در SOF در حین کامپایل
Quartus Prime داده‌های اولیه‌سازی UFM را در طول کامپایل در SOF قرار می‌دهد. در صورت وجود تغییرات در داده‌های UFM، کامپایل مجدد SOF مورد نیاز است.
۱. گزینه Initialize flash content و Enable non-default initialization را تیک بزنید. file.

شکل ۳۶. مقداردهی اولیه محتویات فلش و فعال کردن مقداردهی اولیه غیر پیش‌فرض File

۲. مسیر فایل hex. تولید شده را مشخص کنید. file (از دستور elf2hex) در قسمت hex یا mif ایجاد شده توسط کاربر file.
شکل ۳۷. اضافه کردن .hex File مسیر

روش ۲: ترکیب داده‌های UFM با یک SOF کامپایل‌شده در طول تولید POF
داده‌های UFM هنگام تبدیل برنامه‌نویسی با SOF کامپایل‌شده ترکیب می‌شوند. fileحتی اگر داده‌های UFM تغییر کنند، نیازی به کامپایل مجدد SOF ندارید. در طول توسعه، نیازی به کامپایل مجدد SOF ندارید. fileبرای تغییرات در برنامه. Alterare این روش را برای توسعه‌دهندگان برنامه توصیه می‌کند.
۱. تیک گزینه‌ی «مقداردهی اولیه‌ی محتوای فلش» را بردارید.
شکل ۳۸. مقداردهی اولیه محتوای فلش با مقداردهی اولیه غیر پیش‌فرض File

تنظیمات عامل را برای روش اجرا درجا پردازنده Nios V بازنشانی کنید
۱. در ویرایشگر پارامتر پردازنده Nios V، گزینه Reset Agent را روی On-Chip Flash تنظیم کنید.
شکل ۳۹. تنظیمات ویرایشگر پارامتر پردازنده Nios V با تنظیم عامل تنظیم مجدد روی فلش روی تراشه

۲. وقتی کادر محاوره‌ای Generation ظاهر شد، روی Generate HDL کلیک کنید. ۳. خروجی را مشخص کنید file گزینه‌های تولید را انتخاب کنید و روی تولید (Generate) کلیک کنید.

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۴. راهکارهای پیکربندی و بوت پردازنده Nios V ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
Quartus Prime Software Settings 1. In the Quartus Prime software, click Assignments Device Device and Pin
Options Configuration. Set the Configuration mode according to the setting in On-Chip Flash IP. Figure 40. Configuration Mode Selection in Quartus Prime Software

۲. برای خروج از پنجره «گزینه‌های دستگاه و پین» روی تأیید (OK) کلیک کنید،
۳. برای خروج از پنجره دستگاه، روی تأیید (OK) کلیک کنید.
4. Click Processing Start Compilation to compile your project and generate the .sof file.

توجه:

اگر تنظیمات حالت پیکربندی در نرم‌افزار Quartus Prime و ویرایشگر پارامتر Platform Designer متفاوت باشد، پروژه Quartus Prime با پیام خطای زیر شکست می‌خورد.

شکل 41.

پیام خطا برای خطای تنظیم حالت پیکربندی متفاوت (14740): حالت پیکربندی در اتم “q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block” با تنظیمات پروژه مطابقت ندارد. سیستم Qsys را برای مطابقت با تنظیمات پروژه به‌روزرسانی و بازسازی کنید.

اطلاعات مرتبط راهنمای کاربر پیکربندی FPGA MAX 10

۴.۵.۲.۲. جریان طراحی نرم‌افزار
این بخش، جریان طراحی برای تولید و ساخت پروژه نرم‌افزاری پردازنده Nios V را ارائه می‌دهد. برای اطمینان از یک جریان ساخت ساده، توصیه می‌شود یک درخت دایرکتوری مشابه در پروژه طراحی خود ایجاد کنید. جریان طراحی نرم‌افزار زیر بر اساس این درخت دایرکتوری است.
برای ایجاد درخت دایرکتوری پروژه نرم‌افزاری، این مراحل را دنبال کنید: ۱. در پوشه پروژه طراحی خود، پوشه‌ای به نام software ایجاد کنید. ۲. در پوشه software، دو پوشه به نام‌های hal_app و hal_bsp ایجاد کنید.
شکل ۴۲. درخت راهنمای پروژه نرم‌افزاری

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۴. راهکارهای پیکربندی و بوت پردازنده Nios V ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
ایجاد پروژه BSP برنامه
برای اجرای ویرایشگر BSP، این مراحل را دنبال کنید: ۱. وارد پوسته فرمان Nios V شوید. ۲. ویرایشگر BSP را با دستور niosv-bsp-editor فراخوانی کنید. ۳. در ویرایشگر BSP، روی File BSP جدید برای شروع پروژه BSP شما. 4. تنظیمات زیر را پیکربندی کنید:
· اطلاعات SOPC File نام: اطلاعات دستورالعمل (SOPCINFO) را ارائه دهید file (.sopcinfo). · نام CPU: پردازنده Nios V را انتخاب کنید. · سیستم عامل: سیستم عامل پردازنده Nios V را انتخاب کنید. · نسخه: به صورت پیش‌فرض باقی بماند. · دایرکتوری هدف BSP: مسیر دایرکتوری پروژه BSP را انتخاب کنید. شما می‌توانید
از قبل تنظیمش کن ‎/software/hal_bsp با فعال کردن استفاده از مکان‌های پیش‌فرض. · تنظیمات BSP File name: نام تنظیمات BSP را تایپ کنید File· اسکریپت‌های اضافی Tcl: با فعال کردن گزینه‌ی «فعال کردن اسکریپت اضافی Tcl»، یک اسکریپت BSP Tcl ارائه دهید. ۵. روی تأیید کلیک کنید.
شکل ۴۳. پیکربندی BSP جدید

پیکربندی ویرایشگر BSP و ایجاد پروژه BSP
You can define the processor’s exception vector either in On-Chip Memory (OCRAM) or On-Chip Flash based on your design preference. Setting the exception vector memory to OCRAM/External RAM is recommended to make the interrupt processing faster. 1. Go to Main Settings Advanced hal.linker. 2. If you select On-Chip Flash as exception vector,
a. Enable the following settings:

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۴. راهکارهای پیکربندی و بوت پردازنده Nios V ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Figure 44. Advanced.hal.linker Settings

b. Click on the Linker Script tab in the BSP Editor. c. Set the .exceptions and .text regions in the Linker Section Name to
On-Chip Flash. d. Set the rest of the regions in the Linker Section Name list to the On-Chip
Memory (OCRAM) or external RAM.
Figure 45. Linker Region Settings (Exception Vector Memory: On-Chip Flash)

3. If you select OCRAM/External RAM as exception vector, a. Enable the following settings: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Figure 46. Linker Region Settings (Exception Vector Memory: OCRAM/External RAM)

b. Click on the Linker Script tab in the BSP Editor.
c. Set the.text regions in the Linker Section Name to On-Chip Flash.
d. Set the rest of the regions in the Linker Section Name list to the On-Chip Memory (OCRAM) or external RAM.

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۴. راهکارهای پیکربندی و بوت پردازنده Nios V ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
Figure 47. Linker Region Settings (Exception Vector Memory: OCRAM)
4. Click Generate to generate the BSP project. Generating the User Application Project File 1. Navigate to the software/hal_app folder and create your application source
code. 2. Launch the Nios V Command Shell. 3. Execute the command below to generate the application CMakeLists.txt.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/<user application>
Building the User Application Project You can choose to build the user application project using Ashling RiscFree IDE for Altera FPGAs or through the command line interface (CLI). If you prefer using CLI, you can build the user application using the following command: cmake -G “Unix Makefiles” -B software/hal_app/build -S software/hal_app make -C software/hal_app/build
The application (.elf) file is created in software/hal_app/build folder. Generating the HEX File You must generate a .hex file from your application .elf file, so you can create a .pof file suitable for programming the devices. 1. Launch the Nios V Command Shell. 2. For Nios V processor application boot from On-Chip Flash, use the following
command line to convert the ELF to HEX for your application. This command creates the user application (onchip_flash.hex) file. elf2hex software/hal_app/build/<user_application>.elf -o onchip_flash.hex
-b <base address of On-Chip Flash UFM region> -w 8 -e <end address of On-Chip Flash UFM region> 3. Recompile the hardware design if you check Initialize memory content option in On-Chip Flash IP (Method 1). This is to include the software data (.HEX) in the SOF file.

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۴. راهکارهای پیکربندی و بوت پردازنده Nios V ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
4.5.2.3. Programming 1. In Quartus Prime, click File تبدیل برنامه نویسی Files. 2. Under Output programming file, choose Programmer Object File (.pof) as Programming file type. 3. Set Mode to Internal Configuration.
Figure 48. Convert Programming File تنظیمات
4. Click Options/Boot info…, the MAX 10 Device Options window appears. 5. Based on the Initialize flash content settings in the On-chip Flash IP, perform
one of the following steps: · If Initialize flash content is checked (Method 1), the UFM initialization data
was included in the SOF duringQuartus Prime compilation. — Select Page_0 for UFM source: option. Click OK and proceed to the
next. Figure 49. Setting Page_0 for UFM Source if Initialize Flash Content is Checked

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

ارسال بازخورد

۴. راهکارهای پیکربندی و بوت پردازنده Nios V ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶
· If Initialize flash content is not checked (Method 2), choose Load memory file for the UFM source option. Browse to the generated On-chip Flash HEX file (onchip_flash.hex) in the File path: and click OK. This step adds UFM data separately to the SOF file during the programming file تبدیل
Figure 50. Setting Load Memory File for UFM Source if Initialize Flash Content is Not Checked

6. In the Convert Programming File dialog box, at the Input files to convert section, click Add File… and point to the generated Quartus Prime .sof file.
Figure 51. Input Files to Convert in Convert Programming Files for Single Image Mode

7. Click Generate to create the .pof file. 8. Program the .pof file into your MAX 10 device. 9. Power cycle your hardware.

4.5.3. Nios V Processor Application Copied from UFM to RAM using Boot Copier

Altera recommends this solution for MAX 10 FPGA Nios V processor system designs where multiple iterations of application software development and high system performance are required. The boot copier is located within the UFM at an offset that is the same address as the reset vector. The Nios V application is located next to the boot copier.

For this boot option, the Nios V processor starts executing the boot copier upon system reset to copy the application from the UFM sector to the OCRAM or external RAM. Once copying is complete, the Nios V processor transfers the program control over to the application.

توجه:

The applied boot copier is the same as the Bootloader via GSFI.

ارسال بازخورد

کتابچه راهنمای طراحی پردازنده‌های توکار Nios® V، جلد دوم

۴. راهکارهای پیکربندی و بوت پردازنده Nios V ۷۲۶۹۵۲ | ۲۰۲۵.۰۷.۱۶

Figure 52. Nios V Application Copied from UFM to RAM using Boot Copier

حداکثر 10 دستگاه

.POF
سخت‌افزار Nios V.
نرم‌افزار Nios V. هگز
Bootloader .SREC

برنامه‌نویس کوارتوس

رم خارجی
نرم‌افزار نیوس وی

فلش روی تراشه

CFM

Nios V Hardwa

اسناد / منابع

altera Nios V Embedded Processor [pdfراهنمای کاربر
Nios V, Nios V-m, Nios V-g, Nios V-c, Nios V Embedded Processor, Nios V, Embedded Processor, Processor

مراجع

راهنمای کاربر

altera Nios V Embedded Processor

مشخصات

Nios V Processor Hardware System Design

Nios V Processor Software System Design

Nios V Processor Configuration and Booting Solutions

اسناد / منابع

مراجع

نظر بدهید

لغو پاسخ