Guia de l'usuari del processador integrat altera Nios V

Segueix el flux de desenvolupament de programari per al processador Nios V.
Crear un projecte de paquet de suport per a la junta directiva i un projecte d'aplicació.

Solucions de configuració i arrencada del processador Nios V

Per configurar i arrencar el processador Nios V:

Comprendre la introducció a les solucions de configuració i arrencada.

Enllaçar aplicacions per a un funcionament sense problemes.

View Fullscreen

Sobre el processador integrat Nios® V
1.1. Altera® FPGA i processadors integratsview
Els dispositius Altera FPGA poden implementar una lògica que funciona com un microprocessador complet alhora que ofereix moltes opcions.
Una diferència important entre els microprocessadors discrets i l'Altera FPGA és que la estructura de la FPGA d'Altera no conté cap lògica quan s'encén. El processador Nios® V és un processador de propietat intel·lectual flexible (IP) basat en l'especificació RISC-V. Abans d'executar programari en un sistema basat en el processador Nios V, heu de configurar el dispositiu Altera FPGA amb un disseny de maquinari que contingui un processador Nios V. Podeu col·locar el processador Nios V a qualsevol lloc de l'Altera FPGA, segons els requisits del disseny.

Perquè el vostre sistema integrat basat en IP Altera® FPGA es comporti com un sistema basat en microprocessador discret, el vostre sistema ha d'incloure el següent: · AJTAG interfície per donar suport a la configuració, el maquinari i el programari d'Altera FPGA
depuració · Un mecanisme de configuració d'Altera FPGA a l'engegada
Si el vostre sistema té aquestes capacitats, podeu començar a refinar el vostre disseny a partir d'un disseny de maquinari provat prèviament carregat a l'Altera FPGA. L'ús d'una Altera FPGA també us permet modificar el vostre disseny ràpidament per solucionar problemes o afegir noves funcionalitats. Podeu provar aquests nous dissenys de maquinari fàcilment reconfigurant l'Altera FPGA mitjançant la J del vostre sistema.TAG interfície.
El JTAG la interfície admet el desenvolupament de maquinari i programari. Podeu realitzar les tasques següents utilitzant JTAG interfície: · Configurar l'Altera FPGA · Descarregar i depurar el programari · Comunicar-se amb l'Altera FPGA a través d'una interfície similar a UART (JTAG UART
terminal) · Maquinari de depuració (amb l'analitzador lògic integrat Signal Tap) · Memòria flash del programa
Després de configurar l'Altera FPGA amb un disseny basat en un processador Nios V, el flux de desenvolupament de programari és similar al flux dels dissenys de microcontroladors discrets.

Informació relacionada · AN 985: Tutorial del processador Nios V
Una guia d'inici ràpid sobre com crear un sistema de processador Nios V senzill i executar l'aplicació Hello World.
© Altera Corporation. Altera, el logotip d'Altera, el logotip de la "a" i altres marques d'Altera són marques comercials d'Altera Corporation. Altera es reserva el dret de fer canvis en qualsevol producte i servei en qualsevol moment sense previ avís. Altera no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit en aquest document, excepte en els casos expressament acordats per escrit per Altera. Es recomana als clients d'Altera que obtinguin la versió més recent de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis. *Altres noms i marques poden ser propietat d'altres.

1. Sobre el processador integrat Nios® V 726952 | 16/07/2025
· Manual de referència del processador Nios V Proporciona informació sobre els punts de referència de rendiment del processador Nios V, l'arquitectura del processador, el model de programació i la implementació principal.
· Guia de l'usuari de perifèrics integrats IP · Manual per a desenvolupadors de programari del processador Nios V

Descriu l'entorn de desenvolupament de programari del processador Nios V, les eines disponibles i el procés per crear programari que s'executi al processador Nios V. · Guia de l'usuari de l'entorn de desenvolupament integrat (IDE) RiscFree* d'Ashling* per a FPGA d'Altera Descriu l'entorn de desenvolupament integrat (IDE) RiscFree* per a FPGA d'Altera, HPS basat en Arm* i processador central Nios V. · Notes de la versió de la FPGA IP d'Altera del processador Nios V
1.2. Suport de programari Quartus® Prime
El flux de compilació del processador Nios V és diferent per al programari Quartus® Prime Pro Edition i el programari Quartus Prime Standard Edition. Consulteu AN 980: Suport de programari Quartus Prime per al processador Nios V per obtenir més informació sobre les diferències.
Informació relacionada AN 980: Processador Nios V Assistència de programari Quartus Prime
1.3. Llicències del processador Nios V
Cada variant de processador Nios V té la seva clau de llicència. Un cop adquirida la clau de llicència, podeu utilitzar la mateixa clau de llicència per a tots els projectes de processadors Nios V fins a la data de caducitat. Podeu adquirir les llicències IP Altera FPGA del processador Nios V sense cost.
La llista de claus de llicència del processador Nios V està disponible al Centre de llicències d'autoservei d'Altera FPGA. Feu clic a la pestanya Registra't per a l'avaluació o Llicència gratuïta i seleccioneu les opcions corresponents per fer la sol·licitud.
Figura 1. Centre de llicències d'autoservei d'Altera FPGA

Amb les claus de llicència, podeu:
Envia comentaris

Manual de disseny de processadors integrats Nios® V 7

1. Sobre el processador integrat Nios® V 726952 | 16/07/2025
· Implementar un processador Nios V dins del sistema. · Simular el comportament d'un sistema amb processador Nios V. · Verificar la funcionalitat del disseny, com ara la mida i la velocitat. · Generar la programació del dispositiu. files. · Programar un dispositiu i verificar-ne el disseny en maquinari.
No necessiteu una llicència per desenvolupar programari a l'IDE Ashling* RiscFree* per a FPGA Altera.
Informació relacionada · Centre de llicències d'autoservei d'Altera FPGA
Per obtenir més informació sobre com obtenir les claus de llicència IP Altera FPGA del processador Nios V. · Instal·lació i llicències del programari Altera FPGA Per obtenir més informació sobre com obtenir llicències del programari Altera FPGA i configurar una llicència fixa i un servidor de llicències de xarxa.
1.4. Disseny de sistemes encastats
La figura següent il·lustra un flux de disseny de sistema basat en un processador Nios V simplificat, que inclou tant el desenvolupament de maquinari com de programari.

Manual de disseny de processadors integrats Nios® V 8

Envia comentaris

1. Sobre el processador integrat Nios® V 726952 | 16/07/2025

Figura 2.

Flux de disseny del sistema del processador Nios V
Concepte de sistema

Analitzar els requisits del sistema

Nios® V
Nuclis de processador i components estàndard

Definir i generar un sistema en
Dissenyador de plataformes

Flux de maquinari: Integració i compilació del projecte Intel Quartus Prime

Flux de programari: Desenvolupament i creació de programari de proposta Nios V

Flux de maquinari: Descarrega el disseny de FPGA
al tauler objectiu

Flux de programari: Prova i depuració del programari del processador Nios V

El programari no compleix les especificacions?
Sí
Maquinari No Compleix les especificacions? Sí
Sistema complet

Envia comentaris

Manual de disseny de processadors integrats Nios® V 9

726952 | 2025.07.16/XNUMX/XNUMX Envia comentaris

2. Disseny del sistema de maquinari del processador Nios V amb el programari i el dissenyador de plataformes Quartus Prime

Figura 3.

El diagrama següent il·lustra un disseny de maquinari típic d'un processador Nios V. Flux de disseny de maquinari del sistema del processador Nios V

Comença

Nuclis i components estàndard del Nios V

Utilitzeu el dissenyador de plataformes per dissenyar un sistema basat en Nios V
Genera el disseny del dissenyador de plataformes

Integració del sistema Platform Designer amb el projecte Intel Quartus Prime
Assignar ubicacions de pins, requisits de temps i altres restriccions de disseny
Compilar maquinari per al dispositiu de destinació a Intel Quartus Prime

Llest per descarregar
2.1. Creació del disseny del sistema de processador Nios V amb Platform Designer
El programari Quartus Prime inclou l'eina d'integració de sistemes Platform Designer, que simplifica la tasca de definir i integrar el nucli IP del processador Nios V i altres IP en un disseny de sistema Altera FPGA. Platform Designer crea automàticament la lògica d'interconnexió a partir de la connectivitat d'alt nivell especificada. L'automatització de la interconnexió elimina la tasca, que requereix molt de temps, d'especificar connexions HDL a nivell de sistema.
© Altera Corporation. Altera, el logotip d'Altera, el logotip de la "a" i altres marques d'Altera són marques comercials d'Altera Corporation. Altera es reserva el dret de fer canvis en qualsevol producte i servei en qualsevol moment sense previ avís. Altera no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit en aquest document, excepte en els casos expressament acordats per escrit per Altera. Es recomana als clients d'Altera que obtinguin la versió més recent de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis. *Altres noms i marques poden ser propietat d'altres.

2. Disseny del sistema de maquinari del processador Nios V amb el programari i el dissenyador de plataformes Quartus Prime
726952 | 2025.07.16

Després d'analitzar els requisits de maquinari del sistema, feu servir Quartus Prime per especificar el nucli del processador Nios V, la memòria i altres components que necessita el sistema. El dissenyador de plataformes genera automàticament la lògica d'interconnexió per integrar els components al sistema de maquinari.

2.1.1. Instanciació del processador Nios V Altera FPGA IP

Podeu instanciar qualsevol dels nuclis IP del processador al catàleg IP de processadors i perifèrics integrats del dissenyador de plataformes.

El nucli IP de cada processador admet diferents opcions de configuració basades en la seva arquitectura única. Podeu definir aquestes configuracions per adaptar-les millor a les vostres necessitats de disseny.

Taula 1.

Opcions de configuració entre les variants principals

Opcions de configuració

Processador Nios V/C

Processador Nios V/m

Sol·licitud de restabliment d'ús de depuració

—

Trampes, excepcions i interrupcions

Arquitectura de la CPU

ECC

Memòries cau, regions perifèriques i TCM

—

Instruccions personalitzades

—

Pas de cadena

—

Processador Nios V/g

2.1.1.1. Instanciació del microcontrolador compacte Nios V/c Altera FPGA IP Figura 4. Microcontrolador compacte Nios V/c Altera FPGA IP

Envia comentaris

Manual de disseny de processadors integrats Nios® V 11

2. Disseny del sistema de maquinari del processador Nios V amb el programari i el dissenyador de plataformes Quartus Prime
726952 | 2025.07.16

2.1.1.1.1. Pestanya Arquitectura de la CPU

Taula 2.

Pestanya Arquitectura de la CPU

Característica

Descripció

Habilita la interfície Avalon® Habilita la interfície Avalon per al gestor d'instruccions i el gestor de dades. Si està desactivada, el sistema utilitza la interfície AXI4-Lite.

Valor de RSC de mhartid

· Opció d'IP no vàlida. · No utilitzeu el valor CSR de mhartid al processador Nios V/c.

2.1.1.1.2. Utilitzeu la pestanya Sol·licitud de reinici

Taula 3.

Utilitza el paràmetre de la pestanya Sol·licitud de reinici

Utilitza la pestanya Sol·licitud de restabliment

Descripció

Afegeix una interfície de sol·licitud de restabliment

· Activeu aquesta opció per exposar els ports de reinici locals on un mestre local els pugui utilitzar per activar el reinici del processador Nios V sense afectar altres components d'un sistema de processador Nios V.
· La interfície de reinici consta d'un senyal de resetreq d'entrada i un senyal de recepció de sortida.
· Podeu sol·licitar un reinici del nucli del processador Nios V activant el senyal resetreq.
· El senyal resetreq ha de romandre actiu fins que el processador actiu el senyal ack. Si el senyal no roman actiu, el processador es troba en un estat no determinista.
· El processador Nios V respon que el reinici s'ha realitzat correctament activant el senyal d'ack.
· Després que el processador es reiniciï correctament, l'asserció del senyal d'ack pot ocórrer diverses vegades periòdicament fins que es desassercioni el senyal de resetreq.

2.1.1.1.3. Pestanya Trampes, excepcions i interrupcions

Taula 4.

Paràmetres de la pestanya Trampes, excepcions i interrupcions

Trampes, excepcions i interrupcions

Descripció

Restableix l'agent

Restableix l'offset

Nota:

El dissenyador de plataformes proporciona una opció Absoluta, que permet especificar una adreça absoluta a Reinicialitzar desplaçament. Feu servir aquesta opció quan la memòria que emmagatzema el vector de reinici es troba fora del sistema i els subsistemes del processador.

Manual de disseny de processadors integrats Nios® V 12

Envia comentaris

2. Disseny del sistema de maquinari del processador Nios V amb el programari i el dissenyador de plataformes Quartus Prime
726952 | 2025.07.16

2.1.1.1.4. Pestanya ECC

Taula 5.

Pestanya ECC

ECC

Activa la detecció d'errors i els informes d'estat

Descripció
· Activeu aquesta opció per aplicar la funció ECC als blocs de RAM interns del processador Nios V. · Les funcions ECC detecten errors de fins a 2 bits i reaccionen segons el comportament següent:
— Si es tracta d'un error corregible d'1 bit, el processador continua funcionant després de corregir l'error a la canonada del processador. Tanmateix, la correcció no es reflecteix a les memòries d'origen.
— Si l'error és incorregible, el processador continua funcionant sense corregir-lo a la canonada del processador i a les memòries d'origen, cosa que podria fer que el processador entri en un estat no determinista.

2.1.1.2. Instanciació del microcontrolador Nios V/m Altera FPGA IP Figura 5. Microcontrolador Nios V/m Altera FPGA IP

Envia comentaris

Manual de disseny de processadors integrats Nios® V 13

2. Disseny del sistema de maquinari del processador Nios V amb el programari i el dissenyador de plataformes Quartus Prime
726952 | 2025.07.16

2.1.1.2.1. Pestanya Depuració

Taula 6.

Paràmetres de la pestanya Depuració

Pestanya Depuració

Descripció

Activa la depuració
Habilita el restabliment des del mòdul de depuració

· Activeu aquesta opció per afegir la JTAG mòdul de connexió de destinació al processador Nios V. · La JTAG El mòdul de connexió de destinació permet connectar-se al processador Nios V a través de
JTAG pins d'interfície de la FPGA. · La connexió proporciona les següents capacitats bàsiques:
— Iniciar i aturar el processador Nios V — Examinar i editar els registres i la memòria. — Baixar l'aplicació Nios V .elf file a la memòria del processador en temps d'execució mitjançant
niosv-download. — Depura l'aplicació que s'executa al processador Nios V · Connecta el port dm_agent al bus d'instruccions i de dades del processador. Assegura't que l'adreça base entre els dos busos sigui la mateixa.
· Activeu aquesta opció per exposar els ports dbg_reset_out i ndm_reset_in. · JTAG el depurador o l'ordre niosv-download -r activen el dbg_reset_out, que
permet que el processador Nios V reiniciï els perifèrics del sistema que es connecten a aquest port. · Heu de connectar la interfície dbg_reset_out a ndm_reset_in en comptes de reiniciar.
interfície per activar el reinici del nucli del processador i del mòdul temporitzador. No heu de connectar la interfície dbg_reset_out a la interfície de reinici per evitar un comportament indeterminat.

2.1.1.2.2. Utilitzeu la pestanya Sol·licitud de reinici

Taula 7.

Utilitza el paràmetre de la pestanya Sol·licitud de reinici

Utilitza la pestanya Sol·licitud de restabliment

Descripció

Afegeix una interfície de sol·licitud de restabliment

· Activeu aquesta opció per exposar els ports de reinici locals on un mestre local els pugui utilitzar per activar el reinici del processador Nios V sense afectar altres components d'un sistema de processador Nios V.
· La interfície de reinici consta d'un senyal de resetreq d'entrada i un senyal de recepció de sortida.
· Podeu sol·licitar un reinici del nucli del processador Nios V activant el senyal resetreq.
· El senyal resetreq ha de romandre actiu fins que el processador actiu el senyal ack. Si el senyal no roman actiu, el processador es troba en un estat no determinista.
· L'afirmació del senyal resetreq en mode de depuració no té cap efecte sobre l'estat del processador.
· El processador Nios V respon que el reinici s'ha realitzat correctament activant el senyal d'ack.
· Després que el processador es reiniciï correctament, l'asserció del senyal d'ack pot ocórrer diverses vegades periòdicament fins que es desassercioni el senyal de resetreq.

2.1.1.2.3. Pestanya Trampes, excepcions i interrupcions

Taula 8.

Pestanya Trampes, excepcions i interrupcions

Descripció

Restableix l'agent

Restableix el mode d'interrupció de desplaçament

· Especifica el desplaçament del vector de reinici respecte a l'adreça base de l'agent de reinici escollit. · El dissenyador de plataformes proporciona automàticament un valor per defecte per al desplaçament de reinici.
Especifiqueu el tipus de controlador d'interrupcions, ja sigui directe o vectorial. Nota: El processador Nios V/m no segmentat no admet interrupcions vectorials.
Per tant, eviteu utilitzar el mode d'interrupció vectoritzat quan el processador estigui en mode no segmentat.

Manual de disseny de processadors integrats Nios® V 14

Envia comentaris

2. Disseny del sistema de maquinari del processador Nios V amb el programari i el dissenyador de plataformes Quartus Prime
726952 | 2025.07.16

Nota:

2.1.1.2.4. Arquitectura de la CPU

Taula 9.

Paràmetres de la pestanya Arquitectura de la CPU

Arquitectura de la CPU

Descripció

Habilita la canalització a la CPU

· Activeu aquesta opció per instanciar el processador Nios V/m segmentat. — L'IPC és més alt a costa d'una àrea lògica més alta i una freqüència Fmax més baixa.
· Desactiveu aquesta opció per instanciar un processador Nios V/m no canalitzat. — Té un rendiment bàsic similar al processador Nios V/c. — Admet la depuració i la capacitat d'interrupció — Àrea lògica més baixa i freqüència Fmax més alta a costa d'un IPC més baix.

Habilita la interfície d'Avalon

Habilita la interfície Avalon per al gestor d'instruccions i el gestor de dades. Si està desactivat, el sistema utilitza la interfície AXI4-Lite.

Valor de RSC de mhartid

· El valor del registre Hart ID (mhartid) és 0 per defecte. · Assigneu un valor entre 0 i 4094. · Compatible amb l'API HAL d'Altera FPGA Avalon Mutex Core.

Informació relacionada Guia de l'usuari d'IP perifèrica integrada: Intel FPGA Avalon® Mutex Core

2.1.1.2.5. Pestanya ECC
Taula 10. Pestanya ECC
Habilita la detecció d'errors i els informes d'estat de l'ECC

Envia comentaris

Manual de disseny de processadors integrats Nios® V 15

2. Disseny del sistema de maquinari del processador Nios V amb el programari i el dissenyador de plataformes Quartus Prime
726952 | 2025.07.16
2.1.1.3. Instanciació del processador d'ús general Nios V/g Altera FPGA IP
Figura 6. Processador d'ús general Nios V/g Altera FPGA IP – Part 1

Figura 7.

Processador d'ús general Nios V/g Altera FPGA IP – Part 2 (Desactivar i habilitar el controlador d'interrupció a nivell de nucli)

Manual de disseny de processadors integrats Nios® V 16

Envia comentaris

2. Disseny del sistema de maquinari del processador Nios V amb el programari i el dissenyador de plataformes Quartus Prime
726952 | 2025.07.16

Figura 8.

Processador d'ús general Nios V/g Altera FPGA IP – Part 2 (Activar i habilitar el controlador d'interrupció a nivell de nucli)

Figura 9. Processador d'ús general Nios V/g Altera FPGA IP – Part 3

Envia comentaris

Manual de disseny de processadors integrats Nios® V 17

2. Disseny del sistema de maquinari del processador Nios V amb el programari i el dissenyador de plataformes Quartus Prime
726952 | 2025.07.16
Figura 10. Processador d'ús general Nios V/g Altera FPGA IP – Part 4

2.1.1.3.1. Arquitectura de la CPU

Taula 11. Paràmetres de l'arquitectura de la CPU

Pestanya Arquitectura de la CPU Habilita la unitat de coma flotant

Descripció Activeu aquesta opció per afegir la unitat de coma flotant (extensió "F") al nucli del processador.

Habilita la predicció de branques

Habilita la predicció de ramificació estàtica (cap enrere i cap endavant no cap) per a les instruccions de ramificació.

Valor de RSC de mhartid

· El valor del registre Hart ID (mhartid) és 0 per defecte. · Assigneu un valor entre 0 i 4094. · Compatible amb l'API HAL d'Altera FPGA Avalon Mutex Core.

Desactiva les instruccions FSQRT i FDIV per a FPU

· Elimina les operacions d'arrel quadrada de coma flotant (FSQRT) i de divisió de coma flotant (FDIV) a FPU.
· Aplicar l'emulació de programari a ambdues instruccions durant l'execució.

Informació relacionada Guia de l'usuari d'IP perifèrica integrada: Intel FPGA Avalon® Mutex Core

Manual de disseny de processadors integrats Nios® V 18

Envia comentaris

2. Disseny del sistema de maquinari del processador Nios V amb el programari i el dissenyador de plataformes Quartus Prime
726952 | 2025.07.16

2.1.1.3.2. Pestanya Depuració

Taula 12. Paràmetres de la pestanya Depuració

Pestanya Depuració

Descripció

Activa la depuració
Habilita el restabliment des del mòdul de depuració

2.1.1.3.3. Pestanya Lockstep Taula 13. Pestanya Lockstep
Paràmetres Habilita el període de temps d'espera per defecte de Lockstep Habilita el reinici ampliat de la interfície

Descripció · Habilita el sistema Lockstep de doble nucli. · Valor per defecte del temps d'espera programable en sortir del reinici (entre 0 i 255). · Habilita la interfície de reinici ampliada opcional per al control de reinici ampliat. · Quan està desactivat, el fRSmartComp implementa el control de reinici bàsic.

2.1.1.3.4. Utilitzeu la pestanya Sol·licitud de reinici

Taula 14. Utilitza el paràmetre de la pestanya Sol·licitud de reinici

Utilitza la pestanya Sol·licitud de restabliment

Descripció

Afegeix una interfície de sol·licitud de restabliment

· Activeu aquesta opció per exposar els ports de reinici locals on un mestre local els pugui utilitzar per activar el reinici del processador Nios V sense afectar altres components d'un sistema de processador Nios V.
· La interfície de reinici consta d'un senyal de resetreq d'entrada i un senyal de recepció de sortida.
· Podeu sol·licitar un reinici del nucli del processador Nios V activant el senyal resetreq.
· El senyal resetreq ha de romandre actiu fins que el processador actiu el senyal ack. Si el senyal no roman actiu, el processador es troba en un estat no determinista.
· L'afirmació del senyal resetreq en mode de depuració no té cap efecte sobre l'estat del processador.
· El processador Nios V respon que el reinici s'ha realitzat correctament activant el senyal d'ack.
· Després que el processador es reiniciï correctament, l'asserció del senyal d'ack pot ocórrer diverses vegades periòdicament fins que es desassercioni el senyal de resetreq.

Envia comentaris

Manual de disseny de processadors integrats Nios® V 19

2. Disseny del sistema de maquinari del processador Nios V amb el programari i el dissenyador de plataformes Quartus Prime
726952 | 2025.07.16

2.1.1.3.5. Pestanya Trampes, excepcions i interrupcions

Taula 15.

Pestanya Trampes, excepcions i interrupcions quan l'opció Activa el controlador d'interrupcions a nivell central està desactivada

Pestanya Trampes, excepcions i interrupcions
Restableix l'agent

Descripció
· La memòria que allotja el vector de reinici (l'adreça de reinici del processador Nios V) on resideix el codi de reinici.
· Podeu seleccionar qualsevol mòdul de memòria connectat al mestre d'instruccions del processador Nios V i compatible amb un flux d'arrencada del processador Nios V com a agent de reinici.

Restableix l'offset

Habilita el controlador d'interrupcions a nivell central (CLIC)

· Habilita CLIC per admetre interrupcions preventives i condicions de desencadenament d'interrupcions configurables.
· Quan està habilitat, podeu configurar el nombre d'interrupcions de la plataforma, establir condicions de desencadenament i designar algunes de les interrupcions com a preventives.

Registre d'ombra del mode d'interrupció Files

Especifiqueu els tipus d'interrupció com a Directa o Vectoritzada. Habiliteu el registre ombra per reduir el canvi de context en cas d'interrupció.

Taula 16.

Trampes, excepcions i interrupcions quan l'opció Habilita el controlador d'interrupcions de nivell central està activada

Trampes, excepcions i interrupcions

Descripcions

Restableix l'agent
Restableix l'offset
Habilita el controlador d'interrupcions a nivell central (CLIC)

· La memòria que allotja el vector de reinici (l'adreça de reinici del processador Nios V) on resideix el codi de reinici.
· Podeu seleccionar qualsevol mòdul de memòria connectat al mestre d'instruccions del processador Nios V i compatible amb un flux d'arrencada del processador Nios V com a agent de reinici.
· Especifica el desplaçament del vector de reinici respecte a l'adreça base de l'agent de reinici escollit. · El dissenyador de plataformes proporciona automàticament un valor per defecte per al desplaçament de reinici.
· Habiliteu CLIC per admetre interrupcions preventives i condicions de desencadenament d'interrupcions configurables. · Quan està habilitat, podeu configurar el nombre d'interrupcions de la plataforma, establir condicions de desencadenament,
i designar algunes de les interrupcions com a preventives.

Mode d'interrupció

· Especifiqueu els tipus d'interrupció com a Directa, Vectoritzada o CLIC.

Registre d'ombres Files

· Habilita el registre ombra per reduir el canvi de context en cas d'interrupció.
· Ofereix dos enfocaments:
— Nombre de nivells d'interrupció CLIC
— Nombre de nivells d'interrupció CLIC – 1: Aquesta opció és útil quan voleu que el nombre de registres file còpies per encaixar en un nombre exacte de blocs M20K o M9K.
· Habilitar el processador Nios V per utilitzar el registre d'ombra files que redueixen la sobrecàrrega de canvi de context després d'una interrupció.
Per a més informació sobre el registre d'ombres files, consulteu el Manual de referència del processador Nios V.

Nombre de fonts d'interrupció de la plataforma

· Especifica el nombre d'interrupcions de plataforma entre 16 i 2048.
Nota: El CLIC admet fins a 2064 entrades d'interrupció i les primeres 16 entrades d'interrupció també estan connectades al controlador d'interrupcions bàsic.

Alineació de taula vectorial CLIC

· Determinat automàticament en funció del nombre de fonts d'interrupció de la plataforma. · Si feu servir un alineament inferior al valor recomanat, el CLIC augmenta la lògica
complexitat afegint un sumador addicional per realitzar càlculs de vectorització. · Si utilitzeu una alineació inferior al valor recomanat, això provoca un augment
Complexitat lògica al CLIC.
continuat…

Manual de disseny de processadors integrats Nios® V 20

Envia comentaris

2. Disseny del sistema de maquinari del processador Nios V amb el programari i el dissenyador de plataformes Quartus Prime
726952 | 2025.07.16

Trampes, excepcions i interrupcions
Nombre de nivells d'interrupció
Nombre de prioritats d'interrupció per nivell
Polaritat d'interrupció configurable. Suport per a interrupcions activades per flanc.

Descripcions
· Especifica el nombre de nivells d'interrupció amb un nivell addicional 0 per al codi de l'aplicació. Les interrupcions d'un nivell superior poden interrompre (preemptar) un controlador en execució per a una interrupció de nivell inferior.
· Amb nivells d'interrupció diferents de zero com a úniques opcions per a les interrupcions, el codi de l'aplicació sempre es troba al nivell més baix, 0. Nota: La configuració en temps d'execució del nivell i la prioritat d'una interrupció es fa en un únic registre de 8 bits. Si el nombre de nivells d'interrupció és 256, no és possible configurar la prioritat d'interrupció en temps d'execució. En cas contrari, el nombre màxim de prioritats configurables és 256 / (nombre de nivells d'interrupció – 1).
· Especifica el nombre de prioritats d'interrupció, que el CLIC utilitza per determinar l'ordre en què es criden els gestors d'interrupcions que no es prenen. Nota: La concatenació de valors binaris del nivell d'interrupció seleccionat i la prioritat d'interrupció seleccionada ha de ser inferior a 8 bits.
· Permet configurar la polaritat de les interrupcions durant l'execució. · La polaritat per defecte és positiva.
· Permet configurar la condició de desencadenament d'interrupcions durant l'execució, és a dir, desencadenada a alt nivell o en flanc positiu (quan la polaritat d'interrupció és positiva a la polaritat d'interrupció configurable).
· La condició de disparador per defecte és una interrupció disparada per nivell.

Nota:

Informació relacionada Manual de referència del processador Nios® V

2.1.1.3.6. Pestanya Configuracions de memòria

Taula 17. Paràmetres de la pestanya Configuració de memòria

Categoria

Pestanya Configuració de memòria

Descripció

Memòries cau

Mida de la memòria cau de dades

· Especifica la mida de la memòria cau de dades. · Les mides vàlides van des de 0 kilobytes (KB) fins a 16 KB. · Desactiva la memòria cau de dades quan la mida sigui de 0 KB.

Mida de la memòria cau d'instruccions

· Especifica la mida de la memòria cau d'instruccions. · Les mides vàlides van de 0 KB a 16 KB. · Desactiva la memòria cau d'instruccions quan la mida és de 0 KB.

Regió perifèrica A i B

Mida

· Especifica la mida de la regió perifèrica.
· Les mides vàlides van des de 64 KB fins a 2 gigabytes (GB) o Cap. Si seleccioneu Cap, la regió perifèrica es desactiva.

Adreça base

· Especifica l'adreça base de la regió perifèrica després de seleccionar la mida.
· Totes les adreces de la regió perifèrica produeixen accessos a dades que no es poden emmagatzemar a la memòria cau.
· L'adreça base de la regió perifèrica ha d'estar alineada amb la mida de la regió perifèrica.

Records estretament acoblats

Mida

· Especifica la mida de la memòria fortament acoblada. — Les mides vàlides van de 0 MB a 512 MB.

Inicialització de l'adreça base File

· Especifica l'adreça base de la memòria fortament acoblada. · Especifica la inicialització file per a una memòria estretament acoblada.

Envia comentaris

Manual de disseny de processadors integrats Nios® V 21

2. Disseny del sistema de maquinari del processador Nios V amb el programari i el dissenyador de plataformes Quartus Prime
726952 | 2025.07.16

Nota:

En un sistema de processador Nios V amb la memòria cau habilitada, heu de col·locar els perifèrics del sistema dins d'una regió perifèrica. Podeu utilitzar regions perifèriques per definir una transacció no emmagatzemable a la memòria cau per a perifèrics com ara UART, PIO, DMA i altres.

2.1.1.3.7. Pestanya ECC

Taula 18. Pestanya ECC
Habilita la detecció d'errors i els informes d'estat de l'ECC
Activa la correcció d'un sol bit

Descripció
· Activeu aquesta opció per aplicar la funció ECC als blocs de RAM interns del processador Nios V. · Les funcions ECC detecten errors de fins a 2 bits i reaccionen segons el comportament següent:
— Si es tracta d'un error de bit únic corregible i l'opció Habilita la correcció de bit únic està desactivada, el processador continua funcionant després de corregir l'error a la canonada del processador. Tanmateix, la correcció no es reflecteix a les memòries d'origen.
— Si es tracta d'un error de bit únic corregible i l'opció Habilita la correcció de bit únic està activada, el processador continua funcionant després de corregir l'error a la canonada del processador i a les memòries d'origen.
— Si es tracta d'un error irreparable, el processador atura el seu funcionament.
Habilita la correcció d'un sol bit en blocs de memòria incrustats al nucli.

2.1.1.3.8. Pestanya d'instruccions personalitzades

Nota:

Aquesta pestanya només està disponible per al nucli del processador Nios V/g.

Taula d'interfícies de maquinari d'instruccions personalitzades Nios V
Taula de macros del programari d'instruccions personalitzades Nios V

Descripció
· El processador Nios V utilitza aquesta taula per definir les seves interfícies de gestor d'instruccions personalitzades.
· Les interfícies del gestor d'instruccions personalitzades definides es codifiquen de manera única mitjançant un Opcode (CUSTOM0-3) i 3 bits de funct7[6:4].
· Podeu definir fins a un total de 32 interfícies de gestor d'instruccions personalitzades individuals.
· El processador Nios V utilitza aquesta taula per definir codificacions de programari d'instruccions personalitzades per a interfícies de gestor d'instruccions personalitzades definides.
· Per a cada codificació de programari d'instruccions personalitzades definida, l'Opcode (CUSTOM0-3) i 3 bits de la codificació funct7[6:4] han de correlacionar-se amb una codificació d'interfície de gestor d'instruccions personalitzades definida a la taula d'interfície de maquinari d'instruccions personalitzades.
· Podeu utilitzar func7[6:4], func7[3:0] i func3[2:0] per definir una codificació addicional per a una instrucció personalitzada determinada o especificar-la com a X que es passaran com a arguments d'instrucció addicionals.
· El processador Nios V proporciona codificacions de programari d'instruccions personalitzades definides com a macros C generades a system.h i segueix el format d'instruccions RISC-V de tipus R.
· Es poden utilitzar mnemotècniques per definir noms personalitzats per a: — Les macros C generades a system.h.
— Els mnemotècnics de depuració de GDB generats a custom_instruction_debug.xml.

Informació relacionada
AN 977: Instruccions personalitzades del processador Nios V Per obtenir més informació sobre les instruccions personalitzades que us permeten personalitzar el processador Nios® V per satisfer les necessitats d'una aplicació concreta.

Manual de disseny de processadors integrats Nios® V 22

Envia comentaris

2. Disseny del sistema de maquinari del processador Nios V amb el programari Quartus Prime i el dissenyador de plataformes 726952 | 2025.07.16
2.1.2. Definició del disseny de components del sistema
Utilitzeu el Dissenyador de plataformes per definir les característiques del maquinari del sistema de processador Nios V i afegir-hi els components desitjats. El diagrama següent mostra un disseny bàsic del sistema de processador Nios V amb els components següents: · Nucli del processador Nios V · Memòria integrada al xip · JTAG UART · Temporitzador d'intervals (opcional)(1)
Quan s'afegeix una nova memòria integrada al xip a un sistema Platform Designer, executeu Sincronitza la informació del sistema per reflectir els components de memòria afegits al reinici. Alternativament, podeu habilitar la sincronització automàtica al Platform Designer per reflectir automàticament els canvis més recents als components.
Figura 11. Exampla connexió del processador Nios V amb altres perifèrics al Platform Designer

(1) Teniu l'opció d'utilitzar les funcions del temporitzador intern del Nios V per substituir el temporitzador d'intervals extern al Platform Designer.

Envia comentaris

Manual de disseny de processadors integrats Nios® V 23

2. Disseny del sistema de maquinari del processador Nios V amb el programari i el dissenyador de plataformes Quartus Prime
726952 | 2025.07.16
També heu de definir els pins d'operació per exportar-los com a conducte al vostre sistema Platform Designer. Per exemple,ampÉs a dir, una llista de pins d'operació adequada del sistema FPGA es defineix a continuació, però no es limita a:
· Rellotge
· Restablir
· Senyals d'E/S
2.1.3. Especificació d'adreces base i prioritats de sol·licitud d'interrupció
Per especificar com interactuen els components afegits al disseny per formar un sistema, cal assignar adreces base per a cada component de l'agent i assignar prioritats de sol·licitud d'interrupció (IRQ) per a la J.TAG UART i el temporitzador d'intervals. El dissenyador de plataformes proporciona una ordre, Assigna adreces base, que assigna automàticament les adreces base adequades a tots els components d'un sistema. Tanmateix, podeu ajustar les adreces base segons les vostres necessitats.
Aquestes són algunes pautes per assignar adreces base:
· El nucli del processador Nios V té un interval d'adreces de 32 bits. Per accedir als components de l'agent, la seva adreça base ha d'estar entre 0x00000000 i 0xFFFFFFFF.
· Els programes de Nios V utilitzen constants simbòliques per referir-se a adreces. No cal triar valors d'adreça que siguin fàcils de recordar.
· Els valors d'adreça que diferencien els components amb només una diferència d'adreça d'un bit produeixen maquinari més eficient. No cal compactar totes les adreces base en el rang d'adreces més petit possible perquè la compactació pot crear maquinari menys eficient.
· El dissenyador de plataformes no intenta alinear components de memòria separats en un rang de memòria contigu. Per exempleampÉs a dir, si voleu que diversos components de memòria integrada al xip es puguin adreçar com un rang de memòria contigu, heu d'assignar explícitament adreces base.
Platform Designer també proporciona una ordre d'automatització: Assigna números d'interrupció, que connecta els senyals IRQ per produir resultats de maquinari vàlids. Tanmateix, assignar IRQ de manera efectiva requereix una comprensió del comportament general de resposta del sistema. Platform Designer no pot fer conjectures fonamentades sobre la millor assignació d'IRQ.
El valor d'IRQ més baix té la prioritat més alta. En un sistema ideal, Altera recomana que el component temporitzador tingui l'IRQ de prioritat més alta, és a dir, el valor més baix, per mantenir la precisió del tic de rellotge del sistema.
En alguns casos, podeu assignar una prioritat més alta als perifèrics en temps real (com ara els controladors de vídeo), cosa que requereix una taxa d'interrupcions més alta que els components del temporitzador.
Informació relacionada
Guia de l'usuari de Quartus Prime Pro Edition: Més informació sobre com crear un sistema amb Platform Designer.

Manual de disseny de processadors integrats Nios® V 24

Envia comentaris

2. Disseny del sistema de maquinari del processador Nios V amb el programari Quartus Prime i el dissenyador de plataformes 726952 | 2025.07.16
2.2. Integració del sistema Platform Designer al projecte Quartus Prime
Després de generar el disseny del sistema Nios V a Platform Designer, realitzeu les tasques següents per integrar el mòdul del sistema Nios V al projecte de disseny de la FPGA Quartus Prime. · Instanciar el mòdul del sistema Nios V al projecte Quartus Prime · Connectar els senyals del mòdul del sistema Nios V a altres senyals de la lògica de la FPGA · Assignar la ubicació dels pins físics · Restringir el disseny de la FPGA
2.2.1. Instanciació del mòdul del sistema de processador Nios V al projecte Quartus Prime
El dissenyador de plataformes genera una entitat de disseny de mòdul de sistema que podeu instanciar a Quartus Prime. La manera d'instanciar el mòdul de sistema depèn del mètode d'entrada de disseny per al projecte general de Quartus Prime. Per exemple,ampÉs a dir, si estàveu utilitzant Verilog HDL per a l'entrada de disseny, instànciau el mòdul de sistema basat en Verilog. Si preferiu utilitzar el mètode del diagrama de blocs per a l'entrada de disseny, instànciau un símbol de mòdul de sistema .bdf. file.
2.2.2. Connexió de senyals i assignació d'ubicacions físiques de pins
Per connectar el disseny de la FPGA d'Altera al disseny a nivell de placa, realitzeu les tasques següents: · Identifiqueu el nivell superior file per al vostre disseny i senyals per connectar-vos a Altera externs
Pins del dispositiu FPGA. · Enteneu quins pins heu de connectar a través de la guia d'usuari del disseny a nivell de placa o
esquemes. · Assigna senyals en el disseny de nivell superior als ports del teu dispositiu Altera FPGA amb pin
eines d'assignació.
El vostre sistema Platform Designer pot ser el disseny de nivell superior. Tanmateix, l'Altera FPGA també pot incloure lògica addicional basada en les vostres necessitats i, per tant, introdueix un disseny de nivell superior personalitzat. fileEl nivell superior file connecta els senyals del mòdul del sistema processador Nios V a altres lògiques de disseny d'Altera FPGA.
Informació relacionada Guia de l'usuari de Quartus Prime Pro Edition: Restriccions de disseny
2.2.3. Restriccions del disseny de la FPGA d'Altera
Un disseny adequat d'un sistema Altera FPGA inclou restriccions de disseny per garantir que el disseny compleixi els requisits de tancament temporal i altres restriccions lògiques. Heu de restringir el disseny d'Altera FPGA per complir aquests requisits explícitament mitjançant les eines proporcionades pel programari Quartus Prime o proveïdors EDA de tercers. El programari Quartus Prime utilitza les restriccions proporcionades durant la fase de compilació per obtenir els resultats de col·locació òptims.

Envia comentaris

Manual de disseny de processadors integrats Nios® V 25

2. Disseny del sistema de maquinari del processador Nios V amb el programari i el dissenyador de plataformes Quartus Prime
726952 | 2025.07.16
Informació relacionada · Guia de l'usuari de Quartus Prime Pro Edition: Restriccions de disseny · Socis EDA externs · Guia de l'usuari de Quartus Prime Pro Edition: Analitzador de temps
2.3. Disseny d'un sistema de memòria amb processador Nios V
Aquesta secció descriu les millors pràctiques per seleccionar dispositius de memòria en un sistema integrat Platform Designer amb un processador Nios V i aconseguir un rendiment òptim. Els dispositius de memòria tenen un paper fonamental en la millora del rendiment general d'un sistema integrat. La memòria del sistema integrat emmagatzema les instruccions i les dades del programa.
2.3.1. Memòria volàtil
Una distinció principal en un tipus de memòria és la volatilitat. La memòria volàtil només conserva el seu contingut mentre subministres energia al dispositiu de memòria. Tan bon punt desconnectes l'alimentació, la memòria perd el seu contingut.
ExampEls tipus de memòria volàtil són la RAM, la memòria cau i els registres. Són tipus de memòria ràpida que augmenten el rendiment en execució. Altera recomana que carregueu i executeu instruccions del processador Nios V a la RAM i que emparelleu el nucli IP del Nios V amb la memòria IP integrada en xip o la interfície IP de memòria externa per obtenir un rendiment òptim.
Per millorar el rendiment, podeu eliminar components addicionals d'adaptació del Platform Designer fent coincidir el tipus o l'amplada de la interfície del gestor de dades del processador Nios V amb la RAM d'arrencada. Per exemple.ampÉs a dir, podeu configurar la memòria integrada II amb una interfície AXI-4 de 32 bits, que coincideix amb la interfície del gestor de dades Nios V.
Informació relacionada · Interfícies de memòria externa Centre de suport IP · Memòria integrada al xip (RAM o ROM) Altera FPGA IP · Memòria integrada al xip II (RAM o ROM) Altera FPGA IP · Aplicació del processador Nios V Execució in situ des d'OCRAM a la pàgina 54
2.3.1.1. Configuració de memòria integrada en un xip RAM o ROM
Podeu configurar les IP de memòria integrada d'Altera FPGA com a RAM o ROM. · La RAM proporciona capacitat de lectura i escriptura i té una naturalesa volàtil. Si sou
En arrencar el processador Nios V des d'una memòria RAM integrada al xip, heu d'assegurar-vos que el contingut d'arrencada es conservi i no es corrompi en cas de reinici durant el temps d'execució. · Si un processador Nios V s'arrenca des de la ROM, qualsevol error de programari al processador Nios V no pot sobreescriure erròniament el contingut de la memòria integrada al xip. D'aquesta manera, es redueix el risc de corrupció del programari d'arrencada.
Informació relacionada · Memòria integrada al xip (RAM o ROM) Altera FPGA IP · Memòria integrada al xip II (RAM o ROM) Altera FPGA IP · Aplicació del processador Nios V Execució in situ des d'OCRAM a la pàgina 54

Manual de disseny de processadors integrats Nios® V 26

Envia comentaris

2. Disseny del sistema de maquinari del processador Nios V amb el programari Quartus Prime i el dissenyador de plataformes 726952 | 2025.07.16
2.3.1.2. Memòries cau
Les memòries integrades al xip s'utilitzen habitualment per implementar la funcionalitat de memòria cau a causa de la seva baixa latència. El processador Nios V utilitza memòria integrada al xip per a les seves memòries cau d'instruccions i de dades. La capacitat limitada de la memòria integrada al xip no sol ser un problema per a les memòries cau perquè solen ser petites.
Les memòries cau s'utilitzen habitualment en les condicions següents:
· La memòria normal es troba fora del xip i té un temps d'accés més llarg que la memòria integrada al xip.
· Les seccions crítiques de rendiment del codi de programari poden cabre a la memòria cau d'instruccions, millorant el rendiment del sistema.
· La secció de dades crítica per al rendiment i més utilitzada pot cabre a la memòria cau de dades, millorant el rendiment del sistema.
L'habilitació de les memòries cau al processador Nios V crea una jerarquia de memòria que minimitza el temps d'accés a la memòria.
2.3.1.2.1. Regió perifèrica
No s'ha d'emmagatzemar a la memòria cau cap IP de perifèric integrat, com ara UART, I2C i SPI. Es recomana la memòria cau per a memòries externes que es veuen afectades per un temps d'accés llarg, mentre que les memòries internes al xip poden ser excloses a causa del seu curt temps d'accés. No heu d'emmagatzemar a la memòria cau cap IP de perifèric integrat, com ara UART, I2C i SPI, excepte les memòries. Això és important perquè els esdeveniments de dispositius externs, com ara dispositius agent que actualitzen les IP suaus, no són capturats per la memòria cau del processador i, al seu torn, el processador no els rep. Com a resultat, aquests esdeveniments poden passar desapercebuts fins que buideu la memòria cau, cosa que pot provocar un comportament no desitjat al vostre sistema. En resum, la regió mapada en memòria de les IP de perifèrics integrats no es pot emmagatzemar a la memòria cau i ha de residir dins de les regions perifèriques del processador.
Per definir una regió perifèrica, seguiu aquests passos:
1. Obriu el mapa d'adreces del sistema al dissenyador de plataformes.
2. Navegueu fins al mapa d'adreces del Gestor d'instruccions i del Gestor de dades del processador.
3. Identifica els perifèrics i les memòries del teu sistema.
Figura 12. ExampMapa d'adreces

Nota: Les fletxes blaves apunten a les memòries. 4. Agrupeu els perifèrics:
a. Memòria com a susceptible de memòria cau b. Perifèrics com a no susceptibles de memòria cau

Envia comentaris

Manual de disseny de processadors integrats Nios® V 27

2. Disseny del sistema de maquinari del processador Nios V amb el programari i el dissenyador de plataformes Quartus Prime
726952 | 2025.07.16

Taula 19. Regió que es pot emmagatzemar a la memòria cau i no

Subordinat

Mapa d'adreces

Estat

Regió Perifèrica

Mida

Adreça base

user_application_mem.s1

0x0 ~ 0x3ffff

Cacheable

N/A

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

No es pot emmagatzemar a la memòria cau

65536 bytes N/A

0x40000 N/A

bootcopier_ram.s1 cpu.timer_sw_agent bústia de correu.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Es pot emmagatzemar a la memòria cau No es pot emmagatzemar a la memòria cau No es pot emmagatzemar a la memòria cau

144 bytes (la mida mínima és de 65536 bytes)

0 x 54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

No es pot emmagatzemar a la memòria cau

uart.avalon_jtag_esclau

0x54088 ~ 0x5408f

No es pot emmagatzemar a la memòria cau

5. Alineeu les regions perifèriques amb les seves mides específiques:
· Per exampÉs a dir, si la mida és de 65536 bytes, correspon a 0x10000 bytes. Per tant, l'adreça base permesa ha de ser un múltiple de 0x10000.
· El CPU.dm_agent utilitza una adreça base de 0x40000, que és un múltiple de 0x10000. Com a resultat, la Regió Perifèrica A, amb una mida de 65536 bytes i una adreça base de 0x40000, compleix els requisits.
· L'adreça base de la col·lecció de regions que no es poden emmagatzemar a la memòria cau a 0x54000 no és un múltiple de 0x10000. Heu de reassignar-les a 0x60000 o a un altre múltiple de 0x10000. Per tant, la Regió Perifèrica B, que té una mida de 65536 bytes i una adreça base de 0x60000, compleix els criteris.

Taula 20. Regió emmagatzemable i no emmagatzemable a la memòria cau amb reassignació

Subordinat

Mapa d'adreces

Estat

Regió Perifèrica

Mida

Adreça base

user_application_mem.s1

0x0 ~ 0x3ffff

Cacheable

N/A

cpu.dm_agent

0x40000 ~ 0x4ffff

No es pot emmagatzemar a la memòria cau 65536 bytes

0 x 40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

Cacheable

N/A

bootcopier_ram.s1 cpu.timer_sw_agent bústia de correu.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Es pot emmagatzemar a la memòria cau No es pot emmagatzemar a la memòria cau No es pot emmagatzemar a la memòria cau

144 bytes (la mida mínima és de 65536 bytes)

0 x 60000

uart.avalon_jtag_esclau

0x60088 ~ 0x6008f

No es pot emmagatzemar a la memòria cau

2.3.1.3. Memòria estretament acoblada
Les memòries fortament acoblades (TCM) s'implementen mitjançant memòria integrada en un xip, ja que la seva baixa latència les fa adequades per a la tasca. Les TCM són memòries mapejades en l'espai d'adreces típic, però tenen una interfície dedicada al microprocessador i posseeixen les propietats d'alt rendiment i baixa latència de la memòria cau. La TCM també proporciona una interfície subordinada per a l'amfitrió extern. El processador i l'amfitrió extern tenen el mateix nivell de permís per gestionar la TCM.

Manual de disseny de processadors integrats Nios® V 28

Envia comentaris

2. Disseny del sistema de maquinari del processador Nios V amb el programari i el dissenyador de plataformes Quartus Prime
726952 | 2025.07.16

Nota:

Quan el port subordinat TCM està connectat a un host extern, és possible que es mostri amb una adreça base diferent de l'adreça base assignada al nucli del processador. Altera recomana alinear ambdues adreces amb el mateix valor.

2.3.1.4. Interfície de memòria externa (EMIF)
L'EMIF (Interfície de Memòria Externa) funciona de manera similar a la SRAM (Memòria d'Accés Aleatori Estàtica), però és dinàmica i requereix una actualització periòdica per mantenir el seu contingut. Les cel·les de memòria dinàmica de l'EMIF són molt més petites que les cel·les de memòria estàtica de l'SRAM, cosa que resulta en dispositius de memòria de major capacitat i menor cost.
A més del requisit d'actualització, l'EMIF té requisits d'interfície específics que sovint requereixen maquinari de controlador especialitzat. A diferència de la SRAM, que té un conjunt fix de línies d'adreça, l'EMIF organitza el seu espai de memòria en bancs, files i columnes. Canviar entre bancs i files introdueix una mica de sobrecàrrega, per la qual cosa cal ordenar acuradament els accessos a memòria per utilitzar l'EMIF de manera eficient. L'EMIF també multiplexa les adreces de fila i columna sobre les mateixes línies d'adreça, reduint el nombre de pins necessaris per a una mida EMIF determinada.
Les versions d'EMIF de més alta velocitat, com ara DDR, DDR2, DDR3, DDR4 i DDR5, imposen requisits estrictes d'integritat del senyal que els dissenyadors de PCB han de tenir en compte.
Els dispositius EMIF es troben entre els tipus de RAM més rendibles i d'alta capacitat disponibles, cosa que els converteix en una opció popular. Un component clau d'una interfície EMIF és la IP EMIF, que gestiona les tasques relacionades amb la multiplexació d'adreces, l'actualització i el canvi entre files i bancs. Aquest disseny permet que la resta del sistema accedeixi a EMIF sense necessitat d'entendre la seva arquitectura interna.

Informació relacionada Interfícies de memòria externa Centre de suport IP

2.3.1.4.1. Extensor d'abast d'adreces IP
L'extensor d'abast d'adreces Altera FPGA IP permet que les interfícies d'amfitrió mapejades en memòria accedeixin a un mapa d'adreces més gran o més petit que l'amplada dels seus senyals d'adreça. L'extensor d'abast d'adreces IP divideix l'espai adreçable en diverses finestres separades perquè l'amfitrió pugui accedir a la part adequada de la memòria a través de la finestra.
L'extensor d'abast d'adreces no limita les amplades de l'amfitrió i l'agent a una configuració de 32 i 64 bits. Podeu utilitzar l'extensor d'abast d'adreces amb finestres d'adreces d'1 a 64 bits.

Envia comentaris

Manual de disseny de processadors integrats Nios® V 29

2. Disseny del sistema de maquinari del processador Nios V amb el programari i el dissenyador de plataformes Quartus Prime
726952 | 2025.07.16

Figura 13. Extensor d'abast d'adreces Altera FPGA IP
Adreça de paraula de l'agent

Extensor d'abast d'adreces

Taula de cartografia
Port de control A

…

Registre de control 0 Registre de control Z-1

Adreça d'amfitrió expandida H

Informació relacionada
Guia de l'usuari de Quartus® Prime Pro Edition: Dissenyador de plataformes Consulteu el tema Extensor d'abast d'adreces Intel® FPGA IP per obtenir més informació.

2.3.1.4.2. Ús de l'extensor d'abast d'adreces IP amb el processador Nios V
El processador Nios V de 32 bits pot adreçar fins a 4 GB d'un interval d'adreces. Si l'EMIF conté més de 4 GB de memòria, supera l'interval d'adreces màxim admès, cosa que fa que el sistema Platform Designer sigui erroni. Cal una IP d'extensor d'interval d'adreces per resoldre aquest problema dividint un únic espai d'adreces EMIF en diverses finestres més petites.
Altera recomana que tingueu en compte els paràmetres següents.

Taula 21. Paràmetres de l'extensor d'abast d'adreces

Paràmetre

Configuració recomanada

Amplada de la ruta de dades
Amplada d'adreça de byte mestre expandida

Seleccioneu 32 bits, que es correlaciona amb el processador de 32 bits. Depèn de la mida de la memòria EMIF.

Amplada de l'adreça de la paraula esclau Amplada del recompte de ràfegues

Seleccioneu 2 GB o menys. L'abast d'adreces restant del processador Nios V està reservat per a altres IP soft integrades.
Comença amb 1 i augmenta gradualment aquest valor per millorar el rendiment.

Nombre de subfinestres

Seleccioneu 1 subfinestra si connecteu EMIF al processador Nios V com a memòria d'instruccions i de dades, o ambdues. Canviar entre diverses subfinestres mentre el processador Nios V s'executa des d'EMIF és perillós.

Habilita el port de control esclau

Desactiveu el port de control esclau si connecteu EMIF al processador Nios V com a memòria d'instruccions i/o dades. Els mateixos problemes que amb el nombre de subfinestres.

Lectures pendents màximes

Comença amb 1 i augmenta gradualment aquest valor per millorar el rendiment.

Manual de disseny de processadors integrats Nios® V 30

Envia comentaris

2. Disseny del sistema de maquinari del processador Nios V amb el programari Quartus Prime i el dissenyador de plataformes 726952 | 2025.07.16
Figura 14. Connexió del gestor d'instruccions i dades a l'extensor d'abast d'adreces

Figura 15. Assignació d'adreces

Tingueu en compte que l'extensor d'abast d'adreces pot accedir a tot l'espai de memòria de 8 GB de l'EMIF. Tanmateix, mitjançant l'extensor d'abast d'adreces, el processador Nios V només pot accedir al primer espai de memòria d'1 GB de l'EMIF.

Figura 16. Diagrama de blocs simplificat

Sistema de disseny de plataforma

3 GB restants

Adreça del processador Nios V

span és per a incrustats

NNioios sVV PProrocecsesosor r
M

IP suaus en el mateix sistema.
Finestra d'1 GB

Interval d'adreça

Extensor

Només el primer GB

de la memòria EMIF està connectada a Nios V

EMIF

processador.

8 GB
S

Envia comentaris

Manual de disseny de processadors integrats Nios® V 31

2. Disseny del sistema de maquinari del processador Nios V amb el programari i el dissenyador de plataformes Quartus Prime
726952 | 2025.07.16
2.3.1.4.3. Definició del dispositiu de memòria Linker Extender d'abast d'adreces 1. Definiu l'Address Span Extender (EMIF) com a vector de reinici. Alternativament, podeu assignar el vector de reinici del processador Nios V a altres memòries, com ara OCRAM o dispositius flash.
Figura 17. Múltiples opcions com a vector de reinici
Tanmateix, l'editor del paquet de suport de placa (BSP) no pot registrar automàticament l'extensor d'abast d'adreces (EMIF) com a memòria vàlida. Segons l'elecció que hàgiu fet, veureu dues situacions diferents, tal com es mostra a les figures següents. Figura 18. Error de BSP en definir l'extensor d'abast d'adreces (EMIF) com a vector de reinici.

Manual de disseny de processadors integrats Nios® V 32

Envia comentaris

2. Disseny del sistema de maquinari del processador Nios V amb el programari Quartus Prime i el dissenyador de plataformes 726952 | 2025.07.16
Figura 19. Falta EMIF en definir altres memòries com a vector de reinici

2. Heu d'afegir manualment l'extensor d'abast d'adreces (EMIF) mitjançant Afegeix dispositiu de memòria, Afegeix regió de memòria de l'enllaçador i Afegeix assignacions de secció de l'enllaçador a la pestanya Script de l'enllaçador BSP.
3. Seguiu aquests passos:
a. Determineu l'abast d'adreces de l'extensor d'abast d'adreces mitjançant el mapa de memòria (l'exampEl le de la figura següent utilitza un rang d'extensor d'abast d'adreces de 0x0 a 0x3fff_ffff).
Figura 20. Mapa de memòria

b. Feu clic a Afegeix dispositiu de memòria i empleneu-ho segons la informació del mapa de memòria del vostre disseny: i. Nom del dispositiu: emif_ddr4. Nota: Assegureu-vos de copiar el mateix nom del mapa de memòria. ii. Adreça base: 0x0 iii. Mida: 0x40000000
c. Feu clic a Afegeix per afegir una nova regió de memòria de l'enllaçador:

Envia comentaris

Manual de disseny de processadors integrats Nios® V 33

2. Disseny del sistema de maquinari del processador Nios V amb el programari i el dissenyador de plataformes Quartus Prime
726952 | 2025.07.16

Taula 22. Afegir una regió de memòria de l'enllaçador

Passos

Restableix el vector

emif_ddr4

Altres records

Afegeix una nova regió de memòria de l'enllaçador anomenada reset. Afegeix una nova regió de memòria de l'enllaçador per a

· Nom de la regió: reiniciar

emif_ddr4.

· Mida de la regió: 0x20

· Nom de la regió: emif_ddr4

· Dispositiu de memòria: emif_ddr4

· Mida de la regió: 0x40000000

· Desplaçament de memòria: 0x0

· Dispositiu de memòria: emif_ddr4

· Desplaçament de memòria: 0x0

Afegiu una nova regió de memòria de l'enllaçador per a

emif_ddr4 restant.

· Nom de la regió: emif_ddr4

· Mida de la regió: 0x3fffffe0

· Dispositiu de memòria: emif_ddr4

· Desplaçament de memòria: 0x20

Figura 21. Regió de l'enllaçador quan es defineix l'extensor d'abast d'adreces (EMIF) com a vector de reinici

Figura 22. Regió de l'enllaçador quan es defineixen altres memòries com a vector de reinici
d. Un cop afegit l'emif_ddr4 al BSP, el podeu seleccionar per a qualsevol secció de l'enllaçador.
Figura 23. S'ha afegit correctament l'extensor d'abast d'adreces (EMIF).

e. Ignoreu l'advertència sobre que el dispositiu de memòria emif_ddr4 no és visible al disseny SOPC.
f. Procediu a generar BSP.
Informació relacionada Introducció als mètodes d'arrencada del processador Nios V a la pàgina 51

Manual de disseny de processadors integrats Nios® V 34

Envia comentaris

2. Disseny del sistema de maquinari del processador Nios V amb el programari Quartus Prime i el dissenyador de plataformes 726952 | 2025.07.16
2.3.2. Memòria no volàtil
La memòria no volàtil conserva el seu contingut quan s'apaga l'alimentació, cosa que la converteix en una bona opció per emmagatzemar informació que el sistema ha de recuperar després d'un cicle d'engegada del sistema. La memòria no volàtil normalment emmagatzema el codi d'arrencada del processador, la configuració de les aplicacions persistents i les dades de configuració d'Altera FPGA. Tot i que la memòria no volàtil té l'avantatge...tagde conservar les seves dades quan es treu l'alimentació, és molt més lent en comparació amb la memòria volàtil i sovint té procediments d'escriptura i esborrat més complexos. La memòria no volàtil també sol tenir garantia que només es pugui esborrar un nombre determinat de vegades, després de les quals pot fallar.
ExampEls fitxers de memòria no volàtil inclouen tots els tipus de memòria flash, EPROM i EEPROM. Altera recomana emmagatzemar els fluxos de bits de la FPGA d'Altera i les imatges del programa Nios V en una memòria no volàtil i utilitzar la memòria flash sèrie com a dispositiu d'arrencada per als processadors Nios V.
Informació relacionada
· Guia d'usuari de la interfície flash sèrie genèrica Altera FPGA IP
· Guia de l'usuari del client de bústia de correu Altera FPGA IP · Guia de l'usuari de la memòria flash de MAX® 10: Nucli IP de la memòria flash integrada en xip Altera FPGA
2.4. Pràctiques recomanades per a rellotges i reinicis
És important entendre com el rellotge del processador Nios V i el domini de reinici interactuen amb cada perifèric al qual es connecta. Un sistema de processador Nios V simple comença amb un únic domini de rellotge i es pot complicar amb un sistema de dominis de rellotge múltiple quan un domini de rellotge ràpid xoca amb un domini de rellotge lent. Cal tenir en compte i entendre com seqüencia aquests diferents dominis després del reinici i assegurar-se que no hi hagi cap problema subtil.
Com a bones pràctiques, Altera recomana col·locar el processador Nios V i la memòria d'arrencada al mateix domini de rellotge. No allibereu el processador Nios V del reinici en un domini de rellotge ràpid quan arrenca des d'una memòria que resideix en un domini de rellotge molt lent, cosa que pot provocar un error de recuperació d'instruccions. És possible que necessiteu una seqüenciació manual més enllà del que proporciona Platform Designer per defecte i planifiqueu la topologia de llançament del reinici en conseqüència en funció del vostre cas d'ús. Si voleu reiniciar el sistema després que s'iniciï i s'executi durant un temps, apliqueu les mateixes consideracions a la seqüenciació de reinici del sistema i al requisit d'inicialització posterior al reinici.
2.4.1. Sistema JTAG Rellotge
Especificar les restriccions de rellotge a cada sistema de processador Nios V és una consideració important en el disseny del sistema i és necessària per a la correcció i el comportament determinista. L'analitzador de temps Quartus Prime realitza anàlisis de temps estàtiques per validar el rendiment de temps de tota la lògica del disseny mitjançant la metodologia de restriccions, anàlisi i informes estàndard de la indústria.
Example 1. Rellotge bàsic de 100 MHz amb cicle de treball 50/50 i J de 16 MHzTAG Rellotge
#***************************************************************** # Crea un rellotge de 100 MHz #************************************************************ create_clock -name {clk} -period 10 [get_ports {clk}] #************************* Crea un J de 16 MHzTAG Rellotge #*************************

Envia comentaris

Manual de disseny de processadors integrats Nios® V 35

2. Disseny del sistema de maquinari del processador Nios V amb el programari i el dissenyador de plataformes Quartus Prime
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] Informació relacionada Llibre de cuina de l'analitzador de temps prim de Quartus
2.4.2. Interfície de sol·licitud de reinici
El processador Nios V inclou una funció opcional de sol·licitud de reinici. La funció de sol·licitud de reinici consta dels senyals reset_req i reset_req_ack.
Per habilitar la sol·licitud de restabliment a Platform Designer: 1. Inicieu l'editor de paràmetres IP del processador Nios V. 2. A l'opció Utilitza la sol·licitud de restabliment, activeu la interfície Afegeix sol·licitud de restabliment.
opció.
Figura 24. Habilita la sol·licitud de reinici del processador Nios V
El senyal reset_req actua com una interrupció. Quan s'activa el reset_req, s'està sol·licitant un reinici al nucli. El nucli espera qualsevol transacció de bus pendent per completar la seva operació. Per exemple,ampÉs a dir, si hi ha una transacció d'accés a memòria pendent, el nucli espera una resposta completa. De la mateixa manera, el nucli accepta qualsevol resposta d'instrucció pendent però no emet una sol·licitud d'instrucció després de rebre el senyal reset_req.
L'operació de reinici consta del següent flux: 1. Completar totes les operacions pendents 2. Buidar la canonada interna 3. Establir el comptador de programa al vector de reinici 4. Reiniciar el nucli Tota l'operació de reinici triga uns quants cicles de rellotge. El reset_req ha de romandre actiu fins que s'actiqui reset_req_ack, cosa que indica que l'operació de reinici del nucli s'ha completat correctament. Si no es fa això, l'estat del nucli no serà determinista.

Manual de disseny de processadors integrats Nios® V 36

Envia comentaris

2. Disseny del sistema de maquinari del processador Nios V amb el programari Quartus Prime i el dissenyador de plataformes 726952 | 2025.07.16
2.4.2.1. Casos d'ús típics
· Podeu activar el senyal reset_req des de l'encesa per evitar que el nucli del processador Nios V comenci l'execució del programa des del seu vector de reinici fins que altres amfitrions FPGA del sistema inicialitzin la memòria d'arrencada del processador Nios V. En aquest cas, tot el subsistema pot experimentar un reinici net del maquinari. El processador Nios V es manté indefinidament en un estat de sol·licitud de reinici fins que els altres amfitrions FPGA inicialitzin la memòria d'arrencada del processador.
· En un sistema on cal reiniciar el nucli del processador Nios V sense interrompre la resta del sistema, es pot activar el senyal reset_req per aturar netament el funcionament actual del nucli i reiniciar el processador des del vector de reinici un cop el sistema alliberi el senyal reset_req_ack.
· Un amfitrió extern pot utilitzar la interfície de sol·licitud de reinici per facilitar la implementació de les tasques següents:
— Atura el programa actual del processador Nios V.
— Carregueu un programa nou a la memòria d'arrencada del processador Nios V.
— Permetre que el processador comenci a executar el nou programa.
Altera recomana implementar un mecanisme de temps d'espera per controlar l'estat del senyal reset_req_ack. Si el nucli del processador Nios V entra en una condició d'estat d'espera infinita i s'atura per una raó desconeguda, reset_req_ack no es pot activar indefinidament. El mecanisme de temps d'espera permet:
· Definiu un període de temps d'espera de recuperació i realitzeu una recuperació del sistema amb un reinici a nivell de sistema.
· Realitza un restabliment a nivell de maquinari.
2.4.3. Restablir la IP de publicació
Els dispositius basats en Altera SDM utilitzen una arquitectura paral·lela basada en sectors que distribueix la lògica del nucli del teixit a través de diversos sectors. Altera recomana utilitzar el Reset Release Altera FPGA IP com una de les entrades inicials al circuit de reinici. Els dispositius basats en Intel® SDM inclouen els dispositius Stratix® 10 i Agilex™. Els dispositius basats en blocs de control no es veuen afectats per aquest requisit.
Informació relacionada
AN 891: Ús del reinici de l'alliberament d'Altera FPGA IP
2.5. Assignació d'un agent per defecte
El Dissenyador de plataformes us permet especificar un agent per defecte que actua com a agent per defecte de resposta a errors. L'agent per defecte que designeu proporciona un servei de resposta a errors per als amfitrions que intenten accessos no descodificats al mapa d'adreces.
Els següents escenaris desencadenen un esdeveniment no descodificat:
· Violació de l'estat de seguretat de les transaccions del bus
· Accés per transacció a una regió de memòria no definida
· Esdeveniment excepcional, etc.

Envia comentaris

Manual de disseny de processadors integrats Nios® V 37

2. Disseny del sistema de maquinari del processador Nios V amb el programari i el dissenyador de plataformes Quartus Prime
726952 | 2025.07.16

S'hauria d'assignar un agent per defecte per gestionar aquests esdeveniments, on la transacció no definida es redirigeix a l'agent per defecte i posteriorment respon al processador Nios V amb una resposta d'error.
Informació relacionada
· Guia de l'usuari de Quartus Prime Pro Edition: Dissenyador de plataformes. Designació d'un agent per defecte
· Guia de l'usuari de Quartus Prime Pro Edition: Dissenyador de plataformes. Resposta a errors esclau Altera FPGA IP
· Github: components de reinici suplementaris per a Qsys

2.6. Assignació d'un agent UART per a la impressió
La impressió és útil per depurar l'aplicació de programari, així com per supervisar l'estat del sistema. Altera recomana imprimir informació bàsica com ara un missatge d'inici, un missatge d'error i el progrés d'execució de l'aplicació de programari.
Eviteu utilitzar la funció de la biblioteca printf() en les circumstàncies següents: · La biblioteca printf() fa que l'aplicació s'aturi si cap host no llegeix la sortida.
Això és aplicable a la J.TAG Només UART. · La biblioteca printf() consumeix grans quantitats de memòria de programa.

2.6.1. Prevenció de les parades per la JTAG UART

Taula 23. Diferències entre UART tradicional i JTAG UART

Tipus d'UART UART tradicional

Descripció
Transmet dades en sèrie independentment de si hi ha un host extern que escolta o no. Si cap host no llegeix les dades en sèrie, les dades es perden.

JTAG UART

Escriu les dades transmeses a una memòria intermèdia de sortida i depèn d'un host extern per llegir-la i buidar-la.

El JTAG El controlador UART espera quan el buffer de sortida estigui ple. La JTAG El controlador UART espera que un host extern llegeixi del buffer de sortida abans d'escriure més dades de transmissió. Aquest procés evita la pèrdua de dades de transmissió.
Tanmateix, quan no cal la depuració del sistema, com ara durant la producció, els sistemes integrats es despleguen sense un PC amfitrió connectat a J.TAG UART. Si el sistema ha seleccionat la JTAG UART com a agent UART, podria provocar que el sistema s'aturés perquè no hi ha cap host extern connectat.
Per evitar que J s'aturiTAG UART, apliqueu les opcions següents:

Manual de disseny de processadors integrats Nios® V 38

Envia comentaris

2. Disseny del sistema de maquinari del processador Nios V amb el programari i el dissenyador de plataformes Quartus Prime
726952 | 2025.07.16

Taula 24. Prevenció de l'estancament per JTAG UART

Opcions
No hi ha cap interfície UART ni controlador presents
Utilitza una altra interfície i controlador UART
Preserve JTAG Interfície UART (sense controlador)

Durant el desenvolupament del maquinari (al dissenyador de plataformes)

Durant el desenvolupament de programari (a l'editor de paquets de suport de placa)

Elimina la JTAG UART del sistema

Configura hal.stdin, hal.stdout i hal.stderr com a Cap.

Substitueix JTAG UART amb altres configuracions suaus: hal.stdin, hal.stdout i hal.stderr

IP UART

amb altres IP UART suaus.

Preserve JTAG UART en el sistema

· Configureu hal.stdin, hal.stdout i hal.stderr com a Cap a l'editor de paquets de suport de la placa.
· Desactiva JTAG Controlador UART a la pestanya Controlador BSP.

2.7. JTAG Senyals
El mòdul de depuració del processador Nios V utilitza la JTAG interfície per a la descàrrega de programari ELF i la depuració de programari. Quan depureu el vostre disseny amb JTAG interfície, la JTAG Els senyals TCK, TMS, TDI i TDO s'implementen com a part del disseny. Especificació de la JTAG Les restriccions de senyal en cada sistema de processador Nios V són una consideració important del disseny del sistema i són necessàries per a la correcció i el comportament determinista.
Altera recomana que la freqüència de rellotge del sistema de qualsevol disseny sigui com a mínim quatre vegades la JTAG freqüència de rellotge per garantir que el nucli d'instrumentació en xip (OCI) funcioni correctament.
Informació relacionada · Llibre de cuina de l'analitzador de sincronització principal de Quartus®: JTAG Senyals
Per a més informació sobre JTAG directrius de restriccions de temps. · KDB: Per què falla la descàrrega de niosv amb un processador Nios® V/m no canalitzat a
JTAG Freqüència 24 MHz o 16 MHz?
2.8. Optimització del rendiment del sistema Platform Designer
Platform Designer proporciona eines per optimitzar el rendiment de la interconnexió del sistema per a dissenys d'Altera FPGA.

Envia comentaris

Manual de disseny de processadors integrats Nios® V 39

2. Disseny del sistema de maquinari del processador Nios V amb el programari i el dissenyador de plataformes Quartus Prime
726952 | 2025.07.16
Figura 25. Exemple d'optimitzacióamples

L'exampLa figura que es mostra demostra els passos següents:
1. Afegeix Pipeline Bridge per alleujar els camins crítics col·locant-lo: a. Entre el gestor d'instruccions i els seus agents b. Entre el gestor de dades i els seus agents
2. Aplicar memòria RAM integrada en un xip de doble port real, amb cada port dedicat al gestor d'instruccions i al gestor de dades respectivament.

Manual de disseny de processadors integrats Nios® V 40

Envia comentaris

2. Disseny del sistema de maquinari del processador Nios V amb el programari Quartus Prime i el dissenyador de plataformes 726952 | 2025.07.16
Consulteu els enllaços relacionats següents, que presenten tècniques per aprofitar les eines disponibles i els avantatges de cada implementació.
Informació relacionada · Guia de l'usuari de Quartus® Prime Pro Edition: Dissenyador de plataformes
Consulteu el tema Optimització del rendiment del sistema de Platform Designer per obtenir més informació. · Guia de l'usuari de Quartus® Prime Standard Edition: Platform Designer Consulteu el tema Optimització del rendiment del sistema de Platform Designer per obtenir més informació.

Envia comentaris

Manual de disseny de processadors integrats Nios® V 41

726952 | 2025.07.16/XNUMX/XNUMX Envia comentaris

3. Disseny del sistema de programari del processador Nios V
Aquest capítol descriu el flux de desenvolupament de programari del processador Nios V i les eines de programari que podeu utilitzar per desenvolupar el vostre sistema de disseny integrat. El contingut serveix com a resum.view abans de desenvolupar un sistema de programari de processador Nios V.
Figura 26. Flux de disseny de programari
Comença

Generar el BSP al Dissenyador de plataformes mitjançant l'editor BSP

Generar el BSP mitjançant l'intèrpret d'ordres del Nios V
Genera la compilació de l'aplicació CMake File Ús de l'intèrpret d'ordres del Nios V

Nota:

Importa el BSP i la compilació de CMake de l'aplicació File
Construeix l'aplicació del processador Nios V utilitzant el
IDE RiscFree per a FPGA d'Intel

Crea l'aplicació del processador Nios V utilitzant qualsevol
editor de codi font de línia d'ordres, CMake i Make
ordres
Final

Altera recomana que utilitzeu un kit de desenvolupament FPGA d'Altera o una placa prototip personalitzada per al desenvolupament i la depuració de programari. Molts perifèrics i funcions a nivell de sistema només estan disponibles quan el programari s'executa en una placa real.

© Altera Corporation. Altera, el logotip d'Altera, el logotip de la "a" i altres marques d'Altera són marques comercials d'Altera Corporation. Altera es reserva el dret de fer canvis en qualsevol producte i servei en qualsevol moment sense previ avís. Altera no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit en aquest document, excepte en els casos expressament acordats per escrit per Altera. Es recomana als clients d'Altera que obtinguin la versió més recent de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis. *Altres noms i marques poden ser propietat d'altres.

3. Disseny del sistema de programari del processador Nios V 726952 | 16/07/2025
3.1. Flux de desenvolupament de programari del processador Nios V
3.1.1. Projecte del paquet de suport a la junta directiva
Un projecte de paquet de suport de placa Nios V (BSP) és una biblioteca especialitzada que conté codi de suport específic del sistema. Un BSP proporciona un entorn d'execució de programari personalitzat per a un processador en un sistema de maquinari de processador Nios V.
El programari Quartus Prime proporciona l'editor de paquets de suport de la placa Nios V i les eines d'utilitat niosv-bsp per modificar la configuració que controla el comportament de la BSP.
Un BSP conté els elements següents: · Capa d'abstracció de maquinari · Controladors de dispositius · Paquets de programari opcionals · Sistema operatiu en temps real opcional
3.1.2. Projecte d'aplicació
Un projecte d'aplicació Nios VC/C++ té les característiques següents: · Consta d'una col·lecció de codi font i un fitxer CMakeLists.txt.
— El CMakeLists.txt compila el codi font i l'enllaça amb un BSP i una o més biblioteques opcionals, per crear un .elf file
· Una de les fonts files conté la funció main(). · Inclou codi que crida funcions en biblioteques i BSP.
Altera proporciona l'eina d'utilitats niosv-app a les eines de programari Quartus Prime per crear l'aplicació CMakeLists.txt i l'IDE RiscFree per a FPGA d'Altera per modificar el codi font en un entorn basat en Eclipse.
3.2. Eines de desenvolupament integrades per a FPGA d'Altera
El processador Nios V admet les eines següents per al desenvolupament de programari: · Interfície gràfica d'usuari (GUI): eines de desenvolupament gràfic disponibles a
Sistemes operatius (SO) Windows* i Linux*. — Editor de paquets de suport de placa Nios V (editor Nios V BSP) — IDE Ashling RiscFree per a FPGA Altera · Eines de línia d'ordres (CLI): eines de desenvolupament que s'inicien des de l'intèrpret d'ordres de Nios V. Cada eina proporciona la seva pròpia documentació en forma d'ajuda accessible des de la línia d'ordres. Obriu l'intèrpret d'ordres de Nios V i escriviu l'ordre següent: –ajudar a view el menú Ajuda. — Eines de Nios V Utilities — File Eines de conversió de formats: altres eines d'utilitats

Envia comentaris

Manual de disseny de processadors integrats Nios® V 43

3. Disseny del sistema de programari del processador Nios V 726952 | 16/07/2025

Taula 25. Resum de les tasques de les eines de la GUI i de les eines de la línia d'ordres

Tasca

Eina GUI

Eina de línia d'ordres

Creació d'un BSP

Editor de Nios V BSP

· Al programari Quartus Prime Pro Edition: niosv-bsp -c -s=<.qsys file> -t= [OPCIONS] configuració.bsp
· Al programari Quartus Prime Standard Edition: niosv-bsp -c -s=<.sopcinfo file> -t= [OPCIONS] configuració.bsp

Generació d'un BSP utilitzant un fitxer .bsp existent file
Actualització d'un BSP

Editor Nios V BSP Editor Nios V BSP

niosv-bsp -g [OPCIONS] configuració.bsp niosv-bsp -u [OPCIONS] configuració.bsp

Examinant un BSP

Editor de Nios V BSP

niosv-bsp -q -E= [OPCIONS] configuració.bsp

Creació d'una aplicació

–

niosv-app -a= -b= -s= filedirectori s> [OPCIONS]

Creació d'una biblioteca d'usuaris

–

niosv-app -l= -s= filedirectori s> -p= [OPCIONS]

Modificació d'una aplicació Modificació d'una biblioteca d'usuari Creació d'una aplicació

IDE RiscFree per a FPGAs Altera
IDE RiscFree per a FPGAs Altera
IDE RiscFree per a FPGAs Altera

Qualsevol editor de codi font de línia d'ordres
Qualsevol editor de codi font de línia d'ordres
· fer · cmaque

Creació d'una biblioteca d'usuaris

IDE RiscFree per a FPGAs Altera

· fer · cmaque

Descàrrega d'una aplicació ELF
Conversió de l'arxiu .elf file

IDE RiscFree per a FPGAs Altera
–

descàrrega de niosv
· elf2flash · elf2hex

Informació relacionada
Guia de l'usuari de l'entorn de desenvolupament integrat (IDE) RiscFree d'Ashling per a FPGA d'Altera

3.2.1. Editor de paquets de suport per a la placa del processador Nios V
Podeu utilitzar l'editor BSP del processador Nios V per dur a terme les tasques següents: · Crear o modificar un projecte BSP del processador Nios V · Editar la configuració, les regions d'enllaç i els mapatges de seccions · Seleccionar paquets de programari i controladors de dispositiu.
Les capacitats de l'editor BSP inclouen les capacitats de les utilitats niosv-bsp. Qualsevol projecte creat a l'editor BSP també es pot crear mitjançant les utilitats de línia d'ordres.

Manual de disseny de processadors integrats Nios® V 44

Envia comentaris

3. Disseny del sistema de programari del processador Nios V 726952 | 16/07/2025

Nota:

Per al programari Quartus Prime Standard Edition, consulteu AN 980: Suport de programari Quartus Prime per al processador Nios V per obtenir els passos per invocar la GUI de l'editor BSP.

Per iniciar l'editor BSP, seguiu aquests passos: 1. Obriu el dissenyador de plataformes i navegueu fins a la File menú.
a. Per obrir una configuració BSP existent file, feu clic a Obre… b. Per crear un BSP nou, feu clic a Nou BSP… 2. Seleccioneu la pestanya Editor BSP i proporcioneu les dades pertinents.

Figura 27. Inicieu l'editor BSP

Informació relacionada AN 980: Processador Nios V Assistència de programari Quartus Prime
3.2.2. IDE RiscFree per a FPGAs Altera
L'IDE RiscFree per a FPGAs Altera és un IDE basat en Eclipse per al processador Nios V. Altera recomana que desenvolupeu el programari del processador Nios V en aquest IDE pels motius següents: · Les característiques s'han desenvolupat i verificat per ser compatibles amb Nios V.
flux de compilació del processador. · Equipat amb totes les cadenes d'eines i eines de suport necessàries que us permeten
per iniciar fàcilment el desenvolupament del processador Nios V.
Informació relacionada Guia de l'usuari de l'entorn de desenvolupament integrat (IDE) d'Ashling RiscFree per a FPGA d'Altera
3.2.3. Eines d'utilitats del Nios V
Podeu crear, modificar i compilar programes de Nios V amb ordres escrites a la línia d'ordres o incrustades en un script. Les eines de la línia d'ordres de Nios V descrites en aquesta secció es troben a Directori /niosv/bin.

Envia comentaris

Manual de disseny de processadors integrats Nios® V 45

3. Disseny del sistema de programari del processador Nios V 726952 | 16/07/2025

Taula 26. Eines de les utilitats del Nios V

Eines de línia d'ordres

Resum

niosv-app niosv-bsp niosv-download niosv-shell niosv-stack-report

Per generar i configurar un projecte d'aplicació.
Per crear o actualitzar una configuració de BSP file i crear el BSP files. Per descarregar l'ELF file a un processador Nios® V.
Per obrir l'intèrpret d'ordres del Nios V. Per informar-vos de l'espai de memòria disponible per a la vostra aplicació .elf per a l'ús de pila o heap.

3.2.4. File Eines de conversió de format

File la conversió de format de vegades és necessària quan es passen dades d'una utilitat a una altra. El file les eines de conversió de format es troben a
directori d'instal·lació del programari>directori /niosv/bin.

Taula 27. File Eines de conversió de format

Eines de línia d'ordres elf2flash elf2hex

Resum Per traduir l'arxiu .elf file al format .srec per a la programació de memòria flash. Per traduir el .elf file a format .hex per a la inicialització de memòria.

3.2.5. Altres eines d'utilitats

És possible que necessiteu les eines de línia d'ordres següents quan creeu un sistema basat en un processador Nios V. Aquestes eines de línia d'ordres les proporciona Intel a /quartus/bin o adquirit de
eines de codi obert.

Taula 28. Altres eines de la línia d'ordres

Eines de línia d'ordres

Tipus

Resum

terminal juart

Proporcionat per Intel

Per monitoritzar stdout i stderr, i per proporcionar entrada a un processador Nios® V
subsistema a través de stdin. Aquesta eina només s'aplica a JTAG UART IP quan està connectat al processador Nios® V.

openocd

Proporcionat per Intel per executar OpenOCD.

openocd-cfg-gen

Proporcionat per Intel · Per generar la configuració d'OpenOCD file. · Per mostrar JTAG índex de dispositius de cadena.

Manual de disseny de processadors integrats Nios® V 46

Envia comentaris

726952 | 2025.07.16/XNUMX/XNUMX Envia comentaris
4. Solucions de configuració i arrencada del processador Nios V
Podeu configurar el processador Nios V per arrencar i executar programari des de diferents ubicacions de memòria. La memòria d'arrencada és la memòria flash Quad Serial Peripheral Interface (QSPI), la memòria integrada en xip (OCRAM) o la memòria Tightly Coupled Memory (TCM).
Informació relacionada · Condicions del disparador d'engegada a la pàgina 193 · Disparadors d'engegada
Per obtenir més informació sobre els activadors d'engegada.
4.1. Introducció
El processador Nios V admet dos tipus de processos d'arrencada: · Execute-in-Place (XIP) mitjançant la funció alt_load() · Programa copiat a la RAM mitjançant la copiadora d'arrencada. El desenvolupament de programes integrats de Nios V es basa en la capa d'abstracció de maquinari (HAL). L'HAL proporciona un petit programa de carregador d'arrencada (també conegut com a copiadora d'arrencada) que copia les seccions rellevants de l'enllaçador de la memòria d'arrencada a la seva ubicació d'execució en el moment de l'arrencada. Podeu especificar les ubicacions d'execució del programa i de la memòria de dades manipulant la configuració de l'editor del paquet de suport de la placa (BSP). Aquesta secció descriu: · La copiadora d'arrencada del processador Nios V que arrenca el vostre sistema de processador Nios V segons
la selecció de memòria d'arrencada · Opcions d'arrencada del processador Nios V i flux general · Solucions de programació Nios V per a la memòria d'arrencada seleccionada
4.2. Enllaçar aplicacions
Quan genereu el projecte del processador Nios V, l'editor BSP genera dos enllaçadors relacionats. files: · linker.x: L'ordre de l'enllaçador file que fa l'aplicació generadafile usos
per crear el binari .elf file. · linker.h: Conté informació sobre la disposició de la memòria de l'enllaçador. Totes les modificacions de configuració de l'enllaçador que feu al projecte BSP afecten el contingut d'aquests dos enllaçadors. files. Cada aplicació de processador Nios V conté les seccions d'enllaç següents:
© Altera Corporation. Altera, el logotip d'Altera, el logotip de la "a" i altres marques d'Altera són marques comercials d'Altera Corporation. Altera es reserva el dret de fer canvis en qualsevol producte i servei en qualsevol moment sense previ avís. Altera no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit en aquest document, excepte en els casos expressament acordats per escrit per Altera. Es recomana als clients d'Altera que obtinguin la versió més recent de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis. *Altres noms i marques poden ser propietat d'altres.

4. Solucions de configuració i arrencada del processador Nios V 726952 | 16/07/2025

Taula 29. Seccions d'enllaç

.text

Seccions d'enllaç

.rodata

.rwdata

.bss

.heap

.stack

Descripcions Codi executable. Qualsevol dada de només lectura utilitzada en l'execució del programa. Emmagatzema dades de lectura-escriptura utilitzades en l'execució del programa. Conté dades estàtiques no inicialitzades. Conté memòria assignada dinàmicament. Emmagatzema paràmetres de crida de funcions i altres dades temporals.

Podeu afegir seccions d'enllaç addicionals al fitxer .elf. file per contenir codi i dades personalitzats. Aquestes seccions d'enllaç es col·loquen en regions de memòria amb nom, definides per correspondre amb dispositius i adreces de memòria física. Per defecte, l'editor BSP genera automàticament aquestes seccions d'enllaç. Tanmateix, podeu controlar les seccions d'enllaç per a una aplicació concreta.

4.2.1. Comportament d'enllaç
Aquesta secció descriu el comportament d'enllaç per defecte de l'editor BSP i com controlar-lo.

4.2.1.1. Enllaç BSP per defecte
Durant la configuració de BSP, les eines realitzen els passos següents automàticament:
1. Assignar noms de regions de memòria: assignar un nom a cada dispositiu de memòria del sistema i afegir cada nom a l'enllaçador file com a regió de memòria.
2. Troba la memòria més gran: identifica la regió de memòria de lectura i escriptura més gran de l'enllaçador file.
3. Assignar seccions d'enllaç: Col·locar les seccions d'enllaç per defecte (.text, .rodata, .rwdata, .bss, .heap i .stack) a la regió de memòria identificada al pas anterior.
4. Escriu files: Escriviu el linker.x i el linker.h files.
Normalment, l'esquema d'assignació de seccions de l'enllaçador funciona durant el procés de desenvolupament de programari perquè es garanteix que l'aplicació funcionarà si la memòria és prou gran.
Les regles per al comportament d'enllaç per defecte es troben als scripts Tcl generats per Altera bsp-set-defaults.tcl i bsp-linker-utils.tcl que es troben a Directori /niosv/scripts/bsp-defaults. L'ordre niosv-bsp invoca aquests scripts. No modifiqueu aquests scripts directament.

Manual de disseny de processadors integrats Nios® V 48

Envia comentaris

4. Solucions de configuració i arrencada del processador Nios V 726952 | 16/07/2025

4.2.1.2. Enllaç BSP configurable
Podeu gestionar el comportament d'enllaç per defecte a la pestanya Script d'enllaç de l'editor BSP. Manipuleu el script d'enllaç mitjançant els mètodes següents: · Afegir una regió de memòria: Assigna un nom de regió de memòria a un dispositiu de memòria física. · Afegir una assignació de secció: Assigna un nom de secció a una regió de memòria. El BSP
L'editor et permet view el mapa de memòria abans i després de fer canvis.

4.3. Mètodes d'arrencada del processador Nios V

Hi ha uns quants mètodes per arrencar el processador Nios V en dispositius Altera FPGA. Els mètodes per arrencar el processador Nios V varien segons la selecció de memòria flash i les famílies de dispositius.

Taula 30. Memòries flash compatibles amb les opcions d'arrencada respectives

Memòries d'arrencada compatibles

Dispositiu

Memòria flash integrada al xip (per a configuració interna)

Màxim 10 dispositius només (amb IP flash integrat)

Memòria flash QSPI d'ús general (només per a dades d'usuari)

Tots els dispositius FPGA compatibles (amb interfície flash sèrie genèrica FPGA IP)

Configuració QSPI Flash (per a la configuració de sèrie activa)

Basat en blocs de control
dispositius (amb Genèric
Interfície flash sèrie Intel FPGA IP)(2)

Mètodes d'arrencada del processador Nios V

Ubicació de l'aplicació en temps d'execució

Copiadora d'arrencada

L'aplicació del processador Nios V s'executa in situ des de la memòria flash integrada al xip.

Memòria flash integrada en un xip (XIP) + OCRAM/RAM externa (per a seccions de dades escrivibles)

funció alt_load()

Aplicació del processador Nios V copiada de la memòria flash integrada a la RAM mitjançant una copiadora d'arrencada

OCRAM/RAM externa

Reutilització del carregador d'arrencada mitjançant GSFI

L'aplicació del processador Nios V s'executa in situ des d'una memòria flash QSPI d'ús general.

Memòria flaix QSPI d'ús general (XIP) + OCRAM/RAM externa (per a seccions de dades escrivibles)

funció alt_load()

Aplicació del processador Nios V copiada de la memòria flash QSPI d'ús general a la RAM mitjançant la copiadora d'arrencada

OCRAM/RAM externa

Bootloader via GSFI

L'aplicació del processador Nios V s'executa in situ des de la configuració de la memòria flash QSPI.

Configuració de memòria flaix QSPI (XIP) + OCRAM/ RAM externa (per a seccions de dades escrivibles)

funció alt_load()

Aplicació del processador Nios V copiada de la memòria flash QSPI de configuració a la RAM mitjançant la copiadora d'arrencada

Continuació del carregador d'arrencada OCRAM/RAM externa via GSFI…

(2) Consulteu AN 980: Suport de programari per al processador Nios V Quartus Prime per obtenir la llista de dispositius.

Envia comentaris

Manual de disseny de processadors integrats Nios® V 49

4. Solucions de configuració i arrencada del processador Nios V 726952 | 16/07/2025

Memòries d'arrencada compatibles
Memòria integrada en un xip (OCRAM) Memòria fortament acoblada (TCM)

Dispositiu
Dispositius basats en SDM (amb client de bústia de correu Intel FPGA IP). (2)
Tots els dispositius Altera FPGA compatibles (2)
Tots els dispositius Altera FPGA compatibles (2)

Mètodes d'arrencada del processador Nios V
Aplicació del processador Nios V copiada de la memòria flash QSPI de configuració a la RAM mitjançant la copiadora d'arrencada
L'aplicació del processador Nios V s'executa in situ des de l'OCRAM
L'aplicació del processador Nios V s'executa in situ des de TCM

Ubicació de l'aplicació en temps d'execució

Copiadora d'arrencada

OCRAM/carregador d'arrencada de RAM externa via SDM

OCRAM

funció alt_load()

Instrucció TCM (XIP) Cap + Dades TCM (per a seccions de dades escrivibles)

Figura 28. Flux d'arrencada del processador Nios V

Restableix

El processador salta per reiniciar el vector (inici del codi d'arrencada)

El codi de l'aplicació es pot copiar a una altra ubicació de memòria (segons les opcions d'arrencada)
El codi d'arrencada inicialitza el processador

Depenent de les opcions d'arrencada, el codi d'arrencada pot copiar els valors inicials de les dades/codi a un altre espai de memòria (alt_load)
El codi d'arrencada inicialitza el codi de l'aplicació i l'espai de memòria de dades
El codi d'arrencada inicialitza tots els perifèrics del sistema amb controladors HAL (alt_main)
Entrada principal
Informació relacionada · Guia de l'usuari de la interfície flash sèrie genèrica d'Altera FPGA IP
Manual de disseny de processadors integrats Nios® V 50

Envia comentaris

4. Solucions de configuració i arrencada del processador Nios V 726952 | 16/07/2025
· Guia de l'usuari del client de bústia de correu Altera FPGA IP · AN 980: Suport de programari Quartus Prime del processador Nios V
4.4. Introducció als mètodes d'arrencada del processador Nios V
Els sistemes de processador Nios V requereixen que les imatges de programari estiguin configurades a la memòria del sistema abans que el processador pugui començar a executar el programa d'aplicació. Consulteu les seccions de l'enllaçador per conèixer les seccions predeterminades de l'enllaçador.
L'editor BSP genera un script d'enllaç que realitza les funcions següents: · Assegura que el programari del processador estigui enllaçat d'acord amb la configuració de l'enllaçador.
de l'editor BSP i determina on resideix el programari a la memòria. · Posiciona la regió de codi del processador al component de memòria segons el
components de memòria assignats.
La secció següent descriu breument els mètodes d'arrencada del processador Nios V disponibles.
4.4.1. L'aplicació del processador Nios V s'executa in situ des de la memòria flash d'arrencada
Altera va dissenyar els controladors flash de manera que l'espai d'adreces de la memòria flash d'arrencada sigui immediatament accessible al processador Nios V en reiniciar el sistema, sense necessitat d'inicialitzar el controlador de memòria ni els dispositius de memòria. Això permet que el processador Nios V executi codi d'aplicació emmagatzemat directament als dispositius d'arrencada sense utilitzar una copiadora d'arrencada per copiar el codi a un altre tipus de memòria. Els controladors flash són: · Memòria flash integrada amb IP de memòria flash integrada (només al dispositiu MAX® 10) · Memòria flash QSPI d'ús general amb IP d'interfície flash sèrie genèrica · Memòria flash QSPI de configuració amb IP d'interfície flash sèrie genèrica (excepte MAX 10)
dispositius)
Quan l'aplicació del processador Nios V s'executa des de la memòria flash d'arrencada, l'editor BSP realitza les funcions següents: · Defineix les seccions de l'enllaçador .text a la regió de memòria flash d'arrencada. · Defineix les seccions de l'enllaçador .bss, .rodata, .rwdata, .stack i .heap a la RAM
regió de memòria. Heu d'habilitar la funció alt_load() a la configuració del BSP per copiar les seccions de dades (.rodata, .rwdata, .exceptions) a la RAM després de reiniciar el sistema. La secció de codi (.text) roman a la regió de memòria flash d'arrencada.
Informació relacionada · Guia de l'usuari de la interfície flash sèrie genèrica d'Altera FPGA IP · Guia de l'usuari de la memòria flash d'Altera MAX 10
4.4.1.1. alt_load()
Podeu habilitar la funció alt_load() al codi HAL mitjançant l'editor BSP.
Quan s'utilitza en el flux d'arrencada d'execució in situ, la funció alt_load() realitza les tasques següents:

Envia comentaris

Manual de disseny de processadors integrats Nios® V 51

4. Solucions de configuració i arrencada del processador Nios V 726952 | 16/07/2025

· Funciona com una mini copiadora d'arrencada que copia les seccions de memòria a la RAM segons la configuració del BSP.
· Copia les seccions de dades (.rodata, .rwdata, .exceptions) a la RAM però no les seccions de codi (.text). La secció de codi (.text) és una secció de només lectura i roman a la regió de memòria flash d'arrencada. Aquesta partició ajuda a minimitzar l'ús de RAM però pot limitar el rendiment d'execució de codi perquè els accessos a la memòria flash són més lents que els accessos a la RAM integrada al xip.

La taula següent enumera els paràmetres i les funcions de l'editor BSP:

Taula 31. Configuració de l'editor BSP
Configuració de l'editor BSP hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Funció Habilita la funció alt_load(). alt_load() copia la secció .rodata a la RAM. alt_load() copia la secció .rwdata a la RAM. alt_load() copia la secció .exceptions a la RAM.

4.4.2. Aplicació del processador Nios V copiada de la memòria flash d'arrencada a la RAM mitjançant la copiadora d'arrencada
El processador Nios V i HAL inclouen un copiador d'arrencada que proporciona una funcionalitat suficient per a la majoria d'aplicacions del processador Nios V i és convenient d'implementar amb el flux de desenvolupament de programari Nios V.
Quan l'aplicació utilitza una copiadora d'arrencada, estableix totes les seccions de l'enllaçador (.text, .heap, .rwdata, .rodata, .bss, .stack) a una RAM interna o externa. L'ús de la copiadora d'arrencada per copiar una aplicació del processador Nios V des de la memòria flaix d'arrencada a la RAM interna o externa per a la seva execució ajuda a millorar el rendiment de l'execució.
Per a aquesta opció d'arrencada, el processador Nios V comença a executar el programari de copiadora d'arrencada en reiniciar el sistema. El programari copia l'aplicació de la memòria flaix d'arrencada a la RAM interna o externa. Un cop finalitzat el procés, el processador Nios V transfereix el control del programa a l'aplicació.

Nota:

Si la copiadora d'arrencada està en memòria flash, no cal cridar la funció alt_load() perquè ambdues tenen el mateix propòsit.

4.4.2.1. Bootloader del processador Nios V a través d'una interfície flash sèrie genèrica
El Bootloader via GSFI és el copiador d'arrencada del processador Nios V que admet memòria flash QSPI en dispositius basats en blocs de control. El Bootloader via GSFI inclou les funcions següents:
· Localitza l'aplicació de programari en memòria no volàtil.
· Desempaqueta i copia la imatge de l'aplicació de programari a la memòria RAM.
· Canvia automàticament l'execució del processador al codi d'aplicació a la RAM després que es completi la còpia.

Manual de disseny de processadors integrats Nios® V 52

Envia comentaris

4. Solucions de configuració i arrencada del processador Nios V 726952 | 16/07/2025

La imatge d'arrencada es troba just després de la copiadora d'arrencada. Cal assegurar-se que el desplaçament de reinici del processador Nios V apunti a l'inici de la copiadora d'arrencada. La figura: Mapa de memòria per a memòria flash QSPI amb carregador d'arrencada via GSFI mapa de memòria per a memòria flash QSPI amb carregador d'arrencada via GSFI mostra el mapa de memòria flash per a la memòria flash QSPI quan s'utilitza una copiadora d'arrencada. Aquest mapa de memòria assumeix que la memòria flash emmagatzema la imatge FPGA i el programari de l'aplicació.

Taula 32. Bootloader via GSFI per al nucli del processador Nios V

Nucli del processador Nios V
Processador Nios V/m

Bootloader via GSFI File Ubicació
/niosv/components/bootloader/ niosv_m_bootloader.srec

Processador Nios V/g

/niosv/components/bootloader/ niosv_g_bootloader.srec

Figura 29. Mapa de memòria per a la memòria flash QSPI amb el carregador d'arrencada via GSFI

Dades del client (*.hex)

Codi d'aplicació

Nota:

Restableix el desplaçament vectorial

Copiadora d'arrencada

0x01E00000

Imatge FPGA (*.sof)

0 x 00000000

1. Al principi del mapa de memòria hi ha la imatge FPGA seguida de les vostres dades, que consisteixen en la copiadora d'arrencada i el codi de l'aplicació.
2. Heu de definir el desplaçament de reinici del processador Nios V al Dissenyador de plataformes i apuntar-lo a l'inici de la copiadora d'arrencada.
3. La mida de la imatge FPGA és desconeguda. Només es pot saber la mida exacta després de la compilació del projecte Quartus Prime. Cal determinar un límit superior per a la mida de la imatge Altera FPGA. Per exemple.ampÉs a dir, si s'estima que la mida de la imatge FPGA és inferior a 0x01E00000, definiu el Reset Offset a 0x01E00000 al Platform Designer, que també és l'inici de la copiadora d'arrencada.
4. Una bona pràctica de disseny consisteix a establir el desplaçament del vector de reinici en un límit del sector flash per garantir que no es produeixi cap esborrat parcial de la imatge FPGA en cas que s'actualitzi l'aplicació de programari.

Envia comentaris

Manual de disseny de processadors integrats Nios® V 53

4. Solucions de configuració i arrencada del processador Nios V 726952 | 16/07/2025

4.4.2.2. Gàmer d'arrencada del processador Nios V a través del Gestor de dispositius segurs
El carregador d'arrencada via Secure Device Manager (SDM) és un codi d'aplicació HAL que utilitza el controlador HAL IP FPGA de Mailbox Client Altera per a l'arrencada del processador. Altera recomana aquesta aplicació de carregador d'arrencada quan s'utilitza la configuració flash QSPI en dispositius basats en SDM per arrencar el processador Nios V.
En reiniciar el sistema, el processador Nios V primer arrenca el carregador d'arrencada mitjançant SDM des d'una petita memòria integrada al xip i l'executa mitjançant SDM per comunicar-se amb la memòria flaix QSPI de configuració mitjançant la IP del client de la bústia de correu.
El Bootloader via SDM realitza les tasques següents: · Localitza el programari Nios V a la memòria flaix QSPI de configuració. · Copia el programari Nios V a la RAM integrada al xip o a la RAM externa. · Canvia l'execució del processador al programari Nios V dins de la RAM integrada al xip o
memòria RAM externa.
Un cop finalitzat el procés, el carregador d'arrencada, a través d'SDM, transfereix el control del programa a l'aplicació de l'usuari. Altera recomana l'organització de la memòria tal com s'esbossa a Organització de la memòria per al carregador d'arrencada a través d'SDM.
Figura 30. Flux del procés del carregador d'arrencada a través d'SDM

Configuració

Flash

Programari Nios V

SDM

Dispositiu FPGA basat en SDM

IP del client de la bústia de correu

Lògica FPGA Nios V

4 RAM externa
Programari Nios V

En el xip 4

EMIF

RAM

Memòria en xip

Nios V

Programari

Bootloader via SDM

1. El processador Nios V executa el carregador d'arrencada mitjançant SDM des de la memòria integrada al xip.
2. El carregador d'arrencada es comunica amb la memòria flaix de configuració i localitza el programari Nios V mitjançant SDM.
3. El carregador d'arrencada mitjançant SDM copia el programari Nios V de la memòria flaix de configuració a la RAM integrada al xip o a la RAM externa.
4. El carregador d'arrencada mitjançant SDM canvia l'execució del processador Nios V al programari Nios V a la RAM integrada al xip o RAM externa.

4.4.3. Aplicació del processador Nios V executada in situ des de l'OCRAM
En aquest mètode, l'adreça de reinici del processador Nios V s'estableix a l'adreça base de la memòria integrada al xip (OCRAM). El binari de l'aplicació (.hex) file es carrega a l'OCRAM quan es configura la FPGA, després que el disseny del maquinari es compili al programari Quartus Prime. Un cop reiniciat el processador Nios V, l'aplicació comença a executar-se i es ramifica fins al punt d'entrada.

Manual de disseny de processadors integrats Nios® V 54

Envia comentaris

4. Solucions de configuració i arrencada del processador Nios V 726952 | 16/07/2025

Nota:

· L'execució in situ des d'OCRAM no requereix una copiadora d'arrencada perquè l'aplicació del processador Nios V ja està instal·lada en el moment de reiniciar el sistema.
· Altera recomana habilitar alt_load() per a aquest mètode d'arrencada, de manera que el programari integrat es comporti de manera idèntica en reiniciar-lo sense reconfigurar la imatge del dispositiu FPGA.
· Heu d'habilitar la funció alt_load() a la configuració del BSP per copiar la secció .rwdata en reiniciar el sistema. En aquest mètode, els valors inicials de les variables inicialitzades s'emmagatzemen per separat de les variables corresponents per evitar que se sobreescriguin en executar el programa.

4.4.4. Aplicació del processador Nios V executada in situ des de TCM
El mètode d'execució in situ estableix l'adreça de reinici del processador Nios V a l'adreça base de la memòria estretament acoblada (TCM). El binari de l'aplicació (.hex) file es carrega al TCM quan configureu la FPGA després de compilar el disseny del maquinari al programari Quartus Prime. Un cop reiniciat el processador Nios V, l'aplicació comença a executar-se i es ramifica fins al punt d'entrada.

Nota:

L'execució in situ des de TCM no requereix una copiadora d'arrencada perquè l'aplicació del processador Nios V ja està instal·lada en el moment de reiniciar el sistema.

4.5. Arrencada del processador Nios V des de la memòria flash integrada al xip (UFM)

L'arrencada i l'execució de programari del processador Nios V des de la memòria flash integrada al xip (UFM) està disponible als dispositius FPGA MAX 10. El processador Nios V admet les dues opcions d'arrencada següents mitjançant la memòria flash integrada al xip en el mode de configuració interna:
· L'aplicació del processador Nios V s'executa in situ des de la memòria flash integrada al xip.
· L'aplicació del processador Nios V es copia de la memòria flash integrada a la RAM mitjançant una copiadora d'arrencada.

Taula 33. Memòries flash compatibles amb les opcions d'arrencada respectives

Memòries d'arrencada compatibles

Mètodes d'arrencada del Nios V

Ubicació de l'aplicació en temps d'execució

Copiadora d'arrencada

Només 10 dispositius MÀX (amb IP Flash OnChip)

L'aplicació del processador Nios V s'executa in situ des de la memòria flash integrada al xip.
Aplicació del processador Nios V copiada de la memòria flash integrada a la RAM mitjançant una copiadora d'arrencada

Memòria flash integrada en un xip (XIP) + OCRAM/RAM externa (per a seccions de dades escrivibles)

funció alt_load()

OCRAM/ RAM externa

Reutilització del carregador d'arrencada mitjançant GSFI

Envia comentaris

Manual de disseny de processadors integrats Nios® V 55

4. Solucions de configuració i arrencada del processador Nios V 726952 | 16/07/2025

Figura 31.

Disseny, configuració i flux d'arrencada
Disseny · Crea el teu projecte basat en el processador Nios V amb Platform Designer. · Assegura't que hi hagi RAM externa o RAM integrada al xip al disseny del sistema.

Configuració i compilació de FPGA
· Establiu el mateix mode de configuració interna a la memòria IP Flash integrada al Platform Designer i al programari Quartus Prime. · Establiu l'agent de reinici del processador Nios V a la memòria Flash integrada. · Trieu el mètode d'inicialització UFM que preferiu. · Genereu el disseny al Platform Designer. · Compileu el projecte al programari Quartus Prime.

Projecte BSP d'aplicació d'usuari · Crear un BSP HAL per al processador Nios V basat en .sopcinfo file creat per Platform Designer. · Editeu la configuració BSP del processador Nios V i l'script de l'enllaçador a l'editor BSP. · Generau un projecte BSP.
Projecte d'aplicació d'usuari APP · Desenvolupar codi d'aplicació del processador Nios V. · Compilar l'aplicació del processador Nios V i generar l'aplicació del processador Nios V (.hex) file· Torneu a compilar el projecte amb el programari Quartus Prime si marqueu l'opció Inicialitzar contingut de memòria a la targeta IP Flash integrada en xip FPGA d'Intel.

Programació FileConversió, descàrrega i execució · Generar el fitxer flash .pof integrat en el xip file utilitzant la programació Convert Filefunció del programari Quartus Prime.
· Programa el fitxer .pof file al dispositiu MAX 10. · Apagueu i torneu a engegar el maquinari.
4.5.1. Descripció de la memòria flash integrada en un xip FPGA MAX 10
Els dispositius MAX 10 FPGA contenen memòria flash integrada que està segmentada en dues parts: · Memòria flash de configuració (CFM): emmagatzema les dades de configuració del maquinari per a
MÀXIM 10 FPGA. · Memòria flash d'usuari (UFM): emmagatzema les dades de l'usuari o les aplicacions de programari.
L'arquitectura UFM del dispositiu MAX 10 és una combinació d'IPs suaus i dures. Només podeu accedir a l'UFM mitjançant el nucli d'IP flash integrat al xip del programari Quartus Prime.
El nucli IP Flash integrat admet les funcions següents: · Accessos de lectura o escriptura als sectors UFM i CFM (si està habilitat al Dissenyador de plataformes).
utilitzant la interfície esclau de control i dades d'Avalon MM. · Admet l'esborrat de pàgina, l'esborrat de sector i l'escriptura de sector. · Model de simulació per a accessos de lectura/escriptura UFM utilitzant diverses eines de simulació EDA.

Manual de disseny de processadors integrats Nios® V 56

Envia comentaris

4. Solucions de configuració i arrencada del processador Nios V 726952 | 16/07/2025

Taula 34. Regions flash integrades en xip en dispositius MAX 10 FPGA

Regions de flaix

Funcionalitat

Configuració de la memòria flash (sectors CFM0-2)

Configuració FPGA file emmagatzematge

Memòria flash d'usuari (sectors UFM0-1)

Aplicació del processador Nios V i dades d'usuari

Els dispositius MAX 10 FPGA admeten diversos modes de configuració i alguns d'aquests modes permeten utilitzar CFM1 i CFM2 com a regió UFM addicional. La taula següent mostra la ubicació d'emmagatzematge de les imatges de configuració de FPGA basades en els modes de configuració del MAX 10 FPGA.

Taula 35. Ubicació d'emmagatzematge de les imatges de configuració de FPGA

Mode de configuració Imatges comprimides duals

Imatge comprimida CFM2 2

CFM1

Imatge comprimida CFM0 1

Imatge única sense comprimir

UFM virtual

Imatge sense comprimir

Imatge única sense comprimir amb inicialització de memòria

Imatge sense comprimir (amb contingut de memòria integrat preinicialitzat)

Imatge comprimida única amb inicialització de memòria Imatge comprimida (amb contingut de memòria integrat preinicialitzat)

Imatge comprimida única

UFM virtual

Imatge comprimida

Heu d'utilitzar el nucli IP de la memòria flash integrada per accedir a la memòria flash de les FPGA MAX 10. Podeu instanciar i connectar la IP de la memòria flash integrada al programari Quartus Prime. El processador de nucli flexible Nios V utilitza les interconnexions del dissenyador de plataformes per comunicar-se amb la IP de la memòria flash integrada.
Figura 32. Connexió entre la memòria IP flash integrada i el processador Nios V

Nota:

Assegureu-vos que el port CSR de la memòria flash integrada estigui connectat al gestor de dades del processador Nios V per permetre que el processador controli les operacions d'escriptura i esborrat.
El nucli IP de la memòria flaix integrada al xip pot proporcionar accés a cinc sectors de memòria flaix: UFM0, UFM1, CFM0, CFM1 i CFM2.
Informació important sobre els sectors UFM i CFM: · Els sectors CFM estan destinats a l'emmagatzematge de dades de configuració (flux de bits) (*.pof).
· Les dades d'usuari es poden emmagatzemar als sectors UFM i es poden ocultar si es seleccionen els paràmetres correctes a l'eina Dissenyador de plataformes.
· Alguns dispositius no tenen un sector UFM1. Podeu consultar la taula: Mida del sector UFM i CFM per conèixer els sectors disponibles a cada dispositiu MAX 10 FPGA individual.

Envia comentaris

Manual de disseny de processadors integrats Nios® V 57

4. Solucions de configuració i arrencada del processador Nios V 726952 | 16/07/2025

· Podeu configurar el CFM2 com a UFM virtual seleccionant el mode de configuració d'imatge única sense comprimir.
· Podeu configurar CFM2 i CFM1 com a UFM virtual seleccionant el mode de configuració Imatge única sense comprimir.
· La mida de cada sector varia segons els dispositius MAX 10 FPGA seleccionats.

Taula 36.

Mida dels sectors UFM i CFM
Aquesta taula enumera les dimensions de les matrius UFM i CFM.

Dispositiu

Pàgines per sector

UFM1 UFM0 CFM2 CFM1 CFM0

Mida de pàgina (Kbit)

Màxim d'usuari
Mida de la memòria flash (Kbit) (3)

Mida total de la memòria de configuració (Kbit)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

Mida de l'OCRAM (Kbit)
108 189 378 549 675 1260 1638

Informació relacionada · Guia de l'usuari de configuració de FPGA del MAX 10 · Guia de l'usuari de memòria flash de l'Altera MAX 10

4.5.2. Aplicació del processador Nios V executada in situ des d'UFM

La solució Execute-In-Place des d'UFM és adequada per a aplicacions de processador Nios V que requereixen un ús limitat de memòria en el xip. La funció alt_load() funciona com una mini copiadora d'arrencada que copia les seccions de dades (.rodata, .rwdata o .exceptions) de la memòria d'arrencada a la RAM segons la configuració del BSP. La secció de codi (.text),
que és una secció de només lectura, roman a la regió de memòria flash integrada al xip MAX 10. Aquesta configuració minimitza l'ús de RAM però pot limitar el rendiment d'execució de codi, ja que l'accés a la memòria flash és més lent que a la RAM integrada al xip.

L'aplicació del processador Nios V està programada al sector UFM. El vector de reinici del processador Nios V apunta a l'adreça base de l'UFM per executar codi de l'UFM després que el sistema es reiniciï.

Si feu servir el depurador de nivell font per depurar l'aplicació, heu d'utilitzar un punt d'interrupció de maquinari. Això és degut a que l'UFM no admet l'accés aleatori a memòria, que és necessari per a la depuració de punts d'interrupció suaus.

Nota:

No podeu esborrar ni escriure a la UFM mentre feu execució in situ al MAX 10. Canvieu a l'enfocament de copiadora d'arrencada si necessiteu esborrar o escriure a la UFM.

(3) El valor màxim possible, que depèn del mode de configuració que seleccioneu.

Manual de disseny de processadors integrats Nios® V 58

Envia comentaris

4. Solucions de configuració i arrencada del processador Nios V 726952 | 16/07/2025

Figura 33. Aplicació XIP del processador Nios V d'UFM

Màxim 10 dispositius

.POF
Nios V Hardware .SOF
Programari Nios V .HEX

Programador de Quartus

Flash integrat en un xip

CFM

Maquinari Nios V

UFM

Programari Nios V

Configuració interna

IP flash integrat

Lògica FPGA
Processador Nios V

RAM integrada en un xip

Extern

RAM

EMIF

4.5.2.1. Flux de disseny de maquinari
La secció següent descriu un mètode pas a pas per construir un sistema d'arrencada per a una aplicació de processador Nios V des de la memòria flash integrada en un xip. L'exampLa imatge següent està construïda amb el dispositiu MAX 10.
Configuració del component IP
1. Crea el teu projecte de processador Nios V amb Quartus Prime i Platform Designer. 2. Assegura't que s'hagi afegit RAM externa o memòria integrada (OCRAM) a la teva plataforma.
Sistema de disseny.

Envia comentaris

Manual de disseny de processadors integrats Nios® V 59

4. Solucions de configuració i arrencada del processador Nios V 726952 | 16/07/2025
Figura 34. ExampConnexions IP al dissenyador de plataformes per arrencar Nios V des d'OnChip Flash (UFM)

3. A l'editor de paràmetres IP de la memòria flash integrada en un dels següents, definiu el Mode de configuració en un dels valors següents, segons les vostres preferències de disseny: · Imatge única sense comprimir · Imatge única comprimida · Imatge única sense comprimir amb inicialització de memòria · Imatge única comprimida amb inicialització de memòria
Per obtenir més informació sobre les imatges de compressió dual, consulteu la Guia de l'usuari de configuració de MAX 10 FPGA: actualització remota del sistema.

Nota:

Heu d'assignar accés ocult a totes les regions CFM de la IP flash integrada al xip.

Figura 35. Selecció del mode de configuració a l'editor de paràmetres de la memòria flash integrada al xip

Configuració d'IP de la memòria flash integrada al xip: inicialització d'UFM Podeu triar un dels mètodes següents segons les vostres preferències:

Manual de disseny de processadors integrats Nios® V 60

Envia comentaris

4. Solucions de configuració i arrencada del processador Nios V 726952 | 16/07/2025

Nota:

Els passos dels subcapítols següents (Flux de disseny de programari i programació) depenen de la selecció que feu aquí.

· Mètode 1: Inicialitzar les dades UFM al SOF durant la compilació
Quartus Prime inclou les dades d'inicialització de la UFM a la SOF durant la compilació. Cal una recompilació de la SOF si hi ha canvis a les dades de la UFM.
1. Marqueu Inicialitzar contingut flash i Habilitar inicialització no predeterminada file.

Figura 36. Inicialització del contingut de Flash i habilitació de la inicialització no predeterminada File

2. Especifiqueu la ruta del fitxer .hex generat file (de l'ordre elf2hex) a l'hexadecimal o mif creat per l'usuari file.
Figura 37. Afegint l'arxiu .hex File Camí

· Mètode 2: Combinar dades UFM amb un SOF compilat durant la generació de POF
Les dades UFM es combinen amb el SOF compilat en convertir la programació. files. No cal tornar a compilar el SOF, fins i tot si les dades de la UFM canvien. Durant el desenvolupament, no cal tornar a compilar el SOF. files per a canvis a l'aplicació. Alterarecomana aquest mètode per als desenvolupadors d'aplicacions.
1. Desmarqueu Inicialitzar contingut flash..
Figura 38. Inicialització del contingut Flash amb una inicialització diferent de la predeterminada File

Restablir la configuració de l'agent per al mètode d'execució in situ del processador Nios V
1. A l'editor de paràmetres del processador Nios V, configureu l'agent de reinici a Flash integrat en un xip.
Figura 39. Configuració de l'editor de paràmetres del processador Nios V amb l'agent de reinici configurat com a memòria flash integrada al xip.

2. Feu clic a Genera HDL quan aparegui el quadre de diàleg Generació. 3. Especifiqueu la sortida file opcions de generació i feu clic a Genera.

Envia comentaris

Manual de disseny de processadors integrats Nios® V 61

4. Solucions de configuració i arrencada del processador Nios V 726952 | 16/07/2025
Configuració del programari Quartus Prime 1. Al programari Quartus Prime, feu clic a Assignacions Dispositiu Dispositiu i PIN
Configuració d'opcions. Configureu el mode de configuració segons la configuració a On-Chip Flash IP. Figura 40. Selecció del mode de configuració al programari Quartus Prime.

2. Feu clic a D'acord per sortir de la finestra Opcions de dispositiu i PIN.
3. Feu clic a D'acord per sortir de la finestra Dispositiu.
4. Feu clic a Processant Inicia la compilació per compilar el projecte i generar el fitxer .sof. file.

Nota:

Si el paràmetre del mode de configuració al programari Quartus Prime i a l'editor de paràmetres de Platform Designer és diferent, el projecte de Quartus Prime falla i mostra el següent missatge d'error.

Figura 41.

Missatge d'error per a un mode de configuració diferent Error (14740): El mode de configuració a l'àtom "q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block" no coincideix amb la configuració del projecte. Actualitzeu i regenereu el sistema Qsys perquè coincideixi amb la configuració del projecte.

Informació relacionada Guia de l'usuari de configuració de MAX 10 FPGA

4.5.2.2. Flux de disseny de programari
Aquesta secció proporciona el flux de disseny per generar i construir el projecte de programari del processador Nios V. Per garantir un flux de construcció optimitzat, us recomanem que creeu un arbre de directoris similar al vostre projecte de disseny. El següent flux de disseny de programari es basa en aquest arbre de directoris.
Per crear l'arbre de directoris del projecte de programari, seguiu aquests passos: 1. A la carpeta del vostre projecte de disseny, creeu una carpeta anomenada software. 2. A la carpeta software, creeu dues carpetes anomenades hal_app i hal_bsp.
Figura 42. Arbre de directoris de projectes de programari

Manual de disseny de processadors integrats Nios® V 62

Envia comentaris

4. Solucions de configuració i arrencada del processador Nios V 726952 | 16/07/2025
Creació del projecte BSP de l'aplicació
Per iniciar l'editor BSP, seguiu aquests passos: 1. Introduïu l'intèrpret d'ordres del Nios V. 2. Invoqueu l'editor BSP amb l'ordre niosv-bsp-editor. 3. A l'editor BSP, feu clic a File Nou BSP per iniciar el vostre projecte BSP. 4. Configureu els paràmetres següents:
· Informació de la SOPC File nom: Proporcioneu el SOPCINFO file (.sopcinfo). · Nom de la CPU: Seleccioneu el processador Nios V. · Sistema operatiu: Seleccioneu el sistema operatiu del processador Nios V. · Versió: Deixeu-ho per defecte. · Directori de destinació BSP: Seleccioneu la ruta del directori del projecte BSP. Podeu
preestablert-ho a /software/hal_bsp habilitant Utilitza les ubicacions predeterminades. · Configuració de BSP File nom: Escriviu el nom de la configuració del BSP File· Scripts Tcl addicionals: Proporcioneu un script Tcl BSP activant Habilita script Tcl addicional. 5. Feu clic a D'acord.
Figura 43. Configuració del nou BSP

Configuració de l'editor BSP i generació del projecte BSP
Podeu definir el vector d'excepcions del processador a la memòria integrada al xip (OCRAM) o a la memòria flash integrada al xip segons les vostres preferències de disseny. Es recomana establir la memòria del vector d'excepcions a OCRAM/RAM externa per accelerar el processament d'interrupcions. 1. Aneu a Configuració principal > Avançat > hal.linker. 2. Si seleccioneu la memòria flash integrada al xip com a vector d'excepcions,
a. Activeu els paràmetres següents:

Envia comentaris

Manual de disseny de processadors integrats Nios® V 63

4. Solucions de configuració i arrencada del processador Nios V 726952 | 16/07/2025
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Figura 44. Configuració Advanced.hal.linker

b. Feu clic a la pestanya Script de l'enllaçador a l'editor BSP. c. Definiu les regions .exceptions i .text del nom de la secció de l'enllaçador a
Flash integrat en un xip. d. Establiu la resta de regions de la llista Nom de la secció de l'enllaçador al fitxer Flash integrat en un xip.
Memòria (OCRAM) o RAM externa.
Figura 45. Configuració de la regió de l'enllaçador (excepció de memòria vectorial: memòria flash integrada al xip)

3. Si seleccioneu OCRAM/RAM externa com a vector d'excepcions, a. Activeu els paràmetres següents: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Figura 46. Configuració de la regió de l'enllaçador (memòria vectorial d'excepció: OCRAM/RAM externa)

b. Feu clic a la pestanya Script de l'enllaçador a l'editor BSP.
c. Establiu les regions .text del Nom de la secció de l'enllaçador a Flash integrat en un xip.
d. Definiu la resta de regions de la llista Nom de la secció de l'enllaçador com a memòria integrada al xip (OCRAM) o RAM externa.

Manual de disseny de processadors integrats Nios® V 64

Envia comentaris

4. Solucions de configuració i arrencada del processador Nios V 726952 | 16/07/2025
Figura 47. Configuració de la regió de l'enllaçador (memòria vectorial d'excepció: OCRAM)
4. Feu clic a Genera per generar el projecte BSP. Generació del projecte d'aplicació d'usuari File 1. Navegueu fins a la carpeta software/hal_app i creeu el codi font de l'aplicació.
codi. 2. Inicieu l'intèrpret d'ordres del Nios V. 3. Executeu l'ordre següent per generar l'aplicació CMakeLists.txt.
niosv-app –app-dir=programari/hal_app –bsp-dir=programari/hal_bsp –srcs=programari/hal_app/
Creació del projecte d'aplicació d'usuari Podeu triar crear el projecte d'aplicació d'usuari mitjançant l'IDE Ashling RiscFree per a FPGA d'Altera o mitjançant la interfície de línia d'ordres (CLI). Si preferiu utilitzar la CLI, podeu crear l'aplicació d'usuari mitjançant l'ordre següent: cmake -G "Unix Makefiles” -B programari/hal_app/build -S programari/hal_app make -C programari/hal_app/build
L'aplicació (.elf) file es crea a la carpeta software/hal_app/build. Generant l'HEX File Heu de generar un fitxer .hex. file des de la teva aplicació .elf file, de manera que podeu crear un .pof file adequat per programar els dispositius. 1. Inicieu l'intèrpret d'ordres del Nios V. 2. Per a l'arrencada de l'aplicació del processador Nios V des de la memòria flash integrada al xip, utilitzeu el següent
línia d'ordres per convertir l'ELF a HEX per a la vostra aplicació. Aquesta ordre crea l'aplicació d'usuari (onchip_flash.hex) file. programari elf2hex/hal_app/build/ .elf -o onchip_flash.hex
-b -w 8 -e 3. Recompila el disseny del maquinari si marqueu l'opció Inicialitzar contingut de memòria a On-Chip Flash IP (Mètode 1). Això serveix per incloure les dades de programari (.HEX) al SOF. file.

Envia comentaris

Manual de disseny de processadors integrats Nios® V 65

4. Solucions de configuració i arrencada del processador Nios V 726952 | 16/07/2025
4.5.2.3. Programació 1. A Quartus Prime, feu clic a File Converteix la programació Files. 2. A la programació de sortida file, trieu Objecte de programador File (.pof) com a programació file tipus. 3. Establiu el Mode a Configuració interna.
Figura 48. Programació de conversió File Configuració
4. Feu clic a Opcions/Informació d'arrencada… i apareixerà la finestra Opcions del dispositiu MAX 10. 5. Segons la configuració d'Inicialització del contingut flash a la IP flash integrada al xip, realitzeu
un dels passos següents: · Si l'opció Inicialitzar contingut flash està marcada (Mètode 1), les dades d'inicialització de la UFM
es va incloure al SOF durant la compilació de Quartus Prime. — Seleccioneu l'opció Pàgina_0 per a la font UFM:. Feu clic a D'acord i procediu a
següent. Figura 49. Configuració de la pàgina 0 per a la font UFM si l'opció Inicialitzar contingut Flash està marcada

Manual de disseny de processadors integrats Nios® V 66

Envia comentaris

4. Solucions de configuració i arrencada del processador Nios V 726952 | 16/07/2025
· Si l'opció Inicialitzar contingut flash no està marcada (Mètode 2), trieu Carregar memòria file per a l'opció de font UFM. Navegueu fins al fitxer flash HEX integrat generat. file (onchip_flash.hex) en el File ruta: i feu clic a D'acord. Aquest pas afegeix dades UFM per separat al SOF file durant la programació file conversió.
Figura 50. Configuració de la memòria de càrrega File per a la font UFM si l'opció Inicialitzar contingut Flash no està marcada

6. A la programació Convert File quadre de diàleg, a l'entrada files per convertir la secció, feu clic a Afegeix File... i apunten al Quartus Prime .sof generat file.
Figura 51. Entrada Files per convertir en la programació Convert Files per al mode d'imatge única

7. Feu clic a Genera per crear el fitxer .pof. file8. Programa el fitxer .pof file al dispositiu MAX 10. 9. Apagueu i torneu a engegar el maquinari.

4.5.3. Aplicació del processador Nios V copiada de la UFM a la RAM mitjançant la copiadora d'arrencada

Altera recomana aquesta solució per a dissenys de sistemes de processadors MAX 10 FPGA Nios V on es requereixen múltiples iteracions de desenvolupament de programari d'aplicació i un alt rendiment del sistema. La copiadora d'arrencada es troba dins de l'UFM en un offset que és la mateixa adreça que el vector de reinici. L'aplicació Nios V es troba al costat de la copiadora d'arrencada.

Per a aquesta opció d'arrencada, el processador Nios V comença a executar la copiadora d'arrencada després de reiniciar el sistema per copiar l'aplicació del sector UFM a l'OCRAM o a la RAM externa. Un cop finalitzada la còpia, el processador Nios V transfereix el control del programa a l'aplicació.

Nota:

El copiador d'arrencada aplicat és el mateix que el Bootloader via GSFI.

Envia comentaris

Manual de disseny de processadors integrats Nios® V 67

4. Solucions de configuració i arrencada del processador Nios V 726952 | 16/07/2025

Figura 52. Aplicació Nios V copiada d'UFM a RAM mitjançant Boot Copier

Màxim 10 dispositius

.POF
Nios V Hardware .SOF
Programari Nios V .HEX
Gàrrec d'arrencada .SREC

Programador de Quartus

RAM externa
Programari Nios V

Flash integrat en un xip

CFM

Nios V Hardwa

Documents/Recursos

Processador integrat altera Nios V [pdfGuia de l'usuari
Nios V, Nios Vm, Nios Vg, Nios Vc, Processador integrat Nios V, Nios V, Processador integrat, Processador

Referències

Manual d'usuari

Processador integrat altera Nios V

Especificacions

Disseny del sistema de maquinari del processador Nios V

Disseny del sistema de programari del processador Nios V

Solucions de configuració i arrencada del processador Nios V

Documents/Recursos

Referències

Deixa un comentari

Cancel·la la resposta