altera Panduan Pengguna Pemproses Terbenam Nios V

About the Nios® V Embedded Processor
1.1. Altera® FPGA dan Pemproses Terbenam Selesaiview
Peranti FPGA Altera boleh melaksanakan logik yang berfungsi sebagai mikropemproses lengkap sambil menyediakan banyak pilihan.
Perbezaan penting antara mikropemproses diskret dan Altera FPGA ialah fabrik Altera FPGA tidak mengandungi logik apabila ia dihidupkan. Pemproses Nios® V ialah pemproses harta intelek (IP) lembut berdasarkan spesifikasi RISC-V. Sebelum anda menjalankan perisian pada sistem berasaskan pemproses Nios V, anda mesti mengkonfigurasi peranti Altera FPGA dengan reka bentuk perkakasan yang mengandungi pemproses Nios V. Anda boleh meletakkan pemproses Nios V di mana-mana sahaja pada Altera FPGA, bergantung pada keperluan reka bentuk.

Untuk membolehkan sistem terbenam berasaskan IP Altera® FPGA anda berkelakuan sebagai sistem berasaskan mikropemproses diskret, sistem anda hendaklah termasuk yang berikut: · AJTAG antara muka untuk menyokong konfigurasi, perkakasan dan perisian Altera FPGA
penyahpepijatan · Mekanisme konfigurasi FPGA Altera naikkan kuasa
Jika sistem anda mempunyai keupayaan ini, anda boleh mula menapis reka bentuk anda daripada reka bentuk perkakasan yang telah diuji yang dimuatkan dalam Altera FPGA. Menggunakan Altera FPGA juga membolehkan anda mengubah suai reka bentuk anda dengan cepat untuk menangani masalah atau menambah fungsi baharu. Anda boleh menguji reka bentuk perkakasan baharu ini dengan mudah dengan mengkonfigurasi semula FPGA Altera menggunakan sistem JTAG antara muka.
JTAG antara muka menyokong pembangunan perkakasan dan perisian. Anda boleh melaksanakan tugas berikut menggunakan JTAG antara muka: · Konfigurasikan Altera FPGA · Muat turun dan nyahpepijat perisian · Berkomunikasi dengan Altera FPGA melalui antara muka seperti UART (JTAG UART
terminal) · Perkakasan nyahpepijat (dengan penganalisis logik tertanam Ketik Isyarat) · Memori kilat program
Selepas anda mengkonfigurasi Altera FPGA dengan reka bentuk berasaskan pemproses Nios V, aliran pembangunan perisian adalah serupa dengan aliran untuk reka bentuk mikropengawal diskret.

Maklumat Berkaitan · AN 985: Tutorial Pemproses Nios V
Panduan permulaan ringkas tentang mencipta sistem pemproses Nios V yang ringkas dan menjalankan aplikasi Hello World.
© Altera Corporation. Altera, logo Altera, logo `a' dan tanda Altera lain ialah tanda dagangan Altera Corporation. Altera berhak untuk membuat perubahan kepada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Altera tidak memikul tanggungjawab atau liabiliti yang timbul daripada penggunaan atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Altera. Pelanggan Altera dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.

1. Mengenai Pemproses Terbenam Nios® V 726952 | 2025.07.16
· Manual Rujukan Pemproses Nios V Menyediakan maklumat tentang penanda aras prestasi pemproses Nios V, seni bina pemproses, model pengaturcaraan dan pelaksanaan teras.
· Panduan Pengguna IP Peranti Terbenam · Buku Panduan Pembangun Perisian Pemproses Nios V

Menghuraikan persekitaran pembangunan perisian pemproses Nios V, alatan yang tersedia dan proses untuk membina perisian untuk dijalankan pada pemproses Nios V. · Ashling* RiscFree* Integrated Development Environment (IDE) untuk Altera FPGAs Panduan Pengguna Menghuraikan persekitaran pembangunan bersepadu (IDE) RiscFree* untuk pemproses teras HPS dan Nios V berasaskan Altera FPGAs Arm*. · Nota Keluaran IP Pemproses Nios V Altera FPGA
1.2. Sokongan Perisian Quartus® Prime
Aliran binaan pemproses Nios V berbeza untuk perisian Quartus® Prime Pro Edition dan perisian Quartus Prime Standard Edition. Rujuk AN 980: Sokongan Perisian Quartus Prime Pemproses Nios V untuk maklumat lanjut tentang perbezaan.
Maklumat Berkaitan AN 980: Sokongan Perisian Quartus Prime Pemproses Nios V
1.3. Pelesenan Pemproses Nios V
Setiap varian pemproses Nios V mempunyai kunci lesennya. Sebaik sahaja anda memperoleh kunci lesen, anda boleh menggunakan kunci lesen yang sama untuk semua projek pemproses Nios V sehingga tarikh tamat tempoh. Anda boleh memperoleh lesen Nios V Processor Altera FPGA IP pada kos sifar.
Senarai kunci lesen pemproses Nios V tersedia di Pusat Pelesenan Layan Diri Altera FPGA. Klik tab Daftar untuk Penilaian atau Lesen Percuma, dan pilih pilihan yang sepadan untuk membuat permintaan.
Rajah 1. Pusat Pelesenan Layan Diri Altera FPGA

Dengan kunci lesen, anda boleh:
Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 7

1. Mengenai Pemproses Terbenam Nios® V 726952 | 2025.07.16
· Laksanakan pemproses Nios V dalam sistem anda. · Simulasikan kelakuan sistem pemproses Nios V. · Sahkan kefungsian reka bentuk, seperti saiz dan kelajuan. · Menjana pengaturcaraan peranti files. · Program peranti dan sahkan reka bentuk dalam perkakasan.
Anda tidak memerlukan lesen untuk membangunkan perisian dalam IDE Ashling* RiscFree* untuk FPGA Altera.
Maklumat Berkaitan · Pusat Pelesenan Layan Diri Altera FPGA
Untuk mendapatkan maklumat lanjut tentang mendapatkan kunci lesen IP FPGA Altera Processor Nios V. · Pemasangan dan Pelesenan Perisian Altera FPGA Untuk maklumat lanjut mengenai pelesenan perisian Altera FPGA dan menyediakan pelayan lesen dan lesen rangkaian tetap.
1.4. Reka Bentuk Sistem Terbenam
Rajah berikut menggambarkan aliran reka bentuk sistem berasaskan pemproses Nios V yang dipermudahkan, termasuk kedua-dua perkakasan dan pembangunan perisian.

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 8

Hantar Maklum Balas

1. Mengenai Pemproses Terbenam Nios® V 726952 | 2025.07.16

Rajah 2.

Aliran Reka Bentuk Sistem Pemproses Nios V
Konsep Sistem

Menganalisis Keperluan Sistem

Nios® V
Teras Pemproses dan Komponen Standard

Tentukan dan Hasilkan Sistem dalam
Pereka Platform

Aliran Perkakasan: Sepadukan dan Susun Projek Intel Quartus Prime

Aliran Perisian: Membangun dan Membina Perisian Cadangan Nios V

Aliran Perkakasan: Muat Turun Reka Bentuk FPGA
kepada Papan Sasaran

Aliran Perisian: Uji dan Nyahpepijat Perisian Pemproses Nios V

Perisian Tidak Memenuhi Spesifikasi?
ya
Perkakasan Tidak Memenuhi Spesifikasi? ya
Sistem Lengkap

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 9

726952 | 2025.07.16 Hantar Maklum Balas

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime

Rajah 3.

Rajah berikut menggambarkan reka bentuk perkakasan pemproses Nios V biasa. Aliran Reka Bentuk Perkakasan Sistem Pemproses Nios V

Mulakan

Teras Nios V dan Komponen Standard

Gunakan Pereka Platform untuk Merekabentuk Sistem Berasaskan Nios V
Hasilkan Reka Bentuk Pereka Platform

Integrasikan Sistem Pereka Platform dengan Projek Intel Quartus Prime
Tetapkan Lokasi Pin, Keperluan Masa dan Kekangan Reka Bentuk yang lain
Susun Perkakasan untuk Peranti Sasaran dalam Intel Quartus Prime

Sedia untuk Muat Turun
2.1. Mencipta Reka Bentuk Sistem Pemproses Nios V dengan Pereka Platform
Perisian Quartus Prime termasuk alat penyepaduan sistem Pereka Platform yang memudahkan tugas mentakrif dan menyepadukan teras IP pemproses Nios V dan IP lain ke dalam reka bentuk sistem Altera FPGA. Pereka Platform secara automatik mencipta logik antara sambungan daripada sambungan peringkat tinggi yang ditentukan. Automasi antara sambungan menghapuskan tugas yang memakan masa untuk menentukan sambungan HDL peringkat sistem.
© Altera Corporation. Altera, logo Altera, logo `a' dan tanda Altera lain ialah tanda dagangan Altera Corporation. Altera berhak untuk membuat perubahan kepada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Altera tidak memikul tanggungjawab atau liabiliti yang timbul daripada penggunaan atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Altera. Pelanggan Altera dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime
726952 | 2025.07.16

Selepas menganalisis keperluan perkakasan sistem, anda menggunakan Quartus Prime untuk menentukan teras pemproses Nios V, memori dan komponen lain yang diperlukan oleh sistem anda. Pereka Platform secara automatik menjana logik antara sambungan untuk menyepadukan komponen dalam sistem perkakasan.

2.1.1. Menghidupkan Pemproses Nios V Altera FPGA IP

You can instantiate any of the processor IP cores in Platform Designer IP Catalog Processors and Peripherals Embedded Processors.

Teras IP setiap pemproses menyokong pilihan konfigurasi yang berbeza berdasarkan seni bina uniknya. Anda boleh menentukan konfigurasi ini agar lebih sesuai dengan keperluan reka bentuk anda.

Jadual 1.

Pilihan Konfigurasi Merentas Varian Teras

Pilihan Konfigurasi

Pemproses Nios V/c

Pemproses Nios V/m

Permintaan Set Semula Penggunaan Nyahpepijat

—

Perangkap, Pengecualian dan Gangguan

Seni Bina CPU

ECC

Cache, Kawasan Periferi dan TCM

—

Arahan Tersuai

—

Lockstep

—

Pemproses Nios V/g

2.1.1.1. Menghidupkan Nios V/c Compact Microcontroller Altera FPGA IP Rajah 4. Nios V/c Compact Microcontroller Altera FPGA IP

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 11

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime
726952 | 2025.07.16

2.1.1.1.1. Tab Seni Bina CPU

Jadual 2.

Tab Seni Bina CPU

Ciri

Penerangan

Dayakan Antara Muka Avalon® Dayakan Antara Muka Avalon untuk pengurus arahan dan pengurus data. Jika dilumpuhkan, sistem menggunakan antara muka AXI4-Lite.

nilai CSR mhartid

· Pilihan IP tidak sah. · Jangan gunakan nilai CSR mhartid dalam pemproses Nios V/c.

2.1.1.1.2. Gunakan Tab Permintaan Tetapkan Semula

Jadual 3.

Gunakan Parameter Tab Permintaan Tetapkan Semula

Gunakan Tab Permintaan Tetapkan Semula

Penerangan

Tambah Antara Muka Permintaan Set Semula

· Dayakan pilihan ini untuk mendedahkan port tetapan semula setempat di mana tuan tempatan boleh menggunakannya untuk mencetuskan pemproses Nios V untuk menetapkan semula tanpa menjejaskan komponen lain dalam sistem pemproses Nios V.
· Antara muka set semula terdiri daripada isyarat resetreq input dan isyarat ack output.
· Anda boleh meminta penetapan semula kepada teras pemproses Nios V dengan menegaskan isyarat resetreq.
· Isyarat resetreq mesti kekal ditegaskan sehingga pemproses menegaskan isyarat ack. Kegagalan untuk isyarat kekal ditegaskan boleh menyebabkan pemproses berada dalam keadaan tidak menentukan.
· Pemproses Nios V bertindak balas bahawa penetapan semula berjaya dengan menegaskan isyarat ack.
· Selepas pemproses berjaya ditetapkan semula, penegasan isyarat ack boleh berlaku beberapa kali secara berkala sehingga penyahtegasan isyarat resetreq.

2.1.1.1.3. Tab Perangkap, Pengecualian dan Gangguan

Jadual 4.

Parameter Tab Perangkap, Pengecualian dan Gangguan

Perangkap, Pengecualian dan Gangguan

Penerangan

Tetapkan Semula Ejen

Tetapkan Semula Offset

· Menentukan offset vektor set semula berbanding dengan alamat asas ejen set semula yang dipilih. · Pereka Platform secara automatik menyediakan nilai lalai untuk set semula ofset.

Nota:

Pereka Platform menyediakan pilihan Mutlak, yang membolehkan anda menentukan alamat mutlak dalam Set Semula Offset. Gunakan pilihan ini apabila memori yang menyimpan vektor tetapan semula terletak di luar sistem pemproses dan subsistem.

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 12

Hantar Maklum Balas

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime
726952 | 2025.07.16

2.1.1.1.4. Tab ECC

Jadual 5.

Tab ECC

ECC

Dayakan Pengesanan Ralat dan Pelaporan Status

Penerangan
· Dayakan pilihan ini untuk menggunakan ciri ECC untuk blok RAM dalaman pemproses Nios V. · Ciri ECC mengesan ralat sehingga 2-bit dan bertindak balas berdasarkan tingkah laku berikut:
— Jika ia adalah ralat boleh dibetulkan 1-bit, pemproses terus beroperasi selepas membetulkan ralat dalam saluran paip pemproses. Walau bagaimanapun, pembetulan tidak ditunjukkan dalam ingatan sumber.
— Jika ralat tidak boleh dibetulkan, pemproses terus beroperasi tanpa membetulkannya dalam saluran paip pemproses dan ingatan sumber, yang mungkin menyebabkan pemproses memasuki keadaan tidak tentu.

2.1.1.2. Menghidupkan Nios V/m Mikropengawal Altera FPGA IP Rajah 5. Nios V/m Mikropengawal Altera FPGA IP

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 13

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime
726952 | 2025.07.16

2.1.1.2.1. Tab Nyahpepijat

Jadual 6.

Nyahpepijat Parameter Tab

Tab Nyahpepijat

Penerangan

Dayakan Nyahpepijat
Dayakan Tetapan Semula daripada Modul Nyahpepijat

· Dayakan pilihan ini untuk menambah JTAG modul sambungan sasaran kepada pemproses Nios V. · JTAG modul sambungan sasaran membolehkan menyambung kepada pemproses Nios V melalui
JTAG pin antara muka FPGA. · Sambungan menyediakan keupayaan asas berikut:
— Mulakan dan hentikan pemproses Nios V — Periksa dan edit daftar dan ingatan. — Muat turun aplikasi Nios V .elf file ke memori pemproses pada masa jalan melalui
niosv-download. — Nyahpepijat aplikasi yang berjalan pada pemproses Nios V · Sambungkan port dm_agent ke arahan pemproses dan bas data. Pastikan alamat pangkalan antara kedua-dua bas adalah sama.
· Dayakan pilihan ini untuk mendedahkan port dbg_reset_out dan ndm_reset_in. · JTAG debugger atau perintah niosv-download -r mencetuskan dbg_reset_out, yang
membenarkan pemproses Nios V untuk menetapkan semula peranti sistem yang menyambung ke port ini. · Anda mesti menyambungkan antara muka dbg_reset_out ke ndm_reset_in dan bukannya set semula
antara muka untuk mencetuskan tetapan semula kepada teras pemproses dan modul pemasa. Anda tidak boleh menyambung antara muka dbg_reset_out untuk menetapkan semula antara muka untuk mengelakkan tingkah laku tidak tentu.

2.1.1.2.2. Gunakan Tab Permintaan Tetapkan Semula

Jadual 7.

Gunakan Parameter Tab Permintaan Tetapkan Semula

Gunakan Tab Permintaan Tetapkan Semula

Penerangan

Tambah Antara Muka Permintaan Set Semula

· Dayakan pilihan ini untuk mendedahkan port tetapan semula setempat di mana tuan tempatan boleh menggunakannya untuk mencetuskan pemproses Nios V untuk menetapkan semula tanpa menjejaskan komponen lain dalam sistem pemproses Nios V.
· Antara muka set semula terdiri daripada isyarat resetreq input dan isyarat ack output.
· Anda boleh meminta penetapan semula kepada teras pemproses Nios V dengan menegaskan isyarat resetreq.
· Isyarat resetreq mesti kekal ditegaskan sehingga pemproses menegaskan isyarat ack. Kegagalan untuk isyarat kekal ditegaskan boleh menyebabkan pemproses berada dalam keadaan tidak menentukan.
· Penegasan isyarat resetreq dalam mod nyahpepijat tidak mempunyai kesan ke atas keadaan pemproses.
· Pemproses Nios V bertindak balas bahawa penetapan semula berjaya dengan menegaskan isyarat ack.
· Selepas pemproses berjaya ditetapkan semula, penegasan isyarat ack boleh berlaku beberapa kali secara berkala sehingga penyahtegasan isyarat resetreq.

2.1.1.2.3. Tab Perangkap, Pengecualian dan Gangguan

Jadual 8.

Tab Perangkap, Pengecualian dan Gangguan

Penerangan

Tetapkan Semula Ejen

Tetapkan Semula Mod Gangguan Offset

· Menentukan offset vektor set semula berbanding dengan alamat asas ejen set semula yang dipilih. · Pereka Platform secara automatik menyediakan nilai lalai untuk set semula ofset.
Tentukan jenis pengawal gangguan sama ada Langsung atau Vektor. Nota: Pemproses bukan saluran paip Nios V/m tidak menyokong gangguan Vektor.
Oleh itu, elakkan menggunakan mod gangguan Vektor apabila pemproses berada dalam mod Nonpaipelined.

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 14

Hantar Maklum Balas

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime
726952 | 2025.07.16

Nota:

2.1.1.2.4. Seni Bina CPU

Jadual 9.

Parameter Tab Seni Bina CPU

Seni Bina CPU

Penerangan

Dayakan Pipelining dalam CPU

· Dayakan pilihan ini untuk memulakan pemproses Nios V/m saluran paip. — IPC lebih tinggi pada kos kawasan logik yang lebih tinggi dan frekuensi Fmax yang lebih rendah.
· Lumpuhkan pilihan ini untuk membuat seketika pemproses Nios V/m yang tidak disalurkan. — Mempunyai prestasi teras yang serupa dengan pemproses Nios V/c. — Menyokong keupayaan penyahpepijatan dan gangguan — Kawasan logik yang lebih rendah dan frekuensi Fmax yang lebih tinggi pada kos IPC yang lebih rendah.

Dayakan Antara Muka Avalon

Mendayakan Antara Muka Avalon untuk pengurus arahan dan pengurus data. Jika dilumpuhkan, sistem menggunakan antara muka AXI4-Lite.

nilai CSR mhartid

· Nilai daftar ID Hart (mhartid) ialah 0 secara lalai. · Berikan nilai antara 0 dan 4094. · Serasi dengan Altera FPGA Avalon Mutex Core HAL API.

Maklumat Berkaitan Panduan Pengguna IP Periferi Terbenam – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. Tab ECC
Jadual 10. Tab ECC
ECC Dayakan Pengesanan Ralat dan Pelaporan Status

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 15

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime
726952 | 2025.07.16
2.1.1.3. Menghidupkan Nios V/g Pemproses Tujuan Am Altera FPGA IP
Rajah 6. Nios V/g Pemproses Tujuan Am Altera FPGA IP – Bahagian 1

Rajah 7.

Nios V/g Pemproses Tujuan Am Altera FPGA IP – Bahagian 2 (Matikan Dayakan Pengawal Gangguan Tahap Teras)

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 16

Hantar Maklum Balas

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime
726952 | 2025.07.16

Rajah 8.

Nios V/g Pemproses Tujuan Am Altera FPGA IP – Bahagian 2 (Hidupkan Dayakan Pengawal Gangguan Tahap Teras)

Rajah 9. Nios V/g Pemproses Tujuan Am Altera FPGA IP – Bahagian 3

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 17

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime
726952 | 2025.07.16
Rajah 10. Nios V/g Pemproses Tujuan Am Altera FPGA IP – Bahagian 4

2.1.1.3.1. Seni Bina CPU

Jadual 11. Parameter Seni Bina CPU

Tab Seni Bina CPU Dayakan Unit Titik Terapung

Perihalan Dayakan pilihan ini untuk menambah unit titik terapung (“F” sambungan) dalam teras pemproses.

Dayakan Ramalan Cawangan

Dayakan ramalan cawangan statik (Diambil Ke Belakang dan Ke Hadapan Tidak Diambil) untuk arahan cawangan.

nilai CSR mhartid

· Nilai daftar ID Hart (mhartid) ialah 0 secara lalai. · Berikan nilai antara 0 dan 4094. · Serasi dengan Altera FPGA Avalon Mutex Core HAL API.

Lumpuhkan arahan FSQRT & FDIV untuk FPU

· Alih keluar operasi punca kuasa dua titik terapung (FSQRT) dan pembahagian titik terapung (FDIV) dalam FPU.
· Gunakan emulasi perisian pada kedua-dua arahan semasa masa jalan.

Maklumat Berkaitan Panduan Pengguna IP Periferi Terbenam – Intel FPGA Avalon® Mutex Core

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 18

Hantar Maklum Balas

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime
726952 | 2025.07.16

2.1.1.3.2. Tab Nyahpepijat

Jadual 12. Parameter Tab Nyahpepijat

Tab Nyahpepijat

Penerangan

Dayakan Nyahpepijat
Dayakan Tetapan Semula daripada Modul Nyahpepijat

2.1.1.3.3. Lockstep Tab Jadual 13. Lockstep Tab
Parameter Dayakan Tempoh Tamat Masa Lalai Lockstep Dayakan Antara Muka Tetapan Semula Lanjutan

Penerangan · Dayakan sistem Lockstep dwi teras. · Nilai lalai tamat masa boleh atur cara semasa keluar semula (antara 0 dan 255). · Dayakan Antara Muka Tetapan Semula Lanjutan pilihan untuk Kawalan Tetapan Semula Lanjutan. · Apabila dilumpuhkan, fRSmartComp melaksanakan Kawalan Tetapan Semula Asas.

2.1.1.3.4. Gunakan Tab Permintaan Tetapkan Semula

Jadual 14. Gunakan Parameter Tab Permintaan Set Semula

Gunakan Tab Permintaan Tetapkan Semula

Penerangan

Tambah Antara Muka Permintaan Set Semula

· Dayakan pilihan ini untuk mendedahkan port tetapan semula setempat di mana tuan tempatan boleh menggunakannya untuk mencetuskan pemproses Nios V untuk menetapkan semula tanpa menjejaskan komponen lain dalam sistem pemproses Nios V.
· Antara muka set semula terdiri daripada isyarat resetreq input dan isyarat ack output.
· Anda boleh meminta penetapan semula kepada teras pemproses Nios V dengan menegaskan isyarat resetreq.
· Isyarat resetreq mesti kekal ditegaskan sehingga pemproses menegaskan isyarat ack. Kegagalan untuk isyarat kekal ditegaskan boleh menyebabkan pemproses berada dalam keadaan tidak menentukan.
· Penegasan isyarat resetreq dalam mod nyahpepijat tidak mempunyai kesan ke atas keadaan pemproses.
· Pemproses Nios V bertindak balas bahawa penetapan semula berjaya dengan menegaskan isyarat ack.
· Selepas pemproses berjaya ditetapkan semula, penegasan isyarat ack boleh berlaku beberapa kali secara berkala sehingga penyahtegasan isyarat resetreq.

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 19

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime
726952 | 2025.07.16

2.1.1.3.5. Tab Perangkap, Pengecualian dan Gangguan

Jadual 15.

Tab Perangkap, Pengecualian dan Gangguan apabila Dayakan Pengawal Gangguan Tahap Teras Dimatikan

Tab Perangkap, Pengecualian dan Gangguan
Tetapkan Semula Ejen

Penerangan
· Memori yang mengehoskan vektor tetapan semula (alamat tetapan semula pemproses Nios V) di mana kod tetapan semula berada.
· Anda boleh memilih mana-mana modul memori yang disambungkan kepada induk arahan pemproses Nios V dan disokong oleh aliran but pemproses Nios V sebagai ejen penetapan semula.

Tetapkan Semula Offset

· Menentukan offset vektor set semula berbanding dengan alamat asas ejen set semula yang dipilih. · Pereka Platform secara automatik menyediakan nilai lalai untuk set semula ofset.

Dayakan Pengawal Gangguan Tahap Teras (CLIC)

· Dayakan CLIC untuk menyokong gangguan awalan dan keadaan pencetus gangguan boleh dikonfigurasikan.
· Apabila didayakan, anda boleh mengkonfigurasi bilangan gangguan platform, menetapkan syarat pencetus dan menetapkan beberapa gangguan sebagai pre-emptive.

Daftar Bayangan Mod Gangguan Files

Tentukan jenis sampukan sebagai Direct, atau Vectored Enable shadow register untuk mengurangkan penukaran konteks apabila sampukan.

Jadual 16.

Perangkap, Pengecualian dan Gangguan apabila Dayakan Pengawal Gangguan Tahap Teras Dihidupkan

Perangkap, Pengecualian dan Gangguan

Penerangan

Tetapkan Semula Ejen
Tetapkan Semula Offset
Dayakan Pengawal Gangguan Tahap Teras (CLIC)

· Memori yang mengehoskan vektor tetapan semula (alamat tetapan semula pemproses Nios V) di mana kod tetapan semula berada.
· Anda boleh memilih mana-mana modul memori yang disambungkan kepada induk arahan pemproses Nios V dan disokong oleh aliran but pemproses Nios V sebagai ejen penetapan semula.
· Menentukan offset vektor set semula berbanding dengan alamat asas ejen set semula yang dipilih. · Pereka Platform secara automatik menyediakan nilai lalai untuk set semula ofset.
· Dayakan CLIC untuk menyokong gangguan awalan dan keadaan pencetus gangguan boleh dikonfigurasikan. · Apabila didayakan, anda boleh mengkonfigurasi bilangan gangguan platform, menetapkan syarat pencetus,
dan tetapkan beberapa gangguan sebagai pre-emptive.

Mod Gangguan

· Tentukan jenis sampukan sebagai Langsung, Vektor atau CLIC.

Daftar Bayangan Files

· Dayakan daftar bayangan untuk mengurangkan penukaran konteks apabila gangguan.
· Menawarkan dua pendekatan:
— Bilangan tahap gangguan CLIC
— Bilangan tahap gangguan CLIC – 1: Pilihan ini berguna apabila anda mahu nombor pendaftaran file salinan untuk dimuatkan dalam bilangan tepat blok M20K atau M9K.
· Dayakan pemproses Nios V untuk menggunakan daftar bayangan files yang mengurangkan overhed penukaran konteks apabila gangguan.
Untuk maklumat lanjut tentang daftar bayangan files, rujuk Manual Rujukan Pemproses Nios V.

Bilangan sumber gangguan Platform

· Menentukan bilangan gangguan platform antara 16 hingga 2048.
Nota: CLIC menyokong sehingga 2064 input sampukan, dan 16 input sampukan pertama juga disambungkan kepada pengawal sampukan asas.

Penjajaran Jadual Vektor CLIC

· Ditentukan secara automatik berdasarkan bilangan sumber gangguan platform. · Jika anda menggunakan penjajaran yang berada di bawah nilai yang disyorkan, CLIC meningkatkan logik
kerumitan dengan menambahkan penambah tambahan untuk melakukan pengiraan vektor. · Jika anda menggunakan penjajaran yang berada di bawah nilai yang disyorkan, ini menyebabkan peningkatan
kerumitan logik dalam CLIC.
bersambung…

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 20

Hantar Maklum Balas

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime
726952 | 2025.07.16

Perangkap, Pengecualian dan Gangguan
Bilangan Tahap Gangguan
Bilangan Keutamaan Gangguan setiap tahap
Kekutuban sampukan boleh dikonfigurasi Sokongan tepian tercetus sampukan

Penerangan
· Menentukan bilangan tahap gangguan dengan tahap tambahan 0 untuk kod aplikasi. Gangguan pada tahap yang lebih tinggi boleh mengganggu (mendahului) pengendali yang sedang berjalan untuk gangguan tahap yang lebih rendah.
· Dengan tahap sampukan bukan sifar sebagai satu-satunya pilihan untuk sampukan, kod aplikasi sentiasa berada pada tahap paling rendah 0. Nota: Konfigurasi masa jalanan tahap dan keutamaan sampukan dilakukan dalam satu daftar 8-bit. Jika bilangan tahap gangguan ialah 256, adalah tidak mungkin untuk mengkonfigurasi keutamaan gangguan pada masa jalankan. Jika tidak, bilangan maksimum keutamaan boleh dikonfigurasikan ialah 256 / (bilangan tahap gangguan – 1).
· Menentukan bilangan keutamaan sampukan, yang CLIC gunakan untuk menentukan susunan pengendali sampukan yang tidak mendahului dipanggil. Nota: Penyatuan nilai perduaan tahap gangguan yang dipilih dan keutamaan gangguan yang dipilih mestilah kurang daripada 8 bit.
· Membolehkan anda mengkonfigurasi polariti gangguan semasa masa jalan. · Kekutuban lalai ialah kekutuban positif.
· Membolehkan anda mengkonfigurasi keadaan pencetus gangguan semasa masa jalan, iaitu pencetus tahap tinggi atau pencetus tepi positif (apabila kekutuban sampukan positif dalam kekutuban gangguan boleh dikonfigurasikan).
· Keadaan pencetus lalai ialah gangguan tercetus tahap.

Nota:

Maklumat Berkaitan Manual Rujukan Pemproses Nios® V

2.1.1.3.6. Tab Konfigurasi Memori

Jadual 17. Parameter Tab Konfigurasi Memori

kategori

Tab Konfigurasi Memori

Penerangan

Cache

Saiz Cache Data

· Menentukan saiz cache data. · Saiz yang sah adalah dari 0 kilobait (KB) hingga 16 KB. · Matikan cache data apabila saiznya ialah 0 KB.

Saiz Cache Arahan

· Menentukan saiz cache arahan. · Saiz yang sah adalah dari 0 KB hingga 16 KB. · Matikan cache arahan apabila saiznya ialah 0 KB.

Kawasan pinggiran A dan B

Saiz

· Menentukan saiz kawasan persisian.
· Saiz yang sah adalah daripada 64 KB hingga 2 gigabait (GB), atau Tiada. Memilih Tiada menyahdayakan kawasan persisian.

Alamat Pangkalan

· Menentukan alamat asas kawasan persisian selepas anda memilih saiz.
· Semua alamat di kawasan persisian menghasilkan capaian data yang tidak boleh dicache.
· Alamat pangkalan kawasan persisian mesti diselaraskan dengan saiz kawasan persisian.

Kenangan Berganding Erat

Saiz

· Menentukan saiz memori yang digandingkan rapat. — Saiz yang sah adalah dari 0 MB hingga 512 MB.

Permulaan Alamat Pangkalan File

· Menentukan alamat asas memori yang digandingkan rapat. · Menentukan permulaan file untuk ingatan yang berganding rapat.

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 21

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime
726952 | 2025.07.16

Nota:

Dalam sistem pemproses Nios V dengan cache didayakan, anda mesti meletakkan peranti sistem dalam kawasan persisian. Anda boleh menggunakan kawasan persisian untuk menentukan transaksi tidak boleh cache untuk peranti seperti UART, PIO, DMA dan lain-lain.

2.1.1.3.7. Tab ECC

Jadual 18. Tab ECC
ECC Dayakan Pengesanan Ralat dan Pelaporan Status
Dayakan Pembetulan Bit Tunggal

Penerangan
· Dayakan pilihan ini untuk menggunakan ciri ECC untuk blok RAM dalaman pemproses Nios V. · Ciri ECC mengesan ralat sehingga 2-bit dan bertindak balas berdasarkan tingkah laku berikut:
— Jika ia adalah ralat bit tunggal yang boleh dibetulkan dan Dayakan Pembetulan Bit Tunggal dimatikan, pemproses terus beroperasi selepas membetulkan ralat dalam saluran paip pemproses. Walau bagaimanapun, pembetulan tidak ditunjukkan dalam ingatan sumber.
— Jika ia adalah ralat bit tunggal yang boleh dibetulkan dan Dayakan Pembetulan Bit Tunggal dihidupkan, pemproses terus beroperasi selepas membetulkan ralat dalam saluran paip pemproses dan ingatan sumber.
— Jika ia adalah ralat yang tidak boleh dibetulkan, pemproses menghentikan operasinya.
Dayakan pembetulan bit tunggal pada blok memori terbenam dalam teras.

2.1.1.3.8. Tab Arahan Tersuai

Nota:

Tab ini hanya tersedia untuk teras pemproses Nios V/g.

Jadual Antara Muka Perkakasan Arahan Tersuai Nios V
Jadual Makro Perisian Arahan Tersuai Nios V

Penerangan
· Pemproses Nios V menggunakan jadual ini untuk menentukan antara muka pengurus arahan tersuainya.
· Antara muka pengurus arahan tersuai yang ditentukan dikodkan secara unik oleh Opcode (CUSTOM0-3) dan 3 bit funct7[6:4].
· Anda boleh menentukan sehingga sejumlah 32 antara muka pengurus arahan tersuai individu.
· Pemproses Nios V menggunakan jadual ini digunakan untuk mentakrifkan pengekodan perisian arahan tersuai untuk antara muka pengurus arahan tersuai yang ditentukan.
· Untuk setiap pengekodan perisian arahan tersuai yang ditentukan, Opcode (CUSTOM0-3) dan 3 bit pengekodan funct7[6:4] mesti berkait dengan pengekodan antara muka pengurus arahan tersuai yang ditentukan dalam Jadual Antara Muka Perkakasan Arahan Tersuai.
· Anda boleh menggunakan funct7[6:4], funct7[3:0] dan funct3[2:0] untuk mentakrifkan pengekodan tambahan bagi arahan tersuai yang diberikan, atau dinyatakan sebagai X untuk dihantar sebagai argumen arahan tambahan.
· Pemproses Nios V menyediakan pengekodan perisian arahan tersuai yang ditakrifkan sebagai C-makro yang dijana dalam system.h, dan ikut format arahan RISC-V jenis R.
· Mnemonik boleh digunakan untuk mentakrifkan nama tersuai untuk: — C-Macro yang dihasilkan dalam sistem.h.
— Mnemonik nyahpepijat GDB yang dihasilkan dalam custom_instruction_debug.xml.

Maklumat Berkaitan
AN 977: Arahan Tersuai Pemproses Nios V Untuk maklumat lanjut tentang arahan tersuai yang membolehkan anda menyesuaikan pemproses Nios® V untuk memenuhi keperluan aplikasi tertentu.

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 22

Hantar Maklum Balas

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime 726952 | 2025.07.16
2.1.2. Menentukan Reka Bentuk Komponen Sistem
Gunakan Pereka Platform untuk menentukan ciri perkakasan sistem pemproses Nios V dan menambah komponen yang dikehendaki. Rajah berikut menunjukkan reka bentuk sistem pemproses Nios V asas dengan komponen berikut: · Teras pemproses Nios V · Memori Pada Cip · JTAG UART · Pemasa Selang (pilihan)(1)
Apabila Memori On-Chip baharu ditambahkan pada sistem Pereka Platform, lakukan Maklumat Sistem Penyegerakan untuk menggambarkan komponen memori yang ditambah dalam set semula. Sebagai alternatif, anda boleh mendayakan Auto Sync dalam Pereka Platform untuk mencerminkan perubahan komponen terkini secara automatik
Rajah 11. Cthampsambungan pemproses Nios V dengan peranti lain dalam Pereka Platform

(1) Anda mempunyai pilihan untuk menggunakan ciri Pemasa Dalaman Nios V untuk menggantikan Pemasa Selang luaran dalam Pereka Platform.

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 23

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime
726952 | 2025.07.16
Anda juga mesti menentukan pin operasi untuk dieksport sebagai saluran dalam sistem Pereka Platform anda. Untuk exampOleh itu, senarai pin operasi sistem FPGA yang betul ditakrifkan seperti di bawah tetapi tidak terhad kepada:
· Jam
· Tetapkan semula
· Isyarat I/O
2.1.3. Menentukan Alamat Pangkalan dan Keutamaan Permintaan Gangguan
Untuk menentukan cara komponen yang ditambahkan dalam reka bentuk berinteraksi untuk membentuk sistem, anda perlu menetapkan alamat asas untuk setiap komponen ejen dan menetapkan keutamaan permintaan gangguan (IRQ) untuk JTAG UART dan pemasa selang waktu. Pereka Platform menyediakan arahan - Berikan Alamat Pangkalan - yang secara automatik memberikan alamat asas yang betul kepada semua komponen dalam sistem. Walau bagaimanapun, anda boleh melaraskan alamat asas berdasarkan keperluan anda.
Berikut adalah beberapa garis panduan untuk menetapkan alamat asas:
· Teras pemproses Nios V mempunyai rentang alamat 32-bit. Untuk mengakses komponen ejen, alamat asasnya mesti berjulat antara 0x00000000 dan 0xFFFFFFFF.
· Program Nios V menggunakan pemalar simbolik untuk merujuk kepada alamat. Anda tidak perlu memilih nilai alamat yang mudah diingati.
· Nilai alamat yang membezakan komponen dengan hanya perbezaan alamat satu bit menghasilkan perkakasan yang lebih cekap. Anda tidak perlu memadatkan semua alamat asas ke dalam julat alamat terkecil yang mungkin kerana pemadatan boleh menghasilkan perkakasan yang kurang cekap.
· Pereka Platform tidak cuba untuk menjajarkan komponen memori yang berasingan dalam julat memori bersebelahan. Untuk exampOleh itu, jika anda mahukan berbilang komponen Memori Pada Cip yang boleh dialamatkan sebagai satu julat memori bersebelahan, anda mesti menetapkan alamat asas secara eksplisit.
Pereka Platform juga menyediakan arahan automasi - Tetapkan Nombor Gangguan yang menghubungkan isyarat IRQ untuk menghasilkan keputusan perkakasan yang sah. Walau bagaimanapun, memberikan IRQ secara berkesan memerlukan pemahaman tentang keseluruhan gelagat tindak balas sistem. Pereka Platform tidak boleh membuat tekaan terpelajar tentang tugasan IRQ terbaik.
Nilai IRQ terendah mempunyai keutamaan tertinggi. Dalam sistem yang ideal, Altera mengesyorkan bahawa komponen pemasa mempunyai IRQ keutamaan tertinggi, iaitu, nilai terendah, untuk mengekalkan ketepatan tanda jam sistem.
Dalam sesetengah kes, anda mungkin menetapkan keutamaan yang lebih tinggi kepada persisian masa nyata (seperti pengawal video), yang memerlukan kadar gangguan yang lebih tinggi daripada komponen pemasa.
Maklumat Berkaitan
Panduan Pengguna Edisi Quartus Prime Pro: Maklumat lanjut tentang mencipta Sistem dengan Pereka Platform.

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 24

Hantar Maklum Balas

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime 726952 | 2025.07.16
2.2. Mengintegrasikan Sistem Pereka Platform ke dalam Projek Quartus Prime
Selepas menjana reka bentuk sistem Nios V dalam Pereka Platform, laksanakan tugas berikut untuk menyepadukan modul sistem Nios V ke dalam projek reka bentuk Quartus Prime FPGA. · Segerakkan modul sistem Nios V dalam projek Quartus Prime · Sambungkan isyarat daripada modul sistem Nios V kepada isyarat lain dalam logik FPGA · Tetapkan lokasi pin fizikal · Kekang reka bentuk FPGA
2.2.1. Menggerakkan Modul Sistem Pemproses Nios V dalam Projek Quartus Prime
Pereka Platform menjana entiti reka bentuk modul sistem yang boleh anda nyatakan dalam Quartus Prime. Cara anda membuat instantiate modul sistem bergantung pada kaedah kemasukan reka bentuk untuk keseluruhan projek Quartus Prime. Untuk exampOleh itu, jika anda menggunakan Verilog HDL untuk kemasukan reka bentuk, nyatakan modul sistem berasaskan Verilog. Jika anda lebih suka menggunakan kaedah rajah blok untuk kemasukan reka bentuk, nyatakan simbol modul sistem .bdf file.
2.2.2. Menyambung Isyarat dan Menetapkan Lokasi Pin Fizikal
Untuk menyambungkan reka bentuk Altera FPGA anda kepada reka bentuk peringkat papan anda, laksanakan tugas berikut: · Kenal pasti peringkat teratas file untuk reka bentuk dan isyarat anda menyambung ke Altera luaran
Pin peranti FPGA. · Fahami pin yang hendak disambungkan melalui panduan pengguna reka bentuk peringkat papan anda atau
skema. · Berikan isyarat dalam reka bentuk peringkat atas kepada port pada peranti Altera FPGA anda dengan pin
alatan tugasan.
Sistem Pereka Platform anda boleh menjadi reka bentuk peringkat teratas. Walau bagaimanapun, FPGA Altera juga boleh memasukkan logik tambahan berdasarkan keperluan anda dan dengan itu memperkenalkan peringkat atas tersuai file. Peringkat atasan file menyambungkan isyarat modul sistem pemproses Nios V kepada logik reka bentuk FPGA Altera yang lain.
Maklumat Berkaitan Panduan Pengguna Edisi Quartus Prime Pro: Kekangan Reka Bentuk
2.2.3. Mengekang Reka Bentuk FPGA Altera
Reka bentuk sistem Altera FPGA yang betul termasuk kekangan reka bentuk untuk memastikan reka bentuk memenuhi penutupan masa dan keperluan kekangan logik lain. Anda mesti mengekang reka bentuk Altera FPGA anda untuk memenuhi keperluan ini dengan jelas menggunakan alatan yang disediakan dalam perisian Quartus Prime atau pembekal EDA pihak ketiga. Perisian Quartus Prime menggunakan kekangan yang disediakan semasa fasa penyusunan untuk mendapatkan hasil peletakan yang optimum.

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 25

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime
726952 | 2025.07.16
Maklumat Berkaitan · Panduan Pengguna Edisi Quartus Prime Pro: Kekangan Reka Bentuk · Rakan Kongsi EDA pihak ketiga · Panduan Pengguna Edisi Quartus Prime Pro: Penganalisis Masa
2.3. Merekabentuk Sistem Memori Pemproses Nios V
Bahagian ini menerangkan amalan terbaik untuk memilih peranti memori dalam sistem terbenam Pereka Platform dengan pemproses Nios V dan mencapai prestasi optimum. Peranti memori memainkan peranan penting dalam meningkatkan prestasi keseluruhan sistem terbenam. Memori sistem terbenam menyimpan arahan dan data program.
2.3.1. Memori Meruap
Perbezaan utama dalam jenis ingatan ialah turun naik. Memori meruap hanya menyimpan kandungannya semasa anda membekalkan kuasa kepada peranti memori. Sebaik sahaja anda mengeluarkan kuasa, memori kehilangan kandungannya.
Exampmemori yang tidak menentu ialah RAM, cache dan daftar. Ini adalah jenis memori pantas yang meningkatkan prestasi berjalan. Altera mengesyorkan anda memuatkan dan melaksanakan arahan pemproses Nios V dalam RAM dan memasangkan teras IP Nios V dengan IP Memori Pada Cip atau IP Antara Muka Memori Luaran untuk prestasi optimum.
Untuk meningkatkan prestasi, anda boleh menghapuskan komponen penyesuaian Pereka Platform tambahan dengan memadankan jenis antara muka pengurus data pemproses Nios V atau lebar dengan RAM but. Untuk exampOleh itu, anda boleh mengkonfigurasi On-Chip Memory II dengan antara muka AXI-32 4-bit, yang sepadan dengan antara muka pengurus data Nios V.
Maklumat Berkaitan · Antara Muka Memori Luaran Pusat Sokongan IP · Memori Pada Cip (RAM atau ROM) IP FPGA Altera · Memori Pada Cip II (RAM atau ROM) IP FPGA Altera · Aplikasi Pemproses Nios V Laksanakan Di Tempat daripada OCRAM pada halaman 54
2.3.1.1. RAM atau ROM Konfigurasi Memori Pada Cip
Anda boleh mengkonfigurasi Altera FPGA On-Chip Memory IP sebagai RAM atau ROM. · RAM menyediakan keupayaan membaca dan menulis dan mempunyai sifat yang tidak menentu. Jika anda
but pemproses Nios V daripada On-Chip RAM, anda mesti memastikan kandungan but dipelihara dan tidak rosak sekiranya ditetapkan semula semasa masa jalankan. · Jika pemproses Nios V sedang but daripada ROM, sebarang pepijat perisian pada pemproses Nios V tidak boleh tersilap menulis ganti kandungan Memori Pada Cip. Oleh itu, mengurangkan risiko kerosakan perisian but.
Maklumat Berkaitan · Memori Pada Cip (RAM atau ROM) IP FPGA Altera · Memori Pada Cip II (RAM atau ROM) IP FPGA Altera · Aplikasi Pemproses Nios V Laksanakan Di Tempat daripada OCRAM pada halaman 54

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 26

Hantar Maklum Balas

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime 726952 | 2025.07.16
2.3.1.2. Cache
Kenangan pada cip biasanya digunakan untuk melaksanakan fungsi cache kerana kependamannya yang rendah. Pemproses Nios V menggunakan memori pada cip untuk arahan dan cache datanya. Kapasiti terhad memori pada cip biasanya tidak menjadi masalah untuk cache kerana ia biasanya kecil.
Cache biasanya digunakan dalam keadaan berikut:
· Memori biasa terletak di luar cip dan mempunyai masa capaian yang lebih lama daripada memori pada cip.
· Bahagian prestasi kritikal kod perisian boleh dimuatkan dalam cache arahan, meningkatkan prestasi sistem.
· Bahagian data yang kritikal prestasi dan paling kerap digunakan boleh dimuatkan dalam cache data, meningkatkan prestasi sistem.
Mendayakan cache dalam pemproses Nios V mewujudkan hierarki memori, yang meminimumkan masa capaian memori.
2.3.1.2.1. Kawasan pinggiran
Sebarang IP persisian terbenam, seperti UART, I2C dan SPI tidak boleh dicache. Cache sangat disyorkan untuk ingatan luaran yang dipengaruhi oleh masa capaian yang panjang, manakala ingatan pada cip dalaman mungkin dikecualikan kerana masa capaiannya yang singkat. Anda tidak boleh cache mana-mana IP persisian terbenam, seperti UART, I2C dan SPI, kecuali untuk kenangan. Ini penting kerana peristiwa daripada peranti luaran, seperti peranti ejen yang mengemas kini IP lembut, tidak ditangkap oleh cache pemproses, seterusnya tidak diterima oleh pemproses. Akibatnya, peristiwa ini tidak dapat disedari sehingga anda membuang cache, yang boleh membawa kepada tingkah laku yang tidak diingini dalam sistem anda. Secara ringkasnya, kawasan yang dipetakan memori bagi IP persisian terbenam tidak boleh disimpan dalam cache dan mesti berada dalam kawasan persisian pemproses.
Untuk menetapkan kawasan persisian, ikuti langkah berikut:
1. Buka Peta Alamat sistem dalam Pereka Platform.
2. Navigasi ke peta alamat Pengurus Arahan dan Pengurus Data pemproses.
3. Kenal pasti peranti dan ingatan dalam sistem anda.
Rajah 12. Cthample daripada Peta Alamat

Nota: Anak panah biru menunjuk kepada kenangan. 4. Kumpulan peranti:
a. Memori sebagai boleh cache b. Peranti sebagai tidak boleh dicache

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 27

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime
726952 | 2025.07.16

Jadual 19. Rantau Boleh Cache dan Tidak Boleh Cache

bawahan

Peta Alamat

Status

Wilayah Pinggiran

Saiz

Alamat Pangkalan

user_application_mem.s1

0x0 ~ 0x3ffff

Boleh dicache

T/A

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Tidak Boleh Cacheable

65536 bait T/A

0x40000 T/A

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Boleh Cache Tidak Boleh Cache Tidak Boleh Cache

144 bait (saiz min ialah 65536 bait)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

Tidak boleh dicacah

uart.avalon_jtag_hamba

0x54088 ~ 0x5408f

Tidak boleh dicacah

5. Jajarkan kawasan persisian dengan saiz khususnya:
· Untuk bekasample, jika saiznya ialah 65536 bait, ia sepadan dengan 0x10000 bait. Oleh itu, alamat asas yang dibenarkan mestilah gandaan 0x10000.
· CPU.dm_agent menggunakan alamat asas 0x40000, yang merupakan gandaan 0x10000. Hasilnya, Wilayah Periferal A, dengan saiz 65536 bait dan alamat asas 0x40000, memenuhi keperluan.
· Alamat asas pengumpulan kawasan tidak boleh cache pada 0x54000 bukan gandaan 0x10000. Anda mesti menetapkan semula mereka kepada 0x60000 atau gandaan lain 0x10000. Oleh itu, Wilayah Periferal B, yang mempunyai saiz 65536 bait dan alamat asas 0x60000, memenuhi kriteria.

Jadual 20. Rantau Boleh Cache dan Tidak Boleh Cache dengan Penugasan Semula

bawahan

Peta Alamat

Status

Wilayah Pinggiran

Saiz

Alamat Pangkalan

user_application_mem.s1

0x0 ~ 0x3ffff

Boleh dicache

T/A

cpu.dm_agent

0x40000 ~ 0x4ffff

65536 bait tidak boleh disimpan

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

Boleh dicache

T/A

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Cacheable Uncacheable Uncacheable Uncacheable

144 bait (saiz min ialah 65536 bait)

0x60000

uart.avalon_jtag_hamba

0x60088 ~ 0x6008f

Tidak boleh dicacah

2.3.1.3. Memori Berganding Erat
Kenangan berganding rapat (TCM) dilaksanakan menggunakan ingatan pada cip kerana kependamannya yang rendah menjadikannya sangat sesuai untuk tugas itu. TCM ialah kenangan yang dipetakan dalam ruang alamat biasa tetapi mempunyai antara muka khusus untuk mikropemproses dan mempunyai ciri-ciri kependaman rendah berprestasi tinggi bagi memori cache. TCM juga menyediakan antara muka bawahan untuk hos luaran. Pemproses dan hos luaran mempunyai tahap kebenaran yang sama untuk mengendalikan TCM.

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 28

Hantar Maklum Balas

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime
726952 | 2025.07.16

Nota:

Apabila port bawahan TCM disambungkan kepada hos luaran, ia mungkin dipaparkan dengan alamat asas yang berbeza daripada alamat asas yang ditetapkan dalam teras pemproses. Altera mengesyorkan untuk menjajarkan kedua-dua alamat kepada nilai yang sama.

2.3.1.4. Antara Muka Memori Luaran (EMIF)
EMIF (Antara Muka Memori Luaran) berfungsi sama seperti SRAM (Memori Akses Rawak Statik), tetapi ia dinamik dan memerlukan penyegaran berkala untuk mengekalkan kandungannya. Sel memori dinamik dalam EMIF adalah jauh lebih kecil daripada sel memori statik dalam SRAM, yang menghasilkan kapasiti yang lebih tinggi dan peranti memori kos yang lebih rendah.
Sebagai tambahan kepada keperluan muat semula, EMIF mempunyai keperluan antara muka khusus yang sering memerlukan perkakasan pengawal khusus. Tidak seperti SRAM, yang mempunyai set baris alamat tetap, EMIF menyusun ruang ingatannya ke dalam bank, baris dan lajur. Bertukar antara bank dan baris memperkenalkan beberapa overhed, jadi anda mesti memesan akses memori dengan teliti untuk menggunakan EMIF dengan cekap. EMIF juga memultipleks alamat baris dan lajur pada baris alamat yang sama, mengurangkan bilangan pin yang diperlukan untuk saiz EMIF tertentu.
Versi EMIF berkelajuan tinggi, seperti DDR, DDR2, DDR3, DDR4 dan DDR5, mengenakan keperluan integriti isyarat yang ketat yang perlu dipertimbangkan oleh pereka PCB.
Peranti EMIF berada di kedudukan antara jenis RAM yang paling menjimatkan kos dan berkapasiti tinggi, menjadikannya pilihan yang popular. Komponen utama antara muka EMIF ialah IP EMIF, yang mengurus tugas yang berkaitan dengan menangani pemultipleksan, menyegarkan dan bertukar antara baris dan bank. Reka bentuk ini membolehkan seluruh sistem mengakses EMIF tanpa perlu memahami seni bina dalamannya.

Maklumat Berkaitan Antara Muka Memori Luaran Pusat Sokongan IP

2.3.1.4.1. Alamat Span Extender IP
Alamat Span Extender Altera FPGA IP membenarkan antara muka hos yang dipetakan memori untuk mengakses peta alamat yang lebih besar atau lebih kecil daripada lebar isyarat alamat yang dibenarkan. IP Extender Span Alamat membahagikan ruang boleh dialamatkan kepada beberapa tetingkap berasingan supaya hos boleh mengakses bahagian memori yang sesuai melalui tetingkap.
Extender Span Alamat tidak mengehadkan lebar hos dan ejen kepada konfigurasi 32-bit dan 64bit. Anda boleh menggunakan Address Span Extender dengan tetingkap alamat 1-64 bit.

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 29

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime
726952 | 2025.07.16

Rajah 13. Alamat Span Extender Altera FPGA IP
Alamat Kata Ejen

Alamat Span Extender

Jadual Pemetaan
Pelabuhan Kawalan A

…

Daftar Kawalan 0 Daftar Kawalan Z-1

Alamat Hos Dikembangkan H

Maklumat Berkaitan
Panduan Pengguna Quartus® Prime Pro Edition: Pereka Platform Rujuk topik Alamat Span Extender Intel® FPGA IP untuk maklumat lanjut.

2.3.1.4.2. Menggunakan IP Extender Span Alamat dengan Pemproses Nios V
Pemproses Nios V 32-bit boleh menangani sehingga 4 GB rentang alamat. Jika EMIF mengandungi lebih daripada 4GB memori, ia melebihi rentang alamat maksimum yang disokong, menjadikan sistem Pereka Platform sebagai salah. IP Extender Span Alamat diperlukan untuk menyelesaikan isu ini dengan membahagikan satu ruang alamat EMIF kepada berbilang tetingkap yang lebih kecil.
Altera mengesyorkan agar anda mempertimbangkan parameter berikut.

Jadual 21. Parameter Extender Span Alamat

Parameter

Tetapan yang Disyorkan

Lebar Laluan Data
Lebar Alamat Master Byte yang Diperluaskan

Pilih 32-bit, yang berkait dengan pemproses 32-bit. Bergantung pada saiz memori EMIF.

Kata Hamba Alamat Lebar Lebar Kiraan

Pilih 2 GB atau kurang. Baki rentang alamat pemproses Nios V dikhaskan untuk IP lembut terbenam yang lain.
Mulakan dengan 1 dan tingkatkan nilai ini secara beransur-ansur untuk meningkatkan prestasi.

Bilangan sub-tingkap

Pilih 1 sub-tetingkap jika anda menyambungkan EMIF ke pemproses Nios V sebagai arahan dan memori data, atau kedua-duanya. Bertukar antara berbilang sub-tetingkap semasa pemproses Nios V dilaksanakan daripada EMIF adalah berbahaya.

Dayakan Pelabuhan Kawalan Hamba

Lumpuhkan port kawalan hamba jika anda menyambungkan EMIF ke pemproses Nios V sebagai arahan dan/atau memori data. Kebimbangan yang sama seperti Bilangan sub-tingkap.

Bacaan Tertunda Maksimum

Mulakan dengan 1 dan tingkatkan nilai ini secara beransur-ansur untuk meningkatkan prestasi.

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 30

Hantar Maklum Balas

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime 726952 | 2025.07.16
Rajah 14. Menghubungkan Arahan dan Pengurus Data ke Alamat Span Extender

Rajah 15. Pemetaan Alamat

Perhatikan bahawa Address Span Extender boleh mengakses keseluruhan ruang memori 8GB EMIF. Walau bagaimanapun, melalui Address Span Extender, pemproses Nios V hanya boleh mengakses ruang memori 1GB pertama EMIF.

Rajah 16. Diagram Blok Dipermudahkan

Sistem Pereka Platform

Baki 3 GB

Alamat pemproses Nios V

span adalah untuk dibenamkan

NNioios sVV PProrocecsesosor r
M

IP lembut dalam sistem yang sama.
tetingkap 1 GB

Span Alamat

Extender

Hanya 1 GB pertama

memori EMIF disambungkan ke Nios V

EMIF

pemproses.

8 GB
S

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 31

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime
726952 | 2025.07.16
2.3.1.4.3. Mentakrifkan Peranti Memori Penyambung Span Extender Alamat 1. Takrifkan Extender Span Alamat (EMIF) sebagai vektor tetapan semula. Sebagai alternatif, anda boleh menetapkan vektor tetapan semula pemproses Nios V kepada kenangan lain, seperti OCRAM atau peranti denyar.
Rajah 17. Pelbagai Pilihan sebagai Set Semula Vektor
Walau bagaimanapun, Editor Board Support Package (BSP) tidak boleh mendaftarkan Address Span Extender (EMIF) secara automatik sebagai memori yang sah. Bergantung pada pilihan yang anda buat, anda melihat dua situasi berbeza seperti yang ditunjukkan dalam rajah berikut. Rajah 18. Ralat BSP semasa Menentukan Address Span Extender (EMIF) sebagai Set Semula Vektor

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 32

Hantar Maklum Balas

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime 726952 | 2025.07.16
Rajah 19. Hilang EMIF apabila Mentakrifkan Kenangan Lain sebagai Set Semula Vektor

2. Anda mesti menambah secara manual Address Span Extender (EMIF) menggunakan Tambah Peranti Memori, Tambah Rantau Memori Pemaut dan Tambah Pemetaan Bahagian Pemaut dalam tab Skrip Pemaut BSP.
3. Ikut langkah-langkah ini:
a. Tentukan rentang alamat Extender Span Alamat menggunakan Peta Memori (cthample dalam rajah berikut menggunakan Address Span Extender julat dari 0x0 hingga 0x3fff_ffff).
Rajah 20. Peta Ingatan

b. Klik Tambah Peranti Memori, dan isikan berdasarkan maklumat dalam Peta Memori reka bentuk anda: i. Nama Peranti: emif_ddr4. Nota: Pastikan anda menyalin nama yang sama daripada Peta Memori. ii. Alamat Pangkalan: 0x0 iii. Saiz: 0x40000000
c. Klik Tambah untuk menambah kawasan memori pemaut baharu:

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 33

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime
726952 | 2025.07.16

Jadual 22. Menambah Rantau Memori Penghubung

Langkah

Tetapkan Semula Vektor

emif_ddr4

Kenangan lain

Tambah Rantau Memori Penghubung baharu yang dipanggil tetapan semula. Tambah Rantau Memori Penghubung baharu untuk

· Nama Wilayah: set semula

emif_ddr4.

· Saiz Wilayah: 0x20

· Nama Wilayah: emif_ddr4

· Peranti Memori: emif_ddr4

· Saiz Wilayah: 0x40000000

· Offset Memori: 0x0

· Peranti Memori: emif_ddr4

· Offset Memori: 0x0

Tambah Rantau Memori Penghubung baharu untuk

baki emif_ddr4.

· Nama Wilayah: emif_ddr4

· Saiz Wilayah: 0x3fffffe0

· Peranti Memori: emif_ddr4

· Offset Memori: 0x20

Rajah 21. Rantau Penyambung apabila Mentakrifkan Extender Span Alamat (EMIF) sebagai Vektor Tetapan Semula

Rajah 22. Rantau Penghubung apabila Mentakrifkan Kenangan Lain sebagai Vektor Tetapkan Semula
d. Setelah emif_ddr4 ditambahkan pada BSP, anda boleh memilihnya untuk mana-mana Bahagian Penyambung.
Rajah 23. Added Address Span Extender (EMIF) Berjaya

e. Abaikan amaran tentang peranti memori emif_ddr4 tidak kelihatan dalam reka bentuk SOPC.
f. Teruskan Menjana BSP.
Maklumat Berkaitan Pengenalan kepada Kaedah But Pemproses Nios V pada halaman 51

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 34

Hantar Maklum Balas

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime 726952 | 2025.07.16
2.3.2. Memori Tidak Meruap
Memori tidak meruap mengekalkan kandungannya apabila kuasa dimatikan, menjadikannya pilihan yang baik untuk menyimpan maklumat yang mesti diambil oleh sistem selepas kitaran kuasa sistem. Memori tidak meruap biasanya menyimpan kod but pemproses, tetapan aplikasi berterusan dan data konfigurasi FPGA Altera. Walaupun ingatan tidak meruap mempunyai advantage mengekalkan datanya apabila anda mengeluarkan kuasa, ia adalah lebih perlahan berbanding dengan memori yang tidak menentu, dan selalunya mempunyai prosedur penulisan dan pemadaman yang lebih kompleks. Memori tidak meruap juga biasanya hanya dijamin boleh dipadam beberapa kali, selepas itu ia mungkin gagal.
Exampmemori tidak meruap termasuk semua jenis denyar, EPROM dan EEPROM. Altera mengesyorkan anda untuk menyimpan aliran bit Altera FPGA dan imej program Nios V dalam memori tidak meruap, dan menggunakan denyar bersiri sebagai peranti but untuk pemproses Nios V.
Maklumat Berkaitan
· Antara Muka Denyar Bersiri Generik Panduan Pengguna IP FPGA Altera
· Panduan Pengguna IP Altera FPGA Pelanggan Peti Mel · Panduan Pengguna Memori Denyar Pengguna MAX® 10: Teras IP Altera FPGA Denyar Pada Cip
2.4. Jam dan Tetapan Semula Amalan Terbaik
Memahami cara jam pemproses Nios V dan domain set semula berinteraksi dengan setiap peranti yang disambungkan adalah penting. Sistem pemproses Nios V yang ringkas bermula dengan domain jam tunggal, dan ia boleh menjadi rumit dengan sistem domain berbilang jam apabila domain jam pantas bertembung dengan domain jam perlahan. Anda perlu mengambil perhatian dan memahami cara urutan domain yang berbeza ini daripada penetapan semula dan pastikan tiada sebarang masalah halus.
Untuk amalan terbaik, Altera mengesyorkan meletakkan pemproses Nios V dan memori but dalam domain jam yang sama. Jangan lepaskan pemproses Nios V daripada tetapan semula dalam domain jam pantas apabila ia but daripada memori yang berada dalam domain jam yang sangat perlahan, yang mungkin menyebabkan ralat pengambilan arahan. Anda mungkin memerlukan beberapa penjujukan manual melebihi apa yang disediakan oleh Pereka Platform secara lalai, dan merancang topologi keluaran tetapan semula dengan sewajarnya berdasarkan kes penggunaan anda. Jika anda ingin menetapkan semula sistem anda selepas ia muncul dan berjalan untuk seketika, gunakan pertimbangan yang sama untuk penjujukan tetapan semula sistem dan keperluan permulaan tetapan semula selepas.
2.4.1. Sistem JTAG jam
Menentukan kekangan jam dalam setiap sistem pemproses Nios V merupakan pertimbangan reka bentuk sistem yang penting dan diperlukan untuk ketepatan dan tingkah laku yang menentukan. Quartus Prime Timing Analyzer melakukan analisis pemasaan statik untuk mengesahkan prestasi pemasaan semua logik dalam reka bentuk anda menggunakan kekangan, analisis dan metodologi pelaporan standard industri.
Example 1. Jam Asas 100 MHz dengan Kitaran Tugas 50/50 dan 16 MHz JTAG jam
#************************************************************** # Cipta Jam 100MHz #**************************************************************** create_clock -nama {clk} -tempoh 10 [get_ports {clk}] #************************ Cipta 16MHz JTAG Jam #************************

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 35

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -tempoh 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clock {altera_reserved_tck}] Maklumat Berkaitan Buku Masakan Penganalisis Masa Kuartus Perdana
2.4.2. Tetapkan Semula Antara Muka Permintaan
Pemproses Nios V termasuk kemudahan permintaan set semula pilihan. Kemudahan permintaan set semula terdiri daripada isyarat reset_req dan reset_req_ack.
Untuk mendayakan permintaan tetapan semula dalam Pereka Platform: 1. Lancarkan Editor Parameter IP Pemproses Nios V. 2. Pada tetapan Use Reset Request, hidupkan Add Reset Request Interface
pilihan.
Rajah 24. Dayakan Permintaan Tetapan Semula Pemproses Nios V
Isyarat reset_req bertindak seperti gangguan. Apabila anda menegaskan reset_req, anda meminta untuk menetapkan semula ke teras. Teras menunggu sebarang transaksi bas tertunggak untuk menyelesaikan operasinya. Untuk exampOleh itu, jika terdapat transaksi capaian memori yang belum selesai, teras menunggu respons lengkap. Begitu juga, teras menerima sebarang respons arahan yang belum selesai tetapi tidak mengeluarkan permintaan arahan selepas menerima isyarat reset_req.
Operasi tetapan semula terdiri daripada aliran berikut: 1. Lengkapkan semua operasi yang belum selesai 2. Siram saluran paip dalaman 3. Tetapkan Pembilang Program kepada vektor tetapan semula 4. Tetapkan semula teras Seluruh operasi tetapan semula mengambil masa beberapa kitaran jam. Reset_req mesti kekal ditegaskan sehingga reset_req_ack ditegaskan menunjukkan operasi tetapan semula teras telah berjaya diselesaikan. Kegagalan berbuat demikian menyebabkan keadaan teras menjadi tidak menentukan.

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 36

Hantar Maklum Balas

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime 726952 | 2025.07.16
2.4.2.1. Kes Penggunaan Biasa
· Anda boleh menegaskan isyarat reset_req daripada dihidupkan untuk menghalang teras pemproses Nios V daripada memulakan pelaksanaan program daripada vektor tetapannya sehingga hos FPGA lain dalam sistem memulakan memori but pemproses Nios V. Dalam kes ini, keseluruhan subsistem boleh mengalami tetapan semula perkakasan yang bersih. Pemproses Nios V dipegang selama-lamanya dalam keadaan permintaan set semula sehingga hos FPGA yang lain memulakan memori but pemproses.
· Dalam sistem di mana anda mesti menetapkan semula teras pemproses Nios V tanpa mengganggu seluruh sistem, anda boleh menegaskan isyarat reset_req untuk menghentikan operasi teras semasa dengan bersih dan mulakan semula pemproses daripada vektor tetapan semula sebaik sahaja sistem mengeluarkan isyarat reset_req_ack.
· Hos luaran boleh menggunakan antara muka permintaan set semula untuk memudahkan pelaksanaan tugas berikut:
— Hentikan program pemproses Nios V semasa.
— Muatkan program baharu ke dalam memori but pemproses Nios V.
— Benarkan pemproses mula melaksanakan program baharu.
Altera mengesyorkan anda untuk melaksanakan mekanisme tamat masa untuk memantau keadaan isyarat reset_req_ack. Jika teras pemproses Nios V jatuh ke dalam keadaan menunggu yang tidak terhingga dan terhenti atas sebab yang tidak diketahui, reset_req_ack tidak boleh menegaskan selama-lamanya. Mekanisme tamat masa membolehkan anda:
· Tentukan tempoh tamat masa pemulihan dan lakukan pemulihan sistem dengan tetapan semula tahap sistem.
· Lakukan tetapan semula tahap perkakasan.
2.4.3. Tetapkan semula IP Keluaran
Peranti berasaskan SDM Altera menggunakan seni bina berasaskan sektor selari yang mengedarkan logik fabrik teras merentas pelbagai sektor. Altera mengesyorkan anda untuk menggunakan Reset Release Altera FPGA IP sebagai salah satu input awal kepada litar tetapan semula. Peranti berasaskan Intel® SDM termasuk peranti Stratix® 10 dan AgilexTM. Peranti berasaskan blok kawalan tidak terjejas oleh keperluan ini.
Maklumat Berkaitan
AN 891: Menggunakan Reset Release Altera FPGA IP
2.5. Menugaskan Ejen Lalai
Pereka Platform membenarkan anda untuk menentukan ejen lalai yang bertindak sebagai ejen lalai tindak balas ralat. Ejen lalai yang anda tetapkan menyediakan perkhidmatan tindak balas ralat untuk hos yang mencuba akses tidak dinyahkod ke dalam peta alamat.
Senario berikut mencetuskan peristiwa yang tidak dinyahkodkan:
· Pelanggaran keadaan keselamatan transaksi bas
· Akses transaksi ke kawasan memori yang tidak ditentukan
· Acara pengecualian dan lain-lain.

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 37

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime
726952 | 2025.07.16

Ejen lalai harus ditugaskan untuk mengendalikan peristiwa sedemikian, di mana transaksi yang tidak ditentukan dihalakan semula ke ejen lalai dan seterusnya bertindak balas kepada pemproses Nios V dengan respons ralat.
Maklumat Berkaitan
· Panduan Pengguna Edisi Quartus Prime Pro: Pereka Platform. Menetapkan Ejen Lalai
· Panduan Pengguna Edisi Quartus Prime Pro: Pereka Platform. Respons Ralat Slave Altera FPGA IP
· Github – Komponen Tetapan Semula Tambahan untuk Qsys

2.6. Menugaskan Ejen UART untuk Percetakan
Percetakan berguna untuk menyahpepijat aplikasi perisian, serta untuk memantau status sistem anda. Altera mengesyorkan mencetak maklumat asas seperti mesej permulaan, mesej ralat dan kemajuan pelaksanaan aplikasi perisian.
Elakkan menggunakan fungsi perpustakaan printf() di bawah keadaan berikut: · Pustaka printf() menyebabkan aplikasi terhenti jika tiada hos membaca output.
Ini terpakai kepada JTAG UART sahaja. · Pustaka printf() menggunakan sejumlah besar memori program.

2.6.1. Mencegah Gerai oleh JTAG UART

Jadual 23. Perbezaan antara UART Tradisional dan JTAG UART

UART Jenis UART Tradisional

Penerangan
Menghantar data bersiri tanpa mengira sama ada hos luaran sedang mendengar. Jika tiada hos membaca data bersiri, data itu hilang.

JTAG UART

Menulis data yang dihantar ke penimbal keluaran dan bergantung pada hos luaran untuk membaca daripada penimbal untuk mengosongkannya.

JTAG Pemacu UART menunggu apabila penimbal output penuh. JTAG Pemacu UART menunggu hos luaran membaca daripada penimbal keluaran sebelum menulis lebih banyak data penghantaran. Proses ini menghalang kehilangan data penghantaran.
Walau bagaimanapun, apabila penyahpepijatan sistem tidak diperlukan, seperti semasa pengeluaran, sistem terbenam digunakan tanpa PC hos yang disambungkan ke JTAG UART. Jika sistem memilih JTAG UART sebagai ejen UART, ia boleh menyebabkan sistem terhenti kerana tiada hos luaran disambungkan.
Untuk mengelakkan terhenti oleh JTAG UART, gunakan pilihan berikut:

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 38

Hantar Maklum Balas

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime
726952 | 2025.07.16

Jadual 24. Pencegahan Stalling oleh JTAG UART

Pilihan
Tiada antara muka dan pemandu UART hadir
Gunakan antara muka dan pemacu UART yang lain
Pelihara JTAG Antara muka UART (tanpa pemandu)

Semasa Pembangunan Perkakasan (dalam Pereka Platform)

Semasa Pembangunan Perisian (dalam Editor Pakej Sokongan Papan)

Alih keluar JTAG UART daripada sistem

Konfigurasikan hal.stdin, hal.stdout dan hal.stderr sebagai Tiada.

Gantikan JTAG UART dengan lembut lain Konfigurasikan hal.stdin, hal.stdout dan hal.stderr

IP UART

dengan IP UART lembut yang lain.

Pelihara JTAG UART dalam sistem

· Konfigurasikan hal.stdin, hal.stdout dan hal.stderr sebagai Tiada dalam Editor Pakej Sokongan Lembaga.
· Lumpuhkan JTAG Pemacu UART dalam tab Pemacu BSP.

2.7. JTAG Isyarat
Modul nyahpepijat pemproses Nios V menggunakan JTAG antara muka untuk muat turun perisian ELF dan penyahpepijatan perisian. Apabila anda nyahpepijat reka bentuk anda dengan JTAG antara muka, JTAG isyarat TCK, TMS, TDI dan TDO dilaksanakan sebagai sebahagian daripada reka bentuk. Menentukan JTAG kekangan isyarat dalam setiap sistem pemproses Nios V merupakan pertimbangan reka bentuk sistem yang penting dan diperlukan untuk ketepatan dan tingkah laku yang menentukan.
Altera mengesyorkan bahawa sebarang frekuensi jam sistem reka bentuk sekurang-kurangnya empat kali ganda JTAG kekerapan jam untuk memastikan teras instrumentasi pada cip (OCI) berfungsi dengan baik.
Maklumat Berkaitan · Buku Masakan Penganalisis Masa Perdana Quartus®: JTAG Isyarat
Untuk maklumat lanjut tentang JTAG garis panduan kekangan masa. · KDB: Mengapakah muat turun niosv gagal dengan pemproses Nios® V/m yang tidak disalurkan di
JTAG frekuensi 24MHz atau 16Mhz?
2.8. Mengoptimumkan Prestasi Sistem Pereka Platform
Pereka Platform menyediakan alatan untuk mengoptimumkan prestasi interkoneksi sistem untuk reka bentuk Altera FPGA.

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 39

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime
726952 | 2025.07.16
Rajah 25. Pengoptimuman Cthamples

bekas ituample yang ditunjukkan dalam rajah menunjukkan langkah-langkah berikut:
1. Menambah Jambatan Saluran Paip untuk mengurangkan laluan kritikal dengan meletakkannya: a. Antara Pengurus Arahan dan ejennya b. Antara Pengurus Data dan ejennya
2. Gunakan True Dual port On-Chip RAM, dengan setiap port dikhususkan kepada Pengurus Arahan dan Pengurus Data masing-masing

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 40

Hantar Maklum Balas

2. Reka Bentuk Sistem Perkakasan Pemproses Nios V dengan Perisian dan Pereka Platform Quartus Prime 726952 | 2025.07.16
Rujuk pautan berkaitan berikut di bawah, yang memaparkan teknik untuk memanfaatkan alatan yang tersedia dan pertukaran bagi setiap pelaksanaan.
Maklumat Berkaitan · Panduan Pengguna Quartus® Prime Pro Edition: Pereka Platform
Rujuk topik Mengoptimumkan Prestasi Sistem Pereka Platform untuk maklumat lanjut. · Panduan Pengguna Quartus® Prime Standard Edition: Pereka Platform Rujuk topik Mengoptimumkan Prestasi Sistem Pereka Platform untuk mendapatkan maklumat lanjut.

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 41

726952 | 2025.07.16 Hantar Maklum Balas

3. Reka Bentuk Sistem Perisian Pemproses Nios V
Bab ini menerangkan aliran pembangunan perisian pemproses Nios V dan alatan perisian yang boleh anda gunakan dalam membangunkan sistem reka bentuk terbenam anda. Kandungan berfungsi sebagai penamatview sebelum membangunkan sistem perisian pemproses Nios V.
Rajah 26. Aliran Reka Bentuk Perisian
Mulakan

Hasilkan BSP dalam Pereka Platform Menggunakan Editor BSP

Hasilkan BSP Menggunakan Nios V Command Shell
Hasilkan Aplikasi CMake Build File Menggunakan Nios V Command Shell

Nota:

Import BSP dan Application CMake Build File
Bina Aplikasi Pemproses Nios V menggunakan
IDE RiscFree untuk Intel FPGA

Bina aplikasi Pemproses Nios V menggunakan mana-mana
editor kod sumber baris arahan, CMake dan Make
arahan
tamat

Altera mengesyorkan agar anda menggunakan kit pembangunan FPGA Altera atau papan prototaip tersuai untuk pembangunan perisian dan penyahpepijatan. Banyak ciri persisian dan tahap sistem tersedia hanya apabila perisian anda berjalan pada papan sebenar.

© Altera Corporation. Altera, logo Altera, logo `a' dan tanda Altera lain ialah tanda dagangan Altera Corporation. Altera berhak untuk membuat perubahan kepada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Altera tidak memikul tanggungjawab atau liabiliti yang timbul daripada penggunaan atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Altera. Pelanggan Altera dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.

3. Reka Bentuk Sistem Perisian Pemproses Nios V 726952 | 2025.07.16
3.1. Aliran Pembangunan Perisian Pemproses Nios V
3.1.1. Projek Pakej Sokongan Lembaga
Projek Pakej Sokongan Papan Nios V (BSP) ialah perpustakaan khusus yang mengandungi kod sokongan khusus sistem. BSP menyediakan persekitaran masa jalan perisian yang disesuaikan untuk satu pemproses dalam sistem perkakasan pemproses Nios V.
Perisian Quartus Prime menyediakan Editor Pakej Sokongan Papan Nios V dan alat utiliti niosv-bsp untuk mengubah suai tetapan yang mengawal tingkah laku BSP.
BSP mengandungi elemen berikut: · Lapisan abstraksi perkakasan · Pemacu peranti · Pakej perisian pilihan · Sistem pengendalian masa nyata pilihan
3.1.2. Projek Permohonan
Projek aplikasi Nios VC/C++ mempunyai ciri-ciri berikut: · Terdiri daripada koleksi kod sumber dan CMakeLists.txt.
— CMakeLists.txt menyusun kod sumber dan memautkannya dengan BSP dan satu atau lebih perpustakaan pilihan, untuk mencipta satu .elf file
· Salah satu sumber files mengandungi fungsi main(). · Termasuk kod yang memanggil fungsi dalam perpustakaan dan BSP.
Altera menyediakan alat utiliti apl niosv dalam alatan utiliti perisian Quartus Prime untuk mencipta CMakeLists.txt Aplikasi dan IDE RiscFree untuk FPGA Altera untuk mengubah suai kod sumber dalam persekitaran berasaskan Eclipse.
3.2. Alat Pembangunan Terbenam FPGA Altera
Pemproses Nios V menyokong alatan berikut untuk pembangunan perisian: · Antara Muka Pengguna Grafik (GUI) – Alat pembangunan grafik yang tersedia dalam
Sistem Pengendalian (OS) Windows* dan Linux*. — Editor Pakej Sokongan Papan Nios V (Editor Nios V BSP) — Ashling RiscFree IDE untuk FPGA Altera · Alat Baris Perintah (CLI) – Alat pembangunan yang dimulakan daripada Nios V Command Shell. Setiap alat menyediakan dokumentasinya sendiri dalam bentuk bantuan yang boleh diakses daripada baris arahan. Buka Nios V Command Shell dan taip arahan berikut: –membantu kepada view menu Bantuan. — Alat Utiliti Nios V — File Alatan Penukaran Format — Alat Utiliti Lain

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 43

3. Reka Bentuk Sistem Perisian Pemproses Nios V 726952 | 2025.07.16

Jadual 25. Alat GUI dan Alat Baris Perintah Ringkasan Tugas

Tugasan

Alat GUI

Alat baris arahan

Mewujudkan BSP

Nios V BSP Editor

· Dalam perisian Quartus Prime Pro Edition: niosv-bsp -c -s=<.qsys file> -t= [PILIHAN] tetapan.bsp
· Dalam perisian Quartus Prime Standard Edition: niosv-bsp -c -s=<.sopcinfo file> -t= [PILIHAN] tetapan.bsp

Menjana BSP menggunakan .bsp sedia ada file
Mengemas kini BSP

Nios V BSP Editor Nios V BSP Editor

niosv-bsp -g [OPTIONS] settings.bsp niosv-bsp -u [OPTIONS] settings.bsp

Memeriksa BSP

Nios V BSP Editor

niosv-bsp -q -E= [PILIHAN] tetapan.bsp

Membuat aplikasi

–

niosv-app -a= -b= -s= files direktori> [PILIHAN]

Mencipta perpustakaan pengguna

–

niosv-app -l= -s= files direktori> -p= [PILIHAN]

Mengubah suai aplikasi Mengubah suai perpustakaan pengguna Membina aplikasi

IDE RiscFree untuk FPGA Altera
IDE RiscFree untuk FPGA Altera
IDE RiscFree untuk FPGA Altera

Mana-mana editor sumber baris arahan
Mana-mana editor sumber baris arahan
· buat · cmake

Membina perpustakaan pengguna

IDE RiscFree untuk FPGA Altera

· buat · cmake

Memuat turun aplikasi ELF
Menukarkan .elf file

IDE RiscFree untuk FPGA Altera
–

niosv-download
· elf2flash · elf2hex

Maklumat Berkaitan
Ashling RiscFree Integrated Development Environment (IDE) untuk Panduan Pengguna FPGA Altera

3.2.1. Editor Pakej Sokongan Papan Pemproses Nios V
Anda boleh menggunakan Editor BSP pemproses Nios V untuk melaksanakan tugas berikut: · Buat atau ubah suai projek BSP pemproses Nios V · Edit tetapan, kawasan pemaut dan pemetaan bahagian · Pilih pakej perisian dan pemacu peranti.
Keupayaan Editor BSP termasuk keupayaan utiliti niosv-bsp. Sebarang projek yang dibuat dalam Editor BSP juga boleh dibuat menggunakan utiliti baris arahan.

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 44

Hantar Maklum Balas

3. Reka Bentuk Sistem Perisian Pemproses Nios V 726952 | 2025.07.16

Nota:

Untuk perisian Quartus Prime Standard Edition, rujuk AN 980: Nios V Processor Quartus Prime Software Support untuk langkah-langkah untuk menggunakan GUI Editor BSP.

Untuk melancarkan Editor BSP, ikuti langkah berikut: 1. Buka Pereka Platform, dan navigasi ke File menu.
a. Untuk membuka tetapan BSP sedia ada file, klik Buka… b. Untuk mencipta BSP baharu, klik BSP Baharu… 2. Pilih tab Editor BSP dan berikan butiran yang sesuai.

Rajah 27. Lancarkan Editor BSP

Maklumat Berkaitan AN 980: Sokongan Perisian Quartus Prime Pemproses Nios V
3.2.2. IDE RiscFree untuk FPGA Altera
IDE RiscFree untuk FPGA Altera ialah IDE berasaskan Eclipse untuk pemproses Nios V. Altera mengesyorkan agar anda membangunkan perisian pemproses Nios V dalam IDE ini atas sebab berikut: · Ciri dibangunkan dan disahkan untuk serasi dengan Nios V
aliran binaan pemproses. · Dilengkapi dengan semua rantai alat yang diperlukan dan alatan sokongan yang membolehkan anda
untuk memulakan pembangunan pemproses Nios V dengan mudah.
Maklumat Berkaitan Ashling RiscFree Integrated Development Environment (IDE) untuk Panduan Pengguna Altera FPGAs
3.2.3. Alat Utiliti Nios V
Anda boleh mencipta, mengubah suai dan membina program Nios V dengan arahan yang ditaip pada baris arahan atau dibenamkan dalam skrip. Alat baris arahan Nios V yang diterangkan dalam bahagian ini adalah dalam /niosv/bin direktori.

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 45

3. Reka Bentuk Sistem Perisian Pemproses Nios V 726952 | 2025.07.16

Jadual 26. Alat Utiliti Nios V

Alat Baris Perintah

Ringkasan

niosv-app niosv-bsp niosv-muat turun niosv-shell niosv-stack-report

Untuk menjana dan mengkonfigurasi projek aplikasi.
Untuk membuat atau mengemas kini tetapan BSP file dan mewujudkan BSP files. Untuk memuat turun ELF file kepada pemproses Nios® V.
Untuk membuka Nios V Command Shell. Untuk memberitahu anda tentang baki ruang memori yang tersedia untuk aplikasi anda .elf untuk penggunaan tindanan atau timbunan.

3.2.4. File Alatan Penukaran Format

File penukaran format kadangkala diperlukan apabila menghantar data dari satu utiliti ke utiliti yang lain. The file alat penukaran format ada dalam
direktori pemasangan perisian>/niosv/bin direktori.

Jadual 27. File Alatan Penukaran Format

Alat Baris Perintah elf2flash elf2hex

Ringkasan Untuk menterjemah .elf file kepada format .srec untuk pengaturcaraan memori kilat. Untuk menterjemah .elf file kepada format .hex untuk permulaan memori.

3.2.5. Alat Utiliti Lain

Anda mungkin memerlukan alatan baris arahan berikut semasa membina sistem berasaskan pemproses Nios V. Alat baris arahan ini sama ada disediakan oleh Intel dalam /quartus/bin atau diperoleh daripada
alatan sumber terbuka.

Jadual 28. Alat Baris Perintah Lain

Alat Baris Perintah

taip

Ringkasan

juart-terminal

Intel disediakan

Untuk memantau stdout dan stderr, dan untuk memberikan input kepada pemproses Nios® V
subsistem melalui stdin. Alat ini hanya digunakan untuk JTAG IP UART apabila ia disambungkan kepada pemproses Nios® V.

openocd

Intel-provided Untuk melaksanakan OpenOCD.

openocd-cfg-gen

Intel-provided · Untuk menjana konfigurasi OpenOCD file. · Untuk memaparkan JTAG indeks peranti rantai.

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 46

Hantar Maklum Balas

726952 | 2025.07.16 Hantar Maklum Balas
4. Konfigurasi Pemproses Nios V dan Penyelesaian But
Anda boleh mengkonfigurasi pemproses Nios V untuk but dan melaksanakan perisian dari lokasi memori yang berbeza. Memori but ialah denyar Quad Serial Peripheral Interface (QSPI), On-Chip Memory (OCRAM), atau Tightly Coupled Memory (TCM).
Maklumat Berkaitan · Syarat Pencetus Kuasa pada halaman 193 · Pencetus Kuasa
Untuk mendapatkan maklumat lanjut tentang pencetus kuasa.
4.1. Pengenalan
Pemproses Nios V menyokong dua jenis proses but: · Execute-in-Place (XIP) menggunakan fungsi alt_load() · Program disalin ke RAM menggunakan penyalin but. Pembangunan program terbenam Nios V adalah berdasarkan lapisan abstraksi perkakasan (HAL). HAL menyediakan program pemuat but kecil (juga dikenali sebagai penyalin but) yang menyalin bahagian pemaut yang berkaitan daripada memori but ke lokasi masa jalannya pada masa but. Anda boleh menentukan lokasi masa larian program dan memori data dengan memanipulasi tetapan Editor Pakej Sokongan Papan (BSP). Bahagian ini menerangkan: · Mesin penyalin but pemproses Nios V yang but sistem pemproses Nios V anda mengikut
pemilihan memori but · Pilihan but pemproses Nios V dan aliran umum · Penyelesaian pengaturcaraan Nios V untuk memori but yang dipilih
4.2. Memautkan Aplikasi
Apabila anda menjana projek pemproses Nios V, Editor BSP menjana dua penyambung yang berkaitan files: · penghubung.x: Perintah penghubung file yang dibuat oleh aplikasi yang dijanafile kegunaan
untuk mencipta binari .elf file. · linker.h: Mengandungi maklumat tentang susun atur memori pemaut. Semua pengubahsuaian tetapan pemaut yang anda buat pada projek BSP menjejaskan kandungan kedua-dua pemaut ini files. Setiap aplikasi pemproses Nios V mengandungi bahagian pemaut berikut:
© Altera Corporation. Altera, logo Altera, logo `a' dan tanda Altera lain ialah tanda dagangan Altera Corporation. Altera berhak untuk membuat perubahan kepada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Altera tidak memikul tanggungjawab atau liabiliti yang timbul daripada penggunaan atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Altera. Pelanggan Altera dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.

4. Konfigurasi Pemproses Nios V dan Penyelesaian But 726952 | 2025.07.16

Jadual 29. Bahagian Penghubung

.teks

Bahagian Penghubung

.rodata

.rwdata

.bss

.timbunan

Penerangan Kod boleh laku. Sebarang data baca sahaja yang digunakan dalam pelaksanaan program. Menyimpan data baca-tulis yang digunakan dalam pelaksanaan program. Mengandungi data statik yang tidak dimulakan. Mengandungi memori yang diperuntukkan secara dinamik. Menyimpan parameter panggilan fungsi dan data sementara yang lain.

Anda boleh menambah bahagian pemaut tambahan pada .elf file untuk menyimpan kod dan data tersuai. Bahagian penyambung ini diletakkan di kawasan memori yang dinamakan, ditakrifkan untuk sepadan dengan peranti dan alamat memori fizikal. Secara lalai, Editor BSP menjana bahagian pemaut ini secara automatik. Walau bagaimanapun, anda boleh mengawal bahagian pemaut untuk aplikasi tertentu.

4.2.1. Menghubungkaitkan Tingkah Laku
Bahagian ini menerangkan tingkah laku pemautan lalai Editor BSP dan cara mengawal tingkah laku pemautan.

4.2.1.1. Pautan BSP lalai
Semasa konfigurasi BSP, alatan melakukan langkah berikut secara automatik:
1. Berikan nama kawasan memori: Berikan nama kepada setiap peranti memori sistem dan tambahkan setiap nama pada pemaut file sebagai kawasan ingatan.
2. Cari memori terbesar: Kenal pasti kawasan memori baca dan tulis terbesar dalam pemaut file.
3. Tetapkan bahagian pemaut: Letakkan bahagian pemaut lalai (.text, .rodata, .rwdata, .bss, .heap, dan .stack) dalam kawasan memori yang dikenal pasti dalam langkah sebelumnya.
4. tulis files: Tulis linker.x dan linker.h files.
Biasanya, skema peruntukan bahagian pemaut berfungsi semasa proses pembangunan perisian kerana aplikasi dijamin berfungsi jika memori cukup besar.
Peraturan untuk tingkah laku pemautan lalai terkandung dalam skrip Tcl yang dijana oleh Altera bsp-set-defaults.tcl dan bsp-linker-utils.tcl yang terdapat dalam /niosv/scripts/bsp-defaults direktori. Perintah niosv-bsp memanggil skrip ini. Jangan ubah suai skrip ini secara langsung.

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 48

Hantar Maklum Balas

4. Konfigurasi Pemproses Nios V dan Penyelesaian But 726952 | 2025.07.16

4.2.1.2. Pemautan BSP yang boleh dikonfigurasikan
Anda boleh mengurus tingkah laku pemautan lalai dalam tab Skrip Pemaut Editor BSP. Manipulasi skrip pemaut menggunakan kaedah berikut: · Tambah kawasan memori: Petakan nama rantau memori ke peranti memori fizikal. · Tambah pemetaan bahagian: Petakan nama bahagian ke kawasan memori. BSP
Editor membenarkan anda view peta ingatan sebelum dan selepas membuat perubahan.

4.3. Kaedah But Pemproses Nios V

Terdapat beberapa kaedah untuk boot pemproses Nios V dalam peranti Altera FPGA. Kaedah untuk but pemproses Nios V berbeza mengikut pemilihan memori denyar dan keluarga peranti.

Jadual 30. Kenangan Flash Disokong dengan Pilihan But Masing-masing

Kenangan But yang Disokong

Peranti

On-Chip Flash (untuk konfigurasi Dalaman)

Max 10 peranti sahaja (dengan On-Chip Flash IP)

Denyar QSPI Tujuan Am (untuk data pengguna sahaja)

Semua peranti FPGA yang disokong (dengan Antara Muka Denyar Bersiri Generik FPGA IP)

Konfigurasi QSPI Flash (untuk konfigurasi Siri Aktif)

Kawalan berasaskan blok
peranti (dengan Generic
Antara Muka Denyar Bersiri Intel FPGA IP)(2)

Kaedah But Pemproses Nios V

Lokasi Masa Jalan Aplikasi

Penyalin But

Aplikasi pemproses Nios V dilaksanakan di tempat daripada On-Chip Flash

On-Chip Flash (XIP) + OCRAM/ RAM Luaran (untuk bahagian data boleh tulis)

fungsi alt_load().

Aplikasi pemproses Nios V disalin daripada On-Chip Flash ke RAM menggunakan penyalin but

OCRAM/RAM Luaran

Menggunakan semula Pemuat But melalui GSFI

Aplikasi pemproses Nios V dilaksanakan di tempat dari denyar QSPI tujuan umum

Denyar QSPI tujuan umum (XIP) + OCRAM/ RAM Luaran (untuk bahagian data boleh tulis)

fungsi alt_load().

Aplikasi pemproses Nios V disalin daripada denyar QSPI tujuan umum ke RAM menggunakan penyalin but

OCRAM/RAM Luaran

Pemuat but melalui GSFI

Aplikasi pemproses Nios V dilaksanakan di tempat daripada denyar QSPI konfigurasi

Konfigurasi denyar QSPI (XIP) + OCRAM/ RAM Luaran (untuk bahagian data boleh tulis)

fungsi alt_load().

Aplikasi pemproses Nios V disalin daripada denyar konfigurasi QSPI ke RAM menggunakan penyalin but

OCRAM/ Pemuat But RAM Luaran melalui GSFI diteruskan…

(2) Rujuk AN 980: Sokongan Perisian Quartus Prime Pemproses Nios V untuk senarai peranti.

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 49

4. Konfigurasi Pemproses Nios V dan Penyelesaian But 726952 | 2025.07.16

Kenangan But yang Disokong
Memori Pada cip (OCRAM) Memori Berganding Ketat (TCM)

Peranti
Peranti berasaskan SDM (dengan Klien Peti Mel Intel FPGA IP). (2)
Semua peranti Altera FPGA yang disokong (2)
Semua peranti Altera FPGA yang disokong(2)

Kaedah But Pemproses Nios V
Aplikasi pemproses Nios V disalin daripada denyar konfigurasi QSPI ke RAM menggunakan penyalin but
Aplikasi pemproses Nios V dilaksanakan di tempat daripada OCRAM
Aplikasi pemproses Nios V dilaksanakan di tempat daripada TCM

Lokasi Masa Jalan Aplikasi

Penyalin But

OCRAM/ Pemuat But RAM Luaran melalui SDM

OCRAM

fungsi alt_load().

TCM Arahan (XIP) Tiada + TCM Data (untuk bahagian data boleh tulis)

Rajah 28. Aliran But Pemproses Nios V

Tetapkan semula

Pemproses melompat untuk menetapkan semula vektor (kod but bermula)

Kod aplikasi boleh disalin ke lokasi memori lain (bergantung pada pilihan but)
Kod but memulakan pemproses

Bergantung pada pilihan but, kod but boleh menyalin nilai awal untuk data/kod ke ruang memori lain (alt_load)
Kod but memulakan kod aplikasi dan ruang memori data
Kod but memulakan semua peranti sistem dengan pemacu HAL (alt_main)
Kemasukan ke utama
Maklumat Berkaitan · Antara Muka Denyar Bersiri Generik Panduan Pengguna IP FPGA Altera
Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 50

Hantar Maklum Balas

4. Konfigurasi Pemproses Nios V dan Penyelesaian But 726952 | 2025.07.16
· Panduan Pengguna IP Altera FPGA Pelanggan Peti Mel · AN 980: Sokongan Perisian Pemproses Nios V Quartus Prime
4.4. Pengenalan kepada Kaedah But Pemproses Nios V
Sistem pemproses Nios V memerlukan imej perisian untuk dikonfigurasikan dalam memori sistem sebelum pemproses boleh mula melaksanakan program aplikasi. Rujuk Bahagian Pemaut untuk bahagian pemaut lalai.
Editor BSP menjana skrip pemaut yang melaksanakan fungsi berikut: · Memastikan perisian pemproses dipautkan mengikut tetapan pemaut
editor BSP dan menentukan di mana perisian berada dalam ingatan. · Letakkan kawasan kod pemproses dalam komponen memori mengikut
komponen memori yang ditetapkan.
Bahagian berikut menerangkan secara ringkas kaedah but pemproses Nios V yang tersedia.
4.4.1. Aplikasi Pemproses Nios V Laksanakan Di Tempat daripada Boot Flash
Altera mereka bentuk pengawal denyar supaya ruang alamat denyar but boleh diakses serta-merta kepada pemproses Nios V selepas penetapan semula sistem, tanpa perlu memulakan pengawal memori atau peranti memori. Ini membolehkan pemproses Nios V melaksanakan kod aplikasi yang disimpan pada peranti but secara terus tanpa menggunakan mesin penyalin but untuk menyalin kod ke jenis memori lain. Pengawal denyar ialah: · Denyar Pada Cip dengan IP Denyar Pada Cip (hanya dalam peranti MAX® 10) · Denyar QSPI tujuan umum dengan IP Antara Muka Denyar Bersiri Generik · Denyar Konfigurasi QSPI dengan IP Antara Muka Denyar Bersiri Generik (kecuali MAX 10
peranti)
Apabila aplikasi pemproses Nios V dilaksanakan di tempat daripada denyar but, Editor BSP melaksanakan fungsi berikut: · Menetapkan bahagian pemaut .text ke kawasan memori flash boot. · Menetapkan bahagian .bss,.rodata, .rwdata, .stack dan .heap ke RAM
kawasan ingatan. Anda mesti mendayakan fungsi alt_load() dalam Tetapan BSP untuk menyalin bahagian data (.rodata, .rwdata,, .exceptions) ke RAM semasa set semula sistem. Bahagian kod (.text) kekal dalam kawasan memori flash boot.
Maklumat Berkaitan · Antara Muka Denyar Bersiri Generik Panduan Pengguna IP FPGA Altera · Panduan Pengguna Memori Denyar Pengguna Altera MAX 10
4.4.1.1. alt_load()
Anda boleh mendayakan fungsi alt_load() dalam kod HAL menggunakan Editor BSP.
Apabila digunakan dalam aliran but laksana di tempat, fungsi alt_load() melaksanakan tugas berikut:

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 51

4. Konfigurasi Pemproses Nios V dan Penyelesaian But 726952 | 2025.07.16

· Beroperasi sebagai mesin penyalin but mini yang menyalin bahagian memori ke RAM berdasarkan tetapan BSP.
· Menyalin bahagian data (.rodata, .rwdata, .exceptions) ke RAM tetapi bukan bahagian kod (.text). Bahagian kod (.text) ialah bahagian baca sahaja dan kekal dalam kawasan memori flash boot. Pembahagian ini membantu meminimumkan penggunaan RAM tetapi mungkin mengehadkan prestasi pelaksanaan kod kerana akses kepada memori kilat adalah lebih perlahan daripada akses kepada RAM pada cip.

Jadual berikut menyenaraikan tetapan dan fungsi Editor BSP:

Jadual 31. Tetapan Editor BSP
Tetapan Editor BSP hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Fungsi Mendayakan fungsi alt_load(). alt_load() menyalin bahagian .rodata ke RAM. alt_load() menyalin bahagian .rwdata ke RAM. alt_load() menyalin bahagian .exceptions ke RAM.

4.4.2. Aplikasi Pemproses Nios V Disalin dari Boot Flash ke RAM Menggunakan Boot Copier
Pemproses Nios V dan HAL termasuk mesin penyalin but yang menyediakan fungsi yang mencukupi untuk kebanyakan aplikasi pemproses Nios V dan mudah untuk dilaksanakan dengan aliran pembangunan perisian Nios V.
Apabila aplikasi menggunakan penyalin but, ia menetapkan semua bahagian pemaut ( .text, .heap , .rwdata, .rodata , .bss, .stack) kepada RAM dalaman atau luaran. Menggunakan mesin penyalin but untuk menyalin aplikasi pemproses Nios V daripada denyar but ke RAM dalaman atau luaran untuk pelaksanaan membantu meningkatkan prestasi pelaksanaan.
Untuk pilihan but ini, pemproses Nios V mula melaksanakan perisian penyalin but apabila tetapan semula sistem. Perisian menyalin aplikasi dari flash boot ke RAM dalaman atau luaran. Setelah proses selesai, pemproses Nios V memindahkan kawalan program ke aplikasi.

Nota:

Jika penyalin but berada dalam kilat, maka fungsi alt_load() tidak perlu dipanggil kerana kedua-duanya mempunyai tujuan yang sama.

4.4.2.1. Pemuat But Pemproses Nios V melalui Antara Muka Denyar Bersiri Generik
Pemuat But melalui GSFI ialah penyalin but pemproses Nios V yang menyokong memori kilat QSPI dalam peranti berasaskan blok kawalan. Pemuat But melalui GSFI termasuk ciri-ciri berikut:
· Menempatkan aplikasi perisian dalam memori tidak meruap.
· Membongkar dan menyalin imej aplikasi perisian ke RAM.
· Secara automatik menukar pelaksanaan pemproses kepada kod aplikasi dalam RAM selepas salinan selesai.

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 52

Hantar Maklum Balas

4. Konfigurasi Pemproses Nios V dan Penyelesaian But 726952 | 2025.07.16

Imej but terletak betul-betul selepas penyalin but. Anda perlu memastikan pemproses Nios V menetapkan semula titik offset ke permulaan penyalin but. Rajah: Peta Memori untuk Denyar QSPI dengan Pemuat But melalui peta memori GSFI untuk Denyar QSPI dengan Pemuat But melalui GSFI menunjukkan peta memori denyar untuk denyar QSPI apabila menggunakan mesin fotokopi but. Peta memori ini menganggap memori memori kilat menyimpan imej FPGA dan perisian aplikasi.

Jadual 32. Pemuat But melalui GSFI untuk Teras Pemproses Nios V

Teras Pemproses Nios V
Pemproses Nios V/m

Pemuat but melalui GSFI File Lokasi
/niosv/components/bootloader/ niosv_m_bootloader.srec

Pemproses Nios V/g

/niosv/components/bootloader/ niosv_g_bootloader.srec

Rajah 29. Peta Memori untuk QSPI Flash dengan Bootloader melalui GSFI

Data Pelanggan (*.hex)

Kod Permohonan

Nota:

Tetapkan Semula Vektor Offset

Penyalin But

0x01E00000

Imej FPGA (*.sof)

0x00000000

1. Pada permulaan peta memori ialah imej FPGA diikuti dengan data anda, yang terdiri daripada penyalin but dan kod aplikasi.
2. Anda mesti menetapkan offset tetapan semula pemproses Nios V dalam Pereka Platform dan arahkannya ke permulaan penyalin but.
3. Saiz imej FPGA tidak diketahui. Anda hanya boleh mengetahui saiz tepat selepas kompilasi projek Quartus Prime. Anda mesti menentukan sempadan atas untuk saiz imej Altera FPGA. Untuk exampOleh itu, jika saiz imej FPGA dianggarkan kurang daripada 0x01E00000, tetapkan Set Semula Offset kepada 0x01E00000 dalam Pereka Platform, yang juga merupakan permulaan penyalin but.
4. Amalan reka bentuk yang baik terdiri daripada menetapkan offset vektor set semula pada sempadan sektor kilat untuk memastikan tiada pemadaman separa imej FPGA berlaku sekiranya aplikasi perisian dikemas kini.

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 53

4. Konfigurasi Pemproses Nios V dan Penyelesaian But 726952 | 2025.07.16

4.4.2.2. Pemuat But Pemproses Nios V melalui Pengurus Peranti Selamat
Pemuat But melalui Pengurus Peranti Selamat (SDM) ialah kod aplikasi HAL yang menggunakan pemacu Altera FPGA IP HAL Klien Peti Mel untuk but pemproses. Altera mengesyorkan aplikasi pemuat but ini apabila menggunakan denyar QSPI konfigurasi dalam peranti berasaskan SDM untuk but pemproses Nios V.
Selepas penetapan semula sistem, pemproses Nios V mula-mula but Pemuat But melalui SDM daripada memori pada cip kecil dan melaksanakan Pemuat But melalui SDM untuk berkomunikasi dengan denyar QSPI konfigurasi menggunakan IP Klien Peti Mel.
Pemuat But melalui SDM melaksanakan tugas berikut: · Menempatkan perisian Nios V dalam denyar QSPI konfigurasi. · Menyalin perisian Nios V ke dalam RAM pada cip atau RAM luaran. · Menukar pelaksanaan pemproses kepada perisian Nios V dalam RAM pada cip atau
RAM luaran.
Setelah proses selesai, Pemuat But melalui SDM memindahkan kawalan program ke aplikasi pengguna. Altera mengesyorkan organisasi memori seperti yang digariskan dalam Organisasi Memori untuk Pemuat But melalui SDM.
Rajah 30. Pemuat But melalui Aliran Proses SDM

Konfigurasi

kilat

Perisian Nios V

SDM

Peranti FPGA Berasaskan SDM

IP Klien Peti Mel

Logik FPGA Nios V

4 RAM luaran
Perisian Nios V

Pada Cip 4

EMIF

RAM

Memori Pada Cip

Nios V

Perisian

Pemuat but melalui SDM

1. Pemproses Nios V menjalankan Pemuat But melalui SDM daripada memori pada cip.
2. Pemuat but melalui SDM berkomunikasi dengan denyar konfigurasi dan mencari perisian Nios V.
3. Pemuat But melalui SDM menyalin perisian Nios V daripada Configuration Flash ke dalam RAM pada cip / RAM luaran.
4. Pemuat but melalui SDM menukar pelaksanaan pemproses Nios V kepada perisian Nios V dalam RAM pada cip / RAM luaran.

4.4.3. Aplikasi Pemproses Nios V Laksanakan Di Tempat daripada OCRAM
Dalam kaedah ini, alamat tetapan semula pemproses Nios V ditetapkan kepada alamat asas memori pada cip (OCRAM). Perduaan aplikasi (.hex) file dimuatkan ke dalam OCRAM apabila FPGA dikonfigurasikan, selepas reka bentuk perkakasan disusun dalam perisian Quartus Prime. Setelah pemproses Nios V ditetapkan semula, aplikasi mula melaksanakan dan bercabang ke titik masuk.

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 54

Hantar Maklum Balas

4. Konfigurasi Pemproses Nios V dan Penyelesaian But 726952 | 2025.07.16

Nota:

· Execute-In-Place daripada OCRAM tidak memerlukan penyalin but kerana aplikasi pemproses Nios V sudah tersedia pada tetapan semula sistem.
· Altera mengesyorkan mendayakan alt_load() untuk kaedah but ini supaya perisian terbenam berkelakuan sama apabila ditetapkan semula tanpa mengkonfigurasi semula imej peranti FPGA.
· Anda mesti mendayakan fungsi alt_load() dalam Tetapan BSP untuk menyalin bahagian .rwdata semasa set semula sistem. Dalam kaedah ini, nilai awal untuk pembolehubah yang dimulakan disimpan secara berasingan daripada pembolehubah yang sepadan untuk mengelakkan tiruan pada pelaksanaan program.

4.4.4. Aplikasi Pemproses Nios V Laksanakan Di Tempat daripada TCM
Kaedah execute-in-place menetapkan alamat set semula pemproses Nios V kepada alamat asas memori berganding rapat (TCM). Perduaan aplikasi (.hex) file dimuatkan ke dalam TCM apabila anda mengkonfigurasi FPGA selepas anda menyusun reka bentuk perkakasan dalam perisian Quartus Prime. Setelah pemproses Nios V ditetapkan semula, aplikasi mula melaksanakan dan bercabang ke titik masuk.

Nota:

Execute-In-Place daripada TCM tidak memerlukan penyalin but kerana aplikasi pemproses Nios V sudah tersedia pada tetapan semula sistem.

4.5. Pemproses Nios V Buta daripada On-Chip Flash (UFM)

Pemproses Nios V but dan melaksanakan perisian daripada on-chip flash (UFM) tersedia dalam MAX 10 peranti FPGA. Pemproses Nios V menyokong dua pilihan but berikut menggunakan On-Chip Flash di bawah mod Konfigurasi Dalaman:
· Aplikasi pemproses Nios V dilaksanakan di tempat daripada On-Chip Flash.
· Aplikasi pemproses Nios V disalin daripada On-Chip Flash ke RAM menggunakan penyalin but.

Jadual 33. Kenangan Flash Disokong dengan Pilihan But masing-masing

Kenangan But yang Disokong

Kaedah Booting Nios V

Lokasi Masa Jalan Aplikasi

Penyalin But

MAX 10 peranti sahaja (dengan OnChip Flash IP)

Aplikasi pemproses Nios V dilaksanakan di tempat daripada On-Chip Flash
Aplikasi pemproses Nios V disalin daripada On-Chip Flash ke RAM menggunakan penyalin but

On-Chip Flash (XIP) + OCRAM/ RAM Luaran (untuk bahagian data boleh tulis)

fungsi alt_load().

OCRAM/ RAM Luaran

Menggunakan semula Pemuat But melalui GSFI

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 55

4. Konfigurasi Pemproses Nios V dan Penyelesaian But 726952 | 2025.07.16

Rajah 31.

Reka Bentuk, Konfigurasi dan Aliran But
Reka Bentuk · Buat projek berasaskan Pemproses Nios V anda menggunakan Pereka Platform. · Pastikan terdapat RAM luaran atau RAM pada cip dalam reka bentuk sistem.

Konfigurasi dan Penyusunan FPGA
· Tetapkan mod konfigurasi dalaman yang sama dalam On-chip Flash IP dalam perisian Pereka Platform dan Quartus Prime. · Tetapkan ejen tetapan semula pemproses Nios V kepada On-chip Flash. · Pilih kaedah permulaan UFM pilihan anda. · Hasilkan reka bentuk anda dalam Pereka Platform. · Susun projek anda dalam perisian Quartus Prime.

Projek BSP Aplikasi Pengguna · Cipta pemproses Nios V HAL BSP berdasarkan .sopcinfo file dicipta oleh Pereka Platform. · Edit tetapan BSP pemproses Nios V dan Skrip Penghubung dalam Editor BSP. · Menjana projek BSP.
Projek APP Aplikasi Pengguna · Membangunkan kod aplikasi pemproses Nios V. · Susun aplikasi pemproses Nios V dan jana aplikasi pemproses Nios V (.hex) file. · Susun semula projek anda dalam perisian Quartus Prime jika anda menyemak pilihan kandungan memori Permulaan dalam Intel FPGA On-Chip Flash IP.

Pengaturcaraan Files Penukaran, Muat Turun dan Jalankan · Jana Flash On-Chip .pof file menggunakan Pengaturcaraan Tukar Files ciri dalam perisian Quartus Prime.
· Program .pof file ke dalam peranti MAX 10 anda. · Kitar kuasa perkakasan anda.
4.5.1. Penerangan Denyar Pada Cip FPGA MAX 10
MAX 10 peranti FPGA mengandungi denyar pada cip yang dibahagikan kepada dua bahagian: · Memori Denyar Konfigurasi (CFM) — menyimpan data konfigurasi perkakasan untuk
MAX 10 FPGA. · Memori Kilat Pengguna (UFM) — menyimpan data pengguna atau aplikasi perisian.
Seni bina UFM peranti MAX 10 ialah gabungan IP lembut dan keras. Anda hanya boleh mengakses UFM menggunakan On-Chip Flash IP Core dalam perisian Quartus Prime.
Teras IP Flash On-chip menyokong ciri berikut: · Akses baca atau tulis ke sektor UFM dan CFM (jika didayakan dalam Pereka Platform)
menggunakan data Avalon MM dan antara muka hamba kawalan. · Menyokong pemadaman halaman, pemadaman sektor dan penulisan sektor. · Model simulasi untuk akses baca/tulis UFM menggunakan pelbagai alatan simulasi EDA.

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 56

Hantar Maklum Balas

4. Konfigurasi Pemproses Nios V dan Penyelesaian But 726952 | 2025.07.16

Jadual 34. Kawasan Denyar Pada cip dalam MAX 10 Peranti FPGA

Kawasan Flash

Kefungsian

Memori Denyar Konfigurasi (sektor CFM0-2)

Konfigurasi FPGA file penyimpanan

Memori Denyar Pengguna (sektor UFM0-1)

Aplikasi pemproses Nios V dan data pengguna

Peranti MAX 10 FPGA menyokong beberapa mod konfigurasi dan beberapa mod ini membolehkan CFM1 dan CFM2 digunakan sebagai rantau UFM tambahan. Jadual berikut menunjukkan lokasi penyimpanan imej konfigurasi FPGA berdasarkan mod konfigurasi MAX 10 FPGA.

Jadual 35. Lokasi Penyimpanan Imej Konfigurasi FPGA

Mod Konfigurasi Dwi imej mampat

Imej Mampat CFM2 2

CFM1

Imej Mampat CFM0 1

Imej tunggal yang tidak dimampatkan

UFM maya

Imej tidak dimampatkan

Imej tunggal yang tidak dimampatkan dengan Permulaan Memori

Imej tidak dimampatkan (dengan kandungan memori pada cip yang dipramulakan)

Imej mampat tunggal dengan Permulaan Memori Imej mampat (dengan kandungan memori pada cip yang dipramulakan)

Imej mampat tunggal

UFM maya

Imej Mampat

Anda mesti menggunakan teras IP Flash On-chip untuk mengakses memori denyar dalam MAX 10 FPGA. Anda boleh membuat instantiate dan menyambungkan On-chip Flash IP kepada perisian Quartus Prime. Pemproses teras lembut Nios V menggunakan sambung Reka Bentuk Platform untuk berkomunikasi dengan IP Flash Pada cip.
Rajah 32. Sambungan antara On-chip Flash IP dan Nios V Processor

Nota:

Pastikan port csr Flash On-chip disambungkan ke data_manager pemproses Nios V untuk membolehkan pemproses mengawal operasi menulis dan memadam.
Teras IP Flash On-chip boleh menyediakan akses kepada lima sektor denyar - UFM0, UFM1, CFM0, CFM1 dan CFM2.
Maklumat penting tentang sektor UFM dan CFM.: · Sektor CFM bertujuan untuk penyimpanan data konfigurasi (aliran bit) (*.pof).
· Data pengguna boleh disimpan dalam sektor UFM dan mungkin disembunyikan, jika tetapan yang betul dipilih dalam alat Pereka Platform.
· Peranti tertentu tidak mempunyai sektor UFM1. Anda boleh merujuk kepada jadual: Saiz Sektor UFM dan CFM untuk sektor yang tersedia dalam setiap peranti FPGA MAX 10 individu.

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 57

4. Konfigurasi Pemproses Nios V dan Penyelesaian But 726952 | 2025.07.16

· Anda boleh mengkonfigurasi CFM2 sebagai UFM maya dengan memilih mod konfigurasi Imej Tidak Mampat Tunggal.
· Anda boleh mengkonfigurasi CFM2 dan CFM1 sebagai UFM maya dengan memilih mod konfigurasi Imej Tidak Mampat Tunggal.
· Saiz setiap sektor berbeza dengan peranti MAX 10 FPGA yang dipilih.

Jadual 36.

Saiz Sektor UFM dan CFM
Jadual ini menyenaraikan dimensi tatasusunan UFM dan CFM.

Peranti

Halaman setiap Sektor

UFM1 UFM0 CFM2 CFM1 CFM0

Saiz Halaman (Kbit)

Pengguna Maksimum
Saiz Memori Denyar (Kbit) (3)

Jumlah Saiz Memori Konfigurasi (Kbit)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

Saiz OCRAM (Kbit)
108 189 378 549 675 1260 1638

Maklumat Berkaitan · Panduan Pengguna Konfigurasi FPGA MAX 10 · Panduan Pengguna Memori Denyar Pengguna Altera MAX 10

4.5.2. Aplikasi Pemproses Nios V Laksanakan Di Tempat daripada UFM

Penyelesaian Execute-In-Place daripada UFM sesuai untuk aplikasi pemproses Nios V yang memerlukan penggunaan memori pada cip yang terhad. Fungsi alt_load() beroperasi sebagai penyalin but mini yang menyalin bahagian data (.rodata, .rwdata, atau .exceptions) daripada memori but ke RAM berdasarkan tetapan BSP. Bahagian kod (.text),
yang merupakan bahagian baca sahaja, kekal dalam kawasan memori Flash Pada cip MAX 10. Persediaan ini meminimumkan penggunaan RAM tetapi mungkin mengehadkan prestasi pelaksanaan kod kerana akses kepada memori denyar adalah lebih perlahan daripada RAM pada cip.

Aplikasi pemproses Nios V diprogramkan ke dalam sektor UFM. Vektor tetapan semula pemproses Nios V menghala ke alamat asas UFM untuk melaksanakan kod daripada UFM selepas sistem ditetapkan semula.

Jika anda menggunakan penyahpepijat peringkat sumber untuk nyahpepijat aplikasi anda, anda mesti menggunakan titik putus perkakasan. Ini kerana UFM tidak menyokong akses memori rawak, yang diperlukan untuk penyahpepijatan titik putus yang lembut.

Nota:

Anda tidak boleh memadam atau menulis UFM semasa melaksanakan laksana di tempat dalam pendekatan MAX 10. Beralih ke but penyalin jika anda perlu memadam atau menulis UFM.

(3) Nilai maksimum yang mungkin, yang bergantung pada mod konfigurasi yang anda pilih.

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 58

Hantar Maklum Balas

4. Konfigurasi Pemproses Nios V dan Penyelesaian But 726952 | 2025.07.16

Rajah 33. Aplikasi Pemproses Nios V XIP daripada UFM

Peranti Max 10

.POF
Perkakasan Nios V .SOF
Perisian Nios V .HEX

Pengaturcara Quartus

On-Chip Flash

CFM

Perkakasan Nios V

UFM

Perisian Nios V

Konfigurasi Dalaman

IP Flash Pada Cip

Logik FPGA
Pemproses Nios V

RAM pada Cip

Luaran

RAM

EMIF

4.5.2.1. Aliran Reka Bentuk Perkakasan
Bahagian berikut menerangkan kaedah langkah demi langkah untuk membina sistem boleh boot untuk aplikasi pemproses Nios V daripada On-Chip Flash. bekas ituample di bawah dibina menggunakan peranti MAX 10.
Tetapan Komponen IP
1. Buat projek pemproses Nios V anda menggunakan Quartus Prime dan Pereka Platform. 2. Pastikan RAM luaran atau On-Chip Memory (OCRAM) ditambahkan pada Platform anda
Sistem pereka.

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 59

4. Konfigurasi Pemproses Nios V dan Penyelesaian But 726952 | 2025.07.16
Rajah 34. CthampSambungan IP dalam Pereka Platform untuk Boot Nios V daripada OnChip Flash (UFM)

3. Dalam editor parameter IP Flash On-Chip, tetapkan Mod Konfigurasi kepada salah satu daripada yang berikut, mengikut keutamaan reka bentuk anda: · Imej Tidak Mampat Tunggal · Imej Mampat Tunggal · Imej Tidak Mampat Tunggal dengan Permulaan Memori · Imej Mampat Tunggal dengan Permulaan Memori
Untuk mendapatkan maklumat lanjut tentang Imej Dwi Mampat, rujuk Panduan Pengguna Konfigurasi FPGA MAX 10 – Naik Taraf Sistem Jauh.

Nota:

Anda mesti menetapkan Akses Tersembunyi kepada setiap wilayah CFM dalam IP Flash Pada Cip.

Rajah 35. Pemilihan Mod Konfigurasi dalam Editor Parameter Denyar Pada Cip

Tetapan IP Flash Pada Cip – Permulaan UFM Anda boleh memilih salah satu daripada kaedah berikut mengikut keutamaan anda:

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 60

Hantar Maklum Balas

4. Konfigurasi Pemproses Nios V dan Penyelesaian But 726952 | 2025.07.16

Nota:

Langkah-langkah dalam subbab berikutnya (Aliran Reka Bentuk Perisian dan Pengaturcaraan) bergantung pada pilihan yang anda buat di sini.

· Kaedah 1: Mulakan data UFM dalam SOF semasa penyusunan
Quartus Prime menyertakan data permulaan UFM dalam SOF semasa penyusunan. Penyusunan semula SOF diperlukan jika terdapat perubahan dalam data UFM.
1. Tandai Mulakan kandungan kilat dan Dayakan pengamulaan bukan lalai file.

Rajah 36. Mulakan Kandungan Denyar dan Dayakan Permulaan Bukan Lalai File

2. Tentukan laluan .hex yang dihasilkan file (dari arahan elf2hex) dalam Pengguna mencipta hex atau mif file.
Rajah 37. Menambah .hex File Laluan

· Kaedah 2: Gabungkan data UFM dengan SOF terkumpul semasa penjanaan POF
Data UFM digabungkan dengan SOF yang disusun semasa menukar pengaturcaraan files. Anda tidak perlu menyusun semula SOF, walaupun data UFM berubah. Semasa pembangunan, anda tidak perlu menyusun semula SOF files untuk perubahan dalam aplikasi. Alteraresyor kaedah ini untuk pembangun aplikasi.
1. Nyahtandakan Mulakan kandungan kilat..
Rajah 38. Mulakan Kandungan Flash dengan Permulaan Bukan Lalai File

Tetapkan Semula Tetapan Ejen untuk Kaedah Laksana Di Tempat Pemproses Nios V
1. Dalam editor parameter pemproses Nios V, tetapkan Reset Agent kepada On-Chip Flash.
Rajah 39. Tetapan Editor Parameter Pemproses Nios V dengan Set Semula Agen Set kepada Denyar Pada Cip

2. Klik Generate HDL apabila kotak dialog Generation muncul. 3. Nyatakan output file pilihan generasi dan klik Jana.

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 61

4. Konfigurasi Pemproses Nios V dan Penyelesaian But 726952 | 2025.07.16
Quartus Prime Software Settings 1. In the Quartus Prime software, click Assignments Device Device and Pin
Options Configuration. Set the Configuration mode according to the setting in On-Chip Flash IP. Figure 40. Configuration Mode Selection in Quartus Prime Software

2. Klik OK untuk keluar dari tetingkap Peranti dan Pilihan Pin,
3. Klik OK untuk keluar dari tetingkap Peranti.
4. Click Processing Start Compilation to compile your project and generate the .sof file.

Nota:

Jika tetapan mod konfigurasi dalam perisian Quartus Prime dan editor parameter Pereka Platform berbeza, projek Quartus Prime gagal dengan mesej ralat berikut.

Rajah 41.

Mesej Ralat untuk Ralat Tetapan Mod Konfigurasi Berbeza (14740): Mod konfigurasi pada atom "q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block" tidak sepadan dengan tetapan projek. Kemas kini dan jana semula sistem Qsys agar sepadan dengan tetapan projek.

Maklumat Berkaitan Panduan Pengguna Konfigurasi FPGA MAX 10

4.5.2.2. Aliran Reka Bentuk Perisian
Bahagian ini menyediakan aliran reka bentuk untuk menjana dan membina projek perisian pemproses Nios V. Untuk memastikan aliran binaan yang diperkemas, anda digalakkan untuk mencipta pepohon direktori yang serupa dalam projek reka bentuk anda. Aliran reka bentuk perisian berikut adalah berdasarkan pepohon direktori ini.
Untuk mencipta pepohon direktori projek perisian, ikuti langkah berikut: 1. Dalam folder projek reka bentuk anda, cipta folder yang dipanggil perisian. 2. Dalam folder perisian, cipta dua folder yang dipanggil hal_app dan hal_bsp.
Rajah 42. Pokok Direktori Projek Perisian

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 62

Hantar Maklum Balas

4. Konfigurasi Pemproses Nios V dan Penyelesaian But 726952 | 2025.07.16
Membuat Aplikasi Projek BSP
Untuk melancarkan Editor BSP, ikuti langkah berikut: 1. Masukkan Nios V Command Shell. 2. Ajak Editor BSP dengan arahan niosv-bsp-editor. 3. Dalam Editor BSP, klik File BSP baharu untuk memulakan projek BSP anda. 4. Konfigurasikan tetapan berikut:
· Maklumat SOPC File nama: Sediakan SOPCINFO file (.sopcinfo). · Nama CPU: Pilih pemproses Nios V. · Sistem pengendalian: Pilih sistem pengendalian pemproses Nios V. · Versi: Biarkan sebagai lalai. · Direktori sasaran BSP: Pilih laluan direktori projek BSP. awak boleh
pratetapkannya di /software/hal_bsp dengan mendayakan Gunakan lokasi lalai. · Tetapan BSP File nama: Taipkan nama Tetapan BSP File. · Skrip Tcl tambahan: Sediakan skrip Tcl BSP dengan mendayakan Dayakan skrip Tcl Tambahan. 5. Klik OK.
Figure 43. Configure New BSP

Configuring the BSP Editor and Generating the BSP Project
You can define the processor’s exception vector either in On-Chip Memory (OCRAM) or On-Chip Flash based on your design preference. Setting the exception vector memory to OCRAM/External RAM is recommended to make the interrupt processing faster. 1. Go to Main Settings Advanced hal.linker. 2. If you select On-Chip Flash as exception vector,
a. Enable the following settings:

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 63

4. Konfigurasi Pemproses Nios V dan Penyelesaian But 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Figure 44. Advanced.hal.linker Settings

b. Click on the Linker Script tab in the BSP Editor. c. Set the .exceptions and .text regions in the Linker Section Name to
On-Chip Flash. d. Set the rest of the regions in the Linker Section Name list to the On-Chip
Memory (OCRAM) or external RAM.
Figure 45. Linker Region Settings (Exception Vector Memory: On-Chip Flash)

3. If you select OCRAM/External RAM as exception vector, a. Enable the following settings: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Figure 46. Linker Region Settings (Exception Vector Memory: OCRAM/External RAM)

b. Click on the Linker Script tab in the BSP Editor.
c. Set the.text regions in the Linker Section Name to On-Chip Flash.
d. Set the rest of the regions in the Linker Section Name list to the On-Chip Memory (OCRAM) or external RAM.

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 64

Hantar Maklum Balas

4. Konfigurasi Pemproses Nios V dan Penyelesaian But 726952 | 2025.07.16
Figure 47. Linker Region Settings (Exception Vector Memory: OCRAM)
4. Click Generate to generate the BSP project. Generating the User Application Project File 1. Navigate to the software/hal_app folder and create your application source
code. 2. Launch the Nios V Command Shell. 3. Execute the command below to generate the application CMakeLists.txt.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/<user application>
Building the User Application Project You can choose to build the user application project using Ashling RiscFree IDE for Altera FPGAs or through the command line interface (CLI). If you prefer using CLI, you can build the user application using the following command: cmake -G “Unix Makefiles” -B software/hal_app/build -S software/hal_app make -C software/hal_app/build
The application (.elf) file is created in software/hal_app/build folder. Generating the HEX File You must generate a .hex file from your application .elf file, so you can create a .pof file suitable for programming the devices. 1. Launch the Nios V Command Shell. 2. For Nios V processor application boot from On-Chip Flash, use the following
command line to convert the ELF to HEX for your application. This command creates the user application (onchip_flash.hex) file. elf2hex software/hal_app/build/<user_application>.elf -o onchip_flash.hex
-b <base address of On-Chip Flash UFM region> -w 8 -e <end address of On-Chip Flash UFM region> 3. Recompile the hardware design if you check Initialize memory content option in On-Chip Flash IP (Method 1). This is to include the software data (.HEX) in the SOF file.

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 65

4. Konfigurasi Pemproses Nios V dan Penyelesaian But 726952 | 2025.07.16
4.5.2.3. Programming 1. In Quartus Prime, click File Tukar Pengaturcaraan Files. 2. Under Output programming file, choose Programmer Object File (.pof) as Programming file type. 3. Set Mode to Internal Configuration.
Figure 48. Convert Programming File tetapan
4. Click Options/Boot info…, the MAX 10 Device Options window appears. 5. Based on the Initialize flash content settings in the On-chip Flash IP, perform
one of the following steps: · If Initialize flash content is checked (Method 1), the UFM initialization data
was included in the SOF duringQuartus Prime compilation. — Select Page_0 for UFM source: option. Click OK and proceed to the
next. Figure 49. Setting Page_0 for UFM Source if Initialize Flash Content is Checked

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 66

Hantar Maklum Balas

4. Konfigurasi Pemproses Nios V dan Penyelesaian But 726952 | 2025.07.16
· If Initialize flash content is not checked (Method 2), choose Load memory file for the UFM source option. Browse to the generated On-chip Flash HEX file (onchip_flash.hex) in the File path: and click OK. This step adds UFM data separately to the SOF file during the programming file penukaran.
Figure 50. Setting Load Memory File for UFM Source if Initialize Flash Content is Not Checked

6. In the Convert Programming File dialog box, at the Input files to convert section, click Add File… and point to the generated Quartus Prime .sof file.
Figure 51. Input Files to Convert in Convert Programming Files for Single Image Mode

7. Click Generate to create the .pof file. 8. Program the .pof file into your MAX 10 device. 9. Power cycle your hardware.

4.5.3. Nios V Processor Application Copied from UFM to RAM using Boot Copier

Altera recommends this solution for MAX 10 FPGA Nios V processor system designs where multiple iterations of application software development and high system performance are required. The boot copier is located within the UFM at an offset that is the same address as the reset vector. The Nios V application is located next to the boot copier.

For this boot option, the Nios V processor starts executing the boot copier upon system reset to copy the application from the UFM sector to the OCRAM or external RAM. Once copying is complete, the Nios V processor transfers the program control over to the application.

Nota:

The applied boot copier is the same as the Bootloader via GSFI.

Hantar Maklum Balas

Buku Panduan Reka Bentuk Pemproses Terbenam Nios® V 67

4. Konfigurasi Pemproses Nios V dan Penyelesaian But 726952 | 2025.07.16

Figure 52. Nios V Application Copied from UFM to RAM using Boot Copier

Peranti Max 10

.POF
Perkakasan Nios V .SOF
Perisian Nios V .HEX
Bootloader .SREC

Pengaturcara Quartus

RAM luaran
Perisian Nios V

On-Chip Flash

CFM

Nios V Hardwa

Dokumen / Sumber

altera Nios V Embedded Processor [pdf] Panduan Pengguna
Nios V, Nios V-m, Nios V-g, Nios V-c, Nios V Embedded Processor, Nios V, Embedded Processor, Processor

Rujukan

Manual Pengguna

altera Nios V Embedded Processor

Spesifikasi

Nios V Processor Hardware System Design

Nios V Processor Software System Design

Nios V Processor Configuration and Booting Solutions

Dokumen / Sumber

Rujukan

Tinggalkan komen

Batalkan balasan