અલ્ટેરા નિઓસ વી એમ્બેડેડ પ્રોસેસર વપરાશકર્તા માર્ગદર્શિકા

About the Nios® V Embedded Processor
૧.૧. Altera® FPGA અને એમ્બેડેડ પ્રોસેસર્સ ઓવરview
અલ્ટેરા FPGA ઉપકરણો એવા લોજિકનો અમલ કરી શકે છે જે ઘણા વિકલ્પો પૂરા પાડતી વખતે સંપૂર્ણ માઇક્રોપ્રોસેસર તરીકે કાર્ય કરે છે.
ડિસ્ક્રીટ માઇક્રોપ્રોસેસર્સ અને અલ્ટેરા FPGA વચ્ચેનો એક મહત્વપૂર્ણ તફાવત એ છે કે જ્યારે Altera FPGA ફેબ્રિક પાવર અપ કરે છે ત્યારે તેમાં કોઈ લોજિક હોતું નથી. Nios® V પ્રોસેસર એ RISC-V સ્પષ્ટીકરણ પર આધારિત સોફ્ટ બૌદ્ધિક સંપત્તિ (IP) પ્રોસેસર છે. Nios V પ્રોસેસર આધારિત સિસ્ટમ પર સોફ્ટવેર ચલાવતા પહેલા, તમારે Altera FPGA ઉપકરણને હાર્ડવેર ડિઝાઇન સાથે ગોઠવવું આવશ્યક છે જેમાં Nios V પ્રોસેસર હોય છે. ડિઝાઇનની જરૂરિયાતોને આધારે, તમે અલ્ટેરા FPGA પર ગમે ત્યાં Nios V પ્રોસેસર મૂકી શકો છો.

તમારી Altera® FPGA IP-આધારિત એમ્બેડેડ સિસ્ટમને એક ડિસ્ક્રીટ માઇક્રોપ્રોસેસર-આધારિત સિસ્ટમ તરીકે વર્તવા માટે સક્ષમ બનાવવા માટે, તમારી સિસ્ટમમાં નીચેનાનો સમાવેશ થવો જોઈએ: · AJTAG અલ્ટેરા FPGA રૂપરેખાંકન, હાર્ડવેર અને સોફ્ટવેરને સપોર્ટ કરવા માટે ઇન્ટરફેસ
ડીબગીંગ · પાવર-અપ અલ્ટેરા FPGA રૂપરેખાંકન પદ્ધતિ
જો તમારી સિસ્ટમમાં આ ક્ષમતાઓ છે, તો તમે Altera FPGA માં લોડ કરેલા પ્રી-ટેસ્ટેડ હાર્ડવેર ડિઝાઇનથી તમારી ડિઝાઇનને રિફાઇન કરવાનું શરૂ કરી શકો છો. Altera FPGA નો ઉપયોગ કરવાથી તમે સમસ્યાઓનો ઉકેલ લાવવા અથવા નવી કાર્યક્ષમતા ઉમેરવા માટે તમારી ડિઝાઇનને ઝડપથી સંશોધિત કરી શકો છો. તમે તમારા સિસ્ટમના J નો ઉપયોગ કરીને Altera FPGA ને ફરીથી ગોઠવીને આ નવી હાર્ડવેર ડિઝાઇનને સરળતાથી ચકાસી શકો છો.TAG ઇન્ટરફેસ
જેTAG ઇન્ટરફેસ હાર્ડવેર અને સોફ્ટવેર ડેવલપમેન્ટને સપોર્ટ કરે છે. તમે J નો ઉપયોગ કરીને નીચેના કાર્યો કરી શકો છોTAG ઇન્ટરફેસ: · અલ્ટેરા FPGA ગોઠવો · સોફ્ટવેર ડાઉનલોડ કરો અને ડીબગ કરો · UART જેવા ઇન્ટરફેસ દ્વારા અલ્ટેરા FPGA સાથે વાતચીત કરો (JTAG UART
ટર્મિનલ) · ડીબગ હાર્ડવેર (સિગ્નલ ટેપ એમ્બેડેડ લોજિક વિશ્લેષક સાથે) · પ્રોગ્રામ ફ્લેશ મેમરી
તમે Nios V પ્રોસેસર-આધારિત ડિઝાઇન સાથે Altera FPGA ને ગોઠવો તે પછી, સોફ્ટવેર ડેવલપમેન્ટ ફ્લો ડિસ્ક્રીટ માઇક્રોકન્ટ્રોલર ડિઝાઇન માટેના ફ્લો જેવો જ હશે.

સંબંધિત માહિતી · AN 985: Nios V પ્રોસેસર ટ્યુટોરીયલ
સરળ Nios V પ્રોસેસર સિસ્ટમ બનાવવા અને Hello World એપ્લિકેશન ચલાવવા વિશે એક ઝડપી શરૂઆત માર્ગદર્શિકા.
© અલ્ટેરા કોર્પોરેશન. અલ્ટેરા, અલ્ટેરા લોગો, 'એ' લોગો અને અન્ય અલ્ટેરા ચિહ્નો અલ્ટેરા કોર્પોરેશનના ટ્રેડમાર્ક છે. અલ્ટેરા કોઈપણ સમયે સૂચના વિના કોઈપણ ઉત્પાદનો અને સેવાઓમાં ફેરફાર કરવાનો અધિકાર અનામત રાખે છે. અલ્ટેરા અહીં વર્ણવેલ કોઈપણ માહિતી, ઉત્પાદન અથવા સેવાના ઉપયોગ અથવા ઉપયોગથી ઉદ્ભવતી કોઈ જવાબદારી અથવા જવાબદારી સ્વીકારતું નથી સિવાય કે અલ્ટેરા દ્વારા લેખિતમાં સ્પષ્ટપણે સંમતિ આપવામાં આવી હોય. અલ્ટેરા ગ્રાહકોને કોઈપણ પ્રકાશિત માહિતી પર આધાર રાખતા પહેલા અને ઉત્પાદનો અથવા સેવાઓ માટે ઓર્ડર આપતા પહેલા ઉપકરણ સ્પષ્ટીકરણોનું નવીનતમ સંસ્કરણ મેળવવાની સલાહ આપવામાં આવે છે. *અન્ય નામો અને બ્રાન્ડ્સ અન્ય લોકોની મિલકત તરીકે દાવો કરી શકાય છે.

૧. Nios® V એમ્બેડેડ પ્રોસેસર ૭૨૬૯૫૨ વિશે | ૨૦૨૫.૦૭.૧૬
· Nios V પ્રોસેસર સંદર્ભ માર્ગદર્શિકા Nios V પ્રોસેસર પ્રદર્શન બેન્ચમાર્ક, પ્રોસેસર આર્કિટેક્ચર, પ્રોગ્રામિંગ મોડેલ અને કોર અમલીકરણ વિશે માહિતી પ્રદાન કરે છે.
· એમ્બેડેડ પેરિફેરલ્સ IP વપરાશકર્તા માર્ગદર્શિકા · Nios V પ્રોસેસર સોફ્ટવેર ડેવલપર હેન્ડબુક

Nios V પ્રોસેસર સોફ્ટવેર ડેવલપમેન્ટ પર્યાવરણ, ઉપલબ્ધ સાધનો અને Nios V પ્રોસેસર પર ચલાવવા માટે સોફ્ટવેર બનાવવાની પ્રક્રિયાનું વર્ણન કરે છે. · Ashling* RiscFree* Altera FPGAs માટે ઇન્ટિગ્રેટેડ ડેવલપમેન્ટ એન્વાયર્નમેન્ટ (IDE) વપરાશકર્તા માર્ગદર્શિકા Altera FPGAs આર્મ*-આધારિત HPS અને Nios V કોર પ્રોસેસર માટે RiscFree* ઇન્ટિગ્રેટેડ ડેવલપમેન્ટ એન્વાયર્નમેન્ટ (IDE)નું વર્ણન કરે છે. · Nios V પ્રોસેસર Altera FPGA IP રિલીઝ નોટ્સ
1.2. Quartus® પ્રાઇમ સોફ્ટવેર સપોર્ટ
ક્વાર્ટસ® પ્રાઇમ પ્રો એડિશન સોફ્ટવેર અને ક્વાર્ટસ પ્રાઇમ સ્ટાન્ડર્ડ એડિશન સોફ્ટવેર માટે Nios V પ્રોસેસર બિલ્ડ ફ્લો અલગ છે. તફાવતો વિશે વધુ માહિતી માટે AN 980: Nios V પ્રોસેસર ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર સપોર્ટનો સંદર્ભ લો.
સંબંધિત માહિતી AN 980: Nios V પ્રોસેસર ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર સપોર્ટ
૧.૩. Nios V પ્રોસેસર લાઇસન્સિંગ
દરેક Nios V પ્રોસેસર વેરિઅન્ટની પોતાની લાઇસન્સ કી હોય છે. એકવાર તમે લાઇસન્સ કી મેળવી લો, પછી તમે સમાપ્તિ તારીખ સુધી બધા Nios V પ્રોસેસર પ્રોજેક્ટ્સ માટે સમાન લાઇસન્સ કીનો ઉપયોગ કરી શકો છો. તમે Nios V પ્રોસેસર અલ્ટેરા FPGA IP લાઇસન્સ શૂન્ય કિંમતે મેળવી શકો છો.
Nios V પ્રોસેસર લાઇસન્સ કીની યાદી Altera FPGA સેલ્ફ-સર્વિસ લાઇસન્સિંગ સેન્ટરમાં ઉપલબ્ધ છે. સાઇન અપ ફોર ઇવેલ્યુએશન અથવા ફ્રી લાઇસન્સ ટેબ પર ક્લિક કરો અને વિનંતી કરવા માટે અનુરૂપ વિકલ્પો પસંદ કરો.
આકૃતિ 1. અલ્ટેરા FPGA સ્વ-સેવા લાઇસન્સિંગ કેન્દ્ર

લાઇસન્સ કી સાથે, તમે આ કરી શકો છો:
પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 7

૧. Nios® V એમ્બેડેડ પ્રોસેસર ૭૨૬૯૫૨ વિશે | ૨૦૨૫.૦૭.૧૬
· તમારી સિસ્ટમમાં Nios V પ્રોસેસર લાગુ કરો. · Nios V પ્રોસેસર સિસ્ટમના વર્તનનું અનુકરણ કરો. · ડિઝાઇનની કાર્યક્ષમતા ચકાસો, જેમ કે કદ અને ગતિ. · ડિવાઇસ પ્રોગ્રામિંગ જનરેટ કરો files. · ઉપકરણને પ્રોગ્રામ કરો અને હાર્ડવેરમાં ડિઝાઇન ચકાસો.
અલ્ટેરા FPGA માટે Ashling* RiscFree* IDE માં સોફ્ટવેર વિકસાવવા માટે તમારે લાયસન્સની જરૂર નથી.
સંબંધિત માહિતી · અલ્ટેરા FPGA સ્વ-સેવા લાઇસન્સિંગ સેન્ટર
Nios V પ્રોસેસર Altera FPGA IP લાઇસન્સ કી મેળવવા વિશે વધુ માહિતી માટે. · Altera FPGA સોફ્ટવેર ઇન્સ્ટોલેશન અને લાઇસન્સિંગ Altera FPGA સોફ્ટવેરને લાઇસન્સ આપવા અને ફિક્સ્ડ લાઇસન્સ અને નેટવર્ક લાઇસન્સ સર્વર સેટ કરવા વિશે વધુ માહિતી માટે.
૧.૪. એમ્બેડેડ સિસ્ટમ ડિઝાઇન
નીચેનો આકૃતિ હાર્ડવેર અને સોફ્ટવેર ડેવલપમેન્ટ બંને સહિત, સરળ Nios V પ્રોસેસર આધારિત સિસ્ટમ ડિઝાઇન ફ્લો દર્શાવે છે.

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 8

પ્રતિસાદ મોકલો

૧. Nios® V એમ્બેડેડ પ્રોસેસર ૭૨૬૯૫૨ વિશે | ૨૦૨૫.૦૭.૧૬

આકૃતિ 2.

Nios V પ્રોસેસર સિસ્ટમ ડિઝાઇન ફ્લો
સિસ્ટમ કન્સેપ્ટ

સિસ્ટમ આવશ્યકતાઓનું વિશ્લેષણ કરો

નિઓસ® વી
પ્રોસેસર કોર અને માનક ઘટકો

માં સિસ્ટમ વ્યાખ્યાયિત કરો અને જનરેટ કરો
પ્લેટફોર્મ ડિઝાઇનર

હાર્ડવેર ફ્લો: ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટને એકીકૃત અને સંકલિત કરો

સોફ્ટવેર ફ્લો: Nios V પ્રપોઝલ સોફ્ટવેરનો વિકાસ અને નિર્માણ કરો

હાર્ડવેર ફ્લો: FPGA ડિઝાઇન ડાઉનલોડ કરો
લક્ષ્ય બોર્ડ પર

સોફ્ટવેર ફ્લો: Nios V પ્રોસેસર સોફ્ટવેરનું પરીક્ષણ અને ડીબગ કરો

શું સોફ્ટવેર સ્પેકને પૂર્ણ કરતું નથી?
હા
હાર્ડવેર ના મીટ્સ સ્પેક? હા
સિસ્ટમ પૂર્ણ

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 9

726952 | 2025.07.16 પ્રતિસાદ મોકલો

2. ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર અને પ્લેટફોર્મ ડિઝાઇનર સાથે Nios V પ્રોસેસર હાર્ડવેર સિસ્ટમ ડિઝાઇન

આકૃતિ 3.

નીચેનો આકૃતિ લાક્ષણિક Nios V પ્રોસેસર હાર્ડવેર ડિઝાઇન દર્શાવે છે. Nios V પ્રોસેસર સિસ્ટમ હાર્ડવેર ડિઝાઇન ફ્લો

શરૂ કરો

Nios V કોરો અને માનક ઘટકો

Nios V આધારિત સિસ્ટમ ડિઝાઇન કરવા માટે પ્લેટફોર્મ ડિઝાઇનરનો ઉપયોગ કરો
પ્લેટફોર્મ ડિઝાઇનર ડિઝાઇન જનરેટ કરો

ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ સાથે પ્લેટફોર્મ ડિઝાઇનર સિસ્ટમને એકીકૃત કરો
પિન સ્થાનો, સમયની આવશ્યકતાઓ અને અન્ય ડિઝાઇન મર્યાદાઓ સોંપો
ઇન્ટેલ ક્વાર્ટસ પ્રાઇમમાં ટાર્ગેટ ડિવાઇસ માટે હાર્ડવેરનું કમ્પાઇલ કરો

ડાઉનલોડ કરવા માટે તૈયાર
૨.૧. પ્લેટફોર્મ ડિઝાઇનર સાથે Nios V પ્રોસેસર સિસ્ટમ ડિઝાઇન બનાવવી
ક્વાર્ટસ પ્રાઇમ સોફ્ટવેરમાં પ્લેટફોર્મ ડિઝાઇનર સિસ્ટમ ઇન્ટિગ્રેશન ટૂલનો સમાવેશ થાય છે જે Nios V પ્રોસેસર IP કોર અને અન્ય IP ને અલ્ટેરા FPGA સિસ્ટમ ડિઝાઇનમાં વ્યાખ્યાયિત અને સંકલિત કરવાના કાર્યને સરળ બનાવે છે. પ્લેટફોર્મ ડિઝાઇનર આપમેળે ઉલ્લેખિત ઉચ્ચ-સ્તરીય કનેક્ટિવિટીમાંથી ઇન્ટરકનેક્ટ લોજિક બનાવે છે. ઇન્ટરકનેક્ટ ઓટોમેશન સિસ્ટમ-સ્તરના HDL કનેક્શન્સને સ્પષ્ટ કરવાના સમય-વપરાશના કાર્યને દૂર કરે છે.
© અલ્ટેરા કોર્પોરેશન. અલ્ટેરા, અલ્ટેરા લોગો, 'એ' લોગો અને અન્ય અલ્ટેરા ચિહ્નો અલ્ટેરા કોર્પોરેશનના ટ્રેડમાર્ક છે. અલ્ટેરા કોઈપણ સમયે સૂચના વિના કોઈપણ ઉત્પાદનો અને સેવાઓમાં ફેરફાર કરવાનો અધિકાર અનામત રાખે છે. અલ્ટેરા અહીં વર્ણવેલ કોઈપણ માહિતી, ઉત્પાદન અથવા સેવાના ઉપયોગ અથવા ઉપયોગથી ઉદ્ભવતી કોઈ જવાબદારી અથવા જવાબદારી સ્વીકારતું નથી સિવાય કે અલ્ટેરા દ્વારા લેખિતમાં સ્પષ્ટપણે સંમતિ આપવામાં આવી હોય. અલ્ટેરા ગ્રાહકોને કોઈપણ પ્રકાશિત માહિતી પર આધાર રાખતા પહેલા અને ઉત્પાદનો અથવા સેવાઓ માટે ઓર્ડર આપતા પહેલા ઉપકરણ સ્પષ્ટીકરણોનું નવીનતમ સંસ્કરણ મેળવવાની સલાહ આપવામાં આવે છે. *અન્ય નામો અને બ્રાન્ડ્સ અન્ય લોકોની મિલકત તરીકે દાવો કરી શકાય છે.

2. ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર અને પ્લેટફોર્મ ડિઝાઇનર સાથે Nios V પ્રોસેસર હાર્ડવેર સિસ્ટમ ડિઝાઇન
726952 | 2025.07.16

સિસ્ટમ હાર્ડવેર આવશ્યકતાઓનું વિશ્લેષણ કર્યા પછી, તમે Nios V પ્રોસેસર કોર, મેમરી અને તમારી સિસ્ટમને જરૂરી અન્ય ઘટકોનો ઉલ્લેખ કરવા માટે Quartus Prime નો ઉપયોગ કરો છો. પ્લેટફોર્મ ડિઝાઇનર હાર્ડવેર સિસ્ટમમાં ઘટકોને એકીકૃત કરવા માટે આપમેળે ઇન્ટરકનેક્ટ લોજિક જનરેટ કરે છે.

૨.૧.૧. Nios V પ્રોસેસર Altera FPGA IP ઇન્સ્ટન્ટિએટિંગ

You can instantiate any of the processor IP cores in Platform Designer IP Catalog Processors and Peripherals Embedded Processors.

દરેક પ્રોસેસરનો IP કોર તેના અનન્ય આર્કિટેક્ચરના આધારે વિવિધ રૂપરેખાંકન વિકલ્પોને સપોર્ટ કરે છે. તમે તમારી ડિઝાઇન જરૂરિયાતોને વધુ સારી રીતે અનુરૂપ આ રૂપરેખાંકનોને વ્યાખ્યાયિત કરી શકો છો.

કોષ્ટક 1.

મુખ્ય પ્રકારોમાં રૂપરેખાંકન વિકલ્પો

રૂપરેખાંકન વિકલ્પો

Nios V/C પ્રોસેસર

Nios V/m પ્રોસેસર

ડીબગ ઉપયોગ રીસેટ વિનંતી

—

ફાંસો, અપવાદો અને વિક્ષેપો

CPU આર્કિટેક્ચર

ECC

કેશ, પેરિફેરલ રિજિયન્સ અને ટીસીએમ

—

કસ્ટમ સૂચનાઓ

—

લોકસ્ટેપ

—

Nios V/g પ્રોસેસર

૨.૧.૧.૧. નિઓસ વી/સી કોમ્પેક્ટ માઇક્રોકન્ટ્રોલર અલ્ટેરા એફપીજીએ આઇપીનું ઇન્સ્ટન્ટિએટિંગ આકૃતિ ૪. નિઓસ વી/સી કોમ્પેક્ટ માઇક્રોકન્ટ્રોલર અલ્ટેરા એફપીજીએ આઇપી

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 11

૨.૧.૧.૧.૧.૧. સીપીયુ આર્કિટેક્ચર ટેબ

કોષ્ટક 2.

CPU આર્કિટેક્ચર ટેબ

લક્ષણ

વર્ણન

Avalon® ઇન્ટરફેસ સક્ષમ કરો સૂચના મેનેજર અને ડેટા મેનેજર માટે Avalon ઇન્ટરફેસ સક્ષમ કરે છે. જો અક્ષમ હોય, તો સિસ્ટમ AXI4-Lite ઇન્ટરફેસનો ઉપયોગ કરે છે.

mhartid CSR મૂલ્ય

· અમાન્ય IP વિકલ્પ. · Nios V/c પ્રોસેસરમાં mhartid CSR મૂલ્યનો ઉપયોગ કરશો નહીં.

૨.૧.૧.૧.૨. રીસેટ વિનંતી ટેબનો ઉપયોગ કરો

કોષ્ટક 3.

રીસેટ વિનંતી ટેબ પરિમાણનો ઉપયોગ કરો

રીસેટ વિનંતી ટેબનો ઉપયોગ કરો

વર્ણન

રીસેટ વિનંતી ઇન્ટરફેસ ઉમેરો

· સ્થાનિક રીસેટ પોર્ટ્સને ખુલ્લા પાડવા માટે આ વિકલ્પને સક્ષમ કરો જ્યાં સ્થાનિક માસ્ટર તેનો ઉપયોગ Nios V પ્રોસેસરને Nios V પ્રોસેસર સિસ્ટમમાં અન્ય ઘટકોને અસર કર્યા વિના રીસેટ કરવા માટે ટ્રિગર કરવા માટે કરી શકે છે.
· રીસેટ ઇન્ટરફેસમાં ઇનપુટ રીસેટ્રેક સિગ્નલ અને આઉટપુટ એસીકે સિગ્નલનો સમાવેશ થાય છે.
· તમે resetreq સિગ્નલનો ઉપયોગ કરીને Nios V પ્રોસેસર કોરને રીસેટ કરવાની વિનંતી કરી શકો છો.
· પ્રોસેસર ack સિગ્નલ ન આપે ત્યાં સુધી રીસેટ્રેક સિગ્નલ એસેર્ટ રહેવો જોઈએ. સિગ્નલ એસેર્ટ ન રહેવાથી પ્રોસેસર બિન-નિર્ધારિત સ્થિતિમાં આવી શકે છે.
· Nios V પ્રોસેસર ack સિગ્નલનો દાવો કરીને રીસેટ સફળ થયાનો જવાબ આપે છે.
પ્રોસેસર સફળતાપૂર્વક રીસેટ થયા પછી, રીસેટ્રેક સિગ્નલનું ડી-એસરેશન ન થાય ત્યાં સુધી ack સિગ્નલનું એસરેશન સમયાંતરે ઘણી વખત થઈ શકે છે.

૨.૧.૧.૧.૩. ટ્રેપ્સ, અપવાદો અને વિક્ષેપો ટેબ

કોષ્ટક 4.

ટ્રેપ્સ, અપવાદો અને વિક્ષેપો ટેબ પરિમાણો

ફાંસો, અપવાદો અને વિક્ષેપો

વર્ણન

રીસેટ એજન્ટ

ઑફસેટ રીસેટ કરો

· પસંદ કરેલા રીસેટ એજન્ટના બેઝ એડ્રેસના સંદર્ભમાં રીસેટ વેક્ટરના ઓફસેટનો ઉલ્લેખ કરે છે. · પ્લેટફોર્મ ડિઝાઇનર આપમેળે રીસેટ ઓફસેટ માટે ડિફોલ્ટ મૂલ્ય પ્રદાન કરે છે.

નોંધ:

પ્લેટફોર્મ ડિઝાઇનર એક એબ્સોલ્યુટ વિકલ્પ પૂરો પાડે છે, જે તમને રીસેટ ઓફસેટમાં એક એબ્સોલ્યુટ સરનામું સ્પષ્ટ કરવાની મંજૂરી આપે છે. જ્યારે રીસેટ વેક્ટર સ્ટોર કરતી મેમરી પ્રોસેસર સિસ્ટમ અને સબસિસ્ટમ્સની બહાર સ્થિત હોય ત્યારે આ વિકલ્પનો ઉપયોગ કરો.

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 12

પ્રતિસાદ મોકલો

૨.૧.૧.૧.૪. ઇસીસી ટેબ

કોષ્ટક 5.

ECC ટેબ

ECC

ભૂલ શોધ અને સ્થિતિ રિપોર્ટિંગ સક્ષમ કરો

વર્ણન
· Nios V પ્રોસેસરના આંતરિક RAM બ્લોક્સ માટે ECC સુવિધા લાગુ કરવા માટે આ વિકલ્પને સક્ષમ કરો. · ECC સુવિધાઓ 2-બીટ સુધીની ભૂલો શોધી કાઢે છે અને નીચેના વર્તનના આધારે પ્રતિક્રિયા આપે છે:
— જો તે સુધારી શકાય તેવી ભૂલ 1-બીટ હોય, તો પ્રોસેસર પાઇપલાઇનમાં ભૂલ સુધાર્યા પછી પણ પ્રોસેસર કાર્ય કરવાનું ચાલુ રાખે છે. જો કે, સુધારણા સ્રોત યાદોમાં પ્રતિબિંબિત થતી નથી.
— જો ભૂલ સુધારી ન શકાય તેવી હોય, તો પ્રોસેસર પ્રોસેસર પાઇપલાઇન અને સ્રોત મેમરીમાં તેને સુધાર્યા વિના કાર્ય કરવાનું ચાલુ રાખે છે, જેના કારણે પ્રોસેસર બિન-નિર્ધારિત સ્થિતિમાં પ્રવેશી શકે છે.

૨.૧.૧.૨. Nios V/m માઇક્રોકન્ટ્રોલર અલ્ટેરા FPGA IP ઇન્સ્ટન્ટિએટિંગ આકૃતિ ૫. Nios V/m માઇક્રોકન્ટ્રોલર અલ્ટેરા FPGA IP

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 13

૨.૧.૧.૨.૧. ડીબગ ટેબ

કોષ્ટક 6.

ડીબગ ટેબ પરિમાણો

ડીબગ ટેબ

વર્ણન

ડીબગ સક્ષમ કરો
ડીબગ મોડ્યુલમાંથી રીસેટ સક્ષમ કરો

· J ઉમેરવા માટે આ વિકલ્પને સક્ષમ કરોTAG Nios V પ્રોસેસર સાથે લક્ષ્ય જોડાણ મોડ્યુલ. · JTAG ટાર્ગેટ કનેક્શન મોડ્યુલ દ્વારા Nios V પ્રોસેસર સાથે કનેક્ટ થવાની મંજૂરી આપે છે
JTAG FPGA ના ઇન્ટરફેસ પિન. · કનેક્શન નીચેની મૂળભૂત ક્ષમતાઓ પૂરી પાડે છે:
— Nios V પ્રોસેસર શરૂ કરો અને બંધ કરો — રજિસ્ટર અને મેમરીની તપાસ કરો અને સંપાદિત કરો. — Nios V એપ્લિકેશન .elf ડાઉનલોડ કરો file રનટાઇમ પર પ્રોસેસર મેમરીમાં
niosv-download. — Nios V પ્રોસેસર પર ચાલતી એપ્લિકેશનને ડીબગ કરો · dm_agent પોર્ટને પ્રોસેસર સૂચના અને ડેટા બસ સાથે કનેક્ટ કરો. ખાતરી કરો કે બંને બસો વચ્ચેનો બેઝ સરનામું સમાન છે.
· dbg_reset_out અને ndm_reset_in પોર્ટ્સને ખુલ્લા પાડવા માટે આ વિકલ્પને સક્ષમ કરો. · JTAG ડીબગર અથવા niosv-download -r આદેશ dbg_reset_out ને ટ્રિગર કરે છે, જે
Nios V પ્રોસેસરને આ પોર્ટ સાથે કનેક્ટ થતા સિસ્ટમ પેરિફેરલ્સને રીસેટ કરવાની મંજૂરી આપે છે. · તમારે dbg_reset_out ઇન્ટરફેસને રીસેટ કરવાને બદલે ndm_reset_in સાથે કનેક્ટ કરવું આવશ્યક છે.
પ્રોસેસર કોર અને ટાઈમર મોડ્યુલ પર રીસેટ ટ્રિગર કરવા માટે ઇન્ટરફેસ. અનિશ્ચિત વર્તણૂકને રોકવા માટે તમારે ઇન્ટરફેસ રીસેટ કરવા માટે dbg_reset_out ઇન્ટરફેસને કનેક્ટ કરવું જોઈએ નહીં.

૨.૧.૧.૧.૨. રીસેટ વિનંતી ટેબનો ઉપયોગ કરો

કોષ્ટક 7.

રીસેટ વિનંતી ટેબ પરિમાણનો ઉપયોગ કરો

રીસેટ વિનંતી ટેબનો ઉપયોગ કરો

વર્ણન

રીસેટ વિનંતી ઇન્ટરફેસ ઉમેરો

· સ્થાનિક રીસેટ પોર્ટ્સને ખુલ્લા પાડવા માટે આ વિકલ્પને સક્ષમ કરો જ્યાં સ્થાનિક માસ્ટર તેનો ઉપયોગ Nios V પ્રોસેસરને Nios V પ્રોસેસર સિસ્ટમમાં અન્ય ઘટકોને અસર કર્યા વિના રીસેટ કરવા માટે ટ્રિગર કરવા માટે કરી શકે છે.
· રીસેટ ઇન્ટરફેસમાં ઇનપુટ રીસેટ્રેક સિગ્નલ અને આઉટપુટ એસીકે સિગ્નલનો સમાવેશ થાય છે.
· તમે resetreq સિગ્નલનો ઉપયોગ કરીને Nios V પ્રોસેસર કોરને રીસેટ કરવાની વિનંતી કરી શકો છો.
· પ્રોસેસર ack સિગ્નલ ન આપે ત્યાં સુધી રીસેટ્રેક સિગ્નલ એસેર્ટ રહેવો જોઈએ. સિગ્નલ એસેર્ટ ન રહેવાથી પ્રોસેસર બિન-નિર્ધારિત સ્થિતિમાં આવી શકે છે.
· ડીબગ મોડમાં રીસેટ્રેક સિગ્નલના નિવેદનની પ્રોસેસરની સ્થિતિ પર કોઈ અસર થતી નથી.
· Nios V પ્રોસેસર ack સિગ્નલનો દાવો કરીને રીસેટ સફળ થયાનો જવાબ આપે છે.
પ્રોસેસર સફળતાપૂર્વક રીસેટ થયા પછી, રીસેટ્રેક સિગ્નલનું ડી-એસરેશન ન થાય ત્યાં સુધી ack સિગ્નલનું એસરેશન સમયાંતરે ઘણી વખત થઈ શકે છે.

૨.૧.૧.૧.૩. ટ્રેપ્સ, અપવાદો અને વિક્ષેપો ટેબ

કોષ્ટક 8.

ટ્રેપ્સ, અપવાદો અને વિક્ષેપો ટેબ

વર્ણન

રીસેટ એજન્ટ

ઑફસેટ ઇન્ટરપ્ટ મોડ રીસેટ કરો

· પસંદ કરેલા રીસેટ એજન્ટના બેઝ એડ્રેસના સંદર્ભમાં રીસેટ વેક્ટરના ઓફસેટનો ઉલ્લેખ કરે છે. · પ્લેટફોર્મ ડિઝાઇનર આપમેળે રીસેટ ઓફસેટ માટે ડિફોલ્ટ મૂલ્ય પ્રદાન કરે છે.
ડાયરેક્ટ અથવા વેક્ટરેડ ઇન્ટરપ્ટ કંટ્રોલરનો પ્રકાર સ્પષ્ટ કરો. નોંધ: Nios V/m નોન-પાઇપલાઇન પ્રોસેસર વેક્ટરેડ ઇન્ટરપ્ટ્સને સપોર્ટ કરતું નથી.
તેથી, જ્યારે પ્રોસેસર નોનપાઇપલાઇન મોડમાં હોય ત્યારે વેક્ટર ઇન્ટરપ્ટ મોડનો ઉપયોગ કરવાનું ટાળો.

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 14

પ્રતિસાદ મોકલો

નોંધ:

૨.૧.૧.૨.૪. સીપીયુ આર્કિટેક્ચર

કોષ્ટક 9.

CPU આર્કિટેક્ચર ટેબ પરિમાણો

CPU આર્કિટેક્ચર

વર્ણન

CPU માં પાઇપલાઇનિંગ સક્ષમ કરો

· પાઇપલાઇનવાળા Nios V/m પ્રોસેસરને ઇન્સ્ટન્ટિએટ કરવા માટે આ વિકલ્પને સક્ષમ કરો. — ઉચ્ચ લોજિક ક્ષેત્ર અને ઓછી Fmax આવર્તનના ખર્ચે IPC વધારે છે.
· પાઇપલાઇન વગરના Nios V/m પ્રોસેસરને ઇન્સ્ટન્ટિએટ કરવા માટે આ વિકલ્પને અક્ષમ કરો. — Nios V/c પ્રોસેસર જેવું જ કોર પ્રદર્શન ધરાવે છે. — ડિબગીંગ અને ઇન્ટરપ્ટ ક્ષમતાને સપોર્ટ કરે છે — નીચા IPC ની કિંમતે લોજિક એરિયા અને ઉચ્ચ Fmax ફ્રીક્વન્સી.

એવલોન ઇન્ટરફેસ સક્ષમ કરો

સૂચના મેનેજર અને ડેટા મેનેજર માટે એવલોન ઇન્ટરફેસને સક્ષમ કરે છે. જો અક્ષમ હોય, તો સિસ્ટમ AXI4-Lite ઇન્ટરફેસનો ઉપયોગ કરે છે.

mhartid CSR મૂલ્ય

· હાર્ટ આઈડી રજિસ્ટર (mhartid) નું મૂલ્ય ડિફોલ્ટ પર 0 છે. · 0 અને 4094 ની વચ્ચેનું મૂલ્ય સોંપો. · Altera FPGA Avalon Mutex Core HAL API સાથે સુસંગત.

સંબંધિત માહિતી એમ્બેડેડ પેરિફેરલ IP વપરાશકર્તા માર્ગદર્શિકા - ઇન્ટેલ FPGA Avalon® Mutex Core

૨.૧.૧.૧.૪. ઇસીસી ટેબ
કોષ્ટક 10. ECC ટેબ
ECC ભૂલ શોધ અને સ્થિતિ રિપોર્ટિંગ સક્ષમ કરે છે

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 15

2. ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર અને પ્લેટફોર્મ ડિઝાઇનર સાથે Nios V પ્રોસેસર હાર્ડવેર સિસ્ટમ ડિઝાઇન
726952 | 2025.07.16
૨.૧.૧.૩. Nios V/g જનરલ પર્પઝ પ્રોસેસર અલ્ટેરા FPGA IP ઇન્સ્ટન્ટિએટિંગ
આકૃતિ 6. Nios V/g જનરલ પર્પઝ પ્રોસેસર અલ્ટેરા FPGA IP – ભાગ 1

આકૃતિ 7.

Nios V/g જનરલ પર્પઝ પ્રોસેસર અલ્ટેરા FPGA IP - ભાગ 2 (કોર લેવલ ઇન્ટરપ્ટ કંટ્રોલરને સક્ષમ કરો બંધ કરો)

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 16

પ્રતિસાદ મોકલો

આકૃતિ 8.

Nios V/g જનરલ પર્પઝ પ્રોસેસર અલ્ટેરા FPGA IP - ભાગ 2 (કોર લેવલ ઇન્ટરપ્ટ કંટ્રોલરને સક્ષમ કરો ચાલુ કરો)

આકૃતિ 9. Nios V/g જનરલ પર્પઝ પ્રોસેસર અલ્ટેરા FPGA IP – ભાગ 3

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 17

2. ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર અને પ્લેટફોર્મ ડિઝાઇનર સાથે Nios V પ્રોસેસર હાર્ડવેર સિસ્ટમ ડિઝાઇન
726952 | 2025.07.16
આકૃતિ 10. Nios V/g જનરલ પર્પઝ પ્રોસેસર અલ્ટેરા FPGA IP – ભાગ 4

૨.૧.૧.૨.૪. સીપીયુ આર્કિટેક્ચર

કોષ્ટક 11. CPU આર્કિટેક્ચર પરિમાણો

CPU આર્કિટેક્ચર ટેબ ફ્લોટિંગ પોઈન્ટ યુનિટ સક્ષમ કરો

વર્ણન પ્રોસેસર કોરમાં ફ્લોટિંગ-પોઇન્ટ યુનિટ ("F" એક્સટેન્શન) ઉમેરવા માટે આ વિકલ્પને સક્ષમ કરો.

શાખા આગાહી સક્ષમ કરો

શાખા સૂચનાઓ માટે સ્ટેટિક શાખા આગાહી (પાછળ લેવામાં આવે છે અને આગળ લેવામાં નથી આવતું) સક્ષમ કરો.

mhartid CSR મૂલ્ય

FPU માટે FSQRT અને FDIV સૂચનાઓ અક્ષમ કરો.

· FPU માં ફ્લોટિંગ-પોઇન્ટ સ્ક્વેરમૂળ (FSQRT) અને ફ્લોટિંગ-પોઇન્ટ ડિવિઝન (FDIV) કામગીરી દૂર કરો.
· રનટાઇમ દરમિયાન બંને સૂચનાઓ પર સોફ્ટવેર ઇમ્યુલેશન લાગુ કરો.

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 18

પ્રતિસાદ મોકલો

૨.૧.૧.૨.૧. ડીબગ ટેબ

કોષ્ટક 12. ડીબગ ટેબ પરિમાણો

ડીબગ ટેબ

વર્ણન

ડીબગ સક્ષમ કરો
ડીબગ મોડ્યુલમાંથી રીસેટ સક્ષમ કરો

૨.૧.૧.૩.૩. લોકસ્ટેપ ટેબ કોષ્ટક ૧૩. લોકસ્ટેપ ટેબ
પરિમાણો લોકસ્ટેપ સક્ષમ કરો ડિફોલ્ટ સમયસમાપ્તિ સમયગાળો વિસ્તૃત રીસેટ ઇન્ટરફેસ સક્ષમ કરો

વર્ણન · ડ્યુઅલ કોર લોકસ્ટેપ સિસ્ટમ સક્ષમ કરો. · રીસેટ એક્ઝિટ પર પ્રોગ્રામેબલ ટાઇમઆઉટનું ડિફોલ્ટ મૂલ્ય (0 અને 255 ની વચ્ચે). · વિસ્તૃત રીસેટ નિયંત્રણ માટે વૈકલ્પિક વિસ્તૃત રીસેટ ઇન્ટરફેસ સક્ષમ કરો. · જ્યારે અક્ષમ હોય, ત્યારે fRSmartComp મૂળભૂત રીસેટ નિયંત્રણ લાગુ કરે છે.

૨.૧.૧.૧.૨. રીસેટ વિનંતી ટેબનો ઉપયોગ કરો

કોષ્ટક 14. રીસેટ વિનંતી ટેબ પરિમાણનો ઉપયોગ કરો

રીસેટ વિનંતી ટેબનો ઉપયોગ કરો

વર્ણન

રીસેટ વિનંતી ઇન્ટરફેસ ઉમેરો

· સ્થાનિક રીસેટ પોર્ટ્સને ખુલ્લા પાડવા માટે આ વિકલ્પને સક્ષમ કરો જ્યાં સ્થાનિક માસ્ટર તેનો ઉપયોગ Nios V પ્રોસેસરને Nios V પ્રોસેસર સિસ્ટમમાં અન્ય ઘટકોને અસર કર્યા વિના રીસેટ કરવા માટે ટ્રિગર કરવા માટે કરી શકે છે.
· રીસેટ ઇન્ટરફેસમાં ઇનપુટ રીસેટ્રેક સિગ્નલ અને આઉટપુટ એસીકે સિગ્નલનો સમાવેશ થાય છે.
· તમે resetreq સિગ્નલનો ઉપયોગ કરીને Nios V પ્રોસેસર કોરને રીસેટ કરવાની વિનંતી કરી શકો છો.
· પ્રોસેસર ack સિગ્નલ ન આપે ત્યાં સુધી રીસેટ્રેક સિગ્નલ એસેર્ટ રહેવો જોઈએ. સિગ્નલ એસેર્ટ ન રહેવાથી પ્રોસેસર બિન-નિર્ધારિત સ્થિતિમાં આવી શકે છે.
· ડીબગ મોડમાં રીસેટ્રેક સિગ્નલના નિવેદનની પ્રોસેસરની સ્થિતિ પર કોઈ અસર થતી નથી.
· Nios V પ્રોસેસર ack સિગ્નલનો દાવો કરીને રીસેટ સફળ થયાનો જવાબ આપે છે.
પ્રોસેસર સફળતાપૂર્વક રીસેટ થયા પછી, રીસેટ્રેક સિગ્નલનું ડી-એસરેશન ન થાય ત્યાં સુધી ack સિગ્નલનું એસરેશન સમયાંતરે ઘણી વખત થઈ શકે છે.

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 19

૨.૧.૧.૧.૩. ટ્રેપ્સ, અપવાદો અને વિક્ષેપો ટેબ

કોષ્ટક 15.

જ્યારે કોર લેવલ ઇન્ટરપ્ટ કંટ્રોલરને સક્ષમ કરો બંધ હોય ત્યારે ટ્રેપ્સ, અપવાદો અને ઇન્ટરપ્ટ્સ ટેબ

ટ્રેપ્સ, અપવાદો અને વિક્ષેપો ટેબ
રીસેટ એજન્ટ

વર્ણન
· રીસેટ વેક્ટર (Nios V પ્રોસેસર રીસેટ સરનામું) હોસ્ટ કરતી મેમરી જ્યાં રીસેટ કોડ રહે છે.
· તમે રીસેટ એજન્ટ તરીકે Nios V પ્રોસેસર સૂચના માસ્ટર સાથે જોડાયેલ અને Nios V પ્રોસેસર બૂટ ફ્લો દ્વારા સપોર્ટેડ કોઈપણ મેમરી મોડ્યુલ પસંદ કરી શકો છો.

ઑફસેટ રીસેટ કરો

કોર લેવલ ઇન્ટરપ્ટ કંટ્રોલર (CLIC) ને સક્ષમ કરો

· પ્રી-એમ્પ્ટિવ ઇન્ટરપ્ટ્સ અને રૂપરેખાંકિત ઇન્ટરપ્ટ ટ્રિગર સ્થિતિને સપોર્ટ કરવા માટે CLIC ને સક્ષમ કરો.
· જ્યારે સક્ષમ હોય, ત્યારે તમે પ્લેટફોર્મ ઇન્ટરપ્ટ્સની સંખ્યા ગોઠવી શકો છો, ટ્રિગર શરતો સેટ કરી શકો છો અને કેટલાક ઇન્ટરપ્ટ્સને પ્રી-એમ્પ્ટિવ તરીકે નિયુક્ત કરી શકો છો.

ઇન્ટરપ્ટ મોડ શેડો રજિસ્ટર Files

ઇન્ટરપ્ટ પ્રકારોને ડાયરેક્ટ અથવા વેક્ટર તરીકે સ્પષ્ટ કરો. ઇન્ટરપ્ટ પર સંદર્ભ સ્વિચિંગ ઘટાડવા માટે શેડો રજિસ્ટર સક્ષમ કરો.

કોષ્ટક 16.

જ્યારે સક્ષમ કોર લેવલ ઇન્ટરપ્ટ કંટ્રોલર ચાલુ હોય ત્યારે ટ્રેપ્સ, અપવાદો અને ઇન્ટરપ્ટ્સ

ફાંસો, અપવાદો અને વિક્ષેપો

વર્ણનો

રીસેટ એજન્ટ
ઑફસેટ રીસેટ કરો
કોર લેવલ ઇન્ટરપ્ટ કંટ્રોલર (CLIC) ને સક્ષમ કરો

· રીસેટ વેક્ટર (Nios V પ્રોસેસર રીસેટ સરનામું) હોસ્ટ કરતી મેમરી જ્યાં રીસેટ કોડ રહે છે.
· તમે રીસેટ એજન્ટ તરીકે Nios V પ્રોસેસર સૂચના માસ્ટર સાથે જોડાયેલ અને Nios V પ્રોસેસર બૂટ ફ્લો દ્વારા સપોર્ટેડ કોઈપણ મેમરી મોડ્યુલ પસંદ કરી શકો છો.
· પસંદ કરેલા રીસેટ એજન્ટના બેઝ એડ્રેસના સંદર્ભમાં રીસેટ વેક્ટરના ઓફસેટનો ઉલ્લેખ કરે છે. · પ્લેટફોર્મ ડિઝાઇનર આપમેળે રીસેટ ઓફસેટ માટે ડિફોલ્ટ મૂલ્ય પ્રદાન કરે છે.
· પ્રી-એમ્પ્ટિવ ઇન્ટરપ્ટ્સ અને કન્ફિગરેબલ ઇન્ટરપ્ટ ટ્રિગર કન્ડિશનને સપોર્ટ કરવા માટે CLIC ને સક્ષમ કરો. · જ્યારે સક્ષમ હોય, ત્યારે તમે પ્લેટફોર્મ ઇન્ટરપ્ટ્સની સંખ્યા ગોઠવી શકો છો, ટ્રિગર કન્ડિશન સેટ કરી શકો છો,
અને કેટલાક વિક્ષેપોને પ્રી-એમ્પ્ટિવ તરીકે નિયુક્ત કરો.

ઇન્ટરપ્ટ મોડ

· ઇન્ટરપ્ટ પ્રકારોને ડાયરેક્ટ, વેક્ટર અથવા CLIC તરીકે સ્પષ્ટ કરો.

શેડો રજિસ્ટર Files

· ઇન્ટરપ્ટ પર સંદર્ભ સ્વિચિંગ ઘટાડવા માટે શેડો રજિસ્ટર સક્ષમ કરો.
· બે અભિગમો પ્રદાન કરે છે:
— CLIC ઇન્ટરપ્ટ લેવલની સંખ્યા
— CLIC ઇન્ટરપ્ટ લેવલની સંખ્યા – ૧: જ્યારે તમને રજિસ્ટરનો નંબર જોઈતો હોય ત્યારે આ વિકલ્પ ઉપયોગી છે file M20K અથવા M9K બ્લોક્સની ચોક્કસ સંખ્યામાં ફિટ થવાની નકલો.
· શેડો રજિસ્ટરનો ઉપયોગ કરવા માટે Nios V પ્રોસેસરને સક્ષમ કરો. files જે ઇન્ટરપ્ટ પર સંદર્ભ સ્વિચિંગ ઓવરહેડ ઘટાડે છે.
શેડો રજિસ્ટર વિશે વધુ માહિતી માટે files માટે, Nios V પ્રોસેસર સંદર્ભ માર્ગદર્શિકાનો સંદર્ભ લો.

પ્લેટફોર્મ વિક્ષેપ સ્ત્રોતોની સંખ્યા

· ૧૬ થી ૨૦૪૮ ની વચ્ચે પ્લેટફોર્મ ઇન્ટરપ્ટની સંખ્યા સ્પષ્ટ કરે છે.
નોંધ: CLIC 2064 ઇન્ટરપ્ટ ઇનપુટ્સને સપોર્ટ કરે છે, અને પહેલા 16 ઇન્ટરપ્ટ ઇનપુટ્સ પણ બેઝિક ઇન્ટરપ્ટ કંટ્રોલર સાથે જોડાયેલા છે.

CLIC વેક્ટર ટેબલ સંરેખણ

· પ્લેટફોર્મ ઇન્ટરપ્ટ સ્ત્રોતોની સંખ્યાના આધારે આપમેળે નક્કી થાય છે. · જો તમે ભલામણ કરેલ મૂલ્ય કરતા ઓછી ગોઠવણીનો ઉપયોગ કરો છો, તો CLIC લોજિક વધારે છે
વેક્ટરિંગ ગણતરીઓ કરવા માટે એક વધારાનો એડર ઉમેરીને જટિલતા. · જો તમે ભલામણ કરેલ મૂલ્ય કરતા ઓછી ગોઠવણીનો ઉપયોગ કરો છો, તો આના પરિણામે વધારો થાય છે
CLIC માં તાર્કિક જટિલતા.
ચાલુ રાખ્યું…

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 20

પ્રતિસાદ મોકલો

ફાંસો, અપવાદો અને વિક્ષેપો
વિક્ષેપ સ્તરોની સંખ્યા
સ્તર દીઠ વિક્ષેપ પ્રાથમિકતાઓની સંખ્યા
રૂપરેખાંકિત ઇન્ટરપ્ટ પોલારિટી સપોર્ટ એજ ટ્રિગર ઇન્ટરપ્ટ્સ

વર્ણનો
· એપ્લિકેશન કોડ માટે વધારાના સ્તર 0 સાથે વિક્ષેપ સ્તરોની સંખ્યા સ્પષ્ટ કરે છે. ઉચ્ચ સ્તરના વિક્ષેપો નીચલા-સ્તરના વિક્ષેપ માટે ચાલી રહેલા હેન્ડલરને વિક્ષેપિત (પ્રી-એમ્પ્ટ) કરી શકે છે.
· ઇન્ટરપ્ટ માટે નોન-ઝીરો ઇન્ટરપ્ટ લેવલ એકમાત્ર વિકલ્પો હોવાથી, એપ્લિકેશન કોડ હંમેશા સૌથી નીચા સ્તર 0 પર હોય છે. નોંધ: ઇન્ટરપ્ટના લેવલ અને પ્રાધાન્યતાનું રન-ટાઇમ રૂપરેખાંકન એક જ 8-બીટ રજિસ્ટરમાં કરવામાં આવે છે. જો ઇન્ટરપ્ટ લેવલની સંખ્યા 256 હોય, તો રન-ટાઇમ પર ઇન્ટરપ્ટ પ્રાધાન્યતાને ગોઠવવાનું શક્ય નથી. નહિંતર, રૂપરેખાંકિત પ્રાથમિકતાઓની મહત્તમ સંખ્યા 256 / (ઇન્ટરપ્ટ લેવલની સંખ્યા - 1) છે.
· ઇન્ટરપ્ટ પ્રાથમિકતાઓની સંખ્યા સ્પષ્ટ કરે છે, જેનો ઉપયોગ CLIC નોન-પ્રી-એમ્પ્ટિંગ ઇન્ટરપ્ટ હેન્ડલર્સને કયા ક્રમમાં બોલાવવામાં આવે છે તે નક્કી કરવા માટે કરે છે. નોંધ: પસંદ કરેલ ઇન્ટરપ્ટ સ્તર અને પસંદ કરેલ ઇન્ટરપ્ટ પ્રાથમિકતાના બાઈનરી મૂલ્યોનું જોડાણ 8 બિટ્સ કરતા ઓછું હોવું જોઈએ.
· રનટાઇમ દરમિયાન ઇન્ટરપ્ટ પોલેરિટીને ગોઠવવાની મંજૂરી આપે છે. · ડિફોલ્ટ પોલેરિટી પોઝિટિવ પોલેરિટી છે.
· તમને રનટાઇમ દરમિયાન ઇન્ટરપ્ટ ટ્રિગર સ્થિતિને ગોઠવવાની મંજૂરી આપે છે, એટલે કે હાઇ-લેવલ ટ્રિગર અથવા પોઝિટિવ-એજ ટ્રિગર (જ્યારે ઇન્ટરપ્ટ પોલારિટી કન્ફિગરેબલ ઇન્ટરપ્ટ પોલારિટીમાં પોઝિટિવ હોય છે).
· ડિફોલ્ટ ટ્રિગર સ્થિતિ લેવલ ટ્રિગર ઇન્ટરપ્ટ છે.

નોંધ:

સંબંધિત માહિતી Nios® V પ્રોસેસર સંદર્ભ માર્ગદર્શિકા

૨.૧.૧.૩.૬. મેમરી રૂપરેખાંકનો ટેબ

કોષ્ટક 17. મેમરી રૂપરેખાંકન ટેબ પરિમાણો

શ્રેણી

મેમરી રૂપરેખાંકન ટેબ

વર્ણન

કેશ

ડેટા કેશનું કદ

· ડેટા કેશનું કદ સ્પષ્ટ કરે છે. · માન્ય કદ 0 કિલોબાઇટ (KB) થી 16 KB સુધીના છે. · જ્યારે કદ 0 KB હોય ત્યારે ડેટા કેશ બંધ કરો.

સૂચના કેશ કદ

· સૂચના કેશનું કદ સ્પષ્ટ કરે છે. · માન્ય કદ 0 KB થી 16 KB સુધીના છે. · જ્યારે કદ 0 KB હોય ત્યારે સૂચના કેશ બંધ કરો.

પેરિફેરલ રિજન A અને B

કદ

· પેરિફેરલ પ્રદેશનું કદ સ્પષ્ટ કરે છે.
· માન્ય કદ 64 KB થી 2 ગીગાબાઇટ્સ (GB), અથવા કંઈ નહીં છે. કંઈ નહીં પસંદ કરવાથી પેરિફેરલ પ્રદેશ અક્ષમ થાય છે.

આધાર સરનામું

· કદ પસંદ કર્યા પછી પેરિફેરલ પ્રદેશનું મૂળ સરનામું સ્પષ્ટ કરે છે.
· પેરિફેરલ પ્રદેશમાં બધા સરનામાં અનચેચેબલ ડેટા એક્સેસ ઉત્પન્ન કરે છે.
· પેરિફેરલ રીજન બેઝ એડ્રેસ પેરિફેરલ રીજનના કદ સાથે સંરેખિત હોવું આવશ્યક છે.

ગાઢ રીતે જોડાયેલી યાદો

કદ

· ચુસ્ત રીતે જોડાયેલ મેમરીનું કદ સ્પષ્ટ કરે છે. — માન્ય કદ 0 MB થી 512 MB સુધીના છે.

બેઝ એડ્રેસ ઇનિશિયલાઇઝેશન File

· ટાઇટ-કપ્લ્ડ મેમરીનું બેઝ એડ્રેસ સ્પષ્ટ કરે છે. · ઇનિશિયલાઇઝેશન સ્પષ્ટ કરે છે file ચુસ્તપણે જોડાયેલી મેમરી માટે.

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 21

નોંધ:

કેશ સક્ષમ Nios V પ્રોસેસર સિસ્ટમમાં, તમારે સિસ્ટમ પેરિફેરલ્સને પેરિફેરલ પ્રદેશમાં મૂકવા આવશ્યક છે. તમે UART, PIO, DMA અને અન્ય જેવા પેરિફેરલ્સ માટે બિન-કેશેબલ વ્યવહારને વ્યાખ્યાયિત કરવા માટે પેરિફેરલ પ્રદેશોનો ઉપયોગ કરી શકો છો.

૨.૧.૧.૧.૪. ઇસીસી ટેબ

કોષ્ટક 18. ECC ટેબ
ECC ભૂલ શોધ અને સ્થિતિ રિપોર્ટિંગ સક્ષમ કરે છે
સિંગલ બીટ કરેક્શન સક્ષમ કરો

વર્ણન
· Nios V પ્રોસેસરના આંતરિક RAM બ્લોક્સ માટે ECC સુવિધા લાગુ કરવા માટે આ વિકલ્પને સક્ષમ કરો. · ECC સુવિધાઓ 2-બીટ સુધીની ભૂલો શોધી કાઢે છે અને નીચેના વર્તનના આધારે પ્રતિક્રિયા આપે છે:
— જો તે સુધારી શકાય તેવી સિંગલ બીટ ભૂલ હોય અને સિંગલ બીટ કરેક્શન સક્ષમ કરો બંધ હોય, તો પ્રોસેસર પાઇપલાઇનમાં ભૂલ સુધાર્યા પછી પ્રોસેસર કાર્ય કરવાનું ચાલુ રાખે છે. જો કે, સુધારણા સ્રોત યાદોમાં પ્રતિબિંબિત થતી નથી.
— જો તે સુધારી શકાય તેવી સિંગલ બીટ ભૂલ હોય અને સિંગલ બીટ કરેક્શન સક્ષમ કરો ચાલુ હોય, તો પ્રોસેસર પાઇપલાઇન અને સ્રોત યાદોમાં ભૂલ સુધાર્યા પછી પણ કાર્ય કરવાનું ચાલુ રાખે છે.
— જો તે સુધારી ન શકાય તેવી ભૂલ હોય, તો પ્રોસેસર તેનું કાર્ય બંધ કરી દે છે.
કોરમાં એમ્બેડેડ મેમરી બ્લોક્સ પર સિંગલ બીટ કરેક્શન સક્ષમ કરો.

૨.૧.૧.૩.૮. કસ્ટમ સૂચના ટેબ

નોંધ:

આ ટેબ ફક્ત Nios V/g પ્રોસેસર કોર માટે જ ઉપલબ્ધ છે.

કસ્ટમ સૂચના Nios V કસ્ટમ સૂચના હાર્ડવેર ઇન્ટરફેસ ટેબલ
Nios V કસ્ટમ સૂચના સોફ્ટવેર મેક્રો ટેબલ

વર્ણન
· Nios V પ્રોસેસર તેના કસ્ટમ સૂચના મેનેજર ઇન્ટરફેસને વ્યાખ્યાયિત કરવા માટે આ કોષ્ટકનો ઉપયોગ કરે છે.
· નિર્ધારિત કસ્ટમ સૂચના મેનેજર ઇન્ટરફેસ ઓપકોડ (CUSTOM0-3) અને funct3[7:6] ના 4 બિટ્સ દ્વારા અનન્ય રીતે એન્કોડ કરેલા છે.
· તમે કુલ 32 વ્યક્તિગત કસ્ટમ સૂચના મેનેજર ઇન્ટરફેસ વ્યાખ્યાયિત કરી શકો છો.
· Nios V પ્રોસેસર આ કોષ્ટકનો ઉપયોગ વ્યાખ્યાયિત કસ્ટમ સૂચના મેનેજર ઇન્ટરફેસ માટે કસ્ટમ સૂચના સોફ્ટવેર એન્કોડિંગ્સ વ્યાખ્યાયિત કરવા માટે કરે છે.
· દરેક વ્યાખ્યાયિત કસ્ટમ સૂચના સોફ્ટવેર એન્કોડિંગ માટે, ઓપકોડ (CUSTOM0-3) અને funct3[7:6] એન્કોડિંગના 4 બિટ્સ કસ્ટમ સૂચના હાર્ડવેર ઇન્ટરફેસ ટેબલમાં વ્યાખ્યાયિત કસ્ટમ સૂચના મેનેજર ઇન્ટરફેસ એન્કોડિંગ સાથે સંબંધિત હોવા જોઈએ.
· આપેલ કસ્ટમ સૂચના માટે વધારાના એન્કોડિંગને વ્યાખ્યાયિત કરવા માટે તમે funct7[6:4], funct7[3:0], અને funct3[2:0] નો ઉપયોગ કરી શકો છો, અથવા વધારાના સૂચના દલીલો તરીકે પસાર કરવા માટે Xs તરીકે ઉલ્લેખિત કરી શકો છો.
· Nios V પ્રોસેસર system.h માં જનરેટ થયેલા C-macros તરીકે વ્યાખ્યાયિત કસ્ટમ સૂચના સોફ્ટવેર એન્કોડિંગ્સ પ્રદાન કરે છે, અને R-પ્રકાર RISC-V સૂચના ફોર્મેટને અનુસરે છે.
· નેમોનિક્સનો ઉપયોગ નીચેના નામો વ્યાખ્યાયિત કરવા માટે થઈ શકે છે: — system.h માં જનરેટ થયેલ C-Macros.
— custom_instruction_debug.xml માં જનરેટ થયેલ GDB ડીબગ નેમોનિક્સ.

સંબંધિત માહિતી
AN 977: Nios V પ્રોસેસર કસ્ટમ સૂચના ચોક્કસ એપ્લિકેશનની જરૂરિયાતોને પૂર્ણ કરવા માટે Nios® V પ્રોસેસરને કસ્ટમાઇઝ કરવાની મંજૂરી આપતી કસ્ટમ સૂચનાઓ વિશે વધુ માહિતી માટે.

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 22

પ્રતિસાદ મોકલો

2. ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર અને પ્લેટફોર્મ ડિઝાઇનર 726952 સાથે Nios V પ્રોસેસર હાર્ડવેર સિસ્ટમ ડિઝાઇન | 2025.07.16
૨.૧.૨. સિસ્ટમ ઘટક ડિઝાઇન વ્યાખ્યાયિત કરવી
Nios V પ્રોસેસર સિસ્ટમની હાર્ડવેર લાક્ષણિકતાઓને વ્યાખ્યાયિત કરવા અને ઇચ્છિત ઘટકો ઉમેરવા માટે પ્લેટફોર્મ ડિઝાઇનરનો ઉપયોગ કરો. નીચેનો આકૃતિ નીચેના ઘટકો સાથે મૂળભૂત Nios V પ્રોસેસર સિસ્ટમ ડિઝાઇન દર્શાવે છે: · Nios V પ્રોસેસર કોર · ઓન-ચિપ મેમરી · JTAG UART · અંતરાલ ટાઈમર (વૈકલ્પિક)(1)
જ્યારે પ્લેટફોર્મ ડિઝાઇનર સિસ્ટમમાં નવી ઓન-ચિપ મેમરી ઉમેરવામાં આવે છે, ત્યારે રીસેટમાં ઉમેરવામાં આવેલા મેમરી ઘટકોને પ્રતિબિંબિત કરવા માટે સિંક સિસ્ટમ ઇન્ફોસ કરો. વૈકલ્પિક રીતે, તમે નવીનતમ ઘટક ફેરફારોને આપમેળે પ્રતિબિંબિત કરવા માટે પ્લેટફોર્મ ડિઝાઇનરમાં ઓટો સિંકને સક્ષમ કરી શકો છો.
આકૃતિ 11. ઉદાampપ્લેટફોર્મ ડિઝાઇનરમાં અન્ય પેરિફેરલ્સ સાથે Nios V પ્રોસેસરનું જોડાણ

(1) તમારી પાસે પ્લેટફોર્મ ડિઝાઇનરમાં બાહ્ય ઇન્ટરવલ ટાઈમરને બદલવા માટે Nios V ઇન્ટરનલ ટાઈમર સુવિધાઓનો ઉપયોગ કરવાનો વિકલ્પ છે.

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 23

2. ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર અને પ્લેટફોર્મ ડિઝાઇનર સાથે Nios V પ્રોસેસર હાર્ડવેર સિસ્ટમ ડિઝાઇન
726952 | 2025.07.16
તમારે તમારા પ્લેટફોર્મ ડિઝાઇનર સિસ્ટમમાં કન્ડ્યુટ તરીકે નિકાસ કરવા માટે ઓપરેશન પિનને પણ વ્યાખ્યાયિત કરવું આવશ્યક છે. ઉદાહરણ તરીકેampલે, યોગ્ય FPGA સિસ્ટમ ઓપરેશન પિન સૂચિ નીચે મુજબ વ્યાખ્યાયિત કરવામાં આવી છે પરંતુ તે મર્યાદિત નથી:
· ઘડિયાળ
રીસેટ કરો
· I/O સિગ્નલો
૨.૧.૩. બેઝ એડ્રેસ અને ઇન્ટરપ્ટ વિનંતી પ્રાથમિકતાઓનો ઉલ્લેખ કરવો
ડિઝાઇનમાં ઉમેરાયેલા ઘટકો સિસ્ટમ બનાવવા માટે કેવી રીતે ક્રિયાપ્રતિક્રિયા કરે છે તે સ્પષ્ટ કરવા માટે, તમારે દરેક એજન્ટ ઘટક માટે બેઝ સરનામાં સોંપવાની અને J માટે ઇન્ટરપ્ટ રિક્વેસ્ટ (IRQ) પ્રાથમિકતાઓ સોંપવાની જરૂર છે.TAG UART અને ઇન્ટરવલ ટાઈમર. પ્લેટફોર્મ ડિઝાઇનર એક આદેશ આપે છે - અસાઇન બેઝ એડ્રેસ - જે આપમેળે સિસ્ટમના બધા ઘટકોને યોગ્ય બેઝ એડ્રેસ સોંપે છે. જો કે, તમે તમારી જરૂરિયાતોના આધારે બેઝ એડ્રેસને સમાયોજિત કરી શકો છો.
આધાર સરનામાં સોંપવા માટે નીચે મુજબ કેટલીક માર્ગદર્શિકા છે:
· Nios V પ્રોસેસર કોરમાં 32-બીટ એડ્રેસ સ્પેન છે. એજન્ટ ઘટકોને ઍક્સેસ કરવા માટે, તેમનું બેઝ એડ્રેસ 0x00000000 અને 0xFFFFFFFF ની વચ્ચે હોવું જોઈએ.
· Nios V પ્રોગ્રામ સરનામાંનો સંદર્ભ આપવા માટે સાંકેતિક સ્થિરાંકોનો ઉપયોગ કરે છે. તમારે યાદ રાખવામાં સરળ હોય તેવા સરનામાં મૂલ્યો પસંદ કરવાની જરૂર નથી.
· સરનામાં મૂલ્યો જે ઘટકોને ફક્ત એક-બીટ સરનામાં તફાવત સાથે અલગ પાડે છે તે વધુ કાર્યક્ષમ હાર્ડવેર ઉત્પન્ન કરે છે. તમારે બધા બેઝ સરનામાંઓને શક્ય તેટલી નાની સરનામાં શ્રેણીમાં કોમ્પેક્ટ કરવાની જરૂર નથી કારણ કે કોમ્પેક્ટિંગ ઓછા કાર્યક્ષમ હાર્ડવેર બનાવી શકે છે.
· પ્લેટફોર્મ ડિઝાઇનર સંલગ્ન મેમરી શ્રેણીમાં અલગ મેમરી ઘટકોને ગોઠવવાનો પ્રયાસ કરતું નથી. ઉદાહરણ તરીકેampઅને, જો તમે એક જ સંલગ્ન મેમરી શ્રેણી તરીકે બહુવિધ ઓન-ચિપ મેમરી ઘટકોને સંબોધિત કરવા માંગતા હો, તો તમારે સ્પષ્ટપણે બેઝ સરનામાં સોંપવા આવશ્યક છે.
પ્લેટફોર્મ ડિઝાઇનર એક ઓટોમેશન કમાન્ડ પણ પ્રદાન કરે છે - ઇન્ટરપ્ટ નંબર્સ અસાઇન કરો જે માન્ય હાર્ડવેર પરિણામો ઉત્પન્ન કરવા માટે IRQ સિગ્નલોને જોડે છે. જો કે, IRQs ને અસરકારક રીતે સોંપવા માટે એકંદર સિસ્ટમ પ્રતિભાવ વર્તણૂકની સમજ જરૂરી છે. પ્લેટફોર્મ ડિઝાઇનર શ્રેષ્ઠ IRQ અસાઇનમેન્ટ વિશે શિક્ષિત અનુમાન લગાવી શકતા નથી.
સૌથી નીચું IRQ મૂલ્ય સૌથી વધુ પ્રાથમિકતા ધરાવે છે. આદર્શ સિસ્ટમમાં, અલ્ટેરા ભલામણ કરે છે કે ટાઈમર ઘટકને સૌથી વધુ પ્રાથમિકતા IRQ, એટલે કે, સૌથી નીચું મૂલ્ય, સિસ્ટમ ઘડિયાળની ટિકની ચોકસાઈ જાળવવા માટે હોય.
કેટલાક કિસ્સાઓમાં, તમે રીઅલ ટાઇમ પેરિફેરલ્સ (જેમ કે વિડિયો કંટ્રોલર્સ) ને ઉચ્ચ પ્રાથમિકતા આપી શકો છો, જે ટાઈમર ઘટકો કરતાં વધુ વિક્ષેપ દરની માંગ કરે છે.
સંબંધિત માહિતી
ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન વપરાશકર્તા માર્ગદર્શિકા: પ્લેટફોર્મ ડિઝાઇનર સાથે સિસ્ટમ બનાવવા વિશે વધુ માહિતી.

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 24

પ્રતિસાદ મોકલો

2. ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર અને પ્લેટફોર્મ ડિઝાઇનર 726952 સાથે Nios V પ્રોસેસર હાર્ડવેર સિસ્ટમ ડિઝાઇન | 2025.07.16
૨.૨. ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટમાં પ્લેટફોર્મ ડિઝાઇનર સિસ્ટમનું સંકલન
પ્લેટફોર્મ ડિઝાઇનરમાં Nios V સિસ્ટમ ડિઝાઇન જનરેટ કર્યા પછી, Nios V સિસ્ટમ મોડ્યુલને Quartus Prime FPGA ડિઝાઇન પ્રોજેક્ટમાં એકીકૃત કરવા માટે નીચેના કાર્યો કરો. · Quartus Prime પ્રોજેક્ટમાં Nios V સિસ્ટમ મોડ્યુલને ઇન્સ્ટન્ટિએટ કરો · FPGA લોજિકમાં Nios V સિસ્ટમ મોડ્યુલથી અન્ય સિગ્નલો સાથે સિગ્નલોને કનેક્ટ કરો · ભૌતિક પિન સ્થાન સોંપો · FPGA ડિઝાઇનને મર્યાદિત કરો
૨.૨.૧. ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટમાં Nios V પ્રોસેસર સિસ્ટમ મોડ્યુલનું ઇન્સ્ટન્ટેશન
પ્લેટફોર્મ ડિઝાઇનર એક સિસ્ટમ મોડ્યુલ ડિઝાઇન એન્ટિટી જનરેટ કરે છે જેને તમે ક્વાર્ટસ પ્રાઇમમાં ઇન્સ્ટન્ટિએટ કરી શકો છો. તમે સિસ્ટમ મોડ્યુલને કેવી રીતે ઇન્સ્ટન્ટિએટ કરો છો તે એકંદર ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ માટે ડિઝાઇન એન્ટ્રી પદ્ધતિ પર આધાર રાખે છે. ઉદાહરણ તરીકેampજો તમે ડિઝાઇન એન્ટ્રી માટે Verilog HDL નો ઉપયોગ કરી રહ્યા છો, તો Verilog આધારિત સિસ્ટમ મોડ્યુલ ઇન્સ્ટન્ટિએટ કરો. જો તમે ડિઝાઇન એન્ટ્રી માટે બ્લોક ડાયાગ્રામ પદ્ધતિનો ઉપયોગ કરવાનું પસંદ કરો છો, તો સિસ્ટમ મોડ્યુલ પ્રતીક .bdf દાખલ કરો. file.
૨.૨.૨. સિગ્નલોને જોડવા અને ભૌતિક પિન સ્થાનો સોંપવા
તમારા Altera FPGA ડિઝાઇનને તમારા બોર્ડ-લેવલ ડિઝાઇન સાથે જોડવા માટે, નીચેના કાર્યો કરો: · ટોચના સ્તરને ઓળખો file તમારી ડિઝાઇન અને સિગ્નલોને બાહ્ય અલ્ટેરા સાથે જોડવા માટે
FPGA ડિવાઇસ પિન. · તમારા બોર્ડ-લેવલ ડિઝાઇન વપરાશકર્તા માર્ગદર્શિકા દ્વારા કયા પિનને કનેક્ટ કરવા તે સમજો અથવા
સ્કીમેટિક્સ. · પિન સાથે તમારા અલ્ટેરા FPGA ઉપકરણ પરના પોર્ટ્સને ટોચના સ્તરની ડિઝાઇનમાં સિગ્નલો સોંપો.
સોંપણી સાધનો.
તમારી પ્લેટફોર્મ ડિઝાઇનર સિસ્ટમ ટોચના સ્તરની ડિઝાઇન હોઈ શકે છે. જો કે, અલ્ટેરા FPGA તમારી જરૂરિયાતોને આધારે વધારાના તર્કનો પણ સમાવેશ કરી શકે છે અને આમ કસ્ટમ ટોપ-લેવલ રજૂ કરે છે. file. ઉચ્ચ સ્તરીય file Nios V પ્રોસેસર સિસ્ટમ મોડ્યુલ સિગ્નલોને અન્ય Altera FPGA ડિઝાઇન લોજિક સાથે જોડે છે.
સંબંધિત માહિતી ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન વપરાશકર્તા માર્ગદર્શિકા: ડિઝાઇન મર્યાદાઓ
૨.૨.૩. અલ્ટેરા FPGA ડિઝાઇનને મર્યાદિત કરવી
યોગ્ય અલ્ટેરા FPGA સિસ્ટમ ડિઝાઇનમાં ડિઝાઇન મર્યાદાઓનો સમાવેશ થાય છે જેથી ખાતરી કરી શકાય કે ડિઝાઇન સમય બંધ કરવા અને અન્ય તર્ક મર્યાદા આવશ્યકતાઓને પૂર્ણ કરે છે. તમારે ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર અથવા તૃતીય-પક્ષ EDA પ્રદાતાઓમાં પૂરા પાડવામાં આવેલા સાધનોનો ઉપયોગ કરીને આ જરૂરિયાતોને સ્પષ્ટપણે પૂર્ણ કરવા માટે તમારા અલ્ટેરા FPGA ડિઝાઇનને મર્યાદિત કરવી આવશ્યક છે. ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર શ્રેષ્ઠ પ્લેસમેન્ટ પરિણામો મેળવવા માટે સંકલન તબક્કા દરમિયાન પૂરા પાડવામાં આવેલા અવરોધોનો ઉપયોગ કરે છે.

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 25

2. ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર અને પ્લેટફોર્મ ડિઝાઇનર સાથે Nios V પ્રોસેસર હાર્ડવેર સિસ્ટમ ડિઝાઇન
726952 | 2025.07.16
સંબંધિત માહિતી · ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન વપરાશકર્તા માર્ગદર્શિકા: ડિઝાઇન મર્યાદાઓ · તૃતીય-પક્ષ EDA ભાગીદારો · ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન વપરાશકર્તા માર્ગદર્શિકા: સમય વિશ્લેષક
૨.૩. Nios V પ્રોસેસર મેમરી સિસ્ટમ ડિઝાઇન કરવી
આ વિભાગમાં Nios V પ્રોસેસર સાથે પ્લેટફોર્મ ડિઝાઇનર એમ્બેડેડ સિસ્ટમમાં મેમરી ડિવાઇસ પસંદ કરવા અને શ્રેષ્ઠ કામગીરી પ્રાપ્ત કરવા માટેની શ્રેષ્ઠ પદ્ધતિઓનું વર્ણન કરવામાં આવ્યું છે. એમ્બેડેડ સિસ્ટમના એકંદર પ્રદર્શનને સુધારવામાં મેમરી ડિવાઇસ મહત્વપૂર્ણ ભૂમિકા ભજવે છે. એમ્બેડેડ સિસ્ટમ મેમરી પ્રોગ્રામ સૂચનાઓ અને ડેટા સંગ્રહિત કરે છે.
૨.૩.૧. અસ્થિર મેમરી
મેમરી પ્રકારમાં મુખ્ય તફાવત વોલેટિલિટી છે. વોલેટાઇલ મેમરી ફક્ત ત્યારે જ તેના સમાવિષ્ટોને જાળવી રાખે છે જ્યારે તમે મેમરી ડિવાઇસને પાવર સપ્લાય કરો છો. જેમ જેમ તમે પાવર દૂર કરો છો, મેમરી તેના સમાવિષ્ટો ગુમાવે છે.
Exampવોલેટાઇલ મેમરીમાંથી RAM, કેશ અને રજિસ્ટર છે. આ ઝડપી મેમરી પ્રકારો છે જે ચાલી રહેલ કામગીરીમાં વધારો કરે છે. અલ્ટેરા ભલામણ કરે છે કે તમે RAM માં Nios V પ્રોસેસર સૂચનાઓ લોડ કરો અને એક્ઝિક્યુટ કરો અને શ્રેષ્ઠ કામગીરી માટે Nios V IP કોરને ઓન-ચિપ મેમરી IP અથવા બાહ્ય મેમરી ઇન્ટરફેસ IP સાથે જોડો.
કામગીરી સુધારવા માટે, તમે Nios V પ્રોસેસર ડેટા મેનેજર ઇન્ટરફેસ પ્રકાર અથવા પહોળાઈને બુટ RAM સાથે મેચ કરીને વધારાના પ્લેટફોર્મ ડિઝાઇનર અનુકૂલન ઘટકોને દૂર કરી શકો છો. ઉદાહરણ તરીકેampહા, તમે 32-બીટ AXI-4 ઇન્ટરફેસ સાથે ઓન-ચિપ મેમરી II ને ગોઠવી શકો છો, જે Nios V ડેટા મેનેજર ઇન્ટરફેસ સાથે મેળ ખાય છે.
સંબંધિત માહિતી · બાહ્ય મેમરી ઇન્ટરફેસ IP સપોર્ટ સેન્ટર · ઓન-ચિપ મેમરી (RAM અથવા ROM) Altera FPGA IP · ઓન-ચિપ મેમરી II (RAM અથવા ROM) Altera FPGA IP · Nios V પ્રોસેસર એપ્લિકેશન OCRAM માંથી પૃષ્ઠ 54 પર એક્ઝિક્યુટ-ઇન-પ્લેસ
૨.૩.૧.૧. ઓન-ચિપ મેમરી રૂપરેખાંકન રેમ અથવા રોમ
તમે અલ્ટેરા FPGA ઓન-ચિપ મેમરી IP ને RAM અથવા ROM તરીકે ગોઠવી શકો છો. · RAM વાંચવા અને લખવાની ક્ષમતા પ્રદાન કરે છે અને તે અસ્થિર પ્રકૃતિ ધરાવે છે. જો તમે
ઓન-ચિપ રેમમાંથી Nios V પ્રોસેસરને બુટ કરતી વખતે, તમારે ખાતરી કરવી જોઈએ કે બુટ સામગ્રી સાચવેલ છે અને રન સમય દરમિયાન રીસેટ થવાના કિસ્સામાં દૂષિત નથી. · જો Nios V પ્રોસેસર ROM માંથી બુટ થઈ રહ્યું હોય, તો Nios V પ્રોસેસર પરનો કોઈપણ સોફ્ટવેર બગ ભૂલથી ઓન-ચિપ મેમરીની સામગ્રીને ઓવરરાઇટ કરી શકતો નથી. આમ, બુટ સોફ્ટવેર ભ્રષ્ટાચારનું જોખમ ઘટાડે છે.
સંબંધિત માહિતી · ઓન-ચિપ મેમરી (RAM અથવા ROM) Altera FPGA IP · ઓન-ચિપ મેમરી II (RAM અથવા ROM) Altera FPGA IP · Nios V પ્રોસેસર એપ્લિકેશન OCRAM માંથી એક્ઝિક્યુટ-ઇન-પ્લેસ પૃષ્ઠ 54 પર

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 26

પ્રતિસાદ મોકલો

2. ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર અને પ્લેટફોર્મ ડિઝાઇનર 726952 સાથે Nios V પ્રોસેસર હાર્ડવેર સિસ્ટમ ડિઝાઇન | 2025.07.16
૨.૩.૧.૨. કેશ
ઓન-ચિપ મેમરીનો ઉપયોગ સામાન્ય રીતે કેશ કાર્યક્ષમતાને અમલમાં મૂકવા માટે થાય છે કારણ કે તેમાં લેટન્સી ઓછી હોય છે. Nios V પ્રોસેસર તેના સૂચના અને ડેટા કેશ માટે ઓન-ચિપ મેમરીનો ઉપયોગ કરે છે. ઓન-ચિપ મેમરીની મર્યાદિત ક્ષમતા સામાન્ય રીતે કેશ માટે કોઈ સમસ્યા નથી કારણ કે તે સામાન્ય રીતે નાની હોય છે.
કેશનો ઉપયોગ સામાન્ય રીતે નીચેની પરિસ્થિતિઓમાં થાય છે:
· નિયમિત મેમરી ચિપની બહાર સ્થિત હોય છે અને ઓન-ચિપ મેમરી કરતાં તેનો એક્સેસ સમય લાંબો હોય છે.
· સોફ્ટવેર કોડના પ્રદર્શન-નિર્ણાયક વિભાગો સૂચના કેશમાં ફિટ થઈ શકે છે, જે સિસ્ટમ પ્રદર્શનમાં સુધારો કરે છે.
· ડેટાનો સૌથી વધુ ઉપયોગમાં લેવાતો, પ્રદર્શન-નિર્ણાયક વિભાગ ડેટા કેશમાં ફિટ થઈ શકે છે, જે સિસ્ટમ પ્રદર્શનમાં સુધારો કરે છે.
Nios V પ્રોસેસરમાં કેશને સક્ષમ કરવાથી મેમરી હાયરાર્કી બને છે, જે મેમરી એક્સેસ સમય ઘટાડે છે.
૨.૩.૧.૨.૧. પેરિફેરલ પ્રદેશ
કોઈપણ એમ્બેડેડ પેરિફેરલ્સ IP, જેમ કે UART, I2C, અને SPI ને કેશ ન કરવા જોઈએ. લાંબા એક્સેસ સમયથી પ્રભાવિત થતી બાહ્ય મેમરી માટે કેશ ખૂબ ભલામણ કરવામાં આવે છે, જ્યારે આંતરિક ઓન-ચિપ મેમરીઝ તેમના ટૂંકા એક્સેસ સમયને કારણે બાકાત રહી શકે છે. તમારે મેમરીઝ સિવાય કોઈપણ એમ્બેડેડ પેરિફેરલ IP, જેમ કે UART, I2C અને SPI ને કેશ ન કરવા જોઈએ. આ મહત્વપૂર્ણ છે કારણ કે બાહ્ય ઉપકરણો, જેમ કે સોફ્ટ IP અપડેટ કરતા એજન્ટ ઉપકરણો, માંથી ઇવેન્ટ્સ પ્રોસેસર કેશ દ્વારા કેપ્ચર કરવામાં આવતી નથી, બદલામાં પ્રોસેસર દ્વારા પ્રાપ્ત થતી નથી. પરિણામે, આ ઇવેન્ટ્સ જ્યાં સુધી તમે કેશ ફ્લશ ન કરો ત્યાં સુધી ધ્યાન બહાર રહી શકે છે, જે તમારી સિસ્ટમમાં અનિચ્છનીય વર્તન તરફ દોરી શકે છે. સારાંશમાં, એમ્બેડેડ પેરિફેરલ IPs નો મેમરી-મેપ્ડ પ્રદેશ અનચેચેબલ છે અને પ્રોસેસરના પેરિફેરલ પ્રદેશોમાં રહેવો જોઈએ.
પેરિફેરલ પ્રદેશ સેટ કરવા માટે, આ પગલાં અનુસરો:
1. પ્લેટફોર્મ ડિઝાઇનરમાં સિસ્ટમનો સરનામું નકશો ખોલો.
2. પ્રોસેસરના સૂચના મેનેજર અને ડેટા મેનેજરના સરનામાં નકશા પર નેવિગેટ કરો.
3. તમારી સિસ્ટમમાં પેરિફેરલ્સ અને મેમરીઝને ઓળખો.
આકૃતિ 12. ઉદાampસરનામાનો નકશો

નોંધ: વાદળી તીર યાદો તરફ નિર્દેશ કરે છે. 4. પેરિફેરલ્સનું જૂથ બનાવો:
a. મેમરી કેશેબલ તરીકે b. પેરિફેરલ્સ અનચેચેબલ તરીકે

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 27

કોષ્ટક 19. કેશેબલ અને અનકેશેબલ પ્રદેશ

ગૌણ

સરનામું નકશો

સ્થિતિ

પેરિફેરલ પ્રદેશ

કદ

આધાર સરનામું

વપરાશકર્તા_એપ્લિકેશન_મેમ.s1

૦x૦ ~ ૦x૩ffff

કેશેબલ

N/A

cpu.dm_agent બુટકોપીયર_રોમ.s1

૦x૪૦૦૦૦ ~ ૦x૪ffff ૦x૫૦૦૦૦ ~ ૦x૫૧૭ff

અનકેશેબલ કેશેબલ

૬૫૫૩૬ બાઇટ્સ N/A

0x40000 N/A

બુટકોપીયર_રેમ.એસ1 સીપીયુ.ટાઇમર_એસડબલ્યુ_એજન્ટ મેઇલબોક્સ.એવીએમએમ

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

કેશેબલ અનકેશેબલ અનકેશેબલ

૧૪૪ બાઇટ્સ (ન્યૂનતમ કદ ૬૫૫૩૬ બાઇટ્સ છે)

0x54000

sysid_qsys_0.control_slave દ્વારા

0x54080 ~ 0x54087

કેશ ન કરી શકાય તેવું

યુઆર્ટ.એવલોન_જેtag_ગુલામ

૦x૫૪૦૮૮ ~ ૦x૫૪૦૮એફ

કેશ ન કરી શકાય તેવું

5. પેરિફેરલ પ્રદેશોને તેમના ચોક્કસ કદ સાથે સંરેખિત કરો:
· માજી માટેample, જો કદ 65536 બાઇટ્સ છે, તો તે 0x10000 બાઇટ્સને અનુરૂપ છે. તેથી, માન્ય આધાર સરનામું 0x10000 નો ગુણાંક હોવો જોઈએ.
· CPU.dm_agent 0x40000 ના બેઝ એડ્રેસનો ઉપયોગ કરે છે, જે 0x10000 નો ગુણાંક છે. પરિણામે, 65536 બાઇટ્સના કદ અને 0x40000 ના બેઝ એડ્રેસ સાથે પેરિફેરલ રિજન A, જરૂરિયાતોને પૂર્ણ કરે છે.
· 0x54000 પર અનચેચેબલ પ્રદેશોના સંગ્રહનું મૂળ સરનામું 0x10000 નો ગુણાંક નથી. તમારે તેમને 0x60000 અથવા 0x10000 ના અન્ય ગુણાંકમાં ફરીથી સોંપવું આવશ્યક છે. આમ, પેરિફેરલ પ્રદેશ B, જેનું કદ 65536 બાઇટ્સ છે અને મૂળ સરનામું 0x60000 છે, તે માપદંડોને પૂર્ણ કરે છે.

કોષ્ટક 20. ફરીથી સોંપણી સાથે કેશેબલ અને અનકેશેબલ પ્રદેશ

ગૌણ

સરનામું નકશો

સ્થિતિ

પેરિફેરલ પ્રદેશ

કદ

આધાર સરનામું

વપરાશકર્તા_એપ્લિકેશન_મેમ.s1

૦x૦ ~ ૦x૩ffff

કેશેબલ

N/A

cpu.dm_એજન્ટ

૦x૦ ~ ૦x૩ffff

કેશ ન કરી શકાય તેવા 65536 બાઇટ્સ

0x40000

બુટકોપીયર_રોમ.એસ૧

૦x૫૦૦૦૦ ~ ૦x૫૧૭એફએફ

કેશેબલ

N/A

બુટકોપીયર_રેમ.એસ1 સીપીયુ.ટાઇમર_એસડબલ્યુ_એજન્ટ મેઇલબોક્સ.એવીએમએમ સિસિડ_ક્યુએસઆઇએસ_0.કંટ્રોલ_સ્લેવ

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

કેશેબલ અનકેશેબલ અનકેશેબલ અનકેશેબલ

૧૪૪ બાઇટ્સ (ન્યૂનતમ કદ ૬૫૫૩૬ બાઇટ્સ છે)

0x60000

યુઆર્ટ.એવલોન_જેtag_ગુલામ

૦x૫૪૦૮૮ ~ ૦x૫૪૦૮એફ

કેશ ન કરી શકાય તેવું

૨.૩.૧.૩. ચુસ્તપણે જોડાયેલ મેમરી
ટાઈટલી કપ્લ્ડ મેમરી (TCM) ઓન-ચિપ મેમરીનો ઉપયોગ કરીને અમલમાં મૂકવામાં આવે છે કારણ કે તેમની ઓછી લેટન્સી તેમને કાર્ય માટે યોગ્ય બનાવે છે. TCM એ લાક્ષણિક એડ્રેસ સ્પેસમાં મેપ કરેલી મેમરી છે પરંતુ તેમાં માઇક્રોપ્રોસેસર માટે સમર્પિત ઇન્ટરફેસ હોય છે અને કેશ મેમરીના ઉચ્ચ-પ્રદર્શન, ઓછી-લેટન્સી ગુણધર્મો ધરાવે છે. TCM બાહ્ય હોસ્ટ માટે ગૌણ ઇન્ટરફેસ પણ પૂરું પાડે છે. પ્રોસેસર અને બાહ્ય હોસ્ટ પાસે TCM ને હેન્ડલ કરવા માટે સમાન પરવાનગી સ્તર હોય છે.

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 28

પ્રતિસાદ મોકલો

નોંધ:

જ્યારે TCM સબઓર્ડિનેટ પોર્ટ બાહ્ય હોસ્ટ સાથે જોડાયેલ હોય છે, ત્યારે તે પ્રોસેસર કોરમાં સોંપેલ બેઝ એડ્રેસ કરતાં અલગ બેઝ એડ્રેસ સાથે પ્રદર્શિત થઈ શકે છે. અલ્ટેરા બંને એડ્રેસને સમાન મૂલ્ય સાથે ગોઠવવાની ભલામણ કરે છે.

૨.૩.૧.૪. બાહ્ય મેમરી ઇન્ટરફેસ (EMIF)
EMIF (એક્સટર્નલ મેમરી ઇન્ટરફેસ) SRAM (સ્ટેટિક રેન્ડમ એક્સેસ મેમરી) ની જેમ જ કાર્ય કરે છે, પરંતુ તે ગતિશીલ છે અને તેની સામગ્રી જાળવવા માટે સમયાંતરે તાજગીની જરૂર પડે છે. EMIF માં ગતિશીલ મેમરી કોષો SRAM માં સ્ટેટિક મેમરી કોષો કરતા ઘણા નાના હોય છે, જેના પરિણામે ઉચ્ચ ક્ષમતા અને ઓછી કિંમતના મેમરી ઉપકરણો મળે છે.
રિફ્રેશ આવશ્યકતા ઉપરાંત, EMIF પાસે ચોક્કસ ઇન્ટરફેસ આવશ્યકતાઓ છે જે ઘણીવાર વિશિષ્ટ કંટ્રોલર હાર્ડવેરની જરૂર પડે છે. SRAM થી વિપરીત, જેમાં એડ્રેસ લાઇનનો નિશ્ચિત સેટ હોય છે, EMIF તેની મેમરી સ્પેસને બેંકો, પંક્તિઓ અને કૉલમમાં ગોઠવે છે. બેંકો અને પંક્તિઓ વચ્ચે સ્વિચ કરવાથી કેટલાક ઓવરહેડનો પરિચય થાય છે, તેથી તમારે EMIF નો કાર્યક્ષમ ઉપયોગ કરવા માટે મેમરી એક્સેસને કાળજીપૂર્વક ઓર્ડર કરવી આવશ્યક છે. EMIF એ સમાન એડ્રેસ લાઇનો પર પંક્તિ અને કૉલમ સરનામાંઓનું મલ્ટિપ્લેક્સ પણ કરે છે, જે આપેલ EMIF કદ માટે જરૂરી પિનની સંખ્યા ઘટાડે છે.
EMIF ના ઉચ્ચ-સ્પીડ વર્ઝન, જેમ કે DDR, DDR2, DDR3, DDR4, અને DDR5, કડક સિગ્નલ અખંડિતતા આવશ્યકતાઓ લાદે છે જેને PCB ડિઝાઇનરોએ ધ્યાનમાં લેવી જોઈએ.
EMIF ઉપકરણો ઉપલબ્ધ સૌથી વધુ ખર્ચ-અસરકારક અને ઉચ્ચ-ક્ષમતાવાળા RAM પ્રકારોમાં સ્થાન ધરાવે છે, જે તેમને એક લોકપ્રિય વિકલ્પ બનાવે છે. EMIF ઇન્ટરફેસનો મુખ્ય ઘટક EMIF IP છે, જે એડ્રેસ મલ્ટિપ્લેક્સિંગ, રિફ્રેશિંગ અને રો અને બેંકો વચ્ચે સ્વિચિંગ સંબંધિત કાર્યોનું સંચાલન કરે છે. આ ડિઝાઇન બાકીના સિસ્ટમને તેના આંતરિક આર્કિટેક્ચરને સમજ્યા વિના EMIF ને ઍક્સેસ કરવાની મંજૂરી આપે છે.

સંબંધિત માહિતી બાહ્ય મેમરી ઇન્ટરફેસ IP સપોર્ટ સેન્ટર

૨.૩.૧.૪.૧. સરનામું સ્પાન એક્સ્ટેન્ડર IP
એડ્રેસ સ્પાન એક્સ્ટેન્ડર અલ્ટેરા FPGA IP મેમરી-મેપ્ડ હોસ્ટ ઇન્ટરફેસને તેમના એડ્રેસ સિગ્નલોની પહોળાઈ કરતાં મોટા અથવા નાના એડ્રેસ મેપને ઍક્સેસ કરવાની મંજૂરી આપે છે. એડ્રેસ સ્પાન એક્સ્ટેન્ડર IP એડ્રેસેબલ સ્પેસને બહુવિધ અલગ વિન્ડોમાં વિભાજિત કરે છે જેથી હોસ્ટ વિન્ડો દ્વારા મેમરીના યોગ્ય ભાગને ઍક્સેસ કરી શકે.
એડ્રેસ સ્પાન એક્સ્ટેન્ડર હોસ્ટ અને એજન્ટ પહોળાઈને 32-બીટ અને 64બીટ રૂપરેખાંકન સુધી મર્યાદિત કરતું નથી. તમે 1-64 બીટ એડ્રેસ વિન્ડોઝ સાથે એડ્રેસ સ્પાન એક્સ્ટેન્ડરનો ઉપયોગ કરી શકો છો.

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 29

આકૃતિ ૧૩. સરનામું સ્પાન એક્સ્ટેન્ડર અલ્ટેરા FPGA IP
એજન્ટ વર્ડ સરનામું

સરનામું સ્પાન એક્સ્ટેન્ડર

મેપિંગ ટેબલ
નિયંત્રણ પોર્ટ A

…

નિયંત્રણ રજિસ્ટર 0 નિયંત્રણ રજિસ્ટર Z-1

વિસ્તૃત હોસ્ટ સરનામું H

સંબંધિત માહિતી
ક્વાર્ટસ® પ્રાઇમ પ્રો એડિશન વપરાશકર્તા માર્ગદર્શિકા: પ્લેટફોર્મ ડિઝાઇનર વધુ માહિતી માટે સરનામું સ્પાન એક્સ્ટેન્ડર ઇન્ટેલ® FPGA IP વિષયનો સંદર્ભ લો.

૨.૩.૧.૪.૨. Nios V પ્રોસેસર સાથે એડ્રેસ સ્પાન એક્સ્ટેન્ડર IP નો ઉપયોગ
32-બીટ Nios V પ્રોસેસર એક એડ્રેસ સ્પાનના 4 GB સુધી એડ્રેસ કરી શકે છે. જો EMIF માં 4 GB થી વધુ મેમરી હોય, તો તે મહત્તમ સપોર્ટેડ એડ્રેસ સ્પાન કરતાં વધી જાય છે, જે પ્લેટફોર્મ ડિઝાઇનર સિસ્ટમને ભૂલભરેલી બનાવે છે. એક EMIF એડ્રેસ સ્પેસને બહુવિધ નાની વિંડોમાં વિભાજીત કરીને આ સમસ્યાને ઉકેલવા માટે એડ્રેસ સ્પાન એક્સ્ટેન્ડર IP જરૂરી છે.
અલ્ટેરા ભલામણ કરે છે કે તમે નીચેના પરિમાણો ધ્યાનમાં લો.

કોષ્ટક 21. સરનામાં સ્પાન એક્સ્ટેન્ડર પરિમાણો

પરિમાણ

ભલામણ કરેલ સેટિંગ્સ

ડેટાપાથ પહોળાઈ
વિસ્તૃત માસ્ટર બાઇટ સરનામાં પહોળાઈ

૩૨-બીટ પ્રોસેસર સાથે કોરલેટ થતા ૩૨-બીટ પસંદ કરો. EMIF મેમરી કદ પર આધાર રાખે છે.

સ્લેવ વર્ડ એડ્રેસ પહોળાઈ બર્સ્ટકાઉન્ટ પહોળાઈ

2 GB કે તેથી ઓછું પસંદ કરો. Nios V પ્રોસેસરનો બાકીનો સરનામું સ્પેન અન્ય એમ્બેડેડ સોફ્ટ IP માટે આરક્ષિત છે.
૧ થી શરૂઆત કરો અને કામગીરી સુધારવા માટે ધીમે ધીમે આ મૂલ્ય વધારો.

સબ-વિંડોની સંખ્યા

જો તમે EMIF ને Nios V પ્રોસેસર સાથે સૂચના અને ડેટા મેમરી તરીકે કનેક્ટ કરી રહ્યા છો, અથવા બંને માટે 1 સબ-વિન્ડો પસંદ કરો. Nios V પ્રોસેસર EMIF માંથી એક્ઝિક્યુટ થઈ રહ્યું હોય ત્યારે બહુવિધ સબ-વિન્ડો વચ્ચે સ્વિચ કરવું જોખમી છે.

સ્લેવ કંટ્રોલ પોર્ટ સક્ષમ કરો

જો તમે સૂચના અને/અથવા ડેટા મેમરી તરીકે EMIF ને Nios V પ્રોસેસર સાથે કનેક્ટ કરી રહ્યા છો, તો સ્લેવ કંટ્રોલ પોર્ટને અક્ષમ કરો. સબ-વિન્ડોની સંખ્યા જેવી જ ચિંતા.

મહત્તમ બાકી વાંચન

૧ થી શરૂઆત કરો અને કામગીરી સુધારવા માટે ધીમે ધીમે આ મૂલ્ય વધારો.

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 30

પ્રતિસાદ મોકલો

2. ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર અને પ્લેટફોર્મ ડિઝાઇનર 726952 સાથે Nios V પ્રોસેસર હાર્ડવેર સિસ્ટમ ડિઝાઇન | 2025.07.16
આકૃતિ 14. સૂચના અને ડેટા મેનેજરને એડ્રેસ સ્પાન એક્સ્ટેન્ડર સાથે જોડવું

આકૃતિ 15. સરનામાંનું મેપિંગ

નોંધ લો કે એડ્રેસ સ્પાન એક્સ્ટેન્ડર EMIF ની આખી 8GB મેમરી સ્પેસને ઍક્સેસ કરી શકે છે. જોકે, એડ્રેસ સ્પાન એક્સ્ટેન્ડર દ્વારા, Nios V પ્રોસેસર EMIF ની ફક્ત પ્રથમ 1GB મેમરી સ્પેસને ઍક્સેસ કરી શકે છે.

આકૃતિ 16. સરળ બ્લોક ડાયાગ્રામ

પ્લેટફોર્મ ડિઝાઇનર સિસ્ટમ

બાકી ૩ જીબી

Nios V પ્રોસેસર સરનામું

સ્પાન એમ્બેડેડ માટે છે

NNioios sVV PPProrocecsesosor r
M

સમાન સિસ્ટમમાં સોફ્ટ આઇપી.
૧ જીબી વિન્ડો

સરનામાંનો વિસ્તાર

એક્સ્ટેન્ડર

ફક્ત પહેલો 1 જીબી

EMIF મેમરીનો એક ભાગ Nios V સાથે જોડાયેલ છે

EMIF

પ્રોસેસર

8 જીબી
S

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 31

2. ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર અને પ્લેટફોર્મ ડિઝાઇનર સાથે Nios V પ્રોસેસર હાર્ડવેર સિસ્ટમ ડિઝાઇન
726952 | 2025.07.16
૨.૩.૧.૪.૩. એડ્રેસ સ્પાન એક્સ્ટેન્ડર લિંકર મેમરી ડિવાઇસ વ્યાખ્યાયિત કરવું ૧. એડ્રેસ સ્પાન એક્સ્ટેન્ડર (EMIF) ને રીસેટ વેક્ટર તરીકે વ્યાખ્યાયિત કરો. વૈકલ્પિક રીતે, તમે Nios V પ્રોસેસર રીસેટ વેક્ટરને અન્ય મેમરીઝ, જેમ કે OCRAM અથવા ફ્લેશ ડિવાઇસને સોંપી શકો છો.
આકૃતિ 17. રીસેટ વેક્ટર તરીકે બહુવિધ વિકલ્પો
જોકે, બોર્ડ સપોર્ટ પેકેજ (BSP) એડિટર આપમેળે એડ્રેસ સ્પાન એક્સ્ટેન્ડર (EMIF) ને માન્ય મેમરી તરીકે રજીસ્ટર કરી શકતું નથી. તમે જે પસંદગી કરી છે તેના આધારે, તમે નીચેના આકૃતિઓમાં બતાવ્યા પ્રમાણે બે અલગ અલગ પરિસ્થિતિઓ જુઓ છો. આકૃતિ 18. એડ્રેસ સ્પાન એક્સ્ટેન્ડર (EMIF) ને રીસેટ વેક્ટર તરીકે વ્યાખ્યાયિત કરતી વખતે BSP ભૂલ.

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 32

પ્રતિસાદ મોકલો

2. ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર અને પ્લેટફોર્મ ડિઝાઇનર 726952 સાથે Nios V પ્રોસેસર હાર્ડવેર સિસ્ટમ ડિઝાઇન | 2025.07.16
આકૃતિ 19. અન્ય યાદોને રીસેટ વેક્ટર તરીકે વ્યાખ્યાયિત કરતી વખતે EMIF ખૂટે છે.

2. તમારે BSP Linker Script ટેબમાં Add Memory Device, Add Linker Memory Region અને Add Linker Section Mappings નો ઉપયોગ કરીને Address Span Extender (EMIF) મેન્યુઅલી ઉમેરવું પડશે.
3. આ પગલાં અનુસરો:
a. મેમરી મેપનો ઉપયોગ કરીને એડ્રેસ સ્પાન એક્સ્ટેન્ડરનો એડ્રેસ સ્પાન નક્કી કરો (exampનીચેના આકૃતિમાં le 0x0 થી 0x3fff_ffff સુધીની એડ્રેસ સ્પાન એક્સટેન્ડર રેન્જનો ઉપયોગ કરે છે).
આકૃતિ 20. મેમરી મેપ

b. મેમરી ડિવાઇસ ઉમેરો પર ક્લિક કરો, અને તમારી ડિઝાઇનના મેમરી મેપમાંની માહિતીના આધારે ભરો: i. ડિવાઇસનું નામ: emif_ddr4. નોંધ: ખાતરી કરો કે તમે મેમરી મેપમાંથી સમાન નામની નકલ કરી છે. ii. બેઝ સરનામું: 0x0 iii. કદ: 0x40000000
c. નવો લિંકર મેમરી ક્ષેત્ર ઉમેરવા માટે ઉમેરો પર ક્લિક કરો:

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 33

કોષ્ટક 22. લિંકર મેમરી ક્ષેત્ર ઉમેરવું

પગલાં

વેક્ટર રીસેટ કરો

એમીફ_ડીડીઆર4

અન્ય યાદો

રીસેટ નામનો એક નવો લિંકર મેમરી પ્રદેશ ઉમેરો. માટે એક નવો લિંકર મેમરી પ્રદેશ ઉમેરો

· પ્રદેશનું નામ: રીસેટ

એમઆઈએફ_ડીડીઆર4.

· પ્રદેશનું કદ: 0x20

· પ્રદેશનું નામ: emif_ddr4

· મેમરી ડિવાઇસ: emif_ddr4

· પ્રદેશનું કદ: 0x40000000

· મેમરી ઓફસેટ: 0x0

· મેમરી ડિવાઇસ: emif_ddr4

· મેમરી ઓફસેટ: 0x0

માટે એક નવો લિંકર મેમરી પ્રદેશ ઉમેરો

બાકી emif_ddr4.

· પ્રદેશનું નામ: emif_ddr4

· પ્રદેશનું કદ: 0x3ffffe0

· મેમરી ડિવાઇસ: emif_ddr4

· મેમરી ઓફસેટ: 0x20

આકૃતિ 21. એડ્રેસ સ્પાન એક્સટેન્ડર (EMIF) ને રીસેટ વેક્ટર તરીકે વ્યાખ્યાયિત કરતી વખતે લિંકર રિજન

આકૃતિ 22. અન્ય યાદોને રીસેટ વેક્ટર તરીકે વ્યાખ્યાયિત કરતી વખતે લિંકર પ્રદેશ
d. એકવાર emif_ddr4 BSP માં ઉમેરાઈ જાય, પછી તમે તેને કોઈપણ લિંકર વિભાગ માટે પસંદ કરી શકો છો.
આકૃતિ 23. એડ્રેસ સ્પાન એક્સટેન્ડર (EMIF) સફળતાપૂર્વક ઉમેર્યું.

e. SOPC ડિઝાઇનમાં મેમરી ડિવાઇસ emif_ddr4 દેખાતું નથી તે અંગેની ચેતવણીને અવગણો.
f. BSP જનરેટ કરવા આગળ વધો.
સંબંધિત માહિતી પાના 51 પર Nios V પ્રોસેસર બુટીંગ પદ્ધતિઓનો પરિચય

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 34

પ્રતિસાદ મોકલો

2. ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર અને પ્લેટફોર્મ ડિઝાઇનર 726952 સાથે Nios V પ્રોસેસર હાર્ડવેર સિસ્ટમ ડિઝાઇન | 2025.07.16
૨.૩.૨. નોન-વોલેટાઇલ મેમરી
જ્યારે પાવર બંધ થાય છે ત્યારે નોન-વોલેટાઇલ મેમરી તેની સામગ્રી જાળવી રાખે છે, જે સિસ્ટમ પાવર ચક્ર પછી સિસ્ટમને પુનઃપ્રાપ્ત કરવાની માહિતી સંગ્રહિત કરવા માટે એક સારો વિકલ્પ બનાવે છે. નોન-વોલેટાઇલ મેમરી સામાન્ય રીતે પ્રોસેસર બૂટ-કોડ, પર્સિસ્ટન્ટ એપ્લિકેશન સેટિંગ્સ અને અલ્ટેરા FPGA રૂપરેખાંકન ડેટા સંગ્રહિત કરે છે. જોકે નોન-વોલેટાઇલ મેમરીમાં ફાયદો છેtagજ્યારે તમે પાવર દૂર કરો છો ત્યારે તેનો ડેટા જાળવી રાખવાથી, તે વોલેટાઇલ મેમરીની તુલનામાં ઘણું ધીમું હોય છે, અને ઘણીવાર તેમાં લખવા અને ભૂંસી નાખવાની પ્રક્રિયાઓ વધુ જટિલ હોય છે. નોન-વોલેટાઇલ મેમરી પણ સામાન્ય રીતે આપેલ સંખ્યામાં જ ભૂંસી શકાય તેવી ખાતરી આપવામાં આવે છે, જેના પછી તે નિષ્ફળ થઈ શકે છે.
Exampનોન-વોલેટાઇલ મેમરીમાં તમામ પ્રકારના ફ્લેશ, EPROM અને EEPROMનો સમાવેશ થાય છે. અલ્ટેરા ભલામણ કરે છે કે તમે અલ્ટેરા FPGA બિટસ્ટ્રીમ્સ અને Nios V પ્રોગ્રામ છબીઓને નોન-વોલેટાઇલ મેમરીમાં સંગ્રહિત કરો અને Nios V પ્રોસેસર્સ માટે બુટ ડિવાઇસ તરીકે સીરીયલ ફ્લેશનો ઉપયોગ કરો.
સંબંધિત માહિતી
· સામાન્ય સીરીયલ ફ્લેશ ઇન્ટરફેસ અલ્ટેરા FPGA IP વપરાશકર્તા માર્ગદર્શિકા
· મેઇલબોક્સ ક્લાયંટ અલ્ટેરા FPGA IP વપરાશકર્તા માર્ગદર્શિકા · MAX® 10 વપરાશકર્તા ફ્લેશ મેમરી વપરાશકર્તા માર્ગદર્શિકા: ઓન-ચિપ ફ્લેશ અલ્ટેરા FPGA IP કોર
૨.૪. ઘડિયાળો અને રીસેટ શ્રેષ્ઠ પ્રથાઓ
Nios V પ્રોસેસર ક્લોક અને રીસેટ ડોમેન તે કનેક્ટ થતા દરેક પેરિફેરલ સાથે કેવી રીતે ક્રિયાપ્રતિક્રિયા કરે છે તે સમજવું મહત્વપૂર્ણ છે. એક સરળ Nios V પ્રોસેસર સિસ્ટમ એક જ ક્લોક ડોમેનથી શરૂ થાય છે, અને જ્યારે ઝડપી ક્લોક ડોમેન ધીમા ક્લોક ડોમેન સાથે અથડાય છે ત્યારે તે મલ્ટિ-ક્લોક ડોમેન સિસ્ટમ સાથે જટિલ બની શકે છે. તમારે નોંધ લેવાની અને સમજવાની જરૂર છે કે રીસેટ પછી આ વિવિધ ડોમેન કેવી રીતે ક્રમમાં આવે છે અને ખાતરી કરો કે કોઈ સૂક્ષ્મ સમસ્યાઓ નથી.
શ્રેષ્ઠ પ્રેક્ટિસ માટે, અલ્ટેરા Nios V પ્રોસેસર અને બૂટ મેમરીને એક જ ક્લોક ડોમેનમાં રાખવાની ભલામણ કરે છે. જ્યારે Nios V પ્રોસેસર ખૂબ જ ધીમા ક્લોક ડોમેનમાં રહેતી મેમરીમાંથી બુટ થાય છે ત્યારે તેને ફાસ્ટ ક્લોક ડોમેનમાં રીસેટમાંથી છોડશો નહીં, જેના કારણે સૂચના ફેચ ભૂલ થઈ શકે છે. તમારે પ્લેટફોર્મ ડિઝાઇનર ડિફોલ્ટ રૂપે જે પ્રદાન કરે છે તેનાથી આગળ કેટલાક મેન્યુઅલ સિક્વન્સિંગની જરૂર પડી શકે છે, અને તમારા ઉપયોગના કેસના આધારે રીસેટ રિલીઝ ટોપોલોજીની યોજના બનાવો. જો તમે તમારી સિસ્ટમ થોડા સમય માટે ચાલે પછી તેને રીસેટ કરવા માંગતા હો, તો સિસ્ટમ રીસેટ સિક્વન્સિંગ અને પોસ્ટ રીસેટ ઇનિશિયલાઇઝેશન આવશ્યકતાઓ પર સમાન વિચારણાઓ લાગુ કરો.
૨.૪.૧. સિસ્ટમ JTAG ઘડિયાળ
દરેક Nios V પ્રોસેસર સિસ્ટમમાં ઘડિયાળની મર્યાદાઓનો ઉલ્લેખ કરવો એ એક મહત્વપૂર્ણ સિસ્ટમ ડિઝાઇન વિચારણા છે અને તે શુદ્ધતા અને નિર્ણાયક વર્તન માટે જરૂરી છે. ક્વાર્ટસ પ્રાઇમ ટાઇમિંગ એનાલાઇઝર ઉદ્યોગ-માનક અવરોધ, વિશ્લેષણ અને રિપોર્ટિંગ પદ્ધતિનો ઉપયોગ કરીને તમારી ડિઝાઇનમાં તમામ તર્કના સમય પ્રદર્શનને માન્ય કરવા માટે સ્થિર સમય વિશ્લેષણ કરે છે.
Example 1. 100/50 ડ્યુટી સાયકલ અને 50 MHz J સાથે મૂળભૂત 16 MHz ઘડિયાળTAG ઘડિયાળ
#*************************************************************** # 100MHz ઘડિયાળ બનાવો #*********************************************************************** create_clock -name {clk} -period 10 [get_ports {clk}] #*************************** 16MHz J બનાવોTAG ઘડિયાળ #************************

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 35

2. ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર અને પ્લેટફોર્મ ડિઝાઇનર સાથે Nios V પ્રોસેસર હાર્ડવેર સિસ્ટમ ડિઝાઇન
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -પીરિયડ 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -અસિંક્રોનસ -group [get_clocks {altera_reserved_tck}] સંબંધિત માહિતી ક્વાર્ટસ પ્રાઇમ ટાઇમિંગ એનાલાઇઝર કુકબુક
૨.૪.૨. વિનંતી ઇન્ટરફેસ રીસેટ કરો
Nios V પ્રોસેસરમાં વૈકલ્પિક રીસેટ વિનંતી સુવિધા શામેલ છે. રીસેટ વિનંતી સુવિધામાં reset_req અને reset_req_ack સિગ્નલોનો સમાવેશ થાય છે.
પ્લેટફોર્મ ડિઝાઇનરમાં રીસેટ વિનંતીને સક્ષમ કરવા માટે: 1. Nios V પ્રોસેસર IP પેરામીટર એડિટર લોંચ કરો. 2. રીસેટ વિનંતીનો ઉપયોગ કરો સેટિંગ પર, રીસેટ વિનંતી ઇન્ટરફેસ ઉમેરો ચાલુ કરો.
વિકલ્પ
આકૃતિ 24. Nios V પ્રોસેસર રીસેટ વિનંતીને સક્ષમ કરો
reset_req સિગ્નલ એક અવરોધ તરીકે કાર્ય કરે છે. જ્યારે તમે reset_req નો દાવો કરો છો, ત્યારે તમે કોર પર રીસેટ કરવાની વિનંતી કરી રહ્યા છો. કોર કોઈપણ બાકી બસ વ્યવહાર પૂર્ણ થાય તેની રાહ જુએ છે. ઉદાહરણ તરીકેampઅને, જો કોઈ બાકી મેમરી એક્સેસ ટ્રાન્ઝેક્શન હોય, તો કોર સંપૂર્ણ પ્રતિભાવની રાહ જુએ છે. તેવી જ રીતે, કોર કોઈપણ બાકી સૂચના પ્રતિભાવ સ્વીકારે છે પરંતુ reset_req સિગ્નલ પ્રાપ્ત કર્યા પછી સૂચના વિનંતી જારી કરતું નથી.
રીસેટ ઓપરેશનમાં નીચે મુજબનો પ્રવાહ શામેલ છે: 1. બધી બાકી રહેલી કામગીરી પૂર્ણ કરો 2. આંતરિક પાઇપલાઇન ફ્લશ કરો 3. પ્રોગ્રામ કાઉન્ટરને રીસેટ વેક્ટર પર સેટ કરો 4. કોર રીસેટ કરો સમગ્ર રીસેટ ઓપરેશનમાં થોડા ઘડિયાળ ચક્ર લાગે છે. reset_req ને reset_req_ack એસેર્ટ ન થાય ત્યાં સુધી એસેર્ટ રહેવું જોઈએ જે દર્શાવે છે કે કોર રીસેટ ઓપરેશન સફળતાપૂર્વક પૂર્ણ થયું છે. આમ કરવામાં નિષ્ફળતાના પરિણામે કોરની સ્થિતિ બિન-નિર્ધારણવાદી બની જાય છે.

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 36

પ્રતિસાદ મોકલો

2. ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર અને પ્લેટફોર્મ ડિઝાઇનર 726952 સાથે Nios V પ્રોસેસર હાર્ડવેર સિસ્ટમ ડિઝાઇન | 2025.07.16
2.4.2.1. લાક્ષણિક ઉપયોગના કેસો
· તમે પાવર-ઓનથી reset_req સિગ્નલનો ઉપયોગ કરીને Nios V પ્રોસેસર કોરને તેના રીસેટ વેક્ટરથી પ્રોગ્રામ એક્ઝેક્યુશન શરૂ કરતા અટકાવવા માટે કરી શકો છો જ્યાં સુધી સિસ્ટમમાં અન્ય FPGA હોસ્ટ્સ Nios V પ્રોસેસર બૂટ મેમરી શરૂ ન કરે. આ કિસ્સામાં, સમગ્ર સબસિસ્ટમ સ્વચ્છ હાર્ડવેર રીસેટનો અનુભવ કરી શકે છે. Nios V પ્રોસેસરને અનિશ્ચિત સમય માટે રીસેટ વિનંતી સ્થિતિમાં રાખવામાં આવે છે જ્યાં સુધી અન્ય FPGA હોસ્ટ્સ પ્રોસેસર બૂટ મેમરી શરૂ ન કરે.
· એવી સિસ્ટમમાં જ્યાં તમારે બાકીના સિસ્ટમને ખલેલ પહોંચાડ્યા વિના Nios V પ્રોસેસર કોરને રીસેટ કરવો પડે છે, ત્યાં તમે કોરના વર્તમાન ઓપરેશનને સંપૂર્ણપણે રોકવા માટે reset_req સિગ્નલનો ઉપયોગ કરી શકો છો અને સિસ્ટમ reset_req_ack સિગ્નલ રિલીઝ કરે તે પછી પ્રોસેસરને રીસેટ વેક્ટરમાંથી ફરીથી શરૂ કરી શકો છો.
· બાહ્ય હોસ્ટ નીચેના કાર્યોના અમલીકરણને સરળ બનાવવા માટે રીસેટ વિનંતી ઇન્ટરફેસનો ઉપયોગ કરી શકે છે:
— વર્તમાન Nios V પ્રોસેસર પ્રોગ્રામ બંધ કરો.
— Nios V પ્રોસેસર બૂટ મેમરીમાં એક નવો પ્રોગ્રામ લોડ કરો.
— પ્રોસેસરને નવો પ્રોગ્રામ ચલાવવાની શરૂઆત કરવાની મંજૂરી આપો.
અલ્ટેરા તમને reset_req_ack સિગ્નલની સ્થિતિનું નિરીક્ષણ કરવા માટે સમયસમાપ્તિ પદ્ધતિ લાગુ કરવાની ભલામણ કરે છે. જો Nios V પ્રોસેસર કોર અનંત રાહ જોવાની સ્થિતિમાં આવે છે અને કોઈ અજ્ઞાત કારણોસર અટકી જાય છે, તો reset_req_ack અનિશ્ચિત સમય માટે દાવો કરી શકશે નહીં. સમયસમાપ્તિ પદ્ધતિ તમને આ કરવાની મંજૂરી આપે છે:
· પુનઃપ્રાપ્તિ સમયસમાપ્તિ અવધિ વ્યાખ્યાયિત કરો અને સિસ્ટમ સ્તર રીસેટ સાથે સિસ્ટમ પુનઃપ્રાપ્તિ કરો.
· હાર્ડવેર લેવલ રીસેટ કરો.
૨.૪.૩. રીલીઝ IP રીસેટ કરો
અલ્ટેરા SDM-આધારિત ઉપકરણો સમાંતર, સેક્ટર-આધારિત આર્કિટેક્ચરનો ઉપયોગ કરે છે જે કોર ફેબ્રિક લોજિકને બહુવિધ ક્ષેત્રોમાં વિતરિત કરે છે. અલ્ટેરા તમને રીસેટ સર્કિટના પ્રારંભિક ઇનપુટ તરીકે રીસેટ રીલીઝ અલ્ટેરા FPGA IP નો ઉપયોગ કરવાની ભલામણ કરે છે. Intel® SDM-આધારિત ઉપકરણોમાં Stratix® 10 અને AgilexTM ઉપકરણોનો સમાવેશ થાય છે. નિયંત્રણ-બ્લોક આધારિત ઉપકરણો આ જરૂરિયાતથી પ્રભાવિત થતા નથી.
સંબંધિત માહિતી
AN 891: રીસેટ રીલીઝ અલ્ટેરા FPGA IP નો ઉપયોગ
૨.૫. ડિફોલ્ટ એજન્ટ સોંપવું
પ્લેટફોર્મ ડિઝાઇનર તમને ડિફોલ્ટ એજન્ટનો ઉલ્લેખ કરવાની મંજૂરી આપે છે જે ભૂલ પ્રતિભાવ ડિફોલ્ટ એજન્ટ તરીકે કાર્ય કરે છે. તમે જે ડિફોલ્ટ એજન્ટ નિયુક્ત કરો છો તે હોસ્ટ માટે ભૂલ પ્રતિભાવ સેવા પ્રદાન કરે છે જે સરનામાં નકશામાં બિન-ડીકોડ કરેલ ઍક્સેસનો પ્રયાસ કરે છે.
નીચેના દૃશ્યો બિન-ડિકોડેડ ઘટનાને ટ્રિગર કરે છે:
· બસ વ્યવહાર સુરક્ષા સ્થિતિ ઉલ્લંઘન
· અવ્યાખ્યાયિત મેમરી પ્રદેશમાં વ્યવહાર ઍક્સેસ
· અપવાદ ઘટના અને વગેરે.

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 37

આવી ઘટનાઓને હેન્ડલ કરવા માટે ડિફોલ્ટ એજન્ટ સોંપવો જોઈએ, જ્યાં અવ્યાખ્યાયિત વ્યવહારને ડિફોલ્ટ એજન્ટ પર રીરુટ કરવામાં આવે છે અને ત્યારબાદ ભૂલ પ્રતિભાવ સાથે Nios V પ્રોસેસરને પ્રતિભાવ આપે છે.
સંબંધિત માહિતી
· ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન વપરાશકર્તા માર્ગદર્શિકા: પ્લેટફોર્મ ડિઝાઇનર. ડિફોલ્ટ એજન્ટ નિયુક્ત કરવું
· ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન વપરાશકર્તા માર્ગદર્શિકા: પ્લેટફોર્મ ડિઝાઇનર. ભૂલ પ્રતિભાવ સ્લેવ અલ્ટેરા FPGA IP
· ગીથબ - Qsys માટે પૂરક રીસેટ ઘટકો

૨.૬. પ્રિન્ટિંગ માટે UART એજન્ટની સોંપણી
પ્રિન્ટિંગ સોફ્ટવેર એપ્લિકેશનને ડીબગ કરવા માટે તેમજ તમારી સિસ્ટમની સ્થિતિનું નિરીક્ષણ કરવા માટે ઉપયોગી છે. અલ્ટેરા સોફ્ટવેર એપ્લિકેશનના સ્ટાર્ટઅપ સંદેશ, ભૂલ સંદેશ અને અમલીકરણ પ્રગતિ જેવી મૂળભૂત માહિતી છાપવાની ભલામણ કરે છે.
નીચેના સંજોગોમાં printf() લાઇબ્રેરી ફંક્શનનો ઉપયોગ કરવાનું ટાળો: · જો કોઈ હોસ્ટ આઉટપુટ વાંચતું ન હોય તો printf() લાઇબ્રેરી એપ્લિકેશનને સ્થગિત કરે છે.
આ J ને લાગુ પડે છેTAG ફક્ત UART. · printf() લાઇબ્રેરી મોટા પ્રમાણમાં પ્રોગ્રામ મેમરી વાપરે છે.

૨.૬.૧. J દ્વારા સ્ટોલ અટકાવવાTAG UART

કોષ્ટક 23. પરંપરાગત UART અને J વચ્ચેનો તફાવતTAG UART

UART પ્રકાર પરંપરાગત UART

વર્ણન
બાહ્ય હોસ્ટ સાંભળી રહ્યો છે કે નહીં તે ધ્યાનમાં લીધા વિના સીરીયલ ડેટા ટ્રાન્સમિટ કરે છે. જો કોઈ હોસ્ટ સીરીયલ ડેટા વાંચતો નથી, તો ડેટા ખોવાઈ જાય છે.

JTAG UART

ટ્રાન્સમિટ થયેલ ડેટાને આઉટપુટ બફરમાં લખે છે અને તેને ખાલી કરવા માટે બફરમાંથી વાંચવા માટે બાહ્ય હોસ્ટ પર આધાર રાખે છે.

જેTAG આઉટપુટ બફર ભરાઈ જાય ત્યારે UART ડ્રાઈવર રાહ જુએ છે. JTAG UART ડ્રાઇવર વધુ ટ્રાન્સમિટ ડેટા લખતા પહેલા આઉટપુટ બફરમાંથી બાહ્ય હોસ્ટ વાંચે તેની રાહ જુએ છે. આ પ્રક્રિયા ટ્રાન્સમિટ ડેટાના નુકસાનને અટકાવે છે.
જોકે, જ્યારે સિસ્ટમ ડિબગીંગ જરૂરી નથી, જેમ કે ઉત્પાદન દરમિયાન, એમ્બેડેડ સિસ્ટમ્સ J સાથે જોડાયેલા હોસ્ટ પીસી વિના જમાવવામાં આવે છે.TAG UART. જો સિસ્ટમ J પસંદ કરે છેTAG UART એ UART એજન્ટ તરીકે, તે સિસ્ટમ સ્થગિત કરી શકે છે કારણ કે કોઈ બાહ્ય હોસ્ટ જોડાયેલ નથી.
J દ્વારા અટકી જવાથી બચવા માટેTAG UART, નીચેના વિકલ્પોનો ઉપયોગ કરો:

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 38

પ્રતિસાદ મોકલો

કોષ્ટક 24. J દ્વારા સ્ટોલિંગ પર નિવારણTAG UART

વિકલ્પો
કોઈ UART ઇન્ટરફેસ અને ડ્રાઇવર હાજર નથી
અન્ય UART ઇન્ટરફેસ અને ડ્રાઇવરનો ઉપયોગ કરો
સાચવો JTAG UART ઇન્ટરફેસ (ડ્રાઇવર વિના)

હાર્ડવેર ડેવલપમેન્ટ દરમિયાન (પ્લેટફોર્મ ડિઝાઇનરમાં)

સોફ્ટવેર ડેવલપમેન્ટ દરમિયાન (બોર્ડ સપોર્ટ પેકેજ એડિટરમાં)

J દૂર કરોTAG સિસ્ટમમાંથી UART

hal.stdin, hal.stdout અને hal.stderr ને None તરીકે ગોઠવો.

J બદલોTAG અન્ય સોફ્ટ સાથે UART hal.stdin, hal.stdout અને hal.stderr ને ગોઠવો

યુએઆરટી આઈપી

અન્ય સોફ્ટ UART IP સાથે.

સાચવો JTAG સિસ્ટમમાં UART

· બોર્ડ સપોર્ટ પેકેજ એડિટરમાં hal.stdin, hal.stdout અને hal.stderr ને None તરીકે ગોઠવો.
· J ને અક્ષમ કરોTAG BSP ડ્રાઇવર ટેબમાં UART ડ્રાઇવર.

2.7. જેTAG સંકેતો
Nios V પ્રોસેસર ડીબગ મોડ્યુલ J નો ઉપયોગ કરે છેTAG સોફ્ટવેર ELF ડાઉનલોડ અને સોફ્ટવેર ડિબગીંગ માટે ઇન્ટરફેસ. જ્યારે તમે J સાથે તમારી ડિઝાઇન ડીબગ કરો છોTAG ઇન્ટરફેસ, જેTAG ડિઝાઇનના ભાગ રૂપે TCK, TMS, TDI, અને TDO સિગ્નલો લાગુ કરવામાં આવે છે. J નો ઉલ્લેખ કરવોTAG દરેક Nios V પ્રોસેસર સિસ્ટમમાં સિગ્નલ અવરોધો એ એક મહત્વપૂર્ણ સિસ્ટમ ડિઝાઇન વિચારણા છે અને તે શુદ્ધતા અને નિર્ણાયક વર્તન માટે જરૂરી છે.
અલ્ટેરા ભલામણ કરે છે કે કોઈપણ ડિઝાઇનની સિસ્ટમ ઘડિયાળ આવર્તન J કરતા ઓછામાં ઓછી ચાર ગણી હોવી જોઈએ.TAG ઓન-ચિપ ઇન્સ્ટ્રુમેન્ટેશન (OCI) કોર યોગ્ય રીતે કાર્ય કરે છે તેની ખાતરી કરવા માટે ઘડિયાળ આવર્તન.
સંબંધિત માહિતી · ક્વાર્ટસ® પ્રાઇમ ટાઇમિંગ એનાલાઇઝર કુકબુક: જેTAG સંકેતો
વિશે વધુ માહિતી માટે જેTAG સમય મર્યાદા માર્ગદર્શિકા. · KDB: નોન-પાઇપલાઇન Nios® V/m પ્રોસેસર સાથે niosv-download કેમ નિષ્ફળ જાય છે?
JTAG ફ્રીક્વન્સી 24MHz કે 16Mhz?
૨.૮. પ્લેટફોર્મ ડિઝાઇનર સિસ્ટમ પ્રદર્શનને ઑપ્ટિમાઇઝ કરવું
પ્લેટફોર્મ ડિઝાઇનર અલ્ટેરા FPGA ડિઝાઇન માટે સિસ્ટમ ઇન્ટરકનેક્ટના પ્રદર્શનને ઑપ્ટિમાઇઝ કરવા માટે સાધનો પૂરા પાડે છે.

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 39

2. ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર અને પ્લેટફોર્મ ડિઝાઇનર સાથે Nios V પ્રોસેસર હાર્ડવેર સિસ્ટમ ડિઝાઇન
726952 | 2025.07.16
આકૃતિ 25. ઑપ્ટિમાઇઝેશન એક્સampલેસ

માજીampઆકૃતિમાં બતાવેલ લે નીચેના પગલાં દર્શાવે છે:
૧. પાઇપલાઇન બ્રિજ ઉમેરે છે જેથી મહત્વપૂર્ણ રસ્તાઓ નીચે મુજબ મૂકી શકાય: a. સૂચના વ્યવસ્થાપક અને તેના એજન્ટો વચ્ચે b. ડેટા વ્યવસ્થાપક અને તેના એજન્ટો વચ્ચે
2. ટ્રુ ડ્યુઅલ પોર્ટ ઓન-ચિપ રેમ લાગુ કરો, દરેક પોર્ટ અનુક્રમે સૂચના મેનેજર અને ડેટા મેનેજરને સમર્પિત કરો.

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 40

પ્રતિસાદ મોકલો

2. ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર અને પ્લેટફોર્મ ડિઝાઇનર 726952 સાથે Nios V પ્રોસેસર હાર્ડવેર સિસ્ટમ ડિઝાઇન | 2025.07.16
નીચે આપેલ સંબંધિત લિંક્સનો સંદર્ભ લો, જે ઉપલબ્ધ સાધનોનો ઉપયોગ કરવાની તકનીકો અને દરેક અમલીકરણના ટ્રેડ-ઓફ રજૂ કરે છે.
સંબંધિત માહિતી · ક્વાર્ટસ® પ્રાઇમ પ્રો એડિશન વપરાશકર્તા માર્ગદર્શિકા: પ્લેટફોર્મ ડિઝાઇનર
વધુ માહિતી માટે "ઓપ્ટિમાઇઝિંગ પ્લેટફોર્મ ડિઝાઇનર સિસ્ટમ પર્ફોર્મન્સ" વિષય જુઓ. · ક્વાર્ટસ® પ્રાઇમ સ્ટાન્ડર્ડ એડિશન વપરાશકર્તા માર્ગદર્શિકા: પ્લેટફોર્મ ડિઝાઇનર વધુ માહિતી માટે "ઓપ્ટિમાઇઝિંગ પ્લેટફોર્મ ડિઝાઇનર સિસ્ટમ પર્ફોર્મન્સ" વિષય જુઓ.

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 41

726952 | 2025.07.16 પ્રતિસાદ મોકલો

3. Nios V પ્રોસેસર સોફ્ટવેર સિસ્ટમ ડિઝાઇન
આ પ્રકરણ Nios V પ્રોસેસર સોફ્ટવેર ડેવલપમેન્ટ ફ્લો અને તમારી એમ્બેડેડ ડિઝાઇન સિસ્ટમ વિકસાવવા માટે તમે ઉપયોગ કરી શકો તેવા સોફ્ટવેર ટૂલ્સનું વર્ણન કરે છે. આ સામગ્રી ઓવર તરીકે સેવા આપે છેview Nios V પ્રોસેસર સોફ્ટવેર સિસ્ટમ વિકસાવતા પહેલા.
આકૃતિ 26. સોફ્ટવેર ડિઝાઇન ફ્લો
શરૂ કરો

BSP એડિટરનો ઉપયોગ કરીને પ્લેટફોર્મ ડિઝાઇનરમાં BSP જનરેટ કરો

Nios V કમાન્ડ શેલનો ઉપયોગ કરીને BSP જનરેટ કરો
એપ્લિકેશન CMake બિલ્ડ જનરેટ કરો File Nios V કમાન્ડ શેલનો ઉપયોગ

નોંધ:

BSP અને એપ્લિકેશન CMake બિલ્ડ આયાત કરો File
નો ઉપયોગ કરીને Nios V પ્રોસેસર એપ્લિકેશન બનાવો
ઇન્ટેલ FPGA માટે રિસ્કફ્રી IDE

કોઈપણનો ઉપયોગ કરીને Nios V પ્રોસેસર એપ્લિકેશન બનાવો
કમાન્ડ-લાઇન સોર્સ કોડ એડિટર, સીમેક, અને મેક
આદેશો
અંત

અલ્ટેરા ભલામણ કરે છે કે તમે સોફ્ટવેર ડેવલપમેન્ટ અને ડિબગીંગ માટે અલ્ટેરા FPGA ડેવલપમેન્ટ કીટ અથવા કસ્ટમ પ્રોટોટાઇપ બોર્ડનો ઉપયોગ કરો. ઘણી પેરિફેરલ્સ અને સિસ્ટમ-લેવલ સુવિધાઓ ફક્ત ત્યારે જ ઉપલબ્ધ હોય છે જ્યારે તમારું સોફ્ટવેર વાસ્તવિક બોર્ડ પર ચાલે છે.

© અલ્ટેરા કોર્પોરેશન. અલ્ટેરા, અલ્ટેરા લોગો, 'એ' લોગો અને અન્ય અલ્ટેરા ચિહ્નો અલ્ટેરા કોર્પોરેશનના ટ્રેડમાર્ક છે. અલ્ટેરા કોઈપણ સમયે સૂચના વિના કોઈપણ ઉત્પાદનો અને સેવાઓમાં ફેરફાર કરવાનો અધિકાર અનામત રાખે છે. અલ્ટેરા અહીં વર્ણવેલ કોઈપણ માહિતી, ઉત્પાદન અથવા સેવાના ઉપયોગ અથવા ઉપયોગથી ઉદ્ભવતી કોઈ જવાબદારી અથવા જવાબદારી સ્વીકારતું નથી સિવાય કે અલ્ટેરા દ્વારા લેખિતમાં સ્પષ્ટપણે સંમતિ આપવામાં આવી હોય. અલ્ટેરા ગ્રાહકોને કોઈપણ પ્રકાશિત માહિતી પર આધાર રાખતા પહેલા અને ઉત્પાદનો અથવા સેવાઓ માટે ઓર્ડર આપતા પહેલા ઉપકરણ સ્પષ્ટીકરણોનું નવીનતમ સંસ્કરણ મેળવવાની સલાહ આપવામાં આવે છે. *અન્ય નામો અને બ્રાન્ડ્સ અન્ય લોકોની મિલકત તરીકે દાવો કરી શકાય છે.

3. Nios V પ્રોસેસર સોફ્ટવેર સિસ્ટમ ડિઝાઇન 726952 | 2025.07.16
૩.૧. Nios V પ્રોસેસર સોફ્ટવેર ડેવલપમેન્ટ ફ્લો
૩.૧.૧. બોર્ડ સપોર્ટ પેકેજ પ્રોજેક્ટ
Nios V બોર્ડ સપોર્ટ પેકેજ (BSP) પ્રોજેક્ટ એ એક વિશિષ્ટ લાઇબ્રેરી છે જેમાં સિસ્ટમ-વિશિષ્ટ સપોર્ટ કોડ હોય છે. BSP Nios V પ્રોસેસર હાર્ડવેર સિસ્ટમમાં એક પ્રોસેસર માટે કસ્ટમાઇઝ કરેલ સોફ્ટવેર રનટાઇમ વાતાવરણ પૂરું પાડે છે.
ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર BSP ના વર્તનને નિયંત્રિત કરતી સેટિંગ્સમાં ફેરફાર કરવા માટે Nios V બોર્ડ સપોર્ટ પેકેજ એડિટર અને niosv-bsp યુટિલિટી ટૂલ્સ પૂરા પાડે છે.
BSP માં નીચેના ઘટકો હોય છે: · હાર્ડવેર એબ્સ્ટ્રેક્શન સ્તર · ડિવાઇસ ડ્રાઇવરો · વૈકલ્પિક સોફ્ટવેર પેકેજો · વૈકલ્પિક રીઅલ-ટાઇમ ઓપરેટિંગ સિસ્ટમ
૩.૧.૨. એપ્લિકેશન પ્રોજેક્ટ
Nios VC/C++ એપ્લિકેશન પ્રોજેક્ટમાં નીચેની સુવિધાઓ છે: · સોર્સ કોડનો સંગ્રહ અને CMakeLists.txt નો સમાવેશ થાય છે.
— CMakeLists.txt સોર્સ કોડનું સંકલન કરે છે અને તેને BSP અને એક અથવા વધુ વૈકલ્પિક લાઇબ્રેરીઓ સાથે લિંક કરે છે, જેથી એક .elf બનાવી શકાય. file
· સ્ત્રોતોમાંથી એક files માં ફંક્શન main() છે. · લાઇબ્રેરીઓ અને BSP માં ફંક્શનને કૉલ કરતો કોડ શામેલ છે.
અલ્ટેરા ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર યુટિલિટી ટૂલ્સમાં niosv-app યુટિલિટી ટૂલ પૂરું પાડે છે જે CMakeLists.txt એપ્લિકેશન બનાવવા માટે છે, અને એક્લિપ્સ-આધારિત વાતાવરણમાં સોર્સ કોડને સંશોધિત કરવા માટે અલ્ટેરા FPGAs માટે RiscFree IDE પૂરું પાડે છે.
૩.૨. અલ્ટેરા FPGA એમ્બેડેડ ડેવલપમેન્ટ ટૂલ્સ
Nios V પ્રોસેસર સોફ્ટવેર ડેવલપમેન્ટ માટે નીચેના ટૂલ્સને સપોર્ટ કરે છે: · ગ્રાફિકલ યુઝર ઇન્ટરફેસ (GUI) - ગ્રાફિકલ ડેવલપમેન્ટ ટૂલ્સ જે ઉપલબ્ધ છે
વિન્ડોઝ* અને લિનક્સ* ઓપરેટિંગ સિસ્ટમ્સ (OS) બંને. — Nios V બોર્ડ સપોર્ટ પેકેજ એડિટર (Nios V BSP એડિટર) — Altera FPGAs માટે Ashling RiscFree IDE · કમાન્ડ-લાઇન ટૂલ્સ (CLI) – ડેવલપમેન્ટ ટૂલ્સ જે Nios V કમાન્ડ શેલથી શરૂ થાય છે. દરેક ટૂલ કમાન્ડ લાઇનથી સુલભ મદદના સ્વરૂપમાં પોતાના દસ્તાવેજીકરણ પ્રદાન કરે છે. Nios V કમાન્ડ શેલ ખોલો અને નીચેનો આદેશ લખો: - મદદ કરો view મદદ મેનુ. — Nios V ઉપયોગિતાઓ સાધનો — File ફોર્મેટ કન્વર્ઝન ટૂલ્સ — અન્ય ઉપયોગિતાઓ ટૂલ્સ

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 43

3. Nios V પ્રોસેસર સોફ્ટવેર સિસ્ટમ ડિઝાઇન 726952 | 2025.07.16

કોષ્ટક 25. GUI ટૂલ્સ અને કમાન્ડ-લાઇન ટૂલ્સ કાર્યોનો સારાંશ

કાર્ય

GUI ટૂલ

કમાન્ડ-લાઇન ટૂલ

BSP બનાવવું

નિઓસ વી બીએસપી એડિટર

· ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન સોફ્ટવેરમાં: niosv-bsp -c -s=<.qsys file> -ટી= [વિકલ્પો] સેટિંગ્સ.bsp
· ક્વાર્ટસ પ્રાઇમ સ્ટાન્ડર્ડ એડિશન સોફ્ટવેરમાં: niosv-bsp -c -s=<.sopcinfo file> -ટી= [વિકલ્પો] સેટિંગ્સ.bsp

હાલના .bsp નો ઉપયોગ કરીને BSP જનરેટ કરવું file
BSP અપડેટ કરી રહ્યા છીએ

Nios V BSP સંપાદક Nios V BSP સંપાદક

niosv-bsp -g [વિકલ્પો] સેટિંગ્સ.bsp niosv-bsp -u [વિકલ્પો] સેટિંગ્સ.bsp

BSP ની તપાસ

નિઓસ વી બીએસપી એડિટર

niosv-bsp -q -E= [વિકલ્પો] સેટિંગ્સ.bsp

એપ્લિકેશન બનાવી રહ્યા છીએ

–

niosv-એપ -a= -બી= -ઓ= files ડિરેક્ટરી> [વિકલ્પો]

યુઝર લાઇબ્રેરી બનાવી રહ્યા છીએ

–

niosv-એપ્લિકેશન -l= -ઓ= files ડિરેક્ટરી> -p= [વિકલ્પો]

એપ્લિકેશનમાં ફેરફાર કરવો વપરાશકર્તા લાઇબ્રેરીમાં ફેરફાર કરવો એપ્લિકેશન બનાવવી

અલ્ટેરા FPGA માટે રિસ્કફ્રી IDE
અલ્ટેરા FPGA માટે રિસ્કફ્રી IDE
અલ્ટેરા FPGA માટે રિસ્કફ્રી IDE

કોઈપણ કમાન્ડ-લાઇન સોર્સ એડિટર
કોઈપણ કમાન્ડ-લાઇન સોર્સ એડિટર
· બનાવવું · બનાવવું

વપરાશકર્તા પુસ્તકાલય બનાવવું

અલ્ટેરા FPGA માટે રિસ્કફ્રી IDE

· બનાવવું · બનાવવું

ELF એપ્લિકેશન ડાઉનલોડ કરી રહ્યા છીએ
.elf ને રૂપાંતરિત કરવું file

અલ્ટેરા FPGA માટે રિસ્કફ્રી IDE
–

niosv-ડાઉનલોડ
· એલ્ફ2ફ્લેશ · એલ્ફ2હેક્સ

સંબંધિત માહિતી
અલ્ટેરા FPGAs માટે એશલિંગ રિસ્કફ્રી ઇન્ટિગ્રેટેડ ડેવલપમેન્ટ એન્વાયર્નમેન્ટ (IDE) વપરાશકર્તા માર્ગદર્શિકા

૩.૨.૧. Nios V પ્રોસેસર બોર્ડ સપોર્ટ પેકેજ એડિટર
તમે નીચેના કાર્યો કરવા માટે Nios V પ્રોસેસર BSP એડિટરનો ઉપયોગ કરી શકો છો: · Nios V પ્રોસેસર BSP પ્રોજેક્ટ બનાવો અથવા સંશોધિત કરો · સેટિંગ્સ, લિંકર પ્રદેશો અને વિભાગ મેપિંગ સંપાદિત કરો · સોફ્ટવેર પેકેજો અને ઉપકરણ ડ્રાઇવરો પસંદ કરો.
BSP એડિટરની ક્ષમતાઓમાં niosv-bsp ઉપયોગિતાઓની ક્ષમતાઓનો સમાવેશ થાય છે. BSP એડિટરમાં બનાવેલ કોઈપણ પ્રોજેક્ટ કમાન્ડ-લાઇન ઉપયોગિતાઓનો ઉપયોગ કરીને પણ બનાવી શકાય છે.

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 44

પ્રતિસાદ મોકલો

3. Nios V પ્રોસેસર સોફ્ટવેર સિસ્ટમ ડિઝાઇન 726952 | 2025.07.16

નોંધ:

ક્વાર્ટસ પ્રાઇમ સ્ટાન્ડર્ડ એડિશન સોફ્ટવેર માટે, BSP એડિટર GUI ને શરૂ કરવાના પગલાં માટે AN 980: Nios V પ્રોસેસર ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર સપોર્ટનો સંદર્ભ લો.

BSP એડિટર લોન્ચ કરવા માટે, આ પગલાં અનુસરો: 1. પ્લેટફોર્મ ડિઝાઇનર ખોલો, અને નેવિગેટ કરો File મેનુ
a. હાલની BSP સેટિંગ ખોલવા માટે file, ખોલો… પર ક્લિક કરો b. નવું BSP બનાવવા માટે, નવું BSP… પર ક્લિક કરો 2. BSP એડિટર ટેબ પસંદ કરો અને યોગ્ય વિગતો આપો.

આકૃતિ 27. BSP એડિટર લોન્ચ કરો

સંબંધિત માહિતી AN 980: Nios V પ્રોસેસર ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર સપોર્ટ
૩.૨.૨. અલ્ટેરા FPGA માટે રિસ્કફ્રી IDE
અલ્ટેરા FPGAs માટેનો રિસ્કફ્રી IDE એ Nios V પ્રોસેસર માટે એક્લીપ્સ-આધારિત IDE છે. અલ્ટેરા ભલામણ કરે છે કે તમે નીચેના કારણોસર આ IDE માં Nios V પ્રોસેસર સોફ્ટવેર વિકસાવો: · સુવિધાઓ Nios V સાથે સુસંગત હોય તે માટે વિકસાવવામાં આવી છે અને ચકાસવામાં આવી છે.
પ્રોસેસર બિલ્ડ ફ્લો. · બધી જરૂરી ટૂલચેન અને સહાયક સાધનોથી સજ્જ જે તમને સક્ષમ બનાવે છે
Nios V પ્રોસેસર ડેવલપમેન્ટ સરળતાથી શરૂ કરવા માટે.
સંબંધિત માહિતી એશલિંગ રિસ્કફ્રી ઇન્ટિગ્રેટેડ ડેવલપમેન્ટ એન્વાયર્નમેન્ટ (IDE) ફોર અલ્ટેરા FPGAs યુઝર ગાઇડ
૩.૨.૩. Nios V ઉપયોગિતાઓ સાધનો
તમે કમાન્ડ લાઇન પર ટાઇપ કરેલા અથવા સ્ક્રિપ્ટમાં એમ્બેડ કરેલા આદેશો સાથે Nios V પ્રોગ્રામ્સ બનાવી, સંશોધિત અને બનાવી શકો છો. આ વિભાગમાં વર્ણવેલ Nios V કમાન્ડ-લાઇન ટૂલ્સ /niosv/bin ડિરેક્ટરી.

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 45

3. Nios V પ્રોસેસર સોફ્ટવેર સિસ્ટમ ડિઝાઇન 726952 | 2025.07.16

કોષ્ટક 26. Nios V ઉપયોગિતાઓ સાધનો

કમાન્ડ-લાઇન ટૂલ્સ

સારાંશ

niosv-એપ niosv-bsp niosv-ડાઉનલોડ niosv-શેલ niosv-સ્ટેક-રિપોર્ટ

એપ્લિકેશન પ્રોજેક્ટ જનરેટ અને ગોઠવવા માટે.
BSP સેટિંગ્સ બનાવવા અથવા અપડેટ કરવા માટે file અને BSP બનાવો files. ELF ડાઉનલોડ કરવા માટે file Nios® V પ્રોસેસર પર.
Nios V કમાન્ડ શેલ ખોલવા માટે. સ્ટેક અથવા હીપ ઉપયોગ માટે તમારી એપ્લિકેશન .elf માં ઉપલબ્ધ બાકી રહેલી મેમરી જગ્યા વિશે તમને જાણ કરવા માટે.

3.2.4. File ફોર્મેટ કન્વર્ઝન ટૂલ્સ

File એક ઉપયોગિતામાંથી બીજી ઉપયોગિતામાં ડેટા પસાર કરતી વખતે ક્યારેક ફોર્મેટ રૂપાંતર જરૂરી બને છે. file ફોર્મેટ કન્વર્ઝન ટૂલ્સ આમાં છે
સોફ્ટવેર ઇન્સ્ટોલેશન ડિરેક્ટરી>/niosv/bin ડિરેક્ટરી.

કોષ્ટક 27. File ફોર્મેટ કન્વર્ઝન ટૂલ્સ

કમાન્ડ-લાઇન ટૂલ્સ elf2flash elf2hex

સારાંશ .elf નું ભાષાંતર કરવા માટે file ફ્લેશ મેમરી પ્રોગ્રામિંગ માટે .srec ફોર્મેટમાં. .elf નું ભાષાંતર કરવા માટે file મેમરી ઇનિશિયલાઈઝેશન માટે .hex ફોર્મેટમાં.

૩.૨.૫. અન્ય ઉપયોગિતા સાધનો

Nios V પ્રોસેસર આધારિત સિસ્ટમ બનાવતી વખતે તમને નીચેના કમાન્ડ-લાઇન ટૂલ્સની જરૂર પડી શકે છે. આ કમાન્ડ-લાઇન ટૂલ્સ ઇન્ટેલ દ્વારા પૂરા પાડવામાં આવે છે /ક્વાર્ટસ/બિન અથવા તેમાંથી મેળવેલ
ઓપન-સોર્સ ટૂલ્સ.

કોષ્ટક 28. અન્ય કમાન્ડ-લાઇન ટૂલ્સ

કમાન્ડ-લાઇન ટૂલ્સ

પ્રકાર

સારાંશ

જુઆર્ટ-ટર્મિનલ

ઇન્ટેલ દ્વારા પ્રદાન કરાયેલ

stdout અને stderr નું નિરીક્ષણ કરવા અને Nios® V પ્રોસેસરને ઇનપુટ આપવા માટે
stdin દ્વારા સબસિસ્ટમ. આ સાધન ફક્ત J પર લાગુ પડે છેTAG જ્યારે UART IP Nios® V પ્રોસેસર સાથે જોડાયેલ હોય ત્યારે.

ઓપનઓસીડી

OpenOCD ચલાવવા માટે ઇન્ટેલ દ્વારા પ્રદાન કરાયેલ.

ઓપનઓસીડી-સીએફજી-જનન

ઇન્ટેલ દ્વારા પૂરી પાડવામાં આવેલ · OpenOCD રૂપરેખાંકન જનરેટ કરવા માટે file. · J દર્શાવવા માટેTAG સાંકળ ઉપકરણ સૂચકાંક.

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 46

પ્રતિસાદ મોકલો

726952 | 2025.07.16 પ્રતિસાદ મોકલો
4. Nios V પ્રોસેસર રૂપરેખાંકન અને બુટીંગ સોલ્યુશન્સ
તમે Nios V પ્રોસેસરને વિવિધ મેમરી સ્થાનો પરથી સોફ્ટવેર બુટ કરવા અને ચલાવવા માટે ગોઠવી શકો છો. બુટ મેમરી ક્વાડ સીરીયલ પેરિફેરલ ઇન્ટરફેસ (QSPI) ફ્લેશ, ઓન-ચિપ મેમરી (OCRAM), અથવા ટાઇટલી કપલ્ડ મેમરી (TCM) છે.
સંબંધિત માહિતી · પાવર-અપ ટ્રિગર શરતો પૃષ્ઠ 193 પર · પાવર-અપ ટ્રિગર્સ
પાવર-અપ ટ્રિગર્સ વિશે વધુ માહિતી માટે.
4.1. પરિચય
Nios V પ્રોસેસર બે પ્રકારની બુટ પ્રક્રિયાઓને સપોર્ટ કરે છે: · alt_load() ફંક્શનનો ઉપયોગ કરીને એક્ઝિક્યુટ-ઇન-પ્લેસ (XIP) · બુટ કોપિયરનો ઉપયોગ કરીને RAM માં પ્રોગ્રામ કોપી કરવામાં આવે છે. Nios V એમ્બેડેડ પ્રોગ્રામ્સ ડેવલપમેન્ટ હાર્ડવેર એબ્સ્ટ્રેક્શન લેયર (HAL) પર આધારિત છે. HAL એક નાનો બુટ લોડર પ્રોગ્રામ (જેને બુટ કોપિયર તરીકે પણ ઓળખવામાં આવે છે) પ્રદાન કરે છે જે બુટ સમયે બુટ મેમરીમાંથી સંબંધિત લિંકર વિભાગોને તેમના રન ટાઇમ સ્થાન પર કોપી કરે છે. તમે બોર્ડ સપોર્ટ પેકેજ (BSP) એડિટર સેટિંગ્સમાં ફેરફાર કરીને પ્રોગ્રામ અને ડેટા મેમરી રન ટાઇમ સ્થાનોનો ઉલ્લેખ કરી શકો છો. આ વિભાગ વર્ણવે છે: · Nios V પ્રોસેસર બુટ કોપિયર જે તમારા Nios V પ્રોસેસર સિસ્ટમને અનુસાર બુટ કરે છે
બુટ મેમરી પસંદગી · Nios V પ્રોસેસર બુટિંગ વિકલ્પો અને સામાન્ય પ્રવાહ · પસંદ કરેલ બુટ મેમરી માટે Nios V પ્રોગ્રામિંગ સોલ્યુશન્સ
૪.૨. એપ્લિકેશનોને લિંક કરવી
જ્યારે તમે Nios V પ્રોસેસર પ્રોજેક્ટ જનરેટ કરો છો, ત્યારે BSP એડિટર બે લિંકર સંબંધિત જનરેટ કરે છે files: · linker.x: લિંકર આદેશ file જે જનરેટ થયેલ એપ્લિકેશન બનાવે છેfile ઉપયોગ કરે છે
.elf બાઈનરી બનાવવા માટે file. · linker.h: લિંકર મેમરી લેઆઉટ વિશે માહિતી ધરાવે છે. BSP પ્રોજેક્ટમાં તમે જે લિંકર સેટિંગમાં ફેરફાર કરો છો તે આ બે લિંકરની સામગ્રીને અસર કરે છે. files. દરેક Nios V પ્રોસેસર એપ્લિકેશનમાં નીચેના લિંકર વિભાગો હોય છે:
© અલ્ટેરા કોર્પોરેશન. અલ્ટેરા, અલ્ટેરા લોગો, 'એ' લોગો અને અન્ય અલ્ટેરા ચિહ્નો અલ્ટેરા કોર્પોરેશનના ટ્રેડમાર્ક છે. અલ્ટેરા કોઈપણ સમયે સૂચના વિના કોઈપણ ઉત્પાદનો અને સેવાઓમાં ફેરફાર કરવાનો અધિકાર અનામત રાખે છે. અલ્ટેરા અહીં વર્ણવેલ કોઈપણ માહિતી, ઉત્પાદન અથવા સેવાના ઉપયોગ અથવા ઉપયોગથી ઉદ્ભવતી કોઈ જવાબદારી અથવા જવાબદારી સ્વીકારતું નથી સિવાય કે અલ્ટેરા દ્વારા લેખિતમાં સ્પષ્ટપણે સંમતિ આપવામાં આવી હોય. અલ્ટેરા ગ્રાહકોને કોઈપણ પ્રકાશિત માહિતી પર આધાર રાખતા પહેલા અને ઉત્પાદનો અથવા સેવાઓ માટે ઓર્ડર આપતા પહેલા ઉપકરણ સ્પષ્ટીકરણોનું નવીનતમ સંસ્કરણ મેળવવાની સલાહ આપવામાં આવે છે. *અન્ય નામો અને બ્રાન્ડ્સ અન્ય લોકોની મિલકત તરીકે દાવો કરી શકાય છે.

4. Nios V પ્રોસેસર રૂપરેખાંકન અને બુટીંગ સોલ્યુશન્સ 726952 | 2025.07.16

કોષ્ટક 29. લિંકર વિભાગો

.ટેક્સ્ટ

લિંકર વિભાગો

.rodata

.rwdata

.બસ

.ઢગલો

.સ્ટેક

વર્ણનો એક્ઝિક્યુટેબલ કોડ. પ્રોગ્રામના અમલીકરણમાં ઉપયોગમાં લેવાતો કોઈપણ વાંચન-માત્ર ડેટા. પ્રોગ્રામના અમલીકરણમાં ઉપયોગમાં લેવાતો વાંચન-લેખન ડેટા સંગ્રહિત કરે છે. પ્રારંભ ન થયેલ સ્થિર ડેટા ધરાવે છે. ગતિશીલ રીતે ફાળવેલ મેમરી ધરાવે છે. ફંક્શન-કોલ પરિમાણો અને અન્ય કામચલાઉ ડેટા સંગ્રહિત કરે છે.

તમે .elf માં વધારાના લિંકર વિભાગો ઉમેરી શકો છો file કસ્ટમ કોડ અને ડેટા રાખવા માટે. આ લિંકર વિભાગો નામાંકિત મેમરી પ્રદેશોમાં મૂકવામાં આવે છે, જે ભૌતિક મેમરી ઉપકરણો અને સરનામાંઓ સાથે સુસંગત હોય તે રીતે વ્યાખ્યાયિત કરવામાં આવે છે. ડિફૉલ્ટ રૂપે, BSP એડિટર આપમેળે આ લિંકર વિભાગો જનરેટ કરે છે. જો કે, તમે ચોક્કસ એપ્લિકેશન માટે લિંકર વિભાગોને નિયંત્રિત કરી શકો છો.

૪.૨.૧. લિંકિંગ વર્તણૂક
આ વિભાગ BSP એડિટર ડિફોલ્ટ લિંકિંગ વર્તણૂક અને લિંકિંગ વર્તણૂકને કેવી રીતે નિયંત્રિત કરવી તેનું વર્ણન કરે છે.

૪.૨.૧.૧. ડિફોલ્ટ BSP લિંકિંગ
BSP રૂપરેખાંકન દરમિયાન, ટૂલ્સ આપમેળે નીચેના પગલાંઓ કરે છે:
1. મેમરી પ્રદેશના નામો સોંપો: દરેક સિસ્ટમ મેમરી ઉપકરણને એક નામ સોંપો અને દરેક નામ લિંકરમાં ઉમેરો. file મેમરી ક્ષેત્ર તરીકે.
2. સૌથી મોટી મેમરી શોધો: લિંકરમાં સૌથી મોટી વાંચન અને લેખન મેમરી ક્ષેત્ર ઓળખો. file.
3. લિંકર વિભાગો સોંપો: ડિફોલ્ટ લિંકર વિભાગો (.text, .rodata, .rwdata, .bss, .heap, અને .stack) ને પાછલા પગલામાં ઓળખાયેલ મેમરી ક્ષેત્રમાં મૂકો.
4. લખો files: linker.x અને linker.h લખો files.
સામાન્ય રીતે, લિંકર સેક્શન એલોકેશન સ્કીમ સોફ્ટવેર ડેવલપમેન્ટ પ્રક્રિયા દરમિયાન કામ કરે છે કારણ કે જો મેમરી પૂરતી મોટી હોય તો એપ્લિકેશન કાર્ય કરશે તેની ખાતરી આપવામાં આવે છે.
ડિફોલ્ટ લિંકિંગ વર્તણૂક માટેના નિયમો Altera-જનરેટેડ Tcl સ્ક્રિપ્ટોમાં સમાયેલ છે જે bsp-set-defaults.tcl અને bsp-linker-utils.tcl માં જોવા મળે છે. /niosv/scripts/bsp-defaults ડિરેક્ટરી. niosv-bsp આદેશ આ સ્ક્રિપ્ટોને બોલાવે છે. આ સ્ક્રિપ્ટોને સીધા સંશોધિત કરશો નહીં.

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 48

પ્રતિસાદ મોકલો

4. Nios V પ્રોસેસર રૂપરેખાંકન અને બુટીંગ સોલ્યુશન્સ 726952 | 2025.07.16

૪.૨.૧.૨. રૂપરેખાંકિત BSP લિંકિંગ
તમે BSP એડિટરના Linker Script ટેબમાં ડિફોલ્ટ લિંકિંગ વર્તણૂકનું સંચાલન કરી શકો છો. નીચેની પદ્ધતિઓનો ઉપયોગ કરીને લિંકર સ્ક્રિપ્ટને મેનિપ્યુલેટ કરો: · મેમરી ક્ષેત્ર ઉમેરો: ભૌતિક મેમરી ઉપકરણમાં મેમરી ક્ષેત્રનું નામ મેપ કરો. · વિભાગ મેપિંગ ઉમેરો: મેમરી ક્ષેત્રમાં વિભાગનું નામ મેપ કરો. BSP
સંપાદક તમને પરવાનગી આપે છે view ફેરફારો કરતા પહેલા અને પછી મેમરી મેપ.

૪.૩. Nios V પ્રોસેસર બુટીંગ પદ્ધતિઓ

અલ્ટેરા FPGA ઉપકરણોમાં Nios V પ્રોસેસરને બુટ કરવાની કેટલીક પદ્ધતિઓ છે. Nios V પ્રોસેસરને બુટ કરવાની પદ્ધતિઓ ફ્લેશ મેમરી પસંદગી અને ઉપકરણ પરિવારો અનુસાર બદલાય છે.

કોષ્ટક 30. સંબંધિત બુટ વિકલ્પો સાથે સપોર્ટેડ ફ્લેશ મેમરીઝ

સપોર્ટેડ બૂટ મેમોરિઝ

ઉપકરણ

ઓન-ચિપ ફ્લેશ (આંતરિક ગોઠવણી માટે)

મહત્તમ 10 ઉપકરણો ફક્ત (ઓન-ચિપ ફ્લેશ IP સાથે)

સામાન્ય હેતુ QSPI ફ્લેશ (ફક્ત વપરાશકર્તા ડેટા માટે)

બધા સપોર્ટેડ FPGA ડિવાઇસ (જેનરિક સીરીયલ ફ્લેશ ઇન્ટરફેસ FPGA IP સાથે)

રૂપરેખાંકન QSPI ફ્લેશ (સક્રિય સીરીયલ રૂપરેખાંકન માટે)

બ્લોક-આધારિત નિયંત્રણ
ઉપકરણો (જેનરિક સાથે)
સીરીયલ ફ્લેશ ઇન્ટરફેસ ઇન્ટેલ FPGA IP)(2)

Nios V પ્રોસેસર બુટીંગ પદ્ધતિઓ

એપ્લિકેશન રનટાઇમ સ્થાન

બુટ કોપિયર

ઓન-ચિપ ફ્લેશથી Nios V પ્રોસેસર એપ્લિકેશનને જગ્યાએ અમલમાં મુકવામાં આવે છે.

ઓન-ચિપ ફ્લેશ (XIP) + OCRAM/ બાહ્ય RAM (લખી શકાય તેવા ડેટા વિભાગો માટે)

alt_load() ફંક્શન

બુટ કોપિયરનો ઉપયોગ કરીને ઓન-ચિપ ફ્લેશથી RAM માં Nios V પ્રોસેસર એપ્લિકેશનની નકલ કરવામાં આવી.

OCRAM/બાહ્ય રેમ

GSFI દ્વારા બુટલોડરનો ફરીથી ઉપયોગ

સામાન્ય હેતુ QSPI ફ્લેશથી Nios V પ્રોસેસર એપ્લિકેશનને સ્થાને અમલમાં મૂકવામાં આવે છે.

સામાન્ય હેતુ QSPI ફ્લેશ (XIP) + OCRAM/ બાહ્ય RAM (લખી શકાય તેવા ડેટા વિભાગો માટે)

alt_load() ફંક્શન

બુટ કોપિયરનો ઉપયોગ કરીને સામાન્ય હેતુ QSPI ફ્લેશથી RAM પર Nios V પ્રોસેસર એપ્લિકેશનની નકલ કરવામાં આવી.

OCRAM/બાહ્ય રેમ

GSFI દ્વારા બુટલોડર

Nios V પ્રોસેસર એપ્લિકેશન QSPI ફ્લેશ રૂપરેખાંકનમાંથી જગ્યાએ ચલાવવામાં આવે છે

રૂપરેખાંકન QSPI ફ્લેશ (XIP) + OCRAM/ બાહ્ય RAM (લખી શકાય તેવા ડેટા વિભાગો માટે)

alt_load() ફંક્શન

બુટ કોપિયરનો ઉપયોગ કરીને રૂપરેખાંકન QSPI ફ્લેશમાંથી RAM પર Nios V પ્રોસેસર એપ્લિકેશનની નકલ કરવામાં આવી.

GSFI દ્વારા OCRAM/ બાહ્ય RAM બુટલોડર ચાલુ રહ્યું...

(2) ઉપકરણ યાદી માટે AN 980: Nios V પ્રોસેસર ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર સપોર્ટનો સંદર્ભ લો.

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 49

4. Nios V પ્રોસેસર રૂપરેખાંકન અને બુટીંગ સોલ્યુશન્સ 726952 | 2025.07.16

સપોર્ટેડ બૂટ મેમોરિઝ
ઓન-ચિપ મેમરી (OCRAM) ટાઇટલી કપલ્ડ મેમરી (TCM)

ઉપકરણ
SDM-આધારિત ઉપકરણો (મેઇલબોક્સ ક્લાયંટ ઇન્ટેલ FPGA IP સાથે). (2)
બધા સપોર્ટેડ અલ્ટેરા FPGA ઉપકરણો (2)
બધા સપોર્ટેડ અલ્ટેરા FPGA ઉપકરણો(2)

Nios V પ્રોસેસર બુટીંગ પદ્ધતિઓ
બુટ કોપિયરનો ઉપયોગ કરીને રૂપરેખાંકન QSPI ફ્લેશમાંથી RAM પર Nios V પ્રોસેસર એપ્લિકેશનની નકલ કરવામાં આવી.
OCRAM માંથી Nios V પ્રોસેસર એપ્લિકેશનને જગ્યાએ અમલમાં મુકવામાં આવે છે.
TCM માંથી Nios V પ્રોસેસર એપ્લિકેશનને જગ્યાએ અમલમાં મુકવામાં આવી રહી છે.

એપ્લિકેશન રનટાઇમ સ્થાન

બુટ કોપિયર

SDM દ્વારા OCRAM/ બાહ્ય RAM બુટલોડર

OCRAM

alt_load() ફંક્શન

સૂચના TCM (XIP) કંઈ નહીં + ડેટા TCM (લખી શકાય તેવા ડેટા વિભાગો માટે)

આકૃતિ 28. Nios V પ્રોસેસર બુટ ફ્લો

રીસેટ કરો

પ્રોસેસર વેક્ટર રીસેટ કરવા માટે કૂદકો મારે છે (બૂટ કોડ શરૂ થાય છે)

એપ્લિકેશન કોડ બીજા મેમરી સ્થાન પર કોપી કરી શકાય છે (બુટ વિકલ્પો પર આધાર રાખીને)
બુટ કોડ પ્રોસેસરને શરૂ કરે છે

બુટ વિકલ્પોના આધારે, બુટ કોડ ડેટા/કોડ માટે પ્રારંભિક મૂલ્યોને બીજી મેમરી સ્પેસ (alt_load) માં કોપી કરી શકે છે.
બુટ કોડ એપ્લિકેશન કોડ અને ડેટા મેમરી સ્પેસને પ્રારંભ કરે છે.
બુટ કોડ HAL ડ્રાઇવરો (alt_main) સાથે બધા સિસ્ટમ પેરિફેરલ્સને પ્રારંભ કરે છે.
મુખ્ય પ્રવેશ
સંબંધિત માહિતી · સામાન્ય સીરીયલ ફ્લેશ ઇન્ટરફેસ અલ્ટેરા FPGA IP વપરાશકર્તા માર્ગદર્શિકા
Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 50

પ્રતિસાદ મોકલો

4. Nios V પ્રોસેસર રૂપરેખાંકન અને બુટીંગ સોલ્યુશન્સ 726952 | 2025.07.16
· મેઇલબોક્સ ક્લાયંટ અલ્ટેરા FPGA IP વપરાશકર્તા માર્ગદર્શિકા · AN 980: Nios V પ્રોસેસર ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર સપોર્ટ
૪.૪. Nios V પ્રોસેસર બુટીંગ પદ્ધતિઓનો પરિચય
Nios V પ્રોસેસર સિસ્ટમ્સ માટે પ્રોસેસર એપ્લિકેશન પ્રોગ્રામ ચલાવવાનું શરૂ કરે તે પહેલાં સોફ્ટવેર છબીઓને સિસ્ટમ મેમરીમાં ગોઠવવાની જરૂર પડે છે. ડિફોલ્ટ લિંકર વિભાગો માટે લિંકર વિભાગોનો સંદર્ભ લો.
BSP એડિટર એક લિંકર સ્ક્રિપ્ટ જનરેટ કરે છે જે નીચેના કાર્યો કરે છે: · ખાતરી કરે છે કે પ્રોસેસર સોફ્ટવેર લિંકર સેટિંગ્સ અનુસાર લિંક થયેલ છે.
BSP એડિટરનું અને નક્કી કરે છે કે સોફ્ટવેર મેમરીમાં ક્યાં રહે છે. · પ્રોસેસરના કોડ ક્ષેત્રને મેમરી ઘટકમાં સ્થાન આપે છે
સોંપેલ મેમરી ઘટકો.
નીચેનો વિભાગ ઉપલબ્ધ Nios V પ્રોસેસર બુટીંગ પદ્ધતિઓનું સંક્ષિપ્તમાં વર્ણન કરે છે.
૪.૪.૧. બુટ ફ્લેશથી Nios V પ્રોસેસર એપ્લિકેશન એક્ઝિક્યુટ-ઇન-પ્લેસ
અલ્ટેરાએ ફ્લેશ કંટ્રોલર્સને એવી રીતે ડિઝાઇન કર્યા છે કે સિસ્ટમ રીસેટ પર બુટ ફ્લેશ એડ્રેસ સ્પેસ Nios V પ્રોસેસરને તાત્કાલિક સુલભ થઈ જાય, મેમરી કંટ્રોલર અથવા મેમરી ડિવાઇસને ઇનિશિયલાઇઝ કરવાની જરૂર વગર. આ Nios V પ્રોસેસરને બુટ ડિવાઇસ પર સંગ્રહિત એપ્લિકેશન કોડને સીધા જ એક્ઝિક્યુટ કરવા માટે સક્ષમ બનાવે છે, બુટ કોપિયરનો ઉપયોગ કરીને કોડને બીજા મેમરી પ્રકારમાં કોપી કર્યા વિના. ફ્લેશ કંટ્રોલર્સ છે: · ઓન-ચિપ ફ્લેશ ઓન-ચિપ ફ્લેશ આઇપી સાથે (ફક્ત MAX® 10 ડિવાઇસમાં) · સામાન્ય હેતુ QSPI ફ્લેશ જેનેરિક સીરીયલ ફ્લેશ ઇન્ટરફેસ આઇપી સાથે · કન્ફિગરેશન QSPI ફ્લેશ જેનેરિક સીરીયલ ફ્લેશ ઇન્ટરફેસ આઇપી સાથે (MAX 10 સિવાય)
ઉપકરણો)
જ્યારે Nios V પ્રોસેસર એપ્લિકેશન બુટ ફ્લેશથી જગ્યાએ એક્ઝિક્યુટ થાય છે, ત્યારે BSP એડિટર નીચેના કાર્યો કરે છે: · .text લિંકર વિભાગોને બુટ ફ્લેશ મેમરી ક્ષેત્રમાં સેટ કરે છે. · .bss,.rodata,.rwdata,.stack અને.heap લિંકર વિભાગોને RAM માં સેટ કરે છે.
મેમરી રીજન. સિસ્ટમ રીસેટ પર ડેટા સેક્શન (.rodata, .rwdata,, .exceptions) ને RAM માં કોપી કરવા માટે તમારે BSP સેટિંગ્સમાં alt_load() ફંક્શનને સક્ષમ કરવું આવશ્યક છે. કોડ સેક્શન (.text) બુટ ફ્લેશ મેમરી રીજનમાં રહે છે.
સંબંધિત માહિતી · સામાન્ય સીરીયલ ફ્લેશ ઇન્ટરફેસ અલ્ટેરા FPGA IP વપરાશકર્તા માર્ગદર્શિકા · અલ્ટેરા MAX 10 વપરાશકર્તા ફ્લેશ મેમરી વપરાશકર્તા માર્ગદર્શિકા
૪.૪.૧.૧. ઓલ્ટ_લોડ()
તમે BSP એડિટરનો ઉપયોગ કરીને HAL કોડમાં alt_load() ફંક્શનને સક્ષમ કરી શકો છો.
જ્યારે એક્ઝિક્યુટ-ઇન-પ્લેસ બુટ ફ્લોમાં ઉપયોગ થાય છે, ત્યારે alt_load() ફંક્શન નીચેના કાર્યો કરે છે:

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 51

4. Nios V પ્રોસેસર રૂપરેખાંકન અને બુટીંગ સોલ્યુશન્સ 726952 | 2025.07.16

· મીની બુટ કોપિયર તરીકે કાર્ય કરે છે જે BSP સેટિંગ્સના આધારે મેમરી વિભાગોને RAM માં કોપી કરે છે.
· ડેટા સેક્શન (.rodata, .rwdata, .exceptions) ને RAM માં કોપી કરે છે પરંતુ કોડ સેક્શન (.text) ને નહીં. કોડ સેક્શન (.text) સેક્શન ફક્ત વાંચવા માટેનો સેક્શન છે અને બુટિંગ ફ્લેશ મેમરી ક્ષેત્રમાં રહે છે. આ પાર્ટીશનિંગ RAM ના ઉપયોગને ઘટાડવામાં મદદ કરે છે પરંતુ કોડ એક્ઝેક્યુશન કામગીરીને મર્યાદિત કરી શકે છે કારણ કે ફ્લેશ મેમરીની એક્સેસ ઓન-ચિપ RAM ની એક્સેસ કરતા ધીમી હોય છે.

નીચેનું કોષ્ટક BSP એડિટર સેટિંગ્સ અને કાર્યોની યાદી આપે છે:

કોષ્ટક 31. BSP સંપાદક સેટિંગ્સ
BSP એડિટર સેટિંગ hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

ફંક્શન alt_load() ફંક્શનને સક્ષમ કરે છે. alt_load() .rodata વિભાગને RAM માં કોપી કરે છે. alt_load() .rwdata વિભાગને RAM માં કોપી કરે છે. alt_load() .exceptions વિભાગને RAM માં કોપી કરે છે.

૪.૪.૨. બુટ કોપિયરનો ઉપયોગ કરીને બુટ ફ્લેશથી RAM માં Nios V પ્રોસેસર એપ્લિકેશનની નકલ
Nios V પ્રોસેસર અને HAL માં એક બુટ કોપિયરનો સમાવેશ થાય છે જે મોટાભાગના Nios V પ્રોસેસર એપ્લિકેશનો માટે પૂરતી કાર્યક્ષમતા પ્રદાન કરે છે અને Nios V સોફ્ટવેર ડેવલપમેન્ટ ફ્લો સાથે અમલમાં મૂકવા માટે અનુકૂળ છે.
જ્યારે એપ્લિકેશન બુટ કોપિયરનો ઉપયોગ કરે છે, ત્યારે તે બધા લિંકર વિભાગો (.text, .heap, .rwdata, .rodata, .bss, .stack) ને આંતરિક અથવા બાહ્ય RAM પર સેટ કરે છે. બુટ કોપિયરનો ઉપયોગ કરીને Nios V પ્રોસેસર એપ્લિકેશનને બુટ ફ્લેશથી આંતરિક અથવા બાહ્ય RAM પર એક્ઝેક્યુશન માટે કોપી કરવાથી એક્ઝેક્યુશન કામગીરીમાં સુધારો થાય છે.
આ બુટ વિકલ્પ માટે, સિસ્ટમ રીસેટ થયા પછી Nios V પ્રોસેસર બુટ કોપીયર સોફ્ટવેર ચલાવવાનું શરૂ કરે છે. સોફ્ટવેર બુટ ફ્લેશમાંથી એપ્લિકેશનને આંતરિક અથવા બાહ્ય RAM માં કોપી કરે છે. પ્રક્રિયા પૂર્ણ થયા પછી, Nios V પ્રોસેસર પ્રોગ્રામ નિયંત્રણને એપ્લિકેશનમાં સ્થાનાંતરિત કરે છે.

નોંધ:

જો બુટ કોપીયર ફ્લેશમાં હોય, તો alt_load() ફંક્શનને કૉલ કરવાની જરૂર નથી કારણ કે તે બંને એક જ હેતુ પૂરો પાડે છે.

૪.૪.૨.૧. જેનેરિક સીરીયલ ફ્લેશ ઇન્ટરફેસ દ્વારા Nios V પ્રોસેસર બુટલોડર
GSFI દ્વારા બુટલોડર એ Nios V પ્રોસેસર બુટ કોપિયર છે જે કંટ્રોલ બ્લોક-આધારિત ઉપકરણોમાં QSPI ફ્લેશ મેમરીને સપોર્ટ કરે છે. GSFI દ્વારા બુટલોડરમાં નીચેની સુવિધાઓ શામેલ છે:
· નોન-વોલેટાઇલ મેમરીમાં સોફ્ટવેર એપ્લિકેશન શોધે છે.
· સોફ્ટવેર એપ્લિકેશન ઇમેજને RAM માં અનપેક અને કોપી કરે છે.
· કોપી પૂર્ણ થયા પછી, પ્રોસેસર એક્ઝેક્યુશનને RAM માં એપ્લિકેશન કોડમાં આપમેળે સ્વિચ કરે છે.

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 52

પ્રતિસાદ મોકલો

4. Nios V પ્રોસેસર રૂપરેખાંકન અને બુટીંગ સોલ્યુશન્સ 726952 | 2025.07.16

બુટ ઇમેજ બુટ કોપિયર પછી તરત જ સ્થિત છે. તમારે ખાતરી કરવાની જરૂર છે કે Nios V પ્રોસેસર રીસેટ ઓફસેટ બુટ કોપિયરની શરૂઆત તરફ નિર્દેશ કરે છે. આકૃતિ: GSFI દ્વારા બુટલોડર સાથે QSPI ફ્લેશ માટે મેમરી મેપ બુટલોડર સાથે GSFI દ્વારા QSPI ફ્લેશ માટે મેમરી મેપ બુટ કોપિયરનો ઉપયોગ કરતી વખતે QSPI ફ્લેશ માટે ફ્લેશ મેમરી મેપ બતાવે છે. આ મેમરી મેપ ધારે છે કે ફ્લેશ મેમરી મેમરી FPGA ઇમેજ અને એપ્લિકેશન સોફ્ટવેર સ્ટોર કરે છે.

કોષ્ટક 32. Nios V પ્રોસેસર કોર માટે GSFI દ્વારા બુટલોડર

Nios V પ્રોસેસર કોર
Nios V/m પ્રોસેસર

GSFI દ્વારા બુટલોડર File સ્થાન
/niosv/components/bootloader/ niosv_m_bootloader.srec

નિઓસ વી/જી પ્રોસેસર

/niosv/components/bootloader/ niosv_g_bootloader.srec

આકૃતિ 29. GSFI દ્વારા બુટલોડર સાથે QSPI ફ્લેશ માટે મેમરી મેપ

ગ્રાહક ડેટા (*.hex)

એપ્લિકેશન કોડ

નોંધ:

વેક્ટર ઓફસેટ રીસેટ કરો

બુટ કોપિયર

0x01E00000

FPGA છબી (*.sof)

0x00000000

1. મેમરી મેપની શરૂઆતમાં FPGA ઈમેજ છે અને ત્યારબાદ તમારો ડેટા છે, જેમાં બુટ કોપિયર અને એપ્લિકેશન કોડનો સમાવેશ થાય છે.
2. તમારે પ્લેટફોર્મ ડિઝાઇનરમાં Nios V પ્રોસેસર રીસેટ ઓફસેટ સેટ કરવું પડશે અને તેને બુટ કોપીયરની શરૂઆત તરફ નિર્દેશ કરવો પડશે.
૩. FPGA ઈમેજનું કદ અજાણ છે. ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ કમ્પાઈલેશન પછી જ તમે ચોક્કસ કદ જાણી શકો છો. તમારે અલ્ટેરા FPGA ઈમેજના કદ માટે ઉપલા બાઉન્ડ નક્કી કરવું આવશ્યક છે. ઉદાહરણ તરીકેampઅને, જો FPGA ઇમેજનું કદ 0x01E00000 કરતા ઓછું હોવાનો અંદાજ છે, તો પ્લેટફોર્મ ડિઝાઇનરમાં રીસેટ ઑફસેટને 0x01E00000 પર સેટ કરો, જે બુટ કોપિયરની શરૂઆત પણ છે.
4. સારી ડિઝાઇન પ્રથામાં ફ્લેશ સેક્ટર સીમા પર રીસેટ વેક્ટર ઓફસેટ સેટ કરવાનો સમાવેશ થાય છે જેથી સોફ્ટવેર એપ્લિકેશન અપડેટ થાય તો FPGA ઇમેજ આંશિક રીતે ભૂંસી ન જાય.

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 53

4. Nios V પ્રોસેસર રૂપરેખાંકન અને બુટીંગ સોલ્યુશન્સ 726952 | 2025.07.16

૪.૪.૨.૨. સિક્યોર ડિવાઇસ મેનેજર દ્વારા Nios V પ્રોસેસર બુટલોડર
સિક્યોર ડિવાઇસ મેનેજર (SDM) દ્વારા બુટલોડર એ HAL એપ્લિકેશન કોડ છે જે પ્રોસેસર બુટિંગ માટે મેઇલબોક્સ ક્લાયંટ અલ્ટેરા FPGA IP HAL ડ્રાઇવરનો ઉપયોગ કરે છે. Nios V પ્રોસેસરને બુટ કરવા માટે SDM-આધારિત ઉપકરણોમાં રૂપરેખાંકન QSPI ફ્લેશનો ઉપયોગ કરતી વખતે અલ્ટેરા આ બુટલોડર એપ્લિકેશનની ભલામણ કરે છે.
સિસ્ટમ રીસેટ કર્યા પછી, Nios V પ્રોસેસર સૌપ્રથમ નાના ઓન-ચિપ મેમરીમાંથી SDM દ્વારા બુટલોડરને બુટ કરે છે અને મેઇલબોક્સ ક્લાયંટ IP નો ઉપયોગ કરીને રૂપરેખાંકન QSPI ફ્લેશ સાથે વાતચીત કરવા માટે SDM દ્વારા બુટલોડરને એક્ઝિક્યુટ કરે છે.
SDM દ્વારા બુટલોડર નીચેના કાર્યો કરે છે: · રૂપરેખાંકન QSPI ફ્લેશમાં Nios V સોફ્ટવેર શોધે છે. · Nios V સોફ્ટવેરને ઓન-ચિપ RAM અથવા બાહ્ય RAM માં કોપી કરે છે. · પ્રોસેસર એક્ઝેક્યુશનને ઓન-ચિપ RAM માં Nios V સોફ્ટવેરમાં સ્વિચ કરે છે અથવા
બાહ્ય રેમ.
એકવાર પ્રક્રિયા પૂર્ણ થઈ જાય, પછી SDM દ્વારા બુટલોડર પ્રોગ્રામ નિયંત્રણને વપરાશકર્તા એપ્લિકેશન પર સ્થાનાંતરિત કરે છે. અલ્ટેરા મેમરી ઓર્ગેનાઇઝેશન ફોર બુટલોડર વાયા SDM માં દર્શાવેલ મેમરી ઓર્ગેનાઇઝેશનની ભલામણ કરે છે.
આકૃતિ 30. SDM પ્રોસેસ ફ્લો દ્વારા બુટલોડર

રૂપરેખાંકન

ફ્લેશ

નિઓસ વી સોફ્ટવેર

એસડીએમ

SDM-આધારિત FPGA ઉપકરણ

મેઇલબોક્સ ક્લાયંટ IP

FPGA લોજિક નિઓસ V

૪ બાહ્ય રેમ
નિઓસ વી સોફ્ટવેર

ઓન-ચિપ 4

EMIF

રેમ

ઓન-ચિપ મેમરી

નિઓસ વી

સોફ્ટવેર

SDM દ્વારા બુટલોડર

1. Nios V પ્રોસેસર ઓન-ચિપ મેમરીમાંથી SDM દ્વારા બુટલોડર ચલાવે છે.
2. SDM દ્વારા બુટલોડર રૂપરેખાંકન ફ્લેશ સાથે વાતચીત કરે છે અને Nios V સોફ્ટવેર શોધે છે.
3. SDM દ્વારા બુટલોડર, કન્ફિગરેશન ફ્લેશમાંથી Nios V સોફ્ટવેરને ઓન-ચિપ RAM / બાહ્ય RAM માં કોપી કરે છે.
4. SDM દ્વારા બુટલોડર Nios V પ્રોસેસર એક્ઝેક્યુશનને ઓન-ચિપ RAM / બાહ્ય RAM માં Nios V સોફ્ટવેરમાં સ્વિચ કરે છે.

૪.૪.૩. OCRAM માંથી Nios V પ્રોસેસર એપ્લિકેશન એક્ઝિક્યુટ-ઇન-પ્લેસ
આ પદ્ધતિમાં, Nios V પ્રોસેસર રીસેટ સરનામું ઓન-ચિપ મેમરી (OCRAM) ના બેઝ સરનામાં પર સેટ થયેલ છે. એપ્લિકેશન બાઈનરી (.hex) file ક્વાર્ટસ પ્રાઇમ સોફ્ટવેરમાં હાર્ડવેર ડિઝાઇન કમ્પાઇલ કર્યા પછી, FPGA ગોઠવાય ત્યારે OCRAM માં લોડ થાય છે. એકવાર Nios V પ્રોસેસર રીસેટ થઈ જાય, પછી એપ્લિકેશન એક્ઝિક્યુટ કરવાનું શરૂ કરે છે અને એન્ટ્રી પોઈન્ટ પર શાખાઓ બનાવે છે.

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 54

પ્રતિસાદ મોકલો

4. Nios V પ્રોસેસર રૂપરેખાંકન અને બુટીંગ સોલ્યુશન્સ 726952 | 2025.07.16

નોંધ:

· OCRAM માંથી એક્ઝિક્યુટ-ઇન-પ્લેસ માટે બુટ કોપીયરની જરૂર નથી કારણ કે સિસ્ટમ રીસેટ સમયે Nios V પ્રોસેસર એપ્લિકેશન પહેલાથી જ કાર્યરત હોય છે.
· અલ્ટેરા આ બુટીંગ પદ્ધતિ માટે alt_load() ને સક્ષમ કરવાની ભલામણ કરે છે જેથી એમ્બેડેડ સોફ્ટવેર FPGA ઉપકરણ છબીને ફરીથી ગોઠવ્યા વિના રીસેટ કરતી વખતે સમાન રીતે વર્તે.
· સિસ્ટમ રીસેટ પર .rwdata વિભાગની નકલ કરવા માટે તમારે BSP સેટિંગ્સમાં alt_load() ફંક્શનને સક્ષમ કરવું આવશ્યક છે. આ પદ્ધતિમાં, પ્રોગ્રામ એક્ઝેક્યુશન પર ઓવરરાઇટ ટાળવા માટે પ્રારંભિક ચલો માટેના પ્રારંભિક મૂલ્યોને સંબંધિત ચલોથી અલગથી સંગ્રહિત કરવામાં આવે છે.

૪.૪.૪. ટીસીએમ તરફથી નિઓસ વી પ્રોસેસર એપ્લિકેશન એક્ઝિક્યુટ-ઇન-પ્લેસ
એક્ઝિક્યુટ-ઇન-પ્લેસ પદ્ધતિ Nios V પ્રોસેસર રીસેટ સરનામાંને ટાઇટલી કપ્લ્ડ મેમરી (TCM) ના બેઝ સરનામાં પર સેટ કરે છે. એપ્લિકેશન બાઈનરી (.hex) file ક્વાર્ટસ પ્રાઇમ સોફ્ટવેરમાં હાર્ડવેર ડિઝાઇન કમ્પાઇલ કર્યા પછી જ્યારે તમે FPGA ને ગોઠવો છો ત્યારે TCM માં લોડ થાય છે. એકવાર Nios V પ્રોસેસર રીસેટ થઈ જાય, પછી એપ્લિકેશન એક્ઝિક્યુટ થવાનું શરૂ કરે છે અને એન્ટ્રી પોઈન્ટ પર શાખાઓ બનાવે છે.

નોંધ:

TCM માંથી એક્ઝિક્યુટ-ઇન-પ્લેસ માટે બુટ કોપીયરની જરૂર નથી કારણ કે Nios V પ્રોસેસર એપ્લિકેશન સિસ્ટમ રીસેટ સમયે પહેલાથી જ કાર્યરત હોય છે.

૪.૫. ઓન-ચિપ ફ્લેશ (UFM) થી Nios V પ્રોસેસર બુટ કરી રહ્યું છે

ઓન-ચિપ ફ્લેશ (UFM) માંથી Nios V પ્રોસેસર બુટિંગ અને એક્ઝિક્યુટિવ સોફ્ટવેર MAX 10 FPGA ઉપકરણોમાં ઉપલબ્ધ છે. Nios V પ્રોસેસર આંતરિક રૂપરેખાંકન મોડ હેઠળ ઓન-ચિપ ફ્લેશનો ઉપયોગ કરીને નીચેના બે બુટ વિકલ્પોને સપોર્ટ કરે છે:
· Nios V પ્રોસેસર એપ્લિકેશન ઓન-ચિપ ફ્લેશથી ઇન-પ્લેસ એક્ઝિક્યુટ થાય છે.
· Nios V પ્રોસેસર એપ્લિકેશનને બુટ કોપીયરનો ઉપયોગ કરીને ઓન-ચિપ ફ્લેશથી RAM માં કોપી કરવામાં આવે છે.

કોષ્ટક 33. સંબંધિત બુટ વિકલ્પો સાથે સપોર્ટેડ ફ્લેશ મેમરીઝ

સપોર્ટેડ બૂટ મેમોરિઝ

Nios V બુટીંગ પદ્ધતિઓ

એપ્લિકેશન રનટાઇમ સ્થાન

બુટ કોપિયર

ફક્ત MAX 10 ઉપકરણો (OnChip ફ્લેશ IP સાથે)

ઓન-ચિપ ફ્લેશથી Nios V પ્રોસેસર એપ્લિકેશનને જગ્યાએ અમલમાં મુકવામાં આવે છે.
બુટ કોપિયરનો ઉપયોગ કરીને ઓન-ચિપ ફ્લેશથી RAM માં Nios V પ્રોસેસર એપ્લિકેશનની નકલ કરવામાં આવી.

ઓન-ચિપ ફ્લેશ (XIP) + OCRAM/ બાહ્ય RAM (લખી શકાય તેવા ડેટા વિભાગો માટે)

alt_load() ફંક્શન

OCRAM/ બાહ્ય રેમ

GSFI દ્વારા બુટલોડરનો ફરીથી ઉપયોગ

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 55

4. Nios V પ્રોસેસર રૂપરેખાંકન અને બુટીંગ સોલ્યુશન્સ 726952 | 2025.07.16

આકૃતિ 31.

ડિઝાઇન, રૂપરેખાંકન અને બુટીંગ ફ્લો
ડિઝાઇન · પ્લેટફોર્મ ડિઝાઇનરનો ઉપયોગ કરીને તમારા Nios V પ્રોસેસર આધારિત પ્રોજેક્ટ બનાવો. · ખાતરી કરો કે સિસ્ટમ ડિઝાઇનમાં બાહ્ય RAM અથવા ઓન-ચિપ RAM છે.

FPGA રૂપરેખાંકન અને સંકલન
· પ્લેટફોર્મ ડિઝાઇનર અને ક્વાર્ટસ પ્રાઇમ સોફ્ટવેરમાં ઓન-ચિપ ફ્લેશ IP માં સમાન આંતરિક રૂપરેખાંકન મોડ સેટ કરો. · Nios V પ્રોસેસર રીસેટ એજન્ટને ઓન-ચિપ ફ્લેશ પર સેટ કરો. · તમારી પસંદગીની UFM પ્રારંભિક પદ્ધતિ પસંદ કરો. · પ્લેટફોર્મ ડિઝાઇનરમાં તમારી ડિઝાઇન જનરેટ કરો. · ક્વાર્ટસ પ્રાઇમ સોફ્ટવેરમાં તમારા પ્રોજેક્ટને કમ્પાઇલ કરો.

યુઝર એપ્લિકેશન BSP પ્રોજેક્ટ · .sopcinfo પર આધારિત Nios V પ્રોસેસર HAL BSP બનાવો file પ્લેટફોર્મ ડિઝાઇનર દ્વારા બનાવેલ. · BSP એડિટરમાં Nios V પ્રોસેસર BSP સેટિંગ્સ અને લિંકર સ્ક્રિપ્ટ સંપાદિત કરો. · BSP પ્રોજેક્ટ જનરેટ કરો.
યુઝર એપ્લિકેશન એપીપી પ્રોજેક્ટ · નિઓસ વી પ્રોસેસર એપ્લિકેશન કોડ વિકસાવો. · નિઓસ વી પ્રોસેસર એપ્લિકેશનનું સંકલન કરો અને નિઓસ વી પ્રોસેસર એપ્લિકેશન (.hex) જનરેટ કરો. file. · જો તમે Intel FPGA On-Chip Flash IP માં Initialize memory content વિકલ્પ ચેક કરો છો, તો તમારા પ્રોજેક્ટને Quartus Prime સોફ્ટવેરમાં ફરીથી કમ્પાઇલ કરો.

પ્રોગ્રામિંગ Files રૂપાંતર, ડાઉનલોડ અને ચલાવો · ઓન-ચિપ ફ્લેશ .pof જનરેટ કરો file કન્વર્ટ પ્રોગ્રામિંગનો ઉપયોગ કરીને Fileક્વાર્ટસ પ્રાઇમ સોફ્ટવેરમાં s સુવિધા.
· .pof પ્રોગ્રામ કરો file તમારા MAX 10 ઉપકરણમાં. · તમારા હાર્ડવેરને પાવર સાયકલ કરો.
૪.૫.૧. મેક્સ ૧૦ એફપીજીએ ઓન-ચિપ ફ્લેશ વર્ણન
MAX 10 FPGA ઉપકરણોમાં ઓન-ચિપ ફ્લેશ હોય છે જે બે ભાગોમાં વિભાજિત થાય છે: · કન્ફિગરેશન ફ્લેશ મેમરી (CFM) — હાર્ડવેર કન્ફિગરેશન ડેટા સ્ટોર કરે છે
મહત્તમ ૧૦ FPGAs. · વપરાશકર્તા ફ્લેશ મેમરી (UFM) — વપરાશકર્તા ડેટા અથવા સોફ્ટવેર એપ્લિકેશનોનો સંગ્રહ કરે છે.
MAX 10 ડિવાઇસનું UFM આર્કિટેક્ચર સોફ્ટ અને હાર્ડ IP નું મિશ્રણ છે. તમે ક્વાર્ટસ પ્રાઇમ સોફ્ટવેરમાં ઓન-ચિપ ફ્લેશ IP કોરનો ઉપયોગ કરીને જ UFM ને ઍક્સેસ કરી શકો છો.
ઓન-ચિપ ફ્લેશ આઇપી કોર નીચેની સુવિધાઓને સપોર્ટ કરે છે: · યુએફએમ અને સીએફએમ (જો પ્લેટફોર્મ ડિઝાઇનરમાં સક્ષમ હોય તો) સેક્ટરમાં વાંચવા અથવા લખવાની ઍક્સેસ
એવલોન એમએમ ડેટા અને કંટ્રોલ સ્લેવ ઇન્ટરફેસનો ઉપયોગ કરીને. · પેજ ઇરેઝ, સેક્ટર ઇરેઝ અને સેક્ટર રાઇટને સપોર્ટ કરે છે. · વિવિધ EDA સિમ્યુલેશન ટૂલ્સનો ઉપયોગ કરીને UFM રીડ/રાઇટ એક્સેસ માટે સિમ્યુલેશન મોડેલ.

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 56

પ્રતિસાદ મોકલો

4. Nios V પ્રોસેસર રૂપરેખાંકન અને બુટીંગ સોલ્યુશન્સ 726952 | 2025.07.16

કોષ્ટક 34. MAX 10 FPGA ઉપકરણોમાં ઓન-ચિપ ફ્લેશ પ્રદેશો

ફ્લેશ પ્રદેશો

કાર્યક્ષમતા

રૂપરેખાંકન ફ્લેશ મેમરી (સેક્ટર CFM0-2)

FPGA રૂપરેખાંકન file સંગ્રહ

યુઝર ફ્લેશ મેમરી (સેક્ટર UFM0-1)

Nios V પ્રોસેસર એપ્લિકેશન અને વપરાશકર્તા ડેટા

MAX 10 FPGA ઉપકરણો અનેક રૂપરેખાંકન મોડ્સને સપોર્ટ કરે છે અને આમાંના કેટલાક મોડ્સ CFM1 અને CFM2 ને વધારાના UFM પ્રદેશ તરીકે ઉપયોગમાં લેવાની મંજૂરી આપે છે. નીચેનું કોષ્ટક MAX 10 FPGA ના રૂપરેખાંકન મોડ્સના આધારે FPGA રૂપરેખાંકન છબીઓનું સંગ્રહ સ્થાન બતાવે છે.

કોષ્ટક 35. FPGA રૂપરેખાંકન છબીઓનું સંગ્રહ સ્થાન

રૂપરેખાંકન મોડ ડ્યુઅલ કોમ્પ્રેસ્ડ છબીઓ

CFM2 સંકુચિત છબી 2

CFM1

CFM0 સંકુચિત છબી 1

સિંગલ અનકમ્પ્રેસ્ડ છબી

વર્ચ્યુઅલ યુએફએમ

અનકમ્પ્રેસ્ડ છબી

મેમરી ઇનિશિયલાઇઝેશન સાથે સિંગલ અનકમ્પ્રેસ્ડ ઇમેજ

અનકમ્પ્રેસ્ડ છબી (પ્રી-ઇનિશિયલાઇઝ્ડ ઓન-ચિપ મેમરી સામગ્રી સાથે)

મેમરી ઇનિશિયલાઇઝેશન સાથે સિંગલ કોમ્પ્રેસ્ડ ઇમેજ કોમ્પ્રેસ્ડ ઇમેજ (પ્રી-ઇનિશિયલાઇઝ્ડ ઓન-ચિપ મેમરી કન્ટેન્ટ સાથે)

સિંગલ કોમ્પ્રેસ્ડ છબી

વર્ચ્યુઅલ યુએફએમ

સંકુચિત છબી

MAX 10 FPGA માં ફ્લેશ મેમરીને ઍક્સેસ કરવા માટે તમારે ઓન-ચિપ ફ્લેશ IP કોરનો ઉપયોગ કરવો આવશ્યક છે. તમે ઓન-ચિપ ફ્લેશ IP ને ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર સાથે ઇન્સ્ટન્ટ કરી શકો છો અને કનેક્ટ કરી શકો છો. Nios V સોફ્ટ કોર પ્રોસેસર ઓન-ચિપ ફ્લેશ IP સાથે વાતચીત કરવા માટે પ્લેટફોર્મ ડિઝાઇનર ઇન્ટરકનેક્ટ્સનો ઉપયોગ કરે છે.
આકૃતિ 32. ઓન-ચિપ ફ્લેશ IP અને Nios V પ્રોસેસર વચ્ચે જોડાણ

નોંધ:

ખાતરી કરો કે ઓન-ચિપ ફ્લેશ સીએસઆર પોર્ટ Nios V પ્રોસેસર ડેટા_મેનેજર સાથે જોડાયેલ છે જેથી પ્રોસેસર લખવા અને ભૂંસી નાખવાની કામગીરીને નિયંત્રિત કરી શકે.
ઓન-ચિપ ફ્લેશ IP કોર પાંચ ફ્લેશ સેક્ટર - UFM0, UFM1, CFM0, CFM1, અને CFM2 - સુધી પહોંચ પ્રદાન કરી શકે છે.
UFM અને CFM ક્ષેત્રો વિશે મહત્વપૂર્ણ માહિતી.: · CFM ક્ષેત્રો રૂપરેખાંકન (બીટસ્ટ્રીમ) ડેટા (*.pof) સંગ્રહ માટે બનાવાયેલ છે.
· જો પ્લેટફોર્મ ડિઝાઇનર ટૂલમાં યોગ્ય સેટિંગ્સ પસંદ કરવામાં આવે તો વપરાશકર્તા ડેટા UFM સેક્ટરમાં સંગ્રહિત થઈ શકે છે અને છુપાવી શકાય છે.
· અમુક ઉપકરણોમાં UFM1 સેક્ટર હોતું નથી. તમે કોષ્ટકનો સંદર્ભ લઈ શકો છો: દરેક વ્યક્તિગત MAX 10 FPGA ઉપકરણમાં ઉપલબ્ધ સેક્ટર માટે UFM અને CFM સેક્ટર કદ.

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 57

4. Nios V પ્રોસેસર રૂપરેખાંકન અને બુટીંગ સોલ્યુશન્સ 726952 | 2025.07.16

· તમે સિંગલ અનકમ્પ્રેસ્ડ ઇમેજ કન્ફિગરેશન મોડ પસંદ કરીને CFM2 ને વર્ચ્યુઅલ UFM તરીકે કન્ફિગર કરી શકો છો.
· તમે સિંગલ અનકમ્પ્રેસ્ડ ઇમેજ કન્ફિગરેશન મોડ પસંદ કરીને CFM2 અને CFM1 ને વર્ચ્યુઅલ UFM તરીકે ગોઠવી શકો છો.
· દરેક સેક્ટરનું કદ પસંદ કરેલા MAX 10 FPGA ઉપકરણો સાથે બદલાય છે.

કોષ્ટક 36.

યુએફએમ અને સીએફએમ ક્ષેત્રનું કદ
આ કોષ્ટક UFM અને CFM એરેના પરિમાણોની યાદી આપે છે.

ઉપકરણ

સેક્ટર દીઠ પૃષ્ઠો

યુએફએમ1 યુએફએમ0 સીએફએમ2 સીએફએમ1 સીએફએમ0

પૃષ્ઠ કદ (Kbit)

મહત્તમ વપરાશકર્તા
ફ્લેશ મેમરીનું કદ (Kbit) (3)

કુલ રૂપરેખાંકન મેમરી કદ (Kbit)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

OCRAM કદ (Kbit)
108 189 378 549 675 1260 1638

સંબંધિત માહિતી · MAX 10 FPGA રૂપરેખાંકન વપરાશકર્તા માર્ગદર્શિકા · Altera MAX 10 વપરાશકર્તા ફ્લેશ મેમરી વપરાશકર્તા માર્ગદર્શિકા

૪.૫.૨. UFM માંથી Nios V પ્રોસેસર એપ્લિકેશન એક્ઝિક્યુટ-ઇન-પ્લેસ

UFM સોલ્યુશનનું એક્ઝિક્યુટ-ઇન-પ્લેસ Nios V પ્રોસેસર એપ્લિકેશનો માટે યોગ્ય છે જેને મર્યાદિત ઓન-ચિપ મેમરી વપરાશની જરૂર હોય છે. alt_load() ફંક્શન એક મીની બુટ કોપિયર તરીકે કાર્ય કરે છે જે BSP સેટિંગ્સના આધારે ડેટા સેક્શન (.rodata, .rwdata, અથવા .exceptions) ને બુટ મેમરીમાંથી RAM માં કોપી કરે છે. કોડ સેક્શન (.text),
જે ફક્ત વાંચવા માટેનો વિભાગ છે, તે MAX 10 ઓન-ચિપ ફ્લેશ મેમરી ક્ષેત્રમાં રહે છે. આ સેટઅપ RAM નો ઉપયોગ ઓછો કરે છે પરંતુ કોડ એક્ઝેક્યુશન કામગીરીને મર્યાદિત કરી શકે છે કારણ કે ફ્લેશ મેમરીની ઍક્સેસ ઓન-ચિપ RAM કરતા ધીમી છે.

Nios V પ્રોસેસર એપ્લિકેશન UFM સેક્ટરમાં પ્રોગ્રામ કરેલી છે. Nios V પ્રોસેસરનો રીસેટ વેક્ટર સિસ્ટમ રીસેટ થયા પછી UFM માંથી કોડ એક્ઝિક્યુટ કરવા માટે UFM બેઝ એડ્રેસ તરફ નિર્દેશ કરે છે.

જો તમે તમારી એપ્લિકેશનને ડીબગ કરવા માટે સોર્સ-લેવલ ડીબગરનો ઉપયોગ કરી રહ્યા છો, તો તમારે હાર્ડવેર બ્રેકપોઇન્ટનો ઉપયોગ કરવો જ જોઇએ. આનું કારણ એ છે કે UFM રેન્ડમ મેમરી એક્સેસને સપોર્ટ કરતું નથી, જે સોફ્ટ બ્રેકપોઇન્ટ ડીબગિંગ માટે જરૂરી છે.

નોંધ:

MAX 10 માં એક્ઝિક્યુટ-ઇન-પ્લેસ કરતી વખતે તમે UFM ભૂંસી કે લખી શકતા નથી. જો તમારે UFM ભૂંસી કે લખવાની જરૂર હોય તો બુટ કોપિયર અભિગમ પર સ્વિચ કરો.

(૩) મહત્તમ શક્ય મૂલ્ય, જે તમે પસંદ કરેલા રૂપરેખાંકન મોડ પર આધારિત છે.

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 58

પ્રતિસાદ મોકલો

4. Nios V પ્રોસેસર રૂપરેખાંકન અને બુટીંગ સોલ્યુશન્સ 726952 | 2025.07.16

આકૃતિ 33. UFM તરફથી Nios V પ્રોસેસર એપ્લિકેશન XIP

મહત્તમ 10 ઉપકરણ

.પીઓએફ
નિઓસ વી હાર્ડવેર .એસઓએફ
નિઓસ વી સોફ્ટવેર .HEX

ક્વાર્ટસ પ્રોગ્રામર

ઓન-ચિપ ફ્લેશ

CFM

નિઓસ વી હાર્ડવેર

યુએફએમ

નિઓસ વી સોફ્ટવેર

આંતરિક રૂપરેખાંકન

ઓન-ચિપ ફ્લેશ IP

FPGA લોજિક
Nios V પ્રોસેસર

ઓન-ચિપ રેમ

બાહ્ય

રેમ

EMIF

૪.૫.૨.૧. હાર્ડવેર ડિઝાઇન ફ્લો
નીચેનો વિભાગ ઓન-ચિપ ફ્લેશમાંથી Nios V પ્રોસેસર એપ્લિકેશન માટે બુટ કરી શકાય તેવી સિસ્ટમ બનાવવા માટેની એક પગલું-દર-પગલાની પદ્ધતિનું વર્ણન કરે છે.ampનીચે આપેલ MAX 10 ઉપકરણનો ઉપયોગ કરીને બનાવવામાં આવ્યું છે.
IP ઘટક સેટિંગ્સ
1. ક્વાર્ટસ પ્રાઇમ અને પ્લેટફોર્મ ડિઝાઇનરનો ઉપયોગ કરીને તમારા Nios V પ્રોસેસર પ્રોજેક્ટ બનાવો. 2. ખાતરી કરો કે તમારા પ્લેટફોર્મમાં બાહ્ય RAM અથવા ઓન-ચિપ મેમરી (OCRAM) ઉમેરવામાં આવી છે.
ડિઝાઇનર સિસ્ટમ.

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 59

4. Nios V પ્રોસેસર રૂપરેખાંકન અને બુટીંગ સોલ્યુશન્સ 726952 | 2025.07.16
આકૃતિ 34. ઉદાampઓનચીપ ફ્લેશ (UFM) માંથી Nios V ને બુટ કરવા માટે પ્લેટફોર્મ ડિઝાઇનરમાં IP કનેક્શન્સ

૩. ઓન-ચિપ ફ્લેશ આઇપી પેરામીટર એડિટરમાં, તમારી ડિઝાઇન પસંદગી અનુસાર, નીચેનામાંથી એક પર કન્ફિગરેશન મોડ સેટ કરો: · સિંગલ અનકમ્પ્રેસ્ડ ઇમેજ · સિંગલ કોમ્પ્રેસ્ડ ઇમેજ મેમરી ઇનિશિએલાઇઝેશન સાથે · સિંગલ કોમ્પ્રેસ્ડ ઇમેજ મેમરી ઇનિશિએલાઇઝેશન સાથે
ડ્યુઅલ કોમ્પ્રેસ્ડ ઈમેજીસ વિશે વધુ માહિતી માટે, MAX 10 FPGA કન્ફિગરેશન યુઝર ગાઈડ - રિમોટ સિસ્ટમ અપગ્રેડ જુઓ.

નોંધ:

તમારે ઓન-ચિપ ફ્લેશ IP માં દરેક CFM પ્રદેશોને હિડન એક્સેસ સોંપવો આવશ્યક છે.

આકૃતિ 35. ઓન-ચિપ ફ્લેશ પેરામીટર એડિટરમાં રૂપરેખાંકન મોડ પસંદગી

ઓન-ચિપ ફ્લેશ IP સેટિંગ્સ - UFM પ્રારંભિકરણ તમે તમારી પસંદગી અનુસાર નીચેની પદ્ધતિઓમાંથી એક પસંદ કરી શકો છો:

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 60

પ્રતિસાદ મોકલો

4. Nios V પ્રોસેસર રૂપરેખાંકન અને બુટીંગ સોલ્યુશન્સ 726952 | 2025.07.16

નોંધ:

અનુગામી પેટાપ્રકરણો (સોફ્ટવેર ડિઝાઇન ફ્લો અને પ્રોગ્રામિંગ) માંના પગલાં તમે અહીં જે પસંદગી કરો છો તેના પર આધાર રાખે છે.

· પદ્ધતિ ૧: સંકલન દરમિયાન SOF માં UFM ડેટા શરૂ કરો
ક્વાર્ટસ પ્રાઇમ સંકલન દરમિયાન SOF માં UFM પ્રારંભિક ડેટાનો સમાવેશ કરે છે. જો UFM ડેટામાં ફેરફારો હોય તો SOF પુનઃસંકલન જરૂરી છે.
૧. ફ્લેશ સામગ્રી શરૂ કરો અને બિન-ડિફોલ્ટ પ્રારંભ સક્ષમ કરો તપાસો file.

આકૃતિ 36. ફ્લેશ સામગ્રી શરૂ કરો અને બિન-ડિફોલ્ટ પ્રારંભને સક્ષમ કરો File

2. જનરેટ થયેલ .hex નો માર્ગ સ્પષ્ટ કરો file (elf2hex આદેશમાંથી) વપરાશકર્તા દ્વારા બનાવેલ હેક્સ અથવા mif માં file.
આકૃતિ 37. .hex ઉમેરવું File પાથ

· પદ્ધતિ 2: POF જનરેશન દરમિયાન UFM ડેટાને કમ્પાઇલ કરેલા SOF સાથે જોડો.
પ્રોગ્રામિંગ કન્વર્ટ કરતી વખતે UFM ડેટાને કમ્પાઇલ કરેલા SOF સાથે જોડવામાં આવે છે files. તમારે SOF ને ફરીથી કમ્પાઇલ કરવાની જરૂર નથી, ભલે UFM ડેટા બદલાય. વિકાસ દરમિયાન, તમારે SOF ને ફરીથી કમ્પાઇલ કરવાની જરૂર નથી. fileએપ્લિકેશનમાં ફેરફારો માટે s. અલ્ટેરા એપ્લિકેશન ડેવલપર્સ માટે આ પદ્ધતિની ભલામણ કરે છે.
૧. ફ્લેશ સામગ્રી શરૂ કરો. ને અનચેક કરો.
આકૃતિ 38. નોન-ડિફોલ્ટ ઇનિશિયલાઇઝેશન સાથે ફ્લેશ કન્ટેન્ટ શરૂ કરો File

Nios V પ્રોસેસર એક્ઝિક્યુટ-ઇન-પ્લેસ પદ્ધતિ માટે એજન્ટ સેટિંગ્સ રીસેટ કરો
1. Nios V પ્રોસેસર પેરામીટર એડિટરમાં, રીસેટ એજન્ટને ઓન-ચિપ ફ્લેશ પર સેટ કરો.
આકૃતિ 39. રીસેટ એજન્ટ સાથે Nios V પ્રોસેસર પેરામીટર એડિટર સેટિંગ્સ ઓન-ચિપ ફ્લેશ પર સેટ કરેલ છે.

2. જ્યારે Generation ડાયલોગ બોક્સ દેખાય ત્યારે Generate HDL પર ક્લિક કરો. 3. આઉટપુટ સ્પષ્ટ કરો. file જનરેશન વિકલ્પો પર ક્લિક કરો અને જનરેટ પર ક્લિક કરો.

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 61

4. Nios V પ્રોસેસર રૂપરેખાંકન અને બુટીંગ સોલ્યુશન્સ 726952 | 2025.07.16
Quartus Prime Software Settings 1. In the Quartus Prime software, click Assignments Device Device and Pin
Options Configuration. Set the Configuration mode according to the setting in On-Chip Flash IP. Figure 40. Configuration Mode Selection in Quartus Prime Software

2. ડિવાઇસ અને પિન વિકલ્પો વિન્ડોમાંથી બહાર નીકળવા માટે ઓકે પર ક્લિક કરો,
3. ડિવાઇસ વિન્ડોમાંથી બહાર નીકળવા માટે ઓકે પર ક્લિક કરો.
4. Click Processing Start Compilation to compile your project and generate the .sof file.

નોંધ:

જો ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર અને પ્લેટફોર્મ ડિઝાઇનર પેરામીટર એડિટરમાં રૂપરેખાંકન મોડ સેટિંગ અલગ હોય, તો ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ નીચેના ભૂલ સંદેશ સાથે નિષ્ફળ જાય છે.

આકૃતિ 41.

અલગ રૂપરેખાંકન મોડ સેટિંગ માટે ભૂલ સંદેશ ભૂલ (૧૪૭૪૦): "q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_14740|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block" એટમ પર રૂપરેખાંકન મોડ પ્રોજેક્ટ સેટિંગ સાથે મેળ ખાતો નથી. પ્રોજેક્ટ સેટિંગ સાથે મેળ ખાતી Qsys સિસ્ટમને અપડેટ અને ફરીથી બનાવવી.

સંબંધિત માહિતી MAX 10 FPGA રૂપરેખાંકન વપરાશકર્તા માર્ગદર્શિકા

૪.૫.૨.૨. સોફ્ટવેર ડિઝાઇન ફ્લો
આ વિભાગ Nios V પ્રોસેસર સોફ્ટવેર પ્રોજેક્ટ જનરેટ કરવા અને બનાવવા માટે ડિઝાઇન ફ્લો પ્રદાન કરે છે. સુવ્યવસ્થિત બિલ્ડ ફ્લો સુનિશ્ચિત કરવા માટે, તમને તમારા ડિઝાઇન પ્રોજેક્ટમાં સમાન ડિરેક્ટરી ટ્રી બનાવવા માટે પ્રોત્સાહિત કરવામાં આવે છે. નીચેનો સોફ્ટવેર ડિઝાઇન ફ્લો આ ડિરેક્ટરી ટ્રી પર આધારિત છે.
સોફ્ટવેર પ્રોજેક્ટ ડિરેક્ટરી ટ્રી બનાવવા માટે, આ પગલાં અનુસરો: 1. તમારા ડિઝાઇન પ્રોજેક્ટ ફોલ્ડરમાં, સોફ્ટવેર નામનું ફોલ્ડર બનાવો. 2. સોફ્ટવેર ફોલ્ડરમાં, hal_app અને hal_bsp નામના બે ફોલ્ડર બનાવો.
આકૃતિ 42. સોફ્ટવેર પ્રોજેક્ટ ડિરેક્ટરી ટ્રી

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 62

પ્રતિસાદ મોકલો

4. Nios V પ્રોસેસર રૂપરેખાંકન અને બુટીંગ સોલ્યુશન્સ 726952 | 2025.07.16
એપ્લિકેશન BSP પ્રોજેક્ટ બનાવવો
BSP એડિટર લોન્ચ કરવા માટે, આ પગલાં અનુસરો: 1. Nios V કમાન્ડ શેલ દાખલ કરો. 2. niosv-bsp-editor કમાન્ડ સાથે BSP એડિટરનો ઉપયોગ કરો. 3. BSP એડિટરમાં, ક્લિક કરો File તમારા BSP પ્રોજેક્ટ શરૂ કરવા માટે નવું BSP. 4. નીચેની સેટિંગ્સ ગોઠવો:
· SOPC માહિતી File નામ: SOPCINFO આપો file (.sopcinfo). · CPU નામ: Nios V પ્રોસેસર પસંદ કરો. · ઓપરેટિંગ સિસ્ટમ: Nios V પ્રોસેસરની ઓપરેટિંગ સિસ્ટમ પસંદ કરો. · સંસ્કરણ: ડિફોલ્ટ તરીકે છોડી દો. · BSP લક્ષ્ય ડિરેક્ટરી: BSP પ્રોજેક્ટનો ડિરેક્ટરી પાથ પસંદ કરો. તમે કરી શકો છો
તેને પહેલાથી સેટ કરો /software/hal_bsp ડિફોલ્ટ સ્થાનોનો ઉપયોગ સક્ષમ કરીને. · BSP સેટિંગ્સ File નામ: BSP સેટિંગ્સનું નામ લખો. File. · વધારાની Tcl સ્ક્રિપ્ટો: વધારાની Tcl સ્ક્રિપ્ટ સક્ષમ કરીને BSP Tcl સ્ક્રિપ્ટ પ્રદાન કરો. 5. OK પર ક્લિક કરો.
Figure 43. Configure New BSP

Configuring the BSP Editor and Generating the BSP Project
You can define the processor’s exception vector either in On-Chip Memory (OCRAM) or On-Chip Flash based on your design preference. Setting the exception vector memory to OCRAM/External RAM is recommended to make the interrupt processing faster. 1. Go to Main Settings Advanced hal.linker. 2. If you select On-Chip Flash as exception vector,
a. Enable the following settings:

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 63

4. Nios V પ્રોસેસર રૂપરેખાંકન અને બુટીંગ સોલ્યુશન્સ 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Figure 44. Advanced.hal.linker Settings

b. Click on the Linker Script tab in the BSP Editor. c. Set the .exceptions and .text regions in the Linker Section Name to
On-Chip Flash. d. Set the rest of the regions in the Linker Section Name list to the On-Chip
Memory (OCRAM) or external RAM.
Figure 45. Linker Region Settings (Exception Vector Memory: On-Chip Flash)

3. If you select OCRAM/External RAM as exception vector, a. Enable the following settings: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Figure 46. Linker Region Settings (Exception Vector Memory: OCRAM/External RAM)

b. Click on the Linker Script tab in the BSP Editor.
c. Set the.text regions in the Linker Section Name to On-Chip Flash.
d. Set the rest of the regions in the Linker Section Name list to the On-Chip Memory (OCRAM) or external RAM.

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 64

પ્રતિસાદ મોકલો

4. Nios V પ્રોસેસર રૂપરેખાંકન અને બુટીંગ સોલ્યુશન્સ 726952 | 2025.07.16
Figure 47. Linker Region Settings (Exception Vector Memory: OCRAM)
4. Click Generate to generate the BSP project. Generating the User Application Project File 1. Navigate to the software/hal_app folder and create your application source
code. 2. Launch the Nios V Command Shell. 3. Execute the command below to generate the application CMakeLists.txt.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/<user application>
Building the User Application Project You can choose to build the user application project using Ashling RiscFree IDE for Altera FPGAs or through the command line interface (CLI). If you prefer using CLI, you can build the user application using the following command: cmake -G “Unix Makefiles” -B software/hal_app/build -S software/hal_app make -C software/hal_app/build
The application (.elf) file is created in software/hal_app/build folder. Generating the HEX File You must generate a .hex file from your application .elf file, so you can create a .pof file suitable for programming the devices. 1. Launch the Nios V Command Shell. 2. For Nios V processor application boot from On-Chip Flash, use the following
command line to convert the ELF to HEX for your application. This command creates the user application (onchip_flash.hex) file. elf2hex software/hal_app/build/<user_application>.elf -o onchip_flash.hex
-b <base address of On-Chip Flash UFM region> -w 8 -e <end address of On-Chip Flash UFM region> 3. Recompile the hardware design if you check Initialize memory content option in On-Chip Flash IP (Method 1). This is to include the software data (.HEX) in the SOF file.

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 65

4. Nios V પ્રોસેસર રૂપરેખાંકન અને બુટીંગ સોલ્યુશન્સ 726952 | 2025.07.16
4.5.2.3. Programming 1. In Quartus Prime, click File પ્રોગ્રામિંગ કન્વર્ટ કરો Files. 2. Under Output programming file, choose Programmer Object File (.pof) as Programming file type. 3. Set Mode to Internal Configuration.
Figure 48. Convert Programming File સેટિંગ્સ
4. Click Options/Boot info…, the MAX 10 Device Options window appears. 5. Based on the Initialize flash content settings in the On-chip Flash IP, perform
one of the following steps: · If Initialize flash content is checked (Method 1), the UFM initialization data
was included in the SOF duringQuartus Prime compilation. — Select Page_0 for UFM source: option. Click OK and proceed to the
next. Figure 49. Setting Page_0 for UFM Source if Initialize Flash Content is Checked

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 66

પ્રતિસાદ મોકલો

4. Nios V પ્રોસેસર રૂપરેખાંકન અને બુટીંગ સોલ્યુશન્સ 726952 | 2025.07.16
· If Initialize flash content is not checked (Method 2), choose Load memory file for the UFM source option. Browse to the generated On-chip Flash HEX file (onchip_flash.hex) in the File path: and click OK. This step adds UFM data separately to the SOF file during the programming file રૂપાંતર
Figure 50. Setting Load Memory File for UFM Source if Initialize Flash Content is Not Checked

6. In the Convert Programming File dialog box, at the Input files to convert section, click Add File… and point to the generated Quartus Prime .sof file.
Figure 51. Input Files to Convert in Convert Programming Files for Single Image Mode

7. Click Generate to create the .pof file. 8. Program the .pof file into your MAX 10 device. 9. Power cycle your hardware.

4.5.3. Nios V Processor Application Copied from UFM to RAM using Boot Copier

Altera recommends this solution for MAX 10 FPGA Nios V processor system designs where multiple iterations of application software development and high system performance are required. The boot copier is located within the UFM at an offset that is the same address as the reset vector. The Nios V application is located next to the boot copier.

For this boot option, the Nios V processor starts executing the boot copier upon system reset to copy the application from the UFM sector to the OCRAM or external RAM. Once copying is complete, the Nios V processor transfers the program control over to the application.

નોંધ:

The applied boot copier is the same as the Bootloader via GSFI.

પ્રતિસાદ મોકલો

Nios® V એમ્બેડેડ પ્રોસેસર ડિઝાઇન હેન્ડબુક 67

4. Nios V પ્રોસેસર રૂપરેખાંકન અને બુટીંગ સોલ્યુશન્સ 726952 | 2025.07.16

Figure 52. Nios V Application Copied from UFM to RAM using Boot Copier

મહત્તમ 10 ઉપકરણ

.પીઓએફ
નિઓસ વી હાર્ડવેર .એસઓએફ
નિઓસ વી સોફ્ટવેર .HEX
Bootloader .SREC

ક્વાર્ટસ પ્રોગ્રામર

બાહ્ય રેમ
નિઓસ વી સોફ્ટવેર

ઓન-ચિપ ફ્લેશ

CFM

Nios V Hardwa

દસ્તાવેજો / સંસાધનો

altera Nios V Embedded Processor [પીડીએફ] વપરાશકર્તા માર્ગદર્શિકા
Nios V, Nios V-m, Nios V-g, Nios V-c, Nios V Embedded Processor, Nios V, Embedded Processor, Processor

સંદર્ભો

વપરાશકર્તા માર્ગદર્શિકા

altera Nios V Embedded Processor

વિશિષ્ટતાઓ

Nios V Processor Hardware System Design

Nios V Processor Software System Design

Nios V Processor Configuration and Booting Solutions

દસ્તાવેજો / સંસાધનો

સંદર્ભો

એક ટિપ્પણી મૂકો

જવાબ રદ કરો