Používateľská príručka pre vstavaný procesor Altera Nios V

O vstavanom procesore Nios® V
1.1. FPGA a vstavané procesory Altera®view
Zariadenia Altera FPGA dokážu implementovať logiku, ktorá funguje ako kompletný mikroprocesor a zároveň poskytuje mnoho možností.
Dôležitý rozdiel medzi diskrétnymi mikroprocesormi a FPGA od spoločnosti Altera spočíva v tom, že štruktúra FPGA od spoločnosti Altera neobsahuje po zapnutí žiadnu logiku. Procesor Nios® V je procesor chránený mäkkým duševným vlastníctvom (IP) založený na špecifikácii RISC-V. Pred spustením softvéru na systéme s procesorom Nios V musíte nakonfigurovať zariadenie FPGA od spoločnosti Altera s hardvérovým návrhom, ktorý obsahuje procesor Nios V. Procesor Nios V môžete umiestniť kdekoľvek na FPGA od spoločnosti Altera v závislosti od požiadaviek návrhu.

Aby sa váš vstavaný systém Altera® FPGA IP správal ako systém založený na diskrétnom mikroprocesore, mal by obsahovať nasledovné: · AJTAG rozhranie na podporu konfigurácie, hardvéru a softvéru Altera FPGA
ladenie · Konfiguračný mechanizmus FPGA Altera pri zapnutí
Ak váš systém má tieto možnosti, môžete začať vylepšovať svoj návrh z vopred otestovaného hardvérového návrhu nahraného v FPGA Altera. Použitie FPGA Altera vám tiež umožňuje rýchlo upraviť váš návrh, aby ste riešili problémy alebo pridali nové funkcie. Tieto nové hardvérové návrhy môžete jednoducho otestovať prekonfigurovaním FPGA Altera pomocou J vášho systému.TAG rozhranie.
The J.TAG Rozhranie podporuje vývoj hardvéru a softvéru. Pomocou rozhrania J môžete vykonávať nasledujúce úlohyTAG rozhranie: · Konfigurácia FPGA Altera · Stiahnutie a ladenie softvéru · Komunikácia s FPGA Altera prostredníctvom rozhrania podobného UART (JTAG UART
terminál) · Ladenie hardvéru (s integrovaným logickým analyzátorom Signal Tap) · Programovanie flash pamäte
Po nakonfigurovaní FPGA Altera s návrhom založeným na procesore Nios V je postup vývoja softvéru podobný postupu pre návrhy diskrétnych mikrokontrolérov.

Súvisiace informácie · AN 985: Výukový program k procesoru Nios V
Stručný návod na vytvorenie jednoduchého procesorového systému Nios V a spustenie aplikácie Hello World.
© Altera Corporation. Altera, logo Altera, logo „a“ a ďalšie ochranné známky spoločnosti Altera sú ochrannými známkami spoločnosti Altera Corporation. Spoločnosť Altera si vyhradzuje právo kedykoľvek bez predchádzajúceho upozornenia vykonať zmeny v akýchkoľvek produktoch a službách. Spoločnosť Altera nepreberá žiadnu zodpovednosť ani záväzky vyplývajúce z aplikácie alebo používania akýchkoľvek informácií, produktu alebo služby opísanej v tomto dokumente, s výnimkou prípadov, keď spoločnosť Altera výslovne písomne súhlasí s iným. Zákazníkom spoločnosti Altera sa odporúča, aby si predtým, ako sa spoľahnú na akékoľvek publikované informácie a predtým, ako si objednajú produkty alebo služby, zaobstarali najnovšiu verziu špecifikácií zariadenia. *Ostatné názvy a značky môžu byť nárokované ako majetok iných osôb.

1. O vstavanom procesore Nios® V 726952 | 2025.07.16
· Referenčná príručka k procesoru Nios V Poskytuje informácie o výkonnostných testoch procesora Nios V, architektúre procesora, programovacom modeli a implementácii jadra.
· Používateľská príručka pre IP vstavané periférie · Príručka pre vývojárov softvéru pre procesor Nios V

Opisuje vývojové prostredie softvéru pre procesor Nios V, dostupné nástroje a proces vytvárania softvéru na spustenie na procesore Nios V. · Používateľská príručka k integrovanému vývojovému prostrediu (IDE) Ashling* RiscFree* pre FPGA Altera. Opisuje integrované vývojové prostredie (IDE) RiscFree* pre FPGA Altera s procesorom Arm* a jadrom Nios V. · Procesor Nios V – poznámky k vydaniu IP FPGA Altera.
1.2. Softvérová podpora Quartus® Prime
Postup zostavovania procesora Nios V sa líši pre softvér Quartus® Prime Pro Edition a softvér Quartus Prime Standard Edition. Ďalšie informácie o rozdieloch nájdete v dokumentácii AN 980: Podpora softvéru Quartus Prime pre procesor Nios V.
Súvisiace informácie AN 980: Podpora softvéru Quartus Prime pre procesor Nios V
1.3. Licencovanie procesorov Nios V
Každý variant procesora Nios V má svoj licenčný kľúč. Po získaní licenčného kľúča ho môžete používať pre všetky projekty procesorov Nios V až do dátumu expirácie. Licencie IP pre procesor Nios V Altera FPGA môžete získať úplne zadarmo.
Zoznam licenčných kľúčov procesora Nios V je k dispozícii v Centre samoobslužných licencovaní Altera FPGA. Kliknite na kartu Zaregistrovať sa na skúšobnú verziu alebo Bezplatnú licenciu a vyberte príslušné možnosti na odoslanie žiadosti.
Obrázok 1. Samoobslužné licenčné centrum Altera FPGA

S licenčnými kľúčmi môžete:
Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 7

1. O vstavanom procesore Nios® V 726952 | 2025.07.16
· Implementujte procesor Nios V vo vašom systéme. · Simulujte správanie systému s procesorom Nios V. · Overte funkčnosť návrhu, ako je veľkosť a rýchlosť. · Vygenerujte programovanie zariadenia files. · Naprogramovať zariadenie a overiť návrh v hardvéri.
Na vývoj softvéru v prostredí Ashling* RiscFree* IDE pre FPGA od spoločnosti Altera nepotrebujete licenciu.
Súvisiace informácie · Samoobslužné licenčné centrum Altera FPGA
Viac informácií o získaní licenčných kľúčov IP pre procesor Nios V Altera FPGA. · Inštalácia a licencovanie softvéru Altera FPGA Viac informácií o licencovaní softvéru Altera FPGA a nastavení pevnej licencie a sieťového licenčného servera.
1.4. Návrh vstavaných systémov
Nasledujúci obrázok znázorňuje zjednodušený postup návrhu systému založeného na procesore Nios V, vrátane vývoja hardvéru aj softvéru.

Príručka návrhu vstavaných procesorov Nios® V 8

Odoslať spätnú väzbu

1. O vstavanom procesore Nios® V 726952 | 2025.07.16

Obrázok 2.

Postup návrhu systému procesorov Nios V
Systémová koncepcia

Analýza systémových požiadaviek

Nios® V
Jadrá procesora a štandardné komponenty

Definovať a generovať systém v
Dizajnér platformy

Postup hardvéru: Integrácia a kompilácia projektu Intel Quartus Prime

Softvérový tok: Vývoj a zostavenie softvéru Nios V pre návrhy

Postup hardvéru: Stiahnite si návrh FPGA
na cieľovú tabuľu

Postup softvéru: Testovanie a ladenie softvéru procesora Nios V

Softvér nespĺňa špecifikáciu?
áno
Hardvér Nie Spĺňa špecifikáciu? Áno
Systém je dokončený

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 9

726952 | 2025.07.16 Odoslať spätnú väzbu

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime

Obrázok 3.

Nasledujúci diagram znázorňuje typický návrh hardvéru procesora Nios V. Postup návrhu hardvéru systému procesora Nios V

Štart

Jadrá Nios V a štandardné komponenty

Použitie nástroja Platform Designer na návrh systému založeného na Nios V
Generovanie návrhu platformy

Integrácia systému Platform Designer s projektom Intel Quartus Prime
Priradenie umiestnenia pinov, časových požiadaviek a ďalších konštrukčných obmedzení
Kompilácia hardvéru pre cieľové zariadenie v Intel Quartus Prime

Pripravené na stiahnutie
2.1. Vytvorenie návrhu systému procesora Nios V pomocou nástroja Platform Designer
Softvér Quartus Prime obsahuje nástroj na integráciu systému Platform Designer, ktorý zjednodušuje úlohu definovania a integrácie IP jadra procesora Nios V a ďalších IP adres do návrhu systému Altera FPGA. Platform Designer automaticky vytvára logiku prepojení zo zadanej konektivity na vysokej úrovni. Automatizácia prepojení eliminuje časovo náročnú úlohu špecifikácie HDL pripojení na úrovni systému.
© Altera Corporation. Altera, logo Altera, logo „a“ a ďalšie ochranné známky spoločnosti Altera sú ochrannými známkami spoločnosti Altera Corporation. Spoločnosť Altera si vyhradzuje právo kedykoľvek bez predchádzajúceho upozornenia vykonať zmeny v akýchkoľvek produktoch a službách. Spoločnosť Altera nepreberá žiadnu zodpovednosť ani záväzky vyplývajúce z aplikácie alebo používania akýchkoľvek informácií, produktu alebo služby opísanej v tomto dokumente, s výnimkou prípadov, keď spoločnosť Altera výslovne písomne súhlasí s iným. Zákazníkom spoločnosti Altera sa odporúča, aby si predtým, ako sa spoľahnú na akékoľvek publikované informácie a predtým, ako si objednajú produkty alebo služby, zaobstarali najnovšiu verziu špecifikácií zariadenia. *Ostatné názvy a značky môžu byť nárokované ako majetok iných osôb.

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime
726952 | 2025.07.16

Po analýze hardvérových požiadaviek systému použijete Quartus Prime na určenie jadra procesora Nios V, pamäte a ďalších komponentov, ktoré váš systém vyžaduje. Návrhár platformy automaticky generuje logiku prepojenia na integráciu komponentov do hardvérového systému.

2.1.1. Vytvorenie inštancie procesora Nios V s FPGA IP od Altera

V katalógu IP adries procesorov a periférií v nástroji Platform Designer môžete vytvoriť inštanciu ľubovoľného z jadier IP adries procesorov v časti Vstavané procesory.

IP jadro každého procesora podporuje rôzne možnosti konfigurácie na základe svojej jedinečnej architektúry. Tieto konfigurácie môžete definovať tak, aby lepšie vyhovovali vašim potrebám.

Tabuľka 1.

Možnosti konfigurácie v rôznych variantoch jadra

Možnosti konfigurácie

Procesor Nios V/c

Procesor Nios V/m

Žiadosť o resetovanie použitia ladenia

—

Pasce, výnimky a prerušenia

Architektúra CPU

ECC

Cache, periférne oblasti a TCM

—

Vlastné pokyny

—

Uzamknutý krok

—

Procesor Nios V/g

2.1.1.1. Vytvorenie instantiačného mikrokontroléra Nios V/c Compact Altera FPGA IP Obrázok 4. Kompaktný mikrokontrolér Nios V/c Altera FPGA IP

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 11

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime
726952 | 2025.07.16

2.1.1.1.1. Karta Architektúra CPU

Tabuľka 2.

Karta Architektúra CPU

Funkcia

Popis

Povoliť rozhranie Avalon® Povolí rozhranie Avalon pre správcu inštrukcií a správcu údajov. Ak je vypnuté, systém použije rozhranie AXI4-Lite.

Hodnota spoločenskej zodpovednosti spoločnosti mhartid

· Neplatná IP adresa. · Nepoužívajte hodnotu CSR mhartid v procesore Nios V/c.

2.1.1.1.2. Použite kartu Žiadosť o obnovenie

Tabuľka 3.

Použitie parametra karty požiadavky na obnovenie

Použite kartu Žiadosť o obnovenie

Popis

Pridať rozhranie žiadosti o reset

· Povoľte túto možnosť, ak chcete sprístupniť lokálne resetovacie porty, kde ich môže lokálny master použiť na spustenie resetu procesora Nios V bez ovplyvnenia iných komponentov v systéme procesorov Nios V.
· Rozhranie resetovania pozostáva zo vstupného signálu resetreq a výstupného signálu ack.
· Reset jadra procesora Nios V môžete vyžiadať potvrdením signálu resetreq.
· Signál resetreq musí zostať aktívny, kým procesor neaktivuje signál ACK. Ak signál nezostane aktívny, procesor sa dostane do nedeterministického stavu.
· Procesor Nios V odpovie na úspešný reset potvrdením signálu ACK.
· Po úspešnom resetovaní procesora sa môže potvrdenie signálu ACK opakovať opakovane, až kým sa nezruší potvrdenie signálu resetreq.

2.1.1.1.3. Karta Pasce, výnimky a prerušenia

Tabuľka 4.

Parametre záložiek Pasce, Výnimky a Prerušenia

Pasce, výnimky a prerušenia

Popis

Obnoviť agenta

Obnoviť posun

· Určuje posun vektora resetovania vzhľadom na základnú adresu zvoleného agenta resetovania. · Návrhár platformy automaticky poskytuje predvolenú hodnotu pre posun resetovania.

Poznámka:

Návrhár platformy poskytuje možnosť Absolútne, ktorá umožňuje zadať absolútnu adresu v poli Reset Offset. Túto možnosť použite, keď sa pamäť uchovávajúca resetovací vektor nachádza mimo procesorového systému a podsystémov.

Príručka návrhu vstavaných procesorov Nios® V 12

Odoslať spätnú väzbu

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime
726952 | 2025.07.16

2.1.1.1.4. Karta ECC

Tabuľka 5.

Karta ECC

ECC

Povoliť detekciu chýb a hlásenie stavu

Popis
· Povoľte túto možnosť, ak chcete použiť funkciu ECC pre interné bloky RAM procesora Nios V. · Funkcie ECC detekujú chyby až do 2 bitov a reagujú na základe nasledujúceho správania:
— Ak ide o opraviteľnú chybu 1 bit, procesor pokračuje v práci po oprave chyby v procesorovom kanáli. Oprava sa však neprejaví v zdrojových pamätiach.
— Ak je chyba neopraviteľná, procesor pokračuje v práci bez jej opravy v procesorovom kanáli a zdrojových pamätiach, čo môže spôsobiť, že procesor prejde do nedeterministického stavu.

2.1.1.2. Vytvorenie instantiačného mikrokontroléra Nios V/m Altera FPGA IP Obrázok 5. Mikrokontrolér Nios V/m Altera FPGA IP

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 13

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime
726952 | 2025.07.16

2.1.1.2.1. Karta Ladenie

Tabuľka 6.

Parametre karty ladenia

Karta ladenia

Popis

Povoliť ladenie
Povoliť reset z ladiacej jednotky

· Povoľte túto možnosť, ak chcete pridať JTAG cieľový pripojovací modul k procesoru Nios V. · JTAG Cieľový pripojovací modul umožňuje pripojenie k procesoru Nios V prostredníctvom
JTAG piny rozhrania FPGA. · Pripojenie poskytuje nasledujúce základné funkcie:
— Spustenie a zastavenie procesora Nios V — Preskúmanie a úprava registrov a pamäte. — Stiahnutie aplikácie Nios V vo formáte .elf file do pamäte procesora za behu cez
niosv-download. — Ladenie aplikácie bežiacej na procesore Nios V · Pripojte port dm_agent k inštrukčnej a dátovej zbernici procesora. Uistite sa, že základná adresa medzi oboma zbernicami je rovnaká.
· Povoľte túto možnosť, ak chcete sprístupniť porty dbg_reset_out a ndm_reset_in. · JTAG debugger alebo príkaz niosv-download -r spustí dbg_reset_out, ktorý
umožňuje procesoru Nios V resetovať systémové periférie pripojené k tomuto portu. · Namiesto resetovania musíte rozhranie dbg_reset_out pripojiť k ndm_reset_in.
rozhranie na spustenie resetu jadra procesora a modulu časovača. Rozhranie dbg_reset_out nesmiete pripojiť k rozhraniu resetovania, aby ste predišli neurčitému správaniu.

2.1.1.2.2. Použite kartu Žiadosť o obnovenie

Tabuľka 7.

Použitie parametra karty požiadavky na obnovenie

Použite kartu Žiadosť o obnovenie

Popis

Pridať rozhranie žiadosti o reset

· Povoľte túto možnosť, ak chcete sprístupniť lokálne resetovacie porty, kde ich môže lokálny master použiť na spustenie resetu procesora Nios V bez ovplyvnenia iných komponentov v systéme procesorov Nios V.
· Rozhranie resetovania pozostáva zo vstupného signálu resetreq a výstupného signálu ack.
· Reset jadra procesora Nios V môžete vyžiadať potvrdením signálu resetreq.
· Signál resetreq musí zostať aktívny, kým procesor neaktivuje signál ACK. Ak signál nezostane aktívny, procesor sa dostane do nedeterministického stavu.
· Vyhlásenie signálu resetreq v režime ladenia nemá žiadny vplyv na stav procesora.
· Procesor Nios V odpovie na úspešný reset potvrdením signálu ACK.
· Po úspešnom resetovaní procesora sa môže potvrdenie signálu ACK opakovať opakovane, až kým sa nezruší potvrdenie signálu resetreq.

2.1.1.2.3. Karta Pasce, výnimky a prerušenia

Tabuľka 8.

Karta Pasce, výnimky a prerušenia

Popis

Obnoviť agenta

Obnoviť režim prerušenia ofsetu

· Určuje posun vektora resetovania vzhľadom na základnú adresu zvoleného agenta resetovania. · Návrhár platformy automaticky poskytuje predvolenú hodnotu pre posun resetovania.
Zadajte typ ovládača prerušení, buď priamy, alebo vektorový. Poznámka: Nezbernicový procesor Nios V/m nepodporuje vektorové prerušenia.
Preto sa vyhnite používaniu vektorového režimu prerušenia, keď je procesor v nekanálovom režime.

Príručka návrhu vstavaných procesorov Nios® V 14

Odoslať spätnú väzbu

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime
726952 | 2025.07.16

Poznámka:

2.1.1.2.4. Architektúra CPU

Tabuľka 9.

Parametre karty Architektúra CPU

Architektúra CPU

Popis

Povoliť pipeline v CPU

· Povoľte túto možnosť na vytvorenie inštancie procesora Nios V/m s pipeline funkciou. — IPC je vyšší na úkor vyššej logickej plochy a nižšej frekvencie Fmax.
· Vypnite túto možnosť, ak chcete vytvoriť inštanciu nekonvertovaného procesora Nios V/m. — Má podobný výkon jadra ako procesor Nios V/c. — Podporuje ladenie a prerušovacie funkcie — Nižšia logická plocha a vyššia frekvencia Fmax na úkor nižšieho IPC.

Povoliť rozhranie Avalon

Povoľuje rozhranie Avalon pre správcu inštrukcií a správcu údajov. Ak je vypnuté, systém používa rozhranie AXI4-Lite.

Hodnota spoločenskej zodpovednosti spoločnosti mhartid

· Predvolená hodnota registra Hart ID (mhartid) je 0. · Priraďte hodnotu medzi 0 a 4094. · Kompatibilné s rozhraniem HAL API od spoločnosti Altera FPGA Avalon Mutex Core.

Súvisiace informácie Používateľská príručka pre vstavané periférne IP zariadenia – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. Karta ECC
Tabuľka 10. Karta ECC
ECC umožňuje detekciu chýb a hlásenie stavu

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 15

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime
726952 | 2025.07.16
2.1.1.3. Vytvorenie inštancie Nios V/g procesora pre všeobecné použitie Altera FPGA IP
Obrázok 6. Univerzálny procesor Nios V/g Altera FPGA IP – 1. časť

Obrázok 7.

Univerzálny procesor Nios V/g Altera FPGA IP – 2. časť (Vypnutie a povolenie radiča prerušení na úrovni jadra)

Príručka návrhu vstavaných procesorov Nios® V 16

Odoslať spätnú väzbu

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime
726952 | 2025.07.16

Obrázok 8.

Univerzálny procesor Nios V/g Altera FPGA IP – 2. časť (Zapnutie a povolenie radiča prerušení na úrovni jadra)

Obrázok 9. Univerzálny procesor Nios V/g Altera FPGA IP – 3. časť

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 17

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime
726952 | 2025.07.16
Obrázok 10. Univerzálny procesor Nios V/g Altera FPGA IP – 4. časť

2.1.1.3.1. Architektúra CPU

Tabuľka 11. Parametre architektúry CPU

Karta Architektúra CPU Povoliť jednotku s pohyblivou rádovou čiarkou

Popis Povoľte túto možnosť, ak chcete do jadra procesora pridať jednotku s pohyblivou desatinnou čiarkou (prípona „F“).

Povoliť predikciu vetiev

Povoliť statickú predikciu vetvenia (spätné prevzatie a neprevzatie dopredu) pre inštrukcie vetvenia.

Hodnota spoločenskej zodpovednosti spoločnosti mhartid

· Predvolená hodnota registra Hart ID (mhartid) je 0. · Priraďte hodnotu medzi 0 a 4094. · Kompatibilné s rozhraniem HAL API od spoločnosti Altera FPGA Avalon Mutex Core.

Zakázať inštrukcie FSQRT a FDIV pre FPU

· Odstrániť operácie odmocniny s pohyblivou rádovou čiarkou (FSQRT) a delenia s pohyblivou rádovou čiarkou (FDIV) v FPU.
· Počas behu aplikácie aplikujte emuláciu softvéru na obe inštrukcie.

Súvisiace informácie Používateľská príručka pre vstavané periférne IP zariadenia – Intel FPGA Avalon® Mutex Core

Príručka návrhu vstavaných procesorov Nios® V 18

Odoslať spätnú väzbu

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime
726952 | 2025.07.16

2.1.1.3.2. Karta Ladenie

Tabuľka 12. Parametre karty ladenia

Karta ladenia

Popis

Povoliť ladenie
Povoliť reset z ladiacej jednotky

2.1.1.3.3. Záložka Lockstep Tabuľka 13. Záložka Lockstep
Parametre Povoliť uzamknutie Predvolený časový limit Povoliť rozhranie predĺženého resetu

Popis · Povolenie dvojjadrového systému Lockstep. · Predvolená hodnota programovateľného časového limitu pri ukončení resetu (medzi 0 a 255). · Povolenie voliteľného rozhrania rozšíreného resetu pre rozšírené ovládanie resetu. · Keď je vypnuté, fRSmartComp implementuje základné ovládanie resetu.

2.1.1.3.4. Použite kartu Žiadosť o obnovenie

Tabuľka 14. Použitie parametra karty Reset Request

Použite kartu Žiadosť o obnovenie

Popis

Pridať rozhranie žiadosti o reset

· Povoľte túto možnosť, ak chcete sprístupniť lokálne resetovacie porty, kde ich môže lokálny master použiť na spustenie resetu procesora Nios V bez ovplyvnenia iných komponentov v systéme procesorov Nios V.
· Rozhranie resetovania pozostáva zo vstupného signálu resetreq a výstupného signálu ack.
· Reset jadra procesora Nios V môžete vyžiadať potvrdením signálu resetreq.
· Signál resetreq musí zostať aktívny, kým procesor neaktivuje signál ACK. Ak signál nezostane aktívny, procesor sa dostane do nedeterministického stavu.
· Vyhlásenie signálu resetreq v režime ladenia nemá žiadny vplyv na stav procesora.
· Procesor Nios V odpovie na úspešný reset potvrdením signálu ACK.
· Po úspešnom resetovaní procesora sa môže potvrdenie signálu ACK opakovať opakovane, až kým sa nezruší potvrdenie signálu resetreq.

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 19

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime
726952 | 2025.07.16

2.1.1.3.5. Karta Pasce, výnimky a prerušenia

Tabuľka 15.

Karta Pasce, výnimky a prerušenia, keď je vypnutá možnosť Povoliť ovládač prerušení na úrovni jadra

Karta Pasce, výnimky a prerušenia
Obnoviť agenta

Popis
· Pamäť uchovávajúca resetovací vektor (resetovacia adresa procesora Nios V), kde sa nachádza resetovací kód.
· Ako resetovací agent si môžete vybrať ľubovoľný pamäťový modul pripojený k hlavnej inštrukčnej jednotke procesora Nios V a podporovaný bootovacím tokom procesora Nios V.

Obnoviť posun

· Určuje posun vektora resetovania vzhľadom na základnú adresu zvoleného agenta resetovania. · Návrhár platformy automaticky poskytuje predvolenú hodnotu pre posun resetovania.

Povoliť ovládač prerušení na úrovni jadra (CLIC)

· Povoliť CLIC na podporu preventívnych prerušení a konfigurovateľných podmienok spustenia prerušenia.
· Keď je táto možnosť povolená, môžete nakonfigurovať počet prerušení platformy, nastaviť spúšťacie podmienky a označiť niektoré prerušenia ako preventívne.

Tieňový register režimu prerušenia Files

Zadajte typy prerušení ako Priame alebo Vektorové. Povoľte tieňový register, aby sa znížilo prepínanie kontextu pri prerušení.

Tabuľka 16.

Pasce, výnimky a prerušenia, keď je zapnutá možnosť Povoliť ovládač prerušení na úrovni jadra

Pasce, výnimky a prerušenia

Popisy

Obnoviť agenta
Obnoviť posun
Povoliť ovládač prerušení na úrovni jadra (CLIC)

· Pamäť uchovávajúca resetovací vektor (resetovacia adresa procesora Nios V), kde sa nachádza resetovací kód.
· Ako resetovací agent si môžete vybrať ľubovoľný pamäťový modul pripojený k hlavnej inštrukčnej jednotke procesora Nios V a podporovaný bootovacím tokom procesora Nios V.
· Určuje posun vektora resetovania vzhľadom na základnú adresu zvoleného agenta resetovania. · Návrhár platformy automaticky poskytuje predvolenú hodnotu pre posun resetovania.
· Povoľte CLIC na podporu preventívnych prerušení a konfigurovateľných podmienok spustenia prerušenia. · Keď je povolené, môžete konfigurovať počet prerušení platformy, nastaviť podmienky spustenia,
a niektoré prerušenia označiť ako preventívne.

Režim prerušenia

· Zadajte typy prerušení ako Priame, Vektorové alebo CLIC.

Tieňový register Files

· Povoliť tieňový register na zníženie prepínania kontextu pri prerušení.
· Ponúka dva prístupy:
— Počet úrovní prerušenia CLIC
— Počet úrovní prerušenia CLIC – 1: Táto možnosť je užitočná, keď chcete počet registrov file kópií, aby sa zmestili do presného počtu blokov M20K alebo M9K.
· Povoliť procesoru Nios V používať tieňový register filektoré znižujú réžiu prepínania kontextu pri prerušení.
Viac informácií o tieňovom registri filePozrite si referenčnú príručku k procesoru Nios V.

Počet zdrojov prerušenia platformy

· Určuje počet prerušení platformy v rozmedzí od 16 do 2048.
Poznámka: CLIC podporuje až 2064 vstupov prerušenia a prvých 16 vstupov prerušenia je tiež pripojených k základnému radiču prerušenia.

Zarovnanie tabuľky vektorov CLIC

· Automaticky určené na základe počtu zdrojov prerušení platformy. · Ak použijete zarovnanie, ktoré je pod odporúčanou hodnotou, CLIC zvýši logiku
zložitosť pridaním dodatočnej sčítačky na vykonávanie vektorových výpočtov. · Ak použijete zarovnanie, ktoré je pod odporúčanou hodnotou, vedie to k zvýšeniu
logická zložitosť v CLIC.
pokračovanie…

Príručka návrhu vstavaných procesorov Nios® V 20

Odoslať spätnú väzbu

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime
726952 | 2025.07.16

Pasce, výnimky a prerušenia
Počet úrovní prerušenia
Počet priorít prerušení na úroveň
Konfigurovateľná polarita prerušení Podpora prerušení spúšťaných hranou signálu

Popisy
· Určuje počet úrovní prerušení s dodatočnou úrovňou 0 pre aplikačný kód. Prerušenia vyššej úrovne môžu prerušiť (predísť) spustenému obslužnému programu pre prerušenie nižšej úrovne.
· Pri nenulových úrovniach prerušení ako jediných možnostiach pre prerušenia je aplikačný kód vždy na najnižšej úrovni 0. Poznámka: Konfigurácia úrovne a priority prerušenia za behu sa vykonáva v jednom 8-bitovom registri. Ak je počet úrovní prerušení 256, nie je možné konfigurovať prioritu prerušenia za behu. V opačnom prípade je maximálny počet konfigurovateľných priorít 256 / (počet úrovní prerušení – 1).
· Určuje počet priorít prerušení, ktoré CLIC používa na určenie poradia, v ktorom sa volajú obslužné programy prerušení bez preventívneho pôsobenia. Poznámka: Zreťazenie binárnych hodnôt vybranej úrovne prerušenia a vybranej priority prerušenia musí byť menšie ako 8 bitov.
· Umožňuje konfigurovať polaritu prerušenia počas behu. · Predvolená polarita je kladná.
· Umožňuje konfigurovať podmienku spustenia prerušenia počas behu, t. j. spustenie vysokou úrovňou alebo spustenie kladnou hranou (keď je polarita prerušenia kladná v Konfigurovateľná polarita prerušenia).
· Predvolená spúšťacia podmienka je prerušenie spustené úrovňou.

Poznámka:

Súvisiace informácie Referenčná príručka k procesoru Nios® V

2.1.1.3.6. Karta Konfigurácie pamäte

Tabuľka 17. Parametre karty Konfigurácia pamäte

Kategória

Karta konfigurácie pamäte

Popis

Cache

Veľkosť vyrovnávacej pamäte dát

· Určuje veľkosť vyrovnávacej pamäte dát. · Platné veľkosti sú od 0 kilobajtov (KB) do 16 KB. · Vypnúť vyrovnávaciu pamäť dát, keď je veľkosť 0 KB.

Veľkosť vyrovnávacej pamäte inštrukcií

· Určuje veľkosť vyrovnávacej pamäte inštrukcií. · Platné veľkosti sú od 0 KB do 16 KB. · Vypnúť vyrovnávaciu pamäť inštrukcií, keď je veľkosť 0 KB.

Periférna oblasť A a B

Veľkosť

· Určuje veľkosť periférnej oblasti.
· Platné veľkosti sú od 64 KB do 2 gigabajtov (GB) alebo Žiadne. Výberom možnosti Žiadne sa vypne periférna oblasť.

Základná adresa

· Určuje základnú adresu periférnej oblasti po výbere veľkosti.
· Všetky adresy v periférnej oblasti vytvárajú prístupy k údajom, ktoré nie je možné vyrovnávať.
· Základná adresa periférnej oblasti musí byť zarovnaná s veľkosťou periférnej oblasti.

Pevne prepojené spomienky

Veľkosť

· Určuje veľkosť pevne prepojenej pamäte. — Platné veľkosti sú od 0 MB do 512 MB.

Inicializácia základnej adresy File

· Určuje základnú adresu tesne prepojenej pamäte. · Určuje inicializáciu file pre pevne prepojenú pamäť.

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 21

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime
726952 | 2025.07.16

Poznámka:

V systéme s procesorom Nios V a povolenou vyrovnávacou pamäťou musíte umiestniť systémové periférie do periférnej oblasti. Periférne oblasti môžete použiť na definovanie transakcie, ktorú nie je možné ukladať do vyrovnávacej pamäte, pre periférie, ako sú UART, PIO, DMA a ďalšie.

2.1.1.3.7. Karta ECC

Tabuľka 18. Karta ECC
ECC umožňuje detekciu chýb a hlásenie stavu
Povoliť korekciu jedného bitu

Popis
· Povoľte túto možnosť, ak chcete použiť funkciu ECC pre interné bloky RAM procesora Nios V. · Funkcie ECC detekujú chyby až do 2 bitov a reagujú na základe nasledujúceho správania:
— Ak ide o opraviteľnú chybu jedného bitu a možnosť Povoliť korekciu jedného bitu je vypnutá, procesor pokračuje v činnosti po oprave chyby v procesorovom kanáli. Korekcia sa však neprejaví v zdrojových pamätiach.
— Ak ide o opraviteľnú chybu jedného bitu a je zapnutá možnosť Povoliť korekciu jedného bitu, procesor pokračuje v činnosti po oprave chyby v procesorovom kanáli a zdrojových pamätiach.
— Ak ide o neopraviteľnú chybu, procesor zastaví svoju činnosť.
Povoliť korekciu jedného bitu na vstavaných pamäťových blokoch v jadre.

2.1.1.3.8. Karta Vlastné pokyny

Poznámka:

Táto karta je dostupná iba pre jadro procesora Nios V/g.

Tabuľka hardvérového rozhrania pre vlastné inštrukcie Nios V
Tabuľka makier softvéru Nios V pre vlastné inštrukcie

Popis
· Procesor Nios V používa túto tabuľku na definovanie svojich vlastných rozhraní správcu inštrukcií.
· Definované rozhrania správcu vlastných inštrukcií sú jedinečne kódované operačným kódom (CUSTOM0-3) a 3 bitmi funkcie funct7[6:4].
· Môžete definovať až 32 individuálnych rozhraní správcu vlastných inštrukcií.
· Procesor Nios V používa túto tabuľku na definovanie kódovania vlastného softvéru inštrukcií pre definované rozhrania správcu vlastných inštrukcií.
· Pre každé definované kódovanie softvéru pre vlastné inštrukcie musí operačný kód (CUSTOM0-3) a 3 bity kódovania funct7[6:4] korelovať s definovaným kódovaním rozhrania správcu vlastných inštrukcií v tabuľke hardvérového rozhrania pre vlastné inštrukcie.
· Funkcie funct7[6:4], funct7[3:0] a funct3[2:0] môžete použiť na definovanie dodatočného kódovania pre danú vlastnú inštrukciu alebo ich zadať ako X, ktoré sa majú odovzdať ako ďalšie argumenty inštrukcie.
· Procesor Nios V poskytuje definované kódovanie vlastného softvéru inštrukcií ako generované C-makrá v súbore system.h a riadi sa formátom inštrukcií RISC-V typu R.
· Mnemotechnické pomôcky možno použiť na definovanie vlastných názvov pre: — Vygenerované C-makrá v súbore system.h.
— Vygenerované ladiace mnemotechnické pomôcky GDB v súbore custom_instruction_debug.xml.

Súvisiace informácie
AN 977: Vlastná inštrukcia pre procesor Nios V. Viac informácií o vlastných inštrukciách, ktoré vám umožňujú prispôsobiť procesor Nios® V potrebám konkrétnej aplikácie.

Príručka návrhu vstavaných procesorov Nios® V 22

Odoslať spätnú väzbu

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime 726952 | 2025.07.16
2.1.2. Definovanie návrhu systémových komponentov
Pomocou Návrhára platformy definujte hardvérové charakteristiky procesorového systému Nios V a pridajte požadované komponenty. Nasledujúci diagram znázorňuje základný návrh procesorového systému Nios V s nasledujúcimi komponentmi: · Jadro procesora Nios V · Pamäť na čipe · JTAG UART · Intervalový časovač (voliteľné)(1)
Keď sa do systému Platform Designer pridá nová pamäť na čipe, vykonajte synchronizáciu systémových informácií, aby sa pridané pamäťové komponenty zohľadnili v resete. Prípadne môžete v Platform Designer povoliť automatickú synchronizáciu, aby sa automaticky zohľadnili najnovšie zmeny komponentov.
Obrázok 11. Prampprepojenie procesora Nios V s inými perifériami v programe Platform Designer

(1) Na nahradenie externého intervalového časovača v Návrhárovi platformy máte možnosť použiť funkcie interného časovača Nios V.

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 23

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime
726952 | 2025.07.16
Musíte tiež definovať prevádzkové piny, ktoré sa majú exportovať ako potrubia vo vašom systéme Platform Designer. NapríkladampSprávny zoznam pinov pre operácie systému FPGA je definovaný nižšie, ale nie je obmedzený na:
· Hodiny
· Resetovať
· Vstupno-výstupné signály
2.1.3. Určenie základných adries a priorít požiadaviek na prerušenie
Ak chcete určiť, ako komponenty pridané v návrhu interagujú a tvoria systém, musíte priradiť základné adresy pre každý komponent agenta a priradiť priority požiadaviek na prerušenie (IRQ) pre J.TAG UART a intervalový časovač. Návrhár platformy poskytuje príkaz – Priradiť základné adresy – ktorý automaticky priradí správne základné adresy všetkým komponentom v systéme. Základné adresy však môžete upraviť podľa svojich potrieb.
Nasledujú niektoré pokyny na priradenie základných adries:
· Jadro procesora Nios V má 32-bitový rozsah adresy. Pre prístup ku komponentom agenta musí byť ich základná adresa v rozsahu od 0x00000000 do 0xFFFFFFFF.
· Programy Nios V používajú symbolické konštanty na odkazovanie na adresy. Nemusíte si vyberať hodnoty adries, ktoré sa dajú ľahko zapamätať.
· Hodnoty adries, ktoré odlišujú komponenty iba s jednobitovým rozdielom adresy, vytvárajú efektívnejší hardvér. Nie je potrebné zhutňovať všetky základné adresy do najmenšieho možného rozsahu adries, pretože zhutňovanie môže viesť k menej efektívnemu hardvéru.
· Návrhár platformy sa nepokúša zarovnať samostatné pamäťové komponenty v súvislom rozsahu pamäte. NapríkladampAk chcete, aby bolo viacero komponentov pamäte na čipe adresovateľných ako jeden súvislý rozsah pamäte, musíte explicitne priradiť základné adresy.
Návrhár platformy tiež poskytuje automatizačný príkaz – Priradiť čísla prerušení, ktorý spája signály IRQ a vytvára platné hardvérové výsledky. Efektívne priradenie IRQ si však vyžaduje pochopenie celkového správania sa systému. Návrhár platformy nemôže robiť informované odhady o najlepšom priradení IRQ.
Najnižšia hodnota IRQ má najvyššiu prioritu. V ideálnom systéme spoločnosť Altera odporúča, aby časovačka mala IRQ s najvyššou prioritou, t. j. najnižšiu hodnotu, aby sa zachovala presnosť tikania systémových hodín.
V niektorých prípadoch môžete priradiť vyššiu prioritu periférnym zariadeniam pracujúcim v reálnom čase (ako sú napríklad grafické ovládače), čo vyžaduje vyššiu frekvenciu prerušení ako komponenty časovača.
Súvisiace informácie
Používateľská príručka Quartus Prime Pro Edition: Viac informácií o vytváraní systému pomocou nástroja Platform Designer.

Príručka návrhu vstavaných procesorov Nios® V 24

Odoslať spätnú väzbu

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime 726952 | 2025.07.16
2.2. Integrácia systému Platform Designer do projektu Quartus Prime
Po vygenerovaní návrhu systému Nios V v Platform Designeri vykonajte nasledujúce úlohy na integráciu modulu systému Nios V do projektu návrhu FPGA Quartus Prime. · Vytvorenie inštancie modulu systému Nios V v projekte Quartus Prime · Prepojenie signálov z modulu systému Nios V s inými signálmi v logike FPGA · Priradenie umiestnenia fyzických pinov · Obmedzenie návrhu FPGA
2.2.1. Vytvorenie inštancie systémového modulu procesora Nios V v projekte Quartus Prime
Návrhár platformy generuje entitu návrhu systémového modulu, ktorú môžete vytvoriť v Quartus Prime. Spôsob, akým vytvoríte inštanciu systémového modulu, závisí od metódy zadávania návrhu pre celý projekt Quartus Prime. NapríkladampAk ste na zadávanie návrhu používali Verilog HDL, vytvorte inštanciu systémového modulu založeného na Verilogu. Ak uprednostňujete na zadávanie návrhu metódu blokovej schémy, vytvorte inštanciu symbolu systémového modulu .bdf. file.
2.2.2. Pripojenie signálov a priradenie fyzických umiestnení pinov
Ak chcete prepojiť návrh FPGA od spoločnosti Altera s návrhom na úrovni dosky s obvodmi, vykonajte nasledujúce úlohy: · Identifikujte najvyššiu úroveň file pre váš návrh a signály na pripojenie k externému systému Altera
Piny zariadenia FPGA. · Zistite, ktoré piny pripojiť, prostredníctvom používateľskej príručky na úrovni dosky alebo
schémy. · Priraďte signály v návrhu najvyššej úrovne k portom na vašom zariadení Altera FPGA pomocou pinov
nástroje na priradenie úloh.
Váš systém Platform Designer môže byť návrhom najvyššej úrovne. FPGA od Altera však môže obsahovať aj ďalšiu logiku na základe vašich potrieb, a tak zavádza vlastný systém najvyššej úrovne. fileNajvyššia úroveň file spája signály systémového modulu procesora Nios V s inou logikou návrhu FPGA Altera.
Súvisiace informácie Používateľská príručka k Quartus Prime Pro Edition: Obmedzenia návrhu
2.2.3. Obmedzenia návrhu FPGA Altera
Správny návrh systému Altera FPGA zahŕňa obmedzenia návrhu, aby sa zabezpečilo, že návrh spĺňa požiadavky na časové uzávierky a ďalšie logické obmedzenia. Váš návrh Altera FPGA musíte obmedziť tak, aby tieto požiadavky explicitne spĺňal, pomocou nástrojov poskytovaných v softvéri Quartus Prime alebo od poskytovateľov EDA tretích strán. Softvér Quartus Prime používa poskytnuté obmedzenia počas fázy kompilácie na dosiahnutie optimálnych výsledkov umiestnenia.

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 25

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime
726952 | 2025.07.16
Súvisiace informácie · Používateľská príručka k Quartus Prime Pro Edition: Obmedzenia návrhu · Partneri EDA tretích strán · Používateľská príručka k Quartus Prime Pro Edition: Analyzátor časovania
2.3. Návrh pamäťového systému procesora Nios V
Táto časť popisuje osvedčené postupy pre výber pamäťových zariadení v zabudovanom systéme Platform Designer s procesorom Nios V a dosiahnutie optimálneho výkonu. Pamäťové zariadenia zohrávajú kľúčovú úlohu pri zlepšovaní celkového výkonu zabudovaného systému. Pamäť zabudovaného systému ukladá programové inštrukcie a dáta.
2.3.1. Volatilná pamäť
Hlavným rozdielom medzi typmi pamätí je volatilita. Volatilná pamäť uchováva svoj obsah iba počas napájania pamäťového zariadenia. Hneď ako napájanie odpojíte, pamäť stratí svoj obsah.
ExampNajmenšie časti volatilnej pamäte sú RAM, vyrovnávacia pamäť a registre. Ide o rýchle typy pamäte, ktoré zvyšujú prevádzkový výkon. Spoločnosť Altera odporúča načítať a spustiť inštrukcie procesora Nios V v RAM a spárovať jadro Nios V IP s pamäťou na čipe IP alebo externým pamäťovým rozhraním IP pre optimálny výkon.
Na zlepšenie výkonu môžete eliminovať ďalšie komponenty adaptácie Platform Designer tak, že typ alebo šírku rozhrania správcu údajov procesora Nios V prispôsobíte zavádzacej pamäti RAM. NapríkladampMôžete teda nakonfigurovať pamäť On-Chip Memory II s 32-bitovým rozhraním AXI-4, ktoré zodpovedá rozhraniu správcu údajov Nios V.
Súvisiace informácie · Rozhrania externej pamäte Centrum podpory IP · Pamäť na čipe (RAM alebo ROM) Altera FPGA IP · Pamäť na čipe II (RAM alebo ROM) Altera FPGA IP · Aplikácia procesora Nios V Spustenie na mieste z OCRAM na strane 54
2.3.1.1. Konfigurácia pamäte na čipe RAM alebo ROM
IP adresy pamäte Altera FPGA na čipe môžete nakonfigurovať ako RAM alebo ROM. · RAM poskytuje možnosť čítania a zápisu a má volatilnú povahu. Ak ste
Pri bootovaní procesora Nios V z pamäte RAM na čipe sa musíte uistiť, že obsah bootovania sa zachová a nepoškodí v prípade resetu počas behu. · Ak sa procesor Nios V bootuje z pamäte ROM, žiadna softvérová chyba v procesore Nios V nemôže chybne prepísať obsah pamäte na čipe. Tým sa znižuje riziko poškodenia bootovacieho softvéru.
Súvisiace informácie · Pamäť na čipe (RAM alebo ROM) Altera FPGA IP · Pamäť na čipe II (RAM alebo ROM) Altera FPGA IP · Procesor Nios V Aplikácia spúšťaná na mieste z OCRAM na strane 54

Príručka návrhu vstavaných procesorov Nios® V 26

Odoslať spätnú väzbu

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime 726952 | 2025.07.16
2.3.1.2. Vyrovnávacie pamäte
Pamäte na čipe sa bežne používajú na implementáciu funkcie vyrovnávacej pamäte kvôli ich nízkej latencii. Procesor Nios V používa pamäť na čipe pre svoje vyrovnávacie pamäte inštrukcií a dát. Obmedzená kapacita pamäte na čipe zvyčajne nie je pre vyrovnávacie pamäte problémom, pretože sú zvyčajne malé.
Cache sa bežne používajú za nasledujúcich podmienok:
· Bežná pamäť sa nachádza mimo čipu a má dlhší prístupový čas ako pamäť na čipe.
· Časti softvérového kódu kritické z hľadiska výkonu sa zmestia do vyrovnávacej pamäte inštrukcií, čím sa zlepší výkon systému.
· Najčastejšie používaná časť údajov, ktorá je kritická z hľadiska výkonu, sa zmestí do vyrovnávacej pamäte údajov, čím sa zlepší výkon systému.
Povolenie vyrovnávacej pamäte v procesore Nios V vytvára hierarchiu pamäte, ktorá minimalizuje čas prístupu k pamäti.
2.3.1.2.1. Periférna oblasť
Žiadne IP adresy vstavaných periférií, ako napríklad UART, I2C a SPI, sa nesmú ukladať do vyrovnávacej pamäte. Vyrovnávacia pamäť sa dôrazne odporúča pre externé pamäte, ktoré sú ovplyvnené dlhým prístupovým časom, zatiaľ čo interné pamäte na čipe môžu byť vylúčené kvôli ich krátkemu prístupovému času. Nesmiete ukladať do vyrovnávacej pamäte žiadne IP adresy vstavaných periférií, ako napríklad UART, I2C a SPI, s výnimkou pamätí. Toto je dôležité, pretože udalosti z externých zariadení, ako sú napríklad agentové zariadenia aktualizujúce softvérové IP adresy, nie sú zachytené vyrovnávacou pamäťou procesora, a procesor ich následne ani neprijíma. V dôsledku toho môžu tieto udalosti zostať bez povšimnutia, kým nevyprázdnite vyrovnávaciu pamäť, čo môže viesť k nechcenému správaniu vo vašom systéme. Stručne povedané, oblasť mapovaná na pamäť vstavaných IP adries periférií nie je vyrovnávateľná a musí sa nachádzať v periférnych oblastiach procesora.
Ak chcete nastaviť okrajovú oblasť, postupujte podľa týchto krokov:
1. Otvorte mapu adries systému v Návrhárovi platformy.
2. Prejdite na mapu adries správcu inštrukcií a správcu údajov procesora.
3. Identifikujte periférie a pamäte vo vašom systéme.
Obrázok 12. Prample z mapy adries

Poznámka: Modré šípky ukazujú na pamäte. 4. Zoskupte periférie:
a. Pamäť ako pamäť s možnosťou ukladania do vyrovnávacej pamäte b. Periférie ako pamäť bez možnosti ukladania do vyrovnávacej pamäte

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 27

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime
726952 | 2025.07.16

Tabuľka 19. Oblasť s možnosťou ukladania do vyrovnávacej pamäte a oblasť bez možnosti ukladania do vyrovnávacej pamäte

Podriadený

Mapa adresy

Stav

Periférny región

Veľkosť

Základná adresa

user_application_mem.s1

0x0 ~ 0x3ffff

Uložiteľné do vyrovnávacej pamäte

N/A

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Neuložiteľné do vyrovnávacej pamäte Uložiteľné do vyrovnávacej pamäte

65536 bajtov Neuvedené

0x40000 neuvádza sa

bootcopier_ram.s1 cpu.timer_sw_agent poštová schránka.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Uložiteľné do vyrovnávacej pamäte Neuložiteľné do vyrovnávacej pamäte

144 bajtov (minimálna veľkosť je 65536 bajtov)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

Neuložiteľné do vyrovnávacej pamäte

uart.avalon_jtag_otrok

0x54088 ~ 0x5408f

Neuložiteľné do vyrovnávacej pamäte

5. Zarovnajte periférne oblasti s ich špecifickými veľkosťami:
· Naprampt. j. ak je veľkosť 65536 bajtov, zodpovedá to 0x10000 bajtom. Preto musí byť povolená základná adresa násobkom 0x10000.
· CPU.dm_agent používa základnú adresu 0x40000, ktorá je násobkom 0x10000. V dôsledku toho periférna oblasť A s veľkosťou 65536 bajtov a základnou adresou 0x40000 spĺňa požiadavky.
· Základná adresa kolekcie oblastí bez vyrovnávacej pamäte na adrese 0x54000 nie je násobkom 0x10000. Musíte ich preradiť na 0x60000 alebo iný násobok 0x10000. Periférna oblasť B, ktorá má veľkosť 65536 bajtov a základnú adresu 0x60000, teda spĺňa kritériá.

Tabuľka 20. Oblasť s možnosťou a bez možnosti ukladania do vyrovnávacej pamäte s opätovným priradením

Podriadený

Mapa adresy

Stav

Periférny región

Veľkosť

Základná adresa

user_application_mem.s1

0x0 ~ 0x3ffff

Uložiteľné do vyrovnávacej pamäte

N/A

cpu.dm_agent

0x40000 ~ 0x4ffff

Neuložiteľných 65536 bajtov

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

Uložiteľné do vyrovnávacej pamäte

N/A

bootcopier_ram.s1 cpu.timer_sw_agent poštová schránka.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Uložiteľné do vyrovnávacej pamäte Neuložiteľné do vyrovnávacej pamäte Neuložiteľné do vyrovnávacej pamäte

144 bajtov (minimálna veľkosť je 65536 bajtov)

0x60000

uart.avalon_jtag_otrok

0x60088 ~ 0x6008f

Neuložiteľné do vyrovnávacej pamäte

2.3.1.3. Úzko prepojená pamäť
Tesne prepojené pamäte (TCM) sú implementované pomocou pamäte na čipe, pretože ich nízka latencia ich robí vhodnými pre túto úlohu. TCM sú pamäte mapované v typickom adresnom priestore, ale majú vyhradené rozhranie k mikroprocesoru a disponujú vysokovýkonnými vlastnosťami vyrovnávacej pamäte s nízkou latenciou. TCM tiež poskytuje podriadené rozhranie pre externý hostiteľ. Procesor a externý hostiteľ majú rovnakú úroveň oprávnení na spracovanie TCM.

Príručka návrhu vstavaných procesorov Nios® V 28

Odoslať spätnú väzbu

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime
726952 | 2025.07.16

Poznámka:

Keď je podriadený port TCM pripojený k externému hostiteľovi, môže sa zobraziť s inou základnou adresou, ako je základná adresa priradená v jadre procesora. Spoločnosť Altera odporúča zarovnať obe adresy na rovnakú hodnotu.

2.3.1.4. Rozhranie externej pamäte (EMIF)
EMIF (External Memory Interface) funguje podobne ako SRAM (Static Random Access Memory), ale je dynamická a vyžaduje si pravidelné obnovovanie na udržanie svojho obsahu. Dynamické pamäťové bunky v EMIF sú oveľa menšie ako statické pamäťové bunky v SRAM, čo má za následok pamäťové zariadenia s vyššou kapacitou a nižšími nákladmi.
Okrem požiadavky na obnovovanie má EMIF špecifické požiadavky na rozhranie, ktoré často vyžadujú špecializovaný hardvér radiča. Na rozdiel od SRAM, ktorá má pevnú sadu adresných liniek, EMIF organizuje svoj pamäťový priestor do bánk, riadkov a stĺpcov. Prepínanie medzi bankami a riadkami predstavuje určitú réžiu, takže pre efektívne využitie EMIF musíte starostlivo zoradiť prístupy k pamäti. EMIF tiež multiplexuje adresy riadkov a stĺpcov cez rovnaké adresné linky, čím sa znižuje počet pinov potrebných pre danú veľkosť EMIF.
Vyššie rýchlostné verzie EMIF, ako napríklad DDR, DDR2, DDR3, DDR4 a DDR5, kladú prísne požiadavky na integritu signálu, ktoré musia návrhári dosiek plošných spojov zvážiť.
Zariadenia EMIF patria medzi najefektívnejšie a najkapacitnejšie dostupné typy pamätí RAM, vďaka čomu sú obľúbenou voľbou. Kľúčovou súčasťou rozhrania EMIF je IP adresa EMIF, ktorá spravuje úlohy súvisiace s multiplexovaním adries, obnovovaním a prepínaním medzi riadkami a bankami. Táto konštrukcia umožňuje zvyšku systému prístup k EMIF bez nutnosti porozumieť jeho vnútornej architektúre.

Súvisiace informácie Rozhrania externej pamäte Centrum podpory IP

2.3.1.4.1. IP adresa rozširovača rozsahu adries
Rozširovač rozpätia adries Altera FPGA IP umožňuje hostiteľským rozhraniam s mapovaním pamäte prístup k väčšej alebo menšej mape adries, než umožňuje šírka ich adresných signálov. Rozširovač rozpätia adries IP rozdeľuje adresovateľný priestor do viacerých samostatných okien, aby hostiteľ mohol pristupovať k príslušnej časti pamäte cez toto okno.
Rozširovač adresného rozsahu neobmedzuje šírku hostiteľa a agenta na 32-bitovú a 64-bitovú konfiguráciu. Rozširovač adresného rozsahu môžete použiť s oknami adresy s veľkosťou 1 až 64 bitov.

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 29

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime
726952 | 2025.07.16

Obrázok 13. Rozširovač adresného rozsahu Altera FPGA IP
Adresa agenta

Rozširovač rozsahu adries

Mapovacia tabuľka
Riadiaci port A

…

Riadiaci register 0 Riadiaci register Z-1

Rozšírená adresa hostiteľa H

Súvisiace informácie
Používateľská príručka Quartus® Prime Pro Edition: Návrhár platformy Ďalšie informácie nájdete v téme Rozširovač rozpätia adries Intel® FPGA IP.

2.3.1.4.2. Používanie rozširovača adresného rozsahu IP s procesorom Nios V
32-bitový procesor Nios V dokáže adresovať až 4 GB adresného rozsahu. Ak EMIF obsahuje viac ako 4 GB pamäte, prekračuje maximálny podporovaný adresný rozsah, čo spôsobí, že systém Platform Designer bude chybný. Na vyriešenie tohto problému je potrebný rozširovač adresného rozsahu IP adresy rozdelením jedného adresného priestoru EMIF do viacerých menších okien.
Spoločnosť Altera odporúča zvážiť nasledujúce parametre.

Tabuľka 21. Parametre rozširovača rozsahu adries

Parameter

Odporúčané nastavenia

Šírka dátovej cesty
Šírka rozšírenej adresy hlavného bajtu

Vyberte 32-bitovú verziu, ktorá zodpovedá 32-bitovému procesoru. Závisí od veľkosti pamäte EMIF.

Šírka adresy podriadeného slova Šírka počtu burstov

Vyberte 2 GB alebo menej. Zostávajúci rozsah adries procesora Nios V je rezervovaný pre iné vložené softvérové IP adresy.
Začnite s hodnotou 1 a postupne ju zvyšujte, aby ste zlepšili výkon.

Počet podokien

Ak pripájate EMIF k procesoru Nios V ako pamäť pre inštrukcie a dáta, alebo oboje, vyberte 1 podokno. Prepínanie medzi viacerými podoknami, kým procesor Nios V vykonáva úlohy z EMIF, je nebezpečné.

Povoliť port riadenia podriadených zariadení

Ak pripájate EMIF k procesoru Nios V ako pamäť pre inštrukcie a/alebo dáta, vypnite port slave control. To isté platí ako pre počet podokien.

Maximálny počet čakajúcich čítaní

Začnite s hodnotou 1 a postupne ju zvyšujte, aby ste zlepšili výkon.

Príručka návrhu vstavaných procesorov Nios® V 30

Odoslať spätnú väzbu

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime 726952 | 2025.07.16
Obrázok 14. Pripojenie správcu inštrukcií a údajov k rozširovaču adresného rozsahu

Obrázok 15. Mapovanie adries

Všimnite si, že rozširovač adresného rozsahu má prístup k celému 8 GB pamäťovému priestoru EMIF. Prostredníctvom rozširovača adresného rozsahu však procesor Nios V má prístup iba k prvému 1 GB pamäťovému priestoru EMIF.

Obrázok 16. Zjednodušený blokový diagram

Platform Designer System

Zostávajúce 3 GB

Adresa procesora Nios V

rozpätie je pre vložené

NNioios sVV PProrocecsesosor r
M

mäkké IP adresy v tom istom systéme.
1 GB okno

Rozsah adresy

Extender

Iba prvý 1 GB

Pamäť EMIF je pripojená k Nios V

EMIF

procesor.

8 GB
S

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 31

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime
726952 | 2025.07.16
2.3.1.4.3. Definovanie pamäťového zariadenia Linker Extender (Address Span Extender) 1. Definujte Address Span Extender (EMIF) ako resetovací vektor. Prípadne môžete resetovací vektor procesora Nios V priradiť iným pamätiam, ako sú napríklad OCRAM alebo flash zariadenia.
Obrázok 17. Viacero možností ako vektor resetovania
Editor balíka podpory dosiek (BSP) však nedokáže automaticky zaregistrovať rozširovač adresného rozsahu (EMIF) ako platnú pamäť. V závislosti od vykonanej voľby sa môžu vyskytnúť dve rôzne situácie, ako je znázornené na nasledujúcich obrázkoch. Obrázok 18. Chyba BSP pri definovaní rozširovača adresného rozsahu (EMIF) ako vektora resetovania

Príručka návrhu vstavaných procesorov Nios® V 32

Odoslať spätnú väzbu

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime 726952 | 2025.07.16
Obrázok 19. Chýbajúci EMIF pri definovaní iných pamätí ako vektora resetovania

2. Rozširovač adresného rozsahu (EMIF) musíte manuálne pridať pomocou možností Pridať pamäťové zariadenie, Pridať oblasť pamäte linkera a Pridať mapovania sekcií linkera na karte Skript BSP linkera.
3. Postupujte podľa týchto krokov:
a. Určte rozsah adries rozširovača rozsahu adries pomocou mapy pamäte (napr.ampNa nasledujúcom obrázku sa používa rozsah rozširovača adresného rozsahu od 0x0 do 0x3fff_ffff).
Obrázok 20. Mapa pamäte

b. Kliknite na položku Pridať pamäťové zariadenie a vyplňte údaje na základe informácií v mape pamäte vášho návrhu: i. Názov zariadenia: emif_ddr4. Poznámka: Uistite sa, že ste skopírovali rovnaký názov z mapy pamäte. ii. Základná adresa: 0x0 iii. Veľkosť: 0x40000000
c. Kliknite na Pridať a pridajte novú pamäťovú oblasť linkera:

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 33

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime
726952 | 2025.07.16

Tabuľka 22. Pridanie pamäťovej oblasti linkera

Kroky

Obnoviť vektor

emif_ddr4

Iné spomienky

Pridajte novú oblasť pamäte linkera s názvom reset. Pridajte novú oblasť pamäte linkera pre

· Názov regiónu: reset

emif_ddr4.

· Veľkosť regiónu: 0x20

· Názov regiónu: emif_ddr4

· Pamäťové zariadenie: emif_ddr4

· Veľkosť regiónu: 0x40000000

· Posun pamäte: 0x0

· Pamäťové zariadenie: emif_ddr4

· Posun pamäte: 0x0

Pridajte novú oblasť pamäte linkera pre

zostávajúci emif_ddr4.

· Názov regiónu: emif_ddr4

· Veľkosť regiónu: 0x3fffffe0

· Pamäťové zariadenie: emif_ddr4

· Posun pamäte: 0x20

Obrázok 21. Oblasť linkera pri definovaní rozširovača adresného rozsahu (EMIF) ako vektora resetovania

Obrázok 22. Oblasť linkera pri definovaní iných pamätí ako vektora resetovania
d. Po pridaní emif_ddr4 do BSP ho môžete vybrať pre ľubovoľnú sekciu linkera.
Obrázok 23. Rozširovač adresného rozsahu (EMIF) bol úspešne pridaný

e. Ignorujte varovanie o tom, že pamäťové zariadenie emif_ddr4 nie je viditeľné v návrhu SOPC.
f. Pokračujte k vygenerovaniu BSP.
Súvisiace informácie Úvod do metód bootovania procesora Nios V na strane 51

Príručka návrhu vstavaných procesorov Nios® V 34

Odoslať spätnú väzbu

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime 726952 | 2025.07.16
2.3.2. Energeticky nezávislá pamäť
Energeticky nezávislá pamäť si po vypnutí napájania uchováva svoj obsah, čo z nej robí dobrú voľbu na ukladanie informácií, ktoré musí systém načítať po cykle zapínania a vypínania systému. Energeticky nezávislá pamäť bežne ukladá bootovací kód procesora, trvalé nastavenia aplikácií a konfiguračné údaje Altera FPGA. Hoci má energeticky nezávislá pamäť výhodutagPokiaľ ide o uchovanie údajov po odpojení napájania, je oveľa pomalšia v porovnaní s energeticky nezávislou pamäťou a často má zložitejšie postupy zápisu a mazania. Energeticky nezávislá pamäť má tiež zvyčajne zaručenú vymaziteľnosť iba určitý počet krát, po ktorých môže zlyhať.
ExampMedzi energeticky nezávislé pamäte patria všetky typy flash pamätí, EPROM a EEPROM. Spoločnosť Altera odporúča ukladať bitové toky FPGA z Altera a obrazy programov Nios V do energeticky nezávislej pamäte a ako bootovacie zariadenie pre procesory Nios V používať sériovú flash pamäť.
Súvisiace informácie
· Používateľská príručka pre generické sériové flash rozhranie Altera FPGA IP
· Používateľská príručka pre klienta poštovej schránky Altera FPGA IP · Používateľská príručka pre flash pamäť MAX® 10: Jadro flash pamäte Altera FPGA IP na čipe
2.4. Najlepšie postupy pre meranie hodín a resetovanie
Je dôležité pochopiť, ako doména hodín a resetovania procesora Nios V interaguje s každým periférnym zariadením, ku ktorému sa pripája. Jednoduchý systém procesora Nios V začína s jednou doménou hodín a v systéme s viacerými doménami hodín sa to môže skomplikovať, keď sa doména rýchlych hodín zrazí s doménou pomalých hodín. Musíte si všimnúť a pochopiť, ako tieto rôzne domény fungujú postupne po resetovaní a uistiť sa, že neexistujú žiadne jemné problémy.
Pre osvedčený postup spoločnosť Altera odporúča umiestniť procesor Nios V a bootovaciu pamäť do rovnakej hodinovej domény. Neuvoľňujte procesor Nios V z resetu v rýchlej hodinovej doméne, keď sa bootuje z pamäte, ktorá sa nachádza vo veľmi pomalej hodinovej doméne, čo môže spôsobiť chybu pri načítaní inštrukcií. Možno budete potrebovať manuálne sekvenovanie nad rámec toho, čo štandardne poskytuje nástroj Platform Designer, a naplánujte topológiu resetovania na základe vášho prípadu použitia. Ak chcete resetovať systém po jeho spustení a chvíli beží, uplatnite rovnaké úvahy na sekvenovanie resetu systému a požiadavku na inicializáciu po resete.
2.4.1. Systém JTAG Hodiny
Špecifikovanie obmedzení hodín v každom procesorovom systéme Nios V je dôležitým faktorom pri návrhu systému a je potrebné pre správnosť a deterministické správanie. Analyzátor časovania Quartus Prime vykonáva statickú analýzu časovania na overenie časového výkonu celej logiky vo vašom návrhu pomocou štandardnej metodiky obmedzení, analýzy a reportovania.
Example 1. Základný 100 MHz hodinový obvod s pracovným cyklom 50/50 a 16 MHz JTAG Hodiny
#******************************************************************** # Vytvorenie 100MHz hodinového signálu #**************************************************************** create_clock -name {clk} -period 10 [get_ports {clk}] #************************ Vytvorenie 16MHz JTAG Hodiny #************************

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 35

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] Súvisiace informácie Kuchárska kniha analyzátora načasovania Quartus Prime
2.4.2. Rozhranie žiadosti o reset
Procesor Nios V obsahuje voliteľnú funkciu požiadavky na reset. Funkcia požiadavky na reset pozostáva zo signálov reset_req a reset_req_ack.
Ak chcete povoliť požiadavku na reset v nástroji Platform Designer: 1. Spustite editor parametrov IP procesora Nios V. 2. V nastavení Použiť požiadavku na reset zapnite možnosť Pridať rozhranie požiadavky na reset.
možnosť.
Obrázok 24. Povolenie požiadavky na reset procesora Nios V
Signál reset_req funguje ako prerušenie. Keď aktivujete reset_req, požadujete reset jadra. Jadro čaká na dokončenie akejkoľvek nevybavenej transakcie zbernice. Napríkladampt. j. ak čaká transakcia prístupu do pamäte, jadro čaká na úplnú odpoveď. Podobne jadro akceptuje akúkoľvek čakajúcu odpoveď na inštrukciu, ale po prijatí signálu reset_req nevydá požiadavku na inštrukciu.
Operácia resetovania pozostáva z nasledujúceho postupu: 1. Dokončenie všetkých čakajúcich operácií 2. Prepláchnutie interného kanála 3. Nastavenie programového počítadla na vektor resetovania 4. Resetovanie jadra Celá operácia resetovania trvá niekoľko hodinových cyklov. Referencia reset_req musí zostať aktivovaná, kým sa neaktivuje reset_req_ack, čo signalizuje úspešné dokončenie operácie resetovania jadra. Ak sa tak nestane, stav jadra bude nedeterministický.

Príručka návrhu vstavaných procesorov Nios® V 36

Odoslať spätnú väzbu

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime 726952 | 2025.07.16
2.4.2.1. Typické prípady použitia
· Signál reset_req môžete aktivovať pri zapnutí, aby ste zabránili jadru procesora Nios V spustiť vykonávanie programu z jeho resetovacieho vektora, kým ostatné hostiteľské počítače FPGA v systéme neinicializujú bootovaciu pamäť procesora Nios V. V tomto prípade môže celý subsystém zaznamenať čistý hardvérový reset. Procesor Nios V je na neurčito držaný v stave požiadavky na reset, kým ostatné hostiteľské počítače FPGA neinicializujú bootovaciu pamäť procesora.
· V systéme, kde musíte resetovať jadro procesora Nios V bez narušenia zvyšku systému, môžete pomocou signálu reset_req čisto zastaviť aktuálnu operáciu jadra a reštartovať procesor z resetovacieho vektora, keď systém uvoľní signál reset_req_ack.
· Externý hostiteľ môže použiť rozhranie požiadavky na reset na zjednodušenie implementácie nasledujúcich úloh:
— Zastaviť aktuálny program procesorov Nios V.
— Načítanie nového programu do bootovacej pamäte procesora Nios V.
— Umožniť procesoru začať vykonávať nový program.
Spoločnosť Altera odporúča implementovať mechanizmus časového limitu na monitorovanie stavu signálu reset_req_ack. Ak jadro procesora Nios V prejde do stavu nekonečného čakania a z neznámeho dôvodu sa zastaví, signál reset_req_ack sa nemôže presadzovať donekonečna. Mechanizmus časového limitu umožňuje:
· Definujte časový limit obnovy a vykonajte obnovu systému s resetom na úrovni systému.
· Vykonajte reset na úrovni hardvéru.
2.4.3. Obnoviť vydanú IP adresu
Zariadenia založené na SDM od spoločnosti Altera používajú paralelnú sektorovú architektúru, ktorá distribuuje logiku základnej štruktúry medzi viacero sektorov. Spoločnosť Altera odporúča použiť IP protokol Reset Release od spoločnosti Altera FPGA ako jeden z počiatočných vstupov do resetovacieho obvodu. Zariadenia založené na SDM od spoločnosti Intel® zahŕňajú zariadenia Stratix® 10 a Agilex™. Zariadenia založené na riadiacich blokoch nie sú touto požiadavkou ovplyvnené.
Súvisiace informácie
AN 891: Používanie resetovania a uvoľnenia Altera FPGA IP
2.5. Priradenie predvoleného agenta
Návrhár platformy vám umožňuje určiť predvoleného agenta, ktorý funguje ako predvolený agent pre odpoveď na chyby. Predvolený agent, ktorého určíte, poskytuje službu odpovede na chyby pre hostiteľov, ktorí sa pokúšajú o nedekódovaný prístup k mape adries.
Nasledujúce scenáre spúšťajú nedekódovanú udalosť:
· Porušenie stavu zabezpečenia transakcie zbernice
· Prístup transakcií k nedefinovanej oblasti pamäte
· Výnimočná udalosť atď.

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 37

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime
726952 | 2025.07.16

Na spracovanie takýchto udalostí by mal byť priradený predvolený agent, pri ktorom je nedefinovaná transakcia presmerovaná na predvoleného agenta a následne odpovie procesoru Nios V s chybovou odpoveďou.
Súvisiace informácie
· Používateľská príručka k Quartus Prime Pro Edition: Návrhár platformy. Určenie predvoleného agenta
· Používateľská príručka Quartus Prime Pro Edition: Návrhár platformy. Odpoveď na chyby Slave Altera FPGA IP
· Github – Doplnkové komponenty pre resetovanie pre Qsys

2.6. Priradenie agenta UART pre tlač
Tlač je užitočná na ladenie softvérovej aplikácie, ako aj na monitorovanie stavu systému. Spoločnosť Altera odporúča tlačiť základné informácie, ako sú správy o spustení, chybové hlásenia a priebeh vykonávania softvérovej aplikácie.
Nepoužívajte funkciu knižnice printf() za nasledujúcich okolností: · Knižnica printf() spôsobí zastavenie aplikácie, ak žiadny hostiteľ nečíta výstup.
Toto platí pre J.TAG Iba UART. · Knižnica printf() spotrebúva veľké množstvo programovej pamäte.

2.6.1. Zabránenie zastaveniu vozidla pomocou JTAG UART

Tabuľka 23. Rozdiely medzi tradičným UART a JTAG UART

Typ UART Tradičný UART

Popis
Prenáša sériové dáta bez ohľadu na to, či externý hostiteľ počúva. Ak žiadny hostiteľ neprečíta sériové dáta, dáta sa stratia.

JTAG UART

Zapisuje prenesené dáta do výstupnej vyrovnávacej pamäte a spolieha sa na externý hostiteľ, ktorý ju načíta z vyrovnávacej pamäte a vyprázdni ju.

The J.TAG Ovládač UART čaká, keď je výstupná vyrovnávacia pamäť plná. JTAG Ovládač UART čaká na čítanie z výstupnej vyrovnávacej pamäte externým hostiteľom predtým, ako zapíše ďalšie vysielané dáta. Tento proces zabraňuje strate vysielaných dát.
Avšak, keď nie je potrebné ladenie systému, napríklad počas produkcie, vstavané systémy sa nasadzujú bez hostiteľského počítača pripojeného k J.TAG UART. Ak systém vybral JTAG UART ako agent UART, môže to spôsobiť zastavenie systému, pretože nie je pripojený žiadny externý hostiteľ.
Aby sa zabránilo zastaveniu JTAG UART, použite jednu z nasledujúcich možností:

Príručka návrhu vstavaných procesorov Nios® V 38

Odoslať spätnú väzbu

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime
726952 | 2025.07.16

Tabuľka 24. Prevencia zastavenia pomocou JTAG UART

Možnosti
Nie je k dispozícii rozhranie UART a ovládač
Použite iné rozhranie a ovládač UART
Zachovať J.TAG Rozhranie UART (bez ovládača)

Počas vývoja hardvéru (v programe Platform Designer)

Počas vývoja softvéru (v editore balíkov podpory dosky)

Odstrániť J.TAG UART zo systému

Nakonfigurujte hal.stdin, hal.stdout a hal.stderr ako Žiadne.

Nahradiť J.TAG UART s iným softvérom Konfigurácia hal.stdin, hal.stdout a hal.stderr

IP adresa UART

s inými mäkkými UART IP.

Zachovať J.TAG UART v systéme

· V editore balíkov podpory dosky nakonfigurujte hal.stdin, hal.stdout a hal.stderr na hodnotu None.
· Zakázať JTAG Ovládač UART na karte Ovládač BSP.

2.7. JTAG Signály
Ladiaci modul procesora Nios V používa JTAG rozhranie pre sťahovanie softvéru ELF a ladenie softvéru. Keď ladíte svoj návrh pomocou JTAG rozhranie, JTAG Signály TCK, TMS, TDI a TDO sú implementované ako súčasť návrhu. Špecifikácia JTAG Obmedzenia signálov v každom procesorovom systéme Nios V sú dôležitým faktorom pri návrhu systému a sú potrebné pre správnosť a deterministické správanie.
Spoločnosť Altera odporúča, aby frekvencia systémových hodín akéhokoľvek návrhu bola aspoň štvornásobkom frekvencie J.TAG frekvencia hodín, aby sa zabezpečilo správne fungovanie jadra on-chip instrumentation (OCI).
Súvisiace informácie · Kuchárska kniha analyzátora prime timingu Quartus®: JTAG Signály
Pre viac informácií o JTAG pokyny pre časové obmedzenia. · KDB: Prečo niosv-download zlyháva s nekonvertovaným procesorom Nios® V/m na
JTAG frekvencia 24MHz alebo 16MHz?
2.8. Optimalizácia výkonu systému návrhára platforiem
Návrhár platformy poskytuje nástroje na optimalizáciu výkonu systémového prepojenia pre návrhy FPGA Altera.

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 39

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime
726952 | 2025.07.16
Obrázok 25. Optimalizačný príkladamples

BývalýampObrázok znázornený na obrázku demonštruje nasledujúce kroky:
1. Pridáva Pipeline Bridge na zmiernenie kritických ciest jeho umiestnením: a. Medzi Instruction Manager a jeho agentov b. Medzi Data Manager a jeho agentov
2. Použite skutočnú dvojportovú RAM na čipe, pričom každý port je vyhradený pre správcu inštrukcií a správcu údajov.

Príručka návrhu vstavaných procesorov Nios® V 40

Odoslať spätnú väzbu

2. Návrh hardvérového systému procesora Nios V pomocou softvéru a návrhára platforiem Quartus Prime 726952 | 2025.07.16
Pozrite si nasledujúce súvisiace odkazy, ktoré predstavujú techniky na využitie dostupných nástrojov a kompromisy každej implementácie.
Súvisiace informácie · Používateľská príručka Quartus® Prime Pro Edition: Návrhár platforiem
Viac informácií nájdete v téme Optimalizácia výkonu systému Platform Designer. · Používateľská príručka Quartus® Prime Standard Edition: Platform Designer Viac informácií nájdete v téme Optimalizácia výkonu systému Platform Designer.

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 41

726952 | 2025.07.16 Odoslať spätnú väzbu

3. Návrh softvérového systému procesora Nios V
Táto kapitola popisuje postup vývoja softvéru pre procesor Nios V a softvérové nástroje, ktoré môžete použiť pri vývoji vášho vstavaného návrhového systému. Obsah slúži ako ucelený prehľad.view pred vývojom softvérového systému procesora Nios V.
Obrázok 26. Postup návrhu softvéru
Štart

Generovanie BSP v Návrhárovi platformy pomocou editora BSP

Generovanie BSP pomocou príkazového shellu Nios V
Generovanie zostavy aplikácie CMake File Používanie príkazového riadku Nios V

Poznámka:

Importujte BSP a zostavu aplikácie CMake File
Vytvorte aplikáciu pre procesor Nios V pomocou
RiscFree IDE pre Intel FPGA

Vytvorte aplikáciu Nios V Processor pomocou ľubovoľného
editor zdrojového kódu príkazového riadka, CMake a Make
príkazy
Koniec

Spoločnosť Altera odporúča na vývoj a ladenie softvéru použiť vývojovú súpravu Altera FPGA alebo vlastnú prototypovú dosku. Mnohé periférie a funkcie na systémovej úrovni sú dostupné iba vtedy, keď softvér beží na skutočnej doske.

© Altera Corporation. Altera, logo Altera, logo „a“ a ďalšie ochranné známky spoločnosti Altera sú ochrannými známkami spoločnosti Altera Corporation. Spoločnosť Altera si vyhradzuje právo kedykoľvek bez predchádzajúceho upozornenia vykonať zmeny v akýchkoľvek produktoch a službách. Spoločnosť Altera nepreberá žiadnu zodpovednosť ani záväzky vyplývajúce z aplikácie alebo používania akýchkoľvek informácií, produktu alebo služby opísanej v tomto dokumente, s výnimkou prípadov, keď spoločnosť Altera výslovne písomne súhlasí s iným. Zákazníkom spoločnosti Altera sa odporúča, aby si predtým, ako sa spoľahnú na akékoľvek publikované informácie a predtým, ako si objednajú produkty alebo služby, zaobstarali najnovšiu verziu špecifikácií zariadenia. *Ostatné názvy a značky môžu byť nárokované ako majetok iných osôb.

3. Návrh softvérového systému procesora Nios V 726952 | 2025.07.16
3.1. Postup vývoja softvéru pre procesor Nios V
3.1.1. Projekt balíka podpory predstavenstva
Projekt Nios V Board Support Package (BSP) je špecializovaná knižnica obsahujúca systémovo-špecifický podporný kód. BSP poskytuje softvérové runtime prostredie prispôsobené pre jeden procesor v hardvérovom systéme procesorov Nios V.
Softvér Quartus Prime poskytuje editor balíkov podpory dosiek Nios V a nástroje niosv-bsp na úpravu nastavení, ktoré riadia správanie BSP.
BSP obsahuje nasledujúce prvky: · Vrstva hardvérovej abstrakcie · Ovládače zariadení · Voliteľné softvérové balíky · Voliteľný operačný systém reálneho času
3.1.2. Aplikačný projekt
Projekt aplikácie Nios VC/C++ má nasledujúce vlastnosti: · Pozostáva z kolekcie zdrojového kódu a súboru CMakeLists.txt.
— Súbor CMakeLists.txt skompiluje zdrojový kód a prepojí ho s BSP a jednou alebo viacerými voliteľnými knižnicami, čím vytvorí jeden súbor .elf. file
· Jeden zo zdrojov files obsahuje funkciu main(). · Zahŕňa kód, ktorý volá funkcie v knižniciach a BSP.
Spoločnosť Altera poskytuje v softvérovom balíku Quartus Prime nástroj niosv-app na vytvorenie súboru CMakeLists.txt aplikácie a vývojové prostredie RiscFree pre FPGA od spoločnosti Altera na úpravu zdrojového kódu v prostredí založenom na Eclipse.
3.2. Vývojové nástroje pre vstavané FPGA od spoločnosti Altera
Procesor Nios V podporuje nasledujúce nástroje na vývoj softvéru: · Grafické používateľské rozhranie (GUI) – Grafické vývojové nástroje, ktoré sú dostupné v
Operačné systémy (OS) Windows* aj Linux*. — Editor podporných balíkov dosiek Nios V (editor Nios V BSP) — Ashling RiscFree IDE pre FPGA Altera · Nástroje príkazového riadka (CLI) – Vývojové nástroje, ktoré sa spúšťajú z príkazového riadka Nios V. Každý nástroj poskytuje vlastnú dokumentáciu vo forme pomocníka prístupného z príkazového riadka. Otvorte príkazový riadok Nios V a zadajte nasledujúci príkaz: – pomôcť view ponuka Pomocník. — Nástroje Nios V Utilities — File Nástroje na konverziu formátov — Ďalšie pomocné nástroje

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 43

3. Návrh softvérového systému procesora Nios V 726952 | 2025.07.16

Tabuľka 25. Súhrn úloh nástrojov grafického rozhrania a nástrojov príkazového riadka

Úloha

Nástroj GUI

Nástroj príkazového riadka

Vytvorenie BSP

Editor BSP Nios V

· V softvéri Quartus Prime Pro Edition: niosv-bsp -c -s=<.qsys file> -t= [MOŽNOSTI] settings.bsp
· V softvéri Quartus Prime Standard Edition: niosv-bsp -c -s=<.sopcinfo file> -t= [MOŽNOSTI] settings.bsp

Generovanie BSP pomocou existujúceho súboru .bsp file
Aktualizácia BSP

Editor Nios V BSP Editor Nios V BSP

niosv-bsp -g [MOŽNOSTI] settings.bsp niosv-bsp -u [MOŽNOSTI] settings.bsp

Preskúmanie BSP

Editor BSP Nios V

niosv-bsp -q -E= [MOŽNOSTI] settings.bsp

Vytvorenie aplikácie

–

niosv-app -a= -b= -s= fileadresár s> [MOŽNOSTI]

Vytvorenie používateľskej knižnice

–

niosv-app -l= -s= fileadresár s> -p= [MOŽNOSTI]

Úprava aplikácie Úprava používateľskej knižnice Vytvorenie aplikácie

RiscFree IDE pre FPGA od spoločnosti Altera
RiscFree IDE pre FPGA od spoločnosti Altera
RiscFree IDE pre FPGA od spoločnosti Altera

Ľubovoľný editor zdrojového kódu z príkazového riadka
Ľubovoľný editor zdrojového kódu z príkazového riadka
· vyrobiť · cmake

Vytvorenie používateľskej knižnice

RiscFree IDE pre FPGA od spoločnosti Altera

· vyrobiť · cmake

Stiahnutie aplikácie ELF
Konverzia súboru .elf file

RiscFree IDE pre FPGA od spoločnosti Altera
–

niosv-download
· elf2flash · elf2hex

Súvisiace informácie
Používateľská príručka k integrovanému vývojovému prostrediu (IDE) Ashling RiscFree pre FPGA Altera

3.2.1. Editor balíkov podpory dosiek procesora Nios V
Editor BSP procesora Nios V môžete použiť na vykonávanie nasledujúcich úloh: · Vytvorenie alebo úprava projektu BSP procesora Nios V · Úprava nastavení, oblastí linkerov a mapovaní sekcií · Výber softvérových balíkov a ovládačov zariadení.
Možnosti editora BSP zahŕňajú možnosti nástrojov niosv-bsp. Akýkoľvek projekt vytvorený v editore BSP je možné vytvoriť aj pomocou nástrojov príkazového riadka.

Príručka návrhu vstavaných procesorov Nios® V 44

Odoslať spätnú väzbu

3. Návrh softvérového systému procesora Nios V 726952 | 2025.07.16

Poznámka:

V prípade softvéru Quartus Prime Standard Edition si pozrite dokument AN 980: Podpora softvéru Quartus Prime pre procesor Nios V, kde nájdete kroky na spustenie grafického používateľského rozhrania editora BSP.

Ak chcete spustiť editor BSP, postupujte podľa týchto krokov: 1. Otvorte návrhára platformy a prejdite na File menu.
a. Otvorenie existujúceho nastavenia BSP file, kliknite na Otvoriť… b. Ak chcete vytvoriť nového BSP, kliknite na Nový BSP… 2. Vyberte kartu Editor BSP a zadajte príslušné údaje.

Obrázok 27. Spustenie editora BSP

Súvisiace informácie AN 980: Podpora softvéru Quartus Prime pre procesor Nios V
3.2.2. RiscFree IDE pre FPGA od spoločnosti Altera
RiscFree IDE pre FPGA od spoločnosti Altera je IDE založené na platforme Eclipse pre procesor Nios V. Spoločnosť Altera odporúča vyvíjať softvér procesora Nios V v tomto IDE z nasledujúcich dôvodov: · Funkcie sú vyvinuté a overené tak, aby boli kompatibilné s Nios V.
postup zostavovania procesora. · Vybavený všetkými potrebnými nástrojmi a podpornými nástrojmi, ktoré vám umožňujú
pre jednoduché začatie vývoja procesora Nios V.
Súvisiace informácie Integrované vývojové prostredie (IDE) Ashling RiscFree pre používateľskú príručku FPGA Altera
3.2.3. Nástroje Nios V Utilities
Programy Nios V môžete vytvárať, upravovať a zostavovať pomocou príkazov zadaných na príkazovom riadku alebo vložených do skriptu. Nástroje príkazového riadka Nios V opísané v tejto časti sa nachádzajú v Adresár /niosv/bin.

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 45

3. Návrh softvérového systému procesora Nios V 726952 | 2025.07.16

Tabuľka 26. Nástroje Nios V Utilities

Nástroje príkazového riadka

Zhrnutie

niosv-app niosv-bsp niosv-download niosv-shell niosv-stack-report

Vygenerovať a nakonfigurovať aplikačný projekt.
Vytvorenie alebo aktualizácia nastavení BSP file a vytvoriť BSP files. Stiahnutie ELF file k procesoru Nios® V.
Na otvorenie príkazového riadku Nios V. Na informovanie o zostávajúcom pamäťovom priestore dostupnom pre vašu aplikáciu .elf na použitie zásobníka alebo haldy.

3.2.4. File Nástroje na konverziu formátov

File Konverzia formátu je niekedy potrebná pri prenose údajov z jednej utility do druhej. file nástroje na konverziu formátov sú v
adresár inštalácie softvéru>adresár /niosv/bin.

Tabuľka 27. File Nástroje na konverziu formátov

Nástroje príkazového riadka elf2flash elf2hex

Zhrnutie Preklad súboru .elf file do formátu .srec pre programovanie flash pamäte. Preklad súboru .elf file do formátu .hex pre inicializáciu pamäte.

3.2.5. Ďalšie nástroje

Pri zostavovaní systému založeného na procesore Nios V môžete potrebovať nasledujúce nástroje príkazového riadka. Tieto nástroje príkazového riadka poskytuje spoločnosť Intel v /quartus/bin alebo získané z
nástroje s otvoreným zdrojovým kódom.

Tabuľka 28. Ďalšie nástroje príkazového riadka

Nástroje príkazového riadka

Typ

Zhrnutie

juart-terminal

Poskytované spoločnosťou Intel

Monitorovať stdout a stderr a poskytovať vstup procesoru Nios® V
podsystém cez stdin. Tento nástroj sa vzťahuje iba na JTAG UART IP, keď je pripojený k procesoru Nios® V.

openocd

Poskytnuté spoločnosťou Intel Na spustenie OpenOCD.

openocd-cfg-gen

Poskytnuté spoločnosťou Intel · Na generovanie konfigurácie OpenOCD file. · Ak chcete zobraziť JTAG index reťazového zariadenia.

Príručka návrhu vstavaných procesorov Nios® V 46

Odoslať spätnú väzbu

726952 | 2025.07.16 Odoslať spätnú väzbu
4. Riešenia konfigurácie a bootovania procesora Nios V
Procesor Nios V môžete nakonfigurovať tak, aby spúšťal a vykonával softvér z rôznych pamäťových umiestnení. Spúšťacia pamäť je pamäť typu Quad Serial Peripheral Interface (QSPI), pamäť na čipe (OCRAM) alebo pevne prepojená pamäť (TCM).
Súvisiace informácie · Podmienky spustenia na strane 193 · Spúšťače spustenia
Viac informácií o spúšťačoch pri zapnutí.
4.1. Úvod
Procesor Nios V podporuje dva typy bootovacích procesov: · Spustenie na mieste (XIP) pomocou funkcie alt_load() · Program skopírovaný do RAM pomocou bootovacieho kopírovacieho programu. Vývoj vstavaných programov Nios V je založený na vrstve hardvérovej abstrakcie (HAL). HAL poskytuje malý bootovací zavádzací program (tiež známy ako bootovací kopírovací program), ktorý kopíruje relevantné sekcie linkera zo bootovacej pamäte do ich umiestnenia za behu počas bootovania. Umiestnenia pamäte programu a dát za behu môžete určiť manipuláciou s nastaveniami editora Board Support Package (BSP). Táto časť popisuje: · Bootovací kopírovací program procesora Nios V, ktorý bootuje váš systém procesora Nios V podľa
výber bootovacej pamäte · možnosti bootovania procesora Nios V a všeobecný postup · programovacie riešenia Nios V pre vybranú bootovaciu pamäť
4.2. Prepojenie aplikácií
Keď generujete projekt procesora Nios V, editor BSP vygeneruje dva súvisiace linkery files: · linker.x: Príkaz linkera file že vygenerovaná aplikácia robífile používa
vytvoriť binárny súbor .elf file. · linker.h: Obsahuje informácie o rozložení pamäte linkera. Všetky úpravy nastavení linkera, ktoré vykonáte v projekte BSP, ovplyvnia obsah týchto dvoch linkerov. fileKaždá aplikácia procesora Nios V obsahuje nasledujúce sekcie linkera:
© Altera Corporation. Altera, logo Altera, logo „a“ a ďalšie ochranné známky spoločnosti Altera sú ochrannými známkami spoločnosti Altera Corporation. Spoločnosť Altera si vyhradzuje právo kedykoľvek bez predchádzajúceho upozornenia vykonať zmeny v akýchkoľvek produktoch a službách. Spoločnosť Altera nepreberá žiadnu zodpovednosť ani záväzky vyplývajúce z aplikácie alebo používania akýchkoľvek informácií, produktu alebo služby opísanej v tomto dokumente, s výnimkou prípadov, keď spoločnosť Altera výslovne písomne súhlasí s iným. Zákazníkom spoločnosti Altera sa odporúča, aby si predtým, ako sa spoľahnú na akékoľvek publikované informácie a predtým, ako si objednajú produkty alebo služby, zaobstarali najnovšiu verziu špecifikácií zariadenia. *Ostatné názvy a značky môžu byť nárokované ako majetok iných osôb.

4. Riešenia konfigurácie a bootovania procesora Nios V 726952 | 2025.07.16

Tabuľka 29. Sekcie linkera

.text

Sekcie linkera

.rodata

.rwdata

.bss

.halda

.stack

Popisy Spustiteľný kód. Akékoľvek dáta určené len na čítanie použité pri vykonávaní programu. Uchováva dáta na čítanie aj zápis použité pri vykonávaní programu. Obsahuje neinicializované statické dáta. Obsahuje dynamicky alokovanú pamäť. Uchováva parametre volania funkcií a ďalšie dočasné dáta.

Do súboru .elf môžete pridať ďalšie sekcie linkera. file na uchovávanie vlastného kódu a údajov. Tieto sekcie linkerov sú umiestnené v pomenovaných oblastiach pamäte, ktoré sú definované tak, aby zodpovedali fyzickým pamäťovým zariadeniam a adresám. BSP Editor štandardne tieto sekcie linkerov automaticky generuje. Sekcie linkerov však môžete ovládať pre konkrétnu aplikáciu.

4.2.1. Správanie pri prepájaní
Táto časť popisuje predvolené správanie prepojenia v editore BSP a spôsob ovládania tohto správania.

4.2.1.1. Predvolené prepojenie BSP
Počas konfigurácie BSP nástroje automaticky vykonávajú nasledujúce kroky:
1. Priradenie názvov oblastí pamäte: Priraďte názov každému pamäťovému zariadeniu systému a každý názov pridajte do linkera file ako pamäťová oblasť.
2. Nájdite najväčšiu pamäť: Identifikujte najväčšiu oblasť pamäte na čítanie a zápis v linkeri file.
3. Priradenie sekcií linkera: Umiestnite predvolené sekcie linkera (.text, .rodata, .rwdata, .bss, .heap a .stack) do oblasti pamäte identifikovanej v predchádzajúcom kroku.
4. Napíšte files: Napíšte súbory linker.x a linker.h files.
Schéma alokácie sekcií linkera zvyčajne funguje počas procesu vývoja softvéru, pretože fungovanie aplikácie je zaručené, ak je pamäť dostatočne veľká.
Pravidlá pre predvolené správanie prepojenia sú obsiahnuté v skriptoch Tcl bsp-set-defaults.tcl a bsp-linker-utils.tcl, ktoré sa nachádzajú v súbore Adresár /niosv/scripts/bsp-defaults. Príkaz niosv-bsp spúšťa tieto skripty. Tieto skripty priamo neupravujte.

Príručka návrhu vstavaných procesorov Nios® V 48

Odoslať spätnú väzbu

4. Riešenia konfigurácie a bootovania procesora Nios V 726952 | 2025.07.16

4.2.1.2. Konfigurovateľné prepojenie BSP
Predvolené správanie prepojenia môžete spravovať na karte Skript linkera v editore BSP. Skript linkera môžete manipulovať pomocou nasledujúcich metód: · Pridanie oblasti pamäte: Mapuje názov oblasti pamäte na fyzické pamäťové zariadenie. · Pridanie mapovania sekcie: Mapuje názov sekcie na oblasť pamäte. BSP
Editor vám umožňuje view mapa pamäte pred a po vykonaní zmien.

4.3. Metódy bootovania procesora Nios V

Existuje niekoľko metód na spustenie procesora Nios V v zariadeniach Altera FPGA. Metódy spustenia procesora Nios V sa líšia v závislosti od výberu flash pamäte a rodiny zariadení.

Tabuľka 30. Podporované flash pamäte s príslušnými možnosťami spustenia

Podporované bootovacie pamäte

Zariadenie

Pamäť Flash na čipe (pre internú konfiguráciu)

Iba max. 10 zariadení (s On-Chip Flash IP)

Všeobecný účel QSPI Flash (iba pre používateľské dáta)

Všetky podporované FPGA zariadenia (s generickým sériovým rozhraním Flash FPGA IP)

Konfigurácia QSPI Flash (pre konfiguráciu Active Serial)

Riadiace bloky
zariadenia (s generickými
Sériové rozhranie flash Intel FPGA IP)(2)

Metódy bootovania procesora Nios V

Umiestnenie behu aplikácie

Boot Copier

Aplikácia procesora Nios V sa vykonáva priamo z pamäťovej karty na čipe

Pamäť On-Chip Flash (XIP) + OCRAM/ Externá RAM (pre zapisovateľné dátové sekcie)

Funkcia alt_load()

Aplikácia procesora Nios V skopírovaná z pamäťovej karty na čipe do pamäte RAM pomocou bootovacieho kopírovacieho zariadenia

OCRAM/Externá RAM

Opätovné použitie bootloaderu cez GSFI

Aplikácia procesora Nios V sa spúšťa priamo z univerzálnej QSPI flash pamäte

Univerzálna QSPI flash pamäť (XIP) + OCRAM/externá RAM (pre zapisovateľné dátové sekcie)

Funkcia alt_load()

Aplikácia procesora Nios V skopírovaná z univerzálnej QSPI flash pamäte do RAM pomocou bootovacieho kopírovacieho programu

OCRAM/Externá RAM

Bootloader cez GSFI

Aplikácia procesora Nios V sa spúšťa na mieste z konfigurácie QSPI flash

Konfigurácia QSPI flash (XIP) + OCRAM/ Externá RAM (pre zapisovateľné dátové sekcie)

Funkcia alt_load()

Aplikácia procesora Nios V skopírovaná z konfiguračnej QSPI flash pamäte do RAM pomocou bootovacieho kopírovacieho programu

Zavádzač OCRAM/externej RAM cez GSFI – pokračovanie…

(2) Zoznam zariadení nájdete v dokumentácii AN 980: Podpora softvéru pre procesor Nios V Quartus Prime.

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 49

4. Riešenia konfigurácie a bootovania procesora Nios V 726952 | 2025.07.16

Podporované bootovacie pamäte
Pamäť na čipe (OCRAM) Tesne prepojená pamäť (TCM)

Zariadenie
Zariadenia založené na SDM (s klientom Mailbox Intel FPGA IP). (2)
Všetky podporované zariadenia Altera FPGA (2)
Všetky podporované zariadenia Altera FPGA (2)

Metódy bootovania procesora Nios V
Aplikácia procesora Nios V skopírovaná z konfiguračnej QSPI flash pamäte do RAM pomocou bootovacieho kopírovacieho programu
Aplikácia procesora Nios V sa vykonáva priamo z OCRAM
Aplikácia procesora Nios V sa vykonáva na mieste z TCM

Umiestnenie behu aplikácie

Boot Copier

Bootloader OCRAM/externej RAM cez SDM

OCRAM

Funkcia alt_load()

Inštrukčná TCM (XIP) Žiadna + dátová TCM (pre zapisovateľné dátové sekcie)

Obrázok 28. Postup spustenia procesora Nios V

Resetovať

Procesor preskočí na vektor resetovania (spustenie bootovacieho kódu)

Kód aplikácie je možné skopírovať do iného pamäťového umiestnenia (v závislosti od možností zavádzania)
Bootovací kód inicializuje procesor

V závislosti od možností zavádzania môže zavádzací kód kopírovať počiatočné hodnoty pre dáta/kód do iného pamäťového priestoru (alt_load)
Bootovací kód inicializuje kód aplikácie a pamäťový priestor pre dáta
Bootovací kód inicializuje všetky systémové periférie s ovládačmi HAL (alt_main)
Vstup do hlavnej časti
Súvisiace informácie · Používateľská príručka pre generické sériové rozhranie Flash Altera FPGA IP
Príručka návrhu vstavaných procesorov Nios® V 50

Odoslať spätnú väzbu

4. Riešenia konfigurácie a bootovania procesora Nios V 726952 | 2025.07.16
· Používateľská príručka pre IP klienta poštovej schránky Altera FPGA · AN 980: Podpora softvéru Quartus Prime pre procesor Nios V
4.4. Úvod do metód bootovania procesora Nios V
Systémy procesorov Nios V vyžadujú, aby boli softvérové obrazy nakonfigurované v systémovej pamäti predtým, ako procesor môže začať vykonávať aplikačný program. Predvolené sekcie linkerov nájdete v časti Sekcie linkerov.
Editor BSP generuje skript linkera, ktorý vykonáva nasledujúce funkcie: · Zabezpečuje, aby bol softvér procesora prepojený v súlade s nastaveniami linkera
editora BSP a určuje, kde sa softvér nachádza v pamäti. · Umiestňuje oblasť kódu procesora v pamäťovom komponente podľa
priradené pamäťové komponenty.
Nasledujúca časť stručne popisuje dostupné metódy bootovania procesora Nios V.
4.4.1. Spustenie aplikácie procesora Nios V na mieste z bootovacej flash pamäte
Spoločnosť Altera navrhla radiče flash pamäte tak, aby adresný priestor bootovacej flash pamäte bol okamžite prístupný procesoru Nios V po resete systému bez nutnosti inicializácie radiča pamäte alebo pamäťových zariadení. To umožňuje procesoru Nios V vykonávať aplikačný kód uložený na bootovacích zariadeniach priamo bez použitia bootovacieho kopírovacieho zariadenia na kopírovanie kódu do iného typu pamäte. Radiče flash pamäte sú: · On-Chip Flash s On-Chip Flash IP (iba v zariadení MAX® 10) · Univerzálna QSPI flash pamäte s generickým sériovým rozhraním flash IP · Konfiguračná QSPI flash pamäte s generickým sériovým rozhraním flash IP (okrem MAX 10
zariadení)
Keď sa aplikácia procesora Nios V spúšťa na mieste z bootovacej flash pamäte, editor BSP vykonáva nasledujúce funkcie: · Nastavuje sekcie linkera .text do oblasti bootovacej flash pamäte. · Nastavuje sekcie linkera .bss, .rodata, .rwdata, .stack a .heap do RAM.
oblasť pamäte. V nastaveniach BSP musíte povoliť funkciu alt_load(), aby ste po resetovaní systému skopírovali sekcie údajov (.rodata, .rwdata, .exceptions) do pamäte RAM. Sekcia kódu (.text) zostáva v oblasti bootovacej flash pamäte.
Súvisiace informácie · Používateľská príručka pre generické sériové rozhranie flash Altera FPGA IP · Používateľská príručka pre pamäť flash Altera MAX 10
4.4.1.1. alt_load()
Funkciu alt_load() môžete v kóde HAL povoliť pomocou editora BSP.
Pri použití v postupe spustenia na mieste vykonáva funkcia alt_load() vykonáva nasledujúce úlohy:

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 51

4. Riešenia konfigurácie a bootovania procesora Nios V 726952 | 2025.07.16

· Funguje ako mini bootovací kopírovací program, ktorý kopíruje pamäťové sekcie do RAM na základe nastavení BSP.
· Kopíruje sekcie údajov (.rodata, .rwdata, .exceptions) do RAM, ale nie sekcie kódu (.text). Sekcia kódu (.text) je sekcia len na čítanie a zostáva v oblasti bootovacej flash pamäte. Toto rozdelenie pomáha minimalizovať využitie RAM, ale môže obmedziť výkon vykonávania kódu, pretože prístupy k flash pamäti sú pomalšie ako prístupy k integrovanej RAM.

Nasledujúca tabuľka uvádza nastavenia a funkcie editora BSP:

Tabuľka 31. Nastavenia editora BSP
Nastavenie editora BSP hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Funkcia Povolí funkciu alt_load(). alt_load() skopíruje sekciu .rodata do RAM. alt_load() skopíruje sekciu .rwdata do RAM. alt_load() skopíruje sekciu .exceptions do RAM.

4.4.2. Aplikácia procesora Nios V skopírovaná z bootovacej flash pamäte do RAM pomocou bootovacieho kopírovača
Procesor Nios V a HAL obsahujú zavádzací kopírovač, ktorý poskytuje dostatočnú funkcionalitu pre väčšinu aplikácií procesora Nios V a je vhodný na implementáciu s vývojovým postupom softvéru Nios V.
Keď aplikácia používa bootovací kopírovací program, nastaví všetky sekcie linkera (.text, .heap, .rwdata, .rodata, .bss, .stack) do internej alebo externej pamäte RAM. Použitie bootovacieho kopírovacieho programu na kopírovanie aplikácie procesora Nios V zo bootovacej flash pamäte do internej alebo externej pamäte RAM na spustenie pomáha zlepšiť výkon vykonávania.
Pri tejto možnosti spustenia procesor Nios V spustí softvér na kopírovanie zavádzacieho systému po resetovaní systému. Softvér skopíruje aplikáciu zo zavádzacej flash pamäte do internej alebo externej pamäte RAM. Po dokončení procesu procesor Nios V prenesie riadenie programu na aplikáciu.

Poznámka:

Ak je bootovací kopírovací stroj vo flash pamäti, funkciu alt_load() nie je potrebné volať, pretože obe slúžia na rovnaký účel.

4.4.2.1. Zavádzač procesora Nios V cez generické sériové rozhranie Flash
Bootloader cez GSFI je bootovací kopírovač procesora Nios V, ktorý podporuje flash pamäť QSPI v zariadeniach založených na riadiacich blokoch. Bootloader cez GSFI obsahuje nasledujúce funkcie:
· Vyhľadá softvérovú aplikáciu v energeticky nezávislej pamäti.
· Rozbalí a skopíruje obraz softvérovej aplikácie do pamäte RAM.
· Po dokončení kopírovania automaticky prepne vykonávanie procesora na aplikačný kód v pamäti RAM.

Príručka návrhu vstavaných procesorov Nios® V 52

Odoslať spätnú väzbu

4. Riešenia konfigurácie a bootovania procesora Nios V 726952 | 2025.07.16

Bootovací obraz sa nachádza hneď za bootovacím kopírovacím programom. Musíte sa uistiť, že offset resetovania procesora Nios V ukazuje na začiatok bootovacieho kopírovacieho programu. Obrázok: Mapa pamäte pre QSPI Flash s bootloaderom cez GSFI Mapa pamäte pre QSPI Flash s bootloaderom cez GSFI zobrazuje mapu flash pamäte pre QSPI flash pri použití bootovacieho kopírovacieho programu. Táto mapa pamäte predpokladá, že flash pamäť uchováva obraz FPGA a aplikačný softvér.

Tabuľka 32. Zavádzač cez GSFI pre jadro procesora Nios V

Jadro procesora Nios V
Procesor Nios V/m

Bootloader cez GSFI File Poloha
/niosv/komponenty/bootloader/ niosv_m_bootloader.srec

Procesor Nios V/g

/niosv/komponenty/bootloader/ niosv_g_bootloader.srec

Obrázok 29. Mapa pamäte pre QSPI Flash s bootloaderom cez GSFI

Údaje o zákazníkovi (*.hex)

Kód aplikácie

Poznámka:

Obnoviť vektorový posun

Boot Copier

0x01E00000

Obrázok FPGA (*.sof)

0x00000000

1. Na začiatku mapy pamäte je obraz FPGA, za ktorým nasledujú vaše dáta, ktoré pozostávajú zo zavádzacieho kopírovacieho programu a kódu aplikácie.
2. V nástroji Platform Designer musíte nastaviť posun resetovania procesora Nios V a nasmerovať ho na začiatok zavádzacieho kopírovacieho stroja.
3. Veľkosť obrazu FPGA nie je známa. Presnú veľkosť poznáte až po kompilácii projektu Quartus Prime. Musíte určiť hornú hranicu veľkosti obrazu FPGA Altera. NapríkladampAk sa odhaduje, že veľkosť obrazu FPGA je menšia ako 0x01E00000, nastavte v Návrhárovi platformy Reset Offset na 0x01E00000, čo je zároveň začiatok zavádzacieho kopírovacieho programu.
4. Dobrý postup návrhu spočíva v nastavení posunu vektora resetovania na hranici sektora flash pamäte, aby sa zabezpečilo, že v prípade aktualizácie softvérovej aplikácie nedôjde k čiastočnému vymazaniu obrazu FPGA.

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 53

4. Riešenia konfigurácie a bootovania procesora Nios V 726952 | 2025.07.16

4.4.2.2. Zavádzač procesora Nios V prostredníctvom Správcu zabezpečených zariadení
Bootloader cez Secure Device Manager (SDM) je kód aplikácie HAL využívajúci ovládač Mailbox Client Altera FPGA IP HAL na bootovanie procesora. Spoločnosť Altera odporúča túto aplikáciu bootloaderu pri použití konfiguračnej QSPI flash pamäte v zariadeniach založených na SDM na bootovanie procesora Nios V.
Po resetovaní systému procesor Nios V najprv spustí bootloader cez SDM z malej pamäte na čipe a spustí bootloader cez SDM, aby komunikoval s konfiguračnou pamäťou QSPI flash pomocou IP adresy klienta poštovej schránky.
Bootloader cez SDM vykonáva nasledujúce úlohy: · Vyhľadá softvér Nios V v konfiguračnej QSPI flash pamäti. · Kopíruje softvér Nios V do pamäte RAM na čipe alebo do externej pamäte RAM. · Prepne vykonávanie procesora na softvér Nios V v rámci pamäte RAM na čipe alebo
externá RAM.
Po dokončení procesu bootloader cez SDM prenesie riadenie programu na používateľskú aplikáciu. Spoločnosť Altera odporúča organizáciu pamäte uvedenú v časti Organizácia pamäte pre bootloader cez SDM.
Obrázok 30. Postup zavádzania bootloaderu cez SDM

Konfigurácia

Flash

Softvér Nios V

SDM

Zariadenie FPGA založené na SDM

IP adresa klienta poštovej schránky

FPGA logika Nios V

4 externé pamäte RAM
Softvér Nios V

Na čipe 4

EMIF

RAM

Pamäť na čipe

Nios V.

softvér

Bootloader cez SDM

1. Procesor Nios V spúšťa bootloader cez SDM z integrovanej pamäte.
2. Bootloader cez SDM komunikuje s konfiguračnou flash pamäťou a lokalizuje softvér Nios V.
3. Bootloader cez SDM skopíruje softvér Nios V z konfiguračnej flash pamäte do pamäte RAM na čipe / externej pamäte RAM.
4. Bootloader cez SDM prepne vykonávanie procesora Nios V na softvér Nios V v integrovanej RAM / externej RAM.

4.4.3. Aplikácia procesora Nios V spúšťaná na mieste z OCRAM
Pri tejto metóde sa resetovacia adresa procesora Nios V nastaví na základnú adresu pamäte na čipe (OCRAM). Binárny súbor aplikácie (.hex) file sa načíta do OCRAM pri konfigurácii FPGA po kompilácii hardvérového návrhu v softvéri Quartus Prime. Po resetovaní procesora Nios V sa aplikácia začne vykonávať a prejde do vstupného bodu.

Príručka návrhu vstavaných procesorov Nios® V 54

Odoslať spätnú väzbu

4. Riešenia konfigurácie a bootovania procesora Nios V 726952 | 2025.07.16

Poznámka:

· Funkcia Execute-In-Place z OCRAM nevyžaduje bootovací kopírovací program, pretože aplikácia procesora Nios V je už nainštalovaná pri resete systému.
· Spoločnosť Altera odporúča pre túto metódu bootovania povoliť funkciu alt_load(), aby sa vstavaný softvér správal identicky pri resete bez nutnosti prekonfigurovania obrazu zariadenia FPGA.
· V nastaveniach BSP musíte povoliť funkciu alt_load(), aby sa po resete systému skopírovala sekcia .rwdata. V tejto metóde sa počiatočné hodnoty inicializovaných premenných ukladajú oddelene od zodpovedajúcich premenných, aby sa predišlo ich prepísaniu pri vykonávaní programu.

4.4.4. Spustenie aplikácie procesora Nios V na mieste z TCM
Metóda spustenia na mieste nastaví resetovú adresu procesora Nios V na základnú adresu tesne prepojenej pamäte (TCM). Binárny súbor aplikácie (.hex) file sa načíta do TCM pri konfigurácii FPGA po kompilácii návrhu hardvéru v softvéri Quartus Prime. Po resetovaní procesora Nios V sa aplikácia začne vykonávať a prejde do vstupného bodu.

Poznámka:

Funkcia Execute-In-Place z TCM nevyžaduje zavádzací kopírovací program, pretože aplikácia procesora Nios V je už nainštalovaná pri resete systému.

4.5. Zavádzanie procesora Nios V z pamäte On-Chip Flash (UFM)

V zariadeniach MAX 10 FPGA je k dispozícii bootovanie a spúšťanie softvéru procesorom Nios V z pamäte On-Chip Flash (UFM). Procesor Nios V podporuje nasledujúce dve možnosti bootovania pomocou pamäte On-Chip Flash v režime internej konfigurácie:
· Aplikácia procesora Nios V sa spúšťa priamo z pamäte On-Chip Flash.
· Aplikácia procesora Nios V sa skopíruje z pamäte On-Chip Flash do pamäte RAM pomocou bootovacieho kopírovacieho programu.

Tabuľka 33. Podporované flash pamäte s príslušnými možnosťami spustenia

Podporované bootovacie pamäte

Metódy bootovania Nios V

Umiestnenie behu aplikácie

Boot Copier

Iba MAX 10 zariadení (s OnChip Flash IP)

Aplikácia procesora Nios V sa vykonáva priamo z pamäťovej karty na čipe
Aplikácia procesora Nios V skopírovaná z pamäťovej karty na čipe do pamäte RAM pomocou bootovacieho kopírovacieho zariadenia

Pamäť On-Chip Flash (XIP) + OCRAM/ Externá RAM (pre zapisovateľné dátové sekcie)

Funkcia alt_load()

OCRAM/ Externá RAM

Opätovné použitie bootloaderu cez GSFI

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 55

4. Riešenia konfigurácie a bootovania procesora Nios V 726952 | 2025.07.16

Obrázok 31.

Postup návrhu, konfigurácie a zavádzania
Návrh · Vytvorte si projekt založený na procesore Nios V pomocou nástroja Platform Designer. · Uistite sa, že v návrhu systému je externá RAM alebo RAM integrovaná v čipe.

Konfigurácia a kompilácia FPGA
· Nastavte rovnaký interný konfiguračný režim v On-chip Flash IP v softvéroch Platform Designer a Quartus Prime. · Nastavte agenta resetovania procesora Nios V na On-chip Flash. · Vyberte preferovanú metódu inicializácie UFM. · Vygenerujte svoj návrh v Platform Designer. · Skompilujte svoj projekt v softvéri Quartus Prime.

Projekt BSP používateľskej aplikácie · Vytvorenie HAL BSP procesora Nios V na základe .sopcinfo file vytvorené používateľom Platform Designer. · Upravte nastavenia BSP procesora Nios V a skript Linker v editore BSP. · Vygenerujte projekt BSP.
Projekt používateľskej aplikácie APP · Vývoj kódu aplikácie pre procesor Nios V. · Kompilácia aplikácie pre procesor Nios V a generovanie aplikácie pre procesor Nios V (.hex) file· Ak v časti Intel FPGA On-Chip Flash IP zaškrtnete možnosť Inicializovať obsah pamäte, prekompilujte svoj projekt v softvéri Quartus Prime.

Programovanie FileKonverzia, stiahnutie a spustenie · Generovanie súboru .pof na čipe Flash file pomocou programovania Convert Filefunkcia v softvéri Quartus Prime.
· Naprogramujte súbor .pof file do zariadenia MAX 10. · Vypnite a zapnite hardvér.
4.5.1. Popis pamäte MAX 10 FPGA na čipe
Zariadenia FPGA MAX 10 obsahujú integrovanú flash pamäť, ktorá je rozdelená na dve časti: · Konfiguračná flash pamäť (CFM) – ukladá konfiguračné údaje hardvéru pre
MAX 10 FPGA. · Používateľská flash pamäť (UFM) – ukladá používateľské dáta alebo softvérové aplikácie.
Architektúra UFM zariadenia MAX 10 je kombináciou mäkkých a pevných IP adries. K UFM je možné pristupovať iba pomocou jadra On-Chip Flash IP Core v softvéri Quartus Prime.
Jadro IP pamäte On-Chip Flash podporuje nasledujúce funkcie: · Prístup na čítanie alebo zápis do sektorov UFM a CFM (ak sú povolené v Návrhárovi platformy)
pomocou rozhrania Avalon MM pre dáta a riadenie. · Podporuje mazanie stránok, mazanie sektorov a zápis sektorov. · Simulačný model pre prístupy na čítanie/zápis UFM pomocou rôznych simulačných nástrojov EDA.

Príručka návrhu vstavaných procesorov Nios® V 56

Odoslať spätnú väzbu

4. Riešenia konfigurácie a bootovania procesora Nios V 726952 | 2025.07.16

Tabuľka 34. Oblasti flash pamäte na čipe v zariadeniach MAX 10 FPGA

Bleskové oblasti

Funkčnosť

Konfiguračná flash pamäť (sektory CFM0-2)

Konfigurácia FPGA file skladovanie

Používateľská flash pamäť (sektory UFM0-1)

Aplikácia procesora Nios V a používateľské údaje

FPGA obvody MAX 10 podporujú niekoľko konfiguračných režimov a niektoré z týchto režimov umožňujú použitie CFM1 a CFM2 ako ďalšej oblasti UFM. Nasledujúca tabuľka zobrazuje umiestnenie úložiska konfiguračných obrazov FPGA na základe konfiguračných režimov FPGA MAX 10.

Tabuľka 35. Umiestnenie úložiska konfiguračných obrázkov FPGA

Konfiguračný režim Duálne komprimované obrázky

Komprimovaný obraz CFM2 2

CFM1

Komprimovaný obraz CFM0 1

Jeden nekomprimovaný obrázok

Virtuálny UFM

Nekomprimovaný obrázok

Jeden nekomprimovaný obrázok s inicializáciou pamäte

Nekomprimovaný obraz (s predinicializovaným obsahom pamäte na čipe)

Jeden komprimovaný obraz s inicializáciou pamäte Komprimovaný obraz (s predinicializovaným obsahom pamäte na čipe)

Jeden komprimovaný obrázok

Virtuálny UFM

Komprimovaný obrázok

Na prístup k flash pamäti v FPGA MAX 10 musíte použiť jadro On-chip Flash IP. Môžete vytvoriť inštanciu a pripojiť On-chip Flash IP k softvéru Quartus Prime. Mäkkojadrový procesor Nios V používa prepojenia Platform Designer na komunikáciu s On-chip Flash IP.
Obrázok 32. Prepojenie medzi integrovanou pamäťou Flash IP a procesorom Nios V

Poznámka:

Uistite sa, že port On-chip Flash csr je pripojený k dátovému správcovi procesora Nios V, aby procesor mohol riadiť operácie zápisu a mazania.
IP jadro On-Chip Flash pamäte môže poskytnúť prístup k piatim sektorom flash pamäte – UFM0, UFM1, CFM0, CFM1 a CFM2.
Dôležité informácie o sektoroch UFM a CFM: · Sektory CFM sú určené na ukladanie konfiguračných (bitových) dát (*.pof).
· Používateľské dáta je možné uložiť do sektorov UFM a je možné ich skryť, ak sú v nástroji Platform Designer vybraté správne nastavenia.
· Niektoré zariadenia nemajú sektor UFM1. V tabuľke: Veľkosť sektorov UFM a CFM nájdete dostupné sektory v každom jednotlivom zariadení MAX 10 FPGA.

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 57

4. Riešenia konfigurácie a bootovania procesora Nios V 726952 | 2025.07.16

· CFM2 môžete nakonfigurovať ako virtuálny UFM výberom režimu konfigurácie jedného nekomprimovaného obrazu.
· CFM2 a CFM1 môžete nakonfigurovať ako virtuálny UFM výberom režimu konfigurácie jedného nekomprimovaného obrazu.
· Veľkosť každého sektora sa líši v závislosti od vybraných zariadení MAX 10 FPGA.

Tabuľka 36.

Veľkosť sektora UFM a CFM
Táto tabuľka uvádza rozmery polí UFM a CFM.

Zariadenie

Stránky na sektor

UFM1 UFM0 CFM2 CFM1 CFM0

Veľkosť stránky (kbit)

Maximálny používateľ
Veľkosť flash pamäte (kbit) (3)

Celková veľkosť konfiguračnej pamäte (kbit)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

Veľkosť OCRAM (kbit)
108 189 378 549 675 1260 1638

Súvisiace informácie · Používateľská príručka pre konfiguráciu FPGA MAX 10 · Používateľská príručka pre flash pamäť Altera MAX 10

4.5.2. Spustenie aplikácie procesora Nios V na mieste z UFM

Riešenie Execute-In-Place z UFM je vhodné pre aplikácie procesorov Nios V, ktoré vyžadujú obmedzené využitie pamäte na čipe. Funkcia alt_load() funguje ako mini bootovací kopírovací program, ktorý kopíruje sekcie údajov (.rodata, .rwdata alebo .exceptions) zo bootovacej pamäte do RAM na základe nastavení BSP. Sekcia kódu (.text),
čo je sekcia určená len na čítanie, zostáva v oblasti flash pamäte MAX 10 na čipe. Toto nastavenie minimalizuje využitie pamäte RAM, ale môže obmedziť výkon vykonávania kódu, pretože prístup k flash pamäti je pomalší ako k pamäti RAM na čipe.

Aplikácia procesora Nios V je naprogramovaná v sektore UFM. Vektor resetovania procesora Nios V ukazuje na základnú adresu UFM, aby sa po resetovaní systému spustil kód z UFM.

Ak na ladenie aplikácie používate ladiaci program na úrovni zdrojového kódu, musíte použiť hardvérový bod prerušenia. Je to preto, že UFM nepodporuje náhodný prístup k pamäti, ktorý je potrebný pre ladenie mäkkých bodov prerušenia.

Poznámka:

Počas vykonávania na mieste v MAX 10 nemôžete vymazať ani zapísať UFM. Ak potrebujete vymazať alebo zapísať UFM, prepnite na prístup bootovacej kopírky.

(3) Maximálna možná hodnota, ktorá závisí od zvoleného režimu konfigurácie.

Príručka návrhu vstavaných procesorov Nios® V 58

Odoslať spätnú väzbu

4. Riešenia konfigurácie a bootovania procesora Nios V 726952 | 2025.07.16

Obrázok 33. Aplikácia procesora Nios V XIP od UFM

Max. 10 zariadení

.POF
Hardvér Nios V .SOF
Softvér Nios V .HEX

Programátor Quartus

Flash na čipe

CFM

Hardvér Nios V

UFM

Softvér Nios V

Interná konfigurácia

IP pamäť na čipe

Logika FPGA
Procesor Nios V

Pamäť RAM na čipe

Vonkajšie

RAM

EMIF

4.5.2.1. Postup návrhu hardvéru
Nasledujúca časť popisuje podrobný postup na vytvorenie bootovacieho systému pre aplikáciu procesora Nios V z On-Chip Flash.ampNižšie uvedený obrázok je zostavený pomocou zariadenia MAX 10.
Nastavenia IP komponentov
1. Vytvorte si projekt procesora Nios V pomocou Quartus Prime a Platform Designer. 2. Uistite sa, že do vašej platformy je pridaná externá RAM alebo pamäť na čipe (OCRAM).
Dizajnérsky systém.

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 59

4. Riešenia konfigurácie a bootovania procesora Nios V 726952 | 2025.07.16
Obrázok 34. PrampIP pripojenia v programe Platform Designer pre bootovanie Nios V z OnChip Flash (UFM)

3. V editore parametrov On-Chip Flash IP nastavte Konfiguračný režim na jednu z nasledujúcich možností podľa vašich preferencií návrhu: · Jeden nekomprimovaný obrázok · Jeden komprimovaný obrázok · Jeden nekomprimovaný obrázok s inicializáciou pamäte · Jeden komprimovaný obrázok s inicializáciou pamäte
Viac informácií o duálne komprimovaných obrázkoch nájdete v používateľskej príručke pre konfiguráciu MAX 10 FPGA – Vzdialená aktualizácia systému.

Poznámka:

Musíte priradiť skrytý prístup ku každému regiónu CFM v IP adrese On-Chip Flash.

Obrázok 35. Výber režimu konfigurácie v editore parametrov flash pamäte na čipe

Nastavenia IP pamäte Flash na čipe – inicializácia UFM Podľa vašich preferencií si môžete vybrať jednu z nasledujúcich metód:

Príručka návrhu vstavaných procesorov Nios® V 60

Odoslať spätnú väzbu

4. Riešenia konfigurácie a bootovania procesora Nios V 726952 | 2025.07.16

Poznámka:

Kroky v nasledujúcich podkapitolách (Postup návrhu softvéru a programovanie) závisia od vášho výberu.

· Metóda 1: Inicializácia údajov UFM v SOF počas kompilácie
Quartus Prime zahŕňa inicializačné dáta UFM do SOF počas kompilácie. Rekompilácia SOF je potrebná, ak dôjde k zmenám v dátach UFM.
1. Začiarknite políčka Inicializovať obsah Flash a Povoliť nepredvolenú inicializáciu file.

Obrázok 36. Inicializácia obsahu Flash a povolenie inicializácie, ktorá nie je predvolená File

2. Zadajte cestu k vygenerovanému súboru .hex file (z príkazu elf2hex) v hexadecimálnom súbore alebo súbore mif vytvorenom používateľom file.
Obrázok 37. Pridanie hexadecimálneho súboru File Cesta

· Metóda 2: Kombinácia údajov UFM so zostaveným SOF počas generovania POF
Dáta UFM sa pri prevode programovania kombinujú so zostaveným SOF. fileNemusíte prekompilovať SOF, ani ak sa údaje UFM zmenia. Počas vývoja nemusíte prekompilovať SOF. files pre zmeny v aplikácii. Spoločnosť Altera odporúča túto metódu pre vývojárov aplikácií.
1. Zrušte začiarknutie políčka Inicializovať obsah Flash.
Obrázok 38. Inicializácia obsahu Flash s neštandardnou inicializáciou File

Obnoviť nastavenia agenta pre metódu spustenia na mieste procesora Nios V
1. V editore parametrov procesora Nios V nastavte agenta resetovania na možnosť Pamäť na čipe.
Obrázok 39. Nastavenia editora parametrov procesora Nios V s resetovacím agentom nastaveným na možnosť On-Chip Flash

2. Po zobrazení dialógového okna Generovanie kliknite na tlačidlo Generovať HDL. 3. Zadajte výstup file možnosti generovania a kliknite na tlačidlo Generovať.

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 61

4. Riešenia konfigurácie a bootovania procesora Nios V 726952 | 2025.07.16
Nastavenia softvéru Quartus Prime 1. V softvéri Quartus Prime kliknite na Priradenia Zariadenie Zariadenie a PIN kód
Možnosti konfigurácie. Nastavte režim konfigurácie podľa nastavenia v On-Chip Flash IP. Obrázok 40. Výber režimu konfigurácie v softvéri Quartus Prime.

2. Kliknite na tlačidlo OK a zatvorte okno Možnosti zariadenia a pinu.
3. Kliknite na tlačidlo OK a zatvorte okno Zariadenie.
4. Kliknite na Spracovanie Spustiť kompiláciu, čím skompilujete projekt a vygenerujete súbor .sof. file.

Poznámka:

Ak je nastavenie režimu konfigurácie v softvéri Quartus Prime a editore parametrov Platform Designer odlišné, projekt Quartus Prime zlyhá s nasledujúcou chybovou správou.

Obrázok 41.

Chybové hlásenie pre nastavenie iného režimu konfigurácie (14740): Režim konfigurácie na atóme „q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block“ nezodpovedá nastaveniu projektu. Aktualizujte a regenerujte systém Qsys tak, aby zodpovedal nastaveniu projektu.

Súvisiace informácie MAX 10 FPGA Konfiguračná príručka používateľa

4.5.2.2. Postup návrhu softvéru
Táto časť poskytuje postup návrhu na generovanie a zostavenie softvérového projektu pre procesor Nios V. Pre zabezpečenie efektívnejšieho postupu zostavovania sa odporúča vytvoriť podobný adresárový strom vo vašom návrhovom projekte. Nasledujúci postup návrhu softvéru je založený na tomto adresárovom strome.
Ak chcete vytvoriť strom adresárov softvérového projektu, postupujte podľa týchto krokov: 1. V priečinku vášho návrhového projektu vytvorte priečinok s názvom software. 2. V priečinku software vytvorte dva priečinky s názvami hal_app a hal_bsp.
Obrázok 42. Strom adresárov softvérových projektov

Príručka návrhu vstavaných procesorov Nios® V 62

Odoslať spätnú väzbu

4. Riešenia konfigurácie a bootovania procesora Nios V 726952 | 2025.07.16
Vytvorenie projektu BSP aplikácie
Ak chcete spustiť editor BSP, postupujte podľa týchto krokov: 1. Vstúpte do príkazového riadka Nios V. 2. Spustite editor BSP pomocou príkazu niosv-bsp-editor. 3. V editore BSP kliknite na File Nový BSP na spustenie vášho BSP projektu. 4. Nakonfigurujte nasledujúce nastavenia:
· Informácie o SOPC File názov: Poskytnite SOPCINFO file (.sopcinfo). · Názov CPU: Vyberte procesor Nios V. · Operačný systém: Vyberte operačný systém procesora Nios V. · Verzia: Ponechajte predvolenú hodnotu. · Cieľový adresár BSP: Vyberte cestu k adresáru projektu BSP. Môžete
prednastavte si ho na /software/hal_bsp povolením možnosti Použiť predvolené umiestnenia. · Nastavenia BSP File názov: Zadajte názov nastavení BSP File. · Ďalšie skripty Tcl: Zapnite možnosť Povoliť ďalší skript Tcl a poskytnite skript BSP Tcl. 5. Kliknite na tlačidlo OK.
Obrázok 43. Konfigurácia nového BSP

Konfigurácia editora BSP a generovanie projektu BSP
Vektor výnimiek procesora môžete definovať buď v pamäti On-Chip Memory (OCRAM), alebo v pamäti On-Chip Flash podľa vašich preferencií návrhu. Pre rýchlejšie spracovanie prerušení sa odporúča nastaviť pamäť vektora výnimiek na OCRAM/External RAM. 1. Prejdite do časti Hlavné nastavenia > Rozšírené > hal.linker. 2. Ak ako vektor výnimiek vyberiete On-Chip Flash,
a. Povoľte nasledujúce nastavenia:

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 63

4. Riešenia konfigurácie a bootovania procesora Nios V 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Obrázok 44. Nastavenia súboru Advanced.hal.linker

b. Kliknite na kartu Linker Script v editore BSP. c. Nastavte oblasti .exceptions a .text v názve sekcie Linker na
Pamäť na čipe. d. Nastavte zvyšné oblasti v zozname Názov sekcie linkera na hodnotu na čipe
Pamäť (OCRAM) alebo externá RAM.
Obrázok 45. Nastavenia oblasti linkera (výnimočná vektorová pamäť: flash pamäť na čipe)

3. Ak ako vektor výnimiek vyberiete OCRAM/externú RAM, a. Povoľte nasledujúce nastavenia: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Obrázok 46. Nastavenia oblasti linkera (vektorová pamäť výnimky: OCRAM/externá RAM)

b. Kliknite na kartu Linker Script v editore BSP.
c. Nastavte oblasti .text v názve sekcie linkera na možnosť On-Chip Flash.
d. Zvyšné oblasti v zozname Názov sekcie linkera nastavte na pamäť na čipe (OCRAM) alebo externú RAM.

Príručka návrhu vstavaných procesorov Nios® V 64

Odoslať spätnú väzbu

4. Riešenia konfigurácie a bootovania procesora Nios V 726952 | 2025.07.16
Obrázok 47. Nastavenia oblasti linkera (vektorová pamäť výnimiek: OCRAM)
4. Kliknite na tlačidlo Generovať a vygenerujte projekt BSP. Generovanie projektu používateľskej aplikácie File 1. Prejdite do priečinka software/hal_app a vytvorte zdrojový kód aplikácie
kód. 2. Spustite príkazový shell Nios V. 3. Vykonajte príkaz uvedený nižšie na vygenerovanie súboru CMakeLists.txt aplikácie.
niosv-app –app-dir=softvér/hal_app –bsp-dir=softvér/hal_bsp –srcs=softvér/hal_app/
Vytvorenie projektu používateľskej aplikácie Projekt používateľskej aplikácie si môžete zvoliť pomocou Ashling RiscFree IDE pre Altera FPGA alebo prostredníctvom rozhrania príkazového riadka (CLI). Ak uprednostňujete použitie CLI, môžete používateľskú aplikáciu vytvoriť pomocou nasledujúceho príkazu: cmake -G „Unix Makefiles” -B softvér/hal_app/build -S softvér/hal_app make -C softvér/hal_app/build
Aplikácia (.elf) file sa vytvorí v priečinku software/hal_app/build. Generovanie HEX kódu File Musíte vygenerovať hexadecimálny súbor file z vašej aplikácie .elf file, takže môžete vytvoriť súbor .pof file vhodné na programovanie zariadení. 1. Spustite príkazový shell Nios V. 2. Pre spustenie aplikácie procesora Nios V z flash pamäte na čipe použite nasledujúce
príkazový riadok na prevod ELF do HEX formátu pre vašu aplikáciu. Tento príkaz vytvorí používateľskú aplikáciu (onchip_flash.hex) filesoftvér elf2hex/hal_app/build/ .elf -o onchip_flash.hex
-b -w 8 -e 3. Ak zaškrtnete možnosť Inicializovať obsah pamäte v časti On-Chip Flash IP (metóda 1), prekompilujte návrh hardvéru. Tým sa do súboru SOF zahrnú softvérové údaje (.HEX). file.

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 65

4. Riešenia konfigurácie a bootovania procesora Nios V 726952 | 2025.07.16
4.5.2.3. Programovanie 1. V Quartus Prime kliknite na File Konvertovať programovanie Files. 2. V časti Programovanie výstupu file, vyberte Objekt programátora File (.pof) ako programovanie file typ. 3. Nastavte Režim na Interná konfigurácia.
Obrázok 48. Konvertovanie programovania File Nastavenia
4. Kliknite na Možnosti/Informácie o spustení…, zobrazí sa okno Možnosti zariadenia MAX 10. 5. Na základe nastavení Inicializovať obsah flash v IP adrese flash pamäte na čipe vykonajte
jeden z nasledujúcich krokov: · Ak je začiarknuté políčko Inicializovať obsah flash (Metóda 1), inicializačné údaje UFM
bol zahrnutý do SOF počas kompilácie Quartus Prime. — Vyberte možnosť Page_0 pre UFM source:. Kliknite na OK a pokračujte na
Ďalej. Obrázok 49. Nastavenie Page_0 pre UFM Source, ak je začiarknuté políčko Initialize Flash Content

Príručka návrhu vstavaných procesorov Nios® V 66

Odoslať spätnú väzbu

4. Riešenia konfigurácie a bootovania procesora Nios V 726952 | 2025.07.16
· Ak nie je začiarknuté políčko Inicializovať obsah flash (Metóda 2), vyberte možnosť Načítať pamäť file pre možnosť zdroja UFM. Prejdite na vygenerovaný HEX súbor On-chip Flash file (onchip_flash.hex) v File cesta: a kliknite na OK. Tento krok pridá údaje UFM samostatne do SOF file počas programovania file konverzie.
Obrázok 50. Nastavenie pamäte načítania File pre zdroj UFM, ak nie je začiarknuté políčko Inicializovať obsah Flash

6. V programovaní Convert File dialógové okno na vstupe fileAk chcete previesť sekciu, kliknite na Pridať File... a ukážte na vygenerované číslo Quartus Prime .sof file.
Obrázok 51. Vstup Files na konverziu v programovaní konverzie Files pre režim jedného obrázka

7. Kliknite na tlačidlo Generovať a vytvorte súbor .pof. file8. Naprogramujte súbor .pof file do zariadenia MAX 10. 9. Vypnite a znova zapnite hardvér.

4.5.3. Aplikácia procesora Nios V skopírovaná z UFM do RAM pomocou Boot Copieru

Spoločnosť Altera odporúča toto riešenie pre návrhy systémov s procesormi MAX 10 FPGA Nios V, kde sa vyžaduje viacero iterácií vývoja aplikačného softvéru a vysoký výkon systému. Zavádzací kopírovací stroj sa nachádza v UFM na offsete, ktorý je na rovnakej adrese ako resetovací vektor. Aplikácia Nios V sa nachádza vedľa zavádzacieho kopírovacieho stroja.

Pri tejto možnosti spustenia procesor Nios V po resetovaní systému spustí kopírovací program na kopírovanie aplikácie zo sektora UFM do pamäte OCRAM alebo externej RAM. Po dokončení kopírovania procesor Nios V prenesie riadenie programu na aplikáciu.

Poznámka:

Použitý bootovací kopírovač je rovnaký ako bootloader cez GSFI.

Odoslať spätnú väzbu

Príručka návrhu vstavaných procesorov Nios® V 67

4. Riešenia konfigurácie a bootovania procesora Nios V 726952 | 2025.07.16

Obrázok 52. Aplikácia Nios V skopírovaná z UFM do RAM pomocou Boot Copieru

Max. 10 zariadení

.POF
Hardvér Nios V .SOF
Softvér Nios V .HEX
Zavádzač .SREC

Programátor Quartus

Externá RAM
Softvér Nios V

Flash na čipe

CFM

Nios V. Hardwa

Dokumenty / zdroje

Vstavaný procesor Altera Nios V [pdf] Používateľská príručka
Nios V, Nios Vm, Nios Vg, Nios Vc, Vstavaný procesor Nios V, Nios V, Vstavaný procesor, Procesor

Referencie

Používateľská príručka

Vstavaný procesor Altera Nios V

Špecifikácie

Návrh hardvérového systému procesora Nios V

Návrh softvérového systému pre procesor Nios V

Riešenia konfigurácie a bootovania procesora Nios V

Dokumenty / zdroje

Referencie

Zanechajte komentár

Zrušiť odpoveď