Gid Itilizatè Processeur Entegre Altera Nios V

Konsènan Processeur Entegre Nios® V la
1.1. Altera® FPGA ak Procesè Entegre Plis paseview
Aparèy Altera FPGA yo ka aplike lojik ki fonksyone kòm yon mikropwosesè konplè tout pandan y ap bay anpil opsyon.
Yon diferans enpòtan ant mikwoprosesè disrè yo ak Altera FPGA a se ke twal Altera FPGA a pa gen okenn lojik lè li limen. Processeur Nios® V a se yon processeur pwopriyete entelektyèl mou (IP) ki baze sou spesifikasyon RISC-V la. Anvan ou egzekite lojisyèl sou yon sistèm ki baze sou processeur Nios V, ou dwe konfigire aparèy Altera FPGA a ak yon konsepsyon pyès ki nan konpitè ki gen yon processeur Nios V. Ou ka mete processeur Nios V a nenpòt kote sou Altera FPGA a, tou depann de egzijans konsepsyon an.

Pou pèmèt sistèm entegre Altera® FPGA IP ou a konpòte li kòm yon sistèm ki baze sou mikwo-pwosesè disrè, sistèm ou an ta dwe gen ladan bagay sa yo: · AJTAG koòdone pou sipòte konfigirasyon Altera FPGA, pyès ki nan konpitè ak lojisyèl
debogaj · Yon mekanis konfigirasyon Altera FPGA lè w ap mete l nan pouvwa
Si sistèm ou an gen kapasite sa yo, ou ka kòmanse amelyore konsepsyon ou a apati yon konsepsyon pyès ki nan konpitè pre-teste ki chaje nan Altera FPGA a. Sèvi ak yon Altera FPGA pèmèt ou modifye konsepsyon ou byen vit pou rezoud pwoblèm oswa pou ajoute nouvo fonksyonalite. Ou ka teste nouvo konsepsyon pyès ki nan konpitè sa yo fasilman lè w rekonfigure Altera FPGA a lè l sèvi avèk J sistèm ou an.TAG koòdone.
J laTAG koòdone a sipòte devlopman pyès ki nan konpitè ak lojisyèl. Ou ka fè travay sa yo lè l sèvi avèk J laTAG koòdone: · Konfigire Altera FPGA a · Telechaje epi debogaj lojisyèl · Kominike avèk Altera FPGA a atravè yon koòdone ki sanble ak UART (JTAG UART
tèminal) · Materyèl debogaj (avèk analizè lojik entegre Signal Tap la) · Memwa flash pwogram
Apre ou fin konfigire Altera FPGA a ak yon konsepsyon ki baze sou yon processeur Nios V, pwosesis devlopman lojisyèl la sanble ak pwosesis pou konsepsyon mikrokontwolè disrè yo.

Enfòmasyon ki gen rapò · AN 985: Leson patikilye sou processeur Nios V la
Yon gid demaraj rapid sou kreye yon sistèm processeur Nios V senp epi egzekite aplikasyon Hello World la.
© Altera Corporation. Altera, logo Altera a, logo `a` a, ak lòt mak Altera yo se mak komèsyal Altera Corporation. Altera rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Altera pa pran okenn responsablite ki soti nan aplikasyon oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a, sof si Altera dakò ekspresman alekri. Kliyan Altera yo konseye pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis. *Lòt non ak mak ka reklame kòm pwopriyete lòt moun.

1. Konsènan Processeur Entegre Nios® V 726952 | 2025.07.16
· Manyèl Referans Processeur Nios V Bay enfòmasyon sou referans pèfòmans processeur Nios V a, achitekti processeur a, modèl pwogramasyon an, ak aplikasyon debaz la.
· Gid Itilizatè Periferik Entegre IP · Manyèl Devlopè Lojisyèl Processeur Nios V

Dekri anviwònman devlopman lojisyèl processeur Nios V a, zouti ki disponib yo, ak pwosesis pou konstwi lojisyèl ki fonksyone sou processeur Nios V la. · Gid Itilizatè Ashling* RiscFree* Entegre Anviwònman Devlopman (IDE) pou Altera FPGA yo Dekri anviwònman devlopman entegre (IDE) RiscFree* pou Altera FPGA ki baze sou Arm* HPS ak processeur debaz Nios V. · Nòt sou lage Nios V Processeur Altera FPGA IP
1.2. Sipò pou lojisyèl Quartus® Prime
Pwosesis konstriksyon processeur Nios V a diferan pou lojisyèl Quartus® Prime Pro Edition ak lojisyèl Quartus Prime Standard Edition. Gade AN 980: Sipò Lojisyèl Quartus Prime pou Processeur Nios V pou plis enfòmasyon sou diferans yo.
Enfòmasyon ki gen rapò AN 980: Sipò lojisyèl Quartus Prime pou processeur Nios V
1.3. Lisans pou Processeur Nios V
Chak varyant processeur Nios V gen kle lisans li. Yon fwa ou jwenn kle lisans lan, ou ka itilize menm kle lisans lan pou tout pwojè processeur Nios V yo jiska dat ekspirasyon an. Ou ka jwenn lisans Nios V Processor Altera FPGA IP yo gratis.
Lis kle lisans processeur Nios V la disponib nan Sant Lisans Oto-Sèvis Altera FPGA a. Klike sou onglet Enskri pou Evalyasyon an oswa Lisans Gratis la, epi chwazi opsyon ki koresponn yo pou fè demann lan.
Figi 1. Sant Lisans Oto-Sèvis Altera FPGA

Avèk kle lisans yo, ou kapab:
Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 7

1. Konsènan Processeur Entegre Nios® V 726952 | 2025.07.16
· Aplike yon processeur Nios V nan sistèm ou an. · Simile konpòtman yon sistèm processeur Nios V. · Verifye fonksyonalite konsepsyon an, tankou gwosè ak vitès. · Jenere pwogramasyon aparèy. files. · Pwograme yon aparèy epi verifye konsepsyon an nan pyès ki nan konpitè a.
Ou pa bezwen yon lisans pou devlope lojisyèl nan Ashling* RiscFree* IDE pou Altera FPGA yo.
Enfòmasyon ki gen rapò · Sant Lisans Oto-Sèvis Altera FPGA
Pou plis enfòmasyon sou kijan pou jwenn kle lisans IP Nios V Processor Altera FPGA yo. · Enstalasyon ak Lisans Lojisyèl Altera FPGA Pou plis enfòmasyon sou lisans lojisyèl Altera FPGA a ak konfigirasyon yon lisans fiks ak yon sèvè lisans rezo.
1.4. Konsepsyon Sistèm Entegre
Figi sa a ilistre yon pwosesis konsepsyon sistèm senplifye ki baze sou yon processeur Nios V, ki gen ladan devlopman pyès ki nan konpitè ak lojisyèl.

Manyèl Konsepsyon Processeur Entegre Nios® V 8

Voye Feedback

1. Konsènan Processeur Entegre Nios® V 726952 | 2025.07.16

Figi 2.

Pwosesis konsepsyon sistèm processeur Nios V la
Konsèp sistèm

Analize Kondisyon Sistèm yo

Nios® V
Nwayo Processeur ak Konpozan Estanda

Defini epi jenere sistèm nan
Platfòm Designer

Koule Materyèl: Entegre ak Konpile Pwojè Intel Quartus Prime

Koule Lojisyèl: Devlope epi Konstwi Lojisyèl Pwopozisyon Nios V

Koule Materyèl: Telechaje Konsepsyon FPGA
pou Tablo Sib la

Koule Lojisyèl: Tès ak Debogaj Lojisyèl Processeur Nios V

Lojisyèl pa satisfè spesifikasyon yo?
Wi
Materyèl Non Konfòm ak spesifikasyon yo? Wi
Sistèm konplè

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 9

726952 | 2025.07.16 Voye Feedback

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm

Figi 3.

Dyagram sa a ilistre yon konsepsyon pyès ki nan konpitè tipik pou yon processeur Nios V. Pwosesis konsepsyon pyès ki nan konpitè pou sistèm processeur Nios V la

Kòmanse

Nwayo Nios V ak Konpozan Estanda

Sèvi ak Platform Designer pou konsepsyon yon sistèm ki baze sou Nios V
Jenere Design Konsèpteur Platfòm

Entegre Sistèm Konsèpteur Platfòm ak Pwojè Intel Quartus Prime
Bay Kote Pin yo, Egzijans Tan, ak lòt Kontrent Konsepsyon
Konpile Materyèl pou Aparèy Sib nan Intel Quartus Prime

Pare pou telechaje
2.1. Kreye yon konsepsyon sistèm processeur Nios V avèk Platform Designer
Lojisyèl Quartus Prime la gen ladan l zouti entegrasyon sistèm Platform Designer ki senplifye travay pou defini ak entegre nwayo IP processeur Nios V ak lòt IP nan yon konsepsyon sistèm Altera FPGA. Platform Designer la kreye otomatikman lojik entèkoneksyon apati koneksyon wo nivo espesifye a. Otomatizasyon entèkoneksyon an elimine travay ki pran anpil tan pou espesifye koneksyon HDL nan nivo sistèm nan.
© Altera Corporation. Altera, logo Altera a, logo `a` a, ak lòt mak Altera yo se mak komèsyal Altera Corporation. Altera rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Altera pa pran okenn responsablite ki soti nan aplikasyon oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a, sof si Altera dakò ekspresman alekri. Kliyan Altera yo konseye pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis. *Lòt non ak mak ka reklame kòm pwopriyete lòt moun.

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm
726952 | 2025.07.16

Apre ou fin analize egzijans pyès ki nan konpitè sistèm nan, ou itilize Quartus Prime pou presize nwayo processeur Nios V a, memwa a, ak lòt konpozan sistèm ou an bezwen. Konsèpteur Platfòm lan otomatikman jenere lojik entèkoneksyon an pou entegre konpozan yo nan sistèm pyès ki nan konpitè a.

2.1.1. Kreye yon egzanp nan yon processeur Nios V Altera FPGA IP

Ou ka kreye nenpòt nan nwayo IP processeur yo nan Platform Designer IP Catalog Processeurs ak Peripherals Embedded Processeurs.

Nwayo IP chak processeur sipòte diferan opsyon konfigirasyon ki baze sou achitekti inik li. Ou ka defini konfigirasyon sa yo pou pi byen adapte ak bezwen konsepsyon ou yo.

Tablo 1.

Opsyon Konfigirasyon atravè Varyant Debaz yo

Opsyon Konfigirasyon

Nios V/c Processeur

Nios V/m Processeur

Demann Reyajisteman Itilizasyon Debogaj

—

Pyèj, Eksepsyon, ak Entèripsyon

CPU Achitekti

ECC

Kach, Rejyon Periferik ak TCM

—

Enstriksyon pèsonalize

—

Pa an seri

—

Nios V/g Processeur

2.1.1.1. Kreye yon egzanp sou mikwo-kontwolè konpak Nios V/c Altera FPGA IP Figi 4. Mikro-kontwolè konpak Nios V/c Altera FPGA IP

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 11

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm
726952 | 2025.07.16

2.1.1.1.1. Onglet Achitekti CPU a

Tablo 2.

Onglet Achitekti CPU a

Karakteristik

Deskripsyon

Aktive Entèfas Avalon® Aktive Entèfas Avalon pou jesyonè enstriksyon ak jesyonè done. Si li enfim, sistèm nan itilize koòdone AXI4-Lite la.

Valè CSR mhartid la

· Opsyon IP ki pa valab. · Pa sèvi ak valè CSR mhartid nan processeur Nios V/c la.

2.1.1.1.2. Sèvi ak onglet Demann Reyajisteman an

Tablo 3.

Sèvi ak Paramèt Tab Demann Reyajisteman an

Sèvi ak onglet Demann Reyajisteman an

Deskripsyon

Ajoute Entèfas Demann Reyajisteman

· Aktive opsyon sa a pou ekspoze pò reset lokal yo kote yon mèt lokal ka itilize li pou deklanche processeur Nios V la pou reset san afekte lòt konpozan nan yon sistèm processeur Nios V.
· Entèfas reset la gen ladan yon siyal resetreq antre ak yon siyal ack sòti.
Ou ka mande yon reset pou nwayo processeur Nios V la lè w aktive siyal resetreq la.
· Siyal resetreq la dwe rete aktif jiskaske processeur a aktive siyal ACK la. Si siyal la pa rete aktif, sa ka lakòz processeur a tonbe nan yon eta ki pa deterministik.
· Processeur Nios V la reponn ke reyinisyalizasyon an reyisi lè li aktive siyal ack la.
· Apre yo fin reyinisyalize processeur a avèk siksè, siyal ack la ka rive plizyè fwa peryodikman jiskaske siyal resetreq la dezaktive.

2.1.1.1.3. Onglet Pyèj, Eksepsyon, ak Entèripsyon

Tablo 4.

Paramèt Tab Pyèj, Eksepsyon, ak Entèripsyon

Pyèj, Eksepsyon, ak Entèripsyon

Deskripsyon

Reyajiste Ajan an

Reyajiste Offset

· Espesifye offset vektè réinitializasyon an parapò ak adrès debaz ajan réinitializasyon ki chwazi a. · Platform Designer bay otomatikman yon valè pa defo pou offset réinitializasyon an.

Nòt:

Konsèpteur Platfòm lan bay yon opsyon Absoli, ki pèmèt ou presize yon adrès absoli nan Reset Offset. Sèvi ak opsyon sa a lè memwa ki estoke vektè reset la sitiye deyò sistèm processeur a ak sou-sistèm yo.

Manyèl Konsepsyon Processeur Entegre Nios® V 12

Voye Feedback

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm
726952 | 2025.07.16

2.1.1.1.4. Onglet ECC

Tablo 5.

Onglet ECC

ECC

Aktive Deteksyon Erè ak Rapò sou Estati a

Deskripsyon
· Aktive opsyon sa a pou aplike fonksyonalite ECC pou blòk RAM entèn processeur Nios V la. · Fonksyonalite ECC yo detekte erè jiska 2 bit epi reyaji selon konpòtman sa a:
— Si se yon erè 1-bit ki ka korije, processeur a kontinye fonksyone apre li fin korije erè a nan tiyo processeur a. Sepandan, koreksyon an pa reflete nan memwa sous yo.
— Si erè a pa ka korije, processeur a kontinye fonksyone san li pa korije li nan tiyo processeur a ak memwa sous yo, sa ki ka lakòz processeur a antre nan yon eta nondeterministik.

2.1.1.2. Kreye yon enstansyasyon mikwo-kontwolè Nios V/m Altera FPGA IP Figi 5. Mikro-kontwolè Nios V/m Altera FPGA IP

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 13

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm
726952 | 2025.07.16

2.1.1.2.1. Onglet Debogaj

Tablo 6.

Paramèt Tab Debogaj

Onglet Debogaj

Deskripsyon

Aktive Debogaj
Aktive Reyajisteman nan Modil Debogaj la

· Aktive opsyon sa a pou ajoute J laTAG modil koneksyon sib la ak processeur Nios V la. · J laTAG Modil koneksyon sib la pèmèt koneksyon ak processeur Nios V la atravè
JTAG broch entèfas FPGA a. · Koneksyon an bay kapasite debaz sa yo:
— Kòmanse epi sispann processeur Nios V la — Egzamine epi modifye rejis yo ak memwa a. — Telechaje aplikasyon Nios V la .elf file nan memwa processeur a pandan ekzekisyon atravè
niosv-download. — Debogaj aplikasyon k ap fonksyone sou processeur Nios V la · Konekte pò dm_agent ak enstriksyon processeur a ak bis done a. Asire w ke adrès debaz ant tou de bis yo se menm bagay la.
· Aktive opsyon sa a pou ekspoze pò dbg_reset_out ak ndm_reset_in yo. · JTAG debogè a oswa kòmandman niosv-download -r la deklanche dbg_reset_out la, ki
pèmèt processeur Nios V a Reyajiste periferik sistèm ki konekte ak pò sa a. · Ou dwe konekte koòdone dbg_reset_out la ak ndm_reset_in olye pou w Reyajiste.
koòdone pou deklanche reyinisyasyon nwayo processeur a ak modil revèy la. Ou pa dwe konekte koòdone dbg_reset_out la ak koòdone reyinisyasyon an pou anpeche konpòtman endetèmine.

2.1.1.2.2. Sèvi ak onglet Demann Reyajisteman an

Tablo 7.

Sèvi ak Paramèt Tab Demann Reyajisteman an

Sèvi ak onglet Demann Reyajisteman an

Deskripsyon

Ajoute Entèfas Demann Reyajisteman

· Aktive opsyon sa a pou ekspoze pò reset lokal yo kote yon mèt lokal ka itilize li pou deklanche processeur Nios V la pou reset san afekte lòt konpozan nan yon sistèm processeur Nios V.
· Entèfas reset la gen ladan yon siyal resetreq antre ak yon siyal ack sòti.
Ou ka mande yon reset pou nwayo processeur Nios V la lè w aktive siyal resetreq la.
· Siyal resetreq la dwe rete aktif jiskaske processeur a aktive siyal ACK la. Si siyal la pa rete aktif, sa ka lakòz processeur a tonbe nan yon eta ki pa deterministik.
· Afirmasyon siyal resetreq la nan mòd debogaj pa gen okenn efè sou eta processeur a.
· Processeur Nios V la reponn ke reyinisyalizasyon an reyisi lè li aktive siyal ack la.
· Apre yo fin reyinisyalize processeur a avèk siksè, siyal ack la ka rive plizyè fwa peryodikman jiskaske siyal resetreq la dezaktive.

2.1.1.2.3. Onglet Pyèj, Eksepsyon, ak Entèripsyon

Tablo 8.

Onglet Pyèj, Eksepsyon, ak Entèripsyon

Deskripsyon

Reyajiste Ajan an

Reyajiste Mòd Entèripsyon Offset la

· Espesifye offset vektè réinitializasyon an parapò ak adrès debaz ajan réinitializasyon ki chwazi a. · Platform Designer bay otomatikman yon valè pa defo pou offset réinitializasyon an.
Espesifye kalite kontwolè entèripsyon an, swa Dirèk oswa Vektè. Remak: Processeur Nios V/m ki pa konekte an liy (pipeline) a pa sipòte entèripsyon Vektè.
Se poutèt sa, evite itilize mòd entèripsyon Vectored la lè processeur a nan mòd Nonpipelined.

Manyèl Konsepsyon Processeur Entegre Nios® V 14

Voye Feedback

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm
726952 | 2025.07.16

Nòt:

2.1.1.2.4. Achitekti CPU a

Tablo 9.

Paramèt Tab Achitekti CPU a

CPU Achitekti

Deskripsyon

Aktive Pipelining nan CPU a

· Aktive opsyon sa a pou kreye yon egzanp yon processeur Nios V/m entegre. — IPC a pi wo men li gen yon zòn lojik ki pi wo ak yon frekans Fmax ki pi ba.
· Dezaktive opsyon sa a pou kreye yon egzanp yon processeur Nios V/m ki pa konekte nan yon kanal. — Li gen yon pèfòmans debaz menm jan ak processeur Nios V/c la. — Sipòte kapasite debogaj ak entèripsyon — Zòn lojik ki pi ba ak yon frekans Fmax ki pi wo men ki ka diminye IPC a.

Aktive Entèfas Avalon an

Aktive Avalon Interface pou jesyonè enstriksyon ak jesyonè done. Si li enfim, sistèm nan ap itilize koòdone AXI4-Lite la.

Valè CSR mhartid la

· Valè rejis Hart ID (mhartid) la se 0 pa defo. · Bay yon valè ant 0 ak 4094. · Konpatib ak Altera FPGA Avalon Mutex Core HAL API a.

Enfòmasyon ki gen rapò Gid itilizatè IP periferik entegre a – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. Onglet ECC
Tablo 10. Onglet ECC
ECC Aktive Deteksyon Erè ak Rapò sou Estati

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 15

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm
726952 | 2025.07.16
2.1.1.3. Kreye yon egzanp nan yon processeur jeneral Nios V/g Altera FPGA IP
Figi 6. Processeur Nios V/g pou Itilizasyon Jeneral Altera FPGA IP – Pati 1

Figi 7.

Processeur Jeneral Nios V/g Altera FPGA IP – Pati 2 (Etenn Aktive Kontwolè Entèripsyon Nivo Nwayo)

Manyèl Konsepsyon Processeur Entegre Nios® V 16

Voye Feedback

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm
726952 | 2025.07.16

Figi 8.

Processeur Jeneral Nios V/g Altera FPGA IP – Pati 2 (Aktive Kontwolè Entèripsyon Nivo Nwayo a)

Figi 9. Processeur Nios V/g pou Itilizasyon Jeneral Altera FPGA IP – Pati 3

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 17

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm
726952 | 2025.07.16
Figi 10. Processeur Nios V/g pou Itilizasyon Jeneral Altera FPGA IP – Pati 4

2.1.1.3.1. Achitekti CPU a

Tablo 11. Paramèt Achitekti CPU a

Onglet Achitekti CPU a Aktive Inite Pwen Flotan an

Deskripsyon Aktive opsyon sa a pou ajoute inite pwen flotan an ("ekstansyon F") nan nwayo processeur a.

Aktive Prediksyon Branch

Aktive prediksyon branch estatik (Backward Taken ak Forward Not Taken) pou enstriksyon branch yo.

Valè CSR mhartid la

· Valè rejis Hart ID (mhartid) la se 0 pa defo. · Bay yon valè ant 0 ak 4094. · Konpatib ak Altera FPGA Avalon Mutex Core HAL API a.

Dezaktive enstriksyon FSQRT ak FDIV pou FPU

· Retire operasyon rasin kare ak pwen k ap flote (FSQRT) ak divizyon ak pwen k ap flote (FDIV) nan FPU.
· Aplike emulasyon lojisyèl sou tou de enstriksyon yo pandan ekzekisyon an.

Enfòmasyon ki gen rapò Gid itilizatè IP periferik entegre a – Intel FPGA Avalon® Mutex Core

Manyèl Konsepsyon Processeur Entegre Nios® V 18

Voye Feedback

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm
726952 | 2025.07.16

2.1.1.3.2. Onglet Debogaj

Tablo 12. Paramèt onglet Debogaj

Onglet Debogaj

Deskripsyon

Aktive Debogaj
Aktive Reyajisteman nan Modil Debogaj la

2.1.1.3.3. Tablo 13 Tablo Lockstep Tablo XNUMX. Tablo Lockstep
Paramèt Aktive Peryòd Defo Blokaj Aktive Entèfas Reyajisteman Pwolonje

Deskripsyon · Aktive sistèm Lockstep doub nwayo a. · Valè defo pou delè pwogramasyon lè w ap sòti nan reset la (ant 0 ak 255). · Aktive Entèfas Reyajisteman Pwolonje opsyonèl la pou Kontwòl Reyajisteman Pwolonje. · Lè li enfim, fRSmartComp la aplike Kontwòl Reyajisteman Debaz.

2.1.1.3.4. Sèvi ak onglet Demann Reyajisteman an

Tablo 14. Sèvi ak Paramèt Tab Demann Reyajisteman an

Sèvi ak onglet Demann Reyajisteman an

Deskripsyon

Ajoute Entèfas Demann Reyajisteman

· Aktive opsyon sa a pou ekspoze pò reset lokal yo kote yon mèt lokal ka itilize li pou deklanche processeur Nios V la pou reset san afekte lòt konpozan nan yon sistèm processeur Nios V.
· Entèfas reset la gen ladan yon siyal resetreq antre ak yon siyal ack sòti.
Ou ka mande yon reset pou nwayo processeur Nios V la lè w aktive siyal resetreq la.
· Siyal resetreq la dwe rete aktif jiskaske processeur a aktive siyal ACK la. Si siyal la pa rete aktif, sa ka lakòz processeur a tonbe nan yon eta ki pa deterministik.
· Afirmasyon siyal resetreq la nan mòd debogaj pa gen okenn efè sou eta processeur a.
· Processeur Nios V la reponn ke reyinisyalizasyon an reyisi lè li aktive siyal ack la.
· Apre yo fin reyinisyalize processeur a avèk siksè, siyal ack la ka rive plizyè fwa peryodikman jiskaske siyal resetreq la dezaktive.

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 19

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm
726952 | 2025.07.16

2.1.1.3.5. Onglet Pyèj, Eksepsyon, ak Entèripsyon

Tablo 15.

Tab Pyèj, Eksepsyon, ak Entèripsyon lè Aktive Kontwolè Entèripsyon Nivo Nwayo a Dezaktive

Onglet Pyèj, Eksepsyon, ak Entèripsyon
Reyajiste Ajan an

Deskripsyon
· Memwa ki gen vektè reset la (adrès reset processeur Nios V la) kote kòd reset la ye a.
· Ou ka chwazi nenpòt modil memwa ki konekte ak mèt enstriksyon processeur Nios V la epi ki sipòte pa yon koule demaraj processeur Nios V kòm ajan réinitializasyon an.

Reyajiste Offset

· Espesifye offset vektè réinitializasyon an parapò ak adrès debaz ajan réinitializasyon ki chwazi a. · Platform Designer bay otomatikman yon valè pa defo pou offset réinitializasyon an.

Aktive Kontwolè Entèripsyon Nivo Nwayo (CLIC)

· Pèmèt CLIC pou sipòte entèripsyon prevantif ak kondisyon deklanchman entèripsyon konfigirab.
· Lè li aktive, ou ka konfigire kantite entèripsyon platfòm, fikse kondisyon deklanchman, epi deziyen kèk nan entèripsyon yo kòm prevantif.

Rejis lonbraj mòd entèripsyon an Files

Espesifye kalite entèripsyon yo kòm Dirèk, oubyen Vektè. Aktive rejis lonbraj la pou diminye chanjman kontèks lè gen entèripsyon.

Tablo 16.

Pyèj, Eksepsyon ak Entèripsyon lè Aktive Kontwolè Entèripsyon Nivo Nwayo a Aktive

Pyèj, Eksepsyon, ak Entèripsyon

Deskripsyon

Reyajiste Ajan an
Reyajiste Offset
Aktive Kontwolè Entèripsyon Nivo Nwayo (CLIC)

· Memwa ki gen vektè reset la (adrès reset processeur Nios V la) kote kòd reset la ye a.
· Ou ka chwazi nenpòt modil memwa ki konekte ak mèt enstriksyon processeur Nios V la epi ki sipòte pa yon koule demaraj processeur Nios V kòm ajan réinitializasyon an.
· Espesifye offset vektè réinitializasyon an parapò ak adrès debaz ajan réinitializasyon ki chwazi a. · Platform Designer bay otomatikman yon valè pa defo pou offset réinitializasyon an.
· Aktive CLIC pou sipòte entèripsyon prevantif ak kondisyon deklanchman entèripsyon konfigirab. · Lè aktive, ou ka konfigire kantite entèripsyon platfòm, fikse kondisyon deklanchman,
epi deziyen kèk nan entèripsyon yo kòm prevantif.

Mòd Entèripsyon

· Espesifye kalite entèripsyon yo kòm Dirèk, Vektè, oswa CLIC.

Rejis Lonbraj Files

· Aktive rejis lonbraj la pou diminye chanjman kontèks lè gen entèripsyon.
· Li ofri de apwòch:
— Kantite nivo entèripsyon CLIC yo
— Kantite nivo entèripsyon CLIC – 1: Opsyon sa a itil lè ou vle kantite nivo rejis file kopi pou anfòm nan yon kantite egzak blòk M20K oswa M9K.
· Pèmèt processeur Nios V a sèvi ak rejis lonbraj la fileki diminye surcharge chanjman kontèks lè gen entèripsyon.
Pou plis enfòmasyon sou rejis lonbraj la filePou plis enfòmasyon, gade Manyèl Referans Processeur Nios V la.

Kantite sous entèripsyon platfòm yo

· Espesifye kantite entèripsyon platfòm ant 16 ak 2048.
Remak: CLIC sipòte jiska 2064 antre entèripsyon, epi 16 premye antre entèripsyon yo konekte tou ak kontwolè entèripsyon debaz la.

Aliyman Tablo Vektè CLIC

· Detèmine otomatikman dapre kantite sous entèripsyon platfòm yo. · Si ou itilize yon aliyman ki anba valè rekòmande a, CLIC la ogmante lojik la.
konpleksite lè w ajoute yon adisyonè anplis pou fè kalkil vektè. · Si w itilize yon aliyman ki anba valè rekòmande a, sa lakòz yon ogmantasyon
konpleksite lojik nan CLIC la.
kontinye…

Manyèl Konsepsyon Processeur Entegre Nios® V 20

Voye Feedback

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm
726952 | 2025.07.16

Pyèj, Eksepsyon, ak Entèripsyon
Kantite Nivo Entèripsyon
Kantite Priyorite Entèripsyon pa nivo
Polarite entèripsyon konfigirab Sipòte entèripsyon deklanche pa kwen

Deskripsyon
· Espesifye kantite nivo entèripsyon ak yon nivo 0 anplis pou kòd aplikasyon an. Entèripsyon ki nan yon nivo ki pi wo ka entèwonp (pre-empt) yon fonksyon jesyonè k ap fonksyone pou yon entèripsyon ki nan yon nivo ki pi ba.
· Avèk nivo entèripsyon ki pa zewo kòm sèl opsyon pou entèripsyon yo, kòd aplikasyon an toujou nan nivo ki pi ba a, 0. Remak: Konfigirasyon nivo ak priyorite yon entèripsyon pandan ekzekisyon an fèt nan yon sèl rejis 8-bit. Si kantite nivo entèripsyon yo se 256, li pa posib pou konfigire priyorite entèripsyon an pandan ekzekisyon an. Sinon, kantite maksimòm priyorite konfigirab yo se 256 / (kantite nivo entèripsyon – 1).
· Espesifye kantite priyorite entèripsyon yo, ke CLIC la itilize pou detèmine lòd pou rele jesyonè entèripsyon ki pa pre-empt yo. Remak: Konkatenasyon valè binè nivo entèripsyon ki chwazi a ak priyorite entèripsyon ki chwazi a dwe mwens pase 8 bit.
· Pèmèt ou konfigire polarite entèripsyon an pandan pwogram nan ap fonksyone. · Polarite pa defo a se polarite pozitif.
· Pèmèt ou konfigire kondisyon deklanchman entèripsyon pandan ekzekisyon, sa vle di deklanche nan nivo wo oswa deklanche sou bò pozitif (lè polarite entèripsyon an pozitif nan polarite entèripsyon konfigirab).
· Kondisyon deklanchman pa default la se entèripsyon deklanche pa nivo.

Nòt:

Enfòmasyon ki gen rapò Manyèl Referans Processeur Nios® V la

2.1.1.3.6. Onglet Konfigirasyon Memwa

Tablo 17. Paramèt Onglet Konfigirasyon Memwa

Kategori

Onglet Konfigirasyon Memwa

Deskripsyon

Kach

Gwosè Kach Done

· Espesifye gwosè kach done a. · Gwosè valab yo soti nan 0 kilobayt (KB) rive nan 16 KB. · Dezaktive kach done a lè gwosè a se 0 KB.

Gwosè Kach Enstriksyon an

· Espesifye gwosè kach enstriksyon an. · Gwosè valab yo soti nan 0 KB rive nan 16 KB. · Dezaktive kach enstriksyon an lè gwosè a se 0 KB.

Rejyon periferik A ak B

Gwosè

· Espesifye gwosè rejyon periferik la.
· Gwosè valab yo soti nan 64 KB rive nan 2 jigokte (GB), oubyen Okenn. Si ou chwazi Okenn, sa dezaktive rejyon periferik la.

Adrès baz

· Espesifye adrès debaz rejyon periferik la apre ou fin chwazi gwosè a.
· Tout adrès nan rejyon periferik la pwodui aksè done ki pa ka antre nan kach la.
· Adrès de baz rejyon periferik la dwe aliyen ak gwosè rejyon periferik la.

Souvni byen lye

Gwosè

· Espesifye gwosè memwa ki byen konekte a. — Gwosè valab yo soti nan 0 MB rive nan 512 MB.

Inisyalizasyon Adrès Debaz File

· Espesifye adrès debaz memwa ki byen konekte a. · Espesifye inisyalizasyon an file pou memwa ki byen lye.

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 21

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm
726952 | 2025.07.16

Nòt:

Nan yon sistèm processeur Nios V ki gen kach aktive, ou dwe mete periferik sistèm yo nan yon rejyon periferik. Ou ka itilize rejyon periferik yo pou defini yon tranzaksyon ki pa ka mete nan kach pou periferik tankou UART, PIO, DMA, ak lòt.

2.1.1.3.7. Onglet ECC

Tablo 18. Onglet ECC
ECC Aktive Deteksyon Erè ak Rapò sou Estati
Aktive Koreksyon Yon Sèl Bit

Deskripsyon
· Aktive opsyon sa a pou aplike fonksyonalite ECC pou blòk RAM entèn processeur Nios V la. · Fonksyonalite ECC yo detekte erè jiska 2 bit epi reyaji selon konpòtman sa a:
— Si se yon erè yon sèl bit ki ka korije epi ou dezaktive Aktive Koreksyon Yon Sèl Bit, processeur a kontinye fonksyone apre li fin korije erè a nan tiyo processeur a. Sepandan, koreksyon an pa reflete nan memwa sous yo.
— Si se yon erè yon sèl bit ki ka korije epi Aktive Koreksyon Yon Sèl Bit la aktive, processeur a kontinye fonksyone apre li fin korije erè a nan tiyo processeur a ak memwa sous yo.
— Si se yon erè ki pa ka korije, processeur a sispann operasyon li.
Aktive koreksyon yon sèl bit sou blòk memwa entegre nan nwayo a.

2.1.1.3.8. Onglet Enstriksyon Pèsonalize

Nòt:

Onglet sa a disponib sèlman pou nwayo processeur Nios V/g la.

Tablo Entèfas Materyèl pou Enstriksyon Personnalisé Nios V
Tablo Makro Lojisyèl Enstriksyon Personnalisé Nios V

Deskripsyon
· Processeur Nios V a itilize tablo sa a pou defini koòdone jesyon enstriksyon pèsonalize li yo.
· Entèfas jesyon enstriksyon pèsonalize yo kode inikman pa yon Opcode (CUSTOM0-3) ak 3 bit nan funct7[6:4].
· Ou ka defini jiska yon total 32 entèfas jesyon enstriksyon pèsonalize endividyèl.
· Processeur Nios V a itilize tablo sa a pou defini kodaj lojisyèl enstriksyon pèsonalize pou entèfas jesyon enstriksyon pèsonalize ki defini yo.
· Pou chak kodaj lojisyèl enstriksyon pèsonalize defini, Opcode (CUSTOM0-3) la ak 3 bit nan kodaj funct7[6:4] la dwe korele ak yon kodaj entèfas jesyon enstriksyon pèsonalize defini nan Tablo Entèfas Materyèl Enstriksyon Pèsonalize a.
· Ou ka itilize funct7[6:4], funct7[3:0], ak funct3[2:0] pou defini kodaj adisyonèl pou yon enstriksyon pèsonalize, oubyen espesifye kòm X pou yo pase kòm agiman enstriksyon adisyonèl.
· Processeur Nios V a bay kodaj lojisyèl enstriksyon pèsonalize defini kòm C-makro ki pwodui nan system.h, epi li swiv fòma enstriksyon RISC-V tip R la.
· Yo ka itilize mnemonik pou defini non pèsonalize pou: — Makro C ki pwodui nan system.h.
— Mnemonik debogaj GDB ki pwodui nan custom_instruction_debug.xml.

Enfòmasyon ki gen rapò
AN 977: Enstriksyon pèsonalize pou processeur Nios V la Pou plis enfòmasyon sou enstriksyon pèsonalize ki pèmèt ou pèsonalize processeur Nios® V la pou satisfè bezwen yon aplikasyon patikilye.

Manyèl Konsepsyon Processeur Entegre Nios® V 22

Voye Feedback

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm 726952 | 2025.07.16
2.1.2. Defini Konsepsyon Konpozan Sistèm
Sèvi ak Konsèpteur Platfòm lan pou defini karakteristik pyès ki nan konpitè sistèm processeur Nios V la epi ajoute konpozan ou vle yo. Dyagram sa a montre yon konsepsyon sistèm processeur Nios V debaz ak konpozan sa yo: · Nwayo processeur Nios V · Memwa sou chip · JTAG UART · Entèval revèy (opsyonèl)(1)
Lè yo ajoute yon nouvo memwa sou chip nan yon sistèm Platform Designer, fè senkronizasyon enfòmasyon sistèm pou reflete konpozan memwa yo ajoute nan reyinisyalizasyon an. Sinon, ou ka aktive senkronizasyon otomatik nan Platform Designer pou otomatikman reflete dènye chanjman konpozan yo.
Figi 11. EgzampKoneksyon processeur Nios V a ak lòt periferik nan Platform Designer

(1) Ou gen opsyon pou itilize fonksyonalite Nios V Internal Timer la pou ranplase Interval Timer ekstèn nan Platform Designer.

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 23

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm
726952 | 2025.07.16
Ou dwe defini tou broch operasyon yo pou ekspòte kòm konduit nan sistèm Platform Designer ou a. Pa egzanpampPa egzanp, yon lis pin operasyon sistèm FPGA ki apwopriye defini jan sa a, men li pa limite a:
· Revèy
· Reyajiste
· Siyal Antre/Sòti
2.1.3. Espesifye Adrès Debaz ak Priyorite Demann Entèripsyon
Pou presize kijan konpozan yo ajoute nan konsepsyon an kominike pou fòme yon sistèm, ou bezwen bay adrès de baz pou chak konpozan ajan epi bay priyorite demann entèripsyon (IRQ) pou J la.TAG UART ak revèy entèval la. Konsèpteur Platfòm lan bay yon kòmandman – Bay Adrès Debaz – ki otomatikman bay adrès debaz apwopriye pou tout konpozan nan yon sistèm. Sepandan, ou ka ajiste adrès debaz yo selon bezwen ou yo.
Men kèk gid pou bay adrès baz yo:
· Nwayo processeur Nios V a gen yon espas adrès 32-bit. Pou jwenn aksè nan konpozan ajan yo, adrès debaz yo dwe ant 0x00000000 ak 0xFFFFFFFF.
· Pwogram Nios V yo itilize konstan senbolik pou fè referans a adrès. Ou pa oblije chwazi valè adrès ki fasil pou sonje.
· Valè adrès ki diferansye konpozan ki gen yon diferans adrès yon sèl bit sèlman pwodui pyès ki nan konpitè ki pi efikas. Ou pa oblije konpakte tout adrès de baz yo nan pi piti seri adrès posib paske konpaktasyon ka kreye pyès ki nan konpitè ki mwens efikas.
· Konsèpteur Platfòm lan pa eseye aliyen konpozan memwa separe nan yon seri memwa kontinyèl. Pa egzanpampPa egzanp, si ou vle plizyè konpozan memwa sou chip ki ka adrese kòm yon sèl seri memwa kontinyèl, ou dwe baye adrès de baz eksplisitman.
Platform Designer ofri tou yon kòmand automatisation – Asiyen Nimewo Entèripsyon ki konekte siyal IRQ yo pou pwodui rezilta pyès ki nan konpitè ki valab. Sepandan, pou asiyen IRQ yo efektivman, ou bezwen konprann konpòtman repons sistèm nan an jeneral. Platform Designer pa ka fè devine ki baze sou enfòmasyon sou pi bon asiyasyon IRQ a.
Valè IRQ ki pi ba a gen pi gwo priyorite a. Nan yon sistèm ideyal, Altera rekòmande pou konpozan revèy la gen IRQ ki pi priyorite a, sa vle di, valè ki pi ba a, pou kenbe presizyon tik revèy sistèm lan.
Nan kèk ka, ou ka bay periferik an tan reyèl (tankou kontwolè videyo) yon priyorite ki pi wo, sa ki mande yon to entèripsyon ki pi wo pase konpozan revèy yo.
Enfòmasyon ki gen rapò
Gid Itilizatè Quartus Prime Pro Edition: Plis enfòmasyon sou kreye yon Sistèm avèk Platform Designer.

Manyèl Konsepsyon Processeur Entegre Nios® V 24

Voye Feedback

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm 726952 | 2025.07.16
2.2. Entegrasyon Sistèm Konsèpteur Platfòm nan Pwojè Quartus Prime la
Apre ou fin jenere konsepsyon sistèm Nios V la nan Platform Designer, fè travay sa yo pou entegre modil sistèm Nios V la nan pwojè konsepsyon Quartus Prime FPGA a. · Kreye yon egzanp modil sistèm Nios V la nan pwojè Quartus Prime la · Konekte siyal ki soti nan modil sistèm Nios V la ak lòt siyal nan lojik FPGA a · Bay plas fizik pou broch yo · Mete kontrent nan konsepsyon FPGA a
2.2.1. Kreye Modil Sistèm Processeur Nios V nan Pwojè Quartus Prime la
Konsèpteur Platfòm jenere yon antite konsepsyon modil sistèm ke ou ka kreye nan Quartus Prime. Fason ou kreye modil sistèm lan depann de metòd antre konsepsyon pou pwojè Quartus Prime an jeneral. Pa egzanp.ampPa egzanp, si w t ap itilize Verilog HDL pou antre konsepsyon an, kreye yon egzanp modil sistèm ki baze sou Verilog la. Si w prefere itilize metòd dyagram blòk la pou antre konsepsyon an, kreye yon egzanp senbòl modil sistèm .bdf. file.
2.2.2. Konekte Siyal yo epi Asiyen Plas Fizik pou Pin yo
Pou konekte konsepsyon Altera FPGA ou a ak konsepsyon nivo kat ou a, fè travay sa yo: · Idantifye nivo siperyè a file pou konsepsyon ou ak siyal yo konekte ak Altera ekstèn
Broch aparèy FPGA yo. · Konprann ki broch pou konekte atravè gid itilizatè konsepsyon nivo kat ou a oswa
chema. · Bay siyal nan konsepsyon nivo siperyè a pò sou aparèy Altera FPGA ou a ak pin
zouti devwa yo.
Sistèm Platform Designer ou a kapab konsepsyon nivo siperyè a. Sepandan, Altera FPGA a kapab gen ladan l tou lojik adisyonèl ki baze sou bezwen ou yo e konsa prezante yon konsepsyon nivo siperyè pèsonalize. fileNivo siperyè a file konekte siyal modil sistèm processeur Nios V la ak lòt lojik konsepsyon Altera FPGA.
Enfòmasyon ki gen rapò Gid Itilizatè Quartus Prime Pro Edition: Kontrent Konsepsyon
2.2.3. Limite Konsepsyon Altera FPGA a
Yon bon konsepsyon sistèm Altera FPGA gen ladan l kontrent konsepsyon pou asire konsepsyon an satisfè egzijans fèmti tan ak lòt egzijans kontrent lojik. Ou dwe mete kontrent konsepsyon Altera FPGA ou a pou l satisfè egzijans sa yo eksplisitman lè l sèvi avèk zouti ki disponib nan lojisyèl Quartus Prime la oswa founisè EDA twazyèm pati yo. Lojisyèl Quartus Prime la itilize kontrent yo bay pandan faz konpilasyon an pou jwenn rezilta plasman optimal yo.

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 25

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm
726952 | 2025.07.16
Enfòmasyon ki gen rapò · Gid itilizatè Quartus Prime Pro Edition: Kontrent konsepsyon · Patnè EDA twazyèm pati · Gid itilizatè Quartus Prime Pro Edition: Analizateur distribisyon
2.3. Konsepsyon yon Sistèm Memwa pou yon Processeur Nios V
Seksyon sa a dekri pi bon pratik yo pou chwazi aparèy memwa nan yon sistèm entegre Platform Designer ak yon processeur Nios V epi pou reyalize pèfòmans optimal. Aparèy memwa yo jwe yon wòl enpòtan nan amelyore pèfòmans jeneral yon sistèm entegre. Memwa sistèm entegre a estoke enstriksyon ak done pwogram yo.
2.3.1. Memwa Volatil
Yon distenksyon prensipal nan yon kalite memwa se volatilite. Memwa volatil sèlman kenbe sa ki ladan l pandan w ap bay aparèy memwa a kouran. Le pli vit ke ou retire kouran an, memwa a pèdi sa ki ladan l.
ExampMemwa volatil yo se RAM, kach, ak rejis. Sa yo se kalite memwa rapid ki ogmante pèfòmans fonksyònman. Altera rekòmande pou ou chaje epi egzekite enstriksyon processeur Nios V nan RAM epi pè nwayo IP Nios V la ak IP memwa sou chip la oswa IP entèfas memwa ekstèn pou pi bon pèfòmans.
Pou amelyore pèfòmans, ou ka elimine lòt konpozan adaptasyon Platform Designer yo lè w fè kalite oswa lajè koòdone jesyon done processeur Nios V la matche ak RAM demaraj la. Pa egzanp.ampAlewè, ou ka konfigire On-Chip Memory II ak yon koòdone AXI-32 4-bit, ki koresponn ak koòdone manadjè done Nios V la.
Enfòmasyon ki gen rapò · Entèfas memwa ekstèn Sant sipò IP · Memwa sou chip (RAM oswa ROM) Altera FPGA IP · Memwa sou chip II (RAM oswa ROM) Altera FPGA IP · Aplikasyon processeur Nios V ki egzekite sou plas depi OCRAM nan paj 54
2.3.1.1. Konfigirasyon memwa sou chip RAM oswa ROM
Ou ka konfigire IP memwa Altera FPGA sou chip kòm RAM oswa ROM. · RAM bay kapasite lekti ak ekriti epi li gen yon nati volatil. Si w ap
Lè w ap demarre processeur Nios V a apati yon RAM sou chip la, ou dwe asire w ke kontni demaraj la konsève epi li pa pèvèti nan ka yon reset pandan l ap fonksyone. · Si yon processeur Nios V ap demarre apati yon ROM, nenpòt erè lojisyèl sou processeur Nios V a pa ka efase kontni memwa sou chip la pa erè. Kidonk, sa diminye risk pou lojisyèl demaraj la pèvèti.
Enfòmasyon ki gen rapò · Memwa sou chip (RAM oswa ROM) Altera FPGA IP · Memwa sou chip II (RAM oswa ROM) Altera FPGA IP · Aplikasyon processeur Nios V ki egzekite sou plas depi OCRAM nan paj 54

Manyèl Konsepsyon Processeur Entegre Nios® V 26

Voye Feedback

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm 726952 | 2025.07.16
2.3.1.2. Kach
Souvan yo itilize memwa sou chip pou aplike fonksyonalite kach la akòz latans ki ba yo. Processeur Nios V a itilize memwa sou chip pou kach enstriksyon ak done li yo. Kapasite limite memwa sou chip la anjeneral pa yon pwoblèm pou kach yo paske yo tipikman piti.
Yo souvan itilize kach nan kondisyon sa yo:
Memwa regilye a sitiye andeyò chip la epi li gen yon tan aksè ki pi long pase memwa sou chip la.
· Seksyon kòd lojisyèl ki kritik pou pèfòmans yo ka anfòm nan kach enstriksyon an, sa ki amelyore pèfòmans sistèm nan.
· Seksyon done ki pi kritik pou pèfòmans lan, epi ki pi itilize a, ka anfòm nan kach done a, sa ki amelyore pèfòmans sistèm nan.
Aktive kach nan processeur Nios V la kreye yon yerachi memwa, ki minimize tan aksè memwa a.
2.3.1.2.1. Rejyon periferik
Pa dwe mete nan kach okenn IP periferik entegre, tankou UART, I2C, ak SPI. Li rekòmande anpil pou mete nan kach pou memwa ekstèn ki gen yon tan aksè long, alòske memwa entèn sou chip la ka eskli akòz tan aksè kout yo. Ou pa dwe mete nan kach okenn IP periferik entegre, tankou UART, I2C, ak SPI, eksepte memwa yo. Sa enpòtan paske evènman ki soti nan aparèy ekstèn yo, tankou aparèy ajan ki mete ajou IP lojisyèl yo, pa kaptire pa kach processeur a, ki pa resevwa pa processeur a. Kòm rezilta, evènman sa yo ka pase inapèsi jiskaske ou vide kach la, sa ki ka mennen nan konpòtman enprevizib nan sistèm ou an. An rezime, rejyon ki gen kat memwa nan IP periferik entegre yo pa ka mete nan kach epi li dwe abite nan rejyon periferik processeur a.
Pou mete yon rejyon periferik, swiv etap sa yo:
1. Louvri Kat Adrès sistèm lan nan Konsèpteur Platfòm lan.
2. Ale nan kat adrès Manadjè Enstriksyon ak Manadjè Done processeur a.
3. Idantifye periferik ak memwa ki nan sistèm ou an.
Figi 12. EgzampKat Adrès la

Nòt: Flèch ble yo ap montre memwa yo. 4. Gwoupe periferik yo:
a. Memwa kòm kach b. Periferik kòm pa kach

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 27

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm
726952 | 2025.07.16

Tablo 19. Rejyon ki ka mete nan kach ak rejyon ki pa ka mete nan kach

Sibòdone

Kat Adrès

Estati

Rejyon Periferik

Gwosè

Adrès baz

itilizatè_aplikasyon_mem.s1

0x0 ~ 0x3ffff

Cacheable

N/A

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Pa ka mete nan kach

65536 okte N/A

0x40000 N/A

bootcopier_ram.s1 cpu.timer_sw_agent bwat lèt.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Kachable Pa kachable Pa kachable

144 okte (gwosè minimòm lan se 65536 okte)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

Pa ka mete nan kach

uart.avalon_jtag_esklav

0x54088 ~ 0x5408f

Pa ka mete nan kach

5. Aliyen rejyon periferik yo ak gwosè espesifik yo:
· Pou ansyenampPa egzanp, si gwosè a se 65536 okte, li koresponn ak 0x10000 okte. Se poutèt sa, adrès baz otorize a dwe yon miltip de 0x10000.
· CPU.dm_agent la itilize yon adrès baz 0x40000, ki se yon miltip 0x10000. Kòm rezilta, Rejyon Periferik A a, ak yon gwosè 65536 okte ak yon adrès baz 0x40000, satisfè egzijans yo.
· Adrès baz koleksyon rejyon ki pa ka antre nan kach la nan 0x54000 a pa yon miltip 0x10000. Ou dwe reatribiye yo nan 0x60000 oubyen yon lòt miltip 0x10000. Kidonk, Rejyon Periferik B a, ki gen yon gwosè 65536 okte ak yon adrès baz 0x60000, satisfè kritè yo.

Tablo 20. Rejyon ki ka estoke nan kach ak ki pa ka estoke nan kach ak reasignasyon

Sibòdone

Kat Adrès

Estati

Rejyon Periferik

Gwosè

Adrès baz

itilizatè_aplikasyon_mem.s1

0x0 ~ 0x3ffff

Cacheable

N/A

cpu.dm_agent

0x40000 ~ 0x4ffff

65536 okte ki pa ka estoke nan kach

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

Cacheable

N/A

bootcopier_ram.s1 cpu.timer_sw_agent bwat lèt.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Kachable Pa kachable Pa kachable Pa kachable

144 okte (gwosè minimòm lan se 65536 okte)

0x60000

uart.avalon_jtag_esklav

0x60088 ~ 0x6008f

Pa ka mete nan kach

2.3.1.3. Memwa byen konekte
Memwa byen konekte (TCM) yo aplike lè l sèvi avèk memwa sou chip paske latans ki ba yo fè yo byen adapte ak travay la. TCM yo se memwa ki mape nan espas adrès tipik la men yo gen yon koòdone dedye a mikwoprosesè a epi yo posede pwopriyete pèfòmans segondè, latans ki ba nan memwa kach. TCM bay tou yon koòdone sibòdone pou lame ekstèn lan. Prosesè a ak lame ekstèn lan gen menm nivo pèmisyon pou jere TCM lan.

Manyèl Konsepsyon Processeur Entegre Nios® V 28

Voye Feedback

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm
726952 | 2025.07.16

Nòt:

Lè pò sibòdone TCM lan konekte ak yon òdinatè ekstèn, li ka parèt ak yon adrès baz diferan de adrès baz ki te asiyen nan nwayo processeur a. Altera rekòmande pou mete tou de adrès yo sou menm valè a.

2.3.1.4. Entèfas Memwa Ekstèn (EMIF)
EMIF (External Memory Interface) fonksyone menm jan ak SRAM (Static Random Access Memory), men li dinamik epi li bezwen rafrechisman peryodik pou konsève kontni li. Selil memwa dinamik ki nan EMIF yo pi piti pase selil memwa estatik ki nan SRAM yo, sa ki lakòz aparèy memwa ki gen plis kapasite ak mwens pri.
Anplis egzijans rafrechisman an, EMIF gen egzijans espesifik pou koòdone ki souvan mande pou pyès ki nan konpitè espesyalize nan kontwòl. Kontrèman ak SRAM, ki gen yon seri liy adrès fiks, EMIF òganize espas memwa li an bank, ranje, ak kolòn. Chanje ant bank ak ranje prezante kèk depans siplemantè, kidonk ou dwe bay lòd pou aksè memwa yo avèk anpil atansyon pou itilize EMIF avèk efikasite. EMIF miltiplekse adrès ranje ak kolòn tou sou menm liy adrès yo, sa ki diminye kantite broch ki nesesè pou yon gwosè EMIF bay.
Vèsyon EMIF ki gen pi gwo vitès, tankou DDR, DDR2, DDR3, DDR4, ak DDR5, enpoze egzijans strik sou entegrite siyal ke konsèpteur PCB yo dwe konsidere.
Aparèy EMIF yo klase pami kalite RAM ki pi abòdab e ki gen plis kapasite, sa ki fè yo yon opsyon popilè. Yon eleman kle nan yon koòdone EMIF se IP EMIF la, ki jere travay ki gen rapò ak miltipleksaj adrès, rafrechisman, ak chanjman ant ranje ak bank yo. Konsepsyon sa a pèmèt rès sistèm nan jwenn aksè a EMIF san yo pa bezwen konprann achitekti entèn li.

Enfòmasyon ki gen rapò ak Entèfas Memwa Ekstèn Sant Sipò IP

2.3.1.4.1. Ekstansyon Espas Adrès IP
Ekstansyon Espan Adrès Altera FPGA IP a pèmèt koòdone òdinatè prensipal ki gen yon map memwa jwenn aksè a yon map adrès ki pi gwo oswa pi piti pase lajè siyal adrès yo pèmèt. Ekstansyon Espan Adrès IP a divize espas adrèsab la an plizyè fenèt separe pou òdinatè prensipal la ka jwenn aksè nan pati memwa ki apwopriye a atravè fenèt la.
Ekstansyon Espan Adrès la pa limite lajè lame ak ajan a yon konfigirasyon 32-bit ak 64-bit. Ou ka itilize Ekstansyon Espan Adrès la ak fenèt adrès 1-64 bit.

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 29

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm
726952 | 2025.07.16

Figi 13. Ekstansyon Espas Adrès Altera FPGA IP
Adrès Ajan an

Ekstansyon Espas Adrès

Tablo kat
Pò Kontwòl A

…

Rejis Kontwòl 0 Rejis Kontwòl Z-1

Adrès Host Elaji H

Enfòmasyon ki gen rapò
Gid Itilizatè Quartus® Prime Pro Edition: Konsèpteur Platfòm Gade sijè Address Span Extender Intel® FPGA IP a pou plis enfòmasyon.

2.3.1.4.2. Itilizasyon Address Span Extender IP ak processeur Nios V la
Processeur Nios V 32-bit la ka adrese jiska 4 GB nan yon espas adrès. Si EMIF la gen plis pase 4 GB memwa, li depase maksimòm espas adrès ki sipòte a, sa ki fè sistèm Platform Designer la vin yon erè. Yon IP Address Span Extender nesesè pou rezoud pwoblèm sa a lè yo divize yon sèl espas adrès EMIF an plizyè fenèt ki pi piti.
Altera rekòmande pou ou konsidere paramèt sa yo.

Tablo 21. Paramèt Ekstansyon Espay Adrès

Paramèt

Anviwònman Rekòmande

Lajè Chemen Done
Lajè Adrès Mèt Byte Elaji

Chwazi 32-bit, ki gen rapò ak processeur 32-bit la. Sa depann de gwosè memwa EMIF la.

Lajè Adrès Mo Esklav Lajè Konte Rafal

Chwazi 2 GB oswa mwens. Rès adrès processeur Nios V la rezève pou lòt adrès IP entegre.
Kòmanse avèk 1 epi ogmante valè sa piti piti pou amelyore pèfòmans.

Kantite sou-fenèt

Chwazi 1 sou-fenèt si w ap konekte EMIF ak processeur Nios V la kòm memwa enstriksyon ak done, oubyen toude. Chanje ant plizyè sou-fenèt pandan processeur Nios V la ap egzekite apati EMIF se danjere.

Aktive Pò Kontwòl Esklav la

Dezaktive pò kontwòl esklav la si w ap konekte EMIF ak processeur Nios V la kòm memwa enstriksyon ak/oswa done. Menm pwoblèm ak kantite sou-fenèt yo.

Lekti Maksimòm An Atant

Kòmanse avèk 1 epi ogmante valè sa piti piti pou amelyore pèfòmans.

Manyèl Konsepsyon Processeur Entegre Nios® V 30

Voye Feedback

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm 726952 | 2025.07.16
Figi 14. Konekte Enstriksyon ak Manadjè Done ak Ekstansyon Espas Adrès la

Figi 15. Map Adrès

Remake byen ke Ekstandè Espan Adrès la ka jwenn aksè a tout espas memwa 8GB EMIF la. Sepandan, atravè Ekstandè Espan Adrès la, processeur Nios V la ka jwenn aksè sèlman a premye espas memwa 1GB EMIF la.

Figi 16. Dyagram blòk senplifye

Sistèm Designer platfòm

3 GB ki rete yo

Adrès processeur Nios V la

span se pou entegre

NNioios sVV PProrocecsesosor r
M

Adrès IP mou nan menm sistèm nan.
Fenèt 1 GB

Entèval Adrès

Ekstansyon

Se sèlman premye 1 GB la

memwa EMIF konekte ak Nios V

EMIF

processeur.

8 GB
S

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 31

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm
726952 | 2025.07.16
2.3.1.4.3. Definisyon Aparèy Memwa Linker Ekstansyon Espan Adrès 1. Defini Ekstansyon Espan Adrès (EMIF) la kòm vektè réinitializasyon an. Altènativman, ou ka asiyen vektè réinitializasyon processeur Nios V la bay lòt memwa, tankou OCRAM oswa aparèy flash.
Figi 17. Plizyè Opsyon kòm Vektè Reyajiste
Sepandan, Editè Pakè Sipò Konsèy la (BSP) pa ka anrejistre Adrès Span Extender (EMIF) la otomatikman kòm yon memwa valab. Tou depan de chwa ou fè a, ou pral wè de sitiyasyon diferan jan yo montre nan figi sa yo. Figi 18. Erè BSP lè w ap defini Adrès Span Extender (EMIF) kòm Vektè Reyajisteman.

Manyèl Konsepsyon Processeur Entegre Nios® V 32

Voye Feedback

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm 726952 | 2025.07.16
Figi 19. EMIF ki manke lè w ap defini lòt memwa kòm vektè Reyajisteman

2. Ou dwe ajoute Address Span Extender (EMIF) la manyèlman lè l sèvi avèk Ajoute Aparèy Memwa, Ajoute Rejyon Memwa Linker, ak Ajoute Map Seksyon Linker nan onglet Script BSP Linker la.
3. Swiv etap sa yo:
a. Detèmine espas adrès Ekstansyon Espas Adrès la lè l sèvi avèk Kat Memwa a (Egzanp lanample nan figi ki anba la a itilize yon seri Address Span Extender soti nan 0x0 rive nan 0x3fff_ffff).
Figi 20. Kat memwa

b. Klike sou Ajoute Aparèy Memwa, epi ranpli selon enfòmasyon ki nan Kat Memwa konsepsyon ou an: i. Non Aparèy: emif_ddr4. Remak: Asire w ou kopye menm non an nan Kat Memwa a. ii. Adrès Debaz: 0x0 iii. Gwosè: 0x40000000
c. Klike sou Ajoute pou ajoute yon nouvo rejyon memwa lyezon:

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 33

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm
726952 | 2025.07.16

Tablo 22. Ajoute Rejyon Memwa Linker

Etap

Reyajiste vektè a

emif_ddr4

Lòt souvni

Ajoute yon nouvo Rejyon Memwa Linker ki rele reset. Ajoute yon nouvo Rejyon Memwa Linker pou la

· Non Rejyon: Reyajiste

emif_ddr4.

· Gwosè Rejyon: 0x20

· Non Rejyon: emif_ddr4

· Aparèy memwa: emif_ddr4

· Gwosè Rejyon: 0x40000000

· Dekalaj Memwa: 0x0

· Aparèy memwa: emif_ddr4

· Dekalaj Memwa: 0x0

Ajoute yon nouvo Rejyon Memwa Linker pou la

emif_ddr4 ki rete a.

· Non Rejyon: emif_ddr4

· Gwosè Rejyon an: 0x3fffffe0

· Aparèy memwa: emif_ddr4

· Dekalaj Memwa: 0x20

Figi 21. Rejyon Linker lè w ap defini Address Span Extender (EMIF) kòm Vektè Reyajisteman

Figi 22. Rejyon Linker lè w ap defini lòt memwa kòm vektè Reyajiste
d. Yon fwa ou ajoute emif_ddr4 la nan BSP a, ou ka chwazi li pou nenpòt seksyon Linker.
Figi 23. Yo te ajoute Address Span Extender (EMIF) avèk siksè.

e. Inyore avètisman an sou aparèy memwa emif_ddr4 la pa vizib nan konsepsyon SOPC la.
f. Kontinye pou jenere BSP.
Enfòmasyon ki gen rapò Entwodiksyon sou metòd demaraj processeur Nios V nan paj 51

Manyèl Konsepsyon Processeur Entegre Nios® V 34

Voye Feedback

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm 726952 | 2025.07.16
2.3.2. Memwa ki pa volatil
Memwa ki pa volatil la kenbe sa ki ladan l lè kouran an etenn, sa ki fè li yon bon chwa pou estoke enfòmasyon ke sistèm nan dwe rekipere apre yon sik demaraj sistèm nan. Memwa ki pa volatil la souvan estoke kòd demaraj processeur a, paramèt aplikasyon pèsistan yo, ak done konfigirasyon Altera FPGA. Malgre ke memwa ki pa volatil la gen avantaj...tagPou konsève done li yo lè ou retire kouran an, li pi dousman konpare ak memwa volatil, epi souvan li gen pwosedi ekriti ak efasman ki pi konplèks. Memwa ki pa volatil anjeneral garanti sèlman pou efase yon sèten kantite fwa, apre sa li ka echwe.
ExampMemwa ki pa volatil yo enkli tout kalite flash, EPROM, ak EEPROM. Altera rekòmande pou ou estoke bitstream Altera FPGA ak imaj pwogram Nios V nan yon memwa ki pa volatil, epi sèvi ak flash seri kòm aparèy demaraj pou processeur Nios V yo.
Enfòmasyon ki gen rapò
· Gid Itilizatè Entèfas Flash Seri Jenerik Altera FPGA IP
· Gid Itilizatè Kliyan Bwat Lapòs Altera FPGA IP · Gid Itilizatè Memwa Flash MAX® 10: Nwayo Altera FPGA IP Flash Sou Chip la
2.4. Pi bon pratik pou revèy ak réinitializasyon
Li enpòtan pou konprann kijan revèy processeur Nios V a ak domèn reset la kominike avèk chak periferik li konekte avèk li. Yon sistèm processeur Nios V senp kòmanse avèk yon sèl domèn revèy, epi li ka vin konplike avèk yon sistèm domèn plizyè revèy lè yon domèn revèy rapid fè kolizyon ak yon domèn revèy ralanti. Ou bezwen pran nòt epi konprann kijan diferan domèn sa yo soti nan reset la epi asire w ke pa gen okenn pwoblèm sibtil.
Pou pi bon pratik, Altera rekòmande pou mete processeur Nios V la ak memwa demaraj la nan menm domèn revèj la. Pa lage processeur Nios V la nan yon reset nan yon domèn revèj rapid lè l ap demaraj nan yon memwa ki abite nan yon domèn revèj trè dousman, sa ki ka lakòz yon erè pou chèche enstriksyon. Ou ka bezwen kèk sekans manyèl pi lwen pase sa Platform Designer bay pa default, epi planifye topoloji lage reset la kòmsadwa selon ka itilizasyon ou an. Si ou vle reset sistèm ou an apre li fin limen epi li fonksyone pou yon ti tan, aplike menm konsiderasyon yo pou sekans reset sistèm lan ak egzijans inisyalizasyon apre reset la.
2.4.1. Sistèm JTAG Revèy
Espesifye kontrent revèy yo nan chak sistèm processeur Nios V se yon konsiderasyon enpòtan nan konsepsyon sistèm epi li nesesè pou koreksyon ak konpòtman deterministik. Quartus Prime Timing Analyzer la fè analiz distribisyon estatik pou valide pèfòmans distribisyon tout lojik nan konsepsyon ou an lè l sèvi avèk metodoloji kontrent, analiz ak rapò estanda endistri a.
Examp1. Revèy debaz 100 MHz ak sik devwa 50/50 ak 16 MHz JTAG Revèy
#***************************************************************** # Kreye yon revèy 100MHz #************************************************************ create_clock -name {clk} -period 10 [get_ports {clk}] #************************* Kreye yon J 16MHzTAG Revèy #*************************

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 35

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] Enfòmasyon ki gen rapò Liv resèt analizè delè Quartus Prime
2.4.2. Entèfas Demann Reyajisteman
Processeur Nios V a gen ladan yon fonksyonalite demann réinitializasyon opsyonèl. Fonksyonalite demann réinitializasyon an gen ladan siyal reset_req ak reset_req_ack.
Pou aktive demann Reyajisteman an nan Platform Designer: 1. Lanse Editè Paramèt IP Processeur Nios V la. 2. Nan paramèt Itilize Demann Reyajisteman an, aktive Entèfas Ajoute Demann Reyajisteman an.
opsyon.
Figi 24. Aktive Demann Reyajisteman Processeur Nios V la
Siyal reset_req la aji tankou yon entèripsyon. Lè ou deklare reset_req la, w ap mande pou reinițialize nwayo a. Nwayo a ap tann nenpòt tranzaksyon otobis ki poko fini operasyon li. Pa egzanpampPa egzanp, si gen yon tranzaksyon aksè memwa annatant, nwayo a ap tann yon repons konplè. Menm jan an tou, nwayo a aksepte nenpòt repons enstriksyon annatant men li pa bay yon demann enstriksyon apre li fin resevwa siyal reset_req la.
Operasyon réinitializasyon an gen ladan l etap sa yo: 1. Ranpli tout operasyon ki annatant yo 2. Vide tiyo entèn lan 3. Mete kontè pwogram nan sou vektè réinitializasyon an 4. Réinitialise nwayo a. Tout operasyon réinitializasyon an pran kèk sik revèy. reset_req la dwe rete deklare jiskaske reset_req_ack deklare, sa ki endike operasyon réinitializasyon nwayo a fini avèk siksè. Si ou pa fè sa, eta nwayo a ap vin pa determinis.

Manyèl Konsepsyon Processeur Entegre Nios® V 36

Voye Feedback

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm 726952 | 2025.07.16
2.4.2.1. Ka Itilizasyon tipik
· Ou ka deklare siyal reset_req la depi limen pou anpeche nwayo processeur Nios V la kòmanse ekzekisyon pwogram nan apati vektè reset li a jiskaske lòt òdinatè FPGA nan sistèm nan inisyalize memwa demaraj processeur Nios V la. Nan ka sa a, tout sousistèm nan ka fè eksperyans yon reset pyès ki nan konpitè pwòp. Processeur Nios V la rete nan yon eta demann reset pou yon tan endefini jiskaske lòt òdinatè FPGA yo inisyalize memwa demaraj processeur a.
· Nan yon sistèm kote ou dwe Reyajiste nwayo processeur Nios V la san ou pa deranje rès sistèm nan, ou ka aktive siyal reset_req la pou kanpe operasyon aktyèl nwayo a nèt epi rekòmanse processeur a apati vektè Reyajisteman an yon fwa sistèm nan lage siyal reset_req_ack la.
· Yon òdinatè ekstèn ka itilize koòdone demann réinitializasyon an pou fasilite aplikasyon travay sa yo:
— Sispann pwogram processeur Nios V aktyèl la.
— Chaje yon nouvo pwogram nan memwa demaraj processeur Nios V la.
— Pèmèt processeur a kòmanse egzekite nouvo pwogram nan.
Altera rekòmande pou w aplike yon mekanis delè pou kontwole eta siyal reset_req_ack la. Si nwayo processeur Nios V la tonbe nan yon kondisyon eta datant enfini epi li bloke pou yon rezon enkoni, reset_req_ack pa ka deklare endefiniman. Mekanis delè a pèmèt ou:
· Defini yon peryòd tan pou rekiperasyon epi fè rekiperasyon sistèm ak yon réinitializasyon nivo sistèm.
· Fè yon réinitializasyon nivo pyès ki nan konpitè a.
2.4.3. Reyajiste IP lage a
Aparèy ki baze sou Altera SDM yo itilize yon achitekti paralèl, ki baze sou sektè, ki distribye lojik twal debaz la atravè plizyè sektè. Altera rekòmande pou w itilize Reset Release Altera FPGA IP kòm youn nan premye antre yo nan sikwi reset la. Aparèy ki baze sou Intel® SDM yo gen ladan yo aparèy Stratix® 10, ak AgilexTM. Aparèy ki baze sou blòk kontwòl yo pa afekte pa egzijans sa a.
Enfòmasyon ki gen rapò
AN 891: Itilizasyon Reyajisteman Altera FPGA IP la
2.5. Asiyen yon Ajan Defo
Konsèpteur Platfòm pèmèt ou presize yon ajan pa defo ki aji kòm ajan pa defo repons erè a. Ajan pa defo ou deziyen an bay yon sèvis repons erè pou òdinatè ki eseye aksè ki pa dekode nan map adrès la.
Senaryo sa yo deklanche yon evènman ki pa dekode:
· Vyolasyon eta sekirite tranzaksyon otobis la
· Aksè tranzaksyon nan rejyon memwa ki pa defini
· Evènman eksepsyonèl elatriye.

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 37

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm
726952 | 2025.07.16

Yo ta dwe asiyen yon ajan default pou jere evènman sa yo, kote yon tranzaksyon ki pa defini redireksyone bay ajan default la epi answit reponn a processeur Nios V la ak yon repons erè.
Enfòmasyon ki gen rapò
· Gid Itilizatè Quartus Prime Pro Edition: Konsèpteur Platfòm. Deziyen yon Ajan Defo
· Gid Itilizatè Quartus Prime Pro Edition: Konsèptè Platfòm. Repons Erè Esklav Altera FPGA IP
· Github – Konpozan Reyajisteman Siplemantè pou Qsys

2.6. Asiyen yon Ajan UART pou Enpresyon
Enpresyon itil pou debogaj aplikasyon lojisyèl la, epi tou pou siveye eta sistèm ou an. Altera rekòmande pou enprime enfòmasyon debaz tankou yon mesaj demaraj, yon mesaj erè, ak pwogrè ekzekisyon aplikasyon lojisyèl la.
Evite itilize fonksyon bibliyotèk printf() la nan sikonstans sa yo: · Bibliyotèk printf() la lakòz aplikasyon an bloke si pa gen okenn òdinatè k ap li rezilta a.
Sa a aplikab pou J laTAG UART sèlman. · Bibliyotèk printf() la konsome anpil memwa pwogram.

2.6.1. Anpeche J a blokeTAG UART

Tablo 23. Diferans ant UART tradisyonèl ak JTAG UART

Kalite UART: UART tradisyonèl

Deskripsyon
Transmèt done seri kèlkeswa si yon òdinatè ekstèn ap koute. Si pa gen okenn òdinatè ki li done seri yo, done yo pèdi.

JTAG UART

Li ekri done yo transmèt nan yon memwa tanpon (buffer) epi li konte sou yon lame ekstèn pou li nan memwa tanpon an pou vide li.

J laTAG Chofè UART la ap tann lè memwa tanpon pwodiksyon an plen. J laTAG Chofè UART la ap tann yon òdinatè ekstèn li nan memwa tanporè pwodiksyon an anvan li ekri plis done transmisyon. Pwosesis sa a anpeche pèt done transmisyon yo.
Sepandan, lè debogaj sistèm lan pa nesesè, tankou pandan pwodiksyon, sistèm entegre yo deplwaye san yon PC lame konekte ak J.TAG UART. Si sistèm nan te chwazi J laTAG UART kòm ajan UART la, li ka lakòz sistèm nan bloke paske pa gen okenn lame ekstèn ki konekte.
Pou anpeche J blokeTAG UART, aplike youn nan opsyon sa yo:

Manyèl Konsepsyon Processeur Entegre Nios® V 38

Voye Feedback

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm
726952 | 2025.07.16

Tablo 24. Prevansyon sou bloke pa JTAG UART

Opsyon
Pa gen okenn koòdone UART ak chofè ki prezan
Sèvi ak lòt koòdone UART ak chofè
Prezève JTAG Entèfas UART (san chofè)

Pandan Devlopman Materyèl (nan Konsèpteur Platfòm)

Pandan Devlopman Lojisyèl (nan Editè Pakè Sipò Komisyon Konsèy la)

Retire JTAG UART ki soti nan sistèm nan

Konfigire hal.stdin, hal.stdout ak hal.stderr kòm Okenn.

Ranplase JTAG UART ak lòt konfigirasyon lojisyèl hal.stdin, hal.stdout ak hal.stderr

IP UART

ak lòt IP UART mou.

Prezève JTAG UART nan sistèm nan

· Konfigire hal.stdin, hal.stdout ak hal.stderr kòm Okenn nan Editè Pakè Sipò Komisyon Konsèy la.
· Enfim JTAG Chofè UART nan onglet Chofè BSP la.

2.7. JTAG Siyal yo
Modil debogaj processeur Nios V la itilize J laTAG koòdone pou telechaje lojisyèl ELF ak debogaj lojisyèl. Lè w ap debogaj konsepsyon w lan ak J laTAG koòdone, J laTAG Siyal TCK, TMS, TDI, ak TDO yo aplike kòm yon pati nan konsepsyon an. Espesifikasyon J laTAG Kontrent siyal nan chak sistèm processeur Nios V se yon konsiderasyon enpòtan nan konsepsyon sistèm epi li nesesè pou koreksyon ak konpòtman deterministik.
Altera rekòmande pou frekans revèy sistèm nenpòt konsepsyon gen omwen kat fwa J la.TAG frekans revèy la pou asire ke nwayo enstrimantasyon sou chip la (OCI) fonksyone byen.
Enfòmasyon ki gen rapò · Liv resèt Quartus® Prime Timing Analyzer: JTAG Siyal yo
Pou plis enfòmasyon sou JTAG gid kontrent tan. · KDB: Poukisa niosv-download echwe ak yon processeur Nios® V/m ki pa konekte nan kanalizasyon nan
JTAG frekans 24MHz oubyen 16Mhz?
2.8. Optimize Pèfòmans Sistèm Konsèpteur Platfòm lan
Platform Designer bay zouti pou optimize pèfòmans entèkoneksyon sistèm pou konsepsyon Altera FPGA yo.

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 39

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm
726952 | 2025.07.16
Figi 25. Egzanp Optimizasyonamples

Ansyen anampFigi ki nan figi a montre etap sa yo:
1. Ajoute Pipeline Bridge pou soulaje chemen kritik yo lè li mete li: a. Ant Manadjè Enstriksyon an ak ajan li yo b. Ant Manadjè Done a ak ajan li yo
2. Aplike Vrè doub pò RAM sou chip la, ak chak pò dedye a Manadjè Enstriksyon an ak Manadjè Done a respektivman.

Manyèl Konsepsyon Processeur Entegre Nios® V 40

Voye Feedback

2. Konsepsyon Sistèm Materyèl Processeur Nios V ak Lojisyèl Quartus Prime ak Konsèpteur Platfòm 726952 | 2025.07.16
Gade lyen ki gen rapò ak sijè sa a anba a, ki prezante teknik pou itilize zouti ki disponib yo ak konpwomi chak aplikasyon.
Enfòmasyon ki gen rapò · Gid itilizatè Quartus® Prime Pro Edition: Konsèpteur platfòm
Gade sijè Optimize pèfòmans sistèm Platform Designer pou plis enfòmasyon. · Gid itilizatè Quartus® Prime Standard Edition: Platform Designer Gade sijè Optimize pèfòmans sistèm Platform Designer pou plis enfòmasyon.

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 41

726952 | 2025.07.16 Voye Feedback

3. Konsepsyon Sistèm Lojisyèl Processeur Nios V
Chapit sa a dekri pwosesis devlopman lojisyèl processeur Nios V a ak zouti lojisyèl ou ka itilize nan devlopman sistèm konsepsyon entegre ou a. Kontni an sèvi kòm yon rezime.view anvan yo te devlope yon sistèm lojisyèl processeur Nios V.
Figi 26. Pwosesis Konsepsyon Lojisyèl
Kòmanse

Jenere BSP a nan Konsèpteur Platfòm lan avèk Editè BSP a

Jenere BSP a lè l sèvi avèk Nios V Command Shell la
Jenere Aplikasyon CMake Build la File Sèvi ak Nios V Command Shell la

Nòt:

Enpòte BSP a ak Aplikasyon CMake Build la File
Bati aplikasyon processeur Nios V la lè l sèvi avèk
IDE RiscFree pou Intel FPGA

Bati aplikasyon Nios V Processor la lè l sèvi avèk nenpòt
editè kòd sous liy kòmand, CMake, ak Make
kòmandman
Fen

Altera rekòmande pou ou itilize yon twous devlopman Altera FPGA oswa yon kat pwototip koutim pou devlopman lojisyèl ak debogaj. Anpil periferik ak fonksyonalite nivo sistèm disponib sèlman lè lojisyèl ou a ap fonksyone sou yon kat reyèl.

© Altera Corporation. Altera, logo Altera a, logo `a` a, ak lòt mak Altera yo se mak komèsyal Altera Corporation. Altera rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Altera pa pran okenn responsablite ki soti nan aplikasyon oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a, sof si Altera dakò ekspresman alekri. Kliyan Altera yo konseye pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis. *Lòt non ak mak ka reklame kòm pwopriyete lòt moun.

3. Konsepsyon Sistèm Lojisyèl Processeur Nios V 726952 | 2025.07.16
3.1. Pwosesis Devlopman Lojisyèl Processeur Nios V la
3.1.1. Pwojè Pakè Sipò Konsèy Administrasyon an
Yon pwojè Nios V Board Support Package (BSP) se yon bibliyotèk espesyalize ki gen kòd sipò espesifik pou sistèm nan. Yon BSP bay yon anviwònman ekzekisyon lojisyèl ki pèsonalize pou yon sèl processeur nan yon sistèm pyès ki nan konpitè processeur Nios V.
Lojisyèl Quartus Prime la bay Editè Pake Sipò Komisyon Konsèy Nios V ak zouti sèvis piblik niosv-bsp pou modifye paramèt ki kontwole konpòtman BSP la.
Yon BSP gen ladan l eleman sa yo: · Kouch abstrèksyon pyès ki nan konpitè · Chofè aparèy · Pakè lojisyèl opsyonèl · Sistèm operasyon an tan reyèl opsyonèl
3.1.2. Pwojè Aplikasyon an
Yon pwojè aplikasyon Nios VC/C++ gen karakteristik sa yo: · Li konsiste de yon koleksyon kòd sous ak yon CMakeLists.txt.
— CMakeLists.txt la konpile kòd sous la epi lye l avèk yon BSP ak youn oubyen plizyè bibliyotèk opsyonèl, pou kreye yon .elf. file
· Youn nan sous yo files gen fonksyon main() ladan l. · Gen ladan l kòd ki rele fonksyon nan bibliyotèk ak BSP yo.
Altera bay zouti itilite niosv-app nan zouti itilite lojisyèl Quartus Prime pou kreye Aplikasyon CMakeLists.txt la, ak RiscFree IDE pou Altera FPGA yo pou modifye kòd sous la nan yon anviwònman ki baze sou Eclipse.
3.2. Zouti Devlopman Entegre Altera FPGA
Processeur Nios V a sipòte zouti sa yo pou devlopman lojisyèl: · Entèfas Itilizatè Grafik (GUI) – Zouti devlopman grafik ki disponib nan
tou de sistèm operasyon (OS) Windows* ak Linux*. — Editè Pake Sipò Komisyon Konsèy Nios V (Editè Nios V BSP) — Ashling RiscFree IDE pou Altera FPGA · Zouti Liy Kòmand (CLI) – Zouti devlopman ki lanse nan Nios V Command Shell la. Chak zouti bay pwòp dokimantasyon li sou fòm èd aksesib nan liy kòmand lan. Louvri Nios V Command Shell la epi tape kòmand sa a: –ede pou view meni Èd la. — Zouti Nios V Utilities — File Zouti Konvèsyon Fòma — Lòt Zouti Itilite

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 43

3. Konsepsyon Sistèm Lojisyèl Processeur Nios V 726952 | 2025.07.16

Tablo 25. Rezime Travay Zouti GUI ak Zouti Liy Kòmand

Travay

Zouti entèfas

Zouti liy kòmand

Kreye yon BSP

Editè Nios V BSP

· Nan lojisyèl Quartus Prime Pro Edition an: niosv-bsp -c -s=<.qsys file> -t= [OPSYON] paramèt.bsp
· Nan lojisyèl Quartus Prime Standard Edition an: niosv-bsp -c -s=<.sopcinfo file> -t= [OPSYON] paramèt.bsp

Jenere yon BSP lè l sèvi avèk .bsp ki deja egziste a file
Mizajou yon BSP

Editè Nios V BSP Editè Nios V BSP

niosv-bsp -g [OPSYON] anviwònman.bsp niosv-bsp -u [OPSYON] anviwònman.bsp

Egzamine yon BSP

Editè Nios V BSP

niosv-bsp -q -E= [OPSYON] paramèt.bsp

Kreye yon aplikasyon

–

niosv-app -a= -b= -s= fileanyè s> [OPSYON]

Kreye yon bibliyotèk itilizatè

–

niosv-app -l= -s= fileanyè s> -p= [OPSYON]

Modifye yon aplikasyon Modifye yon bibliyotèk itilizatè Bati yon aplikasyon

IDE RiscFree pou Altera FPGA yo
IDE RiscFree pou Altera FPGA yo
IDE RiscFree pou Altera FPGA yo

Nenpòt editè sous liy kòmand
Nenpòt editè sous liy kòmand
· fè · cmake

Bati yon bibliyotèk itilizatè

IDE RiscFree pou Altera FPGA yo

· fè · cmake

Telechaje yon aplikasyon ELF
Konvèti .elf la file

IDE RiscFree pou Altera FPGA yo
–

telechaje niosv
· elf2flash · elf2hex

Enfòmasyon ki gen rapò
Gid Itilizatè Ashling RiscFree Entegre Anviwònman Devlopman (IDE) pou Altera FPGA yo

3.2.1. Editè Pakè Sipò Kat Pwosesè Nios V
Ou ka itilize Editè BSP processeur Nios V a pou fè travay sa yo: · Kreye oswa modifye yon pwojè BSP processeur Nios V · Modifye paramèt yo, rejyon lyezon yo, ak map seksyon yo · Chwazi pakè lojisyèl ak chofè aparèy.
Kapasite Editè BSP a gen ladan kapasite sèvis piblik niosv-bsp yo. Nenpòt pwojè ki kreye nan Editè BSP a kapab kreye tou lè l sèvi avèk sèvis piblik liy kòmand yo.

Manyèl Konsepsyon Processeur Entegre Nios® V 44

Voye Feedback

3. Konsepsyon Sistèm Lojisyèl Processeur Nios V 726952 | 2025.07.16

Nòt:

Pou lojisyèl Quartus Prime Standard Edition, gade AN 980: Nios V Processor Quartus Prime Software Support pou etap sa yo pou lanse koòdone itilizatè grafik Editè BSP a.

Pou lanse Editè BSP a, swiv etap sa yo: 1. Louvri Konsèpteur Platfòm, epi ale nan File meni.
a. Pou ouvri yon paramèt BSP ki deja egziste file, klike sou Ouvri… b. Pou kreye yon nouvo BSP, klike sou Nouvo BSP… 2. Chwazi onglet Editè BSP a epi bay detay ki apwopriye yo.

Figi 27. Lanse Editè BSP a

Enfòmasyon ki gen rapò AN 980: Sipò lojisyèl Quartus Prime pou processeur Nios V
3.2.2. IDE RiscFree pou Altera FPGA yo
IDE RiscFree pou Altera FPGA yo se yon IDE ki baze sou Eclipse pou processeur Nios V la. Altera rekòmande pou ou devlope lojisyèl processeur Nios V la nan IDE sa a pou rezon sa yo: · Fonksyonalite yo devlope epi verifye pou yo konpatib ak Nios V la.
koule konstriksyon processeur. · Ekipe ak tout chèn zouti nesesè yo ak zouti sipò ki pèmèt ou
pou kòmanse devlopman processeur Nios V fasilman.
Enfòmasyon ki gen rapò Gid itilizatè Ashling RiscFree Integrated Development Environment (IDE) pou Altera FPGA yo
3.2.3. Zouti Itilite Nios V yo
Ou ka kreye, modifye, epi konstwi pwogram Nios V avèk kòmandman tape nan yon liy kòmand oswa entegre nan yon script. Zouti liy kòmand Nios V ki dekri nan seksyon sa a yo nan Anyè /niosv/bin nan.

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 45

3. Konsepsyon Sistèm Lojisyèl Processeur Nios V 726952 | 2025.07.16

Tablo 26. Zouti Nios V Utilities yo

Zouti Liy Kòmand

Rezime

niosv-app niosv-bsp niosv-download niosv-shell niosv-stack-rapò

Pou jenere epi konfigire yon pwojè aplikasyon.
Pou kreye oswa mete ajou yon paramèt BSP file epi kreye BSP a files. Pou telechaje ELF la file nan yon processeur Nios® V.
Pou ouvri Nios V Command Shell la. Pou enfòme w sou espas memwa ki rete disponib pou aplikasyon w lan .elf pou itilizasyon pil oswa heap.

3.2.4. File Zouti Konvèsyon Fòma

File Konvèsyon fòma a pafwa nesesè lè w ap pase done soti nan yon sèvis piblik pou ale nan yon lòt. file zouti konvèsyon fòma yo nan la
anyè enstalasyon lojisyèl la> anyè /niosv/bin.

Tablo 27. File Zouti Konvèsyon Fòma

Zouti Liy Kòmand elf2flash elf2hex

Rezime Pou tradui .elf la file an fòma .srec pou pwogramasyon memwa flash. Pou tradui .elf la file an fòma .hex pou inisyalizasyon memwa.

3.2.5. Lòt zouti sèvis piblik yo

Ou ka bezwen zouti liy kòmand sa yo lè w ap bati yon sistèm ki baze sou yon processeur Nios V. Zouti liy kòmand sa yo swa bay pa Intel nan /quartus/bin oubyen akeri nan men
zouti sous ouvè.

Tablo 28. Lòt zouti liy kòmand

Zouti Liy Kòmand

Kalite

Rezime

tèminal juart

Intel bay

Pou kontwole stdout ak stderr, epi pou bay enfòmasyon pou yon processeur Nios® V.
sou-sistèm atravè stdin. Zouti sa a sèlman aplike pou J laTAG UART IP lè li konekte ak processeur Nios® V la.

ouvènocd

Intel bay pou egzekite OpenOCD.

openocd-cfg-gen

Founi pa Intel · Pou jenere konfigirasyon OpenOCD a file· Pou montre JTAG endèks aparèy chèn.

Manyèl Konsepsyon Processeur Entegre Nios® V 46

Voye Feedback

726952 | 2025.07.16 Voye Feedback
4. Solisyon pou konfigirasyon ak demaraj processeur Nios V la
Ou ka konfigire processeur Nios V la pou l demarre epi egzekite lojisyèl soti nan diferan kote memwa. Memwa demaraj la se memwa flash Quad Serial Peripheral Interface (QSPI), memwa sou chip (OCRAM), oswa memwa Tightly Coupled Memory (TCM).
Enfòmasyon ki gen rapò · Kondisyon deklanchè pou mete aparèy la sou paj 193 · Deklanchè pou mete aparèy la sou pouvwa
Pou plis enfòmasyon sou deklanchè pouvwa-up yo.
4.1. Entwodiksyon
Processeur Nios V a sipòte de kalite pwosesis demaraj: · Egzekite-an-Place (XIP) lè l sèvi avèk fonksyon alt_load() · Pwogram kopye nan RAM lè l sèvi avèk kopiè demaraj. Devlopman pwogram entegre Nios V yo baze sou kouch abstrèksyon pyès ki nan konpitè (HAL). HAL la bay yon ti pwogram chajè demaraj (ke yo rele tou kopiè demaraj) ki kopye seksyon lyen ki enpòtan yo soti nan memwa demaraj la nan kote ekzekisyon yo nan moman demaraj la. Ou ka presize kote ekzekisyon memwa pwogram ak done yo lè w manipile paramèt Editè Pakè Sipò Konsèy (BSP) la. Seksyon sa a dekri: · Kopyè demaraj processeur Nios V ki demarre sistèm processeur Nios V ou a dapre
seleksyon memwa demaraj la · Opsyon demaraj processeur Nios V ak koule jeneral · Solisyon pwogramasyon Nios V pou memwa demaraj ki chwazi a
4.2. Konekte Aplikasyon yo
Lè w ap jenere pwojè processeur Nios V la, Editè BSP a jenere de lyen ki gen rapò. files: · linker.x: Kòmandman linker la file ke aplikasyon ki pwodui a fèfile itilizasyon
pou kreye binè .elf la file. · linker.h: Gen enfòmasyon sou layout memwa linker la. Tout modifikasyon paramèt linker ou fè nan pwojè BSP a afekte kontni de linker sa yo. fileChak aplikasyon processeur Nios V gen seksyon lyen sa yo:
© Altera Corporation. Altera, logo Altera a, logo `a` a, ak lòt mak Altera yo se mak komèsyal Altera Corporation. Altera rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Altera pa pran okenn responsablite ki soti nan aplikasyon oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a, sof si Altera dakò ekspresman alekri. Kliyan Altera yo konseye pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis. *Lòt non ak mak ka reklame kòm pwopriyete lòt moun.

4. Solisyon Konfigirasyon ak Demaraj Processeur Nios V 726952 | 2025.07.16

Tablo 29. Seksyon Linker yo

.tèks

Seksyon Linker yo

.rodata

.rwdata

.bss

pil

.pil

Deskripsyon Kòd ki ka egzekite. Nenpòt done lekti sèlman ki itilize nan ekzekisyon pwogram nan. Sere done lekti-ekriti ki itilize nan ekzekisyon pwogram nan. Gen ladan done estatik ki pa inisyalize. Gen ladan memwa ki asiyen dinamikman. Sere paramèt apèl fonksyon ak lòt done tanporè.

Ou ka ajoute seksyon lyen adisyonèl nan .elf la. file pou kenbe kòd ak done pèsonalize. Seksyon lyen sa yo mete nan rejyon memwa ki gen non, defini pou koresponn ak aparèy memwa fizik ak adrès. Pa default, Editè BSP jenere seksyon lyen sa yo otomatikman. Sepandan, ou ka kontwole seksyon lyen yo pou yon aplikasyon patikilye.

4.2.1. Konpòtman Lyen
Seksyon sa a dekri konpòtman lyezon pa defo Editè BSP a ak kijan pou kontwole konpòtman lyezon an.

4.2.1.1. Koneksyon BSP pa Defo
Pandan konfigirasyon BSP a, zouti yo fè etap sa yo otomatikman:
1. Bay non rejyon memwa yo: Bay chak aparèy memwa sistèm yon non epi ajoute chak non nan linker la. file kòm yon rejyon memwa.
2. Jwenn pi gwo memwa a: Idantifye pi gwo rejyon memwa lekti ak ekriti nan linker la. file.
3. Bay seksyon lyezon yo: Mete seksyon lyezon defo yo (.text, .rodata, .rwdata, .bss, .heap, ak .stack) nan rejyon memwa ki idantifye nan etap anvan an.
4. Ekri files: Ekri linker.x ak linker.h files.
Tipikman, konplo alokasyon seksyon lyen an fonksyone pandan pwosesis devlopman lojisyèl la paske aplikasyon an garanti pou fonksyone si memwa a ase gwo.
Règ pou konpòtman lyen pa defo yo genyen nan script Tcl Altera yo bsp-set-defaults.tcl ak bsp-linker-utils.tcl ki nan Anyè /niosv/scripts/bsp-defaults la. Kòmand niosv-bsp la envoke script sa yo. Pa modifye script sa yo dirèkteman.

Manyèl Konsepsyon Processeur Entegre Nios® V 48

Voye Feedback

4. Solisyon Konfigirasyon ak Demaraj Processeur Nios V 726952 | 2025.07.16

4.2.1.2. Koneksyon BSP konfigirab
Ou ka jere konpòtman koneksyon pa defo a nan onglet Script Linker nan Editè BSP a. Manipile script linker la lè l sèvi avèk metòd sa yo: · Ajoute yon rejyon memwa: Konbine yon non rejyon memwa ak yon aparèy memwa fizik. · Ajoute yon konbinasyon seksyon: Konbine yon non seksyon ak yon rejyon memwa. BSP a
Editè a pèmèt ou view kat memwa a anvan ak apre yo fin fè chanjman yo.

4.3. Metòd Demaraj Processeur Nios V

Gen kèk metòd pou demarre processeur Nios V nan aparèy Altera FPGA yo. Metòd pou demarre processeur Nios V yo varye selon seleksyon memwa flash la ak fanmi aparèy yo.

Tablo 30. Memwa Flash ki sipòte ak opsyon demaraj respektif yo

Memwa Boot ki Sipòte

Aparèy

Memwa Flash sou chip (pou konfigirasyon entèn)

Maksimòm 10 aparèy sèlman (avèk IP Flash sou chip)

Flash QSPI pou itilizasyon jeneral (pou done itilizatè sèlman)

Tout aparèy FPGA ki sipòte yo (avèk koòdone jenerik Flash Serial FPGA IP)

Konfigirasyon QSPI Flash (pou konfigirasyon seri aktif)

Kontwòl ki baze sou blòk
aparèy (ak Jenerik
Entèfas Flash Seri Intel FPGA IP)(2)

Metòd demaraj processeur Nios V la

Kote Aplikasyon an ap fonksyone

Kopi bòt

Aplikasyon processeur Nios V a egzekite sou plas apati Flash On-Chip la.

Memory Flash sou chip (XIP) + OCRAM/ RAM ekstèn (pou seksyon done ou ka ekri)

fonksyon alt_load()

Aplikasyon processeur Nios V kopye soti nan Flash On-Chip la nan RAM lè l sèvi avèk kopiè demaraj la.

OCRAM/RAM ekstèn

Reitilize Bootloader atravè GSFI

Aplikasyon processeur Nios V a egzekite sou plas nan yon memwa flash QSPI jeneral.

Memwa flash QSPI jeneral (XIP) + OCRAM/ RAM ekstèn (pou seksyon done ou ka ekri)

fonksyon alt_load()

Aplikasyon processeur Nios V kopye soti nan yon memwa flash QSPI jeneral pou ale nan RAM lè l sèvi avèk yon kopi demaraj.

OCRAM/RAM ekstèn

Charjeur demaraj atravè GSFI

Aplikasyon processeur Nios V a egzekite sou plas apati konfigirasyon flash QSPI a.

Konfigirasyon QSPI flash (XIP) + OCRAM/ RAM ekstèn (pou seksyon done ou ka ekri)

fonksyon alt_load()

Aplikasyon processeur Nios V kopye soti nan konfigirasyon flash QSPI a nan RAM lè l sèvi avèk kopiè demaraj la.

OCRAM/ RAM ekstèn Bootloader atravè GSFI kontinye…

(2) Gade AN 980: Sipò lojisyèl Nios V Processor Quartus Prime pou lis aparèy yo.

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 49

4. Solisyon Konfigirasyon ak Demaraj Processeur Nios V 726952 | 2025.07.16

Memwa Boot ki Sipòte
Memwa sou chip (OCRAM) Memwa byen konekte (TCM)

Aparèy
Aparèy ki baze sou SDM (avèk Mailbox Client Intel FPGA IP). (2)
Tout aparèy Altera FPGA ki sipòte yo (2)
Tout aparèy Altera FPGA ki sipòte yo (2)

Metòd demaraj processeur Nios V la
Aplikasyon processeur Nios V kopye soti nan konfigirasyon flash QSPI a nan RAM lè l sèvi avèk kopiè demaraj la.
Aplikasyon processeur Nios V a egzekite sou plas depi OCRAM.
Aplikasyon processeur Nios V la egzekite sou plas nan TCM.

Kote Aplikasyon an ap fonksyone

Kopi bòt

OCRAM/ RAM ekstèn Bootloader atravè SDM

OCRAM

fonksyon alt_load()

Enstriksyon TCM (XIP) Okenn + Done TCM (pou seksyon done ou ka ekri)

Figi 28. Pwosesis demaraj processeur Nios V la

Reyajiste

Processeur a sote pou Reyajiste vektè a (kòmansman kòd demaraj)

Yo ka kopye kòd aplikasyon an nan yon lòt kote memwa (selon opsyon demaraj yo).
Kòd bòt la inisyalize processeur a

Tou depan de opsyon demaraj yo, kòd demaraj la ka kopye valè inisyal pou done/kòd nan yon lòt espas memwa (alt_load).
Kòd bòt la inisyalize kòd aplikasyon an ak espas memwa done a.
Kòd bòt la inisyalize tout periferik sistèm lan ak chofè HAL yo (alt_main)
Antre nan prensipal la
Enfòmasyon ki gen rapò · Gid itilizatè Altera FPGA IP pou entèfas flash seri jenerik
Manyèl Konsepsyon Processeur Entegre Nios® V 50

Voye Feedback

4. Solisyon Konfigirasyon ak Demaraj Processeur Nios V 726952 | 2025.07.16
· Gid Itilizatè Kliyan Bwat Lapòs Altera FPGA IP · AN 980: Sipò Lojisyèl Quartus Prime Processeur Nios V
4.4. Entwodiksyon sou Metòd Demaraj Processeur Nios V la
Sistèm processeur Nios V yo mande pou imaj lojisyèl yo dwe konfigire nan memwa sistèm lan anvan processeur a ka kòmanse egzekite pwogram aplikasyon an. Gade Seksyon Linker yo pou seksyon linker defo yo.
Editè BSP a jenere yon script linker ki fè fonksyon sa yo: · Asire ke lojisyèl processeur a lye an akò avèk paramèt linker yo.
editè BSP a epi li detèmine ki kote lojisyèl la ye nan memwa a. · Li pozisyone rejyon kòd processeur a nan konpozan memwa a dapre
konpozan memwa ki asiyen yo.
Seksyon sa a dekri yon ti kras metòd demaraj processeur Nios V ki disponib yo.
4.4.1. Aplikasyon Processeur Nios V a egzekite sou plas depi Flash Boot la
Altera te konsevwa kontwolè flash yo yon fason pou espas adrès flash demaraj la aksesib imedyatman pou processeur Nios V la lè sistèm nan reyinisyalize, san li pa bezwen inisyalize kontwolè memwa a oswa aparèy memwa yo. Sa pèmèt processeur Nios V la egzekite kòd aplikasyon ki estoke sou aparèy demaraj yo dirèkteman san li pa itilize yon kopiè demaraj pou kopye kòd la nan yon lòt kalite memwa. Kontwolè flash yo se: · Flash sou chip ak IP Flash sou chip (sèlman nan aparèy MAX® 10) · Flash QSPI pou itilizasyon jeneral ak IP Entèfas Flash Seri Jenerik · Flash QSPI konfigirasyon ak IP Entèfas Flash Seri Jenerik (eksepte MAX 10
aparèy)
Lè aplikasyon processeur Nios V a ap egzekite sou plas depi memwa flash demaraj la, Editè BSP a fè fonksyon sa yo: · Li mete seksyon linker .text yo nan rejyon memwa flash demaraj la. · Li mete seksyon linker .bss, .rodata, .rwdata, .stack ak .heap yo nan RAM lan.
rejyon memwa a. Ou dwe aktive fonksyon alt_load() nan Anviwònman BSP yo pou kopye seksyon done yo (.rodata, .rwdata,, .exceptions) nan RAM lan lè sistèm nan reyinisyalize. Seksyon kòd la (.text) rete nan rejyon memwa flash demaraj la.
Enfòmasyon ki gen rapò · Gid itilizatè entèfas flash seri jenerik Altera FPGA IP · Gid itilizatè memwa flash Altera MAX 10
4.4.1.1. alt_load()
Ou ka aktive fonksyon alt_load() nan kòd HAL la lè l sèvi avèk Editè BSP a.
Lè yo itilize fonksyon alt_load() la nan pwosesis demaraj egzekisyon-an-plas la, li fè travay sa yo:

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 51

4. Solisyon Konfigirasyon ak Demaraj Processeur Nios V 726952 | 2025.07.16

· Li fonksyone kòm yon mini kopizè demaraj ki kopye seksyon memwa yo nan RAM dapre paramèt BSP yo.
· Kopye seksyon done yo (.rodata, .rwdata, .exceptions) nan RAM men pa seksyon kòd yo (.text). Seksyon kòd la (.text) se yon seksyon lekti sèlman epi li rete nan rejyon memwa flash demaraj la. Seksyonman sa a ede minimize itilizasyon RAM men li ka limite pèfòmans ekzekisyon kòd la paske aksè nan memwa flash yo pi dousman pase aksè nan RAM entegre a.

Tablo ki anba la a lis paramèt ak fonksyon Editè BSP yo:

Tablo 31. Anviwònman Editè BSP yo
Anviwònman Editè BSP hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Fonksyon Aktive fonksyon alt_load(). alt_load() kopye seksyon .rodata a nan RAM. alt_load() kopye seksyon .rwdata a nan RAM. alt_load() kopye seksyon .exceptions a nan RAM.

4.4.2. Aplikasyon Processeur Nios V kopye soti nan Flash Boot pou ale nan RAM lè l sèvi avèk Boot Copier
Processeur Nios V a ak HAL la gen ladan yo yon kopiè demaraj ki bay ase fonksyonalite pou pifò aplikasyon processeur Nios V yo epi ki pratik pou aplike ak koule devlopman lojisyèl Nios V la.
Lè aplikasyon an itilize yon kopiè demaraj, li mete tout seksyon lyezon yo (.text, .heap, .rwdata, .rodata, .bss, .stack) nan yon RAM entèn oswa ekstèn. Sèvi ak kopiè demaraj la pou kopye yon aplikasyon processeur Nios V soti nan flash demaraj la nan RAM entèn oswa ekstèn lan pou ekzekisyon ede amelyore pèfòmans ekzekisyon an.
Pou opsyon demaraj sa a, processeur Nios V la kòmanse egzekite lojisyèl kopi demaraj la lè sistèm nan reyinisyalize. Lojisyèl la kopye aplikasyon an soti nan memwa flash demaraj la nan RAM entèn oswa ekstèn lan. Yon fwa pwosesis la fini, processeur Nios V la transfere kontwòl pwogram nan bay aplikasyon an.

Nòt:

Si kopiè demaraj la nan flash, ou pa bezwen rele fonksyon alt_load() la paske toulede sèvi menm objektif la.

4.4.2.1. Charjeur demaraj processeur Nios V atravè koòdone flash seri jenerik la
Bootloader via GSFI a se kopiè demaraj processeur Nios V ki sipòte memwa flash QSPI nan aparèy ki baze sou blòk kontwòl. Bootloader via GSFI a gen ladan karakteristik sa yo:
· Lokalize aplikasyon lojisyèl la nan memwa ki pa volatil.
· Dekonprese epi kopye imaj aplikasyon lojisyèl la nan RAM.
· Chanje ekzekisyon processeur a otomatikman sou kòd aplikasyon nan RAM apre kopi a fini.

Manyèl Konsepsyon Processeur Entegre Nios® V 52

Voye Feedback

4. Solisyon Konfigirasyon ak Demaraj Processeur Nios V 726952 | 2025.07.16

Imaj demaraj la sitiye touswit apre kopi demaraj la. Ou bezwen asire w ke offset reset processeur Nios V a montre kòmansman kopi demaraj la. Figi a: Kat memwa pou QSPI Flash ak Bootloader via GSFI kat memwa pou QSPI Flash ak Bootloader via GSFI montre kat memwa flash la pou QSPI flash lè w ap itilize yon kopi demaraj. Kat memwa sa a sipoze memwa flash la estoke imaj FPGA a ak lojisyèl aplikasyon an.

Tablo 32. Bootloader atravè GSFI pou Nios V Processor Core la

Nwayo Processeur Nios V
Processeur Nios V/m

Charjeur demaraj atravè GSFI File Kote
/niosv/konpozan/bootloader/ niosv_m_bootloader.srec

Processeur Nios V/g

/niosv/konpozan/bootloader/ niosv_g_bootloader.srec

Figi 29. Kat memwa pou QSPI Flash ak Bootloader atravè GSFI

Done Kliyan (*.hex)

Kòd Aplikasyon an

Nòt:

Reyajiste Dekalaj Vektè a

Kopi bòt

0x01E00000

Imaj FPGA (*.sof)

0x00000000

1. Nan kòmansman map memwa a gen imaj FPGA a, epi done ou yo, ki gen ladan kopiè demaraj la ak kòd aplikasyon an.
2. Ou dwe mete offset reset processeur Nios V la nan Platform Designer epi montre li nan kòmansman kopi demaraj la.
3. Gwosè imaj FPGA a enkoni. Ou ka sèlman konnen gwosè egzak la apre konpilasyon pwojè Quartus Prime la. Ou dwe detèmine yon limit siperyè pou gwosè imaj Altera FPGA a. Pa egzanp.ampPa egzanp, si yo estime gwosè imaj FPGA a mwens pase 0x01E00000, mete Reset Offset la sou 0x01E00000 nan Platform Designer, ki se tou kòmansman kopiè demaraj la.
4. Yon bon pratik konsepsyon konsiste de mete offset vektè reset la nan yon limit sektè flash pou asire ke pa gen okenn efasman pasyèl nan imaj FPGA a ki rive si aplikasyon lojisyèl la mete ajou.

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 53

4. Solisyon Konfigirasyon ak Demaraj Processeur Nios V 726952 | 2025.07.16

4.4.2.2. Nios V Processor Bootloader atravè Secure Device Manager
Bootloader a atravè Secure Device Manager (SDM) se yon kòd aplikasyon HAL ki itilize chofè Mailbox Client Altera FPGA IP HAL la pou demaraj processeur a. Altera rekòmande aplikasyon bootloader sa a lè w ap itilize konfigirasyon flash QSPI a nan aparèy ki baze sou SDM pou demaraj processeur Nios V la.
Lè sistèm nan reyinisyalize, processeur Nios V la premye demarre Bootloader a atravè SDM apati yon ti memwa entegre epi li egzekite Bootloader a atravè SDM pou kominike avèk flash konfigirasyon QSPI a lè l sèvi avèk IP Kliyan Bwat Postal la.
Charjeur Boot la atravè SDM fè travay sa yo: · Li lokalize lojisyèl Nios V la nan memwa flash konfigirasyon QSPI a. · Li kopye lojisyèl Nios V la nan RAM entegre a oswa RAM ekstèn nan. · Li chanje ekzekisyon processeur a sou lojisyèl Nios V la nan RAM entegre a oswa
RAM ekstèn.
Yon fwa pwosesis la fini, Bootloader a transfere kontwòl pwogram nan bay aplikasyon itilizatè a atravè SDM. Altera rekòmande òganizasyon memwa a jan sa dekri nan Òganizasyon Memwa pou Bootloader via SDM.
Figi 30. Bootloader atravè koule pwosesis SDM lan

Konfigirasyon

Flash

Lojisyèl Nios V

SDM

Aparèy FPGA ki baze sou SDM

Adrès IP Kliyan Bwat Lapòs

Lojik FPGA Nios V

4 RAM ekstèn
Lojisyèl Nios V

Sou chip 4

EMIF

RAM

Sou-Chip memwa

Nios V

Lojisyèl

Charjeur demaraj atravè SDM

1. Processeur Nios V a egzekite Bootloader la atravè SDM apati memwa entegre a.
2. Bootloader a kominike avèk flash konfigirasyon an atravè SDM epi li lokalize lojisyèl Nios V la.
3. Bootloader a atravè SDM kopye lojisyèl Nios V a soti nan memwa konfigirasyon Flash la nan RAM entegre a / RAM ekstèn.
4. Bootloader a atravè SDM chanje ekzekisyon processeur Nios V la sou lojisyèl Nios V ki nan RAM entegre a / RAM ekstèn lan.

4.4.3. Aplikasyon Processeur Nios V Egzekite Sou Plas Depi OCRAM
Nan metòd sa a, adrès réinitializasyon processeur Nios V la fikse sou adrès debaz memwa sou chip la (OCRAM). Binè aplikasyon an (.hex) file chaje nan OCRAM lan lè yo konfigire FPGA a, apre yo fin konpile konsepsyon pyès ki nan konpitè a nan lojisyèl Quartus Prime la. Yon fwa processeur Nios V la re-inisyalize, aplikasyon an kòmanse egzekite epi li branche nan pwen antre a.

Manyèl Konsepsyon Processeur Entegre Nios® V 54

Voye Feedback

4. Solisyon Konfigirasyon ak Demaraj Processeur Nios V 726952 | 2025.07.16

Nòt:

· Egzekite-An-Place soti nan OCRAM pa bezwen kopi demaraj paske aplikasyon processeur Nios V a deja an plas lè sistèm nan reyinisyalize.
· Altera rekòmande pou aktive alt_load() pou metòd demaraj sa a pou lojisyèl entegre a konpòte li menm jan lè w ap re-inisyalize san w pa rekonfigure imaj aparèy FPGA a.
· Ou dwe aktive fonksyon alt_load() nan Anviwònman BSP yo pou kopye seksyon .rwdata a lè sistèm nan reyinisyalize. Nan metòd sa a, valè inisyal pou varyab inisyalize yo estoke separeman de varyab korespondan yo pou evite efase lè pwogram nan egzekite.

4.4.4. Aplikasyon Processeur Nios V Egzekite Sou Plas Depi TCM
Metòd egzekisyon-an-plas la fikse adrès reset processeur Nios V la nan adrès debaz memwa byen konekte a (TCM). Binè aplikasyon an (.hex) file chaje nan TCM a lè ou konfigire FPGA a apre ou fin konpile konsepsyon pyès ki nan konpitè a nan lojisyèl Quartus Prime la. Yon fwa processeur Nios V la re-inisyalize, aplikasyon an kòmanse egzekite epi li branche nan pwen antre a.

Nòt:

Fonksyonalite Execute-In-Place soti nan TCM pa bezwen yon kopizè demaraj paske aplikasyon processeur Nios V la deja an plas lè sistèm nan reyinisyalize.

4.5. Demaraj Procesè Nios V apati Flash On-Chip (UFM)

Demaraj ak ekzekisyon lojisyèl processeur Nios V a soti nan yon memwa flash entegre (UFM) disponib nan aparèy MAX 10 FPGA yo. Processeur Nios V a sipòte de opsyon demaraj sa yo lè l sèvi avèk memwa flash entegre anba mòd konfigirasyon entèn:
Aplikasyon processeur Nios V a egzekite sou plas apati memwa Flash sou chip la.
· Aplikasyon processeur Nios V a kopye soti nan memwa Flash sou chip la pou ale nan RAM lan lè l sèvi avèk kopi demaraj la.

Tablo 33. Memwa Flash ki sipòte ak opsyon demaraj respektif yo

Memwa Boot ki Sipòte

Metòd demaraj Nios V

Kote Aplikasyon an ap fonksyone

Kopi bòt

MAX 10 aparèy sèlman (ak OnChip Flash IP)

Aplikasyon processeur Nios V a egzekite sou plas apati Flash On-Chip la.
Aplikasyon processeur Nios V kopye soti nan Flash On-Chip la nan RAM lè l sèvi avèk kopiè demaraj la.

Memory Flash sou chip (XIP) + OCRAM/ RAM ekstèn (pou seksyon done ou ka ekri)

fonksyon alt_load()

OCRAM / RAM ekstèn

Reitilize Bootloader atravè GSFI

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 55

4. Solisyon Konfigirasyon ak Demaraj Processeur Nios V 726952 | 2025.07.16

Figi 31.

Konsepsyon, Konfigirasyon, ak Koule Demaraj
Konsepsyon · Kreye pwojè ou a ki baze sou processeur Nios V a avèk Platform Designer. · Asire w ke gen RAM ekstèn oswa RAM sou chip nan konsepsyon sistèm lan.

Konfigirasyon ak Konpilasyon FPGA
· Mete menm mòd konfigirasyon entèn lan nan On-chip Flash IP nan Platform Designer ak lojisyèl Quartus Prime. · Mete ajan réinitializasyon processeur Nios V a sou On-chip Flash. · Chwazi metòd inisyalizasyon UFM ou prefere a. · Jenere konsepsyon ou nan Platform Designer. · Konpile pwojè ou a nan lojisyèl Quartus Prime.

Pwojè Aplikasyon Itilizatè BSP · Kreye yon processeur Nios V HAL BSP ki baze sou .sopcinfo file kreye pa Platform Designer. · Modifye paramèt BSP processeur Nios V la ak Script Linker nan Editè BSP. · Jenere pwojè BSP.
Pwojè Aplikasyon Itilizatè APP · Devlope kòd aplikasyon processeur Nios V. · Konpile aplikasyon processeur Nios V epi jenere aplikasyon processeur Nios V (.hex) fileRekonpile pwojè w la nan lojisyèl Quartus Prime si ou tcheke opsyon Inisyalize kontni memwa a nan Intel FPGA On-Chip Flash IP la.

Pwogramasyon FileKonvèsyon, Telechaje epi Egzekite · Jenere Flash .pof sou Chip la file lè l sèvi avèk pwogramasyon konvèti Filefonksyonalite nan lojisyèl Quartus Prime la.
· Pwograme .pof la file nan aparèy MAX 10 ou a. · Re-limen pyès ki nan konpitè a.
4.5.1. Deskripsyon MAX 10 FPGA Flash sou chip la
Aparèy MAX 10 FPGA yo genyen yon memwa flash entegre ki divize an de pati: · Memwa Flash Konfigirasyon (CFM) — estoke done konfigirasyon pyès ki nan konpitè a pou
MAX 10 FPGA. · Memwa Flash Itilizatè (UFM) — estoke done itilizatè yo oswa aplikasyon lojisyèl yo.
Achitekti UFM aparèy MAX 10 la se yon konbinezon IP mou ak IP difisil. Ou ka sèlman jwenn aksè nan UFM nan lè w sèvi ak On-Chip Flash IP Core ki nan lojisyèl Quartus Prime la.
Nwayo IP Flash sou chip la sipòte karakteristik sa yo: · Aksè lekti oswa ekriti nan sektè UFM ak CFM (si yo aktive nan Platform Designer) yo
lè l sèvi avèk done Avalon MM ak koòdone esklav kontwòl la. · Sipòte efase paj, efase sektè ak ekriti sektè. · Modèl simulation pou aksè lekti/ekriti UFM lè l sèvi avèk divès zouti simulation EDA.

Manyèl Konsepsyon Processeur Entegre Nios® V 56

Voye Feedback

4. Solisyon Konfigirasyon ak Demaraj Processeur Nios V 726952 | 2025.07.16

Tablo 34. Rejyon Flash sou chip nan aparèy MAX 10 FPGA yo

Rejyon Flash yo

Fonksyonalite

Konfigirasyon Memwa Flash (sektè CFM0-2)

FPGA konfigirasyon file depo

Memwa Flash Itilizatè (sektè UFM0-1)

Aplikasyon processeur Nios V ak done itilizatè

Aparèy MAX 10 FPGA yo sipòte plizyè mòd konfigirasyon epi kèk nan mòd sa yo pèmèt CFM1 ak CFM2 yo dwe itilize kòm yon rejyon UFM adisyonèl. Tablo ki anba la a montre kote depo imaj konfigirasyon FPGA yo baze sou mòd konfigirasyon MAX 10 FPGA a.

Tablo 35. Kote pou estoke imaj konfigirasyon FPGA yo

Mòd Konfigirasyon Doub imaj konprese

Imaj konprese CFM2 2

CFM1

Imaj konprese CFM0 1

Yon sèl imaj san konpresyon

UFM Vityèl

Imaj san konpresyon

Yon sèl imaj san konpresyon ak inisyalizasyon memwa

Imaj san konpresyon (avèk kontni memwa pre-inisyalize sou chip la)

Yon sèl imaj konprese ak inisyalizasyon memwa Imaj konprese (ak kontni memwa pre-inisyalize sou chip la)

Yon sèl imaj konprese

UFM Vityèl

Imaj konprese

Ou dwe itilize nwayo IP Flash sou chip la pou jwenn aksè nan memwa flash nan MAX 10 FPGA yo. Ou ka kreye epi konekte IP Flash sou chip la ak lojisyèl Quartus Prime la. Processeur nwayo mou Nios V la itilize koneksyon Platform Designer yo pou kominike avèk IP Flash sou chip la.
Figi 32. Koneksyon ant IP Flash entegre a ak processeur Nios V la

Nòt:

Asire w ke pò CSR Flash entegre a konekte ak data_manager processeur Nios V la pou pèmèt processeur a kontwole operasyon ekriti ak efase.
Nwayo IP Flash sou chip la ka bay aksè a senk sektè flash – UFM0, UFM1, CFM0, CFM1, ak CFM2.
Enfòmasyon enpòtan sou sektè UFM ak CFM yo: · Sektè CFM yo fèt pou estoke done konfigirasyon (bitstream) (*.pof).
· Done itilizatè yo ka estoke nan sektè UFM yo epi yo ka kache, si yo chwazi bon paramèt yo nan zouti Platform Designer la.
· Gen sèten aparèy ki pa gen yon sektè UFM1. Ou ka al gade tablo a: Gwosè Sektè UFM ak CFM pou wè sektè ki disponib nan chak aparèy MAX 10 FPGA endividyèl.

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 57

4. Solisyon Konfigirasyon ak Demaraj Processeur Nios V 726952 | 2025.07.16

· Ou ka konfigire CFM2 kòm yon UFM vityèl lè w chwazi mòd konfigirasyon Single Uncompressed Image (Imaj Siplemantè san Konpresyon).
· Ou ka konfigire CFM2 ak CFM1 kòm yon UFM vityèl lè w chwazi mòd konfigirasyon Single Uncompressed Image (Imaj Siplemantè san Konpresyon).
· Gwosè chak sektè a varye selon aparèy MAX 10 FPGA yo chwazi a.

Tablo 36.

Gwosè Sektè UFM ak CFM
Tablo sa a lis dimansyon tablo UFM ak CFM yo.

Aparèy

Paj pa Sektè

UFM1 UFM0 CFM2 CFM1 CFM0

Gwosè Paj (Kbit)

Maksimòm itilizatè
Gwosè Memwa Flash (Kbit) (3)

Gwosè total memwa konfigirasyon (Kbit)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

Gwosè OCRAM (Kbit)
108 189 378 549 675 1260 1638

Enfòmasyon ki gen rapò · Gid itilizatè konfigirasyon FPGA MAX 10 · Gid itilizatè memwa flash Altera MAX 10

4.5.2. Aplikasyon Processeur Nios V Egzekite Sou Plas Depi UFM

Solisyon Execute-In-Place soti nan UFM lan apwopriye pou aplikasyon processeur Nios V ki mande yon itilizasyon memwa limite sou chip la. Fonksyon alt_load() la fonksyone kòm yon mini kopiè demaraj ki kopye seksyon done yo (.rodata, .rwdata, oubyen .exceptions) soti nan memwa demaraj nan RAM dapre paramèt BSP yo. Seksyon kòd la (.text),
ki se yon seksyon lekti sèlman, rete nan rejyon memwa Flash MAX 10 sou chip la. Konfigirasyon sa a minimize itilizasyon RAM men li ka limite pèfòmans ekzekisyon kòd la paske aksè nan memwa flash la pi dousman pase RAM sou chip la.

Aplikasyon processeur Nios V la pwograme nan sektè UFM lan. Vektè reset processeur Nios V la lonje dwèt sou adrès baz UFM lan pou egzekite kòd ki soti nan UFM lan apre sistèm nan reset.

Si w ap itilize debogajè nivo sous la pou debogaj aplikasyon w lan, ou dwe itilize yon pwen breakdown pyès ki nan konpitè. Sa a se paske UFM nan pa sipòte aksè memwa o aza, ki nesesè pou debogaj pwen breakdown mou.

Nòt:

Ou pa ka efase oswa ekri UFM pandan w ap fè ekzekisyon-an-plas nan MAX 10 la. Chanje nan metòd kopi demaraj si ou bezwen efase oswa ekri UFM nan.

(3) Valè maksimòm posib la, ki depann de mòd konfigirasyon ou chwazi a.

Manyèl Konsepsyon Processeur Entegre Nios® V 58

Voye Feedback

4. Solisyon Konfigirasyon ak Demaraj Processeur Nios V 726952 | 2025.07.16

Figi 33. Aplikasyon XIP pou processeur Nios V ki soti nan UFM

Maksimòm 10 Aparèy

.POF
Nios V Materyèl .SOF
Lojisyèl Nios V .HEX

Pwogramè Quartus

Flash sou chip

CFM

Nios V Materyèl

UFM

Lojisyèl Nios V

Konfigirasyon Entèn

IP Flash sou chip

Lojik FPGA
Nios V Processeur

RAM sou chip

Eksteryè

RAM

EMIF

4.5.2.1. Pwosesis Konsepsyon Materyèl la
Seksyon sa a dekri yon metòd etap pa etap pou konstwi yon sistèm demaraj pou yon aplikasyon processeur Nios V apati On-Chip Flash.ampSa ki anba a konstwi lè l sèvi avèk aparèy MAX 10 la.
Anviwònman Konpozan IP
1. Kreye pwojè processeur Nios V ou a avèk Quartus Prime ak Platform Designer. 2. Asire w ke ou ajoute RAM ekstèn oswa memwa sou chip (OCRAM) nan platfòm ou an.
Sistèm konsèpteur.

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 59

4. Solisyon Konfigirasyon ak Demaraj Processeur Nios V 726952 | 2025.07.16
Figi 34. EgzampKoneksyon IP yo nan Platform Designer pou demarre Nios V apati OnChip Flash (UFM)

3. Nan editè paramèt IP Flash sou chip la, mete Mòd Konfigirasyon an sou youn nan opsyon sa yo, selon preferans konsepsyon ou: · Yon sèl imaj san konpresyon · Yon sèl imaj konprese · Yon sèl imaj san konpresyon ak inisyalizasyon memwa · Yon sèl imaj konprese ak inisyalizasyon memwa
Pou plis enfòmasyon sou imaj konprese doub, gade Gid Itilizatè Konfigirasyon MAX 10 FPGA – Mizajou Sistèm Adistans.

Nòt:

Ou dwe asiyen Aksè Kache pou chak rejyon CFM nan IP Flash On-Chip la.

Figi 35. Seleksyon mòd konfigirasyon nan editè paramèt Flash sou chip la

Paramèt IP Flash sou chip la – Inisyalizasyon UFM Ou ka chwazi youn nan metòd sa yo selon preferans ou:

Manyèl Konsepsyon Processeur Entegre Nios® V 60

Voye Feedback

4. Solisyon Konfigirasyon ak Demaraj Processeur Nios V 726952 | 2025.07.16

Nòt:

Etap ki nan sou-chapit ki vin apre yo (Kout Konsepsyon Lojisyèl ak Pwogramasyon) depann de seleksyon ou fè la a.

· Metòd 1: Inisyalize done UFM yo nan SOF la pandan konpilasyon an
Quartus Prime enkli done inisyalizasyon UFM nan SOF la pandan konpilasyon an. Rekonpilasyon SOF la nesesè si gen chanjman nan done UFM yo.
1. Tcheke Inisyalize kontni flash la epi Aktive inisyalizasyon ki pa default la file.

Figi 36. Inisyalize Kontni Flash la epi Aktive Inisyalizasyon ki pa default la File

2. Espesifye chemen .hex ki pwodui a file (soti nan kòmand elf2hex la) nan hex oswa mif kreye pa itilizatè a file.
Figi 37. Ajoute .hex la File Chemen

· Metòd 2: Konbine done UFM yo ak yon SOF konpile pandan jenerasyon POF la.
Done UFM yo konbine avèk SOF konpile a lè y ap konvèti pwogramasyon. fileOu pa bezwen rekonpile SOF la, menm si done UFM yo chanje. Pandan devlopman an, ou pa bezwen rekonpile SOF la. files pou chanjman nan aplikasyon an. Alterarekòmande metòd sa a pou devlopè aplikasyon yo.
1. Dezaktive Inisyalize kontni flash la..
Figi 38. Inisyalize Kontni Flash ak Inisyalizasyon ki pa default la File

Reyajiste paramèt ajan pou metòd ekzekisyon-an-plas processeur Nios V la
1. Nan editè paramèt processeur Nios V la, mete Ajan Reyajisteman an sou Flash sou Chip la.
Figi 39. Anviwònman Editè Paramèt Processeur Nios V a ak Ajan Reyajisteman an Konfigire sou Flash Sou Chip la

2. Klike sou Jenere HDL lè bwat dyalòg Jenere a parèt. 3. Espesifye rezilta a file opsyon jenerasyon epi klike sou Jenere.

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 61

4. Solisyon Konfigirasyon ak Demaraj Processeur Nios V 726952 | 2025.07.16
Anviwònman Lojisyèl Quartus Prime 1. Nan lojisyèl Quartus Prime la, klike sou Atribisyon Aparèy Aparèy ak PIN
Opsyon Konfigirasyon. Mete mòd Konfigirasyon an dapre paramèt ki nan On-Chip Flash IP la. Figi 40. Seleksyon Mòd Konfigirasyon nan Lojisyèl Quartus Prime.

2. Klike sou OK pou sòti nan fenèt Opsyon Aparèy ak PIN lan,
3. Klike sou OK pou sòti nan fenèt Aparèy la.
4. Klike sou Pwosesis Kòmanse Konpilasyon pou konpile pwojè w la epi jenere fichye .sof la. file.

Nòt:

Si paramèt mòd konfigirasyon an nan lojisyèl Quartus Prime ak editè paramèt Platform Designer a diferan, pwojè Quartus Prime la ap echwe epi mesaj erè sa a ap parèt.

Figi 41.

Mesaj Erè pou Diferan Mòd Konfigirasyon Erè (14740): Mòd konfigirasyon sou atom "q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block" pa koresponn ak paramèt pwojè a. Mete ajou epi rejenere sistèm Qsys la pou l koresponn ak paramèt pwojè a.

Enfòmasyon ki gen rapò Gid itilizatè konfigirasyon MAX 10 FPGA

4.5.2.2. Pwosesis Konsepsyon Lojisyèl
Seksyon sa a bay pwosesis konsepsyon pou jenere epi konstwi pwojè lojisyèl processeur Nios V la. Pou asire yon pwosesis konstriksyon senplifye, nou ankouraje w pou w kreye yon pyebwa anyè menm jan an nan pwojè konsepsyon w lan. Pwosesis konsepsyon lojisyèl sa a baze sou pyebwa anyè sa a.
Pou kreye pyebwa repètwa pwojè lojisyèl la, swiv etap sa yo: 1. Nan dosye pwojè konsepsyon ou an, kreye yon dosye ki rele software. 2. Nan dosye software a, kreye de dosye ki rele hal_app ak hal_bsp.
Figi 42. Arbor Anyè Pwojè Lojisyèl

Manyèl Konsepsyon Processeur Entegre Nios® V 62

Voye Feedback

4. Solisyon Konfigirasyon ak Demaraj Processeur Nios V 726952 | 2025.07.16
Kreye Pwojè Aplikasyon BSP a
Pou lanse Editè BSP a, swiv etap sa yo: 1. Antre nan Nios V Command Shell la. 2. Lanse Editè BSP a avèk kòmand niosv-bsp-editor la. 3. Nan Editè BSP a, klike sou File Nouvo BSP pou kòmanse pwojè BSP ou a. 4. Konfigire paramèt sa yo:
· Enfòmasyon SOPC File non: Bay SOPCINFO a file (.sopcinfo). · Non CPU: Chwazi processeur Nios V. · Sistèm operasyon: Chwazi sistèm operasyon processeur Nios V la. · Vèsyon: Kite l kòm valè pa defo. · Anyè sib BSP: Chwazi chemen anyè pwojè BSP a. Ou kapab
mete l davans nan /software/hal_bsp lè w aktive Sèvi ak kote pa defo yo. · Anviwònman BSP yo File non: Tape non Paramèt BSP yo File· Lòt script Tcl: Bay yon script BSP Tcl lè w aktive Aktive lòt script Tcl. 5. Klike sou OK.
Figi 43. Konfigire Nouvo BSP a

Konfigirasyon Editè BSP a epi Jenere Pwojè BSP a
Ou ka defini vektè eksepsyon processeur a swa nan memwa sou chip (OCRAM) oswa nan memwa sou chip Flash selon preferans konsepsyon ou. Li rekòmande pou mete memwa vektè eksepsyon an sou OCRAM/RAM ekstèn pou fè pwosesis entèripsyon an pi rapid. 1. Ale nan Paramèt Prensipal Avanse hal.linker. 2. Si ou chwazi memwa sou chip Flash kòm vektè eksepsyon,
a. Aktive paramèt sa yo:

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 63

4. Solisyon Konfigirasyon ak Demaraj Processeur Nios V 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Figi 44. Paramèt Advanced.hal.linker yo

b. Klike sou onglet Linker Script nan Editè BSP a. c. Mete rejyon .exceptions ak .text yo nan Non Seksyon Linker a sou
Flash sou chip la. d. Mete rès rejyon yo nan lis Non Seksyon Linker a sou chip la.
Memwa (OCRAM) oubyen RAM ekstèn.
Figi 45. Anviwònman Rejyon Linker (Eksepsyon Memwa Vektè: Flash sou Chip)

3. Si ou chwazi OCRAM/RAM ekstèn kòm vektè eksepsyon, a. Aktive paramèt sa yo: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Figi 46. Paramèt Rejyon Linker (Eksepsyon Memwa Vektè: OCRAM/RAM Ekstèn)

b. Klike sou onglet Linker Script la nan Editè BSP a.
c. Mete rejyon .text yo nan Non Seksyon Linker a sou On-Chip Flash.
d. Mete rès rejyon yo nan lis Non Seksyon Linker a sou memwa On-Chip (OCRAM) oswa RAM ekstèn.

Manyèl Konsepsyon Processeur Entegre Nios® V 64

Voye Feedback

4. Solisyon Konfigirasyon ak Demaraj Processeur Nios V 726952 | 2025.07.16
Figi 47. Paramèt Rejyon Linker (Memwa Vektè Eksepsyon: OCRAM)
4. Klike sou Jenere pou jenere pwojè BSP a. Jenere Pwojè Aplikasyon Itilizatè a File 1. Ale nan dosye software/hal_app la epi kreye sous aplikasyon w lan.
kòd. 2. Lanse Nios V Command Shell la. 3. Egzekite kòmand ki anba a pou jenere aplikasyon CMakeLists.txt la.
niosv-app –app-dir=lojisyèl/hal_app –bsp-dir=lojisyèl/hal_bsp –srcs=lojisyèl/hal_app/
Konstriksyon Pwojè Aplikasyon Itilizatè a Ou ka chwazi pou konstwi pwojè aplikasyon itilizatè a lè l sèvi avèk Ashling RiscFree IDE pou Altera FPGA yo oubyen atravè koòdone liy kòmand lan (CLI). Si ou prefere itilize CLI, ou ka konstwi aplikasyon itilizatè a lè l sèvi avèk kòmand sa a: cmake -G “Unix Makefiles” -B lojisyèl/hal_app/build -S lojisyèl/hal_app fè -C lojisyèl/hal_app/build
Aplikasyon an (.elf) file kreye nan dosye software/hal_app/build la. Jenere HEX la File Ou dwe jenere yon .hex file soti nan aplikasyon ou an .elf file, pou ou ka kreye yon .pof file apwopriye pou pwogramasyon aparèy yo. 1. Lanse Nios V Command Shell la. 2. Pou demaraj aplikasyon processeur Nios V a soti nan On-Chip Flash la, sèvi ak sa ki annapre yo.
liy kòmand pou konvèti ELF an HEX pou aplikasyon w lan. Kòmand sa a kreye aplikasyon itilizatè a (onchip_flash.hex) file. lojisyèl elf2hex/hal_app/build/ .elf -o onchip_flash.hex
-b -w 8 -e 3. Rekonpile konsepsyon pyès ki nan konpitè a si ou tcheke opsyon Inisyalize kontni memwa a nan On-Chip Flash IP (Metòd 1). Sa a se pou enkli done lojisyèl yo (.HEX) nan SOF la. file.

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 65

4. Solisyon Konfigirasyon ak Demaraj Processeur Nios V 726952 | 2025.07.16
4.5.2.3. Pwogramasyon 1. Nan Quartus Prime, klike sou File Konvèti pwogramasyon Files. 2. Anba pwogramasyon Sòti file, chwazi Objè Pwogramè File (.pof) kòm Pwogramasyon file tip. 3. Mete Mòd sou Konfigirasyon Entèn.
Figi 48. Konvèti Pwogramasyon File Anviwònman
4. Klike sou Opsyon/Enfòmasyon demaraj…, fenèt Opsyon Aparèy MAX 10 la ap parèt. 5. Baze sou paramèt Inisyalize kontni flash yo nan IP Flash sou chip la, fè
youn nan etap sa yo: · Si Inisyalize kontni flash la tcheke (Metòd 1), done inisyalizasyon UFM yo
te enkli nan SOF la pandan konpilasyon Quartus Prime la. — Chwazi Paj_0 pou sous UFM: opsyon. Klike sou OK epi kontinye nan
Apre sa. Figi 49. Mete Paj_0 pou Sous UFM si Inisyalize Kontni Flash la tcheke.

Manyèl Konsepsyon Processeur Entegre Nios® V 66

Voye Feedback

4. Solisyon Konfigirasyon ak Demaraj Processeur Nios V 726952 | 2025.07.16
· Si Inisyalize kontni flash la pa tcheke (Metòd 2), chwazi Chaje memwa file pou opsyon sous UFM lan. Ale nan Flash HEX On-chip ki te pwodui a. file (onchip_flash.hex) nan la File chemen: epi klike sou OK. Etap sa a ajoute done UFM separeman nan SOF la file pandan pwogramasyon an file konvèsyon.
Figi 50. Konfigirasyon Memwa Chajman File pou Sous UFM si Inisyalize Kontni Flash la pa tcheke

6. Nan Pwogramasyon Konvèti a File bwat dyalòg, nan Antre a filepou konvèti seksyon an, klike sou Ajoute File... epi montre sou Quartus Prime .sof ki te pwodui a file.
Figi 51. Antre Files pou konvèti nan pwogramasyon konvèti Files pou Mòd Imaj Yon Sèl

7. Klike sou Jenere pou kreye .pof la file8. Pwograme .pof la file nan aparèy MAX 10 ou a. 9. Etenn epi re-limen pyès ki nan konpitè a.

4.5.3. Aplikasyon Processeur Nios V kopye soti nan UFM pou ale nan RAM lè l sèvi avèk Boot Copier

Altera rekòmande solisyon sa a pou konsepsyon sistèm processeur MAX 10 FPGA Nios V kote plizyè iterasyon devlopman lojisyèl aplikasyon ak pèfòmans sistèm ki wo nesesè. Kopiyè demaraj la sitiye nan UFM nan yon offset ki menm adrès ak vektè reset la. Aplikasyon Nios V la sitiye akote kopiyè demaraj la.

Pou opsyon demaraj sa a, processeur Nios V la kòmanse egzekite kopi demaraj la lè sistèm nan reyinisyalize pou kopye aplikasyon an soti nan sektè UFM nan OCRAM oswa RAM ekstèn nan. Yon fwa kopye a fini, processeur Nios V la transfere kontwòl pwogram nan bay aplikasyon an.

Nòt:

Kopiyè bòt ki aplike a se menm jan ak Bootloader la atravè GSFI.

Voye Feedback

Manyèl Konsepsyon Processeur Entegre Nios® V 67

4. Solisyon Konfigirasyon ak Demaraj Processeur Nios V 726952 | 2025.07.16

Figi 52. Aplikasyon Nios V kopye soti nan UFM pou ale nan RAM lè l sèvi avèk Boot Copier.

Maksimòm 10 Aparèy

.POF
Nios V Materyèl .SOF
Lojisyèl Nios V .HEX
Charjeur demaraj .SREC

Pwogramè Quartus

Ekstèn RAM
Lojisyèl Nios V

Flash sou chip

CFM

Nios V Hardwa

Dokiman / Resous

Pwosesè entegre Altera Nios V [pdfGid Itilizatè
Nios V, Nios Vm, Nios Vg, Nios Vc, Pwosesè Entegre Nios V, Nios V, Pwosesè Entegre, Pwosesè

Referans

Manyèl itilizatè

Pwosesè entegre Altera Nios V

Espesifikasyon

Konsepsyon Sistèm Materyèl pou Processeur Nios V

Konsepsyon Sistèm Lojisyèl Processeur Nios V

Solisyon Konfigirasyon ak Demaraj Processeur Nios V

Dokiman / Resous

Referans

Kite yon kòmantè

Anile repons