Udhëzuesi i Përdoruesit të Procesorit të Integruar Altera Nios V

About the Nios® V Embedded Processor
1.1. Altera® FPGA dhe Procesorë të Integruar Mbiview
Pajisjet Altera FPGA mund të implementojnë logjikë që funksionon si një mikroprocesor i plotë, duke ofruar njëkohësisht shumë mundësi.
Një ndryshim i rëndësishëm midis mikroprocesorëve diskretë dhe Altera FPGA është se pëlhura Altera FPGA nuk përmban logjikë kur ndizet. Procesori Nios® V është një procesor i pronësisë intelektuale të butë (IP) i bazuar në specifikimin RISC-V. Para se të ekzekutoni softuer në një sistem të bazuar në procesorin Nios V, duhet të konfiguroni pajisjen Altera FPGA me një dizajn hardueri që përmban një procesor Nios V. Mund ta vendosni procesorin Nios V kudo në FPGA Altera, varësisht nga kërkesat e dizajnit.

Për të mundësuar që sistemi juaj i integruar Altera® FPGA i bazuar në IP të sillet si një sistem diskret i bazuar në mikroprocesor, sistemi juaj duhet të përfshijë sa vijon: · AJTAG ndërfaqe për të mbështetur konfigurimin, harduerin dhe softuerin e Altera FPGA
debugging · Një mekanizëm konfigurimi Altera FPGA për ndezjen e fuqisë
Nëse sistemi juaj i ka këto aftësi, mund të filloni të rafinoni dizajnin tuaj nga një dizajn hardueri i para-testuar i ngarkuar në Altera FPGA. Përdorimi i një Altera FPGA gjithashtu ju lejon të modifikoni dizajnin tuaj shpejt për të adresuar problemet ose për të shtuar funksionalitete të reja. Ju mund t'i testoni këto dizajne të reja hardueri lehtësisht duke rikonfiguruar Altera FPGA duke përdorur J-në e sistemit tuaj.TAG ndërfaqe.
JTAG ndërfaqja mbështet zhvillimin e pajisjeve dhe softuerëve. Ju mund të kryeni detyrat e mëposhtme duke përdorur JTAG ndërfaqja: · Konfiguroni FPGA-në Altera · Shkarkoni dhe debugoni softuerin · Komunikoni me FPGA-në Altera përmes një ndërfaqeje të ngjashme me UART (JTAG UART
terminal) · Pajisje për debugim (me analizuesin logjik të integruar Signal Tap) · Memorie flash programimi
Pasi të konfiguroni FPGA-në Altera me një dizajn të bazuar në procesorin Nios V, rrjedha e zhvillimit të softuerit është e ngjashme me rrjedhën për dizajnet diskrete të mikrokontrolluesve.

Informacion i lidhur · AN 985: Tutoriali i Procesorit Nios V
Një udhëzues i shpejtë për krijimin e një sistemi të thjeshtë procesori Nios V dhe ekzekutimin e aplikacionit Hello World.
© Korporata Altera. Altera, logoja e Altera-s, logoja `a' dhe markat e tjera të Altera-s janë marka tregtare të Korporatës Altera. Altera rezervon të drejtën për të bërë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Altera nuk merr përsipër asnjë përgjegjësi ose detyrim që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveç rasteve kur është rënë dakord shprehimisht me shkrim nga Altera. Klientët e Altera-s këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në ndonjë informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime. *Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.

1. Rreth procesorit të integruar Nios® V 726952 | 2025.07.16
· Manuali i Referencës së Procesorit Nios V Ofron informacion në lidhje me standardet e performancës së procesorit Nios V, arkitekturën e procesorit, modelin e programimit dhe implementimin e bërthamës.
· Udhëzues për Përdoruesin e IP-së për Pajisjet Periferike të Integruara · Manuali i Zhvilluesit të Softuerit të Procesorit Nios V

Përshkruan mjedisin e zhvillimit të softuerit të procesorit Nios V, mjetet që janë në dispozicion dhe procesin për të ndërtuar softuer që do të funksionojë në procesorin Nios V. · Udhëzuesi i përdoruesit i Mjedisit të Zhvillimit të Integruar (IDE) Ashling* RiscFree* për FPGA-të Altera Përshkruan mjedisin e zhvillimit të integruar (IDE) RiscFree* për HPS të bazuar në Arm* dhe procesorin bërthamë Nios V të procesorit Nios V. · Shënime për lëshimin e IP-së së FPGA-së Altera të procesorit Nios V
1.2. Mbështetja e softuerit Quartus® Prime
Fluksi i ndërtimit të procesorit Nios V është i ndryshëm për softuerin Quartus® Prime Pro Edition dhe softuerin Quartus Prime Standard Edition. Referojuni AN 980: Mbështetja e softuerit Quartus Prime për procesorin Nios V për më shumë informacion rreth ndryshimeve.
Informacion i lidhur AN 980: Mbështetje për softuerin e procesorit Nios V Quartus Prime
1.3. Licencimi i Procesorit Nios V
Çdo variant i procesorit Nios V ka çelësin e vet të licencës. Pasi ta merrni çelësin e licencës, mund ta përdorni të njëjtin çelës licence për të gjitha projektet e procesorëve Nios V deri në datën e skadimit. Mund t’i merrni licencat IP të procesorit Nios V Processor Altera FPGA pa asnjë kosto.
Lista e çelësave të licencës së procesorit Nios V është e disponueshme në Qendrën e Licencimit Vetë-Shërbim të Altera FPGA. Klikoni skedën Regjistrohu për Vlerësim ose Licencë Falas dhe zgjidhni opsionet përkatëse për të bërë kërkesën.
Figura 1. Qendra e Licencimit Vetë-Shërbim të FPGA-së Altera

Me çelësat e licencës, ju mund të:
Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 7

1. Rreth procesorit të integruar Nios® V 726952 | 2025.07.16
· Implementoni një procesor Nios V brenda sistemit tuaj. · Simuloni sjelljen e një sistemi procesor Nios V. · Verifikoni funksionalitetin e dizajnit, siç janë madhësia dhe shpejtësia. · Gjeneroni programim të pajisjes. files. · Programoni një pajisje dhe verifikoni projektimin në harduer.
Nuk keni nevojë për licencë për të zhvilluar softuer në Ashling* RiscFree* IDE për FPGA-të Altera.
Informacion i lidhur · Qendra e Licencimit të Vetëshërbimit Altera FPGA
Për më shumë informacion në lidhje me marrjen e çelësave të licencës IP të procesorit Nios V Altera FPGA. · Instalimi dhe Licencimi i Softuerit Altera FPGA Për më shumë informacion në lidhje me licencimin e softuerit Altera FPGA dhe konfigurimin e një licence fikse dhe serveri të licencës së rrjetit.
1.4. Dizajni i Sistemit të Integruar
Figura e mëposhtme ilustron një rrjedhë të thjeshtuar të projektimit të sistemit të bazuar në procesorin Nios V, duke përfshirë zhvillimin e harduerit dhe softuerit.

Manuali i Dizajnit të Procesorit të Integruar Nios® V 8

Dërgo koment

1. Rreth procesorit të integruar Nios® V 726952 | 2025.07.16

Figura 2.

Fluksi i Dizajnit të Sistemit të Procesorit Nios V
Koncepti i sistemit

Analizoni kërkesat e sistemit

Nios® V
Bërthamat e procesorit dhe përbërësit standardë

Përcaktoni dhe Gjeneroni Sistemin në
Projektuesi i platformës

Rrjedha e Pajisjeve: Integrimi dhe Kompilimi i Projektit Intel Quartus Prime

Rrjedha e Softuerit: Zhvilloni dhe Ndërtoni Softuerin e Propozimit Nios V

Fluksi i Pajisjeve: Shkarkoni Dizajnin FPGA
në Target Board

Fluksi i Softuerit: Testimi dhe Debugimi i Softuerit të Procesorit Nios V

A i plotëson specifikimet softueri?
po
Pajisjet Jo Përmbushin Specifikimet? Po
Sistemi i kompletuar

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 9

726952 | 2025.07.16 Dërgo komente

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin dhe Dizajnerin e Platformës Quartus Prime

Figura 3.

Diagrama e mëposhtme ilustron një dizajn tipik hardueri të procesorit Nios V. Fluksi i Dizajnit të Hardware-it të Sistemit të Procesorit Nios V

Filloni

Bërthamat Nios V dhe Komponentët Standardë

Përdorni Platform Designer për të hartuar një sistem të bazuar në Nios V
Gjeneroni Dizajnin e Platformës së Dizajnerit

Integroni Sistemin e Dizajnuesit të Platformës me Projektin Intel Quartus Prime
Caktoni Vendndodhjet e GIN-eve, Kërkesat e Kohës dhe Kufizimet e tjera të Projektimit
Kompilimi i Pajisjeve për Pajisjen e Synuar në Intel Quartus Prime

Gati për shkarkim
2.1. Krijimi i Dizajnit të Sistemit të Procesorit Nios V me Platform Designer
Programi Quartus Prime përfshin mjetin e integrimit të sistemit Platform Designer që thjeshton detyrën e përcaktimit dhe integrimit të bërthamës IP të procesorit Nios V dhe IP-ve të tjera në një dizajn sistemi Altera FPGA. Platform Designer krijon automatikisht logjikën e ndërlidhjes nga lidhja e specifikuar e nivelit të lartë. Automatizimi i ndërlidhjes eliminon detyrën që kërkon kohë të specifikimit të lidhjeve HDL në nivel sistemi.
© Korporata Altera. Altera, logoja e Altera-s, logoja `a' dhe markat e tjera të Altera-s janë marka tregtare të Korporatës Altera. Altera rezervon të drejtën për të bërë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Altera nuk merr përsipër asnjë përgjegjësi ose detyrim që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveç rasteve kur është rënë dakord shprehimisht me shkrim nga Altera. Klientët e Altera-s këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në ndonjë informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime. *Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin dhe Dizajnerin e Platformës Quartus Prime
726952 | 2025.07.16

Pas analizimit të kërkesave të harduerit të sistemit, përdorni Quartus Prime për të specifikuar bërthamën e procesorit Nios V, memorien dhe komponentët e tjerë që kërkon sistemi juaj. Platform Designer gjeneron automatikisht logjikën e ndërlidhjes për të integruar komponentët në sistemin harduerik.

2.1.1. Ngritja e Instancave të Procesorit Nios V Altera FPGA IP

You can instantiate any of the processor IP cores in Platform Designer IP Catalog Processors and Peripherals Embedded Processors.

Bërthama IP e secilit procesor mbështet opsione të ndryshme konfigurimi bazuar në arkitekturën e tij unike. Ju mund t'i përcaktoni këto konfigurime për t'iu përshtatur më mirë nevojave tuaja të dizajnit.

Tabela 1.

Opsionet e Konfigurimit në Variantet Kryesore

Opsionet e konfigurimit

Procesor Nios V/c

Procesor Nios V/m

Kërkesë për rivendosjen e përdorimit të debugimit

—

Kurthe, Përjashtime dhe Ndërprerje

Arkitektura e CPU

ECC

Memorjet e fshehta, rajonet periferike dhe TCM-të

—

Udhëzime të personalizuara

—

Hap i mbyllur

—

Procesor Nios V/g

2.1.1.1. Ngritja e instancave të Mikrokontrolluesit Kompakt Nios V/c Altera FPGA IP Figura 4. Mikrokontrolluesi Kompakt Nios V/c Altera FPGA IP

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 11

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin dhe Dizajnerin e Platformës Quartus Prime
726952 | 2025.07.16

2.1.1.1.1. Tabi i Arkitekturës së CPU-së

Tabela 2.

Skeda e Arkitekturës së CPU-së

Veçori

Përshkrimi

Aktivizo Ndërfaqen Avalon® Aktivizon Ndërfaqen Avalon për menaxherin e udhëzimeve dhe menaxherin e të dhënave. Nëse çaktivizohet, sistemi përdor ndërfaqen AXI4-Lite.

vlera e Përgjegjësisë Sociale të Korporatave (CSR) të mhartid

· Opsion IP i pavlefshëm. · Mos përdorni vlerën CSR mhartid në procesorin Nios V/c.

2.1.1.1.2. Përdorni skedën e Kërkesës për Rivendosje

Tabela 3.

Përdorni parametrin e skedës së kërkesës për rivendosje

Përdorni skedën e kërkesës për rivendosje

Përshkrimi

Shto Ndërfaqen e Kërkesës për Rivendosje

· Aktivizoni këtë opsion për të ekspozuar portat lokale të rivendosjes ku një master lokal mund ta përdorë atë për të shkaktuar rivendosjen e procesorit Nios V pa ndikuar në komponentët e tjerë në një sistem procesori Nios V.
· Ndërfaqja e rivendosjes përbëhet nga një sinjal hyrës i kërkesës për rivendosje dhe një sinjal dalës për miratim.
· Mund të kërkoni një rivendosje të bërthamës së procesorit Nios V duke pohuar sinjalin resetreq.
· Sinjali i resetreq duhet të mbetet i vendosur derisa procesori të vendosë sinjalin e aprovimit. Mosmbetja e sinjalit të vendosur mund të shkaktojë që procesori të jetë në një gjendje jo-deterministe.
· Procesori Nios V përgjigjet se rivendosja është e suksesshme duke pohuar sinjalin e ack.
· Pasi procesori të rivendoset me sukses, pohimi i sinjalit të konfirmimit mund të ndodhë disa herë në mënyrë periodike derisa të çaktivizohet sinjali i resetreq.

2.1.1.1.3. Tab Kurthe, Përjashtime dhe Ndërprerje

Tabela 4.

Parametrat e skedës "Kurthe, Përjashtime dhe Ndërprerje"

Kurthe, Përjashtime dhe Ndërprerje

Përshkrimi

Rivendos agjentin

Rivendos Kompensimin

Shënim:

Platform Designer ofron një opsion Absolut, i cili ju lejon të specifikoni një adresë absolute në Reset Offset. Përdoreni këtë opsion kur memoria që ruan vektorin e rivendosjes ndodhet jashtë sistemit të procesorit dhe nënsistemeve.

Manuali i Dizajnit të Procesorit të Integruar Nios® V 12

Dërgo koment

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin dhe Dizajnerin e Platformës Quartus Prime
726952 | 2025.07.16

2.1.1.1.4. Tabela ECC

Tabela 5.

Tab ECC

ECC

Aktivizo Zbulimin e Gabimeve dhe Raportimin e Statusit

Përshkrimi
· Aktivizoni këtë opsion për të aplikuar veçorinë ECC për blloqet e brendshme RAM të procesorit Nios V. · Veçoritë ECC zbulojnë gabime deri në 2 bit dhe reagojnë bazuar në sjelljen e mëposhtme:
— Nëse është një gabim i korrigjueshëm 1-bit, procesori vazhdon të funksionojë pasi të korrigjojë gabimin në tubacionin e procesorit. Megjithatë, korrigjimi nuk pasqyrohet në memoriet burimore.
— Nëse gabimi është i pakorrigjueshëm, procesori vazhdon të funksionojë pa e korrigjuar atë në tubacionin e procesorit dhe në memoriet burimore, gjë që mund të shkaktojë që procesori të hyjë në një gjendje jo-deterministe.

2.1.1.2. Ndërtimi i instancave të mikrokontrolluesit Nios V/m Altera FPGA IP Figura 5. Mikrokontrolluesi Nios V/m Altera FPGA IP

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 13

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin dhe Dizajnerin e Platformës Quartus Prime
726952 | 2025.07.16

2.1.1.2.1. Skeda e Debugimit

Tabela 6.

Parametrat e skedës së debugimit

Skeda e Debugimit

Përshkrimi

Aktivizo Debug-un
Aktivizo rivendosjen nga moduli i debugimit

· Aktivizoni këtë opsion për të shtuar J-nëTAG moduli i lidhjes së synuar me procesorin Nios V. · JTAG Moduli i lidhjes së synuar lejon lidhjen me procesorin Nios V përmes
JTAG kunjat e ndërfaqes së FPGA-së. · Lidhja ofron aftësitë themelore të mëposhtme:
— Nis dhe ndal procesorin Nios V — Shqyrto dhe modifiko regjistrat dhe memorien. — Shkarko aplikacionin Nios V .elf file në memorien e procesorit gjatë kohës së ekzekutimit nëpërmjet
niosv-download. — Debugoni aplikacionin që funksionon në procesorin Nios V · Lidhni portin dm_agent me udhëzimet e procesorit dhe autobusin e të dhënave. Sigurohuni që adresa bazë midis të dy autobusëve të jetë e njëjtë.
· Aktivizoni këtë opsion për të ekspozuar portet dbg_reset_out dhe ndm_reset_in. · JTAG debugger ose komanda niosv-download -r aktivizon dbg_reset_out, e cila
i lejon procesorit Nios V të rivendosë periferikët e sistemit që lidhen me këtë port. · Duhet të lidhni ndërfaqen dbg_reset_out me ndm_reset_in në vend të rivendosjes.
ndërfaqe për të shkaktuar rivendosjen në bërthamën e procesorit dhe modulin e kohëmatësit. Nuk duhet ta lidhni ndërfaqen dbg_reset_out me ndërfaqen e rivendosjes për të parandaluar sjellje të papërcaktuar.

2.1.1.2.2. Përdorni skedën e Kërkesës për Rivendosje

Tabela 7.

Përdorni parametrin e skedës së kërkesës për rivendosje

Përdorni skedën e kërkesës për rivendosje

Përshkrimi

Shto Ndërfaqen e Kërkesës për Rivendosje

· Aktivizoni këtë opsion për të ekspozuar portat lokale të rivendosjes ku një master lokal mund ta përdorë atë për të shkaktuar rivendosjen e procesorit Nios V pa ndikuar në komponentët e tjerë në një sistem procesori Nios V.
· Ndërfaqja e rivendosjes përbëhet nga një sinjal hyrës i kërkesës për rivendosje dhe një sinjal dalës për miratim.
· Mund të kërkoni një rivendosje të bërthamës së procesorit Nios V duke pohuar sinjalin resetreq.
· Sinjali i resetreq duhet të mbetet i vendosur derisa procesori të vendosë sinjalin e aprovimit. Mosmbetja e sinjalit të vendosur mund të shkaktojë që procesori të jetë në një gjendje jo-deterministe.
· Pohimi i sinjalit resetreq në modalitetin e debugimit nuk ka efekt në gjendjen e procesorit.
· Procesori Nios V përgjigjet se rivendosja është e suksesshme duke pohuar sinjalin e ack.
· Pasi procesori të rivendoset me sukses, pohimi i sinjalit të konfirmimit mund të ndodhë disa herë në mënyrë periodike derisa të çaktivizohet sinjali i resetreq.

2.1.1.2.3. Tab Kurthe, Përjashtime dhe Ndërprerje

Tabela 8.

Tab Kurthe, Përjashtime dhe Ndërprerje

Përshkrimi

Rivendos agjentin

Rivendos Modalitetin e Ndërprerjes së Zhvendosjes

· Specifikon zhvendosjen e vektorit të rivendosjes në lidhje me adresën bazë të agjentit të zgjedhur të rivendosjes. · Platform Designer ofron automatikisht një vlerë të paracaktuar për zhvendosjen e rivendosjes.
Specifikoni llojin e kontrolluesit të ndërprerjeve, qoftë të drejtpërdrejtë ose të vektorizuar. Shënim: Procesori Nios V/m pa tubacion nuk mbështet ndërprerjet e vektorizuara.
Prandaj, shmangni përdorimin e modalitetit të ndërprerjes Vektoriale kur procesori është në modalitetin Nonpipelined.

Manuali i Dizajnit të Procesorit të Integruar Nios® V 14

Dërgo koment

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin dhe Dizajnerin e Platformës Quartus Prime
726952 | 2025.07.16

Shënim:

2.1.1.2.4. Arkitektura e CPU-së

Tabela 9.

Parametrat e skedës së arkitekturës së CPU-së

Arkitektura e CPU

Përshkrimi

Aktivizo tubacionin në CPU

· Aktivizoni këtë opsion për të krijuar një instancë të procesorit Nios V/m me tubacion. — IPC është më i lartë me koston e një sipërfaqeje logjike më të lartë dhe frekuence më të ulët Fmax.
· Çaktivizoni këtë opsion për të krijuar një procesor Nios V/m jo të lidhur me tubacion. — Ka performancë të ngjashme thelbësore si procesori Nios V/c. — Mbështet aftësinë e debuggingut dhe ndërprerjes — Zonë logjike më e ulët dhe frekuencë Fmax më e lartë me koston e IPC më të ulët.

Aktivizo Ndërfaqen Avalon

Aktivizon Ndërfaqen Avalon për menaxherin e udhëzimeve dhe menaxherin e të dhënave. Nëse çaktivizohet, sistemi përdor ndërfaqen AXI4-Lite.

vlera e Përgjegjësisë Sociale të Korporatave (CSR) të mhartid

· Vlera e regjistrit Hart ID (mhartid) është 0 si parazgjedhje. · Cakto një vlerë midis 0 dhe 4094. · I pajtueshëm me Altera FPGA Avalon Mutex Core HAL API.

Informacion i Lidhur Udhëzuesi i Përdoruesit të IP-së Periferike të Integruar – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. Tabela ECC
Tabela 10. Tabela ECC
ECC Aktivizon Zbulimin e Gabimeve dhe Raportimin e Statusit

Përshkrimi
· Aktivizoni këtë opsion për të aplikuar veçorinë ECC për blloqet e brendshme RAM të procesorit Nios V. · Veçoritë ECC zbulojnë gabime deri në 2 bit dhe reagojnë bazuar në sjelljen e mëposhtme:
— Nëse është një gabim i korrigjueshëm 1-bit, procesori vazhdon të funksionojë pasi të korrigjojë gabimin në tubacionin e procesorit. Megjithatë, korrigjimi nuk pasqyrohet në memoriet burimore.
— Nëse gabimi është i pakorrigjueshëm, procesori vazhdon të funksionojë pa e korrigjuar atë në tubacionin e procesorit dhe në memoriet burimore, gjë që mund të shkaktojë që procesori të hyjë në një gjendje jo-deterministe.

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 15

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin dhe Dizajnerin e Platformës Quartus Prime
726952 | 2025.07.16
2.1.1.3. Ngritja e Instancave të Procesorit Altera FPGA IP për Përdorim të Përgjithshëm Nios V/g
Figura 6. Procesori për Qëllime të Përgjithshme Nios V/g Altera FPGA IP – Pjesa 1

Figura 7.

Procesori Nios V/g për Qëllime të Përgjithshme Altera FPGA IP – Pjesa 2 (Çaktivizoni Aktivizimin e Kontrolluesit të Ndërprerjes së Nivelit të Bërthamës)

Manuali i Dizajnit të Procesorit të Integruar Nios® V 16

Dërgo koment

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin dhe Dizajnerin e Platformës Quartus Prime
726952 | 2025.07.16

Figura 8.

Procesori Nios V/g për Qëllime të Përgjithshme Altera FPGA IP – Pjesa 2 (Aktivizoni Kontrolluesin e Ndërprerjes së Nivelit Bërthamë)

Figura 9. Procesori për Qëllime të Përgjithshme Nios V/g Altera FPGA IP – Pjesa 3

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 17

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin dhe Dizajnerin e Platformës Quartus Prime
726952 | 2025.07.16
Figura 10. Procesori për Qëllime të Përgjithshme Nios V/g Altera FPGA IP – Pjesa 4

2.1.1.3.1. Arkitektura e CPU-së

Tabela 11. Parametrat e Arkitekturës së CPU-së

Tab i Arkitekturës së CPU-së Aktivizo Njësinë e Pikës Lundruese

Përshkrim Aktivizoni këtë opsion për të shtuar njësinë me pikë lundruese (zgjerimi "F") në bërthamën e procesorit.

Aktivizo Parashikimin e Degëzimit

Aktivizo parashikimin statik të degës (Backward Taken dhe Forward Not Taken) për udhëzimet e degës.

vlera e Përgjegjësisë Sociale të Korporatave (CSR) të mhartid

· Vlera e regjistrit Hart ID (mhartid) është 0 si parazgjedhje. · Cakto një vlerë midis 0 dhe 4094. · I pajtueshëm me Altera FPGA Avalon Mutex Core HAL API.

Çaktivizo udhëzimet FSQRT dhe FDIV për FPU-në

· Hiqni operacionet e rrënjës katrore me pikë lundruese (FSQRT) dhe pjesëtimit me pikë lundruese (FDIV) në FPU.
· Zbatoni emulimin e softuerit në të dy instruksionet gjatë kohës së ekzekutimit.

Informacion i Lidhur Udhëzuesi i Përdoruesit të IP-së Periferike të Integruar – Intel FPGA Avalon® Mutex Core

Manuali i Dizajnit të Procesorit të Integruar Nios® V 18

Dërgo koment

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin dhe Dizajnerin e Platformës Quartus Prime
726952 | 2025.07.16

2.1.1.3.2. Skeda e Debugimit

Tabela 12. Parametrat e skedës Debug

Skeda e Debugimit

Përshkrimi

Aktivizo Debug-un
Aktivizo rivendosjen nga moduli i debugimit

2.1.1.3.3. Tabela e Skedarit të Hapit të Mbylljes 13. Skedari i Hapit të Mbylljes
Parametrat Aktivizo Periudhën e Skadimit të Parazgjedhur të Hapit të Bllokimit Aktivizo Ndërfaqen e Zgjeruar të Rivendosjes

Përshkrim · Aktivizoni sistemin Lockstep me dy bërthama. · Vlera e parazgjedhur e kohës së programueshme në dalje nga rivendosja (midis 0 dhe 255). · Aktivizoni Ndërfaqen opsionale të Rivendosjes së Zgjeruar për Kontrollin e Rivendosjes së Zgjeruar. · Kur është i çaktivizuar, fRSmartComp zbaton Kontrollin Bazë të Rivendosjes.

2.1.1.3.4. Përdorni skedën e Kërkesës për Rivendosje

Tabela 14. Përdorimi i parametrit të skedës së kërkesës për rivendosje

Përdorni skedën e kërkesës për rivendosje

Përshkrimi

Shto Ndërfaqen e Kërkesës për Rivendosje

· Aktivizoni këtë opsion për të ekspozuar portat lokale të rivendosjes ku një master lokal mund ta përdorë atë për të shkaktuar rivendosjen e procesorit Nios V pa ndikuar në komponentët e tjerë në një sistem procesori Nios V.
· Ndërfaqja e rivendosjes përbëhet nga një sinjal hyrës i kërkesës për rivendosje dhe një sinjal dalës për miratim.
· Mund të kërkoni një rivendosje të bërthamës së procesorit Nios V duke pohuar sinjalin resetreq.
· Sinjali i resetreq duhet të mbetet i vendosur derisa procesori të vendosë sinjalin e aprovimit. Mosmbetja e sinjalit të vendosur mund të shkaktojë që procesori të jetë në një gjendje jo-deterministe.
· Pohimi i sinjalit resetreq në modalitetin e debugimit nuk ka efekt në gjendjen e procesorit.
· Procesori Nios V përgjigjet se rivendosja është e suksesshme duke pohuar sinjalin e ack.
· Pasi procesori të rivendoset me sukses, pohimi i sinjalit të konfirmimit mund të ndodhë disa herë në mënyrë periodike derisa të çaktivizohet sinjali i resetreq.

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 19

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin dhe Dizajnerin e Platformës Quartus Prime
726952 | 2025.07.16

2.1.1.3.5. Tab Kurthe, Përjashtime dhe Ndërprerje

Tabela 15.

Tabi "Kurthe, Përjashtime dhe Ndërprerje" kur "Enable Core Level Interrupt Controller" është i Çaktivizuar

Tab Kurthe, Përjashtime dhe Ndërprerje
Rivendos agjentin

Përshkrimi
· Memoria që pret vektorin e rivendosjes (adresa e rivendosjes së procesorit Nios V) ku ndodhet kodi i rivendosjes.
· Mund të zgjidhni çdo modul memorieje të lidhur me masterin e udhëzimeve të procesorit Nios V dhe të mbështetur nga një rrjedhë nisjeje e procesorit Nios V si agjent rivendosjeje.

Rivendos Kompensimin

Aktivizo Kontrolluesin e Ndërprerjes së Nivelit Bërthamë (CLIC)

· Aktivizoni CLIC për të mbështetur ndërprerjet parandaluese dhe gjendjen e konfigurueshme të shkaktimit të ndërprerjeve.
· Kur aktivizohet, mund të konfiguroni numrin e ndërprerjeve të platformës, të vendosni kushtet e shkaktimit dhe të caktoni disa nga ndërprerjet si parandaluese.

Regjistri i Hijes së Modalitetit të Ndërprerjes Files

Specifikoni llojet e ndërprerjeve si Direkte ose Vektoriale. Aktivizoni regjistrin e hijes për të zvogëluar ndërrimin e kontekstit pas ndërprerjes.

Tabela 16.

Kurthe, Përjashtime dhe Ndërprerje kur Kontrolluesi i Ndërprerjes së Nivelit Bërthamë është i Aktivizuar

Kurthe, Përjashtime dhe Ndërprerje

Përshkrimet

Rivendos agjentin
Rivendos Kompensimin
Aktivizo Kontrolluesin e Ndërprerjes së Nivelit Bërthamë (CLIC)

· Memoria që pret vektorin e rivendosjes (adresa e rivendosjes së procesorit Nios V) ku ndodhet kodi i rivendosjes.
· Mund të zgjidhni çdo modul memorieje të lidhur me masterin e udhëzimeve të procesorit Nios V dhe të mbështetur nga një rrjedhë nisjeje e procesorit Nios V si agjent rivendosjeje.
· Specifikon zhvendosjen e vektorit të rivendosjes në lidhje me adresën bazë të agjentit të zgjedhur të rivendosjes. · Platform Designer ofron automatikisht një vlerë të paracaktuar për zhvendosjen e rivendosjes.
· Aktivizoni CLIC për të mbështetur ndërprerjet parandaluese dhe kushtet e konfigurueshme të shkaktimit të ndërprerjeve. · Kur aktivizohet, mund të konfiguroni numrin e ndërprerjeve të platformës, të vendosni kushtet e shkaktimit,
dhe caktoni disa nga ndërprerjet si parandaluese.

Modaliteti i Ndërprerjes

· Specifikoni llojet e ndërprerjeve si Direkte, Vektoriale ose CLIC.

Regjistri i Hijeve Files

· Aktivizo regjistrin e hijes për të zvogëluar ndërrimin e kontekstit pas ndërprerjes.
· Ofron dy qasje:
— Numri i niveleve të ndërprerjes CLIC
— Numri i niveleve të ndërprerjes CLIC – 1: Ky opsion është i dobishëm kur dëshironi numrin e regjistrave file kopje për të përshtatur një numër të saktë blloqesh M20K ose M9K.
· Aktivizoni procesorin Nios V që të përdorë regjistrin hije files të cilat zvogëlojnë mbingarkesën e ndërrimit të kontekstit pas ndërprerjes.
Për më shumë informacion rreth regjistrit të hijes files, referojuni Manualit të Referencës së Procesorit Nios V.

Numri i burimeve të ndërprerjeve të platformës

· Specifikon numrin e ndërprerjeve të platformës midis 16 dhe 2048.
Shënim: CLIC mbështet deri në 2064 hyrje ndërprerjesh, dhe 16 hyrjet e para të ndërprerjeve janë gjithashtu të lidhura me kontrolluesin bazë të ndërprerjeve.

Rreshtimi i Tabelës Vektoriale CLIC

· Përcaktohet automatikisht bazuar në numrin e burimeve të ndërprerjeve të platformës. · Nëse përdorni një shtrirje që është nën vlerën e rekomanduar, CLIC rrit logjikën
kompleksitetin duke shtuar një mbledhës shtesë për të kryer llogaritjet e vektorizimit. · Nëse përdorni një shtrirje që është nën vlerën e rekomanduar, kjo rezulton në rritje
kompleksiteti logjik në CLIC.
vazhdoi…

Manuali i Dizajnit të Procesorit të Integruar Nios® V 20

Dërgo koment

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin dhe Dizajnerin e Platformës Quartus Prime
726952 | 2025.07.16

Kurthe, Përjashtime dhe Ndërprerje
Numri i niveleve të ndërprerjes
Numri i Prioriteteve të Ndërprerjes për nivel
Polariteti i ndërprerjes së konfigurueshme Mbështet ndërprerjet e shkaktuara nga skajet

Përshkrimet
· Specifikon numrin e niveleve të ndërprerjeve me një nivel shtesë 0 për kodin e aplikacionit. Ndërprerjet e një niveli më të lartë mund të ndërpresin (paraprakisht) një trajtues në ekzekutim për një ndërprerje të nivelit më të ulët.
· Me nivele ndërprerjesh jo-zero si opsionet e vetme për ndërprerjet, kodi i aplikacionit është gjithmonë në nivelin më të ulët 0. Shënim: Konfigurimi në kohën e ekzekutimit i nivelit dhe përparësisë së një ndërprerjeje bëhet në një regjistër të vetëm 8-bitësh. Nëse numri i niveleve të ndërprerjeve është 256, nuk është e mundur të konfigurohet përparësia e ndërprerjes në kohën e ekzekutimit. Përndryshe, numri maksimal i përparësive të konfigurueshme është 256 / (numri i niveleve të ndërprerjeve – 1).
· Specifikon numrin e prioriteteve të ndërprerjeve, të cilat i përdor CLIC për të përcaktuar rendin në të cilin thirren trajtuesit e ndërprerjeve jo paraprakisht. Shënim: Bashkimi i vlerave binare të nivelit të zgjedhur të ndërprerjes dhe prioritetit të zgjedhur të ndërprerjes duhet të jetë më pak se 8 bit.
· Ju lejon të konfiguroni polaritetin e ndërprerjes gjatë kohës së ekzekutimit. · Polariteti i parazgjedhur është polariteti pozitiv.
· Ju lejon të konfiguroni kushtin e shkaktimit të ndërprerjes gjatë kohës së ekzekutimit, p.sh. shkaktim i nivelit të lartë ose shkaktim i skajit pozitiv (kur polariteti i ndërprerjes është pozitiv në polaritetin e ndërprerjes së konfigurueshme).
· Kushti i parazgjedhur i shkaktimit është ndërprerja e shkaktuar nga niveli.

Shënim:

Informacion i Lidhur Manuali i Referencës së Procesorit Nios® V

2.1.1.3.6. Skeda e Konfigurimeve të Memories

Tabela 17. Parametrat e skedës së konfigurimit të memories

Kategoria

Tabi i Konfigurimit të Memories

Përshkrimi

Memorjet e fshehta

Madhësia e memorjes së përkohshme të të dhënave

· Specifikon madhësinë e memorjes së të dhënave. · Madhësitë e vlefshme janë nga 0 kilobajt (KB) deri në 16 KB. · Çaktivizon memorjen e të dhënave kur madhësia është 0 KB.

Madhësia e memorjes së udhëzimeve

· Specifikon madhësinë e memorjes së përkohshme të udhëzimeve. · Madhësitë e vlefshme janë nga 0 KB deri në 16 KB. · Çaktivizon memorjen e përkohshme të udhëzimeve kur madhësia është 0 KB.

Rajoni periferik A dhe B

Madhësia

· Përcakton madhësinë e rajonit periferik.
· Madhësitë e vlefshme janë nga 64 KB deri në 2 gigabajt (GB), ose Asnjë. Zgjedhja e Asnjë çaktivizon rajonin periferik.

Adresa bazë

· Specifikon adresën bazë të rajonit periferik pasi të zgjidhni madhësinë.
· Të gjitha adresat në rajonin periferik prodhojnë qasje të të dhënave të pakopjueshme.
· Adresa bazë e rajonit periferik duhet të jetë e përafruar me madhësinë e rajonit periferik.

Kujtime të lidhura ngushtë

Madhësia

· Specifikon madhësinë e memories së lidhur fort. — Madhësitë e vlefshme janë nga 0 MB deri në 512 MB.

Inicializimi i adresës bazë File

· Specifikon adresën bazë të memories së lidhur ngushtë. · Specifikon inicializimin file për kujtesë të lidhur ngushtë.

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 21

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin dhe Dizajnerin e Platformës Quartus Prime
726952 | 2025.07.16

Shënim:

Në një sistem procesori Nios V me memorie të përkohshme të aktivizuar, duhet të vendosni pajisjet periferike të sistemit brenda një rajoni periferik. Mund të përdorni rajone periferike për të përcaktuar një transaksion jo të mundësuar nga memoria e përkohshme për pajisje periferike si UART, PIO, DMA dhe të tjera.

2.1.1.3.7. Tabela ECC

Tabela 18. Tabela ECC
ECC Aktivizon Zbulimin e Gabimeve dhe Raportimin e Statusit
Aktivizo korrigjimin me një bit të vetëm

Përshkrimi
· Aktivizoni këtë opsion për të aplikuar veçorinë ECC për blloqet e brendshme RAM të procesorit Nios V. · Veçoritë ECC zbulojnë gabime deri në 2 bit dhe reagojnë bazuar në sjelljen e mëposhtme:
— Nëse është një gabim i korrigjueshëm me një bit të vetëm dhe opsioni "Antivizo Korrigjimin me Një Bit të Vetëm" është i çaktivizuar, procesori vazhdon të funksionojë pasi të korrigjojë gabimin në rrjedhën e procesorit. Megjithatë, korrigjimi nuk pasqyrohet në memoriet burimore.
— Nëse është një gabim i korrigjueshëm me një bit të vetëm dhe opsioni "Aktivizo Korrigjimin me Një Bit të Vetëm" është aktivizuar, procesori vazhdon të funksionojë pasi të korrigjojë gabimin në tubacionin e procesorit dhe në memoriet burimore.
— Nëse është një gabim i pakorrigjueshëm, procesori ndalon funksionimin e tij.
Aktivizo korrigjimin e një biti të vetëm në blloqet e memories së ngulitur në bërthamë.

2.1.1.3.8. Skeda e Udhëzimeve të Personalizuara

Shënim:

Kjo skedë është e disponueshme vetëm për bërthamën e procesorit Nios V/g.

Udhëzime të Personalizuara Nios V Tabela e Ndërfaqes së Pajisjeve të Udhëzimeve të Personalizuara
Tabela e makrove të softuerit të udhëzimeve të personalizuara Nios V

Përshkrimi
· Procesori Nios V përdor këtë tabelë për të përcaktuar ndërfaqet e tij të personalizuara të menaxherit të udhëzimeve.
· Ndërfaqet e përcaktuara të menaxherit të udhëzimeve me porosi janë të koduara në mënyrë unike nga një Opcode (CUSTOM0-3) dhe 3 bit të funct7[6:4].
· Mund të përcaktoni deri në një total prej 32 ndërfaqesh individuale të menaxherit të udhëzimeve të personalizuara.
· Procesori Nios V përdor këtë tabelë për të përcaktuar kodimet e softuerit të instruksioneve të personalizuara për ndërfaqet e përcaktuara të menaxherit të instruksioneve të personalizuara.
· Për çdo kodim të përcaktuar të softuerit të instruksioneve të personalizuara, Opcode (CUSTOM0-3) dhe 3 bitë të kodimit funct7[6:4] duhet të korrespondojnë me një kodim të përcaktuar të ndërfaqes së menaxherit të instruksioneve të personalizuara në Tabelën e Ndërfaqes së Pajisjeve të Instruksioneve të Personalizuara.
· Mund të përdorni funct7[6:4], funct7[3:0] dhe funct3[2:0] për të përcaktuar kodim shtesë për një udhëzim të caktuar të personalizuar, ose të specifikuar si X që do të kalohen si argumente shtesë të udhëzimit.
· Procesori Nios V ofron kodime të përcaktuara të softuerit të udhëzimeve të personalizuara si makro C të gjeneruara në system.h, dhe ndjek formatin e udhëzimeve RISC-V të tipit R.
· Mnemonika mund të përdoret për të përcaktuar emra të personalizuar për: — Makrot C të gjeneruara në system.h.
— Mnemonikët e gjeneruara të debugimit GDB në custom_instruction_debug.xml.

Informacione të Përafërta
AN 977: Udhëzime të Personalizuara për Procesorin Nios V Për më shumë informacion rreth udhëzimeve të personalizuara që ju lejojnë të personalizoni procesorin Nios® V për të përmbushur nevojat e një aplikacioni të caktuar.

Manuali i Dizajnit të Procesorit të Integruar Nios® V 22

Dërgo koment

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin Quartus Prime dhe Dizajnerin e Platformës 726952 | 2025.07.16
2.1.2. Përcaktimi i Projektimit të Komponentëve të Sistemit
Përdorni Platform Designer për të përcaktuar karakteristikat e harduerit të sistemit të procesorit Nios V dhe për të shtuar komponentët e dëshiruar. Diagrama e mëposhtme demonstron një dizajn bazë të sistemit të procesorit Nios V me komponentët e mëposhtëm: · Bërthama e procesorit Nios V · Memoria në Çip · JTAG UART · Kohëmatës me Interval (opsional)(1)
Kur një Memorie e re On-Chip shtohet në një sistem Platform Designer, kryeni Sinkronizimin e Informacioneve të Sistemit për të pasqyruar komponentët e shtuar të memories në rivendosje. Si alternativë, mund të aktivizoni Sinkronizimin Automatik në Platform Designer për të pasqyruar automatikisht ndryshimet më të fundit të komponentëve.
Figura 11. Shembamplidhja e procesorit Nios V me pajisje të tjera periferike në Platform Designer

(1) Ju keni mundësinë të përdorni veçoritë e Kohëmatësit të Brendshëm Nios V për të zëvendësuar Kohëmatësin e Intervalit të jashtëm në Platform Designer.

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 23

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin dhe Dizajnerin e Platformës Quartus Prime
726952 | 2025.07.16
Gjithashtu duhet të përcaktoni pin-et e operacionit për t'i eksportuar si kanal në sistemin tuaj Platform Designer. Për shembullampLe të themi, një listë pin-esh për funksionimin e duhur të sistemit FPGA përcaktohet si më poshtë, por pa u kufizuar vetëm në:
· Ora
· Rivendos
· Sinjalet I/O
2.1.3. Specifikimi i adresave bazë dhe prioriteteve të kërkesave për ndërprerje
Për të specifikuar se si komponentët e shtuar në dizajn bashkëveprojnë për të formuar një sistem, duhet të caktoni adresa bazë për secilin komponent të agjentit dhe të caktoni përparësi të kërkesës për ndërprerje (IRQ) për J.TAG UART dhe kohëmatësi i intervalit. Platform Designer ofron një komandë – Cakto adresat bazë – e cila cakton automatikisht adresat bazë të duhura për të gjithë komponentët në një sistem. Megjithatë, ju mund t’i rregulloni adresat bazë bazuar në nevojat tuaja.
Më poshtë janë disa udhëzime për caktimin e adresave bazë:
· Bërthama e procesorit Nios V ka një hapësirë adresash 32-bitëshe. Për të aksesuar komponentët e agjentëve, adresa e tyre bazë duhet të jetë midis 0x00000000 dhe 0xFFFFFFFF.
· Programet Nios V përdorin konstante simbolike për t'iu referuar adresave. Nuk keni nevojë të zgjidhni vlera adresash që janë të lehta për t'u mbajtur mend.
· Vlerat e adresave që dallojnë komponentët me vetëm një ndryshim adrese prej një biti prodhojnë harduer më efikas. Nuk keni pse t'i kompaktoni të gjitha adresat bazë në diapazonin më të vogël të mundshëm të adresave, sepse kompaktimi mund të krijojë harduer më pak efikas.
· Platform Designer nuk përpiqet të rreshtojë komponentët e veçantë të memories në një diapazon memorieje të vazhdueshme. Për shembullampPër shembull, nëse dëshironi që shumë komponentë të Memories On-Chip të adresohen si një diapazon memorieje i vazhdueshëm, duhet të caktoni në mënyrë të qartë adresat bazë.
Platform Designer gjithashtu ofron një komandë automatizimi - Cakto Numrat e Ndërprerjes, e cila lidh sinjalet IRQ për të prodhuar rezultate të vlefshme të harduerit. Megjithatë, caktimi i IRQ-ve në mënyrë efektive kërkon një kuptim të sjelljes së përgjithshme të përgjigjes së sistemit. Platform Designer nuk mund të bëjë hamendësime të bazuara në informacion në lidhje me caktimin më të mirë të IRQ-së.
Vlera më e ulët e IRQ-së ka përparësinë më të lartë. Në një sistem ideal, Altera rekomandon që komponenti i kohëmatësit të ketë IRQ-në me përparësinë më të lartë, pra vlerën më të ulët, për të ruajtur saktësinë e tik-takit të orës së sistemit.
Në disa raste, mund t'u caktoni një përparësi më të lartë pajisjeve periferike në kohë reale (siç janë kontrolluesit e videos), të cilat kërkojnë një shkallë më të lartë ndërprerjesh sesa komponentët e kohëmatësit.
Informacione të Përafërta
Udhëzuesi i Përdoruesit për Quartus Prime Pro Edition: Më shumë informacion rreth krijimit të një Sistemi me Platform Designer.

Manuali i Dizajnit të Procesorit të Integruar Nios® V 24

Dërgo koment

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin Quartus Prime dhe Dizajnerin e Platformës 726952 | 2025.07.16
2.2. Integrimi i Sistemit të Dizajnuesit të Platformës në Projektin Quartus Prime
Pas gjenerimit të dizajnit të sistemit Nios V në Platform Designer, kryeni detyrat e mëposhtme për të integruar modulin e sistemit Nios V në projektin e dizajnit FPGA Quartus Prime. · Krijoni instantizimin e modulit të sistemit Nios V në projektin Quartus Prime · Lidhni sinjalet nga moduli i sistemit Nios V me sinjale të tjera në logjikën FPGA · Caktoni vendndodhjen e kunjave fizike · Kufizoni dizajnin FPGA
2.2.1. Krijimi i instancave të Modulit të Sistemit të Procesorit Nios V në Projektin Quartus Prime
Platform Designer gjeneron një entitet të dizajnit të modulit të sistemit të cilin mund ta krijoni në Quartus Prime. Mënyra se si e krijoni modulin e sistemit varet nga metoda e hyrjes së dizajnit për projektin e përgjithshëm Quartus Prime. Për shembullample të themi, nëse përdorni Verilog HDL për hyrjen e dizajnit, krijoni një instancë të modulit të sistemit të bazuar në Verilog. Nëse preferoni të përdorni metodën e diagramit bllok për hyrjen e dizajnit, krijoni një instancë të simbolit të modulit të sistemit .bdf. file.
2.2.2. Lidhja e sinjaleve dhe caktimi i vendndodhjeve fizike të kunjave
Për të lidhur dizajnin tuaj Altera FPGA me dizajnin tuaj në nivel bordi, kryeni detyrat e mëposhtme: · Identifikoni nivelin e lartë file për dizajnin dhe sinjalet tuaja për t'u lidhur me Altera të jashtme
Kunjat e pajisjes FPGA. · Kuptoni se cilat kunja duhet të lidhni përmes udhëzuesit të përdoruesit të dizajnit në nivel të pllakës suaj ose
skema. · Caktoni sinjale në dizajnin e nivelit të lartë në portat në pajisjen tuaj Altera FPGA me pin
mjetet e caktimit të detyrës.
Sistemi juaj Platform Designer mund të jetë dizajni i nivelit më të lartë. Megjithatë, Altera FPGA mund të përfshijë gjithashtu logjikë shtesë bazuar në nevojat tuaja dhe kështu prezanton një dizajn të nivelit më të lartë të personalizuar. fileNiveli më i lartë file lidh sinjalet e modulit të sistemit të procesorit Nios V me logjikën tjetër të projektimit të FPGA-ve Altera.
Informacion i lidhur Udhëzuesi i përdoruesit për Quartus Prime Pro Edition: Kufizime të dizajnit
2.2.3. Kufizimi i Dizajnit të FPGA-së Altera
Një dizajn i duhur i sistemit Altera FPGA përfshin kufizime të dizajnit për të siguruar që dizajni përmbush kërkesat e mbylljes së kohës dhe kufizime të tjera logjike. Ju duhet ta kufizoni dizajnin tuaj Altera FPGA për të përmbushur këto kërkesa në mënyrë të qartë duke përdorur mjetet e ofruara në softuerin Quartus Prime ose ofruesit e palëve të treta EDA. Softueri Quartus Prime përdor kufizimet e ofruara gjatë fazës së përpilimit për të marrë rezultatet optimale të vendosjes.

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 25

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin dhe Dizajnerin e Platformës Quartus Prime
726952 | 2025.07.16
Informacion i lidhur · Udhëzuesi i përdoruesit për Quartus Prime Pro Edition: Kufizimet e dizajnit · Partnerët e palëve të treta EDA · Udhëzuesi i përdoruesit për Quartus Prime Pro Edition: Analizuesi i kohëzgjatjes
2.3. Projektimi i një Sistemi Memorie Procesori Nios V
Ky seksion përshkruan praktikat më të mira për zgjedhjen e pajisjeve të memories në një sistem të integruar Platform Designer me një procesor Nios V dhe arritjen e performancës optimale. Pajisjet e memories luajnë një rol kritik në përmirësimin e performancës së përgjithshme të një sistemi të integruar. Memoria e sistemit të integruar ruan udhëzimet dhe të dhënat e programit.
2.3.1. Memoria e paqëndrueshme
Një dallim kryesor në një lloj memorieje është paqëndrueshmëria. Memoria e paqëndrueshme ruan përmbajtjen e saj vetëm ndërsa ju furnizoni me energji pajisjen e memories. Sapo ta hiqni energjinë, memoria humbet përmbajtjen e saj.
ExampPjesët më të vogla të memories së paqëndrueshme janë RAM, memoria e përkohshme dhe regjistrat. Këto janë lloje memorieje të shpejta që rrisin performancën e funksionimit. Altera rekomandon që të ngarkoni dhe ekzekutoni udhëzimet e procesorit Nios V në RAM dhe të çiftoni bërthamën IP të Nios V me IP-në e memories në çip ose IP-në e ndërfaqes së memories së jashtme për performancë optimale.
Për të përmirësuar performancën, mund të eliminoni komponentët shtesë të adaptimit të Platform Designer duke përputhur llojin ose gjerësinë e ndërfaqes së menaxherit të të dhënave të procesorit Nios V me RAM-in e nisjes. Për shembull,ample, ju mund të konfiguroni On-Chip Memory II me një ndërfaqe AXI-32 4-bitëshe, e cila përputhet me ndërfaqen e menaxherit të të dhënave Nios V.
Informacion i lidhur · Ndërfaqe të memories së jashtme Qendra e mbështetjes IP · Memorie në çip (RAM ose ROM) Altera FPGA IP · Memorie në çip II (RAM ose ROM) Altera FPGA IP · Aplikacioni i procesorit Nios V Ekzekutimi në vend nga OCRAM në faqen 54
2.3.1.1. Konfigurimi i memories në çip RAM ose ROM
Ju mund të konfiguroni IP-të e Memories On-Chip të Altera FPGA si RAM ose ROM. · RAM ofron aftësi leximi dhe shkrimi dhe ka një natyrë të paqëndrueshme. Nëse jeni
Kur nisni procesorin Nios V nga një RAM On-Chip, duhet të siguroheni që përmbajtja e nisjes të ruhet dhe të mos dëmtohet në rast të një rivendosjeje gjatë kohës së ekzekutimit. · Nëse një procesor Nios V po niset nga ROM, çdo gabim softueri në procesorin Nios V nuk mund të mbishkruajë gabimisht përmbajtjen e Memories On-Chip. Kështu, zvogëlohet rreziku i dëmtimit të softuerit të nisjes.
Informacion i lidhur · Memoria On-Chip (RAM ose ROM) Altera FPGA IP · Memoria On-Chip II (RAM ose ROM) Altera FPGA IP · Aplikacioni i procesorit Nios V Ekzekutimi në vend nga OCRAM në faqen 54

Manuali i Dizajnit të Procesorit të Integruar Nios® V 26

Dërgo koment

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin Quartus Prime dhe Dizajnerin e Platformës 726952 | 2025.07.16
2.3.1.2. Memorje të fshehta
Memorjet në çip përdoren zakonisht për të zbatuar funksionalitetin e memorjes cache për shkak të latencës së tyre të ulët. Procesori Nios V përdor memorie në çip për memorjet e tij të udhëzimeve dhe të dhënave. Kapaciteti i kufizuar i memories në çip zakonisht nuk është problem për memorjet cache sepse ato zakonisht janë të vogla.
Memorjet e fshehta përdoren zakonisht në kushtet e mëposhtme:
· Memoria e rregullt ndodhet jashtë çipit dhe ka një kohë aksesi më të gjatë sesa memoria në çip.
· Seksionet kritike të kodit të softuerit që kanë rëndësi për performancën mund të futen në memorien e përkohshme të udhëzimeve, duke përmirësuar performancën e sistemit.
· Seksioni i të dhënave që është kritik për performancën dhe që përdoret më shpesh mund të futet në memorien e përkohshme të të dhënave, duke përmirësuar performancën e sistemit.
Aktivizimi i memorjeve të fshehta në procesorin Nios V krijon një hierarki memorieje, e cila minimizon kohën e aksesit në memorie.
2.3.1.2.1. Rajoni periferik
Çdo IP i pajisjeve periferike të integruara, siç janë UART, I2C dhe SPI, nuk duhet të ruhet në memorje. Memoria e përkohshme rekomandohet shumë për memoriet e jashtme të cilat preken nga koha e gjatë e aksesit, ndërsa memoriet e brendshme në çip mund të përjashtohen për shkak të kohës së tyre të shkurtër të aksesit. Ju nuk duhet të ruani në memorje asnjë IP periferike të integruar, siç janë UART, I2C dhe SPI, përveç memorieve. Kjo është e rëndësishme sepse ngjarjet nga pajisjet e jashtme, siç janë pajisjet agjente që përditësojnë IP-të e buta, nuk kapen nga memoria e përkohshme e procesorit, nga ana tjetër nuk merren nga procesori. Si rezultat, këto ngjarje mund të kalojnë pa u vënë re derisa të pastroni memorjen e përkohshme, gjë që mund të çojë në sjellje të padëshiruara në sistemin tuaj. Në përmbledhje, rajoni i hartuar në memorie i IP-ve periferike të integruara është i paregjistrueshëm dhe duhet të ndodhet brenda rajoneve periferike të procesorit.
Për të vendosur një rajon periferik, ndiqni këto hapa:
1. Hapni Hartën e Adresave të sistemit në Platform Designer.
2. Shkoni te harta e adresave të Menaxherit të Udhëzimeve dhe Menaxherit të të Dhënave të procesorit.
3. Identifikoni pajisjet periferike dhe memoriet në sistemin tuaj.
Figura 12. Shembample të Hartës së Adresave

Shënim: Shigjetat blu tregojnë memoriet. 4. Gruponi pajisjet periferike:
a. Memoria si e ruajtshme në memorje b. Pajisjet periferike si të pakapërcyeshme në memorje

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 27

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin dhe Dizajnerin e Platformës Quartus Prime
726952 | 2025.07.16

Tabela 19. Rajoni i ruajtshëm në memorje dhe ai i pa ruajtshëm në memorje

vartëse

Harta e Adresës

Statusi

Rajoni Periferik

Madhësia

Adresa bazë

user_application_mem.s1

0x0 ~ 0x3ffff

E fshehtë

N/A

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

I pakapshëm në memorien e përkohshme

65536 bajt N/A

0x40000 N/A

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

I/E/I ...

144 bajt (madhësia minimale është 65536 bajt)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

I paregjistrueshëm në memorien e përkohshme

uart.avalon_jtag_skllav

0x54088 ~ 0x5408f

I paregjistrueshëm në memorien e përkohshme

5. Vendosni rajonet periferike në përputhje me madhësitë e tyre specifike:
· Për ishampPër shembull, nëse madhësia është 65536 bajt, ajo korrespondon me 0x10000 bajt. Prandaj, adresa bazë e lejuar duhet të jetë një shumëfish i 0x10000.
· Agjenti CPU.dm_agent përdor një adresë bazë prej 0x40000, e cila është një shumëfish i 0x10000. Si rezultat, Rajoni Periferik A, me një madhësi prej 65536 bajtash dhe një adresë bazë prej 0x40000, i plotëson kërkesat.
· Adresa bazë e koleksionit të rajoneve të pakapshme në 0x54000 nuk është shumëfish i 0x10000. Ju duhet t'i ricaktoni ato në 0x60000 ose në një shumëfish tjetër të 0x10000. Kështu, Rajoni Periferik B, i cili ka një madhësi prej 65536 bajtesh dhe një adresë bazë prej 0x60000, i plotëson kriteret.

Tabela 20. Rajon i ruajtshëm në memorje dhe jo i ruajtshëm në memorje me ricaktim

vartëse

Harta e Adresës

Statusi

Rajoni Periferik

Madhësia

Adresa bazë

user_application_mem.s1

0x0 ~ 0x3ffff

E fshehtë

N/A

cpu.dm_agent

0x40000 ~ 0x4ffff

65536 bajt të pakapshëm në memorien e përkohshme

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

E fshehtë

N/A

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

I/E/I ...

144 bajt (madhësia minimale është 65536 bajt)

0x60000

uart.avalon_jtag_skllav

0x60088 ~ 0x6008f

I paregjistrueshëm në memorien e përkohshme

2.3.1.3. Memorie e lidhur fort
Kujtesat e lidhura ngushtë (TCM) zbatohen duke përdorur memorie në çip, pasi vonesa e tyre e ulët i bën ato të përshtatshme për detyrën. TCM-të janë kujtesa të hartuara në hapësirën tipike të adresave, por kanë një ndërfaqe të dedikuar për mikroprocesorin dhe posedojnë vetitë me performancë të lartë dhe vonesë të ulët të memories cache. TCM gjithashtu ofron një ndërfaqe të varur për hostin e jashtëm. Procesori dhe hosti i jashtëm kanë të njëjtin nivel lejesh për të trajtuar TCM-në.

Manuali i Dizajnit të Procesorit të Integruar Nios® V 28

Dërgo koment

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin dhe Dizajnerin e Platformës Quartus Prime
726952 | 2025.07.16

Shënim:

Kur porta vartëse TCM është e lidhur me një host të jashtëm, ajo mund të shfaqet me një adresë bazë të ndryshme nga adresa bazë e caktuar në bërthamën e procesorit. Altera rekomandon që të dy adresat të jenë të lidhura me të njëjtën vlerë.

2.3.1.4. Ndërfaqja e Memorjes së Jashtme (EMIF)
EMIF (Ndërfaqja e Memorjes së Jashtme) funksionon në mënyrë të ngjashme me SRAM (Memoria Statike me Qasje të Rastësishme), por është dinamike dhe kërkon rifreskim periodik për të ruajtur përmbajtjen e saj. Qelizat dinamike të memories në EMIF janë shumë më të vogla se qelizat statike të memories në SRAM, gjë që rezulton në pajisje memorieje me kapacitet më të lartë dhe kosto më të ulët.
Përveç kërkesës për rifreskim, EMIF ka kërkesa specifike për ndërfaqe që shpesh kërkojnë pajisje të specializuara kontrolluesi. Ndryshe nga SRAM, e cila ka një grup të caktuar rreshtash adresash, EMIF e organizon hapësirën e saj të memories në banka, rreshta dhe kolona. Kalimi midis bankave dhe rreshtave sjell disa mbingarkesa, kështu që duhet të renditni me kujdes akseset e memories për të përdorur EMIF në mënyrë efikase. EMIF gjithashtu multiplekson adresat e rreshtave dhe kolonave mbi të njëjtat rreshta adresash, duke zvogëluar numrin e kunjave të kërkuara për një madhësi të caktuar EMIF.
Versionet me shpejtësi më të lartë të EMIF, të tilla si DDR, DDR2, DDR3, DDR4 dhe DDR5, imponojnë kërkesa të rrepta për integritetin e sinjalit që projektuesit e PCB-ve duhet t'i marrin në konsideratë.
Pajisjet EMIF renditen ndër llojet më të përballueshme të RAM-it dhe me kapacitet të lartë, duke i bërë ato një opsion të popullarizuar. Një komponent kyç i një ndërfaqeje EMIF është IP-ja e EMIF, e cila menaxhon detyrat që lidhen me multipleksimin e adresave, rifreskimin dhe ndërrimin midis rreshtave dhe bankave. Ky dizajn i lejon pjesës tjetër të sistemit të hyjë në EMIF pa pasur nevojë të kuptojë arkitekturën e tij të brendshme.

Informacione të Ngjashme Ndërfaqe të Memories së Jashtme Qendra e Mbështetjes IP

2.3.1.4.1. IP-ja e Zgjeruesit të Hapësirës së Adresës
Address Span Extender Altera FPGA IP lejon që ndërfaqet e hostit të hartuara në memorie të kenë akses në një hartë adresash më të madhe ose më të vogël sesa lejon gjerësia e sinjaleve të tyre të adresës. Address Span Extender IP e ndan hapësirën e adresueshme në disa dritare të ndara në mënyrë që hosti të mund të hyjë në pjesën përkatëse të memories përmes dritares.
Zgjeruesi i Hapësirës së Adresës nuk i kufizon gjerësitë e hostit dhe agjentit në një konfigurim 32-bit dhe 64-bit. Mund ta përdorni Zgjeruesin e Hapësirës së Adresës me dritare adresash 1-64 bit.

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 29

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin dhe Dizajnerin e Platformës Quartus Prime
726952 | 2025.07.16

Figura 13. Zgjeruesi i Hapësirës së Adresës Altera FPGA IP
Adresa e Fjalës së Agjentit

Zgjeruesi i Hapësirës së Adresës

Tabela e hartës
Porta e Kontrollit A

…

Regjistri i Kontrollit 0 Regjistri i Kontrollit Z-1

Adresa e zgjeruar e hostit H

Informacione të Përafërta
Udhëzuesi i përdoruesit për Quartus® Prime Pro Edition: Projektuesi i platformës. Referojuni temës Address Span Extender Intel® FPGA IP për më shumë informacion.

2.3.1.4.2. Përdorimi i IP-së së Zgjeruesit të Hapësirës së Adresës me Processorin Nios V
Procesori 32-bit Nios V mund të adresojë deri në 4 GB të një hapësire adresash. Nëse EMIF përmban më shumë se 4 GB memorie, ai tejkalon hapësirën maksimale të adresave të mbështetur, duke e bërë sistemin Platform Designer të gabuar. Një IP i Address Spain Extender është i nevojshëm për të zgjidhur këtë problem duke ndarë një hapësirë të vetme adresash EMIF në disa dritare më të vogla.
Altera rekomandon që të merrni në konsideratë parametrat e mëposhtëm.

Tabela 21. Parametrat e Zgjeruesit të Hapësirës së Adresës

Parametri

Cilësimet e rekomanduara

Gjerësia e shtegut të të dhënave
Gjerësia e Adresës së Zgjeruar të Master Byte

Zgjidhni 32-bit, që lidhet me procesorin 32-bit. Varet nga madhësia e memories EMIF.

Gjerësia e adresës së fjalës varëse Gjerësia e burstcount

Zgjidhni 2 GB ose më pak. Hapësira e mbetur e adresës së procesorit Nios V është e rezervuar për IP-të e tjera të integruara.
Filloni me 1 dhe rritni gradualisht këtë vlerë për të përmirësuar performancën.

Numri i nën-dritareve

Zgjidhni 1 nën-dritare nëse po lidhni EMIF me procesorin Nios V si memorie udhëzimesh dhe të dhënash, ose të dyja. Kalimi midis nën-dritareve të shumëfishta ndërsa procesori Nios V po ekzekutohet nga EMIF është i rrezikshëm.

Aktivizo Portën e Kontrollit Slave

Çaktivizoni portën e kontrollit skllav nëse po lidhni EMIF me procesorin Nios V si memorie udhëzimesh dhe/ose të dhënash. Të njëjtat shqetësime si për Numrin e nën-dritareve.

Leximet maksimale në pritje

Filloni me 1 dhe rritni gradualisht këtë vlerë për të përmirësuar performancën.

Manuali i Dizajnit të Procesorit të Integruar Nios® V 30

Dërgo koment

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin Quartus Prime dhe Dizajnerin e Platformës 726952 | 2025.07.16
Figura 14. Lidhja e Instruksionit dhe Menaxherit të të Dhënave me Zgjeruesin e Hapësirës së Adresave

Figura 15. Hartëzimi i adresës

Vini re se Address Span Extender mund të hyjë në të gjithë hapësirën e memories prej 8GB të EMIF. Megjithatë, nëpërmjet Address Span Extender, procesori Nios V mund të hyjë vetëm në hapësirën e parë të memories prej 1GB të EMIF.

Figura 16. Diagrama e bllokut e thjeshtuar

Sistemi i projektuesit të platformës

3 GB të mbetura

Adresa e procesorit Nios V

span është për të ngulitur

NNioios sVV PPProcecsesosor r
M

IP-të e buta në të njëjtin sistem.
Dritare 1 GB

Shtrirja e adresës

Zgjerues

Vetëm 1 GB i parë

e memories EMIF është e lidhur me Nios V

EMIF

procesor.

8 GB
S

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 31

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin dhe Dizajnerin e Platformës Quartus Prime
726952 | 2025.07.16
2.3.1.4.3. Përcaktimi i Pajisjes së Memories Lidhëse të Zgjeruesit të Hapësirës së Adresës 1. Përcaktoni Zgjeruesin e Hapësirës së Adresës (EMIF) si vektorin e rivendosjes. Si alternativë, ju mund t'ia caktoni vektorin e rivendosjes së procesorit Nios V memorieve të tjera, siç janë OCRAM ose pajisjet flash.
Figura 17. Opsione të shumëfishta si vektor i rivendosjes
Megjithatë, Redaktuesi i Paketës së Mbështetjes së Bordit (BSP) nuk mund ta regjistrojë automatikisht Zgjeruesin e Hapësirës së Adresës (EMIF) si një memorie të vlefshme. Në varësi të zgjedhjes që keni bërë, shihni dy situata të ndryshme siç tregohet në figurat e mëposhtme. Figura 18. Gabim BSP gjatë Përcaktimit të Zgjeruesit të Hapësirës së Adresës (EMIF) si Vektor i Rivendosjes

Manuali i Dizajnit të Procesorit të Integruar Nios® V 32

Dërgo koment

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin Quartus Prime dhe Dizajnerin e Platformës 726952 | 2025.07.16
Figura 19. Mungon EMIF gjatë përcaktimit të kujtimeve të tjera si vektor rivendosjeje

2. Duhet ta shtoni manualisht Address Span Extender (EMIF) duke përdorur Add Memory Device (Shto Pajisje Memorie), Add Linker Memory Region (Shto Rajonin e Memories së Lidhësit) dhe Add Linker Section Mappings (Shto Mapimet e Seksionit të Lidhësit) në skedën BSP Linker Script (Skripti i Lidhësit BSP).
3. Ndiqni këto hapa:
a. Përcaktoni hapësirën e adresës së Zgjeruesit të Hapësirës së Adresës duke përdorur Hartën e Memories (p.sh.ample në figurën e mëposhtme përdor Address Span Extender diapazonin nga 0x0 në 0x3fff_fff).
Figura 20. Harta e Memories

b. Klikoni Shto Pajisje Memorie dhe plotësoni bazuar në informacionin në Hartën e Memories të dizajnit tuaj: i. Emri i Pajisjes: emif_ddr4. Shënim: Sigurohuni që të kopjoni të njëjtin emër nga Harta e Memories. ii. Adresa Bazë: 0x0 iii. Madhësia: 0x40000000
c. Klikoni Shto për të shtuar një rajon të ri të memories së lidhësit:

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 33

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin dhe Dizajnerin e Platformës Quartus Prime
726952 | 2025.07.16

Tabela 22. Shtimi i Rajonit të Memorjes së Lidhësit

Hapat

Rivendos Vektorin

emif_ddr4

Kujtime të tjera

Shtoni një Rajon të ri të Memories Linker të quajtur reset. Shtoni një Rajon të ri të Memories Linker për

· Emri i Rajonit: rivendos

emif_ddr4.

· Madhësia e Rajonit: 0x20

· Emri i Rajonit: emif_ddr4

· Pajisja e memories: emif_ddr4

· Madhësia e Rajonit: 0x40000000

· Zhvendosja e Memories: 0x0

· Pajisja e memories: emif_ddr4

· Zhvendosja e Memories: 0x0

Shtoni një rajon të ri të kujtesës së lidhësit për

emif_ddr4 i mbetur.

· Emri i Rajonit: emif_ddr4

· Madhësia e Rajonit: 0x3fffffe0

· Pajisja e memories: emif_ddr4

· Zhvendosja e Memories: 0x20

Figura 21. Rajoni i lidhësit kur përcaktohet zgjatuesi i hapësirës së adresës (EMIF) si vektor i rivendosjes

Figura 22. Rajoni i lidhësit kur përcaktohen kujtime të tjera si vektor rivendosjeje
d. Pasi emif_ddr4 të shtohet në BSP, mund ta zgjidhni atë për çdo Seksion Linkeri.
Figura 23. Zgjeruesi i Hapësirës së Adresës (EMIF) u shtua me sukses

e. Injoroni paralajmërimin se pajisja e memories emif_ddr4 nuk është e dukshme në dizajnin SOPC.
f. Vazhdoni me Gjenerimin e BSP-së.
Informacion i Lidhur Hyrje në Metodat e Nisjes së Procesorit Nios V në faqen 51

Manuali i Dizajnit të Procesorit të Integruar Nios® V 34

Dërgo koment

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin Quartus Prime dhe Dizajnerin e Platformës 726952 | 2025.07.16
2.3.2. Memoria e paqëndrueshme
Memoria jo-volatile ruan përmbajtjen e saj kur energjia fiket, duke e bërë atë një zgjedhje të mirë për ruajtjen e informacionit që sistemi duhet të rikuperojë pas një cikli të ndezjes së sistemit. Memoria jo-volatile zakonisht ruan kodin e nisjes së procesorit, cilësimet e aplikacioneve të përhershme dhe të dhënat e konfigurimit të Altera FPGA. Megjithëse memoria jo-volatile ka avantazhintagMemoria jo-të-të-të-qëndrueshme mund të ruajë të dhënat e saj kur e shkëputni nga energjia, por është shumë më e ngadaltë krahasuar me memorien e paqëndrueshme dhe shpesh ka procedura më komplekse shkrimi dhe fshirjeje. Memoria jo-të-qëndrueshme zakonisht garantohet të jetë e fshishme vetëm një numër të caktuar herësh, pas të cilave mund të dështojë.
ExampMemoria jo-volatile përfshin të gjitha llojet e memories flash, EPROM dhe EEPROM. Altera ju rekomandon të ruani rrjedhat e biteve FPGA të Altera dhe imazhet e programit Nios V në një memorie jo-volatile dhe të përdorni memorien flash seriale si pajisje nisjeje për procesorët Nios V.
Informacione të Përafërta
· Udhëzuesi i përdoruesit për ndërfaqen gjenerike seriale flash të Altera FPGA IP
· Udhëzuesi i përdoruesit për klientin e kutisë postare Altera FPGA IP · Udhëzuesi i përdoruesit për memorien flash të përdoruesit MAX® 10: Bërthama IP Altera FPGA me memorie flash në çip
2.4. Praktikat më të mira të orëve dhe rivendosjeve
Është e rëndësishme të kuptosh se si bashkëvepron ora dhe domeni i rivendosjes së procesorit Nios V me çdo pajisje periferike me të cilën lidhet. Një sistem i thjeshtë procesori Nios V fillon me një domen të vetëm ora dhe mund të ndërlikohet me një sistem domeni me shumë ora kur një domen ora e shpejtë përplaset me një domen ora të ngadaltë. Duhet të shënosh dhe të kuptosh se si këto domene të ndryshme renditen nga rivendosja dhe të sigurohesh që nuk ka probleme delikate.
Për praktikën më të mirë, Altera rekomandon vendosjen e procesorit Nios V dhe memories së nisjes në të njëjtin domen ore. Mos e lironi procesorin Nios V nga rivendosja në një domen ore të shpejtë kur ai niset nga një memorie që ndodhet në një domen ore shumë të ngadaltë, gjë që mund të shkaktojë një gabim të marrjes së udhëzimeve. Mund t'ju duhet disa renditje manuale përtej asaj që ofron Platform Designer si parazgjedhje dhe planifikoni topologjinë e lirimit të rivendosjes në përputhje me rrethanat bazuar në rastin tuaj të përdorimit. Nëse dëshironi të rivendosni sistemin tuaj pasi të dalë dhe të funksionojë për një farë kohe, zbatoni të njëjtat konsiderata për renditjen e rivendosjes së sistemit dhe kërkesën e inicializimit pas rivendosjes.
2.4.1. Sistemi JTAG Ora
Specifikimi i kufizimeve të orës në çdo sistem procesori Nios V është një konsideratë e rëndësishme e projektimit të sistemit dhe është i nevojshëm për korrektësinë dhe sjelljen deterministe. Analizuesi i Kohës Quartus Prime kryen analiza statike të kohës për të validuar performancën e kohës së të gjithë logjikës në projektimin tuaj duke përdorur metodologjinë standarde të kufizimeve, analizave dhe raportimit të industrisë.
Example 1. Ora bazë 100 MHz me cikël pune 50/50 dhe 16 MHz JTAG Ora
#*************************************************************** # Krijo Orën 100MHz #*************************************************************** create_clock -name {clk} -periudha 10 [get_ports {clk}] #************************ Krijo 16MHz JTAG Ora #************************

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 35

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin dhe Dizajnerin e Platformës Quartus Prime
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asinkron -group [get_clocks {altera_reserved_tck}] Informacion i Ngjashëm Libri i Gatimit të Analizuesit të Kohës Prime Quartus
2.4.2. Ndërfaqja e Kërkesës për Rivendosje
Procesori Nios V përfshin një funksion opsional të kërkesës për rivendosje. Funksioni i kërkesës për rivendosje përbëhet nga sinjalet reset_req dhe reset_req_ack.
Për të aktivizuar kërkesën për rivendosje në Platform Designer: 1. Hapni Nios V Processor IP Parameter Editor. 2. Në cilësimin Përdor Kërkesën për Rivendosje, aktivizoni Shto Ndërfaqen e Kërkesës për Rivendosje
opsion.
Figura 24. Aktivizo Kërkesën për Rivendosjen e Procesorit Nios V
Sinjali reset_req vepron si një ndërprerje. Kur e pohoni reset_req, ju po kërkoni të rivendosni bërthamën. Bërthama pret që çdo transaksion i pazgjidhur i bus-it të përfundojë operacionin e saj. Për shembullampPër shembull, nëse ka një transaksion në pritje të aksesit në memorie, bërthama pret për një përgjigje të plotë. Në mënyrë të ngjashme, bërthama pranon çdo përgjigje të pritur të udhëzimit, por nuk lëshon një kërkesë udhëzimi pasi të marrë sinjalin reset_req.
Operacioni i rivendosjes përbëhet nga rrjedha e mëposhtme: 1. Përfundoni të gjitha operacionet në pritje 2. Pastroni tubacionin e brendshëm 3. Vendosni Numëruesin e Programit në vektorin e rivendosjes 4. Rivendosni bërthamën I gjithë operacioni i rivendosjes zgjat disa cikle ore. Reset_req duhet të mbetet i pohuar derisa reset_req_ack të pohohet, duke treguar se operacioni i rivendosjes së bërthamës ka përfunduar me sukses. Nëse kjo nuk bëhet, gjendja e bërthamës nuk është përcaktuese.

Manuali i Dizajnit të Procesorit të Integruar Nios® V 36

Dërgo koment

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin Quartus Prime dhe Dizajnerin e Platformës 726952 | 2025.07.16
2.4.2.1. Rastet tipike të përdorimit
· Ju mund të pohoni sinjalin reset_req që nga ndezja për të parandaluar që bërthama e procesorit Nios V të fillojë ekzekutimin e programit nga vektori i saj i rivendosjes derisa hostet e tjerë FPGA në sistem të inicializojnë memorien e nisjes së procesorit Nios V. Në këtë rast, i gjithë nënsistemi mund të përjetojë një rivendosje të pastër të harduerit. Procesori Nios V mbahet për një kohë të pacaktuar në një gjendje kërkese rivendosjeje derisa hostet e tjerë FPGA të inicializojnë memorien e nisjes së procesorit.
· Në një sistem ku duhet të rivendosni bërthamën e procesorit Nios V pa ndërprerë pjesën tjetër të sistemit, mund të përdorni sinjalin reset_req për të ndaluar qartë funksionimin aktual të bërthamës dhe për të rinisur procesorin nga vektori i rivendosjes pasi sistemi të lëshojë sinjalin reset_req_ack.
· Një host i jashtëm mund të përdorë ndërfaqen e kërkesës për rivendosje për të lehtësuar zbatimin e detyrave të mëposhtme:
— Ndërpritni programin aktual të procesorit Nios V.
— Ngarko një program të ri në memorien e nisjes së procesorit Nios V.
— Lejoni procesorin të fillojë ekzekutimin e programit të ri.
Altera ju rekomandon të implementoni një mekanizëm skadimi për të monitoruar gjendjen e sinjalit reset_req_ack. Nëse bërthama e procesorit Nios V bie në një gjendje pritjeje të pafundme dhe ngec për një arsye të panjohur, reset_req_ack nuk mund ta pohojë atë për një kohë të pacaktuar. Mekanizmi i skadimit ju mundëson të:
· Përcaktoni një periudhë skadimi të rikuperimit dhe kryeni rikuperimin e sistemit me rivendosje në nivel sistemi.
· Kryeni një rivendosje në nivelin e harduerit.
2.4.3. Rivendos IP-në e Versionit
Pajisjet e bazuara në Altera SDM përdorin një arkitekturë paralele, të bazuar në sektor, e cila shpërndan logjikën e strukturës bazë nëpër sektorë të shumtë. Altera ju rekomandon të përdorni Reset Release Altera FPGA IP si një nga hyrjet fillestare në qarkun e rivendosjes. Pajisjet e bazuara në Intel® SDM përfshijnë pajisjet Stratix® 10 dhe AgilexTM. Pajisjet e bazuara në bllokun e kontrollit nuk preken nga kjo kërkesë.
Informacione të Përafërta
AN 891: Përdorimi i Rivendosjes së Lëshimit të Altera FPGA IP
2.5. Caktimi i një Agjenti të Paracaktuar
Platform Designer ju lejon të specifikoni një agjent të parazgjedhur i cili vepron si agjent i parazgjedhur i përgjigjes së gabimit. Agjenti i parazgjedhur që ju caktoni ofron një shërbim përgjigjeje të gabimit për hostet që përpiqen të kenë akses të padekoduar në hartën e adresave.
Skenarët e mëposhtëm shkaktojnë një ngjarje të pa dekoduar:
· Shkelje e gjendjes së sigurisë së transaksionit të autobusit
· Qasje transaksioni në një rajon memorieje të papërcaktuar
· Ngjarje përjashtimi etj.

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 37

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin dhe Dizajnerin e Platformës Quartus Prime
726952 | 2025.07.16

Një agjent i paracaktuar duhet të caktohet për të trajtuar ngjarje të tilla, ku transaksioni i padefinuar ridrejtohet te agjenti i paracaktuar dhe më pas i përgjigjet procesorit Nios V me një përgjigje gabimi.
Informacione të Përafërta
· Udhëzuesi i Përdoruesit për Quartus Prime Pro Edition: Projektuesi i Platformës. Caktimi i një Agjenti të Paracaktuar
· Udhëzuesi i Përdoruesit të Quartus Prime Pro Edition: Projektuesi i Platformës. Slave i Përgjigjes së Gabimit Altera FPGA IP
· Github – Komponentë Shtesë të Rivendosjes për Qsys

2.6. Caktimi i një agjenti UART për printim
Printimi është i dobishëm për debugging-un e aplikacionit softuerik, si dhe për monitorimin e statusit të sistemit tuaj. Altera rekomandon printimin e informacionit bazë, siç është një mesazh nisjeje, një mesazh gabimi dhe progresi i ekzekutimit të aplikacionit softuerik.
Shmangni përdorimin e funksionit të bibliotekës printf() në rrethanat e mëposhtme: · Biblioteka printf() shkakton bllokimin e aplikacionit nëse asnjë host nuk po lexon rezultatin.
Kjo është e zbatueshme për J.TAG Vetëm UART. · Biblioteka printf() konsumon sasi të mëdha memorieje programi.

2.6.1. Parandalimi i stallave nga JTAG UART

Tabela 23. Dallimet midis UART Tradicional dhe JTAG UART

Lloji UART UART Tradicional

Përshkrimi
Transmeton të dhëna seriale pavarësisht nëse një host i jashtëm po dëgjon. Nëse asnjë host nuk i lexon të dhënat seriale, të dhënat humbasin.

JTAG UART

Shkruan të dhënat e transmetuara në një buffer dalës dhe mbështetet në një host të jashtëm për të lexuar nga buffer për ta zbrazur atë.

JTAG Drajveri UART pret kur memoria e daljes është plot. JTAG Drajveri UART pret që një host i jashtëm të lexojë nga memoria e daljes përpara se të shkruajë më shumë të dhëna transmetimi. Ky proces parandalon humbjen e të dhënave të transmetimit.
Megjithatë, kur nuk kërkohet debugging i sistemit, si gjatë prodhimit, sistemet e ngulitura vendosen pa një PC pritës të lidhur me J.TAG UART. Nëse sistemi ka zgjedhur JTAG UART si agjent UART, mund të shkaktojë bllokim të sistemit sepse nuk është i lidhur asnjë host i jashtëm.
Për të parandaluar ngecjen nga JTAG UART, aplikoni një nga opsionet e mëposhtme:

Manuali i Dizajnit të Procesorit të Integruar Nios® V 38

Dërgo koment

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin dhe Dizajnerin e Platformës Quartus Prime
726952 | 2025.07.16

Tabela 24. Parandalimi i bllokimit nga JTAG UART

Opsionet
Nuk ka ndërfaqe UART dhe drajver të pranishëm
Përdorni ndërfaqe dhe drajver tjetër UART
Ruaj JTAG Ndërfaqja UART (pa shofer)

Gjatë Zhvillimit të Pajisjeve të Hardware-it (në Platform Designer)

Gjatë Zhvillimit të Softuerit (në Redaktorin e Paketave të Mbështetjes së Bordit)

Hiq J-nëTAG UART nga sistemi

Konfiguro hal.stdin, hal.stdout dhe hal.stderr si Asnjë.

Zëvendëso J-nëTAG UART me programe të tjera të konfiguruara. Konfiguroni hal.stdin, hal.stdout dhe hal.stderr.

IP e UART

me IP të tjerë të butë UART.

Ruaj JTAG UART në sistem

· Konfiguroni hal.stdin, hal.stdout dhe hal.stderr si Asnjë në Redaktorin e Paketave të Mbështetjes së Bordit.
· Çaktivizo JTAG Drajveri UART në skedën Drajveri BSP.

2.7. JTAG Sinjalet
Moduli i debugimit të procesorit Nios V përdor JTAG ndërfaqe për shkarkimin e softuerit ELF dhe debugging të softuerit. Kur debugoni dizajnin tuaj me JTAG ndërfaqja, JTAG sinjalet TCK, TMS, TDI dhe TDO zbatohen si pjesë e dizajnit. Specifikimi i JTAG Kufizimet e sinjalit në çdo sistem procesori Nios V janë një konsideratë e rëndësishme për projektimin e sistemit dhe janë të nevojshme për korrektësi dhe sjellje deterministe.
Altera rekomandon që frekuenca e orës së sistemit të çdo dizajni të jetë të paktën katër herë më e lartë se J.TAG frekuencën e orës për të siguruar që bërthama e instrumentimit në çip (OCI) funksionon siç duhet.
Informacion i lidhur · Libri i gatimit të analizuesit të kohës kryesore Quartus®: JTAG Sinjalet
Për më shumë informacion rreth JTAG udhëzime për kufizimet kohore. · KDB: Pse dështon shkarkimi i niosv me një procesor Nios® V/m jo të lidhur me tubacionin në
JTAG Frekuenca 24MHz apo 16MHz?
2.8. Optimizimi i performancës së sistemit të projektuesit të platformës
Platform Designer ofron mjete për optimizimin e performancës së ndërlidhjes së sistemit për dizajnet Altera FPGA.

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 39

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin dhe Dizajnerin e Platformës Quartus Prime
726952 | 2025.07.16
Figura 25. Optimizimi Shembullamples

IshampE paraqitur në figurë tregon hapat e mëposhtëm:
1. Shton Urën e Pipeline-it për të lehtësuar shtigjet kritike duke e vendosur atë: a. Midis Menaxherit të Instruksioneve dhe agjentëve të tij b. Midis Menaxherit të të Dhënave dhe agjentëve të tij
2. Aplikoni RAM-in True Dual Port On-Chip, me secilën port të dedikuar përkatësisht për Menaxherin e Instruksioneve dhe Menaxherin e të Dhënave.

Manuali i Dizajnit të Procesorit të Integruar Nios® V 40

Dërgo koment

2. Dizajnimi i Sistemit të Pajisjeve të Procesorit Nios V me Softuerin Quartus Prime dhe Dizajnerin e Platformës 726952 | 2025.07.16
Referojuni lidhjeve të mëposhtme përkatëse, të cilat paraqesin teknika për shfrytëzimin e mjeteve të disponueshme dhe kompromiset e secilit implementim.
Informacion i lidhur · Udhëzuesi i përdoruesit për Quartus® Prime Pro Edition: Platform Designer
Për më shumë informacion, referojuni temës Optimizimi i Performancës së Sistemit të Projektuesit të Platformës. · Udhëzuesi i Përdoruesit të Quartus® Prime Standard Edition: Projektuesi i Platformës. Referojuni temës Optimizimi i Performancës së Sistemit të Projektuesit të Platformës për më shumë informacion.

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 41

726952 | 2025.07.16 Dërgo komente

3. Dizajni i Sistemit të Softuerit të Procesorit Nios V
Ky kapitull përshkruan rrjedhën e zhvillimit të softuerit të procesorit Nios V dhe mjetet softuerike që mund të përdorni në zhvillimin e sistemit tuaj të dizajnit të integruar. Përmbajtja shërben si një përmbledhje e përgjithshme.view përpara se të zhvillonte një sistem softuerik të procesorit Nios V.
Figura 26. Rrjedha e Dizajnimit të Softuerit
Filloni

Gjeneroni BSP-në në Platform Designer duke përdorur BSP Editor

Gjeneroni BSP-në duke përdorur Nios V Command Shell
Gjeneroni aplikacionin CMake Build File Duke përdorur Nios V Command Shell

Shënim:

Importo BSP-në dhe ndërtimin e aplikacionit CMake File
Ndërtoni Aplikacionin e Procesorit Nios V duke përdorur
RiscFree IDE për Intel FPGA

Ndërtoni aplikacionin e procesorit Nios V duke përdorur çdo
redaktues i kodit burimor të linjës së komandës, CMake dhe Make
komandat
fund

Altera rekomandon që të përdorni një komplet zhvillimi FPGA Altera ose një pllakë prototipi të personalizuar për zhvillimin e softuerit dhe debugging-un. Shumë pajisje periferike dhe veçori të nivelit të sistemit janë të disponueshme vetëm kur softueri juaj funksionon në një pllakë të vërtetë.

© Korporata Altera. Altera, logoja e Altera-s, logoja `a' dhe markat e tjera të Altera-s janë marka tregtare të Korporatës Altera. Altera rezervon të drejtën për të bërë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Altera nuk merr përsipër asnjë përgjegjësi ose detyrim që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveç rasteve kur është rënë dakord shprehimisht me shkrim nga Altera. Klientët e Altera-s këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në ndonjë informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime. *Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.

3. Dizajni i Sistemit të Softuerit të Procesorit Nios V 726952 | 2025.07.16
3.1. Rrjedha e Zhvillimit të Softuerit të Procesorit Nios V
3.1.1. Projekti i Paketës Mbështetëse të Bordit
Një projekt i Pakos së Mbështetjes së Bordit Nios V (BSP) është një bibliotekë e specializuar që përmban kod mbështetës specifik për sistemin. Një BSP ofron një mjedis ekzekutimi softuerik të personalizuar për një procesor në një sistem harduer procesori Nios V.
Programi Quartus Prime ofron Nios V Board Support Package Editor dhe mjetet e shërbimit niosv-bsp për të modifikuar cilësimet që kontrollojnë sjelljen e BSP-së.
Një BSP përmban elementët e mëposhtëm: · Shtresa e abstraksionit të harduerit · Drajverët e pajisjeve · Paketa softuerësh opsionale · Sistem operativ në kohë reale opsional
3.1.2. Projekti i Aplikimit
Një projekt aplikacioni Nios VC/C++ ka karakteristikat e mëposhtme: · Përbëhet nga një koleksion kodi burimor dhe një CMakeLists.txt.
— CMakeLists.txt përpilon kodin burimor dhe e lidh atë me një BSP dhe një ose më shumë biblioteka opsionale, për të krijuar një .elf file
· Një nga burimet files përmban funksionin main(). · Përfshin kodin që thërret funksionet në librari dhe BSP.
Altera ofron mjetin niosv-app në mjetet e softuerit Quartus Prime për të krijuar Application CMakeLists.txt dhe RiscFree IDE për FPGA-të Altera për të modifikuar kodin burimor në një mjedis të bazuar në Eclipse.
3.2. Mjetet e Zhvillimit të Integruar të FPGA-së Altera
Procesori Nios V mbështet mjetet e mëposhtme për zhvillimin e softuerëve: · Ndërfaqja Grafike e Përdoruesit (GUI) – Mjete të zhvillimit grafik që janë të disponueshme në
Sisteme Operative (OS) si Windows* ashtu edhe Linux*. — Redaktori i Paketave të Mbështetjes së Bordit Nios V (Redaktuesi Nios V BSP) — Ashling RiscFree IDE për FPGA-të Altera · Mjete të Linjës së Komandës (CLI) – Mjete zhvillimi që iniciohen nga Shell-i i Komandës Nios V. Çdo mjet ofron dokumentacionin e vet në formën e ndihmës të arritshme nga rreshti i komandës. Hapni Shell-in e Komandës Nios V dhe shkruani komandën e mëposhtme: - ndihmë për të view menyja Ndihmë. — Nios V Utilities Mjete — File Mjete për Konvertimin e Formatit — Mjete të Tjera të Shërbimeve

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 43

3. Dizajni i Sistemit të Softuerit të Procesorit Nios V 726952 | 2025.07.16

Tabela 25. Përmbledhje e detyrave të Mjeteve të Ndërfaqes së Përdoruesit GUI dhe Mjeteve të Linjës së Komandës

Detyrë

Mjet GUI

Mjet i linjës së komandës

Krijimi i një BSP-je

Nios V Redaktor i BSP-së

· Në programin Quartus Prime Pro Edition: niosv-bsp -c -s=<.qsys file> -t= [OPSIONE] settings.bsp
· Në programin Quartus Prime Standard Edition: niosv-bsp -c -s=<.sopcinfo file> -t= [OPSIONE] settings.bsp

Gjenerimi i një BSP duke përdorur .bsp ekzistuese file
Përditësimi i një BSP-je

Redaktori i BSP-së Nios V Redaktori i BSP-së Nios V

niosv-bsp -g [OPTIONS] settings.bsp niosv-bsp -u [OPTIONS] settings.bsp

Ekzaminimi i një BSP-je

Nios V Redaktor i BSP-së

niosv-bsp -q -E= [OPSIONE] settings.bsp

Krijimi i një aplikacioni

–

niosv-app -a= -b= -s= filedrejtoria s> [OPCIONET]

Krijimi i një biblioteke përdoruesish

–

niosv-app -l= -s= filedirektoria s> -p= [OPSIONE]

Modifikimi i një aplikacioni Modifikimi i një biblioteke përdoruesish Ndërtimi i një aplikacioni

RiscFree IDE për FPGA-të Altera
RiscFree IDE për FPGA-të Altera
RiscFree IDE për FPGA-të Altera

Çdo redaktues burimi i linjës së komandës
Çdo redaktues burimi i linjës së komandës
· bëj · bëj

Ndërtimi i një biblioteke përdoruesish

RiscFree IDE për FPGA-të Altera

· bëj · bëj

Shkarkimi i një aplikacioni ELF
Konvertimi i .elf file

RiscFree IDE për FPGA-të Altera
–

shkarkim-i-niosv
· elf2flash · elf2hex

Informacione të Përafërta
Udhëzuesi i Përdoruesit për Mjedisin e Zhvillimit të Integruar (IDE) Ashling RiscFree për FPGA-të Altera

3.2.1. Redaktuesi i Paketave të Mbështetjes së Bordit të Procesorit Nios V
Mund të përdorni Redaktorin BSP të procesorit Nios V për të kryer detyrat e mëposhtme: · Krijoni ose modifikoni një projekt BSP të procesorit Nios V · Modifikoni cilësimet, rajonet lidhëse dhe përputhjet e seksioneve · Zgjidhni paketa softuerësh dhe drajverë pajisjesh.
Aftësitë e BSP Editor përfshijnë aftësitë e shërbimeve niosv-bsp. Çdo projekt i krijuar në BSP Editor mund të krijohet gjithashtu duke përdorur shërbimet e linjës së komandës.

Manuali i Dizajnit të Procesorit të Integruar Nios® V 44

Dërgo koment

3. Dizajni i Sistemit të Softuerit të Procesorit Nios V 726952 | 2025.07.16

Shënim:

Për softuerin Quartus Prime Standard Edition, referojuni AN 980: Mbështetja e Softuerit Quartus Prime për Processor Nios V për hapat e aktivizimit të ndërfaqes grafike të përdoruesit (GUI) të BSP Editor.

Për të hapur BSP Editor, ndiqni këto hapa: 1. Hapni Platform Designer dhe shkoni te File menu.
a. Për të hapur një cilësim ekzistues të BSP-së file, klikoni Hap… b. Për të krijuar një BSP të re, klikoni BSP e re… 2. Zgjidhni skedën Redaktuesi i BSP-së dhe jepni detajet e duhura.

Figura 27. Hapja e Redaktorit BSP

Informacion i lidhur AN 980: Mbështetje për softuerin e procesorit Nios V Quartus Prime
3.2.2. RiscFree IDE për FPGA-të Altera
RiscFree IDE për FPGA-të Altera është një IDE e bazuar në Eclipse për procesorin Nios V. Altera rekomandon që të zhvilloni softuerin e procesorit Nios V në këtë IDE për arsyet e mëposhtme: · Karakteristikat janë zhvilluar dhe verifikuar që të jenë të pajtueshme me Nios V.
rrjedhën e ndërtimit të procesorit. · I pajisur me të gjitha zinxhirët e nevojshëm të mjeteve dhe mjetet mbështetëse që ju mundësojnë
për të filluar lehtësisht zhvillimin e procesorit Nios V.
Informacion i Lidhur me Udhëzuesin e Përdoruesit të Mjedisit të Zhvillimit të Integruar (IDE) të Ashling RiscFree për FPGA-të Altera
3.2.3. Mjetet e Shërbimeve Nios V
Ju mund të krijoni, modifikoni dhe ndërtoni programe Nios V me komanda të shtypura në një rresht komandash ose të integruara në një skript. Mjetet e rreshtit të komandave Nios V të përshkruara në këtë seksion janë në Drejtoria /niosv/bin.

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 45

3. Dizajni i Sistemit të Softuerit të Procesorit Nios V 726952 | 2025.07.16

Tabela 26. Mjetet e Shërbimeve Nios V

Mjetet e Linjës së Komandës

Përmbledhje

aplikacioni-niosv niosv-bsp shkarkimi-niosv shell raporti-niosv-stack

Për të gjeneruar dhe konfiguruar një projekt aplikacioni.
Për të krijuar ose përditësuar cilësimet e BSP-së file dhe krijoni BSP-në files. Për të shkarkuar ELF-in file në një procesor Nios® V.
Për të hapur Nios V Command Shell. Për t'ju informuar për hapësirën e mbetur të memories në dispozicion të aplikacionit tuaj .elf për përdorim të stack ose heap.

3.2.4. File Mjetet e Konvertimit të Formatit

File Konvertimi i formatit është ndonjëherë i nevojshëm kur kalohen të dhëna nga një shërbim në një tjetër. file mjetet e konvertimit të formatit janë në
drejtoria e instalimit të softuerit> drejtoria/niosv/bin.

Tabela 27. File Mjetet e Konvertimit të Formatit

Mjetet e Linjës së Komandës elf2flash elf2hex

Përmbledhje Për të përkthyer .elf file në formatin .srec për programimin e memories flash. Për të përkthyer skedarin .elf file në formatin .hex për inicializimin e memories.

3.2.5. Mjete të tjera të shërbimeve

Mund t'ju nevojiten mjetet e mëposhtme të linjës së komandës kur ndërtoni një sistem të bazuar në procesorin Nios V. Këto mjete të linjës së komandës ofrohen ose nga Intel në /quartus/bin ose i fituar nga
mjete me burim të hapur.

Tabela 28. Mjete të tjera të linjës së komandës

Mjetet e Linjës së Komandës

Lloji

Përmbledhje

terminali i juartit

Ofruar nga Intel

Për të monitoruar stdout dhe stderr, dhe për të siguruar të dhëna hyrëse për një procesor Nios® V
nënsistemi përmes stdin. Ky mjet zbatohet vetëm për JTAG UART IP kur është i lidhur me procesorin Nios® V.

openocd

Ofruar nga Intel Për të ekzekutuar OpenOCD.

openocd-cfg-gen

Ofruar nga Intel · Për të gjeneruar konfigurimin e OpenOCD file· Për të shfaqur JTAG indeksi i pajisjes së zinxhirit.

Manuali i Dizajnit të Procesorit të Integruar Nios® V 46

Dërgo koment

726952 | 2025.07.16 Dërgo komente
4. Zgjidhjet e Konfigurimit dhe Nisjes së Procesorit Nios V
Ju mund ta konfiguroni procesorin Nios V për të nisur dhe ekzekutuar softuer nga vende të ndryshme memorieje. Memoria e nisjes është Quad Serial Peripheral Interface (QSPI), On-Chip Memory (OCRAM) ose Tightly Coupled Memory (TCM).
Informacion i lidhur · Kushtet e shkrehësit të ndezjes në faqen 193 · Shkrehësit e ndezjes
Për më shumë informacion rreth shkaktarëve të ndezjes.
4.1. Hyrje
Procesori Nios V mbështet dy lloje procesesh nisjeje: · Ekzekutim në Vend (XIP) duke përdorur funksionin alt_load() · Programi kopjohet në RAM duke përdorur kopjuesin e nisjes. Zhvillimi i programeve të integruara Nios V bazohet në shtresën e abstraksionit të harduerit (HAL). HAL ofron një program të vogël ngarkues nisjeje (i njohur edhe si kopjues nisjeje) që kopjon seksionet përkatëse të lidhësit nga memoria e nisjes në vendndodhjen e tyre të kohës së ekzekutimit në kohën e nisjes. Ju mund të specifikoni vendndodhjet e kohës së ekzekutimit të programit dhe memories së të dhënave duke manipuluar cilësimet e Redaktuesit të Paketës së Mbështetjes së Bordit (BSP). Ky seksion përshkruan: · Kopjuesin e nisjes së procesorit Nios V që nis sistemin tuaj të procesorit Nios V sipas
përzgjedhja e memories së nisjes · Opsionet e nisjes së procesorit Nios V dhe rrjedha e përgjithshme · Zgjidhjet e programimit Nios V për memorien e zgjedhur të nisjes
4.2. Lidhja e Aplikacioneve
Kur gjeneroni projektin e procesorit Nios V, BSP Editor gjeneron dy lidhës të lidhur files: · linker.x: Komanda e linkerit file që aplikacioni i gjeneruar bënfile përdor
për të krijuar skedarin binar .elf file. · linker.h: Përmban informacion në lidhje me paraqitjen e memories së lidhësit. Të gjitha modifikimet e cilësimeve të lidhësit që bëni në projektin BSP ndikojnë në përmbajtjen e këtyre dy lidhësve. fileÇdo aplikacion i procesorit Nios V përmban seksionet e mëposhtme të lidhësve:
© Korporata Altera. Altera, logoja e Altera-s, logoja `a' dhe markat e tjera të Altera-s janë marka tregtare të Korporatës Altera. Altera rezervon të drejtën për të bërë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Altera nuk merr përsipër asnjë përgjegjësi ose detyrim që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveç rasteve kur është rënë dakord shprehimisht me shkrim nga Altera. Klientët e Altera-s këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në ndonjë informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime. *Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.

4. Zgjidhje për Konfigurimin dhe Nisjen e Procesorit Nios V 726952 | 2025.07.16

Tabela 29. Seksionet e lidhësve

.tekst

Seksionet e Lidhësve

.rodata

.rwdata

.bss

.grumbull

.stack

Përshkrime Kod i ekzekutueshëm. Çdo e dhënë vetëm për lexim e përdorur në ekzekutimin e programit. Ruan të dhënat e leximit-shkrimit të përdorura në ekzekutimin e programit. Përmban të dhëna statike të painicializuara. Përmban memorie të ndarë dinamikisht. Ruan parametrat e thirrjes së funksionit dhe të dhëna të tjera të përkohshme.

Mund të shtoni seksione shtesë lidhësesh në skedarin .elf. file për të mbajtur kod dhe të dhëna të personalizuara. Këto seksione lidhëse vendosen në rajone të emërtuara të memories, të përcaktuara për t'iu përshtatur pajisjeve dhe adresave fizike të memories. Si parazgjedhje, BSP Editor gjeneron automatikisht këto seksione lidhëse. Megjithatë, ju mund të kontrolloni seksionet lidhëse për një aplikacion të caktuar.

4.2.1. Sjellja e lidhjes
Ky seksion përshkruan sjelljen e parazgjedhur të lidhjes së BSP Editor dhe si të kontrollohet sjellja e lidhjes.

4.2.1.1. Lidhja BSP e parazgjedhur
Gjatë konfigurimit të BSP-së, mjetet kryejnë automatikisht hapat e mëposhtëm:
1. Caktoni emrat e rajoneve të memories: Caktoni një emër për secilën pajisje të memories së sistemit dhe shtoni çdo emër te lidhësi file si një zonë kujtese.
2. Gjeni memorien më të madhe: Identifikoni rajonin më të madh të memories për lexim dhe shkrim në lidhësin file.
3. Caktoni seksionet e lidhësve: Vendosni seksionet e lidhësve të parazgjedhur (.text, .rodata, .rwdata, .bss, .heap dhe .stack) në rajonin e memories të identifikuar në hapin e mëparshëm.
4. Shkruani files: Shkruani linker.x dhe linker.h files.
Zakonisht, skema e alokimit të seksionit të lidhësit funksionon gjatë procesit të zhvillimit të softuerit sepse aplikacioni është i garantuar të funksionojë nëse memoria është mjaftueshëm e madhe.
Rregullat për sjelljen e lidhjes së parazgjedhur përmbahen në skriptet Tcl të gjeneruara nga Altera bsp-set-defaults.tcl dhe bsp-linker-utils.tcl që gjenden në Drejtoria /niosv/scripts/bsp-defaults. Komanda niosv-bsp i thërret këto skripte. Mos i modifikoni këto skripte direkt.

Manuali i Dizajnit të Procesorit të Integruar Nios® V 48

Dërgo koment

4. Zgjidhje për Konfigurimin dhe Nisjen e Procesorit Nios V 726952 | 2025.07.16

4.2.1.2. Lidhja e konfigurueshme e BSP-së
Mund të menaxhoni sjelljen e parazgjedhur të lidhjes në skedën Linker Script të BSP Editor. Manipuloni skriptin e lidhësit duke përdorur metodat e mëposhtme: · Shtoni një rajon memorieje: Harton një emër rajoni memorieje në një pajisje fizike memorieje. · Shtoni një hartëzim seksioni: Harton një emër seksioni në një rajon memorieje. BSP
Redaktori ju lejon të view harta e kujtesës para dhe pas bërjes së ndryshimeve.

4.3. Metodat e Nisjes së Procesorit Nios V

Ekzistojnë disa metoda për të nisur procesorin Nios V në pajisjet Altera FPGA. Metodat për të nisur procesorin Nios V ndryshojnë në varësi të përzgjedhjes së memories flash dhe familjeve të pajisjeve.

Tabela 30. Memorjet Flash të Mbështetura me Opsionet Përkatëse të Nisjes

Memorjet e Nisjes së Mbështetura

Pajisja

Flash në Çip (për konfigurim të brendshëm)

Maksimumi 10 pajisje vetëm (me IP Flash On-Chip)

Flash QSPI për qëllime të përgjithshme (vetëm për të dhënat e përdoruesit)

Të gjitha pajisjet FPGA të mbështetura (me ndërfaqe gjenerike seriale flash FPGA IP)

Konfigurimi QSPI Flash (për konfigurimin Active Serial)

Kontroll i bazuar në bllok
pajisje (me gjenerike
Ndërfaqja Flash Seriale Intel FPGA IP (2)

Metodat e Nisjes së Procesorit Nios V

Vendndodhja e Ekzekutimit të Aplikacionit

Boot Copier

Ekzekutimi i aplikacionit të procesorit Nios V në vend nga memoria flash në çip

Memorie Flash On-Chip (XIP) + OCRAM/ RAM i jashtëm (për seksionet e të dhënave të shkrueshme)

Funksioni alt_load()

Aplikacioni i procesorit Nios V u kopjua nga Flash On-Chip në RAM duke përdorur kopjuesin e nisjes

OCRAM/RAM i jashtëm

Ripërdorimi i Bootloader nëpërmjet GSFI

Ekzekutimi i aplikacionit të procesorit Nios V në vend nga një memorie flash QSPI për qëllime të përgjithshme

Memorie flash QSPI për qëllime të përgjithshme (XIP) + OCRAM/ RAM i jashtëm (për seksionet e të dhënave të shkrueshme)

Funksioni alt_load()

Aplikacioni i procesorit Nios V u kopjua nga një memorie flash QSPI për qëllime të përgjithshme në RAM duke përdorur një program kopjimi boot.

OCRAM/RAM i jashtëm

Bootloader nëpërmjet GSFI

Ekzekutimi i aplikacionit të procesorit Nios V në vend nga konfigurimi i memories flash QSPI

Konfigurimi i memories flash QSPI (XIP) + OCRAM/ RAM i jashtëm (për seksionet e të dhënave të shkrueshme)

Funksioni alt_load()

Aplikacioni i procesorit Nios V u kopjua nga flash-i i konfigurimit QSPI në RAM duke përdorur kopjuesin e nisjes

Ngarkuesi i OCRAM/RAM i jashtëm nëpërmjet GSFI vazhdon…

(2) Referojuni AN 980: Mbështetja e Softuerit Nios V Processor Quartus Prime për listën e pajisjeve.

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 49

4. Zgjidhje për Konfigurimin dhe Nisjen e Procesorit Nios V 726952 | 2025.07.16

Memorjet e Nisjes së Mbështetura
Memorie në çip (OCRAM) Memorie e lidhur fort (TCM)

Pajisja
Pajisjet e bazuara në SDM (me Mailbox Client Intel FPGA IP). (2)
Të gjitha pajisjet Altera FPGA të mbështetura (2)
Të gjitha pajisjet Altera FPGA të mbështetura (2)

Metodat e Nisjes së Procesorit Nios V
Aplikacioni i procesorit Nios V u kopjua nga flash-i i konfigurimit QSPI në RAM duke përdorur kopjuesin e nisjes
Ekzekutimi i aplikacionit të procesorit Nios V në vend nga OCRAM
Ekzekutimi i aplikacionit të procesorit Nios V në vend nga TCM

Vendndodhja e Ekzekutimit të Aplikacionit

Boot Copier

Ngarkuesi i nisjes së OCRAM/RAM i jashtëm nëpërmjet SDM

OCRAM

Funksioni alt_load()

Udhëzim TCM (XIP) Asnjë + Të dhëna TCM (për seksione të të dhënave të shkrueshme)

Figura 28. Fluksi i Nisjes së Procesorit Nios V

Rivendos

Procesori kërcen për të rivendosur vektorin (fillimi i kodit të nisjes)

Kodi i aplikacionit mund të kopjohet në një vendndodhje tjetër memorieje (në varësi të opsioneve të nisjes)
Kodi i nisjes inicializon procesorin

Në varësi të opsioneve të nisjes, kodi i nisjes mund të kopjojë vlerat fillestare për të dhënat/kodin në një hapësirë tjetër memorieje (alt_load)
Kodi i nisjes inicializon kodin e aplikacionit dhe hapësirën e memories së të dhënave
Kodi i nisjes inicializon të gjitha pajisjet periferike të sistemit me drajverët HAL (alt_main)
Hyrja në pjesën kryesore
Informacion i lidhur · Udhëzuesi i përdoruesit për ndërfaqen gjenerike seriale flash të Altera FPGA IP
Manuali i Dizajnit të Procesorit të Integruar Nios® V 50

Dërgo koment

4. Zgjidhje për Konfigurimin dhe Nisjen e Procesorit Nios V 726952 | 2025.07.16
· Udhëzuesi i përdoruesit për IP-në e klientit të kutisë postare Altera FPGA · Mbështetja e softuerit AN 980: Nios V Processor Quartus Prime
4.4. Hyrje në Metodat e Nisjes së Procesorit Nios V
Sistemet e procesorëve Nios V kërkojnë që imazhet e softuerit të konfigurohen në memorien e sistemit përpara se procesori të fillojë ekzekutimin e programit të aplikacionit. Referojuni Seksioneve të Lidhësve për seksionet e parazgjedhura të lidhësve.
Redaktori BSP gjeneron një skript lidhësi që kryen funksionet e mëposhtme: · Siguron që softueri i procesorit të jetë i lidhur në përputhje me cilësimet e lidhësit
të redaktorit BSP dhe përcakton se ku ndodhet softueri në memorie. · Pozicionon rajonin e kodit të procesorit në komponentin e memories sipas
komponentët e caktuar të memories.
Seksioni i mëposhtëm përshkruan shkurtimisht metodat e disponueshme të nisjes së procesorit Nios V.
4.4.1. Aplikacioni i Procesorit Nios V Ekzekutohet në Vend nga Flash-i i Nisjes
Altera i projektoi kontrolluesit e flash-it në mënyrë të tillë që hapësira e adresës së flash-it të nisjes të jetë menjëherë e arritshme për procesorin Nios V pas rivendosjes së sistemit, pa pasur nevojë të inicializohet kontrolluesi i memories ose pajisjet e memories. Kjo i mundëson procesorit Nios V të ekzekutojë kodin e aplikacionit të ruajtur në pajisjet e nisjes direkt pa përdorur një fotokopjues nisjeje për ta kopjuar kodin në një lloj tjetër memorieje. Kontrolluesit e flash-it janë: · Flash On-Chip me On-Chip Flash IP (vetëm në pajisjen MAX® 10) · Flash QSPI për qëllime të përgjithshme me IP të Ndërfaqes Generic Serial Flash · Flash QSPI i konfigurimit me IP të Ndërfaqes Generic Serial Flash (përveç MAX 10)
pajisje)
Kur aplikacioni i procesorit Nios V ekzekutohet në vend nga memoria flash e nisjes, Redaktori BSP kryen funksionet e mëposhtme: · Vendos seksionet lidhëse .text në rajonin e memories flash të nisjes. · Vendos seksionet lidhëse .bss, .rodata, .rwdata, .stack dhe .heap në RAM.
rajoni i memories. Duhet të aktivizoni funksionin alt_load() në Cilësimet BSP për të kopjuar seksionet e të dhënave (.rodata, .rwdata,, .exceptions) në RAM pas rivendosjes së sistemit. Seksioni i kodit (.text) mbetet në rajonin e memories flash të nisjes.
Informacion i lidhur · Udhëzuesi i përdoruesit për ndërfaqen gjenerike seriale flash Altera FPGA IP · Udhëzuesi i përdoruesit për memorien flash Altera MAX 10
4.4.1.1. alt_load()
Mund ta aktivizoni funksionin alt_load() në kodin HAL duke përdorur BSP Editor.
Kur përdoret në rrjedhën e nisjes ekzekuto-në-vend, funksioni alt_load() kryen detyrat e mëposhtme:

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 51

4. Zgjidhje për Konfigurimin dhe Nisjen e Procesorit Nios V 726952 | 2025.07.16

· Funksionon si një mini-kopjues boot që kopjon seksionet e memories në RAM bazuar në cilësimet BSP.
· Kopjon seksionet e të dhënave (.rodata, .rwdata, .exceptions) në RAM, por jo seksionet e kodit (.text). Seksioni i kodit (.text) është një seksion vetëm për lexim dhe mbetet në rajonin e memories flash të nisjes. Ky ndarje ndihmon në minimizimin e përdorimit të RAM, por mund të kufizojë performancën e ekzekutimit të kodit sepse qasjet në memorien flash janë më të ngadalta se qasjet në RAM-in e integruar.

Tabela e mëposhtme rendit cilësimet dhe funksionet e Redaktorit BSP:

Tabela 31. Cilësimet e Redaktorit BSP
Cilësimet e Redaktorit BSP hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Funksioni Aktivizon funksionin alt_load(). alt_load() kopjon seksionin .rodata në RAM. alt_load() kopjon seksionin .rwdata në RAM. alt_load() kopjon seksionin .exceptions në RAM.

4.4.2. Aplikacioni i procesorit Nios V u kopjua nga memoria flash e nisjes në RAM duke përdorur kopjuesin e nisjes
Procesori Nios V dhe HAL përfshijnë një kopjues nisjeje që ofron funksionalitet të mjaftueshëm për shumicën e aplikacioneve të procesorit Nios V dhe është i përshtatshëm për t'u zbatuar me rrjedhën e zhvillimit të softuerit Nios V.
Kur aplikacioni përdor një kopjues nisjeje, ai i vendos të gjitha seksionet e lidhësve (.text, .heap, .rwdata, .rodata, .bss, .stack) në një RAM të brendshëm ose të jashtëm. Përdorimi i kopjuesit të nisjes për të kopjuar një aplikacion të procesorit Nios V nga memoria flash e nisjes në RAM-in e brendshëm ose të jashtëm për ekzekutim ndihmon në përmirësimin e performancës së ekzekutimit.
Për këtë opsion nisjeje, procesori Nios V fillon të ekzekutojë softuerin e kopjimit të nisjes pas rivendosjes së sistemit. Softueri kopjon aplikacionin nga memoria flash e nisjes në RAM-in e brendshëm ose të jashtëm. Pasi procesi të përfundojë, procesori Nios V ia transferon kontrollin e programit aplikacionit.

Shënim:

Nëse kopjuesi i nisjes është në flash, atëherë funksioni alt_load() nuk ka nevojë të thirret sepse të dy shërbejnë për të njëjtin qëllim.

4.4.2.1. Ngarkuesi i procesorit Nios V nëpërmjet ndërfaqes gjenerike seriale flash
Bootloader nëpërmjet GSFI është kopjuesi i nisjes me procesor Nios V që mbështet memorien flash QSPI në pajisjet e bazuara në bllokun e kontrollit. Bootloader nëpërmjet GSFI përfshin karakteristikat e mëposhtme:
· Lokalizon aplikacionin softuerik në memorien jo të paqëndrueshme.
· Çpaketon dhe kopjon imazhin e aplikacionit softuerik në RAM.
· Ndërron automatikisht ekzekutimin e procesorit në kodin e aplikacionit në RAM pasi të përfundojë kopjimi.

Manuali i Dizajnit të Procesorit të Integruar Nios® V 52

Dërgo koment

4. Zgjidhje për Konfigurimin dhe Nisjen e Procesorit Nios V 726952 | 2025.07.16

Imazhi i nisjes ndodhet menjëherë pas fotokopjuesit të nisjes. Duhet të siguroheni që procesori Nios V të rivendosë pikat e zhvendosjes në fillim të fotokopjuesit të nisjes. Figura: Harta e kujtesës për memorien flash QSPI me Bootloader nëpërmjet GSFI, harta e kujtesës për memorien flash QSPI me Bootloader nëpërmjet GSFI tregon hartën e memories flash për memorien flash QSPI kur përdoret një fotokopjues nisjeje. Kjo hartë e kujtesës supozon se memoria e memories flash ruan imazhin FPGA dhe softuerin e aplikacionit.

Tabela 32. Bootloader nëpërmjet GSFI për Nios V Processor Core

Processor Core Nios V
Procesor Nios V/m

Bootloader nëpërmjet GSFI File Vendndodhja
/niosv/components/bootloader/niosv_m_bootloader.srec

Procesor Nios V/g

/niosv/components/bootloader/niosv_g_bootloader.srec

Figura 29. Harta e memories për QSPI Flash me Bootloader nëpërmjet GSFI

Të dhënat e klientit (*.hex)

Kodi i Aplikimit

Shënim:

Rivendos Zhvendosjen e Vektorit

Boot Copier

0x01E00000

Imazh FPGA (*.sof)

0x00000000

1. Në fillim të hartës së memories është imazhi FPGA i ndjekur nga të dhënat tuaja, të cilat përbëhen nga kopjuesi i nisjes dhe kodi i aplikacionit.
2. Duhet të caktoni zhvendosjen e rivendosjes së procesorit Nios V në Platform Designer dhe ta drejtoni atë nga fillimi i kopjuesit të nisjes.
3. Madhësia e imazhit FPGA është e panjohur. Mund ta dini madhësinë e saktë vetëm pas përpilimit të projektit Quartus Prime. Duhet të përcaktoni një kufi të sipërm për madhësinë e imazhit FPGA Altera. Për shembullampPër shembull, nëse madhësia e imazhit FPGA vlerësohet të jetë më e vogël se 0x01E00000, vendosni Reset Offset në 0x01E00000 në Platform Designer, i cili është gjithashtu fillimi i kopjuesit të nisjes.
4. Një praktikë e mirë projektimi konsiston në vendosjen e zhvendosjes së vektorit të rivendosjes në një kufi të sektorit të flash-it për të siguruar që të mos ndodhë fshirje e pjesshme e imazhit FPGA në rast se aplikacioni i softuerit përditësohet.

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 53

4. Zgjidhje për Konfigurimin dhe Nisjen e Procesorit Nios V 726952 | 2025.07.16

4.4.2.2. Ngarkuesi i procesorit Nios V nëpërmjet Menaxherit të Pajisjeve të Sigurta
Bootloader nëpërmjet Secure Device Manager (SDM) është një kod aplikacioni HAL që përdor drajverin Altera FPGA IP HAL të Klientit të Kutisë Postare për nisjen e procesorit. Altera rekomandon këtë aplikacion bootloader kur përdoret flash-i i konfigurimit QSPI në pajisjet e bazuara në SDM për të nisur procesorin Nios V.
Pas rivendosjes së sistemit, procesori Nios V së pari e ngarkon Bootloader-in nëpërmjet SDM nga një memorie e vogël në çip dhe e ekzekuton Bootloader-in nëpërmjet SDM për të komunikuar me memorien flash QSPI të konfigurimit duke përdorur IP-në e klientit të kutisë postare.
Bootloader nëpërmjet SDM kryen detyrat e mëposhtme: · Lokalizon softuerin Nios V në memorien flash QSPI të konfigurimit. · Kopjon softuerin Nios V në RAM-in e çipit ose në RAM-in e jashtëm. · Kalon ekzekutimin e procesorit në softuerin Nios V brenda RAM-it të çipit ose
RAM i jashtëm.
Pasi të përfundojë procesi, Bootloader nëpërmjet SDM-së ia transferon kontrollin e programit aplikacionit të përdoruesit. Altera rekomandon organizimin e memories siç përshkruhet në Organizimin e Memories për Bootloader nëpërmjet SDM-së.
Figura 30. Ngarkuesi i nisjes nëpërmjet rrjedhës së procesit SDM

Konfigurimi

Blic

Softueri Nios V

SDM

Pajisje FPGA e bazuar në SDM

IP-ja e klientit të kutisë postare

FPGA Logic Nios V

4 RAM i jashtëm
Softueri Nios V

On-Chip 4

EMIF

RAM

Memorie në Çip

Nios V

Software

Bootloader nëpërmjet SDM

1. Procesori Nios V ekzekuton Bootloader-in nëpërmjet SDM nga memoria e integruar.
2. Bootloader-i nëpërmjet SDM-së komunikon me flash-in e konfigurimit dhe lokalizon softuerin Nios V.
3. Bootloader nëpërmjet SDM kopjon softuerin Nios V nga memoria flash e konfigurimit në RAM-in e integruar / RAM-in e jashtëm.
4. Bootloader nëpërmjet SDM-së e kalon ekzekutimin e procesorit Nios V në softuerin Nios V në RAM-in e integruar/RAM-in e jashtëm.

4.4.3. Ekzekutimi i Aplikacionit të Procesorit Nios V në Vend nga OCRAM
Në këtë metodë, adresa e rivendosjes së procesorit Nios V vendoset në adresën bazë të memories në çip (OCRAM). Skedari binar i aplikacionit (.hex) file ngarkohet në OCRAM kur konfigurohet FPGA, pasi dizajni i harduerit është kompiluar në softuerin Quartus Prime. Pasi të rivendoset procesori Nios V, aplikacioni fillon të ekzekutohet dhe degëzohet në pikën e hyrjes.

Manuali i Dizajnit të Procesorit të Integruar Nios® V 54

Dërgo koment

4. Zgjidhje për Konfigurimin dhe Nisjen e Procesorit Nios V 726952 | 2025.07.16

Shënim:

· Execute-In-Place nga OCRAM nuk kërkon kopjues nisjeje sepse aplikacioni i procesorit Nios V është tashmë i aktivizuar në momentin e rivendosjes së sistemit.
· Altera rekomandon aktivizimin e alt_load() për këtë metodë nisjeje në mënyrë që softueri i integruar të sillet në mënyrë identike kur të rivendoset pa rikonfiguruar imazhin e pajisjes FPGA.
· Duhet të aktivizoni funksionin alt_load() në Cilësimet BSP për të kopjuar seksionin .rwdata pas rivendosjes së sistemit. Në këtë metodë, vlerat fillestare për variablat e inicializuara ruhen veçmas nga variablat përkatëse për të shmangur mbishkrimin gjatë ekzekutimit të programit.

4.4.4. Aplikacioni i Procesorit Nios V Ekzekutohet në Vend nga TCM
Metoda ekzekuto-në-vend e vendos adresën e rivendosjes së procesorit Nios V në adresën bazë të memories së lidhur ngushtë (TCM). Skema binare e aplikacionit (.hex) file ngarkohet në TCM kur konfiguroni FPGA-në pasi të keni kompiluar dizajnin e harduerit në softuerin Quartus Prime. Pasi të rivendoset procesori Nios V, aplikacioni fillon të ekzekutohet dhe degëzohet në pikën e hyrjes.

Shënim:

Ekzekutimi në Vend nga TCM nuk kërkon kopjues nisjeje sepse aplikacioni i procesorit Nios V është tashmë i aktivizuar në momentin e rivendosjes së sistemit.

4.5. Nisja e procesorit Nios V nga memoria flash në çip (UFM)

Softueri i nisjes dhe ekzekutimit të procesorit Nios V nga memoria flash në çip (UFM) është i disponueshëm në pajisjet MAX 10 FPGA. Procesori Nios V mbështet dy opsionet e mëposhtme të nisjes duke përdorur memorjen flash në çip në modalitetin e Konfigurimit të Brendshëm:
· Aplikacioni i procesorit Nios V ekzekutohet në vend nga memoria flash On-Chip.
· Aplikacioni i procesorit Nios V kopjohet nga memoria flash në çip në RAM duke përdorur kopjuesin e nisjes.

Tabela 33. Memorjet Flash të Mbështetura me Opsionet përkatëse të Nisjes

Memorjet e Nisjes së Mbështetura

Metodat e Nisjes së Nios V

Vendndodhja e Ekzekutimit të Aplikacionit

Boot Copier

MAKS 10 pajisje vetëm (me OnChip Flash IP)

Ekzekutimi i aplikacionit të procesorit Nios V në vend nga memoria flash në çip
Aplikacioni i procesorit Nios V u kopjua nga Flash On-Chip në RAM duke përdorur kopjuesin e nisjes

Memorie Flash On-Chip (XIP) + OCRAM/ RAM i jashtëm (për seksionet e të dhënave të shkrueshme)

Funksioni alt_load()

OCRAM/ RAM i jashtëm

Ripërdorimi i Bootloader nëpërmjet GSFI

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 55

4. Zgjidhje për Konfigurimin dhe Nisjen e Procesorit Nios V 726952 | 2025.07.16

Figura 31.

Dizajnimi, Konfigurimi dhe Fluksi i Nisjes
Dizajni · Krijoni projektin tuaj të bazuar në procesorin Nios V duke përdorur Platform Designer. · Sigurohuni që të ketë RAM të jashtëm ose RAM në çip në dizajnin e sistemit.

Konfigurimi dhe Kompilimi i FPGA-së
· Vendosni të njëjtën mënyrë konfigurimi të brendshëm në On-chip Flash IP në Platform Designer dhe softuerin Quartus Prime. · Vendosni agjentin e rivendosjes së procesorit Nios V në On-chip Flash. · Zgjidhni metodën tuaj të preferuar të inicializimit UFM. · Gjeneroni dizajnin tuaj në Platform Designer. · Kompiloni projektin tuaj në softuerin Quartus Prime.

Projekti BSP i Aplikacionit të Përdoruesit · Krijimi i procesorit Nios V HAL BSP bazuar në .sopcinfo file krijuar nga Platform Designer. · Modifikoni cilësimet BSP të procesorit Nios V dhe Linker Script në BSP Editor. · Gjeneroni projektin BSP.
Projekti i Aplikacionit të Aplikacionit të Përdoruesit · Zhvilloni kodin e aplikacionit të procesorit Nios V. · Kompiloni aplikacionin e procesorit Nios V dhe gjeneroni aplikacionin e procesorit Nios V (.hex) file· Rikompiloni projektin tuaj në programin Quartus Prime nëse zgjidhni opsionin Inicializoni përmbajtjen e memories në Intel FPGA On-Chip Flash IP.

Programimi FileKonvertimi, Shkarkimi dhe Ekzekutimi i s · Gjenerimi i skedarit Flash On-Chip .pof file duke përdorur Programimin e Konvertimit Fileveçoria s në softuerin Quartus Prime.
· Programoni skedarin .pof file në pajisjen tuaj MAX 10. · Ndizni dhe rindizni harduerin tuaj.
4.5.1. Përshkrimi i memorjes flash në çip MAX 10 FPGA
Pajisjet MAX 10 FPGA përmbajnë memorie flash në çip që është e segmentuar në dy pjesë: · Memoria Flash e Konfigurimit (CFM) — ruan të dhënat e konfigurimit të harduerit për
MAKS 10 FPGA. · Memoria Flash e Përdoruesit (UFM) — ruan të dhënat e përdoruesit ose aplikacionet softuerike.
Arkitektura UFM e pajisjes MAX 10 është një kombinim i IP-ve të buta dhe të forta. Ju mund të hyni në UFM vetëm duke përdorur On-Chip Flash IP Core në softuerin Quartus Prime.
Bërthama IP Flash On-chip mbështet veçoritë e mëposhtme: · Qasje leximi ose shkrimi në sektorët UFM dhe CFM (nëse aktivizohen në Platform Designer)
duke përdorur ndërfaqen Avalon MM të të dhënave dhe kontrollit skllav. · Mbështet fshirjen e faqes, fshirjen e sektorit dhe shkrimin e sektorit. · Model simulimi për qasjet e leximit/shkrimit UFM duke përdorur mjete të ndryshme simulimi EDA.

Manuali i Dizajnit të Procesorit të Integruar Nios® V 56

Dërgo koment

4. Zgjidhje për Konfigurimin dhe Nisjen e Procesorit Nios V 726952 | 2025.07.16

Tabela 34. Rajonet e Flash-it në çip në pajisjet MAX 10 FPGA

Rajonet e Shkëlqimit

Funksionaliteti

Memoria Flash e Konfigurimit (sektorët CFM0-2)

Konfigurimi FPGA file magazinimit

Memoria Flash e Përdoruesit (sektorët UFM0-1)

Aplikacioni i procesorit Nios V dhe të dhënat e përdoruesit

Pajisjet MAX 10 FPGA mbështesin disa mënyra konfigurimi dhe disa nga këto mënyra lejojnë që CFM1 dhe CFM2 të përdoren si një rajon shtesë UFM. Tabela e mëposhtme tregon vendndodhjen e ruajtjes së imazheve të konfigurimit FPGA bazuar në mënyrat e konfigurimit të MAX 10 FPGA.

Tabela 35. Vendndodhja e ruajtjes së imazheve të konfigurimit FPGA

Modaliteti i Konfigurimit Imazhe të kompresuara dyfish

Imazh i Kompresuar CFM2 2

CFM1

Imazh i Kompresuar CFM0 1

Imazh i vetëm i pakompresuar

UFM Virtual

Imazh i pakompresuar

Imazh i vetëm i pakompresuar me inicializim të memories

Imazh i pakompresuar (me përmbajtje të memories së çipit të para-inicializuar)

Imazh i vetëm i kompresuar me inicializim të memories Imazh i kompresuar (me përmbajtje memorieje të para-inicializuar në çip)

Imazh i vetëm i kompresuar

UFM Virtual

Imazh i kompresuar

Duhet të përdorni bërthamën IP të Flash-it në çip për të aksesuar memorien flash në MAX 10 FPGA. Mund të krijoni dhe lidhni IP-në e Flash-it në çip me softuerin Quartus Prime. Procesori me bërthamë të butë Nios V përdor ndërlidhjet Platform Designer për të komunikuar me IP-në e Flash-it në çip.
Figura 32. Lidhja midis Flash IP-së në çip dhe procesorit Nios V

Shënim:

Sigurohuni që porta csr e Flash-it në çip të jetë e lidhur me procesorin Nios V data_manager për të mundësuar që procesori të kontrollojë operacionet e shkrimit dhe fshirjes.
Bërthama IP e Flash-it në çip mund të ofrojë qasje në pesë sektorë flash - UFM0, UFM1, CFM0, CFM1 dhe CFM2.
Informacion i rëndësishëm rreth sektorëve UFM dhe CFM.: · Sektorët CFM janë të destinuar për ruajtjen e të dhënave të konfigurimit (bitstream) (*.pof).
· Të dhënat e përdoruesit mund të ruhen në sektorët UFM dhe mund të fshihen, nëse zgjidhen cilësimet e sakta në mjetin Platform Designer.
· Disa pajisje nuk kanë një sektor UFM1. Mund t'i referoheni tabelës: Madhësia e Sektorit UFM dhe CFM për sektorët e disponueshëm në secilën pajisje individuale MAX 10 FPGA.

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 57

4. Zgjidhje për Konfigurimin dhe Nisjen e Procesorit Nios V 726952 | 2025.07.16

· Mund ta konfiguroni CFM2 si një UFM virtual duke zgjedhur modalitetin e konfigurimit të Imazhit të Vetëm të Pakompresuar.
· Mund të konfiguroni CFM2 dhe CFM1 si një UFM virtuale duke zgjedhur modalitetin e konfigurimit të Imazhit të Vetëm të Pakompresuar.
· Madhësia e secilit sektor ndryshon në varësi të pajisjeve MAX 10 FPGA të zgjedhura.

Tabela 36.

Madhësia e sektorit UFM dhe CFM
Kjo tabelë rendit dimensionet e vargjeve UFM dhe CFM.

Pajisja

Faqe për Sektor

UFM1 UFM0 CFM2 CFM1 CFM0

Madhësia e faqes (Kbit)

Përdoruesi maksimal
Madhësia e Memories Flash (Kbit) (3)

Madhësia Totale e Memories së Konfigurimit (Kbit)

10 M02 3

34 16

544

10 M04 0

41 29 70 16

1248

2240

10 M08 8

41 29 70 16

1376

2240

10 M16 4

38 28 66 32

2368

4224

10 M25 4

52 40 92 32

3200

5888

10 M40 4

48 36 84 64

5888

10752

10 M50 4

48 36 84 64

5888

10752

Madhësia e OCRAM-it (Kbit)
108 189 378 549 675 1260 1638

Informacion i lidhur · Udhëzuesi i përdoruesit për konfigurimin e MAX 10 FPGA · Udhëzuesi i përdoruesit për memorien flash Altera MAX 10

4.5.2. Ekzekutimi i Aplikacionit të Procesorit Nios V në Vend nga UFM

Zgjidhja Execute-In-Place nga UFM është e përshtatshme për aplikacionet e procesorit Nios V të cilat kërkojnë përdorim të kufizuar të memories në çip. Funksioni alt_load() funksionon si një mini-kopjues nisjeje që kopjon seksionet e të dhënave (.rodata, .rwdata ose .exceptions) nga memoria e nisjes në RAM bazuar në cilësimet BSP. Seksioni i kodit (.text),
e cila është një seksion vetëm për lexim, mbetet në rajonin e memories flash në çip MAX 10. Ky konfigurim minimizon përdorimin e RAM-it, por mund të kufizojë performancën e ekzekutimit të kodit pasi qasja në memorien flash është më e ngadaltë se RAM-i në çip.

Aplikacioni i procesorit Nios V është programuar në sektorin UFM. Vektori i rivendosjes së procesorit Nios V tregon adresën bazë të UFM për të ekzekutuar kodin nga UFM pasi sistemi të rivendoset.

Nëse po përdorni debugger-in në nivelin burimor për të debuguar aplikacionin tuaj, duhet të përdorni një pikë ndërprerjeje hardueri. Kjo ndodh sepse UFM nuk mbështet aksesin e rastësishëm të memories, i cili është i nevojshëm për debugimin e pikave të ndërprerjes së butë.

Shënim:

Nuk mund të fshish ose shkruash UFM gjatë ekzekutimit në vend në MAX 10. Kaloni në qasjen e kopjuesit të nisjes nëse duhet të fshini ose shkruani UFM-në.

(3) Vlera maksimale e mundshme, e cila varet nga mënyra e konfigurimit që zgjidhni.

Manuali i Dizajnit të Procesorit të Integruar Nios® V 58

Dërgo koment

4. Zgjidhje për Konfigurimin dhe Nisjen e Procesorit Nios V 726952 | 2025.07.16

Figura 33. Aplikacioni i procesorit Nios V XIP nga UFM

Maksimumi 10 pajisje

.POF
Nios V Hardware .SOF
Softueri Nios V .HEX

Programues Quartus

Flash në Çip

CFM

Nios V Hardware

UFM

Softueri Nios V

Konfigurimi i brendshëm

IP Flash në Çip

Logjika FPGA
Procesori Nios V

RAM në çip

E jashtme

RAM

EMIF

4.5.2.1. Rrjedha e Projektimit të Pajisjeve
Seksioni i mëposhtëm përshkruan një metodë hap pas hapi për ndërtimin e një sistemi të nisshëm për një aplikacion procesori Nios V nga On-Chip Flash.ampFigura më poshtë është ndërtuar duke përdorur pajisjen MAX 10.
Cilësimet e Komponentit IP
1. Krijoni projektin tuaj të procesorit Nios V duke përdorur Quartus Prime dhe Platform Designer. 2. Sigurohuni që në platformën tuaj të jetë shtuar RAM i jashtëm ose Memoria On-Chip (OCRAM).
Sistemi i projektuesit.

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 59

4. Zgjidhje për Konfigurimin dhe Nisjen e Procesorit Nios V 726952 | 2025.07.16
Figura 34. ShembampLidhjet IP në Platform Designer për Nisjen e Nios V nga OnChip Flash (UFM)

3. Në redaktuesin e parametrave On-Chip Flash IP, vendosni Modalitetin e Konfigurimit në njërën nga opsionet e mëposhtme, sipas preferencës suaj të dizajnit: · Imazh i vetëm i pakompresuar · Imazh i vetëm i kompresuar · Imazh i vetëm i pakompresuar me inicializim të memories · Imazh i vetëm i kompresuar me inicializim të memories
Për më shumë informacion rreth imazheve të kompresuara dyfish, referojuni Udhëzuesit të Përdoruesit të Konfigurimit të MAX 10 FPGA – Përmirësimi i Sistemit në Distancë.

Shënim:

Duhet të caktoni Qasje të Fshehur për çdo rajon CFM në IP-në e Flash-it në Çip.

Figura 35. Përzgjedhja e Modalitetit të Konfigurimit në Redaktorin e Parametrave të Flash-it në Çip

Cilësimet e IP-së së Flash-it në Çip – Inicializimi UFM Mund të zgjidhni një nga metodat e mëposhtme sipas preferencës suaj:

Manuali i Dizajnit të Procesorit të Integruar Nios® V 60

Dërgo koment

4. Zgjidhje për Konfigurimin dhe Nisjen e Procesorit Nios V 726952 | 2025.07.16

Shënim:

Hapat në nënkapitujt pasues (Rrjedha e Dizajnimit të Softuerit dhe Programimi) varen nga përzgjedhja që bëni këtu.

· Metoda 1: Inicializoni të dhënat UFM në SOF gjatë kompilimit
Quartus Prime përfshin të dhënat e inicializimit UFM në SOF gjatë kompilimit. Rikompilimi i SOF është i nevojshëm nëse ka ndryshime në të dhënat UFM.
1. Kontrolloni Inicializimin e përmbajtjes flash dhe Aktivizoni inicializimin jo-parazgjedhur file.

Figura 36. Inicializimi i përmbajtjes së Flash-it dhe aktivizimi i inicializimit jo-parazgjedhur File

2. Specifikoni rrugën e .hex të gjeneruar file (nga komanda elf2hex) në hex ose mif të krijuar nga përdoruesi file.
Figura 37. Shtimi i .hex File Rruga

· Metoda 2: Kombinoni të dhënat UFM me një SOF të përpiluar gjatë gjenerimit të POF-së
Të dhënat UFM kombinohen me SOF-në e përpiluar gjatë konvertimit të programimit. files. Nuk keni nevojë ta rikompiloni SOF-in, edhe nëse të dhënat UFM ndryshojnë. Gjatë zhvillimit, nuk keni nevojë ta rikompiloni SOF-in. files për ndryshime në aplikacion. Alterare rekomandon këtë metodë për zhvilluesit e aplikacioneve.
1. Hiqni shenjën nga kutia "Inicializoni përmbajtjen flash".
Figura 38. Inicializimi i përmbajtjes Flash me inicializim jo të paracaktuar File

Rivendos Cilësimet e Agjentit për Metodën Ekzekutuese në Vend të Procesorit Nios V
1. Në redaktuesin e parametrave të procesorit Nios V, vendosni Reset Agent në On-Chip Flash.
Figura 39. Cilësimet e Redaktorit të Parametrave të Procesorit Nios V me Agjentin e Rivendosjes të Vendosur në Flash në Çip

2. Klikoni Generate HDL kur të shfaqet kutia e dialogut Generate. 3. Specifikoni rezultatin file opsionet e gjenerimit dhe klikoni Gjenero.

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 61

4. Zgjidhje për Konfigurimin dhe Nisjen e Procesorit Nios V 726952 | 2025.07.16
Quartus Prime Software Settings 1. In the Quartus Prime software, click Assignments Device Device and Pin
Options Configuration. Set the Configuration mode according to the setting in On-Chip Flash IP. Figure 40. Configuration Mode Selection in Quartus Prime Software

2. Klikoni OK për të dalë nga dritarja Opsionet e Pajisjes dhe PIN-it,
3. Klikoni OK për të dalë nga dritarja Device (Pajisja).
4. Click Processing Start Compilation to compile your project and generate the .sof file.

Shënim:

Nëse cilësimi i modalitetit të konfigurimit në softuerin Quartus Prime dhe redaktorin e parametrave të Platform Designer është i ndryshëm, projekti Quartus Prime dështon me mesazhin e mëposhtëm të gabimit.

Figura 41.

Mesazh Gabimi për Gabim të Cilësimeve të Modalitetit të Ndryshëm të Konfigurimit (14740): Modaliteti i konfigurimit në atomin “q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block” nuk përputhet me cilësimet e projektit. Përditësoni dhe rigjeneroni sistemin Qsys që të përputhet me cilësimet e projektit.

Informacion i Lidhur Udhëzuesi i Përdoruesit të Konfigurimit MAX 10 FPGA

4.5.2.2. Rrjedha e Dizajnimit të Softuerit
Ky seksion ofron rrjedhën e projektimit për të gjeneruar dhe ndërtuar projektin e softuerit të procesorit Nios V. Për të siguruar një rrjedhë ndërtimi të efektshme, ju inkurajoheni të krijoni një pemë të ngjashme drejtorish në projektin tuaj të projektimit. Rrjedha e mëposhtme e projektimit të softuerit bazohet në këtë pemë drejtorish.
Për të krijuar pemën e direktorisë së projektit softuerik, ndiqni këto hapa: 1. Në dosjen e projektit tuaj të dizajnit, krijoni një dosje të quajtur softuer. 2. Në dosjen softuer, krijoni dy dosje të quajtura hal_app dhe hal_bsp.
Figura 42. Pema e Drejtorisë së Projektit të Softuerit

Manuali i Dizajnit të Procesorit të Integruar Nios® V 62

Dërgo koment

4. Zgjidhje për Konfigurimin dhe Nisjen e Procesorit Nios V 726952 | 2025.07.16
Krijimi i Projektit BSP të Aplikacionit
Për të hapur BSP Editor, ndiqni këto hapa: 1. Hyni në Nios V Command Shell. 2. Thirrni BSP Editor me komandën niosv-bsp-editor. 3. Në BSP Editor, klikoni File BSP e re për të filluar projektin tuaj BSP. 4. Konfiguroni cilësimet e mëposhtme:
· Informacion mbi SOPC-në File emri: Jepni SOPCINFO-n file (.sopcinfo). · Emri i CPU-së: Zgjidhni procesorin Nios V. · Sistemi operativ: Zgjidhni sistemin operativ të procesorit Nios V. · Versioni: Lëreni si parazgjedhje. · Drejtoria e synuar BSP: Zgjidhni shtegun e drejtorisë së projektit BSP. Ju mundeni
paracaktoni atë në /software/hal_bsp duke aktivizuar Përdor vendndodhjet e parazgjedhura. · Cilësimet e BSP-së File emri: Shkruani emrin e Cilësimeve BSP File. · Additional Tcl scripts: Provide a BSP Tcl script by enabling Enable Additional Tcl script. 5. Click OK.
Figure 43. Configure New BSP

Configuring the BSP Editor and Generating the BSP Project
You can define the processor’s exception vector either in On-Chip Memory (OCRAM) or On-Chip Flash based on your design preference. Setting the exception vector memory to OCRAM/External RAM is recommended to make the interrupt processing faster. 1. Go to Main Settings Advanced hal.linker. 2. If you select On-Chip Flash as exception vector,
a. Enable the following settings:

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 63

4. Zgjidhje për Konfigurimin dhe Nisjen e Procesorit Nios V 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Figure 44. Advanced.hal.linker Settings

b. Click on the Linker Script tab in the BSP Editor. c. Set the .exceptions and .text regions in the Linker Section Name to
On-Chip Flash. d. Set the rest of the regions in the Linker Section Name list to the On-Chip
Memory (OCRAM) or external RAM.
Figure 45. Linker Region Settings (Exception Vector Memory: On-Chip Flash)

3. If you select OCRAM/External RAM as exception vector, a. Enable the following settings: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Figure 46. Linker Region Settings (Exception Vector Memory: OCRAM/External RAM)

b. Click on the Linker Script tab in the BSP Editor.
c. Set the.text regions in the Linker Section Name to On-Chip Flash.
d. Set the rest of the regions in the Linker Section Name list to the On-Chip Memory (OCRAM) or external RAM.

Manuali i Dizajnit të Procesorit të Integruar Nios® V 64

Dërgo koment

4. Zgjidhje për Konfigurimin dhe Nisjen e Procesorit Nios V 726952 | 2025.07.16
Figure 47. Linker Region Settings (Exception Vector Memory: OCRAM)
4. Click Generate to generate the BSP project. Generating the User Application Project File 1. Navigate to the software/hal_app folder and create your application source
code. 2. Launch the Nios V Command Shell. 3. Execute the command below to generate the application CMakeLists.txt.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/<user application>
Building the User Application Project You can choose to build the user application project using Ashling RiscFree IDE for Altera FPGAs or through the command line interface (CLI). If you prefer using CLI, you can build the user application using the following command: cmake -G “Unix Makefiles” -B software/hal_app/build -S software/hal_app make -C software/hal_app/build
The application (.elf) file is created in software/hal_app/build folder. Generating the HEX File You must generate a .hex file from your application .elf file, so you can create a .pof file suitable for programming the devices. 1. Launch the Nios V Command Shell. 2. For Nios V processor application boot from On-Chip Flash, use the following
command line to convert the ELF to HEX for your application. This command creates the user application (onchip_flash.hex) file. elf2hex software/hal_app/build/<user_application>.elf -o onchip_flash.hex
-b <base address of On-Chip Flash UFM region> -w 8 -e <end address of On-Chip Flash UFM region> 3. Recompile the hardware design if you check Initialize memory content option in On-Chip Flash IP (Method 1). This is to include the software data (.HEX) in the SOF file.

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 65

4. Zgjidhje për Konfigurimin dhe Nisjen e Procesorit Nios V 726952 | 2025.07.16
4.5.2.3. Programming 1. In Quartus Prime, click File Konvertoni programimin Files. 2. Under Output programming file, choose Programmer Object File (.pof) as Programming file type. 3. Set Mode to Internal Configuration.
Figure 48. Convert Programming File Cilësimet
4. Click Options/Boot info…, the MAX 10 Device Options window appears. 5. Based on the Initialize flash content settings in the On-chip Flash IP, perform
one of the following steps: · If Initialize flash content is checked (Method 1), the UFM initialization data
was included in the SOF duringQuartus Prime compilation. — Select Page_0 for UFM source: option. Click OK and proceed to the
next. Figure 49. Setting Page_0 for UFM Source if Initialize Flash Content is Checked

Manuali i Dizajnit të Procesorit të Integruar Nios® V 66

Dërgo koment

4. Zgjidhje për Konfigurimin dhe Nisjen e Procesorit Nios V 726952 | 2025.07.16
· If Initialize flash content is not checked (Method 2), choose Load memory file for the UFM source option. Browse to the generated On-chip Flash HEX file (onchip_flash.hex) in the File path: and click OK. This step adds UFM data separately to the SOF file during the programming file konvertimi.
Figure 50. Setting Load Memory File for UFM Source if Initialize Flash Content is Not Checked

6. In the Convert Programming File dialog box, at the Input files to convert section, click Add File… and point to the generated Quartus Prime .sof file.
Figure 51. Input Files to Convert in Convert Programming Files for Single Image Mode

7. Click Generate to create the .pof file. 8. Program the .pof file into your MAX 10 device. 9. Power cycle your hardware.

4.5.3. Nios V Processor Application Copied from UFM to RAM using Boot Copier

Altera recommends this solution for MAX 10 FPGA Nios V processor system designs where multiple iterations of application software development and high system performance are required. The boot copier is located within the UFM at an offset that is the same address as the reset vector. The Nios V application is located next to the boot copier.

For this boot option, the Nios V processor starts executing the boot copier upon system reset to copy the application from the UFM sector to the OCRAM or external RAM. Once copying is complete, the Nios V processor transfers the program control over to the application.

Shënim:

The applied boot copier is the same as the Bootloader via GSFI.

Dërgo koment

Manuali i Dizajnit të Procesorit të Integruar Nios® V 67

4. Zgjidhje për Konfigurimin dhe Nisjen e Procesorit Nios V 726952 | 2025.07.16

Figure 52. Nios V Application Copied from UFM to RAM using Boot Copier

Maksimumi 10 pajisje

.POF
Nios V Hardware .SOF
Softueri Nios V .HEX
Bootloader .SREC

Programues Quartus

RAM i jashtëm
Softueri Nios V

Flash në Çip

CFM

Nios V Hardwa

Dokumentet / Burimet

altera Nios V Embedded Processor [pdfUdhëzuesi i përdoruesit
Nios V, Nios V-m, Nios V-g, Nios V-c, Nios V Embedded Processor, Nios V, Embedded Processor, Processor

Referencat

Manuali i Përdoruesit

altera Nios V Embedded Processor

Specifikimet

Nios V Processor Hardware System Design

Nios V Processor Software System Design

Nios V Processor Configuration and Booting Solutions

Dokumentet / Burimet

Referencat

Lini një koment

Anulo përgjigjen