altera Nios V ايمبيڊڊ پروسيسر يوزر گائيڊ

About the Nios® V Embedded Processor
1.1. Altera® FPGA ۽ ايمبيڊڊ پروسيسرز اوورview
الٽيرا ايف پي جي اي ڊوائيسز منطق کي لاڳو ڪري سگھن ٿيون جيڪو هڪ مڪمل مائڪرو پروسيسر جي طور تي ڪم ڪري ٿو جڏهن ته ڪيترائي آپشن فراهم ڪري ٿو.
ڊسڪريٽ مائڪرو پروسيسرز ۽ الٽيرا ايف پي جي اي جي وچ ۾ هڪ اهم فرق اهو آهي ته الٽيرا ايف پي جي اي فيبرڪ ۾ ڪو به منطق نه هوندو آهي جڏهن اهو پاور اپ ڪندو آهي. نيوس® وي پروسيسر هڪ نرم دانشورانه ملڪيت (IP) پروسيسر آهي جيڪو RISC-V وضاحتن تي ٻڌل آهي. ان کان اڳ جو توهان نيوس وي پروسيسر تي ٻڌل سسٽم تي سافٽ ويئر هلائيندا آهيو، توهان کي الٽيرا ايف پي جي اي ڊيوائس کي هارڊويئر ڊيزائن سان ترتيب ڏيڻ گهرجي جنهن ۾ نيوس وي پروسيسر شامل هجي. توهان ڊزائن جي گهرجن تي منحصر ڪري، نيوس وي پروسيسر کي الٽيرا ايف پي جي اي تي ڪٿي به رکي سگهو ٿا.

توهان جي Altera® FPGA IP-بنياد ايمبيڊڊ سسٽم کي هڪ ڊسڪريٽ مائڪرو پروسيسر-بنياد سسٽم طور ڪم ڪرڻ جي قابل بڻائڻ لاءِ، توهان جي سسٽم ۾ هيٺيان شامل ٿيڻ گهرجن: · AJTAG الٽيرا FPGA ترتيب، هارڊويئر ۽ سافٽ ويئر کي سپورٽ ڪرڻ لاءِ انٽرفيس
ڊيبگنگ · هڪ پاور اپ الٽيرا FPGA ترتيب ڏيڻ وارو طريقو
جيڪڏهن توهان جي سسٽم ۾ اهي صلاحيتون آهن، ته توهان پنهنجي ڊيزائن کي Altera FPGA ۾ لوڊ ٿيل هڪ اڳ-ٽيسٽ ٿيل هارڊويئر ڊيزائن مان بهتر ڪرڻ شروع ڪري سگهو ٿا. Altera FPGA استعمال ڪرڻ سان توهان کي مسئلن کي حل ڪرڻ يا نئين ڪارڪردگي شامل ڪرڻ لاءِ پنهنجي ڊيزائن کي جلدي تبديل ڪرڻ جي اجازت پڻ ملي ٿي. توهان پنهنجي سسٽم جي J استعمال ڪندي Altera FPGA کي ٻيهر ترتيب ڏئي انهن نئين هارڊويئر ڊيزائن کي آساني سان جانچي سگهو ٿا.TAG انٽرفيس.
جيTAG انٽرفيس هارڊويئر ۽ سافٽ ويئر ڊولپمينٽ کي سپورٽ ڪري ٿو. توهان J استعمال ڪندي هيٺيان ڪم ڪري سگهو ٿاTAG انٽرفيس: · الٽيرا ايف پي جي اي کي ترتيب ڏيو · سافٽ ويئر ڊائون لوڊ ۽ ڊيبگ ڪريو · الٽيرا ايف پي جي اي سان يو اي آر ٽي جهڙي انٽرفيس ذريعي رابطو ڪريو (جيTAG UART
ٽرمينل) · ڊيبگ هارڊويئر (سگنل ٽيپ ايمبيڊڊ لاجڪ اينالائيزر سان) · پروگرام فليش ميموري
جڏهن توهان Altera FPGA کي Nios V پروسيسر تي ٻڌل ڊيزائن سان ترتيب ڏيو ٿا، ته سافٽ ويئر ڊولپمينٽ فلو ڊسڪريٽ مائڪرو ڪنٽرولر ڊيزائن جي وهڪري وانگر هوندو.

لاڳاپيل معلومات · AN 985: Nios V پروسيسر سبق
هڪ سادي Nios V پروسيسر سسٽم ٺاهڻ ۽ هيلو ورلڊ ايپليڪيشن هلائڻ بابت هڪ جلدي شروعاتي گائيڊ.
© الٽيرا ڪارپوريشن. الٽيرا، الٽيرا لوگو، 'a' لوگو، ۽ ٻيا الٽيرا نشان الٽيرا ڪارپوريشن جا ٽريڊ مارڪ آهن. الٽيرا ڪنهن به وقت بغير اطلاع جي ڪنهن به پراڊڪٽس ۽ خدمتن ۾ تبديليون ڪرڻ جو حق محفوظ رکي ٿو. الٽيرا هتي بيان ڪيل ڪنهن به معلومات، پراڊڪٽ، يا خدمت جي درخواست يا استعمال مان پيدا ٿيندڙ ڪا به ذميواري يا ذميواري قبول نٿو ڪري سواءِ ان جي جيڪا الٽيرا پاران لکت ۾ واضح طور تي متفق ڪئي وئي آهي. الٽيرا گراهڪن کي صلاح ڏني وئي آهي ته ڪنهن به شايع ٿيل معلومات تي ڀروسو ڪرڻ کان اڳ ۽ پراڊڪٽس يا خدمتن لاءِ آرڊر ڏيڻ کان اڳ ڊوائيس جي وضاحتن جو جديد نسخو حاصل ڪن. *ٻيا نالا ۽ برانڊ ٻين جي ملڪيت طور دعويٰ ڪري سگهجن ٿا.

1. Nios® V ايمبيڊڊ پروسيسر 726952 بابت | 2025.07.16
· Nios V پروسيسر ريفرنس مينوئل Nios V پروسيسر جي ڪارڪردگي جي معيارن، پروسيسر آرڪيٽيڪچر، پروگرامنگ ماڊل، ۽ ڪور عملدرآمد بابت معلومات فراهم ڪري ٿو.
· ايمبيڊڊ پيري فيرلز IP استعمال ڪندڙ گائيڊ · Nios V پروسيسر سافٽ ويئر ڊولپر هينڊ بڪ

Nios V پروسيسر سافٽ ويئر ڊولپمينٽ ماحول، موجود اوزار، ۽ Nios V پروسيسر تي هلائڻ لاءِ سافٽ ويئر ٺاهڻ جي عمل کي بيان ڪري ٿو. · Ashling* RiscFree* Altera FPGAs لاءِ انٽيگريٽڊ ڊولپمينٽ انوائرمينٽ (IDE) يوزر گائيڊ Altera FPGAs Arm* تي ٻڌل HPS ۽ Nios V ڪور پروسيسر لاءِ RiscFree* انٽيگريٽڊ ڊولپمينٽ انوائرمينٽ (IDE) کي بيان ڪري ٿو. · Nios V پروسيسر Altera FPGA IP رليز نوٽس
1.2. Quartus® پرائم سافٽ ويئر سپورٽ
Nios V پروسيسر بلڊ فلو Quartus® Prime Pro Edition سافٽ ويئر ۽ Quartus Prime Standard Edition سافٽ ويئر لاءِ مختلف آهي. فرق بابت وڌيڪ معلومات لاءِ AN 980: Nios V پروسيسر Quartus Prime Software Support جو حوالو ڏيو.
لاڳاپيل معلومات AN 980: Nios V پروسيسر Quartus Prime سافٽ ويئر سپورٽ
1.3. Nios V پروسيسر لائسنسنگ
هر Nios V پروسيسر قسم جي پنهنجي لائسنس ڪي هوندي آهي. هڪ دفعو توهان لائسنس ڪي حاصل ڪري وٺو، توهان ختم ٿيڻ جي تاريخ تائين سڀني Nios V پروسيسر منصوبن لاءِ ساڳي لائسنس ڪي استعمال ڪري سگهو ٿا. توهان Nios V پروسيسر Altera FPGA IP لائسنس صفر قيمت تي حاصل ڪري سگهو ٿا.
Nios V پروسيسر لائسنس ڪي لسٽ Altera FPGA سيلف سروس لائسنسنگ سينٽر ۾ موجود آهي. سائن اپ فار ايويوليوشن يا مفت لائسنس ٽيب تي ڪلڪ ڪريو، ۽ درخواست ڪرڻ لاءِ لاڳاپيل آپشن چونڊيو.
شڪل 1. الٽيرا ايف پي جي اي سيلف سروس لائسنسنگ سينٽر

لائسنس ڪيز سان، توهان ڪري سگهو ٿا:
موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 7

1. Nios® V ايمبيڊڊ پروسيسر 726952 بابت | 2025.07.16
· پنهنجي سسٽم اندر هڪ Nios V پروسيسر لاڳو ڪريو. · هڪ Nios V پروسيسر سسٽم جي رويي کي نقل ڪريو. · ڊيزائن جي ڪارڪردگي جي تصديق ڪريو، جهڙوڪ سائيز ۽ رفتار. · ڊوائيس پروگرامنگ پيدا ڪريو files. · هڪ ڊوائيس کي پروگرام ڪريو ۽ هارڊويئر ۾ ڊيزائن جي تصديق ڪريو.
Altera FPGAs لاءِ Ashling* RiscFree* IDE ۾ سافٽ ويئر ٺاهڻ لاءِ توهان کي لائسنس جي ضرورت ناهي.
لاڳاپيل معلومات · الٽيرا ايف پي جي اي سيلف سروس لائسنسنگ سينٽر
Nios V پروسيسر Altera FPGA IP لائسنس ڪيز حاصل ڪرڻ بابت وڌيڪ معلومات لاءِ. · Altera FPGA سافٽ ويئر انسٽاليشن ۽ لائسنسنگ Altera FPGA سافٽ ويئر کي لائسنس ڏيڻ ۽ هڪ مقرر ٿيل لائسنس ۽ نيٽ ورڪ لائسنس سرور قائم ڪرڻ بابت وڌيڪ معلومات لاءِ.
1.4. ايمبيڊڊ سسٽم ڊيزائن
هيٺ ڏنل شڪل هڪ سادي Nios V پروسيسر تي ٻڌل سسٽم ڊيزائن جي وهڪري کي ظاهر ڪري ٿي، جنهن ۾ هارڊويئر ۽ سافٽ ويئر ڊولپمينٽ ٻئي شامل آهن.

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 8

موٽ موڪليو

1. Nios® V ايمبيڊڊ پروسيسر 726952 بابت | 2025.07.16

شڪل 2.

Nios V پروسيسر سسٽم ڊيزائن فلو
سسٽم جو تصور

سسٽم جي گهرجن جو تجزيو ڪريو

نيوس® وي
پروسيسر ڪور ۽ معياري جزا

۾ سسٽم جي وضاحت ۽ پيداوار ڪريو
پليٽ فارم ڊيزائنر

هارڊويئر فلو: انٽيل ڪوارٽس پرائم پروجيڪٽ کي ضم ۽ مرتب ڪريو

سافٽ ويئر فلو: Nios V پروپوزل سافٽ ويئر ٺاهيو ۽ ٺاهيو

هارڊويئر فلو: FPGA ڊيزائن ڊائون لوڊ ڪريو
ٽارگيٽ بورڊ ڏانهن

سافٽ ويئر فلو: ٽيسٽ ۽ ڊيبگ Nios V پروسيسر سافٽ ويئر

سافٽ ويئر جي خاصيتن سان مطابقت ناهي؟
ها
هارڊويئر نه ميٽ اسپيڪ؟ ها
سسٽم مڪمل

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 9

726952 | 2025.07.16 موٽ موڪليو

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن

شڪل 3.

هيٺ ڏنل ڊاگرام هڪ عام Nios V پروسيسر هارڊويئر ڊيزائن کي بيان ڪري ٿو. Nios V پروسيسر سسٽم هارڊويئر ڊيزائن فلو

شروع

Nios V ڪور ۽ معياري جزا

Nios V تي ٻڌل سسٽم ٺاهڻ لاءِ پليٽ فارم ڊيزائنر استعمال ڪريو
پليٽ فارم ڊيزائنر ڊيزائن ٺاهيو

انٽيل ڪوارٽس پرائم پروجيڪٽ سان پليٽ فارم ڊيزائنر سسٽم کي ضم ڪريو
پن جي جڳھ، وقت جي گهرج، ۽ ٻيون ڊيزائن پابنديون مقرر ڪريو
انٽيل ڪوارٽس پرائم ۾ ٽارگيٽ ڊيوائس لاءِ هارڊويئر مرتب ڪريو

ڊائون لوڊ ڪرڻ لاءِ تيار
2.1. پليٽ فارم ڊيزائنر سان Nios V پروسيسر سسٽم ڊيزائن ٺاهڻ
ڪوارٽس پرائم سافٽ ويئر ۾ پليٽ فارم ڊيزائنر سسٽم انٽيگريشن ٽول شامل آهي جيڪو Nios V پروسيسر IP ڪور ۽ ٻين IPs کي Altera FPGA سسٽم ڊيزائن ۾ بيان ڪرڻ ۽ ضم ڪرڻ جي ڪم کي آسان بڻائي ٿو. پليٽ فارم ڊيزائنر خودڪار طريقي سان مخصوص اعليٰ سطحي ڪنيڪٽوٽي مان انٽر ڪنيڪٽ منطق ٺاهي ٿو. انٽر ڪنيڪٽ آٽوميشن سسٽم-سطح جي HDL ڪنيڪٽو کي بيان ڪرڻ جي وقت وٺندڙ ڪم کي ختم ڪري ٿو.
© الٽيرا ڪارپوريشن. الٽيرا، الٽيرا لوگو، 'a' لوگو، ۽ ٻيا الٽيرا نشان الٽيرا ڪارپوريشن جا ٽريڊ مارڪ آهن. الٽيرا ڪنهن به وقت بغير اطلاع جي ڪنهن به پراڊڪٽس ۽ خدمتن ۾ تبديليون ڪرڻ جو حق محفوظ رکي ٿو. الٽيرا هتي بيان ڪيل ڪنهن به معلومات، پراڊڪٽ، يا خدمت جي درخواست يا استعمال مان پيدا ٿيندڙ ڪا به ذميواري يا ذميواري قبول نٿو ڪري سواءِ ان جي جيڪا الٽيرا پاران لکت ۾ واضح طور تي متفق ڪئي وئي آهي. الٽيرا گراهڪن کي صلاح ڏني وئي آهي ته ڪنهن به شايع ٿيل معلومات تي ڀروسو ڪرڻ کان اڳ ۽ پراڊڪٽس يا خدمتن لاءِ آرڊر ڏيڻ کان اڳ ڊوائيس جي وضاحتن جو جديد نسخو حاصل ڪن. *ٻيا نالا ۽ برانڊ ٻين جي ملڪيت طور دعويٰ ڪري سگهجن ٿا.

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن
726952 | 2025.07.16

سسٽم هارڊويئر گهرجن جو تجزيو ڪرڻ کان پوءِ، توهان Nios V پروسيسر ڪور، ميموري، ۽ ٻين حصن کي بيان ڪرڻ لاءِ Quartus Prime استعمال ڪندا آهيو جيڪي توهان جي سسٽم کي گهربل آهن. پليٽ فارم ڊيزائنر هارڊويئر سسٽم ۾ حصن کي ضم ڪرڻ لاءِ خودڪار طريقي سان انٽر ڪنيڪٽ منطق پيدا ڪري ٿو.

2.1.1. Nios V پروسيسر Altera FPGA IP کي انسٽال ڪرڻ

You can instantiate any of the processor IP cores in Platform Designer IP Catalog Processors and Peripherals Embedded Processors.

هر پروسيسر جو IP ڪور ان جي منفرد فن تعمير جي بنياد تي مختلف ترتيب جي اختيارن کي سپورٽ ڪري ٿو. توهان انهن ترتيبن کي پنهنجي ڊيزائن جي ضرورتن کي بهتر طور تي پورو ڪرڻ لاءِ بيان ڪري سگهو ٿا.

ٽيبل 1.

بنيادي مختلف قسمن ۾ ترتيب جا اختيار

ٺاھ جوڙ جا اختيار

نيئو ايس وي/سي پروسيسر

نيئو ايس وي/ايم پروسيسر

ڊيبگ استعمال ري سيٽ درخواست

—

ڦندي، استثنا، ۽ رڪاوٽون

سي پي يو آرڪيٽيڪچر

اي سي سي

ڪيش، پيريفيرل ريجنز ۽ ٽي سي ايمز

—

ڪسٽم هدايتون

—

لاڪ اسٽيپ

—

نيئو ايس وي/جي پروسيسر

2.1.1.1. Nios V/c ڪمپيڪٽ مائڪرو ڪنٽرولر Altera FPGA IP کي انسٽال ڪرڻ شڪل 4. Nios V/c ڪمپيڪٽ مائڪرو ڪنٽرولر Altera FPGA IP

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 11

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن
726952 | 2025.07.16

2.1.1.1.1. سي پي يو آرڪيٽيڪچر ٽيب

ٽيبل 2.

سي پي يو آرڪيٽيڪچر ٽيب

خاصيت

وصف

Avalon® انٽرفيس کي فعال ڪريو هدايت مئنيجر ۽ ڊيٽا مئنيجر لاءِ Avalon انٽرفيس کي فعال ڪري ٿو. جيڪڏهن غير فعال هجي، ته سسٽم AXI4-Lite انٽرفيس استعمال ڪندو آهي.

مارٽيڊ سي ايس آر ويليو

· غلط IP آپشن. · Nios V/c پروسيسر ۾ mhartid CSR ويليو استعمال نه ڪريو.

2.1.1.1.2. ري سيٽ درخواست ٽيب استعمال ڪريو

ٽيبل 3.

ري سيٽ درخواست ٽيب پيرا ميٽر استعمال ڪريو

ري سيٽ درخواست ٽيب استعمال ڪريو

وصف

ري سيٽ درخواست انٽرفيس شامل ڪريو

· مقامي ري سيٽ پورٽس کي ظاهر ڪرڻ لاءِ هن آپشن کي فعال ڪريو جتي هڪ مقامي ماسٽر ان کي استعمال ڪري سگهي ٿو Nios V پروسيسر کي ري سيٽ ڪرڻ لاءِ بغير Nios V پروسيسر سسٽم ۾ ٻين حصن کي متاثر ڪرڻ جي.
· ري سيٽ انٽرفيس ۾ هڪ ان پٽ ري سيٽ ري سيٽ سگنل ۽ هڪ آئوٽ پُٽ ايڪ سگنل شامل آهي.
· توهان ري سيٽرڪ سگنل کي زور ڏئي Nios V پروسيسر ڪور کي ري سيٽ ڪرڻ جي درخواست ڪري سگهو ٿا.
· ري سيٽرڪ سگنل کي ان وقت تائين قائم رهڻ گهرجي جيستائين پروسيسر ايڪ سگنل کي قائم نه ڪري. سگنل کي قائم نه رهڻ جي ناڪامي پروسيسر کي غير مقرر حالت ۾ آڻي سگهي ٿي.
· Nios V پروسيسر ack سگنل کي زور ڏيندي جواب ڏئي ٿو ته ري سيٽ ڪامياب ٿيو آهي.
· پروسيسر جي ڪاميابي سان ري سيٽ ٿيڻ کان پوءِ، ack سگنل جو بيان وقت بوقت ڪيترائي ڀيرا ٿي سگھي ٿو جيستائين ري سيٽرڪ سگنل جو بيان ختم نه ٿئي.

2.1.1.1.3. ٽريپس، استثنا، ۽ مداخلتون ٽيب

ٽيبل 4.

ٽريپس، استثنا، ۽ مداخلت ٽيب پيرا ميٽرز

ڦندي، استثنا، ۽ رڪاوٽون

وصف

ايجنٽ ري سيٽ ڪريو

ري سيٽ ڪريو آفسيٽ

· چونڊيل ري سيٽ ايجنٽ جي بنيادي پتي جي نسبت سان ري سيٽ ویکٹر جي آفسيٽ کي بيان ڪري ٿو. · پليٽ فارم ڊيزائنر خودڪار طريقي سان ري سيٽ آفسيٽ لاءِ هڪ ڊفالٽ ويليو مهيا ڪري ٿو.

نوٽ:

پليٽ فارم ڊيزائنر هڪ ايبسولوٽ آپشن فراهم ڪري ٿو، جيڪو توهان کي ري سيٽ آفسيٽ ۾ هڪ ايبسولوٽ ايڊريس بيان ڪرڻ جي اجازت ڏئي ٿو. هي آپشن استعمال ڪريو جڏهن ري سيٽ ویکٹر کي محفوظ ڪندڙ ميموري پروسيسر سسٽم ۽ سب سسٽم کان ٻاهر واقع هجي.

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 12

موٽ موڪليو

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن
726952 | 2025.07.16

2.1.1.1.4. اي سي سي ٽيب

ٽيبل 5.

اي سي سي ٽيب

اي سي سي

غلطي جي ڳولا ۽ حيثيت جي رپورٽنگ کي فعال ڪريو

وصف
· Nios V پروسيسر اندروني RAM بلاڪن لاءِ ECC فيچر لاڳو ڪرڻ لاءِ هن آپشن کي فعال ڪريو. · ECC فيچرز 2-بٽ تائين غلطيون ڳوليندا آهن ۽ هيٺ ڏنل رويي جي بنياد تي رد عمل ظاهر ڪندا آهن:
— جيڪڏهن اهو هڪ درست ڪرڻ جوڳو غلطي 1-بٽ آهي، ته پروسيسر پروسيسر پائپ لائن ۾ غلطي کي درست ڪرڻ کان پوءِ ڪم ڪندو رهندو آهي. جڏهن ته، اصلاح ذريعو ياداشتن ۾ ظاهر نه ٿيندي آهي.
— جيڪڏهن غلطي درست نه ٿي سگهي، ته پروسيسر پروسيسر پائپ لائن ۽ سورس ياداشتن ۾ ان کي درست ڪرڻ کان سواءِ ڪم ڪندو رهي ٿو، جيڪو پروسيسر کي غير مقرر حالت ۾ داخل ٿيڻ جو سبب بڻجي سگهي ٿو.

2.1.1.2. Nios V/m مائڪرو ڪنٽرولر Altera FPGA IP کي انسٽال ڪرڻ شڪل 5. Nios V/m مائڪرو ڪنٽرولر Altera FPGA IP

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 13

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن
726952 | 2025.07.16

2.1.1.2.1. ڊيبگ ٽيب

ٽيبل 6.

ڊيبگ ٽيب پيرا ميٽرز

ڊيبگ ٽيب

وصف

ڊيبگ کي فعال ڪريو
ڊيبگ ماڊيول مان ري سيٽ کي فعال ڪريو

· J شامل ڪرڻ لاءِ هن آپشن کي فعال ڪريو.TAG Nios V پروسيسر سان ٽارگيٽ ڪنيڪشن ماڊيول. · جيTAG ٽارگيٽ ڪنيڪشن ماڊيول Nios V پروسيسر سان ڳنڍڻ جي اجازت ڏئي ٿو
JTAG FPGA جا انٽرفيس پن. · ڪنيڪشن هيٺ ڏنل بنيادي صلاحيتون مهيا ڪري ٿو:
— Nios V پروسيسر شروع ڪريو ۽ بند ڪريو — رجسٽر ۽ ميموري جي جانچ ڪريو ۽ ايڊٽ ڪريو. — Nios V ايپليڪيشن .elf ڊائون لوڊ ڪريو file رن ٽائم تي پروسيسر ميموري ڏانهن ذريعي
niosv-download. — Nios V پروسيسر تي هلندڙ ايپليڪيشن کي ڊيبگ ڪريو · dm_agent پورٽ کي پروسيسر هدايت ۽ ڊيٽا بس سان ڳنڍيو. پڪ ڪريو ته ٻنهي بسن جي وچ ۾ بنيادي پتو ساڳيو آهي.
· dbg_reset_out ۽ ndm_reset_in پورٽس کي ظاهر ڪرڻ لاءِ هن آپشن کي فعال ڪريو. · JTAG ڊيبگر يا niosv-download -r ڪمانڊ dbg_reset_out کي ٽرگر ڪري ٿو، جيڪو
Nios V پروسيسر کي هن پورٽ سان ڳنڍيل سسٽم پيري فيرلز کي ري سيٽ ڪرڻ جي اجازت ڏئي ٿو. · توهان کي dbg_reset_out انٽرفيس کي ري سيٽ ڪرڻ جي بدران ndm_reset_in سان ڳنڍڻ گهرجي.
پروسيسر ڪور ۽ ٽائمر ماڊيول تي ري سيٽ ڪرڻ لاءِ انٽرفيس. غير يقيني رويي کي روڪڻ لاءِ توهان کي انٽرفيس کي ري سيٽ ڪرڻ لاءِ dbg_reset_out انٽرفيس کي نه ڳنڍڻ گهرجي.

2.1.1.2.2. ري سيٽ درخواست ٽيب استعمال ڪريو

ٽيبل 7.

ري سيٽ درخواست ٽيب پيرا ميٽر استعمال ڪريو

ري سيٽ درخواست ٽيب استعمال ڪريو

وصف

ري سيٽ درخواست انٽرفيس شامل ڪريو

· مقامي ري سيٽ پورٽس کي ظاهر ڪرڻ لاءِ هن آپشن کي فعال ڪريو جتي هڪ مقامي ماسٽر ان کي استعمال ڪري سگهي ٿو Nios V پروسيسر کي ري سيٽ ڪرڻ لاءِ بغير Nios V پروسيسر سسٽم ۾ ٻين حصن کي متاثر ڪرڻ جي.
· ري سيٽ انٽرفيس ۾ هڪ ان پٽ ري سيٽ ري سيٽ سگنل ۽ هڪ آئوٽ پُٽ ايڪ سگنل شامل آهي.
· توهان ري سيٽرڪ سگنل کي زور ڏئي Nios V پروسيسر ڪور کي ري سيٽ ڪرڻ جي درخواست ڪري سگهو ٿا.
· ري سيٽرڪ سگنل کي ان وقت تائين قائم رهڻ گهرجي جيستائين پروسيسر ايڪ سگنل کي قائم نه ڪري. سگنل کي قائم نه رهڻ جي ناڪامي پروسيسر کي غير مقرر حالت ۾ آڻي سگهي ٿي.
· ڊيبگ موڊ ۾ ري سيٽرڪ سگنل جي دعويٰ جو پروسيسر جي حالت تي ڪو به اثر نه پوندو آهي.
· Nios V پروسيسر ack سگنل کي زور ڏيندي جواب ڏئي ٿو ته ري سيٽ ڪامياب ٿيو آهي.
· پروسيسر جي ڪاميابي سان ري سيٽ ٿيڻ کان پوءِ، ack سگنل جو بيان وقت بوقت ڪيترائي ڀيرا ٿي سگھي ٿو جيستائين ري سيٽرڪ سگنل جو بيان ختم نه ٿئي.

2.1.1.2.3. ٽريپس، استثنا، ۽ مداخلتون ٽيب

ٽيبل 8.

ٽريپس، استثنا، ۽ مداخلتون ٽيب

وصف

ايجنٽ ري سيٽ ڪريو

آفسيٽ انٽرپٽ موڊ ري سيٽ ڪريو

· چونڊيل ري سيٽ ايجنٽ جي بنيادي پتي جي نسبت سان ري سيٽ ویکٹر جي آفسيٽ کي بيان ڪري ٿو. · پليٽ فارم ڊيزائنر خودڪار طريقي سان ري سيٽ آفسيٽ لاءِ هڪ ڊفالٽ ويليو مهيا ڪري ٿو.
سڌي يا ويڪٽرڊ انٽرپٽ ڪنٽرولر جي قسم کي مخصوص ڪريو. نوٽ: Nios V/m نان پائپ لائن پروسيسر ويڪٽرڊ انٽرپٽس کي سپورٽ نٿو ڪري.
تنهن ڪري، جڏهن پروسيسر نان پائپ لائن موڊ ۾ هجي ته ويڪٽورڊ انٽرپٽ موڊ استعمال ڪرڻ کان پاسو ڪريو.

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 14

موٽ موڪليو

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن
726952 | 2025.07.16

نوٽ:

2.1.1.2.4. سي پي يو آرڪيٽيڪچر

ٽيبل 9.

سي پي يو آرڪيٽيڪچر ٽيب پيرا ميٽرز

سي پي يو آرڪيٽيڪچر

وصف

سي پي يو ۾ پائپ لائننگ کي فعال ڪريو

· پائپ لائن ٿيل Nios V/m پروسيسر کي فوري طور تي هلائڻ لاءِ هن آپشن کي فعال ڪريو. — IPC وڌيڪ منطقي علائقي ۽ گهٽ Fmax فريڪوئنسي جي قيمت تي وڌيڪ آهي.
· غير پائپ لائن ٿيل Nios V/m پروسيسر کي فوري طور تي هلائڻ لاءِ هن آپشن کي غير فعال ڪريو. — Nios V/c پروسيسر وانگر بنيادي ڪارڪردگي رکي ٿو. — ڊيبگنگ ۽ مداخلت جي صلاحيت کي سپورٽ ڪري ٿو — گهٽ منطقي علائقو ۽ گهٽ IPC جي قيمت تي وڌيڪ Fmax فريڪوئنسي.

ايولون انٽرفيس کي فعال ڪريو

هدايت مئنيجر ۽ ڊيٽا مئنيجر لاءِ Avalon انٽرفيس کي فعال ڪري ٿو. جيڪڏهن غير فعال هجي، ته سسٽم AXI4-Lite انٽرفيس استعمال ڪندو آهي.

مارٽيڊ سي ايس آر ويليو

· هارٽ آئي ڊي رجسٽر (mhartid) جي قيمت ڊفالٽ تي 0 آهي. · 0 ۽ 4094 جي وچ ۾ هڪ قيمت مقرر ڪريو. · Altera FPGA Avalon Mutex Core HAL API سان مطابقت رکندڙ.

لاڳاپيل معلومات ايمبيڊڊ پيريفيرل آئي پي يوزر گائيڊ - انٽيل ايف پي جي اي ايولون® ميٽيڪس ڪور

2.1.1.2.5. اي سي سي ٽيب
ٽيبل 10. اي سي سي ٽيب
اي سي سي غلطي جي ڳولا ۽ اسٽيٽس رپورٽنگ کي فعال ڪريو

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 15

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن
726952 | 2025.07.16
2.1.1.3. Nios V/g جنرل پرپز پروسيسر Altera FPGA IP کي انسٽال ڪرڻ
شڪل 6. Nios V/g جنرل پرپز پروسيسر Altera FPGA IP - حصو 1

شڪل 7.

Nios V/g جنرل پرپز پروسيسر Altera FPGA IP - حصو 2 (ڪور ليول انٽرپٽ ڪنٽرولر کي فعال ڪريو بند ڪريو)

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 16

موٽ موڪليو

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن
726952 | 2025.07.16

شڪل 8.

Nios V/g جنرل پرپز پروسيسر Altera FPGA IP - حصو 2 (ڪور ليول انٽرپٽ ڪنٽرولر کي فعال ڪريو)

شڪل 9. Nios V/g جنرل پرپز پروسيسر Altera FPGA IP - حصو 3

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 17

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن
726952 | 2025.07.16
شڪل 10. Nios V/g جنرل پرپز پروسيسر Altera FPGA IP - حصو 4

2.1.1.3.1. سي پي يو آرڪيٽيڪچر

ٽيبل 11. سي پي يو آرڪيٽيڪچر پيرا ميٽرز

سي پي يو آرڪيٽيڪچر ٽيب فلوٽنگ پوائنٽ يونٽ کي فعال ڪريو

وضاحت پروسيسر ڪور ۾ فلوٽنگ پوائنٽ يونٽ ("ايف" ايڪسٽينشن) شامل ڪرڻ لاءِ هن آپشن کي فعال ڪريو.

برانچ جي اڳڪٿي کي فعال ڪريو

برانچ جي هدايتن لاءِ جامد برانچ جي اڳڪٿي (پوئتي ورتل ۽ اڳتي نه ورتل) کي فعال ڪريو.

مارٽيڊ سي ايس آر ويليو

FPU لاءِ FSQRT ۽ FDIV هدايتون غير فعال ڪريو

· FPU ۾ فلوٽنگ پوائنٽ اسڪوائر روٽ (FSQRT) ۽ فلوٽنگ پوائنٽ ڊويزن (FDIV) آپريشنز کي هٽايو.
· رن ٽائم دوران ٻنهي هدايتن تي سافٽ ويئر ايموليشن لاڳو ڪريو.

لاڳاپيل معلومات ايمبيڊڊ پيريفيرل آئي پي يوزر گائيڊ - انٽيل ايف پي جي اي ايولون® ميٽيڪس ڪور

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 18

موٽ موڪليو

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن
726952 | 2025.07.16

2.1.1.3.2. ڊيبگ ٽيب

ٽيبل 12. ڊيبگ ٽيب پيرا ميٽرز

ڊيبگ ٽيب

وصف

ڊيبگ کي فعال ڪريو
ڊيبگ ماڊيول مان ري سيٽ کي فعال ڪريو

2.1.1.3.3. لاڪ اسٽيپ ٽيب ٽيبل 13. لاڪ اسٽيپ ٽيب
پيرا ميٽرز لاڪ اسٽيپ کي فعال ڪريو ڊفالٽ ٽائيم آئوٽ پيريڊ وڌايل ري سيٽ انٽرفيس کي فعال ڪريو

وضاحت · ڊبل ڪور لاڪ اسٽيپ سسٽم کي فعال ڪريو. · ري سيٽ ايگزٽ تي پروگراميبل ٽائم آئوٽ جي ڊفالٽ ويليو (0 ۽ 255 جي وچ ۾). · ايڪسٽينڊڊ ري سيٽ ڪنٽرول لاءِ اختياري ايڪسٽينڊڊ ري سيٽ انٽرفيس کي فعال ڪريو. · جڏهن غير فعال ڪيو ويندو آهي، fRSmartComp بنيادي ري سيٽ ڪنٽرول لاڳو ڪندو آهي.

2.1.1.3.4. ري سيٽ درخواست ٽيب استعمال ڪريو

ٽيبل 14. ري سيٽ درخواست ٽيب پيرا ميٽر استعمال ڪريو

ري سيٽ درخواست ٽيب استعمال ڪريو

وصف

ري سيٽ درخواست انٽرفيس شامل ڪريو

· مقامي ري سيٽ پورٽس کي ظاهر ڪرڻ لاءِ هن آپشن کي فعال ڪريو جتي هڪ مقامي ماسٽر ان کي استعمال ڪري سگهي ٿو Nios V پروسيسر کي ري سيٽ ڪرڻ لاءِ بغير Nios V پروسيسر سسٽم ۾ ٻين حصن کي متاثر ڪرڻ جي.
· ري سيٽ انٽرفيس ۾ هڪ ان پٽ ري سيٽ ري سيٽ سگنل ۽ هڪ آئوٽ پُٽ ايڪ سگنل شامل آهي.
· توهان ري سيٽرڪ سگنل کي زور ڏئي Nios V پروسيسر ڪور کي ري سيٽ ڪرڻ جي درخواست ڪري سگهو ٿا.
· ري سيٽرڪ سگنل کي ان وقت تائين قائم رهڻ گهرجي جيستائين پروسيسر ايڪ سگنل کي قائم نه ڪري. سگنل کي قائم نه رهڻ جي ناڪامي پروسيسر کي غير مقرر حالت ۾ آڻي سگهي ٿي.
· ڊيبگ موڊ ۾ ري سيٽرڪ سگنل جي دعويٰ جو پروسيسر جي حالت تي ڪو به اثر نه پوندو آهي.
· Nios V پروسيسر ack سگنل کي زور ڏيندي جواب ڏئي ٿو ته ري سيٽ ڪامياب ٿيو آهي.
· پروسيسر جي ڪاميابي سان ري سيٽ ٿيڻ کان پوءِ، ack سگنل جو بيان وقت بوقت ڪيترائي ڀيرا ٿي سگھي ٿو جيستائين ري سيٽرڪ سگنل جو بيان ختم نه ٿئي.

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 19

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن
726952 | 2025.07.16

2.1.1.3.5. ٽريپس، استثنا، ۽ مداخلتون ٽيب

ٽيبل 15.

جڏهن ڪور ليول انٽرپٽ ڪنٽرولر کي فعال ڪيو ويندو آهي ته ٽرپس، استثنا، ۽ انٽرپٽس ٽيب بند ڪيو ويندو آهي.

ٽريپس، استثنا، ۽ مداخلتون ٽيب
ايجنٽ ري سيٽ ڪريو

وصف
· ري سيٽ ویکٹر (نيوس وي پروسيسر ري سيٽ ايڊريس) کي هوسٽ ڪندڙ ميموري جتي ري سيٽ ڪوڊ رهندو آهي.
· توهان ڪنهن به ميموري ماڊيول کي چونڊي سگهو ٿا جيڪو Nios V پروسيسر انسٽرڪشن ماسٽر سان ڳنڍيل هجي ۽ Nios V پروسيسر بوٽ فلو سان سپورٽ ٿيل هجي، ري سيٽ ايجنٽ جي طور تي.

ري سيٽ ڪريو آفسيٽ

ڪور ليول انٽرپٽ ڪنٽرولر (CLIC) کي فعال ڪريو

· CLIC کي فعال ڪريو ته جيئن پري ايمپٽيو انٽرپٽس ۽ ڪنفيگريبل انٽرپٽ ٽرگر حالت کي سپورٽ ڪري سگهجي.
· فعال ٿيڻ تي، توهان پليٽ فارم جي مداخلتن جو تعداد ترتيب ڏئي سگهو ٿا، ٽرگر حالتون مقرر ڪري سگهو ٿا، ۽ ڪجهه مداخلتن کي پري ايمپٽيو طور مقرر ڪري سگهو ٿا.

مداخلت وارو طريقو شيڊو رجسٽر Files

مداخلت جي قسمن کي سڌو سنئون، يا ویکٹر طور بيان ڪريو. مداخلت تي حوالي سان سوئچنگ کي گهٽائڻ لاءِ شيڊو رجسٽر کي فعال ڪريو.

ٽيبل 16.

جڏهن ڪور ليول انٽرپٽ ڪنٽرولر کي فعال ڪيو ويندو آهي ته ٽريپس، استثنا ۽ مداخلتون

ڦندي، استثنا، ۽ رڪاوٽون

وضاحتون

ايجنٽ ري سيٽ ڪريو
ري سيٽ ڪريو آفسيٽ
ڪور ليول انٽرپٽ ڪنٽرولر (CLIC) کي فعال ڪريو

· ري سيٽ ویکٹر (نيوس وي پروسيسر ري سيٽ ايڊريس) کي هوسٽ ڪندڙ ميموري جتي ري سيٽ ڪوڊ رهندو آهي.
· توهان ڪنهن به ميموري ماڊيول کي چونڊي سگهو ٿا جيڪو Nios V پروسيسر انسٽرڪشن ماسٽر سان ڳنڍيل هجي ۽ Nios V پروسيسر بوٽ فلو سان سپورٽ ٿيل هجي، ري سيٽ ايجنٽ جي طور تي.
· چونڊيل ري سيٽ ايجنٽ جي بنيادي پتي جي نسبت سان ري سيٽ ویکٹر جي آفسيٽ کي بيان ڪري ٿو. · پليٽ فارم ڊيزائنر خودڪار طريقي سان ري سيٽ آفسيٽ لاءِ هڪ ڊفالٽ ويليو مهيا ڪري ٿو.
· CLIC کي فعال ڪريو ته جيئن پري ايمپٽيو انٽرپٽس ۽ ڪنفيگريبل انٽرپٽ ٽرگر حالت کي سپورٽ ڪري سگهجي. · جڏهن فعال ڪيو ويندو، توهان پليٽ فارم انٽرپٽس جو تعداد ترتيب ڏئي سگهو ٿا، ٽرگر حالتون سيٽ ڪري سگهو ٿا،
۽ ڪجھ رڪاوٽن کي پري ايمپٽيو طور مقرر ڪريو.

مداخلت جو طريقو

· مداخلت جي قسمن کي سڌو، ویکٹرڊ، يا CLIC طور بيان ڪريو.

شيڊو رجسٽر Files

· مداخلت تي ڪنٽيڪسٽ سوئچنگ کي گهٽائڻ لاءِ شيڊو رجسٽر کي فعال ڪريو.
· ٻه طريقا پيش ڪري ٿو:
— CLIC مداخلت جي سطحن جو تعداد
— CLIC مداخلت جي سطحن جو تعداد - 1: هي اختيار مفيد آهي جڏهن توهان رجسٽر جو تعداد چاهيو ٿا file ڪاپيون جيڪي M20K يا M9K بلاڪن جي صحيح تعداد ۾ فٽ ٿين.
· شيڊو رجسٽر استعمال ڪرڻ لاءِ Nios V پروسيسر کي فعال ڪريو. files جيڪي مداخلت تي ڪنٽيڪسٽ سوئچنگ اوور هيڊ کي گھٽائين ٿا.
شيڊو رجسٽر بابت وڌيڪ ڄاڻ لاءِ files، Nios V پروسيسر ريفرنس مينوئل جو حوالو ڏيو.

پليٽ فارم جي مداخلت جي ذريعن جو تعداد

· 16 کان 2048 جي وچ ۾ پليٽ فارم جي مداخلت جو تعداد بيان ڪري ٿو.
نوٽ: CLIC 2064 تائين انٽرپٽ ان پٽ کي سپورٽ ڪري ٿو، ۽ پهرين 16 انٽرپٽ ان پٽ پڻ بنيادي انٽرپٽ ڪنٽرولر سان ڳنڍيل آهن.

CLIC ویکٹر ٽيبل جي ترتيب

· پليٽ فارم جي مداخلت جي ذريعن جي تعداد جي بنياد تي خودڪار طريقي سان طئي ڪيو ويندو آهي. · جيڪڏهن توهان هڪ اهڙي ترتيب استعمال ڪندا آهيو جيڪا سفارش ڪيل قدر کان گهٽ آهي، ته CLIC منطق وڌائيندو آهي.
ویکٹرنگ حساب ڪتاب ڪرڻ لاءِ هڪ اضافي ايڊر شامل ڪندي پيچيدگي. · جيڪڏهن توهان هڪ اهڙي ترتيب استعمال ڪندا آهيو جيڪا سفارش ڪيل قدر کان گهٽ آهي، ته ان جي نتيجي ۾ اضافو ٿيندو
CLIC ۾ منطقي پيچيدگي.
جاري رهيو…

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 20

موٽ موڪليو

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن
726952 | 2025.07.16

ڦندي، استثنا، ۽ رڪاوٽون
مداخلت جي سطحن جو تعداد
هر سطح تي مداخلت جي ترجيحن جو تعداد
ترتيب ڏيڻ وارو مداخلت پولارٽي سپورٽ ايج ٽرگرڊ انٽرپٽس

وضاحتون
· ايپليڪيشن ڪوڊ لاءِ اضافي ليول 0 سان مداخلت جي سطحن جو تعداد بيان ڪري ٿو. هڪ اعليٰ ليول جا مداخلت هڪ هلندڙ هينڊلر کي هيٺين ليول جي مداخلت لاءِ مداخلت (پري ايمپٽ) ڪري سگهن ٿا.
· غير صفر مداخلت جي سطحن سان مداخلت لاءِ واحد آپشن طور، ايپليڪيشن ڪوڊ هميشه گهٽ ۾ گهٽ سطح 0 تي هوندو آهي. نوٽ: هڪ مداخلت جي سطح ۽ ترجيح جي رن ٽائم ترتيب هڪ واحد 8-بٽ رجسٽر ۾ ڪئي ويندي آهي. جيڪڏهن مداخلت جي سطحن جو تعداد 256 آهي، ته رن ٽائم تي مداخلت جي ترجيح کي ترتيب ڏيڻ ممڪن ناهي. ٻي صورت ۾، ترتيب ڏيڻ واري ترجيحن جو وڌ ۾ وڌ تعداد 256 / (مداخلت جي سطحن جو تعداد - 1) آهي.
· مداخلت جي ترجيحن جو تعداد بيان ڪري ٿو، جيڪو CLIC غير پري ايمپٽنگ مداخلت هينڊلر کي سڏڻ جي ترتيب کي طئي ڪرڻ لاءِ استعمال ڪري ٿو. نوٽ: چونڊيل مداخلت جي سطح ۽ چونڊيل مداخلت جي ترجيح جي بائنري قدرن جو ڪنڪٽينيشن 8 بٽس کان گهٽ هجڻ گهرجي.
· توهان کي رن ٽائم دوران انٽرپٽ پولارٽي کي ترتيب ڏيڻ جي اجازت ڏئي ٿي. · ڊفالٽ پولارٽي مثبت پولارٽي آهي.
· توهان کي رن ٽائم دوران انٽرپٽ ٽرگر حالت کي ترتيب ڏيڻ جي اجازت ڏئي ٿي، يعني هاءِ ليول ٽرگرڊ يا پوزيٽو-ايج ٽرگرڊ (جڏهن انٽرپٽ پولارٽي ڪنفيگريبل انٽرپٽ پولارٽي ۾ مثبت هجي).
· ڊفالٽ ٽرگر حالت ليول ٽرگرڊ انٽرپٽ آهي.

نوٽ:

لاڳاپيل معلومات Nios® V پروسيسر ريفرنس مينوئل

2.1.1.3.6. ياداشت جي ترتيبن جو ٽيب

ٽيبل 17. ميموري ڪنفيگريشن ٽيب پيرا ميٽرز

زمرو

ياداشت جي ترتيب واري ٽيب

وصف

ڪيشز

ڊيٽا ڪيش سائيز

· ڊيٽا ڪيش جي سائيز بيان ڪري ٿو. · صحيح سائيز 0 ڪلو بائيٽ (KB) کان 16 KB تائين آهن. · جڏهن سائيز 0 KB هجي ته ڊيٽا ڪيش بند ڪريو.

هدايت ڪيش سائيز

· هدايتن جي ڪيش جي سائيز بيان ڪري ٿو. · صحيح سائيز 0 KB کان 16 KB تائين آهن. · جڏهن سائيز 0 KB هجي ته هدايتن جي ڪيش کي بند ڪريو.

پردي وارو علائقو الف ۽ ب

ماپ

· پردي واري علائقي جي سائيز بيان ڪري ٿو.
· صحيح سائيز 64 KB کان 2 گيگا بائيٽ (GB) تائين آهن، يا ڪو به نه. ڪو به نه چونڊڻ سان پردي واري علائقي کي غير فعال ڪري ٿو.

بنيادي ائڊريس

· سائيز چونڊڻ کان پوءِ پردي واري علائقي جو بنيادي پتو بيان ڪري ٿو.
· پردي واري علائقي ۾ سڀئي ايڊريس اڻ رسائيندڙ ڊيٽا رسائي پيدا ڪن ٿا.
· پيري فيرل ريجن بيس ايڊريس پيري فيرل ريجن جي سائيز سان ترتيب ڏنل هجڻ گهرجي.

مضبوطيءَ سان جڙيل يادون

ماپ

· مضبوطيءَ سان جوڙيل ميموري جي سائيز بيان ڪري ٿو. — صحيح سائيز 0 MB کان 512 MB تائين آهن.

بنيادي پتو شروعاتي ڪرڻ File

· مضبوطيءَ سان جوڙيل ياداشت جي بنيادي پتي کي بيان ڪري ٿو. · شروعات کي بيان ڪري ٿو. file مضبوطيءَ سان ڳنڍيل ياداشت لاءِ.

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 21

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن
726952 | 2025.07.16

نوٽ:

هڪ Nios V پروسيسر سسٽم ۾ جنهن ۾ ڪيش فعال هجي، توهان کي سسٽم پيري فيرلز کي هڪ پيري فيرل علائقي اندر رکڻ گهرجي. توهان پيري فيرلز جهڙوڪ UART، PIO، DMA، ۽ ٻين لاءِ غير ڪيش لائق ٽرانزيڪشن کي بيان ڪرڻ لاءِ پيري فيرل علائقا استعمال ڪري سگهو ٿا.

2.1.1.3.7. اي سي سي ٽيب

ٽيبل 18. اي سي سي ٽيب
اي سي سي غلطي جي ڳولا ۽ اسٽيٽس رپورٽنگ کي فعال ڪريو
سنگل بِٽ اصلاح کي فعال ڪريو

وصف
· Nios V پروسيسر اندروني RAM بلاڪن لاءِ ECC فيچر لاڳو ڪرڻ لاءِ هن آپشن کي فعال ڪريو. · ECC فيچرز 2-بٽ تائين غلطيون ڳوليندا آهن ۽ هيٺ ڏنل رويي جي بنياد تي رد عمل ظاهر ڪندا آهن:
— جيڪڏهن اهو هڪ درست ڪرڻ لائق سنگل بٽ غلطي آهي ۽ سنگل بٽ اصلاح کي فعال ڪريو بند ڪيو ويو آهي، ته پروسيسر پروسيسر پائپ لائن ۾ غلطي کي درست ڪرڻ کان پوءِ ڪم ڪرڻ جاري رکي ٿو. جڏهن ته، اصلاح سورس ياداشتن ۾ ظاهر نه ٿيندي آهي.
— جيڪڏهن اهو هڪ درست ڪرڻ لائق سنگل بٽ غلطي آهي ۽ سنگل بٽ اصلاح کي فعال ڪريو آن ڪيو ويو آهي، ته پروسيسر پروسيسر پائپ لائن ۽ سورس ياداشتن ۾ غلطي کي درست ڪرڻ کان پوءِ ڪم ڪرڻ جاري رکي ٿو.
— جيڪڏهن اها هڪ ناقابل اصلاح غلطي آهي، ته پروسيسر پنهنجو ڪم روڪي ٿو.
ڪور ۾ ايمبيڊڊ ميموري بلاڪس تي سنگل بٽ اصلاح کي فعال ڪريو.

2.1.1.3.8. ڪسٽم هدايتون ٽيب

نوٽ:

هي ٽيب صرف Nios V/g پروسيسر ڪور لاءِ موجود آهي.

ڪسٽم هدايتون Nios V ڪسٽم هدايتون هارڊويئر انٽرفيس ٽيبل
Nios V ڪسٽم هدايتون سافٽ ويئر ميڪرو ٽيبل

وصف
· Nios V پروسيسر هن ٽيبل کي پنهنجي ڪسٽم هدايت مئنيجر انٽرفيس کي بيان ڪرڻ لاءِ استعمال ڪري ٿو.
· مقرر ڪيل ڪسٽم هدايت مئنيجر انٽرفيس هڪ اوپ ڪوڊ (CUSTOM0-3) ۽ funct3 [7:6] جي 4 بٽس ذريعي منفرد طور تي انڪوڊ ٿيل آهن.
· توهان ڪل 32 انفرادي ڪسٽم هدايتون مئنيجر انٽرفيس بيان ڪري سگهو ٿا.
· Nios V پروسيسر هن ٽيبل کي استعمال ڪري ٿو جيڪو بيان ڪيل ڪسٽم انسٽرڪشن مئنيجر انٽرفيس لاءِ ڪسٽم انسٽرڪشن سافٽ ويئر انڪوڊنگ کي بيان ڪرڻ لاءِ استعمال ڪيو ويندو آهي.
· هر هڪ بيان ڪيل ڪسٽم هدايت سافٽ ويئر انڪوڊنگ لاءِ، اوپ ڪوڊ (CUSTOM0-3) ۽ funct3[7:6] انڪوڊنگ جا 4 بِٽ ڪسٽم هدايت هارڊويئر انٽرفيس ٽيبل ۾ هڪ بيان ڪيل ڪسٽم هدايت مئنيجر انٽرفيس انڪوڊنگ سان لاڳاپيل هجڻ گهرجن.
· توهان ڏنل ڪسٽم هدايتن لاءِ اضافي انڪوڊنگ کي بيان ڪرڻ لاءِ funct7[6:4]، funct7[3:0]، ۽ funct3[2:0] استعمال ڪري سگهو ٿا، يا اضافي هدايتن جي دليلن جي طور تي پاس ڪرڻ لاءِ Xs جي طور تي بيان ڪيو وڃي.
· Nios V پروسيسر system.h ۾ پيدا ٿيل C-macros جي طور تي بيان ڪيل ڪسٽم هدايت سافٽ ويئر انڪوڊنگ مهيا ڪري ٿو، ۽ R-قسم RISC-V هدايت فارميٽ جي پيروي ڪري ٿو.
· يادگيري کي ڪسٽم نالن جي وضاحت ڪرڻ لاءِ استعمال ڪري سگهجي ٿو: — system.h ۾ پيدا ٿيل سي-ميڪرو.
— custom_instruction_debug.xml ۾ ٺاهيل GDB ڊيبگ يادگيريون.

لاڳاپيل معلومات
AN 977: Nios V پروسيسر ڪسٽم هدايتون ڪسٽم هدايتن بابت وڌيڪ معلومات لاءِ جيڪي توهان کي Nios® V پروسيسر کي ڪنهن خاص ايپليڪيشن جي ضرورتن کي پورو ڪرڻ لاءِ ترتيب ڏيڻ جي اجازت ڏين ٿيون.

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 22

موٽ موڪليو

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر 726952 سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن | 2025.07.16
2.1.2. سسٽم جي ڪمپونينٽ ڊيزائن جي وضاحت
پليٽ فارم ڊيزائنر استعمال ڪريو Nios V پروسيسر سسٽم جي هارڊويئر خاصيتن کي بيان ڪرڻ ۽ گهربل حصن ۾ شامل ڪرڻ لاءِ. هيٺ ڏنل ڊاگرام هيٺ ڏنل حصن سان هڪ بنيادي Nios V پروسيسر سسٽم ڊيزائن کي ظاهر ڪري ٿو: · Nios V پروسيسر ڪور · آن-چپ ميموري · JTAG UART · وقفو ٽائمر (اختياري)(1)
جڏهن پليٽ فارم ڊيزائنر سسٽم ۾ هڪ نئين آن-چپ ميموري شامل ڪئي ويندي آهي، ته ري سيٽ ۾ شامل ڪيل ميموري حصن کي ظاهر ڪرڻ لاءِ سنڪ سسٽم انفوز انجام ڏيو. متبادل طور تي، توهان پليٽ فارم ڊيزائنر ۾ خودڪار هم وقت سازي کي فعال ڪري سگهو ٿا ته جيئن تازين جزو تبديلين کي خودڪار طريقي سان ظاهر ڪري سگهجي.
شڪل 11. سابقampپليٽ فارم ڊيزائنر ۾ ٻين پردي سان Nios V پروسيسر جو ڪنيڪشن

(1) توهان وٽ پليٽ فارم ڊيزائنر ۾ ٻاهرين وقفي ٽائمر کي تبديل ڪرڻ لاءِ Nios V اندروني ٽائمر خاصيتون استعمال ڪرڻ جو اختيار آهي.

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 23

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن
726952 | 2025.07.16
توهان کي پنهنجي پليٽ فارم ڊيزائنر سسٽم ۾ ڪنڊوٽ طور ايڪسپورٽ ڪرڻ لاءِ آپريشن پنن کي پڻ بيان ڪرڻ گهرجي. مثال طورampلي، هڪ مناسب FPGA سسٽم آپريشن پن لسٽ هيٺ ڏنل طور تي بيان ڪئي وئي آهي پر محدود نه آهي:
· گھڙي
· ري سيٽ ڪريو
· I/O سگنل
2.1.3. بنيادي پتي ۽ مداخلت جي درخواست جي ترجيحن جي وضاحت ڪرڻ
اهو بيان ڪرڻ لاءِ ته ڊزائن ۾ شامل ڪيل جزا سسٽم ٺاهڻ لاءِ ڪيئن لهه وچڙ ڪن ٿا، توهان کي هر ايجنٽ جزو لاءِ بنيادي پتو تفويض ڪرڻ ۽ J لاءِ مداخلت جي درخواست (IRQ) ترجيحات تفويض ڪرڻ جي ضرورت آهي.TAG UART ۽ وقفو ٽائمر. پليٽ فارم ڊيزائنر هڪ حڪم مهيا ڪري ٿو - بيس ايڊريس مقرر ڪريو - جيڪو خودڪار طريقي سان سسٽم ۾ سڀني حصن کي مناسب بيس ايڊريس مقرر ڪري ٿو. جڏهن ته، توهان پنهنجي ضرورتن جي بنياد تي بيس ايڊريس کي ترتيب ڏئي سگهو ٿا.
بنيادي پتو مقرر ڪرڻ لاءِ ڪجھ هدايتون هيٺ ڏنل آهن:
· Nios V پروسيسر ڪور ۾ 32-بٽ ايڊريس اسپين آهي. ايجنٽ حصن تائين رسائي حاصل ڪرڻ لاءِ، انهن جو بنيادي پتو 0x00000000 ۽ 0xFFFFFFFF جي وچ ۾ هجڻ گهرجي.
· Nios V پروگرام پتي جي حوالي لاءِ علامتي مستقل استعمال ڪندا آهن. توهان کي پتي جي قيمتن کي چونڊڻ جي ضرورت ناهي جيڪي ياد رکڻ ۾ آسان هجن.
· ايڊريس ويليوز جيڪي صرف هڪ بٽ ايڊريس فرق سان حصن کي مختلف ڪن ٿا، وڌيڪ ڪارآمد هارڊويئر پيدا ڪن ٿا. توهان کي سڀني بنيادي پتن کي ننڍي ۾ ننڍي ايڊريس رينج ۾ ڪمپيڪٽ ڪرڻ جي ضرورت ناهي ڇو ته ڪمپيڪٽ ڪرڻ گهٽ ڪارآمد هارڊويئر ٺاهي سگهي ٿو.
· پليٽ فارم ڊيزائنر هڪ ٻئي سان لاڳاپيل ياداشت جي حد ۾ الڳ الڳ ياداشت جي حصن کي ترتيب ڏيڻ جي ڪوشش نٿو ڪري. مثال طورampها، جيڪڏهن توهان چاهيو ٿا ته ڪيترائي آن-چپ ميموري جزا هڪ ويجهي ميموري رينج جي طور تي ايڊريس لائق هجن، ته پوءِ توهان کي واضح طور تي بنيادي ايڊريس تفويض ڪرڻ گهرجن.
پليٽ فارم ڊيزائنر هڪ آٽوميشن ڪمانڊ پڻ فراهم ڪري ٿو - انٽرپٽ نمبرز اسائن ڪريو جيڪو IRQ سگنلن کي ڳنڍي ٿو ته جيئن صحيح هارڊويئر نتيجا پيدا ڪري سگهجن. جڏهن ته، IRQs کي مؤثر طريقي سان تفويض ڪرڻ لاءِ مجموعي سسٽم جي جوابي رويي جي سمجھ جي ضرورت آهي. پليٽ فارم ڊيزائنر بهترين IRQ اسائنمنٽ بابت تعليم يافته اندازا نه ٿو لڳائي سگهي.
گھٽ ۾ گھٽ IRQ ويليو کي سڀ کان وڌيڪ ترجيح هوندي آهي. هڪ مثالي سسٽم ۾، الٽيرا سفارش ڪري ٿو ته ٽائمر جزو کي سڀ کان وڌيڪ ترجيح IRQ هجي، يعني، گھٽ ۾ گھٽ ويليو، سسٽم ڪلاڪ ٽڪ جي درستگي کي برقرار رکڻ لاءِ.
ڪجهه حالتن ۾، توهان حقيقي وقت جي پردي (جهڙوڪ وڊيو ڪنٽرولرز) کي وڌيڪ ترجيح ڏئي سگهو ٿا، جيڪو ٽائمر اجزاء جي ڀيٽ ۾ وڌيڪ مداخلت جي شرح جي ضرورت آهي.
لاڳاپيل معلومات
ڪوارٽس پرائم پرو ايڊيشن يوزر گائيڊ: پليٽ فارم ڊيزائنر سان سسٽم ٺاهڻ بابت وڌيڪ معلومات.

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 24

موٽ موڪليو

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر 726952 سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن | 2025.07.16
2.2. پليٽ فارم ڊيزائنر سسٽم کي ڪوارٽس پرائم پروجيڪٽ ۾ ضم ڪرڻ
پليٽ فارم ڊيزائنر ۾ Nios V سسٽم ڊيزائن ٺاهڻ کان پوءِ، Nios V سسٽم ماڊيول کي Quartus Prime FPGA ڊيزائن پروجيڪٽ ۾ ضم ڪرڻ لاءِ هيٺيان ڪم ڪريو. · Quartus Prime پروجيڪٽ ۾ Nios V سسٽم ماڊيول کي انسٽال ڪريو · Nios V سسٽم ماڊيول کان FPGA منطق ۾ ٻين سگنلن سان سگنل ڳنڍيو · جسماني پنن جي جڳهه مقرر ڪريو · FPGA ڊيزائن کي محدود ڪريو
2.2.1. ڪوارٽس پرائم پروجيڪٽ ۾ Nios V پروسيسر سسٽم ماڊيول کي انسٽال ڪرڻ
پليٽ فارم ڊيزائنر هڪ سسٽم ماڊيول ڊيزائن اينٽيٽي پيدا ڪري ٿو جيڪو توهان ڪوارٽس پرائم ۾ انسٽنٽيٽ ڪري سگهو ٿا. توهان سسٽم ماڊيول کي ڪيئن انسٽنٽيٽ ڪيو ٿا اهو مجموعي ڪوارٽس پرائم پروجيڪٽ لاءِ ڊيزائن انٽري جي طريقي تي منحصر آهي. مثال طورampجيڪڏهن توهان ڊيزائن انٽري لاءِ Verilog HDL استعمال ڪري رهيا هئا، ته Verilog تي ٻڌل سسٽم ماڊيول کي انسٽال ڪريو. جيڪڏهن توهان ڊيزائن انٽري لاءِ بلاڪ ڊاگرام طريقو استعمال ڪرڻ کي ترجيح ڏيو ٿا، ته پوءِ سسٽم ماڊيول جي علامت .bdf کي انسٽال ڪريو. file.
2.2.2. سگنلن کي ڳنڍڻ ۽ جسماني پن جي جڳهن کي تفويض ڪرڻ
پنهنجي Altera FPGA ڊيزائن کي پنهنجي بورڊ-سطح جي ڊيزائن سان ڳنڍڻ لاءِ، هيٺيان ڪم انجام ڏيو: · مٿين سطح جي سڃاڻپ ڪريو file توهان جي ڊيزائن ۽ سگنلن لاءِ ٻاهرين الٽيرا سان ڳنڍڻ لاءِ
FPGA ڊوائيس پن. · سمجھو ته ڪھڙا پن پنھنجي بورڊ-سطح جي ڊيزائن يوزر گائيڊ ذريعي ڳنڍڻا آھن يا
اسڪيميٽڪس. · پن سان پنهنجي Altera FPGA ڊوائيس تي پورٽن کي مٿين سطح جي ڊيزائن ۾ سگنل مقرر ڪريو.
تفويض جا اوزار.
توهان جو پليٽ فارم ڊيزائنر سسٽم اعليٰ سطحي ڊيزائن ٿي سگهي ٿو. جڏهن ته، Altera FPGA توهان جي ضرورتن جي بنياد تي اضافي منطق پڻ شامل ڪري سگهي ٿو ۽ اهڙي طرح هڪ ڪسٽم اعليٰ سطحي متعارف ڪرائي ٿو. file. مٿئين سطح file Nios V پروسيسر سسٽم ماڊيول سگنلز کي ٻين Altera FPGA ڊيزائن لاجڪ سان ڳنڍي ٿو.
لاڳاپيل معلومات ڪوارٽس پرائم پرو ايڊيشن يوزر گائيڊ: ڊيزائن جون پابنديون
2.2.3. الٽيرا ايف پي جي اي ڊيزائن کي محدود ڪرڻ
هڪ مناسب Altera FPGA سسٽم ڊيزائن ۾ ڊيزائن جون پابنديون شامل آهن ته جيئن اهو يقيني بڻائي سگهجي ته ڊيزائن وقت جي بندش ۽ ٻين منطقي پابندين جي گهرجن کي پورو ڪري. توهان کي پنهنجي Altera FPGA ڊيزائن کي انهن گهرجن کي پورو ڪرڻ لاءِ پابند ڪرڻ گهرجي جيڪي واضح طور تي Quartus Prime سافٽ ويئر يا ٽئين پارٽي EDA فراهم ڪندڙن ۾ مهيا ڪيل اوزارن کي استعمال ڪندي. Quartus Prime سافٽ ويئر بهترين جڳهه جا نتيجا حاصل ڪرڻ لاءِ ڪمپليشن مرحلي دوران مهيا ڪيل پابنديون استعمال ڪندو آهي.

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 25

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن
726952 | 2025.07.16
لاڳاپيل معلومات · ڪوارٽس پرائم پرو ايڊيشن استعمال ڪندڙ گائيڊ: ڊيزائن جون پابنديون · ٽئين پارٽي اي ڊي اي پارٽنرز · ڪوارٽس پرائم پرو ايڊيشن استعمال ڪندڙ گائيڊ: ٽائمنگ اينالائيزر
2.3. هڪ Nios V پروسيسر ميموري سسٽم ڊيزائن ڪرڻ
هي سيڪشن هڪ پليٽ فارم ڊيزائنر ايمبيڊڊ سسٽم ۾ ميموري ڊوائيسز کي چونڊڻ ۽ بهترين ڪارڪردگي حاصل ڪرڻ لاءِ بهترين طريقا بيان ڪري ٿو. ميموري ڊوائيسز هڪ ايمبيڊڊ سسٽم جي مجموعي ڪارڪردگي کي بهتر بڻائڻ ۾ اهم ڪردار ادا ڪن ٿا. ايمبيڊڊ سسٽم ميموري پروگرام جي هدايتن ۽ ڊيٽا کي محفوظ ڪري ٿي.
2.3.1. غير مستحڪم ياداشت
ياداشت جي قسم ۾ هڪ بنيادي فرق اتار چڙهڻ آهي. اتار چڙهڻ واري ياداشت صرف ان وقت پنهنجي مواد کي رکي ٿي جڏهن توهان ميموري ڊوائيس کي بجلي فراهم ڪندا آهيو. جيئن ئي توهان بجلي ڪڍي ڇڏيندا آهيو، ياداشت پنهنجو مواد وڃائي ڇڏيندي آهي.
Exampگهٽ ۾ گهٽ غير مستحڪم ياداشت رام، ڪيش، ۽ رجسٽر آهن. اهي تيز ياداشت جا قسم آهن جيڪي هلندڙ ڪارڪردگي کي وڌائين ٿا. الٽيرا سفارش ڪري ٿو ته توهان RAM ۾ Nios V پروسيسر جي هدايتن کي لوڊ ۽ عمل ڪريو ۽ بهترين ڪارڪردگي لاءِ Nios V IP ڪور کي آن-چپ ميموري IP يا خارجي ميموري انٽرفيس IP سان جوڙيو.
ڪارڪردگي کي بهتر بڻائڻ لاءِ، توهان Nios V پروسيسر ڊيٽا مئنيجر انٽرفيس جي قسم يا ويڪر کي بوٽ ريم سان ملائي اضافي پليٽ فارم ڊيزائنر موافقت حصن کي ختم ڪري سگهو ٿا. مثال طورampها، توهان آن-چپ ميموري II کي 32-بٽ AXI-4 انٽرفيس سان ترتيب ڏئي سگهو ٿا، جيڪو Nios V ڊيٽا مئنيجر انٽرفيس سان ملندو آهي.
لاڳاپيل معلومات · خارجي ياداشت انٽرفيس IP سپورٽ سينٽر · آن-چپ ميموري (RAM يا ROM) Altera FPGA IP · آن-چپ ميموري II (RAM يا ROM) Altera FPGA IP · Nios V پروسيسر ايپليڪيشن OCRAM کان صفحي 54 تي جاءِ تي عمل ڪريو
2.3.1.1. آن-چپ ميموري ڪنفيگريشن رام يا روم
توهان Altera FPGA آن-چپ ميموري IPs کي RAM يا ROM جي طور تي ترتيب ڏئي سگهو ٿا. · RAM پڙهڻ ۽ لکڻ جي صلاحيت فراهم ڪري ٿي ۽ ان جي نوعيت غير مستحڪم آهي. جيڪڏهن توهان آهيو
آن-چپ ريم مان Nios V پروسيسر کي بوٽ ڪندي، توهان کي پڪ ڪرڻ گهرجي ته بوٽ مواد محفوظ آهي ۽ رن ٽائم دوران ري سيٽ ٿيڻ جي صورت ۾ خراب نه ٿئي. · جيڪڏهن هڪ Nios V پروسيسر ROM مان بوٽ ڪري رهيو آهي، ته Nios V پروسيسر تي ڪو به سافٽ ويئر بگ غلطي سان آن-چپ ميموري جي مواد کي اوور رائٽ نٿو ڪري سگهي. ان ڪري، بوٽ سافٽ ويئر جي خرابي جو خطرو گهٽجي ٿو.
لاڳاپيل معلومات · آن-چپ ميموري (RAM يا ROM) Altera FPGA IP · آن-چپ ميموري II (RAM يا ROM) Altera FPGA IP · Nios V پروسيسر ايپليڪيشن OCRAM کان صفحي 54 تي جاءِ تي عمل ڪريو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 26

موٽ موڪليو

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر 726952 سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن | 2025.07.16
2.3.1.2. ڪيشز
آن-چپ ياداشتون عام طور تي ڪيش ڪارڪردگي کي لاڳو ڪرڻ لاءِ استعمال ڪيون وينديون آهن ڇاڪاڻ ته انهن جي گهٽ دير جي ڪري. Nios V پروسيسر پنهنجي هدايتن ۽ ڊيٽا ڪيشز لاءِ آن-چپ ياداشت استعمال ڪندو آهي. آن-چپ ياداشت جي محدود گنجائش عام طور تي ڪيشز لاءِ ڪو مسئلو ناهي ڇاڪاڻ ته اهي عام طور تي ننڍا هوندا آهن.
ڪيش عام طور تي هيٺين حالتن ۾ استعمال ٿيندا آهن:
· باقاعده ياداشت چپ کان ٻاهر واقع آهي ۽ آن-چپ ميموري جي ڀيٽ ۾ ان جي رسائي جو وقت وڌيڪ آهي.
· سافٽ ويئر ڪوڊ جا ڪارڪردگيءَ جي لحاظ کان اهم حصا هدايتن جي ڪيش ۾ فٽ ٿي سگهن ٿا، سسٽم جي ڪارڪردگي کي بهتر بڻائي سگهن ٿا.
· ڪارڪردگي جي لحاظ کان نازڪ، ڊيٽا جو سڀ کان وڌيڪ استعمال ٿيندڙ حصو ڊيٽا ڪيش ۾ فٽ ٿي سگهي ٿو، سسٽم جي ڪارڪردگي کي بهتر بڻائي ٿو.
Nios V پروسيسر ۾ ڪيش کي فعال ڪرڻ سان ميموري جي درجي بندي پيدا ٿئي ٿي، جيڪا ميموري تائين رسائي جي وقت کي گھٽ ڪري ٿي.
2.3.1.2.1. پردي وارو علائقو
ڪنهن به ايمبيڊڊ پيري فيرلز IP، جهڙوڪ UART، I2C، ۽ SPI کي ڪيش نه ڪيو وڃي. ڪيش کي ٻاهرين ياداشتن لاءِ تمام گهڻو سفارش ڪئي وئي آهي جيڪي ڊگهي رسائي وقت کان متاثر ٿين ٿيون، جڏهن ته اندروني آن-چپ ياداشتون انهن جي مختصر رسائي وقت جي ڪري خارج ٿي سگهن ٿيون. توهان کي ڪنهن به ايمبيڊڊ پيري فيرل IPs، جهڙوڪ UART، I2C، ۽ SPI کي ڪيش نه ڪرڻ گهرجي، سواءِ ياداشتن جي. اهو اهم آهي ڇاڪاڻ ته ٻاهرين ڊوائيسز مان واقعا، جهڙوڪ ايجنٽ ڊوائيسز جيڪي نرم IPs کي اپڊيٽ ڪن ٿا، پروسيسر ڪيش پاران قبضو نه ڪيا ويندا آهن، ۽ ان جي نتيجي ۾ پروسيسر پاران وصول نه ڪيا ويندا آهن. نتيجي طور، اهي واقعا ان وقت تائين نظرانداز ٿي سگهن ٿا جيستائين توهان ڪيش کي فلش نه ڪندا، جيڪو توهان جي سسٽم ۾ غير ارادي رويي جو سبب بڻجي سگهي ٿو. خلاصو، ايمبيڊڊ پيري فيرل IPs جو ميموري-ميپ ٿيل علائقو غير محفوظ آهي ۽ پروسيسر جي پردي علائقن ۾ رهڻ گهرجي.
پردي واري علائقي کي سيٽ ڪرڻ لاءِ، انهن قدمن تي عمل ڪريو:
1. پليٽ فارم ڊيزائنر ۾ سسٽم جو ايڊريس ميپ کوليو.
2. پروسيسر جي هدايت مئنيجر ۽ ڊيٽا مئنيجر جي ايڊريس ميپ تي وڃو.
3. پنهنجي سسٽم ۾ موجود پردي ۽ ياداشتن جي سڃاڻپ ڪريو.
شڪل 12. سابقampايڊريس نقشي جو لي

نوٽ: نيرو تير ياداشتن ڏانهن اشارو ڪري رهيا آهن. 4. پردي جي شين کي گروپ ڪريو:
الف. ڪيش ڪرڻ جي قابل ياداشت ب. پيري فيرلز کي غير ڪيش ڪرڻ جي قابل

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 27

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن
726952 | 2025.07.16

ٽيبل 19. ڪيش ڪرڻ لائق ۽ غير ڪيش ڪرڻ لائق علائقو

ماتحت

ايڊريس نقشو

حيثيت

پردي وارو علائقو

ماپ

بنيادي ائڊريس

استعمال ڪندڙ_ايپليڪيشن_ميم.s1

0x0 ~ 0x3ffff

ڪيش لائق

N/A

cpu.dm_agent بوٽ ڪاپيئر_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

ڪيش نه ٿيندڙ ڪيش لائق

65536 بائيٽ اين/اي

0x40000 N/A

بوٽ ڪاپيئر_رام.ايس 1 سي پي يو.ٽائمر_ايس ڊبليو_ايجنٽ ميل باڪس.اي وي ايم ايم

0x52000 ~ 0x537 ايف 0x54000 ~ 0x5403 ايف 0x54040 ~ 0x5407 ايف

ڪيش ڪرڻ لائق، ڪيش نه ڪرڻ لائق، ڪيش نه ڪرڻ لائق

144 بائيٽ (گهٽ ۾ گهٽ سائيز 65536 بائيٽ آهي)

0x54000

سيسڊ_ڪيو ايس_0.ڪنٽرول_غلام

0x54080 ~ 0x54087

ڪيش نه ٿيندڙ

uart.avalon_j - في الحال ڪوبه پيغام موجود ناهي.tag_غلام

0x54088 ~ 0x5408f

ڪيش نه ٿيندڙ

5. پردي وارن علائقن کي انهن جي مخصوص سائيز سان ترتيب ڏيو:
ex مثلاampلي، جيڪڏهن سائيز 65536 بائيٽ آهي، ته اهو 0x10000 بائيٽ سان ملندو آهي. تنهن ڪري، اجازت ڏنل بنيادي پتو 0x10000 جو ضرب هجڻ گهرجي.
· CPU.dm_agent 0x40000 جو بنيادي پتو استعمال ڪري ٿو، جيڪو 0x10000 جو ضرب آهي. نتيجي طور، پيريفيرل ريجن A، 65536 بائيٽس جي سائيز ۽ 0x40000 جي بنيادي پتي سان، گهرجن کي پورو ڪري ٿو.
· 0x54000 تي اڻ چيل علائقن جي ڪليڪشن جو بنيادي پتو 0x10000 جو ضرب نه آهي. توهان کي انهن کي 0x60000 يا 0x10000 جي ٻين ضربن تي ٻيهر تفويض ڪرڻ گهرجي. تنهن ڪري، پيريفيرل ريجن بي، جنهن جو سائيز 65536 بائيٽ آهي ۽ بنيادي پتو 0x60000 آهي، معيار کي پورو ڪري ٿو.

ٽيبل 20. ٻيهر تفويض سان ڪيش ڪرڻ لائق ۽ غير ڪيش ڪرڻ لائق علائقو

ماتحت

ايڊريس نقشو

حيثيت

پردي وارو علائقو

ماپ

بنيادي ائڊريس

استعمال ڪندڙ_ايپليڪيشن_ميم.s1

0x0 ~ 0x3ffff

ڪيش لائق

N/A

سي پي يو.ڊي ايم_ايجنٽ

0x40000 ~ 0x4ffff

ڪيش نه ٿيندڙ 65536 بائيٽ

0x40000

بوٽ ڪاپيئر_روم.ايس1

0x50000 ~ 0x517 ايف ايف

ڪيش لائق

N/A

بوٽ ڪاپيئر_رام.ايس 1 سي پي يو.ٽائمر_ايس ڊبليو_ايجنٽ ميل باڪس.اي وي ايم ايم سي ايسڊ_ڪي ايس ايس_0.ڪنٽرول_سليو

0x52000 ~ 0x537 ايف 0x60000 ~ 0x6003 ايف 0x60040 ~ 0x6007 ايف 0x60080 ~ 0x60087

ڪيش ڪرڻ لائق، ڪيش نه ڪرڻ لائق، ڪيش نه ڪرڻ لائق، ڪيش نه ڪرڻ لائق

144 بائيٽ (گهٽ ۾ گهٽ سائيز 65536 بائيٽ آهي)

0x60000

uart.avalon_j - في الحال ڪوبه پيغام موجود ناهي.tag_غلام

0x60088 ~ 0x6008f

ڪيش نه ٿيندڙ

2.3.1.3. مضبوطيءَ سان جوڙيل ياداشت
مضبوطيءَ سان جوڙيل ياداشتون (TCMs) آن-چپ ميموري استعمال ڪندي لاڳو ڪيون وينديون آهن ڇاڪاڻ ته انهن جي گهٽ ليٽنسي انهن کي ڪم لاءِ مناسب بڻائي ٿي. TCMs ياداشتون آهن جيڪي عام ايڊريس اسپيس ۾ نقش ٿيل آهن پر انهن ۾ مائڪرو پروسيسر لاءِ وقف ٿيل انٽرفيس آهي ۽ ڪيش ميموري جي اعليٰ ڪارڪردگي، گهٽ ليٽنسي خاصيتون آهن. TCM خارجي هوسٽ لاءِ ماتحت انٽرفيس پڻ فراهم ڪري ٿو. پروسيسر ۽ خارجي هوسٽ وٽ TCM کي سنڀالڻ لاءِ ساڳي اجازت جي سطح آهي.

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 28

موٽ موڪليو

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن
726952 | 2025.07.16

نوٽ:

جڏهن TCM ماتحت پورٽ هڪ ٻاهرين هوسٽ سان ڳنڍيل هوندو آهي، ته اهو پروسيسر ڪور ۾ مقرر ڪيل بنيادي پتي کان مختلف بنيادي پتي سان ڏيکاري سگهجي ٿو. الٽيرا ٻنهي پتي کي ساڳئي قدر سان ترتيب ڏيڻ جي سفارش ڪري ٿو.

2.3.1.4. خارجي ياداشت انٽرفيس (EMIF)
EMIF (External Memory Interface) SRAM (Static Random Access Memory) وانگر ڪم ڪري ٿو، پر اهو متحرڪ آهي ۽ ان جي مواد کي برقرار رکڻ لاءِ وقتي طور تي ريفريشنگ جي ضرورت آهي. EMIF ۾ متحرڪ ميموري سيلز SRAM ۾ جامد ميموري سيلز کان تمام ننڍا آهن، جنهن جي نتيجي ۾ وڌيڪ گنجائش ۽ گهٽ قيمت واري ميموري ڊوائيسز پيدا ٿين ٿا.
ريفريش جي ضرورت کان علاوه، EMIF ۾ مخصوص انٽرفيس گهرجون آهن جيڪي اڪثر ڪري خاص ڪنٽرولر هارڊويئر جي ضرورت هونديون آهن. SRAM جي برعڪس، جنهن ۾ ايڊريس لائينن جو هڪ مقرر سيٽ هوندو آهي، EMIF پنهنجي ميموري اسپيس کي بينڪن، قطارن ۽ ڪالمن ۾ منظم ڪري ٿو. بينڪن ۽ قطارن جي وچ ۾ سوئچنگ ڪجهه اوور هيڊ متعارف ڪرائيندي آهي، تنهنڪري توهان کي EMIF کي موثر طريقي سان استعمال ڪرڻ لاءِ ميموري رسائي کي احتياط سان ترتيب ڏيڻ گهرجي. EMIF قطار ۽ ڪالمن ايڊريس کي ساڳئي ايڊريس لائينن تي ملٽي پلڪس پڻ ڪري ٿو، ڏنل EMIF سائيز لاءِ گهربل پنن جو تعداد گهٽائي ٿو.
EMIF جا تيز رفتار ورجن، جهڙوڪ DDR، DDR2، DDR3، DDR4، ۽ DDR5، سخت سگنل سالميت جون گهرجون لاڳو ڪن ٿا جن تي PCB ڊيزائنرز کي غور ڪرڻ گهرجي.
EMIF ڊوائيسز سڀ کان وڌيڪ قيمتي ۽ اعليٰ گنجائش واري RAM قسمن ۾ شامل آهن، جيڪي انهن کي هڪ مشهور آپشن بڻائين ٿا. EMIF انٽرفيس جو هڪ اهم جزو EMIF IP آهي، جيڪو ايڊريس ملٽي پلڪسنگ، ريفريشنگ، ۽ قطارن ۽ بينڪن جي وچ ۾ سوئچنگ سان لاڳاپيل ڪمن کي منظم ڪري ٿو. هي ڊيزائن باقي سسٽم کي ان جي اندروني فن تعمير کي سمجهڻ جي ضرورت کان سواءِ EMIF تائين رسائي جي اجازت ڏئي ٿو.

لاڳاپيل معلومات خارجي ياداشت انٽرفيس IP سپورٽ سينٽر

2.3.1.4.1. ايڊريس اسپين ايڪسٽينڊر IP
ايڊريس اسپين ايڪسٽينڊر الٽيرا ايف پي جي اي آءِ پي ميموري ميپ ٿيل هوسٽ انٽرفيس کي انهن جي ايڊريس سگنلن جي ويڪر کان وڏي يا ننڍي ايڊريس ميپ تائين رسائي جي اجازت ڏئي ٿو. ايڊريس اسپين ايڪسٽينڊر آءِ پي ايڊريس ايبل اسپيس کي ڪيترن ئي الڳ ونڊوز ۾ ورهائي ٿو ته جيئن هوسٽ ونڊو ذريعي ميموري جي مناسب حصي تائين رسائي حاصل ڪري سگهي.
ايڊريس اسپين ايڪسٽينڊر هوسٽ ۽ ايجنٽ جي ويڪر کي 32-بٽ ۽ 64 بٽ ترتيب تائين محدود نٿو ڪري. توهان ايڊريس اسپين ايڪسٽينڊر کي 1-64 بٽ ايڊريس ونڊوز سان استعمال ڪري سگهو ٿا.

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 29

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن
726952 | 2025.07.16

شڪل 13. ايڊريس اسپين ايڪسٽينڊر الٽيرا ايف پي جي اي آءِ پي
ايجنٽ ورڊ ايڊريس

ايڊريس اسپين ايڪسٽينڊر

ميپنگ ٽيبل
ڪنٽرول پورٽ اي

…

ڪنٽرول رجسٽر 0 ڪنٽرول رجسٽر Z-1

وڌايل هوسٽ ايڊريس ايڇ

لاڳاپيل معلومات
Quartus® Prime Pro Edition يوزر گائيڊ: پليٽ فارم ڊيزائنر وڌيڪ معلومات لاءِ موضوع ايڊريس اسپين ايڪسٽينڊر Intel® FPGA IP جو حوالو ڏيو.

2.3.1.4.2. Nios V پروسيسر سان ايڊريس اسپين ايڪسٽينڊر IP استعمال ڪندي
32-بٽ Nios V پروسيسر هڪ ايڊريس اسپن جي 4 GB تائين ايڊريس ڪري سگهي ٿو. جيڪڏهن EMIF ۾ 4 GB کان وڌيڪ ميموري آهي، ته اهو وڌ ۾ وڌ سپورٽ ٿيل ايڊريس اسپن کان وڌي ٿو، جيڪو پليٽ فارم ڊيزائنر سسٽم کي غلط بڻائي ٿو. هڪ ايڊريس اسپان ايڪسٽينڊر IP هڪ واحد EMIF ايڊريس اسپيس کي ڪيترن ئي ننڍن ونڊوز ۾ ورهائي هن مسئلي کي حل ڪرڻ لاءِ گهربل آهي.
الٽيرا سفارش ڪري ٿو ته توهان هيٺ ڏنل پيرا ميٽرز تي غور ڪريو.

ٽيبل 21. ايڊريس اسپان ايڪسٽينڊر پيرا ميٽرز

پيرا ميٽر

تجويز ڪيل سيٽنگون

ڊيٽا پاٿ ويڪر
وڌايل ماسٽر بائيٽ ايڊريس ويڪر

32-بِٽ چونڊيو، جيڪو 32-بِٽ پروسيسر سان ڪورليٽ ٿئي ٿو. EMIF ميموري سائيز تي منحصر آهي.

غلام لفظ پتي جي ويڪرائي برسٽ ڪائونٽ ويڪرائي

2 GB يا گهٽ چونڊيو. Nios V پروسيسر جو باقي ايڊريس اسپين ٻين ايمبيڊڊ سافٽ IPs لاءِ محفوظ آهي.
1 سان شروع ڪريو ۽ ڪارڪردگي بهتر ڪرڻ لاءِ بتدريج هن قدر کي وڌايو.

ذيلي ونڊوز جو تعداد

جيڪڏهن توهان EMIF کي Nios V پروسيسر سان هدايت ۽ ڊيٽا ميموري جي طور تي ڳنڍي رهيا آهيو، يا ٻئي، 1 ذيلي ونڊو چونڊيو. جڏهن Nios V پروسيسر EMIF مان عمل ڪري رهيو آهي ته ڪيترن ئي ذيلي ونڊوز جي وچ ۾ سوئچ ڪرڻ خطرناڪ آهي.

غلام ڪنٽرول پورٽ کي فعال ڪريو

جيڪڏهن توهان EMIF کي هدايت ۽/يا ڊيٽا ميموري جي طور تي Nios V پروسيسر سان ڳنڍي رهيا آهيو ته غلام ڪنٽرول پورٽ کي غير فعال ڪريو. ذيلي ونڊوز جي تعداد جي ساڳي ڳڻتي آهي.

وڌ ۾ وڌ التوا ۾ پڙهڻ

1 سان شروع ڪريو ۽ ڪارڪردگي بهتر ڪرڻ لاءِ بتدريج هن قدر کي وڌايو.

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 30

موٽ موڪليو

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر 726952 سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن | 2025.07.16
شڪل 14. هدايت ۽ ڊيٽا مئنيجر کي ايڊريس اسپين ايڪسٽينڊر سان ڳنڍڻ

شڪل 15. ايڊريس ميپنگ

نوٽ ڪريو ته ايڊريس اسپين ايڪسٽينڊر EMIF جي پوري 8GB ميموري اسپيس تائين رسائي ڪري سگھي ٿو. جڏهن ته، ايڊريس اسپين ايڪسٽينڊر ذريعي، Nios V پروسيسر EMIF جي صرف پهرين 1GB ميموري اسپيس تائين رسائي ڪري سگھي ٿو.

شڪل 16. آسان بلاڪ ڊاگرام

پليٽ فارم ڊيزائنر سسٽم

باقي 3 جي بي

Nios V پروسيسر ايڊريس

اسپن ايمبيڊڊ لاءِ آهي

NNioios sVV پي پروسيسيسيسر آر
M

ساڳئي سسٽم ۾ نرم IPs.
1 GB ونڊو

پتي جي حد

وڌائڻ وارو

صرف پهريون 1 GB

EMIF ميموري جو حصو Nios V سان ڳنڍيل آهي

ايم ايف

پروسيسر

8 جي بي
S

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 31

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن
726952 | 2025.07.16
2.3.1.4.3. ايڊريس اسپين ايڪسٽينڊر لنڪر ميموري ڊيوائس جي وضاحت 1. ايڊريس اسپين ايڪسٽينڊر (EMIF) کي ري سيٽ ویکٹر طور بيان ڪريو. متبادل طور تي، توهان Nios V پروسيسر ري سيٽ ویکٹر کي ٻين ياداشتن، جهڙوڪ OCRAM يا فليش ڊوائيسز، کي تفويض ڪري سگهو ٿا.
شڪل 17. ویکٹر کي ري سيٽ ڪرڻ جي طور تي ڪيترائي آپشن
جڏهن ته، بورڊ سپورٽ پيڪيج (BSP) ايڊيٽر پاڻمرادو ايڊريس اسپين ايڪسٽينڊر (EMIF) کي صحيح ياداشت طور رجسٽر نٿو ڪري سگهي. توهان جي ڪيل چونڊ تي منحصر ڪري، توهان ٻه مختلف حالتون ڏسندا جيئن هيٺ ڏنل انگن ۾ ڏيکاريل آهي. شڪل 18. ايڊريس اسپين ايڪسٽينڊر (EMIF) کي ري سيٽ ویکٹر طور بيان ڪرڻ وقت BSP غلطي.

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 32

موٽ موڪليو

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر 726952 سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن | 2025.07.16
شڪل 19. ٻين ياداشتن کي ري سيٽ ویکٹر جي طور تي بيان ڪرڻ وقت EMIF غائب آهي.

2. توهان کي دستي طور تي ايڊريس اسپين ايڪسٽينڊر (EMIF) شامل ڪرڻ گهرجي ايڊريس ميموري ڊيوائس استعمال ڪندي، لنڪر ميموري ريجن شامل ڪريو، ۽ BSP لنڪر اسڪرپٽ ٽيب ۾ لنڪر سيڪشن ميپنگ شامل ڪريو.
3. انهن قدمن تي عمل ڪريو:
الف. ميموري ميپ استعمال ڪندي ايڊريس اسپين ايڪسٽينڊر جي ايڊريس اسپن جو تعين ڪريو (اڳوڻوampهيٺ ڏنل شڪل ۾ le ايڊريس اسپان ايڪسٽينڊر رينج 0x0 کان 0x3fff_ffff تائين استعمال ڪري ٿو).
شڪل 20. ياداشت جو نقشو

ب. "ميموري ڊيوائس شامل ڪريو" تي ڪلڪ ڪريو، ۽ پنهنجي ڊيزائن جي ميموري ميپ ۾ معلومات جي بنياد تي ڀريو: i. ڊوائيس جو نالو: emif_ddr4. نوٽ: پڪ ڪريو ته توهان ميموري ميپ مان ساڳيو نالو ڪاپي ڪيو آهي. ii. بنيادي پتو: 0x0 iii. سائيز: 0x40000000
ج. نئون لنڪر ميموري علائقو شامل ڪرڻ لاءِ شامل ڪريو تي ڪلڪ ڪريو:

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 33

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن
726952 | 2025.07.16

ٽيبل 22. لنڪر ميموري علائقي کي شامل ڪرڻ

قدم

ویکٹر ري سيٽ ڪريو

ايمف_ڊي آر 4

ٻيون يادون

هڪ نئون لنڪر ميموري علائقو شامل ڪريو جنهن کي ري سيٽ سڏيو ويندو آهي. لاءِ هڪ نئون لنڪر ميموري علائقو شامل ڪريو

· علائقي جو نالو: ري سيٽ ڪريو

ايم آءِ ايف_ڊي آر 4.

· علائقي جو سائز: 0x20

· علائقي جو نالو: emif_ddr4

· ميموري ڊيوائس: emif_ddr4

· علائقي جو سائز: 0x40000000

· ميموري آفسيٽ: 0x0

· ميموري ڊيوائس: emif_ddr4

· ميموري آفسيٽ: 0x0

لاءِ هڪ نئون لنڪر ميموري علائقو شامل ڪريو

باقي emif_ddr4.

· علائقي جو نالو: emif_ddr4

· علائقي جو سائز: 0x3ffffe0

· ميموري ڊيوائس: emif_ddr4

· ميموري آفسيٽ: 0x20

شڪل 21. لنڪر علائقو جڏهن ايڊريس اسپان ايڪسٽينڊر (EMIF) کي ري سيٽ ویکٹر طور بيان ڪيو ويندو آهي

شڪل 22. لنڪر علائقو جڏهن ٻين ياداشتن کي ري سيٽ ویکٹر جي طور تي بيان ڪيو ويندو آهي
د. هڪ ڀيرو emif_ddr4 BSP ۾ شامل ڪيو وڃي، توهان ان کي ڪنهن به لنڪر سيڪشن لاءِ چونڊي سگهو ٿا.
شڪل 23. ايڊريس اسپان ايڪسٽينڊر (EMIF) ڪاميابي سان شامل ڪيو ويو.

e. SOPC ڊيزائن ۾ ميموري ڊيوائس emif_ddr4 نظر نه اچڻ جي خبرداري کي نظرانداز ڪريو.
f. بي ايس پي پيدا ڪرڻ لاءِ اڳتي وڌو.
لاڳاپيل معلومات صفحي 51 تي Nios V پروسيسر بوٽنگ طريقن جو تعارف

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 34

موٽ موڪليو

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر 726952 سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن | 2025.07.16
2.3.2. غير مستحڪم ياداشت
جڏهن بجلي بند ٿئي ٿي ته غير مستحڪم ياداشت پنهنجي مواد کي برقرار رکي ٿي، ان کي معلومات کي ذخيرو ڪرڻ لاءِ هڪ سٺو انتخاب بڻائي ٿي جيڪا سسٽم کي سسٽم پاور چڪر کان پوءِ حاصل ڪرڻ گهرجي. غير مستحڪم ياداشت عام طور تي پروسيسر بوٽ ڪوڊ، مسلسل ايپليڪيشن سيٽنگون، ۽ الٽيرا FPGA ترتيب ڊيٽا کي ذخيرو ڪري ٿي. جيتوڻيڪ غير مستحڪم ياداشت ۾ فائدو آهيtagجڏهن توهان پاور هٽائيندا آهيو ته ان جي ڊيٽا کي برقرار رکڻ جي ڪري، اهو غير مستحڪم ياداشت جي مقابلي ۾ تمام سست هوندو آهي، ۽ اڪثر ڪري لکڻ ۽ ختم ڪرڻ جا طريقا وڌيڪ پيچيده هوندا آهن. غير مستحڪم ياداشت پڻ عام طور تي صرف ڏنل تعداد ۾ ختم ٿيڻ جي ضمانت ڏني ويندي آهي، جنهن کان پوءِ اهو ناڪام ٿي سگهي ٿو.
Exampغير مستحڪم ياداشت جي گھٽ ۾ گھٽ ۾ گھٽ سڀني قسمن جا فليش، EPROM، ۽ EEPROM شامل آهن. الٽيرا توهان کي سفارش ڪري ٿو ته الٽيرا FPGA بٽ اسٽريم ۽ Nios V پروگرام تصويرون هڪ غير مستحڪم ياداشت ۾ محفوظ ڪريو، ۽ Nios V پروسيسرز لاءِ بوٽ ڊيوائس طور سيريل فليش استعمال ڪريو.
لاڳاپيل معلومات
· عام سيريل فليش انٽرفيس Altera FPGA IP استعمال ڪندڙ گائيڊ
· ميل باڪس ڪلائنٽ الٽيرا ايف پي جي اي آءِ پي يوزر گائيڊ · MAX® 10 يوزر فليش ميموري يوزر گائيڊ: آن-چپ فليش الٽيرا ايف پي جي اي آءِ پي ڪور
2.4. گھڙيون ۽ بهترين طريقا ري سيٽ ڪري ٿو
اهو سمجهڻ ضروري آهي ته Nios V پروسيسر ڪلاڪ ۽ ري سيٽ ڊومين هر پردي سان ڪيئن لهه وچڙ ڪري ٿو جنهن سان اهو ڳنڍي ٿو. هڪ سادو Nios V پروسيسر سسٽم هڪ واحد ڪلاڪ ڊومين سان شروع ٿئي ٿو، ۽ اهو هڪ ملٽي ڪلاڪ ڊومين سسٽم سان پيچيده ٿي سگهي ٿو جڏهن هڪ تيز ڪلاڪ ڊومين هڪ سست ڪلاڪ ڊومين سان ٽڪرائجي ٿو. توهان کي نوٽ وٺڻ ۽ سمجهڻ جي ضرورت آهي ته اهي مختلف ڊومين ڪيئن ري سيٽ کان ٻاهر ترتيب ڏين ٿا ۽ پڪ ڪريو ته ڪو به نفيس مسئلو نه آهي.
بهترين عمل لاءِ، الٽيرا Nios V پروسيسر ۽ بوٽ ميموري کي ساڳئي ڪلاڪ ڊومين ۾ رکڻ جي صلاح ڏئي ٿو. Nios V پروسيسر کي تيز ڪلاڪ ڊومين ۾ ري سيٽ ٿيڻ کان نه ڇڏايو جڏهن اهو هڪ تمام سست ڪلاڪ ڊومين ۾ رهندڙ ميموري مان بوٽ ٿئي ٿو، جيڪو هدايتون آڻڻ ۾ غلطي جو سبب بڻجي سگهي ٿو. توهان کي پليٽ فارم ڊيزائنر ڊفالٽ طور تي جيڪو مهيا ڪري ٿو ان کان ٻاهر ڪجهه دستي ترتيب جي ضرورت ٿي سگهي ٿي، ۽ توهان جي استعمال جي ڪيس جي بنياد تي ري سيٽ رليز ٽوپولوجي جي منصوبابندي ڪريو. جيڪڏهن توهان پنهنجي سسٽم کي ڪجهه دير تائين هلڻ کان پوءِ ري سيٽ ڪرڻ چاهيو ٿا، ته سسٽم ري سيٽ سيڪوئنسنگ ۽ پوسٽ ري سيٽ انيشيئيلائيزيشن جي ضرورت تي ساڳيون خيال لاڳو ڪريو.
2.4.1. سسٽم جيTAG گھڙي
هر Nios V پروسيسر سسٽم ۾ ڪلاڪ جي پابندين کي بيان ڪرڻ هڪ اهم سسٽم ڊيزائن غور آهي ۽ درستگي ۽ تعيناتي رويي لاءِ گهربل آهي. ڪوارٽس پرائم ٽائمنگ اينالائيزر انڊسٽري-معياري پابندي، تجزيو، ۽ رپورٽنگ جي طريقيڪار کي استعمال ڪندي توهان جي ڊيزائن ۾ سڀني منطق جي وقت جي ڪارڪردگي کي درست ڪرڻ لاءِ جامد ٽائمنگ تجزيو انجام ڏئي ٿو.
Example 1. بنيادي 100 MHz ڪلاڪ 50/50 ڊيوٽي سائيڪل ۽ 16 MHz J سانTAG گھڙي
#*************************************************************** # 100MHz گھڙي ٺاهيو #***************************************************************************** create_clock -name {clk} -period 10 [get_ports {clk}] #*************************** 16MHz J ٺاهيوTAG گھڙيال #************************

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 35

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -پيريڊ 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] لاڳاپيل معلومات ڪوارٽس پرائم ٽائمنگ اينالائيزر ڪڪ بڪ
2.4.2. درخواست انٽرفيس کي ري سيٽ ڪريو
Nios V پروسيسر ۾ هڪ اختياري ري سيٽ درخواست جي سهولت شامل آهي. ري سيٽ درخواست جي سهولت ۾ reset_req ۽ reset_req_ack سگنل شامل آهن.
پليٽ فارم ڊيزائنر ۾ ري سيٽ درخواست کي فعال ڪرڻ لاءِ: 1. Nios V پروسيسر IP پيرا ميٽر ايڊيٽر لانچ ڪريو. 2. استعمال ڪريو ري سيٽ درخواست سيٽنگ تي، شامل ڪريو ري سيٽ درخواست انٽرفيس کي آن ڪريو.
اختيار.
شڪل 24. Nios V پروسيسر ري سيٽ درخواست کي فعال ڪريو
reset_req سگنل هڪ مداخلت وانگر ڪم ڪري ٿو. جڏهن توهان reset_req کي زور ڏيو ٿا، ته توهان ڪور ڏانهن ري سيٽ ڪرڻ جي درخواست ڪري رهيا آهيو. ڪور ڪنهن به بقايا بس ٽرانزيڪشن جي مڪمل ٿيڻ جو انتظار ڪري ٿو. مثال طورampلي، جيڪڏهن ڪو التوا ۾ ميموري رسائي ٽرانزيڪشن آهي، ته ڪور مڪمل جواب جو انتظار ڪري ٿو. ساڳئي طرح، ڪور ڪنهن به التوا ۾ هدايت جي جواب کي قبول ڪري ٿو پر reset_req سگنل حاصل ڪرڻ کان پوءِ هدايت جي درخواست جاري نٿو ڪري.
ري سيٽ آپريشن ۾ هيٺ ڏنل وهڪري شامل آهي: 1. سڀئي التوا واري آپريشن مڪمل ڪريو 2. اندروني پائپ لائن کي فلش ڪريو 3. پروگرام ڪائونٽر کي ري سيٽ ویکٹر تي سيٽ ڪريو 4. ڪور کي ري سيٽ ڪريو سڄو ري سيٽ آپريشن ڪجهه ڪلاڪ سائيڪلون وٺندو آهي. ري سيٽ_ريڪ کي ان وقت تائين ايزرٽ ڪيو ويندو جيستائين ري سيٽ_ريڪ_اڪ ايزرٽ نه ڪيو وڃي جيڪو ظاهر ڪري ٿو ته ڪور ري سيٽ آپريشن ڪاميابي سان مڪمل ٿي چڪو آهي. ائين ڪرڻ ۾ ناڪامي جي نتيجي ۾ ڪور جي حالت غير مقرر نه ٿيندي.

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 36

موٽ موڪليو

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر 726952 سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن | 2025.07.16
2.4.2.1. عام استعمال جا ڪيس
· توهان پاور آن کان reset_req سگنل کي زور ڏئي سگهو ٿا ته جيئن Nios V پروسيسر ڪور کي ان جي ري سيٽ ویکٹر کان پروگرام جي عمل کي شروع ڪرڻ کان روڪيو وڃي جيستائين سسٽم ۾ ٻيا FPGA هوسٽ Nios V پروسيسر بوٽ ميموري کي شروع نه ڪن. هن صورت ۾، سڄو سب سسٽم هڪ صاف هارڊويئر ري سيٽ جو تجربو ڪري سگهي ٿو. Nios V پروسيسر کي غير معين مدت تائين ري سيٽ درخواست جي حالت ۾ رکيو ويندو آهي جيستائين ٻيا FPGA هوسٽ پروسيسر بوٽ ميموري کي شروع نه ڪن.
· هڪ اهڙي سسٽم ۾ جتي توهان کي باقي سسٽم کي خراب ڪرڻ کان سواءِ Nios V پروسيسر ڪور کي ري سيٽ ڪرڻ گهرجي، توهان ڪور جي موجوده آپريشن کي صاف طور تي روڪڻ لاءِ reset_req سگنل کي زور ڏئي سگهو ٿا ۽ سسٽم reset_req_ack سگنل جاري ڪرڻ کان پوءِ پروسيسر کي ري سيٽ ویکٹر مان ٻيهر شروع ڪري سگهو ٿا.
· هڪ خارجي هوسٽ هيٺين ڪمن جي عملدرآمد کي آسان بڻائڻ لاءِ ري سيٽ درخواست انٽرفيس استعمال ڪري سگهي ٿو:
— موجوده Nios V پروسيسر پروگرام کي روڪيو.
— Nios V پروسيسر بوٽ ميموري ۾ هڪ نئون پروگرام لوڊ ڪريو.
— پروسيسر کي نئين پروگرام کي هلائڻ شروع ڪرڻ جي اجازت ڏيو.
الٽيرا توهان کي reset_req_ack سگنل جي حالت جي نگراني لاءِ هڪ ٽائم آئوٽ ميڪانيزم لاڳو ڪرڻ جي صلاح ڏئي ٿو. جيڪڏهن Nios V پروسيسر ڪور لامحدود انتظار جي حالت ۾ اچي ٿو ۽ ڪنهن نامعلوم سبب جي ڪري اسٽال ٿئي ٿو، ته reset_req_ack غير معين مدت تائين زور نه ٿو ڏئي سگهي. ٽائم آئوٽ ميڪانيزم توهان کي قابل بڻائي ٿو:
· بحالي جي وقت جي مدت مقرر ڪريو ۽ سسٽم ليول ري سيٽ سان سسٽم بحالي انجام ڏيو.
· هارڊويئر ليول ري سيٽ ڪريو.
2.4.3. رليز IP ري سيٽ ڪريو
الٽيرا ايس ڊي ايم تي ٻڌل ڊوائيسز هڪ متوازي، سيڪٽر تي ٻڌل آرڪيٽيڪچر استعمال ڪن ٿيون جيڪو ڪور فيبرڪ لاجڪ کي ڪيترن ئي شعبن ۾ ورهائي ٿو. الٽيرا توهان کي سفارش ڪري ٿو ته ري سيٽ سرڪٽ جي شروعاتي ان پٽن مان هڪ طور ري سيٽ رليز الٽيرا ايف پي جي اي پي استعمال ڪريو. انٽيل® ايس ڊي ايم تي ٻڌل ڊوائيسز ۾ اسٽريٽڪس® 10، ۽ ايگيليڪس ™ ڊوائيسز شامل آهن. ڪنٽرول-بلاڪ تي ٻڌل ڊوائيسز هن ضرورت کان متاثر نه آهن.
لاڳاپيل معلومات
AN 891: ري سيٽ رليز Altera FPGA IP استعمال ڪندي
2.5. ڊفالٽ ايجنٽ مقرر ڪرڻ
پليٽ فارم ڊيزائنر توهان کي هڪ ڊفالٽ ايجنٽ بيان ڪرڻ جي اجازت ڏئي ٿو جيڪو غلطي جي جواب جي ڊفالٽ ايجنٽ طور ڪم ڪري ٿو. توهان جيڪو ڊفالٽ ايجنٽ مقرر ڪيو ٿا اهو انهن هوسٽن لاءِ غلطي جي جواب جي خدمت فراهم ڪري ٿو جيڪي ايڊريس ميپ ۾ غير ڊيڪوڊ ٿيل رسائي جي ڪوشش ڪن ٿا.
هيٺ ڏنل منظرنامو هڪ غير ڊيڪوڊ ٿيل واقعي کي شروع ڪن ٿا:
· بس ٽرانزيڪشن سيڪيورٽي اسٽيٽ جي خلاف ورزي
· اڻ بيان ڪيل ياداشت واري علائقي تائين ٽرانزيڪشن رسائي
· استثنا وارو واقعو ۽ وغيره.

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 37

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن
726952 | 2025.07.16

اهڙن واقعن کي سنڀالڻ لاءِ هڪ ڊفالٽ ايجنٽ مقرر ڪيو وڃي، جتي غير وضاحت ٿيل ٽرانزيڪشن کي ڊفالٽ ايجنٽ ڏانهن ري روٽ ڪيو ويندو آهي ۽ بعد ۾ Nios V پروسيسر کي غلطي جي جواب سان جواب ڏيندو آهي.
لاڳاپيل معلومات
· ڪوارٽس پرائم پرو ايڊيشن يوزر گائيڊ: پليٽ فارم ڊيزائنر. هڪ ڊفالٽ ايجنٽ مقرر ڪرڻ
· ڪوارٽس پرائم پرو ايڊيشن يوزر گائيڊ: پليٽ فارم ڊيزائنر. غلطي جو جواب غلام الٽيرا FPGA IP
· گِٿب - Qsys لاءِ اضافي ري سيٽ جزا

2.6. پرنٽنگ لاءِ UART ايجنٽ مقرر ڪرڻ
پرنٽنگ سافٽ ويئر ايپليڪيشن کي ڊيبگ ڪرڻ لاءِ ڪارآمد آهي، انهي سان گڏ توهان جي سسٽم جي حالت جي نگراني لاءِ. الٽيرا بنيادي معلومات جهڙوڪ شروعاتي پيغام، غلطي پيغام، ۽ سافٽ ويئر ايپليڪيشن جي عملدرآمد جي ترقي کي پرنٽ ڪرڻ جي سفارش ڪري ٿو.
هيٺ ڏنل حالتن ۾ printf() لائبريري فنڪشن استعمال ڪرڻ کان پاسو ڪريو: · جيڪڏهن ڪو به هوسٽ آئوٽ پُٽ نه پڙهي رهيو آهي ته printf() لائبريري ايپليڪيشن کي روڪي ڇڏيندي آهي.
هي جي تي لاڳو ٿئي ٿوTAG صرف UART. · printf() لائبريري پروگرام ميموري جي وڏي مقدار استعمال ڪري ٿي.

2.6.1. جي پاران اسٽالن کي روڪڻTAG UART

ٽيبل 23. روايتي UART ۽ J جي وچ ۾ فرقTAG UART

UART قسم روايتي UART

وصف
سيريل ڊيٽا منتقل ڪري ٿو قطع نظر ته ڪو ٻاهرين هوسٽ ٻڌي رهيو آهي يا نه. جيڪڏهن ڪو به هوسٽ سيريل ڊيٽا نه پڙهي، ته ڊيٽا گم ٿي ويندو آهي.

JTAG UART

منتقل ٿيل ڊيٽا کي آئوٽ پُٽ بفر ڏانهن لکندو آهي ۽ ان کي خالي ڪرڻ لاءِ بفر مان پڙهڻ لاءِ ٻاهرين هوسٽ تي ڀروسو ڪندو آهي.

جيTAG UART ڊرائيور انتظار ڪري ٿو جڏهن آئوٽ پُٽ بفر ڀرجي وڃي ٿو. JTAG UART ڊرائيور وڌيڪ ٽرانسمٽ ڊيٽا لکڻ کان اڳ آئوٽ پُٽ بفر مان هڪ ٻاهرين هوسٽ جي پڙهڻ جو انتظار ڪري ٿو. هي عمل ٽرانسمٽ ڊيٽا جي نقصان کي روڪي ٿو.
جڏهن ته، جڏهن سسٽم ڊيبگنگ جي ضرورت نه هوندي آهي، جهڙوڪ پيداوار دوران، ايمبيڊڊ سسٽم کي J سان ڳنڍيل هوسٽ پي سي کان سواءِ لڳايو ويندو آهي.TAG UART. جيڪڏهن سسٽم J چونڊيو آهيTAG UART کي UART ايجنٽ جي حيثيت سان، اهو سسٽم کي روڪي سگهي ٿو ڇاڪاڻ ته ڪو به ٻاهرين هوسٽ ڳنڍيل ناهي.
جي طرفان اسٽالنگ کي روڪڻ لاءِTAG UART، هيٺ ڏنل اختيارن مان لاڳو ڪريو:

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 38

موٽ موڪليو

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن
726952 | 2025.07.16

ٽيبل 24. ج پاران اسٽالنگ تي روڪٿامTAG UART

اختيارن
ڪو به UART انٽرفيس ۽ ڊرائيور موجود ناهي.
ٻيو UART انٽرفيس ۽ ڊرائيور استعمال ڪريو
محفوظ ڪريو جيTAG UART انٽرفيس (ڊرائيور کان سواءِ)

هارڊويئر ڊولپمينٽ دوران (پليٽ فارم ڊيزائنر ۾)

سافٽ ويئر ڊولپمينٽ دوران (بورڊ سپورٽ پيڪيج ايڊيٽر ۾)

جي هٽايوTAG سسٽم مان UART

hal.stdin، hal.stdout ۽ hal.stderr کي None طور ترتيب ڏيو.

جي کي تبديل ڪريوTAG ٻين نرم سان UART hal.stdin، hal.stdout ۽ hal.stderr ترتيب ڏيو

يو آر ٽي آءِ پي

ٻين نرم UART IP سان.

محفوظ ڪريو جيTAG سسٽم ۾ UART

· بورڊ سپورٽ پيڪيج ايڊيٽر ۾ hal.stdin، hal.stdout ۽ hal.stderr کي None طور ترتيب ڏيو.
· J کي غير فعال ڪريوTAG BSP ڊرائيور ٽيب ۾ UART ڊرائيور.

2.7. جيTAG سگنلن
Nios V پروسيسر ڊيبگ ماڊيول J استعمال ڪري ٿوTAG سافٽ ويئر ELF ڊائون لوڊ ۽ سافٽ ويئر ڊيبگنگ لاءِ انٽرفيس. جڏهن توهان پنهنجي ڊيزائن کي J سان ڊيبگ ڪندا آهيوTAG انٽرفيس، جيTAG سگنل TCK، TMS، TDI، ۽ TDO ڊيزائن جي حصي طور لاڳو ڪيا ويا آهن. J جي وضاحت ڪنديTAG هر Nios V پروسيسر سسٽم ۾ سگنل جي پابنديون هڪ اهم سسٽم ڊيزائن غور آهي ۽ درستگي ۽ تعيناتي رويي لاءِ گهربل آهي.
الٽيرا سفارش ڪري ٿو ته ڪنهن به ڊيزائن جي سسٽم ڪلاڪ فريڪوئنسي گهٽ ۾ گهٽ J کان چار ڀيرا هجي.TAG ڪلاڪ فريڪوئنسي کي يقيني بڻائڻ لاءِ ته آن-چپ انسٽرومينٽيشن (OCI) ڪور صحيح طريقي سان ڪم ڪري ٿو.
لاڳاپيل معلومات · ڪوارٽس® پرائم ٽائمنگ اينالائيزر ڪڪ بڪ: جيTAG سگنلن
وڌيڪ معلومات لاءِ JTAG وقت جي پابندين جون هدايتون. · KDB: ڇو niosv-download هڪ غير پائپ لائن ٿيل Nios® V/m پروسيسر سان ناڪام ٿئي ٿو
JTAG فريڪوئنسي 24MHz يا 16Mhz؟
2.8. پليٽ فارم ڊيزائنر سسٽم جي ڪارڪردگي کي بهتر بڻائڻ
پليٽ فارم ڊيزائنر الٽيرا FPGA ڊيزائن لاءِ سسٽم انٽرڪنيڪٽ جي ڪارڪردگي کي بهتر بڻائڻ لاءِ اوزار فراهم ڪري ٿو.

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 39

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن
726952 | 2025.07.16
شڪل 25. اصلاح مثالamples

سابقampشڪل ۾ ڏيکاريل هيٺيان قدم ڏيکاري ٿو:
1. پائپ لائن پل کي شامل ڪري نازڪ رستن کي گھٽائي ٿو: الف. هدايت مئنيجر ۽ ان جي ايجنٽن جي وچ ۾ ب. ڊيٽا مئنيجر ۽ ان جي ايجنٽن جي وچ ۾
2. ٽرو ڊوئل پورٽ آن-چپ ريم لاڳو ڪريو، هر پورٽ ترتيب وار انسٽرڪشن مئنيجر ۽ ڊيٽا مئنيجر لاءِ وقف ڪيو وڃي.

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 40

موٽ موڪليو

2. ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر 726952 سان نيوس وي پروسيسر هارڊويئر سسٽم ڊيزائن | 2025.07.16
هيٺ ڏنل لاڳاپيل لنڪس جو حوالو ڏيو، جيڪي دستياب اوزارن کي استعمال ڪرڻ لاءِ ٽيڪنڪ ۽ هر عمل درآمد جي واپار کي پيش ڪن ٿا.
لاڳاپيل معلومات · Quartus® Prime Pro Edition استعمال ڪندڙ گائيڊ: پليٽ فارم ڊيزائنر
وڌيڪ معلومات لاءِ "آپٽيمائيزنگ پليٽ فارم ڊيزائنر سسٽم پرفارمنس" موضوع ڏسو. · Quartus® Prime Standard Edition استعمال ڪندڙ گائيڊ: پليٽ فارم ڊيزائنر وڌيڪ معلومات لاءِ "آپٽيمائيزنگ پليٽ فارم ڊيزائنر سسٽم پرفارمنس" موضوع ڏسو.

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 41

726952 | 2025.07.16 موٽ موڪليو

3. Nios V پروسيسر سافٽ ويئر سسٽم ڊيزائن
هي باب Nios V پروسيسر سافٽ ويئر ڊولپمينٽ فلو ۽ سافٽ ويئر ٽولز کي بيان ڪري ٿو جيڪي توهان پنهنجي ايمبيڊڊ ڊيزائن سسٽم کي ترقي ڪرڻ ۾ استعمال ڪري سگهو ٿا. مواد هڪ اوور طور ڪم ڪري ٿوview Nios V پروسيسر سافٽ ويئر سسٽم ٺاهڻ کان اڳ.
شڪل 26. سافٽ ويئر ڊيزائن فلو
شروع

بي ايس پي ايڊيٽر استعمال ڪندي پليٽ فارم ڊيزائنر ۾ بي ايس پي ٺاهيو.

Nios V ڪمانڊ شيل استعمال ڪندي BSP ٺاهيو
ايپليڪيشن سي ايم ڪيڪ بلڊ ٺاهيو File Nios V ڪمانڊ شيل استعمال ڪندي

نوٽ:

بي ايس پي ۽ ايپليڪيشن سي ايم ڪي بلڊ درآمد ڪريو File
استعمال ڪندي Nios V پروسيسر ايپليڪيشن ٺاهيو
انٽيل ايف پي جي اي لاءِ ريسڪ فري آئي ڊي اي

ڪنهن به استعمال ڪندي Nios V پروسيسر ايپليڪيشن ٺاهيو
ڪمانڊ لائن سورس ڪوڊ ايڊيٽر، سي ايم ڪي، ۽ ميڪ
حڪم
پڄاڻي

الٽيرا سفارش ڪري ٿو ته توهان سافٽ ويئر ڊولپمينٽ ۽ ڊيبگنگ لاءِ الٽيرا FPGA ڊولپمينٽ ڪٽ يا ڪسٽم پروٽوٽائپ بورڊ استعمال ڪريو. ڪيترائي پردي ۽ سسٽم-سطح جون خاصيتون صرف تڏهن موجود هونديون آهن جڏهن توهان جو سافٽ ويئر حقيقي بورڊ تي هلندو آهي.

© الٽيرا ڪارپوريشن. الٽيرا، الٽيرا لوگو، 'a' لوگو، ۽ ٻيا الٽيرا نشان الٽيرا ڪارپوريشن جا ٽريڊ مارڪ آهن. الٽيرا ڪنهن به وقت بغير اطلاع جي ڪنهن به پراڊڪٽس ۽ خدمتن ۾ تبديليون ڪرڻ جو حق محفوظ رکي ٿو. الٽيرا هتي بيان ڪيل ڪنهن به معلومات، پراڊڪٽ، يا خدمت جي درخواست يا استعمال مان پيدا ٿيندڙ ڪا به ذميواري يا ذميواري قبول نٿو ڪري سواءِ ان جي جيڪا الٽيرا پاران لکت ۾ واضح طور تي متفق ڪئي وئي آهي. الٽيرا گراهڪن کي صلاح ڏني وئي آهي ته ڪنهن به شايع ٿيل معلومات تي ڀروسو ڪرڻ کان اڳ ۽ پراڊڪٽس يا خدمتن لاءِ آرڊر ڏيڻ کان اڳ ڊوائيس جي وضاحتن جو جديد نسخو حاصل ڪن. *ٻيا نالا ۽ برانڊ ٻين جي ملڪيت طور دعويٰ ڪري سگهجن ٿا.

3. Nios V پروسيسر سافٽ ويئر سسٽم ڊيزائن 726952 | 2025.07.16
3.1. Nios V پروسيسر سافٽ ويئر ڊولپمينٽ فلو
3.1.1. بورڊ سپورٽ پيڪيج پروجيڪٽ
هڪ Nios V بورڊ سپورٽ پيڪيج (BSP) پروجيڪٽ هڪ خاص لائبريري آهي جنهن ۾ سسٽم-مخصوص سپورٽ ڪوڊ شامل آهي. هڪ BSP هڪ سافٽ ويئر رن ٽائم ماحول فراهم ڪري ٿو جيڪو Nios V پروسيسر هارڊويئر سسٽم ۾ هڪ پروسيسر لاءِ ترتيب ڏنو ويو آهي.
ڪوارٽس پرائم سافٽ ويئر Nios V بورڊ سپورٽ پيڪيج ايڊيٽر ۽ niosv-bsp يوٽيلٽي ٽولز مهيا ڪري ٿو ته جيئن BSP جي رويي کي ڪنٽرول ڪرڻ وارين سيٽنگن کي تبديل ڪري سگهجي.
هڪ بي ايس پي ۾ هيٺيان عنصر شامل آهن: · هارڊويئر تجريدي پرت · ڊوائيس ڊرائيور · اختياري سافٽ ويئر پيڪيجز · اختياري ريئل ٽائيم آپريٽنگ سسٽم
3.1.2. ايپليڪيشن پروجيڪٽ
هڪ Nios VC/C++ ايپليڪيشن پروجيڪٽ ۾ هيٺيون خاصيتون آهن: · سورس ڪوڊ جو هڪ مجموعو ۽ هڪ CMakeLists.txt تي مشتمل آهي.
— CMakeLists.txt سورس ڪوڊ کي مرتب ڪري ٿو ۽ ان کي BSP ۽ هڪ يا وڌيڪ اختياري لائبريرين سان ڳنڍي ٿو، هڪ .elf ٺاهڻ لاءِ. file
· هڪ ذريعو files ۾ فنڪشن مين() شامل آهي. · ڪوڊ شامل آهي جيڪو لائبريرين ۽ BSPs ۾ فنڪشن کي ڪال ڪري ٿو.
الٽيرا ڪوارٽس پرائم سافٽ ويئر يوٽيلٽي ٽولز ۾ niosv-app يوٽيلٽي ٽول مهيا ڪري ٿو جيڪو ايپليڪيشن CMakeLists.txt ٺاهڻ لاءِ آهي، ۽ الٽيرا FPGAs لاءِ RiscFree IDE هڪ ايڪليپس تي ٻڌل ماحول ۾ سورس ڪوڊ کي تبديل ڪرڻ لاءِ آهي.
3.2. الٽيرا ايف پي جي اي ايمبيڊڊ ڊولپمينٽ ٽولز
Nios V پروسيسر سافٽ ويئر ڊولپمينٽ لاءِ هيٺين اوزارن کي سپورٽ ڪري ٿو: · گرافيڪل يوزر انٽرفيس (GUI) - گرافيڪل ڊولپمينٽ اوزار جيڪي موجود آهن
ونڊوز* ۽ لينڪس* آپريٽنگ سسٽم (او ايس) ٻئي. — Nios V بورڊ سپورٽ پيڪيج ايڊيٽر (Nios V BSP ايڊيٽر) — Altera FPGAs لاءِ Ashling RiscFree IDE · ڪمانڊ لائن ٽولز (CLI) - ڊولپمينٽ ٽولز جيڪي Nios V ڪمانڊ شيل مان شروع ڪيا ويا آهن. هر ٽول ڪمانڊ لائن مان رسائي لائق مدد جي صورت ۾ پنهنجو دستاويز مهيا ڪري ٿو. Nios V ڪمانڊ شيل کوليو ۽ هيٺ ڏنل حڪم ٽائيپ ڪريو: - مدد ڪرڻ view مدد مينيو. — Nios V يوٽيلٽيز ٽولز — File فارميٽ ڪنورشن ٽولز — ٻيا يوٽيلٽي ٽولز

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 43

3. Nios V پروسيسر سافٽ ويئر سسٽم ڊيزائن 726952 | 2025.07.16

ٽيبل 25. GUI ٽولز ۽ ڪمانڊ لائن ٽولز ٽاسڪ خلاصو

ڪم

GUI اوزار

ڪمانڊ لائين ٽول

بي ايس پي ٺاهڻ

Nios V BSP ايڊيٽر

· ڪوارٽس پرائم پرو ايڊيشن سافٽ ويئر ۾: niosv-bsp -c -s=<.qsys file> -ٽي= [آپشنز] سيٽنگون.bsp
· ڪوارٽس پرائم اسٽينڊرڊ ايڊيشن سافٽ ويئر ۾: niosv-bsp -c -s=<.sopcinfo file> -ٽي= [آپشنز] سيٽنگون.bsp

موجوده .bsp استعمال ڪندي BSP ٺاهڻ file
BSP کي اپڊيٽ ڪرڻ

Nios V BSP ايڊيٽر Nios V BSP ايڊيٽر

niosv-bsp -g [آپشنز] سيٽنگون.bsp niosv-bsp -u [آپشنز] سيٽنگون.bsp

بي ايس پي جي جاچ پڙتال

Nios V BSP ايڊيٽر

niosv-bsp -q -E= [آپشنز] سيٽنگون.bsp

ايپليڪيشن ٺاهڻ

–

niosv-ايپ -a= -ب= -ايس = files ڊائريڪٽري> [اختيارن]

صارف لائبريري ٺاهڻ

–

niosv-ايپ -l= -ايس = files ڊائريڪٽري> -p= [اختيارن]

ايپليڪيشن ۾ تبديلي آڻڻ يوزر لائبريري ۾ تبديلي آڻڻ ايپليڪيشن ٺاهڻ

الٽيرا ايف پي جي اي لاءِ ريسڪ فري آئي ڊي اي
الٽيرا ايف پي جي اي لاءِ ريسڪ فري آئي ڊي اي
الٽيرا ايف پي جي اي لاءِ ريسڪ فري آئي ڊي اي

ڪو به ڪمانڊ لائن سورس ايڊيٽر
ڪو به ڪمانڊ لائن سورس ايڊيٽر
· ٺاهڻ · سيمڪي

صارف لائبريري ٺاهڻ

الٽيرا ايف پي جي اي لاءِ ريسڪ فري آئي ڊي اي

· ٺاهڻ · سيمڪي

ايپليڪيشن ڊائون لوڊ ڪندي ELF
.elf کي تبديل ڪرڻ file

الٽيرا ايف پي جي اي لاءِ ريسڪ فري آئي ڊي اي
–

niosv-ڊائون لوڊ
· ايلف 2 فليش · ايلف 2 هيڪس

لاڳاپيل معلومات
الٽيرا ايف پي جي ايز لاءِ ايشلنگ ريسڪ فري انٽيگريٽيڊ ڊولپمينٽ انوائرمينٽ (IDE) يوزر گائيڊ

3.2.1. Nios V پروسيسر بورڊ سپورٽ پيڪيج ايڊيٽر
توهان هيٺيان ڪم ڪرڻ لاءِ Nios V پروسيسر BSP ايڊيٽر استعمال ڪري سگهو ٿا: · Nios V پروسيسر BSP پروجيڪٽ ٺاهيو يا تبديل ڪريو · سيٽنگون، لنڪر علائقا، ۽ سيڪشن ميپنگ ايڊٽ ڪريو · سافٽ ويئر پيڪيجز ۽ ڊوائيس ڊرائيور چونڊيو.
بي ايس پي ايڊيٽر جي صلاحيتن ۾ niosv-bsp يوٽيلٽيز جون صلاحيتون شامل آهن. بي ايس پي ايڊيٽر ۾ ٺاهيل ڪو به پروجيڪٽ ڪمانڊ لائن يوٽيلٽيز استعمال ڪندي پڻ ٺاهي سگهجي ٿو.

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 44

موٽ موڪليو

3. Nios V پروسيسر سافٽ ويئر سسٽم ڊيزائن 726952 | 2025.07.16

نوٽ:

ڪوارٽس پرائم اسٽينڊرڊ ايڊيشن سافٽ ويئر لاءِ، بي ايس پي ايڊيٽر GUI کي استعمال ڪرڻ جي قدمن لاءِ AN 980: Nios V پروسيسر ڪوارٽس پرائم سافٽ ويئر سپورٽ جو حوالو ڏيو.

بي ايس پي ايڊيٽر لانچ ڪرڻ لاءِ، انهن قدمن تي عمل ڪريو: 1. پليٽ فارم ڊيزائنر کوليو، ۽ ڏانهن وڃو File مينيو
الف. موجوده BSP سيٽنگ کولڻ لاءِ file، اوپن تي ڪلڪ ڪريو... ب. نئون بي ايس پي ٺاهڻ لاءِ، نئون بي ايس پي... تي ڪلڪ ڪريو 2. بي ايس پي ايڊيٽر ٽيب چونڊيو ۽ مناسب تفصيل فراهم ڪريو.

شڪل 27. بي ايس پي ايڊيٽر لانچ ڪريو

لاڳاپيل معلومات AN 980: Nios V پروسيسر Quartus Prime سافٽ ويئر سپورٽ
3.2.2. الٽيرا ايف پي جي اي لاءِ ريسڪ فري آئي ڊي اي
Altera FPGAs لاءِ RiscFree IDE، Nios V پروسيسر لاءِ Eclipse تي ٻڌل IDE آهي. Altera سفارش ڪري ٿو ته توهان هن IDE ۾ Nios V پروسيسر سافٽ ويئر کي هيٺين سببن جي ڪري ترقي ڪريو: · خاصيتون Nios V سان مطابقت رکڻ لاءِ ترقي ۽ تصديق ڪيون ويون آهن.
پروسيسر بلڊ فلو. · سڀني ضروري ٽول چينز ۽ سپورٽنگ ٽولز سان ليس جيڪو توهان کي قابل بڻائي ٿو
آساني سان Nios V پروسيسر ڊولپمينٽ شروع ڪرڻ لاءِ.
لاڳاپيل معلومات ايشلنگ ريسڪ فري انٽيگريٽيڊ ڊولپمينٽ انوائرمينٽ (IDE) الٽيرا FPGAs لاءِ يوزر گائيڊ
3.2.3. Nios V يوٽيلٽيز ٽولز
توهان ڪمانڊ لائن تي ٽائيپ ڪيل يا اسڪرپٽ ۾ شامل ڪيل حڪمن سان Nios V پروگرام ٺاهي، تبديل ڪري ۽ ٺاهي سگهو ٿا. هن حصي ۾ بيان ڪيل Nios V ڪمانڊ لائن ٽولز ۾ آهن /niosv/bin ڊاريڪٽري.

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 45

3. Nios V پروسيسر سافٽ ويئر سسٽم ڊيزائن 726952 | 2025.07.16

ٽيبل 26. Nios V يوٽيلٽيز ٽولز

ڪمانڊ لائين ٽولز

خلاصو

niosv-ايپ niosv-bsp niosv-ڊائون لوڊ niosv-شيل niosv-اسٽيڪ-رپورٽ

ايپليڪيشن پروجيڪٽ ٺاهڻ ۽ ترتيب ڏيڻ لاءِ.
BSP سيٽنگون ٺاهڻ يا اپڊيٽ ڪرڻ لاءِ file ۽ بي ايس پي ٺاهيو fileايس. اي ايل ايف ڊائون لوڊ ڪرڻ لاءِ file هڪ Nios® V پروسيسر ڏانهن.
Nios V ڪمانڊ شيل کولڻ لاءِ. توهان جي ايپليڪيشن .elf ۾ اسٽيڪ يا هيپ استعمال لاءِ بچيل ميموري اسپيس جي خبر ڏيڻ لاءِ.

3.2.4. File فارميٽ ڪنورشن ٽولز

File ڪڏهن ڪڏهن هڪ يوٽيلٽي کان ٻئي ڏانهن ڊيٽا منتقل ڪرڻ وقت فارميٽ ڪنورشن ضروري هوندو آهي. file فارميٽ ڪنورشن ٽولز ۾ آهن
سافٽ ويئر انسٽاليشن ڊاريڪٽري>/niosv/bin ڊاريڪٽري.

ٽيبل 27. File فارميٽ ڪنورشن ٽولز

ڪمانڊ لائين ٽولز elf2flash elf2hex

خلاصو .elf جو ترجمو ڪرڻ لاءِ file فليش ميموري پروگرامنگ لاءِ .srec فارميٽ ۾. .elf ترجمو ڪرڻ لاءِ file ميموري جي شروعات لاءِ .hex فارميٽ ۾.

3.2.5. ٻيا يوٽيلٽيز ٽولز

Nios V پروسيسر تي ٻڌل سسٽم ٺاهڻ وقت توهان کي هيٺين ڪمانڊ لائن ٽولز جي ضرورت پئجي سگھي ٿي. اهي ڪمانڊ لائن ٽولز يا ته انٽيل پاران مهيا ڪيا ويا آهن /ڪوارٽس/بن يا ان کان حاصل ڪيل
اوپن سورس اوزار.

ٽيبل 28. ٻيا ڪمانڊ لائين ٽولز

ڪمانڊ لائين ٽولز

قسم

خلاصو

جوارٽ ٽرمينل

انٽيل پاران مهيا ڪيل

stdout ۽ stderr جي نگراني ڪرڻ، ۽ Nios® V پروسيسر کي ان پٽ مهيا ڪرڻ لاءِ
stdin ذريعي سب سسٽم. هي اوزار صرف J تي لاڳو ٿئي ٿوTAG UART IP جڏهن اهو Nios® V پروسيسر سان ڳنڍيل هوندو آهي.

اوپن او سي ڊي

اوپن او سي ڊي کي هلائڻ لاءِ انٽيل پاران مهيا ڪيل.

اوپن او سي ڊي-سي ايف جي-جن

انٽيل پاران مهيا ڪيل · اوپن او سي ڊي ترتيب پيدا ڪرڻ لاءِ file. · J ڏيکارڻ لاءِTAG زنجير ڊوائيس انڊيڪس.

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 46

موٽ موڪليو

726952 | 2025.07.16 موٽ موڪليو
4. Nios V پروسيسر ڪنفيگريشن ۽ بوٽنگ حل
توهان Nios V پروسيسر کي مختلف ميموري جڳهن کان بوٽ ڪرڻ ۽ سافٽ ويئر هلائڻ لاءِ ترتيب ڏئي سگهو ٿا. بوٽ ميموري ڪواڊ سيريل پيريفرل انٽرفيس (QSPI) فليش، آن-چپ ميموري (OCRAM)، يا ٽائيٽلي ڪپلڊ ميموري (TCM) آهي.
لاڳاپيل معلومات · صفحي 193 تي پاور اپ ٽرگر حالتون · پاور اپ ٽرگرز
پاور اپ ٽرگرز بابت وڌيڪ معلومات لاءِ.
4.1. تعارف
Nios V پروسيسر ٻن قسمن جي بوٽ پروسيس کي سپورٽ ڪري ٿو: · alt_load() فنڪشن استعمال ڪندي ايگزيڪيو-ان-پليس (XIP) · پروگرام بوٽ ڪاپيئر استعمال ڪندي RAM ۾ ڪاپي ڪيو ويو. Nios V ايمبيڊڊ پروگرام ڊولپمينٽ هارڊويئر ايبسٽرڪشن ليئر (HAL) تي ٻڌل آهي. HAL هڪ ننڍڙو بوٽ لوڊر پروگرام (بوٽ ڪاپيئر جي نالي سان پڻ سڃاتو وڃي ٿو) مهيا ڪري ٿو جيڪو بوٽ وقت تي بوٽ ميموري کان لاڳاپيل لنڪر سيڪشن کي انهن جي رن ٽائم مقام تي ڪاپي ڪري ٿو. توهان بورڊ سپورٽ پيڪيج (BSP) ايڊيٽر سيٽنگز کي هٿي وٺرائيندي پروگرام ۽ ڊيٽا ميموري رن ٽائم جڳهن کي بيان ڪري سگهو ٿا. هي سيڪشن بيان ڪري ٿو: · Nios V پروسيسر بوٽ ڪاپيئر جيڪو توهان جي Nios V پروسيسر سسٽم کي بوٽ ڪري ٿو
بوٽ ميموري جي چونڊ · Nios V پروسيسر بوٽنگ آپشن ۽ عام وهڪرو · چونڊيل بوٽ ميموري لاءِ Nios V پروگرامنگ حل
4.2. ايپليڪيشنن کي ڳنڍڻ
جڏهن توهان Nios V پروسيسر پروجيڪٽ ٺاهيندا آهيو، ته BSP ايڊيٽر ٻه لنڪر لاڳاپيل ٺاهيندو آهي files: · linker.x: لنڪر ڪمانڊ file جيڪا ٺاهيل ايپليڪيشن ٺاهيندي آهيfile استعمال ڪري ٿو
.elf بائنري ٺاهڻ لاءِ file. · linker.h: لنڪر ميموري لي آئوٽ بابت معلومات تي مشتمل آهي. سڀئي لنڪر سيٽنگ تبديليون جيڪي توهان BSP پروجيڪٽ ۾ ڪندا آهيو انهن ٻنهي لنڪر جي مواد کي متاثر ڪن ٿيون. files. هر Nios V پروسيسر ايپليڪيشن ۾ هيٺيان لنڪر سيڪشن شامل آهن:
© الٽيرا ڪارپوريشن. الٽيرا، الٽيرا لوگو، 'a' لوگو، ۽ ٻيا الٽيرا نشان الٽيرا ڪارپوريشن جا ٽريڊ مارڪ آهن. الٽيرا ڪنهن به وقت بغير اطلاع جي ڪنهن به پراڊڪٽس ۽ خدمتن ۾ تبديليون ڪرڻ جو حق محفوظ رکي ٿو. الٽيرا هتي بيان ڪيل ڪنهن به معلومات، پراڊڪٽ، يا خدمت جي درخواست يا استعمال مان پيدا ٿيندڙ ڪا به ذميواري يا ذميواري قبول نٿو ڪري سواءِ ان جي جيڪا الٽيرا پاران لکت ۾ واضح طور تي متفق ڪئي وئي آهي. الٽيرا گراهڪن کي صلاح ڏني وئي آهي ته ڪنهن به شايع ٿيل معلومات تي ڀروسو ڪرڻ کان اڳ ۽ پراڊڪٽس يا خدمتن لاءِ آرڊر ڏيڻ کان اڳ ڊوائيس جي وضاحتن جو جديد نسخو حاصل ڪن. *ٻيا نالا ۽ برانڊ ٻين جي ملڪيت طور دعويٰ ڪري سگهجن ٿا.

4. Nios V پروسيسر ڪنفيگريشن ۽ بوٽنگ حل 726952 | 2025.07.16

ٽيبل 29. لنڪر سيڪشن

.ٽيڪسٽ

لنڪر سيڪشن

.rodata

.rwdata

.بي ايس ايس

ڍير

اسٽيڪ

وضاحتون ايگزيڪيوٽيبل ڪوڊ. پروگرام جي عمل ۾ استعمال ٿيندڙ ڪو به صرف پڙهڻ وارو ڊيٽا. پروگرام جي عمل ۾ استعمال ٿيندڙ پڙهڻ-لکڻ وارو ڊيٽا محفوظ ڪري ٿو. غير شروع ٿيل جامد ڊيٽا تي مشتمل آهي. متحرڪ طور تي مختص ڪيل ياداشت تي مشتمل آهي. فنڪشن-ڪال پيرا ميٽرز ۽ ٻيو عارضي ڊيٽا محفوظ ڪري ٿو.

توهان .elf ۾ اضافي لنڪر سيڪشن شامل ڪري سگهو ٿا file ڪسٽم ڪوڊ ۽ ڊيٽا رکڻ لاءِ. اهي لنڪر سيڪشن نالي واري ميموري علائقن ۾ رکيا ويا آهن، جيڪي جسماني ميموري ڊوائيسز ۽ پتي سان مطابقت رکڻ لاءِ بيان ڪيا ويا آهن. ڊفالٽ طور، بي ايس پي ايڊيٽر خودڪار طريقي سان اهي لنڪر سيڪشن ٺاهيندو آهي. جڏهن ته، توهان هڪ خاص ايپليڪيشن لاءِ لنڪر سيڪشن کي ڪنٽرول ڪري سگهو ٿا.

4.2.1. ڳنڍڻ وارو رويو
هي سيڪشن بي ايس پي ايڊيٽر جي ڊفالٽ لنڪنگ رويي ۽ لنڪنگ رويي کي ڪيئن ڪنٽرول ڪجي جي وضاحت ڪري ٿو.

4.2.1.1. ڊفالٽ بي ايس پي لنڪنگ
بي ايس پي ترتيب ڏيڻ دوران، اوزار خودڪار طريقي سان هيٺيان قدم انجام ڏين ٿا:
1. ميموري علائقي جا نالا مقرر ڪريو: هر سسٽم ميموري ڊيوائس کي هڪ نالو مقرر ڪريو ۽ هر نالو لنڪر ۾ شامل ڪريو. file ياداشت واري علائقي جي طور تي.
2. سڀ کان وڏي ياداشت ڳوليو: لنڪر ۾ سڀ کان وڏي پڙهڻ ۽ لکڻ واري ياداشت واري علائقي جي سڃاڻپ ڪريو. file.
3. لنڪر سيڪشن مقرر ڪريو: ڊفالٽ لنڪر سيڪشن (.text، .rodata، .rwdata، .bss، .heap، ۽ .stack) کي پوئين مرحلي ۾ سڃاڻپ ڪيل ميموري علائقي ۾ رکو.
4. لکو files: linker.x ۽ linker.h لکو. files.
عام طور تي، لنڪر سيڪشن مختص ڪرڻ وارو منصوبو سافٽ ويئر ڊولپمينٽ جي عمل دوران ڪم ڪندو آهي ڇاڪاڻ ته جيڪڏهن ياداشت ڪافي وڏي هجي ته ايپليڪيشن جي ڪم ڪرڻ جي ضمانت هوندي آهي.
ڊفالٽ لنڪنگ رويي جا ضابطا Altera-generated Tcl اسڪرپٽ bsp-set-defaults.tcl ۽ bsp-linker-utils.tcl ۾ موجود آهن جيڪي /niosv/scripts/bsp-defaults ڊاريڪٽري. niosv-bsp ڪمانڊ انهن اسڪرپٽن کي سڏي ٿو. انهن اسڪرپٽن کي سڌو سنئون تبديل نه ڪريو.

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 48

موٽ موڪليو

4. Nios V پروسيسر ڪنفيگريشن ۽ بوٽنگ حل 726952 | 2025.07.16

4.2.1.2. ترتيب ڏيڻ وارو BSP لنڪنگ
توهان بي ايس پي ايڊيٽر جي لنڪر اسڪرپٽ ٽيب ۾ ڊفالٽ لنڪنگ رويي کي منظم ڪري سگهو ٿا. هيٺ ڏنل طريقن کي استعمال ڪندي لنڪر اسڪرپٽ کي ترتيب ڏيو: · ميموري علائقي کي شامل ڪريو: هڪ جسماني ميموري ڊوائيس تي هڪ ميموري علائقي جو نالو نقشو ڪريو. · هڪ سيڪشن ميپنگ شامل ڪريو: هڪ سيڪشن جو نالو ميموري علائقي کي نقشو ڪريو. بي ايس پي
ايڊيٽر توهان کي اجازت ڏئي ٿو view تبديليون ڪرڻ کان اڳ ۽ پوءِ ياداشت جو نقشو.

4.3. Nios V پروسيسر بوٽنگ جا طريقا

Altera FPGA ڊوائيسز ۾ Nios V پروسيسر کي بوٽ ڪرڻ جا ڪجھ طريقا آهن. Nios V پروسيسر کي بوٽ ڪرڻ جا طريقا فليش ميموري جي چونڊ ۽ ڊوائيس خاندانن جي مطابق مختلف هوندا آهن.

ٽيبل 30. لاڳاپيل بوٽ آپشنز سان سپورٽ ٿيل فليش ياداشتون

سپورٽ ٿيل بوٽ ياداشتون

ڊوائيس

آن-چپ فليش (اندروني ترتيب لاءِ)

وڌ ۾ وڌ 10 ڊوائيسز صرف (آن-چپ فليش IP سان)

عام مقصد QSPI فليش (صرف استعمال ڪندڙ جي ڊيٽا لاءِ)

سڀ سپورٽ ٿيل FPGA ڊوائيسز (جنرل سيريل فليش انٽرفيس FPGA IP سان)

ترتيب QSPI فليش (فعال سيريل ترتيب لاءِ)

بلاڪ تي ٻڌل ڪنٽرول
ڊوائيسز (عام سان گڏ
سيريل فليش انٽرفيس انٽيل ايف پي جي اي آءِ پي) (2)

Nios V پروسيسر بوٽنگ جا طريقا

ايپليڪيشن جي رن ٽائم جي جڳھ

بوٽ ڪاپيئر

آن-چپ فليش مان نيوس وي پروسيسر ايپليڪيشن ان-جڳهه تي عمل ڪري ٿي

آن-چپ فليش (XIP) + OCRAM/ خارجي رام (لکڻ لائق ڊيٽا سيڪشن لاءِ)

alt_load() فنڪشن

بوٽ ڪاپيئر استعمال ڪندي آن-چپ فليش کان رام ۾ Nios V پروسيسر ايپليڪيشن ڪاپي ڪئي وئي

او سي آر اي ايم/ٻاهرين ريم

GSFI ذريعي بوٽ لوڊر کي ٻيهر استعمال ڪرڻ

عام مقصد جي QSPI فليش مان Nios V پروسيسر ايپليڪيشن جي جاءِ تي عمل درآمد

عام مقصد QSPI فليش (XIP) + OCRAM/ خارجي رام (لکڻ لائق ڊيٽا سيڪشن لاءِ)

alt_load() فنڪشن

Nios V پروسيسر ايپليڪيشن کي بوٽ ڪاپيئر استعمال ڪندي عام مقصد جي QSPI فليش کان RAM ۾ ڪاپي ڪيو ويو.

او سي آر اي ايم/ٻاهرين ريم

GSFI ذريعي بوٽ لوڊر

Nios V پروسيسر ايپليڪيشن ترتيب QSPI فليش مان جاءِ تي عمل ڪري ٿي

ترتيب QSPI فليش (XIP) + OCRAM/ خارجي رام (لکڻ لائق ڊيٽا سيڪشن لاءِ)

alt_load() فنڪشن

Nios V پروسيسر ايپليڪيشن بوٽ ڪاپيئر استعمال ڪندي ترتيب QSPI فليش کان RAM ۾ ڪاپي ڪئي وئي

GSFI ذريعي OCRAM/ خارجي رام بوٽ لوڊر جاري رهيو...

(2) ڊوائيس لسٽ لاءِ AN 980: Nios V پروسيسر ڪوارٽس پرائم سافٽ ويئر سپورٽ جو حوالو ڏيو.

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 49

4. Nios V پروسيسر ڪنفيگريشن ۽ بوٽنگ حل 726952 | 2025.07.16

سپورٽ ٿيل بوٽ ياداشتون
آن-چپ ميموري (OCRAM) ٽائيٽلي ڪوپلڊ ميموري (TCM)

ڊوائيس
ايس ڊي ايم تي ٻڌل ڊوائيسز (ميل باڪس ڪلائنٽ انٽيل ايف پي جي اي آءِ پي سان). (2)
سڀ سپورٽ ٿيل Altera FPGA ڊوائيسز (2)
سڀ سپورٽ ٿيل Altera FPGA ڊوائيسز (2)

Nios V پروسيسر بوٽنگ جا طريقا
Nios V پروسيسر ايپليڪيشن بوٽ ڪاپيئر استعمال ڪندي ترتيب QSPI فليش کان RAM ۾ ڪاپي ڪئي وئي
OCRAM مان Nios V پروسيسر ايپليڪيشن جي عمل درآمد
TCM کان Nios V پروسيسر ايپليڪيشن جي عمل درآمد

ايپليڪيشن جي رن ٽائم جي جڳھ

بوٽ ڪاپيئر

SDM ذريعي OCRAM/ خارجي RAM بوٽ لوڊر

او سي آر ايم

alt_load() فنڪشن

هدايتون TCM (XIP) ڪو به نه + ڊيٽا TCM (لکڻ لائق ڊيٽا سيڪشن لاءِ)

شڪل 28. Nios V پروسيسر بوٽ فلو

ري سيٽ ڪريو

پروسيسر ویکٹر کي ري سيٽ ڪرڻ لاءِ ٽپو ڏئي ٿو (بوٽ ڪوڊ شروع)

ايپليڪيشن ڪوڊ کي ٻئي ميموري جي جڳهه تي نقل ڪري سگهجي ٿو (بوٽ آپشن تي منحصر ڪري ٿو)
بوٽ ڪوڊ پروسيسر کي شروع ڪري ٿو

بوٽ آپشنز تي منحصر ڪري، بوٽ ڪوڊ ڊيٽا/ڪوڊ لاءِ شروعاتي قدرن کي ٻئي ميموري اسپيس (alt_load) ۾ ڪاپي ڪري سگھي ٿو.
بوٽ ڪوڊ ايپليڪيشن ڪوڊ ۽ ڊيٽا ميموري اسپيس کي شروع ڪري ٿو.
بوٽ ڪوڊ سڀني سسٽم پيري فيرلز کي HAL ڊرائيورن سان شروع ڪري ٿو (alt_main)
مکيه ڏانهن داخلا
لاڳاپيل معلومات · عام سيريل فليش انٽرفيس Altera FPGA IP استعمال ڪندڙ گائيڊ
Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 50

موٽ موڪليو

4. Nios V پروسيسر ڪنفيگريشن ۽ بوٽنگ حل 726952 | 2025.07.16
· ميل باڪس ڪلائنٽ الٽيرا ايف پي جي اي آءِ پي يوزر گائيڊ · اي اين 980: نيوس وي پروسيسر ڪوارٽس پرائم سافٽ ويئر سپورٽ
4.4. Nios V پروسيسر بوٽنگ طريقن جو تعارف
Nios V پروسيسر سسٽم لاءِ سافٽ ويئر تصويرن کي سسٽم ميموري ۾ ترتيب ڏيڻ جي ضرورت آهي ان کان اڳ جو پروسيسر ايپليڪيشن پروگرام کي هلائڻ شروع ڪري سگهي. ڊفالٽ لنڪر سيڪشن لاءِ لنڪر سيڪشنز جو حوالو ڏيو.
بي ايس پي ايڊيٽر هڪ لنڪر اسڪرپٽ ٺاهي ٿو جيڪو هيٺيان ڪم سرانجام ڏئي ٿو: · يقيني بڻائي ٿو ته پروسيسر سافٽ ويئر لنڪر سيٽنگن جي مطابق ڳنڍيل آهي.
بي ايس پي ايڊيٽر جو ۽ اهو طئي ڪري ٿو ته سافٽ ويئر ميموري ۾ ڪٿي رهي ٿو. · پروسيسر جي ڪوڊ علائقي کي ميموري جزو ۾ پوزيشن ڪري ٿو
مقرر ڪيل ياداشت جا حصا.
هيٺ ڏنل سيڪشن مختصر طور تي موجود Nios V پروسيسر بوٽنگ طريقن کي بيان ڪري ٿو.
4.4.1. Nios V پروسيسر ايپليڪيشن بوٽ فليش مان جاءِ تي عمل ڪريو
الٽيرا فليش ڪنٽرولرز کي اهڙي طرح ٺاهيو آهي جو سسٽم ري سيٽ ٿيڻ تي بوٽ فليش ايڊريس اسپيس فوري طور تي Nios V پروسيسر تائين رسائي حاصل ڪري سگهي ٿي، ميموري ڪنٽرولر يا ميموري ڊوائيسز کي شروع ڪرڻ جي ضرورت کان سواءِ. هي Nios V پروسيسر کي بوٽ ڊوائيسز تي ذخيرو ٿيل ايپليڪيشن ڪوڊ کي سڌو سنئون عمل ڪرڻ جي قابل بڻائي ٿو بغير بوٽ ڪاپيئر استعمال ڪندي ڪوڊ کي ٻئي ميموري قسم ۾ ڪاپي ڪرڻ لاءِ. فليش ڪنٽرولر آهن: · آن-چپ فليش آن-چپ فليش IP سان (صرف MAX® 10 ڊوائيس ۾) · عام مقصد QSPI فليش جنريڪ سيريل فليش انٽرفيس IP سان · ترتيب QSPI فليش جنريڪ سيريل فليش انٽرفيس IP سان (MAX 10 کان سواءِ)
ڊوائيسز)
جڏهن Nios V پروسيسر ايپليڪيشن بوٽ فليش کان جاءِ تي عمل ڪري ٿي، ته BSP ايڊيٽر هيٺيان ڪم سرانجام ڏئي ٿو: · .text لنڪر سيڪشن کي بوٽ فليش ميموري علائقي ۾ سيٽ ڪري ٿو. · .bss، .rodata، .rwdata، .stack ۽ .heap لنڪر سيڪشن کي RAM ۾ سيٽ ڪري ٿو.
ياداشت وارو علائقو. سسٽم ري سيٽ ڪرڻ تي ڊيٽا سيڪشن (.rodata, .rwdata,, .exceptions) کي RAM ۾ ڪاپي ڪرڻ لاءِ توهان کي BSP سيٽنگز ۾ alt_load() فنڪشن کي فعال ڪرڻو پوندو. ڪوڊ سيڪشن (.text) بوٽ فليش ميموري واري علائقي ۾ رهي ٿو.
لاڳاپيل معلومات · عام سيريل فليش انٽرفيس Altera FPGA IP استعمال ڪندڙ گائيڊ · Altera MAX 10 استعمال ڪندڙ فليش ميموري استعمال ڪندڙ گائيڊ
4.4.1.1. آلٽ لوڊ ()
توهان BSP ايڊيٽر استعمال ڪندي HAL ڪوڊ ۾ alt_load() فنڪشن کي فعال ڪري سگهو ٿا.
جڏهن ايگزيڪيوٽو-ان-پليس بوٽ فلو ۾ استعمال ڪيو ويندو آهي، ته alt_load() فنڪشن هيٺيان ڪم انجام ڏيندو آهي:

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 51

4. Nios V پروسيسر ڪنفيگريشن ۽ بوٽنگ حل 726952 | 2025.07.16

· هڪ مني بوٽ ڪاپيئر جي طور تي ڪم ڪري ٿو جيڪو BSP سيٽنگن جي بنياد تي ميموري سيڪشن کي RAM ۾ ڪاپي ڪري ٿو.
· ڊيٽا سيڪشن (.rodata, .rwdata, .exceptions) کي RAM ۾ ڪاپي ڪري ٿو پر ڪوڊ سيڪشن (.text) کي نه. ڪوڊ سيڪشن (.text) سيڪشن صرف پڙهڻ لاءِ سيڪشن آهي ۽ بوٽنگ فليش ميموري علائقي ۾ رهي ٿو. هي ورهاڱي RAM جي استعمال کي گھٽ ڪرڻ ۾ مدد ڪري ٿي پر ڪوڊ جي عمل درآمد جي ڪارڪردگي کي محدود ڪري سگهي ٿي ڇاڪاڻ ته فليش ميموري تائين رسائي آن-چپ RAM تائين رسائي کان سست آهي.

هيٺ ڏنل جدول ۾ BSP ايڊيٽر سيٽنگون ۽ ڪم ڏيکاريل آهن:

ٽيبل 31. بي ايس پي ايڊيٽر سيٽنگون
بي ايس پي ايڊيٽر سيٽنگ hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

فنڪشن alt_load() فنڪشن کي فعال ڪري ٿو. alt_load() .rodata سيڪشن کي RAM ۾ ڪاپي ڪري ٿو. alt_load() .rwdata سيڪشن کي RAM ۾ ڪاپي ڪري ٿو. alt_load() .exceptions سيڪشن کي RAM ۾ ڪاپي ڪري ٿو.

4.4.2. Nios V پروسيسر ايپليڪيشن بوٽ ڪاپيئر استعمال ڪندي بوٽ فليش کان رام ۾ ڪاپي ڪئي وئي.
Nios V پروسيسر ۽ HAL ۾ هڪ بوٽ ڪاپيئر شامل آهي جيڪو اڪثر Nios V پروسيسر ايپليڪيشنن لاءِ ڪافي ڪارڪردگي فراهم ڪري ٿو ۽ Nios V سافٽ ويئر ڊولپمينٽ فلو سان لاڳو ڪرڻ لاءِ آسان آهي.
جڏهن ايپليڪيشن بوٽ ڪاپيئر استعمال ڪري ٿي، ته اها سڀني لنڪر سيڪشنز (.text، .heap، .rwdata، .rodata، .bss، .stack) کي اندروني يا ٻاهرين RAM تي سيٽ ڪري ٿي. بوٽ ڪاپيئر استعمال ڪندي Nios V پروسيسر ايپليڪيشن کي بوٽ فليش کان اندروني يا ٻاهرين RAM تي عمل درآمد لاءِ ڪاپي ڪرڻ سان عمل درآمد جي ڪارڪردگي کي بهتر بڻائڻ ۾ مدد ملندي آهي.
هن بوٽ آپشن لاءِ، Nios V پروسيسر سسٽم ري سيٽ ڪرڻ تي بوٽ ڪاپيئر سافٽ ويئر کي هلائڻ شروع ڪري ٿو. سافٽ ويئر ايپليڪيشن کي بوٽ فليش کان اندروني يا ٻاهرين ريم ۾ ڪاپي ڪري ٿو. هڪ ڀيرو عمل مڪمل ٿي ويندو آهي، Nios V پروسيسر پروگرام ڪنٽرول کي ايپليڪيشن ڏانهن منتقل ڪري ٿو.

نوٽ:

جيڪڏهن بوٽ ڪاپيئر فليش ۾ آهي، ته پوءِ alt_load() فنڪشن کي ڪال ڪرڻ جي ضرورت ناهي ڇاڪاڻ ته اهي ٻئي هڪ ئي مقصد جي خدمت ڪن ٿا.

4.4.2.1. Nios V پروسيسر بوٽ لوڊر عام سيريل فليش انٽرفيس ذريعي
GSFI ذريعي بوٽ لوڊر Nios V پروسيسر بوٽ ڪاپيئر آهي جيڪو ڪنٽرول بلاڪ تي ٻڌل ڊوائيسز ۾ QSPI فليش ميموري کي سپورٽ ڪري ٿو. GSFI ذريعي بوٽ لوڊر ۾ هيٺيان خاصيتون شامل آهن:
· سافٽ ويئر ايپليڪيشن کي غير مستحڪم ياداشت ۾ ڳولي ٿو.
· سافٽ ويئر ايپليڪيشن جي تصوير کي RAM ۾ انپيڪ ۽ ڪاپي ڪري ٿو.
· ڪاپي مڪمل ٿيڻ کان پوءِ خودڪار طريقي سان پروسيسر جي عمل کي RAM ۾ ايپليڪيشن ڪوڊ ۾ تبديل ڪري ٿو.

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 52

موٽ موڪليو

4. Nios V پروسيسر ڪنفيگريشن ۽ بوٽنگ حل 726952 | 2025.07.16

بوٽ تصوير بوٽ ڪاپيئر کان پوءِ واقع آهي. توهان کي پڪ ڪرڻ جي ضرورت آهي ته Nios V پروسيسر ري سيٽ آفسيٽ پوائنٽس بوٽ ڪاپيئر جي شروعات ڏانهن. شڪل: GSFI ذريعي بوٽ لوڊر سان QSPI فليش لاءِ ميموري ميپ GSFI ذريعي بوٽ لوڊر سان QSPI فليش لاءِ ميموري ميپ بوٽ ڪاپيئر استعمال ڪرڻ وقت QSPI فليش لاءِ فليش ميموري ميپ ڏيکاري ٿو. هي ميموري ميپ فرض ڪري ٿو ته فليش ميموري ميموري FPGA تصوير ۽ ايپليڪيشن سافٽ ويئر کي اسٽور ڪري ٿي.

ٽيبل 32. Nios V پروسيسر ڪور لاءِ GSFI ذريعي بوٽ لوڊر

Nios V پروسيسر ڪور
نيئو ايس وي/ايم پروسيسر

GSFI ذريعي بوٽ لوڊر File مقام
/niosv/اجزا/بوٽ لوڊ ڪندڙ/niosv_m_bootloader.srec

نيئو ايس وي/جي پروسيسر

/niosv/اجزا/بوٽ لوڊ ڪندڙ/niosv_g_bootloader.srec

شڪل 29. GSFI ذريعي بوٽ لوڊر سان QSPI فليش لاءِ ميموري نقشو

ڪسٽمر ڊيٽا (*.hex)

ايپليڪيشن ڪوڊ

نوٽ:

ویکٹر آفسيٽ ري سيٽ ڪريو

بوٽ ڪاپيئر

0x01E00000

FPGA تصوير (*.sof)

0x00000000

1. ميموري نقشي جي شروعات ۾ FPGA تصوير آهي جنهن کان پوءِ توهان جو ڊيٽا آهي، جيڪو بوٽ ڪاپيئر ۽ ايپليڪيشن ڪوڊ تي مشتمل آهي.
2. توهان کي پليٽ فارم ڊيزائنر ۾ Nios V پروسيسر ري سيٽ آفسيٽ سيٽ ڪرڻ گهرجي ۽ ان کي بوٽ ڪاپيئر جي شروعات ڏانهن اشارو ڪرڻ گهرجي.
3. FPGA تصوير جي سائيز نامعلوم آهي. توهان صرف Quartus Prime پروجيڪٽ جي ڪمپليشن کان پوءِ صحيح سائيز ڄاڻي سگهو ٿا. توهان کي Altera FPGA تصوير جي سائيز لاءِ هڪ مٿئين حد جو تعين ڪرڻ گهرجي. مثال طورampيا، جيڪڏهن FPGA تصوير جي سائيز 0x01E00000 کان گهٽ هجڻ جو اندازو لڳايو ويو آهي، ته پوءِ پليٽ فارم ڊيزائنر ۾ ري سيٽ آفسيٽ کي 0x01E00000 تي سيٽ ڪريو، جيڪو بوٽ ڪاپيئر جي شروعات پڻ آهي.
4. هڪ سٺي ڊيزائن جي مشق ۾ ري سيٽ ویکٹر آفسيٽ کي فليش سيڪٽر بائونڊري تي سيٽ ڪرڻ شامل آهي ته جيئن سافٽ ويئر ايپليڪيشن اپڊيٽ ٿيڻ جي صورت ۾ FPGA تصوير جو جزوي طور تي خاتمو نه ٿئي.

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 53

4. Nios V پروسيسر ڪنفيگريشن ۽ بوٽنگ حل 726952 | 2025.07.16

4.4.2.2. Nios V پروسيسر بوٽ لوڊر محفوظ ڊوائيس مئنيجر ذريعي
سيڪيور ڊيوائس مئنيجر (SDM) ذريعي بوٽ لوڊر هڪ HAL ايپليڪيشن ڪوڊ آهي جيڪو ميل باڪس ڪلائنٽ Altera FPGA IP HAL ڊرائيور کي پروسيسر بوٽنگ لاءِ استعمال ڪري ٿو. Altera هن بوٽ لوڊر ايپليڪيشن جي سفارش ڪري ٿو جڏهن Nios V پروسيسر کي بوٽ ڪرڻ لاءِ SDM-based ڊوائيسز ۾ ترتيب QSPI فليش استعمال ڪندي.
سسٽم ري سيٽ ٿيڻ تي، Nios V پروسيسر پهريون ڀيرو هڪ ننڍڙي آن-چپ ميموري مان SDM ذريعي بوٽ لوڊر کي بوٽ ڪري ٿو ۽ ميل باڪس ڪلائنٽ IP استعمال ڪندي ترتيب QSPI فليش سان رابطو ڪرڻ لاءِ SDM ذريعي بوٽ لوڊر کي عمل ۾ آڻي ٿو.
SDM ذريعي بوٽ لوڊر هيٺيان ڪم سرانجام ڏئي ٿو: · ترتيب QSPI فليش ۾ Nios V سافٽ ويئر کي ڳولي ٿو. · Nios V سافٽ ويئر کي آن-چپ ريم يا ٻاهرين ريم ۾ ڪاپي ڪري ٿو. · پروسيسر ايگزيڪيوشن کي آن-چپ ريم اندر Nios V سافٽ ويئر ۾ تبديل ڪري ٿو يا
ٻاهرين رام.
هڪ ڀيرو عمل مڪمل ٿي ويندو آهي، بوٽ لوڊر SDM ذريعي پروگرام ڪنٽرول کي صارف ايپليڪيشن ڏانهن منتقل ڪري ٿو. الٽيرا ميموري آرگنائيزيشن جي سفارش ڪري ٿو جيئن ميموري آرگنائيزيشن فار بوٽ لوڊر via SDM ۾ بيان ڪيو ويو آهي.
شڪل 30. SDM پروسيس فلو ذريعي بوٽ لوڊر

ٺاھ جوڙ

چمڪ

نيوس وي سافٽ ويئر

ايس ڊي ايم

ايس ڊي ايم تي ٻڌل ايف پي جي اي ڊيوائس

ميل باڪس ڪلائنٽ IP

ايف پي جي اي لاجڪ نيوس وي

4 خارجي رام
نيوس وي سافٽ ويئر

آن-چپ 4

ايم ايف

رام

آن چپ ياداشت

نيوس وي

سافٽ ويئر

SDM ذريعي بوٽ لوڊر

1. Nios V پروسيسر آن-چپ ميموري مان SDM ذريعي بوٽ لوڊر هلائي ٿو.
2. SDM ذريعي بوٽ لوڊر ڪنفيگريشن فليش سان رابطو ڪري ٿو ۽ Nios V سافٽ ويئر کي ڳولي ٿو.
3. SDM ذريعي بوٽ لوڊر Nios V سافٽ ويئر کي ڪنفيگريشن فليش مان آن-چپ RAM / ٻاهرين RAM ۾ ڪاپي ڪري ٿو.
4. SDM ذريعي بوٽ لوڊر Nios V پروسيسر جي عمل کي آن-چپ RAM / خارجي RAM ۾ Nios V سافٽ ويئر ڏانهن سوئچ ڪري ٿو.

4.4.3. OCRAM مان Nios V پروسيسر ايپليڪيشن ايگزيڪيو-ان-پليس
هن طريقي ۾، Nios V پروسيسر ري سيٽ ايڊريس آن-چپ ميموري (OCRAM) جي بنيادي ايڊريس تي سيٽ ڪيو ويندو آهي. ايپليڪيشن بائنري (.hex) file جڏهن FPGA ترتيب ڏنو ويندو آهي ته OCRAM ۾ لوڊ ڪيو ويندو آهي، هارڊويئر ڊيزائن کي Quartus Prime سافٽ ويئر ۾ مرتب ڪرڻ کان پوءِ. هڪ ڀيرو Nios V پروسيسر ري سيٽ ٿئي ٿو، ايپليڪيشن عمل ڪرڻ شروع ڪري ٿي ۽ داخلا پوائنٽ ڏانهن شاخون ڪري ٿي.

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 54

موٽ موڪليو

4. Nios V پروسيسر ڪنفيگريشن ۽ بوٽنگ حل 726952 | 2025.07.16

نوٽ:

· OCRAM مان ايگزيڪيو-ان-پليس کي بوٽ ڪاپيئر جي ضرورت ناهي ڇو ته Nios V پروسيسر ايپليڪيشن سسٽم ري سيٽ تي اڳ ۾ ئي موجود آهي.
· Altera هن بوٽنگ طريقي لاءِ alt_load() کي فعال ڪرڻ جي صلاح ڏئي ٿو ته جيئن ايمبيڊڊ سافٽ ويئر FPGA ڊوائيس تصوير کي ٻيهر ترتيب ڏيڻ کان سواءِ ري سيٽ ڪرڻ تي هڪجهڙائي سان ڪم ڪري.
· سسٽم ري سيٽ ڪرڻ تي .rwdata سيڪشن کي ڪاپي ڪرڻ لاءِ توهان کي BSP سيٽنگز ۾ alt_load() فنڪشن کي فعال ڪرڻ گهرجي. هن طريقي ۾، پروگرام جي عمل درآمد تي اوور رائٽنگ کان بچڻ لاءِ شروعاتي متغيرن لاءِ شروعاتي قدر لاڳاپيل متغيرن کان الڳ محفوظ ڪيا ويندا آهن.

4.4.4. TCM کان Nios V پروسيسر ايپليڪيشن ايگزيڪيو-ان-پليس
ايگزيڪيو-ان-پليس طريقو Nios V پروسيسر ري سيٽ ايڊريس کي مضبوطيءَ سان جوڙيل ميموري (TCM) جي بنيادي ايڊريس تي سيٽ ڪري ٿو. ايپليڪيشن بائنري (.hex) file جڏهن توهان ڪوارٽس پرائم سافٽ ويئر ۾ هارڊويئر ڊيزائن کي مرتب ڪرڻ کان پوءِ FPGA ترتيب ڏيو ٿا ته TCM ۾ لوڊ ڪيو ويندو آهي. هڪ ڀيرو Nios V پروسيسر ري سيٽ ٿئي ٿو، ايپليڪيشن عمل ڪرڻ شروع ڪري ٿي ۽ داخلا پوائنٽ ڏانهن شاخون ڪري ٿي.

نوٽ:

TCM مان Execute-In-Place کي بوٽ ڪاپيئر جي ضرورت ناهي ڇو ته Nios V پروسيسر ايپليڪيشن سسٽم ري سيٽ تي اڳ ۾ ئي موجود آهي.

4.5. آن-چپ فليش (UFM) مان Nios V پروسيسر بوٽنگ

آن-چپ فليش (UFM) مان Nios V پروسيسر بوٽنگ ۽ ايگزيڪيوٽو سافٽ ويئر MAX 10 FPGA ڊوائيسز ۾ موجود آهي. Nios V پروسيسر اندروني ترتيب واري موڊ تحت آن-چپ فليش استعمال ڪندي هيٺين ٻن بوٽ آپشنز کي سپورٽ ڪري ٿو:
· Nios V پروسيسر ايپليڪيشن آن-چپ فليش مان جاءِ تي عمل ڪري ٿي.
· Nios V پروسيسر ايپليڪيشن کي بوٽ ڪاپيئر استعمال ڪندي آن-چپ فليش کان رام ۾ ڪاپي ڪيو ويندو آهي.

ٽيبل 33. لاڳاپيل بوٽ آپشنز سان سپورٽ ٿيل فليش ياداشتون

سپورٽ ٿيل بوٽ ياداشتون

Nios V بوٽنگ جا طريقا

ايپليڪيشن جي رن ٽائم جي جڳھ

بوٽ ڪاپيئر

صرف MAX 10 ڊوائيسز (آن چِپ فليش IP سان)

آن-چپ فليش مان نيوس وي پروسيسر ايپليڪيشن ان-جڳهه تي عمل ڪري ٿي
بوٽ ڪاپيئر استعمال ڪندي آن-چپ فليش کان رام ۾ Nios V پروسيسر ايپليڪيشن ڪاپي ڪئي وئي

آن-چپ فليش (XIP) + OCRAM/ خارجي رام (لکڻ لائق ڊيٽا سيڪشن لاءِ)

alt_load() فنڪشن

OCRAM / خارجي رام

GSFI ذريعي بوٽ لوڊر کي ٻيهر استعمال ڪرڻ

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 55

4. Nios V پروسيسر ڪنفيگريشن ۽ بوٽنگ حل 726952 | 2025.07.16

شڪل 31.

ڊيزائن، ترتيب، ۽ بوٽنگ فلو
ڊيزائن · پليٽ فارم ڊيزائنر استعمال ڪندي پنهنجو Nios V پروسيسر تي ٻڌل پروجيڪٽ ٺاهيو. · پڪ ڪريو ته سسٽم ڊيزائن ۾ ٻاهرين RAM يا آن-چپ RAM موجود آهي.

FPGA ترتيب ۽ تاليف
· پليٽ فارم ڊيزائنر ۽ ڪوارٽس پرائم سافٽ ويئر ۾ آن-چپ فليش IP ۾ ساڳيو اندروني ترتيب وارو موڊ سيٽ ڪريو. · Nios V پروسيسر ري سيٽ ايجنٽ کي آن-چپ فليش تي سيٽ ڪريو. · پنهنجو پسنديده UFM شروعاتي طريقو چونڊيو. · پليٽ فارم ڊيزائنر ۾ پنهنجو ڊيزائن ٺاهيو. · ڪوارٽس پرائم سافٽ ويئر ۾ پنهنجو پروجيڪٽ مرتب ڪريو.

يوزر ايپليڪيشن BSP پروجيڪٽ · .sopcinfo جي بنياد تي Nios V پروسيسر HAL BSP ٺاهيو file پليٽ فارم ڊيزائنر پاران ٺاهيل. · BSP ايڊيٽر ۾ Nios V پروسيسر BSP سيٽنگون ۽ لنڪر اسڪرپٽ کي ايڊٽ ڪريو. · BSP پروجيڪٽ ٺاهيو.
يوزر ايپليڪيشن ايپ پروجيڪٽ · Nios V پروسيسر ايپليڪيشن ڪوڊ تيار ڪريو. · Nios V پروسيسر ايپليڪيشن مرتب ڪريو ۽ Nios V پروسيسر ايپليڪيشن (.hex) پيدا ڪريو. file. · جيڪڏهن توهان انٽيل ايف پي جي اي آن-چپ فليش آئي پي ۾ انيشيئلائيز ميموري ڪنٽينٽ آپشن چيڪ ڪيو ته پنهنجي پروجيڪٽ کي ڪوارٽس پرائم سافٽ ويئر ۾ ٻيهر ڪمپائل ڪريو.

پروگرامنگ Files ڪنورشن، ڊائون لوڊ ۽ هلايو · آن-چپ فليش .pof پيدا ڪريو file ڪنورٽ پروگرامنگ استعمال ڪندي Fileڪوارٽس پرائم سافٽ ويئر ۾ s خاصيت.
· .pof پروگرام ڪريو file پنهنجي MAX 10 ڊوائيس ۾. · پنهنجي هارڊويئر کي پاور سائيڪل ڪريو.
4.5.1. MAX 10 FPGA آن-چپ فليش وضاحت
MAX 10 FPGA ڊوائيسز ۾ آن-چپ فليش شامل آهي جيڪا ٻن حصن ۾ ورهايل آهي: · ڪنفيگريشن فليش ميموري (CFM) — هارڊويئر ڪنفيگريشن ڊيٽا کي اسٽور ڪري ٿي
وڌ ۾ وڌ 10 FPGAs. · يوزر فليش ميموري (UFM) — يوزر ڊيٽا يا سافٽ ويئر ايپليڪيشنن کي محفوظ ڪري ٿي.
MAX 10 ڊوائيس جو UFM آرڪيٽيڪچر نرم ۽ سخت IPs جو ميلاپ آهي. توهان صرف Quartus Prime سافٽ ويئر ۾ آن-چپ فليش IP ڪور استعمال ڪندي UFM تائين رسائي حاصل ڪري سگهو ٿا.
آن-چپ فليش IP ڪور هيٺ ڏنل خاصيتن کي سپورٽ ڪري ٿو: · UFM ۽ CFM (جيڪڏهن پليٽ فارم ڊيزائنر ۾ فعال هجي) شعبن تائين رسائي پڙهو يا لکو
Avalon MM ڊيٽا ۽ ڪنٽرول غلام انٽرفيس استعمال ڪندي. · صفحي جي ايريز، سيڪٽر ايريز ۽ سيڪٽر لکڻ جي حمايت ڪري ٿو. · مختلف EDA سموليشن ٽولز استعمال ڪندي UFM پڙهڻ/لکڻ جي رسائي لاءِ سموليشن ماڊل.

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 56

موٽ موڪليو

4. Nios V پروسيسر ڪنفيگريشن ۽ بوٽنگ حل 726952 | 2025.07.16

ٽيبل 34. MAX 10 FPGA ڊوائيسز ۾ آن-چپ فليش علائقا

فليش علائقا

ڪارڪردگي

فليش ميموري جي ترتيب (سيڪٽر CFM0-2)

FPGA تشڪيل file ذخيرو

استعمال ڪندڙ فليش ميموري (سيڪٽر UFM0-1)

Nios V پروسيسر ايپليڪيشن ۽ صارف ڊيٽا

MAX 10 FPGA ڊوائيسز ڪيترن ئي ترتيب جي طريقن کي سپورٽ ڪن ٿيون ۽ انهن مان ڪجهه طريقا CFM1 ۽ CFM2 کي اضافي UFM علائقي جي طور تي استعمال ڪرڻ جي اجازت ڏين ٿا. هيٺ ڏنل جدول MAX 10 FPGA جي ترتيب جي طريقن جي بنياد تي FPGA ترتيب جي تصويرن جي اسٽوريج جي جڳهه کي ڏيکاري ٿو.

ٽيبل 35. FPGA ڪنفگريشن تصويرن جي اسٽوريج جي جڳھ

ترتيب ڏيڻ جو طريقو ٻٽي دٻيل تصويرون

CFM2 ڪمپريس ٿيل تصوير 2

CFM1

CFM0 ڪمپريس ٿيل تصوير 1

سنگل انڪمپريسڊ تصوير

ورچوئل يو ايف ايم

غير دٻيل تصوير

ميموري انيشيئيلائيزيشن سان گڏ سنگل انڪمپريسڊ تصوير

غير دٻيل تصوير (پهريان شروع ٿيل آن-چپ ميموري مواد سان)

سنگل ڪمپريسڊ تصوير ميموري انيشيائيزيشن سان ڪمپريسڊ تصوير (پري انيشيائيزڊ آن-چپ ميموري مواد سان)

سنگل ڪمپريس ٿيل تصوير

ورچوئل يو ايف ايم

دٻيل تصوير

MAX 10 FPGAs ۾ فليش ميموري تائين رسائي حاصل ڪرڻ لاءِ توهان کي آن-چپ فليش IP ڪور استعمال ڪرڻ گهرجي. توهان آن-چپ فليش IP کي ڪوارٽس پرائم سافٽ ويئر سان انسٽنٽيٽ ۽ ڪنيڪٽ ڪري سگهو ٿا. Nios V سافٽ ڪور پروسيسر آن-چپ فليش IP سان رابطو ڪرڻ لاءِ پليٽ فارم ڊيزائنر انٽر ڪنيڪٽس استعمال ڪندو آهي.
شڪل 32. آن-چپ فليش IP ۽ Nios V پروسيسر جي وچ ۾ ڪنيڪشن

نوٽ:

پڪ ڪريو ته آن-چپ فليش سي ايس آر پورٽ Nios V پروسيسر ڊيٽا_مينيجر سان ڳنڍيل آهي ته جيئن پروسيسر لکڻ ۽ ختم ڪرڻ جي عملن کي ڪنٽرول ڪري سگهي.
آن-چپ فليش IP ڪور پنجن فليش شعبن تائين رسائي فراهم ڪري سگھي ٿو - UFM0، UFM1، CFM0، CFM1، ۽ CFM2.
UFM ۽ CFM شعبن بابت اهم معلومات.: · CFM شعبا ترتيب (بٽ اسٽريم) ڊيٽا (*.pof) اسٽوريج لاءِ آهن.
· استعمال ڪندڙ ڊيٽا UFM شعبن ۾ محفوظ ڪري سگھجي ٿو ۽ لڪائي سگھجي ٿو، جيڪڏهن پليٽ فارم ڊيزائنر ٽول ۾ صحيح سيٽنگون چونڊيون وڃن.
· ڪجهه ڊوائيسز ۾ UFM1 سيڪٽر نه هوندو آهي. توهان ٽيبل جو حوالو ڏئي سگهو ٿا: هر هڪ MAX 10 FPGA ڊوائيس ۾ موجود شعبن لاءِ UFM ۽ CFM سيڪٽر سائيز.

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 57

4. Nios V پروسيسر ڪنفيگريشن ۽ بوٽنگ حل 726952 | 2025.07.16

· توهان سنگل انڪمپريسڊ اميج ڪنفيگريشن موڊ کي منتخب ڪندي CFM2 کي ورچوئل UFM طور ترتيب ڏئي سگهو ٿا.
· توهان سنگل انڪمپريسڊ اميج ڪنفيگريشن موڊ کي منتخب ڪندي CFM2 ۽ CFM1 کي ورچوئل UFM طور ترتيب ڏئي سگهو ٿا.
· هر شعبي جو سائز چونڊيل MAX 10 FPGA ڊوائيسز سان مختلف هوندو آهي.

ٽيبل 36.

يو ايف ايم ۽ سي ايف ايم سيڪٽر سائيز
هي جدول UFM ۽ CFM صفن جي طول و عرض کي لسٽ ڪري ٿو.

ڊوائيس

في سيڪٽر صفحا

يو ايف ايم 1 يو ايف ايم 0 سي ايف ايم 2 سي ايف ايم 1 سي ايف ايم 0

صفحي جي سائيز (ڪي بائيٽ)

وڌ ۾ وڌ استعمال ڪندڙ
فليش ميموري سائيز (ڪي بِٽ) (3)

ڪُل ڪنفيگريشن ميموري سائيز (ڪي بِٽ)

10 م 02 3

34 16

544

10 م 04 0

41 29 70 16

1248

2240

10 م 08 8

41 29 70 16

1376

2240

10 م 16 4

38 28 66 32

2368

4224

10 م 25 4

52 40 92 32

3200

5888

10 م 40 4

48 36 84 64

5888

10752

10 م 50 4

48 36 84 64

5888

10752

او سي آر اي ايم سائيز (ڪي بائيٽ)
108 189 378 549 675 1260 1638

لاڳاپيل معلومات · MAX 10 FPGA ڪنفگريشن يوزر گائيڊ · Altera MAX 10 يوزر فليش ميموري يوزر گائيڊ

4.5.2. يو ايف ايم کان نيئس وي پروسيسر ايپليڪيشن ايگزيڪيو-ان-پليس

UFM حل مان Execute-In-Place Nios V پروسيسر ايپليڪيشنن لاءِ موزون آهي جن کي محدود آن-چپ ميموري استعمال جي ضرورت آهي. alt_load() فنڪشن هڪ مني بوٽ ڪاپيئر جي طور تي ڪم ڪري ٿو جيڪو ڊيٽا سيڪشن (.rodata، .rwdata، يا .exceptions) کي بوٽ ميموري کان BSP سيٽنگن جي بنياد تي RAM ۾ ڪاپي ڪري ٿو. ڪوڊ سيڪشن (.text)،
جيڪو صرف پڙهڻ لاءِ سيڪشن آهي، MAX 10 آن-چپ فليش ميموري علائقي ۾ رهي ٿو. هي سيٽ اپ رام جي استعمال کي گھٽ ڪري ٿو پر ڪوڊ جي عمل درآمد جي ڪارڪردگي کي محدود ڪري سگهي ٿو ڇاڪاڻ ته فليش ميموري تائين رسائي آن-چپ رام کان سست آهي.

Nios V پروسيسر ايپليڪيشن کي UFM شعبي ۾ پروگرام ڪيو ويو آهي. Nios V پروسيسر جو ري سيٽ ویکٹر سسٽم ري سيٽ ٿيڻ کان پوءِ UFM مان ڪوڊ کي عمل ۾ آڻڻ لاءِ UFM بيس ايڊريس ڏانهن اشارو ڪري ٿو.

جيڪڏهن توهان پنهنجي ايپليڪيشن کي ڊيبگ ڪرڻ لاءِ سورس-ليول ڊيبگر استعمال ڪري رهيا آهيو، ته توهان کي هارڊويئر بريڪ پوائنٽ استعمال ڪرڻ گهرجي. اهو ان ڪري آهي جو UFM بي ترتيب ميموري رسائي کي سپورٽ نٿو ڪري، جيڪا نرم بريڪ پوائنٽ ڊيبگنگ لاءِ ضروري آهي.

نوٽ:

MAX 10 ۾ ايگزيڪيوٽو-ان-پليس انجام ڏيڻ دوران توهان UFM کي ختم يا لکي نٿا سگهو. جيڪڏهن توهان کي UFM کي ختم ڪرڻ يا لکڻ جي ضرورت آهي ته بوٽ ڪاپيئر اپروچ تي سوئچ ڪريو.

(3) وڌ ۾ وڌ ممڪن قدر، جيڪو توهان جي چونڊيل ترتيب واري موڊ تي منحصر آهي.

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 58

موٽ موڪليو

4. Nios V پروسيسر ڪنفيگريشن ۽ بوٽنگ حل 726952 | 2025.07.16

شڪل 33. UFM کان Nios V پروسيسر ايپليڪيشن XIP

وڌ ۾ وڌ 10 ڊوائيس

.پي او ايف
نيئس وي هارڊويئر .ايس او ايف
نيوس وي سافٽ ويئر .ايڪس

ڪوارٽس پروگرامر

آن-چپ فليش

سي ايف ايم

نيوس وي هارڊويئر

يو ايف ايم

نيوس وي سافٽ ويئر

اندروني ترتيب

آن-چپ فليش IP

ايف پي جي اي لاجڪ
Nios V پروسيسر

آن-چپ ريم

خارجي

رام

ايم ايف

4.5.2.1. هارڊويئر ڊيزائن فلو
هيٺ ڏنل سيڪشن آن-چپ فليش مان Nios V پروسيسر ايپليڪيشن لاءِ بوٽ ايبل سسٽم ٺاهڻ لاءِ قدم بہ قدم طريقو بيان ڪري ٿو.ampهيٺ ڏنل MAX 10 ڊوائيس استعمال ڪندي ٺاهيو ويو آهي.
IP جزو سيٽنگون
1. ڪوارٽس پرائم ۽ پليٽ فارم ڊيزائنر استعمال ڪندي پنهنجو Nios V پروسيسر پروجيڪٽ ٺاهيو. 2. پڪ ڪريو ته توهان جي پليٽ فارم ۾ ٻاهرين ريم يا آن-چپ ميموري (OCRAM) شامل ڪئي وئي آهي.
ڊيزائنر سسٽم.

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 59

4. Nios V پروسيسر ڪنفيگريشن ۽ بوٽنگ حل 726952 | 2025.07.16
شڪل 34. سابقampآن چِپ فليش (UFM) مان Nios V کي بوٽ ڪرڻ لاءِ پليٽ فارم ڊيزائنر ۾ IP ڪنيڪشن

3. آن-چپ فليش IP پيرا ميٽر ايڊيٽر ۾، پنهنجي ڊيزائن جي ترجيح مطابق، ڪنفيگريشن موڊ کي ھيٺين مان ڪنھن ھڪ تي سيٽ ڪريو: · سنگل انڪمپريسڊ تصوير · سنگل انڪمپريسڊ تصوير ميموري انيشيائيزيشن سان · سنگل ڪمپريسڊ تصوير ميموري انيشيائيزيشن سان
ڊول ڪمپريسڊ تصويرن بابت وڌيڪ معلومات لاءِ، MAX 10 FPGA ڪنفيگريشن يوزر گائيڊ - ريموٽ سسٽم اپ گريڊ ڏسو.

نوٽ:

توهان کي آن-چپ فليش IP ۾ هر CFM علائقن کي لڪيل رسائي تفويض ڪرڻ گهرجي.

شڪل 35. آن-چپ فليش پيرا ميٽر ايڊيٽر ۾ ڪنفيگريشن موڊ جي چونڊ

آن-چپ فليش IP سيٽنگون - UFM شروعات توهان پنهنجي پسند جي مطابق هيٺ ڏنل طريقن مان هڪ چونڊي سگهو ٿا:

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 60

موٽ موڪليو

4. Nios V پروسيسر ڪنفيگريشن ۽ بوٽنگ حل 726952 | 2025.07.16

نوٽ:

ايندڙ ذيلي بابن (سافٽ ويئر ڊيزائن فلو ۽ پروگرامنگ) ۾ قدم توهان جي هتي ڪيل چونڊ تي منحصر آهن.

· طريقو 1: ڪمپليشن دوران SOF ۾ UFM ڊيٽا کي شروع ڪريو
ڪوارٽس پرائم ڪمپلائيشن دوران SOF ۾ UFM شروعاتي ڊيٽا شامل ڪري ٿو. جيڪڏهن UFM ڊيٽا ۾ تبديليون اچن ٿيون ته SOF ٻيهر ڪمپلائيشن جي ضرورت آهي.
1. فليش مواد کي شروعاتي ڪريو چيڪ ڪريو ۽ غير ڊفالٽ شروعاتي ڪرڻ کي فعال ڪريو file.

شڪل 36. فليش مواد کي شروع ڪريو ۽ غير ڊفالٽ شروعات کي فعال ڪريو. File

2. پيدا ٿيل .hex جو رستو بيان ڪريو file (elf2hex ڪمانڊ مان) استعمال ڪندڙ جي ٺاهيل هيڪس يا ايم آءِ ايف ۾ file.
شڪل 37. .hex شامل ڪرڻ File رستو

· طريقو 2: POF جنريشن دوران UFM ڊيٽا کي مرتب ڪيل SOF سان گڏ ڪريو.
پروگرامنگ کي تبديل ڪرڻ وقت UFM ڊيٽا مرتب ڪيل SOF سان گڏ ڪيو ويندو آهي. files. توهان کي SOF کي ٻيهر ڪمپائل ڪرڻ جي ضرورت ناهي، جيتوڻيڪ UFM ڊيٽا تبديل ٿئي ٿو. ترقي دوران، توهان کي SOF کي ٻيهر ڪمپائل ڪرڻ جي ضرورت ناهي. fileايپليڪيشن ۾ تبديلين لاءِ s. Alterare ايپليڪيشن ڊولپرز لاءِ هي طريقو تجويز ڪري ٿو.
1. فليش مواد کي شروع ڪريو کي چيڪ ڪريو..
شڪل 38. غير ڊفالٽ شروعات سان فليش مواد کي شروع ڪريو File

Nios V پروسيسر ايگزيڪيو-ان-پليس طريقي لاءِ ايجنٽ سيٽنگون ري سيٽ ڪريو
1. Nios V پروسيسر پيرا ميٽر ايڊيٽر ۾، ري سيٽ ايجنٽ کي آن-چپ فليش تي سيٽ ڪريو.
شڪل 39. Nios V پروسيسر پيرا ميٽر ايڊيٽر سيٽنگون ري سيٽ ايجنٽ سان آن-چپ فليش تي سيٽ ڪيون ويون آهن.

2. جڏهن Generation ڊائلاگ باڪس ظاهر ٿئي ٿو ته Generate HDL تي ڪلڪ ڪريو. 3. آئوٽ پُٽ بيان ڪريو. file جنريشن آپشنز ۽ جنريٽ تي ڪلڪ ڪريو.

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 61

4. Nios V پروسيسر ڪنفيگريشن ۽ بوٽنگ حل 726952 | 2025.07.16
Quartus Prime Software Settings 1. In the Quartus Prime software, click Assignments Device Device and Pin
Options Configuration. Set the Configuration mode according to the setting in On-Chip Flash IP. Figure 40. Configuration Mode Selection in Quartus Prime Software

2. ڊيوائس ۽ پن آپشن ونڊو مان نڪرڻ لاءِ ٺيڪ تي ڪلڪ ڪريو،
3. ڊوائيس ونڊو مان نڪرڻ لاءِ ٺيڪ تي ڪلڪ ڪريو.
4. Click Processing Start Compilation to compile your project and generate the .sof file.

نوٽ:

جيڪڏهن ڪوارٽس پرائم سافٽ ويئر ۽ پليٽ فارم ڊيزائنر پيرا ميٽر ايڊيٽر ۾ ڪنفيگريشن موڊ سيٽنگ مختلف آهي، ته ڪوارٽس پرائم پروجيڪٽ هيٺ ڏنل غلطي پيغام سان ناڪام ٿئي ٿو.

شڪل 41.

مختلف ڪنفيگريشن موڊ سيٽنگ لاءِ ايرر ميسيج ايرر (14740): ايٽم تي ڪنفيگريشن موڊ “q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block” پروجيڪٽ سيٽنگ سان نه ٿو ملي. پروجيڪٽ سيٽنگ سان ملائڻ لاءِ Qsys سسٽم کي اپڊيٽ ۽ ٻيهر پيدا ڪريو.

لاڳاپيل معلومات MAX 10 FPGA ڪنفيگريشن يوزر گائيڊ

4.5.2.2. سافٽ ويئر ڊيزائن فلو
هي سيڪشن Nios V پروسيسر سافٽ ويئر پروجيڪٽ کي پيدا ڪرڻ ۽ تعمير ڪرڻ لاءِ ڊيزائن فلو فراهم ڪري ٿو. هڪ سڌريل تعمير جي وهڪري کي يقيني بڻائڻ لاءِ، توهان کي پنهنجي ڊيزائن پروجيڪٽ ۾ هڪجهڙو ڊاريڪٽري ٽري ٺاهڻ جي ترغيب ڏني وڃي ٿي. هيٺ ڏنل سافٽ ويئر ڊيزائن فلو هن ڊاريڪٽري ٽري تي ٻڌل آهي.
سافٽ ويئر پراجيڪٽ ڊاريڪٽري ٽري ٺاهڻ لاءِ، انهن قدمن تي عمل ڪريو: 1. پنهنجي ڊيزائن پراجيڪٽ فولڊر ۾، سافٽ ويئر نالي هڪ فولڊر ٺاهيو. 2. سافٽ ويئر فولڊر ۾، hal_app ۽ hal_bsp نالي ٻه فولڊر ٺاهيو.
شڪل 42. سافٽ ويئر پروجيڪٽ ڊاريڪٽري وڻ

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 62

موٽ موڪليو

4. Nios V پروسيسر ڪنفيگريشن ۽ بوٽنگ حل 726952 | 2025.07.16
ايپليڪيشن بي ايس پي پروجيڪٽ ٺاهڻ
بي ايس پي ايڊيٽر لانچ ڪرڻ لاءِ، انهن قدمن تي عمل ڪريو: 1. نيوس وي ڪمانڊ شيل داخل ڪريو. 2. نيوس وي ايس پي ايڊيٽر کي نيوس وي ايس پي ايڊيٽر ڪمانڊ سان سڏ ڪريو. 3. بي ايس پي ايڊيٽر ۾، ڪلڪ ڪريو File توهان جي BSP پروجيڪٽ شروع ڪرڻ لاءِ نئون BSP. 4. هيٺ ڏنل سيٽنگون ترتيب ڏيو:
· ايس او پي سي جي معلومات File نالو: SOPCINFO مهيا ڪريو file (.sopcinfo). · سي پي يو جو نالو: Nios V پروسيسر چونڊيو. · آپريٽنگ سسٽم: Nios V پروسيسر جو آپريٽنگ سسٽم چونڊيو. · نسخو: ڊفالٽ طور تي ڇڏي ڏيو. · BSP ٽارگيٽ ڊاريڪٽري: BSP پروجيڪٽ جو ڊائريڪٽري رستو چونڊيو. توهان ڪري سگهو ٿا
ان کي اڳ ۾ سيٽ ڪريو /software/hal_bsp کي فعال ڪندي ڊفالٽ جڳھون استعمال ڪريو. · BSP سيٽنگون File نالو: بي ايس پي سيٽنگز جو نالو ٽائيپ ڪريو. File. · اضافي Tcl اسڪرپٽ: اضافي Tcl اسڪرپٽ کي فعال ڪرڻ سان BSP Tcl اسڪرپٽ مهيا ڪريو. 5. OK تي ڪلڪ ڪريو.
Figure 43. Configure New BSP

Configuring the BSP Editor and Generating the BSP Project
You can define the processor’s exception vector either in On-Chip Memory (OCRAM) or On-Chip Flash based on your design preference. Setting the exception vector memory to OCRAM/External RAM is recommended to make the interrupt processing faster. 1. Go to Main Settings Advanced hal.linker. 2. If you select On-Chip Flash as exception vector,
a. Enable the following settings:

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 63

4. Nios V پروسيسر ڪنفيگريشن ۽ بوٽنگ حل 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Figure 44. Advanced.hal.linker Settings

b. Click on the Linker Script tab in the BSP Editor. c. Set the .exceptions and .text regions in the Linker Section Name to
On-Chip Flash. d. Set the rest of the regions in the Linker Section Name list to the On-Chip
Memory (OCRAM) or external RAM.
Figure 45. Linker Region Settings (Exception Vector Memory: On-Chip Flash)

3. If you select OCRAM/External RAM as exception vector, a. Enable the following settings: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Figure 46. Linker Region Settings (Exception Vector Memory: OCRAM/External RAM)

b. Click on the Linker Script tab in the BSP Editor.
c. Set the.text regions in the Linker Section Name to On-Chip Flash.
d. Set the rest of the regions in the Linker Section Name list to the On-Chip Memory (OCRAM) or external RAM.

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 64

موٽ موڪليو

4. Nios V پروسيسر ڪنفيگريشن ۽ بوٽنگ حل 726952 | 2025.07.16
Figure 47. Linker Region Settings (Exception Vector Memory: OCRAM)
4. Click Generate to generate the BSP project. Generating the User Application Project File 1. Navigate to the software/hal_app folder and create your application source
code. 2. Launch the Nios V Command Shell. 3. Execute the command below to generate the application CMakeLists.txt.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/<user application>
Building the User Application Project You can choose to build the user application project using Ashling RiscFree IDE for Altera FPGAs or through the command line interface (CLI). If you prefer using CLI, you can build the user application using the following command: cmake -G “Unix Makefiles” -B software/hal_app/build -S software/hal_app make -C software/hal_app/build
The application (.elf) file is created in software/hal_app/build folder. Generating the HEX File You must generate a .hex file from your application .elf file, so you can create a .pof file suitable for programming the devices. 1. Launch the Nios V Command Shell. 2. For Nios V processor application boot from On-Chip Flash, use the following
command line to convert the ELF to HEX for your application. This command creates the user application (onchip_flash.hex) file. elf2hex software/hal_app/build/<user_application>.elf -o onchip_flash.hex
-b <base address of On-Chip Flash UFM region> -w 8 -e <end address of On-Chip Flash UFM region> 3. Recompile the hardware design if you check Initialize memory content option in On-Chip Flash IP (Method 1). This is to include the software data (.HEX) in the SOF file.

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 65

4. Nios V پروسيسر ڪنفيگريشن ۽ بوٽنگ حل 726952 | 2025.07.16
4.5.2.3. Programming 1. In Quartus Prime, click File پروگرامنگ کي تبديل ڪريو Files. 2. Under Output programming file, choose Programmer Object File (.pof) as Programming file type. 3. Set Mode to Internal Configuration.
Figure 48. Convert Programming File سيٽنگون
4. Click Options/Boot info…, the MAX 10 Device Options window appears. 5. Based on the Initialize flash content settings in the On-chip Flash IP, perform
one of the following steps: · If Initialize flash content is checked (Method 1), the UFM initialization data
was included in the SOF duringQuartus Prime compilation. — Select Page_0 for UFM source: option. Click OK and proceed to the
next. Figure 49. Setting Page_0 for UFM Source if Initialize Flash Content is Checked

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 66

موٽ موڪليو

4. Nios V پروسيسر ڪنفيگريشن ۽ بوٽنگ حل 726952 | 2025.07.16
· If Initialize flash content is not checked (Method 2), choose Load memory file for the UFM source option. Browse to the generated On-chip Flash HEX file (onchip_flash.hex) in the File path: and click OK. This step adds UFM data separately to the SOF file during the programming file تبديلي.
Figure 50. Setting Load Memory File for UFM Source if Initialize Flash Content is Not Checked

6. In the Convert Programming File dialog box, at the Input files to convert section, click Add File… and point to the generated Quartus Prime .sof file.
Figure 51. Input Files to Convert in Convert Programming Files for Single Image Mode

7. Click Generate to create the .pof file. 8. Program the .pof file into your MAX 10 device. 9. Power cycle your hardware.

4.5.3. Nios V Processor Application Copied from UFM to RAM using Boot Copier

Altera recommends this solution for MAX 10 FPGA Nios V processor system designs where multiple iterations of application software development and high system performance are required. The boot copier is located within the UFM at an offset that is the same address as the reset vector. The Nios V application is located next to the boot copier.

For this boot option, the Nios V processor starts executing the boot copier upon system reset to copy the application from the UFM sector to the OCRAM or external RAM. Once copying is complete, the Nios V processor transfers the program control over to the application.

نوٽ:

The applied boot copier is the same as the Bootloader via GSFI.

موٽ موڪليو

Nios® V ايمبيڊڊ پروسيسر ڊيزائن هينڊ بڪ 67

4. Nios V پروسيسر ڪنفيگريشن ۽ بوٽنگ حل 726952 | 2025.07.16

Figure 52. Nios V Application Copied from UFM to RAM using Boot Copier

وڌ ۾ وڌ 10 ڊوائيس

.پي او ايف
نيئس وي هارڊويئر .ايس او ايف
نيوس وي سافٽ ويئر .ايڪس
Bootloader .SREC

ڪوارٽس پروگرامر

خارجي رام
نيوس وي سافٽ ويئر

آن-چپ فليش

سي ايف ايم

Nios V Hardwa

دستاويز / وسيلا

altera Nios V Embedded Processor [pdf] استعمال ڪندڙ ھدايت
Nios V, Nios V-m, Nios V-g, Nios V-c, Nios V Embedded Processor, Nios V, Embedded Processor, Processor

حوالو

استعمال ڪندڙ دستي

altera Nios V Embedded Processor

وضاحتون

Nios V Processor Hardware System Design

Nios V Processor Software System Design

Nios V Processor Configuration and Booting Solutions

دستاويز / وسيلا

حوالو

تبصرو ڇڏي ڏيو

رد ڪريو جواب