Altera Nios V Pandhuan Panganggo Prosesor Embedded

Babagan Prosesor Nios® V Embedded
1.1. Altera® FPGA lan Prosesor Embedded Swaraview
Piranti FPGA Altera bisa ngetrapake logika sing fungsine minangka mikroprosesor lengkap nalika nyedhiyakake akeh pilihan.
Bentenane penting antarane mikroprosesor diskrèt lan Altera FPGA yaiku kain Altera FPGA ora ana logika nalika diuripake. Prosesor Nios® V minangka prosesor properti intelektual (IP) alus adhedhasar spesifikasi RISC-V. Sadurunge mbukak piranti lunak ing sistem basis prosesor Nios V, sampeyan kudu ngatur piranti Altera FPGA kanthi desain hardware sing ngemot prosesor Nios V. Sampeyan bisa nyelehake prosesor Nios V ing ngendi wae ing Altera FPGA, gumantung saka syarat desain.

Kanggo ngaktifake sistem embedded basis IP Altera® FPGA supaya tumindak minangka sistem basis mikroprosesor diskrit, sistem sampeyan kudu kalebu ing ngisor iki: · AJTAG antarmuka kanggo ndhukung konfigurasi Altera FPGA, hardware lan software
debugging · Mekanisme konfigurasi FPGA Altera power-up
Yen sistem sampeyan duwe kabisan kasebut, sampeyan bisa miwiti nyaring desain saka desain hardware sing wis diuji sing dimuat ing Altera FPGA. Nggunakake FPGA Altera uga ngidini sampeyan ngowahi desain kanthi cepet kanggo ngatasi masalah utawa nambah fungsi anyar. Sampeyan bisa nyoba desain hardware anyar iki kanthi gampang kanthi ngonfigurasi ulang FPGA Altera nggunakake sistem JTAG antarmuka.
Ing JTAG antarmuka ndhukung hardware lan software pembangunan. Sampeyan bisa nindakake tugas ing ngisor iki nggunakake JTAG antarmuka: · Konfigurasi Altera FPGA · Ngundhuh lan debug piranti lunak · Komunikasi karo Altera FPGA liwat antarmuka kaya UART (JTAG UART
terminal) · Debug hardware (karo Signal Tap embedded logic analyzer) · Program flash memory
Sawise sampeyan ngatur Altera FPGA karo desain basis prosesor Nios V, aliran pembangunan software padha aliran kanggo desain mikrokontroler diskrèt.

Informasi sing gegandhengan · AN 985: Tutorial Prosesor Nios V
Pandhuan wiwitan cepet babagan nggawe sistem prosesor Nios V sing prasaja lan mbukak aplikasi Hello World.
© Altera Corporation. Altera, logo Altera, logo `a', lan tandha Altera liyane minangka merek dagang Altera Corporation. Altera nduweni hak kanggo ngganti produk lan layanan kapan wae tanpa kabar. Altera ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi ditulis dening Altera. Pelanggan Altera disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan. * Jeneng lan merek liyane bisa uga diklaim minangka properti wong liya.

1. Babagan Nios® V Embedded Prosesor 726952 | 2025.07.16
· Manual Referensi Prosesor Nios V Nyedhiyani informasi babagan pathokan kinerja prosesor Nios V, arsitektur prosesor, model pemrograman, lan implementasi inti.
· Pandhuan Pangguna IP Periferal Tertanam · Buku Panduan Pangembang Perangkat Lunak Prosesor Nios V

Njlèntrèhaké lingkungan pangembangan piranti lunak prosesor Nios V, piranti sing kasedhiya, lan proses kanggo mbangun piranti lunak kanggo mbukak ing prosesor Nios V. · Ashling * RiscFree * Integrated Development Environment (IDE) kanggo Altera FPGAs Pandhuan Pangguna Njlèntrèhaké RiscFree * lingkungan pangembangan terpadu (IDE) kanggo Altera FPGAs Arm * basis HPS lan prosesor inti Nios V. · Nios V Prosesor Altera FPGA Cathetan Rilis IP
1.2. Dhukungan Piranti Lunak Quartus® Prime
Alur mbangun prosesor Nios V beda kanggo piranti lunak Quartus® Prime Pro Edition lan piranti lunak Quartus Prime Standard Edition. Waca AN 980: Nios V Processor Quartus Prime Software Support kanggo informasi luwih lengkap babagan beda.
Informasi sing gegandhengan AN 980: Nios V Processor Quartus Prime Software Support
1.3. Lisensi Prosesor Nios V
Saben varian prosesor Nios V nduweni kunci lisensi. Sawise sampeyan entuk kunci lisensi, sampeyan bisa nggunakake kunci lisensi sing padha kanggo kabeh proyek prosesor Nios V nganti tanggal kadaluwarsa. Sampeyan bisa entuk lisensi Nios V Processor Altera FPGA IP kanthi biaya nol.
Daftar kunci lisensi prosesor Nios V kasedhiya ing Altera FPGA Self-Service Licensing Center. Klik tab Ndaftar kanggo Evaluasi utawa Lisensi Gratis, banjur pilih opsi sing cocog kanggo nggawe panjalukan.
Gambar 1. Altera FPGA Self-Service Licensing Center

Kanthi kunci lisensi, sampeyan bisa:
Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 7

1. Babagan Nios® V Embedded Prosesor 726952 | 2025.07.16
· Ngleksanakake prosesor Nios V ing sistem sampeyan. · Simulasi prilaku sistem prosesor Nios V. · Verifikasi fungsi desain, kayata ukuran lan kacepetan. · Nggawe pemrograman piranti files. · Program piranti lan verifikasi desain ing hardware.
Sampeyan ora mbutuhake lisensi kanggo ngembangake piranti lunak ing Ashling * RiscFree * IDE kanggo FPGA Altera.
Informasi sing gegandhengan · Altera FPGA Self-Service Licensing Center
Kanggo informasi luwih lengkap babagan entuk tombol lisensi Nios V Prosesor Altera FPGA IP. · Instalasi lan Lisensi Piranti Lunak Altera FPGA Kanggo informasi luwih lengkap babagan lisensi piranti lunak Altera FPGA lan nyetel lisensi tetep lan server lisensi jaringan.
1.4. Desain Sistem Embedded
Tokoh ing ngisor iki nggambarake aliran desain sistem adhedhasar prosesor Nios V sing disederhanakake, kalebu pangembangan hardware lan piranti lunak.

Nios® V Embedded Processor Design Handbook 8

Kirimi Umpan Balik

1. Babagan Nios® V Embedded Prosesor 726952 | 2025.07.16

Gambar 2.

Alur Desain Sistem Prosesor Nios V
Konsep Sistem

Analisa Kebutuhan Sistem

Nios® V
Intine Prosesor lan Komponen Standar

Netepake lan Generate Sistem ing
Desainer Platform

Alur Hardware: Integrasi lan Compile Intel Quartus Prime Project

Aliran Piranti Lunak: Ngembangake lan Mbangun Piranti Lunak Proposal Nios V

Alur Perangkat Keras: Unduh Desain FPGA
menyang Papan Target

Aliran Piranti Lunak: Tes lan Debug Piranti Lunak Prosesor Nios V

Piranti Lunak Ora Meet Spec?
ya wis
Hardware Ora Meet Spec? ya wis
Sistem Lengkap

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 9

726952 | 2025.07.16 Kirimi Umpan Balik

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform

Gambar 3.

Diagram ing ngisor iki nggambarake desain hardware prosesor Nios V sing khas. Alur Desain Perangkat Keras Sistem Prosesor Nios V

Miwiti

Inti Nios V lan Komponen Standar

Gunakake Desainer Platform kanggo Desain Sistem Nios V adhedhasar
Nggawe Desainer Platform

Integrasi Sistem Desainer Platform karo Intel Quartus Prime Project
Temtokake Lokasi Pin, Persyaratan Wektu, lan Kendala Desain liyane
Kompilasi Hardware kanggo Piranti Target ing Intel Quartus Prime

Siap Ngundhuh
2.1. Nggawe Desain Sistem Prosesor Nios V karo Desainer Platform
Piranti lunak Quartus Prime kalebu alat integrasi sistem Platform Designer sing nyederhanakake tugas kanggo nemtokake lan nggabungake inti IP prosesor Nios V lan IP liyane menyang desain sistem Altera FPGA. Desainer Platform kanthi otomatis nggawe logika interconnect saka konektivitas tingkat dhuwur sing ditemtokake. Otomasi interkoneksi ngilangi tugas sing mbutuhake wektu kanggo nemtokake sambungan HDL tingkat sistem.
© Altera Corporation. Altera, logo Altera, logo `a', lan tandha Altera liyane minangka merek dagang Altera Corporation. Altera nduweni hak kanggo ngganti produk lan layanan kapan wae tanpa kabar. Altera ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi ditulis dening Altera. Pelanggan Altera disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan. * Jeneng lan merek liyane bisa uga diklaim minangka properti wong liya.

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform
726952 | 2025.07.16

Sawise nganalisa syarat hardware sistem, sampeyan nggunakake Quartus Prime kanggo nemtokake inti prosesor Nios V, memori, lan komponen liyane mbutuhake sistem. Desainer Platform kanthi otomatis ngasilake logika interkoneksi kanggo nggabungake komponen ing sistem hardware.

2.1.1. Instantiating Nios V Prosesor Altera FPGA IP

Sampeyan bisa instantiate sembarang inti prosesor IP ing Platform Designer IP Katalog Prosesor lan Peripherals Embedded Prosesor.

IP inti saben prosesor ndhukung opsi konfigurasi beda adhedhasar arsitektur unik. Sampeyan bisa nemtokake konfigurasi kasebut supaya luwih cocog karo kabutuhan desain sampeyan.

Tabel 1.

Pilihan Konfigurasi Across Varian Inti

Pilihan Konfigurasi

Prosesor Nios V/c

Prosesor Nios V/m

Debug Gunakake Reset Request

—

Traps, Exceptions, lan Interrupts

Arsitektur CPU

ECC

Cache, Wilayah Peripheral lan TCMs

—

Custom Instructions

—

Lockstep

—

Prosesor Nios V/g

2.1.1.1. Instantiating Nios V/c Compact Microcontroller Altera FPGA IP Gambar 4. Nios V/c Compact Microcontroller Altera FPGA IP

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 11

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform
726952 | 2025.07.16

2.1.1.1.1. Tab Arsitektur CPU

Tabel 2.

Tab Arsitektur CPU

Fitur

Katrangan

Aktifake Antarmuka Avalon® Ngaktifake Antarmuka Avalon kanggo manajer instruksi lan manajer data. Yen dipateni, sistem nggunakake antarmuka AXI4-Lite.

nilai CSR mhartid

· Pilihan IP ora valid. · Aja nggunakake nilai CSR mhartid ing Nios V / c prosesor.

2.1.1.1.2. Gunakake Reset Request Tab

Tabel 3.

Gunakake Reset Request Tab Parameter

Gunakake Reset Request Tab

Katrangan

Tambah Antarmuka Panjaluk Reset

· Aktifake pilihan iki kanggo mbukak port reset lokal ngendi master lokal bisa digunakake kanggo pemicu Nios V prosesor kanggo reset tanpa mengaruhi komponen liyane ing sistem prosesor Nios V.
· Antarmuka reset kasusun saka sinyal resetreq input lan sinyal ack output.
· Sampeyan bisa njaluk reset kanggo inti prosesor Nios V dening negesake sinyal resetreq.
· Sinyal resetreq kudu tetep ditegesake nganti prosesor negesake sinyal ack. Gagal kanggo sinyal tetep negesake bisa nimbulaké prosesor ing negara non-deterministik.
· Prosesor Nios V nanggapi yen reset sukses kanthi menehi sinyal ack.
· Sawise prosesor kasil ngreset, pratelan saka sinyal ack bisa kelakon kaping pirang-pirang periodik nganti de-assertion saka sinyal resetreq.

2.1.1.1.3. Tab Traps, Exceptions, lan Interrupts

Tabel 4.

Parameter Tab Traps, Exceptions, lan Interrupts

Traps, Exceptions, lan Interrupts

Katrangan

Reset Agen

Reset Offset

· Nemtokake offset saka vektor reset relatif kanggo alamat basis agen reset sing dipilih. · Desainer Platform kanthi otomatis menehi nilai standar kanggo ngimbangi reset.

Cathetan:

Desainer Platform nyedhiyakake pilihan Absolute, sing ngidini sampeyan nemtokake alamat absolut ing Reset Offset. Gunakake pilihan iki nalika memori nyimpen vektor reset dumunung ing njaba sistem prosesor lan subsistem.

Nios® V Embedded Processor Design Handbook 12

Kirimi Umpan Balik

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform
726952 | 2025.07.16

2.1.1.1.4. ECC Tab

Tabel 5.

ECC Tab

ECC

Aktifake Deteksi Kesalahan lan Pelaporan Status

Katrangan
· Aktifake pilihan iki kanggo aplikasi fitur ECC kanggo prosesor Nios V pamblokiran RAM internal. · Fitur ECC ndeteksi nganti kesalahan 2-bit lan reaksi adhedhasar prilaku ing ngisor iki:
- Yen ana kesalahan 1-bit sing bisa dibenerake, prosesor terus operate sawise mbenerake kesalahan ing pipa prosesor. Nanging, koreksi kasebut ora katon ing memori sumber.
- Yen kesalahan iku uncorrectable, prosesor terus operate tanpa mbenerake ing pipo prosesor lan sumber kenangan, kang bisa nimbulaké prosesor kanggo ngetik negara nondeterministic.

2.1.1.2. Instantiating Nios V/m Mikrokontroler Altera FPGA IP Gambar 5. Nios V/m Mikrokontroler Altera FPGA IP

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 13

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform
726952 | 2025.07.16

2.1.1.2.1. Tab Debug

Tabel 6.

Parameter Tab Debug

Tab Debug

Katrangan

Aktifake Debug
Aktifake Reset saka Debug Module

· Aktifake pilihan iki kanggo nambah JTAG modul sambungan target menyang prosesor Nios V. · Ing JTAG modul sambungan target ngidini nyambungake menyang prosesor Nios V liwat
JTAG pin antarmuka saka FPGA. · Sambungan nyedhiyakake kemampuan dhasar ing ngisor iki:
- Miwiti lan mungkasi prosesor Nios V - Nliti lan ngowahi ndhaftar lan memori. — Download aplikasi Nios V .elf file menyang memori prosesor nalika runtime liwat
niosv-download. - Debug aplikasi sing mlaku ing prosesor Nios V · Sambungake port dm_agent menyang instruksi prosesor lan bis data. Priksa manawa alamat dhasar ing antarane loro bus padha.
· Aktifake pilihan iki kanggo mbukak dbg_reset_out lan ndm_reset_in port. · JTAG debugger utawa niosv-download -r printah micu dbg_reset_out, kang
ngidini prosesor Nios V ngreset peripheral sistem nyambungake menyang port iki. · Sampeyan kudu nyambungake antarmuka dbg_reset_out menyang ndm_reset_in tinimbang ngreset
antarmuka kanggo pemicu reset kanggo inti prosesor lan modul timer. Sampeyan kudu ora nyambung dbg_reset_out antarmuka kanggo ngreset antarmuka kanggo nyegah prilaku indeterminate.

2.1.1.2.2. Gunakake Reset Request Tab

Tabel 7.

Gunakake Reset Request Tab Parameter

Gunakake Reset Request Tab

Katrangan

Tambah Antarmuka Panjaluk Reset

· Aktifake pilihan iki kanggo mbukak port reset lokal ngendi master lokal bisa digunakake kanggo pemicu Nios V prosesor kanggo reset tanpa mengaruhi komponen liyane ing sistem prosesor Nios V.
· Antarmuka reset kasusun saka sinyal resetreq input lan sinyal ack output.
· Sampeyan bisa njaluk reset kanggo inti prosesor Nios V dening negesake sinyal resetreq.
· Sinyal resetreq kudu tetep ditegesake nganti prosesor negesake sinyal ack. Gagal kanggo sinyal tetep negesake bisa nimbulaké prosesor ing negara non-deterministik.
· Pratelan sinyal resetreq ing mode debug ora ana pengaruh ing kahanan prosesor.
· Prosesor Nios V nanggapi yen reset sukses kanthi menehi sinyal ack.
· Sawise prosesor kasil ngreset, pratelan saka sinyal ack bisa kelakon kaping pirang-pirang periodik nganti de-assertion saka sinyal resetreq.

2.1.1.2.3. Tab Traps, Exceptions, lan Interrupts

Tabel 8.

Tab Traps, Exceptions, lan Interrupts

Katrangan

Reset Agen

Reset Mode Interrupt Offset

· Nemtokake offset saka vektor reset relatif kanggo alamat basis agen reset sing dipilih. · Desainer Platform kanthi otomatis menehi nilai standar kanggo ngimbangi reset.
Spesifik jinis pengontrol interupsi langsung utawa Vektor. Cathetan: Prosesor non-pipelined Nios V/m ora ndhukung interupsi Vektor.
Mula, aja nganggo mode interupsi Vektor nalika prosesor ing mode Nonpipelined.

Nios® V Embedded Processor Design Handbook 14

Kirimi Umpan Balik

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform
726952 | 2025.07.16

Cathetan:

2.1.1.2.4. Arsitektur CPU

Tabel 9.

Parameter Tab Arsitektur CPU

Arsitektur CPU

Katrangan

Aktifake Pipelining ing CPU

· Aktifake pilihan iki kanggo instantiate pipelined Nios V / m prosesor. - IPC luwih dhuwur kanthi biaya area logika sing luwih dhuwur lan frekuensi Fmax sing luwih murah.
· Pateni pilihan iki kanggo instantiate non-pipelined Nios V/m prosesor. - Nduwe kinerja inti sing padha karo prosesor Nios V / c. - Ndhukung kemampuan debugging lan interrupt - Area logika sing luwih murah lan frekuensi Fmax sing luwih dhuwur kanthi biaya IPC sing luwih murah.

Aktifake Antarmuka Avalon

Ngaktifake Antarmuka Avalon kanggo manajer instruksi lan manajer data. Yen dipateni, sistem nggunakake antarmuka AXI4-Lite.

nilai CSR mhartid

· Nilai ndhaptar ID Hart (mhartid) minangka standar 0. · Nemtokake nilai antarane 0 lan 4094. · Kompatibel karo Altera FPGA Avalon Mutex inti HAL API.

Informasi Terkait Pandhuan Pangguna IP Periferal Tertanam – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. ECC Tab
Tabel 10. Tab ECC
ECC Aktifake Deteksi Kesalahan lan Reporting Status

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 15

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform
726952 | 2025.07.16
2.1.1.3. Instantiating Nios V/g Prosesor Tujuan Umum Altera FPGA IP
Gambar 6. Nios V/g General Purpose Processor Altera FPGA IP – Part 1

Gambar 7.

Prosesor Tujuan Umum Nios V/g Altera FPGA IP - Bagian 2 (Pateni Pengontrol Interupsi Tingkat Inti)

Nios® V Embedded Processor Design Handbook 16

Kirimi Umpan Balik

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform
726952 | 2025.07.16

Gambar 8.

Prosesor Tujuan Umum Nios V/g Altera FPGA IP - Part 2 (Aktifake Pengontrol Interupsi Tingkat Inti)

Gambar 9. Nios V/g General Purpose Processor Altera FPGA IP – Part 3

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 17

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform
726952 | 2025.07.16
Gambar 10. Nios V/g General Purpose Processor Altera FPGA IP – Part 4

2.1.1.3.1. Arsitektur CPU

Tabel 11. Parameter Arsitektur CPU

Tab Arsitektur CPU Aktifake Unit Floating Point

Description Aktifake pilihan iki kanggo nambah unit floating-titik ("F" extension) ing inti prosesor.

Aktifake Prediksi Cabang

Aktifake prediksi cabang statis (Mundur Dijupuk lan Maju Ora Dijupuk) kanggo instruksi cabang.

nilai CSR mhartid

· Nilai ndhaptar ID Hart (mhartid) minangka standar 0. · Nemtokake nilai antarane 0 lan 4094. · Kompatibel karo Altera FPGA Avalon Mutex inti HAL API.

Pateni instruksi FSQRT & FDIV kanggo FPU

· Mbusak operasi floating-point square root (FSQRT) lan floating-point division (FDIV) ing FPU.
· Aplikasi emulasi piranti lunak ing loro instruksi sajrone runtime.

Informasi Terkait Pandhuan Pangguna IP Periferal Tertanam – Intel FPGA Avalon® Mutex Core

Nios® V Embedded Processor Design Handbook 18

Kirimi Umpan Balik

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform
726952 | 2025.07.16

2.1.1.3.2. Tab Debug

Tabel 12. Parameter Tab Debug

Tab Debug

Katrangan

Aktifake Debug
Aktifake Reset saka Debug Module

2.1.1.3.3. Lockstep Tab Tabel 13. Lockstep Tab
Parameter Aktifake Lockstep Default Timeout Periode Aktifake Antarmuka Reset Lengkap

Katrangan · Aktifake sistem Lockstep inti dual. · Nilai standar wektu entek programmable nalika metu reset (antarane 0 lan 255). · Aktifake opsional Extended Reset Interface kanggo Extended Reset Control. · Nalika dipatèni, fRSmartComp ngleksanakake Basic Reset Control.

2.1.1.3.4. Gunakake Reset Request Tab

Tabel 14. Gunakake Reset Request Tab Parameter

Gunakake Reset Request Tab

Katrangan

Tambah Antarmuka Panjaluk Reset

· Aktifake pilihan iki kanggo mbukak port reset lokal ngendi master lokal bisa digunakake kanggo pemicu Nios V prosesor kanggo reset tanpa mengaruhi komponen liyane ing sistem prosesor Nios V.
· Antarmuka reset kasusun saka sinyal resetreq input lan sinyal ack output.
· Sampeyan bisa njaluk reset kanggo inti prosesor Nios V dening negesake sinyal resetreq.
· Sinyal resetreq kudu tetep ditegesake nganti prosesor negesake sinyal ack. Gagal kanggo sinyal tetep negesake bisa nimbulaké prosesor ing negara non-deterministik.
· Pratelan sinyal resetreq ing mode debug ora ana pengaruh ing kahanan prosesor.
· Prosesor Nios V nanggapi yen reset sukses kanthi menehi sinyal ack.
· Sawise prosesor kasil ngreset, pratelan saka sinyal ack bisa kelakon kaping pirang-pirang periodik nganti de-assertion saka sinyal resetreq.

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 19

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform
726952 | 2025.07.16

2.1.1.3.5. Tab Traps, Exceptions, lan Interrupts

Tabel 15.

Tab Traps, Exceptions, lan Interrupts nalika Aktifake Pengontrol Interrupt Level Inti dipateni

Tab Traps, Exceptions, lan Interrupts
Reset Agen

Katrangan
· Memori hosting vektor reset (alamat reset prosesor Nios V) ngendi kode reset manggon.
· Sampeyan bisa milih modul memori apa wae sing disambungake menyang master instruksi prosesor Nios V lan didhukung dening aliran boot prosesor Nios V minangka agen reset.

Reset Offset

· Nemtokake offset saka vektor reset relatif kanggo alamat basis agen reset sing dipilih. · Desainer Platform kanthi otomatis menehi nilai standar kanggo ngimbangi reset.

Aktifake Pengontrol Interupsi Tingkat Inti (CLIC)

· Aktifake CLIC kanggo ndhukung interrupts pre-emptive lan kondisi pemicu interruptable configurable.
· Yen diaktifake, sampeyan bisa ngatur jumlah interrupts platform, nyetel kondisi pemicu, lan nemtokake sawetara interrupts minangka pre-emptive.

Ngganggu Mode Shadow Register Files

Nemtokake jinis interupsi minangka Direct, utawa Vectored Enable shadow register kanggo nyuda owah-owahan konteks nalika interupsi.

Tabel 16.

Traps, Pangecualian lan Interrupts nalika Aktifake Inti Level Interrupt Controller diuripake

Traps, Exceptions, lan Interrupts

Katrangan

Reset Agen
Reset Offset
Aktifake Pengontrol Interupsi Tingkat Inti (CLIC)

· Memori hosting vektor reset (alamat reset prosesor Nios V) ngendi kode reset manggon.
· Sampeyan bisa milih modul memori apa wae sing disambungake menyang master instruksi prosesor Nios V lan didhukung dening aliran boot prosesor Nios V minangka agen reset.
· Nemtokake offset saka vektor reset relatif kanggo alamat basis agen reset sing dipilih. · Desainer Platform kanthi otomatis menehi nilai standar kanggo ngimbangi reset.
· Aktifake CLIC kanggo ndhukung interrupts pre-emptive lan kondisi pemicu interruptable configurable. · Yen diaktifake, sampeyan bisa ngatur jumlah interrupts platform, nyetel kondisi pemicu,
lan nemtokake sawetara interrupts minangka pre-emptive.

Mode interupsi

· Nemtokake jinis interupsi minangka Direct, Vectored, utawa CLIC.

Shadow Register Files

· Aktifake registrasi bayangan kanggo nyuda owah-owahan konteks nalika interupsi.
· Nawakake rong pendekatan:
- Jumlah level interupsi CLIC
- Jumlah level interupsi CLIC - 1: Pilihan iki migunani yen sampeyan pengin nomer ndhaptar file salinan pas ing nomer pas M20K utawa pamblokiran M9K.
· Aktifake prosesor Nios V nggunakake registrasi bayangan files kang nyuda context ngoper nduwur sirah marang ngganggu.
Kanggo informasi luwih lengkap babagan registrasi bayangan files, deleng Manual Referensi Prosesor Nios V.

Jumlah sumber interupsi Platform

· Nemtokake jumlah interupsi platform antarane 16 nganti 2048.
Cathetan: CLIC ndhukung nganti 2064 input interupsi, lan 16 input interrupt pisanan uga disambungake menyang pengontrol interupsi dhasar.

Alignment Tabel Vektor CLIC

· Ditemtokake kanthi otomatis adhedhasar jumlah sumber interupsi platform. · Yen sampeyan nggunakake alignment ing ngisor nilai dianjurake, CLIC mundhak logika
kerumitan kanthi nambah tambahan tambahan kanggo nindakake petungan vectoring. · Yen sampeyan nggunakake alignment sing ana ing sangisore nilai sing disaranake, iki bakal nambah
kerumitan logika ing CLIC.
terus…

Nios® V Embedded Processor Design Handbook 20

Kirimi Umpan Balik

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform
726952 | 2025.07.16

Traps, Exceptions, lan Interrupts
Jumlah Tingkat Interupsi
Jumlah Prioritas Interrupt saben tingkat
Polaritas interupsi sing bisa dikonfigurasi Dhukungan pinggiran sing dipicu

Katrangan
· Nemtokake jumlah level interupsi kanthi level tambahan 0 kanggo kode aplikasi. Interrupts saka tingkat sing luwih dhuwur bisa interrupt (pre-empt) handler mlaku kanggo interrupts tingkat ngisor.
· Kanthi tingkat interrupt non-nol minangka siji-sijine pilihan kanggo interrupts, kode aplikasi tansah ing tingkat paling 0. Wigati: Konfigurasi Run-time saka tingkat interrupt lan prioritas wis rampung ing register 8-dicokot siji. Yen jumlah tingkat interupsi 256, ora bisa ngatur prioritas interupsi nalika mbukak-wektu. Yen ora, jumlah maksimum prioritas sing bisa dikonfigurasi yaiku 256 / (jumlah level interupsi - 1).
· Nemtokake nomer prioritas interupsi, sing digunakake CLIC kanggo nemtokake urutan sing diarani panangan interrupt non pre-empting. Cathetan: Gabungan nilai binar tingkat interupsi sing dipilih lan prioritas interupsi sing dipilih kudu kurang saka 8 bit.
· Ngidini sampeyan ngatur polaritas interupsi sajrone runtime. · Polaritas standar yaiku polaritas positif.
· Ngidini sampeyan ngatur kondisi pemicu interupsi sajrone runtime, yaiku pemicu tingkat dhuwur utawa dipicu positip (nalika polaritas interupsi positif ing polaritas interupsi sing bisa dikonfigurasi).
· Kondisi pemicu standar yaiku interupsi sing dipicu level.

Cathetan:

Informasi Gegandhengan Manual Referensi Prosesor Nios® V

2.1.1.3.6. Tab Konfigurasi Memori

Tabel 17. Parameter Tab Konfigurasi Memori

kategori

Tab Konfigurasi Memori

Katrangan

Cache

Ukuran Cache Data

· Nemtokake ukuran cache data. · Ukuran sing bener yaiku saka 0 kilobyte (KB) nganti 16 KB. · Pateni cache data nalika ukurane 0 KB.

Ukuran Cache instruksi

· Nemtokake ukuran cache instruksi. · Ukuran sing bener yaiku saka 0 KB nganti 16 KB. · Pateni cache instruksi nalika ukurane 0 KB.

Wilayah Periferal A lan B

Ukuran

· Nemtokake ukuran wilayah periferal.
· Ukuran sing bener yaiku saka 64 KB nganti 2 gigabyte (GB), utawa Ora Ana. Milih Ora ana mateni wilayah periferal.

Alamat Pangkalan

· Nemtokake alamat dhasar wilayah periferal sawise sampeyan milih ukuran.
· Kabeh alamat ing wilayah peripheral gawé akses data uncacheable.
· Alamat basis wilayah periferal kudu didadekake siji karo ukuran wilayah periferal.

Kenangan Rapet Gandheng

Ukuran

· Nemtokake ukuran memori sing dipasang kanthi rapet. - Ukuran sing bener yaiku saka 0 MB nganti 512 MB.

Inisialisasi Alamat Dasar File

· Nemtokake alamat dhasar memori sing dipasangake kanthi rapet. · Nemtokake initialization file kanggo memori tightly gandheng.

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 21

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform
726952 | 2025.07.16

Cathetan:

Ing sistem prosesor Nios V kanthi cache aktif, sampeyan kudu nyelehake peripheral sistem ing wilayah peripheral. Sampeyan bisa nggunakake wilayah periferal kanggo nemtokake transaksi non-cacheable kanggo periferal kayata UART, PIO, DMA, lan liya-liyane.

2.1.1.3.7. ECC Tab

Tabel 18. Tab ECC
ECC Aktifake Deteksi Kesalahan lan Reporting Status
Aktifake Koreksi Bit Tunggal

Katrangan
· Aktifake pilihan iki kanggo aplikasi fitur ECC kanggo prosesor Nios V pamblokiran RAM internal. · Fitur ECC ndeteksi nganti kesalahan 2-bit lan reaksi adhedhasar prilaku ing ngisor iki:
- Yen kesalahan bit siji sing bisa dibenerake lan Aktifake Koreksi Bit Tunggal dipateni, prosesor terus operate sawise mbenerake kesalahan ing pipa prosesor. Nanging, koreksi kasebut ora katon ing memori sumber.
- Yen kesalahan dicokot siji dibenerake lan Aktifake Single Bit Correction diuripake, prosesor terus operate sawise mbenerake kesalahan ing pipo prosesor lan kenangan sumber.
- Yen ana kesalahan sing ora bisa dibenerake, prosesor mandheg operasi.
Aktifake koreksi bit siji ing blok memori sing dipasang ing inti.

2.1.1.3.8. Tab Instruksi Kustom

Cathetan:

Tab iki mung kasedhiya kanggo inti prosesor Nios V / g.

Custom Instruction Nios V Custom Instruction Hardware Interface Tabel
Nios V Custom Instruction Software Tabel Makro

Katrangan
· Prosesor Nios V nggunakake tabel iki kanggo nemtokake antarmuka manajer instruksi khusus.
· Antarmuka manajer instruksi khusus sing ditetepake unik dikode dening Opcode (CUSTOM0-3) lan 3 bit funct7 [6:4].
· Sampeyan bisa nemtokake nganti total 32 antarmuka pangatur instruksi khusus individu.
· Prosesor Nios V nggunakake tabel iki digunakake kanggo nemtokake enkoding lunak instruksi adat kanggo antarmuka manager instruksi adat ditetepake.
· Kanggo saben enkoding piranti lunak instruksi khusus sing ditetepake, Opcode (CUSTOM0-3) lan 3 bit saka funct7[6:4] enkoding kudu sesambungan karo enkoding antarmuka manajer instruksi khusus sing ditetepake ing Tabel Antarmuka Hardware Instruksi Khusus.
· Sampeyan bisa nggunakake funct7[6:4], funct7[3:0], lan funct3[2:0] kanggo nemtokake enkoding tambahan kanggo instruksi khusus sing diwenehake, utawa ditemtokake minangka Xs kanggo diterusake minangka argumen instruksi tambahan.
· Prosesor Nios V nyedhiyakake enkoding piranti lunak instruksi khusus sing digawe minangka C-makro ing system.h, lan tindakake format instruksi RISC-V tipe R.
· Mnemonics bisa digunakake kanggo netepake jeneng adat kanggo: — C-Macros kui ing system.h.
— Mnemonics debug GDB sing digawe ing custom_instruction_debug.xml.

Informasi sing gegandhengan
AN 977: Nios V Processor Custom Instruction Kanggo informasi luwih lengkap babagan instruksi adat sing ngijini sampeyan kanggo ngatur Nios® prosesor V kanggo nyukupi kabutuhan aplikasi tartamtu.

Nios® V Embedded Processor Design Handbook 22

Kirimi Umpan Balik

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform 726952 | 2025.07.16
2.1.2. Defining System Component Design
Gunakake Designer Platform kanggo nemtokake karakteristik hardware saka sistem prosesor Nios V lan nambah ing komponen sing dikarepake. Diagram ing ngisor iki nuduhake desain sistem prosesor Nios V dhasar kanthi komponen ing ngisor iki: · Inti prosesor Nios V · Memori On-Chip · JTAG UART · Timer Interval (opsional)(1)
Nalika Memori On-Chip anyar ditambahake menyang sistem Desainer Platform, nindakake Sync System Infos kanggo nggambarake komponen memori sing ditambahake ing reset. Utawa, sampeyan bisa ngaktifake Sinkronisasi Otomatis ing Desainer Platform kanthi otomatis nggambarake owah-owahan komponen paling anyar
Gambar 11. Exampsambungan le saka Nios V prosesor karo peripheral liyane ing Platform Designer

(1) Sampeyan duwe pilihan kanggo nggunakake fitur Timer Internal Nios V kanggo ngganti Timer Interval eksternal ing Desainer Platform.

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 23

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform
726952 | 2025.07.16
Sampeyan uga kudu nemtokake pin operasi kanggo ngekspor minangka saluran ing sistem Desainer Platform. Kanggo exampDadi, dhaptar pin operasi sistem FPGA sing tepat ditetepake ing ngisor iki nanging ora diwatesi:
· Jam
· Reset
· Sinyal I/O
2.1.3. Nemtokake Alamat Dasar lan Prioritas Panjaluk Interupsi
Kanggo nemtokake cara komponen sing ditambahake ing desain sesambungan kanggo mbentuk sistem, sampeyan kudu nemtokake alamat dhasar kanggo saben komponen agen lan nemtokake prioritas interrupt request (IRQ) kanggo JTAG UART lan timer interval. Desainer Platform menehi printah - Nemtokake Alamat Base - sing kanthi otomatis nemtokake alamat dhasar sing tepat kanggo kabeh komponen ing sistem. Nanging, sampeyan bisa nyetel alamat dhasar adhedhasar kabutuhan sampeyan.
Ing ngisor iki sawetara pedoman kanggo nemtokake alamat dhasar:
· Inti prosesor Nios V nduweni span alamat 32-bit. Kanggo ngakses komponen agen, alamat dhasare kudu ana ing antarane 0x00000000 lan 0xFFFFFFFF.
· Program Nios V nggunakake konstanta simbolis kanggo nyebut alamat. Sampeyan ora kudu milih nilai alamat sing gampang dieling-eling.
· Nilai alamat sing mbedakake komponen kanthi mung beda alamat siji-dicokot ngasilake hardware sing luwih efisien. Sampeyan ora kudu kompak kabeh alamat dhasar menyang sawetara alamat paling cilik amarga kompak bisa nggawe hardware kurang efisien.
· Desainer Platform ora nyoba nyelarasake komponen memori sing kapisah ing sawetara memori sing cedhak. Kanggo example, yen sampeyan pengin sawetara komponen Memori On-Chip addressable minangka siji sawetara memori contiguous, sampeyan kudu tegas nemtokake alamat basa.
Desainer Platform uga menehi printah otomatisasi - Nemtokake Nomer Interrupt sing nyambungake sinyal IRQ kanggo ngasilake asil hardware sing bener. Nanging, nemtokake IRQ kanthi efektif mbutuhake pangerten babagan prilaku respon sistem sakabèhé. Desainer Platform ora bisa nggawe ramalan babagan tugas IRQ sing paling apik.
Nilai IRQ paling murah nduweni prioritas paling dhuwur. Ing sistem sing becik, Altera nyaranake supaya komponen timer nduweni IRQ prioritas paling dhuwur, yaiku, nilai paling murah, kanggo njaga akurasi tandha jam sistem.
Ing sawetara kasus, sampeyan bisa nemtokake prioritas sing luwih dhuwur kanggo periferal wektu nyata (kayata pengontrol video), sing mbutuhake tingkat interupsi sing luwih dhuwur tinimbang komponen timer.
Informasi sing gegandhengan
Pandhuan pangguna Quartus Prime Pro Edition: Informasi liyane babagan nggawe Sistem karo Desainer Platform.

Nios® V Embedded Processor Design Handbook 24

Kirimi Umpan Balik

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform 726952 | 2025.07.16
2.2. Nggabungake Sistem Desainer Platform menyang Proyek Quartus Prime
Sawise ngasilake desain sistem Nios V ing Desainer Platform, nindakake tugas ing ngisor iki kanggo nggabungake modul sistem Nios V menyang proyek desain Quartus Prime FPGA. · Instantiate modul sistem Nios V ing proyek Quartus Prime · Sambungake sinyal saka modul sistem Nios V menyang sinyal liyane ing logika FPGA · Nemtokake lokasi pin fisik · Wates desain FPGA
2.2.1. Instantiating Modul Sistem Prosesor Nios V ing Project Quartus Prime
Desainer Platform ngasilake entitas desain modul sistem sing bisa digunakake ing Quartus Prime. Carane instantiate modul sistem gumantung ing cara entri desain kanggo project Quartus Prime sakabèhé. Kanggo example, yen sampeyan nggunakake Verilog HDL kanggo entri desain, instantiate modul sistem adhedhasar Verilog. Yen luwih seneng nggunakake cara diagram pemblokiran kanggo entri desain, instantiate simbol modul sistem .bdf file.
2.2.2. Nyambungake Sinyal lan Nemtokake Lokasi Pin Fisik
Kanggo nyambungake desain Altera FPGA menyang desain tingkat papan, tindakake tugas ing ngisor iki: · Ngenali tingkat paling dhuwur. file kanggo desain lan sinyal kanggo nyambung menyang Altera external
Pin piranti FPGA. · Ngerti pin sing disambungake liwat pandhuan pangguna desain tingkat papan utawa
skema. · Temtokake sinyal ing desain tingkat paling dhuwur menyang port ing piranti Altera FPGA kanthi pin
piranti tugas.
Sistem Desainer Platform sampeyan bisa dadi desain tingkat paling dhuwur. Nanging, FPGA Altera uga bisa nyakup logika tambahan adhedhasar kabutuhan sampeyan lan kanthi mangkono ngenalake tingkat ndhuwur khusus file. Tingkat paling dhuwur file nyambungake sinyal modul sistem prosesor Nios V menyang logika desain Altera FPGA liyane.
Informasi sing gegandhengan Pandhuan pangguna Quartus Prime Pro Edition: Watesan Desain
2.2.3. Watesan Desain FPGA Altera
Desain sistem Altera FPGA sing tepat kalebu kendala desain kanggo mesthekake yen desain kasebut cocog karo penutupan wektu lan syarat kendala logika liyane. Sampeyan kudu mbatesi desain Altera FPGA kanggo nyukupi syarat kasebut kanthi jelas nggunakake alat sing kasedhiya ing piranti lunak Quartus Prime utawa panyedhiya EDA pihak katelu. Piranti lunak Quartus Prime nggunakake kendala sing kasedhiya sajrone tahap kompilasi kanggo entuk asil penempatan sing paling optimal.

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 25

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform
726952 | 2025.07.16
Informasi Terkait · Pandhuan Pangguna Edisi Quartus Prime Pro: Watesan Desain · Mitra EDA pihak katelu · Pandhuan Pangguna Edisi Quartus Prime Pro: Penganalisis Wektu
2.3. Ngrancang Sistem Memori Prosesor Nios V
Bagean iki nggambarake praktik paling apik kanggo milih piranti memori ing sistem sing dipasang ing Desainer Platform kanthi prosesor Nios V lan entuk kinerja sing paling optimal. Piranti memori nduweni peran penting kanggo ningkatake kinerja sakabèhé saka sistem sing dipasang. Memori sistem semat nyimpen instruksi lan data program.
2.3.1. Memori Volatile
Bedane utama ing jinis memori yaiku volatilitas. Memori molah malih mung nahan isine nalika sampeyan nyuplai daya menyang piranti memori. Sanalika sampeyan mbusak daya, memori bakal ilang isine.
Examples saka memori molah malih sing RAM, cache, lan ndhaftar. Iki minangka jinis memori cepet sing nambah kinerja mlaku. Altera nyaranake sampeyan mbukak lan nglakokake instruksi prosesor Nios V ing RAM lan masangake inti Nios V IP karo On-Chip Memory IP utawa External Memory Interface IP kanggo kinerja sing paling luweh.
Kanggo nambah kinerja, sampeyan bisa ngilangke tambahan komponen adaptasi Desainer Platform dening cocog Nios V jinis antarmuka manager data prosesor utawa jembaré karo RAM boot. Kanggo example, sampeyan bisa ngatur On-Chip Memory II karo antarmuka AXI-32 4-bit, sing cocog karo antarmuka manager data Nios V.
Informasi Gegandhengan · Antarmuka Memori Eksternal Pusat Dhukungan IP · On-Chip Memory (RAM utawa ROM) Altera FPGA IP · On-Chip Memory II (RAM utawa ROM) Altera FPGA IP · Nios V Prosesor Aplikasi Eksekusi-In-Place saka OCRAM ing kaca 54
2.3.1.1. On-Chip Memory Konfigurasi RAM utawa ROM
Sampeyan bisa ngatur Altera FPGA On-Chip Memory IPs minangka RAM utawa ROM. · RAM nyedhiyakake kemampuan maca lan nulis lan nduweni sifat molah malih. Yen sampeyan
booting prosesor Nios V saka On-Chip RAM, sampeyan kudu nggawe manawa isi boot wadi lan ora rusak ing acara saka reset sak wektu roto. · Yen prosesor Nios V wiwit boot saka ROM, sembarang bug software ing prosesor Nios V ora bisa erroneously nimpa isi On-Chip Memory. Mangkono, ngurangi risiko korupsi piranti lunak boot.
Informasi sing gegandhengan · On-Chip Memory (RAM utawa ROM) Altera FPGA IP · On-Chip Memory II (RAM utawa ROM) Altera FPGA IP · Nios V Processor Application Execute-In-Place saka OCRAM ing kaca 54

Nios® V Embedded Processor Design Handbook 26

Kirimi Umpan Balik

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform 726952 | 2025.07.16
2.3.1.2. Cache
Kenangan on-chip biasane digunakake kanggo ngleksanakake fungsi cache amarga latensi sing sithik. Prosesor Nios V nggunakake memori on-chip kanggo instruksi lan cache data. Kapasitas memori on-chip sing winates biasane ora dadi masalah kanggo cache amarga biasane cilik.
Cache biasane digunakake ing kahanan ing ngisor iki:
· Memori biasa dumunung ing off-chip lan nduweni wektu akses luwih suwe tinimbang memori on-chip.
· Bagean kinerja-kritis saka kode lunak bisa pas ing cache instruksi, Ngapikake kinerja sistem.
· Bagean data sing kritis kinerja, sing paling kerep digunakake bisa pas ing cache data, ningkatake kinerja sistem.
Ngaktifake cache ing prosesor Nios V nggawe hirarki memori, sing nyilikake wektu akses memori.
2.3.1.2.1. Wilayah pinggiran
Sembarang IP periferal sing ditempelake, kayata UART, I2C, lan SPI ora kudu di-cache. Cache dianjurake banget kanggo memori eksternal sing kena pengaruh wektu akses dawa, dene memori internal ing chip bisa uga ora kalebu amarga wektu akses sing cendhak. Sampeyan ora kudu nyimpen IP periferal sing dipasang, kayata UART, I2C, lan SPI, kajaba kanggo kenangan. Iki penting amarga acara saka piranti njaba, kayata piranti agen nganyari IP alus, ora dijupuk dening cache prosesor, ing siji ora ditampa dening prosesor. Akibaté, acara kasebut bisa ora dingerteni nganti sampeyan ngresiki cache, sing bisa nyebabake prilaku sing ora disengaja ing sistem sampeyan. Ing ringkesan, wilayah sing dipetakan memori saka IP periferal sing dipasang ora bisa dicache lan kudu manggon ing wilayah periferal prosesor.
Kanggo nyetel wilayah periferal, tindakake langkah iki:
1. Bukak Peta Alamat sistem ing Desainer Platform.
2. Navigasi menyang peta alamat Manager Instruksi prosesor lan Manager Data.
3. Ngenali peripheral lan kenangan ing sistem sampeyan.
Gambar 12. Example saka Peta Alamat

Cathetan: Panah biru nuduhake kenangan. 4. Kelompokake peripheral:
a. Memori minangka cacheable b. Peripherals minangka uncacheable

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 27

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform
726952 | 2025.07.16

Tabel 19. Wilayah sing bisa di-cache lan ora bisa di-cache

bawahan

Peta Alamat

Status

Wilayah Peripheral

Ukuran

Alamat Pangkalan

user_application_mem.s1

0x0 ~ 0x3ffff

Cacheable

N/A

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Uncacheable Cacheable

65536 bita N/A

0x40000 N/A

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Cacheable Uncacheable Uncacheable

144 bita (ukuran minimal 65536 bita)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

Uncacheable

uart.avalon_jtag_abdi

0x54088 ~ 0x5408f

Uncacheable

5. Selarasake wilayah periferal kanthi ukuran tartamtu:
· Kanggo mantanample, yen ukurane 65536 byte, cocog karo 0x10000 byte. Mulane, alamat dhasar sing diidini kudu kelipatan 0x10000.
· CPU.dm_agent nggunakake alamat dhasar 0x40000, yaiku kelipatan 0x10000. Akibaté, Wilayah Peripheral A, kanthi ukuran 65536 bita lan alamat dhasar 0x40000, nyukupi syarat kasebut.
· Alamat dhasar koleksi wilayah sing ora bisa dicache ing 0x54000 dudu kelipatan 0x10000. Sampeyan kudu nemtokake maneh menyang 0x60000 utawa kelipatan 0x10000 liyane. Dadi, Wilayah Peripheral B, sing nduweni ukuran 65536 bita lan alamat basis 0x60000, nyukupi kritéria kasebut.

Tabel 20. Region Cacheable lan Uncacheable karo Reassignment

bawahan

Peta Alamat

Status

Wilayah Peripheral

Ukuran

Alamat Pangkalan

user_application_mem.s1

0x0 ~ 0x3ffff

Cacheable

N/A

cpu.dm_agent

0x40000 ~ 0x4ffff

Uncacheable 65536 bita

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

Cacheable

N/A

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Cacheable Uncacheable Uncacheable

144 bita (ukuran minimal 65536 bita)

0x60000

uart.avalon_jtag_abdi

0x60088 ~ 0x6008f

Uncacheable

2.3.1.3. Memori sing Digabungake
Kenangan sing digabungake kanthi rapet (TCM) diimplementasikake nggunakake memori on-chip amarga latensi sing sithik ndadekake dheweke cocog karo tugas kasebut. TCM minangka kenangan sing dipetakan ing ruang alamat sing khas nanging nduweni antarmuka khusus kanggo mikroprosesor lan nduweni kinerja dhuwur, sifat latensi kurang saka memori cache. TCM uga nyedhiyakake antarmuka bawahan kanggo host eksternal. Prosesor lan host eksternal duwe tingkat ijin sing padha kanggo nangani TCM.

Nios® V Embedded Processor Design Handbook 28

Kirimi Umpan Balik

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform
726952 | 2025.07.16

Cathetan:

Nalika port bawahan TCM disambungake menyang host external, bisa ditampilake karo alamat basa beda saka alamat basa diutus ing inti prosesor. Altera nyaranake kanggo nyelarasake loro alamat menyang nilai sing padha.

2.3.1.4. Antarmuka Memori Eksternal (EMIF)
EMIF (Antarmuka Memori Eksternal) fungsine padha karo SRAM (Memori Akses acak statis), nanging dinamis lan mbutuhake refreshing periodik kanggo njaga isine. Sèl memori dinamis ing EMIF luwih cilik tinimbang sel memori statis ing SRAM, sing nyebabake kapasitas sing luwih dhuwur lan piranti memori sing luwih murah.
Saliyane syarat refresh, EMIF duwe syarat antarmuka khusus sing asring mbutuhake hardware pengontrol khusus. Ora kaya SRAM, sing duwe set baris alamat sing tetep, EMIF ngatur ruang memori dadi bank, baris, lan kolom. Ngalih ing antarane bank-bank lan larik pirso sawetara overhead, supaya sampeyan kudu kasebut kanthi teliti, supaya akses memori kanggo nggunakake EMIF irit. EMIF uga multipleks alamat baris lan kolom liwat baris alamat padha, ngurangi jumlah lencana dibutuhake kanggo ukuran EMIF tartamtu.
Versi EMIF sing luwih cepet, kayata DDR, DDR2, DDR3, DDR4, lan DDR5, ngetrapake syarat integritas sinyal sing ketat sing kudu ditimbang dening para desainer PCB.
Piranti EMIF ana ing antarane jinis RAM sing paling murah lan kapasitas dhuwur sing kasedhiya, dadi pilihan sing populer. Komponen utama antarmuka EMIF yaiku IP EMIF, sing ngatur tugas sing ana gandhengane karo alamat multiplexing, refreshing, lan ngalih ing antarane baris lan bank. Desain iki ngidini sistem liyane bisa ngakses EMIF tanpa kudu ngerti arsitektur internal.

Informasi Gegandhengan Antarmuka Memori Eksternal Pusat Dhukungan IP

2.3.1.4.1. Alamat Span Extender IP
Alamat Span Extender Altera FPGA IP ngidini antarmuka host sing dipetakan ing memori kanggo ngakses peta alamat sing luwih gedhe utawa luwih cilik tinimbang ambane sinyal alamat sing diidinake. Alamat Span Extender IP pamisah spasi addressable menyang sawetara windows kapisah supaya host bisa ngakses bagean cocok saka memori liwat jendhela.
Address Span Extender ora mbatesi ambane host lan agen menyang konfigurasi 32-bit lan 64bit. Sampeyan bisa nggunakake Address Span Extender karo 1-64 bit alamat windows.

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 29

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform
726952 | 2025.07.16

Gambar 13. Alamat Span Extender Altera FPGA IP
Alamat Tembung Agen

Alamat Span Extender

Tabel pemetaan
Port Kontrol A

…

Daftar Kontrol 0 Daftar Kontrol Z-1

Alamat Host sing ditambahi H

Informasi sing gegandhengan
Pandhuan pangguna Quartus® Prime Pro Edition: Desainer Platform Waca topik Alamat Span Extender Intel® FPGA IP kanggo informasi luwih lengkap.

2.3.1.4.2. Nggunakake Alamat Span Extender IP karo Prosesor Nios V
Prosesor Nios V 32-bit bisa ngatasi nganti 4 GB rentang alamat. Yen EMIF ngemot luwih saka 4GB memori, ngluwihi span alamat maksimum sing didhukung, nggawe sistem Desainer Platform minangka salah. IP Extender Span Alamat dibutuhake kanggo ngrampungake masalah iki kanthi mbagi ruang alamat EMIF siji dadi pirang-pirang jendhela sing luwih cilik.
Altera nyaranake sampeyan nimbang parameter ing ngisor iki.

Tabel 21. Parameter Span Extender Alamat

Paramèter

Setelan sing Disaranake

Datapath Jembar
Jembar alamat Master Byte ditambahi

Pilih 32-bit, sing ana hubungane karo prosesor 32-bit. Gumantung ing ukuran memori EMIF.

Abdi Tembung Alamat Jembar Burstcount Jembar

Pilih 2 GB utawa kurang. Rentang alamat sing isih ana ing prosesor Nios V dilindhungi undhang-undhang kanggo IP alus sing ditempelake liyane.
Mulai karo 1 lan mboko sithik nambah nilai iki kanggo nambah kinerja.

Jumlah sub-windows

Pilih 1 sub-jendhela yen sampeyan nyambungake EMIF menyang prosesor Nios V minangka instruksi lan memori data, utawa loro-lorone. Ngalih ing antarane sawetara sub-jendhela nalika prosesor Nios V dieksekusi saka EMIF mbebayani.

Aktifake Port Kontrol Budak

Pateni port kontrol budak yen sampeyan nyambungake EMIF menyang prosesor Nios V minangka instruksi lan / utawa memori data. Keprihatinan sing padha karo Jumlah sub-windows.

Maksimum Ditundha Wacan

Mulai karo 1 lan mboko sithik nambah nilai iki kanggo nambah kinerja.

Nios® V Embedded Processor Design Handbook 30

Kirimi Umpan Balik

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform 726952 | 2025.07.16
Gambar 14. Nyambungake Instruksi lan Data Manager kanggo Alamat Span Extender

Gambar 15. Pemetaan Alamat

Elinga yen Address Span Extender bisa ngakses kabeh ruang memori 8GB EMIF. Nanging, liwat Address Span Extender, prosesor Nios V mung bisa ngakses ruang memori 1GB pisanan EMIF.

Gambar 16. Diagram Blok Sederhana

Sistem Desainer Platform

Sisa 3 GB

Alamat prosesor Nios V

span kanggo ditempelake

NNioios sVV PProrocecsesosor r
M

IP alus ing sistem sing padha.
1 GB jendhela

Span Alamat

Extender

Mung pisanan 1 GB

saka memori EMIF disambungake menyang Nios V

EMIF

prosesor.

8 GB
S

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 31

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform
726952 | 2025.07.16
2.3.1.4.3. Netepake Address Span Extender Linker Memory Device 1. Netepake Address Span Extender (EMIF) minangka vektor reset. Utawa, sampeyan bisa nemtokake vektor reset prosesor Nios V kanggo kenangan liyane, kayata OCRAM utawa piranti lampu kilat.
Gambar 17. Multiple Options minangka Reset Vector
Nanging, Editor Paket Dhukungan Papan (BSP) ora bisa kanthi otomatis ndhaptar Address Span Extender (EMIF) minangka memori sing bener. Gumantung ing pilihan sing digawe, sampeyan bisa ndeleng loro kahanan beda minangka ditampilake ing tokoh ing ngisor iki. Gambar 18. Kesalahan BSP nalika Nemtokake Address Span Extender (EMIF) minangka Vektor Reset

Nios® V Embedded Processor Design Handbook 32

Kirimi Umpan Balik

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform 726952 | 2025.07.16
Gambar 19. EMIF ilang nalika Nemtokake Kenangan Liyane minangka Vektor Reset

2. Sampeyan kudu nambahake Address Span Extender (EMIF) kanthi manual nggunakake Add Memory Device, Add Linker Memory Region, lan Add Linker Section Mappings ing tab BSP Linker Script.
3. Tindakake langkah iki:
a. Nemtokake span alamat saka Address Span Extender nggunakake Peta Memori (Example ing tokoh ing ngisor iki migunakake Address Span Extender kisaran saka 0x0 kanggo 0x3fff_ffff).
Gambar 20. Peta Memori

b. Klik Tambah Piranti Memori, lan isi adhedhasar informasi ing Peta Memori desain sampeyan: i. Jeneng piranti: emif_ddr4. Cathetan: Priksa manawa sampeyan nyalin jeneng sing padha saka Peta Memori. ii. Alamat dhasar: 0x0 iii. Ukuran: 0x40000000
c. Klik Tambah kanggo nambah wilayah memori linker anyar:

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 33

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform
726952 | 2025.07.16

Tabel 22. Nambahake Linker memori Region

Langkah-langkah

Reset Vektor

emif_ddr4

Kenangan liyane

Tambah Wilayah Memori Linker anyar sing diarani reset. Tambah Region memori Linker anyar kanggo

· Jeneng Wilayah: reset

emif_ddr4.

· Ukuran Wilayah: 0x20

· Jeneng Wilayah: emif_ddr4

· Piranti Memori: emif_ddr4

· Ukuran Wilayah: 0x40000000

· Offset Memori: 0x0

· Piranti Memori: emif_ddr4

· Offset Memori: 0x0

Tambah Region memori Linker anyar kanggo

isih emif_ddr4.

· Jeneng Wilayah: emif_ddr4

· Ukuran Wilayah: 0x3fffffe0

· Piranti Memori: emif_ddr4

· Offset Memori: 0x20

Gambar 21. Wilayah Linker nalika Nemtokake Address Span Extender (EMIF) minangka Vektor Reset

Gambar 22. Wilayah Linker nalika Nemtokake Kenangan Liyane minangka Vektor Reset
d. Sawise emif_ddr4 ditambahake menyang BSP, sampeyan bisa milih kanggo bagean Linker.
Gambar 23. Added Address Span Extender (EMIF) Kasil

e. Nglirwakake bebaya babagan piranti memori emif_ddr4 ora katon ing desain SOPC.
f. Terusake Nggawe BSP.
Informasi sing Gegandhengan Pambuka kanggo Metode Booting Prosesor Nios V ing kaca 51

Nios® V Embedded Processor Design Handbook 34

Kirimi Umpan Balik

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform 726952 | 2025.07.16
2.3.2. Memori Non-Volatile
Memori non-molah malih nahan isi nalika daya ngalih mati, dadi pilihan apik kanggo nyimpen informasi sing sistem kudu njupuk sawise siklus daya sistem. Memori sing ora molah malih biasane nyimpen kode boot prosesor, setelan aplikasi sing terus-terusan, lan data konfigurasi FPGA Altera. Senajan memori non-molah malih wis advantage saka nahan data nalika mbusak daya, iku luwih alon mbandhingaké memori molah malih, lan asring duwe liyane Komplek nulis lan mbusak tata cara. Memori non-molah malih uga biasane mung dijamin bisa dibusak kaping tartamtu, sawise kang bisa gagal.
Examples saka memori non-molah malih kalebu kabeh jinis lampu kilat, EPROM, lan EEPROM. Altera ngajak sampeyan nyimpen bitstreams FPGA Altera lan gambar program Nios V ing memori non-molah malih, lan nggunakake lampu kilat serial minangka piranti boot kanggo pemroses Nios V.
Informasi sing gegandhengan
· Generic Serial Flash Interface Altera FPGA IP User Guide
· Kothak Surat Client Altera FPGA IP Pandhuan Pangguna · MAX® 10 User Flash Memory Pandhuan Panganggo: On-Chip Flash Altera FPGA IP Core
2.4. Jam lan Reset Praktik Paling Apik
Ngerti carane jam prosesor Nios V lan domain reset sesambungan karo saben peripheral nyambung menyang iku penting. Sistem prosesor Nios V prasaja diwiwiti karo domain jam siji, lan bisa rumit karo sistem domain multi-jam nalika domain jam cepet tabrakan karo domain jam alon. Sampeyan kudu nyathet lan mangerteni carane urutan domain sing beda-beda iki metu saka reset lan priksa manawa ora ana masalah subtle.
Kanggo praktik paling apik, Altera nyaranake supaya prosesor Nios V lan memori boot ing domain jam sing padha. Aja ngeculake prosesor Nios V saka reset ing domain jam cepet nalika boot saka memori sing manggon ing domain jam banget alon, kang bisa nimbulaké kesalahan njupuk instruksi. Sampeyan bisa uga mbutuhake sawetara urutan manual ngluwihi apa sing disedhiyakake Desainer Platform kanthi gawan, lan ngrancang topologi rilis reset miturut kasus panggunaan sampeyan. Yen sampeyan pengin ngreset sistem sawise teka munggah lan mbukak kanggo nalika, aplikasi anggit padha kanggo urutan reset sistem lan kirim Reset initialization requirement.
2.4.1. Sistem JTAG jam
Nemtokake watesan jam ing saben sistem prosesor Nios V minangka pertimbangan desain sistem sing penting lan dibutuhake kanggo tumindak sing bener lan deterministik. Quartus Prime Timing Analyzer nindakake analisis wektu statis kanggo validasi kinerja wektu kabeh logika ing desain sampeyan nggunakake kendala, analisis, lan metodologi pelaporan standar industri.
Example 1. Jam dhasar 100 MHz kanthi Siklus Tugas 50/50 lan 16 MHz JTAG jam
#**************************************************************** # Nggawe Jam 100MHz #****************************************************************** create_clock -name {clk} -periode 10 [get_ports {clk}] #************************ Gawe 16MHz JTAG Jam #************************

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 35

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] Informasi Terkait Quartus Prime Timing Analyzer Cookbook
2.4.2. Reset Antarmuka Panjaluk
prosesor Nios V kalebu fasilitas request reset opsional. Fasilitas panyuwunan reset kasusun saka sinyal reset_req lan reset_req_ack.
Kanggo ngaktifake request reset ing Platform Designer: 1. Bukak Nios V Prosesor IP Parameter Editor. 2. Ing Gunakake Reset Request setelan, nguripake Tambah Reset Request Interface
pilihan.
Gambar 24. Aktifake Request Reset Prosesor Nios V
Sinyal reset_req tumindak kaya interupsi. Nalika sampeyan negesake reset_req, sampeyan njaluk ngreset menyang inti. Inti ngenteni transaksi bis sing luar biasa kanggo ngrampungake operasi. Kanggo example, yen ana transaksi akses memori sing ditundha, inti ngenteni respon lengkap. Kajaba iku, inti nampa respon instruksi sing ditundha nanging ora ngetokake panjaluk instruksi sawise nampa sinyal reset_req.
Operasi reset kasusun saka aliran ing ngisor iki: 1. Rampung kabeh operasi sing ditundha 2. Flush pipa internal 3. Setel Program Counter menyang vektor reset 4. Reset inti Kabeh operasi reset njupuk sawetara siklus jam. Reset_req kudu tetep ditegesake nganti reset_req_ack ditegesake nuduhake operasi reset inti wis kasil rampung. Gagal nglakoni nyebabake negara inti dadi non-deterministik.

Nios® V Embedded Processor Design Handbook 36

Kirimi Umpan Balik

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform 726952 | 2025.07.16
2.4.2.1. Kasus Gunakake Khas
· Sampeyan bisa negesake sinyal reset_req saka daya-on kanggo nyegah inti prosesor Nios V miwiti eksekusi program saka vektor reset nganti host FPGA liyane ing sistem initialize memori boot prosesor Nios V. Ing kasus iki, kabeh subsistem bisa ngalami reset hardware sing resik. Prosesor Nios V ditahan tanpa wates ing negara panjalukan reset nganti host FPGA liyane miwiti memori boot prosesor.
· Ing sistem ngendi sampeyan kudu ngreset inti prosesor Nios V tanpa ngganggu liyane saka sistem, sampeyan bisa negesake sinyal reset_req kanggo resik mandeg operasi saiki inti lan miwiti maneh prosesor saka vektor reset sawise sistem ngeculake sinyal reset_req_ack.
· Host eksternal bisa nggunakake antarmuka panjalukan reset kanggo nggampangake implementasine tugas ing ngisor iki:
- Mungkasi program prosesor Nios V saiki.
- Muat program anyar menyang memori boot prosesor Nios V.
- Ngidini prosesor miwiti nglakokake program anyar.
Altera ngajak sampeyan ngleksanakake mekanisme wektu entek kanggo ngawasi negara sinyal reset_req_ack. Yen inti prosesor Nios V tiba menyang kahanan Enteni tanpa wates lan warung kanggo alesan sing ora dingerteni, ora bisa reset_req_ack negesake moho. Mekanisme wektu entek ngidini sampeyan:
· Nemtokake wektu entek pemulihan lan nindakake pemulihan sistem kanthi ngreset level sistem.
· Nindakake reset level hardware.
2.4.3. Reset Release IP
Piranti basis SDM Altera nggunakake arsitektur basis sektor sing podo karo sing nyebarake logika kain inti ing pirang-pirang sektor. Altera nyaranake sampeyan nggunakake Reset Release Altera FPGA IP minangka salah siji saka input dhisikan kanggo sirkuit reset. Piranti berbasis Intel® SDM kalebu piranti Stratix® 10, lan AgilexTM. Piranti adhedhasar pamblokiran kontrol ora kena pengaruh karo syarat iki.
Informasi sing gegandhengan
AN 891: Nggunakake Reset Release Altera FPGA IP
2.5. Nemtokake Agen Default
Desainer Platform ngidini sampeyan nemtokake agen standar sing tumindak minangka agen standar respon kesalahan. Agen gawan sing sampeyan tunjuk nyedhiyakake layanan respon kesalahan kanggo host sing nyoba akses non-decoded menyang peta alamat.
Skenario ing ngisor iki nyebabake acara sing ora didekode:
· Pelanggaran keamanan transaksi bis
· Akses transaksi menyang wilayah memori sing ora ditemtokake
· Acara pangecualian lan liya-liyane.

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 37

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform
726952 | 2025.07.16

Agen gawan kudu diutus kanggo nangani acara kuwi, ngendi transaksi undefined rerouted kanggo agen gawan lan salajengipun nanggapi kanggo Nios V prosesor karo respon kesalahan.
Informasi sing gegandhengan
· Pandhuan Pangguna Edisi Quartus Prime Pro: Desainer Platform. Netepake Agen Default
· Pandhuan Pangguna Edisi Quartus Prime Pro: Desainer Platform. Error Response Budak Altera FPGA IP
· Github – Komponen Reset Tambahan kanggo Qsys

2.6. Nemtokake Agen UART kanggo Printing
Printing migunani kanggo debugging aplikasi piranti lunak, uga kanggo ngawasi status sistem sampeyan. Altera nyaranake nyetak informasi dhasar kayata pesen wiwitan, pesen kesalahan, lan kemajuan eksekusi aplikasi piranti lunak.
Aja nggunakake printf () fungsi perpustakaan ing kahanan ing ngisor iki: · Printf () perpustakaan nimbulaké aplikasi kanggo stall yen ora host sing maca output.
Iki ditrapake kanggo JTAG UART mung. · Printf () perpustakaan nganggo jumlah gedhe saka memori program.

2.6.1. Nyegah Warung dening JTAG UART

Tabel 23. Bedane UART Tradisional lan JTAG UART

Tipe UART Tradisional UART

Katrangan
Ngirim data serial preduli saka apa host external ngrungokake. Yen ora ana host sing maca data serial, data kasebut ilang.

JTAG UART

Nulis data sing dikirim menyang buffer output lan gumantung ing host external kanggo maca saka buffer kanggo kosongaké.

Ing JTAG Pembalap UART ngenteni nalika buffer output kebak. Ing JTAG Pembalap UART ngenteni host eksternal maca saka buffer output sadurunge nulis luwih akeh ngirim data. Proses iki nyegah mundhut data ngirim.
Nanging, nalika debugging sistem ora dibutuhake, kayata nalika produksi, sistem sing dipasang dipasang tanpa PC host sing disambungake menyang J.TAG UART. Yen sistem milih JTAG UART minangka agen UART, bisa nyebabake sistem stalling amarga ora ana host eksternal sing disambungake.
Kanggo nyegah stalling dening JTAG UART, gunakake pilihan ing ngisor iki:

Nios® V Embedded Processor Design Handbook 38

Kirimi Umpan Balik

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform
726952 | 2025.07.16

Tabel 24. Nyegah Stalling dening JTAG UART

Pilihan
Ora ana antarmuka UART lan driver
Gunakake antarmuka lan driver UART liyane
Jaga JTAG Antarmuka UART (tanpa driver)

Sajrone Pangembangan Perangkat Keras (ing Desainer Platform)

Sajrone Pangembangan Perangkat Lunak (ing Editor Paket Dhukungan Papan)

Mbusak JTAG UART saka sistem

Konfigurasi hal.stdin, hal.stdout lan hal.stderr minangka Ora Ana.

Ganti JTAG UART karo liyane alus Ngatur hal.stdin, hal.stdout lan hal.stderr

UART IP

karo IP UART alus liyane.

Jaga JTAG UART ing sistem

· Ngatur hal.stdin, hal.stdout lan hal.stderr minangka Ora ana ing Editor Paket Dhukungan Papan.
· Pateni JTAG Driver UART ing tab Driver BSP.

2.7. JTAG Sinyal
Modul debug prosesor Nios V nggunakake JTAG antarmuka kanggo software ELF download lan software debugging. Nalika sampeyan debug desain karo JTAG antarmuka JTAG sinyal TCK, TMS, TDI, lan TDO dipun ginakaken minangka bagéan saka desain. Menentukan JTAG alangan sinyal ing saben sistem prosesor Nios V iku sawijining pertimbangan desain sistem penting lan dibutuhake kanggo bener lan prilaku deterministik.
Altera nyaranake manawa frekuensi jam sistem desain paling ora kaping papat tinimbang JTAG frekuensi jam kanggo mesthekake yen ing-chip instrumentation (OCI) inti fungsi bener.
Informasi sing gegandhengan · Quartus® Prime Timing Analyzer Cookbook: JTAG Sinyal
Kanggo informasi luwih lengkap babagan JTAG pedoman watesan wektu. · KDB: Apa niosv-download gagal karo prosesor Nios® V/m non-pipelined ing
JTAG frekuensi 24MHz utawa 16Mhz?
2.8. Ngoptimalake Kinerja Sistem Desainer Platform
Desainer Platform nyedhiyakake alat kanggo ngoptimalake kinerja interkoneksi sistem kanggo desain Altera FPGA.

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 39

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform
726952 | 2025.07.16
Gambar 25. Optimization Examples

mantanample ditampilake ing tokoh nuduhake langkah ing ngisor iki:
1. Nambah Pipeline Bridge kanggo ngenthengake path kritis dening manggonke: a. Antarane Manajer Instruksi lan agene b. Antarane Manager Data lan agen
2. Aplikasi True Dual port On-Chip RAM, kanthi saben port khusus kanggo Instruction Manager lan Data Manager.

Nios® V Embedded Processor Design Handbook 40

Kirimi Umpan Balik

2. Desain Sistem Perangkat Keras Prosesor Nios V karo Software Quartus Prime lan Desainer Platform 726952 | 2025.07.16
Delengen pranala sing ana gandhengane ing ngisor iki, sing menehi teknik kanggo nggunakake alat sing kasedhiya lan ganti rugi saben implementasine.
Informasi sing gegandhengan · Pandhuan pangguna Quartus® Prime Pro Edition: Desainer Platform
Deleng topik Ngoptimalake Kinerja Sistem Desainer Platform kanggo informasi luwih lengkap. · Pandhuan pangguna Quartus® Prime Standard Edition: Desainer Platform Waca topik Ngoptimalake Kinerja Sistem Desainer Platform kanggo informasi luwih lengkap.

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 41

726952 | 2025.07.16 Kirimi Umpan Balik

3. Desain Sistem Perangkat Lunak Prosesor Nios V
Bab iki nerangake aliran pangembangan piranti lunak prosesor Nios V lan piranti lunak sing bisa digunakake kanggo ngembangake sistem desain sing dipasang. Isi serves minangka liwatview sadurunge ngembangake sistem piranti lunak prosesor Nios V.
Gambar 26. Alur Desain Piranti Lunak
Miwiti

Nggawe BSP ing Desainer Platform Nggunakake Editor BSP

Nggawe BSP nggunakake Nios V Command Shell
Gawe Aplikasi CMake Build File Nggunakake Nios V Command Shell

Cathetan:

Impor BSP lan Aplikasi CMake Build File
Mbangun Aplikasi Prosesor Nios V nggunakake
RiscFree IDE kanggo Intel FPGA

Mbangun aplikasi Nios V Prosesor nggunakake sembarang
editor kode sumber baris perintah, CMake, lan Make
dhawuh
Pungkasan

Altera nyaranake sampeyan nggunakake kit pangembangan Altera FPGA utawa papan prototipe khusus kanggo pangembangan piranti lunak lan debugging. Akeh periferal lan fitur tingkat sistem mung kasedhiya nalika piranti lunak sampeyan mlaku ing papan nyata.

© Altera Corporation. Altera, logo Altera, logo `a', lan tandha Altera liyane minangka merek dagang Altera Corporation. Altera nduweni hak kanggo ngganti produk lan layanan kapan wae tanpa kabar. Altera ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi ditulis dening Altera. Pelanggan Altera disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan. * Jeneng lan merek liyane bisa uga diklaim minangka properti wong liya.

3. Desain Sistem Perangkat Lunak Prosesor Nios V 726952 | 2025.07.16
3.1. Alur Pangembangan Piranti Lunak Prosesor V Nios
3.1.1. Proyek Paket Dhukungan Papan
Proyek Nios V Board Support Package (BSP) minangka perpustakaan khusus sing ngemot kode dhukungan khusus sistem. BSP nyedhiyakake lingkungan runtime piranti lunak sing disesuaikan kanggo siji prosesor ing sistem hardware prosesor Nios V.
Piranti lunak Quartus Prime nyedhiyakake Editor Paket Dhukungan Papan Nios V lan alat sarana niosv-bsp kanggo ngowahi setelan sing ngontrol prilaku BSP.
BSP ngemot unsur ing ngisor iki: · Lapisan abstraksi hardware · Driver piranti · Paket piranti lunak opsional · Sistem operasi wektu nyata opsional
3.1.2. Proyek Aplikasi
Proyek aplikasi Nios VC / C ++ nduweni fitur ing ngisor iki: · Kasedhiya saka koleksi kode sumber lan CMakeLists.txt.
— CMakeLists.txt nyusun kode sumber lan nyambungake karo BSP lan siji utawa luwih perpustakaan opsional, kanggo nggawe siji .elf file
· Salah sawijining sumber files ngandhut fungsi utama (). · Kalebu kode sing nelpon fungsi ing perpustakaan lan BSPs.
Altera nyedhiyakake alat sarana niosv-app ing piranti lunak piranti lunak Quartus Prime kanggo nggawe Aplikasi CMakeLists.txt, lan RiscFree IDE kanggo Altera FPGA kanggo ngowahi kode sumber ing lingkungan berbasis Eclipse.
3.2. Altera FPGA Embedded Development Tools
Prosesor Nios V ndhukung piranti ing ngisor iki kanggo pangembangan piranti lunak: · Antarmuka Pangguna Grafis (GUI) – Piranti pangembangan grafis sing kasedhiya ing
Sistem Operasi (OS) Windows* lan Linux*. - Editor Paket Dhukungan Papan Nios V (Editor Nios V BSP) - Ashling RiscFree IDE kanggo Altera FPGAs · Alat Command-Line (CLI) - Piranti pangembangan sing diwiwiti saka Nios V Command Shell. Saben alat nyedhiyakake dokumentasi dhewe ing bentuk bantuan sing bisa diakses saka baris perintah. Bukak Nios V Command Shell lan ketik printah ing ngisor iki: - bantuan kanggo view menu Bantuan. - Alat Utilitas Nios V - File Alat Konversi Format - Piranti Utilitas Liyane

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 43

3. Desain Sistem Perangkat Lunak Prosesor Nios V 726952 | 2025.07.16

Tabel 25. GUI Tools lan Command-line Tools Ringkesan Tugas

tugas

Alat GUI

Alat baris printah

Nggawe BSP

Nios V BSP Editor

· Ing piranti lunak Quartus Prime Pro Edition: niosv-bsp -c -s=<.qsys file> -t= [PILIHAN] setelan.bsp
· Ing piranti lunak Quartus Prime Standard Edition: niosv-bsp -c -s=<.sopcinfo file> -t= [PILIHAN] setelan.bsp

Ngasilake BSP nggunakake .bsp ana file
Nganyari BSP

Nios V BSP Editor Nios V BSP Editor

niosv-bsp -g [OPTIONS] settings.bsp niosv-bsp -u [OPTIONS] settings.bsp

Priksa BSP

Nios V BSP Editor

niosv-bsp -q -E= [PILIHAN] setelan.bsp

Nggawe aplikasi

–

niosv-app -a= -b= -s= files direktori> [OPTIONS]

Nggawe perpustakaan pangguna

–

niosv-app -l= -s= files direktori> -p= [PILIHAN]

Ngowahi aplikasi Ngowahi perpustakaan pangguna Nggawe aplikasi

RiscFree IDE kanggo Altera FPGAs
RiscFree IDE kanggo Altera FPGAs
RiscFree IDE kanggo Altera FPGAs

Sembarang editor sumber baris printah
Sembarang editor sumber baris printah
· gawe · cmake

Nggawe perpustakaan pangguna

RiscFree IDE kanggo Altera FPGAs

· gawe · cmake

Ngundhuh aplikasi ELF
Ngonversi .elf file

RiscFree IDE kanggo Altera FPGAs
–

niosv-download
· elf2flash · elf2hex

Informasi sing gegandhengan
Ashling RiscFree Integrated Development Environment (IDE) kanggo Altera FPGAs Pandhuan pangguna

3.2.1. Editor Paket Dukungan Papan Prosesor Nios V
Sampeyan bisa nggunakake editor BSP prosesor Nios V kanggo nindakake tugas ing ngisor iki: · Nggawe utawa ngowahi proyek BSP prosesor Nios V · Ngowahi setelan, wilayah linker, lan pemetaan bagean · Pilih paket piranti lunak lan driver piranti.
Kapabilitas Editor BSP kalebu kapabilitas utilitas niosv-bsp. Proyek apa wae sing digawe ing Editor BSP uga bisa digawe nggunakake utilitas baris perintah.

Nios® V Embedded Processor Design Handbook 44

Kirimi Umpan Balik

3. Desain Sistem Perangkat Lunak Prosesor Nios V 726952 | 2025.07.16

Cathetan:

Kanggo piranti lunak Quartus Prime Standard Edition, waca AN 980: Nios V Processor Quartus Prime Software Support kanggo langkah-langkah kanggo njaluk BSP Editor GUI.

Kanggo miwiti Editor BSP, tindakake langkah iki: 1. Bukak Platform Designer, lan navigasi menyang File menu.
a. Kanggo mbukak setelan BSP sing wis ana file, klik Open… b. Kanggo nggawe BSP anyar, klik BSP Anyar… 2. Pilih tab Editor BSP lan wenehake rincian sing cocog.

Gambar 27. Bukak BSP Editor

Informasi sing gegandhengan AN 980: Nios V Processor Quartus Prime Software Support
3.2.2. RiscFree IDE kanggo Altera FPGAs
IDE RiscFree kanggo Altera FPGAs minangka IDE berbasis Eclipse kanggo prosesor Nios V. Altera nyaranake sampeyan ngembangake piranti lunak prosesor Nios V ing IDE iki amarga alasan ing ngisor iki: · Fitur dikembangake lan diverifikasi supaya kompatibel karo Nios V.
aliran mbangun prosesor. · Dilengkapi kabeh toolchains sing dibutuhake lan alat pendukung sing ngidini sampeyan
kanggo gampang miwiti pangembangan prosesor Nios V.
Informasi sing gegandhengan Ashling RiscFree Integrated Development Environment (IDE) kanggo Altera FPGAs Pandhuan pangguna
3.2.3. Nios V Utilities Tools
Sampeyan bisa nggawe, ngowahi, lan mbangun program Nios V kanthi printah sing diketik ing baris perintah utawa dipasang ing skrip. Piranti baris printah Nios V diterangake ing bagean iki ing /niosv/bin direktori.

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 45

3. Desain Sistem Perangkat Lunak Prosesor Nios V 726952 | 2025.07.16

Tabel 26. Nios V Utilities Tools

Piranti Command-Line

Ringkesan

niosv-app niosv-bsp niosv-download niosv-shell niosv-stack-report

Kanggo ngasilake lan ngatur proyek aplikasi.
Kanggo nggawe utawa nganyari setelan BSP file lan nggawe BSP files. Kanggo ngundhuh ELF file menyang prosesor Nios® V.
Kanggo mbukak Nios V Command Shell. Kanggo menehi informasi babagan sisa memori sing kasedhiya kanggo aplikasi .elf kanggo panggunaan tumpukan utawa tumpukan.

3.2.4. File Alat Konversi Format

File konversi format kadhangkala perlu nalika ngirim data saka siji sarana menyang liyane. Ing file alat konversi format ana ing
direktori instalasi software>/niosv/bin direktori.

Tabel 27. File Alat Konversi Format

Piranti Command-Line elf2flash elf2hex

Ringkesan Kanggo nerjemahake .elf file kanggo format .srec kanggo pemrograman memori lampu kilat. Kanggo nerjemahake .elf file kanggo format .hex kanggo initialization memori.

3.2.5. Piranti Utilitas Liyane

Sampeyan bisa uga mbutuhake alat baris perintah ing ngisor iki nalika mbangun sistem adhedhasar prosesor Nios V. Piranti baris perintah kasebut diwenehake dening Intel ing / quartus / bin utawa angsal saka
piranti open-source.

Tabel 28. Piranti Command-Line liyane

Piranti Command-Line

Jinis

Ringkesan

ugart-terminal

Intel-diwenehake

Kanggo ngawasi stdout lan stderr, lan menehi input menyang prosesor Nios® V
subsistem liwat stdin. Alat iki mung ditrapake kanggo JTAG UART IP nalika disambungake menyang prosesor Nios® V.

openocd

Intel-disedhiyakake Kanggo nglakokaké OpenOCD.

openocd-cfg-gen

Intel-disediakake · Kanggo nggawe konfigurasi OpenOCD file. · Kanggo nampilake JTAG indeks piranti chain.

Nios® V Embedded Processor Design Handbook 46

Kirimi Umpan Balik

726952 | 2025.07.16 Kirimi Umpan Balik
4. Konfigurasi Prosesor Nios V lan Solusi Booting
Sampeyan bisa ngatur prosesor Nios V kanggo boot lan nglakokaké piranti lunak saka lokasi memori beda. Memori boot yaiku Quad Serial Peripheral Interface (QSPI) flash, On-Chip Memory (OCRAM), utawa Tightly Coupled Memory (TCM).
Informasi sing gegandhengan · Kondisi Pemicu Daya-Up ing kaca 193 · Pemicu Daya-Up
Kanggo informasi luwih lengkap babagan pemicu daya.
4.1. Pambuka
Prosesor Nios V ndhukung rong jinis pangolahan boot: · Execute-in-Place (XIP) nggunakake fungsi alt_load () · Program disalin menyang RAM nggunakake copier boot. Pangembangan program sing disematake Nios V adhedhasar lapisan abstraksi hardware (HAL). HAL nyedhiyakake program boot loader cilik (uga dikenal minangka boot copier) sing nyalin bagean linker sing relevan saka memori boot menyang lokasi wektu mbukak nalika boot. Sampeyan bisa nemtokake program lan memori data mbukak wektu lokasi dening manipulasi setelan Papan Dhukungan Paket (BSP) Editor. bagean iki njlèntrèhaké: · Nios V prosesor boot copier sing boots sistem prosesor Nios V Panjenengan miturut
pilihan memori boot · opsi booting prosesor Nios V lan aliran umum · solusi program Nios V kanggo memori boot milih
4.2. Nyambungake Aplikasi
Nalika sampeyan generate project prosesor Nios V, BSP Editor ngasilake loro linker related files: · linker.x: Printah linker file sing digawe aplikasi sing digawefile migunakake
kanggo nggawe binar .elf file. · linker.h: Ngemot informasi babagan tata letak memori linker. Kabeh modifikasi setelan linker sing sampeyan lakoni ing proyek BSP mengaruhi isi loro linker kasebut files. Saben aplikasi prosesor Nios V ngemot bagean linker ing ngisor iki:
© Altera Corporation. Altera, logo Altera, logo `a', lan tandha Altera liyane minangka merek dagang Altera Corporation. Altera nduweni hak kanggo ngganti produk lan layanan kapan wae tanpa kabar. Altera ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi ditulis dening Altera. Pelanggan Altera disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan. * Jeneng lan merek liyane bisa uga diklaim minangka properti wong liya.

4. Konfigurasi Prosesor Nios V lan Booting Solutions 726952 | 2025.07.16

Tabel 29. Bagean Linker

.teks

Bagean Linker

.rodata

.rwdata

.bss

.tumpukan

Deskripsi Kode eksekusi. Sembarang data mung diwaca sing digunakake ing eksekusi program. Nyimpen data diwaca-tulis sing digunakake ing eksekusi program. Ngandhut data statis uninitialized. Ngandhut memori sing dialokasiake kanthi dinamis. Toko paramèter fungsi-telpon lan data sauntara liyane.

Sampeyan bisa nambah bagean linker tambahan kanggo .elf file kanggo nyekel kode lan data khusus. Bagean linker iki diselehake ing wilayah memori sing dijenengi, sing ditemtokake cocog karo piranti lan alamat memori fisik. Kanthi gawan, BSP Editor kanthi otomatis nggawe bagean linker iki. Nanging, sampeyan bisa ngontrol bagean linker kanggo aplikasi tartamtu.

4.2.1. Perilaku Nyambung
Bagean iki njlèntrèhaké prilaku ngubungake standar Editor BSP lan cara ngontrol prilaku ngubungake.

4.2.1.1. Default BSP Linking
Sajrone konfigurasi BSP, piranti nindakake langkah-langkah ing ngisor iki kanthi otomatis:
1. Nemtokake jeneng wilayah memori: Nemtokake jeneng kanggo saben piranti memori sistem lan nambah saben jeneng kanggo linker file minangka wilayah memori.
2. Golek memori paling gedhe: Ngenali wilayah memori maca-lan-nulis paling gedhe ing linker file.
3. Nemtokake bagean linker: Selehake bagean linker gawan (. teks, .rodata, .rwdata, .bss, .numpuk, lan .tumpukan) ing wilayah memori dikenali ing langkah sadurunge.
4. Nulis files: Tulis linker.x lan linker.h files.
Biasane, skema alokasi bagean linker bisa digunakake sajrone proses pangembangan piranti lunak amarga aplikasi kasebut dijamin bisa digunakake yen memori cukup gedhe.
Aturan kanggo prilaku ngubungake standar ana ing skrip Tcl sing digawe Altera bsp-set-defaults.tcl lan bsp-linker-utils.tcl sing ditemokake ing /niosv/scripts/bsp-defaults direktori. Printah niosv-bsp njaluk skrip kasebut. Aja ngowahi skrip iki langsung.

Nios® V Embedded Processor Design Handbook 48

Kirimi Umpan Balik

4. Konfigurasi Prosesor Nios V lan Booting Solutions 726952 | 2025.07.16

4.2.1.2. Konfigurasi BSP Linking
Sampeyan bisa ngatur prilaku ngubungake standar ing tab Linker Script Editor BSP. Manipulasi skrip linker nggunakake cara ing ngisor iki: · Nambah wilayah memori: Peta jeneng wilayah memori menyang piranti memori fisik. · Tambah pemetaan bagean: Peta jeneng bagean menyang wilayah memori. BSP
Editor ngijini sampeyan kanggo view peta memori sadurunge lan sawise nggawe owah-owahan.

4.3. Metode Booting Prosesor Nios V

Ana sawetara cara kanggo miwiti prosesor Nios V ing piranti Altera FPGA. Cara kanggo miwiti prosesor Nios V beda-beda miturut pilihan memori lampu kilat lan kulawarga piranti.

Tabel 30. Kenangan Lampu kilat sing didhukung kanthi Opsi Boot Masing-masing

Didhukung Boot Memories

piranti

On-Chip Flash (kanggo konfigurasi Internal)

Max 10 piranti mung (karo On-Chip Flash IP)

QSPI Flash Tujuan Umum (mung kanggo data pangguna)

Kabeh piranti FPGA sing didhukung (karo Antarmuka Lampu kilat Serial Umum FPGA IP)

Konfigurasi QSPI Flash (kanggo konfigurasi Serial Aktif)

Kontrol adhedhasar blok
piranti (karo Generic
Serial Flash Interface Intel FPGA IP)(2)

Metode Booting Prosesor Nios V

Lokasi Runtime Aplikasi

Boot Copier

aplikasi prosesor Nios V executein-panggonan saka On-Chip Flash

On-Chip Flash (XIP) + OCRAM/ RAM Eksternal (kanggo bagean data sing bisa ditulis)

alt_load() fungsi

Aplikasi prosesor Nios V disalin saka On-Chip Flash menyang RAM nggunakake mesin fotokopi boot

OCRAM / RAM njaba

Nggunakake maneh Bootloader liwat GSFI

Aplikasi prosesor Nios V dieksekusi ing papan saka lampu kilat QSPI umum

Lampu kilat QSPI tujuan umum (XIP) + OCRAM/ RAM Eksternal (kanggo bagean data sing bisa ditulis)

alt_load() fungsi

Aplikasi prosesor Nios V disalin saka lampu kilat QSPI tujuan umum menyang RAM nggunakake mesin fotokopi boot

OCRAM / RAM njaba

Bootloader liwat GSFI

aplikasi prosesor Nios V executein-panggonan saka konfigurasi QSPI lampu kilat

Konfigurasi QSPI flash (XIP) + OCRAM/ RAM Eksternal (kanggo bagean data sing bisa ditulis)

alt_load() fungsi

Aplikasi prosesor Nios V disalin saka lampu kilat konfigurasi QSPI menyang RAM nggunakake mesin fotokopi boot

OCRAM/ Bootloader RAM Eksternal liwat GSFI terus…

(2) Waca AN 980: Nios V Processor Quartus Prime Software Support kanggo dhaptar piranti.

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 49

4. Konfigurasi Prosesor Nios V lan Booting Solutions 726952 | 2025.07.16

Didhukung Boot Memories
On-chip Memory (OCRAM) Tightly Coupled Memory (TCM)

piranti
Piranti basis SDM (karo Mailbox Client Intel FPGA IP). (2)
Kabeh piranti Altera FPGA sing didhukung (2)
Kabeh piranti Altera FPGA sing didhukung(2)

Metode Booting Prosesor Nios V
Aplikasi prosesor Nios V disalin saka lampu kilat konfigurasi QSPI menyang RAM nggunakake mesin fotokopi boot
aplikasi prosesor Nios V executein-panggonan saka OCRAM
aplikasi prosesor Nios V executein-panggonan saka TCM

Lokasi Runtime Aplikasi

Boot Copier

OCRAM/ Eksternal RAM Bootloader liwat SDM

OCRAM

alt_load() fungsi

Instruction TCM (XIP) None + Data TCM (kanggo bagean data sing bisa ditulis)

Gambar 28. Alur Boot Prosesor Nios V

Reset

Prosesor mlumpat kanggo ngreset vektor (kode boot diwiwiti)

Kode aplikasi bisa disalin menyang lokasi memori liyane (gumantung pilihan boot)
Kode boot initializes prosesor

Gumantung ing opsi boot, kode boot bisa nyalin nilai awal kanggo data / kode menyang papan memori liyane (alt_load)
Kode boot miwiti kode aplikasi lan ruang memori data
Kode boot miwiti kabeh periferal sistem nganggo driver HAL (alt_main)
Entri menyang utama
Informasi sing gegandhengan · Generic Serial Flash Interface Altera FPGA IP User Guide
Nios® V Embedded Processor Design Handbook 50

Kirimi Umpan Balik

4. Konfigurasi Prosesor Nios V lan Booting Solutions 726952 | 2025.07.16
· Pedoman Pangguna IP FPGA Klien Kotak Surat · AN 980: Dukungan Perangkat Lunak Prosesor Nios V Quartus Prime
4.4. Pambuka kanggo Metode Booting Prosesor Nios V
Sistem prosesor Nios V mbutuhake gambar piranti lunak dikonfigurasi ing memori sistem sadurunge prosesor bisa miwiti nglakokake program aplikasi. Deleng Bagean Linker kanggo bagean linker standar.
Editor BSP ngasilake skrip linker sing nindakake fungsi ing ngisor iki: · Mesthekake yen piranti lunak prosesor disambungake miturut setelan linker.
saka editor BSP lan nemtokake ngendi piranti lunak manggon ing memori. · Posisi wilayah kode prosesor ing komponen memori miturut
komponen memori diutus.
Bagean ing ngisor iki kanthi ringkes nerangake cara booting prosesor Nios V sing kasedhiya.
4.4.1. Aplikasi Prosesor Nios V Execute-In-Place saka Boot Flash
Altera ngrancang pengontrol lampu kilat supaya ruang alamat lampu kilat boot bisa langsung diakses dening prosesor Nios V nalika ngreset sistem, tanpa kudu miwiti pengontrol memori utawa piranti memori. Iki mbisakake prosesor Nios V nglakokake kode aplikasi sing disimpen ing piranti boot langsung tanpa nggunakake mesin fotokopi boot kanggo nyalin kode menyang jinis memori liyane. Pengontrol lampu kilat yaiku: · Lampu kilat On-Chip nganggo IP Flash On-Chip (mung ing piranti MAX® 10) · Lampu kilat QSPI tujuan umum karo IP Antarmuka Lampu kilat Serial Umum · Konfigurasi lampu kilat QSPI nganggo Antarmuka Lampu kilat Serial Umum (kajaba MAX 10
piranti)
Nalika aplikasi prosesor Nios V eksekusi-ing-papan saka boot lampu kilat, BSP Editor nindakake fungsi ing ngisor iki: · Nyetel bagean linker .text menyang wilayah memori boot flash. · Nyetel bagean linker .bss,.rodata, .rwdata, .stack lan .heap menyang RAM
wilayah memori. Sampeyan kudu ngaktifake fungsi alt_load () ing Setelan BSP kanggo nyalin bagean data (.rodata, .rwdata,, .istiméwa) kanggo RAM nalika ngreset sistem. Bagean kode (.teks) tetep ing wilayah memori flash boot.
Informasi Terkait · Antarmuka Flash Serial Umum Pandhuan Pangguna IP FPGA Altera · Pandhuan Pangguna Memori Lampu kilat Altera MAX 10
4.4.1.1. alt_load()
Sampeyan bisa ngaktifake fungsi alt_load () ing kode HAL nggunakake BSP Editor.
Nalika digunakake ing aliran boot execute-in-place, fungsi alt_load () nindakake tugas ing ngisor iki:

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 51

4. Konfigurasi Prosesor Nios V lan Booting Solutions 726952 | 2025.07.16

· Makaryakke minangka mesin fotokopi boot mini sing nyalin bagean memori menyang RAM adhedhasar setelan BSP.
· Nyalin bagean data (.rodata, .rwdata, .istiméwa) kanggo RAM nanging ora bagean kode (.teks).Bagian kode (.teks) bagean mung diwaca lan tetep ing wilayah memori flash booting. Pemisahan iki mbantu nyilikake panggunaan RAM nanging bisa mbatesi kinerja eksekusi kode amarga akses menyang memori lampu kilat luwih alon tinimbang akses menyang RAM on-chip.

Tabel ing ngisor iki nampilake setelan lan fungsi Editor BSP:

Tabel 31. Setelan Editor BSP
Setelan Editor BSP hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Fungsi Ngaktifake fungsi alt_load(). alt_load () salinan .rodata bagean kanggo RAM. alt_load () salinan .rwdata bagean kanggo RAM. alt_load () salinan bagean .pangecualian kanggo RAM.

4.4.2. Aplikasi Prosesor Nios V Disalin saka Boot Flash menyang RAM Nggunakake Boot Copier
Prosesor Nios V lan HAL kalebu mesin fotokopi boot sing nyedhiyakake fungsi sing cukup kanggo aplikasi prosesor Nios V lan trep kanggo dileksanakake karo aliran pangembangan piranti lunak Nios V.
Nalika aplikasi nggunakake copier boot, mranata kabeh bagean linker (. teks, .tumpukan, .rwdata, .rodata, .bss, .tumpukan) menyang RAM internal utawa eksternal. Nggunakake mesin fotokopi boot kanggo nyalin aplikasi prosesor Nios V saka lampu kilat boot menyang RAM internal utawa eksternal kanggo eksekusi mbantu nambah kinerja eksekusi.
Kanggo pilihan boot iki, prosesor Nios V wiwit nglakokake piranti lunak boot copier nalika ngreset sistem. Piranti lunak nyalin aplikasi saka lampu kilat boot menyang RAM internal utawa eksternal. Sawise proses rampung, prosesor Nios V nransfer kontrol program liwat kanggo aplikasi.

Cathetan:

Yen mesin fotokopi boot ana ing lampu kilat, fungsi alt_load () ora perlu diarani amarga padha duwe tujuan sing padha.

4.4.2.1. Bootloader Prosesor Nios V liwat Antarmuka Flash Serial Umum
Bootloader liwat GSFI yaiku mesin fotokopi boot prosesor Nios V sing ndhukung memori lampu kilat QSPI ing piranti basis blok kontrol. Bootloader liwat GSFI kalebu fitur ing ngisor iki:
· Nemokake aplikasi piranti lunak ing memori sing ora molah malih.
· Mbukak bungkus lan nyalin gambar aplikasi piranti lunak menyang RAM.
· Ngalih eksekusi prosesor kanthi otomatis menyang kode aplikasi ing RAM sawise salinan rampung.

Nios® V Embedded Processor Design Handbook 52

Kirimi Umpan Balik

4. Konfigurasi Prosesor Nios V lan Booting Solutions 726952 | 2025.07.16

Gambar boot dumunung langsung sawise mesin fotokopi boot. Sampeyan kudu mesthekake Nios V prosesor ngreset TCTerms nutup kerugian kanggo wiwitan copier boot. Figure: Peta memori kanggo QSPI Flash karo Bootloader liwat GSFI map memori kanggo QSPI Flash karo Bootloader liwat GSFI nuduhake map memori lampu kilat kanggo QSPI flash nalika nggunakake copier boot. Peta memori iki nganggep memori flash memori nyimpen gambar FPGA lan piranti lunak aplikasi.

Tabel 32. Bootloader liwat GSFI kanggo Nios V Prosesor inti

Inti Prosesor Nios V
Prosesor Nios V/m

Bootloader liwat GSFI File Panggonan
/niosv/komponen/bootloader/niosv_m_bootloader.srec

Prosesor Nios V/g

/niosv/komponen/bootloader/niosv_g_bootloader.srec

Gambar 29. Peta Memori kanggo QSPI Flash karo Bootloader liwat GSFI

Data Pelanggan (*.hex)

Kode Aplikasi

Cathetan:

Reset Vektor Offset

Boot Copier

0x01E00000

Gambar FPGA (*.sof)

0x00000000

1. Ing wiwitan map memori gambar FPGA ngiring dening data Panjenengan, kang kasusun saka boot copier lan kode aplikasi.
2. Sampeyan kudu ngeset Nios V prosesor reset ngimbangi ing Platform Designer lan arah menyang wiwitan copier boot.
3. Ukuran gambar FPGA ora dingerteni. Sampeyan mung bisa ngerti ukuran pas sawise kompilasi proyek Quartus Prime. Sampeyan kudu nemtokake wates ndhuwur kanggo ukuran gambar Altera FPGA. Kanggo example, yen ukuran gambar FPGA kira-kira kurang saka 0x01E00000, nyetel Reset Offset kanggo 0x01E00000 ing Platform Designer, kang uga wiwitan copier boot.
4. A laku desain apik kasusun saka nyetel ngimbangi vektor reset ing wates sektor lampu kilat kanggo mesthekake ora sebagean mbusak saka gambar FPGA ana ing kasus aplikasi software dianyari.

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 53

4. Konfigurasi Prosesor Nios V lan Booting Solutions 726952 | 2025.07.16

4.4.2.2. Nios V Prosesor Bootloader liwat Secure Device Manager
Bootloader liwat Secure Device Manager (SDM) minangka kode aplikasi HAL sing nggunakake driver Mailbox Client Altera FPGA IP HAL kanggo booting prosesor. Altera nyaranake aplikasi bootloader iki nalika nggunakake lampu kilat konfigurasi QSPI ing piranti basis SDM kanggo boot prosesor Nios V.
Sawise ngreset sistem, prosesor Nios V pisanan boot Bootloader liwat SDM saka memori on-chip cilik lan nglakokake Bootloader liwat SDM kanggo komunikasi karo lampu kilat QSPI konfigurasi nggunakake Mailbox Client IP.
Bootloader liwat SDM nindakake tugas ing ngisor iki: · Nemokake piranti lunak Nios V ing konfigurasi lampu kilat QSPI. · Nyalin piranti lunak Nios V menyang RAM on-chip utawa RAM eksternal. · Ngalih eksekusi prosesor menyang piranti lunak Nios V ing RAM on-chip utawa
RAM njaba.
Sawise proses rampung, Bootloader liwat SDM nransfer kontrol program menyang aplikasi pangguna. Altera nyaranake organisasi memori kaya sing kasebut ing Organisasi Memori kanggo Bootloader liwat SDM.
Gambar 30. Bootloader liwat Alur Proses SDM

Konfigurasi

lampu kilat

Piranti Lunak Nios V

SDM

Piranti FPGA Berbasis SDM

IP Klien kothak layang

FPGA Logika Nios V

4 RAM njaba
Piranti Lunak Nios V

On-Chip 4

EMIF

RAM

Memori On-Chip

Nios V

Piranti lunak

Bootloader liwat SDM

1. prosesor Nios V mbukak Bootloader liwat SDM saka memori ing-chip.
2. Bootloader liwat SDM komunikasi karo lampu kilat konfigurasi lan nemokake piranti lunak Nios V.
3. Bootloader liwat SDM nyalin piranti lunak Nios V saka Lampu kilat Konfigurasi menyang RAM on-chip / RAM eksternal.
4. Bootloader liwat SDM ngalih eksekusi prosesor Nios V menyang piranti lunak Nios V ing RAM on-chip / RAM external.

4.4.3. Aplikasi Prosesor Nios V Execute-In-Place saka OCRAM
Ing cara iki, alamat reset prosesor Nios V disetel menyang alamat dhasar saka memori on-chip (OCRAM). Biner aplikasi (.hex) file dimuat menyang OCRAM nalika FPGA diatur, sawise desain hardware nyawiji ing piranti lunak Quartus Prime. Sawise prosesor Nios V ngreset, aplikasi wiwit nglakokaké lan cabang menyang titik entri.

Nios® V Embedded Processor Design Handbook 54

Kirimi Umpan Balik

4. Konfigurasi Prosesor Nios V lan Booting Solutions 726952 | 2025.07.16

Cathetan:

· Execute-In-Place saka OCRAM ora mbutuhake mesin fotokopi boot amarga aplikasi prosesor Nios V wis ana ing sistem reset.
· Altera nyaranake ngaktifake alt_load () kanggo cara booting iki supaya piranti lunak ditempelake tumindak identik nalika ngreset tanpa reconfiguring gambar piranti FPGA.
· Sampeyan kudu ngaktifake fungsi alt_load () ing Setelan BSP kanggo nyalin bagean .rwdata nalika ngreset sistem. Ing metode iki, nilai awal kanggo variabel sing diinisialisasi disimpen kanthi kapisah saka variabel sing cocog kanggo nyegah timpa ing eksekusi program.

4.4.4. Aplikasi Prosesor Nios V Execute-In-Place saka TCM
Cara eksekusi-ing-panggonan nyetel alamat reset prosesor Nios V menyang alamat dhasar saka memori sing digandhengake kanthi kenceng (TCM). Biner aplikasi (.hex) file dimuat menyang TCM nalika sampeyan ngatur FPGA sawise sampeyan ngumpulake desain hardware ing piranti lunak Quartus Prime. Sawise prosesor Nios V ngreset, aplikasi wiwit nglakokaké lan cabang menyang titik entri.

Cathetan:

Execute-In-Place saka TCM ora mbutuhake mesin fotokopi boot amarga aplikasi prosesor Nios V wis ana ing sistem reset.

4.5. Prosesor Nios V Booting saka On-Chip Flash (UFM)

Prosesor Nios V booting lan ngeksekusi piranti lunak saka on-chip flash (UFM) kasedhiya ing MAX 10 piranti FPGA. Prosesor Nios V ndhukung rong pilihan boot ing ngisor iki nggunakake On-Chip Flash ing mode Konfigurasi Internal:
· Aplikasi prosesor Nios V dieksekusi ing panggonan saka On-Chip Flash.
· Aplikasi prosesor Nios V disalin saka On-Chip Flash menyang RAM nggunakake mesin fotokopi boot.

Tabel 33. Kenangan Lampu kilat sing didhukung kanthi Pilihan Booting

Didhukung Boot Memories

Metode Booting Nios V

Lokasi Runtime Aplikasi

Boot Copier

MAX 10 piranti mung (karo OnChip Flash IP)

aplikasi prosesor Nios V executein-panggonan saka On-Chip Flash
Aplikasi prosesor Nios V disalin saka On-Chip Flash menyang RAM nggunakake mesin fotokopi boot

On-Chip Flash (XIP) + OCRAM/ RAM Eksternal (kanggo bagean data sing bisa ditulis)

alt_load() fungsi

OCRAM / RAM njaba

Nggunakake maneh Bootloader liwat GSFI

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 55

4. Konfigurasi Prosesor Nios V lan Booting Solutions 726952 | 2025.07.16

Gambar 31.

Desain, Konfigurasi, lan Alur Booting
Desain · Gawe proyek adhedhasar Prosesor Nios V nggunakake Desainer Platform. · Priksa manawa ana RAM eksternal utawa RAM on-chip ing desain sistem.

Konfigurasi lan Kompilasi FPGA
· Setel mode konfigurasi internal sing padha ing On-chip Flash IP ing Platform Designer lan piranti lunak Quartus Prime. · Setel agen reset prosesor Nios V menyang On-chip Flash. · Pilih metode inisialisasi UFM sing disenengi. · Gawe desain sampeyan ing Desainer Platform. · Kompilasi proyek sampeyan ing piranti lunak Quartus Prime.

Panganggo Aplikasi BSP Project · Nggawe Nios V prosesor HAL BSP adhedhasar .sopcinfo file digawe dening Platform Designer. · Sunting setelan BSP prosesor Nios V lan Skrip Linker ing Editor BSP. · Nggawe proyek BSP.
Project APP Aplikasi Panganggo · Ngembangake kode aplikasi prosesor Nios V. · Kompilasi aplikasi prosesor Nios V lan ngasilake aplikasi prosesor Nios V (.hex) file. · Kompilasi maneh proyek sampeyan ing piranti lunak Quartus Prime yen sampeyan mriksa pilihan isi memori Initialize ing Intel FPGA On-Chip Flash IP.

Pemrograman Files Konversi, Download lan Run · Generate On-Chip Flash .pof file nggunakake Convert Programming Files fitur ing piranti lunak Quartus Prime.
· Program .pof file menyang piranti MAX 10 sampeyan. · Power cycle hardware sampeyan.
4.5.1. MAX 10 FPGA On-Chip Flash Description
Piranti FPGA MAX 10 ngemot lampu kilat on-chip sing dipérang dadi rong bagéan: · Configuration Flash Memory (CFM) — nyimpen data konfigurasi hardware kanggo
MAX 10 FPGA. · User Flash Memory (UFM) — nyimpen data pangguna utawa aplikasi piranti lunak.
Arsitektur UFM piranti MAX 10 minangka gabungan saka IP alus lan hard. Sampeyan mung bisa ngakses UFM nggunakake On-Chip Flash IP Core ing piranti lunak Quartus Prime.
Inti IP Flash On-chip ndhukung fitur ing ngisor iki: · Akses maca utawa nulis menyang sektor UFM lan CFM (yen diaktifake ing Desainer Platform)
nggunakake data Avalon MM lan kontrol budak antarmuka. · Ndhukung mbusak kaca, mbusak sektor lan nulis sektor. · Model simulasi kanggo akses maca / nulis UFM nggunakake macem-macem alat simulasi EDA.

Nios® V Embedded Processor Design Handbook 56

Kirimi Umpan Balik

4. Konfigurasi Prosesor Nios V lan Booting Solutions 726952 | 2025.07.16

Tabel 34. Wilayah Lampu kilat On-chip ing MAX 10 Piranti FPGA

Wilayah Flash

Fungsionalitas

Konfigurasi Memori Lampu kilat (sektor CFM0-2)

konfigurasi FPGA file panyimpenan

Memori Lampu kilat pangguna (sektor UFM0-1)

aplikasi prosesor Nios V lan data pangguna

Piranti MAX 10 FPGA ndhukung sawetara mode konfigurasi lan sawetara mode iki ngidini CFM1 lan CFM2 digunakake minangka wilayah UFM tambahan. Tabel ing ngisor iki nuduhake lokasi panyimpenan saka gambar konfigurasi FPGA adhedhasar MAX 10 mode konfigurasi FPGA.

Tabel 35. Lokasi Panyimpenan Gambar Konfigurasi FPGA

Mode Konfigurasi Gambar kompres ganda

CFM2 Gambar Kompres 2

CFM1

CFM0 Gambar Kompres 1

Gambar tunggal sing ora dikompres

UFM virtual

Gambar sing ora dikompres

Gambar tunggal sing ora dikompres kanthi Inisialisasi Memori

Gambar sing ora dikompres (karo isi memori on-chip sing wis diinisialisasi)

Gambar kompres tunggal kanthi Inisialisasi Memori Gambar kompres (kanthi isi memori on-chip sing wis diinisialisasi)

Gambar kompres tunggal

UFM virtual

Gambar sing dikompres

Sampeyan kudu nggunakake inti On-chip Flash IP kanggo akses menyang memori lampu kilat ing MAX 10 FPGAs. Sampeyan bisa instantiate lan nyambungake On-chip Flash IP menyang piranti lunak Quartus Prime. Prosesor inti alus Nios V nggunakake Interkoneksi Desainer Platform kanggo komunikasi karo On-chip Flash IP.
Gambar 32. Sambungan antarane On-chip Flash IP lan Prosesor Nios V

Cathetan:

Priksa manawa port csr Flash On-chip disambungake menyang data_manager prosesor Nios V supaya prosesor bisa ngontrol operasi nulis lan mbusak.
Inti IP Flash On-chip bisa nyedhiyakake akses menyang limang sektor lampu kilat - UFM0, UFM1, CFM0, CFM1, lan CFM2.
Informasi penting babagan sektor UFM lan CFM.: · Sektor CFM dimaksudaké kanggo konfigurasi (bitstream) data (* .pof) panyimpenan.
· Data pangguna bisa disimpen ing sektor UFM lan bisa uga didhelikake, yen setelan sing bener dipilih ing alat Desainer Platform.
· Piranti tartamtu ora duwe sektor UFM1. Sampeyan bisa deleng tabel: UFM lan CFM Sector Size kanggo sektor kasedhiya ing saben MAX 10 piranti FPGA individu.

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 57

4. Konfigurasi Prosesor Nios V lan Booting Solutions 726952 | 2025.07.16

· Sampeyan bisa ngatur CFM2 minangka UFM virtual kanthi milih mode konfigurasi Gambar Uncompressed Tunggal.
· Sampeyan bisa ngatur CFM2 lan CFM1 minangka UFM virtual kanthi milih mode konfigurasi Gambar Single Uncompressed.
· Ukuran saben sektor beda-beda karo piranti MAX 10 FPGA sing dipilih.

Tabel 36.

Ukuran Sektor UFM lan CFM
Tabel iki nampilake ukuran UFM lan CFM arrays.

piranti

Kaca saben Sektor

UFM1 UFM0 CFM2 CFM1 CFM0

Ukuran Halaman (Kbit)

Panganggo maksimum
Ukuran Memori Flash (Kbit) (3)

Ukuran Memori Konfigurasi Total (Kbit)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

Ukuran OCRAM (Kbit)
108 189 378 549 675 1260 1638

Informasi sing gegandhengan · Pandhuan Pangguna Konfigurasi FPGA MAX 10 · Pandhuan Pangguna Memori Kilat Pangguna Altera MAX 10

4.5.2. Aplikasi Prosesor Nios V Execute-In-Place saka UFM

Solusi Execute-In-Place saka UFM cocok kanggo aplikasi prosesor Nios V sing mbutuhake panggunaan memori on-chip sing winates. Fungsi alt_load () makaryakke minangka mini boot copier sing nyalin bagean data (.rodata, .rwdata, utawa .istiméwa) saka memori boot kanggo RAM adhedhasar setelan BSP. Bagian kode (.text),
kang bagean diwaca mung, tetep ing wilayah memori Flash MAX 10 On-chip. Persiyapan iki nyilikake panggunaan RAM nanging bisa mbatesi kinerja eksekusi kode amarga akses menyang memori lampu kilat luwih alon tinimbang RAM on-chip.

Aplikasi prosesor Nios V diprogram ing sektor UFM. Vektor reset prosesor Nios V nuduhake alamat dhasar UFM kanggo nglakokake kode saka UFM sawise sistem ngreset.

Yen sampeyan nggunakake debugger tingkat sumber kanggo debug aplikasi, sampeyan kudu nggunakake breakpoint hardware. Iki amarga UFM ora ndhukung akses memori acak, kang perlu kanggo debugging breakpoint alus.

Cathetan:

Sampeyan ora bisa mbusak utawa nulis UFM nalika nindakake eksekusi-ing-panggonan ing MAX 10. Ngalih menyang pendekatan copier boot yen sampeyan kudu mbusak utawa nulis UFM.

(3) Nilai maksimum bisa, kang gumantung ing mode konfigurasi sampeyan milih.

Nios® V Embedded Processor Design Handbook 58

Kirimi Umpan Balik

4. Konfigurasi Prosesor Nios V lan Booting Solutions 726952 | 2025.07.16

Gambar 33. Aplikasi Prosesor Nios V XIP saka UFM

Max 10 Piranti

.POF
Nios V Hardware .SOF
Nios V Software .HEX

Quartus Programmer

On-Chip Flash

CFM

Nios V Hardware

UFM

Piranti Lunak Nios V

Konfigurasi Internal

On-Chip Flash IP

Logika FPGA
Prosesor Nios V Kab

On-Chip RAM

njaba

RAM

EMIF

4.5.2.1. Alur Desain Hardware
Bagean ing ngisor iki njlèntrèhaké cara langkah-langkah kanggo mbangun sistem bootable kanggo aplikasi prosesor Nios V saka On-Chip Flash. mantanample ngisor iki dibangun nggunakake piranti MAX 10.
Setelan Komponen IP
1. Nggawe proyek prosesor Nios V nggunakake Quartus Prime lan Platform Designer. 2. Priksa manawa RAM external utawa On-Chip Memory (OCRAM) ditambahake menyang Platform
Sistem desainer.

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 59

4. Konfigurasi Prosesor Nios V lan Booting Solutions 726952 | 2025.07.16
Gambar 34. ExampSambungan IP ing Desainer Platform kanggo Booting Nios V saka OnChip Flash (UFM)

3. Ing editor parameter On-Chip Flash IP, setel Mode Konfigurasi menyang salah siji saka ing ngisor iki, miturut preferensi desain sampeyan: · Gambar Uncompressed Tunggal · Gambar Kompresi Tunggal · Gambar Uncompressed Tunggal karo Initialization Memori · Gambar Compressed Tunggal karo Initialization Memori
Kanggo informasi luwih lengkap babagan Gambar Dual Compressed, waca Pandhuan Panganggo Konfigurasi FPGA MAX 10 - Nganyarke Sistem Remot.

Cathetan:

Sampeyan kudu nemtokake Akses Hidden kanggo saben wilayah CFM ing On-Chip Flash IP.

Gambar 35. Pamilihan Mode Konfigurasi ing On-Chip Flash Parameter Editor

Setelan IP Flash On-Chip - Inisialisasi UFM Sampeyan bisa milih salah siji saka cara ing ngisor iki miturut pilihan sampeyan:

Nios® V Embedded Processor Design Handbook 60

Kirimi Umpan Balik

4. Konfigurasi Prosesor Nios V lan Booting Solutions 726952 | 2025.07.16

Cathetan:

Langkah-langkah ing subbab sabanjure (Alur Desain Piranti Lunak lan Pemrograman) gumantung saka pilihan sing sampeyan lakoni ing kene.

· Cara 1: Miwiti data UFM ing SOF sajrone kompilasi
Quartus Prime kalebu data initialization UFM ing SOF sajrone kompilasi. Kompilasi ulang SOF dibutuhake yen ana owah-owahan ing data UFM.
1. Priksa isi lampu kilat Initialize lan Aktifake initialization non-standar file.

Gambar 36. Miwiti Isi Lampu kilat lan Aktifake Non-default Initialization File

2. Nemtokake path saka .hex kui file (saka printah elf2hex) ing Panganggo digawe hex utawa mif file.
Gambar 37. Nambahake .hex File Path

· Cara 2: Gabungke data UFM karo SOF kompilasi sak generasi POF
Data UFM digabungake karo SOF kompilasi nalika ngowahi program files. Sampeyan ora perlu recompile SOF, sanajan data UFM diganti. Sajrone pembangunan, sampeyan ora kudu recompile SOF files kanggo owah-owahan ing aplikasi. Alterarecommend cara iki kanggo pangembang aplikasi.
1. Busak centhang Initialize flash content..
Gambar 38. Miwiti Konten Lampu kilat kanthi Non-default Initialization File

Reset Setelan Agen kanggo Prosesor Nios V Execute-In-Place Method
1. Ing editor parameter prosesor Nios V, nyetel Reset Agent kanggo On-Chip Flash.
Gambar 39. Setelan Editor Parameter Prosesor Nios V kanthi Reset Agent Set to On-Chip Flash

2. Klik Generate HDL nalika kothak dialog Generasi katon. 3. Nemtokake output file pilihan generasi banjur klik Generate.

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 61

4. Konfigurasi Prosesor Nios V lan Booting Solutions 726952 | 2025.07.16
Setelan Piranti Lunak Quartus Prime 1. Ing piranti lunak Quartus Prime, klik Piranti Piranti lan Pin Tugas
Konfigurasi Pilihan. Setel mode Konfigurasi miturut setelan ing On-Chip Flash IP. Gambar 40. Pilihan Mode Konfigurasi ing Quartus Prime Software

2. Klik OK kanggo metu saka jendhela Piranti lan Pin Pilihan,
3. Klik OK kanggo metu saka jendhela Piranti.
4. Klik Processing Start Compilation kanggo ngumpulake project lan generate file .sof file.

Cathetan:

Yen setelan mode konfigurasi ing piranti lunak Quartus Prime lan editor parameter Platform Designer beda, project Quartus Prime gagal karo pesen kesalahan ing ngisor iki.

Gambar 41.

Pesen Kesalahan kanggo Beda Setelan Mode Konfigurasi Kesalahan (14740): Mode konfigurasi ing atom "q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block" ora cocog karo setelan proyek. Nganyari lan regenerate sistem Qsys kanggo cocog setelan project.

Informasi sing gegandhengan MAX 10 FPGA Configuration User Guide

4.5.2.2. Alur Desain Piranti Lunak
Bagean iki nyedhiyakake aliran desain kanggo ngasilake lan mbangun proyek piranti lunak prosesor Nios V. Kanggo mesthekake aliran mbangun streamlined, sampeyan dianjurake kanggo nggawe wit direktori padha ing project desain. Aliran desain piranti lunak ing ngisor iki adhedhasar wit direktori iki.
Kanggo nggawe wit direktori proyek piranti lunak, tindakake langkah iki: 1. Ing folder proyek desain, gawe folder sing diarani piranti lunak. 2. Ing folder piranti lunak, gawe rong folder sing diarani hal_app lan hal_bsp.
Gambar 42. Wit Direktori Proyek Perangkat Lunak

Nios® V Embedded Processor Design Handbook 62

Kirimi Umpan Balik

4. Konfigurasi Prosesor Nios V lan Booting Solutions 726952 | 2025.07.16
Nggawe Aplikasi Proyek BSP
Kanggo miwiti Editor BSP, tindakake langkah iki: 1. Ketik Nios V Command Shell. 2. Njaluk Editor BSP karo printah niosv-bsp-editor. 3. Ing Editor BSP, klik File BSP anyar kanggo miwiti proyek BSP sampeyan. 4. Konfigurasi setelan ing ngisor iki:
· Informasi SOPC File jeneng: Nyedhiyani SOPCINFO file (.sopcinfo). · Jeneng CPU: Pilih prosesor Nios V. · Sistem operasi: Pilih sistem operasi prosesor Nios V. · Versi: Ninggalake minangka standar. · Direktori target BSP: Pilih path direktori proyek BSP. Sampeyan bisa
wis disetel ing /software/hal_bsp kanthi ngaktifake Gunakake lokasi standar. · Setelan BSP File jeneng: Ketik jeneng Setelan BSP File. · Skrip Tcl tambahan: Nyedhiyani skrip Tcl BSP kanthi ngaktifake skrip Tcl Tambahan. 5. Klik OK.
Gambar 43. Konfigurasi BSP Anyar

Konfigurasi Editor BSP lan Nggawe Proyek BSP
Sampeyan bisa nemtokake vektor pangecualian prosesor ing On-Chip Memory (OCRAM) utawa On-Chip Flash adhedhasar pilihan desain sampeyan. Nyetel memori vektor pangecualian kanggo OCRAM / RAM njaba dianjurake supaya proses interupsi luwih cepet. 1. Pindhah menyang Setelan Utama Advanced hal.linker. 2. Yen sampeyan milih On-Chip Flash minangka vektor pangecualian,
a. Aktifake setelan ing ngisor iki:

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 63

4. Konfigurasi Prosesor Nios V lan Booting Solutions 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Gambar 44. Advanced.hal.linker Settings

b. Klik tab Linker Script ing Editor BSP. c. Setel wilayah .exceptions lan .text ing Jeneng Bagean Linker kanggo
On-Chip Flash. d. Setel wilayah liyane ing dhaptar Jeneng Bagean Linker menyang On-Chip
Memori (OCRAM) utawa RAM eksternal.
Gambar 45. Setelan Wilayah Linker (Memori Vektor Pengecualian: Lampu kilat On-Chip)

3. Yen sampeyan milih OCRAM / RAM njaba minangka vektor pangecualian, a. Aktifake setelan ing ngisor iki: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Gambar 46. Setelan Wilayah Linker (Memori Vektor Pengecualian: OCRAM/RAM Eksternal)

b. Klik tab Linker Script ing Editor BSP.
c. Setel wilayah teks ing Jeneng Bagean Linker dadi Lampu kilat On-Chip.
d. Setel wilayah liyane ing dhaptar Jeneng Bagean Linker menyang Memori On-Chip (OCRAM) utawa RAM eksternal.

Nios® V Embedded Processor Design Handbook 64

Kirimi Umpan Balik

4. Konfigurasi Prosesor Nios V lan Booting Solutions 726952 | 2025.07.16
Gambar 47. Setelan Wilayah Linker (Memori Vektor Pengecualian: OCRAM)
4. Klik Generate kanggo ngasilake proyek BSP. Nggawe Proyek Aplikasi Panganggo File 1. Navigasi menyang folder piranti lunak / hal_app lan gawe sumber aplikasi sampeyan
kode. 2. Bukak Nios V Command Shell. 3. Jalanake printah ing ngisor iki kanggo ngasilake aplikasi CMakeLists.txt.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/
Mbangun Proyek Aplikasi Panganggo Sampeyan bisa milih mbangun proyek aplikasi pangguna nggunakake Ashling RiscFree IDE kanggo Altera FPGA utawa liwat antarmuka baris perintah (CLI). Yen luwih seneng nggunakake CLI, sampeyan bisa mbangun aplikasi pangguna nggunakake printah ing ngisor iki: cmake -G "Unix Makefiles” -B software/hal_app/build -S software/hal_app make -C software/hal_app/build
Aplikasi (.elf) file digawe ing folder lunak / hal_app / mbangun. Nggawe HEX File Sampeyan kudu ngasilake .hex file saka aplikasi sampeyan .elf file, supaya sampeyan bisa nggawe .pof file cocok kanggo program piranti. 1. Bukak Nios V Command Shell. 2. Kanggo boot aplikasi prosesor Nios V saka On-Chip Flash, nggunakake ing ngisor iki
baris printah kanggo ngowahi ELF dadi HEX kanggo aplikasi sampeyan. Printah iki nggawe aplikasi pangguna (onchip_flash.hex) file. piranti lunak elf2hex/hal_app/build/ .elf -o onchip_flash.hex
-b -w 8 -e 3. Kompilasi maneh desain hardware yen sampeyan mriksa pilihan isi memori Initialize ing On-Chip Flash IP (Metode 1). Iki kalebu data piranti lunak (.HEX) ing SOF file.

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 65

4. Konfigurasi Prosesor Nios V lan Booting Solutions 726952 | 2025.07.16
4.5.2.3. Pemrograman 1. Ing Quartus Prime, klik File Ngonversi Programming Files. 2. Ing Output programming file, pilih Programmer Object File (.pof) minangka Pemrograman file jinis. 3. Setel Mode menyang Konfigurasi Internal.
Gambar 48. Convert Programming File Setelan
4. Klik Options/Boot info…, jendhela MAX 10 Device Options katon. 5. Adhedhasar setelan isi lampu kilat Initialize ing On-chip Flash IP, nindakake
salah siji saka langkah ing ngisor iki: · Yen isi lampu kilat Initialize dicenthang (Metode 1), data inisialisasi UFM
kalebu ing SOF sajrone kompilasi Quartus Prime. — Pilih Page_0 kanggo sumber UFM: pilihan. Klik OK lan nerusake menyang
sabanjure. Gambar 49. Setelan Page_0 kanggo Sumber UFM yen Initialize Flash Content wis dicenthang

Nios® V Embedded Processor Design Handbook 66

Kirimi Umpan Balik

4. Konfigurasi Prosesor Nios V lan Booting Solutions 726952 | 2025.07.16
· Yen Initialize flash content ora dicenthang (Cara 2), pilih Muat memori file kanggo pilihan sumber UFM. Telusuri menyang On-chip Flash HEX sing digawe file (onchip_flash.hex) ing File path: lan klik OK. Langkah iki nambah data UFM kanthi kapisah menyang SOF file sajrone pemrograman file konversi.
Gambar 50. Setting Load Memory File kanggo Sumber UFM yen Initialize Konten Lampu kilat ora dicenthang

6. Ing Convert Programming File kothak dialog, ing Input files kanggo ngowahi bagean, klik Tambah File… lan arahake menyang Quartus Prime .sof file.
Gambar 51. Input Files kanggo Ngonversi ing Convert Programming Files kanggo Mode Gambar Tunggal

7. Klik Generate kanggo nggawe .pof file. 8. Program ing .pof file menyang piranti MAX 10 sampeyan. 9. Siklus daya hardware sampeyan.

4.5.3. Aplikasi Prosesor Nios V Disalin saka UFM menyang RAM nggunakake Boot Copier

Altera nyaranake solusi iki kanggo desain sistem prosesor MAX 10 FPGA Nios V ing ngendi sawetara iterasi pangembangan piranti lunak aplikasi lan kinerja sistem sing dhuwur dibutuhake. Copier boot dumunung ing UFM ing offset sing alamat padha karo vektor reset. Aplikasi Nios V dumunung ing jejere mesin fotokopi boot.

Kanggo pilihan boot iki, prosesor Nios V wiwit nglakokaké copier boot nalika ngreset sistem kanggo nyalin aplikasi saka sektor UFM menyang OCRAM utawa RAM external. Sawise nyalin rampung, prosesor Nios V nransfer kontrol program menyang aplikasi.

Cathetan:

Copier boot sing ditrapake padha karo Bootloader liwat GSFI.

Kirimi Umpan Balik

Nios® V Embedded Processor Design Handbook 67

4. Konfigurasi Prosesor Nios V lan Booting Solutions 726952 | 2025.07.16

Gambar 52. Aplikasi Nios V Disalin saka UFM menyang RAM nggunakake Boot Copier

Max 10 Piranti

.POF
Nios V Hardware .SOF
Nios V Software .HEX
Bootloader .SREC

Quartus Programmer

RAM njaba
Piranti Lunak Nios V

On-Chip Flash

CFM

Nios V Hardwa

Dokumen / Sumber Daya

Altera Nios V Prosesor Embedded [pdf] Pandhuan pangguna
Nios V, Nios Vm, Nios Vg, Nios Vc, Nios V Embedded Prosesor, Nios V, Embedded Prosesor, Prosesor

Referensi

Manual pangguna

Altera Nios V Prosesor Embedded

Spesifikasi

Desain Sistem Perangkat Keras Prosesor Nios V

Desain Sistem Perangkat Lunak Prosesor Nios V

Konfigurasi Prosesor Nios V lan Solusi Booting

Dokumen / Sumber Daya

Referensi

Ninggalake komentar

Batal balesan