altera Nios V ထည့်သွင်းထားသော ပရိုဆက်ဆာ အသုံးပြုသူလမ်းညွှန်

About the Nios® V Embedded Processor
၁.၁။ Altera® FPGA နှင့် Embedded ပရိုဆက်ဆာများ ပြီးသွားပါပြီ။view
Altera FPGA စက်များသည် ရွေးချယ်စရာများစွာကို ပံ့ပိုးပေးနေစဉ် ပြီးပြည့်စုံသော မိုက်ခရိုပရိုဆက်ဆာတစ်ခုအဖြစ် လုပ်ဆောင်နိုင်သော ယုတ္တိကို ဖော်ဆောင်နိုင်သည်။
သီးခြား မိုက်ခရိုပရိုဆက်ဆာများနှင့် Altera FPGA အကြား အရေးကြီးသော ခြားနားချက်မှာ Altera FPGA ထည်တွင် ၎င်းကို ပါဝါဖွင့်သည့်အခါ ယုတ္တိမရှိပေ။ Nios® V ပရိုဆက်ဆာသည် RISC-V သတ်မှတ်ချက်အပေါ်အခြေခံ၍ ပျော့ပျောင်းသောဉာဏမူပိုင်ခွင့် (IP) ပရိုဆက်ဆာဖြစ်သည်။ Nios V ပရိုဆက်ဆာအခြေခံစနစ်တွင် ဆော့ဖ်ဝဲကို သင်မလည်ပတ်မီ၊ Nios V ပရိုဆက်ဆာပါရှိသော ဟာ့ဒ်ဝဲဒီဇိုင်းဖြင့် Altera FPGA စက်ပစ္စည်းကို သင် configure လုပ်ရပါမည်။ ဒီဇိုင်း၏လိုအပ်ချက်များပေါ်မူတည်၍ Nios V ပရိုဆက်ဆာကို Altera FPGA တွင် မည်သည့်နေရာတွင်မဆို ထားနိုင်ပါသည်။

သင်၏ Altera® FPGA IP-based embedded system ကို discrete microprocessor-based system အဖြစ် ပြုမူနိုင်ရန်၊ သင့်စနစ်တွင် အောက်ပါတို့ ပါဝင်သင့်သည်- · AJTAG Altera FPGA ဖွဲ့စည်းမှုပုံစံ၊ ဟာ့ဒ်ဝဲနှင့် ဆော့ဖ်ဝဲကို ပံ့ပိုးရန် အင်တာဖေ့စ်
အမှားရှာပြင်ခြင်း · Altera FPGA ဖွဲ့စည်းမှုစနစ်အား ပါဝါတက်စေသည်။
သင့်စနစ်တွင် ဤစွမ်းရည်များရှိပါက၊ သင်သည် Altera FPGA တွင် တင်ထားသော ကြိုတင်စမ်းသပ်ထားသော ဟာ့ဒ်ဝဲဒီဇိုင်းမှ သင့်ဒီဇိုင်းကို စတင်သန့်စင်နိုင်ပါသည်။ Altera FPGA ကိုအသုံးပြုခြင်းဖြင့် ပြဿနာများကိုဖြေရှင်းရန် သို့မဟုတ် လုပ်ဆောင်နိုင်စွမ်းအသစ်များထည့်ရန် သင့်ဒီဇိုင်းကို လျင်မြန်စွာမွမ်းမံနိုင်စေပါသည်။ သင့်စနစ်၏ J ကို အသုံးပြု၍ Altera FPGA ကို ပြန်လည်ပြင်ဆင်ခြင်းဖြင့် ဤ hardware ဒီဇိုင်းအသစ်များကို အလွယ်တကူ စမ်းသပ်နိုင်သည်။TAG ကြားခံ။
ဂျေTAG interface သည် hardware နှင့် software development ကို ပံ့ပိုးပေးသည်။ J ကို အသုံးပြု၍ အောက်ပါအလုပ်များကို သင်လုပ်ဆောင်နိုင်သည်။TAG အင်တာဖေ့စ်- · Altera FPGA ကို ပြင်ဆင်သတ်မှတ်ပါ · ဆော့ဖ်ဝဲကို ဒေါင်းလုဒ်လုပ်ကာ အမှားရှာပြင်ခြင်း · UART ကဲ့သို့သော မျက်နှာပြင်မှတဆင့် Altera FPGA နှင့် ဆက်သွယ်ပါ (JTAG UART
terminal) · Debug hardware (Signal Tap embedded logic analyzer ဖြင့်) · ပရိုဂရမ် flash memory
Altera FPGA ကို Nios V ပရိုဆက်ဆာအခြေခံ ဒီဇိုင်းဖြင့် ပြင်ဆင်သတ်မှတ်ပြီးနောက်၊ ဆော့ဖ်ဝဲလ်ဖွံ့ဖြိုးတိုးတက်မှုစီးဆင်းမှုသည် သီးခြားမိုက်ခရိုကွန်ထရိုလာဒီဇိုင်းများအတွက် စီးဆင်းမှုနှင့် ဆင်တူသည်။

ဆက်စပ်အချက်အလက်များ · AN 985- Nios V ပရိုဆက်ဆာ ကျူတိုရီရယ်
ရိုးရှင်းသော Nios V ပရိုဆက်ဆာစနစ် ဖန်တီးခြင်းနှင့် Hello World အက်ပ်ကို အသုံးပြုခြင်းအကြောင်း အမြန်စတင်လမ်းညွှန်။
© Altera ကော်ပိုရေးရှင်း။ Altera၊ Altera လိုဂို၊ `a' လိုဂိုနှင့် အခြား Altera အမှတ်အသားများသည် Altera Corporation ၏ ကုန်အမှတ်တံဆိပ်များဖြစ်သည်။ Altera သည် မည်သည့် ထုတ်ကုန်နှင့် ဝန်ဆောင်မှုများကိုမဆို အသိပေးခြင်းမရှိဘဲ အချိန်မရွေး အပြောင်းအလဲပြုလုပ်ပိုင်ခွင့်ရှိသည်။ Altera သည် Altera မှ အတိအလင်း သဘောတူထားသည့်အတိုင်း ဤနေရာတွင်ဖော်ပြထားသော အချက်အလက်၊ ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုကို အသုံးပြုခြင်းမှ ဖြစ်ပေါ်လာသော တာဝန် သို့မဟုတ် တာဝန်ခံမှု မရှိဟု ယူဆပါသည်။ Altera သုံးစွဲသူများအား ထုတ်ဝေထားသော အချက်အလက်များနှင့် ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုများအတွက် အမှာစာမတင်မီ နောက်ဆုံးဗားရှင်းကို ရယူရန် အကြံပြုထားသည်။ *အခြားအမည်များနှင့် အမှတ်တံဆိပ်များကို အခြားသူများ၏ပိုင်ဆိုင်မှုအဖြစ် တောင်းဆိုနိုင်ပါသည်။

1. Nios® V Embedded Processor 726952 | 2025.07.16
· Nios V ပရိုဆက်ဆာအကိုးအကားလက်စွဲ Nios V ပရိုဆက်ဆာစွမ်းဆောင်ရည်စံညွှန်းများ၊ ပရိုဆက်ဆာဗိသုကာ၊ ပရိုဂရမ်းမင်းပုံစံနှင့် core အကောင်အထည်ဖော်မှုဆိုင်ရာ အချက်အလက်များကို ပေးပါသည်။
· Embedded Peripherals IP အသုံးပြုသူလမ်းညွှန် · Nios V Processor Software Developer Handbook

Nios V ပရိုဆက်ဆာ ဆော့ဖ်ဝဲလ် ဖွံ့ဖြိုးတိုးတက်ရေး ပတ်ဝန်းကျင်၊ ရရှိနိုင်သော ကိရိယာများနှင့် Nios V ပရိုဆက်ဆာပေါ်တွင် လုပ်ဆောင်ရန် ဆော့ဖ်ဝဲလ်တည်ဆောက်ရန် လုပ်ငန်းစဉ်ကို ဖော်ပြသည်။ · Ashling* RiscFree* Altera FPGAs အသုံးပြုသူလမ်းညွှန်အတွက် ပေါင်းစပ်ဖွံ့ဖြိုးရေးပတ်ဝန်းကျင် (IDE) သည် Altera FPGAs Arm*-based HPS နှင့် Nios V core ပရိုဆက်ဆာအတွက် RiscFree* ပေါင်းစပ်ဖွံ့ဖြိုးတိုးတက်မှုပတ်ဝန်းကျင် (IDE) ကိုဖော်ပြသည်။ · Nios V ပရိုဆက်ဆာ Altera FPGA IP ထုတ်ဝေမှုမှတ်စုများ
၁.၂။ Quartus® Prime Software ပံ့ပိုးမှု
Nios V ပရိုဆက်ဆာတည်ဆောက်ပုံသည် Quartus® Prime Pro Edition ဆော့ဖ်ဝဲလ်နှင့် Quartus Prime Standard Edition ဆော့ဖ်ဝဲလ်အတွက် ကွဲပြားသည်။ ကွဲပြားမှုများအကြောင်း နောက်ထပ်အချက်အလက်များအတွက် AN 980- Nios V Processor Quartus Prime Software Support ကို ကိုးကားပါ။
ဆက်စပ်အချက်အလက် AN 980- Nios V ပရိုဆက်ဆာ Quartus Prime ဆော့ဖ်ဝဲလ် ပံ့ပိုးမှု
၁.၃။ Nios V ပရိုဆက်ဆာလိုင်စင်
Nios V ပရိုဆက်ဆာ မူကွဲတစ်ခုစီတွင် ၎င်း၏လိုင်စင်ကီးရှိသည်။ လိုင်စင်ကီးကို သင်ရယူပြီးသည်နှင့် သက်တမ်းကုန်ဆုံးရက်အထိ Nios V ပရိုဆက်ဆာ ပရောဂျက်အားလုံးအတွက် တူညီသောလိုင်စင်ကီးကို သင်အသုံးပြုနိုင်ပါသည်။ Nios V Processor Altera FPGA IP လိုင်စင်များကို ကုန်ကျစရိတ်လုံးဝမရှိဘဲ သင် ရယူနိုင်ပါသည်။
Nios V ပရိုဆက်ဆာလိုင်စင်ကီးစာရင်းကို Altera FPGA ကိုယ်ပိုင်ဝန်ဆောင်မှုလိုင်စင်စင်တာတွင် ရနိုင်ပါသည်။ အကဲဖြတ်မှုအတွက် အကောင့်ဖွင့်ပါ သို့မဟုတ် အခမဲ့လိုင်စင်တက်ဘ်ကို နှိပ်ပြီး တောင်းဆိုချက်ပြုလုပ်ရန် သက်ဆိုင်ရာရွေးချယ်မှုများကို ရွေးချယ်ပါ။
ပုံ 1. Altera FPGA Self-Service လိုင်စင်စင်တာ

လိုင်စင်သော့များဖြင့် သင်လုပ်နိုင်သည်-
တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

1. Nios® V Embedded Processor 726952 | 2025.07.16
· သင့်စနစ်အတွင်း Nios V ပရိုဆက်ဆာကို အကောင်အထည်ဖော်ပါ။ · Nios V ပရိုဆက်ဆာစနစ်၏ အပြုအမူကို အတုယူပါ။ · အရွယ်အစားနှင့် အမြန်နှုန်းကဲ့သို့သော ဒီဇိုင်း၏လုပ်ဆောင်နိုင်စွမ်းကို စစ်ဆေးပါ။ · စက်ပစ္စည်းပရိုဂရမ်ကို ဖန်တီးပါ။ file၎။ · စက်ပစ္စည်းတစ်ခုကို အစီအစဉ်ဆွဲပြီး ဟာ့ဒ်ဝဲတွင် ဒီဇိုင်းကို အတည်ပြုပါ။
Altera FPGAs အတွက် Ashling* RiscFree* IDE တွင် ဆော့ဖ်ဝဲကို ဖန်တီးရန် သင်သည် လိုင်စင်မလိုအပ်ပါ။
ဆက်စပ်အချက်အလက်များ · Altera FPGA ကိုယ်ပိုင်ဝန်ဆောင်မှုလိုင်စင်စင်တာ
Nios V ပရိုဆက်ဆာ Altera FPGA IP လိုင်စင်ကီးများ ရယူခြင်းနှင့်ပတ်သက်သော နောက်ထပ်အချက်အလက်များအတွက်။ · Altera FPGA ဆော့ဖ်ဝဲလ်ထည့်သွင်းခြင်းနှင့် လိုင်စင်ပေးခြင်း Altera FPGA ဆော့ဖ်ဝဲကို လိုင်စင်ချထားပေးခြင်းနှင့် ပုံသေလိုင်စင်နှင့် ကွန်ရက်လိုင်စင်ဆာဗာကို သတ်မှတ်ခြင်းအကြောင်း နောက်ထပ်အချက်အလက်များအတွက်။
၁.၄။ Embedded System ဒီဇိုင်း
အောက်ဖော်ပြပါပုံသည် ဟာ့ဒ်ဝဲနှင့် ဆော့ဖ်ဝဲလ်ဖွံ့ဖြိုးတိုးတက်မှုနှစ်ခုလုံးအပါအဝင် ရိုးရှင်းသော Nios V ပရိုဆက်ဆာအခြေခံစနစ်ဒီဇိုင်းစီးဆင်းမှုကို သရုပ်ဖော်ထားသည်။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

1. Nios® V Embedded Processor 726952 | 2025.07.16

ပုံ ၇။

Nios V Processor System Design Flow
စနစ်အယူအဆ

စနစ်လိုအပ်ချက်များကို ပိုင်းခြားစိတ်ဖြာပါ။

Nios® V
ပရိုဆက်ဆာ Cores နှင့် Standard Components

System ကို Define and Generate လုပ်ပါ။
ပလပ်ဖောင်းဒီဇိုင်နာ

ဟာ့ဒ်ဝဲစီးဆင်းမှု- Intel Quartus Prime ပရောဂျက်ကို ပေါင်းစပ်ပြီး စုစည်းပါ။

ဆော့ဖ်ဝဲလ်စီးဆင်းမှု- Nios V Proposal ဆော့ဖ်ဝဲလ်ကို ဖန်တီးတည်ဆောက်ပါ။

ဟာ့ဒ်ဝဲစီးဆင်းမှု- FPGA ဒီဇိုင်းကို ဒေါင်းလုဒ်လုပ်ပါ။
ပစ်မှတ်ဘုတ်သို့

ဆော့ဖ်ဝဲလ်စီးဆင်းမှု- Nios V ပရိုဆက်ဆာဆော့ဖ်ဝဲလ်ကို စမ်းသပ်ပြီး အမှားရှာပါ။

ဆော့ဖ်ဝဲလ်သည် Spec နှင့် မကိုက်ညီဘူးလား။
ဟုတ်ကဲ့
ဟာ့ဒ်ဝဲသည် Spec နှင့် မကိုက်ညီဘူးလား။ ဟုတ်ကဲ့
စနစ် ပြီးပါပြီ။

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

726952 | 2025.07.16 တုံ့ပြန်ချက်ပေးပို့ပါ။

2. Quartus Prime Software နှင့် Platform Designer ဖြင့် Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲစနစ် ဒီဇိုင်း

ပုံ ၇။

အောက်ပါပုံသည် ပုံမှန် Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲ ဒီဇိုင်းကို သရုပ်ဖော်သည်။ Nios V Processor စနစ်သည် Hardware Design Flow ဖြစ်သည်။

စတင်ပါ။

Nios V Cores နှင့် Standard Components

Nios V အခြေခံစနစ်အား ဒီဇိုင်းရေးဆွဲရန် Platform Designer ကိုအသုံးပြုပါ။
Platform Designer ဒီဇိုင်းကို ဖန်တီးပါ။

Intel Quartus Prime Project နှင့် Platform Designer System ကို ပေါင်းစည်းပါ။
Pin Locations၊ Timing Requirements နှင့် အခြားသော Design Constraint များကို သတ်မှတ်ပေးပါ။
Intel Quartus Prime တွင် ပစ်မှတ်စက်ပစ္စည်းအတွက် ဟာ့ဒ်ဝဲကို စုစည်းပါ။

ဒေါင်းလုဒ်လုပ်ရန် အဆင်သင့်ဖြစ်ပါပြီ။
၂.၁။ Platform Designer ဖြင့် Nios V ပရိုဆက်ဆာစနစ်ဒီဇိုင်းကို ဖန်တီးခြင်း။
Quartus Prime ဆော့ဖ်ဝဲလ်တွင် Nios V ပရိုဆက်ဆာ IP core နှင့် အခြားသော IP များကို Altera FPGA စနစ်ဒီဇိုင်းအဖြစ် သတ်မှတ်ခြင်းနှင့် ပေါင်းစပ်ခြင်းလုပ်ငန်းကို ရိုးရှင်းလွယ်ကူစေသည့် Platform Designer စနစ်ပေါင်းစည်းရေးကိရိယာ ပါဝင်သည်။ Platform Designer သည် သတ်မှတ်ထားသောအဆင့်မြင့်ချိတ်ဆက်မှုမှအပြန်အလှန်ချိတ်ဆက်ယုတ္တိကိုအလိုအလျောက်ဖန်တီးပေးပါသည်။ အပြန်အလှန်ချိတ်ဆက်သည့် အလိုအလျောက်စနစ်သည် စနစ်အဆင့် HDL ချိတ်ဆက်မှုများကို သတ်မှတ်ခြင်းအတွက် အချိန်ကုန်စေသော အလုပ်တာဝန်ကို ဖယ်ရှားပေးသည်။
© Altera ကော်ပိုရေးရှင်း။ Altera၊ Altera လိုဂို၊ `a' လိုဂိုနှင့် အခြား Altera အမှတ်အသားများသည် Altera Corporation ၏ ကုန်အမှတ်တံဆိပ်များဖြစ်သည်။ Altera သည် မည်သည့် ထုတ်ကုန်နှင့် ဝန်ဆောင်မှုများကိုမဆို အသိပေးခြင်းမရှိဘဲ အချိန်မရွေး အပြောင်းအလဲပြုလုပ်ပိုင်ခွင့်ရှိသည်။ Altera သည် Altera မှ အတိအလင်း သဘောတူထားသည့်အတိုင်း ဤနေရာတွင်ဖော်ပြထားသော အချက်အလက်၊ ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုကို အသုံးပြုခြင်းမှ ဖြစ်ပေါ်လာသော တာဝန် သို့မဟုတ် တာဝန်ခံမှု မရှိဟု ယူဆပါသည်။ Altera သုံးစွဲသူများအား ထုတ်ဝေထားသော အချက်အလက်များနှင့် ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုများအတွက် အမှာစာမတင်မီ နောက်ဆုံးဗားရှင်းကို ရယူရန် အကြံပြုထားသည်။ *အခြားအမည်များနှင့် အမှတ်တံဆိပ်များကို အခြားသူများ၏ပိုင်ဆိုင်မှုအဖြစ် တောင်းဆိုနိုင်ပါသည်။

2. Quartus Prime Software နှင့် Platform Designer ဖြင့် Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲစနစ် ဒီဇိုင်း
726952 | 2025.07.16

စနစ်ဟာ့ဒ်ဝဲလိုအပ်ချက်များကို ခွဲခြမ်းစိတ်ဖြာပြီးနောက်၊ သင်သည် သင့်စနစ်လိုအပ်သော Nios V ပရိုဆက်ဆာ အူတိုင်၊ မှတ်ဉာဏ်နှင့် အခြားအစိတ်အပိုင်းများကို သတ်မှတ်ရန် Quartus Prime ကို အသုံးပြုသည်။ Platform Designer သည် ဟာ့ဒ်ဝဲစနစ်ရှိ အစိတ်အပိုင်းများကို ပေါင်းစည်းရန်အတွက် အပြန်အလှန်ချိတ်ဆက်ယုတ္တိကို အလိုအလျောက်ထုတ်ပေးပါသည်။

၂.၁.၁။ Nios V ပရိုဆက်ဆာ Altera FPGA IP ကို ချက်ခြင်းပေးခြင်း

You can instantiate any of the processor IP cores in Platform Designer IP Catalog Processors and Peripherals Embedded Processors.

ပရိုဆက်ဆာတစ်ခုစီ၏ IP core သည် ၎င်း၏ထူးခြားသောဗိသုကာကိုအခြေခံ၍ မတူညီသောဖွဲ့စည်းပုံပုံစံရွေးချယ်မှုများကို ပံ့ပိုးပေးသည်။ သင့်ဒီဇိုင်းလိုအပ်ချက်များနှင့် ကိုက်ညီစေရန် ဤဖွဲ့စည်းပုံများကို သင်သတ်မှတ်နိုင်သည်။

ဇယား ၁။

ဖွဲ့စည်းမှုရွေးချယ်စရာများ Core အမျိုးကွဲများ

ဖွဲ့စည်းမှုရွေးချယ်စရာများ

Nios V/c ပရိုဆက်ဆာ

Nios V/m ပရိုဆက်ဆာ

အမှားအယွင်းမရှိ ပြန်လည်သတ်မှတ်ရန် တောင်းဆိုချက်ကို အသုံးပြုပါ။

—

ထောင်ချောက်များ၊ ခြွင်းချက်များနှင့် အနှောင့်အယှက်များ

CPU ဗိသုကာ

ECC

Caches၊ Peripheral Regions နှင့် TCMs

—

စိတ်ကြိုက်ညွှန်ကြားချက်များ

—

Lockstep

—

Nios V/g ပရိုဆက်ဆာ

၂.၁.၁.၁။ Nios V/c Compact Microcontroller Altera FPGA IP ပုံ 2.1.1.1. Nios V/c Compact Microcontroller Altera FPGA IP ကို ချက်ခြင်း

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

2. Quartus Prime Software နှင့် Platform Designer ဖြင့် Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲစနစ် ဒီဇိုင်း
726952 | 2025.07.16

၂.၁.၁.၁.၁။ CPU Architecture Tab

ဇယား ၁။

CPU Architecture Tab

ထူးခြားချက်

ဖော်ပြချက်

Avalon® Interface ကိုဖွင့်ပါ ညွှန်ကြားချက်မန်နေဂျာနှင့် ဒေတာမန်နေဂျာအတွက် Avalon Interface ကိုဖွင့်ပါ။ ပိတ်ထားပါက၊ စနစ်သည် AXI4-Lite အင်တာဖေ့စ်ကို အသုံးပြုသည်။

mhartid CSR တန်ဖိုး

· မမှန်ကန်သော IP ရွေးချယ်မှု။ · Nios V/c ပရိုဆက်ဆာတွင် mhartid CSR တန်ဖိုးကို အသုံးမပြုပါနှင့်။

၂.၁.၁.၁.၂။ Reset Request Tab ကိုသုံးပါ။

ဇယား ၁။

Reset Request Tab Parameter ကိုသုံးပါ။

Reset Request Tab ကိုသုံးပါ။

ဖော်ပြချက်

Reset Request Interface ကိုထည့်ပါ။

· Nios V ပရိုဆက်ဆာစနစ်ရှိ အခြားအစိတ်အပိုင်းများကို မထိခိုက်ဘဲ ပြန်လည်သတ်မှတ်ရန် ဒေသခံမာစတာက ၎င်းကို ပြန်လည်သတ်မှတ်ရန် Nios V ပရိုဆက်ဆာကို အစပျိုးအသုံးပြုနိုင်သည့် ဒေသန္တရပြန်လည်သတ်မှတ်ခြင်းဆိပ်ကမ်းများကို ဖော်ထုတ်ရန် ဤရွေးချယ်မှုကို ဖွင့်ပါ။
· ပြန်လည်သတ်မှတ်ခြင်း အင်တာဖေ့စ်တွင် အဝင်ပြန်လည်သတ်မှတ်မှုအချက်ပြအချက်ပြမှုနှင့် အထွက် အက်ခ်အချက်ပြမှုတို့ ပါဝင်သည်။
· resetreq အချက်ပြမှုကို အတည်ပြုခြင်းဖြင့် Nios V ပရိုဆက်ဆာ core သို့ ပြန်လည်သတ်မှတ်ရန် တောင်းဆိုနိုင်သည်။
· ပရိုဆက်ဆာသည် ack အချက်ပြမှုကို အတည်ပြုသည့်တိုင်အောင် resetreq အချက်ပြမှုကို ဆက်လက်ခိုင်မြဲနေရပါမည်။ အချက်ပြမှုကို အခိုင်အမာ ဆက်လက်ထားရှိရန် ပျက်ကွက်ခြင်းသည် ပရိုဆက်ဆာအား အဆုံးအဖြတ်မရှိသော အခြေအနေသို့ ဖြစ်စေနိုင်သည်။
· Nios V ပရိုဆက်ဆာသည် ack အချက်ပြမှုကို အတည်ပြုခြင်းဖြင့် ပြန်လည်သတ်မှတ်ခြင်း အောင်မြင်ကြောင်း တုံ့ပြန်သည်။
· ပရိုဆက်ဆာကို အောင်မြင်စွာ ပြန်လည်သတ်မှတ်ပြီးနောက်၊ resetreq အချက်ပြမှုအား ဖျက်သိမ်းသည်အထိ ack signal ကို အကြိမ်များစွာ အခါအားလျော်စွာ အတည်ပြုနိုင်သည်။

၂.၁.၁.၁.၃။ ထောင်ချောက်များ၊ ခြွင်းချက်များနှင့် Interrupts တဘ်

ဇယား ၁။

ထောင်ချောက်များ၊ ခြွင်းချက်များနှင့် Interrupts Tab Parameters များ

ထောင်ချောက်များ၊ ခြွင်းချက်များနှင့် အနှောင့်အယှက်များ

ဖော်ပြချက်

ကိုယ်စားလှယ်ကို ပြန်လည်သတ်မှတ်ပါ။

အော့ဖ်ဆက်ကို ပြန်လည်သတ်မှတ်ပါ။

မှတ်ချက် -

Platform Designer သည် သင့်အား Reset Offset တွင် absolute address ကို သတ်မှတ်နိုင်စေမည့် Absolute option ကို ပံ့ပိုးပေးပါသည်။ ပရိုဆက်ဆာစနစ်နှင့် စနစ်ခွဲစနစ်များအပြင်ဘက်တွင် ပြန်လည်သတ်မှတ်ခြင်း vector ကို သိမ်းဆည်းသည့် မမ်မိုရီကို သိမ်းဆည်းသည့်အခါ ဤရွေးချယ်မှုကို အသုံးပြုပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

2. Quartus Prime Software နှင့် Platform Designer ဖြင့် Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲစနစ် ဒီဇိုင်း
726952 | 2025.07.16

၂.၁.၁.၁.၄။ ECC တက်ဘ်

ဇယား ၁။

ECC တက်ဘ်

ECC

Error Detection နှင့် Status Reporting ကိုဖွင့်ပါ။

ဖော်ပြချက်
· Nios V ပရိုဆက်ဆာအတွင်း RAM ပိတ်ဆို့ခြင်းအတွက် ECC လုပ်ဆောင်ချက်ကို အသုံးပြုရန် ဤရွေးချယ်မှုကို ဖွင့်ပါ။ · ECC ဝန်ဆောင်မှုများသည် 2-bits အမှားအယွင်းများအထိ ရှာဖွေတွေ့ရှိပြီး အောက်ပါအပြုအမူများအပေါ် အခြေခံ၍ တုံ့ပြန်သည်-
— ၎င်းသည် ပြုပြင်နိုင်သော အမှား 1-ဘစ်ဖြစ်ပါက၊ ပရိုဆက်ဆာပိုက်လိုင်းရှိ အမှားကို ပြုပြင်ပြီးနောက် ပရိုဆက်ဆာသည် ဆက်လက်လည်ပတ်နေပါသည်။ သို့ရာတွင်၊ အမှားပြင်ဆင်ခြင်းကို ရင်းမြစ်အမှတ်တရများတွင် ထင်ဟပ်ခြင်းမရှိပါ။
— အမှားအယွင်းကို ပြုပြင်၍မရပါက၊ ပရိုဆက်ဆာသည် ပရိုဆက်ဆာပိုက်လိုင်းနှင့် ရင်းမြစ်မှတ်ဉာဏ်များတွင် မပြုပြင်ဘဲ ဆက်လက်လည်ပတ်နေမည်ဖြစ်ပြီး၊ ၎င်းသည် ပရိုဆက်ဆာအား အဆုံးအဖြတ်မရှိသောအခြေအနေသို့ ဝင်ရောက်စေနိုင်သည်။

၂.၁.၁.၂။ Nios V/m Microcontroller Altera FPGA IP ပုံ 2.1.1.2. Nios V/m Microcontroller Altera FPGA IP ကို ချက်ခြင်း

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

2. Quartus Prime Software နှင့် Platform Designer ဖြင့် Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲစနစ် ဒီဇိုင်း
726952 | 2025.07.16

၂.၁.၁.၂.၁။ အမှားရှာတဘ်

ဇယား ၁။

Debug Tab Parameters

အမှားရှာတဘ်

ဖော်ပြချက်

Debug ကိုဖွင့်ပါ။
Debug Module မှ ပြန်လည်သတ်မှတ်ခြင်းကို ဖွင့်ပါ။

· J ကိုထည့်ရန်ဤရွေးချယ်မှုကိုဖွင့်ပါ။TAG Nios V ပရိုဆက်ဆာသို့ ပစ်မှတ်ထားသော ချိတ်ဆက်မှု module ။ · JTAG ပစ်မှတ်ချိတ်ဆက်မှု module မှတဆင့် Nios V ပရိုဆက်ဆာသို့ချိတ်ဆက်ခွင့်ပြုသည်။
JTAG FPGA ၏ interface pins များ။ · ချိတ်ဆက်မှုသည် အောက်ပါအခြေခံစွမ်းရည်များကို ပံ့ပိုးပေးသည်-
— Nios V ပရိုဆက်ဆာကို စတင်ပြီး ရပ်လိုက်ပါ — မှတ်ပုံတင်များနှင့် မှတ်ဉာဏ်များကို စစ်ဆေးပြီး တည်းဖြတ်ပါ။ — Nios V အက်ပ်ကို ဒေါင်းလုဒ်လုပ်ပါ။elf file runtime မှာ processor memory ကို ဖြတ်ပြီး
niosv-ဒေါင်းလုဒ်လုပ်ပါ။ — Nios V ပရိုဆက်ဆာပေါ်တွင် လုပ်ဆောင်နေသည့် အပလီကေးရှင်းကို အမှားရှာပါ · dm_agent port ကို ပရိုဆက်ဆာ ညွှန်ကြားချက်နှင့် ဒေတာဘတ်စ်သို့ ချိတ်ဆက်ပါ။ ဘတ်စ်ကားနှစ်စီးကြားရှိ အခြေခံလိပ်စာသည် တူညီကြောင်း သေချာပါစေ။
· dbg_reset_out နှင့် ndm_reset_in port များကို ဖော်ထုတ်ရန် ဤရွေးချယ်မှုကို ဖွင့်ပါ။ · JTAG debugger သို့မဟုတ် niosv-download -r command သည် dbg_reset_out ကို အစပျိုးသည်။
Nios V ပရိုဆက်ဆာအား ဤ port သို့ချိတ်ဆက်ထားသော စနစ်အရံများကို ပြန်လည်သတ်မှတ်ရန် ခွင့်ပြုသည်။ · ပြန်လည်သတ်မှတ်မည့်အစား dbg_reset_out အင်တာဖေ့စ်ကို ndm_reset_in သို့ ချိတ်ဆက်ရပါမည်။
ပရိုဆက်ဆာ core နှင့် timer module သို့ ပြန်လည်သတ်မှတ်ရန် interface ကို အစပျိုးရန်။ မသတ်မှတ်နိုင်သောအပြုအမူကိုတားဆီးရန် အင်တာဖေ့စ်ကိုပြန်လည်သတ်မှတ်ရန် သင်သည် dbg_reset_out အင်တာဖေ့စ်ကို မချိတ်ဆက်ရပါ။

၂.၁.၁.၁.၂။ Reset Request Tab ကိုသုံးပါ။

ဇယား ၁။

Reset Request Tab Parameter ကိုသုံးပါ။

Reset Request Tab ကိုသုံးပါ။

ဖော်ပြချက်

Reset Request Interface ကိုထည့်ပါ။

· Nios V ပရိုဆက်ဆာစနစ်ရှိ အခြားအစိတ်အပိုင်းများကို မထိခိုက်ဘဲ ပြန်လည်သတ်မှတ်ရန် ဒေသခံမာစတာက ၎င်းကို ပြန်လည်သတ်မှတ်ရန် Nios V ပရိုဆက်ဆာကို အစပျိုးအသုံးပြုနိုင်သည့် ဒေသန္တရပြန်လည်သတ်မှတ်ခြင်းဆိပ်ကမ်းများကို ဖော်ထုတ်ရန် ဤရွေးချယ်မှုကို ဖွင့်ပါ။
· ပြန်လည်သတ်မှတ်ခြင်း အင်တာဖေ့စ်တွင် အဝင်ပြန်လည်သတ်မှတ်မှုအချက်ပြအချက်ပြမှုနှင့် အထွက် အက်ခ်အချက်ပြမှုတို့ ပါဝင်သည်။
· resetreq အချက်ပြမှုကို အတည်ပြုခြင်းဖြင့် Nios V ပရိုဆက်ဆာ core သို့ ပြန်လည်သတ်မှတ်ရန် တောင်းဆိုနိုင်သည်။
· ပရိုဆက်ဆာသည် ack အချက်ပြမှုကို အတည်ပြုသည့်တိုင်အောင် resetreq အချက်ပြမှုကို ဆက်လက်ခိုင်မြဲနေရပါမည်။ အချက်ပြမှုကို အခိုင်အမာ ဆက်လက်ထားရှိရန် ပျက်ကွက်ခြင်းသည် ပရိုဆက်ဆာအား အဆုံးအဖြတ်မရှိသော အခြေအနေသို့ ဖြစ်စေနိုင်သည်။
· အမှားရှာပြင်မုဒ်တွင် resetreq အချက်ပြမှုကို အခိုင်အမာပြောဆိုခြင်းသည် ပရိုဆက်ဆာ၏အခြေအနေအပေါ် သက်ရောက်မှုမရှိပါ။
· Nios V ပရိုဆက်ဆာသည် ack အချက်ပြမှုကို အတည်ပြုခြင်းဖြင့် ပြန်လည်သတ်မှတ်ခြင်း အောင်မြင်ကြောင်း တုံ့ပြန်သည်။
· ပရိုဆက်ဆာကို အောင်မြင်စွာ ပြန်လည်သတ်မှတ်ပြီးနောက်၊ resetreq အချက်ပြမှုအား ဖျက်သိမ်းသည်အထိ ack signal ကို အကြိမ်များစွာ အခါအားလျော်စွာ အတည်ပြုနိုင်သည်။

၂.၁.၁.၁.၃။ ထောင်ချောက်များ၊ ခြွင်းချက်များနှင့် Interrupts တဘ်

ဇယား ၁။

ထောင်ချောက်များ၊ ခြွင်းချက်များနှင့် Interrupts တဘ်

ဖော်ပြချက်

ကိုယ်စားလှယ်ကို ပြန်လည်သတ်မှတ်ပါ။

Offset Interrupt မုဒ်ကို ပြန်လည်သတ်မှတ်ပါ။

· ရွေးချယ်ထားသော ပြန်လည်သတ်မှတ်ခြင်း အေးဂျင့်၏ အခြေခံလိပ်စာနှင့် ဆက်စပ်သည့် ပြန်လည်သတ်မှတ်ခြင်း vector ၏ အော့ဖ်ဆက်ကို သတ်မှတ်ပေးသည်။ · ပလပ်ဖောင်း ဒီဇိုင်နာသည် ပြန်လည်သတ်မှတ်ခြင်း အော့ဖ်ဆက်အတွက် ပုံသေတန်ဖိုးကို အလိုအလျောက် ပေးသည်။
တိုက်ရိုက် သို့မဟုတ် Vectored ကြားဖြတ်ထိန်းချုပ်ကိရိယာ အမျိုးအစားကို သတ်မှတ်ပါ။ မှတ်ချက်- Nios V/m ပိုက်လိုင်းမဟုတ်သော ပရိုဆက်ဆာသည် Vectored ကြားဖြတ်မှုများကို မပံ့ပိုးပါ။
ထို့ကြောင့်၊ ပရိုဆက်ဆာသည် Nonpipelined မုဒ်တွင်ရှိနေသောအခါ Vectored ကြားဖြတ်မုဒ်ကို ရှောင်ကြဉ်ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

2. Quartus Prime Software နှင့် Platform Designer ဖြင့် Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲစနစ် ဒီဇိုင်း
726952 | 2025.07.16

မှတ်ချက် -

၂.၁.၁.၂.၄။ CPU ဗိသုကာ

ဇယား ၁။

CPU Architecture Tab Parameters

CPU ဗိသုကာ

ဖော်ပြချက်

CPU တွင် Pipelining ကိုဖွင့်ပါ။

· သွယ်တန်းထားသော Nios V/m ပရိုဆက်ဆာကို ချက်ချင်းလုပ်ဆောင်ရန် ဤရွေးချယ်မှုကို ဖွင့်ပါ။ — IPC သည် ပိုမြင့်သော logic area နှင့် Fmax frequency နိမ့်သောကုန်ကျစရိတ်ဖြင့် မြင့်မားသည်။
· ပိုက်လိုင်းမဟုတ်သော Nios V/m ပရိုဆက်ဆာကို ချက်ချင်းလုပ်ဆောင်ရန် ဤရွေးချယ်မှုကို ပိတ်ပါ။ - Nios V/c ပရိုဆက်ဆာကဲ့သို့ပင် စွမ်းဆောင်ရည်တူညီပါသည်။ — အမှားရှာပြင်ခြင်းနှင့် အနှောင့်အယှက်ပေးနိုင်စွမ်းကို ပံ့ပိုးသည် — နိမ့်ကျသော ယုတ္တိဗေဒဧရိယာနှင့် မြင့်မားသော Fmax ကြိမ်နှုန်းကို IPC စရိတ်စကဖြင့် လျှော့ချပါ။

Avalon Interface ကိုဖွင့်ပါ။

ညွှန်ကြားချက်မန်နေဂျာနှင့် ဒေတာမန်နေဂျာအတွက် Avalon Interface ကို ဖွင့်ပါ။ ပိတ်ထားပါက၊ စနစ်သည် AXI4-Lite အင်တာဖေ့စ်ကို အသုံးပြုသည်။

mhartid CSR တန်ဖိုး

· Hart ID မှတ်ပုံတင်ခြင်း (mhartid) တန်ဖိုးသည် မူရင်းတွင် 0 ဖြစ်သည်။ · 0 နှင့် 4094 အကြားတန်ဖိုးတစ်ခုသတ်မှတ်ပါ။ · Altera FPGA Avalon Mutex Core HAL API နှင့် တွဲဖက်အသုံးပြုနိုင်သည်။

ဆက်စပ်အချက်အလက်များ မြှုပ်နှံထားသည့် အစွန်အဖျား IP အသုံးပြုသူလမ်းညွှန် – Intel FPGA Avalon® Mutex Core

၂.၁.၁.၁.၄။ ECC တက်ဘ်
ဇယား 10. ECC တက်ဘ်
ECC သည် အမှားရှာဖွေတွေ့ရှိခြင်းနှင့် အခြေအနေအစီရင်ခံခြင်းကို ဖွင့်ပါ။

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

2. Quartus Prime Software နှင့် Platform Designer ဖြင့် Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲစနစ် ဒီဇိုင်း
726952 | 2025.07.16
၂.၁.၁.၃။ Nios V/g အထွေထွေရည်ရွယ်ချက် ပရိုဆက်ဆာ Altera FPGA IP ကို ချက်ခြင်းပေးခြင်း
ပုံ 6. Nios V/g အထွေထွေရည်ရွယ်ချက် ပရိုဆက်ဆာ Altera FPGA IP – အပိုင်း 1

ပုံ ၇။

Nios V/g အထွေထွေရည်ရွယ်ချက် ပရိုဆက်ဆာ Altera FPGA IP – အပိုင်း 2 (Core Level Interrupt Controller ကို ဖွင့်ရန် ပိတ်ပါ)

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

2. Quartus Prime Software နှင့် Platform Designer ဖြင့် Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲစနစ် ဒီဇိုင်း
726952 | 2025.07.16

ပုံ ၇။

Nios V/g အထွေထွေရည်ရွယ်ချက် ပရိုဆက်ဆာ Altera FPGA IP - အပိုင်း 2 (Core Level Interrupt Controller ကိုဖွင့်ပါ)

ပုံ 9. Nios V/g အထွေထွေရည်ရွယ်ချက် ပရိုဆက်ဆာ Altera FPGA IP – အပိုင်း 3

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

2. Quartus Prime Software နှင့် Platform Designer ဖြင့် Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲစနစ် ဒီဇိုင်း
726952 | 2025.07.16
ပုံ 10. Nios V/g အထွေထွေရည်ရွယ်ချက် ပရိုဆက်ဆာ Altera FPGA IP – အပိုင်း 4

၂.၁.၁.၂.၄။ CPU ဗိသုကာ

Table 11. CPU Architecture Parameters

CPU Architecture Tab သည် Floating Point Unit ကိုဖွင့်ပါ။

ဖော်ပြချက် ပရိုဆက်ဆာအူတိုင်တွင် ရေပေါ်မှတ်ယူနစ် (“F” တိုးချဲ့မှု) ထည့်ရန် ဤရွေးချယ်မှုကို ဖွင့်ပါ။

ဘဏ်ခွဲခန့်မှန်းချက်ကို ဖွင့်ပါ။

ဌာနခွဲလမ်းညွှန်ချက်များအတွက် တည်ငြိမ်သောဌာနခွဲခန့်မှန်းချက် (နောက်ပြန်ဆုတ်ခြင်းနှင့် ရှေ့သို့မခေါ်ခြင်း) ကို ဖွင့်ပါ။

mhartid CSR တန်ဖိုး

FPU အတွက် FSQRT နှင့် FDIV ညွှန်ကြားချက်များကို ပိတ်ပါ။

· FPU ရှိ floating-point square root (FSQRT) နှင့် floating-point division (FDIV) လုပ်ဆောင်ချက်များကို ဖယ်ရှားပါ။
· runtime ကာလအတွင်း ညွှန်ကြားချက်နှစ်ခုစလုံးတွင် ဆော့ဖ်ဝဲလ်အတုအယောင်ကို အသုံးပြုပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

2. Quartus Prime Software နှင့် Platform Designer ဖြင့် Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲစနစ် ဒီဇိုင်း
726952 | 2025.07.16

၂.၁.၁.၂.၁။ အမှားရှာတဘ်

Table 12. Debug Tab Parameters

အမှားရှာတဘ်

ဖော်ပြချက်

Debug ကိုဖွင့်ပါ။
Debug Module မှ ပြန်လည်သတ်မှတ်ခြင်းကို ဖွင့်ပါ။

၂.၁.၁.၃.၃။ Lockstep Tab Table 2.1.1.3.3. Lockstep Tab
ကန့်သတ်ချက်များသည် Lockstep ပုံသေအချိန်လွန်ကာလကိုဖွင့်ပါ Extended Reset Interface ကိုဖွင့်ပါ။

ဖော်ပြချက် · dual core Lockstep စနစ်ကို ဖွင့်ပါ။ · ပြန်လည်သတ်မှတ်ခြင်းမှ ထွက်ပေါက်တွင် ပရိုဂရမ်လုပ်နိုင်သော အချိန်ကုန်ခြင်း၏ မူရင်းတန်ဖိုး (0 နှင့် 255 အကြား)။ · Extended Reset Control အတွက် ရွေးချယ်နိုင်သော Extended Reset Interface ကို ဖွင့်ပါ။ · ပိတ်ထားသည့်အခါ၊ fRSmartComp သည် Basic Reset Control ကို လုပ်ဆောင်သည်။

၂.၁.၁.၁.၂။ Reset Request Tab ကိုသုံးပါ။

Table 14. Reset Request Tab Parameter ကို အသုံးပြုပါ။

Reset Request Tab ကိုသုံးပါ။

ဖော်ပြချက်

Reset Request Interface ကိုထည့်ပါ။

· Nios V ပရိုဆက်ဆာစနစ်ရှိ အခြားအစိတ်အပိုင်းများကို မထိခိုက်ဘဲ ပြန်လည်သတ်မှတ်ရန် ဒေသခံမာစတာက ၎င်းကို ပြန်လည်သတ်မှတ်ရန် Nios V ပရိုဆက်ဆာကို အစပျိုးအသုံးပြုနိုင်သည့် ဒေသန္တရပြန်လည်သတ်မှတ်ခြင်းဆိပ်ကမ်းများကို ဖော်ထုတ်ရန် ဤရွေးချယ်မှုကို ဖွင့်ပါ။
· ပြန်လည်သတ်မှတ်ခြင်း အင်တာဖေ့စ်တွင် အဝင်ပြန်လည်သတ်မှတ်မှုအချက်ပြအချက်ပြမှုနှင့် အထွက် အက်ခ်အချက်ပြမှုတို့ ပါဝင်သည်။
· resetreq အချက်ပြမှုကို အတည်ပြုခြင်းဖြင့် Nios V ပရိုဆက်ဆာ core သို့ ပြန်လည်သတ်မှတ်ရန် တောင်းဆိုနိုင်သည်။
· ပရိုဆက်ဆာသည် ack အချက်ပြမှုကို အတည်ပြုသည့်တိုင်အောင် resetreq အချက်ပြမှုကို ဆက်လက်ခိုင်မြဲနေရပါမည်။ အချက်ပြမှုကို အခိုင်အမာ ဆက်လက်ထားရှိရန် ပျက်ကွက်ခြင်းသည် ပရိုဆက်ဆာအား အဆုံးအဖြတ်မရှိသော အခြေအနေသို့ ဖြစ်စေနိုင်သည်။
· အမှားရှာပြင်မုဒ်တွင် resetreq အချက်ပြမှုကို အခိုင်အမာပြောဆိုခြင်းသည် ပရိုဆက်ဆာ၏အခြေအနေအပေါ် သက်ရောက်မှုမရှိပါ။
· Nios V ပရိုဆက်ဆာသည် ack အချက်ပြမှုကို အတည်ပြုခြင်းဖြင့် ပြန်လည်သတ်မှတ်ခြင်း အောင်မြင်ကြောင်း တုံ့ပြန်သည်။
· ပရိုဆက်ဆာကို အောင်မြင်စွာ ပြန်လည်သတ်မှတ်ပြီးနောက်၊ resetreq အချက်ပြမှုအား ဖျက်သိမ်းသည်အထိ ack signal ကို အကြိမ်များစွာ အခါအားလျော်စွာ အတည်ပြုနိုင်သည်။

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

2. Quartus Prime Software နှင့် Platform Designer ဖြင့် Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲစနစ် ဒီဇိုင်း
726952 | 2025.07.16

၂.၁.၁.၁.၃။ ထောင်ချောက်များ၊ ခြွင်းချက်များနှင့် Interrupts တဘ်

ဇယား ၁။

Core Level Interrupt Controller ကို ပိတ်သောအခါတွင် ထောင်ချောက်များ၊ ခြွင်းချက်များနှင့် Interrupts တဘ်

ထောင်ချောက်များ၊ ခြွင်းချက်များနှင့် Interrupts တဘ်
ကိုယ်စားလှယ်ကို ပြန်လည်သတ်မှတ်ပါ။

ဖော်ပြချက်
· ပြန်လည်သတ်မှတ်ခြင်းဆိုင်ရာ vector (Nios V ပရိုဆက်ဆာ reset address) ကို ပြန်လည်သတ်မှတ်ခြင်းကုဒ် တည်ရှိသည့် မမ်မိုရီ။
· Nios V ပရိုဆက်ဆာ ညွှန်ကြားချက်မာစတာနှင့် ချိတ်ဆက်ထားသည့် မည်သည့် Memory module ကိုမဆို ရွေးချယ်နိုင်ပြီး Nios V ပရိုဆက်ဆာ boot flow မှ ပြန်လည်သတ်မှတ်ခြင်း အေးဂျင့်အဖြစ် သင်ရွေးချယ်နိုင်ပါသည်။

အော့ဖ်ဆက်ကို ပြန်လည်သတ်မှတ်ပါ။

Core Level Interrupt Controller (CLIC) ကိုဖွင့်ပါ

· ကြိုတင်မပြင်နိုင်သော ကြားဖြတ်များနှင့် ပြင်ဆင်သတ်မှတ်နိုင်သော ကြားဖြတ်အစပျိုးအခြေအနေများကို ပံ့ပိုးရန် CLIC ကိုဖွင့်ပါ။
· ဖွင့်ထားသောအခါတွင်၊ သင်သည် ပလပ်ဖောင်းတွင် အနှောင့်အယှက်ပေးသည့် အရေအတွက်ကို စီစဉ်သတ်မှတ်နိုင်သည်၊ အစပျိုးမှု အခြေအနေများကို သတ်မှတ်ကာ အချို့သော ကြားဖြတ်မှုများကို ကြိုတင်ကာကွယ်မှုအဖြစ် သတ်မှတ်နိုင်သည်။

Interrupt Mode Shadow မှတ်ပုံတင်ပါ။ Files

အနှောက်အယှက်ဖြစ်စေသည့် အကြောင်းအရာများကို လျှော့ချရန်အတွက် တိုက်ရိုက်ဖြစ်စေ သို့မဟုတ် Vectored Enable shadow register အဖြစ် ကြားဖြတ်အမျိုးအစားများကို သတ်မှတ်ပါ။

ဇယား ၁။

Core Level Interrupt Controller ကိုဖွင့်ထားသောအခါ ထောင်ချောက်များ၊ ခြွင်းချက်များနှင့် အနှောင့်အယှက်များ

ထောင်ချောက်များ၊ ခြွင်းချက်များနှင့် အနှောင့်အယှက်များ

ဖော်ပြချက်

ကိုယ်စားလှယ်ကို ပြန်လည်သတ်မှတ်ပါ။
အော့ဖ်ဆက်ကို ပြန်လည်သတ်မှတ်ပါ။
Core Level Interrupt Controller (CLIC) ကိုဖွင့်ပါ

· ပြန်လည်သတ်မှတ်ခြင်းဆိုင်ရာ vector (Nios V ပရိုဆက်ဆာ reset address) ကို ပြန်လည်သတ်မှတ်ခြင်းကုဒ် တည်ရှိသည့် မမ်မိုရီ။
· Nios V ပရိုဆက်ဆာ ညွှန်ကြားချက်မာစတာနှင့် ချိတ်ဆက်ထားသည့် မည်သည့် Memory module ကိုမဆို ရွေးချယ်နိုင်ပြီး Nios V ပရိုဆက်ဆာ boot flow မှ ပြန်လည်သတ်မှတ်ခြင်း အေးဂျင့်အဖြစ် သင်ရွေးချယ်နိုင်ပါသည်။
· ရွေးချယ်ထားသော ပြန်လည်သတ်မှတ်ခြင်း အေးဂျင့်၏ အခြေခံလိပ်စာနှင့် ဆက်စပ်သည့် ပြန်လည်သတ်မှတ်ခြင်း vector ၏ အော့ဖ်ဆက်ကို သတ်မှတ်ပေးသည်။ · ပလပ်ဖောင်း ဒီဇိုင်နာသည် ပြန်လည်သတ်မှတ်ခြင်း အော့ဖ်ဆက်အတွက် ပုံသေတန်ဖိုးကို အလိုအလျောက် ပေးသည်။
· ကြိုတင်မပြင်နိုင်သော ကြားဖြတ်များနှင့် ပြင်ဆင်သတ်မှတ်နိုင်သော ကြားဖြတ်အစပျိုးအခြေအနေများကို ပံ့ပိုးရန် CLIC ကိုဖွင့်ပါ။ · ဖွင့်ထားသောအခါတွင်၊ သင်သည် ပလပ်ဖောင်းကြားဖြတ်တောက်မှုအရေအတွက်ကို စီစဉ်သတ်မှတ်နိုင်ပြီး အစပျိုးအခြေအနေများကို သတ်မှတ်နိုင်သည်၊
နှောက်ယှက်မှုအချို့ကို ကြိုတင်ကာကွယ်မှုအဖြစ် သတ်မှတ်ပါ။

အနှောင့်အယှက်မုဒ်

· တိုက်ရိုက်၊ Vectored သို့မဟုတ် CLIC အဖြစ် ကြားဖြတ်အမျိုးအစားများကို သတ်မှတ်ပါ။

အရိပ်စာရင်း Files

· အနှောက်အယှက်ဖြစ်သောအခါ အကြောင်းအရာပြောင်းခြင်းကို လျှော့ချရန် အရိပ်စာရင်းကို ဖွင့်ပါ။
· နည်းလမ်းနှစ်ခုကို ကမ်းလှမ်းသည်-
- CLIC နှောက်ယှက်မှုအဆင့်အရေအတွက်
— CLIC နှောင့်ယှက်မှုအဆင့်များ အရေအတွက် – 1- မှတ်ပုံတင်အရေအတွက်ကို လိုချင်သည့်အခါ ဤရွေးချယ်မှုသည် အသုံးဝင်သည်။ file M20K သို့မဟုတ် M9K လုပ်ကွက်အရေအတွက်အတိအကျနှင့်ကိုက်ညီရန်မိတ္တူများ။
· shadow register ကိုအသုံးပြုရန် Nios V ပရိုဆက်ဆာကိုဖွင့်ပါ။ files သည် interrupt ပေါ်ရှိ context switching ကို လျှော့ချပေးသည်။
shadow register အကြောင်း ပိုမိုသိရှိလိုပါက files၊ Nios V Processor ရည်ညွှန်းချက်လက်စွဲကို ကိုးကားပါ။

ပလပ်ဖောင်း နှောက်ယှက်မှု ရင်းမြစ် အရေအတွက်

· 16 မှ 2048 ကြား ပလပ်ဖောင်းကြားဖြတ်တောက်မှုအရေအတွက်ကို သတ်မှတ်သည်။
မှတ်ချက်။

CLIC Vector Table Alignment

· ပလပ်ဖောင်းပြတ်တောက်သည့်ရင်းမြစ်အရေအတွက်အပေါ်အခြေခံ၍ အလိုအလျောက်ဆုံးဖြတ်သည်။ · အကြံပြုထားသောတန်ဖိုးအောက်တွင်ရှိသော ချိန်ညှိမှုကို သင်အသုံးပြုပါက၊ CLIC သည် ယုတ္တိကိုတိုးစေသည်။
vectoring တွက်ချက်မှုများကိုလုပ်ဆောင်ရန် အပို adder တစ်ခုထည့်ခြင်းဖြင့် ရှုပ်ထွေးမှု။ · အကြံပြုထားသည့်တန်ဖိုးထက်အောက် ချိန်ညှိမှုကို သင်အသုံးပြုပါက၊ ၎င်းသည် တိုးလာမည်ဖြစ်သည်။
CLIC တွင် logic ရှုပ်ထွေးမှု။
ဆက်ရန်…

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

2. Quartus Prime Software နှင့် Platform Designer ဖြင့် Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲစနစ် ဒီဇိုင်း
726952 | 2025.07.16

ထောင်ချောက်များ၊ ခြွင်းချက်များနှင့် အနှောင့်အယှက်များ
Interrupt Levels အရေအတွက်
အဆင့်အလိုက် Interrupt ဦးစားပေးအရေအတွက်
ပြင်ဆင်သတ်မှတ်နိုင်သော ကြားဖြတ်ဝင်ရိုးစွန်း ပံ့ပိုးမှု အစွန်းများသည် ကြားဖြတ်များ အစပျိုးသည်။

ဖော်ပြချက်
· အပလီကေးရှင်းကုဒ်အတွက် နောက်ထပ်အဆင့် 0 ဖြင့် ကြားဖြတ်အဆင့်အရေအတွက်ကို သတ်မှတ်ပေးသည်။ ပိုမိုမြင့်မားသောအဆင့်၏ နှောင့်ယှက်မှုများသည် အောက်ခြေအဆင့်ကြားဖြတ်မှုအတွက် လုပ်ဆောင်နေသည့် ကိုင်တွယ်ကိရိယာကို (ကြိုတင်ဟန့်တားနိုင်သည်)။
· အနှောင့်အယှက်များအတွက် တစ်ခုတည်းသော ရွေးချယ်စရာများအဖြစ် သုညမဟုတ်သော အနှောက်အယှက်အဆင့်များဖြင့်၊ အပလီကေးရှင်းကုဒ်သည် အနိမ့်ဆုံးအဆင့် 0 တွင် အမြဲရှိနေပါသည်။ မှတ်ချက်- ကြားဖြတ်အဆင့်နှင့် ဦးစားပေးကို 8-bit မှတ်ပုံတင်ခြင်းတစ်ခုတည်းတွင် လုပ်ဆောင်ရန် အချိန်သတ်မှတ်ခြင်းကို လုပ်ဆောင်ပါသည်။ အကယ်၍ ကြားဖြတ်အဆင့် အရေအတွက်သည် 256 ဖြစ်ပါက၊ ၎င်းသည် run-time တွင် ကြားဖြတ်ဦးစားပေးကို configure လုပ်ရန် မဖြစ်နိုင်ပါ။ မဟုတ်ပါက၊ ပြင်ဆင်နိုင်သော ဦးစားပေး အရေအတွက် အများဆုံး အရေအတွက်မှာ 256 / (နှောက်ယှက်သည့် အဆင့် အရေအတွက် – 1) ဖြစ်သည်။
· ကြိုတင်ထည့်သွင်းခြင်းမဟုတ်သော ကြားဖြတ်ကိုင်တွယ်သူများကို ခေါ်ဝေါ်သည့် အစီအစဉ်ကို ဆုံးဖြတ်ရန် CLIC မှအသုံးပြုသည့် ကြားဖြတ်ဦးစားပေးအရေအတွက်ကို သတ်မှတ်ပေးသည်။ မှတ်ချက်- ရွေးချယ်ထားသော ကြားဖြတ်အဆင့်၏ ဒွိတန်ဖိုးများကို ပေါင်းစပ်ခြင်းနှင့် ရွေးချယ်ထားသော ကြားဖြတ်ဦးစားပေးမှုသည် 8 ဘစ်ထက်နည်းရပါမည်။
· သင့်အား runtime တွင် interrupt polarity ကို configure လုပ်ရန်ခွင့်ပြုသည်။ · မူရင်း polarity သည် positive polarity ဖြစ်သည်။
· runtime အတွင်း interrupt trigger condition ကို configure လုပ်ရန် ခွင့်ပြုသည်၊ ဆိုလိုသည်မှာ high-level triggered သို့မဟုတ် positive-edge triggered (Configurable interrupt polarity တွင် positive ဖြစ်သောအခါ)။
· မူလအစပျိုးအခြေအနေသည် အဆင့်အစပျိုးထားသော နှောင့်ယှက်မှုဖြစ်သည်။

မှတ်ချက် -

ဆက်စပ်အချက်အလက် Nios® V ပရိုဆက်ဆာ အကိုးအကားလက်စွဲ

၂.၁.၁.၃.၆။ Memory Configurations တဘ်

Table 17. Memory Configuration Tab Parameters

အမျိုးအစား

Memory Configuration Tab

ဖော်ပြချက်

ကက်ရှ်

ဒေတာ Cache အရွယ်အစား

·ဒေတာ cache ၏အရွယ်အစားကိုသတ်မှတ်ပါ။ · အကျုံးဝင်သောအရွယ်အစားများသည် 0 ကီလိုဘိုက် (KB) မှ 16 KB ဖြစ်သည်။ · အရွယ်အစား 0 KB ရှိသောအခါ ဒေတာ cache ကို ပိတ်ပါ။

ညွှန်ကြားချက် Cache အရွယ်အစား

· ညွှန်ကြားချက် ကက်ရှ်၏ အရွယ်အစားကို သတ်မှတ်သည်။ · တရားဝင်အရွယ်အစားများသည် 0 KB မှ 16 KB အထိဖြစ်သည်။ · အရွယ်အစား 0 KB ရှိသောအခါ ညွှန်ကြားချက် cache ကို ပိတ်ပါ။

အနားသတ်ဒေသ A နှင့် B

အရွယ်အစား

· အနားသတ်ဧရိယာ၏ အရွယ်အစားကို သတ်မှတ်သည်။
· တရားဝင်အရွယ်အစားများသည် 64 KB မှ 2 ဂစ်ဂါဘိုက် (GB) သို့မဟုတ် မရှိပါ။ None ကိုရွေးချယ်ခြင်းသည် အနားသတ်ဧရိယာကို ပိတ်သည်။

အခြေခံလိပ်စာ

· အရွယ်အစားကို သင်ရွေးချယ်ပြီးနောက် အနားသတ်ဒေသ၏ အခြေခံလိပ်စာကို သတ်မှတ်ပါ။
· အရံဒေသရှိ လိပ်စာများအားလုံးသည် သိမ်းဆည်း၍မရသော ဒေတာဝင်ရောက်မှုများကို ထုတ်လုပ်ပေးသည်။
· Peripheral ဒေသ၏ အခြေခံလိပ်စာသည် အနားသတ်ဧရိယာအရွယ်အစားနှင့် ချိန်ညှိရပါမည်။

တင်းတင်းကြပ်ကြပ် တွဲနေသော အမှတ်တရများ

အရွယ်အစား

· တင်းကျပ်စွာတွဲထားသောမှတ်ဉာဏ်၏အရွယ်အစားကို သတ်မှတ်သည်။ - တရားဝင်အရွယ်အစားများသည် 0 MB မှ 512 MB ရှိသည်။

အခြေခံလိပ်စာ စတင်ခြင်း File

· တင်းကျပ်စွာတွဲထားသောမှတ်ဉာဏ်၏ အခြေခံလိပ်စာကို သတ်မှတ်ပါ။ · ကနဦးသတ်မှတ်ခြင်းကို သတ်မှတ်ပါ။ file တင်းတင်းကြပ်ကြပ်တွဲထားတဲ့ မှတ်ဉာဏ်အတွက်။

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

2. Quartus Prime Software နှင့် Platform Designer ဖြင့် Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲစနစ် ဒီဇိုင်း
726952 | 2025.07.16

မှတ်ချက် -

ကက်ရှ်ဖွင့်ထားသည့် Nios V ပရိုဆက်ဆာစနစ်တွင်၊ သင်သည် အရံဧရိယာအတွင်း စနစ်အရံများကို ထားရပါမည်။ UART၊ PIO၊ DMA နှင့် အခြားအရံပစ္စည်းများအတွက် ကက်ရှ်မရသော ငွေပေးငွေယူကို သတ်မှတ်ရန် အရံဒေသများကို သင်အသုံးပြုနိုင်ပါသည်။

၂.၁.၁.၁.၄။ ECC တက်ဘ်

ဇယား 18. ECC တက်ဘ်
ECC သည် အမှားရှာဖွေတွေ့ရှိခြင်းနှင့် အခြေအနေအစီရင်ခံခြင်းကို ဖွင့်ပါ။
Single Bit Correction ကိုဖွင့်ပါ။

ဖော်ပြချက်
· Nios V ပရိုဆက်ဆာအတွင်း RAM ပိတ်ဆို့ခြင်းအတွက် ECC လုပ်ဆောင်ချက်ကို အသုံးပြုရန် ဤရွေးချယ်မှုကို ဖွင့်ပါ။ · ECC ဝန်ဆောင်မှုများသည် 2-bits အမှားအယွင်းများအထိ ရှာဖွေတွေ့ရှိပြီး အောက်ပါအပြုအမူများအပေါ် အခြေခံ၍ တုံ့ပြန်သည်-
— အကယ်၍ ၎င်းသည် ပြုပြင်နိုင်သော single bit အမှားဖြစ်ပြီး Enable Single Bit Correction ကိုပိတ်ထားပါက၊ ပရိုဆက်ဆာပိုက်လိုင်းရှိ အမှားကိုပြင်ပြီးနောက် ပရိုဆက်ဆာသည် ဆက်လက်လည်ပတ်နေပါသည်။ သို့ရာတွင်၊ အမှားပြင်ဆင်ခြင်းကို ရင်းမြစ်အမှတ်တရများတွင် ထင်ဟပ်ခြင်းမရှိပါ။
— အကယ်၍ ၎င်းသည် ပြုပြင်နိုင်သော single bit အမှားဖြစ်ပြီး Enable Single Bit Correction ကိုဖွင့်ထားပါက ပရိုဆက်ဆာပိုက်လိုင်းနှင့် အရင်းအမြစ်မှတ်ဉာဏ်များတွင် အမှားကိုပြင်ပြီးနောက် ပရိုဆက်ဆာသည် ဆက်လက်လည်ပတ်နေပါသည်။
— အကယ်၍ ၎င်းသည် ပြုပြင်၍မရသော အမှားတစ်ခုဖြစ်ပါက ပရိုဆက်ဆာသည် ၎င်း၏လုပ်ဆောင်ချက်ကို ရပ်တန့်သွားမည်ဖြစ်သည်။
အူတိုင်ရှိ မြှုပ်သွင်းထားသော မမ်မိုရီဘလောက်များပေါ်တွင် တစ်ခုတည်းသော ဘစ်တည်းဖြတ်ခြင်းကို ဖွင့်ပါ။

၂.၁.၁.၃.၈။ စိတ်ကြိုက် ညွှန်ကြားချက် တဘ်

မှတ်ချက် -

ဤတဘ်သည် Nios V/g ပရိုဆက်ဆာ core အတွက်သာ ရနိုင်သည်။

စိတ်ကြိုက် ညွှန်ကြားချက် Nios V စိတ်ကြိုက် ညွှန်ကြားချက် ဟာ့ဒ်ဝဲ အင်တာဖေ့စ် ဇယား
Nios V စိတ်ကြိုက် ညွှန်ကြားချက် ဆော့ဖ်ဝဲလ် Macro Table

ဖော်ပြချက်
· Nios V ပရိုဆက်ဆာသည် ၎င်း၏စိတ်ကြိုက် ညွှန်ကြားချက်မန်နေဂျာ အင်တာဖေ့စ်များကို သတ်မှတ်ရန် ဤဇယားကို အသုံးပြုသည်။
· သတ်မှတ်ထားသော စိတ်ကြိုက် လမ်းညွှန်မန်နေဂျာ အင်တာဖေ့စ်များကို Opcode (CUSTOM0-3) နှင့် Funct3[7:6] 4 bits တို့ဖြင့် ထူးခြားစွာ ကုဒ်လုပ်ထားပါသည်။
· တစ်ဦးချင်းစီ စိတ်ကြိုက် ညွှန်ကြားချက် မန်နေဂျာ အင်တာဖေ့စ် စုစုပေါင်း 32 ခုအထိ သတ်မှတ်နိုင်သည်။
· Nios V ပရိုဆက်ဆာသည် ဤဇယားကိုအသုံးပြု၍ စိတ်ကြိုက်ညွှန်ကြားချက်မန်နေဂျာ အင်တာဖေ့စ်များအတွက် စိတ်ကြိုက်ညွှန်ကြားချက်ဆော့ဖ်ဝဲလ်ကုဒ်နံပါတ်များကို သတ်မှတ်ရန် အသုံးပြုသည်။
· သတ်မှတ်ထားသော စိတ်ကြိုက်ညွှန်ကြားချက်ဆော့ဖ်ဝဲလ် ကုဒ်နံပါတ်တစ်ခုစီအတွက်၊ Opcode (CUSTOM0-3) နှင့် funct3[7:6] ကုဒ်၏ 4 bits တို့သည် Custom Instruction Hardware Interface Table ရှိ သတ်မှတ်ထားသော စိတ်ကြိုက်ညွှန်ကြားချက်မန်နေဂျာ အင်တာဖေ့စ်ကုဒ်ဖြင့် ဆက်စပ်နေရပါမည်။
· ပေးထားသော စိတ်ကြိုက်ညွှန်ကြားချက်အတွက် ထပ်လောင်းကုဒ်နံပါတ်ကို သတ်မှတ်ရန်၊ သို့မဟုတ် အပိုဆောင်းညွှန်ကြားချက်ဆိုင်ရာ အကြောင်းပြချက်များအဖြစ် သတ်မှတ်ရန် Xs အဖြစ် သတ်မှတ်ရန် သင်သည် funct7[6:4]၊ funct7[3:0] နှင့် funct3[2:0] ကို အသုံးပြုနိုင်သည်။
· Nios V ပရိုဆက်ဆာသည် system.h တွင် ထုတ်လုပ်ထားသော C-macros အဖြစ် သတ်မှတ်ထားသော စိတ်ကြိုက်လမ်းညွှန်ဆော့ဖ်ဝဲလ်ကုဒ်နံပါတ်များကို ပံ့ပိုးပေးပြီး R-type RISC-V ညွှန်ကြားချက်ဖော်မတ်ကို လိုက်နာပါ။
· Mnemonics ကို စိတ်ကြိုက်အမည်များ သတ်မှတ်ရန်- — system.h တွင် ထုတ်လုပ်ထားသော C-Macros
— custom_instruction_debug.xml တွင် ထုတ်လုပ်ထားသော GDB အမှားအယွင်း mnemonics။

ဆက်စပ်အချက်အလက်
AN 977- Nios V ပရိုဆက်ဆာ စိတ်ကြိုက် လမ်းညွှန်ချက် သီးသန့် အက်ပလီကေးရှင်းတစ်ခု၏ လိုအပ်ချက်များနှင့် ကိုက်ညီစေရန် Nios® V ပရိုဆက်ဆာကို စိတ်ကြိုက်ပြင်ဆင်နိုင်စေမည့် စိတ်ကြိုက်လမ်းညွှန်ချက်များအကြောင်း နောက်ထပ်အချက်အလက်များအတွက်၊

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

2. Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲ စနစ် ဒီဇိုင်း 726952
၂.၁.၂။ System Component Design ကို သတ်မှတ်ခြင်း။
Nios V ပရိုဆက်ဆာစနစ်၏ ဟာ့ဒ်ဝဲဝိသေသလက္ခဏာများကို သတ်မှတ်ရန်နှင့် အလိုရှိသော အစိတ်အပိုင်းများကို ထည့်သွင်းရန် Platform Designer ကို အသုံးပြုပါ။ အောက်ဖော်ပြပါ ပုံကြမ်းသည် အောက်ဖော်ပြပါ အစိတ်အပိုင်းများဖြင့် အခြေခံ Nios V ပရိုဆက်ဆာစနစ် ဒီဇိုင်းကို သရုပ်ပြသည်- · Nios V ပရိုဆက်ဆာ core · On-Chip Memory · JTAG UART · ကြားကာလ အချိန်တိုင်းစက် (ချန်လှပ်ထားနိုင်သည်)(၁)
On-Chip Memory အသစ်ကို Platform Designer စနစ်သို့ ပေါင်းထည့်သောအခါ၊ ပြန်လည်သတ်မှတ်ရာတွင် ထပ်လောင်းမှတ်ဉာဏ်အစိတ်အပိုင်းများကို ထင်ဟပ်စေရန် Sync System Infos ကို လုပ်ဆောင်ပါ။ တနည်းအားဖြင့် သင်သည် နောက်ဆုံးပေါ်အစိတ်အပိုင်းပြောင်းလဲမှုများကို အလိုအလျောက်ထင်ဟပ်စေရန် Platform Designer တွင် Auto Sync ကိုဖွင့်နိုင်သည်။
ပုံ ၃ampPlatform Designer ရှိ အခြားသော အရံအတားများနှင့် Nios V ပရိုဆက်ဆာ၏ ချိတ်ဆက်မှု

(1) Platform Designer တွင် ပြင်ပကြားကာလအချိန်တိုင်းမာကို အစားထိုးရန်အတွက် Nios V အတွင်းပိုင်းအချိန်တိုင်းကိရိယာအင်္ဂါရပ်များကို အသုံးပြုရန် ရွေးချယ်ခွင့်ရှိသည်။

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

2. Quartus Prime Software နှင့် Platform Designer ဖြင့် Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲစနစ် ဒီဇိုင်း
726952 | 2025.07.16
သင်၏ Platform Designer စနစ်တွင် ပြွန်အဖြစ် ထုတ်ရန် လည်ပတ်မှုပင်နံပါတ်များကို သတ်မှတ်ရပါမည်။ ဟောင်းအတွက်ampထို့ကြောင့်၊ သင့်လျော်သော FPGA စနစ်လည်ပတ်မှုပင်နံပါတ်စာရင်းကို အောက်ပါအတိုင်းသတ်မှတ်ထားသော်လည်း အကန့်အသတ်မရှိ-
· နာရီ
· ပြန်လည်သတ်မှတ်ပါ။
· I/O အချက်ပြမှုများ
၂.၁.၃။ အခြေခံလိပ်စာများကို သတ်မှတ်ခြင်းနှင့် Interrupt တောင်းဆိုမှုဦးစားပေးများ
ဒီဇိုင်းတွင် ထည့်သွင်းထားသော အစိတ်အပိုင်းများသည် စနစ်တစ်ခုဖွဲ့စည်းရန် မည်သို့အကျိုးသက်ရောက်ကြောင်းကို သတ်မှတ်ရန်၊ သင်သည် အေးဂျင့်အစိတ်အပိုင်းတစ်ခုစီအတွက် အခြေခံလိပ်စာများကို သတ်မှတ်ရန်နှင့် J အတွက် အနှောင့်အယှက်တောင်းဆိုမှု (IRQ) ဦးစားပေးများကို သတ်မှတ်ပေးရန် လိုအပ်သည်။TAG UART နှင့် ကြားကာလ အချိန်တိုင်းကိရိယာ။ Platform Designer သည် စနစ်တစ်ခုရှိ အစိတ်အပိုင်းအားလုံးကို သင့်လျော်သော အခြေခံလိပ်စာများကို အလိုအလျောက် သတ်မှတ်ပေးသည့် - Assign Base Addresses - အမိန့်ပေးသည်။ သို့သော် သင့်လိုအပ်ချက်ပေါ်မူတည်၍ အခြေခံလိပ်စာများကို ချိန်ညှိနိုင်သည်။
အောက်ဖော်ပြပါများသည် အခြေခံလိပ်စာများသတ်မှတ်ခြင်းအတွက် လမ်းညွှန်ချက်အချို့ဖြစ်သည်။
· Nios V ပရိုဆက်ဆာ core တွင် 32-bit address span ရှိသည်။ အေးဂျင့်အစိတ်အပိုင်းများကို ဝင်ရောက်အသုံးပြုရန်၊ ၎င်းတို့၏ အခြေခံလိပ်စာသည် 0x00000000 နှင့် 0xFFFFFFFF ကြားရှိရပါမည်။
· Nios V ပရိုဂရမ်များသည် လိပ်စာများကို ရည်ညွှန်းရန်အတွက် သင်္ကေတကိန်းသေများကို အသုံးပြုသည်။ မှတ်မိလွယ်သော လိပ်စာတန်ဖိုးများကို သင်ရွေးချယ်ရန် မလိုအပ်ပါ။
· one-bit address ခြားနားချက်ဖြင့် အစိတ်အပိုင်းများကို ကွဲပြားစေသည့် လိပ်စာတန်ဖိုးများသည် ပိုမိုထိရောက်သော ဟာ့ဒ်ဝဲကို ထုတ်လုပ်သည်။ သေးငယ်သော ဟာ့ဒ်ဝဲများကို ဖန်တီးနိုင်သောကြောင့် အခြေခံလိပ်စာအားလုံးကို အသေးငယ်ဆုံးဖြစ်နိုင်သော လိပ်စာအကွာအဝေးသို့ ကျဉ်းမြောင်းရန် မလိုအပ်ပါ။
· ပလပ်ဖောင်းဒီဇိုင်နာသည် ဆက်စပ်နေသော မှတ်ဉာဏ်အကွာအဝေးတွင် သီးခြားမှတ်ဉာဏ်အစိတ်အပိုင်းများကို ချိန်ညှိရန် မကြိုးစားပါ။ ဟောင်းအတွက်ampထို့ကြောင့်၊ သင်သည် On-Chip Memory အစိတ်အပိုင်းများစွာကို တစ်ဆက်တည်း မမ်မိုရီအကွာအဝေးတစ်ခုအဖြစ် ကိုင်တွယ်ဖြေရှင်းလိုပါက၊ အခြေခံလိပ်စာများကို ပြတ်သားစွာ သတ်မှတ်ရပါမည်။
Platform Designer သည် မှန်ကန်သော ဟာ့ဒ်ဝဲရလဒ်များထွက်ပေါ်စေရန်အတွက် IRQ အချက်ပြမှုများကို ချိတ်ဆက်ပေးသည့် အလိုအလျောက်စနစ်ဆိုင်ရာ အမိန့်ပေးချက်တစ်ခုလည်း ပေးပါသည်။ သို့သော်၊ IRQ များကို ထိရောက်စွာတာဝန်ပေးခြင်းသည် အလုံးစုံစနစ်တုံ့ပြန်မှုအပြုအမူကို နားလည်ရန် လိုအပ်သည်။ Platform Designer သည် အကောင်းဆုံး IRQ assignment နှင့်ပတ်သက်ပြီး ပညာတတ်မှန်းဆ၍မရနိုင်ပါ။
အနိမ့်ဆုံး IRQ တန်ဖိုးသည် အမြင့်ဆုံးဦးစားပေးဖြစ်သည်။ စံပြစနစ်တစ်ခုတွင်၊ Altera သည် စနစ်နာရီအမှတ်အသား၏ တိကျမှုကို ထိန်းသိမ်းရန် အမြင့်ဆုံးဦးစားပေး IRQ ဖြစ်သည်၊ ဆိုလိုသည်မှာ အနိမ့်ဆုံးတန်ဖိုးရှိရန် အချိန်တိုင်းကိရိယာအစိတ်အပိုင်းကို အကြံပြုထားသည်။
အချို့ကိစ္စများတွင်၊ timer အစိတ်အပိုင်းများထက် ပိုမိုမြင့်မားသော ကြားဖြတ်နှုန်းကို တောင်းဆိုသည့် အချိန်နှင့်တပြေးညီ အရံအတားများ (ဗီဒီယို ထိန်းချုပ်ကိရိယာများကဲ့သို့) တွင် သင်သည် ပိုမိုဦးစားပေးလုပ်ဆောင်နိုင်သည်။
ဆက်စပ်အချက်အလက်
Quartus Prime Pro Edition အသုံးပြုသူလမ်းညွှန်- Platform Designer ဖြင့် စနစ်တစ်ခုဖန်တီးခြင်းဆိုင်ရာ နောက်ထပ်အချက်အလက်များ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

2. Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲ စနစ် ဒီဇိုင်း 726952
၂.၂။ Platform Designer System ကို Quartus Prime Project တွင် ပေါင်းစပ်ခြင်း။
Platform Designer တွင် Nios V စနစ်ဒီဇိုင်းကို ဖန်တီးပြီးနောက်၊ Nios V စနစ် module ကို Quartus Prime FPGA ဒီဇိုင်းပရောဂျက်တွင် ပေါင်းစပ်ရန် အောက်ပါလုပ်ငန်းများကို လုပ်ဆောင်ပါ။ · Quartus Prime ပရောဂျက်ရှိ Nios V စနစ် module ကို ချက်ချင်းလုပ်ဆောင်ပါ · Nios V စနစ် module မှ အချက်ပြမှုများကို FPGA ယုတ္တိဗေဒရှိ အခြားအချက်ပြများထံသို့ ချိတ်ဆက်ပါ · ရုပ်ပိုင်းဆိုင်ရာ pins တည်နေရာကို သတ်မှတ်ပေးခြင်း · FPGA ဒီဇိုင်းကို ကန့်သတ်ပါ
၂.၂.၁။ Quartus Prime ပရောဂျက်တွင် Nios V ပရိုဆက်ဆာစနစ် မော်ဂျူးကို ချက်ခြင်းလုပ်ဆောင်ခြင်း။
Platform Designer သည် Quartus Prime တွင် သင်ချက်ချင်းလုပ်ဆောင်နိုင်သည့် စနစ် module ဒီဇိုင်းတစ်ခုကို ထုတ်ပေးပါသည်။ စနစ် module ကို သင်မည်ကဲ့သို့ ချက်ခြင်းလုပ်ပုံသည် Quartus Prime ပရောဂျက်အတွက် ဒီဇိုင်းထည့်သွင်းမှုနည်းလမ်းပေါ်တွင် မူတည်ပါသည်။ ဟောင်းအတွက်ampအကယ်၍ သင်သည် ဒီဇိုင်းထည့်သွင်းရန်အတွက် Verilog HDL ကိုအသုံးပြုနေပါက၊ Verilog အခြေပြုစနစ် module ကို ချက်ချင်းလုပ်ဆောင်ပါ။ ဒီဇိုင်းထည့်သွင်းရန်အတွက် ပိတ်ဆို့ပုံချပ်နည်းလမ်းကို သင်အသုံးပြုလိုပါက၊ စနစ် module သင်္ကေတ .bdf ကို ချက်ချင်းလုပ်ပါ။ file.
၂.၂.၂။ အချက်ပြမှုများကို ချိတ်ဆက်ခြင်းနှင့် Physical Pin တည်နေရာများကို သတ်မှတ်ပေးခြင်း
သင်၏ Altera FPGA ဒီဇိုင်းကို သင်၏ဘုတ်အဖွဲ့အဆင့် ဒီဇိုင်းနှင့် ချိတ်ဆက်ရန် အောက်ပါတာဝန်များကို လုပ်ဆောင်ပါ- · ထိပ်တန်းအဆင့်ကို ခွဲခြားသတ်မှတ်ပါ။ file ပြင်ပ Altera သို့ ချိတ်ဆက်ရန် သင်၏ ဒီဇိုင်းနှင့် အချက်ပြမှုများ
FPGA ကိရိယာ တံများ။ · သင့်ဘုတ်အဖွဲ့အဆင့် ဒီဇိုင်းအသုံးပြုသူလမ်းညွှန် သို့မဟုတ် ဘုတ်အဖွဲ့အဆင့် ဒီဇိုင်းဖြင့် ချိတ်ဆက်ရမည့် ပင်နံပါတ်များကို နားလည်ပါ။
schematics ။ · ပင်နံပါတ်ဖြင့် သင်၏ Altera FPGA စက်ရှိ ဆိပ်ကမ်းများသို့ ထိပ်တန်းဒီဇိုင်းရှိ အချက်ပြမှုများကို သတ်မှတ်ပါ။
assignment tools များ။
သင်၏ Platform Designer စနစ်သည် ထိပ်တန်းအဆင့် ဒီဇိုင်းဖြစ်နိုင်သည်။ သို့သော်၊ Altera FPGA သည် သင့်လိုအပ်ချက်များအပေါ်အခြေခံ၍ အပိုယုတ္တိဗေဒလည်း ပါဝင်နိုင်ပြီး စိတ်ကြိုက်ထိပ်တန်းအဆင့်တစ်ခုကို မိတ်ဆက်ပေးသည်။ file. ထိပ်တန်းအဆင့် file Nios V ပရိုဆက်ဆာစနစ် မော်ဂျူးအချက်ပြမှုများကို အခြားသော Altera FPGA ဒီဇိုင်းယုတ္တိဗေဒနှင့် ချိတ်ဆက်သည်။
ဆက်စပ်အချက်အလက်များ Quartus Prime Pro Edition အသုံးပြုသူလမ်းညွှန်- ဒီဇိုင်းကန့်သတ်ချက်များ
၂.၂.၃။ Altera FPGA ဒီဇိုင်းကို ကန့်သတ်ထားသည်။
သင့်လျော်သော Altera FPGA စနစ်ဒီဇိုင်းတွင် ဒီဇိုင်းသည် အချိန်ကိုက်ပိတ်ခြင်းနှင့် အခြားယုတ္တိကန့်သတ်ချက်လိုအပ်ချက်များနှင့် ကိုက်ညီကြောင်း သေချာစေရန် ဒီဇိုင်းကန့်သတ်ချက်များ ပါဝင်သည်။ Quartus Prime ဆော့ဖ်ဝဲလ် သို့မဟုတ် ပြင်ပကုမ္ပဏီ EDA ပံ့ပိုးပေးသူများတွင် ပေးထားသည့် ကိရိယာများကို အသုံးပြု၍ ဤလိုအပ်ချက်များနှင့် ပြည့်မီရန် သင်၏ Altera FPGA ဒီဇိုင်းကို ကန့်သတ်ထားရမည်။ အကောင်းဆုံးနေရာချထားမှုရလဒ်များရရှိရန် Quartus Prime ဆော့ဖ်ဝဲလ်သည် စုစည်းမှုအဆင့်အတွင်း ပေးထားသည့် ကန့်သတ်ချက်များကို အသုံးပြုသည်။

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

2. Quartus Prime Software နှင့် Platform Designer ဖြင့် Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲစနစ် ဒီဇိုင်း
726952 | 2025.07.16
ဆက်စပ်အချက်အလက်များ · Quartus Prime Pro Edition အသုံးပြုသူလမ်းညွှန်- ဒီဇိုင်းကန့်သတ်ချက်များ · Third-party EDA ပါတနာများ · Quartus Prime Pro Edition အသုံးပြုသူလမ်းညွှန်- Timing Analyzer
၂.၃။ Nios V Processor Memory System ကို ဒီဇိုင်းဆွဲခြင်း။
ဤကဏ္ဍတွင် Nios V ပရိုဆက်ဆာဖြင့် ထည့်သွင်းထားသော Platform Designer တွင် ထည့်သွင်းထားသော မမ်မိုရီစက်ပစ္စည်းများကို ရွေးချယ်ခြင်းအတွက် အကောင်းဆုံးအလေ့အကျင့်များကို ဖော်ပြထားပြီး အကောင်းဆုံးစွမ်းဆောင်ရည်ကို ရရှိစေပါသည်။ Memory ကိရိယာများသည် မြှုပ်သွင်းထားသော စနစ်တစ်ခု၏ အလုံးစုံစွမ်းဆောင်ရည်ကို မြှင့်တင်ရာတွင် အရေးပါသော အခန်းကဏ္ဍမှ ပါဝင်ပါသည်။ ထည့်သွင်းထားသော စနစ်မှတ်ဉာဏ်သည် ပရိုဂရမ်ညွှန်ကြားချက်များနှင့် အချက်အလက်များကို သိမ်းဆည်းထားသည်။
၂.၃.၁။ Volatile Memory
Memory အမျိုးအစားတွင် အဓိကခြားနားချက်မှာ မတည်ငြိမ်မှုဖြစ်သည်။ မမ်မိုရီကိရိယာသို့ ပါဝါပေးဆောင်စဉ်တွင် မတည်ငြိမ်သောမှတ်ဉာဏ်သည် ၎င်း၏အကြောင်းအရာများကိုသာ သိမ်းဆည်းသည်။ ပါဝါကို ဖြုတ်လိုက်သည်နှင့် မမ်မိုရီသည် ၎င်း၏ အကြောင်းအရာများ ဆုံးရှုံးသွားပါသည်။
Exampမတည်ငြိမ်သောမှတ်ဉာဏ်များမှာ RAM၊ cache နှင့် မှတ်ပုံတင်များဖြစ်သည်။ ဤအရာများသည် လည်ပတ်မှုစွမ်းဆောင်ရည်ကို မြှင့်တင်ပေးသည့် အမြန်မှတ်ဉာဏ်အမျိုးအစားများဖြစ်သည်။ Altera သည် သင့်အား RAM တွင် Nios V ပရိုဆက်ဆာ ညွှန်ကြားချက်များကို တင်ပြီး လုပ်ဆောင်ရန် အကြံပြုထားပြီး အကောင်းဆုံးစွမ်းဆောင်ရည်အတွက် On-Chip Memory IP သို့မဟုတ် External Memory Interface IP နှင့် Nios V IP core တို့ကို တွဲချိတ်ရန် အကြံပြုထားသည်။
စွမ်းဆောင်ရည်မြှင့်တင်ရန်၊ သင်သည် Nios V ပရိုဆက်ဆာဒေတာမန်နေဂျာ အင်တာဖေ့စ်အမျိုးအစား သို့မဟုတ် အကျယ်ကို boot RAM ဖြင့် လိုက်လျောညီထွေဖြစ်စေသော နောက်ထပ် Platform Designer လိုက်လျောညီထွေဖြစ်စေမည့် အစိတ်အပိုင်းများကို ဖယ်ရှားနိုင်သည်။ ဟောင်းအတွက်ampNios V data manager interface နှင့် ကိုက်ညီသော 32-bit AXI-4 interface ဖြင့် On-Chip Memory II ကို သင် configure လုပ်နိုင်ပါသည်။
ဆက်စပ်အချက်အလက်များ · ပြင်ပမှတ်ဉာဏ်ကြားခံမျက်နှာပြင်များ IP ပံ့ပိုးမှုစင်တာ · On-Chip မမ်မိုရီ (RAM သို့မဟုတ် ROM) Altera FPGA IP · On-Chip Memory II (RAM သို့မဟုတ် ROM) Altera FPGA IP · Nios V ပရိုဆက်ဆာ အပလီကေးရှင်း စာမျက်နှာ 54 တွင် OCRAM မှ စတင်လုပ်ဆောင်သည့်နေရာ
၂.၃.၁.၁။ On-Chip Memory Configuration RAM သို့မဟုတ် ROM
သင်သည် Altera FPGA On-Chip Memory IP များကို RAM သို့မဟုတ် ROM အဖြစ် သတ်မှတ်နိုင်သည်။ · RAM သည် စာဖတ်ခြင်းနှင့် ရေးနိုင်စွမ်းကို ထောက်ပံ့ပေးပြီး မတည်ငြိမ်သော သဘောသဘာဝရှိသည်။ နင်က
On-Chip RAM မှ Nios V ပရိုဆက်ဆာကို boot လုပ်ခြင်းဖြင့်၊ လည်ပတ်နေချိန်အတွင်း ပြန်လည်သတ်မှတ်သည့်အခါတွင် boot အကြောင်းအရာကို ထိန်းသိမ်းထားပြီး ပျက်စီးခြင်းမရှိကြောင်း သေချာစေရပါမည်။ · Nios V ပရိုဆက်ဆာသည် ROM မှစတင်နေပါက၊ Nios V ပရိုဆက်ဆာရှိ မည်သည့်ဆော့ဖ်ဝဲလ် ချွတ်ယွင်းချက်သည် On-Chip Memory ၏ အကြောင်းအရာများကို မှားယွင်းစွာ ထပ်မရေးနိုင်ပါ။ ထို့ကြောင့် boot software ဖောက်ပြန်မှုအန္တရာယ်ကို လျှော့ချပေးသည်။
ဆက်စပ်အချက်အလက်များ · On-Chip Memory (RAM သို့မဟုတ် ROM) Altera FPGA IP · On-Chip Memory II (RAM သို့မဟုတ် ROM) Altera FPGA IP · Nios V ပရိုဆက်ဆာ အပလီကေးရှင်း စာမျက်နှာ 54 တွင် OCRAM မှ စတင်လုပ်ဆောင်သည်-In-Place

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

2. Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲ စနစ် ဒီဇိုင်း 726952
၂.၃.၁.၂။ ကက်ရှ်
၎င်းတို့၏ latency နည်းပါးခြင်းကြောင့် ကက်ရှ်လုပ်ဆောင်နိုင်စွမ်းကို အကောင်အထည်ဖေါ်ရန် On-chip Memory ကို အများအားဖြင့် အသုံးပြုကြသည်။ Nios V ပရိုဆက်ဆာသည် ၎င်း၏ ညွှန်ကြားချက်နှင့် ဒေတာ သိုလှောင်မှုအတွက် on-chip memory ကို အသုံးပြုသည်။ On-chip memory ၏ အကန့်အသတ်ရှိသော စွမ်းရည်သည် ပုံမှန်အားဖြင့် သေးငယ်သောကြောင့် ကက်ရှ်များအတွက် ပြဿနာမရှိပါ။
Caches များကို အောက်ပါအခြေအနေများအောက်တွင် အသုံးများသည်။
· ပုံမှန်မှတ်ဉာဏ်သည် chip off-chip တွင်တည်ရှိပြီး on-chip memory ထက် အချိန်ပိုကြာပါသည်။
· ဆော့ဖ်ဝဲလ်ကုဒ်၏ စွမ်းဆောင်ရည် အရေးပါသော အပိုင်းများသည် ညွှန်ကြားချက် ကက်ရှ်တွင် အံဝင်ခွင်ကျဖြစ်ပြီး စနစ်စွမ်းဆောင်ရည်ကို တိုးတက်စေပါသည်။
· ဒေတာ၏ စွမ်းဆောင်ရည်-အရေးပါသော၊ အသုံးအများဆုံးအပိုင်းသည် ဒေတာ cache တွင် အံဝင်ခွင်ကျဖြစ်ပြီး စနစ်စွမ်းဆောင်ရည်ကို ပိုမိုကောင်းမွန်စေပါသည်။
Nios V ပရိုဆက်ဆာရှိ ကက်ရှ်များကို ဖွင့်ခြင်းသည် မှတ်ဉာဏ်ဝင်ရောက်ချိန်ကို နည်းပါးစေသည့် မန်မိုရီအဆင့်ကို ဖန်တီးပေးသည်။
၂.၃.၁.၂.၁။ အရံဒေသ
UART၊ I2C နှင့် SPI ကဲ့သို့သော မြှုပ်သွင်းထားသည့် အရံအတား IP မှန်သမျှကို ကက်ရှ်လုပ်မထားရပါ။ ရှည်လျားသောဝင်ရောက်ခွင့်အချိန်ကြောင့် ထိခိုက်သည့် ပြင်ပမှတ်ဉာဏ်များအတွက် ကက်ရှ်ကို အထူးအကြံပြုထားပြီး၊ အတွင်းပိုင်း-ချစ်ပ်ပေါ်ရှိ မှတ်ဉာဏ်များကို ၎င်းတို့၏ဝင်ရောက်ချိန်တိုသောကြောင့် ဖယ်ထုတ်ထားနိုင်သည်။ မှတ်ဉာဏ်များမှလွဲ၍ UART၊ I2C နှင့် SPI ကဲ့သို့သော မြှုပ်သွင်းထားသည့် အစွန်အဖျား IP များကို သင် ကက်ရှ်မလုပ်ရပါ။ ပျော့ပျောင်းသော IP များကို အပ်ဒိတ်လုပ်နေသော အေးဂျင့်စက်များကဲ့သို့သော ပြင်ပစက်ပစ္စည်းများမှ ဖြစ်ရပ်များကို ပရိုဆက်ဆာ ကက်ရှ်မှ ဖမ်းယူမခံရဘဲ ပရိုဆက်ဆာမှ လက်ခံရရှိခြင်း မရှိသောကြောင့်ဖြစ်သည်။ ရလဒ်အနေဖြင့်၊ ဤဖြစ်ရပ်များသည် သင့်စနစ်တွင် မရည်ရွယ်ဘဲ အပြုအမူများဆီသို့ ဦးတည်သွားစေသည့် ကက်ရှ်ကို သင်ရှင်းလင်းမထုတ်မချင်း သင်သတိမထားမိဘဲ ဖြစ်သွားနိုင်သည်။ အချုပ်အားဖြင့်၊ embedded peripheral IPs များ၏ memory-mapped region သည် cache မရနိုင်ဘဲ processor ၏ peripheral regions အတွင်းတွင် ရှိနေရပါမည်။
အရံဧရိယာ သတ်မှတ်ရန်၊ အောက်ပါအဆင့်များကို လိုက်နာပါ-
1. Platform Designer တွင် စနစ်၏ လိပ်စာမြေပုံကို ဖွင့်ပါ။
2. ပရိုဆက်ဆာ၏ ညွှန်ကြားချက်မန်နေဂျာနှင့် ဒေတာမန်နေဂျာ၏ လိပ်စာမြေပုံသို့ သွားပါ။
3. သင့်စနစ်ရှိ အရံအတားများနှင့် အမှတ်တရများကို ခွဲခြားသတ်မှတ်ပါ။
ပုံ ၃ampလိပ်စာမြေပုံ

မှတ်ချက်- အပြာရောင်မြှားများသည် အမှတ်တရများကို ညွှန်ပြနေသည်။ 4. အရံပစ္စည်းများကို အုပ်စုဖွဲ့ပါ-
a Memory သည် cacheable b. အရံပစ္စည်းများကို သိမ်းဆည်း၍မရပါ။

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

2. Quartus Prime Software နှင့် Platform Designer ဖြင့် Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲစနစ် ဒီဇိုင်း
726952 | 2025.07.16

Table 19. Cacheable and Uncacheable Region

အောက်လက်ငယ်သား

လိပ်စာမြေပုံ

အဆင့်အတန်း

အရံဒေသ

အရွယ်အစား

အခြေခံလိပ်စာ

user_application_mem.s1

0x0 ~ 0x3ffff

သိမ်းဆည်းနိုင်သော

မရှိ

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Uncacheable Cacheable ဖြစ်ပါတယ်။

65536 bytes မရှိပါ။

0x40000 မရှိပါ။

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Cacheable Uncacheable Uncacheable ဖြစ်သည်။

144 bytes (အနည်းဆုံးအရွယ်အစားမှာ 65536 bytes)

က0x54000

sysid_qsys_0.control_slave

က0x54080~0x54087

ဖျောက်မရသော

uart.avalon_jtag_ကျွန်

0x54088 ~ 0x5408f

ဖျောက်မရသော

5. အရံဒေသများကို ၎င်းတို့၏ သီးခြားအရွယ်အစားများနှင့် ချိန်ညှိပါ-
· ဥပမာample၊ အရွယ်အစားသည် 65536 bytes ဖြစ်ပါက၊ ၎င်းသည် 0x10000 bytes နှင့် ကိုက်ညီသည်။ ထို့ကြောင့်၊ ခွင့်ပြုထားသော အခြေခံလိပ်စာသည် 0x10000 ၏ ဆတိုးကိန်းဖြစ်ရပါမည်။
· CPU.dm_agent သည် 0x40000 ၏ အတိုးကိန်းဖြစ်သည့် 0x10000 ကို အသုံးပြုသည်။ ရလဒ်အနေဖြင့် Peripheral Region A သည် 65536 bytes နှင့် base address ၏ 0x40000 ရှိသော လိုအပ်ချက်များနှင့် ကိုက်ညီပါသည်။
· 0x54000 ရှိ သိမ်းဆည်း၍မရသော ဒေသများ စုစည်းမှု၏ အခြေခံလိပ်စာသည် 0x10000 ၏ တိုးကိန်းမဟုတ်ပါ။ ၎င်းတို့ကို 0x60000 သို့မဟုတ် 0x10000 ၏ အခြားအတိုးကိန်းသို့ ပြန်လည်သတ်မှတ်ရပါမည်။ ထို့ကြောင့် 65536 bytes အရွယ်အစားနှင့် 0x60000 အခြေခံလိပ်စာရှိသော Peripheral Region B သည် သတ်မှတ်ချက်များကို ကျေနပ်စေသည်။

ဇယား 20။ ပြန်လည်တာဝန်ပေးမှုဖြင့် ကက်ရှ်နိုင်သော နှင့် သိမ်းဆည်း၍မရသော ဒေသ

အောက်လက်ငယ်သား

လိပ်စာမြေပုံ

အဆင့်အတန်း

အရံဒေသ

အရွယ်အစား

အခြေခံလိပ်စာ

user_application_mem.s1

0x0 ~ 0x3ffff

သိမ်းဆည်းနိုင်သော

မရှိ

cpu.dm_agent

0x40000 ~ 0x4ffff

Uncacheable 65536 bytes

က0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

သိမ်းဆည်းနိုင်သော

မရှိ

bootcopier_ram.s1 cpu.timer_sw_agent စာတိုက်ပုံး.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Cacheable Uncacheable Uncacheable Uncacheable ဖြစ်သည်။

144 bytes (အနည်းဆုံးအရွယ်အစားမှာ 65536 bytes)

က0x60000

uart.avalon_jtag_ကျွန်

0x60088 ~ 0x6008f

ဖျောက်မရသော

၂.၃.၁.၃။ Tightly Coupled Memory
၎င်းတို့၏ latency နည်းပါးခြင်းသည် ၎င်းတို့ကို အလုပ်အတွက် ကောင်းစွာ လိုက်ဖက်မှုရှိစေသောကြောင့် တင်းကျပ်စွာ ပေါင်းစပ်ထားသော Memory (TCMs) ကို on-chip memory ကို အသုံးပြု၍ လုပ်ဆောင်ပါသည်။ TCMs များသည် ပုံမှန်လိပ်စာနေရာများတွင် ပုံဖော်ထားသည့် မှတ်ဉာဏ်များဖြစ်သော်လည်း မိုက်ခရိုပရိုဆက်ဆာအတွက် သီးသန့်အင်တာဖေ့စ်တစ်ခုပါရှိပြီး ကက်ရှ်မမ်မိုရီ၏ စွမ်းဆောင်ရည်မြင့်မားပြီး ကြာမြင့်ချိန်နိမ့်သော ဂုဏ်သတ္တိများကို ပိုင်ဆိုင်ထားသည်။ TCM သည် ပြင်ပအိမ်ရှင်အတွက် လက်အောက်ခံ အင်တာဖေ့စ်ကိုလည်း ပေးပါသည်။ ပရိုဆက်ဆာနှင့် ပြင်ပအိမ်ရှင်သည် TCM ကိုကိုင်တွယ်ရန် တူညီသောခွင့်ပြုချက်အဆင့်ရှိသည်။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

2. Quartus Prime Software နှင့် Platform Designer ဖြင့် Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲစနစ် ဒီဇိုင်း
726952 | 2025.07.16

မှတ်ချက် -

TCM လက်အောက်ခံအပေါက်ကို ပြင်ပအိမ်ရှင်တစ်ခုနှင့် ချိတ်ဆက်သောအခါ၊ ၎င်းကို ပရိုဆက်ဆာအူတိုင်တွင် သတ်မှတ်ပေးထားသည့် အခြေခံလိပ်စာထက် မတူညီသော အခြေခံလိပ်စာဖြင့် ပြသနိုင်သည်။ Altera သည် လိပ်စာနှစ်ခုလုံးကို တူညီသောတန်ဖိုးသို့ ချိန်ညှိရန် အကြံပြုထားသည်။

၂.၃.၁.၄။ ပြင်ပမှတ်ဉာဏ်မျက်နှာပြင် (EMIF)
EMIF (External Memory Interface) သည် SRAM (Static Random Access Memory) နှင့် ဆင်တူသော်လည်း ၎င်းသည် တက်ကြွပြီး ၎င်း၏အကြောင်းအရာကို ထိန်းသိမ်းရန်အတွက် အချိန်နှင့်တစ်ပြေးညီ ပြန်လည်ဆန်းသစ်ရန် လိုအပ်သည်။ EMIF ရှိ ဒိုင်းနမစ်မမ်မိုရီဆဲလ်များသည် SRAM ရှိ တည်ငြိမ်မှတ်ဉာဏ်ဆဲလ်များထက် များစွာသေးငယ်သောကြောင့် စွမ်းရည်မြင့်မားပြီး ကုန်ကျစရိတ်သက်သာသော မှတ်ဉာဏ်ကိရိယာများကို ဖြစ်ပေါ်စေသည်။
ပြန်လည်ဆန်းသစ်မှု လိုအပ်ချက်အပြင်၊ EMIF တွင် အထူးပြု ထိန်းချုပ်ကိရိယာ ဟာ့ဒ်ဝဲလ် လိုအပ်လေ့ရှိသော သီးသန့် အင်တာဖေ့စ် လိုအပ်ချက်များ ရှိသည်။ ပုံသေလိပ်စာလိုင်းများပါရှိသော SRAM နှင့်မတူဘဲ EMIF သည် ၎င်း၏မှတ်ဉာဏ်နေရာကို ဘဏ်များ၊ အတန်းများနှင့် ကော်လံများအဖြစ် စုစည်းပေးပါသည်။ ဘဏ်များနှင့် အတန်းများကြားတွင် ကူးပြောင်းခြင်းသည် EMIF ကို ထိရောက်စွာအသုံးပြုရန် မမ်မိုရီအသုံးပြုခွင့်များကို ဂရုတစိုက်အမိန့်ပေးရပါမည်။ EMIF သည် ပေးထားသော EMIF အရွယ်အစားအတွက် လိုအပ်သော ပင်နံပါတ်များကို လျှော့ချပြီး တူညီသောလိပ်စာလိုင်းများပေါ်တွင် အတန်းနှင့်ကော်လံလိပ်စာများကို ဘီဘီစီကို ပေးပါသည်။
DDR၊ DDR2၊ DDR3၊ DDR4 နှင့် DDR5 ကဲ့သို့သော EMIF ၏ မြန်နှုန်းမြင့်ဗားရှင်းများသည် PCB ဒီဇိုင်နာများ ထည့်သွင်းစဉ်းစားရမည့် တင်းကျပ်သော အချက်ပြခိုင်မာမှု လိုအပ်ချက်များကို ပြဌာန်းထားသည်။
EMIF စက်ပစ္စည်းများသည် ကုန်ကျစရိတ်အသက်သာဆုံးနှင့် စွမ်းဆောင်ရည်မြင့် RAM အမျိုးအစားများထဲမှ အဆင့်သတ်မှတ်ထားပြီး ၎င်းတို့ကို လူကြိုက်များသော ရွေးချယ်မှုတစ်ခုဖြစ်စေသည်။ EMIF အင်တာဖေ့စ်တစ်ခု၏ အဓိကအစိတ်အပိုင်းမှာ လိပ်စာပွားခြင်း၊ ပြန်လည်ဆန်းသစ်ခြင်းနှင့် အတန်းများနှင့် ဘဏ်များအကြား ပြောင်းခြင်းဆိုင်ရာ လုပ်ဆောင်ချက်များကို စီမံခန့်ခွဲသည့် EMIF IP ဖြစ်သည်။ ဤဒီဇိုင်းသည် ကျန်စနစ်၏အတွင်းပိုင်းဗိသုကာကိုနားလည်ရန်မလိုအပ်ဘဲ EMIF ကိုဝင်ရောက်ခွင့်ပေးသည်။

ဆက်စပ်အချက်အလက်များ ပြင်ပမှတ်ဉာဏ်ကြားခံမျက်နှာပြင်များ IP ပံ့ပိုးမှုစင်တာ

၂.၃.၁.၄.၁။ လိပ်စာ Span Extender IP
လိပ်စာ Span Extender Altera FPGA IP သည် မန်မိုရီမြေပုံပြုလုပ်ထားသော လက်ခံအင်တာဖေ့စ်များကို ၎င်းတို့၏ လိပ်စာအချက်ပြမှုများ၏ အကျယ်ထက် ပိုကြီးသော သို့မဟုတ် ပိုသေးသော လိပ်စာမြေပုံကို ဝင်ရောက်ကြည့်ရှုခွင့်ပေးသည်။ Address Span Extender IP သည် လိပ်စာယူနိုင်သောနေရာအား သီးခြားဝင်းဒိုးအများအပြားသို့ ပိုင်းခြားပေးသည်၊ သို့မှသာ host သည် သင့်လျော်သော memory ၏အစိတ်အပိုင်းကို window မှတဆင့် ဝင်ရောက်ကြည့်ရှုနိုင်မည်ဖြစ်သည်။
Address Span Extender သည် host နှင့် agent width ကို 32-bit နှင့် 64bit configuration တွင် ကန့်သတ်မထားပေ။ သင်သည် 1-64 bit လိပ်စာ windows ဖြင့် Address Span Extender ကို သုံးနိုင်သည်။

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

2. Quartus Prime Software နှင့် Platform Designer ဖြင့် Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲစနစ် ဒီဇိုင်း
726952 | 2025.07.16

ပုံ 13. လိပ်စာ Span Extender Altera FPGA IP
အေးဂျင့်စကားလုံးလိပ်စာ

လိပ်စာ Span Extender

မြေပုံဆွဲဇယား
Control Port A

…

ထိန်းချုပ်ရေး မှတ်ပုံတင်ခြင်း 0 ထိန်းချုပ်ရေး မှတ်ပုံတင်ခြင်း Z-1

တိုးချဲ့ထားသော လက်ခံသူလိပ်စာ H

ဆက်စပ်အချက်အလက်
Quartus® Prime Pro Edition အသုံးပြုသူလမ်းညွှန်- ပလပ်ဖောင်းဒီဇိုင်နာ လိပ်စာ Span Extender Intel® FPGA IP ခေါင်းစဉ်ကို ကိုးကားပါ။

၂.၃.၁.၄.၂။ Nios V Processor ဖြင့် Address Span Extender IP ကိုအသုံးပြုခြင်း။
32-bit Nios V ပရိုဆက်ဆာသည် လိပ်စာတစ်ခု၏ 4 GB အထိ လိပ်စာပေးနိုင်သည်။ EMIF တွင် မမ်မိုရီ 4GB ထက်ပိုပါက၊ ၎င်းသည် အများဆုံးပံ့ပိုးပေးထားသည့် လိပ်စာအတိုင်းအတာထက် ကျော်လွန်နေ၍ ပလပ်ဖောင်းဒီဇိုင်နာစနစ်အား မှားယွင်းနေစေပါသည်။ EMIF လိပ်စာတစ်ခုတည်းကို သေးငယ်သော windows အများအပြားသို့ ပိုင်းခြားခြင်းဖြင့် ဤပြဿနာကို ဖြေရှင်းရန် လိပ်စာ Sspan Extender IP တစ်ခု လိုအပ်ပါသည်။
Altera က အောက်ပါဘောင်များကို ထည့်သွင်းစဉ်းစားရန် အကြံပြုထားသည်။

Table 21. Address Span Extender Parameters

ကန့်သတ်ချက်

အကြံပြုထားသည့်ဆက်တင်များ

Datapath အကျယ်
Master Byte လိပ်စာ အကျယ်ကို ချဲ့ထားသည်။

32-bit ပရိုဆက်ဆာနှင့် ပေါင်းစပ်ထားသည့် 32-bits ကို ရွေးပါ။ EMIF မမ်မိုရီအရွယ်အစားပေါ် မူတည်.

Slave Word Address Width Burstcount Width

2 GB သို့မဟုတ် အောက်ကို ရွေးပါ။ Nios V ပရိုဆက်ဆာ၏ လက်ကျန်လိပ်စာကို အခြားထည့်သွင်းထားသော ပျော့ပျောင်းသော IP များအတွက် သီးသန့်ထားရှိသည်။
1 ဖြင့် စတင်ပြီး စွမ်းဆောင်ရည် မြှင့်တင်ရန် ဤတန်ဖိုးကို ဖြည်းဖြည်းချင်း တိုးပါ။

ပြတင်းပေါက်ခွဲအရေအတွက်

ညွှန်ကြားချက်နှင့် ဒေတာမှတ်ဉာဏ်အဖြစ် EMIF ကို Nios V ပရိုဆက်ဆာသို့ ချိတ်ဆက်နေပါက သို့မဟုတ် နှစ်ခုလုံးအတွက် ဝင်းဒိုးခွဲ 1 ခုကို ရွေးချယ်ပါ။ Nios V ပရိုဆက်ဆာသည် EMIF မှ လုပ်ဆောင်နေချိန်တွင် များစွာသော ဝင်းဒိုးခွဲများကြားသို့ ပြောင်းခြင်းသည် အန္တရာယ်ရှိသည်။

Slave Control Port ကိုဖွင့်ပါ။

ညွှန်ကြားချက်နှင့်/သို့မဟုတ် ဒေတာမှတ်ဉာဏ်အဖြစ် EMIF ကို Nios V ပရိုဆက်ဆာသို့ ချိတ်ဆက်နေပါက slave control port ကို ပိတ်ပါ။ ပြတင်းပေါက်ခွဲအရေအတွက်နှင့် အလားတူစိုးရိမ်မှုများ။

အများဆုံး ဆိုင်းငံ့ထားသော ဖတ်ရှုမှုများ

1 ဖြင့် စတင်ပြီး စွမ်းဆောင်ရည် မြှင့်တင်ရန် ဤတန်ဖိုးကို ဖြည်းဖြည်းချင်း တိုးပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

2. Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲ စနစ် ဒီဇိုင်း 726952
ပုံ 14. လိပ်စာ Sspan Extender သို့ ညွှန်ကြားချက်နှင့် ဒေတာမန်နေဂျာကို ချိတ်ဆက်ခြင်း။

ပုံ 15. လိပ်စာမြေပုံဆွဲခြင်း။

Address Span Extender သည် EMIF ၏ 8GB memory space တစ်ခုလုံးကို ဝင်ရောက်နိုင်သည်ကို သတိပြုပါ။ သို့သော်လည်း Address Span Extender မှတစ်ဆင့် Nios V ပရိုဆက်ဆာသည် EMIF ၏ ပထမဆုံး 1GB မမ်မိုရီနေရာကိုသာ ရယူနိုင်သည်။

ပုံ 16။ ရိုးရှင်းသော Block Diagram

Platform Designer စနစ်

ကျန် 3 GB

Nios V ပရိုဆက်ဆာလိပ်စာ

span သည် embedded အတွက်ဖြစ်သည်။

NNioios sVV PProrocecsesosor r
M

တူညီသောစနစ်တွင် soft IP များ။
1 GB ဝင်းဒိုး

လိပ်စာ Span

Extender

ပထမဆုံး 1 GB ပဲရှိပါတယ်။

EMIF memory သည် Nios V နှင့် ချိတ်ဆက်ထားသည်။

EMIF

ပရိုဆက်ဆာ။

8 GB
S

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

2. Quartus Prime Software နှင့် Platform Designer ဖြင့် Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲစနစ် ဒီဇိုင်း
726952 | 2025.07.16
၂.၃.၁.၄.၃။ လိပ်စာ Sspan Extender Linker Memory Device ကို သတ်မှတ်ခြင်း 2.3.1.4.3. Address Span Extender (EMIF) ကို ပြန်လည်သတ်မှတ်ခြင်း vector အဖြစ် သတ်မှတ်ပါ။ တနည်းအားဖြင့် သင်သည် Nios V ပရိုဆက်ဆာကို OCRAM သို့မဟုတ် flash စက်ပစ္စည်းများကဲ့သို့ အခြားမှတ်ဉာဏ်များဆီသို့ ပြန်လည်သတ်မှတ်ပေးနိုင်သည်။
ပုံ 17။ Vector ကို ပြန်လည်သတ်မှတ်ခြင်းအဖြစ် Multiple Options များ
သို့သော်၊ Board Support Package (BSP) Editor သည် Address Span Extender (EMIF) ကို တရားဝင်မှတ်ဉာဏ်အဖြစ် အလိုအလျောက် စာရင်းသွင်း၍ မရပါ။ သင်ရွေးချယ်မှုအပေါ်မူတည်၍ အောက်ပါပုံများတွင်ပြထားသည့်အတိုင်း မတူညီသောအခြေအနေနှစ်ခုကို သင်တွေ့မြင်ရသည်။ ပုံ 18။ လိပ်စာကို Span Extender (EMIF) အဖြစ် သတ်မှတ်သောအခါ BSP အမှား

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

2. Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲ စနစ် ဒီဇိုင်း 726952
ပုံ 19။ အခြား Memories များကို Vector အဖြစ်ပြန်လည်သတ်မှတ်သောအခါတွင် EMIF ပျောက်နေပါသည်။

2. လိပ်စာ Span Extender (EMIF) ကို Add Memory Device၊ Add Linker Memory Region နှင့် Add Linker Section Mappings တို့ကို အသုံးပြု၍ BSP Linker Script တက်ဘ်တွင် ကိုယ်တိုင်ထည့်သွင်းရပါမည်။
3. ဤအဆင့်များကို လိုက်နာပါ-
a Memory Map ကို အသုံးပြု၍ Address Span Extender ၏ လိပ်စာကို သတ်မှတ်ပါ (ဥပမာample အောက်ပါပုံတွင် Address Span Extender range ကို 0x0 မှ 0x3fff_ffff ကိုအသုံးပြုသည်)။
ပုံ 20. Memory Map

ခ Add Memory Device ကိုနှိပ်ပြီး သင့်ဒီဇိုင်း၏ Memory Map ပါ အချက်အလက်များအပေါ် အခြေခံ၍ ဖြည့်ပါ။ စက်ပစ္စည်းအမည်- emif_ddr4။ မှတ်ချက်- တူညီသောအမည်ကို Memory Map မှ ကူးယူကြောင်း သေချာပါစေ။ ii အခြေခံလိပ်စာ- 0x0 iii. အရွယ်အစား- 0x40000000
ဂ။ လင့်ခ်တစ်ခု မမ်မိုရီဧရိယာအသစ်တစ်ခုထည့်ရန် Add ကိုနှိပ်ပါ-

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

2. Quartus Prime Software နှင့် Platform Designer ဖြင့် Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲစနစ် ဒီဇိုင်း
726952 | 2025.07.16

Table 22. Linker Memory Region ကို ပေါင်းထည့်ခြင်း။

ခြေလှမ်းများ

Vector ကို ပြန်လည်သတ်မှတ်ပါ။

emif_ddr4

အခြားအမှတ်တရများ

ပြန်လည်သတ်မှတ်ခြင်းဟုခေါ်သော Linker Memory Region အသစ်တစ်ခုထည့်ပါ။ ၎င်းအတွက် Linker Memory Region အသစ်တစ်ခုထည့်ပါ။

· ဒေသအမည်- ပြန်လည်သတ်မှတ်ခြင်း။

emif_ddr4။

· ဒေသအရွယ်အစား- 0x20

· ဒေသအမည်- emif_ddr4

· မှတ်ဉာဏ်ကိရိယာ- emif_ddr4

· ဒေသအရွယ်အစား- 0x40000000

· မမ်မိုရီအော့ဖ်ဆက်- 0x0

· မှတ်ဉာဏ်ကိရိယာ- emif_ddr4

· မမ်မိုရီအော့ဖ်ဆက်- 0x0

၎င်းအတွက် Linker Memory Region အသစ်တစ်ခုထည့်ပါ။

ကျန် emif_ddr4။

· ဒေသအမည်- emif_ddr4

· ဒေသအရွယ်အစား- 0x3ffffffe0

· မှတ်ဉာဏ်ကိရိယာ- emif_ddr4

· မမ်မိုရီအော့ဖ်ဆက်- 0x20

ပုံ 21. လိပ်စာ Span Extender (EMIF) ကို Reset Vector အဖြစ် သတ်မှတ်သောအခါ Linker Region

ပုံ 22။ အခြား Memories များကို Vector ကို ပြန်လည်သတ်မှတ်ခြင်းအဖြစ် သတ်မှတ်သည့်အခါ Linker Region
ဃ။ emif_ddr4 ကို BSP သို့ ပေါင်းထည့်လိုက်သည်နှင့်၊ မည်သည့် Linker အပိုင်းအတွက်မဆို ၎င်းကို သင်ရွေးချယ်နိုင်ပါသည်။
ပုံ 23. Added Address Span Extender (EMIF) အောင်မြင်စွာ

င Memory device emif_ddr4 အကြောင်း သတိပေးချက်ကို SOPC ဒီဇိုင်းတွင် မမြင်နိုင်ပါ။
f BSP ထုတ်လုပ်ရန် ဆက်လက်လုပ်ဆောင်ပါ။
ဆက်စပ်အချက်အလက်များ စာမျက်နှာ 51 ရှိ Nios V ပရိုဆက်ဆာ စတင်ခြင်းနည်းလမ်းများ နိဒါန်း

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

2. Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲ စနစ် ဒီဇိုင်း 726952
၂.၃.၂။ Non-Volatile Memory
မတည်ငြိမ်သောမမ်မိုရီသည် ပါဝါပိတ်သည့်အခါတွင် ၎င်း၏အကြောင်းအရာများကို ဆက်လက်ထိန်းသိမ်းထားပြီး စနစ်ပါဝါလည်ပတ်မှုအပြီးတွင် စနစ်က ပြန်လည်ရယူရမည့် အချက်အလက်များကို သိမ်းဆည်းရန်အတွက် ကောင်းသောရွေးချယ်မှုတစ်ခုဖြစ်သည်။ မတည်ငြိမ်သောမှတ်ဉာဏ်သည် များသောအားဖြင့် ပရိုဆက်ဆာ boot-ကုဒ်၊ အဆက်မပြတ် အပလီကေးရှင်းဆက်တင်များနှင့် Altera FPGA ဖွဲ့စည်းမှုဒေတာများကို သိမ်းဆည်းပါသည်။ မတည်ငြိမ်သောမှတ်ဉာဏ်ရှိသော်လည်း advan ရှိသည်။tage ပါဝါကို ဖယ်ရှားလိုက်သောအခါတွင် ၎င်း၏ဒေတာကို ထိန်းသိမ်းထားရာ၊ ၎င်းသည် မတည်ငြိမ်သောမှတ်ဉာဏ်နှင့် နှိုင်းယှဉ်ပါက များစွာနှေးကွေးပြီး မကြာခဏ ပိုမိုရှုပ်ထွေးသော အရေးအသားနှင့် ဖျက်ခြင်းလုပ်ငန်းစဉ်များရှိသည်။ မတည်ငြိမ်သောမှတ်ဉာဏ်ကိုလည်း ပေးထားသည့်အကြိမ်အရေအတွက်အတိုင်း ဖျက်နိုင်စေရန်သာ အာမခံထားသော်လည်း နောက်ပိုင်းတွင် ပျက်သွားနိုင်သည်။
Exampမတည်ငြိမ်သောမှတ်ဉာဏ်တွင် flash၊ EPROM နှင့် EEPROM အမျိုးအစားအားလုံးပါဝင်သည်။ Altera သည် သင့်အား Altera FPGA bitstreams နှင့် Nios V ပရိုဂရမ်ရုပ်ပုံများကို မတည်ငြိမ်သောမှတ်ဉာဏ်တွင် သိမ်းဆည်းရန်နှင့် Nios V ပရိုဆက်ဆာများအတွက် boot device အဖြစ် serial flash ကိုအသုံးပြုရန် အကြံပြုထားသည်။
ဆက်စပ်အချက်အလက်
· ယေဘူယျ Serial Flash Interface Altera FPGA IP အသုံးပြုသူလမ်းညွှန်
· Mailbox Client Altera FPGA IP အသုံးပြုသူလမ်းညွှန် · MAX® 10 User Flash Memory အသုံးပြုသူလမ်းညွှန်- On-Chip Flash Altera FPGA IP Core
၂.၄။ နာရီများနှင့် အကောင်းဆုံးအလေ့အကျင့်များကို ပြန်လည်သတ်မှတ်သည်။
Nios V ပရိုဆက်ဆာနာရီနှင့် ဒိုမိန်းပြန်လည်သတ်မှတ်ခြင်းသည် ၎င်းနှင့်ချိတ်ဆက်ထားသည့် အရံတိုင်းနှင့် မည်သို့အကျိုးသက်ရောက်သည်ကို နားလည်ရန် အရေးကြီးသည်။ ရိုးရှင်းသော Nios V ပရိုဆက်ဆာစနစ်သည် နာရီဒိုမိန်းတစ်ခုတည်းဖြင့် စတင်ပြီး အမြန်နာရီဒိုမိန်းသည် နှေးကွေးသောနာရီဒိုမိန်းတစ်ခုနှင့် တိုက်မိသည့်အခါ ၎င်းသည် နာရီပေါင်းများစွာ ဒိုမိန်းစနစ်ဖြင့် ရှုပ်ထွေးသွားနိုင်သည်။ ပြန်လည်သတ်မှတ်ခြင်းမှ ကွဲပြားသော ဒိုမိန်းများ မည်ကဲ့သို့ ကွဲပြားသည်ကို မှတ်သားပြီး နားလည်ရန် လိုအပ်ပြီး သိမ်မွေ့သော ပြဿနာများ မရှိကြောင်း သေချာပါစေ။
အကောင်းဆုံးအလေ့အကျင့်အတွက် Altera သည် Nios V ပရိုဆက်ဆာနှင့် boot memory ကို တူညီသောနာရီဒိုမိန်းတွင်ထားရန် အကြံပြုထားသည်။ အလွန်နှေးကွေးသောနာရီဒိုမိန်းတွင်ရှိသော မမ်မိုရီတစ်ခုမှစတင်သောအခါ အမြန်နာရီဒိုမိန်းတွင် ပြန်လည်သတ်မှတ်ခြင်းမှ Nios V ပရိုဆက်ဆာကို မလွှတ်ပေးပါနှင့်၊ ၎င်းသည် ညွှန်ကြားချက်ရယူမှုအမှားအယွင်းဖြစ်စေနိုင်သည်။ Platform Designer က default အနေဖြင့် ပံ့ပိုးပေးသည်ထက် ကျော်လွန်၍ manual sequencing အချို့ကို လိုအပ်နိုင်ပြီး သင်၏အသုံးပြုမှုကိစ္စအပေါ် အခြေခံ၍ ပြန်လည်သတ်မှတ်သည့် topology ကို စီစဉ်ပါ။ သင့်စနစ်ပေါ်လာပြီး ခဏကြာလည်ပတ်ပြီးနောက် ပြန်လည်သတ်မှတ်လိုပါက၊ စနစ်ပြန်လည်သတ်မှတ်ခြင်း အစီအစဉ်နှင့် ပို့စ်ပြန်လည်သတ်မှတ်ခြင်း ကနဦးလိုအပ်ချက်အတွက် တူညီသောထည့်သွင်းစဉ်းစားမှုများကို ကျင့်သုံးပါ။
၂.၄.၁။ စနစ် JTAG နာရီ
Nios V ပရိုဆက်ဆာစနစ်တိုင်းရှိ နာရီကန့်သတ်ချက်များကို သတ်မှတ်ခြင်းသည် အရေးကြီးသော စနစ်ဒီဇိုင်းထည့်သွင်းစဉ်းစားမှုဖြစ်ပြီး မှန်ကန်မှုနှင့် အဆုံးအဖြတ်ပြုမှုများအတွက် လိုအပ်ပါသည်။ Quartus Prime Timing Analyzer သည် လုပ်ငန်းဆိုင်ရာစံကန့်သတ်ချက်၊ ခွဲခြမ်းစိတ်ဖြာမှုနှင့် အစီရင်ခံခြင်းနည်းစနစ်ကို အသုံးပြု၍ သင့်ဒီဇိုင်းရှိ ယုတ္တိဗေဒအားလုံး၏ အချိန်ကိုက်စွမ်းဆောင်ရည်ကို အတည်ပြုရန် တည်ငြိမ်ချိန်ကိုက်ခွဲခြမ်းစိတ်ဖြာမှုကို လုပ်ဆောင်ပါသည်။
Example 1. အခြေခံ 100 MHz နာရီ 50/50 Duty Cycle နှင့် 16 MHz JTAG နာရီ
#********************************************************************** # 100MHz နာရီကိုဖန်တီးပါ #***************************************************************** create_clock -name {clk} -period 10 [get_ports {clk}] #****************************** 16MHz J ကို ဖန်တီးပါTAG နာရီ #******************************

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

2. Quartus Prime Software နှင့် Platform Designer ဖြင့် Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲစနစ် ဒီဇိုင်း
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] သက်ဆိုင်ရာ အချက်အလက် Quartus Prime Timing Analyzer Cookbook
၂.၄.၂။ Request Interface ကို ပြန်လည်သတ်မှတ်ပါ။
Nios V ပရိုဆက်ဆာတွင် စိတ်ကြိုက်ပြန်လည်သတ်မှတ်ရန် တောင်းဆိုနိုင်သည့် စက်ရုံတစ်ခု ပါဝင်သည်။ ပြန်လည်သတ်မှတ်ရန် တောင်းဆိုမှု စက်ရုံတွင် reset_req နှင့် reset_req_ack အချက်ပြမှုများ ပါဝင်သည်။
Platform Designer တွင် ပြန်လည်သတ်မှတ်ရန် တောင်းဆိုချက်ကို ဖွင့်ရန်- 1. Nios V Processor IP Parameter Editor ကို စတင်ပါ။ 2. အသုံးပြုမှု ပြန်လည်သတ်မှတ်ရန် တောင်းဆိုမှု ဆက်တင်တွင်၊ Add Reset Request Interface ကိုဖွင့်ပါ။
ရွေးချယ်မှု။
ပုံ 24။ Nios V ပရိုဆက်ဆာ ပြန်လည်သတ်မှတ်ရန် တောင်းဆိုချက်ကို ဖွင့်ပါ။
reset_req အချက်ပြမှုသည် အနှောင့်အယှက်တစ်ခုကဲ့သို့ လုပ်ဆောင်သည်။ သင် reset_req ကို အခိုင်အမာပြောသောအခါ၊ သင်သည် core သို့ ပြန်လည်သတ်မှတ်ရန် တောင်းဆိုနေပါသည်။ အူတိုင်သည် ၎င်း၏လုပ်ငန်းလည်ပတ်မှုပြီးမြောက်ရန် ကျန်ရှိနေသောဘတ်စ်ကားအရောင်းအ၀ယ်ပြုလုပ်ရန် စောင့်ဆိုင်းနေပါသည်။ ဟောင်းအတွက်ample၊ ဆိုင်းငံ့နေသော မမ်မိုရီဝင်ရောက်မှု အရောင်းအ၀ယ်တစ်ခုရှိနေပါက၊ core သည် ပြီးပြည့်စုံသော တုံ့ပြန်မှုကို စောင့်နေသည်။ အလားတူ၊ core သည် ဆိုင်းငံ့ထားသည့် ညွှန်ကြားချက် တုံ့ပြန်မှုကို လက်ခံသော်လည်း reset_req အချက်ပြမှုကို လက်ခံရရှိပြီးနောက် ညွှန်ကြားချက် တောင်းဆိုချက်ကို ထုတ်မပေးပါ။
ပြန်လည်သတ်မှတ်ခြင်း လုပ်ဆောင်ချက်တွင် အောက်ပါအစီအစဥ်များ ပါဝင်သည်- 1. ဆိုင်းငံ့ထားသော လုပ်ဆောင်ချက်အားလုံးကို ပြီးအောင်လုပ်ပါ 2. အတွင်းပိုင်းပိုက်လိုင်းကို ဖယ်ရှားပါ 3. Program Counter ကို ပြန်လည်သတ်မှတ်ခြင်း vector သို့ သတ်မှတ်ပါ 4. Core ကို ပြန်လည်သတ်မှတ်ခြင်း ပြန်လည်သတ်မှတ်ခြင်းလုပ်ငန်းတစ်ခုလုံးသည် နာရီစက်ဝန်းအနည်းငယ်ကြာပါသည်။ core reset လည်ပတ်မှုကို အောင်မြင်စွာပြီးဆုံးကြောင်း ညွှန်ပြသည့် reset_req_ack အား ပြန်လည်သတ်မှတ်သည်အထိ အခိုင်အမာ ဆက်လက်တည်ရှိနေရပါမည်။ ထိုသို့လုပ်ဆောင်ရန် ပျက်ကွက်ခြင်းသည် ပင်မ၏အခြေအနေသည် အဆုံးအဖြတ်မရှိသော အခြေအနေဖြစ်လာစေသည်။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

2. Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲ စနစ် ဒီဇိုင်း 726952
2.4.2.1. ပုံမှန်အသုံးပြုမှုကိစ္စများ
· Nios V ပရိုဆက်ဆာ core သည် ၎င်း၏ reset vector မှ program execution ကိုစတင်ခြင်းမှတားဆီးရန်အတွက် reset_req signal ကို power-on မှ အခိုင်အမာ အာမခံနိုင်သည် ဤကိစ္စတွင်၊ စနစ်ခွဲတစ်ခုလုံးသည် သန့်ရှင်းသော ဟာ့ဒ်ဝဲပြန်လည်သတ်မှတ်ခြင်းကို တွေ့ကြုံခံစားနိုင်သည်။ Nios V ပရိုဆက်ဆာသည် အခြားသော FPGA host များမှ ပရိုဆက်ဆာ boot memory ကို အစပြုသည်အထိ ပြန်လည်သတ်မှတ်ရန် တောင်းဆိုမှုအခြေအနေတွင် အကန့်အသတ်မရှိ သိမ်းဆည်းထားသည်။
· စနစ်၏ကျန်ရှိမှုကို မထိခိုက်စေဘဲ Nios V ပရိုဆက်ဆာ core ကို ပြန်လည်သတ်မှတ်ရမည့်စနစ်တွင်၊ သင်သည် reset_req_ack အချက်ပြမှုကို ရှင်းရှင်းလင်းလင်း ရပ်တန့်ရန် reset_req အချက်ပြမှုကို အာမခံနိုင်ပြီး ပရိုဆက်ဆာကို ပြန်လည်သတ်မှတ်သည့် vector မှ ပြန်လည်စတင်ပါ။
· ပြင်ပအိမ်ရှင်တစ်ဦးသည် အောက်ပါလုပ်ဆောင်စရာများကို အကောင်အထည်ဖော်ရာတွင် လွယ်ကူစေရန် ပြန်လည်သတ်မှတ်ရန် တောင်းဆိုချက် အင်တာဖေ့စ်ကို အသုံးပြုနိုင်သည်။
- လက်ရှိ Nios V ပရိုဆက်ဆာ ပရိုဂရမ်ကို ရပ်ပါ။
— Nios V ပရိုဆက်ဆာ boot memory တွင် ပရိုဂရမ်အသစ်တစ်ခုကို တင်ပါ။
— ပရိုဆက်ဆာအား ပရိုဂရမ်အသစ်ကို စတင်လုပ်ဆောင်ခွင့်ပြုပါ။
Altera သည် reset_req_ack အချက်ပြမှုအခြေအနေကို စောင့်ကြည့်ရန် timeout ယန္တရားကို အကောင်အထည်ဖော်ရန် သင့်အား အကြံပြုထားသည်။ Nios V ပရိုဆက်ဆာ core သည် အဆုံးမဲ့ စောင့်ဆိုင်းရမည့် အခြေအနေသို့ ကျရောက်သွားပြီး အမည်မသိ အကြောင်းပြချက်တစ်ခုဖြင့် ရပ်တန့်ပါက၊ reset_req_ack သည် ရက်အကန့်အသတ်မရှိ အခိုင်အမာ မရနိုင်ပါ။ အချိန်ကုန်သည့် ယန္တရားသည် သင့်အား အောက်ပါတို့ကို လုပ်ဆောင်နိုင်စေပါသည်။
· ပြန်လည်ရယူရန် အချိန်ကုန်သွားသည့်ကာလကို သတ်မှတ်ပြီး စနစ်အဆင့် ပြန်လည်သတ်မှတ်ခြင်းဖြင့် စနစ်ပြန်လည်ရယူခြင်းကို လုပ်ဆောင်ပါ။
· ဟာ့ဒ်ဝဲအဆင့်ကို ပြန်လည်သတ်မှတ်ပါ။
၂.၄.၃။ ဖြန့်ချိရေး IP ကို ပြန်လည်သတ်မှတ်ပါ။
Altera SDM အခြေပြု စက်ပစ္စည်းများသည် ကဏ္ဍအများအပြားတွင် ကဏ္ဍအများအပြားတွင် core fabric logic ကို ဖြန့်ဝေပေးသည့် အပြိုင်၊ ကဏ္ဍအခြေပြု တည်ဆောက်မှုပုံစံကို အသုံးပြုသည်။ Altera သည် ပြန်လည်သတ်မှတ်သည့်ပတ်လမ်းအတွက် ကနဦးထည့်သွင်းမှုများထဲမှတစ်ခုအဖြစ် ပြန်လည်သတ်မှတ်ဖြန့်ချိမှု Altera FPGA IP ကို အသုံးပြုရန် သင့်အား အကြံပြုထားသည်။ Intel® SDM အခြေပြု စက်ပစ္စည်းများတွင် Stratix® 10 နှင့် AgilexTM စက်များ ပါဝင်သည်။ ဤလိုအပ်ချက်ကြောင့် ထိန်းချုပ်မှု-ပိတ်ဆို့ခြင်းအခြေခံစက်ပစ္စည်းများကို သက်ရောက်မှုမရှိပါ။
ဆက်စပ်အချက်အလက်
AN 891- Reset Release Altera FPGA IP ကို အသုံးပြုခြင်း။
၂.၅။ မူရင်းအေးဂျင့်ကို ခန့်အပ်ခြင်း။
Platform Designer သည် error response default agent အဖြစ် လုပ်ဆောင်သည့် မူရင်းအေးဂျင့်ကို သတ်မှတ်ခွင့်ပြုသည်။ သင်သတ်မှတ်ထားသော မူရင်းအေးဂျင့်သည် လိပ်စာမြေပုံသို့ စကားဝှက်မဟုတ်သော ဝင်ရောက်ရန် ကြိုးပမ်းသည့် အိမ်ရှင်များအတွက် အမှားအယွင်းတုံ့ပြန်မှု ဝန်ဆောင်မှုကို ပေးပါသည်။
အောက်ဖော်ပြပါ အခြေအနေများသည် ကုဒ်ဖော်ပြခြင်းမဟုတ်သော ဖြစ်ရပ်ကို အစပျိုးစေသည်-
· ဘတ်စ်ကား ငွေပေးငွေယူ လုံခြုံရေး အခြေအနေကို ချိုးဖောက်ခြင်း။
· သတ်မှတ်မထားသော မှတ်ဉာဏ်ဒေသသို့ ငွေသွင်းငွေထုတ်ဝင်ရောက်ခွင့်
·ခြွင်းချက်ဖြစ်ရပ်နှင့်အခြား။

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

2. Quartus Prime Software နှင့် Platform Designer ဖြင့် Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲစနစ် ဒီဇိုင်း
726952 | 2025.07.16

သတ်မှတ်မထားသော ငွေပေးငွေယူကို မူရင်းအေးဂျင့်သို့ လမ်းကြောင်းပြောင်းကာ အမှားအယွင်းတုံ့ပြန်မှုဖြင့် နောက်ပိုင်းတွင် Nios V ပရိုဆက်ဆာအား တုံ့ပြန်သည့်နေရာတွင် အဆိုပါဖြစ်ရပ်များကို ကိုင်တွယ်ရန် မူရင်းအေးဂျင့်ကို တာဝန်ပေးအပ်သင့်သည်။
ဆက်စပ်အချက်အလက်
· Quartus Prime Pro Edition အသုံးပြုသူလမ်းညွှန်- ပလပ်ဖောင်း ဒီဇိုင်နာ။ မူရင်းအေးဂျင့်ကို သတ်မှတ်ခြင်း။
· Quartus Prime Pro Edition အသုံးပြုသူလမ်းညွှန်- ပလပ်ဖောင်း ဒီဇိုင်နာ။ တုံ့ပြန်မှု Slave Altera FPGA IP အမှား
· Github - Qsys အတွက် နောက်ဆက်တွဲ ပြန်လည်သတ်မှတ်ခြင်း အစိတ်အပိုင်းများ

၂.၆။ ပုံနှိပ်ခြင်းအတွက် UART ကိုယ်စားလှယ်ကို တာဝန်ပေးခြင်း
ပရင့်ထုတ်ခြင်းသည် ဆော့ဖ်ဝဲလ်အပလီကေးရှင်းကို အမှားရှာခြင်းအတွက်သာမက သင့်စနစ်၏ အခြေအနေကို စောင့်ကြည့်ခြင်းအတွက် အသုံးဝင်သည်။ Altera သည် ဆော့ဖ်ဝဲအပလီကေးရှင်း၏ လုပ်ဆောင်မှု တိုးတက်မှု ကဲ့သို့သော အခြေခံအချက်အလက်များကို ပုံနှိပ်ထုတ်ဝေရန် အကြံပြုထားသည်။
အောက်ပါအခြေအနေများအောက်တွင် printf() စာကြည့်တိုက်လုပ်ဆောင်ချက်ကို အသုံးပြုခြင်းမှ ရှောင်ကြဉ်ပါ- · printf() စာကြည့်တိုက်သည် လက်ခံသူမရှိပါက အထွက်ကိုဖတ်နေပါက အပလီကေးရှင်းကို ရပ်တန့်စေပါသည်။
၎င်းသည် J နှင့်သက်ဆိုင်သည်။TAG UART သာ။ · printf() စာကြည့်တိုက်သည် ပရိုဂရမ်မှတ်ဉာဏ် အများအပြားကို စားသုံးသည်။

၂.၆.၁။ J မှ စျေးဆိုင်များကို တားဆီးခြင်း၊TAG UART

ဇယား 23။ ရိုးရာ UART နှင့် J အကြား ကွာခြားချက်များTAG UART

UART အမျိုးအစား ရိုးရာ UART

ဖော်ပြချက်
ပြင်ပအိမ်ရှင်က နားထောင်သည်ဖြစ်စေ နံပါတ်စဉ်ဒေတာကို ပို့လွှတ်သည်။ အကယ်၍ လက်ခံသူမရှိပါက အမှတ်စဉ်ဒေတာကိုဖတ်ပါက ဒေတာပျောက်ဆုံးသွားမည်ဖြစ်သည်။

JTAG UART

ပို့လွှတ်သောဒေတာကို အထွက်ကြားခံတစ်ခုသို့ ရေးသားပြီး ၎င်းကို ရှင်းထုတ်ရန်အတွက် ကြားခံမှဖတ်ရန် ပြင်ပ host ကို အားကိုးသည်။

ဂျေTAG အထွက်ကြားခံပြည့်သွားသောအခါ UART ယာဉ်မောင်းသည် စောင့်ဆိုင်းနေပါသည်။ JTAG UART ယာဉ်မောင်းသည် ဒေတာပိုမိုပို့လွှတ်ခြင်းမပြုမီ ပြင်ပ host မှ အထွက်ကြားခံအား ဖတ်ရန် စောင့်ဆိုင်းသည်။ ဤလုပ်ငန်းစဉ်သည် ဒေတာပို့လွှတ်မှု ဆုံးရှုံးမှုကို ကာကွယ်ပေးသည်။
သို့သော်၊ ထုတ်လုပ်နေစဉ်ကဲ့သို့သော စနစ်အမှားရှာပြင်ခြင်း မလိုအပ်သည့်အခါ၊ J နှင့် ချိတ်ဆက်ထားသော host PC မပါဘဲ မြှုပ်သွင်းထားသော စနစ်များကို အသုံးပြုသည်။TAG UART စနစ်က J ကိုရွေးရင်၊TAG UART သည် UART အေးဂျင့်အနေဖြင့်၊ ပြင်ပ host ချိတ်ဆက်ခြင်းမရှိသောကြောင့် ၎င်းသည် စနစ်ကို ရပ်တန့်စေနိုင်သည်။
J က တားဆီးဖို့၊TAG UART၊ အောက်ပါရွေးချယ်စရာများကို အသုံးချပါ-

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

2. Quartus Prime Software နှင့် Platform Designer ဖြင့် Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲစနစ် ဒီဇိုင်း
726952 | 2025.07.16

ဇယား 24။ J မှ တားဆီးခြင်းTAG UART

ရွေးချယ်စရာများ
UART အင်တာဖေ့စ်နှင့် ဒရိုက်ဘာ မရှိပါ
အခြား UART interface နှင့် driver ကိုသုံးပါ။
J ကိုထိန်းသိမ်းပါ။TAG UART အင်တာဖေ့စ် (ယာဉ်မောင်းမပါဘဲ)

ဟာ့ဒ်ဝဲ ဖွံ့ဖြိုးတိုးတက်မှုအတွင်း (ပလပ်ဖောင်း ဒီဇိုင်နာတွင်)

ဆော့ဖ်ဝဲ ဖွံ့ဖြိုးတိုးတက်မှုအတွင်း (ဘုတ်အဖွဲ့ပံ့ပိုးမှု ပက်ကေ့ဂျ်တွင်)

J ကို ဖယ်ရှားပါ။TAG UART စနစ်မှ

hal.stdin၊ hal.stdout နှင့် hal.stderr ကို None အဖြစ် သတ်မှတ်ပါ။

J အစားထိုးTAG UART သည် အခြားသောပျော့ပျောင်းသော hal.stdin၊ hal.stdout နှင့် hal.stderr တို့ကို စီစဉ်သတ်မှတ်ပါ

UART IP

အခြားပျော့ပျောင်းသော UART IP နှင့်။

J ကိုထိန်းသိမ်းပါ။TAG စနစ်တွင် UART

· Board Support Package Editor တွင် မရှိသကဲ့သို့ hal.stdin၊ hal.stdout နှင့် hal.stderr ကို သတ်မှတ်ပါ။
· J ကိုပိတ်ထားပါ။TAG BSP Driver တက်ဘ်ရှိ UART ဒရိုက်ဘာ။

၃။ညTAG အချက်ပြမှုများ
Nios V processor debug module သည် J ကိုအသုံးပြုသည်။TAG ဆော့ဖ်ဝဲလ် ELF ဒေါင်းလုဒ်နှင့် ဆော့ဖ်ဝဲလ် အမှားရှာပြင်ခြင်းအတွက် အင်တာဖေ့စ်။ သင့်ဒီဇိုင်းကို J ဖြင့် အမှားရှာသောအခါ၊TAG အင်တာဖေ့စ် JTAG TCK၊ TMS၊ TDI နှင့် TDO အချက်ပြမှုများကို ဒီဇိုင်း၏တစ်စိတ်တစ်ပိုင်းအဖြစ် အကောင်အထည်ဖော်သည်။ J ကိုသတ်မှတ်ခြင်းTAG Nios V ပရိုဆက်ဆာစနစ်တိုင်းရှိ အချက်ပြကန့်သတ်ချက်များသည် အရေးကြီးသော စနစ်ဒီဇိုင်းထည့်သွင်းစဉ်းစားမှုဖြစ်ပြီး မှန်ကန်မှုနှင့် အဆုံးအဖြတ်ပြုမှုများအတွက် လိုအပ်ပါသည်။
Altera သည် မည်သည့်ဒီဇိုင်း၏စနစ်နာရီကြိမ်နှုန်းသည် J ထက် လေးဆဖြစ်ရန် အကြံပြုထားသည်။TAG on-chip ကိရိယာတန်ဆာပလာ (OCI) core ကောင်းစွာအလုပ်လုပ်ကြောင်းသေချာစေရန်နာရီကြိမ်နှုန်း။
ဆက်စပ်အချက်အလက်များ · Quartus® Prime Timing Analyzer Cookbook- JTAG အချက်ပြမှုများ
J အကြောင်းပိုမိုသိရှိလိုပါကTAG အချိန်ကန့်သတ်ချက်များ လမ်းညွှန်ချက်များ။ · KDB- ပိုက်လိုင်းမထားသော Nios® V/m ပရိုဆက်ဆာဖြင့် အဘယ်ကြောင့် niosv-download မအောင်မြင်သနည်း။
JTAG ကြိမ်နှုန်း 24MHz သို့မဟုတ် 16Mhz
၂.၈။ Platform Designer System Performance ကို ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်း။
Platform Designer သည် Altera FPGA ဒီဇိုင်းများအတွက် စနစ် အပြန်အလှန်ချိတ်ဆက်မှု စွမ်းဆောင်ရည်ကို အကောင်းဆုံးဖြစ်အောင် ကိရိယာများ ပံ့ပိုးပေးပါသည်။

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

2. Quartus Prime Software နှင့် Platform Designer ဖြင့် Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲစနစ် ဒီဇိုင်း
726952 | 2025.07.16
ပုံ 25. Optimization Examples

ရည်းစားဟောင်းampပုံတွင်ပြထားသည့် le သည် အောက်ပါအဆင့်များကို သရုပ်ပြသည်-
1. ပိုက်လိုင်းတံတားကို နေရာချခြင်းဖြင့် အရေးကြီးသောလမ်းကြောင်းများကို သက်သာစေရန် ပိုက်လိုင်းတံတားကို ပေါင်းထည့်သည်- a. ညွှန်ကြားချက်မန်နေဂျာနှင့် ၎င်း၏အေးဂျင့်များကြား b. ဒေတာမန်နေဂျာနှင့် ၎င်း၏အေးဂျင့်များအကြား
2. True Dual port On-Chip RAM ကို အသုံးပြုပြီး ပို့တ်တစ်ခုစီသည် ညွှန်ကြားချက်မန်နေဂျာနှင့် ဒေတာမန်နေဂျာထံ အပ်နှံထားသည့် အပေါက်တစ်ခုစီကို အသုံးပြုပါ

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

2. Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲ စနစ် ဒီဇိုင်း 726952
ရရှိနိုင်သောကိရိယာများနှင့် အကောင်အထည်ဖော်မှုတစ်ခုစီ၏ အပေးအယူများကို အသုံးချခြင်းအတွက် နည်းစနစ်များကို တင်ပြထားသည့် အောက်ပါဆက်စပ်လင့်ခ်များကို ကိုးကားပါ။
ဆက်စပ်အချက်အလက်များ · Quartus® Prime Pro Edition အသုံးပြုသူလမ်းညွှန်- ပလပ်ဖောင်း ဒီဇိုင်နာ
နောက်ထပ်အချက်အလက်များအတွက် Optimizing Platform Designer System Performance ခေါင်းစဉ်ကို ကိုးကားပါ။ · Quartus® Prime Standard Edition အသုံးပြုသူလမ်းညွှန်- ပလပ်ဖောင်းဒီဇိုင်နာသည် နောက်ထပ်အချက်အလက်များအတွက် Optimizing Platform Designer System Performance ခေါင်းစဉ်ကို ကိုးကားပါ။

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

726952 | 2025.07.16 တုံ့ပြန်ချက်ပေးပို့ပါ။

3. Nios V Processor Software System ဒီဇိုင်း
ဤအခန်းတွင် Nios V ပရိုဆက်ဆာ ဆော့ဖ်ဝဲလ် ဖွံ့ဖြိုးတိုးတက်မှု စီးဆင်းမှုနှင့် သင်၏ မြှုပ်သွင်းထားသော ဒီဇိုင်းစနစ်ကို တီထွင်ရာတွင် သင်အသုံးပြုနိုင်သည့် ဆော့ဖ်ဝဲကိရိယာများကို ဖော်ပြထားပါသည်။ အကြောင်းအရာသည် ပြီးမြောက်ခြင်းလည်းဖြစ်သည်။view Nios V ပရိုဆက်ဆာဆော့ဖ်ဝဲလ်စနစ်ကို မတီထွင်မီ။
ပုံ 26. Software Design Flow
စတင်ပါ။

BSP Editor ကိုအသုံးပြု၍ Platform Designer တွင် BSP ကိုဖန်တီးပါ။

Nios V Command Shell ကိုအသုံးပြု၍ BSP ကိုဖန်တီးပါ။
Application CMake Build ကိုဖန်တီးပါ။ File Nios V Command Shell ကိုအသုံးပြုခြင်း။

မှတ်ချက် -

BSP နှင့် Application CMake Build ကိုတင်သွင်းပါ။ File
Nios V Processor Application ကို အသုံးပြု၍ တည်ဆောက်ပါ။
Intel FPGA အတွက် RiscFree IDE

Nios V Processor အပလီကေးရှင်းကို မည်သည့်အရာကိုမဆို အသုံးပြု၍ တည်ဆောက်ပါ။
command-line အရင်းအမြစ်ကုဒ်တည်းဖြတ်သူ၊ CMake နှင့် Make
အမိန့်များ
အဆုံး

Altera သည် သင့်အား Altera FPGA ဖွံ့ဖြိုးတိုးတက်ရေးကိရိယာ သို့မဟုတ် ဆော့ဖ်ဝဲလ်ဖွံ့ဖြိုးတိုးတက်မှုနှင့် အမှားရှာပြင်ခြင်းအတွက် စိတ်ကြိုက်ပုံစံတူဘုတ်ကို အသုံးပြုရန် အကြံပြုထားသည်။ သင့်ဆော့ဖ်ဝဲလ်သည် အမှန်တကယ် ဘုတ်တစ်ခုပေါ်တွင် အလုပ်လုပ်သောအခါမှသာ အရံအတားများနှင့် စနစ်အဆင့် အင်္ဂါရပ်များစွာကို ရရှိနိုင်သည်။

© Altera ကော်ပိုရေးရှင်း။ Altera၊ Altera လိုဂို၊ `a' လိုဂိုနှင့် အခြား Altera အမှတ်အသားများသည် Altera Corporation ၏ ကုန်အမှတ်တံဆိပ်များဖြစ်သည်။ Altera သည် မည်သည့် ထုတ်ကုန်နှင့် ဝန်ဆောင်မှုများကိုမဆို အသိပေးခြင်းမရှိဘဲ အချိန်မရွေး အပြောင်းအလဲပြုလုပ်ပိုင်ခွင့်ရှိသည်။ Altera သည် Altera မှ အတိအလင်း သဘောတူထားသည့်အတိုင်း ဤနေရာတွင်ဖော်ပြထားသော အချက်အလက်၊ ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုကို အသုံးပြုခြင်းမှ ဖြစ်ပေါ်လာသော တာဝန် သို့မဟုတ် တာဝန်ခံမှု မရှိဟု ယူဆပါသည်။ Altera သုံးစွဲသူများအား ထုတ်ဝေထားသော အချက်အလက်များနှင့် ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုများအတွက် အမှာစာမတင်မီ နောက်ဆုံးဗားရှင်းကို ရယူရန် အကြံပြုထားသည်။ *အခြားအမည်များနှင့် အမှတ်တံဆိပ်များကို အခြားသူများ၏ပိုင်ဆိုင်မှုအဖြစ် တောင်းဆိုနိုင်ပါသည်။

3. Nios V Processor Software System Design 726952 | 2025.07.16
၃.၁။ Nios V Processor Software Development Flow
၃.၁.၁။ Board Support Package Project
Nios V Board Support Package (BSP) ပရောဂျက်သည် စနစ်အလိုက် ပံ့ပိုးကုဒ်ပါရှိသော အထူးပြုစာကြည့်တိုက်တစ်ခုဖြစ်သည်။ BSP သည် Nios V ပရိုဆက်ဆာ ဟာ့ဒ်ဝဲစနစ်ရှိ ပရိုဆက်ဆာတစ်ခုအတွက် စိတ်ကြိုက်ဆော့ဖ်ဝဲ runtime ပတ်ဝန်းကျင်ကို ပံ့ပိုးပေးသည်။
Quartus Prime ဆော့ဖ်ဝဲလ်သည် BSP ၏အပြုအမူကိုထိန်းချုပ်သည့်ဆက်တင်များကိုမွမ်းမံပြင်ဆင်ရန်အတွက် Nios V Board Support Package Editor နှင့် niosv-bsp အသုံးဝင်သောကိရိယာများကို ပံ့ပိုးပေးပါသည်။
BSP တွင် အောက်ပါဒြပ်စင်များ ပါ၀င်သည်- · ဟာ့ဒ်ဝဲ စုပ်ယူမှု အလွှာ · စက်ပစ္စည်း ဒရိုက်ဗာများ · ရွေးချယ်နိုင်သော ဆော့ဖ်ဝဲ ပက်ကေ့ဂျ်များ · ရွေးချယ်နိုင်သော အချိန်နှင့်တပြေးညီ လည်ပတ်မှုစနစ်
၃.၁.၂။ လျှောက်လွှာပရောဂျက်
Nios VC/C++ အပလီကေးရှင်း ပရောဂျက်တစ်ခုတွင် အောက်ပါအင်္ဂါရပ်များ ပါရှိသည်- · အရင်းအမြစ်ကုဒ် အစုအဝေးနှင့် CMakeLists.txt ပါဝင်သည်။
. file
· အရင်းအမြစ်တစ်ခု files တွင် function main() ပါရှိသည်။ · စာကြည့်တိုက်များနှင့် BSP များတွင် လုပ်ဆောင်ချက်များကို ခေါ်ဆိုသော ကုဒ်များ ပါဝင်သည်။
Altera သည် အပလီကေးရှင်း CMakeLists.txt ကိုဖန်တီးရန်အတွက် niosv-app utility tool ကို Quartus Prime software utility tools တွင် ပံ့ပိုးပေးပြီး၊ နှင့် Altera FPGAs အတွက် RiscFree IDE သည် Eclipse-based ဝန်းကျင်တွင် အရင်းအမြစ်ကုဒ်ကို မွမ်းမံထားသည်။
၃.၂။ Altera FPGA Embedded Development Tools
Nios V ပရိုဆက်ဆာသည် ဆော့ဖ်ဝဲဖွံ့ဖြိုးတိုးတက်မှုအတွက် အောက်ပါကိရိယာများကို ပံ့ပိုးပေးသည်- · ဂရပ်ဖစ်အသုံးပြုသူ အင်တာဖေ့စ် (GUI) - တွင်ရရှိနိုင်သည့် ဂရပ်ဖစ်ဆိုင်ရာ ဖွံ့ဖြိုးတိုးတက်ရေးကိရိယာများ
Windows* နှင့် Linux* Operating Systems (OS) နှစ်မျိုးလုံး။ — Nios V Board Support Package Editor (Nios V BSP Editor) — Altera FPGAs အတွက် Ashling RiscFree IDE · Command-Line Tools (CLI) – Nios V Command Shell မှ အစပြုသော ဖွံ့ဖြိုးတိုးတက်ရေး ကိရိယာများ။ ကိရိယာတစ်ခုစီသည် command line မှဝင်ရောက်နိုင်သောအကူအညီပုံစံဖြင့်၎င်း၏ကိုယ်ပိုင်စာရွက်စာတမ်းများကိုပေးသည်။ Nios V Command Shell ကိုဖွင့်ပြီး အောက်ပါ command ကိုရိုက်ပါ။ -ကူညီပါ။ view အကူအညီမီနူး။ — Nios V Utilities Tools — File ဖော်မတ်ပြောင်းခြင်း ကိရိယာများ — အခြား အသုံးအဆောင် ကိရိယာများ

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

3. Nios V Processor Software System Design 726952 | 2025.07.16

ဇယား 25. GUI Tools နှင့် Command-line Tools Tasks အနှစ်ချုပ်

တာဝန်

GUI Tool

Command-line Tool

BSP ဖန်တီးခြင်း။

Nios V BSP တည်းဖြတ်သူ

· Quartus Prime Pro Edition ဆော့ဖ်ဝဲတွင်- niosv-bsp -c -s=<.qsys file> -t= [OPTIONS] settings.bsp
· Quartus Prime Standard Edition ဆော့ဖ်ဝဲတွင်- niosv-bsp -c -s=<.sopcinfo file> -t= [OPTIONS] settings.bsp

ရှိပြီးသား .bsp ကို အသုံးပြု၍ BSP တစ်ခုကို ဖန်တီးခြင်း။ file
BSP ကို အဆင့်မြှင့်တင်ခြင်း။

Nios V BSP တည်းဖြတ်သူ Nios V BSP တည်းဖြတ်သူ

niosv-bsp -g [OPTIONS] settings.bsp niosv-bsp -u [OPTIONS] settings.bsp

BSP ကိုစစ်ဆေးခြင်း။

Nios V BSP တည်းဖြတ်သူ

niosv-bsp -q -E= [OPTIONS] settings.bsp

အက်ပလီကေးရှင်းတစ်ခုဖန်တီးခြင်း။

–

niosv-app -a= -b= -s= files လမ်းညွှန်> [OPTIONS]

အသုံးပြုသူစာကြည့်တိုက်ကို ဖန်တီးခြင်း။

–

niosv-app -l= -s= files directory> -p= [ရွေးချယ်စရာများ]

အက်ပလီကေးရှင်းကို မွမ်းမံပြင်ဆင်ခြင်း အသုံးပြုသူစာကြည့်တိုက်ကို မွမ်းမံပြင်ဆင်ခြင်း အက်ပလီကေးရှင်းတစ်ခုတည်ဆောက်ခြင်း။

Altera FPGAs အတွက် RiscFree IDE
Altera FPGAs အတွက် RiscFree IDE
Altera FPGAs အတွက် RiscFree IDE

မည်သည့် command-line အရင်းအမြစ်တည်းဖြတ်သူမဆို
မည်သည့် command-line အရင်းအမြစ်တည်းဖြတ်သူမဆို
· ဖန်တီး · cmake

အသုံးပြုသူစာကြည့်တိုက်တည်ဆောက်ခြင်း။

Altera FPGAs အတွက် RiscFree IDE

· ဖန်တီး · cmake

ELF အက်ပလီကေးရှင်းကို ဒေါင်းလုဒ်လုပ်နေသည်။
.elf အဖြစ်ပြောင်းလဲခြင်း။ file

Altera FPGAs အတွက် RiscFree IDE
–

niosv-ဒေါင်းလုဒ်လုပ်ပါ။
· elf2flash · elf2hex

ဆက်စပ်အချက်အလက်
Altera FPGAs အသုံးပြုသူလမ်းညွှန်အတွက် Ashling RiscFree ပေါင်းစပ်ဖွံ့ဖြိုးတိုးတက်ရေးပတ်ဝန်းကျင် (IDE)

၃.၂.၁။ Nios V Processor Board ပံ့ပိုးမှု Package Editor
အောက်ပါလုပ်ဆောင်စရာများကိုလုပ်ဆောင်ရန် Nios V ပရိုဆက်ဆာ BSP Editor ကို သင်အသုံးပြုနိုင်သည်- · Nios V ပရိုဆက်ဆာ BSP ပရောဂျက်တစ်ခုကို ဖန်တီးခြင်း သို့မဟုတ် ပြင်ဆင်ခြင်း · ဆက်တင်များ၊ လင့်ခ်ချိတ်သည့်ဒေသများနှင့် အပိုင်းမြေပုံဆွဲခြင်း · ဆော့ဖ်ဝဲလ်ပက်ကေ့ဂျ်များနှင့် စက်ဒရိုက်ဗာများကို ရွေးချယ်ပါ။
BSP Editor ၏လုပ်ဆောင်နိုင်စွမ်းများသည် niosv-bsp utilities များ၏ လုပ်ဆောင်နိုင်စွမ်းများ ပါဝင်သည်။ BSP Editor တွင် ဖန်တီးထားသော မည်သည့်ပရောဂျက်မဆို command-line utilities များကို အသုံးပြု၍ ဖန်တီးနိုင်သည်။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

3. Nios V Processor Software System Design 726952 | 2025.07.16

မှတ်ချက် -

Quartus Prime Standard Edition ဆော့ဖ်ဝဲလ်အတွက်၊ BSP Editor GUI ကိုခေါ်ဆိုရန် အဆင့်များအတွက် AN 980- Nios V ပရိုဆက်ဆာ Quartus Prime ဆော့ဖ်ဝဲ ပံ့ပိုးမှုအား ကိုးကားပါ။

BSP Editor ကိုဖွင့်ရန်၊ အောက်ပါအဆင့်များကို လိုက်နာပါ- 1. Platform Designer ကိုဖွင့်ပြီး အဆိုပါသို့ သွားပါ။ File မီနူး။
a ရှိပြီးသား BSP ဆက်တင်ကိုဖွင့်ရန် fileOpen… b ကိုနှိပ်ပါ။ BSP အသစ်တစ်ခုဖန်တီးရန် New BSP ကိုနှိပ်ပါ... 2. BSP Editor tab ကိုရွေးချယ်ပြီး သင့်လျော်သောအသေးစိတ်အချက်အလက်များကို ပေးဆောင်ပါ။

ပုံ 27. BSP Editor ကိုဖွင့်ပါ။

ဆက်စပ်အချက်အလက် AN 980- Nios V ပရိုဆက်ဆာ Quartus Prime ဆော့ဖ်ဝဲလ် ပံ့ပိုးမှု
၃.၂.၂။ Altera FPGAs အတွက် RiscFree IDE
Altera FPGAs အတွက် RiscFree IDE သည် Nios V ပရိုဆက်ဆာအတွက် Eclipse-based IDE တစ်ခုဖြစ်သည်။ အောက်ပါအကြောင်းများကြောင့် ဤ IDE တွင် Nios V ပရိုဆက်ဆာဆော့ဖ်ဝဲကို ဖန်တီးရန် Altera မှ အကြံပြုထားပါသည်- · အင်္ဂါရပ်များကို Nios V နှင့် တွဲဖက်အသုံးပြုနိုင်ရန် တီထွင်ပြီး အတည်ပြုထားသည်
ပရိုဆက်ဆာတည်ဆောက်စီးဆင်းမှု။ · လိုအပ်သော toolchains နှင့် supporting tools များအားလုံးကို တပ်ဆင်ထားပါသည်။
Nios V ပရိုဆက်ဆာ ဖွံ့ဖြိုးတိုးတက်မှုကို အလွယ်တကူ စတင်ရန်။
ဆက်စပ်အချက်အလက်များ Altera FPGAs အသုံးပြုသူလမ်းညွှန်အတွက် Ashling RiscFree ပေါင်းစပ်ဖွံ့ဖြိုးတိုးတက်ရေးပတ်ဝန်းကျင် (IDE)
၃.၂.၃။ Nios V Utilities ကိရိယာများ
ကွန်မန်းလိုင်းတွင် ရိုက်ထည့်ထားသော သို့မဟုတ် script တစ်ခုတွင် ထည့်သွင်းထားသော Nios V ပရိုဂရမ်များကို ဖန်တီးနိုင်၊ ပြင်ဆင်ခြင်းနှင့် တည်ဆောက်နိုင်သည်။ ဤကဏ္ဍတွင်ဖော်ပြထားသော Nios V command-line tools များသည် အဆိုပါနေရာတွင်ရှိသည်။ /niosv/bin လမ်းညွှန်။

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

3. Nios V Processor Software System Design 726952 | 2025.07.16

ဇယား 26. Nios V Utilities ကိရိယာများ

Command-Line ကိရိယာများ

အနှစ်ချုပ်

niosv-app niosv-bsp niosv-download niosv-shell niosv-stack-report

အက်ပလီကေးရှင်း ပရောဂျက်တစ်ခုကို ထုတ်လုပ်ရန်နှင့် ပြင်ဆင်သတ်မှတ်ရန်။
BSP ဆက်တင်များကို ဖန်တီးရန် သို့မဟုတ် အပ်ဒိတ်လုပ်ရန် file BSP ကိုဖန်တီးပါ။ file၎။ ELF ကိုဒေါင်းလုဒ်လုပ်ရန် file Nios® V ပရိုဆက်ဆာသို့။
Nios V Command Shell ကိုဖွင့်ရန်။ သင်၏အပလီကေးရှင်းတွင်ရရှိနိုင်သည့်ကျန်ရှိသောမမ်မိုရီနေရာအား အသိပေးရန် .elf for stack သို့မဟုတ် heap အသုံးပြုမှု။

၂၁။ File ဖော်မတ်ပြောင်းခြင်း ကိရိယာများ

File ဒေတာများကို utility တစ်ခုမှ အခြားတစ်ခုသို့ ပေးပို့သည့်အခါတွင် ဖော်မတ်ပြောင်းလဲခြင်းမှာ တစ်ခါတစ်ရံ လိုအပ်ပါသည်။ ဟိ file format converting tools တွေ ထဲမှာပါပါတယ်။
ဆော့ဖ်ဝဲတပ်ဆင်ခြင်းလမ်းညွှန်>/niosv/bin လမ်းညွှန်။

ဇယား ၁။ File ဖော်မတ်ပြောင်းခြင်း ကိရိယာများ

Command-Line Tools elf2flash elf2hex

အနှစ်ချုပ် .elf ကို ဘာသာပြန်ဆိုရန် file flash memory programming အတွက် .srec ဖော်မတ်။ .elf ကို ဘာသာပြန်ရန် file မမ်မိုရီ ကနဦးသတ်မှတ်ခြင်းအတွက် .hex ဖော်မတ်။

၃.၂.၅။ အခြားသော အသုံးအဆောင်များ

Nios V ပရိုဆက်ဆာအခြေခံစနစ်တစ်ခုတည်ဆောက်သောအခါတွင် သင်သည် အောက်ပါ command-line tools များ လိုအပ်နိုင်သည်။ ဤ command-line ကိရိယာများကို Intel မှ ပံ့ပိုးပေးပါသည်။ /quartus/bin သို့မဟုတ် ထံမှရယူသည်။
open-source ကိရိယာများ။

Table 28. Other Command-Line Tools

Command-Line ကိရိယာများ

ရိုက်ပါ။

အနှစ်ချုပ်

juart-terminal

Intel မှပံ့ပိုးပေးသည်။

stdout နှင့် stderr ကိုစောင့်ကြည့်ရန်နှင့် Nios® V ပရိုဆက်ဆာသို့ထည့်သွင်းရန်
stdin မှတဆင့်စနစ်ခွဲ။ ဤကိရိယာသည် J နှင့်သာသက်ဆိုင်သည်။TAG Nios® V ပရိုဆက်ဆာသို့ ချိတ်ဆက်သောအခါ UART IP။

openocd

OpenOCD ကို လုပ်ဆောင်ရန် Intel မှ ပံ့ပိုးပေးထားသည်။

openocd-cfg-gen

Intel မှပံ့ပိုးပေးသော · OpenOCD ဖွဲ့စည်းမှုပုံစံကို ထုတ်လုပ်ရန် file. · J ကိုပြသရန်TAG ကွင်းဆက်ကိရိယာအညွှန်း

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

726952 | 2025.07.16 တုံ့ပြန်ချက်ပေးပို့ပါ။
4. Nios V ပရိုဆက်ဆာဖွဲ့စည်းပုံနှင့် Booting ဖြေရှင်းချက်
မတူညီသော memory တည်နေရာများမှ ဆော့ဖ်ဝဲကို စတင်ရန်နှင့် လုပ်ဆောင်ရန် Nios V ပရိုဆက်ဆာကို သင် configure လုပ်နိုင်ပါသည်။ boot memory သည် Quad Serial Peripheral Interface (QSPI) flash၊ On-Chip Memory (OCRAM) သို့မဟုတ် Tightly Coupled Memory (TCM) ဖြစ်သည်။
ဆက်စပ်အချက်အလက်များ · စာမျက်နှာ 193 ရှိ ပါဝါဖွင့်ခြင်း အခြေအနေများ · ပါဝါတက်ခြင်း အစပျိုးမှုများ
ပါဝါဖွင့်ခြင်းများအကြောင်း နောက်ထပ်အချက်အလက်များအတွက်။
4.1. နိဒါန်း
Nios V ပရိုဆက်ဆာသည် boot လုပ်ငန်းစဉ် နှစ်မျိုးကို ပံ့ပိုးပေးသည်- · alt_load() လုပ်ဆောင်ချက်ကို အသုံးပြု၍ Execute-in-Place (XIP) · boot မိတ္တူကို အသုံးပြု၍ RAM သို့ ကူးယူထားသော ပရိုဂရမ်။ Nios V မြှုပ်သွင်းထားသော ပရိုဂရမ်များ ဖွံ့ဖြိုးတိုးတက်မှုသည် ဟာ့ဒ်ဝဲလ် abstraction အလွှာ (HAL) ကို အခြေခံထားသည်။ HAL သည် boot တက်သည့်အချိန်၌ သက်ဆိုင်ရာ linker အပိုင်းများကို boot memory မှ ၎င်းတို့၏ run time တည်နေရာသို့ ကူးယူပေးသည့် boot loader program (boot ကော်ပီဟုလည်း ခေါ်သည်) သေးငယ်သော boot loader ပရိုဂရမ်ကို ပံ့ပိုးပေးပါသည်။ Board Support Package (BSP) Editor ဆက်တင်များကို ကြိုးကိုင်ခြင်းဖြင့် ပရိုဂရမ်နှင့် ဒေတာမှတ်ဉာဏ် လည်ပတ်ချိန်တည်နေရာများကို သတ်မှတ်နိုင်သည်။ ဤကဏ္ဍတွင် ဖော်ပြထားသည်- · သင်၏ Nios V ပရိုဆက်ဆာစနစ်အား စတင်သည့် Nios V ပရိုဆက်ဆာ boot မိတ္တူ
boot memory ရွေးချယ်မှု · Nios V ပရိုဆက်ဆာ booting ရွေးစရာများနှင့် အထွေထွေ စီးဆင်းမှု · ရွေးချယ်ထားသော boot memory အတွက် Nios V ပရိုဂရမ်းမင်း ဖြေရှင်းချက်
၄.၂။ အက်ပ်များကို ချိတ်ဆက်ခြင်း။
Nios V ပရိုဆက်ဆာ ပရောဂျက်ကို ထုတ်ပေးသောအခါ၊ BSP Editor သည် ဆက်စပ်နေသော လင့်ခ်နှစ်ခုကို ထုတ်ပေးသည်။ files: · linker.x: linker command file အက်ပလီကေးရှင်းက ဖန်တီးထားတာfile အသုံးပြုသည်။
.elf binary ဖန်တီးရန် file. · linker.h- linker memory layout အကြောင်း အချက်အလက် ပါ၀င်သည် ။ BSP ပရောဂျက်အတွက် သင်ပြုလုပ်သော လင့်ခ်ဆက်တင် ပြုပြင်မွမ်းမံမှုအားလုံးသည် ဤလင့်ခ်နှစ်ခု၏ အကြောင်းအရာများကို အကျိုးသက်ရောက်စေသည်။ file၎။ Nios V ပရိုဆက်ဆာ အပလီကေးရှင်းတိုင်းတွင် အောက်ပါ linker ကဏ္ဍများ ပါဝင်သည်-
© Altera ကော်ပိုရေးရှင်း။ Altera၊ Altera လိုဂို၊ `a' လိုဂိုနှင့် အခြား Altera အမှတ်အသားများသည် Altera Corporation ၏ ကုန်အမှတ်တံဆိပ်များဖြစ်သည်။ Altera သည် မည်သည့် ထုတ်ကုန်နှင့် ဝန်ဆောင်မှုများကိုမဆို အသိပေးခြင်းမရှိဘဲ အချိန်မရွေး အပြောင်းအလဲပြုလုပ်ပိုင်ခွင့်ရှိသည်။ Altera သည် Altera မှ အတိအလင်း သဘောတူထားသည့်အတိုင်း ဤနေရာတွင်ဖော်ပြထားသော အချက်အလက်၊ ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုကို အသုံးပြုခြင်းမှ ဖြစ်ပေါ်လာသော တာဝန် သို့မဟုတ် တာဝန်ခံမှု မရှိဟု ယူဆပါသည်။ Altera သုံးစွဲသူများအား ထုတ်ဝေထားသော အချက်အလက်များနှင့် ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုများအတွက် အမှာစာမတင်မီ နောက်ဆုံးဗားရှင်းကို ရယူရန် အကြံပြုထားသည်။ *အခြားအမည်များနှင့် အမှတ်တံဆိပ်များကို အခြားသူများ၏ပိုင်ဆိုင်မှုအဖြစ် တောင်းဆိုနိုင်ပါသည်။

4. Nios V ပရိုဆက်ဆာဖွဲ့စည်းပုံနှင့် Booting ဖြေရှင်းချက် 726952 | 2025.07.16

ဇယား 29. Linker ကဏ္ဍများ

.text

Linker ကဏ္ဍများ

.rodata

.rwdata

.bss

.အမှိုက်ပုံ

.stack

ဖော်ပြချက် အကောင်ထည်ဖော်နိုင်သော ကုဒ်။ ပရိုဂရမ်ကို လုပ်ဆောင်ရာတွင် အသုံးပြုသည့် မည်သည့်ဖတ်သာဒေတာမဆို။ ပရိုဂရမ်ကို လုပ်ဆောင်ရာတွင် အသုံးပြုသည့် ဖတ်-ရေးဒေတာကို သိမ်းဆည်းထားသည်။ အစပျိုးခြင်းမဟုတ်သော တည်ငြိမ်ဒေတာ ပါရှိသည်။ ဒိုင်းနမစ်ဖြင့် ခွဲဝေထားသော မှတ်ဉာဏ် ပါရှိသည်။ လုပ်ဆောင်ချက်-ခေါ်ဆိုမှု ကန့်သတ်ချက်များနှင့် အခြားသော ယာယီဒေတာများကို သိမ်းဆည်းသည်။

.elf တွင် နောက်ထပ်လင့်ခ်ပေးသည့်အပိုင်းများကို သင်ထည့်နိုင်သည်။ file စိတ်ကြိုက်ကုဒ်နှင့် ဒေတာကို ကိုင်ထားရန်။ ဤလင့်ခ်ချိတ်သည့်အပိုင်းများကို ရုပ်ပိုင်းဆိုင်ရာမှတ်ဉာဏ်ကိရိယာများနှင့် လိပ်စာများနှင့် ကိုက်ညီရန် သတ်မှတ်ထားသော အမည်မှတ်ဉာဏ်နယ်မြေများတွင် ထားရှိထားသည်။ မူရင်းအားဖြင့်၊ BSP Editor သည် ဤလင့်ခ်လုပ်ခြင်းကဏ္ဍများကို အလိုအလျောက်ထုတ်ပေးပါသည်။ သို့ရာတွင်၊ သင်သည် သီးခြားအပလီကေးရှင်းတစ်ခုအတွက် လင့်ခ်ပေးသည့်အပိုင်းများကို ထိန်းချုပ်နိုင်သည်။

၄.၂.၁။ ချိတ်ဆက်ခြင်း အပြုအမူ
ဤကဏ္ဍတွင် BSP Editor ၏ ပုံသေချိတ်ဆက်ခြင်းအပြုအမူနှင့် ချိတ်ဆက်ခြင်းအပြုအမူကို မည်သို့ထိန်းချုပ်ရမည်ကို ဖော်ပြသည်။

၄.၂.၁.၁။ မူရင်း BSP ချိတ်ဆက်ခြင်း။
BSP ဖွဲ့စည်းမှုအတွင်း၊ ကိရိယာများသည် အောက်ပါအဆင့်များကို အလိုအလျောက် လုပ်ဆောင်သည်-
1. မမ်မိုရီ ဒေသအမည်များ သတ်မှတ်ခြင်း- စနစ်မှတ်ဉာဏ် ကိရိယာတစ်ခုစီတွင် အမည်တစ်ခု သတ်မှတ်ပြီး ချိတ်ဆက်ကိရိယာသို့ အမည်တစ်ခုစီကို ထည့်ပါ။ file မှတ်ဉာဏ်ဒေသအဖြစ်။
2. အကြီးဆုံးမမ်မိုရီကိုရှာပါ- လင့်ခ်ကိရိယာရှိ အကြီးဆုံးဖတ်-ရေးမှတ်ဉာဏ်ကို ခွဲခြားသတ်မှတ်ပါ။ file.
3. လင့်ခ်ပေးသည့်အပိုင်းများကို သတ်မှတ်ပါ- ယခင်အဆင့်တွင် သတ်မှတ်ထားသော မမ်မိုရီဧရိယာတွင် (.text၊ .rodata, .rwdata, .bss၊ .heap နှင့် .stack) ကို ထားရှိပါ။
4. ရေးပါ။ files- linker.x နှင့် linker.h ကိုရေးပါ။ files.
ပုံမှန်အားဖြင့်၊ ချိတ်ဆက်သူအပိုင်းခွဲဝေမှုအစီအစဉ်သည် ဆော့ဖ်ဝဲဖွံ့ဖြိုးတိုးတက်ရေးလုပ်ငန်းစဉ်အတွင်း လုပ်ဆောင်နေသောကြောင့် အပလီကေးရှင်းသည် မန်မိုရီလုံလောက်စွာကြီးပါက လုပ်ဆောင်နိုင်မည်ဟု အာမခံထားသည်။
ပုံသေချိတ်ဆက်ခြင်းအပြုအမူအတွက် စည်းမျဉ်းများသည် Altera-generated Tcl scripts bsp-set-defaults.tcl နှင့် bsp-linker-utils.tcl တို့တွင် ပါရှိသည် /niosv/scripts/bsp-defaults directory။ niosv-bsp command သည် ဤ script များကို ခေါ်ဆိုပါသည်။ ဤဇာတ်ညွှန်းများကို တိုက်ရိုက်မွမ်းမံမွမ်းမံပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

4. Nios V ပရိုဆက်ဆာဖွဲ့စည်းပုံနှင့် Booting ဖြေရှင်းချက် 726952 | 2025.07.16

၄.၂.၁.၂။ ပြင်ဆင်သတ်မှတ်နိုင်သော BSP ချိတ်ဆက်ခြင်း။
BSP Editor ၏ Linker Script တက်ဘ်တွင် မူရင်းလင့်ခ်ချိတ်ခြင်းအပြုအမူကို သင်စီမံနိုင်သည်။ အောက်ပါနည်းလမ်းများကို အသုံးပြု၍ linker script ကို စီမံပါ- · မန်မိုရီဒေသကို ပေါင်းထည့်ပါ- မန်မိုရီဒေသအမည်ကို ရုပ်ပိုင်းဆိုင်ရာမှတ်ဉာဏ် ကိရိယာတစ်ခုသို့ မြေပုံဆွဲပါ။ · ကဏ္ဍမြေပုံတစ်ခုထည့်ပါ- အပိုင်းအမည်တစ်ခုကို မှတ်ဉာဏ်ဒေသတစ်ခုသို့ မြေပုံညွှန်းထည့်ပါ။ BSP
အယ်ဒီတာ လုပ်ခွင့်ပေးတယ်။ view ပြောင်းလဲမှုမပြုလုပ်မီနှင့် ပြီးနောက် မန်မိုရီမြေပုံ။

၄.၃။ Nios V Processor ကို Booting နည်းလမ်းများ

Altera FPGA စက်များတွင် Nios V ပရိုဆက်ဆာကို စတင်ရန် နည်းလမ်းအချို့ရှိသည်။ Nios V ပရိုဆက်ဆာကို ဖွင့်ရန် နည်းလမ်းများသည် flash memory ရွေးချယ်မှုနှင့် စက်မိသားစုများအလိုက် ကွဲပြားသည်။

ဇယား 30။ သက်ဆိုင်ရာ Boot ရွေးစရာများဖြင့် ပံ့ပိုးထားသော Flash Memories

ပံ့ပိုးထားသော Boot Memories

ကိရိယာ

On-Chip Flash (အတွင်းပိုင်းဖွဲ့စည်းပုံအတွက်)

အများဆုံး 10 စက်များ (On-Chip Flash IP ဖြင့်သာ)

အထွေထွေရည်ရွယ်ချက် QSPI Flash (အသုံးပြုသူဒေတာအတွက်သာ)

ပံ့ပိုးပေးထားသော FPGA စက်များအားလုံး (ယေဘူယျ Serial Flash Interface FPGA IP ဖြင့်)

ပြင်ဆင်သတ်မှတ်ခြင်း QSPI Flash (Active Serial configuration အတွက်)

ပိတ်ဆို့ထိန်းချုပ်မှုအခြေခံ
ကိရိယာများ (ယေဘုယျအားဖြင့်
Serial Flash Interface Intel FPGA IP)(2)

Nios V Processor ကို Booting နည်းလမ်းများ

Application Runtime Location

Boot မိတ္တူ

Nios V ပရိုဆက်ဆာ အပလီကေးရှင်းသည် On-Chip Flash မှ နေရာကို လုပ်ဆောင်သည်။

On-Chip Flash (XIP) + OCRAM/ ပြင်ပ RAM (ရေးနိုင်သော ဒေတာကဏ္ဍများအတွက်)

alt_load() လုပ်ဆောင်ချက်

Nios V ပရိုဆက်ဆာ အပလီကေးရှင်းသည် On-Chip Flash မှ boot မိတ္တူကို အသုံးပြု၍ RAM သို့ ကူးယူထားသည်။

OCRAM/ပြင်ပ RAM

GSFI မှတဆင့် Bootloader ကိုပြန်လည်အသုံးပြုခြင်း။

Nios V ပရိုဆက်ဆာ အပလီကေးရှင်းသည် ယေဘူယျရည်ရွယ်ချက် QSPI ဖလက်ရှ်မှ လုပ်ဆောင်သည့်နေရာကို လုပ်ဆောင်သည်။

ယေဘူယျရည်ရွယ်ချက် QSPI ဖလက်ရှ် (XIP) + OCRAM/ ပြင်ပ RAM (ရေးနိုင်သော ဒေတာကဏ္ဍများအတွက်)

alt_load() လုပ်ဆောင်ချက်

Nios V ပရိုဆက်ဆာ အပလီကေးရှင်းသည် ယေဘုယျရည်ရွယ်ချက် QSPI flash မှ boot မိတ္တူကို အသုံးပြု၍ RAM သို့ ကူးယူထားသည်။

OCRAM/ပြင်ပ RAM

GSFI မှတဆင့် Bootloader

Nios V ပရိုဆက်ဆာ အပလီကေးရှင်းသည် ဖွဲ့စည်းမှုပုံစံ QSPI ဖလက်ရှ်မှ လုပ်ဆောင်သည့်နေရာ

ပြင်ဆင်သတ်မှတ်ခြင်း QSPI ဖလက်ရှ် (XIP) + OCRAM/ ပြင်ပ RAM (ရေး၍ရနိုင်သော ဒေတာကဏ္ဍများအတွက်)

alt_load() လုပ်ဆောင်ချက်

Nios V ပရိုဆက်ဆာ အက်ပ်လီကေးရှင်းသည် boot မိတ္တူကို အသုံးပြု၍ ဖွဲ့စည်းမှု QSPI flash မှ RAM သို့ ကူးယူထားသည်။

GSFI မှတဆင့် OCRAM/ External RAM Bootloader ကို ဆက်လက်လုပ်ဆောင်သည်...

(2) AN 980- Nios V ပရိုဆက်ဆာ Quartus Prime Software ပံ့ပိုးမှု စက်ပစ္စည်းစာရင်းကို ကိုးကားပါ။

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

4. Nios V ပရိုဆက်ဆာဖွဲ့စည်းပုံနှင့် Booting ဖြေရှင်းချက် 726952 | 2025.07.16

ပံ့ပိုးထားသော Boot Memories
On-chip Memory (OCRAM) Tightly Coupled Memory (TCM)

ကိရိယာ
SDM အခြေခံ စက်ပစ္စည်းများ (Mailbox Client Intel FPGA IP ဖြင့်)။ (၂)
ပံ့ပိုးထားသော Altera FPGA စက်အားလုံး (၂) ခု၊
ပံ့ပိုးထားသော Altera FPGA စက်များအားလုံး(၂)ခု

Nios V Processor ကို Booting နည်းလမ်းများ
Nios V ပရိုဆက်ဆာ အက်ပ်လီကေးရှင်းသည် boot မိတ္တူကို အသုံးပြု၍ ဖွဲ့စည်းမှု QSPI flash မှ RAM သို့ ကူးယူထားသည်။
Nios V ပရိုဆက်ဆာ အပလီကေးရှင်းသည် OCRAM မှ လုပ်ဆောင်သည့်နေရာ
Nios V ပရိုဆက်ဆာ အပလီကေးရှင်းသည် TCM မှ လုပ်ဆောင်သည့်နေရာ

Application Runtime Location

Boot မိတ္တူ

OCRAM/ External RAM Bootloader SDM မှတဆင့်

OCRAM

alt_load() လုပ်ဆောင်ချက်

ညွှန်ကြားချက် TCM (XIP) မရှိ + ဒေတာ TCM (ရေးနိုင်သော ဒေတာကဏ္ဍများအတွက်)

ပုံ 28. Nios V Processor Boot Flow

ပြန်လည်သတ်မှတ်ပါ။

ပရိုဆက်ဆာသည် vector ကိုပြန်လည်သတ်မှတ်ရန်ခုန်နေသည် (boot code စတင်သည်)

အပလီကေးရှင်းကုဒ်ကို အခြားမမ်မိုရီတည်နေရာသို့ ကူးယူနိုင်သည် (စတင်သည့်ရွေးချယ်မှုများအပေါ် မူတည်၍)
Boot code သည် processor ကို အစပြုသည်။

boot ရွေးစရာများပေါ်မူတည်၍ boot code သည် data/code အတွက် ကနဦးတန်ဖိုးများကို အခြား memory space (alt_load) သို့ ကူးယူနိုင်ပါသည်။
ဘွတ်ကုဒ်သည် အပလီကေးရှင်းကုဒ်နှင့် ဒေတာမှတ်ဉာဏ်နေရာကို အစပြုသည်။
Boot code သည် HAL drivers (alt_main) ဖြင့် system peripherals အားလုံးကို အစပြုပါသည်။
အဓိက ဝင်ခွင့်
ဆက်စပ်အချက်အလက်များ · ယေဘူယျ Serial Flash Interface Altera FPGA IP အသုံးပြုသူလမ်းညွှန်
Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

4. Nios V ပရိုဆက်ဆာဖွဲ့စည်းပုံနှင့် Booting ဖြေရှင်းချက် 726952 | 2025.07.16
· Mailbox Client Altera FPGA IP အသုံးပြုသူလမ်းညွှန် · AN 980- Nios V ပရိုဆက်ဆာ Quartus Prime ဆော့ဖ်ဝဲ ပံ့ပိုးမှု
၄.၄။ Nios V Processor Booting Methods မိတ်ဆက်
Nios V ပရိုဆက်ဆာစနစ်များသည် ပရိုဆက်ဆာသည် အပလီကေးရှင်းပရိုဂရမ်ကို စတင်မလုပ်ဆောင်မီ စနစ်မှတ်ဉာဏ်တွင် ဆော့ဖ်ဝဲလ်ပုံများကို ပြင်ဆင်သတ်မှတ်ရန် လိုအပ်သည်။ မူရင်းလင့်ခ်ပေးသည့်ကဏ္ဍများအတွက် Linker အပိုင်းများကို ကိုးကားပါ။
BSP Editor သည် အောက်ပါလုပ်ဆောင်ချက်များကိုလုပ်ဆောင်ပေးသည့် linker script ကိုထုတ်ပေးသည်- · ပရိုဆက်ဆာဆော့ဖ်ဝဲသည် linker ဆက်တင်များနှင့်အညီ ချိတ်ဆက်ထားကြောင်း သေချာစေသည်
BSP တည်းဖြတ်သူ၏ ဆော့ဖ်ဝဲလ်သည် မန်မိုရီတွင် မည်သည့်နေရာတွင် ရှိနေသည်ကို ဆုံးဖြတ်သည်။ · မန်မိုရီ အစိတ်အပိုင်းတွင် ပရိုဆက်ဆာ၏ ကုဒ်ဧရိယာကို သတ်မှတ်ပေးသည်။
သတ်မှတ်ထားသော မှတ်ဉာဏ် အစိတ်အပိုင်းများ။
အောက်ဖော်ပြပါ ကဏ္ဍတွင် ရရှိနိုင်သော Nios V ပရိုဆက်ဆာ စတင်ခြင်းနည်းလမ်းများကို အတိုချုံးဖော်ပြပါသည်။
၄.၄.၁။ Nios V Processor အပလီကေးရှင်းသည် Boot Flash မှနေ၍ In-Place ကိုလုပ်ဆောင်သည်။
Altera သည် memory controller သို့မဟုတ် memory devices များကို အစပျိုးရန် မလိုအပ်ဘဲ system reset လုပ်သောအခါတွင် boot flash address space ကို ချက်ချင်းရရှိနိုင်စေရန် flash controllers များကို ဒီဇိုင်းထုတ်ထားသည်။ ၎င်းသည် Nios V ပရိုဆက်ဆာအား ကုဒ်ကို အခြားမမ်မိုရီအမျိုးအစားသို့ကူးယူရန် boot မိတ္တူကိုအသုံးမပြုဘဲ boot စက်များတွင် သိမ်းဆည်းထားသော အပလီကေးရှင်းကုဒ်ကို တိုက်ရိုက်လုပ်ဆောင်နိုင်စေပါသည်။ ဖလက်ရှ် ထိန်းချုပ်ကိရိယာများမှာ- · On-Chip Flash IP ပါရှိသော On-Chip Flash (MAX® 10 စက်တွင်သာ) · ယေဘူယျ Serial Flash Interface IP ပါသော QSPI ဖလက်ရှ် · ယေဘူယျ Serial Flash Interface IP ပါရှိသော QSPI flash ကို ပုံစံသတ်မှတ်ခြင်း (MAX 10 မှလွဲ၍)
ကိရိယာများ)
Nios V ပရိုဆက်ဆာအပလီကေးရှင်းသည် boot flash မှနေရာတစ်နေရာကိုလုပ်ဆောင်သောအခါ၊ BSP Editor သည်အောက်ပါလုပ်ဆောင်ချက်များကိုလုပ်ဆောင်သည်- · .text linker ကဏ္ဍများကို boot flash memory ဒေသသို့သတ်မှတ်ပေးသည်။ · .bss၊.rodata၊ .rwdata၊ .stack နှင့် .heap linker ကဏ္ဍများကို RAM တွင် သတ်မှတ်ပေးသည်
မှတ်ဉာဏ်ဒေသ။ စနစ်ပြန်လည်သတ်မှတ်ပြီးနောက် ဒေတာကဏ္ဍများ (.rodata, .rwdata,, .exceptions) များကို RAM သို့ ကူးယူရန် BSP ဆက်တင်များရှိ alt_load() လုပ်ဆောင်ချက်ကို သင်ဖွင့်ရပါမည်။ ကုဒ်ကဏ္ဍ (.text) သည် boot flash memory ဒေသတွင် ကျန်ရှိနေပါသည်။
ဆက်စပ်အချက်အလက်များ · ယေဘူယျ Serial Flash Interface Altera FPGA IP အသုံးပြုသူလမ်းညွှန် · Altera MAX 10 အသုံးပြုသူ Flash Memory အသုံးပြုသူလမ်းညွှန်
၄.၄.၁.၁။ alt_load()
BSP Editor ကို အသုံးပြု၍ HAL ကုဒ်တွင် alt_load() လုပ်ဆောင်ချက်ကို သင်ဖွင့်နိုင်သည်။
execute-in-place boot flow တွင်အသုံးပြုသောအခါ၊ alt_load() လုပ်ဆောင်ချက်သည် အောက်ပါလုပ်ဆောင်စရာများကို လုပ်ဆောင်သည်-

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

4. Nios V ပရိုဆက်ဆာဖွဲ့စည်းပုံနှင့် Booting ဖြေရှင်းချက် 726952 | 2025.07.16

· BSP ဆက်တင်များကိုအခြေခံ၍ Memory အပိုင်းများကို RAM သို့ကူးယူသည့် mini boot မိတ္တူအဖြစ် လုပ်ဆောင်သည်။
· ဒေတာအပိုင်းများ (.rodata, .rwdata, .exceptions) ကို RAM သို့ ကူးယူသော်လည်း ကုဒ်ကဏ္ဍများ (.text) မဟုတ်ပါ။ ကုဒ်အပိုင်း (.text) အပိုင်းသည် ဖတ်ရန်သီးသန့်ကဏ္ဍဖြစ်ပြီး booting flash memory ဒေသတွင် ကျန်ရှိနေပါသည်။ ဤအပိုင်းပိုင်းခွဲခြင်းသည် RAM အသုံးပြုမှုကို လျှော့ချရန် ကူညီပေးသော်လည်း flash memory သို့ ဝင်ရောက်ခြင်းများသည် on-chip RAM သို့ဝင်ရောက်ခြင်းထက် နှေးသောကြောင့် ကုဒ်လုပ်ဆောင်မှုစွမ်းဆောင်ရည်ကို ကန့်သတ်နိုင်သည်။

အောက်ပါဇယားတွင် BSP Editor ဆက်တင်များနှင့် လုပ်ဆောင်ချက်များကို စာရင်းပြုစုထားသည်။

Table 31. BSP Editor ဆက်တင်များ
BSP တည်းဖြတ်သူ ဆက်တင်

လုပ်ဆောင်ချက်သည် alt_load() လုပ်ဆောင်ချက်ကို ဖွင့်ပေးသည်။ alt_load() .rodata အပိုင်းကို RAM သို့ ကူးယူသည်။ alt_load() .rwdata အပိုင်းကို RAM သို့ ကူးယူသည်။ alt_load() .exceptions အပိုင်းကို RAM သို့ ကူးယူသည်။

၄.၄.၂။ Nios V ပရိုဆက်ဆာ အပလီကေးရှင်းကို Boot Flash မှ RAM သို့ Boot မိတ္တူကူးယူထားသည်။
Nios V ပရိုဆက်ဆာနှင့် HAL တွင် Nios V ပရိုဆက်ဆာအပလီကေးရှင်းအများစုအတွက် လုံလောက်သောလုပ်ဆောင်နိုင်စွမ်းကိုပေးဆောင်သည့် boot မိတ္တူတစ်ခုပါ ၀ င်ပြီး Nios V ဆော့ဖ်ဝဲလ်ဖွံ့ဖြိုးတိုးတက်မှုစီးဆင်းမှုနှင့်အတူအကောင်အထည်ဖော်ရန်အဆင်ပြေသည်။
အပလီကေးရှင်းသည် boot မိတ္တူကို အသုံးပြုသောအခါ၊ ၎င်းသည် လင့်ခ်လုပ်သည့်ကဏ္ဍများအားလုံးကို ( .text၊ .heap ၊ .rwdata၊ .rodata ၊ .bss၊ .stack) အား အတွင်းပိုင်း သို့မဟုတ် ပြင်ပ RAM အဖြစ် သတ်မှတ်သည်။ Nios V ပရိုဆက်ဆာ အပလီကေးရှင်းကို boot flash မှ boot မိတ္တူကူးယူရန် boot မိတ္တူကို အသုံးပြုခြင်းသည် execution အတွက် အတွင်းပိုင်း သို့မဟုတ် ပြင်ပ RAM သို့ လည်ပတ်မှုစွမ်းဆောင်ရည်ကို မြှင့်တင်ရန် ကူညီပေးသည်။
ဤ boot option အတွက် Nios V ပရိုဆက်ဆာသည် စနစ်ပြန်လည်သတ်မှတ်ပြီးနောက် boot မိတ္တူဆော့ဖ်ဝဲကို စတင်လုပ်ဆောင်သည်။ ဆော့ဖ်ဝဲသည် အပလီကေးရှင်းအား boot flash မှ အတွင်းပိုင်း သို့မဟုတ် ပြင်ပ RAM သို့ ကူးယူသည်။ လုပ်ငန်းစဉ်ပြီးသည်နှင့် Nios V ပရိုဆက်ဆာသည် ပရိုဂရမ်ထိန်းချုပ်မှုကို အပလီကေးရှင်းသို့လွှဲပြောင်းပေးသည်။

မှတ်ချက် -

boot copier သည် flash တွင်ရှိနေပါက၊ alt_load() လုပ်ဆောင်ချက်ကို ၎င်းတို့နှစ်ခုလုံးသည် တူညီသောရည်ရွယ်ချက်ဖြင့် လုပ်ဆောင်သောကြောင့် ၎င်းကိုခေါ်ရန်မလိုအပ်ပါ။

၄.၄.၂.၁။ ယေဘူယျ Serial Flash Interface မှတဆင့် Nios V Processor Bootloader
GSFI မှတစ်ဆင့် Bootloader သည် ထိန်းချုပ်ပိတ်ဆို့ထားသော စက်ပစ္စည်းများတွင် QSPI flash memory ကို ပံ့ပိုးပေးသည့် Nios V ပရိုဆက်ဆာ boot မိတ္တူဖြစ်သည်။ GSFI မှတစ်ဆင့် Bootloader တွင် အောက်ပါအင်္ဂါရပ်များ ပါဝင်သည်။
· ဆော့ဖ်ဝဲအပလီကေးရှင်းကို မတည်ငြိမ်သောမှတ်ဉာဏ်တွင် နေရာချပါ။
· ဆော့ဖ်ဝဲအပလီကေးရှင်းပုံအား RAM သို့ ထုပ်ပိုးပြီး မိတ္တူကူးပါ။
· မိတ္တူကူးပြီးသည်နှင့် RAM ရှိ ပရိုဆက်ဆာလုပ်ဆောင်မှုကုဒ်သို့ အလိုအလျောက်ပြောင်းသည်။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

4. Nios V ပရိုဆက်ဆာဖွဲ့စည်းပုံနှင့် Booting ဖြေရှင်းချက် 726952 | 2025.07.16

boot မိတ္တူကူးယူပြီးနောက်တွင် boot ပုံသည် တည်ရှိသည်။ boot မိတ္တူ၏အစတွင် Nios V ပရိုဆက်ဆာသည် အော့ဖ်ဆက်အမှတ်များကို ပြန်လည်သတ်မှတ်ကြောင်း သေချာရန် လိုအပ်သည်။ ပုံ- GSFI မှတစ်ဆင့် QSPI Flash with Bootloader အတွက် GSFI မှတ်ဉာဏ်မြေပုံမှတစ်ဆင့် QSPI Flash အတွက်မှတ်ဉာဏ်မြေပုံသည် bootloader ကိုအသုံးပြုသောအခါတွင် QSPI flash အတွက် flash memory မြေပုံကိုပြသသည်။ ဤမှတ်ဉာဏ်မြေပုံသည် flash memory memory တွင် FPGA ရုပ်ပုံနှင့် အပလီကေးရှင်းဆော့ဖ်ဝဲကို သိမ်းဆည်းထားသည်ဟု ယူဆသည်။

ဇယား 32။ Nios V ပရိုဆက်ဆာ Core အတွက် GSFI မှတဆင့် Bootloader

Nios V Processor Core
Nios V/m ပရိုဆက်ဆာ

GSFI မှတဆင့် Bootloader File တည်နေရာ
/niosv/components/bootloader/ niosv_m_bootloader.srec

Nios V/g ပရိုဆက်ဆာ

/niosv/components/bootloader/ niosv_g_bootloader.srec

ပုံ 29။ GSFI မှတဆင့် Bootloader ဖြင့် QSPI Flash အတွက် Memory Map

ဖောက်သည်ဒေတာ (*.hex)

လျှောက်လွှာကုဒ်

မှတ်ချက် -

Vector Offset ကို ပြန်လည်သတ်မှတ်ပါ။

Boot မိတ္တူ

0x01E00000

FPGA ရုပ်ပုံ (*.sof)

က0x00000000

1. မမ်မိုရီမြေပုံ၏အစတွင် boot မိတ္တူနှင့် အပလီကေးရှင်းကုဒ်များပါရှိသော သင်၏ဒေတာနောက်တွင် FPGA ရုပ်ပုံဖြစ်သည်။
2. Platform Designer တွင် Nios V ပရိုဆက်ဆာကို ပြန်လည်သတ်မှတ်ရန် အော့ဖ်ဆက်ကို သင်သတ်မှတ်ပြီး ၎င်းကို boot မိတ္တူ၏အစသို့ ညွှန်ပြရမည်ဖြစ်သည်။
3. FPGA ရုပ်ပုံ၏ အရွယ်အစားကို မသိရပါ။ Quartus Prime ပရောဂျက်ကို စုစည်းပြီးမှသာ အရွယ်အစားအတိအကျကို သင်သိနိုင်ပါသည်။ Altera FPGA ရုပ်ပုံ၏ အရွယ်အစားအတွက် အပေါ်ဘက်ဘောင်ကို သင်ဆုံးဖြတ်ရပါမည်။ ဟောင်းအတွက်ample၊ FPGA ရုပ်ပုံ၏အရွယ်အစားသည် 0x01E00000 ထက်နည်းသည်ဟု ခန့်မှန်းပါက၊ boot မိတ္တူ၏အစဖြစ်သည့် Platform Designer တွင် Reset Offset ကို 0x01E00000 သို့ သတ်မှတ်ပါ။
4. ကောင်းမွန်သော ဒီဇိုင်းအလေ့အကျင့်တစ်ခုတွင် ဆော့ဖ်ဝဲလ်အပလီကေးရှင်းကို မွမ်းမံသည့်အခါတွင် FPGA ရုပ်ပုံတစ်စိတ်တစ်ပိုင်းကို ဖျက်ပစ်ခြင်းမဖြစ်ပွားစေရန် သေချာစေရန် flash ကဏ္ဍနယ်နိမိတ်တွင် ပြန်လည်သတ်မှတ်ခြင်း vector offset ကို သတ်မှတ်ခြင်း ပါဝင်သည်။

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

4. Nios V ပရိုဆက်ဆာဖွဲ့စည်းပုံနှင့် Booting ဖြေရှင်းချက် 726952 | 2025.07.16

၄.၄.၂.၂။ Secure Device Manager မှတဆင့် Nios V Processor Bootloader
Secure Device Manager (SDM) မှတဆင့် Bootloader သည် ပရိုဆက်ဆာ booting အတွက် Mailbox Client Altera FPGA IP HAL ဒရိုက်ဗာကို အသုံးပြုသည့် HAL အက်ပ်ကုဒ်တစ်ခုဖြစ်သည်။ Altera သည် Nios V ပရိုဆက်ဆာကို စတင်ရန်အတွက် SDM-based စက်ပစ္စည်းများတွင် ဖွဲ့စည်းမှု QSPI flash ကိုအသုံးပြုသောအခါတွင် ဤ bootloader အပလီကေးရှင်းကို အကြံပြုပါသည်။
စနစ်ပြန်လည်သတ်မှတ်သောအခါတွင်၊ Nios V ပရိုဆက်ဆာသည် သေးငယ်သော on-chip memory မှ SDM မှတစ်ဆင့် Bootloader ကိုစတင်ပြီး Mailbox Client IP ကိုအသုံးပြု၍ configuration QSPI flash နှင့် ဆက်သွယ်ရန်အတွက် SDM မှတစ်ဆင့် Bootloader ကိုလုပ်ဆောင်သည်။
SDM မှတစ်ဆင့် Bootloader သည် အောက်ပါလုပ်ငန်းများကို လုပ်ဆောင်သည်- · စီစဉ်သတ်မှတ်မှု QSPI flash တွင် Nios V ဆော့ဖ်ဝဲလ်ကို ရှာပါ။ · Nios V ဆော့ဖ်ဝဲကို on-chip RAM သို့မဟုတ် ပြင်ပ RAM ထဲသို့ ကူးယူပါ။ · on-chip RAM သို့မဟုတ် ပရိုဆက်ဆာလုပ်ဆောင်မှုကို Nios V ဆော့ဖ်ဝဲလ်သို့ ပြောင်းသည်။
ပြင်ပ RAM။
လုပ်ငန်းစဉ်ပြီးသည်နှင့်၊ Bootloader သည် SDM မှတဆင့် ပရိုဂရမ်ကို အသုံးပြုသူအပလီကေးရှင်းထံ လွှဲပြောင်းထိန်းချုပ်သည်။ Altera သည် SDM မှတစ်ဆင့် Bootloader အတွက် Memory Organization တွင်ဖော်ပြထားသည့် မှတ်ဉာဏ်အဖွဲ့အစည်းကို အကြံပြုထားသည်။
ပုံ 30. SDM Process Flow မှတဆင့် Bootloader

ဖွဲ့စည်းမှု

မီးရောင်

Nios V Software

SDM

SDM-အခြေခံ FPGA စက်

စာတိုက်ပုံး သုံးစွဲသူ IP

FPGA Logic Nios V

4 ပြင်ပ RAM
Nios V Software

On-Chip ၄

EMIF

ရမ်

On-Chip Memory

Nios V

ဆော့ဝဲ

SDM မှတဆင့် Bootloader

1. Nios V ပရိုဆက်ဆာသည် on-chip memory မှ SDM မှတစ်ဆင့် Bootloader ကို လုပ်ဆောင်သည်။
2. SDM မှတဆင့် Bootloader သည် configuration flash နှင့် ဆက်သွယ်ပြီး Nios V ဆော့ဖ်ဝဲလ်ကို ရှာဖွေသည်။
3. Bootloader SDM မှတစ်ဆင့် Nios V ဆော့ဖ်ဝဲလ်အား Configuration Flash မှ on-chip RAM/external RAM သို့ ကူးယူသည်။
4. SDM မှတစ်ဆင့် Bootloader သည် Nios V ပရိုဆက်ဆာလုပ်ဆောင်မှုကို on-chip RAM / ပြင်ပ RAM ရှိ Nios V ဆော့ဖ်ဝဲလ်သို့ ပြောင်းပေးသည်။

၄.၄.၃။ Nios V ပရိုဆက်ဆာ အပလီကေးရှင်းသည် OCRAM မှ အကောင်အထည်ဖော်သည့်နေရာ
ဤနည်းလမ်းတွင်၊ Nios V ပရိုဆက်ဆာ ပြန်လည်သတ်မှတ်မှုလိပ်စာကို on-chip memory (OCRAM) ၏ အခြေခံလိပ်စာအဖြစ် သတ်မှတ်ထားသည်။ အပလီကေးရှင်း ဒွိစုံ (.hex) file ဟာ့ဒ်ဝဲဒီဇိုင်းကို Quartus Prime ဆော့ဖ်ဝဲလ်တွင် စုစည်းပြီးနောက် FPGA ကို configure လုပ်သောအခါတွင် OCRAM တွင် တင်ထားသည်။ Nios V ပရိုဆက်ဆာကို ပြန်လည်သတ်မှတ်ပြီးသည်နှင့်၊ အပလီကေးရှင်းသည် စတင်လုပ်ဆောင်ပြီး entry point သို့ ကိုင်းဆက်သည်။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

4. Nios V ပရိုဆက်ဆာဖွဲ့စည်းပုံနှင့် Booting ဖြေရှင်းချက် 726952 | 2025.07.16

မှတ်ချက် -

· OCRAM မှ Execute-In-Place သည် Nios V ပရိုဆက်ဆာအပလီကေးရှင်းသည် စနစ်ပြန်လည်သတ်မှတ်ချိန်တွင် ရှိနေပြီးဖြစ်သောကြောင့် boot မိတ္တူမလိုအပ်ပါ။
· Altera သည် FPGA စက်ရုပ်ပုံအား ပြန်လည်ပြင်ဆင်ခြင်းမပြုဘဲ မြှုပ်သွင်းထားသောဆော့ဖ်ဝဲလ်သည် ပြန်လည်သတ်မှတ်သည့်အခါ တစ်ပုံစံတည်းလုပ်ဆောင်နိုင်ရန် ဤဖွင့်တင်နည်းလမ်းအတွက် alt_load() ကိုဖွင့်ရန် အကြံပြုထားသည်။
· စနစ်ပြန်လည်သတ်မှတ်ချိန်တွင် .rwdata အပိုင်းကို ကူးယူရန် BSP ဆက်တင်များတွင် alt_load() လုပ်ဆောင်ချက်ကို သင်ဖွင့်ထားရပါမည်။ ဤနည်းလမ်းတွင်၊ ပရိုဂရမ်လုပ်ဆောင်မှုတွင် ထပ်ရေးခြင်းမှရှောင်ရှားရန် ကနဦး variable များအတွက် ကနဦးတန်ဖိုးများကို သက်ဆိုင်ရာ variable များမှ သီးခြားသိမ်းဆည်းထားသည်။

၄.၄.၄။ Nios V ပရိုဆက်ဆာ အပလီကေးရှင်းသည် TCM မှ လုပ်ဆောင်သည့်နေရာ
execute-in-place နည်းလမ်းသည် Nios V ပရိုဆက်ဆာအား ပြန်လည်သတ်မှတ်သည့်လိပ်စာအား တင်းကျပ်စွာပေါင်းစပ်ထားသည့်မှတ်ဉာဏ် (TCM) ၏ အခြေခံလိပ်စာသို့ သတ်မှတ်ပေးသည်။ အပလီကေးရှင်း ဒွိစုံ (.hex) file Quartus Prime ဆော့ဖ်ဝဲလ်တွင် ဟာ့ဒ်ဝဲဒီဇိုင်းကို စုစည်းပြီးနောက် FPGA ကို သင် configure လုပ်သောအခါ TCM တွင် တင်ထားသည်။ Nios V ပရိုဆက်ဆာကို ပြန်လည်သတ်မှတ်ပြီးသည်နှင့်၊ အပလီကေးရှင်းသည် စတင်လုပ်ဆောင်ပြီး entry point သို့ ကိုင်းဆက်သည်။

မှတ်ချက် -

TCM မှ Execute-In-Place သည် Nios V ပရိုဆက်ဆာအပလီကေးရှင်းသည် စနစ်ပြန်လည်သတ်မှတ်ချိန်တွင် ရှိနေပြီးသားဖြစ်သောကြောင့် boot မိတ္တူမလိုအပ်ပါ။

၄.၅။ On-Chip Flash (UFM) မှ Nios V ပရိုဆက်ဆာကို စတင်ခြင်း

Nios V ပရိုဆက်ဆာကို on-chip flash (UFM) မှ ဆော့ဖ်ဝဲလ်ဖွင့်ခြင်းနှင့် လုပ်ဆောင်ခြင်းတို့ကို MAX 10 FPGA စက်များတွင် ရနိုင်ပါသည်။ Nios V ပရိုဆက်ဆာသည် Internal Configuration မုဒ်အောက်တွင် On-Chip Flash ကို အသုံးပြု၍ အောက်ပါ boot ရွေးချယ်စရာနှစ်ခုကို ပံ့ပိုးပေးသည်-
· Nios V ပရိုဆက်ဆာ အပလီကေးရှင်းသည် On-Chip Flash မှ တစ်နေရာတည်းတွင် လုပ်ဆောင်သည်။
· Nios V ပရိုဆက်ဆာအပလီကေးရှင်းကို boot မိတ္တူသုံးပြီး On-Chip Flash မှ RAM သို့ ကူးယူသည်။

ဇယား 33။ သက်ဆိုင်ရာ Boot ရွေးစရာများဖြင့် ပံ့ပိုးထားသော Flash Memories

ပံ့ပိုးထားသော Boot Memories

Nios V Booting နည်းလမ်းများ

Application Runtime Location

Boot မိတ္တူ

MAX 10 စက်များသာ (OnChip Flash IP ဖြင့်)

Nios V ပရိုဆက်ဆာ အပလီကေးရှင်းသည် On-Chip Flash မှ နေရာကို လုပ်ဆောင်သည်။
Nios V ပရိုဆက်ဆာ အပလီကေးရှင်းသည် On-Chip Flash မှ boot မိတ္တူကို အသုံးပြု၍ RAM သို့ ကူးယူထားသည်။

On-Chip Flash (XIP) + OCRAM/ ပြင်ပ RAM (ရေးနိုင်သော ဒေတာကဏ္ဍများအတွက်)

alt_load() လုပ်ဆောင်ချက်

OCRAM/ ပြင်ပ RAM

GSFI မှတဆင့် Bootloader ကိုပြန်လည်အသုံးပြုခြင်း။

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

4. Nios V ပရိုဆက်ဆာဖွဲ့စည်းပုံနှင့် Booting ဖြေရှင်းချက် 726952 | 2025.07.16

ပုံ ၇။

ဒီဇိုင်း၊ ဖွဲ့စည်းမှု နှင့် Booting Flow
ဒီဇိုင်း · Platform Designer ကို အသုံးပြု၍ သင်၏ Nios V ပရိုဆက်ဆာ အခြေခံ ပရောဂျက်ကို ဖန်တီးပါ။ · စနစ်ဒီဇိုင်းတွင် ပြင်ပ RAM သို့မဟုတ် on-chip RAM ပါရှိကြောင်း သေချာပါစေ။

FPGA ဖွဲ့စည်းမှုနှင့် စုစည်းမှု
· Platform Designer နှင့် Quartus Prime ဆော့ဖ်ဝဲလ်ရှိ On-chip Flash IP တွင် တူညီသော အတွင်းပိုင်းဖွဲ့စည်းမှုပုံစံကို သတ်မှတ်ပါ။ · Nios V ပရိုဆက်ဆာကို On-chip Flash သို့ ပြန်သတ်မှတ်ပါ။ · သင်နှစ်သက်သော UFM ကနဦးနည်းလမ်းကို ရွေးချယ်ပါ။ · သင့်ဒီဇိုင်းကို Platform Designer တွင် ဖန်တီးပါ။ · သင့်ပရောဂျက်ကို Quartus Prime ဆော့ဖ်ဝဲတွင် စုစည်းပါ။

အသုံးပြုသူအပလီကေးရှင်း BSP ပရောဂျက် · .sopcinfo ကိုအခြေခံ၍ Nios V ပရိုဆက်ဆာ HAL BSP ဖန်တီးပါ။ file Platform Designer မှ ဖန်တီးထားသည်။ · BSP Editor တွင် Nios V ပရိုဆက်ဆာ BSP ဆက်တင်များနှင့် Linker Script ကိုတည်းဖြတ်ပါ။ · BSP ပရောဂျက်ကိုဖန်တီးပါ။
အသုံးပြုသူအပလီကေးရှင်း အက်ပ်ပရောဂျက် · Nios V ပရိုဆက်ဆာ အပလီကေးရှင်းကုဒ်ကို တီထွင်ပါ။ · Nios V ပရိုဆက်ဆာ အပလီကေးရှင်းကို စုစည်းပြီး Nios V ပရိုဆက်ဆာ အပလီကေးရှင်း (.hex) ကို ထုတ်လုပ်ပါ။ file. · Intel FPGA On-Chip Flash IP ရှိ Initialize memory content option ကိုစစ်ဆေးပါက Quartus Prime ဆော့ဖ်ဝဲလ်တွင် သင့်ပရောဂျက်ကို ပြန်လည်ပေါင်းစပ်ပါ။

ပရိုဂရမ်ရေးခြင်း။ Files ပြောင်းလဲခြင်း၊ ဒေါင်းလုဒ်လုပ်ပြီး လုပ်ဆောင်ခြင်း · On-Chip Flash ကို .pof ကို ဖန်တီးပါ။ file Convert Programming ကို အသုံးပြု FileQuartus Prime ဆော့ဖ်ဝဲလ်တွင် ၎။
· အစီအစဉ် .pof file သင်၏ MAX 10 စက်ထဲသို့။ · သင့် hardware ကို ပါဝါလည်ပတ်ပါ။
၄.၅.၁။ MAX 4.5.1 FPGA On-Chip Flash ၏ ဖော်ပြချက်
MAX 10 FPGA စက်များတွင် အပိုင်းနှစ်ပိုင်းခွဲထားသည့် on-chip flash ပါ၀င်သည်- · Configuration Flash Memory (CFM) — အတွက် ဟာ့ဒ်ဝဲဖွဲ့စည်းပုံဒေတာကို သိမ်းဆည်းသည်
MAX 10 FPGAs · User Flash Memory (UFM) — သုံးစွဲသူဒေတာ သို့မဟုတ် ဆော့ဖ်ဝဲလ်အက်ပ်လီကေးရှင်းများကို သိမ်းဆည်းထားသည်။
MAX 10 စက်၏ UFM ဗိသုကာသည် ပျော့ပျောင်းသော နှင့် မာကျောသော IP များ ပေါင်းစပ်ထားသည်။ Quartus Prime ဆော့ဖ်ဝဲလ်တွင် On-Chip Flash IP Core ကို အသုံးပြု၍ UFM ကိုသာ သင်ဝင်ရောက်နိုင်သည်။
On-chip Flash IP core သည် အောက်ပါအင်္ဂါရပ်များကို ပံ့ပိုးပေးသည်- · UFM နှင့် CFM (Platform Designer တွင်ဖွင့်ထားလျှင်) ကဏ္ဍများသို့ ဝင်ရောက်ဖတ်ရှုခြင်း သို့မဟုတ် စာရေးခြင်းများ
Avalon MM ဒေတာနှင့် slave interface ကို အသုံးပြု၍ ထိန်းချုပ်ခြင်း။ · စာမျက်နှာဖျက်ခြင်း၊ ကဏ္ဍဖျက်ခြင်းနှင့် ကဏ္ဍရေးခြင်းတို့ကို ပံ့ပိုးပေးသည်။ · အမျိုးမျိုးသော EDA သရုပ်ဖော်ကိရိယာများကို အသုံးပြု၍ UFM ဖတ်ရှု/ရေးခြင်းဝင်ရောက်ခြင်းအတွက် သရုပ်သကန်ပုံစံ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

4. Nios V ပရိုဆက်ဆာဖွဲ့စည်းပုံနှင့် Booting ဖြေရှင်းချက် 726952 | 2025.07.16

ဇယား 34။ MAX 10 FPGA စက်များတွင် On-chip Flash ဒေသများ

ဖလက်ရှ် ဒေသများ

လုပ်ဆောင်နိုင်စွမ်း

စီစဉ်သတ်မှတ်မှု Flash Memory (ကဏ္ဍများ CFM0-2)

FPGA ဖွဲ့စည်းမှု file သိုလှောင်မှု

အသုံးပြုသူ Flash Memory (ကဏ္ဍများ UFM0-1)

Nios V ပရိုဆက်ဆာ အပလီကေးရှင်းနှင့် သုံးစွဲသူဒေတာ

MAX 10 FPGA စက်များသည် ဖွဲ့စည်းမှုပုံစံမုဒ်များစွာကို ပံ့ပိုးထားပြီး အချို့သောမုဒ်များမှ CFM1 နှင့် CFM2 ကို အပို UFM ဒေသအဖြစ် အသုံးပြုခွင့်ပေးသည်။ အောက်ပါဇယားသည် MAX 10 FPGA ၏ဖွဲ့စည်းပုံမုဒ်များအပေါ်အခြေခံ၍ FPGA ဖွဲ့စည်းမှုပုံစံပုံများ၏ သိုလှောင်မှုတည်နေရာကိုပြသသည်။

ဇယား 35။ FPGA ဖွဲ့စည်းမှုပုံများ သိုလှောင်မှုတည်နေရာ

ပြင်ဆင်မှုမုဒ် Dual ချုံ့ထားသော ပုံများ

CFM2 ဖိသိပ်ထားသော ပုံ ၂

CFM1

CFM0 ဖိသိပ်ထားသော ပုံ ၂

တစ်ခုတည်းကို ချုံ့မထားသော ပုံ

Virtual UFM

ချုံ့မထားသောပုံ

Memory Initialization ဖြင့် ချုံ့မထားသော ပုံတစ်ပုံ

ချုံ့မထားသော ရုပ်ပုံ (ကြိုတင်စဥ်းစားထားသည့် Chip မမ်မိုရီပါ၀င်သည့် အကြောင်းအရာပါ)

Memory Initialization Compressed image ဖြင့် တစ်ခုတည်းချုံ့ထားသော ပုံ (ကြိုတင်စဥ်းစားထားသည့် Chip ပေါ်တွင် မမ်မိုရီပါဝင်မှု)

တစ်ခုတည်းချုံ့ထားသောပုံ

Virtual UFM

ချုံ့ထားသောပုံ

MAX 10 FPGAs အတွင်းရှိ flash memory သို့ ဝင်ရောက်ရန် On-chip Flash IP core ကို အသုံးပြုရပါမည်။ On-chip Flash IP ကို Quartus Prime ဆော့ဖ်ဝဲလ်သို့ သင်ချက်ချင်း ချိတ်ဆက်နိုင်သည်။ Nios V soft core ပရိုဆက်ဆာသည် On-chip Flash IP နှင့် ဆက်သွယ်ရန်အတွက် ပလပ်ဖောင်းဒီဇိုင်နာ အပြန်အလှန်ချိတ်ဆက်မှုများကို အသုံးပြုသည်။
ပုံ 32။ On-chip Flash IP နှင့် Nios V ပရိုဆက်ဆာကြား ချိတ်ဆက်မှု

မှတ်ချက် -

ပရိုဆက်ဆာအား ရေးသားခြင်းနှင့် ဖျက်ခြင်းလုပ်ဆောင်မှုများကို ထိန်းချုပ်ရန် ပရိုဆက်ဆာအား ဖွင့်ထားရန် On-chip Flash csr ပေါက်ကို Nios V ပရိုဆက်ဆာ data_manager နှင့် ချိတ်ဆက်ထားကြောင်း သေချာပါစေ။
On-chip Flash IP core သည် flash ကဏ္ဍငါးခုဖြစ်သည့် UFM0၊ UFM1၊ CFM0၊ CFM1 နှင့် CFM2 သို့ ဝင်ရောက်ခွင့် ပေးနိုင်သည်။
UFM နှင့် CFM ကဏ္ဍများအကြောင်း အရေးကြီးအချက်အလက်များ။- · CFM ကဏ္ဍများသည် ဖွဲ့စည်းမှု (bitstream) ဒေတာ (*.pof) သိုလှောင်မှုအတွက် ရည်ရွယ်ပါသည်။
· မှန်ကန်သောဆက်တင်များကို Platform Designer tool တွင်ရွေးချယ်ပါက အသုံးပြုသူဒေတာကို UFM ကဏ္ဍများတွင် သိမ်းဆည်းနိုင်ပြီး ဝှက်ထားနိုင်သည်။
· အချို့သောစက်ပစ္စည်းများတွင် UFM1 ကဏ္ဍမရှိပါ။ သင်သည် ဇယားကို ကိုးကားနိုင်သည်- MAX 10 FPGA စက်တစ်ခုစီတွင် ရနိုင်သောကဏ္ဍများအတွက် UFM နှင့် CFM ကဏ္ဍအရွယ်အစား။

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

4. Nios V ပရိုဆက်ဆာဖွဲ့စည်းပုံနှင့် Booting ဖြေရှင်းချက် 726952 | 2025.07.16

· Single Uncompressed Image configuration mode ကို ရွေးချယ်ခြင်းဖြင့် CFM2 ကို virtual UFM အဖြစ် သတ်မှတ်နိုင်ပါသည်။
· Single Uncompressed Image configuration mode ကို ရွေးချယ်ခြင်းဖြင့် CFM2 နှင့် CFM1 ကို virtual UFM အဖြစ် သတ်မှတ်နိုင်သည်။
· ကဏ္ဍတစ်ခုစီ၏ အရွယ်အစားသည် ရွေးချယ်ထားသော MAX 10 FPGA စက်များနှင့် ကွဲပြားသည်။

ဇယား ၁။

UFM နှင့် CFM ကဏ္ဍ အရွယ်အစား
ဤဇယားသည် UFM နှင့် CFM အခင်းအကျင်းများ၏ အတိုင်းအတာများကို ဖော်ပြသည်။

ကိရိယာ

ကဏ္ဍအလိုက် စာမျက်နှာများ

UFM1 UFM0 CFM2 CFM1 CFM0

စာမျက်နှာအရွယ်အစား (Kbit)

အများဆုံးအသုံးပြုသူ
Flash Memory Size (Kbit) (3)၊

စုစုပေါင်း ဖွဲ့စည်းမှုမှတ်ဉာဏ်အရွယ်အစား (Kbit)

10M02 ၁

၇၁၄၀၅ ၀.၀၃၅

544

10M04 ၁

၄ ၆၀၂၈၃၀၆ ၄ ၆၀၂၈၃၅၂

1248

2240

10M08 ၁

၄ ၆၀၂၈၃၀၆ ၄ ၆၀၂၈၃၅၂

1376

2240

10M16 ၁

၄ ၆၀၂၈၃၀၆ ၄ ၆၀၂၈၃၅၂

2368

4224

10M25 ၁

၄ ၆၀၂၈၃၀၆ ၄ ၆၀၂၈၃၅၂

3200

5888

10M40 ၁

၄ ၆၀၂၈၃၀၆ ၄ ၆၀၂၈၃၅၂

5888

10752

10M50 ၁

၄ ၆၀၂၈၃၀၆ ၄ ၆၀၂၈၃၅၂

5888

10752

OCRAM အရွယ်အစား (Kbit)
၁၄ ၄ ၅ ၅ ၀ ၈ ၅

ဆက်စပ်အချက်အလက်များ · MAX 10 FPGA ဖွဲ့စည်းမှုအသုံးပြုသူလမ်းညွှန် · Altera MAX 10 အသုံးပြုသူ Flash Memory အသုံးပြုသူလမ်းညွှန်

၄.၅.၂။ Nios V ပရိုဆက်ဆာ အပလီကေးရှင်းသည် UFM မှ လုပ်ဆောင်သည့်နေရာ

UFM ဖြေရှင်းချက်မှ Execute-In-Place သည် Chip ပေါ်တွင် အကန့်အသတ်ရှိသော မှတ်ဉာဏ်အသုံးပြုမှု လိုအပ်သည့် Nios V ပရိုဆက်ဆာ အပလီကေးရှင်းများအတွက် သင့်လျော်သည်။ alt_load() လုပ်ဆောင်ချက်သည် BSP ဆက်တင်များကို အခြေခံ၍ ဒေတာကဏ္ဍများ (.rodata၊ .rwdata သို့မဟုတ် .exceptions) များကို boot memory မှ RAM သို့ ကူးယူသည့် mini boot copier အဖြစ် လုပ်ဆောင်ပါသည်။ ကုဒ်ကဏ္ဍ (.text)၊
ဖတ်ရှုရန်သာ ကဏ္ဍတစ်ခုဖြစ်သည့် MAX 10 On-chip Flash memory ဒေသတွင် ကျန်ရှိနေပါသည်။ ဤစနစ်ထည့်သွင်းမှုသည် RAM အသုံးပြုမှုကို လျှော့ချပေးသော်လည်း flash memory ကို အသုံးပြုခွင့်သည် on-chip RAM ထက် နှေးသောကြောင့် ကုဒ်လုပ်ဆောင်မှုစွမ်းဆောင်ရည်ကို ကန့်သတ်နိုင်သည်။

Nios V ပရိုဆက်ဆာအပလီကေးရှင်းကို UFM ကဏ္ဍတွင် ပရိုဂရမ်ထည့်သွင်းထားသည်။ Nios V ပရိုဆက်ဆာ၏ ပြန်လည်သတ်မှတ်ခြင်း vector သည် စနစ်ပြန်လည်သတ်မှတ်ပြီးနောက် UFM မှ ကုဒ်ကိုလုပ်ဆောင်ရန် UFM အခြေခံလိပ်စာသို့ ညွှန်ပြသည်။

အကယ်၍ သင်သည် သင့်အပလီကေးရှင်းကို အမှားရှာရန် အရင်းအမြစ်အဆင့် အမှားရှာဂ်ကို အသုံးပြုနေပါက၊ သင်သည် ဟာ့ဒ်ဝဲ ဖြတ်တောက်မှုတစ်ခုကို အသုံးပြုရပါမည်။ အဘယ်ကြောင့်ဆိုသော် UFM သည် ပျော့ပျောင်းသော breakpoint debugging အတွက် လိုအပ်သော ကျပန်းမှတ်ဉာဏ်ဝင်ရောက်မှုကို မပံ့ပိုးနိုင်သောကြောင့်ဖြစ်သည်။

မှတ်ချက် -

MAX 10 တွင် execute-in-place လုပ်ဆောင်နေစဉ် UFM ကို ဖျက်ရန် သို့မဟုတ် ရေး၍မရပါ။ သင် UFM ကို ဖျက်ရန် သို့မဟုတ် ရေးရန် လိုအပ်ပါက boot copier ချဉ်းကပ်မှုသို့ ပြောင်းပါ။

(၃) သင်ရွေးချယ်သော ဖွဲ့စည်းမှုမုဒ်ပေါ် မူတည်၍ ဖြစ်နိုင်ချေအများဆုံးတန်ဖိုး။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

4. Nios V ပရိုဆက်ဆာဖွဲ့စည်းပုံနှင့် Booting ဖြေရှင်းချက် 726952 | 2025.07.16

ပုံ 33. UFM မှ Nios V Processor Application XIP

အများဆုံး 10 စက်

.POF
Nios V Hardware .SOF
Nios V Software .HEX

Quartus ပရိုဂရမ်မာ

On-Chip Flash

CFM

Nios V Hardware

UFM

Nios V Software

အတွင်းပိုင်းဖွဲ့စည်းမှု

On-Chip Flash IP

FPGA ယုတ္တိဗေဒ
Nios V ပရိုဆက်ဆာ

On-Chip RAM

မာနတွေ

ရမ်

EMIF

၄.၅.၂.၁။ Hardware Design Flow
အောက်ဖော်ပြပါကဏ္ဍသည် On-Chip Flash မှ Nios V ပရိုဆက်ဆာအပလီကေးရှင်းအတွက် bootable system တစ်ခုတည်ဆောက်ရန် အဆင့်ဆင့်နည်းလမ်းကို ဖော်ပြသည်။ ရည်းစားဟောင်းample အောက်တွင် MAX 10 စက်ကို အသုံးပြု၍ တည်ဆောက်ထားသည်။
IP အစိတ်အပိုင်း ဆက်တင်များ
1. Quartus Prime နှင့် Platform Designer ကို အသုံးပြု၍ သင်၏ Nios V ပရိုဆက်ဆာ ပရောဂျက်ကို ဖန်တီးပါ။ 2. ပြင်ပ RAM သို့မဟုတ် On-Chip Memory (OCRAM) ကို သင့်ပလပ်ဖောင်းတွင် ထည့်သွင်းထားကြောင်း သေချာပါစေ။
ဒီဇိုင်နာစနစ်။

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

4. Nios V ပရိုဆက်ဆာဖွဲ့စည်းပုံနှင့် Booting ဖြေရှင်းချက် 726952 | 2025.07.16
ပုံ ၃ample IP Connections ကို OnChip Flash (UFM) မှ Nios V ကို Booting ပြုလုပ်ရန်အတွက် Platform Designer တွင်၊

3. On-Chip Flash IP ပါရာမီတာ တည်းဖြတ်မှုတွင်၊ သင်၏ ဒီဇိုင်း စိတ်ကြိုက်ပြင်ဆင်မှု မုဒ်ကို အောက်ပါ အနက်မှ တစ်ခုသို့ သတ်မှတ်ပါ- · တစ်ခုတည်း မချုံ့ရသေးသော ရုပ်ပုံ · တစ်ခုတည်း ဖိသိပ်ထားသော ရုပ်ပုံ · မန်မိုရီ အစပျိုးခြင်း ဖြင့် ဖိသိပ်မထားသော ပုံတစ်ပုံ · မှတ်ဉာဏ် အစပျိုးခြင်း ဖြင့် တစ်ခုတည်း ချုံ့ထားသော ရုပ်ပုံ
Dual Compressed Images အကြောင်း နောက်ထပ်အချက်အလက်များအတွက် MAX 10 FPGA Configuration User Guide – Remote System Upgrade ကို ကိုးကားပါ။

မှတ်ချက် -

On-Chip Flash IP ရှိ CFM ဒေသတိုင်းသို့ ဝှက်ထားသောဝင်ရောက်ခွင့်ကို သင်သတ်မှတ်ပေးရမည်။

ပုံ 35။ On-Chip Flash Parameter Editor တွင် ဖွဲ့စည်းမှုမုဒ် ရွေးချယ်မှု

On-Chip Flash IP ဆက်တင်များ - UFM အစပြုခြင်း သင်သည် အောက်ပါနည်းလမ်းများထဲမှ တစ်ခုကို သင့်စိတ်ကြိုက်ရွေးချယ်နိုင်ပါသည်။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

4. Nios V ပရိုဆက်ဆာဖွဲ့စည်းပုံနှင့် Booting ဖြေရှင်းချက် 726952 | 2025.07.16

မှတ်ချက် -

နောက်အခန်းခွဲများ (Software Design Flow နှင့် Programming) ရှိ အဆင့်များသည် ဤနေရာတွင် သင်ပြုလုပ်သော ရွေးချယ်မှုအပေါ် မူတည်ပါသည်။

· နည်းလမ်း 1- စုစည်းနေစဉ် SOF တွင် UFM ဒေတာကို စတင်ပါ။
Quartus Prime သည် စုစည်းနေစဉ် SOF တွင် UFM အစပြုခြင်းဒေတာ ပါဝင်သည်။ UFM ဒေတာတွင် ပြောင်းလဲမှုများရှိပါက SOF ပြန်လည်ပေါင်းစည်းရန် လိုအပ်ပါသည်။
1. Initialize flash အကြောင်းအရာကို စစ်ဆေးပြီး ပုံသေမဟုတ်သော အစပျိုးခြင်းကို ဖွင့်ပါ။ file.

ပုံ ၃၆။ Flash အကြောင်းအရာများကို စတင်ပြီး ပုံသေမဟုတ်သော အစပြုခြင်းကို ဖွင့်ပါ။ File

2. ထုတ်ပေးသည့် .hex ၏လမ်းကြောင်းကို သတ်မှတ်ပါ။ file အသုံးပြုသူဖန်တီးထားသော hex သို့မဟုတ် mif ရှိ (elf2hex အမိန့်မှ) file.
ပုံ ၃၇။ hex ကိုထည့်ခြင်း။ File မဂ်

· နည်းလမ်း 2- POF မျိုးဆက်အတွင်း စုစည်းထားသော SOF နှင့် UFM ဒေတာကို ပေါင်းစပ်ပါ။
ပရိုဂရမ်းမင်းကိုပြောင်းလဲသည့်အခါ UFM ဒေတာကို စုစည်းထားသော SOF နှင့် ပေါင်းစပ်ထားသည်။ file၎။ UFM ဒေတာပြောင်းလဲသွားရင်တောင် SOF ကို ပြန်လည်စုစည်းဖို့ မလိုအပ်ပါဘူး။ ဖွံ့ဖြိုးတိုးတက်မှုကာလအတွင်း၊ သင်သည် SOF ကိုပြန်လည်စုစည်းရန်မလိုအပ်ပါ။ fileအပလီကေးရှင်းတွင် အပြောင်းအလဲများအတွက် s အပလီကေးရှင်း developer များအတွက် ဤနည်းလမ်းကို Alterare အကြံပြုပါသည်။
1. Flash အကြောင်းအရာကို စတင်ရန် အမှန်ခြစ်ဖြုတ်ပါ။
ပုံ ၃၈။ ပုံသေမဟုတ်သော အစပျိုးမှုဖြင့် Flash အကြောင်းအရာကို စတင်ပါ။ File

Nios V ပရိုဆက်ဆာအတွက် Agent ဆက်တင်များကို ပြန်လည်သတ်မှတ်ပါ။
1. Nios V ပရိုဂရမ် ပါရာမီတာ တည်းဖြတ်မှုတွင်၊ Reset Agent ကို On-Chip Flash သို့ သတ်မှတ်ပါ။
ပုံ 39. Nios V ပရိုဂရမ်ဆာ ပါရာမီတာ တည်းဖြတ်သူ ဆက်တင်များ ကို ပြန်လည်သတ်မှတ်ခြင်း အေးဂျင့်အား On-Chip Flash သို့ သတ်မှတ်ခြင်း

2. Generation dialog box ပေါ်လာသောအခါ Generate HDL ကိုနှိပ်ပါ။ 3. အထွက်ကို သတ်မှတ်ပါ။ file generation options နဲ့ Generate ကိုနှိပ်ပါ။

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

4. Nios V ပရိုဆက်ဆာဖွဲ့စည်းပုံနှင့် Booting ဖြေရှင်းချက် 726952 | 2025.07.16
Quartus Prime Software Settings 1. In the Quartus Prime software, click Assignments Device Device and Pin
Options Configuration. Set the Configuration mode according to the setting in On-Chip Flash IP. Figure 40. Configuration Mode Selection in Quartus Prime Software

2. Device နှင့် Pin Options ဝင်းဒိုးမှထွက်ရန် OK ကိုနှိပ်ပါ၊
3. စက်ပစ္စည်းဝင်းဒိုးမှထွက်ရန် OK ကိုနှိပ်ပါ။
4. Click Processing Start Compilation to compile your project and generate the .sof file.

မှတ်ချက် -

Quartus Prime ဆော့ဖ်ဝဲလ်နှင့် Platform Designer ကန့်သတ်ချက်တည်းဖြတ်မှုတွင် ပုံစံဖွဲ့စည်းမှုမုဒ်ဆက်တင်သည် ကွဲပြားပါက၊ Quartus Prime ပရောဂျက်သည် အောက်ပါအမှားသတင်းစကားဖြင့် မအောင်မြင်ပါ။

ပုံ ၇။

ကွဲပြားသောဖွဲ့စည်းပုံမုဒ် ဆက်တင်အမှား (14740)- အက်တမ် “q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block- altera_onchip_flash_block| ပရောဂျက်ဆက်တင်နှင့် မကိုက်ညီပါ။” ပရောဂျက်ဆက်တင်များနှင့် ကိုက်ညီစေရန် Qsys စနစ်အား အပ်ဒိတ်လုပ်ပြီး ပြန်ထုတ်ပါ။

ဆက်စပ်အချက်အလက်များ MAX 10 FPGA ဖွဲ့စည်းမှုအသုံးပြုသူလမ်းညွှန်

၄.၅.၂.၂။ Software Design Flow
ဤကဏ္ဍသည် Nios V ပရိုဆက်ဆာဆော့ဖ်ဝဲလ်ပရောဂျက်ကို ထုတ်လုပ်ရန်နှင့် တည်ဆောက်ရန်အတွက် ဒီဇိုင်းစီးဆင်းမှုကို ပံ့ပိုးပေးပါသည်။ ချောမွေ့သောတည်ဆောက်မှုစီးဆင်းမှုသေချာစေရန်၊ သင့်ဒီဇိုင်းပရောဂျက်တွင် အလားတူလမ်းညွှန်သစ်ပင်တစ်ခုဖန်တီးရန် တွန်းအားပေးခံရပါသည်။ အောက်ပါဆော့ဖ်ဝဲဒီဇိုင်းစီးဆင်းမှုသည် ဤလမ်းညွှန်သစ်ပင်ပေါ်တွင် အခြေခံထားသည်။
ဆော့ဖ်ဝဲလ်ပရောဂျက်လမ်းညွှန်သစ်ပင်ကို ဖန်တီးရန်၊ ဤအဆင့်များကို လိုက်နာပါ- 1. သင့်ဒီဇိုင်းပရောဂျက်ဖိုင်တွဲတွင် ဆော့ဖ်ဝဲလ်ဟုခေါ်သော ဖိုဒါတစ်ခုကို ဖန်တီးပါ။ 2. ဆော့ဖ်ဝဲဖိုင်တွဲတွင် hal_app နှင့် hal_bsp ဟုခေါ်သော ဖိုင်တွဲနှစ်ခုကို ဖန်တီးပါ။
ပုံ 42. Software Project Directory Tree

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

4. Nios V ပရိုဆက်ဆာဖွဲ့စည်းပုံနှင့် Booting ဖြေရှင်းချက် 726952 | 2025.07.16
လျှောက်လွှာ BSP ပရောဂျက်ကိုဖန်တီးခြင်း။
BSP Editor ကိုဖွင့်ရန်၊ အောက်ပါအဆင့်များကို လိုက်နာပါ- 1. Nios V Command Shell ကို ထည့်သွင်းပါ။ 2. niosv-bsp-editor command ဖြင့် BSP Editor ကို ခေါ်ပါ။ 3. BSP Editor တွင် နှိပ်ပါ။ File သင်၏ BSP ပရောဂျက်ကို စတင်ရန် BSP အသစ်။ 4. အောက်ပါဆက်တင်များကို စီစဉ်သတ်မှတ်ပါ-
· SOPC သတင်းအချက်အလက် File အမည်- SOPCINFO ကိုပေးပါ။ file (.sopcinfo)။ · CPU အမည်- Nios V ပရိုဆက်ဆာကို ရွေးပါ။ · လည်ပတ်မှုစနစ်- Nios V ပရိုဆက်ဆာ၏ လည်ပတ်မှုစနစ်ကို ရွေးချယ်ပါ။ · ဗားရှင်း- မူရင်းအတိုင်း ထားခဲ့ပါ။ · BSP ပစ်မှတ်လမ်းညွှန်- BSP ပရောဂျက်၏ လမ်းညွှန်လမ်းကြောင်းကို ရွေးပါ။ သင်လုပ်နိုင်သည်
ကြိုတင်သတ်မှတ်ထားပါ။ /software/hal_bsp ကိုဖွင့်ခြင်းဖြင့် ပုံသေတည်နေရာများကို အသုံးပြုပါ။ · BSP ဆက်တင်များ File အမည်- BSP ဆက်တင်များ၏ အမည်ကို ရိုက်ထည့်ပါ။ File. · Additional Tcl scripts- Additional Tcl script ကို Enable လုပ်ခြင်းဖြင့် BSP Tcl script ကို ပေးပါ။ 5. OK ကိုနှိပ်ပါ။
ပုံ 43။ BSP အသစ်ကို ပြင်ဆင်ပါ။

BSP တည်းဖြတ်ခြင်းကို ပြင်ဆင်ခြင်းနှင့် BSP ပရောဂျက်ကို ထုတ်လုပ်ခြင်း။
You can define the processor’s exception vector either in On-Chip Memory (OCRAM) or On-Chip Flash based on your design preference. Setting the exception vector memory to OCRAM/External RAM is recommended to make the interrupt processing faster. 1. Go to Main Settings Advanced hal.linker. 2. If you select On-Chip Flash as exception vector,
a. Enable the following settings:

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

4. Nios V ပရိုဆက်ဆာဖွဲ့စည်းပုံနှင့် Booting ဖြေရှင်းချက် 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Figure 44. Advanced.hal.linker Settings

b. Click on the Linker Script tab in the BSP Editor. c. Set the .exceptions and .text regions in the Linker Section Name to
On-Chip Flash. d. Set the rest of the regions in the Linker Section Name list to the On-Chip
Memory (OCRAM) or external RAM.
Figure 45. Linker Region Settings (Exception Vector Memory: On-Chip Flash)

3. If you select OCRAM/External RAM as exception vector, a. Enable the following settings: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Figure 46. Linker Region Settings (Exception Vector Memory: OCRAM/External RAM)

b. Click on the Linker Script tab in the BSP Editor.
c. Set the.text regions in the Linker Section Name to On-Chip Flash.
d. Set the rest of the regions in the Linker Section Name list to the On-Chip Memory (OCRAM) or external RAM.

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

4. Nios V ပရိုဆက်ဆာဖွဲ့စည်းပုံနှင့် Booting ဖြေရှင်းချက် 726952 | 2025.07.16
Figure 47. Linker Region Settings (Exception Vector Memory: OCRAM)
4. Click Generate to generate the BSP project. Generating the User Application Project File 1. Navigate to the software/hal_app folder and create your application source
code. 2. Launch the Nios V Command Shell. 3. Execute the command below to generate the application CMakeLists.txt.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/<user application>
Building the User Application Project You can choose to build the user application project using Ashling RiscFree IDE for Altera FPGAs or through the command line interface (CLI). If you prefer using CLI, you can build the user application using the following command: cmake -G “Unix Makefiles” -B software/hal_app/build -S software/hal_app make -C software/hal_app/build
The application (.elf) file is created in software/hal_app/build folder. Generating the HEX File You must generate a .hex file from your application .elf file, so you can create a .pof file suitable for programming the devices. 1. Launch the Nios V Command Shell. 2. For Nios V processor application boot from On-Chip Flash, use the following
command line to convert the ELF to HEX for your application. This command creates the user application (onchip_flash.hex) file. elf2hex software/hal_app/build/<user_application>.elf -o onchip_flash.hex
-b <base address of On-Chip Flash UFM region> -w 8 -e <end address of On-Chip Flash UFM region> 3. Recompile the hardware design if you check Initialize memory content option in On-Chip Flash IP (Method 1). This is to include the software data (.HEX) in the SOF file.

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

4. Nios V ပရိုဆက်ဆာဖွဲ့စည်းပုံနှင့် Booting ဖြေရှင်းချက် 726952 | 2025.07.16
4.5.2.3. Programming 1. In Quartus Prime, click File Programming ကိုပြောင်းပါ။ Files. 2. Under Output programming file, choose Programmer Object File (.pof) as Programming file type. 3. Set Mode to Internal Configuration.
Figure 48. Convert Programming File ဆက်တင်များ
4. Click Options/Boot info…, the MAX 10 Device Options window appears. 5. Based on the Initialize flash content settings in the On-chip Flash IP, perform
one of the following steps: · If Initialize flash content is checked (Method 1), the UFM initialization data
was included in the SOF duringQuartus Prime compilation. — Select Page_0 for UFM source: option. Click OK and proceed to the
next. Figure 49. Setting Page_0 for UFM Source if Initialize Flash Content is Checked

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

4. Nios V ပရိုဆက်ဆာဖွဲ့စည်းပုံနှင့် Booting ဖြေရှင်းချက် 726952 | 2025.07.16
· If Initialize flash content is not checked (Method 2), choose Load memory file for the UFM source option. Browse to the generated On-chip Flash HEX file (onchip_flash.hex) in the File path: and click OK. This step adds UFM data separately to the SOF file during the programming file ပြောင်းလဲခြင်း
Figure 50. Setting Load Memory File for UFM Source if Initialize Flash Content is Not Checked

6. In the Convert Programming File dialog box, at the Input files to convert section, click Add File… and point to the generated Quartus Prime .sof file.
Figure 51. Input Files to Convert in Convert Programming Files for Single Image Mode

7. Click Generate to create the .pof file. 8. Program the .pof file into your MAX 10 device. 9. Power cycle your hardware.

4.5.3. Nios V Processor Application Copied from UFM to RAM using Boot Copier

Altera recommends this solution for MAX 10 FPGA Nios V processor system designs where multiple iterations of application software development and high system performance are required. The boot copier is located within the UFM at an offset that is the same address as the reset vector. The Nios V application is located next to the boot copier.

For this boot option, the Nios V processor starts executing the boot copier upon system reset to copy the application from the UFM sector to the OCRAM or external RAM. Once copying is complete, the Nios V processor transfers the program control over to the application.

မှတ်ချက် -

The applied boot copier is the same as the Bootloader via GSFI.

တုံ့ပြန်ချက်ပေးပို့ပါ။

Nios® V Embedded Processor ဒီဇိုင်းလက်စွဲစာအုပ် ၂

4. Nios V ပရိုဆက်ဆာဖွဲ့စည်းပုံနှင့် Booting ဖြေရှင်းချက် 726952 | 2025.07.16

Figure 52. Nios V Application Copied from UFM to RAM using Boot Copier

အများဆုံး 10 စက်

.POF
Nios V Hardware .SOF
Nios V Software .HEX
Bootloader .SREC

Quartus ပရိုဂရမ်မာ

ပြင်ပ RAM
Nios V Software

On-Chip Flash

CFM

Nios V Hardwa

စာရွက်စာတမ်းများ / အရင်းအမြစ်များ

altera Nios V Embedded Processor [pdf] အသုံးပြုသူလမ်းညွှန်
Nios V, Nios V-m, Nios V-g, Nios V-c, Nios V Embedded Processor, Nios V, Embedded Processor, Processor

ကိုးကား

အသုံးပြုသူလက်စွဲ

altera Nios V Embedded Processor

သတ်မှတ်ချက်များ

Nios V Processor Hardware System Design

Nios V Processor Software System Design

Nios V Processor Configuration and Booting Solutions

စာရွက်စာတမ်းများ / အရင်းအမြစ်များ

ကိုးကား

မှတ်ချက်တစ်ခုချန်ထားပါ။

ပြန်ကြားချက်ကို ပယ်ဖျက်ပါ။