Uzantogvidilo por la enigita procesoro de altera Nios V

Pri la Nios® V Enkonstruita Procesoro
1.1. Altera® FPGA kaj Enkonstruitaj Procesoroj Pli olview
Altera FPGA-aparatoj povas efektivigi logikon, kiu funkcias kiel kompleta mikroprocesoro, samtempe provizante multajn eblojn.
Grava diferenco inter diskretaj mikroprocesoroj kaj Altera FPGA estas, ke la Altera FPGA-ŝtofo enhavas neniun logikon kiam ĝi ekfunkcias. La Nios® V procesoro estas mola intelekta propraĵo (IP) procesoro bazita sur la RISC-V specifo. Antaŭ ol vi lanĉas programaron sur Nios V procesor-bazita sistemo, vi devas agordi la Altera FPGA-aparaton kun aparatara dezajno, kiu enhavas Nios V procesoron. Vi povas meti la Nios V procesoron ie ajn sur la Altera FPGA, depende de la postuloj de la dezajno.

Por ebligi al via Altera® FPGA IP-bazita enigita sistemo konduti kiel diskreta mikroprocesor-bazita sistemo, via sistemo devus inkluzivi la jenon: · AJTAG interfaco por subteni Altera FPGA-agordon, aparataron kaj programaron
sencimigado · Mekanismo por agordi Altera FPGA-on dum ŝaltado
Se via sistemo havas ĉi tiujn kapablojn, vi povas komenci rafini vian dezajnon de antaŭtestita aparatara dezajno ŝarĝita en la Altera FPGA. Uzi Altera FPGA ankaŭ permesas al vi rapide modifi vian dezajnon por solvi problemojn aŭ aldoni novajn funkciojn. Vi povas facile testi ĉi tiujn novajn aparatarajn dezajnojn per rekonfigurado de la Altera FPGA uzante la J de via sistemo.TAG interfaco.
La JTAG interfaco subtenas aparataron kaj programaron. Vi povas plenumi la jenajn taskojn uzante la JTAG interfaco: · Agordu la Altera FPGA-on · Elŝutu kaj sencimigu programaron · Komuniku kun la Altera FPGA per UART-simila interfaco (JTAG UART
terminalo) · Sencimigi aparataron (kun la enigita logika analizilo de Signal Tap) · Programa fulmmemoro
Post kiam vi agordas la Altera FPGA-on per Nios V procesor-bazita dezajno, la fluo de programara disvolviĝo similas al la fluo por diskretaj mikroregilaj dezajnoj.

Rilataj Informoj · AN 985: Lernilo pri Nios V-Procesoro
Rapida komenca gvidilo pri kreado de simpla Nios V procesorsistemo kaj funkciigo de la aplikaĵo Hello World.
© Altera Corporation. Altera, la Altera emblemo, la `a` emblemo, kaj aliaj Altera markoj estas varmarkoj de Altera Corporation. Altera rezervas la rajton fari ŝanĝojn al iuj ajn produktoj kaj servoj iam ajn sen avizo. Altera ne alprenas respondecon aŭ kompensdevon rezultantan el la apliko aŭ uzo de iu ajn informo, produkto aŭ servo priskribita ĉi tie, krom se eksplicite konsentite skribe de Altera. Klientoj de Altera estas konsilitaj akiri la plej novan version de aparataj specifoj antaŭ ol fidi je iu ajn publikigita informo kaj antaŭ ol mendi produktojn aŭ servojn. *Aliaj nomoj kaj markoj povas esti postulitaj kiel posedaĵo de aliaj.

1. Pri la Nios® V Enkonstruita Procesoro 726952 | 2025.07.16
· Referenca Manlibro pri la Procesoro Nios V Provizas informojn pri la rendimentaj komparnormoj de la procesoro Nios V, la arkitekturo de la procesoro, la programa modelo kaj la kerna efektivigo.
· Gvidilo por uzanto pri enkonstruitaj flankaparatoj IP · Manlibro por programisto pri procesoro Nios V

Priskribas la programaran disvolvan medion por la procesoro Nios V, la disponeblajn ilojn kaj la procezon por konstrui programaron funkciantan sur la procesoro Nios V. · Ashling* RiscFree* Integra Disvolva Medio (IDE) por Altera FPGA-oj Uzantogvidilo Priskribas la integran disvolvan medion (IDE) RiscFree* por Altera FPGA-oj Arm*-bazitaj HPS kaj kernaj procesoroj Nios V. · Eldonaj Notoj pri la Nios V Procesoro Altera FPGA IP
1.2. Subteno pri Programaro de Quartus® Prime
La konstruprocezo de la procesoro Nios V estas malsama por la programaro Quartus® Prime Pro Edition kaj Quartus Prime Standard Edition. Vidu AN 980: Subteno pri programaro Nios V Processor Quartus Prime por pliaj informoj pri la diferencoj.
Rilataj Informoj AN 980: Nios V Procesoro Subteno por Quartus Prime Programaro
1.3. Licencado de procesoro Nios V
Ĉiu variaĵo de la procesoro Nios V havas sian propran licencŝlosilon. Post kiam vi akiros la licencŝlosilon, vi povos uzi la saman licencŝlosilon por ĉiuj projektoj de la procesoro Nios V ĝis la eksvalidiĝdato. Vi povas akiri la licencojn por la Nios V procesoro Altera FPGA IP sen kosto.
La listo de permesiloj por la procesoro Nios V estas havebla en la Memserva Permesilo-Centro de Altera FPGA. Alklaku la langeton Registriĝi por Takso aŭ Senpaga Permesilo, kaj elektu la respondajn opciojn por fari la peton.
Figuro 1. Memserva Permesila Centro de Altera FPGA

Per la permesilaj ŝlosiloj, vi povas:
Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 7

1. Pri la Nios® V Enkonstruita Procesoro 726952 | 2025.07.16
· Implementu Nios V procesoron ene de via sistemo. · Simulu la konduton de Nios V procesora sistemo. · Kontrolu la funkciecon de la dezajno, kiel ekzemple grandeco kaj rapideco. · Generu aparatan programadon files. · Programi aparaton kaj kontroli la dezajnon en aparataro.
Vi ne bezonas permesilon por disvolvi programaron en la Ashling* RiscFree* IDE por Altera FPGA-oj.
Rilataj Informoj · Memserva Permesila Centro por Altera FPGA
Por pliaj informoj pri akiro de la Nios V Processor Altera FPGA IP-licencaj ŝlosiloj. · Instalo kaj Licencado de la Programaro Altera FPGA Por pliaj informoj pri licencado de la programaro Altera FPGA kaj agordado de fiksa licenco kaj retlicenca servilo.
1.4. Dezajno de Enkonstruitaj Sistemoj
La sekva figuro ilustras simpligitan sistemodezajnan fluon bazitan sur Nios V procesoro, inkluzive de kaj aparatara kaj programara disvolviĝo.

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 8

Sendu Rimarkojn

1. Pri la Nios® V Enkonstruita Procesoro 726952 | 2025.07.16

Figuro 2.

Fluo de Dezajno de la Sistemo de Procesoro Nios V
Sistema Koncepto

Analizi Sistempostulojn

Nios® V
Procesoraj Kernoj kaj Normaj Komponantoj

Difini kaj Generi Sistemon en
Platforma Dizajnisto

Fluo de Aparataro: Integri kaj Kompili Projekton Intel Quartus Prime

Programara Fluo: Evoluigi kaj Konstrui Nios V Proponan Programaron

Fluo de Aparataro: Elŝuti FPGA-Dezajnon
al Cela Tabulo

Programara Fluo: Testo kaj Sencimigo de la Programaro de la Procesoro Nios V

Ĉu programaro ne plenumas la specifojn?
Jes
Aparataro Ne Konformas al la specifoj? Jes
Sistemo Kompleta

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 9

726952 | 2025.07.16 Sendu komentojn

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro kaj platforma dizajnisto de Quartus Prime

Figuro 3.

La sekva diagramo ilustras tipan aparataran dezajnon de procesoro Nios V. Fluo de la aparatara dezajno de la sistemo de procesoro Nios V

Komencu

Nios V Kernoj kaj Normaj Komponantoj

Uzu Platform Designer por Dezajni Nios V-Bazitan Sistemon
Generi Platforman Dezajnilon

Integri Platform Designer System kun Intel Quartus Prime Project
Asignu Stiftajn Lokojn, Tempigajn Postulojn, kaj aliajn Dezajnajn Limigojn
Kompilu Aparataron por Cela Aparato en Intel Quartus Prime

Preta por Elŝuti
2.1. Krei Nios V Procesoran Sistemdezajnon per Platform Designer
La programaro Quartus Prime inkluzivas la sistemintegrigan ilon Platform Designer, kiu simpligas la taskon difini kaj integri la IP-kernon de la procesoro Nios V kaj aliajn IP-adresojn en la sistemdezajnon de Altera FPGA. La Platform Designer aŭtomate kreas interkonektan logikon el la specifita altnivela konektebleco. La interkonekta aŭtomatigo forigas la tempopostulan taskon specifi sistemnivelajn HDL-konektojn.
© Altera Corporation. Altera, la Altera emblemo, la `a` emblemo, kaj aliaj Altera markoj estas varmarkoj de Altera Corporation. Altera rezervas la rajton fari ŝanĝojn al iuj ajn produktoj kaj servoj iam ajn sen avizo. Altera ne alprenas respondecon aŭ kompensdevon rezultantan el la apliko aŭ uzo de iu ajn informo, produkto aŭ servo priskribita ĉi tie, krom se eksplicite konsentite skribe de Altera. Klientoj de Altera estas konsilitaj akiri la plej novan version de aparataj specifoj antaŭ ol fidi je iu ajn publikigita informo kaj antaŭ ol mendi produktojn aŭ servojn. *Aliaj nomoj kaj markoj povas esti postulitaj kiel posedaĵo de aliaj.

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro kaj platforma dizajnisto de Quartus Prime
726952 | 2025.07.16

Post analizado de la aparataraj postuloj de la sistemo, vi uzas Quartus Prime por specifi la procesoran kernon de Nios V, memoron kaj aliajn komponantojn, kiujn via sistemo bezonas. La Platforma Dezajnilo aŭtomate generas la interkonektan logikon por integri la komponantojn en la aparataran sistemon.

2.1.1. Ekzempligo de Nios V Procesoro Altera FPGA IP

Vi povas krei ekzempleron de iu ajn el la procesoraj IP-kernoj en Platform Designer IP Catalog Processors and Peripherals Embedded Processors.

La IP-kerno de ĉiu procesoro subtenas malsamajn agordajn eblojn bazitajn sur ĝia unika arkitekturo. Vi povas difini ĉi tiujn agordojn por pli bone konveni al viaj dezajnaj bezonoj.

Tabelo 1.

Agordaj Opcioj Tra Kernaj Variantoj

Agordaj Opcioj

Nios V/c Procesoro

Nios V/m Procesoro

Sencimigi Uzi Restarigi Peton

—

Kaptiloj, Esceptoj, kaj Interrompoj

CPU Arkitekturo

ECC

Kaŝmemoroj, Periferiaj Regionoj kaj TCM-oj

—

Specialaj Instrukcioj

—

Seruro-paŝo

—

Nios V/g Procesoro

2.1.1.1. Ekzempligo de Nios V/c Kompakta Mikroregilo Altera FPGA IP Figuro 4. Nios V/c Kompakta Mikroregilo Altera FPGA IP

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 11

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro kaj platforma dizajnisto de Quartus Prime
726952 | 2025.07.16

2.1.1.1.1. Langeto CPU-Arkitekturo

Tabelo 2.

Langeto CPU-Arkitekturo

Karakterizaĵo

Priskribo

Ebligi Avalon®-Interfacon Ebligas Avalon-Interfacon por instrukciadministrilo kaj datumadministrilo. Se malebligita, la sistemo uzas AXI4-Lite-interfacon.

mhartid CSR-valoro

· Malvalida IP-opcio. · Ne uzu mhartid CSR-valoron en Nios V/c-procesoro.

2.1.1.1.2. Uzu la langeton "Restarigi peton"

Tabelo 3.

Uzi la parametron de la langeto "Restarigi peton"

Uzu la langeton "Restarigi peton"

Priskribo

Aldoni Interfacon por Peti Restarigon

· Ebligu ĉi tiun opcion por malkaŝi lokajn restarigajn pordojn, kie loka majstro povas uzi ĝin por ekigi la restarigon de la Nios V procesoro sen influi aliajn komponantojn en Nios V procesora sistemo.
· La rekomenciga interfaco konsistas el eniga resetiga signalo kaj eliga konfirmsignalo.
· Vi povas peti restarigon de la procesora kerno de Nios V per asertado de la signalo resetreq.
· La signalo resetreq devas resti aktivigita ĝis la procesoro aktivigas la ack-signalon. Se la signalo ne restas aktivigita, la procesoro povas esti en nedeterminisma stato.
· La procesoro Nios V respondas, ke la restarigo sukcesis, per asertado de la konfirmsignalo.
· Post kiam la procesoro estas sukcese restartigita, la aserto de la konfirmsignalo povas okazi plurfoje periode ĝis la malakcepto de la aserto-signalo.

2.1.1.1.3. Langeto Kaptiloj, Esceptoj kaj Interrompoj

Tabelo 4.

Parametroj de la langeto "Kaptiloj, Esceptoj kaj Interrompoj"

Kaptiloj, Esceptoj, kaj Interrompoj

Priskribo

Restarigi Agenton

Restarigi Ofseton

· Specifas la delokigon de la restariga vektoro relative al la baza adreso de la elektita restariga agento. · Platform Designer aŭtomate provizas defaŭltan valoron por la restariga delokigo.

Notu:

Platform Designer provizas Absolutan opcion, kiu permesas al vi specifi absolutan adreson en Restarigi Ofseton. Uzu ĉi tiun opcion kiam la memoro stokanta la restarigan vektoron troviĝas ekster la procesora sistemo kaj subsistemoj.

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 12

Sendu Rimarkojn

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro kaj platforma dizajnisto de Quartus Prime
726952 | 2025.07.16

2.1.1.1.4. ECC-langeto

Tabelo 5.

ECC-Langeto

ECC

Ebligi Erardetekton kaj Statusraportadon

Priskribo
· Ebligu ĉi tiun opcion por apliki ECC-funkcion por internaj RAM-blokoj de la procesoro Nios V. · ECC-funkcioj detektas ĝis 2-bitajn erarojn kaj reagas laŭ la sekva konduto:
— Se temas pri korektebla eraro 1-bita, la procesoro daŭre funkcias post korektado de la eraro en la procesora dukto. Tamen, la korekto ne estas reflektita en la fontmemoroj.
— Se la eraro estas nekorektebla, la procesoro daŭre funkcias sen korekti ĝin en la procesora dukto kaj fontmemoroj, kio povus igi la procesoron eniri nedeterminisman staton.

2.1.1.2. Ekzempligo de Nios V/m Mikroregilo Altera FPGA IP Figuro 5. Nios V/m Mikroregilo Altera FPGA IP

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 13

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro kaj platforma dizajnisto de Quartus Prime
726952 | 2025.07.16

2.1.1.2.1. Langeto Sencimigi

Tabelo 6.

Parametroj de la langeto Sencimigi

Sencimigi langeton

Priskribo

Ebligi Sencimigadon
Ebligi Restarigon el Sencimiga Modulo

· Ebligu ĉi tiun opcion por aldoni la JTAG cela konekta modulo al la procesoro Nios V. · La JTAG cela konekta modulo permesas konekton al la procesoro Nios V per la
JTAG interfacaj pingloj de la FPGA. · La konekto provizas la jenajn bazajn kapablojn:
— Komenci kaj haltigi la procesoron Nios V — Ekzameni kaj redakti registrojn kaj memoron. — Elŝuti la aplikaĵon Nios V .elf file al la procesora memoro dum rultempo per
niosv-download. — Sencimigi la aplikaĵon funkciantan sur la Nios V procesoro · Konekti la pordon dm_agent al la procesora instrukcio kaj datumbuso. Certigu, ke la baza adreso inter ambaŭ busoj estas la sama.
· Ebligu ĉi tiun opcion por malkaŝi la pordojn dbg_reset_out kaj ndm_reset_in. · JTAG erarserĉilo aŭ komando niosv-download -r ekigas la dbg_reset_out, kiu
permesas al la procesoro Nios V restarigi sistemajn flankaparatojn konektitajn al ĉi tiu pordo. · Vi devas konekti la interfacon dbg_reset_out al ndm_reset_in anstataŭ restarigi
interfaco por ekigi restarigon al procesora kerno kaj tempigilmodulo. Vi ne rajtas konekti la interfacon dbg_reset_out al restariga interfaco por malhelpi nedifinitan konduton.

2.1.1.2.2. Uzu la langeton "Restarigi peton"

Tabelo 7.

Uzi la parametron de la langeto "Restarigi peton"

Uzu la langeton "Restarigi peton"

Priskribo

Aldoni Interfacon por Peti Restarigon

· Ebligu ĉi tiun opcion por malkaŝi lokajn restarigajn pordojn, kie loka majstro povas uzi ĝin por ekigi la restarigon de la Nios V procesoro sen influi aliajn komponantojn en Nios V procesora sistemo.
· La rekomenciga interfaco konsistas el eniga resetiga signalo kaj eliga konfirmsignalo.
· Vi povas peti restarigon de la procesora kerno de Nios V per asertado de la signalo resetreq.
· La signalo resetreq devas resti aktivigita ĝis la procesoro aktivigas la ack-signalon. Se la signalo ne restas aktivigita, la procesoro povas esti en nedeterminisma stato.
· Aserto de la resetreq-signalo en sencimiga reĝimo ne efikas sur la staton de la procesoro.
· La procesoro Nios V respondas, ke la restarigo sukcesis, per asertado de la konfirmsignalo.
· Post kiam la procesoro estas sukcese restartigita, la aserto de la konfirmsignalo povas okazi plurfoje periode ĝis la malakcepto de la aserto-signalo.

2.1.1.2.3. Langeto Kaptiloj, Esceptoj kaj Interrompoj

Tabelo 8.

Langeto Kaptiloj, Esceptoj kaj Interrompoj

Priskribo

Restarigi Agenton

Restarigi Delokigan Interrompan Reĝimon

· Specifas la delokigon de la restariga vektoro relative al la baza adreso de la elektita restariga agento. · Platform Designer aŭtomate provizas defaŭltan valoron por la restariga delokigo.
Specifu la tipon de interrompa regilo, ĉu Rekta aŭ Vektorigita. Noto: La Nios V/m ne-duktokonektita procesoro ne subtenas Vektorigitajn interrompojn.
Tial, evitu uzi la Vektorigitan interrompan reĝimon kiam la procesoro estas en Nepipelinita reĝimo.

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 14

Sendu Rimarkojn

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro kaj platforma dizajnisto de Quartus Prime
726952 | 2025.07.16

Notu:

2.1.1.2.4. Arkitekturo de CPU

Tabelo 9.

Parametroj de la langeto CPU-arkitekturo

CPU Arkitekturo

Priskribo

Ebligi duktosistemon en la procesoro

· Ebligu ĉi tiun opcion por krei ekzempleron de la Nios V/m procesoro. — IPC estas pli alta je la kosto de pli alta logika areo kaj pli malalta Fmax-frekvenco.
· Malŝaltu ĉi tiun opcion por krei ne-duktan Nios V/m procesoron. — Havas similan kernan rendimenton kiel la Nios V/c procesoro. — Subtenas sencimigan kaj interrompan kapablon — Pli malalta logika areo kaj pli alta Fmax-frekvenco je la kosto de pli malalta IPC.

Ebligi Avalon-Interfacon

Ebligas la Avalon-interfacon por instrukciadministrilo kaj datumadministrilo. Se malebligita, la sistemo uzas la AXI4-Lite-interfacon.

mhartid CSR-valoro

· La valoro de la registro Hart ID (mhartid) estas 0 defaŭlte. · Asignu valoron inter 0 kaj 4094. · Kongrua kun la Altera FPGA Avalon Mutex Core HAL API.

Rilataj Informoj Gvidilo por Uzanto de Enkonstruita Periferiaĵo IP - Intel FPGA Avalon® Mutex Core

2.1.1.2.5. ECC-langeto
Tabelo 10. ECC-langeto
ECC Ebligas Erardetekton kaj Statusraportadon

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 15

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro kaj platforma dizajnisto de Quartus Prime
726952 | 2025.07.16
2.1.1.3. Ekzempligo de Nios V/g Ĝeneraluzebla Procesoro Altera FPGA IP
Figuro 6. Nios V/g Ĝeneraluzebla Procesoro Altera FPGA IP – Parto 1

Figuro 7.

Nios V/g Ĝeneraluzebla Procesoro Altera FPGA IP - Parto 2 (Malŝalti Aktivigi Kernan Nivelan Interrompan Regilon)

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 16

Sendu Rimarkojn

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro kaj platforma dizajnisto de Quartus Prime
726952 | 2025.07.16

Figuro 8.

Nios V/g Ĝeneraluzebla Procesoro Altera FPGA IP - Parto 2 (Ŝalti Ebligi Kernan Nivelan Interrompan Regilon)

Figuro 9. Nios V/g Ĝeneraluzebla Procesoro Altera FPGA IP – Parto 3

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 17

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro kaj platforma dizajnisto de Quartus Prime
726952 | 2025.07.16
Figuro 10. Nios V/g Ĝeneraluzebla Procesoro Altera FPGA IP – Parto 4

2.1.1.3.1. Arkitekturo de CPU

Tabelo 11. Parametroj de la CPU-arkitekturo

Langeto CPU-Arkitekturo Ebligi Glitkoman Unuon

Priskribo Ebligu ĉi tiun opcion por aldoni la glitkoman unuon ("F"-etendaĵo) en la procesoran kernon.

Ebligi Branĉan Antaŭdiron

Ebligi statikan branĉoprognozon (Malantaŭen Prenita kaj Antaŭen Ne Prenita) por branĉinstrukcioj.

mhartid CSR-valoro

· La valoro de la registro Hart ID (mhartid) estas 0 defaŭlte. · Asignu valoron inter 0 kaj 4094. · Kongrua kun la Altera FPGA Avalon Mutex Core HAL API.

Malŝalti FSQRT kaj FDIV instrukciojn por FPU

· Forigu operaciojn de glitkoma kvadrata radiko (FSQRT) kaj glitkoma divido (FDIV) en FPU.
· Apliku programaran emuladon al ambaŭ instrukcioj dum la rultempo.

Rilataj Informoj Gvidilo por Uzanto de Enkonstruita Periferiaĵo IP - Intel FPGA Avalon® Mutex Core

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 18

Sendu Rimarkojn

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro kaj platforma dizajnisto de Quartus Prime
726952 | 2025.07.16

2.1.1.3.2. Langeto Sencimigi

Tabelo 12. Parametroj de la langeto Sencimigi

Sencimigi langeton

Priskribo

Ebligi Sencimigadon
Ebligi Restarigon el Sencimiga Modulo

2.1.1.3.3. Ŝlospaŝa langeto Tabelo 13. Ŝlospaŝa langeto
Parametroj Ebligi Ŝlospaŝon Defaŭlta Tempolimo Ebligi Plilongigitan Restarigon Interfaco

Priskribo · Ebligi la duoblan kernan sistemon Lockstep. · Defaŭlta valoro de programebla templimo ĉe eliro el la restarigo (inter 0 kaj 255). · Ebligi la laŭvolan Etenditan Restarigadan Interfacon por Etendita Restariga Kontrolo. · Kiam malebligita, la fRSmartComp efektivigas Bazan Restarigadan Kontrolon.

2.1.1.3.4. Uzu la langeton "Restarigi peton"

Tabelo 14. Uzu la langeton "Restarigi peton"

Uzu la langeton "Restarigi peton"

Priskribo

Aldoni Interfacon por Peti Restarigon

· Ebligu ĉi tiun opcion por malkaŝi lokajn restarigajn pordojn, kie loka majstro povas uzi ĝin por ekigi la restarigon de la Nios V procesoro sen influi aliajn komponantojn en Nios V procesora sistemo.
· La rekomenciga interfaco konsistas el eniga resetiga signalo kaj eliga konfirmsignalo.
· Vi povas peti restarigon de la procesora kerno de Nios V per asertado de la signalo resetreq.
· La signalo resetreq devas resti aktivigita ĝis la procesoro aktivigas la ack-signalon. Se la signalo ne restas aktivigita, la procesoro povas esti en nedeterminisma stato.
· Aserto de la resetreq-signalo en sencimiga reĝimo ne efikas sur la staton de la procesoro.
· La procesoro Nios V respondas, ke la restarigo sukcesis, per asertado de la konfirmsignalo.
· Post kiam la procesoro estas sukcese restartigita, la aserto de la konfirmsignalo povas okazi plurfoje periode ĝis la malakcepto de la aserto-signalo.

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 19

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro kaj platforma dizajnisto de Quartus Prime
726952 | 2025.07.16

2.1.1.3.5. Langeto Kaptiloj, Esceptoj kaj Interrompoj

Tabelo 15.

Langeto Kaptiloj, Esceptoj, kaj Interrompoj kiam Ebligi Kernan Nivelan Interrompan Regilon estas Malŝaltita

Langeto Kaptiloj, Esceptoj kaj Interrompoj
Restarigi Agenton

Priskribo
· La memoro gastiganta la rekomencigan vektoron (la rekomencigan adreson de la procesoro Nios V) kie troviĝas la rekomenciga kodo.
· Vi povas elekti ajnan memormodulon konektitan al la instrukcia majstro de la Nios V procesoro kaj subtenatan de startiga fluo de la Nios V procesoro kiel la restarigan agenton.

Restarigi Ofseton

· Specifas la delokigon de la restariga vektoro relative al la baza adreso de la elektita restariga agento. · Platform Designer aŭtomate provizas defaŭltan valoron por la restariga delokigo.

Ebligi Kernan Nivelan Interrompan Regilon (CLIC)

· Ebligi CLIC por subteni antaŭprenajn interrompojn kaj agordeblajn interrompajn ellasilkondiĉojn.
· Kiam ebligita, vi povas agordi la nombron de platformaj interrompoj, agordi ekigilojn, kaj indiki iujn el la interrompoj kiel antaŭprenajn.

Interrompa Reĝimo Ombra Registro Files

Specifu la interrompotipojn kiel Rektan aŭ Vektoritan. Ebligu ombran registron por redukti kuntekstan ŝanĝon dum interrompo.

Tabelo 16.

Kaptiloj, Esceptoj kaj Interrompoj kiam Ebligi Kernan Nivelan Interrompan Regilon estas Ŝaltita

Kaptiloj, Esceptoj, kaj Interrompoj

Priskriboj

Restarigi Agenton
Restarigi Ofseton
Ebligi Kernan Nivelan Interrompan Regilon (CLIC)

· La memoro gastiganta la rekomencigan vektoron (la rekomencigan adreson de la procesoro Nios V) kie troviĝas la rekomenciga kodo.
· Vi povas elekti ajnan memormodulon konektitan al la instrukcia majstro de la Nios V procesoro kaj subtenatan de startiga fluo de la Nios V procesoro kiel la restarigan agenton.
· Specifas la delokigon de la restariga vektoro relative al la baza adreso de la elektita restariga agento. · Platform Designer aŭtomate provizas defaŭltan valoron por la restariga delokigo.
· Ebligi CLIC por subteni antaŭprenajn interrompojn kaj agordeblajn interrompajn ekigilojn. · Kiam ebligita, vi povas agordi la nombron de platformaj interrompoj, agordi ekigilojn,
kaj nomumu kelkajn el la interrompoj kiel antaŭprenajn.

Interrompa Reĝimo

· Specifu la interrompotipojn kiel Rektan, Vektoritan, aŭ KLIKAN.

Ombra Registro Files

· Ebligi ombran registron por redukti kuntekstan ŝanĝon dum interrompo.
· Proponas du alirojn:
— Nombro de CLIC-interrompaj niveloj
— Nombro de CLIC-interrompaj niveloj – 1: Ĉi tiu opcio utilas kiam vi volas la nombron de registroj file kopioj por konveni en precizan nombron da M20K aŭ M9K blokoj.
· Ebligi al la procesoro Nios V uzi ombran registron files kiuj reduktas kuntekstan ŝanĝan suprekoston post interrompo.
Por pliaj informoj pri ombra registro files, vidu la Referencan Manlibron de la Procesoro Nios V.

Nombro de Platformaj interrompofontoj

· Specifas la nombron de platformaj interrompoj inter 16 kaj 2048.
Noto: CLIC subtenas ĝis 2064 interrompajn enigojn, kaj la unuaj 16 interrompaj enigoj estas ankaŭ konektitaj al la baza interrompa regilo.

CLIC Vektora Tabelaranĝigo

· Aŭtomate determinita surbaze de la nombro de platformaj interrompofontoj. · Se vi uzas vicigon sub la rekomendita valoro, la CLIC pliigas logikon
komplekseco per aldono de ekstra sumilo por plenumi vektoran kalkulojn. · Se vi uzas vicigon sub la rekomendita valoro, tio rezultas en pliigita
logika komplekseco en la CLIC.
daŭrigis…

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 20

Sendu Rimarkojn

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro kaj platforma dizajnisto de Quartus Prime
726952 | 2025.07.16

Kaptiloj, Esceptoj, kaj Interrompoj
Nombro de Interrompaj Niveloj
Nombro de Interrompaj Prioritatoj po nivelo
Agordebla interrompa poluseco Subteno de rando ekigitaj interrompoj

Priskriboj
· Specifas la nombron de interrompaj niveloj kun aldona nivelo 0 por aplikaĵa kodo. Interrompoj de pli alta nivelo povas interrompi (antaŭpreni) kurantan traktilon por pli malalta nivelo de interrompo.
· Kun ne-nulaj interrompaj niveloj kiel la solaj ebloj por interrompoj, la aplikaĵa kodo ĉiam estas je la plej malalta nivelo 0. Noto: La agordo de la nivelo kaj prioritato de interrompo dum la rulado estas farita en ununura 8-bita registro. Se la nombro de interrompaj niveloj estas 256, ne eblas agordi la interrompan prioritaton dum la rulado. Alie, la maksimuma nombro de agordeblaj prioritatoj estas 256 / (nombro de interrompaj niveloj – 1).
· Specifas la nombron de interrompaj prioritatoj, kiujn la CLIC uzas por determini la ordon, en kiu ne-antaŭprenantaj interrompaj traktiloj estas vokitaj. Noto: Kunmeto de duumaj valoroj de la elektita interrompa nivelo kaj elektita interrompa prioritato devas esti malpli ol 8 bitoj.
· Permesas al vi agordi interrompan polusecon dum rulado. · Defaŭlta poluseco estas pozitiva poluseco.
· Permesas al vi agordi interrompan ekigilon dum rultempo, t.e., altnivela ekigo aŭ pozitiva-rando ekigo (kiam interrompa poluseco estas pozitiva en Agordebla interrompa poluseco).
· Defaŭlta ekiga kondiĉo estas nivele ekigita interrompo.

Notu:

Rilataj Informoj Nios® V Procesoro Referenca Manlibro

2.1.1.3.6. Langeto Memor-Agordoj

Tabelo 17. Parametroj de la langeto "Memor-Agordo"

Kategorio

Langeto Memor-Agordo

Priskribo

Kaŝmemoroj

Grandeco de Datuma Kaŝmemoro

· Specifas la grandecon de la datumkaŝmemoro. · Validaj grandecoj estas de 0 kilobajtoj (KB) ĝis 16 KB. · Malŝaltu la datumkaŝmemoron kiam la grandeco estas 0 KB.

Instrukcia Kaŝmemora Grandeco

· Specifas la grandecon de la instrukcia kaŝmemoro. · Validaj grandecoj estas de 0 KB ĝis 16 KB. · Malŝalti instrukcian kaŝmemoron kiam la grandeco estas 0 KB.

Periferia Regiono A kaj B

Grandeco

· Specifas la grandecon de la periferia regiono.
· Validaj grandecoj estas de 64 KB ĝis 2 gigabajtoj (GB), aŭ Neniu. Elektante Neniun, la periferia regiono estas malŝaltita.

Baza Adreso

· Specifas la bazan adreson de la periferia regiono post kiam vi elektas la grandecon.
Ĉiuj adresoj en la periferia regiono produktas nekaŝeblajn datumajn alirojn.
· La baza adreso de la periferia regiono devas esti akordigita kun la grandeco de la periferia regiono.

Malloze Kunligitaj Memoroj

Grandeco

· Specifas la grandecon de la forte kunligita memoro. — Validaj grandecoj estas de 0 MB ĝis 512 MB.

Inicialigo de baza adreso File

· Specifas la bazan adreson de forte kunligita memoro. · Specifas la inicialigon file por forte kunligita memoro.

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 21

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro kaj platforma dizajnisto de Quartus Prime
726952 | 2025.07.16

Notu:

En Nios V procesora sistemo kun kaŝmemoro ebligita, vi devas meti sistemajn flankaparatojn ene de flankaparata regiono. Vi povas uzi flankaparatajn regionojn por difini ne-kaŝmemoreblan transakcion por flankaparatoj kiel UART, PIO, DMA, kaj aliaj.

2.1.1.3.7. ECC-langeto

Tabelo 18. ECC-langeto
ECC Ebligas Erardetekton kaj Statusraportadon
Ebligi Unuopan Bitan Korekton

Priskribo
· Ebligu ĉi tiun opcion por apliki ECC-funkcion por internaj RAM-blokoj de la procesoro Nios V. · ECC-funkcioj detektas ĝis 2-bitajn erarojn kaj reagas laŭ la sekva konduto:
— Se temas pri korektebla unu-bita eraro kaj la opcio "Ebligi Unu-Bitan Korekton" estas malŝaltita, la procesoro daŭre funkcias post korektado de la eraro en la procesora dukto. Tamen, la korekto ne estas reflektita en la fontmemoroj.
— Se temas pri korektebla unu-bita eraro kaj "Ebligi Unu-Bitan Korekton" estas ŝaltita, la procesoro daŭre funkcias post korektado de la eraro en la procesora dukto kaj la fontmemoroj.
— Se temas pri nekorektebla eraro, la procesoro haltigas sian funkciadon.
Ebligi unu-bitan korekton sur enigitaj memorblokoj en la kerno.

2.1.1.3.8. Langeto "Propraj Instrukcioj"

Notu:

Ĉi tiu langeto estas havebla nur por la procesora kerno Nios V/g.

Tablo de Interfaco de Aparataro por Specialaj Instrukcioj de Nios V
Nios V Speciala Instrukcia Programaro Makro-Tabelo

Priskribo
· La procesoro Nios V uzas ĉi tiun tabelon por difini siajn kutimajn interfacojn por instrukciadministrilo.
Difinitaj kutimaj instrukciadministrilaj interfacoj estas unike ĉifritaj per Opcode (CUSTOM0-3) kaj 3 bitoj de funct7[6:4].
· Vi povas difini ĝis 32 individuajn kutimajn instrukcio-administrilajn interfacojn.
· Nios V procesoro uzas ĉi tiun tabelon por difini kutimajn instrukciajn programarajn kodigojn por difinitaj kutimaj instrukciaj administrilaj interfacoj.
Por ĉiu difinita kodado de kutima instrukcia programaro, la Opcode (CUSTOM0-3) kaj 3 bitoj de funct7[6:4] kodado devas korelacii kun difinita kodado de kutima instrukcia administrila interfaco en la Tabelo de Interfaco de Kutima Instrukcia Aparataro.
· Vi povas uzi funct7[6:4], funct7[3:0], kaj funct3[2:0] por difini plian kodadon por donita kutima instrukcio, aŭ specifi ĝin kiel X-ojn por esti transdonitaj kiel pliaj instrukciaj argumentoj.
· Nios V procesoro provizas difinitajn kutimajn instrukciajn programarajn kodigojn kiel generitajn C-makroojn en system.h, kaj sekvas la R-tipan RISC-V instrukcian formaton.
· Mnemonikoj uzeblas por difini kutimajn nomojn por: — La generitaj C-makrooj en system.h.
— La generitaj GDB-cirmigaj mnemonikoj en custom_instruction_debug.xml.

Rilataj Informoj
AN 977: Nios V Procesoro Speciala Instrukcio Por pliaj informoj pri specialaj instrukcioj, kiuj permesas al vi adapti la Nios® V procesoron por plenumi la bezonojn de specifa apliko.

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 22

Sendu Rimarkojn

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro Quartus Prime kaj la platformo-dezajnilo 726952 | 2025.07.16
2.1.2. Difinante Sistemkomponentan Dezajnon
Uzu la Platforman Dizajnilon por difini la aparatarajn karakterizaĵojn de la procesora sistemo Nios V kaj aldoni la deziratajn komponantojn. La jena diagramo montras bazan sistemon de procesoro Nios V kun la jenaj komponantoj: · Procesora kerno Nios V · Memoro surĉipe · JTAG UART · Intervala Tempmezurilo (nedeviga)(1)
Kiam nova Surĉipa Memoro estas aldonita al Platform Designer-sistemo, plenumu Sinkronigi Sisteminformojn por reflekti la aldonitajn memorkomponantojn en restarigo. Alternative, vi povas ebligi Aŭtomatan Sinkronigon en Platform Designer por aŭtomate reflekti la plej novajn komponantajn ŝanĝojn.
Figuro 11. Ekzampla konekto de Nios V procesoro kun aliaj flankaparatoj en Platform Designer

(1) Vi havas la eblon uzi la funkciojn de la Interna Tempigilo de Nios V por anstataŭigi la eksteran Intervaltempigilon en Platform Designer.

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 23

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro kaj platforma dizajnisto de Quartus Prime
726952 | 2025.07.16
Vi ankaŭ devas difini operaciajn pinglojn por eksporti kiel konduktilon en via Platform Designer-sistemo. Ekzempleampekzemple, ĝusta listo de pinglo-funkciigaj FPGA-sistemoj estas difinita jene, sed ne limigite al:
· Horloĝo
· Restarigi
· Enigo/Eligo-signaloj
2.1.3. Specifo de bazaj adresoj kaj prioritatoj de interrompaj petoj
Por specifi kiel la komponantoj aldonitaj en la dezajno interagas por formi sistemon, vi devas asigni bazajn adresojn por ĉiu agenta komponanto kaj asigni prioritatojn al interrompaj petoj (IRQ) por la J.TAG UART kaj la intervala tempmezurilo. La Platforma Dezajnilo provizas komandon – Asigni Bazajn Adresojn – kiu aŭtomate asignas ĝustajn bazajn adresojn al ĉiuj komponantoj en sistemo. Tamen, vi povas ĝustigi la bazajn adresojn laŭ viaj bezonoj.
Jen kelkaj gvidlinioj por asigni bazajn adresojn:
· La procesora kerno de Nios V havas 32-bitan adresintervalon. Por aliri agentajn komponantojn, ilia baza adreso devas varii inter 0x00000000 kaj 0xFFFFFFFF.
· Nios V programoj uzas simbolajn konstantojn por rilati al adresoj. Vi ne devas elekti adresvalorojn, kiujn estas facile memoreblaj.
· Adresvaloroj, kiuj diferencigas komponantojn kun nur unu-bita adresdiferenco, produktas pli efikan aparataron. Vi ne devas kompaktigi ĉiujn bazajn adresojn en la plej malgrandan eblan adresintervalon, ĉar kompaktigo povas krei malpli efikan aparataron.
· Platform Designer ne provas vicigi apartajn memorkomponantojn en apuda memorintervalo. Ekzempleampekzemple, se vi volas, ke pluraj sur-ĉipaj memorkomponentoj estu adreseblaj kiel unu apuda memorintervalo, vi devas eksplicite asigni bazajn adresojn.
Platform Designer ankaŭ provizas aŭtomatigan komandon - Asigni Interrompajn Numerojn, kiu konektas IRQ-signalojn por produkti validajn aparatarajn rezultojn. Tamen, efike asigni IRQ-ojn postulas komprenon pri la ĝenerala sistema respondo-konduto. Platform Designer ne povas fari klerajn divenojn pri la plej bona IRQ-asigno.
La plej malalta IRQ-valoro havas la plej altan prioritaton. En ideala sistemo, Altera rekomendas, ke la tempigila komponanto havu la plej altan prioritaton de IRQ, t.e., la plej malaltan valoron, por konservi la precizecon de la sistema horloĝa tiktako.
En iuj kazoj, vi povus asigni pli altan prioritaton al realtempaj flankaparatoj (kiel ekzemple videoregiloj), kio postulas pli altan interrompoftecon ol tempigilaj komponantoj.
Rilataj Informoj
Uzantogvidilo por Quartus Prime Pro Edition: Pliaj informoj pri kreado de Sistemo per Platform Designer.

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 24

Sendu Rimarkojn

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro Quartus Prime kaj la platformo-dezajnilo 726952 | 2025.07.16
2.2. Integri Platform Designer System en la Quartus Prime-projekton
Post generado de la Nios V sistemdezajno en Platform Designer, plenumu la jenajn taskojn por integri la Nios V sistemmodulon en la Quartus Prime FPGA-dezajnoprojekton. · Krei ekzempleron de la Nios V sistemmodulo en la Quartus Prime-projekto · Konekti signalojn de la Nios V sistemmodulo al aliaj signaloj en la FPGA-logiko · Asigni fizikajn pinglojn · Limigi la FPGA-dezajnon
2.2.1. Ekzempligo de la Nios V Procesora Sistemmodulo en la Quartus Prime Projekto
Platform Designer kreas sisteman modulan dezajnan enton, kiun vi povas krei en Quartus Prime. Kiel vi kreas la sisteman modulon dependas de la dezajna eniga metodo por la tuta Quartus Prime-projekto. EkzempleampEkzemple, se vi uzis Verilog HDL por dezajna enigo, kreu ekzempleron de la Verilog-bazita sistemmodulo. Se vi preferas uzi la blokdiagraman metodon por dezajna enigo, kreu ekzempleron de sistemmodula simbolo .bdf. file.
2.2.2. Konektado de Signaloj kaj Asignado de Fizikaj Stifto-Lokoj
Por konekti vian Altera FPGA-dezajnon al via plato-nivela dezajno, plenumu la jenajn taskojn: · Identigu la ĉefnivelan file por via dezajno kaj signaloj por konekti al ekstera Altera
Stiftoj de FPGA-aparatoj. · Komprenu, kiujn stiftojn konekti per via uzantgvidilo por la kartonivela dezajno aŭ
skemoj. · Asignu signalojn en la ĉefnivela dezajno al pordoj sur via Altera FPGA-aparato per pinglo
taskaj iloj.
Via Platform Designer-sistemo povas esti la plej alta nivelo de dezajno. Tamen, la Altera FPGA ankaŭ povas inkluzivi plian logikon bazitan sur viaj bezonoj kaj tiel enkondukas kutiman plej altan nivelon. fileLa plej alta nivelo file konektas la signalojn de la modulo de la sistemo de procesoro Nios V al alia dezajnlogiko de Altera FPGA.
Rilataj Informoj Uzantogvidilo de Quartus Prime Pro Edition: Dezajnaj Limigoj
2.2.3. Limigante la Altera FPGA-Dezajnon
Ĝusta Altera FPGA-sistemdezajno inkluzivas dezajnajn limigojn por certigi, ke la dezajno plenumas la postulojn pri tempiga fino kaj aliaj logikaj limigoj. Vi devas limigi vian Altera FPGA-dezajnon por plenumi ĉi tiujn postulojn eksplicite uzante ilojn provizitajn en la programaro Quartus Prime aŭ triapartajn EDA-provizantojn. La programaro Quartus Prime uzas la provizitajn limigojn dum la kompila fazo por atingi la optimumajn rezultojn pri lokigo.

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 25

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro kaj platforma dizajnisto de Quartus Prime
726952 | 2025.07.16
Rilataj Informoj · Uzantgvidilo de Quartus Prime Pro Edition: Dezajnaj Limigoj · Triapartaj EDA-Partneroj · Uzantgvidilo de Quartus Prime Pro Edition: Tempanalizilo
2.3. Dezajnado de Nios V-procesora memorsistemo
Ĉi tiu sekcio priskribas la plej bonajn praktikojn por elekti memorilojn en enigita sistemo Platform Designer kun Nios V procesoro kaj atingi optimuman rendimenton. Memoriloj ludas gravan rolon en plibonigado de la ĝenerala rendimento de enigita sistemo. Enigita sistemmemoro stokas la programinstrukciojn kaj datumojn.
2.3.1. Volatila Memoro
Ĉefa distingo en memortipo estas volatileco. Volatila memoro nur konservas sian enhavon dum vi provizas energion al la memorilo. Tuj kiam vi forigas la energion, la memoro perdas sian enhavon.
ExampPartoj de volatila memoro estas RAM, kaŝmemoro kaj registroj. Ĉi tiuj estas rapidaj memortipoj, kiuj pliigas funkcian rendimenton. Altera rekomendas, ke vi ŝarĝu kaj ekzekutu Nios V procesorajn instrukciojn en RAM kaj parigu Nios V IP-kernon kun Sur-Ĉipa Memoro IP aŭ Ekstera Memorinterfaco IP por optimuma rendimento.
Por plibonigi rendimenton, vi povas forigi pliajn adaptiĝajn komponantojn de Platform Designer per kongruigo de la interfaca tipo aŭ larĝo de la procesora datumadministrilo de Nios V kun la starta RAM. Ekzempleampekzemple, vi povas agordi Sur-Ĉipan Memoron II per 32-bita AXI-4 interfaco, kiu kongruas kun la datumadministrila interfaco de Nios V.
Rilataj Informoj · Interfacoj por Ekstera Memoro IP-Subteno-Centro · Surĉipa Memoro (RAM aŭ ROM) Altera FPGA IP · Surĉipa Memoro II (RAM aŭ ROM) Altera FPGA IP · Aplikaĵo de Nios V-Procesoro, Ekzekutebla Surloke el OCRAM sur paĝo 54
2.3.1.1. Agordo de la memoro sur la ĉipo RAM aŭ ROM
Vi povas agordi Altera FPGA Sur-Ĉipajn Memorajn IP-ojn kiel RAM aŭ ROM. · RAM provizas leg- kaj skribkapablojn kaj havas volatilan naturon. Se vi estas
Kiam vi startigas la Nios V procesoron el surĉipa RAM, vi devas certigi, ke la startiga enhavo estas konservita kaj ne koruptita en kazo de restarigo dum rultempo. · Se Nios V procesoro startas el ROM, ajna programara cimo en la Nios V procesoro ne povas erare anstataŭigi la enhavon de la surĉipa memoro. Tiel, oni reduktas la riskon de koruptado de la startiga programaro.
Rilataj Informoj · Surĉipa Memoro (RAM aŭ ROM) Altera FPGA IP · Surĉipa Memoro II (RAM aŭ ROM) Altera FPGA IP · Aplikaĵo de Nios V Procesoro Ekzekutebla Surloke el OCRAM sur paĝo 54

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 26

Sendu Rimarkojn

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro Quartus Prime kaj la platformo-dezajnilo 726952 | 2025.07.16
2.3.1.2. Kaŝmemoroj
Surĉipaj memoroj estas ofte uzataj por efektivigi la kaŝmemoran funkcion pro sia malalta latenteco. La procesoro Nios V uzas surĉipan memoron por siaj instrukciaj kaj datenkaŝejoj. La limigita kapacito de surĉipa memoro kutime ne estas problemo por kaŝmemoroj ĉar ili estas tipe malgrandaj.
Kaŝmemoroj estas ofte uzataj sub la jenaj kondiĉoj:
· Regula memoro troviĝas ekster la ĉipo kaj havas pli longan alirtempon ol surĉipa memoro.
· La rendiment-kritikaj sekcioj de la programara kodo povas konveni en la instrukcian kaŝmemoron, plibonigante la sisteman rendimenton.
· La rendiment-kritika, plej ofte uzata sekcio de la datumoj povas konveni en la datenkaŝmemoron, plibonigante sisteman rendimenton.
Ebligi kaŝmemorojn en Nios V procesoro kreas memorhierarkion, kiu minimumigas la memoralirtempon.
2.3.1.2.1. Periferia regiono
Ĉiuj enigitaj flankaparatoj IP, kiel ekzemple UART, I2C, kaj SPI, ne rajtas esti konservitaj en kaŝmemoro. Kaŝmemoro estas tre rekomendinda por eksteraj memoroj, kiuj estas trafitaj de longa alirtempo, dum internaj surĉipaj memoroj povas esti ekskluditaj pro ilia mallonga alirtempo. Vi ne rajtas konservi en kaŝmemoro iujn ajn enigitajn flankaparatojn IP-adresojn, kiel ekzemple UART, I2C, kaj SPI, krom memoroj. Ĉi tio gravas ĉar eventoj de eksteraj aparatoj, kiel ekzemple agentaj aparatoj ĝisdatigantaj la molajn IP-adresojn, ne estas kaptitaj de la procesora kaŝmemoro, kaj siavice ne estas ricevitaj de la procesoro. Rezulte, ĉi tiuj eventoj povas resti nerimarkitaj ĝis vi malplenigas la kaŝmemoron, kio povas konduki al neintencita konduto en via sistemo. Resumante, la memor-mapita regiono de enigitaj flankaparatoj IP-adresoj estas nekaŝebla kaj devas loĝi ene de la flankaparataj regionoj de la procesoro.
Por agordi periferian regionon, sekvu ĉi tiujn paŝojn:
1. Malfermu la Adresmapon de la sistemo en la Platforma Dezajnilo.
2. Navigu al la adresmapo de la Instrukciadministrilo kaj Datumadministrilo de la procesoro.
3. Identigu la flankaparatojn kaj memorojn en via sistemo.
Figuro 12. Ekzample de Adresa Mapo

Noto: La bluaj sagoj montras al memoroj. 4. Grupigu la flankaparatojn:
a. Memoro kiel kaŝmemorebla b. Periferiaĵoj kiel nekaŝmemoreblaj

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 27

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro kaj platforma dizajnisto de Quartus Prime
726952 | 2025.07.16

Tabelo 19. Kaŝmemorebla kaj Nekaŝmemorebla Regiono

Subulo

Adresa Mapo

Statuso

Periferia Regiono

Grandeco

Baza Adreso

uzanto_aplikaĵo_mem.s1

0x0 ~ 0x3ffff

Kaŝmemorebla

N/A

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Nekaŝebla Kaŝebla

65536 bajtoj N/A

0x40000 N/A

bootcopier_ram.s1 cpu.timer_sw_agent poŝtkesto.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Kaŝebla Nekaŝebla Nekaŝebla

144 bajtoj (minimuma grandeco estas 65536 bajtoj)

0x54000

sysid_qsys_0.control_sklavo

0x54080 ~ 0x54087

Nekonservebla

uart.avalon_jtag_sklavo

0x54088 ~ 0x5408f

Nekonservebla

5. Aranĝu la periferiajn regionojn kun iliaj specifaj grandecoj:
· Ekzampekzemple, se la grandeco estas 65536 bajtoj, ĝi respondas al 0x10000 bajtoj. Tial, la permesita baza adreso devas esti multoblo de 0x10000.
· La CPU.dm_agent uzas bazan adreson de 0x40000, kiu estas multoblo de 0x10000. Rezulte, Periferia Regiono A, kun grandeco de 65536 bajtoj kaj baza adreso de 0x40000, plenumas la postulojn.
· La baza adreso de la kolekto de nekaŝeblaj regionoj ĉe 0x54000 ne estas multoblo de 0x10000. Vi devas reasigni ilin al 0x60000 aŭ alia multoblo de 0x10000. Tiel, Periferia Regiono B, kiu havas grandecon de 65536 bajtoj kaj bazan adreson de 0x60000, plenumas la kriteriojn.

Tabelo 20. Kaŝmemorebla kaj Nekaŝmemorebla Regiono kun Reasigno

Subulo

Adresa Mapo

Statuso

Periferia Regiono

Grandeco

Baza Adreso

uzanto_aplikaĵo_mem.s1

0x0 ~ 0x3ffff

Kaŝmemorebla

N/A

procesoro.dm_agento

0x40000 ~ 0x4ffff

Nekonserveblaj 65536 bajtoj

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

Kaŝmemorebla

N/A

bootcopier_ram.s1 cpu.timer_sw_agent poŝtkesto.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Kaŝebla Nekaŝebla Nekaŝebla Nekaŝebla

144 bajtoj (minimuma grandeco estas 65536 bajtoj)

0x60000

uart.avalon_jtag_sklavo

0x60088 ~ 0x6008f

Nekonservebla

2.3.1.3. Forte Kunligita Memoro
Forte kunligitaj memoroj (TCM-oj) estas efektivigitaj uzante surĉipan memoron, ĉar ilia malalta latenteco bone taŭgas por la tasko. TCM-oj estas memoroj mapitaj en la tipa adresspaco, sed havas dediĉitan interfacon al la mikroprocesoro kaj posedas la alt-efikecajn, malalt-latentecajn ecojn de kaŝmemoro. TCM ankaŭ provizas subordigitan interfacon por la ekstera gastiganto. La procesoro kaj la ekstera gastiganto havas la saman permesnivelon por pritrakti la TCM-on.

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 28

Sendu Rimarkojn

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro kaj platforma dizajnisto de Quartus Prime
726952 | 2025.07.16

Notu:

Kiam la suborda pordo de TCM estas konektita al ekstera gastiganto, ĝi povas esti montrata kun malsama baza adreso ol la baza adreso asignita en la procesora kerno. Altera rekomendas vicigi ambaŭ adresojn al la sama valoro.

2.3.1.4. Ekstera Memorinterfaco (EMIF)
EMIF (Ekstera Memorinterfaco) funkcias simile al SRAM (Statika Hazarda Alira Memoro), sed ĝi estas dinamika kaj postulas periodan refreŝigon por konservi sian enhavon. La dinamikaj memorĉeloj en EMIF estas multe pli malgrandaj ol la statikaj memorĉeloj en SRAM, kio rezultigas pli altan kapaciton kaj malpli multekostajn memoraparatojn.
Aldone al la refreŝiga postulo, EMIF havas specifajn interfacajn postulojn, kiuj ofte necesigas specialigitan regilan aparataron. Male al SRAM, kiu havas fiksan aron de adreslinioj, EMIF organizas sian memorspacon en bankojn, vicojn kaj kolumnojn. Ŝanĝi inter bankoj kaj vicoj enkondukas iom da kromŝarĝo, do vi devas zorge ordigi memoralirojn por uzi EMIF efike. EMIF ankaŭ multipleksas vicajn kaj kolumnajn adresojn super la samaj adreslinioj, reduktante la nombron de pingloj bezonataj por difinita EMIF-grandeco.
Pli rapidaj versioj de EMIF, kiel ekzemple DDR, DDR2, DDR3, DDR4, kaj DDR5, trudas striktajn postulojn pri signala integreco, kiujn PCB-dizajnistoj devas konsideri.
EMIF-aparatoj rangas inter la plej kostefikaj kaj altkapacitaj RAM-tipoj haveblaj, igante ilin populara elekto. Ŝlosila komponanto de EMIF-interfaco estas la EMIF IP, kiu administras taskojn rilatajn al adresmultipleksado, refreŝigo kaj ŝaltado inter vicoj kaj bankoj. Ĉi tiu dezajno permesas al la resto de la sistemo aliri EMIF sen devi kompreni ĝian internan arkitekturon.

Rilataj Informoj Eksteraj Memorinterfacoj IP-Subtena Centro

2.3.1.4.1. Adresa Spaca Etendilo IP
La Adresa Spana Plilongigilo Altera FPGA IP permesas al memor-mapitaj gastigaj interfacoj aliri pli grandan aŭ pli malgrandan adresmapon ol permesas la larĝo de iliaj adressignaloj. La Adresa Spana Plilongigilo IP dividas la adreseblan spacon en plurajn apartajn fenestrojn, tiel ke la gastiganto povas aliri la taŭgan parton de la memoro tra la fenestro.
La Adresa Spaca Plilongigilo ne limigas larĝojn de gastigantoj kaj agentoj al 32-bita kaj 64-bita konfiguracio. Vi povas uzi la Adresan Spacan Plilongigilon kun adresfenestroj de 1-64 bitaj.

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 29

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro kaj platforma dizajnisto de Quartus Prime
726952 | 2025.07.16

Figuro 13. Adresa Spaca Plilongigilo Altera FPGA IP
Adreso de agento

Adresa Spaca Etendilo

Mapo de Tabelo
Kontrola Pordo A

…

Kontrola Registro 0 Kontrola Registro Z-1

Plivastigita Gastiga Adreso H

Rilataj Informoj
Uzantgvidilo de Quartus® Prime Pro Edition: Platforma Dezajnilo Vidu la temon Adresa Span Extender Intel® FPGA IP por pliaj informoj.

2.3.1.4.2. Uzante Adresan Span Extender IP kun Nios V Procesoro
La 32-bita Nios V procesoro povas adresi ĝis 4 GB da adresspaco. Se la EMIF enhavas pli ol 4 GB da memoro, ĝi superas la maksimuman subtenatan adresspacon, kio igas la sistemon Platform Designer erara. Adres-Interval-Etendilo IP estas necesa por solvi ĉi tiun problemon dividante unuopan EMIF-adresspacon en plurajn pli malgrandajn fenestrojn.
Altera rekomendas, ke vi konsideru la jenajn parametrojn.

Tabelo 21. Parametroj de Adresa Spaco-Etendilo

Parametro

Rekomenditaj Agordoj

Larĝo de datenvojo
Plivastigita Majstra Bajta Adresa Larĝo

Elektu 32-bitojn, kiuj korelacias kun la 32-bita procesoro. Dependas de la EMIF-memorgrandeco.

Larĝo de Sklava Vorta Adreso Larĝo de Eksplodkalkulo

Elektu 2 GB aŭ malpli. La restanta adresintervalo de la Nios V procesoro estas rezervita por aliaj enigitaj molaj IP-adresoj.
Komencu per 1 kaj iom post iom pliigu ĉi tiun valoron por plibonigi la rendimenton.

Nombro de subfenestroj

Elektu 1 subfenestron se vi konektas EMIF al la Nios V procesoro kiel instrukcio- kaj datummemoro, aŭ ambaŭ. Ŝanĝi inter pluraj subfenestroj dum Nios V procesoro efektivigas el EMIF estas danĝere.

Ebligi Sklavan Kontrolan Pordon

Malŝaltu la sklavan stirpordon se vi konektas EMIF al la Nios V procesoro kiel instrukcio- kaj/aŭ datenmemoro. Samaj zorgoj kiel Nombro de subfenestroj.

Maksimumaj Atendantaj Legaĵoj

Komencu per 1 kaj iom post iom pliigu ĉi tiun valoron por plibonigi la rendimenton.

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 30

Sendu Rimarkojn

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro Quartus Prime kaj la platformo-dezajnilo 726952 | 2025.07.16
Figuro 14. Konektante Instrukcion kaj Datenadministrilon al Adresa Spaca Plilongigilo

Figuro 15. Adresmapado

Rimarku, ke la Adresa Spaca Plilongigilo povas aliri la tutan 8GB-memorspacon de la EMIF. Tamen, per la Adresa Spaca Plilongigilo, la Nios V-procesoro povas aliri nur la unuan 1GB-memorspacon de la EMIF.

Figuro 16. Simpligita Blokdiagramo

Platforma Dezajnista Sistemo

Restantaj 3 GB

Nios V procesora adreso

interspaco estas por enigita

NNioios sVV PProrocecsesosor r
M

molaj IP-oj en la sama sistemo.
1 GB fenestro

Adresa Interspaco

Pligrandigilo

Nur la unua 1 GB

de EMIF-memoro estas konektita al Nios V

EMIF

procesoro.

8 GB
S

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 31

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro kaj platforma dizajnisto de Quartus Prime
726952 | 2025.07.16
2.3.1.4.3. Difinante Adresan Spacan Plilongigilon Ligilo Memorilo 1. Difinu la Adresan Spacan Plilongigilon (EMIF) kiel la restarigan vektoron. Alternative, vi povas asigni la restarigan vektoron de la Nios V procesoro al aliaj memoroj, kiel ekzemple OCRAM aŭ fulmmemoriloj.
Figuro 17. Pluraj opcioj kiel restarigita vektoro
Tamen, la Redaktilo de la Plaka Subtena Pakaĵo (BSP) ne povas aŭtomate registri la Adresan Span Extender (EMIF) kiel validan memoron. Depende de la elekto, kiun vi faris, vi vidas du malsamajn situaciojn, kiel montrite en la sekvaj figuroj. Figuro 18. BSP-Eraro dum Difinado de Adresa Span Extender (EMIF) kiel Restariga Vektoro

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 32

Sendu Rimarkojn

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro Quartus Prime kaj la platformo-dezajnilo 726952 | 2025.07.16
Figuro 19. Mankas EMIF dum difinado de aliaj memoroj kiel rekomenciga vektoro

2. Vi devas permane aldoni la Adresan Span Extender (EMIF) uzante Aldoni Memoraparaton, Aldoni Linker Memorregionon, kaj Aldoni Linker Sekciajn Mapojn en la langeto BSP Linker Script.
3. Sekvu ĉi tiujn paŝojn:
a. Difinu la adresinterspacon de la Adresinterspaco-Etendilo uzante la Memormapon (La ekz.ample en la sekva figuro uzas Address Span Extender intervalon de 0x0 ĝis 0x3fff_ffff).
Figuro 20. Memormapo

b. Alklaku Aldoni Memorilon, kaj plenigu laŭ la informoj en la Memormapo de via dezajno: i. Aparata Nomo: emif_ddr4. Noto: Certigu, ke vi kopias la saman nomon el la Memormapo. ii. Baza Adreso: 0x0 iii. Grandeco: 0x40000000
c. Alklaku Aldoni por aldoni novan ligilon memorregionon:

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 33

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro kaj platforma dizajnisto de Quartus Prime
726952 | 2025.07.16

Tabelo 22. Aldonante Memorregionon de Ligilo

Paŝoj

Restarigi Vektoron

emif_ddr4

Aliaj memoroj

Aldonu novan Ligilo-Memorregionon nomatan reset. Aldonu novan Ligilo-Memorregionon por la

· Regiona Nomo: restartigi

emif_ddr4.

· Regiona Grandeco: 0x20

· Regiona Nomo: emif_ddr4

· Memorilo: emif_ddr4

· Regiona Grandeco: 0x40000000

· Memor-Delokigo: 0x0

· Memorilo: emif_ddr4

· Memor-Delokigo: 0x0

Aldonu novan Ligilo-Memorregionon por la

restanta emif_ddr4.

· Regiona Nomo: emif_ddr4

· Regiona Grandeco: 0x3fffffe0

· Memorilo: emif_ddr4

· Memor-Delokigo: 0x20

Figuro 21. Ligilo-regiono dum difinado de EMIF (Address Span Extender) kiel rekomenciga vektoro

Figuro 22. Ligilo-Regiono dum Difinado de Aliaj Memoroj kiel Restariga Vektoro
d. Post kiam emif_ddr4 estas aldonita al la BSP, vi povas elekti ĝin por iu ajn Ligilo-Sekcio.
Figuro 23. Sukcese aldonita Adres-Interval-Etendilo (EMIF)

e. Ignoru la averton pri tio, ke memorilo emif_ddr4 ne videblas en la SOPC-dezajno.
f. Daŭrigu por Generi BSP-on.
Rilataj Informoj Enkonduko al la Metodoj de Startigo de la Nios V-Procesoro en paĝo 51

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 34

Sendu Rimarkojn

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro Quartus Prime kaj la platformo-dezajnilo 726952 | 2025.07.16
2.3.2. Ne-Volatila Memoro
Nevolatila memoro retenas sian enhavon kiam la elektro estas malŝaltita, igante ĝin bona elekto por stoki informojn, kiujn la sistemo devas preni post kiam la sistemo ŝaltas kaj reŝaltas. Nevolatila memoro kutime stokas procesoran startkodon, konstantajn aplikaĵajn agordojn kaj Altera FPGA-agordajn datumojn. Kvankam nevolatila memoro havas la avantaĝon...tagKvankam ĝi ne kapablas konservi siajn datumojn kiam oni forigas la elektron, ĝi estas multe pli malrapida kompare kun volatila memoro, kaj ofte havas pli kompleksajn procedurojn por skribo kaj forviŝado. Nevolatila memoro ankaŭ kutime estas garantiita nur forviŝebla kelkajn fojojn, post kio ĝi povas panei.
ExampDosieroj de nevolatila memoro inkluzivas ĉiujn tipojn de fulmmemoro, EPROM, kaj EEPROM. Altera rekomendas, ke vi konservu la bitfluojn de Altera FPGA kaj programbildojn de Nios V en nevolatila memoro, kaj uzu serian fulmmemoron kiel la startigilon por Nios V procesoroj.
Rilataj Informoj
· Ĝenerala Seria Fulminterfaco Altera FPGA IP Uzantogvidilo
· Gvidilo por uzanto de poŝtkesta kliento Altera FPGA IP · Gvidilo por uzanto de fulmmemoro MAX® 10: Surĉipa fulmmemoro Altera FPGA IP-kerno
2.4. Plej Bonaj Praktikoj pri Horloĝoj kaj Restarigo
Gravas kompreni kiel la horloĝo kaj restariga domajno de la procesoro Nios V interagas kun ĉiu flankaparato, al kiu ĝi konektas. Simpla procesora sistemo Nios V komenciĝas per ununura horloĝa domajno, kaj ĝi povas komplikiĝi kun plurhorloĝa domajna sistemo, kiam rapida horloĝa domajno kolizias kun malrapida horloĝa domajno. Vi devas noti kaj kompreni kiel ĉi tiuj malsamaj domajnoj eliras el restarigo kaj certigi, ke ne ekzistas iuj subtilaj problemoj.
Por plej bona praktiko, Altera rekomendas meti la Nios V procesoron kaj startigan memoron en la saman horloĝan domajnon. Ne liberigu la Nios V procesoron de restarigo en rapida horloĝa domajno kiam ĝi startas de memoro kiu loĝas en tre malrapida horloĝa domajno, kio povus kaŭzi instrukcian preneraron. Vi eble bezonos iom da mana sekvencado preter tio, kion Platform Designer provizas defaŭlte, kaj planu restarigan liberigon topologion laŭe surbaze de via uzokazo. Se vi volas restarigi vian sistemon post kiam ĝi ekfunkcias kaj funkcias dum iom da tempo, apliku la samajn konsiderojn al la sistema restariga sekvencado kaj la postulo pri inicialigo post restarigo.
2.4.1. Sistemo JTAG Horloĝo
Specifi la horloĝajn limigojn en ĉiu Nios V procesora sistemo estas grava konsidero pri sistemdezajno kaj estas necesa por korekteco kaj determinisma konduto. La Quartus Prime Timing Analyzer plenumas statikan tempigan analizon por validigi la tempigan rendimenton de ĉiu logiko en via dezajno uzante industri-norman metodon por limigoj, analizo kaj raportado.
Exampla 1. Baza 100 MHz-a horloĝo kun 50/50-a ŝarĝciklo kaj 16 MHz JTAG Horloĝo
#***************************************************************** # Krei 100MHz-horloĝon #************************************************************ create_clock -name {clk} -period 10 [get_ports {clk}] #************************* Krei 16MHz-horloĝonTAG Horloĝo #*************************

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 35

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro kaj platforma dizajnisto de Quartus Prime
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] Rilataj Informoj Kuirlibro pri Quartus Prime Timing Analyzer
2.4.2. Interfaco por Restarigo de Petoj
La procesoro Nios V inkluzivas laŭvolan peton pri restarigo. La peto pri restarigo konsistas el la signaloj reset_req kaj reset_req_ack.
Por ebligi la peton pri restarigo en Platform Designer: 1. Lanĉu la Nios V Processor IP Parameter Editor. 2. En la agordo Uzi peton pri restarigo, ŝaltu la interfacon Aldoni peton pri restarigo.
opcio.
Figuro 24. Ebligi peton pri restarigo de procesoro de Nios V
La signalo reset_req agas kiel interrompo. Kiam vi asertas la reset_req, vi petas restarigi la kernon. La kerno atendas ajnan elstaran bustransakcion por kompletigi sian operacion. EkzempleampEkzemple, se estas nefinita memoralira transakcio, la kerno atendas kompletan respondon. Simile, la kerno akceptas ajnan nefinitan instrukcian respondon sed ne eldonas instrukcian peton post ricevo de la signalo reset_req.
La restariga operacio konsistas el la sekva fluo: 1. Kompletigu ĉiujn nefinitajn operaciojn 2. Malplenigu la internan dukton 3. Agordi la Programnombrilon al la restariga vektoro 4. Restarigi la kernon La tuta restariga operacio daŭras kelkajn horloĝciklojn. La reset_req devas resti asertita ĝis reset_req_ack estas asertita, indikante ke la restariga operacio de la kerna sukcese finiĝis. Malsukceso fari tion rezultigas ke la stato de la kerno estas nedeterminisma.

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 36

Sendu Rimarkojn

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro Quartus Prime kaj la platformo-dezajnilo 726952 | 2025.07.16
2.4.2.1. Tipaj Uzaj Kazoj
· Vi povas aserti la signalon reset_req ekde ŝalto por malhelpi la procesoran kernon de Nios V komenci programekzekuton de sia restariga vektoro ĝis aliaj FPGA-gastigantoj en la sistemo inicialigas la startmemoron de la procesoro Nios V. En ĉi tiu kazo, la tuta subsistemo povas sperti puran aparataran restarigon. La procesoro Nios V estas tenata senfine en restariga peto-stato ĝis la aliaj FPGA-gastigantoj inicialigas la startmemoron de la procesoro.
En sistemo kie vi devas restarigi la procesoran kernon de Nios V sen interrompi la reston de la sistemo, vi povas aserti la signalon reset_req por pure haltigi la nunan operacion de la kerno kaj rekomenci la procesoron de la restariga vektoro post kiam la sistemo publikigas la signalon reset_req_ack.
Ekstera gastiganto povas uzi la rekomencigan petan interfacon por faciligi la efektivigon de la jenaj taskoj:
— Haltigu la nunan programon de la procesoro Nios V.
— Ŝarĝu novan programon en la startmemoron de la procesoro Nios V.
— Permesu al la procesoro komenci plenumi la novan programon.
Altera rekomendas, ke vi efektivigu templiman mekanismon por monitori la staton de la signalo reset_req_ack. Se la procesora kerno de Nios V falas en senfinan atendostaton kaj haltas pro nekonata kialo, reset_req_ack ne povas aserti senfine. La templima mekanismo ebligas al vi:
· Difinu tempolimon por restaŭrado kaj plenumu sisteman restaŭradon kun sistemnivela restarigo.
· Faru restarigon je aparataro.
2.4.3. Restarigi Liberigon de IP-adreso
Aparatoj bazitaj sur Altera SDM uzas paralelan, sektor-bazitan arkitekturon, kiu distribuas la kernan ŝtoflogikon tra pluraj sektoroj. Altera rekomendas uzi la Reset Release Altera FPGA IP kiel unu el la komencaj enigoj al la restariga cirkvito. Intel® SDM-bazitaj aparatoj inkluzivas Stratix® 10 kaj AgilexTM-aparatojn. Kontrol-blokaj aparatoj ne estas trafitaj de ĉi tiu postulo.
Rilataj Informoj
AN 891: Uzante la Restarigilon Liberigo Altera FPGA IP
2.5. Asigni Defaŭltan Agenton
Platform Designer permesas al vi specifi defaŭltan agenton, kiu agas kiel la defaŭlta agento por erarrespondo. La defaŭlta agento, kiun vi nomumas, provizas servon por erarrespondo por gastigantoj, kiuj provas ne-deĉifritajn alirojn en la adresmapon.
La jenaj scenaroj ekigas nedeĉifritan okazaĵon:
· Malobservo de la sekureca stato de busa transakcio
· Transakcia aliro al nedifinita memorregiono
· Escepta okazaĵo ktp.

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 37

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro kaj platforma dizajnisto de Quartus Prime
726952 | 2025.07.16

Defaŭlta agento devus esti asignita por pritrakti tiajn okazaĵojn, kie nedifinita transakcio estas redirektita al la defaŭlta agento kaj poste respondas al Nios V procesoro per erarrespondo.
Rilataj Informoj
· Uzantogvidilo de Quartus Prime Pro Edition: Platforma Dizajnisto. Nomumado de Defaŭlta Agento
· Uzantogvidilo de Quartus Prime Pro Edition: Platforma Dizajnisto. Erarresponda Sklavo Altera FPGA IP
· Github – Aldonaj Restarigaj Komponantoj por Qsys

2.6. Asigni UART-agenton por presado
Presado utilas por sencimigi la programaron, kaj ankaŭ por monitori la staton de via sistemo. Altera rekomendas presi bazajn informojn kiel ekzemple startiga mesaĝo, erarmesaĝo kaj plenumprogreso de la programaro.
Evitu uzi la bibliotekan funkcion printf() sub la jenaj cirkonstancoj: · La biblioteko printf() kaŭzas, ke la aplikaĵo haltas se neniu gastiganto legas la eliron.
Ĉi tio aplikeblas al la JTAG Nur UART. · La biblioteko printf() konsumas grandajn kvantojn da programmemoro.

2.6.1. Malhelpi haltojn fare de la JTAG UART

Tabelo 23. Diferencoj inter Tradicia UART kaj JTAG UART

UART-Tipo Tradicia UART

Priskribo
Transsendas seriajn datumojn sendepende de ĉu ekstera gastiganto aŭskultas. Se neniu gastiganto legas la seriajn datumojn, la datumoj perdiĝas.

JTAG UART

Skribas la senditajn datumojn al elira bufro kaj fidas je ekstera gastiganto por legi el la bufro por malplenigi ĝin.

La JTAG UART-pelilo atendas kiam la elira bufro estas plena. La JTAG UART-pelilo atendas ke ekstera gastiganto legu el la elira bufro antaŭ ol skribi pliajn elsendajn datumojn. Ĉi tiu procezo malhelpas la perdon de elsendaj datumoj.
Tamen, kiam sistema sencimigado ne estas necesa, ekzemple dum produktado, integritaj sistemoj estas deplojitaj sen gastiga komputilo konektita al J.TAG UART. Se la sistemo elektis la JTAG UART kiel la UART-agento, ĝi povus kaŭzi sistemo-blokadon ĉar neniu ekstera gastiganto estas konektita.
Por malhelpi halton de JTAG UART, apliku el la jenaj opcioj:

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 38

Sendu Rimarkojn

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro kaj platforma dizajnisto de Quartus Prime
726952 | 2025.07.16

Tabelo 24. Malhelpo de haltigo per JTAG UART

Opcioj
Neniu UART-interfaco kaj pelilo ĉeestas
Uzu alian UART-interfacon kaj pelilon
Konservaĵo JTAG UART-interfaco (sen pelilo)

Dum Aparatara Disvolviĝo (en Platforma Dizajnisto)

Dum Programara Disvolviĝo (en la Redaktilo de la Subtena Pakaĵo de la Estraro)

Forigu JTAG UART de la sistemo

Agordu hal.stdin, hal.stdout kaj hal.stderr kiel Neniu.

Anstataŭigu JTAG UART kun aliaj molaj konfiguroj: hal.stdin, hal.stdout kaj hal.stderr

UART IP-o

kun alia mola UART IP-o.

Konservaĵo JTAG UART en la sistemo

· Agordu hal.stdin, hal.stdout kaj hal.stderr kiel Neniu en la Redaktilo de Platformaj Subtenaj Pakaĵoj.
· Malŝalti JTAG UART-pelilo en la langeto BSP-pelilo.

2.7. JTAG Signaloj
La sencimiga modulo de la procesoro Nios V uzas la JTAG interfaco por elŝuto de programaro ELF kaj programara sencimigado. Kiam vi sencimigas vian dezajnon per la JTAG interfaco, la JTAG signaloj TCK, TMS, TDI, kaj TDO estas efektivigitaj kiel parto de la dezajno. Specifo de la JTAG signallimoj en ĉiu Nios V procesorsistemo estas grava konsidero pri sistemdezajno kaj estas necesaj por korekteco kaj determinisma konduto.
Altera rekomendas, ke la sistema horloĝfrekvenco de iu ajn dezajno estu almenaŭ kvarobla la JTAG horloĝfrekvenco por certigi, ke la sur-ĉipa instrumentada (OCI) kerno funkcias ĝuste.
Rilataj Informoj · Kuirlibro pri Quartus® Prime Timing Analyzer: JTAG Signaloj
Por pliaj informoj pri JTAG gvidlinioj pri tempolimoj. · KDB: Kial niosv-download malsukcesas kun ne-duktila Nios® V/m procesoro ĉe
JTAG frekvenco 24MHz aŭ 16Mhz?
2.8. Optimigo de la Sistemo-Efikeco de Platform Designer
Platform Designer provizas ilojn por optimumigi la rendimenton de la sistema interkonekto por Altera FPGA-dezajnoj.

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 39

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro kaj platforma dizajnisto de Quartus Prime
726952 | 2025.07.16
Figuro 25. Optimuma Ekzemploamples

La eksampLa montrita figuro montras la jenajn paŝojn:
1. Aldonas Duktoponton por mildigi kritikajn vojojn metante ĝin: a. Inter la Instrukcio-Administrilo kaj ĝiaj agentoj b. Inter la Datum-Administrilo kaj ĝiaj agentoj
2. Apliku veran duoblan pordan surĉipan RAM-on, kun ĉiu pordo dediĉita al la instrukcia administrilo kaj la datuma administrilo respektive.

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 40

Sendu Rimarkojn

2. Dezajno de la aparatara sistemo de la procesoro Nios V per la programaro Quartus Prime kaj la platformo-dezajnilo 726952 | 2025.07.16
Vidu la jenajn rilatajn ligilojn sube, kiuj prezentas teknikojn por utiligi la disponeblajn ilojn kaj la avantaĝojn de ĉiu efektivigo.
Rilataj Informoj · Uzantogvidilo de Quartus® Prime Pro Edition: Platforma Dizajnisto
Vidu la temon Optimigo de la Sistemrendimento de Platform Designer por pliaj informoj. · Quartus® Prime Standard Edition Uzantogvidilo: Platform Designer Vidu la temon Optimigo de la Sistemrendimento de Platform Designer por pliaj informoj.

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 41

726952 | 2025.07.16 Sendu komentojn

3. Dezajno de la programara sistemo de la procesoro Nios V
Ĉi tiu ĉapitro priskribas la programaran disvolvan fluon de la procesoro Nios V kaj la programarajn ilojn, kiujn vi povas uzi por disvolvi vian enigitan dezajnan sistemon. La enhavo servas kiel resumo.view antaŭ ol evoluigi programarsistemon por procesoro Nios V.
Figuro 26. Fluo de programara dezajno
Komencu

Generu la BSP en la Platforma Dizajnisto Uzante la BSP-Redaktilon

Generu la BSP-on Uzante la Nios V-Komandŝelon
Generu la Aplikaĵon CMake Build File Uzante la Nios V Komandan Ŝelon

Notu:

Importi la BSP kaj Aplikaĵan CMake-Konstruon File
Kreu la Nios V Procesoran Aplikaĵon uzante la
RiscFree IDE por Intel FPGA

Kreu la Nios V Processor-aplikaĵon uzante iun ajn
komandlinia fontkodredaktilo, CMake, kaj Make
ordonoj
Fino

Altera rekomendas, ke vi uzu Altera FPGA-disvolvan ilaron aŭ specialan prototipan platon por programara disvolvo kaj sencimigado. Multaj flankaparatoj kaj sistemnivelaj funkcioj estas haveblaj nur kiam via programaro funkcias sur fakta plato.

© Altera Corporation. Altera, la Altera emblemo, la `a` emblemo, kaj aliaj Altera markoj estas varmarkoj de Altera Corporation. Altera rezervas la rajton fari ŝanĝojn al iuj ajn produktoj kaj servoj iam ajn sen avizo. Altera ne alprenas respondecon aŭ kompensdevon rezultantan el la apliko aŭ uzo de iu ajn informo, produkto aŭ servo priskribita ĉi tie, krom se eksplicite konsentite skribe de Altera. Klientoj de Altera estas konsilitaj akiri la plej novan version de aparataj specifoj antaŭ ol fidi je iu ajn publikigita informo kaj antaŭ ol mendi produktojn aŭ servojn. *Aliaj nomoj kaj markoj povas esti postulitaj kiel posedaĵo de aliaj.

3. Nios V Procesora Programara Sistemo-Dezajno 726952 | 2025.07.16
3.1. Fluo de programara disvolviĝo de la procesoro Nios V
3.1.1. Projekto pri Subtena Pakaĵo por Estraro
Projekto Nios V Board Support Package (BSP) estas specialigita biblioteko enhavanta sistem-specifan subtenkodon. BSP provizas programaran rultempan medion adaptitan por unu procesoro en Nios V procesora aparatarosistemo.
La programaro Quartus Prime provizas la Nios V Board Support Package Editor kaj la ilojn niosv-bsp por modifi agordojn, kiuj regas la konduton de la BSP.
BSP enhavas la jenajn elementojn: · Abstrakta tavolo de aparataro · Peliloj · Laŭvolaj programarpakaĵoj · Laŭvola realtempa operaciumo
3.1.2. Aplikaĵa Projekto
Aplikaĵa projekto de Nios VC/C++ havas la jenajn trajtojn: · Konsistas el kolekto de fontkodo kaj CMakeLists.txt.
— La CMakeLists.txt kompilas la fontkodon kaj ligas ĝin kun BSP kaj unu aŭ pluraj laŭvolaj bibliotekoj, por krei unu .elf-dosieron. file
· Unu el la fontoj files enhavas funkcion main(). · Inkludas kodon kiu vokas funkciojn en bibliotekoj kaj BSP-oj.
Altera provizas la utilecon niosv-app en la programaraj iloj Quartus Prime por krei la Aplikaĵon CMakeLists.txt, kaj RiscFree IDE por Altera FPGA-oj por modifi la fontkodon en Eclipse-bazita medio.
3.2. Altera FPGA Enkonstruitaj Evoluigaj Iloj
La procesoro Nios V subtenas la jenajn ilojn por programara disvolviĝo: · Grafika Uzantinterfaco (GUI) - Grafikaj disvolvigaj iloj haveblaj en
kaj Vindozo* kaj Linukso* operaciumoj (OS). — Nios V Board Support Package Editor (Nios V BSP Editor) — Ashling RiscFree IDE por Altera FPGA-oj · Komandliniaj Iloj (CLI) – Evoluigaj iloj iniciatitaj de la Nios V Command Shell. Ĉiu ilo provizas sian propran dokumentaron en la formo de helpo alirebla de la komandlinio. Malfermu la Nios V Command Shell kaj tajpu la jenan komandon: –helpi al view la menuo Helpo. — Nios V Utilities Tools — File Iloj por Konverti Formatojn — Aliaj Iloj por Utilecoj

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 43

3. Nios V Procesora Programara Sistemo-Dezajno 726952 | 2025.07.16

Tabelo 25. Resumo de GUI-iloj kaj komandliniaj taskoj

Tasko

GUI-ilo

Komandlinia Ilo

Kreante BSP-on

Nios V BSP-Redaktoro

· En la programaro Quartus Prime Pro Edition: niosv-bsp -c -s=<.qsys file> -t= [OPCIOJ] agordoj.bsp
· En la programaro Quartus Prime Standard Edition: niosv-bsp -c -s=<.sopcinfo file> -t= [OPCIOJ] agordoj.bsp

Generante BSP uzante ekzistantan .bsp-dosieron file
Ĝisdatigante BSP-on

Nios V BSP-Redaktisto Nios V BSP-Redaktisto

niosv-bsp -g [OPCIOJ] agordoj.bsp niosv-bsp -u [OPCIOJ] agordoj.bsp

Ekzamenante BSP-on

Nios V BSP-Redaktoro

niosv-bsp -q -E= [OPCIOJ] agordoj.bsp

Krei aplikaĵon

–

niosv-aplikaĵo -a= -b= -s= files-dosierujo> [OPCIOJ]

Krei uzantbibliotekon

–

niosv-aplikaĵo -l= -s= files dosierujo> -p= [OPCIOJ]

Modifi aplikaĵon Modifi uzantan bibliotekon Konstrui aplikaĵon

RiscFree IDE por Altera FPGA-oj
RiscFree IDE por Altera FPGA-oj
RiscFree IDE por Altera FPGA-oj

Ajna komandlinia fontredaktilo
Ajna komandlinia fontredaktilo
· fari · cmagi

Konstruante uzantbibliotekon

RiscFree IDE por Altera FPGA-oj

· fari · cmagi

Elŝutante aplikaĵon ELF
Konvertado de la .elf-dosiero file

RiscFree IDE por Altera FPGA-oj
–

niosv-elŝuto
· elf2flash · elf2hex

Rilataj Informoj
Ashling RiscFree Integra Evoluiga Medio (IDE) por Altera FPGA-oj Uzantogvidilo

3.2.1. Redaktilo de Subtenpakaĵoj por Nios V Procesora Karto
Vi povas uzi la Nios V procesoran BSP-Redaktilon por plenumi la jenajn taskojn: · Krei aŭ modifi Nios V procesoran BSP-projekton · Redakti agordojn, ligilajn regionojn kaj sekciajn mapadojn · Elekti programarajn pakaĵojn kaj pelilojn.
La kapabloj de la BSP-Redaktilo inkluzivas la kapablojn de la iloj niosv-bsp. Ĉiu projekto kreita en la BSP-Redaktilo ankaŭ povas esti kreita per la komandliniaj iloj.

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 44

Sendu Rimarkojn

3. Nios V Procesora Programara Sistemo-Dezajno 726952 | 2025.07.16

Notu:

Por la programaro Quartus Prime Standard Edition, vidu AN 980: Nios V Processor Quartus Prime Software Support por la paŝoj por alvoki la BSP Editor GUI.

Por lanĉi la BSP-Redaktilon, sekvu ĉi tiujn paŝojn: 1. Malfermu Platform Designer, kaj navigu al la File menuo.
a. Por malfermi ekzistantan BSP-agordon file, alklaku Malfermi… b. Por krei novan BSP-on, alklaku Nova BSP… 2. Elektu la langeton BSP-Redaktilo kaj provizu la taŭgajn detalojn.

Figuro 27. Lanĉu BSP-Redaktilon

Rilataj Informoj AN 980: Nios V Procesoro Subteno por Quartus Prime Programaro
3.2.2. RiscFree IDE por Altera FPGA-oj
La RiscFree IDE por Altera FPGA-oj estas Eclipse-bazita IDE por la Nios V procesoro. Altera rekomendas, ke vi disvolvu la Nios V procesoran programaron en ĉi tiu IDE pro la jenaj kialoj: · La funkcioj estas disvolvitaj kaj kontrolitaj por esti kongruaj kun la Nios V
procesora konstrufluo. · Ekipita per ĉiuj necesaj ilĉenoj kaj subtenaj iloj, kiuj ebligas al vi
por facile komenci la disvolvon de procesoro por Nios V.
Rilataj Informoj Ashling RiscFree Integra Evoluiga Medio (IDE) por Altera FPGA-oj Uzantogvidilo
3.2.3. Nios V Utilities Iloj
Vi povas krei, modifi kaj konstrui Nios V programojn per komandoj tajpitaj ĉe komandlinio aŭ enigitaj en skripton. La Nios V komandliniaj iloj priskribitaj en ĉi tiu sekcio estas en la dosierujo /niosv/bin.

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 45

3. Nios V Procesora Programara Sistemo-Dezajno 726952 | 2025.07.16

Tabelo 26. Iloj de Nios V Utilities

Komandliniaj Iloj

Resumo

niosv-aplikaĵo niosv-bsp niosv-elŝuto niosv-ŝelo niosv-stako-raporto

Por generi kaj agordi aplikaĵan projekton.
Por krei aŭ ĝisdatigi BSP-agordojn file kaj kreu la BSP-on files. Por elŝuti la ELF-on file al procesoro Nios® V.
Por malfermi la Nios V Komandan Ŝelon. Por informi vin pri la restanta memorspaco disponebla al via aplikaĵo .elf por stakuzado aŭ amaso.

3.2.4. File Iloj por konverti formatojn

File formatkonverto estas kelkfoje necesa kiam oni transdonas datumojn de unu ilo al alia. La file iloj por konverti formatojn estas en la
dosierujo por instala programaro>dosierujo /niosv/bin.

Tabelo 27. File Iloj por konverti formatojn

Komandliniaj Iloj elf2flash elf2hex

Resumo Por traduki la .elf-dosieron file al .srec formato por programado de fulmmemoroj. Por traduki la .elf file al .hex-formato por memor-inicialigo.

3.2.5. Aliaj iloj

Vi eble bezonos la jenajn komandliniajn ilojn dum konstruado de sistemo bazita sur procesoro Nios V. Ĉi tiuj komandliniaj iloj estas aŭ provizitaj de Intel en /quartus/bin aŭ akirita de
malfermfontaj iloj.

Tabelo 28. Aliaj komandliniaj iloj

Komandliniaj Iloj

Tajpu

Resumo

juart-terminalo

Intel-provizita

Por monitori stdout kaj stderr, kaj por provizi enigaĵon al Nios® V procesoro
subsistemo per stdin. Ĉi tiu ilo validas nur por la JTAG UART IP kiam ĝi estas konektita al la procesoro Nios® V.

malferminocd

Intel-provizita Por efektivigi OpenOCD.

openocd-cfg-gen

Provizita de Intel · Por generi la OpenOCD-agordon file. · Por montri JTAG ĉena aparata indekso.

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 46

Sendu Rimarkojn

726952 | 2025.07.16 Sendu komentojn
4. Agordo kaj Solvoj por Komenci la Procesoron de Nios V
Vi povas agordi la procesoron Nios V por startigi kaj ekzekuti programaron el malsamaj memorlokoj. La startiga memoro estas la fulmmemoro Quad Serial Peripheral Interface (QSPI), la memoro On-Chip (OCRAM), aŭ la memoro Tightly Coupled Memory (TCM).
Rilataj Informoj · Kondiĉoj de Ŝaltilo ĉe paĝo 193 · Ŝaltiloj
Por pliaj informoj pri ŝaltiloj.
4.1. Enkonduko
La procesoro Nios V subtenas du tipojn de startprocezoj: · Ekzekuti-sur-loke (XIP) uzante la funkcion alt_load() · Programo kopiita al RAM uzante startkopiilon. La disvolviĝo de enigitaj programoj en Nios V baziĝas sur la aparatara abstrakta tavolo (HAL). La HAL provizas malgrandan startŝargilon (ankaŭ konatan kiel startkopiilo), kiu kopias koncernajn ligajn sekciojn de la startmemoro al ilia rultempa loko dum startado. Vi povas specifi la rultempajn lokojn de la programo kaj datuma memoro manipulante la agordojn de la redaktilo Board Support Package (BSP). Ĉi tiu sekcio priskribas: · Startkopiilon de la procesoro Nios V, kiu startas vian procesoran sistemon Nios V laŭ
la elekto de startmemoro · Startigaj opcioj de la procesoro Nios V kaj ĝenerala fluo · Programaj solvoj por Nios V por la elektita startmemoro
4.2. Ligado de Aplikaĵoj
Kiam vi generas la procesoran projekton de Nios V, la BSP-Redaktilo generas du rilatajn ligilojn. files: · linker.x: La komando de la ligilo file ke la generita aplikaĵo farasfile uzoj
krei la .elf duuman dosieron file. · linker.h: Enhavas informojn pri la aranĝo de la memorilo de la ligilo. Ĉiuj modifoj de la agordoj de la ligilo, kiujn vi faras al la BSP-projekto, influas la enhavon de ĉi tiuj du ligiloj. fileĈiu aplikaĵo de procesoro Nios V enhavas la jenajn ligilajn sekciojn:
© Altera Corporation. Altera, la Altera emblemo, la `a` emblemo, kaj aliaj Altera markoj estas varmarkoj de Altera Corporation. Altera rezervas la rajton fari ŝanĝojn al iuj ajn produktoj kaj servoj iam ajn sen avizo. Altera ne alprenas respondecon aŭ kompensdevon rezultantan el la apliko aŭ uzo de iu ajn informo, produkto aŭ servo priskribita ĉi tie, krom se eksplicite konsentite skribe de Altera. Klientoj de Altera estas konsilitaj akiri la plej novan version de aparataj specifoj antaŭ ol fidi je iu ajn publikigita informo kaj antaŭ ol mendi produktojn aŭ servojn. *Aliaj nomoj kaj markoj povas esti postulitaj kiel posedaĵo de aliaj.

4. Nios V Procesora Agordo kaj Solvoj por Startigo 726952 | 2025.07.16

Tabelo 29. Ligilo-Sekcioj

.teksto

Ligantaj Sekcioj

.rodata

.rwdata

.bss

.stako

Priskriboj Efektivebla kodo. Ĉiuj nurlegeblaj datumoj uzataj dum la plenumo de la programo. Stokas legeblajn-skribajn datumojn uzatajn dum la plenumo de la programo. Enhavas neinicialigitajn statikajn datumojn. Enhavas dinamike asignitan memoron. Stokas funkciovokajn parametrojn kaj aliajn provizorajn datumojn.

Vi povas aldoni pliajn ligajn sekciojn al la .elf-dosiero. file por teni kutiman kodon kaj datumojn. Ĉi tiuj ligantaj sekcioj estas metitaj en nomitajn memorregionojn, difinitajn por korespondi kun fizikaj memoriloj kaj adresoj. Defaŭlte, BSP-Redaktilo aŭtomate generas ĉi tiujn ligantajn sekciojn. Tamen, vi povas kontroli la ligantajn sekciojn por specifa aplikaĵo.

4.2.1. Ligkonduto
Ĉi tiu sekcio priskribas la defaŭltan ligokonduton de la BSP-Redaktilo kaj kiel regi la ligokonduton.

4.2.1.1. Defaŭlta BSP-Ligado
Dum BSP-agordo, la iloj aŭtomate plenumas la jenajn paŝojn:
1. Asignu nomojn de memorregionoj: Asignu nomon al ĉiu sistema memorilo kaj aldonu ĉiun nomon al la ligilo file kiel memorregiono.
2. Trovu la plej grandan memoron: Identigu la plej grandan leg-kaj-skrib-memorregionon en la ligilo file.
3. Asignu ligajn sekciojn: Metu la defaŭltajn ligajn sekciojn (.text, .rodata, .rwdata, .bss, .heap, kaj .stack) en la memorregionon identigitan en la antaŭa paŝo.
4. Skribu files: Skribu la dosierujojn linker.x kaj linker.h files.
Tipe, la skemo de asigno de ligilo-sekcioj funkcias dum la procezo de programara disvolviĝo ĉar la aplikaĵo estas garantiite funkcianta se la memoro estas sufiĉe granda.
La reguloj por la defaŭlta ligkonduto troviĝas en la Altera-generitaj Tcl-skriptoj bsp-set-defaults.tcl kaj bsp-linker-utils.tcl, kiuj troviĝas en la Dosierujo /niosv/scripts/bsp-defaults. La komando niosv-bsp alvokas ĉi tiujn skriptojn. Ne modifu ĉi tiujn skriptojn rekte.

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 48

Sendu Rimarkojn

4. Nios V Procesora Agordo kaj Solvoj por Startigo 726952 | 2025.07.16

4.2.1.2. Agordebla BSP-Ligado
Vi povas administri la defaŭltan ligkonduton en la langeto "Ligilo-Skripto" de la BSP-Redaktilo. Manipulu la ligilan skripton per la jenaj metodoj: · Aldoni memorregionon: Mapas memorregionan nomon al fizika memorilo. · Aldoni sekcian mapadon: Mapas sekcian nomon al memorregiono. La BSP
Redaktilo permesas al vi view la memormapo antaŭ kaj post farado de ŝanĝoj.

4.3. Metodoj por ekfunkciigi la procesoron de Nios V

Ekzistas kelkaj metodoj por startigi la procesoron Nios V en Altera FPGA-aparatoj. La metodoj por startigi Nios V-procesoron varias laŭ la elektita fulmmemoro kaj aparatfamilioj.

Tabelo 30. Subtenataj fulmmemoroj kun respektivaj startigaj opcioj

Subtenataj Startaj Memoroj

Aparato

Surĉipa Fulmo (por Interna konfiguracio)

Maksimume 10 aparatoj nur (kun Surĉipa Fulmo IP)

Ĝeneraluzebla QSPI-Fulmo (nur por uzantodatumoj)

Ĉiuj subtenataj FPGA-aparatoj (kun Generic Seria Flash Interface FPGA IP)

Agordo QSPI-Fulmo (por Aktiva Seria agordo)

Kontrolo blok-bazita
aparatoj (kun Ĝeneralaj
Seria Fulminterfaco Intel FPGA IP)(2)

Metodoj por ekfunkciigi la procesoron Nios V

Aplikaĵa Rultempa Loko

Botkopiilo

Aplikaĵo de procesoro Nios V efektiviĝas surloke el surĉipa fulmo.

Surĉipa Fulmo (XIP) + OCRAM/ Ekstera RAM (por skribeblaj datensekcioj)

funkcio alt_load()

Aplikaĵo de procesoro Nios V kopiita de surĉipa memoro al RAM uzante startkopiilon

OCRAM/Ekstera RAM

Reuzado de Startŝargilo per GSFI

Nios V procesora aplikaĵo efektiviĝas surloke el ĝeneraluzebla QSPI-fulmomemoro

Ĝeneraluzebla QSPI-fulmo (XIP) + OCRAM/Eksterna RAM (por skribeblaj datensekcioj)

funkcio alt_load()

Aplikaĵo de procesoro Nios V kopiita de ĝeneraluzebla QSPI-fulmo al RAM uzante startkopiilon

OCRAM/Ekstera RAM

Startŝargilo per GSFI

Aplikaĵo de procesoro Nios V efektiviĝas surloke el agorda QSPI-fulmo

Agordo QSPI-fulmo (XIP) + OCRAM/ Ekstera RAM (por skribeblaj datensekcioj)

funkcio alt_load()

Aplikaĵo de procesoro Nios V kopiita de la agorda QSPI-fulmmemoro al RAM uzante startkopiilon

OCRAM/ Eksterna RAM-Startŝargilo per GSFI daŭrigo…

(2) Vidu AN 980: Nios V Processor Quartus Prime Software Support por la listo de aparatoj.

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 49

4. Nios V Procesora Agordo kaj Solvoj por Startigo 726952 | 2025.07.16

Subtenataj Startaj Memoroj
Surĉipa memoro (OCRAM) Malloze kuplita memoro (TCM)

Aparato
SDM-bazitaj aparatoj (kun Mailbox Client Intel FPGA IP). (2)
Ĉiuj subtenataj Altera FPGA-aparatoj (2)
Ĉiuj subtenataj Altera FPGA-aparatoj (2)

Metodoj por ekfunkciigi la procesoron Nios V
Aplikaĵo de procesoro Nios V kopiita de la agorda QSPI-fulmmemoro al RAM uzante startkopiilon
Nios V procesora aplikaĵo efektiviĝas surloke el OCRAM
Aplikaĵo de procesoro Nios V efektiviĝas surloke de TCM

Aplikaĵa Rultempa Loko

Botkopiilo

OCRAM/ Eksterna RAM-Startigilo per SDM

OCRAM

funkcio alt_load()

Instrukcio TCM (XIP) Neniu + Datumoj TCM (por skribeblaj datensekcioj)

Figuro 28. Nios V Procesora Ekfunkciigo

Restarigi

Procesoro saltas por rekomencigi vektoron (komenco de la startkodo)

Aplikaĵa kodo povas esti kopiita al alia memorloko (depende de la startigaj opcioj)
Startkodo inicialigas la procesoron

Depende de la startigaj opcioj, la startiga kodo povas kopii komencajn valorojn por datumoj/kodo al alia memorspaco (alt_load)
Startkodo inicialigas la aplikaĵkodon kaj datenmemorspacon
La startkodo inicialigas ĉiujn sistemajn flankaparatojn per HAL-peliloj (alt_main)
Enirejo al la ĉefa
Rilataj Informoj · Ĝenerala Seria Fulminterfaco Altera FPGA IP Uzantogvidilo
Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 50

Sendu Rimarkojn

4. Nios V Procesora Agordo kaj Solvoj por Startigo 726952 | 2025.07.16
· Gvidilo por uzanto de poŝtkesta kliento Altera FPGA IP · AN 980: Nios V procesoro Quartus Prime programara subteno
4.4. Enkonduko al la metodoj por ekfunkciigi la procesoron de Nios V
Procesoraj sistemoj Nios V postulas, ke la programaraj bildoj estu agorditaj en la sistemmemoro antaŭ ol la procesoro povas komenci plenumi la aplikaĵprogramon. Vidu la Ligilo-Sekciojn por la defaŭltaj ligilo-sekcioj.
La BSP-Redaktilo generas ligilo-skripton, kiu plenumas la jenajn funkciojn: · Certigas, ke la procesora programaro estas ligita laŭ la ligilo-agordoj
de la BSP-redaktilo kaj determinas kie la programaro troviĝas en la memoro. · Poziciigas la kodregionon de la procesoro en la memorkomponento laŭ la
asignitaj memorkomponantoj.
La sekva sekcio mallonge priskribas la disponeblajn metodojn por startigi la procesoron de Nios V.
4.4.1. Nios V Procesora Aplikaĵo Ekzekutiĝas-Surloke de Ekfunkciiga Fulmo
Altera desegnis la fulmregilojn tiel, ke la starta fulma adresspaco estas tuj alirebla por la Nios V procesoro post sistemrekomenciĝo, sen la bezono inicialigi la memorregilon aŭ memoraparatojn. Ĉi tio ebligas al la Nios V procesoro ekzekuti aplikaĵkodon stokitan sur la startaj aparatoj rekte sen uzi startkopiilon por kopii la kodon al alia memortipo. La fulmregiloj estas: · Surĉipa fulmo kun Surĉipa fulmo IP (nur en MAX® 10 aparato) · Ĝeneraluzebla QSPI-fulmo kun Ĝenerala Seria Fulmo-Interfaco IP · Konfiguracia QSPI-fulmo kun Ĝenerala Seria Fulmo-Interfaco IP (krom MAX 10
aparatoj)
Kiam la procesora aplikaĵo Nios V efektiviĝas surloke el la starta fulmmemoro, la BSP-Redaktilo plenumas la jenajn funkciojn: · Agordas la ligajn sekciojn .text al la starta fulmmemora regiono. · Agordas la ligajn sekciojn .bss, .rodata, .rwdata, .stack kaj .heap al la RAM.
memorregiono. Vi devas ebligi la funkcion alt_load() en la BSP-Agordoj por kopii la datenajn sekciojn (.rodata, .rwdata,, .exceptions) al la RAM post sistemrekomenciĝo. La kodsekcio (.text) restas en la startiga fulmmemorregiono.
Rilataj Informoj · Ĝenerala Seria Fulmmemora Interfaco Altera FPGA IP Uzantgvidilo · Altera MAX 10 Uzantgvidilo
4.4.1.1. alt_ŝarĝi()
Vi povas ebligi la funkcion alt_load() en la HAL-kodo uzante la BSP-Redaktilon.
Kiam uzata en la surloka ekfunkciigo, la funkcio alt_load() plenumas la jenajn taskojn:

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 51

4. Nios V Procesora Agordo kaj Solvoj por Startigo 726952 | 2025.07.16

· Funkcias kiel mini-startkopiilo kiu kopias la memorsekciojn al RAM laŭ la BSP-agordoj.
· Kopias datensekciojn (.rodata, .rwdata, .exceptions) al RAM sed ne la kodsekciojn (.text). La kodsekcio (.text) estas nurlegebla sekcio kaj restas en la startiga fulmmemorregiono. Ĉi tiu divido helpas minimumigi la RAM-uzon sed povas limigi la kodplenuman rendimenton ĉar aliroj al fulmmemoro estas pli malrapidaj ol aliroj al la surĉipa RAM.

La jena tabelo listigas la agordojn kaj funkciojn de la BSP-redaktilo:

Tabelo 31. Agordoj de BSP-Redaktilo
Agordo de BSP-Redaktilo hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Funkcio Ebligas la funkcion alt_load(). alt_load() kopias la sekcion .rodata al RAM. alt_load() kopias la sekcion .rwdata al RAM. alt_load() kopias la sekcion .exceptions al RAM.

4.4.2. Aplikaĵo de Nios V-Procesoro Kopiita de Startiga Memoro al RAM Uzante Startigan Kopiilon
La procesoro Nios V kaj HAL inkluzivas startkopiilon, kiu provizas sufiĉan funkciecon por la plej multaj procesoraj aplikoj de Nios V kaj estas oportune efektivigebla kun la programara disvolva fluo de Nios V.
Kiam la aplikaĵo uzas startkopiilon, ĝi metas ĉiujn ligajn sekciojn (.text, .heap, .rwdata, .rodata, .bss, .stack) al interna aŭ ekstera RAM. Uzi la startkopiilon por kopii aplikaĵon de Nios V procesoro de la starta fulmmemoro al la interna aŭ ekstera RAM por ekzekuto helpas plibonigi la ekzekutrendimenton.
Por ĉi tiu startiga opcio, la Nios V procesoro komencas plenumi la startigan kopiilon post sistemrekomenciĝo. La programaro kopias la aplikaĵon de la startiga fulmmemoro al la interna aŭ ekstera RAM. Post kiam la procezo finiĝas, la Nios V procesoro transdonas la programkontrolon al la aplikaĵo.

Notu:

Se la startkopiilo estas en fulmmemoro, tiam la funkcio alt_load() ne bezonas esti vokita ĉar ambaŭ servas la saman celon.

4.4.2.1. Nios V Procesora Startŝargilo per Ĝenerala Seria Fulminterfaco
La Startŝargilo per GSFI estas la startkopiilo de procesoro Nios V, kiu subtenas QSPI-fulmmemoron en aparatoj bazitaj sur kontrolblokoj. La Startŝargilo per GSFI inkluzivas la jenajn funkciojn:
· Lokaligas la programaron en nevolatila memoro.
· Malpakas kaj kopias la bildon de la programaro al RAM.
· Aŭtomate ŝanĝas procesoran plenumon al aplikaĵa kodo en RAM post kiam kopiado finiĝas.

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 52

Sendu Rimarkojn

4. Nios V Procesora Agordo kaj Solvoj por Startigo 726952 | 2025.07.16

La startiga bildo troviĝas tuj post la startiga kopiilo. Vi devas certigi, ke la rekomenciga delokigo de la Nios V procesoro montras al la komenco de la startiga kopiilo. La figuro: Memormapo por QSPI-fulmo kun startiga ŝargilo per GSFI memormapo por QSPI-fulmo kun startiga ŝargilo per GSFI montras la fulmmemormapon por QSPI-fulmo kiam oni uzas startiga kopiilo. Ĉi tiu memormapo supozas, ke la fulmmemoro stokas la FPGA-bildon kaj la aplikaĵan programaron.

Tabelo 32. Startŝargilo per GSFI por Nios V Procesora Kerno

Nios V Procesora Kerno
Nios V/m procesoro

Startŝargilo per GSFI File Loko
/niosv/komponantoj/startŝargilo/ niosv_m_startŝargilo.srec

Nios V/g procesoro

/niosv/komponantoj/startŝargilo/ niosv_g_startŝargilo.srec

Figuro 29. Memormapo por QSPI-fulmo kun startigilo per GSFI

Klientaj Datumoj (*.hex)

Aplika Kodo

Notu:

Restarigi Vektoran Delokigon

Botkopiilo

0x01E00000

FPGA-bildo (*.sof)

0x00000000

1. Ĉe la komenco de la memormapo estas la FPGA-bildo sekvata de viaj datumoj, kiuj konsistas el la startkopiilo kaj aplikaĵkodo.
2. Vi devas agordi la rekomencigan delokigon de la procesoro Nios V en Platform Designer kaj direkti ĝin al la komenco de la startkopiilo.
3. La grandeco de la FPGA-bildo estas nekonata. Vi povas scii la precizan grandecon nur post la kompilo de la projekto Quartus Prime. Vi devas determini supran limon por la grandeco de la Altera FPGA-bildo. EkzempleampEkzemple, se la grandeco de la FPGA-bildo estas taksita je malpli ol 0x01E00000, agordu la Restarigi Delokigon al 0x01E00000 en Platforma Dezajnilo, kiu ankaŭ estas la komenco de la starta kopiilo.
4. Bona dezajnpraktiko konsistas el agordi la vektoran delokigon de la restarigo ĉe la limo de la fulmsektoro por certigi, ke neniu parta forviŝo de la FPGA-bildo okazos se la programaro estas ĝisdatigita.

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 53

4. Nios V Procesora Agordo kaj Solvoj por Startigo 726952 | 2025.07.16

4.4.2.2. Nios V Procesora Startŝargilo per Sekura Aparata Administrilo
La startŝargilo per Secure Device Manager (SDM) estas HAL-aplikaĵa kodo uzanta la Mailbox Client Altera FPGA IP HAL-pelilon por startigi procesoron. Altera rekomendas ĉi tiun startŝargilan aplikaĵon kiam oni uzas la agordan QSPI-fulmon en SDM-bazitaj aparatoj por startigi la Nios V-procesoron.
Post restartiĝo de la sistemo, la Nios V procesoro unue startigas la startigilon per SDM el malgranda surĉipa memoro kaj ekzekutas la startigilon per SDM por komuniki kun la agorda QSPI-fulmo uzante la Mailbox Client IP-adreson.
La Startŝargilo per SDM plenumas la jenajn taskojn: · Trovas la Nios V programaron en la agorda QSPI-fulmmemoro. · Kopias la Nios V programaron en la surĉipan RAM-on aŭ eksteran RAM-on. · Ŝanĝas la procesoran ekzekuton al la Nios V programaro ene de la surĉipa RAM aŭ
ekstera RAM.
Post kiam la procezo finiĝas, la Startŝargilo per SDM transdonas programkontrolon al la uzanta aplikaĵo. Altera rekomendas la memororganizon kiel skizite en Memororganizo por Startŝargilo per SDM.
Figuro 30. Startŝargilo per SDM-procezfluo

Agordo

Ekbrilo

Nios V Programaro

SDM

SDM-bazita FPGA-aparato

Poŝtkesta Klienta IP-adreso

FPGA-logiko Nios V

4 Ekstera RAM
Nios V Programaro

Sur-ĉipo 4

EMIF

RAM

Sur-blata Memoro

Nios V

Programaro

Startŝargilo per SDM

1. La procesoro Nios V funkciigas la startigilon per SDM el la surĉipa memoro.
2. La startigilo per SDM komunikas kun la agorda fulmmemoro kaj trovas la Nios V programaron.
3. La startigilo per SDM kopias la programaron Nios V el la agorda fulmmemoro en la surĉipan RAM-on / eksteran RAM-on.
4. La startigilo per SDM ŝaltas la Nios V procesoran plenumon al la Nios V programaro en la surĉipa RAM / ekstera RAM.

4.4.3. Aplikaĵo de procesoro Nios V efektivigebla surloke el OCRAM
En ĉi tiu metodo, la restariga adreso de la procesoro Nios V estas agordita al la baza adreso de la surĉipa memoro (OCRAM). La aplikaĵa duuma dosiero (.hex) file estas ŝarĝita en la OCRAM kiam la FPGA estas agordita, post kiam la aparatara dezajno estas kompilita en la programaro Quartus Prime. Post kiam la procesoro Nios V restartiĝas, la aplikaĵo komencas ekzekuti kaj disbranĉiĝas al la enirpunkto.

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 54

Sendu Rimarkojn

4. Nios V Procesora Agordo kaj Solvoj por Startigo 726952 | 2025.07.16

Notu:

· Ekzekuti-Surloke el OCRAM ne postulas startkopiilon ĉar la procesora aplikaĵo Nios V jam estas instalita ĉe la sistemrekomenciĝo.
· Altera rekomendas ebligi alt_load() por ĉi tiu startiga metodo, por ke la enigita programaro kondutu idente kiam restartita sen reagordi la FPGA-aparatan bildon.
· Vi devas ebligi la funkcion alt_load() en la BSP-Agordoj por kopii la sekcion .rwdata post sistemrekomencigo. En ĉi tiu metodo, la komencaj valoroj por inicialigitaj variabloj estas konservitaj aparte de la respondaj variabloj por eviti anstataŭigon dum programplenumo.

4.4.4. Nios V Procesora Aplikaĵo Ekzekutebla Surloke el TCM
La metodo "plenumi surloke" agordas la restarigan adreson de la procesoro Nios V al la baza adreso de la forte kuplita memoro (TCM). La aplikaĵa duuma dosiero (.hex) file estas ŝarĝita en la TCM kiam vi agordas la FPGA-on post kiam vi kompilas la aparataran dezajnon en la programaro Quartus Prime. Post kiam la Nios V procesoro restartiĝas, la aplikaĵo komencas ekzekuti kaj disbranĉiĝas al la enirpunkto.

Notu:

Ekzekuti-Surloke el TCM ne postulas startkopiilon ĉar la procesora aplikaĵo Nios V jam estas instalita ĉe la sistemrestartigo.

4.5. Nios V Procesoro Startigo el Surĉipa Fulmo (UFM)

La procesoro Nios V ebligas startigi kaj ekzekuti programaron el surĉipa fulmmemoro (UFM) en MAX 10 FPGA-aparatoj. La procesoro Nios V subtenas la jenajn du startigajn opciojn uzante surĉipan fulmmemoron sub la interna agorda reĝimo:
· La procesora aplikaĵo Nios V funkcias surloke el la surĉipa fulmmemoro.
· La aplikaĵo de procesoro Nios V estas kopiita de la surĉipa fulmmemoro al la RAM per startkopiilo.

Tabelo 33. Subtenataj fulmmemoroj kun respektivaj startigaj opcioj

Subtenataj Startaj Memoroj

Metodoj de Nios V-startigo

Aplikaĵa Rultempa Loko

Botkopiilo

MAKS 10 aparatoj nur (kun OnChip Flash IP)

Aplikaĵo de procesoro Nios V efektiviĝas surloke el surĉipa fulmo.
Aplikaĵo de procesoro Nios V kopiita de surĉipa memoro al RAM uzante startkopiilon

Surĉipa Fulmo (XIP) + OCRAM/ Ekstera RAM (por skribeblaj datensekcioj)

funkcio alt_load()

OCRAM/ Ekstera RAM

Reuzado de Startŝargilo per GSFI

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 55

4. Nios V Procesora Agordo kaj Solvoj por Startigo 726952 | 2025.07.16

Figuro 31.

Dezajno, Agordo, kaj Ekfunkciiga Fluo
Dezajno · Kreu vian projekton bazitan sur Nios V procesoro uzante Platform Designer. · Certigu, ke ekzistas ekstera RAM aŭ surĉipa RAM en la sistemdezajno.

FPGA-Agordo kaj Kompilo
· Agordu la saman internan agordan reĝimon en Surĉipa Fulmo IP en Platform Designer kaj Quartus Prime programaro. · Agordu Nios V procesoran restarigagenton al Surĉipa Fulmo. · Elektu vian preferatan UFM-inicialigan metodon. · Generu vian dezajnon en Platform Designer. · Kompilu vian projekton en Quartus Prime programaro.

Uzanto-Aplikaĵa BSP-Projekto · Krei Nios V-procesoran HAL BSP bazitan sur .sopcinfo file kreita de Platform Designer. · Redakti Nios V procesoran BSP-agordojn kaj Ligilo-Skripton en BSP-Redaktilo. · Generi BSP-projekton.
Uzanto-Aplikaĵo APP-Projekto · Evoluigi aplikaĵkodon por Nios V procesoro. · Kompili aplikaĵon por Nios V procesoro kaj generi aplikaĵon por Nios V procesoro (.hex) fileRekompilu vian projekton en la programaro Quartus Prime se vi markis la opcion "Inicialigi memorenhavon" en la Intel FPGA On-Chip Flash IP.

Programado FileKonverto, Elŝuto kaj Funkciigo · Generi la Surĉipan Fulmodosieron .pof file uzante Konverti Programadon Files-funkcio en la programaro Quartus Prime.
· Programu la .pof-dosieron file en vian MAX 10 aparaton. · Reŝaltu kaj malŝaltu vian aparataron.
4.5.1. Priskribo de la surĉipa fulmmemorilo MAX 10 FPGA
MAX 10 FPGA-aparatoj enhavas surĉipan fulmmemoron, kiu estas segmentita en du partojn: · Agorda Fulmmemoro (CFM) — stokas la aparatarajn agordajn datumojn por
MAKSIMUME 10 FPGA-oj. · Uzanto-fulmmemoro (UFM) — stokas la uzanto-datumojn aŭ programarajn aplikaĵojn.
La UFM-arkitekturo de la aparato MAX 10 estas kombinaĵo de molaj kaj malmolaj IP-adresoj. Vi povas aliri la UFM nur per la surĉipa fulma IP-kerno en la programaro Quartus Prime.
La surĉipa fulmo-IP-kerno subtenas la jenajn funkciojn: · Leg- aŭ skrib-alirojn al sektoroj UFM kaj CFM (se ebligitaj en Platform Designer)
uzante la Avalon MM datumojn kaj stiran sklavinterfacon. · Subtenas paĝforviŝadon, sektorforviŝadon kaj sektorskribon. · Simuladmodelo por UFM-legado/skribo-aliroj uzante diversajn EDA-simulad-ilojn.

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 56

Sendu Rimarkojn

4. Nios V Procesora Agordo kaj Solvoj por Startigo 726952 | 2025.07.16

Tabelo 34. Surĉipaj fulmregionoj en MAX 10 FPGA-aparatoj

Fulmaj Regionoj

Funkcio

Agordo de Fulmmemoro (sektoroj CFM0-2)

FPGA-agordo file stokado

Uzanto-fulmmemoro (sektoroj UFM0-1)

Aplikaĵo kaj uzantodatumoj de la procesoro Nios V

Aparatoj MAX 10 FPGA subtenas plurajn konfiguraciajn reĝimojn kaj kelkaj el ĉi tiuj reĝimoj permesas uzi CFM1 kaj CFM2 kiel aldonan UFM-regionon. La jena tabelo montras la stokadlokon de la FPGA-konfiguraciaj bildoj bazitaj sur la konfiguraciaj reĝimoj de la MAX 10 FPGA.

Tabelo 35. Stokado-loko de FPGA-agordaj bildoj

Agorda Reĝimo Duoblaj kunpremitaj bildoj

CFM2 Kunpremita Bildo 2

CFM1

CFM0 Kunpremita Bildo 1

Unuopa nekunpremita bildo

Virtuala UFM

Nekunpremita bildo

Unuopa nekunpremita bildo kun memora inicialigo

Nekunpremita bildo (kun antaŭ-inicialigita surĉipa memorenhavo)

Unuopa kunpremita bildo kun Memor-inicialigo Kunpremita bildo (kun antaŭ-inicialigita sur-ĉipa memor-enhavo)

Ununura kunpremita bildo

Virtuala UFM

Kunpremita Bildo

Vi devas uzi la surĉipan fulmmemoran IP-kernon por aliri la fulmmemoron en MAX 10 FPGA-oj. Vi povas krei kaj konekti la surĉipan fulmmemoran IP-kernon al la programaro Quartus Prime. La mola kerna procesoro Nios V uzas la interkonektojn de Platform Designer por komuniki kun la surĉipa fulmmemora IP-kerno.
Figuro 32. Konekto inter la surĉipa fulmo-IP kaj la procesoro Nios V

Notu:

Certigu, ke la surĉipa fulmmemorilo CSR-pordo estas konektita al la datumadministrilo de la procesoro Nios V por ebligi al la procesoro kontroli skribajn kaj forviŝajn operaciojn.
La sur-ĉipa fulma IP-kerno povas provizi aliron al kvin fulmsektoroj - UFM0, UFM1, CFM0, CFM1, kaj CFM2.
Gravaj informoj pri la sektoroj UFM kaj CFM: · CFM-sektoroj celas konservi agordajn (bitfluajn) datumojn (*.pof).
· Uzantodatumoj povas esti konservitaj en la UFM-sektoroj kaj povas esti kaŝitaj, se la ĝustaj agordoj estas elektitaj en la ilo Platform Designer.
· Certaj aparatoj ne havas UFM1-sektoron. Vi povas rigardi la tabelon: UFM kaj CFM-Sektora Grandeco por disponeblaj sektoroj en ĉiu individua MAX 10 FPGA-aparato.

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 57

4. Nios V Procesora Agordo kaj Solvoj por Startigo 726952 | 2025.07.16

· Vi povas agordi CFM2 kiel virtualan UFM elektante la agordan reĝimon de Unuopa Nekunpremita Bildo.
· Vi povas agordi CFM2 kaj CFM1 kiel virtualan UFM elektante la agordan reĝimon de Unuopa Nekunpremita Bildo.
· La grandeco de ĉiu sektoro varias laŭ la elektitaj MAX 10 FPGA-aparatoj.

Tabelo 36.

UFM kaj CFM Sektora Grandeco
Ĉi tiu tabelo listigas la dimensiojn de la UFM- kaj CFM-aroj.

Aparato

Paĝoj po Sektoro

UFM1 UFM0 CFM2 CFM1 CFM0

Paĝgrandeco (Kbit)

Maksimuma Uzanto
Grandeco de fulmmemoro (Kbit) (3)

Totala Agorda Memorgrandeco (Kbit)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

OCRAM-Grandeco (Kbit)
108 189 378 549 675 1260 1638

Rilataj Informoj · Gvidilo por uzanto pri agordo de MAX 10 FPGA · Gvidilo por uzanto pri fulmmemoro de Altera MAX 10

4.5.2. Aplikaĵo de Nios V-procesoro efektivigebla surloke el UFM

La solvo "Ekzekuti-Surloke" el UFM taŭgas por aplikaĵoj de procesoroj Nios V, kiuj postulas limigitan uzadon de surĉipa memoro. La funkcio alt_load() funkcias kiel mini-startiga kopiilo, kiu kopias la datenajn sekciojn (.rodata, .rwdata, aŭ .exceptions) de la startiga memoro al RAM laŭ la BSP-agordoj. La kodsekcio (.text),
kiu estas nurlegebla sekcio, restas en la regiono de la surĉipa fulmmemoro MAX 10. Ĉi tiu aranĝo minimumigas la uzadon de RAM sed povas limigi la rendimenton de kodplenumo, ĉar aliro al la fulmmemoro estas pli malrapida ol al la surĉipa RAM.

La aplikaĵo de la procesoro Nios V estas programita en la sektoron UFM. La vektoro de restarigo de la procesoro Nios V montras al la baza adreso de la UFM por efektivigi kodon de la UFM post kiam la sistemo restariĝas.

Se vi uzas la fontnivelan erarserĉilon por erarserĉi vian aplikaĵon, vi devas uzi aparataran haltopunkton. Tio estas ĉar la UFM ne subtenas hazardan memoraliron, kiu estas necesa por mola haltopunkta erarserĉado.

Notu:

Vi ne povas forigi aŭ skribi UFM dum efektivigo de surloke en la MAX 10. Ŝanĝu al la starta kopiilo-metodo se vi bezonas forigi aŭ skribi la UFM.

(3) La maksimuma ebla valoro, kiu dependas de la agordoreĝimo, kiun vi elektas.

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 58

Sendu Rimarkojn

4. Nios V Procesora Agordo kaj Solvoj por Startigo 726952 | 2025.07.16

Figuro 33. Nios V Procesora Aplikaĵo XIP de UFM

Maksimume 10 Aparatoj

.POF
Nios V Aparataro .SOF
Nios V Programaro .HEX

Quartus-Programisto

Sur-ĉipa fulmo

CFM

Nios V Aparataro

UFM

Nios V Programaro

Interna Agordo

Sur-ĉipa fulmo IP

FPGA-logiko
Nios V Procesoro

Sur-ĉipa RAM

Ekstera

RAM

EMIF

4.5.2.1. Fluo de Aparatara Dezajno
La sekva sekcio priskribas paŝon post paŝa metodo por konstrui startigeblan sistemon por Nios V procesora aplikaĵo el Surĉipa Flash. La ekz.ampLa sube estas konstruita uzante la aparaton MAX 10.
Agordoj de IP-Komponento
1. Kreu vian Nios V procesorprojekton uzante Quartus Prime kaj Platform Designer. 2. Certigu, ke ekstera RAM aŭ Surĉipa Memoro (OCRAM) estas aldonita al via Platformo.
Dezajna sistemo.

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 59

4. Nios V Procesora Agordo kaj Solvoj por Startigo 726952 | 2025.07.16
Figuro 34. EkzampIP-konektoj en Platform Designer por startigi Nios V el OnChip Flash (UFM)

3. En la parametroredaktilo de la IP-surĉipa fulmmemoro, agordu la agordan reĝimon al unu el la jenaj, laŭ via dezajna prefero: · Unuopa nekunpremita bildo · Unuopa kunpremita bildo · Unuopa nekunpremita bildo kun memorinicialigo · Unuopa kunpremita bildo kun memorinicialigo
Por pliaj informoj pri Duobla Kunpremitaj Bildoj, vidu la Uzantgvidilon por Agordo de MAX 10 FPGA - Malproksima Sistemĝisdatigo.

Notu:

Vi devas asigni Kaŝitan Aliron al ĉiu CFM-regiono en la Sur-Ĉipa Fulmo-IP-adreso.

Figuro 35. Elekto de agorda reĝimo en la surĉipa fulmparametra redaktilo

Agordoj de IP-sur-ĉipa fulmo - UFM-inicialigo Vi povas elekti unu el la jenaj metodoj laŭ via prefero:

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 60

Sendu Rimarkojn

4. Nios V Procesora Agordo kaj Solvoj por Startigo 726952 | 2025.07.16

Notu:

La paŝoj en la postaj subĉapitroj (Programara Dezajna Fluo kaj Programado) dependas de la elekto, kiun vi faras ĉi tie.

· Metodo 1: Inicialigi la UFM-datumojn en la SOF dum kompilo
Quartus Prime inkluzivas la UFM-inicialigajn datumojn en la SOF dum kompilado. SOF-rekompilo estas necesa se estas ŝanĝoj en la UFM-datumoj.
1. Elektu Inicialigi fulman enhavon kaj Ebligi nedefaŭltan inicialigon file.

Figuro 36. Inicialigi Flash-enhavon kaj ebligi nedefaŭltan inicialigon File

2. Specifu la vojon de la generita .hex-dosiero file (el la komando elf2hex) en la uzanto-kreita heksa aŭ mif file.
Figuro 37. Aldonante la .hex File Vojo

· Metodo 2: Kombinu UFM-datumojn kun kompilita SOF dum POF-generado
UFM-datumoj estas kombinitaj kun la kompilita SOF dum konvertado de programado. files. Vi ne bezonas rekompili la SOF, eĉ se la UFM-datumoj ŝanĝiĝas. Dum disvolviĝo, vi ne devas rekompili SOF. files por ŝanĝoj en la aplikaĵo. Alterarekomendas ĉi tiun metodon por aplikaĵaj programistoj.
1. Malŝaltu la opcion "Inicialigi fulman enhavon...".
Figuro 38. Inicialigi Flash-enhavon per ne-defaŭlta inicialigo File

Restarigi Agentajn Agordojn por Nios V Procesoro Metodo Ekzekuti-Surloke
1. En la parametroredaktilo de la procesoro Nios V, agordu la Restarigagenton al Surĉipa Fulmo.
Figuro 39. Agordoj de la Parametra Redaktilo de la Procesoro Nios V kun Restariga Agento agordita al Surĉipa Fulmo

2. Alklaku Generi HDL kiam la dialogujo Generado aperas. 3. Specifu eliron file generaciaj opcioj kaj alklaku Generi.

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 61

4. Nios V Procesora Agordo kaj Solvoj por Startigo 726952 | 2025.07.16
Agordoj de la programaro Quartus Prime 1. En la programaro Quartus Prime, alklaku Asignoj Aparato Aparato kaj Alpinglo
Agordo de Opcioj. Agordu la agordan reĝimon laŭ la agordo en Surĉipa Fulmo IP. Figuro 40. Elekto de Agorda Reĝimo en Quartus Prime Software

2. Alklaku OK por eliri el la fenestro Aparato kaj Pinglo-Agordoj,
3. Alklaku OK por eliri el la fenestro Aparato.
4. Alklaku Prilaboradon Komenci Kompilon por kompili vian projekton kaj generi la .sof-dosieron. file.

Notu:

Se la agordo de la agordoreĝimo en la programaro Quartus Prime kaj la parametroredaktilo de Platform Designer estas malsama, la projekto Quartus Prime malsukcesas kun la jena erarmesaĝo.

Figuro 41.

Erarmesaĝo por Malsama Agorda Reĝimo Eraro (14740): Agorda reĝimo sur atomo "q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block" ne kongruas kun la projekta agordo. Ĝisdatigu kaj regeneru la Qsys-sistemon por kongrui kun la projekta agordo.

Rilataj Informoj Gvidilo por Uzanto pri Agordo de MAX 10 FPGA

4.5.2.2. Fluo de Programara Dezajno
Ĉi tiu sekcio provizas la dezajnan fluon por generi kaj konstrui la programaran projekton de la procesoro Nios V. Por certigi flulinian konstruan fluon, oni instigas vin krei similan dosierujarbon en via dezajna projekto. La sekva programara dezajna fluo baziĝas sur ĉi tiu dosierujarbo.
Por krei la dosierujarbon de la programara projekto, sekvu ĉi tiujn paŝojn: 1. En la dosierujo de via dezajna projekto, kreu dosierujon nomatan programaro. 2. En la dosierujo programaro, kreu du dosierujojn nomitajn hal_app kaj hal_bsp.
Figuro 42. Dosieruja arbo de programara projekto

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 62

Sendu Rimarkojn

4. Nios V Procesora Agordo kaj Solvoj por Startigo 726952 | 2025.07.16
Kreante la Aplikaĵan BSP-Projekton
Por lanĉi la BSP-Redaktilon, sekvu ĉi tiujn paŝojn: 1. Eniru la Nios V-Komandŝelon. 2. Voku la BSP-Redaktilon per la komando niosv-bsp-editor. 3. En la BSP-Redaktilo, alklaku File Nova BSP por komenci vian BSP-projekton. 4. Agordu la jenajn agordojn:
· Informoj pri SOPC File nomo: Provizu la SOPCINFO-on file (.sopcinfo). · Nomo de CPU: Elektu procesoron Nios V. · Operaciumo: Elektu la operaciumon de la procesoro Nios V. · Versio: Lasu kiel defaŭlta. · Celdosierujo BSP: Elektu la dosierujan vojon de la BSP-projekto. Vi povas
antaŭagordi ĝin je /software/hal_bsp per ebligado de Uzi defaŭltajn lokojn. · BSP-Agordoj File nomo: Tajpu la nomon de la BSP-Agordoj File. · Pliaj Tcl-skriptoj: Provizu BSP-Tcl-skripton per ebligado de Ebligi Plian Tcl-skripton. 5. Alklaku OK.
Figuro 43. Agordu Novan BSP-on

Agordante la BSP-Redaktilon kaj Generante la BSP-Projekton
Vi povas difini la esceptan vektoron de la procesoro aŭ en la surĉipa memoro (OCRAM) aŭ en la surĉipa fulmmemoro laŭ viaj dezajnaj preferoj. Agordi la esceptan vektoran memoron al OCRAM/Eksterna RAM estas rekomendinda por rapidigi la interrompan prilaboradon. 1. Iru al Ĉefaj Agordoj > Altnivela hal.linker. 2. Se vi elektas la surĉipan fulmmemoron kiel esceptan vektoron,
a. Ebligu la jenajn agordojn:

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 63

4. Nios V Procesora Agordo kaj Solvoj por Startigo 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Figuro 44. Agordoj de Advanced.hal.linker

b. Alklaku la langeton "Ligilo-Skripto" en la BSP-Redaktilo. c. Agordu la regionojn ".exceptions" kaj ".text" en la "Ligilo-Sekcia Nomo" al
Surĉipa Fulmo. d. Agordu la ceterajn regionojn en la listo Ligatora Sekcio Nomo al la Surĉipa
Memoro (OCRAM) aŭ ekstera RAM.
Figuro 45. Agordoj de la Ligilo-Regiono (Escepto de Vektora Memoro: Surĉipa Fulmo)

3. Se vi elektas OCRAM/Eksteran RAM kiel esceptan vektoron, a. Ebligu la jenajn agordojn: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Figuro 46. Agordoj de la Regiono de la Ligilo (Escepta Vektora Memoro: OCRAM/Ekstera RAM)

b. Alklaku la langeton Linker Script en la BSP-Redaktilo.
c. Agordu la .text-regionojn en la Ligilo-Sekcia Nomo al Sur-Ĉipa Fulmo.
d. Agordu la ceterajn regionojn en la listo Ligator Section Name al la Surĉipa Memoro (OCRAM) aŭ ekstera RAM.

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 64

Sendu Rimarkojn

4. Nios V Procesora Agordo kaj Solvoj por Startigo 726952 | 2025.07.16
Figuro 47. Agordoj de la Regiono de la Ligilo (Escepta Vektora Memoro: OCRAM)
4. Alklaku Generi por generi la BSP-projekton. Generado de la Uzanto-Aplikaĵa Projekto File 1. Navigu al la dosierujo software/hal_app kaj kreu la fontkodon de via aplikaĵo
kodo. 2. Lanĉu la Nios V Komandan Ŝelon. 3. Plenumu la jenan komandon por generi la aplikaĵon CMakeLists.txt.
niosv-app –app-dir=softvaro/hal_app –bsp-dir=softvaro/hal_bsp –srcs=softvaro/hal_app/
Konstruante la Uzanto-Aplikaĵan Projekton Vi povas elekti konstrui la uzantan aplikaĵan projekton uzante Ashling RiscFree IDE por Altera FPGA-oj aŭ per la komandlinia interfaco (CLI). Se vi preferas uzi CLI, vi povas konstrui la uzantan aplikaĵon uzante la jenan komandon: cmake -G “Unix Makefiles” -B programaro/hal_aplikaĵo/konstruo -S programaro/hal_aplikaĵo fari -C programaro/hal_aplikaĵo/konstruo
La aplikaĵo (.elf) file estas kreita en la dosierujo software/hal_app/build. Generante la HEX-on File Vi devas generi .hex-dosieron. file de via aplikaĵo .elf file, do vi povas krei .pof-dosieron file taŭga por programado de la aparatoj. 1. Lanĉu la Nios V Komandan Ŝelon. 2. Por startigi la procesoran aplikaĵon Nios V el la surĉipa fulmmemoro, uzu la jenon
komandlinio por konverti la ELF al HEX por via aplikaĵo. Ĉi tiu komando kreas la uzantan aplikaĵon (onchip_flash.hex) file. elf2hex programaro/hal_app/konstruo/ .elf -o surĉipa_fulmo.hex
-b -w 8 -e 3. Rekompilu la aparataran dezajnon se vi markis la opcion "Inicialigi memorenhavon" en "Surĉipa Fulmo IP" (Metodo 1). Tio estas por inkluzivi la programarajn datumojn (.HEX) en la SOF. file.

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 65

4. Nios V Procesora Agordo kaj Solvoj por Startigo 726952 | 2025.07.16
4.5.2.3. Programado 1. En Quartus Prime, klaku File Konverti Programadon Files. 2. Sub Elira programado file, elektu Programisto-Objekton File (.pof) kiel Programado file tipo. 3. Agordu Reĝimon al Interna Agordo.
Figuro 48. Konverti Programadon File Agordoj
4. Alklaku Opciojn/Informoj pri lanĉo…, la fenestro Opcioj pri aparatoj de MAX 10 aperos. 5. Surbaze de la agordoj "Inicialigi fulman enhavon" en la surĉipa fulma IP-adreso, faru...
unu el la jenaj paŝoj: · Se Inicialigi fulman enhavon estas markita (Metodo 1), la UFM-inicialigaj datumoj
estis inkluzivita en la SOF dum la kompilo de Quartus Prime. — Elektu la opcion Paĝo_0 por UFM-fonto:. Alklaku OK kaj daŭrigu al la
sekva. Figuro 49. Agordo de Paĝo_0 por UFM-Fonto se Inicialigi Fulm-Enhavon estas markita

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 66

Sendu Rimarkojn

4. Nios V Procesora Agordo kaj Solvoj por Startigo 726952 | 2025.07.16
· Se "Inicialigi fulman enhavon" ne estas markita (Metodo 2), elektu "Ŝargi memoron" file por la UFM-fonta opcio. Foliumu al la generita Surĉipa Fulmla HEX file (onchip_flash.hex) en la File vojo: kaj alklaku OK. Ĉi tiu paŝo aldonas UFM-datumojn aparte al la SOF file dum la programado file konvertiĝo.
Figuro 50. Agordo de Ŝarĝmemoro File por UFM-Fonto se Inicialigi Fulm-Enhavon Ne estas Markita

6. En la Konvertilo-Programado File dialogujo, ĉe la Enigo files por konverti sekcion, alklaku Aldoni File... kaj montru al la generita Quartus Prime .sof file.
Figuro 51. Enigo Files por konverti en Konverti Programado Files por Unuopa Bildreĝimo

7. Alklaku Generi por krei la .pof-dosieron file8. Programu la .pof-dosieron file en vian MAX 10 aparaton. 9. Malŝaltu kaj reŝaltu vian aparataron.

4.5.3. Aplikaĵo de procesoro Nios V kopiita de UFM al RAM uzante la startkopiilon

Altera rekomendas ĉi tiun solvon por MAX 10 FPGA Nios V procesoraj sistemdezajnoj, kie necesas pluraj iteracioj de aplikaĵprogramara disvolviĝo kaj alta sistema rendimento. La startkopiilo troviĝas ene de la UFM ĉe delokigo, kiu estas la sama adreso kiel la restariga vektoro. La aplikaĵo Nios V troviĝas apud la startkopiilo.

Por ĉi tiu startiga opcio, la Nios V procesoro komencas plenumi la startigan kopiilon post sistemrekomenciĝo por kopii la aplikaĵon el la UFM-sektoro al la OCRAM aŭ ekstera RAM. Post kiam la kopiado finiĝas, la Nios V procesoro transdonas la programkontrolon al la aplikaĵo.

Notu:

La aplikita startkopiilo estas la sama kiel la Startŝargilo per GSFI.

Sendu Rimarkojn

Manlibro pri Dezajno de Enkonstruitaj Procesoroj de Nios® V 67

4. Nios V Procesora Agordo kaj Solvoj por Startigo 726952 | 2025.07.16

Figuro 52. Aplikaĵo Nios V kopiita de UFM al RAM uzante Boot Copier

Maksimume 10 Aparatoj

.POF
Nios V Aparataro .SOF
Nios V Programaro .HEX
Startŝargilo .SREC

Quartus-Programisto

Ekstera RAM
Nios V Programaro

Sur-ĉipa fulmo

CFM

Nios V Hardwa

Dokumentoj/Rimedoj

altera Nios V Enkonstruita Procesoro [pdf] Uzantogvidilo
Nios V, Nios Vm, Nios Vg, Nios Vc, Nios V Enkonstruita Procesoro, Nios V, Enkonstruita Procesoro, Procesoro

Referencoj

Uzanto Manlibro

altera Nios V Enkonstruita Procesoro

Specifoj

Nios V Procesora Aparatara Sistemo Dezajno

Nios V Procesora Programara Sistemo-Dezajno

Agordo kaj Solvoj por Komenci la Procesoron de Nios V

Dokumentoj/Rimedoj

Referencoj

Lasu komenton

Nuligi respondon