מדריך למשתמש של מעבד משובץ altera Nios V

About the Nios® V Embedded Processor
1.1. מעבדי FPGA ומעבדים משובצים של Altera®‎ מעלview
התקני FPGA של Altera יכולים ליישם לוגיקה שמתפקדת כמיקרו-מעבד שלם תוך מתן אפשרויות רבות.
הבדל חשוב בין מיקרו-מעבדים בדידים לבין Altera FPGA הוא שמארג Altera FPGA אינו מכיל לוגיקה בעת ההפעלה. מעבד Nios® V הוא מעבד קניין רוחני רך (IP) המבוסס על מפרט RISC-V. לפני הפעלת תוכנה על מערכת מבוססת מעבד Nios V, עליך להגדיר את התקן Altera FPGA עם עיצוב חומרה המכיל מעבד Nios V. ניתן למקם את מעבד Nios V בכל מקום על Altera FPGA, בהתאם לדרישות העיצוב.

כדי לאפשר למערכת המשובצת מבוססת IP של Altera® FPGA שלך להתנהג כמערכת מבוססת מיקרו-מעבד נפרדת, המערכת שלך צריכה לכלול את הדברים הבאים: · AJTAG ממשק לתמיכה בתצורה, חומרה ותוכנה של Altera FPGA
ניפוי שגיאות · מנגנון תצורה של Altera FPGA מופעל
אם למערכת שלך יש יכולות אלה, תוכל להתחיל לשפר את התכנון שלך מתכנון חומרה שנבדק מראש שהוטען ב-Altera FPGA. שימוש ב-Altera FPGA מאפשר לך גם לשנות את התכנון שלך במהירות כדי לטפל בבעיות או להוסיף פונקציונליות חדשה. תוכל לבדוק את תכנוני החומרה החדשים הללו בקלות על ידי הגדרה מחדש של Altera FPGA באמצעות J של המערכת שלך.TAG מִמְשָׁק.
ה- J.TAG הממשק תומך בפיתוח חומרה ותוכנה. ניתן לבצע את המשימות הבאות באמצעות JTAG ממשק: · הגדרת ה-Altera FPGA · הורדה וניפוי שגיאות בתוכנה · תקשורת עם ה-Altera FPGA דרך ממשק דמוי UART (JTAG UART
מסוף) · ניפוי שגיאות בחומרה (עם מנתח הלוגיקה המוטמע של Signal Tap) · זיכרון פלאש לתכנות
לאחר הגדרת ה-FPGA של Altera עם עיצוב מבוסס מעבד Nios V, זרימת פיתוח התוכנה דומה לזרימה עבור עיצובים של מיקרו-בקרים בדידים.

מידע קשור · AN 985: מדריך למעבד Nios V
מדריך התחלה מהירה ליצירת מערכת מעבד Nios V פשוטה והפעלת אפליקציית Hello World.
© תאגיד אלטרה. אלטרה, הלוגו של אלטרה, הלוגו 'a' וסימני מסחר אחרים של אלטרה הם סימנים מסחריים של תאגיד אלטרה. אלטרה שומרת לעצמה את הזכות לבצע שינויים בכל מוצר ושירות בכל עת ללא הודעה מוקדמת. אלטרה אינה נושאת באחריות או חבות הנובעים מיישום או שימוש בכל מידע, מוצר או שירות המתוארים במסמך זה, אלא אם כן הוסכם במפורש ובכתב על ידי אלטרה. מומלץ ללקוחות אלטרה להשיג את הגרסה העדכנית ביותר של מפרטי המכשיר לפני שהם מסתמכים על כל מידע שפורסם ולפני ביצוע הזמנות של מוצרים או שירותים. *שמות ומותגים אחרים עשויים להיחשב כרכושם של אחרים.

1. אודות מעבד Nios® V המשובץ 726952 | 2025.07.16
· מדריך עזר למעבד Nios V מספק מידע על מדדי ביצועי מעבד Nios V, ארכיטקטורת המעבד, מודל התכנות ויישום הליבה.
· מדריך למשתמש של ציוד היקפי משובץ IP · מדריך למפתח תוכנה למעבד Nios V

מתאר את סביבת פיתוח התוכנה של מעבד Nios V, הכלים הזמינים ואת התהליך לבניית תוכנה שתפעל על מעבד Nios V. · מדריך למשתמש של Ashling* RiscFree* סביבת פיתוח משולבת (IDE) עבור FPGAs Altera. מתאר את סביבת הפיתוח המשולבת (IDE) RiscFree* עבור FPGAs Altera HPS מבוסס Arm* ומעבד ליבה Nios V. · הערות שחרור IP של מעבד Nios V Altera FPGA.
1.2. תמיכת תוכנת Quartus® Prime
תהליך הבנייה של מעבד Nios V שונה עבור תוכנת Quartus® Prime Pro Edition ועבור תוכנת Quartus Prime Standard Edition. עיין ב-AN 980: תמיכה בתוכנת Quartus Prime עבור מעבד Nios V לקבלת מידע נוסף על ההבדלים.
מידע קשור AN 980: מעבד Nios V תמיכה בתוכנה Quartus Prime
1.3. רישוי מעבד Nios V
לכל גרסת מעבד Nios V יש מפתח רישיון משלה. לאחר רכישת מפתח הרישיון, תוכלו להשתמש באותו מפתח רישיון עבור כל פרויקטי מעבד Nios V עד לתאריך התפוגה. תוכלו לרכוש את רישיונות ה-IP של מעבד Nios V Altera FPGA ללא עלות.
רשימת מפתחות הרישיון של מעבד Nios V זמינה במרכז הרישוי בשירות עצמי של Altera FPGA. לחצו על הכרטיסייה הירשמו להערכה או רישיון חינם ובחרו את האפשרויות המתאימות כדי להגיש את הבקשה.
איור 1. מרכז רישוי בשירות עצמי של Altera FPGA

בעזרת מפתחות הרישיון, תוכלו:
שלח משוב

מדריך תכנון מעבד משובץ Nios® V 7

1. אודות מעבד Nios® V המשובץ 726952 | 2025.07.16
· הטמע מעבד Nios V בתוך המערכת שלך. · הדמיית התנהגות של מערכת מעבד Nios V. · אימות פונקציונליות התכנון, כגון גודל ומהירות. · יצירת תכנות התקנים. fileש. · לתכנת התקן ולאמת את התכנון בחומרה.
אינך זקוק לרישיון כדי לפתח תוכנה ב- Ashling* RiscFree* IDE עבור FPGAs של Altera.
מידע קשור · מרכז רישוי בשירות עצמי של Altera FPGA
למידע נוסף על קבלת מפתחות רישיון IP של מעבד Nios V Altera FPGA. · התקנה ורישוי של תוכנת Altera FPGA למידע נוסף על רישוי תוכנת Altera FPGA והקמת רישיון קבוע ושרת רישיונות רשת.
1.4. תכנון מערכת משובצת
האיור הבא ממחיש זרימת תכנון מערכת פשוטה המבוססת על מעבד Nios V, הכוללת פיתוח חומרה ותוכנה כאחד.

מדריך תכנון מעבד משובץ Nios® V 8

שלח משוב

1. אודות מעבד Nios® V המשובץ 726952 | 2025.07.16

איור 2.

זרימת עיצוב מערכת מעבד Nios V
קונספט מערכת

ניתוח דרישות המערכת

Nios® V
ליבות מעבד ורכיבים סטנדרטיים

הגדרה ויצירת מערכת ב
מעצב פלטפורמה

זרימת חומרה: שילוב והידור של פרויקט Intel Quartus Prime

זרימת תוכנה: פיתוח ובניית תוכנת הצעה Nios V

זרימת חומרה: הורד תכנון FPGA
ללוח היעד

זרימת תוכנה: בדיקה וניפוי שגיאות בתוכנת מעבד Nios V

תוכנה לא עומדת במפרט?
כֵּן
חומרה לא עומד במפרט? כן
המערכת הושלמה

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 9

726952 | 2025.07.16 שלח משוב

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות

איור 3.

התרשים הבא ממחיש עיצוב חומרה טיפוסי של מעבד Nios V. זרימת עיצוב חומרה של מערכת מעבד Nios V

הַתחָלָה

ליבות Nios V ורכיבים סטנדרטיים

השתמש ב-Platform Designer כדי לתכנן מערכת מבוססת Nios V
צור עיצוב למעצב פלטפורמה

שילוב מערכת מעצב הפלטפורמות עם פרויקט Intel Quartus Prime
הקצאת מיקומי פינים, דרישות תזמון ואילוצי עיצוב אחרים
קומפילציית חומרה עבור התקן יעד ב-Intel Quartus Prime

מוכן להורדה
2.1. יצירת עיצוב מערכת מעבד Nios V עם Platform Designer
תוכנת Quartus Prime כוללת את כלי שילוב המערכת Platform Designer, אשר מפשט את משימת ההגדרה והשילוב של ליבת ה-IP של מעבד Nios V וכתובות IP אחרות בתכנון מערכת FPGA של Altera. Platform Designer יוצר באופן אוטומטי לוגיקת חיבורים מהקישוריות ברמה גבוהה שצוינה. אוטומציה של החיבורים מבטלת את המשימה הגוזלת זמן של ציון חיבורי HDL ברמת המערכת.
© תאגיד אלטרה. אלטרה, הלוגו של אלטרה, הלוגו 'a' וסימני מסחר אחרים של אלטרה הם סימנים מסחריים של תאגיד אלטרה. אלטרה שומרת לעצמה את הזכות לבצע שינויים בכל מוצר ושירות בכל עת ללא הודעה מוקדמת. אלטרה אינה נושאת באחריות או חבות הנובעים מיישום או שימוש בכל מידע, מוצר או שירות המתוארים במסמך זה, אלא אם כן הוסכם במפורש ובכתב על ידי אלטרה. מומלץ ללקוחות אלטרה להשיג את הגרסה העדכנית ביותר של מפרטי המכשיר לפני שהם מסתמכים על כל מידע שפורסם ולפני ביצוע הזמנות של מוצרים או שירותים. *שמות ומותגים אחרים עשויים להיחשב כרכושם של אחרים.

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות
726952 | 2025.07.16

לאחר ניתוח דרישות חומרת המערכת, תשתמשו ב-Quartus Prime כדי לציין את ליבת מעבד Nios V, הזיכרון ורכיבים אחרים הנדרשים למערכת שלכם. פלטפורמת מעצב יוצר אוטומטית את לוגיקת החיבורים כדי לשלב את הרכיבים במערכת החומרה.

2.1.1. יצירת IP של FPGA Altera של מעבד Nios V

You can instantiate any of the processor IP cores in Platform Designer IP Catalog Processors and Peripherals Embedded Processors.

ליבת ה-IP של כל מעבד תומכת באפשרויות תצורה שונות המבוססות על הארכיטקטורה הייחודית שלו. ניתן להגדיר תצורות אלו כך שיתאימו טוב יותר לצורכי העיצוב שלכם.

טבלה 1.

אפשרויות תצורה בין גרסאות הליבה

אפשרויות תצורה

מעבד Nios V/c

מעבד Nios V/m

בקשת איפוס של שימוש באגים

—

מלכודות, חריגים ופסיקות

ארכיטקטורת מעבד

ECC

מטמונים, אזורים היקפיים ו-TCMs

—

הוראות מותאמות אישית

—

נעילת מדרגות

—

מעבד Nios V/g

2.1.1.1. יצירת מופע של מיקרו-בקר קומפקטי Nios V/c Altera FPGA IP איור 4. מיקרו-בקר קומפקטי Nios V/c Altera FPGA IP

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 11

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות
726952 | 2025.07.16

2.1.1.1.1. לשונית ארכיטקטורת המעבד

טבלה 2.

לשונית ארכיטקטורת המעבד

תכונה

תֵאוּר

הפעלת ממשק Avalon® מאפשרת את ממשק Avalon עבור מנהל הוראות ומנהל נתונים. אם מושבת, המערכת משתמשת בממשק AXI4-Lite.

ערך אחריות חברתית של מרתיד

· אפשרות IP לא חוקית. · אין להשתמש בערך CSR של mhartid במעבד Nios V/c.

2.1.1.1.2. השתמש בכרטיסייה 'בקשת איפוס'

טבלה 3.

השתמש בפרמטר של לשונית איפוס בקשה

השתמש בכרטיסיית בקשת איפוס

תֵאוּר

הוסף ממשק בקשת איפוס

· הפעל אפשרות זו כדי לחשוף יציאות איפוס מקומיות שבהן מאסטר מקומי יכול להשתמש בהן כדי לגרום למעבד Nios V לאפס מבלי להשפיע על רכיבים אחרים במערכת מעבד Nios V.
· ממשק האיפוס מורכב מאות איפוס קלט ואות אישור פלט.
ניתן לבקש איפוס לליבת מעבד Nios V על ידי הפעלת אות resestreq.
· אות האיפוס חייב להישאר תקין עד שהמעבד יקבל אות אישור. אי-הישארות האות תקינה עלולה לגרום למעבד להיות במצב לא דטרמיניסטי.
· מעבד Nios V מגיב שהאיפוס הצליח על ידי אימות אות האישור.
· לאחר איפוס מוצלח של המעבד, אימות אות ה-ack יכול להתרחש מספר פעמים מעת לעת עד לביטול אימות אות האיפוס.

2.1.1.1.3. לשונית מלכודות, חריגים ופסיקות

טבלה 4.

פרמטרים של הכרטיסייה 'מלכודות', 'חריגים' ו'פסיקות'

מלכודות, חריגים ופסיקות

תֵאוּר

איפוס סוכן

אפס היסט

· מציין את ההיסט של וקטור האיפוס ביחס לכתובת הבסיס של סוכן האיפוס שנבחר. · מעצב הפלטפורמה מספק אוטומטית ערך ברירת מחדל עבור היסט האיפוס.

פֶּתֶק:

מעצב הפלטפורמות מספק אפשרות Absolute, המאפשרת לך לציין כתובת מוחלטת ב-Reset Offset. השתמש באפשרות זו כאשר הזיכרון המאחסן את וקטור האיפוס ממוקם מחוץ למערכת המעבד ולתת-המערכות.

מדריך תכנון מעבד משובץ Nios® V 12

שלח משוב

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות
726952 | 2025.07.16

2.1.1.1.4. לשונית ECC

טבלה 5.

כרטיסיית ECC

ECC

הפעלת זיהוי שגיאות ודיווח סטטוס

תֵאוּר
· הפעל אפשרות זו כדי להחיל את תכונת ה-ECC על בלוקי זיכרון RAM פנימיים של מעבד Nios V. · תכונות ECC מזהות שגיאות של עד 2 סיביות ומגיבות בהתאם להתנהגות הבאה:
— אם מדובר בשגיאה ניתנת לתיקון של ביט אחד, המעבד ממשיך לפעול לאחר תיקון השגיאה בצינור המעבד. עם זאת, התיקון אינו משתקף בזיכרונות המקור.
— אם השגיאה אינה ניתנת לתיקון, המעבד ממשיך לפעול מבלי לתקן אותה בצינור המעבד ובזיכרונות המקור, דבר שעלול לגרום למעבד להיכנס למצב לא דטרמיניסטי.

2.1.1.2. יצירת מופע של מיקרו-בקר Nios V/m Altera FPGA IP איור 5. מיקרו-בקר Nios V/m Altera FPGA IP

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 13

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות
726952 | 2025.07.16

2.1.1.2.1. לשונית ניפוי שגיאות

טבלה 6.

פרמטרים של לשונית ניפוי שגיאות

כרטיסיית ניפוי באגים

תֵאוּר

הפעל ניפוי שגיאות
הפעל איפוס ממודול ניפוי שגיאות

· הפעל אפשרות זו כדי להוסיף את ה-JTAG מודול חיבור היעד למעבד Nios V. · ה-JTAG מודול חיבור היעד מאפשר חיבור למעבד Nios V דרך
JTAG פיני הממשק של ה-FPGA. · החיבור מספק את היכולות הבסיסיות הבאות:
— הפעלה ועצירה של מעבד Nios V — בדיקה ועריכה של אוגרים וזיכרון. — הורדה של אפליקציית Nios V בפורמט .elf file לזיכרון המעבד בזמן ריצה דרך
niosv-download. — ניפוי באגים ביישום הפועל על מעבד Nios V · חבר את יציאת dm_agent לאפיק פקודות המעבד ולאפיק הנתונים. ודא שכתובת הבסיס בין שני האפיקים זהה.
· הפעל אפשרות זו כדי לחשוף את הפורטים dbg_reset_out ו-ndm_reset_in. · JTAG ניפוי שגיאות או הפקודה niosv-download -r מפעילים את dbg_reset_out, אשר
מאפשר למעבד Nios V לאפס ציוד היקפי של המערכת המתחבר לפורט זה. · עליך לחבר את ממשק dbg_reset_out ל-ndm_reset_in במקום ל-reset
ממשק להפעלת איפוס לליבת המעבד ולמודול הטיימר. אסור לחבר את ממשק dbg_reset_out לממשק האיפוס כדי למנוע התנהגות לא מוגדרת.

2.1.1.2.2. השתמש בכרטיסייה 'בקשת איפוס'

טבלה 7.

השתמש בפרמטר של לשונית איפוס בקשה

השתמש בכרטיסיית בקשת איפוס

תֵאוּר

הוסף ממשק בקשת איפוס

· הפעל אפשרות זו כדי לחשוף יציאות איפוס מקומיות שבהן מאסטר מקומי יכול להשתמש בהן כדי לגרום למעבד Nios V לאפס מבלי להשפיע על רכיבים אחרים במערכת מעבד Nios V.
· ממשק האיפוס מורכב מאות איפוס קלט ואות אישור פלט.
ניתן לבקש איפוס לליבת מעבד Nios V על ידי הפעלת אות resestreq.
· אות האיפוס חייב להישאר תקין עד שהמעבד יקבל אות אישור. אי-הישארות האות תקינה עלולה לגרום למעבד להיות במצב לא דטרמיניסטי.
· קביעה של אות resestreq במצב ניפוי שגיאות אינה משפיעה על מצב המעבד.
· מעבד Nios V מגיב שהאיפוס הצליח על ידי אימות אות האישור.
· לאחר איפוס מוצלח של המעבד, אימות אות ה-ack יכול להתרחש מספר פעמים מעת לעת עד לביטול אימות אות האיפוס.

2.1.1.2.3. לשונית מלכודות, חריגים ופסיקות

טבלה 8.

הכרטיסייה 'מלכודות', 'חריגים' ו'פסיקות'

תֵאוּר

איפוס סוכן

איפוס מצב פסיקה לקיזוז

· מציין את ההיסט של וקטור האיפוס ביחס לכתובת הבסיס של סוכן האיפוס שנבחר. · מעצב הפלטפורמה מספק אוטומטית ערך ברירת מחדל עבור היסט האיפוס.
ציין את סוג בקר הפסיקות, בין אם ישיר או וקטורי. הערה: מעבד Nios V/m שאינו מבוסס על צינורות אינו תומך בפסיקות וקטוריות.
לכן, יש להימנע משימוש במצב פסיקה וקטורית כאשר המעבד נמצא במצב Nonpipelined.

מדריך תכנון מעבד משובץ Nios® V 14

שלח משוב

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות
726952 | 2025.07.16

פֶּתֶק:

2.1.1.2.4. ארכיטקטורת המעבד

טבלה 9.

פרמטרים של לשונית ארכיטקטורת המעבד

ארכיטקטורת מעבד

תֵאוּר

הפעלת צינור במעבד

· הפעל אפשרות זו כדי ליצור מופעים של מעבד Nios V/m בצינור. — IPC גבוה יותר במחיר של שטח לוגי גבוה יותר ותדר Fmax נמוך יותר.
· השבת אפשרות זו כדי ליצור מופעים של מעבד Nios V/m שאינו מבוסס על צינור. — ביצועי ליבה דומים לאלו של מעבד Nios V/c. — תומך ביכולת ניפוי שגיאות ופסיקות — שטח לוגי נמוך יותר ותדר Fmax גבוה יותר במחיר של IPC נמוך יותר.

הפעל את ממשק Avalon

מאפשר את ממשק Avalon עבור מנהל הוראות ומנהל נתונים. אם מושבת, המערכת משתמשת בממשק AXI4-Lite.

ערך אחריות חברתית של מרתיד

· ערך ברירת המחדל של אוגר ה-Hart ID (mhartid) הוא 0. · הקצה ערך בין 0 ל-4094. · תואם ל-Altera FPGA Avalon Mutex Core HAL API.

מידע קשור מדריך למשתמש של IP היקפי משובץ – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. לשונית ECC
טבלה 10. לשונית ECC
ECC מאפשר זיהוי שגיאות ודיווח סטטוס

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 15

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות
726952 | 2025.07.16
2.1.1.3. יצירת מופעים של מעבד Nios V/g לשימוש כללי Altera FPGA IP
איור 6. מעבד Nios V/g לשימוש כללי Altera FPGA IP – חלק 1

איור 7.

מעבד Nios V/g לשימוש כללי Altera FPGA IP - חלק 2 (כיבוי והפעלה של בקר פסיקה ברמת הליבה)

מדריך תכנון מעבד משובץ Nios® V 16

שלח משוב

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות
726952 | 2025.07.16

איור 8.

מעבד Nios V/g לשימוש כללי Altera FPGA IP - חלק 2 (הפעלת בקר פסיקה ברמת ליבה)

איור 9. מעבד Nios V/g לשימוש כללי Altera FPGA IP – חלק 3

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 17

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות
726952 | 2025.07.16
איור 10. מעבד Nios V/g לשימוש כללי Altera FPGA IP – חלק 4

2.1.1.3.1. ארכיטקטורת המעבד

טבלה 11. פרמטרים של ארכיטקטורת המעבד

הפעלת יחידת נקודה צפה בכרטיסייה ארכיטקטורת מעבד

תיאור הפעל אפשרות זו כדי להוסיף את יחידת הנקודה הצפה ("הסיומת F") בליבת המעבד.

הפעל חיזוי ענפים

הפעל חיזוי ענף סטטי (נלקח אחורה וקדימה לא נלקח) עבור הוראות ענף.

ערך אחריות חברתית של מרתיד

· ערך ברירת המחדל של אוגר ה-Hart ID (mhartid) הוא 0. · הקצה ערך בין 0 ל-4094. · תואם ל-Altera FPGA Avalon Mutex Core HAL API.

השבתת הוראות FSQRT ו-FDIV עבור FPU

· הסרת פעולות שורש ריבועי נקודה צפה (FSQRT) וחילוק נקודה צפה (FDIV) ב-FPU.
· יש להחיל אמולציית תוכנה על שתי ההוראות במהלך זמן הריצה.

מידע קשור מדריך למשתמש של IP היקפי משובץ – Intel FPGA Avalon® Mutex Core

מדריך תכנון מעבד משובץ Nios® V 18

שלח משוב

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות
726952 | 2025.07.16

2.1.1.3.2. לשונית ניפוי שגיאות

טבלה 12. פרמטרים של לשונית ניפוי שגיאות

כרטיסיית ניפוי באגים

תֵאוּר

הפעל ניפוי שגיאות
הפעל איפוס ממודול ניפוי שגיאות

2.1.1.3.3. לשונית נעילה טבלה 13. לשונית נעילה
פרמטרים הפעלת נעילה תקופת פסק זמן ברירת מחדל הפעלת ממשק איפוס מורחב

תיאור · הפעלת מערכת Lockstep בעלת ליבה כפולה. · ערך ברירת מחדל של פסק זמן לתכנות ביציאה מאיפוס (בין 0 ל-255). · הפעלת ממשק האיפוס המורחב האופציונלי עבור בקרת איפוס מורחבת. · כאשר מושבת, fRSmartComp מיישם בקרת איפוס בסיסית.

2.1.1.3.4. השתמש בכרטיסייה 'בקשת איפוס'

טבלה 14. שימוש בפרמטר של לשונית איפוס בקשת

השתמש בכרטיסיית בקשת איפוס

תֵאוּר

הוסף ממשק בקשת איפוס

· הפעל אפשרות זו כדי לחשוף יציאות איפוס מקומיות שבהן מאסטר מקומי יכול להשתמש בהן כדי לגרום למעבד Nios V לאפס מבלי להשפיע על רכיבים אחרים במערכת מעבד Nios V.
· ממשק האיפוס מורכב מאות איפוס קלט ואות אישור פלט.
ניתן לבקש איפוס לליבת מעבד Nios V על ידי הפעלת אות resestreq.
· אות האיפוס חייב להישאר תקין עד שהמעבד יקבל אות אישור. אי-הישארות האות תקינה עלולה לגרום למעבד להיות במצב לא דטרמיניסטי.
· קביעה של אות resestreq במצב ניפוי שגיאות אינה משפיעה על מצב המעבד.
· מעבד Nios V מגיב שהאיפוס הצליח על ידי אימות אות האישור.
· לאחר איפוס מוצלח של המעבד, אימות אות ה-ack יכול להתרחש מספר פעמים מעת לעת עד לביטול אימות אות האיפוס.

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 19

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות
726952 | 2025.07.16

2.1.1.3.5. לשונית מלכודות, חריגים ופסיקות

טבלה 15.

הכרטיסייה 'מלכודות', 'חריגים' ו'פסיקות' כאשר האפשרות 'הפעלת בקר פסיקות ברמת ליבה' כבויה.

הכרטיסייה 'מלכודות', 'חריגים' ו'פסיקות'
איפוס סוכן

תֵאוּר
· הזיכרון המארח את וקטור האיפוס (כתובת האיפוס של מעבד Nios V) שבו נמצא קוד האיפוס.
ניתן לבחור כל מודול זיכרון המחובר לפקודות מאסטר של מעבד Nios V ונתמך על ידי זרימת אתחול של מעבד Nios V כסוכן איפוס.

אפס היסט

הפעלת בקר פסיקה ברמת ליבה (CLIC)

· לאפשר ל-CLIC לתמוך בפסיקות מקדימות ובתנאי טריגר פסיקות הניתנים להגדרה.
· כאשר אפשרות זו מופעלת, ניתן להגדיר את מספר הפסקות הפלטפורמה, לקבוע תנאי טריגר ולציין חלק מהפסיקות כפסיקות מקדימות.

אוגר צל במצב פסיקה Files

ציין את סוגי הפסיקות כ"ישיר" או "ווקטורי". הפעל אוגר צל כדי להפחית החלפת הקשר בעת פסיקה.

טבלה 16.

מלכודות, חריגים ופסיקות כאשר האפשרות "הפעלת בקר פסיקות ברמת ליבה" מופעלת

מלכודות, חריגים ופסיקות

תיאורים

איפוס סוכן
אפס היסט
הפעלת בקר פסיקה ברמת ליבה (CLIC)

· הזיכרון המארח את וקטור האיפוס (כתובת האיפוס של מעבד Nios V) שבו נמצא קוד האיפוס.
ניתן לבחור כל מודול זיכרון המחובר לפקודות מאסטר של מעבד Nios V ונתמך על ידי זרימת אתחול של מעבד Nios V כסוכן איפוס.
· מציין את ההיסט של וקטור האיפוס ביחס לכתובת הבסיס של סוכן האיפוס שנבחר. · מעצב הפלטפורמה מספק אוטומטית ערך ברירת מחדל עבור היסט האיפוס.
· הפעלת CLIC לתמוך בפסיקות מקדימות ובתנאי טריגר פסיקות הניתנים להגדרה. · כאשר מופעל, ניתן להגדיר את מספר פסיקות הפלטפורמה, להגדיר תנאי טריגר,
ומסמנים חלק מהפסיקות כפסיקות מקדימות.

מצב פסיקה

· ציין את סוגי הפסיקות כ- Direct, Vectored או CLIC.

צל רישום Files

· הפעלת אוגר צל כדי להפחית החלפת הקשר בעת פסיקה.
מציע שתי גישות:
— מספר רמות פסיקה של CLIC
— מספר רמות פסיקה של CLIC – 1: אפשרות זו שימושית כאשר ברצונך לקבל את מספר רמות הרישום file עותקים כך שיתאימו למספר מדויק של בלוקים M20K או M9K.
· לאפשר למעבד Nios V להשתמש באוגר צל files אשר מפחיתים את תקורת החלפת ההקשר בעת פסיקה.
למידע נוסף על רישום צללים files, עיין במדריך העזר של מעבד Nios V.

מספר מקורות פסיקה לפלטפורמה

· מציין את מספר פסיקות הפלטפורמה בין 16 ל-2048.
הערה: CLIC תומך בעד 2064 כניסות פסיקה, ו-16 כניסות הפסיקה הראשונות מחוברות גם לבקר הפסיקות הבסיסי.

יישור טבלת וקטור CLIC

· נקבע אוטומטית בהתבסס על מספר מקורות הפסיקה בפלטפורמה. · אם משתמשים ביישור הנמוך מהערך המומלץ, ה-CLIC מגביר את הלוגיקה
מורכבות על ידי הוספת מחבר נוסף לביצוע חישובי וקטור. · אם תשתמשו ביישור הנמוך מהערך המומלץ, הדבר יביא לעלייה ב
סיבוכיות לוגית ב-CLIC.
נִמשָׁך…

מדריך תכנון מעבד משובץ Nios® V 20

שלח משוב

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות
726952 | 2025.07.16

מלכודות, חריגים ופסיקות
מספר רמות פסיקה
מספר עדיפויות פסיקה לכל רמה
קוטביות פסיקה ניתנת להגדרה תמיכה בפסיקות מופעלות על ידי קצה

תיאורים
· מציין את מספר רמות הפסיקות עם רמה נוספת 0 עבור קוד יישום. פסיקות ברמה גבוהה יותר יכולות להפריע (להקדים) מטפל פעיל עבור פסיקה ברמה נמוכה יותר.
· כאשר רמות פסיקה שאינן אפס הן האפשרויות היחידות לפסיקות, קוד היישום נמצא תמיד ברמה הנמוכה ביותר 0. הערה: הגדרת רמת ועדיפות של פסיקה בזמן ריצה מתבצעת באוגר יחיד בן 8 סיביות. אם מספר רמות הפסיקות הוא 256, לא ניתן להגדיר את עדיפות הפסיקה בזמן ריצה. אחרת, המספר המרבי של עדיפויות הניתנות להגדרה הוא 256 / (מספר רמות הפסיקות - 1).
· מציין את מספר סדרי העדיפויות של הפסיקה, בהם משתמש ה-CLIC כדי לקבוע את הסדר שבו נקראים מטפלי פסיקה שאינם מקדים. הערה: שרשור של ערכים בינאריים של רמת הפסיקה שנבחרה ועדיפות הפסיקה שנבחרה חייב להיות פחות מ-8 סיביות.
· מאפשר לך להגדיר קוטביות של פסיקות במהלך זמן ריצה. · קוטביות ברירת המחדל היא קוטביות חיובית.
· מאפשר לך להגדיר תנאי טריגר פסיקה במהלך זמן ריצה, כלומר הפעלה ברמה גבוהה או הפעלה בקצה חיובי (כאשר קוטביות הפסיקה חיובית בקוטביות פסיקה הניתנת להגדרה).
· תנאי ברירת מחדל לטריגר הוא פסיקה מופעלת על ידי רמה.

פֶּתֶק:

מידע קשור מדריך עזר למעבד Nios® V

2.1.1.3.6. לשונית תצורות זיכרון

טבלה 17. פרמטרים של לשונית תצורת זיכרון

קָטֵגוֹרִיָה

לשונית תצורת זיכרון

תֵאוּר

מטמונים

גודל מטמון נתונים

· מציין את גודל מטמון הנתונים. · גדלים חוקיים הם מ-0 קילובייט (KB) עד 16 KB. · כבה את מטמון הנתונים כאשר הגודל הוא 0 KB.

גודל מטמון ההוראות

· מציין את גודל מטמון ההוראות. · גדלים תקפים הם בין 0 KB ל-16 KB. · כבה את מטמון ההוראות כאשר הגודל הוא 0 KB.

אזורים פריפריאליים A ו-B

גוֹדֶל

· מציין את גודל האזור ההיקפי.
· גדלים תקפים הם מ-64 KB עד 2 ג'יגה-בייט (GB), או ללא. בחירה באפשרות ללא מבטלת את האזור ההיקפי.

כתובת בסיס

· מציין את כתובת הבסיס של האזור ההיקפי לאחר בחירת הגודל.
כל הכתובות באזור הפריפריה מייצרות גישה לנתונים שאינה ניתנת למטמון.
· כתובת הבסיס של האזור ההיקפי חייבת להיות מיושרת לגודל האזור ההיקפי.

זיכרונות קשורים זה בזה

גוֹדֶל

· מציין את גודל הזיכרון המצומד היטב. — גדלים תקפים הם מ-0 מגה-בייט עד 512 מגה-בייט.

אתחול כתובת בסיס File

· מציין את כתובת הבסיס של זיכרון צמוד-צר. · מציין את האתחול file עבור זיכרון מצומד היטב.

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 21

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות
726952 | 2025.07.16

פֶּתֶק:

במערכת מעבד Nios V עם מטמון מופעל, עליך למקם ציוד היקפי של המערכת בתוך אזור היקפי. ניתן להשתמש באזורים היקפיים כדי להגדיר טרנזקציה שאינה ניתנת לאחסון במטמון עבור ציוד היקפי כגון UART, PIO, DMA ואחרים.

2.1.1.3.7. לשונית ECC

טבלה 18. לשונית ECC
ECC מאפשר זיהוי שגיאות ודיווח סטטוס
הפעל תיקון ביט בודד

תֵאוּר
· הפעל אפשרות זו כדי להחיל את תכונת ה-ECC על בלוקי זיכרון RAM פנימיים של מעבד Nios V. · תכונות ECC מזהות שגיאות של עד 2 סיביות ומגיבות בהתאם להתנהגות הבאה:
— אם מדובר בשגיאת סיבית בודדת הניתנת לתיקון והאפשרות "הפעל תיקון סיבית בודדת" כבויה, המעבד ימשיך לפעול לאחר תיקון השגיאה בצינור המעבד. עם זאת, התיקון אינו משתקף בזיכרונות המקור.
— אם מדובר בשגיאת סיבית בודדת הניתנת לתיקון והאפשרות "הפעל תיקון סיבית בודדת" מופעלת, המעבד ימשיך לפעול לאחר תיקון השגיאה בצינור המעבד ובזיכרונות המקור.
— אם מדובר בשגיאה שלא ניתן לתקן, המעבד עוצר את פעולתו.
אפשר תיקון של ביט בודד על בלוקי זיכרון מוטמעים בליבה.

2.1.1.3.8. לשונית הוראות מותאמות אישית

פֶּתֶק:

כרטיסייה זו זמינה רק עבור ליבת מעבד Nios V/g.

הוראות מותאמות אישית Nios V הוראות מותאמות אישית טבלת ממשק חומרה
טבלת מאקרו של תוכנת הדרכה מותאמת אישית של Nios V

תֵאוּר
מעבד Nios V משתמש בטבלה זו כדי להגדיר את ממשקי ניהול ההוראות המותאמים אישית שלו.
ממשקי ניהול הוראות מותאמים אישית מוגדרים מקודדים באופן ייחודי על ידי Opcode (CUSTOM0-3) ו-3 סיביות של funct7[6:4].
· ניתן להגדיר עד 32 ממשקי ניהול הוראות מותאמים אישית נפרדים.
מעבד Nios V משתמש בטבלה זו כדי להגדיר קידודי תוכנה מותאמים אישית עבור ממשקי ניהול הוראות מותאמים אישית מוגדרים.
עבור כל קידוד תוכנה של הוראה מותאמת אישית מוגדר, קוד ההפעלה (CUSTOM0-3) ו-3 ביטים של קידוד funct7[6:4] חייבים להיות בקורלציה לקידוד ממשק מנהל הוראות מותאם אישית מוגדר בטבלת ממשק החומרה של הוראות מותאמות אישית.
ניתן להשתמש בפונקציות funct7[6:4], funct7[3:0] ו-funct3[2:0] כדי להגדיר קידוד נוסף עבור הוראה מותאמת אישית נתונה, או לציין זאת כ-X שיועבר כארגומנטים נוספים של הוראה.
מעבד Nios V מספק קידודי תוכנה מותאמים אישית מוגדרים כפקודות מאקרו C שנוצרו ב- system.h, ועוקבים אחר פורמט הוראות RISC-V מסוג R.
· ניתן להשתמש במנומוניקה כדי להגדיר שמות מותאמים אישית עבור: — פקודות המאקרו של C שנוצרו ב- system.h.
— מנמנוניקות ניפוי השגיאות של GDB שנוצרו בקובץ custom_instruction_debug.xml.

מידע קשור
AN 977: הוראות מותאמות אישית למעבד Nios V למידע נוסף על הוראות מותאמות אישית המאפשרות לך להתאים אישית את מעבד Nios® V לצרכים של יישום מסוים.

מדריך תכנון מעבד משובץ Nios® V 22

שלח משוב

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות 726952 | 2025.07.16
2.1.2. הגדרת תכנון רכיבי מערכת
השתמשו במעצב הפלטפורמות כדי להגדיר את מאפייני החומרה של מערכת מעבד Nios V ולהוסיף את הרכיבים הרצויים. התרשים הבא מדגים עיצוב בסיסי של מערכת מעבד Nios V עם הרכיבים הבאים: · ליבת מעבד Nios V · זיכרון על השבב · JTAG UART · טיימר אינטרוולים (אופציונלי)(1)
כאשר נוסף זיכרון על-שבב חדש למערכת של פלטפורמת מעצב, בצע סנכרון מידע מערכת כדי לשקף את רכיבי הזיכרון שנוספו באיפוס. לחלופין, ניתן להפעיל את הסנכרון האוטומטי בפלטפורמת מעצב כדי לשקף אוטומטית את השינויים האחרונים ברכיבים.
איור 11. דוגמאampחיבור מעבד Nios V עם ציוד היקפי אחר ב-Platform Designer

(1) יש לך אפשרות להשתמש בתכונות הטיימר הפנימי של Nios V כדי להחליף את טיימר המרווחים החיצוני ב-Platform Designer.

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 23

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות
726952 | 2025.07.16
עליך גם להגדיר פיני פעולה לייצוא כצינור במערכת פלטפורמת מעצב שלך. לדוגמהampרשימת פינים של פעולה תקינה של מערכת FPGA מוגדרת להלן, אך לא רק:
· שעון
· איפוס
· אותות קלט/פלט
2.1.3. ציון כתובות בסיס וסדרי עדיפויות לבקשות פסיקה
כדי לציין כיצד הרכיבים שנוספו בתכנון פועלים יחד ליצירת מערכת, עליך להקצות כתובות בסיס לכל רכיב של סוכן ולהקצות עדיפויות של בקשת פסיקה (IRQ) עבור ה-J.TAG UART וטיימר המרווחים. מעצב הפלטפורמה מספק פקודה - Assign Base Addresses - אשר מקצה אוטומטית כתובות בסיס מתאימות לכל הרכיבים במערכת. עם זאת, ניתן להתאים את כתובות הבסיס בהתאם לצרכים שלכם.
להלן מספר הנחיות להקצאת כתובות בסיס:
ליבת מעבד Nios V כוללת טווח כתובות של 32 סיביות. כדי לגשת לרכיבי סוכן, כתובת הבסיס שלהם חייבת להיות בטווח שבין 0x00000000 ל- 0xFFFFFFFF.
· תוכניות Nios V משתמשות בקבועים סמליים כדי להתייחס לכתובות. אינך חייב לבחור ערכי כתובת שקל לזכור.
· ערכי כתובות המבדילים רכיבים עם הפרש כתובות של סיבית אחת בלבד מייצרים חומרה יעילה יותר. אין צורך לדחוס את כל כתובות הבסיס לטווח הכתובות הקטן ביותר האפשרי מכיוון שדחיסה יכולה ליצור חומרה פחות יעילה.
· מעצב הפלטפורמות אינו מנסה ליישר רכיבי זיכרון נפרדים בטווח זיכרון רציף. לדוגמהampאם ברצונך שמספר רכיבי זיכרון על השבב יהיו ניתנים לטיפול כטווח זיכרון רציף אחד, עליך להקצות במפורש כתובות בסיס.
מעצב הפלטפורמות מספק גם פקודת אוטומציה - Assign Interrupt Numbers אשר מחברת אותות IRQ כדי לייצר תוצאות חומרה תקפות. עם זאת, הקצאת IRQs ביעילות דורשת הבנה של התנהגות תגובת המערכת הכוללת. מעצב הפלטפורמות אינו יכול לנחש ניחושים מושכלים לגבי הקצאת ה-IRQ הטובה ביותר.
לערך ה-IRQ הנמוך ביותר יש את העדיפות הגבוהה ביותר. במערכת אידיאלית, אלטרה ממליצה שרכיב הטיימר יקבל את ה-IRQ בעל העדיפות הגבוהה ביותר, כלומר, את הערך הנמוך ביותר, כדי לשמור על דיוק תקתוק שעון המערכת.
במקרים מסוימים, ייתכן שתקצאו עדיפות גבוהה יותר להתקנים היקפיים בזמן אמת (כגון בקרי וידאו), מה שדורש קצב פסיקות גבוה יותר מאשר רכיבי טיימר.
מידע קשור
מדריך למשתמש של Quartus Prime Pro Edition: מידע נוסף על יצירת מערכת עם Platform Designer.

מדריך תכנון מעבד משובץ Nios® V 24

שלח משוב

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות 726952 | 2025.07.16
2.2. שילוב מערכת מעצב הפלטפורמות בפרויקט Quartus Prime
לאחר יצירת עיצוב מערכת Nios V ב-Platform Designer, בצע את המשימות הבאות כדי לשלב את מודול מערכת Nios V בפרויקט עיצוב FPGA של Quartus Prime. · צור מופע של מודול מערכת Nios V בפרויקט Quartus Prime · חבר אותות ממודול מערכת Nios V לאותות אחרים בלוגיקת ה-FPGA · הקצא מיקום פינים פיזיים · הגבל את עיצוב ה-FPGA
2.2.1. יצירת מופעים של מודול מערכת מעבד Nios V בפרויקט Quartus Prime
מעצב הפלטפורמות יוצר ישות עיצוב מודול מערכת שניתן ליצור ב-Quartus Prime. אופן יצירת המופע של מודול המערכת תלוי בשיטת הזנת העיצוב עבור פרויקט Quartus Prime הכולל. לדוגמהampלדוגמה, אם השתמשת ב-Verilog HDL להזנת תכנון, צור מופע של מודול המערכת מבוסס Verilog. אם אתה מעדיף להשתמש בשיטת דיאגרמת הבלוקים להזנת תכנון, צור מופע של סמל מודול המערכת .bdf. file.
2.2.2. חיבור אותות והקצאת מיקומי פינים פיזיים
כדי לחבר את עיצוב ה-FPGA של Altera לעיצוב ברמת הלוח, בצעו את המשימות הבאות: · זהו את ה-level top-level file עבור העיצוב והאותות שלך לחיבור לאלטרה חיצונית
פיני התקן FPGA. · להבין אילו פינים לחבר באמצעות מדריך המשתמש בתכנון ברמת הלוח או
סכמות. · הקצאת אותות בתכנון ברמה העליונה לפורטים בהתקן Altera FPGA שלך באמצעות פין
כלי משימה.
מערכת פלטפורמת העיצוב שלך יכולה להיות העיצוב ברמה העליונה. עם זאת, FPGA של Altera יכול לכלול גם לוגיקה נוספת המבוססת על הצרכים שלך וכך להציג עיצוב ברמה העליונה מותאם אישית. fileברמה העליונה file מחבר את אותות מודול מערכת מעבד Nios V ללוגיקת תכנון אחרת של Altera FPGA.
מידע קשור מדריך למשתמש של Quartus Prime Pro Edition: אילוצי עיצוב
2.2.3. הגבלת תכנון FPGA של Altera
תכנון נכון של מערכת FPGA של Altera כולל אילוצי תכנון כדי להבטיח שהתכנון יעמוד בדרישות סגירת תזמון ואילוצי לוגיקה אחרים. עליך להגביל את תכנון ה-FPGA של Altera שלך לעמוד בדרישות אלו במפורש באמצעות כלים המסופקים בתוכנת Quartus Prime או בספקי EDA של צד שלישי. תוכנת Quartus Prime משתמשת באילוצים המסופקים במהלך שלב הקומפילציה כדי לקבל את תוצאות המיקום האופטימליות.

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 25

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות
726952 | 2025.07.16
מידע קשור · מדריך למשתמש של Quartus Prime Pro Edition: אילוצי תכנון · שותפי EDA של צד שלישי · מדריך למשתמש של Quartus Prime Pro Edition: מנתח תזמון
2.3. תכנון מערכת זיכרון מעבד Nios V
סעיף זה מתאר את שיטות העבודה המומלצות לבחירת התקני זיכרון במערכת משובצת של Platform Designer עם מעבד Nios V והשגת ביצועים מיטביים. התקני זיכרון ממלאים תפקיד קריטי בשיפור הביצועים הכוללים של מערכת משובצת. זיכרון מערכת משובצת מאחסן את הוראות התוכנית והנתונים.
2.3.1. זיכרון נדיף
הבדל עיקרי בסוג זיכרון הוא תנודתיות. זיכרון נדיף שומר את תוכנו רק בזמן שאתה מספק חשמל להתקן הזיכרון. ברגע שאתה מנתק את החשמל, הזיכרון מאבד את תוכנו.
Exampסוגי זיכרון נדיפים הם RAM, מטמון ורגיסטרים. אלו הם סוגי זיכרון מהירים המשפרים את ביצועי הריצה. אלטרה ממליצה לטעון ולבצע הוראות מעבד Nios V ב-RAM ולשלב את ליבת ה-IP של Nios V עם IP של זיכרון על-שבב או IP של ממשק זיכרון חיצוני לקבלת ביצועים מיטביים.
כדי לשפר את הביצועים, ניתן לבטל רכיבי התאמה נוספים של פלטפורמת מעצב על ידי התאמת סוג או רוחב ממשק מנהל נתוני מעבד Nios V עם זיכרון RAM של האתחול. לדוגמהample, ניתן להגדיר זיכרון On-Chip II עם ממשק AXI-4 של 32 סיביות, התואם את ממשק מנהל הנתונים של Nios V.
מידע קשור · מרכז תמיכה IP של ממשקי זיכרון חיצוניים · זיכרון על-שבב (RAM או ROM) IP של Altera FPGA · זיכרון על-שבב II (RAM או ROM) IP של Altera FPGA · יישום מעבד Nios V Execute-In-Place מ-OCRAM בעמוד 54
2.3.1.1. תצורת זיכרון על-שבב - RAM או ROM
ניתן להגדיר את כתובות ה-IP של זיכרון על-שבב של Altera FPGA כ-RAM או ROM. · RAM מספק יכולת קריאה וכתיבה ובעל אופי תנודתי. אם אתה
בעת אתחול מעבד Nios V מזיכרון RAM על השבב, עליך לוודא שתוכן האתחול נשמר ולא פגום במקרה של איפוס במהלך זמן ריצה. · אם מעבד Nios V מאתחל מ-ROM, כל באג תוכנה במעבד Nios V לא יוכל לדרוס בטעות את תוכן הזיכרון על השבב. ובכך להפחית את הסיכון לפגיעה בתוכנת האתחול.
מידע קשור · זיכרון על-שבב (RAM או ROM) כתובת IP של Altera FPGA · זיכרון על-שבב II (RAM או ROM) כתובת IP של Altera FPGA · יישום מעבד Nios V Execute-In-Place מ-OCRAM בעמוד 54

מדריך תכנון מעבד משובץ Nios® V 26

שלח משוב

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות 726952 | 2025.07.16
2.3.1.2. מטמונים
זיכרונות על-שבב משמשים בדרך כלל ליישום פונקציונליות המטמון בגלל זמן ההשהיה הנמוך שלהם. מעבד Nios V משתמש בזיכרון על-שבב עבור מטמוני ההוראות והנתונים שלו. הקיבולת המוגבלת של זיכרון על-שבב בדרך כלל אינה בעיה עבור מטמונים מכיוון שהם בדרך כלל קטנים.
מטמונים משמשים בדרך כלל בתנאים הבאים:
זיכרון רגיל ממוקם מחוץ לשבב ובעל זמן גישה ארוך יותר מאשר זיכרון על השבב.
· ניתן להתאים את החלקים הקריטיים לביצועים של קוד התוכנה למטמון ההוראות, ובכך לשפר את ביצועי המערכת.
· ניתן להתאים את החלק הקריטי לביצועים, הנפוץ ביותר של הנתונים, למטמון הנתונים, ובכך לשפר את ביצועי המערכת.
הפעלת מטמונים במעבד Nios V יוצרת היררכיית זיכרון, אשר ממזערת את זמן הגישה לזיכרון.
2.3.1.2.1. אזור פריפריאלי
אסור לשמור במטמון כל כתובות IP של ציוד היקפי משובץ, כגון UART, I2C ו-SPI. מטמון מומלץ מאוד עבור זיכרונות חיצוניים המושפעים מזמן גישה ארוך, בעוד שזיכרונות פנימיים על השבב עשויים להיות נשללים עקב זמן הגישה הקצר שלהם. אסור לשמור במטמון כתובות IP של ציוד היקפי משובץ, כגון UART, I2C ו-SPI, למעט זיכרונות. זה חשוב מכיוון שאירועים ממכשירים חיצוניים, כגון התקני סוכן המעדכנים את כתובות ה-IP הרכות, אינם נלכדים על ידי מטמון המעבד, ובתורם אינם מתקבלים על ידי המעבד. כתוצאה מכך, אירועים אלה עלולים לעבור מבלי משים עד לריקון המטמון, מה שעלול להוביל להתנהגות לא מכוונת במערכת שלך. לסיכום, האזור הממופה של כתובות ה-IP של ציוד היקפי משובץ אינו ניתן למטמון וחייב להימצא בתוך האזורים ההיקפיים של המעבד.
כדי להגדיר אזור פריפריאלי, בצע את השלבים הבאים:
1. פתחו את מפת הכתובות של המערכת במעצב הפלטפורמה.
2. נווטו למפת הכתובות של מנהל ההוראות ומנהל הנתונים של המעבד.
3. זהה את ההתקנים ההיקפיים והזיכרונות במערכת שלך.
איור 12. דוגמאampמפת הכתובות

הערה: החצים הכחולים מצביעים על זיכרונות. 4. קבצו את הציוד ההיקפי:
א. זיכרון הניתן לאחסון במטמון ב. ציוד היקפי כלא ניתן לאחסון במטמון

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 27

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות
726952 | 2025.07.16

טבלה 19. אזורים הניתנים לאחסון במטמון ואזורים שאינם ניתנים לאחסון במטמון

כָּפוּף

מפת כתובת

סטָטוּס

אזור פריפריאלי

גוֹדֶל

כתובת בסיס

user_application_mem.s1

0x0 ~ 0x3ffff

ניתן לקובץ שמור

לא

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

ניתן למטמון

65536 בתים לא רלוונטי

0x40000 לא זמין

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

ניתן לשמור במטמון

144 בתים (גודל מינימלי הוא 65536 בתים)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

לא ניתן למטמון

uart.avalon_jtag_עֶבֶד

0x54088 ~ 0x5408f

לא ניתן למטמון

5. יישרו את האזורים ההיקפיים לגדלים הספציפיים שלהם:
· למשלampלדוגמה, אם הגודל הוא 65536 בתים, הוא מתאים ל-0x10000 בתים. לכן, כתובת הבסיס המותרת חייבת להיות כפולה של 0x10000.
· הקובץ CPU.dm_agent משתמש בכתובת בסיס של 0x40000, שהיא כפולה של 0x10000. כתוצאה מכך, אזור היקפי A, בגודל של 65536 בתים וכתובת בסיס של 0x40000, עומד בדרישות.
· כתובת הבסיס של אוסף האזורים שאינם ניתנים לאחסון במטמון בכתובת 0x54000 אינה כפולה של 0x10000. עליך להקצות אותם מחדש לכתובת 0x60000 או לכפולה אחרת של 0x10000. לפיכך, אזור היקפי B, שגודלו 65536 בתים וכתובת הבסיס שלו 0x60000, עומד בקריטריונים.

טבלה 20. אזורים הניתנים לאחסון במטמון ואזורים שאינם ניתנים לאחסון במטמון עם הקצאה מחדש

כָּפוּף

מפת כתובת

סטָטוּס

אזור פריפריאלי

גוֹדֶל

כתובת בסיס

user_application_mem.s1

0x0 ~ 0x3ffff

ניתן לקובץ שמור

לא

cpu.dm_agent

0x40000 ~ 0x4ffff

65536 בתים שאינם ניתנים לאחסון במטמון

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

ניתן לקובץ שמור

לא

bootcopier_ram.s1 cpu.timer_sw_agent ‏תיבת דואר אלקטרוני.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

ניתן לשמור במטמון ניתן לשמור במטמון ניתן לשמור במטמון ניתן לשמור במטמון

144 בתים (גודל מינימלי הוא 65536 בתים)

0x60000

uart.avalon_jtag_עֶבֶד

0x60088 ~ 0x6008f

לא ניתן למטמון

2.3.1.3. זיכרון מצומד היטב
זיכרונות מצומדים היטב (TCM) ממומשים באמצעות זיכרון על-שבב מכיוון שההשהיה הנמוכה שלהם הופכת אותם למתאימים היטב למשימה. TCM הם זיכרונות הממופים במרחב הכתובות הטיפוסי אך בעלי ממשק ייעודי למיקרו-מעבד ובעלי תכונות ביצועים גבוהים והשהיה נמוכה של זיכרון מטמון. TCM מספק גם ממשק כפוף למארח החיצוני. למעבד ולמארח החיצוני יש את אותה רמת הרשאה לטיפול ב-TCM.

מדריך תכנון מעבד משובץ Nios® V 28

שלח משוב

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות
726952 | 2025.07.16

פֶּתֶק:

כאשר יציאת TCM הכפופה מחוברת למארח חיצוני, היא עשויה להופיע עם כתובת בסיס שונה מכתובת הבסיס שהוקצתה בליבת המעבד. Altera ממליצה ליישר את שתי הכתובות לאותו ערך.

2.3.1.4. ממשק זיכרון חיצוני (EMIF)
EMIF (ממשק זיכרון חיצוני) פועל באופן דומה ל-SRAM (זיכרון גישה אקראית סטטי), אך הוא דינמי ודורש רענון תקופתי כדי לשמור על תוכנו. תאי הזיכרון הדינמיים ב-EMIF קטנים בהרבה מתאי הזיכרון הסטטיים ב-SRAM, מה שמביא להתקני זיכרון בעלי קיבולת גבוהה יותר ועלות נמוכה יותר.
בנוסף לדרישת הרענון, ל-EMIF יש דרישות ממשק ספציפיות שלעתים קרובות מצריכות חומרת בקר מיוחדת. בניגוד ל-SRAM, שיש לו סט קבוע של שורות כתובת, EMIF מארגן את שטח הזיכרון שלו לבנקים, שורות ועמודות. מעבר בין בנקים לשורות מכניס תקורה מסוימת, לכן יש לסדר בקפידה את גישות הזיכרון כדי להשתמש ב-EMIF ביעילות. EMIF גם מרבב כתובות שורות ועמודות על פני אותם קווי כתובת, מה שמפחית את מספר הפינים הנדרשים עבור גודל EMIF נתון.
גרסאות מהירות יותר של EMIF, כגון DDR, DDR2, DDR3, DDR4 ו-DDR5, מציבות דרישות קפדניות לשלמות אות שמתכנני PCB חייבים לקחת בחשבון.
התקני EMIF מדורגים בין סוגי ה-RAM בעלי הקיבולת הגבוהה והחסכוניים ביותר הזמינים, מה שהופך אותם לאופציה פופולרית. רכיב מפתח בממשק EMIF הוא IP של EMIF, המנהל משימות הקשורות לריבוב כתובות, רענון ומעבר בין שורות ובנקים. עיצוב זה מאפשר לשאר המערכת לגשת ל-EMIF מבלי להבין את הארכיטקטורה הפנימית שלה.

מידע קשור ממשקי זיכרון חיצוניים מרכז תמיכה IP

2.3.1.4.1. כתובת IP של מרחיב טווח כתובות
כתובת ה-IP של מאריך הכתובות Altera FPGA מאפשרת לממשקי מארח בעלי מפות זיכרון לגשת למפת כתובות גדולה או קטנה יותר מרוחב אותות הכתובת שלהם. כתובת ה-IP של מאריך הכתובות מפצל את המרחב הניתן לכתובת לחלונות נפרדים מרובים כך שהמארח יוכל לגשת לחלק המתאים של הזיכרון דרך החלון.
מאריך טווח הכתובות אינו מגביל את רוחב המארח והסוכן לתצורה של 32 סיביות ו-64 סיביות. ניתן להשתמש במאריך טווח הכתובות עם חלונות כתובת של 1-64 סיביות.

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 29

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות
726952 | 2025.07.16

איור 13. מאריך טווח כתובות של Altera FPGA IP
כתובת סוכן

מאריך טווח כתובת

טבלת מיפוי
יציאת בקרה A

…

אוגר בקרה 0 אוגר בקרה Z-1

כתובת מארח מורחבת H

מידע קשור
מדריך למשתמש של Quartus® Prime Pro Edition: מעצב פלטפורמה עיין בנושא Address Span Extender Intel® FPGA IP לקבלת מידע נוסף.

2.3.1.4.2. שימוש בכתובת IP של Address Span Extender עם מעבד Nios V
מעבד Nios V בעל 32 סיביות יכול לטפל בטווח כתובות של עד 4 ג'יגה-בייט. אם ה-EMIF מכיל יותר מ-4 ג'יגה-בייט של זיכרון, הוא חורג מטווח הכתובות המרבי הנתמך, מה שהופך את מערכת מעצב הפלטפורמה לשגויה. נדרשת כתובת IP של Address Span Extender כדי לפתור בעיה זו על ידי חלוקת מרחב כתובות EMIF יחיד לחלונות קטנים יותר מרובים.
אלטרה ממליצה לקחת בחשבון את הפרמטרים הבאים.

טבלה 21. פרמטרים של מאריך טווח כתובות

פָּרָמֶטֶר

הגדרות מומלצות

רוחב נתיב הנתונים
רוחב כתובת בייט ראשי מורחב

בחר 32 סיביות, אשר מתחבר למעבד 32 סיביות. תלוי בגודל זיכרון ה-EMIF.

רוחב כתובת מילת עבד רוחב ספירת פרצים

בחר 2 ג'יגה-בייט או פחות. טווח הכתובות הנותר של מעבד Nios V שמור עבור כתובות IP רכות מוטמעות אחרות.
התחל עם 1 והגדל ערך זה בהדרגה כדי לשפר את הביצועים.

מספר חלונות משנה

בחר חלון משנה אחד אם אתה מחבר את EMIF למעבד Nios V כזיכרון הוראות וזיכרון נתונים, או שניהם. מעבר בין חלונות משנה מרובים בזמן שמעבד Nios V מבצע ביצוע מ-EMIF הוא מסוכן.

הפעלת יציאת בקרת עבדים

השבת את יציאת בקרת העבד אם אתה מחבר EMIF למעבד Nios V כהוראה ו/או כהוראה ו/או זיכרון נתונים. אותן חששות כמו מספר חלונות המשנה.

מספר מקסימלי של קריאות ממתינות

התחל עם 1 והגדל ערך זה בהדרגה כדי לשפר את הביצועים.

מדריך תכנון מעבד משובץ Nios® V 30

שלח משוב

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות 726952 | 2025.07.16
איור 14. חיבור פקודה ומנהל נתונים למאריך טווח כתובות

איור 15. מיפוי כתובות

שימו לב ש-Address Span Extender יכול לגשת לכל שטח הזיכרון של 8 ג'יגה-בייט של ה-EMIF. עם זאת, באמצעות Address Span Extender, מעבד ה-Nios V יכול לגשת רק לשטח הזיכרון הראשון של 1 ג'יגה-בייט של ה-EMIF.

איור 16. תרשים בלוקים מפושט

מערכת מעצב פלטפורמה

3 ג'יגה-בייט שנותרו

כתובת מעבד Nios V

טווח הוא עבור מוטמע

NNioios sVV PProrocecsesosor r
M

כתובות IP רכות באותה מערכת.
חלון של 1 ג'יגה-בייט

טווח כתובת

מאריך

רק ה-1 ג'יגה-בייט הראשונים

של זיכרון EMIF מחובר ל-Nios V

EMIF

מעבד.

8 ג'יגה-בייט
S

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 31

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות
726952 | 2025.07.16
2.3.1.4.3. הגדרת התקן זיכרון מקשר מסוג Address Span Extender 1. הגדר את ה-Address Span Extender ‏(EMIF) כווקטור האיפוס. לחלופין, ניתן להקצות את וקטור האיפוס של מעבד Nios V לזיכרונות אחרים, כגון OCRAM או התקני פלאש.
איור 17. אפשרויות מרובות כווקטור איפוס
עם זאת, עורך חבילת התמיכה של הלוח (BSP) אינו יכול לרשום באופן אוטומטי את מאריך טווח הכתובות (EMIF) כזיכרון תקין. בהתאם לבחירה שביצעת, תראה שני מצבים שונים כפי שמוצג באיורים הבאים. איור 18. שגיאת BSP בעת הגדרת מאריך טווח הכתובות (EMIF) כווקטור איפוס.

מדריך תכנון מעבד משובץ Nios® V 32

שלח משוב

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות 726952 | 2025.07.16
איור 19. EMIF חסר בעת הגדרת זיכרונות אחרים כווקטור איפוס

2. עליך להוסיף ידנית את מאריך טווח הכתובות (EMIF) באמצעות האפשרויות הוסף התקן זיכרון, הוסף אזור זיכרון מקשר ו-הוסף מיפויי מקטע מקשר בכרטיסייה סקריפט מקשר BSP.
3. בצע את השלבים הבאים:
א. קבע את טווח הכתובות של מאריך טווח הכתובות באמצעות מפת הזיכרון (הדוגמה)ampבאיור הבא משתמש בטווח Address Span Extender מ- 0x0 עד 0x3fff_ffff).
איור 20. מפת זיכרון

ב. לחץ על הוסף התקן זיכרון, ומלא בהתאם למידע במפת הזיכרון של העיצוב שלך: i. שם התקן: emif_ddr4. הערה: ודא שאתה מעתיק את אותו שם ממפת הזיכרון. ii. כתובת בסיס: 0x0 iii. גודל: 0x40000000
ג. לחץ על הוסף כדי להוסיף אזור זיכרון מקשר חדש:

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 33

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות
726952 | 2025.07.16

טבלה 22. הוספת אזור זיכרון מקשר

צעדים

איפוס וקטור

emif_ddr4

זיכרונות אחרים

הוסף אזור זיכרון מקשר חדש בשם איפוס. הוסף אזור זיכרון מקשר חדש עבור ה-

· שם אזור: איפוס

emif_ddr4.

גודל אזור: 0x20

· שם אזור: emif_ddr4

· התקן זיכרון: emif_ddr4

גודל אזור: 0x40000000

· קיזוז זיכרון: 0x0

· התקן זיכרון: emif_ddr4

· קיזוז זיכרון: 0x0

הוסף אזור זיכרון מקשר חדש עבור ה-

emif_ddr4 שנותר.

· שם אזור: emif_ddr4

גודל אזור: 0x3fffffe0

· התקן זיכרון: emif_ddr4

· קיזוז זיכרון: 0x20

איור 21. אזור קישור בעת הגדרת מאריך טווח כתובות (EMIF) כווקטור איפוס

איור 22. אזור קישור בעת הגדרת זיכרונות אחרים כווקטור איפוס
ד. לאחר הוספת emif_ddr4 ל-BSP, ניתן לבחור אותו עבור כל מקטע קישור.
איור 23. תוספת של Address Span Extender (EMIF) בהצלחה

ה. התעלם מהאזהרה לגבי התקן זיכרון emif_ddr4 שאינו גלוי בתכנון ה-SOPC.
ו. המשך ליצירת BSP.
מידע קשור מבוא לשיטות אתחול מעבד Nios V בעמוד 51

מדריך תכנון מעבד משובץ Nios® V 34

שלח משוב

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות 726952 | 2025.07.16
2.3.2. זיכרון בלתי נדיף
זיכרון לא נדיף שומר את תוכנו כאשר החשמל כבה, מה שהופך אותו לבחירה טובה לאחסון מידע שהמערכת חייבת לאחזר לאחר מחזור הפעלה מחדש של המערכת. זיכרון לא נדיף בדרך כלל מאחסן קוד אתחול של המעבד, הגדרות יישומים קבועות ונתוני תצורה של Altera FPGA. למרות שלזיכרון לא נדיף יש יתרון...tagכדי לשמור את הנתונים שלו כשמנתקים את החשמל, הוא איטי בהרבה בהשוואה לזיכרון נדיף, ולעתים קרובות כולל הליכי כתיבה ומחיקה מורכבים יותר. זיכרון לא נדיף בדרך כלל מובטח שניתן יהיה למחוק אותו רק מספר פעמים נתון, ולאחר מכן הוא עלול להיכשל.
Exampסוגי זיכרון לא נדיף כוללים את כל סוגי הזיכרון הבזק, EPROM ו-EEPROM. Altera ממליצה לאחסן זרמי סיביות של Altera FPGA ותמונות תוכנית Nios V בזיכרון לא נדיף, ולהשתמש בזיכרון הבזק טורי כהתקן אתחול עבור מעבדי Nios V.
מידע קשור
מדריך למשתמש של ממשק פלאש טורי גנרי של Altera FPGA IP
· מדריך למשתמש ב-Altera FPGA IP עבור לקוח תיבת דואר · מדריך למשתמש ב-MAX® 10 זיכרון פלאש למשתמש: ליבת IP Altera FPGA פלאש על שבב
2.4. שיטות עבודה מומלצות לשעונים ואיפוסים
חשוב להבין כיצד תחום השעון והאיפוס של מעבד Nios V מקיימים אינטראקציה עם כל ציוד היקפי שהוא מתחבר אליו. מערכת מעבד Nios V פשוטה מתחילה עם תחום שעון יחיד, וזה יכול להסתבך עם מערכת מרובת תחומי שעון כאשר תחום שעון מהיר מתנגש עם תחום שעון איטי. עליכם לשים לב ולהבין כיצד התחומים השונים הללו יוצאים ברצף לאחר האיפוס ולוודא שאין בעיות עדינות.
למטרת שיטות עבודה מומלצות, Altera ממליצה למקם את מעבד Nios V ואת זיכרון האתחול באותו תחום שעון. אין לשחרר את מעבד Nios V מאיפוס בתחום שעון מהיר כאשר הוא מאתחל מזיכרון שנמצא בתחום שעון איטי מאוד, דבר שעלול לגרום לשגיאת אחזור הוראות. ייתכן שתזדקק לריצוף ידני מעבר למה ש-Platform Designer מספק כברירת מחדל, ותכנן את טופולוגיית שחרור האיפוס בהתאם למקרה השימוש שלך. אם ברצונך לאפס את המערכת שלך לאחר שהיא תפעל ותפעל לזמן מה, יש ליישם את אותם שיקולים על ריצוף איפוס המערכת ועל דרישת האתחול לאחר האיפוס.
2.4.1. מערכת JTAG שָׁעוֹן
ציון אילוצי השעון בכל מערכת מעבד Nios V הוא שיקול חשוב בתכנון המערכת והוא נדרש לתקינות והתנהגות דטרמיניסטית. מנתח התזמון Quartus Prime מבצע ניתוח תזמון סטטי כדי לאמת את ביצועי התזמון של כל הלוגיקה בתכנון שלך באמצעות מתודולוגיית אילוצים, ניתוח ודיווח סטנדרטיים בתעשייה.
Exampפרק 1. שעון בסיסי של 100 מגה-הרץ עם מחזור עבודה של 50/50 ו-J של 16 מגה-הרץTAG שָׁעוֹן
#**************************************************************** # צור שעון 100 מגה-הרץ #**************************************************************** create_clock -name {clk} -period 10 [get_ports {clk}] #************************ צור 16 מגה-הרץ JTAG שעון #************************

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 35

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] מידע קשור ספר הבישול של Quartus Prime Timing Analyzer
2.4.2. ממשק בקשת איפוס
מעבד Nios V כולל בקשת איפוס אופציונלית. בקשת האיפוס מורכבת מאותות reset_req ו- reset_req_ack.
כדי להפעיל את בקשת האיפוס ב-Platform Designer: 1. הפעל את עורך פרמטרי ה-IP של מעבד Nios V. 2. בהגדרה Use Reset Request, הפעל את Add Reset Request Interface.
אוֹפְּצִיָה.
איור 24. הפעלת בקשת איפוס מעבד Nios V
אות reset_req פועל כמו פסיקה. כאשר אתה מפעיל את reset_req, אתה מבקש לאפס את הליבה. הליבה ממתינה לכל טרנזקציית אפיק שטרם בוצעה כדי להשלים את פעולתה. לדוגמהampלדוגמה, אם ישנה עסקת גישה לזיכרון ממתינה, הליבה ממתינה לתגובה מלאה. באופן דומה, הליבה מקבלת כל תגובת הוראה ממתינה אך אינה מפיקה בקשת הוראה לאחר קבלת האות reset_req.
פעולת האיפוס מורכבת מהזרימה הבאה: 1. השלמת כל הפעולות הממתינות 2. ריקון הצינור הפנימי 3. הגדרת מונה התוכנית לווקטור האיפוס 4. איפוס הליבה. כל פעולת האיפוס אורכת מספר מחזורי שעון. הפונקציה reset_req חייבת להישאר פעילה עד שיתקבל reset_req_ack, דבר המציין שפעולת איפוס הליבה הושלמה בהצלחה. אי ביצוע פעולה זו יגרום למצב הליבה להיות לא דטרמיניסטי.

מדריך תכנון מעבד משובץ Nios® V 36

שלח משוב

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות 726952 | 2025.07.16
2.4.2.1. מקרי שימוש טיפוסיים
ניתן להפעיל את אות reset_req מההפעלה כדי למנוע מליבת מעבד Nios V להתחיל ביצוע תוכנית מוקטור האיפוס שלה עד שמארחי FPGA אחרים במערכת יאתחלו את זיכרון האתחול של מעבד Nios V. במקרה זה, כל תת-המערכת יכולה לחוות איפוס חומרה נקי. מעבד Nios V מוחזק ללא הגבלת זמן במצב בקשת איפוס עד שמארחי FPGA אחרים יאתחלו את זיכרון האתחול של המעבד.
במערכת שבה עליך לאפס את ליבת מעבד Nios V מבלי לשבש את שאר המערכת, ניתן להפעיל את אות reset_req כדי לעצור באופן נקי את הפעולה הנוכחית של הליבה ולהפעיל מחדש את המעבד מוקטור האיפוס ברגע שהמערכת משחררת את אות reset_req_ack.
· מארח חיצוני יכול להשתמש בממשק בקשת האיפוס כדי להקל על יישום המשימות הבאות:
— לעצור את תוכנית מעבדי Nios V הנוכחית.
— טען תוכנית חדשה לזיכרון האתחול של מעבד Nios V.
— אפשר למעבד להתחיל להריץ את התוכנית החדשה.
אלטרה ממליצה ליישם מנגנון פסק זמן כדי לנטר את מצב אות reset_req_ack. אם ליבת מעבד Nios V נופלת למצב המתנה אינסופי ונתקעת מסיבה לא ידועה, reset_req_ack לא יכול לפעול ללא הגבלת זמן. מנגנון פסק הזמן מאפשר לך:
· הגדר פרק זמן קצוב לשחזור ובצע שחזור מערכת עם איפוס ברמת המערכת.
· בצע איפוס ברמת החומרה.
2.4.3. איפוס כתובת IP של הגרסה
התקנים מבוססי SDM של Altera משתמשים בארכיטקטורה מקבילית, מבוססת סקטורים, המפזרת את לוגיקת מארג הליבה על פני סקטורים מרובים. Altera ממליצה להשתמש ב-Reset Release Altera FPGA IP כאחד הקלטים הראשוניים למעגל האיפוס. התקנים מבוססי SDM של Intel® כוללים התקני Stratix® 10 ו-AgilexTM. התקנים מבוססי בלוקי בקרה אינם מושפעים מדרישה זו.
מידע קשור
AN 891: שימוש ב-IP של Reset Release Altera FPGA
2.5. הקצאת סוכן ברירת מחדל
מעצב הפלטפורמות מאפשר לך לציין סוכן ברירת מחדל הפועל כסוכן ברירת מחדל לתגובת שגיאה. סוכן ברירת המחדל שאתה מקצה מספק שירות תגובת שגיאה עבור מחשבים מארחים שמנסים גישה לא מפוענחת למפת הכתובות.
התרחישים הבאים מפעילים אירוע לא מפוענח:
· הפרת מצב אבטחה של עסקאות אפיק
· גישה לעסקות לאזור זיכרון לא מוגדר
· אירוע חריג וכו'.

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 37

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות
726952 | 2025.07.16

יש להקצות סוכן ברירת מחדל לטיפול באירועים כאלה, שבהם עסקה לא מוגדרת מנותבת לסוכן ברירת המחדל ולאחר מכן מגיבה למעבד Nios V בתגובת שגיאה.
מידע קשור
· מדריך למשתמש של Quartus Prime Pro Edition: מעצב פלטפורמה. קביעת סוכן ברירת מחדל
· מדריך למשתמש של Quartus Prime Pro Edition: מעצב פלטפורמה. תגובת שגיאה, עבד, Altera FPGA IP
· גיטהאב – רכיבי איפוס משלימים עבור Qsys

2.6. הקצאת סוכן UART להדפסה
הדפסה שימושית לאיתור שגיאות ביישום התוכנה, כמו גם לניטור מצב המערכת. אלטרה ממליצה להדפיס מידע בסיסי כגון הודעת אתחול, הודעת שגיאה והתקדמות הביצוע של יישום התוכנה.
הימנעו משימוש בפונקציית הספרייה printf() בנסיבות הבאות: · ספריית printf() גורמת לאפליקציה להיעצר אם אף מחשב מארח לא קורא את הפלט.
זה חל על ה-JTAG UART בלבד. · ספריית printf() צורכת כמויות גדולות של זיכרון תוכנית.

2.6.1. מניעת עצירות על ידי ה-JTAG UART

טבלה 23. הבדלים בין UART מסורתי ל-JTAG UART

סוג UART UART מסורתי

תֵאוּר
משדר נתונים טוריים ללא קשר לשאלה האם מארח חיצוני מאזין או לא. אם אף מארח לא קורא את הנתונים הטוריים, הנתונים אובדים.

JTAG UART

כותב את הנתונים המועברים למאגר פלט ומסתמך על מארח חיצוני שיקרא מהמאגר כדי לרוקן אותו.

ה- J.TAG מנהל התקן UART ממתין כאשר מאגר הפלט מלא. ה-JTAG מנהל התקן UART ממתין לקריאה של מחשב מארח חיצוני ממאגר הפלט לפני כתיבת נתוני שידור נוספים. תהליך זה מונע אובדן של נתוני שידור.
עם זאת, כאשר ניפוי שגיאות במערכת אינו נדרש, כמו במהלך הייצור, מערכות משובצות נפרסות ללא מחשב מארח המחובר ל-J.TAG UART. אם המערכת בחרה את JTAG UART כסוכן UART, זה עלול לגרום לעיכוב המערכת מכיוון שאין מארח חיצוני מחובר.
כדי למנוע עצירה על ידי JTAG UART, החל את האפשרויות הבאות:

מדריך תכנון מעבד משובץ Nios® V 38

שלח משוב

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות
726952 | 2025.07.16

טבלה 24. מניעת עצירה על ידי JTAG UART

אפשרויות
אין ממשק UART ומנהל התקן
השתמש בממשק UART ובמנהל התקן אחרים
שימור JTAG ממשק UART (ללא דרייבר)

במהלך פיתוח חומרה (ב-Platform Designer)

במהלך פיתוח תוכנה (בעורך חבילות תמיכת הלוח)

הסר את י'TAG UART מהמערכת

הגדר את ה-hal.stdin, hal.stdout ו-hal.stderr כ-None.

החלף את י'TAG UART עם הגדרות רכות אחרות של hal.stdin, hal.stdout ו-hal.stderr

כתובת UART

עם כתובות IP רכות אחרות של UART.

שימור JTAG UART במערכת

· הגדר את ההגדרות hal.stdin, hal.stdout ו-hal.stderr כ-None בעורך חבילת התמיכה של הלוח.
· השבת את JTAG מנהל התקן UART בלשונית מנהל התקן BSP.

2.7. יTAG אותות
מודול ניפוי השגיאות של מעבד Nios V משתמש ב-JTAG ממשק להורדת תוכנה ELF וניפוי שגיאות בתוכנה. כאשר אתה מנפה שגיאות בעיצוב שלך עם ה-JTAG ממשק, ה-JTAG אותות TCK, TMS, TDI ו-TDO מיושמים כחלק מהתכנון. ציון ה-JTAG אילוצי אות בכל מערכת מעבד Nios V הם שיקול חשוב בתכנון המערכת ונדרשים לנכונות ולהתנהגות דטרמיניסטית.
אלטרה ממליצה שתדר שעון המערכת של כל עיצוב יהיה לפחות פי ארבעה מ-JTAG תדר השעון כדי להבטיח שליבת המכשור על השבב (OCI) מתפקדת כראוי.
מידע קשור · ספר הבישול של Quartus® Prime Timing Analyzer: JTAG אותות
למידע נוסף על JTAG הנחיות לאילוצי תזמון. · KDB: מדוע הורדת niosv נכשלת עם מעבד Nios® V/m שאינו מחובר בצנרת ב
JTAG תדר 24 מגהרץ או 16 מגהרץ?
2.8. אופטימיזציה של ביצועי מערכת מעצב הפלטפורמה
מעצב הפלטפורמות מספק כלים לאופטימיזציה של ביצועי חיבור המערכת עבור עיצובי FPGA של Altera.

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 39

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות
726952 | 2025.07.16
איור 25. דוגמה לאופטימיזציהamples

האקסיתampהאיור ממחיש את השלבים הבאים:
1. הוספת גשר צינורות כדי להקל על נתיבים קריטיים על ידי הצבתו: א. בין מנהל ההוראות לסוכנים שלו ב. בין מנהל הנתונים לסוכנים שלו
2. יש להחיל זיכרון RAM בעל שתי יציאות אמיתיות על גבי השבב, כאשר כל יציאה מוקדשת למנהל ההוראות ולמנהל הנתונים בהתאמה.

מדריך תכנון מעבד משובץ Nios® V 40

שלח משוב

2. תכנון מערכת חומרה של מעבד Nios V עם תוכנת Quartus Prime ומעצב הפלטפורמות 726952 | 2025.07.16
עיינו בקישורים הבאים, המציגים טכניקות למינוף הכלים הזמינים ואת הפשרות של כל יישום.
מידע קשור · מדריך למשתמש של Quartus® Prime Pro Edition: מעצב פלטפורמה
עיין בנושא אופטימיזציה של ביצועי מערכת מעצב הפלטפורמות לקבלת מידע נוסף. · מדריך למשתמש של Quartus® Prime Standard Edition: מעצב פלטפורמות עיין בנושא אופטימיזציה של ביצועי מערכת מעצב הפלטפורמות לקבלת מידע נוסף.

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 41

726952 | 2025.07.16 שלח משוב

3. תכנון מערכת תוכנה למעבד Nios V
פרק זה מתאר את תהליך פיתוח תוכנת מעבד Nios V ואת כלי התוכנה בהם ניתן להשתמש בפיתוח מערכת התכנון המשובצת שלכם. התוכן משמש כסקירה כללית.view לפני פיתוח מערכת תוכנה למעבד Nios V.
איור 26. זרימת עיצוב תוכנה
הַתחָלָה

צור את ה-BSP במעצב הפלטפורמה באמצעות עורך ה-BSP

צור את ה-BSP באמצעות מעטפת הפקודה Nios V
צור את Build CMake של היישום File שימוש במעטפת הפקודה Nios V

פֶּתֶק:

ייבא את ה-BSP ואת Build של היישום CMake File
בנה את יישום מעבד Nios V באמצעות ה-
IDE RiscFree עבור FPGA של אינטל

בנה את אפליקציית מעבד Nios V באמצעות כל אחד
עורך קוד מקור של שורת פקודה, CMake ו-Make
פקודות
סוֹף

Altera ממליצה להשתמש בערכת פיתוח FPGA של Altera או בלוח אב טיפוס מותאם אישית לפיתוח תוכנה וניפוי שגיאות. ציוד היקפי ותכונות רבות ברמת המערכת זמינים רק כאשר התוכנה שלך פועלת על לוח אמיתי.

© תאגיד אלטרה. אלטרה, הלוגו של אלטרה, הלוגו 'a' וסימני מסחר אחרים של אלטרה הם סימנים מסחריים של תאגיד אלטרה. אלטרה שומרת לעצמה את הזכות לבצע שינויים בכל מוצר ושירות בכל עת ללא הודעה מוקדמת. אלטרה אינה נושאת באחריות או חבות הנובעים מיישום או שימוש בכל מידע, מוצר או שירות המתוארים במסמך זה, אלא אם כן הוסכם במפורש ובכתב על ידי אלטרה. מומלץ ללקוחות אלטרה להשיג את הגרסה העדכנית ביותר של מפרטי המכשיר לפני שהם מסתמכים על כל מידע שפורסם ולפני ביצוע הזמנות של מוצרים או שירותים. *שמות ומותגים אחרים עשויים להיחשב כרכושם של אחרים.

3. תכנון מערכת תוכנה למעבד Nios V 726952 | 2025.07.16
3.1. זרימת פיתוח תוכנה למעבד Nios V
3.1.1. פרויקט חבילת תמיכה לדירקטוריון
פרויקט חבילת תמיכה של לוח Nios V (BSP) הוא ספרייה ייעודית המכילה קוד תמיכה ספציפי למערכת. BSP מספק סביבת זמן ריצה של תוכנה המותאמת אישית למעבד אחד במערכת חומרה של מעבד Nios V.
תוכנת Quartus Prime מספקת את עורך חבילת התמיכה של לוח Nios V ואת כלי השירות niosv-bsp לשינוי הגדרות השולטות בהתנהגות ה-BSP.
BSP מכיל את האלמנטים הבאים: · שכבת הפשטת חומרה · מנהלי התקנים · חבילות תוכנה אופציונליות · מערכת הפעלה בזמן אמת אופציונלית
3.1.2. פרויקט היישום
לפרויקט יישום Nios VC/C++ יש את התכונות הבאות: · מורכב מאוסף של קוד מקור וקובץ CMakeLists.txt.
— קובץ ה-CMakeLists.txt קומפיל את קוד המקור ומקשר אותו עם BSP וספרייה אופציונלית אחת או יותר, כדי ליצור .elf אחד file
· אחד המקורות files מכיל את הפונקציה main(). · כולל קוד שקורא לפונקציות בספריות וב-BSPs.
Altera מספקת את כלי השירות niosv-app בכלי השירות של תוכנת Quartus Prime ליצירת ה-Application CMakeLists.txt, ואת RiscFree IDE עבור FPGAs של Altera לשינוי קוד המקור בסביבה מבוססת Eclipse.
3.2. כלי פיתוח משובצים של Altera FPGA
מעבד Nios V תומך בכלים הבאים לפיתוח תוכנה: · ממשק משתמש גרפי (GUI) – כלי פיתוח גרפיים הזמינים ב
מערכות הפעלה (OS) של Windows* ו-Linux* כאחד. — עורך חבילת התמיכה של לוח Nios V (עורך BSP של Nios V) — Ashling RiscFree IDE עבור FPGAs של Altera · כלי שורת פקודה (CLI) – כלי פיתוח המופעלים מתוך מעטפת הפקודה של Nios V. כל כלי מספק תיעוד משלו בצורת עזרה הנגישה משורת הפקודה. פתח את מעטפת הפקודה של Nios V והקלד את הפקודה הבאה: –לעזור ל view תפריט העזרה. — כלי עזר של Nios V — File כלי המרת פורמטים - כלי עזר נוספים

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 43

3. תכנון מערכת תוכנה למעבד Nios V 726952 | 2025.07.16

טבלה 25. סיכום משימות של כלי ממשק משתמש גרפי וכלי שורת פקודה

מְשִׁימָה

כלי GUI

כלי שורת הפקודה

יצירת BSP

עורך Nios V BSP

· בתוכנת Quartus Prime Pro Edition: niosv-bsp -c -s=<.qsys file> -t= [אפשרויות] הגדרות.bsp
· בתוכנת Quartus Prime Standard Edition: niosv-bsp -c -s=<.sopcinfo file> -t= [אפשרויות] הגדרות.bsp

יצירת BSP באמצעות קובץ .bsp קיים file
עדכון BSP

עורך Nios V BSP עורך Nios V BSP

niosv-bsp -g [אפשרויות] settings.bsp niosv-bsp -u [אפשרויות] settings.bsp

בחינת BSP

עורך Nios V BSP

niosv-bsp -q -E= [אפשרויות] הגדרות.bsp

יצירת אפליקציה

–

niosv-app -a= -ב= -s= fileספריית s> [אפשרויות]

יצירת ספריית משתמשים

–

niosv-app -l= -s= fileספריית s> -p= [אפשרויות]

שינוי יישום שינוי ספריית משתמשים בניית יישום

IDE RiscFree עבור FPGAs של Altera
IDE RiscFree עבור FPGAs של Altera
IDE RiscFree עבור FPGAs של Altera

כל עורך מקור שורת פקודה
כל עורך מקור שורת פקודה
· לעשות · להכין

בניית ספריית משתמשים

IDE RiscFree עבור FPGAs של Altera

· לעשות · להכין

הורדת אפליקציה ELF
המרת ה-.elf file

IDE RiscFree עבור FPGAs של Altera
–

הורדת niosv
· elf2flash · elf2hex

מידע קשור
מדריך למשתמש של סביבת פיתוח משולבת (IDE) של Ashling RiscFree עבור FPGAs של Altera

3.2.1. עורך חבילות תמיכה ללוח מעבד Nios V
ניתן להשתמש בעורך BSP של מעבד Nios V כדי לבצע את המשימות הבאות: · יצירה או שינוי של פרויקט BSP של מעבד Nios V · עריכת הגדרות, אזורי קישור ומיפויי מקטעים · בחירת חבילות תוכנה ומנהלי התקנים.
היכולות של עורך BSP כוללות את היכולות של כלי השירות niosv-bsp. כל פרויקט שנוצר בעורך BSP ניתן ליצור גם באמצעות כלי השירות של שורת הפקודה.

מדריך תכנון מעבד משובץ Nios® V 44

שלח משוב

3. תכנון מערכת תוכנה למעבד Nios V 726952 | 2025.07.16

פֶּתֶק:

עבור תוכנת Quartus Prime Standard Edition, עיין ב-AN 980: תמיכה בתוכנת Quartus Prime עבור מעבד Nios V לקבלת השלבים להפעלת ממשק המשתמש הגרפי של עורך BSP.

כדי להפעיל את עורך BSP, בצעו את השלבים הבאים: 1. פתחו את מעצב הפלטפורמות ונווטו אל File תַפרִיט.
א. כדי לפתוח הגדרת BSP קיימת fileב. כדי ליצור BSP חדש, לחץ על BSP חדש… 2. בחר את הכרטיסייה עורך BSP וספק את הפרטים המתאימים.

איור 27. הפעלת עורך BSP

מידע קשור AN 980: מעבד Nios V תמיכה בתוכנה Quartus Prime
3.2.2. IDE ללא סיכון עבור FPGA של Altera
ה-IDE RiscFree עבור FPGAs של Altera הוא IDE מבוסס Eclipse עבור מעבד Nios V. Altera ממליצה לפתח את תוכנת מעבד Nios V ב-IDE זה מהסיבות הבאות: · התכונות פותחו ואומתו כתואמות ל-Nios V.
זרימת בניית מעבד. · מצויד בכל שרשראות הכלים והכלים התומכים הדרושים המאפשרים לך
כדי להתחיל בקלות בפיתוח מעבד Nios V.
מידע קשור מדריך למשתמש של סביבת פיתוח משולבת (IDE) של Ashling RiscFree עבור FPGAs של Altera
3.2.3. כלי עזר של Nios V
ניתן ליצור, לשנות ולבנות תוכניות Nios V באמצעות פקודות המוקלדות בשורת פקודה או מוטמעות בסקריפט. כלי שורת הפקודה של Nios V המתוארים בסעיף זה נמצאים ב... ספריית /niosv/bin.

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 45

3. תכנון מערכת תוכנה למעבד Nios V 726952 | 2025.07.16

טבלה 26. כלי עזר של Nios V

כלי שורת פקודה

תַקצִיר

niosv-app niosv-bsp niosv-download niosv-shell niosv-stack-report

כדי ליצור ולקבוע תצורה של פרויקט אפליקציה.
כדי ליצור או לעדכן הגדרות BSP file וליצור את ה-BSP fileכדי להוריד את ה-ELF file למעבד Nios® V.
כדי לפתוח את מעטפת הפקודה Nios V. כדי ליידע אותך על שטח הזיכרון הנותר הזמין לאפליקציה .elf שלך לשימוש במחסנית או בערימה.

3.2.4. File כלי המרת פורמט

File המרת פורמט נחוצה לעיתים בעת העברת נתונים מכלי עזר אחד לאחר. file כלי המרת פורמטים נמצאים ב
ספריית התקנת תוכנה> ספריית /niosv/bin.

טבלה 27. File כלי המרת פורמט

כלי שורת פקודה elf2flash elf2hex

סיכום לתרגום ה-.elf file לפורמט .srec עבור תכנות זיכרון פלאש. כדי לתרגם את ה-.elf file לפורמט .hex לאתחול זיכרון.

3.2.5. כלי שירות אחרים

ייתכן שתזדקקו לכלי שורת הפקודה הבאים בעת בניית מערכת מבוססת מעבד Nios V. כלי שורת הפקודה הללו מסופקים על ידי אינטל ב... /quartus/bin או נרכש מ
כלים בקוד פתוח.

טבלה 28. כלי שורת פקודה אחרים

כלי שורת פקודה

סוּג

תַקצִיר

מסוף ג'וארט

שסופק על ידי אינטל

לניטור stdout ו-stderr, ולספק קלט למעבד Nios® V
תת-מערכת דרך stdin. כלי זה חל רק על JTAG כתובת IP של UART כאשר היא מחוברת למעבד Nios® V.

openocd

מסופק על ידי אינטל כדי להריץ את OpenOCD.

openocd-cfg-gen

שסופק על ידי אינטל · כדי ליצור את תצורת OpenOCD file· כדי להציג את JTAG אינדקס מכשירי שרשרת.

מדריך תכנון מעבד משובץ Nios® V 46

שלח משוב

726952 | 2025.07.16 שלח משוב
4. פתרונות תצורה ואתחול של מעבד Nios V
ניתן להגדיר את מעבד Nios V לאתחול ולהריץ תוכנה ממיקומי זיכרון שונים. זיכרון האתחול הוא זיכרון פלאש מסוג Quad Serial Peripheral Interface (QSPI), זיכרון On-Chip (OCRAM) או זיכרון TCM (Tightly Coupled Memory).
מידע קשור · תנאי טריגר הפעלה בעמוד 193 · טריגרים הפעלה
למידע נוסף על טריגרים של הפעלה.
4.1. הקדמה
מעבד Nios V תומך בשני סוגים של תהליכי אתחול: · Execute-in-Place (XIP) באמצעות הפונקציה alt_load() · תוכנית המועתקת ל-RAM באמצעות boot copier. פיתוח תוכניות משובצות Nios V מבוסס על שכבת הפשטת החומרה (HAL). ה-HAL מספק תוכנית טוען אתחול קטנה (הידועה גם בשם boot copier) שמעתיקה מקטעי קישור רלוונטיים מזיכרון האתחול למיקום זמן הריצה שלהם בזמן האתחול. ניתן לציין את מיקומי זמן הריצה של זיכרון התוכנית והנתונים על ידי מניפולציה של הגדרות עורך חבילת התמיכה של הלוח (BSP). סעיף זה מתאר: · boot copier של מעבד Nios V שמפעיל את מערכת מעבד ה-Nios V שלך בהתאם
בחירת זיכרון האתחול · אפשרויות אתחול ותהליך כללי של מעבד Nios V · פתרונות תכנות Nios V עבור זיכרון האתחול שנבחר
4.2. קישור יישומים
כאשר אתה יוצר את פרויקט מעבד Nios V, עורך ה-BSP יוצר שני קישורים הקשורים files: · linker.x: פקודת המקשר file שהאפליקציה שנוצרה מייצרתfile שימושים
כדי ליצור את הקובץ הבינארי .elf file. · linker.h: מכיל מידע על פריסת זיכרון המקשר. כל שינויי הגדרות המקשר שתבצעו בפרויקט BSP משפיעים על התוכן של שני המקשרים הללו. fileכל יישום מעבד Nios V מכיל את מקטעי המקשר הבאים:
© תאגיד אלטרה. אלטרה, הלוגו של אלטרה, הלוגו 'a' וסימני מסחר אחרים של אלטרה הם סימנים מסחריים של תאגיד אלטרה. אלטרה שומרת לעצמה את הזכות לבצע שינויים בכל מוצר ושירות בכל עת ללא הודעה מוקדמת. אלטרה אינה נושאת באחריות או חבות הנובעים מיישום או שימוש בכל מידע, מוצר או שירות המתוארים במסמך זה, אלא אם כן הוסכם במפורש ובכתב על ידי אלטרה. מומלץ ללקוחות אלטרה להשיג את הגרסה העדכנית ביותר של מפרטי המכשיר לפני שהם מסתמכים על כל מידע שפורסם ולפני ביצוע הזמנות של מוצרים או שירותים. *שמות ומותגים אחרים עשויים להיחשב כרכושם של אחרים.

4. פתרונות תצורה ואתחול של מעבד Nios V 726952 | 2025.07.16

טבלה 29. מקטעי קישור

.טֶקסט

מקטעי קישור

.rodata

rwdata

.bss

.גַל

.לַעֲרוֹם

תיאורים קוד בר-הפעלה. כל נתוני קריאה בלבד המשמשים בביצוע התוכנית. מאחסן נתוני קריאה-כתיבה המשמשים בביצוע התוכנית. מכיל נתונים סטטיים שלא אותחלו. מכיל זיכרון שהוקצה באופן דינמי. מאחסן פרמטרים של קריאה לפונקציה ונתונים זמניים אחרים.

ניתן להוסיף מקטעי קישור נוספים לקובץ .elf file כדי להחזיק קוד ונתונים מותאמים אישית. מקטעי קישור אלה ממוקמים באזורי זיכרון בעלי שם, המוגדרים כך שיתאימו להתקני זיכרון פיזיים וכתובות. כברירת מחדל, עורך BSP מייצר אוטומטית מקטעי קישור אלה. עם זאת, ניתן לשלוט במקטעי המקשר עבור יישום מסוים.

4.2.1. התנהגות קישור
סעיף זה מתאר את אופן הפעולה של קישורים המוגדר כברירת מחדל של עורך BSP וכיצד לשלוט בהתנהגות הקישור.

4.2.1.1. קישור BSP ברירת מחדל
במהלך הגדרת BSP, הכלים מבצעים את השלבים הבאים באופן אוטומטי:
1. הקצאת שמות של אזורי זיכרון: הקצאת שם לכל התקן זיכרון מערכת והוספת כל שם למקשר file כאזור זיכרון.
2. מציאת הזיכרון הגדול ביותר: זהה את אזור זיכרון הקריאה והכתיבה הגדול ביותר במקשר file.
3. הקצאת מקטעי קישור: מקמו את מקטעי המקשר המוגדרים כברירת מחדל (.text, .rodata, .rwdata, .bss, .heap ו- .stack) באזור הזיכרון שזוהה בשלב הקודם.
4. כתוב files: כתוב את linker.x ואת linker.h files.
בדרך כלל, סכמת הקצאת מקטעי המקשר פועלת במהלך תהליך פיתוח התוכנה מכיוון שהאפליקציה תפעל בצורה מובטחת אם הזיכרון גדול מספיק.
הכללים להתנהגות ברירת המחדל של קישור כלולים בסקריפטים של Tcl שנוצרו על ידי Altera, bsp-set-defaults.tcl ו- bsp-linker-utils.tcl, הנמצאים ב- ספריית /niosv/scripts/bsp-defaults. הפקודה niosv-bsp מפעילה סקריפטים אלה. אין לשנות סקריפטים אלה ישירות.

מדריך תכנון מעבד משובץ Nios® V 48

שלח משוב

4. פתרונות תצורה ואתחול של מעבד Nios V 726952 | 2025.07.16

4.2.1.2. קישור BSP ניתן להגדרה
ניתן לנהל את התנהגות הקישור המוגדרת כברירת מחדל בלשונית Linker Script של עורך BSP. ניתן לטפל ב-linker script באמצעות השיטות הבאות: · הוספת אזור זיכרון: ממפה שם של אזור זיכרון להתקן זיכרון פיזי. · הוספת מיפוי מקטע: ממפה שם מקטע לאזור זיכרון. ה-BSP
העורך מאפשר לך view מפת הזיכרון לפני ואחרי ביצוע שינויים.

4.3. שיטות אתחול של מעבד Nios V

ישנן מספר שיטות לאתחול מעבד Nios V בהתקני FPGA של Altera. השיטות לאתחול מעבד Nios V משתנות בהתאם לבחירת זיכרון הפלאש ולמשפחות ההתקנים.

טבלה 30. זיכרונות פלאש נתמכים עם אפשרויות אתחול מתאימות

זיכרונות אתחול נתמכים

הֶתקֵן

זיכרון פלאש על שבב (לתצורה פנימית)

מקסימום 10 מכשירים בלבד (עם IP פלאש על שבב)

פלאש QSPI לשימוש כללי (לנתוני משתמש בלבד)

כל התקני FPGA הנתמכים (עם ממשק פלאש טורי גנרי FPGA IP)

תצורת QSPI Flash (לתצורת הפעלה טורית פעילה)

מבוסס בלוקי בקרה
מכשירים (עם גנרי
ממשק פלאש טורי של Intel FPGA IP)(2)

שיטות אתחול של מעבד Nios V

מיקום זמן ריצה של היישום

מכונת צילום אתחול

יישום מעבד Nios V מבוצע במקום מ-On-Chip Flash

זיכרון פלאש על שבב (XIP) + OCRAM/זיכרון RAM חיצוני (לקטעי נתונים הניתנים לכתיבה)

פונקציית alt_load()

יישום מעבד Nios V הועתק מזיכרון הבזק על שבב לזיכרון RAM באמצעות מעתיק אתחול

OCRAM/זיכרון RAM חיצוני

שימוש חוזר ב- Bootloader דרך GSFI

יישום מעבד Nios V מבוצע במקום מזיכרון פלאש QSPI למטרות כלליות

זיכרון QSPI פלאש לשימוש כללי (XIP) + OCRAM/זיכרון RAM חיצוני (לקטעי נתונים הניתנים לכתיבה)

פונקציית alt_load()

יישום מעבד Nios V הועתק מזיכרון פלאש QSPI למטרות כלליות לזיכרון RAM באמצעות מעתיק אתחול

OCRAM/זיכרון RAM חיצוני

טוען אתחול דרך GSFI

יישום מעבד Nios V מבוצע במקום מתצורת הבזק QSPI

תצורת זיכרון הבזק QSPI (XIP) + OCRAM/זיכרון RAM חיצוני (עבור מקטעי נתונים הניתנים לכתיבה)

פונקציית alt_load()

יישום מעבד Nios V הועתק מזיכרון הבזק QSPI בתצורה באמצעות מעתיק אתחול

טוען אתחול של OCRAM/ RAM חיצוני דרך GSFI (המשך)…

(2) עיין ב-AN 980: תמיכה בתוכנה של מעבד Nios V Quartus Prime לקבלת רשימת המכשירים.

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 49

4. פתרונות תצורה ואתחול של מעבד Nios V 726952 | 2025.07.16

זיכרונות אתחול נתמכים
זיכרון על-שבב (OCRAM) זיכרון מצומד הדוק (TCM)

הֶתקֵן
התקנים מבוססי SDM (עם IP של Intel FPGA של Mailbox Client). (2)
כל התקני Altera FPGA הנתמכים (2)
כל התקני Altera FPGA הנתמכים (2)

שיטות אתחול של מעבד Nios V
יישום מעבד Nios V הועתק מזיכרון הבזק QSPI בתצורה באמצעות מעתיק אתחול
יישום מעבד Nios V מבוצע במקום מ-OCRAM
יישום מעבד Nios V מבוצע במקום מ-TCM

מיקום זמן ריצה של היישום

מכונת צילום אתחול

טוען אתחול של OCRAM/זיכרון RAM חיצוני דרך SDM

אוקראם

פונקציית alt_load()

הוראות TCM (XIP) ללא + נתונים TCM (עבור מקטעי נתונים הניתנים לכתיבה)

איור 28. זרימת אתחול מעבד Nios V

אִתחוּל

מעבד קופץ לווקטור איפוס (התחלת קוד אתחול)

ייתכן שקוד היישום יועתק למיקום זיכרון אחר (בהתאם לאפשרויות האתחול)
קוד האתחול מאתחל את המעבד

בהתאם לאפשרויות האתחול, קוד האתחול עשוי להעתיק ערכים התחלתיים עבור נתונים/קוד למרחב זיכרון אחר (alt_load)
קוד האתחול מאתחל את קוד היישום ואת שטח זיכרון הנתונים
קוד האתחול מאתחל את כל ציוד המערכת באמצעות מנהלי התקנים של HAL (alt_main)
כניסה למרכז
מידע קשור · מדריך למשתמש של ממשק פלאש טורי גנרי של Altera FPGA IP
מדריך תכנון מעבד משובץ Nios® V 50

שלח משוב

4. פתרונות תצורה ואתחול של מעבד Nios V 726952 | 2025.07.16
· מדריך למשתמש של לקוח תיבת דואר Altera FPGA IP · AN 980: מעבד Nios V תמיכה בתוכנה Quartus Prime
4.4. מבוא לשיטות אתחול מעבד Nios V
מערכות מעבד Nios V דורשות שתמונות התוכנה יוגדרו בזיכרון המערכת לפני שהמעבד יוכל להתחיל להריץ את תוכנית היישום. עיין במקטעי קישורים עבור מקטעי קישורים המוגדרים כברירת מחדל.
עורך ה-BSP יוצר סקריפט קישור שמבצע את הפונקציות הבאות: · מוודא שתוכנת המעבד מקושרת בהתאם להגדרות המקשר
של עורך ה-BSP וקובע היכן התוכנה נמצאת בזיכרון. · ממקם את אזור הקוד של המעבד ברכיב הזיכרון בהתאם ל-
רכיבי זיכרון שהוקצו.
הסעיף הבא מתאר בקצרה את שיטות האתחול הזמינות של מעבד Nios V.
4.4.1. יישום מעבד Nios V הפעלה במקום מזיכרון אתחול
חברת Altera תכננה את בקרי הפלאש כך שמרחב הכתובות של פלאש האתחול יהיה נגיש באופן מיידי למעבד Nios V לאחר איפוס המערכת, ללא צורך לאתחל את בקר הזיכרון או התקני הזיכרון. זה מאפשר למעבד Nios V לבצע קוד יישום המאוחסן בהתקני האתחול ישירות מבלי להשתמש במכונת צילום אתחול כדי להעתיק את הקוד לסוג זיכרון אחר. בקרי הפלאש הם: · פלאש על שבב עם כתובת IP של פלאש על שבב (רק בהתקן MAX® 10) · פלאש QSPI למטרות כלליות עם כתובת IP של ממשק פלאש טורי גנרי · פלאש QSPI לתצורה עם כתובת IP של ממשק פלאש טורי גנרי (למעט MAX 10
מכשירים)
כאשר יישום מעבד Nios V מבוצע במקום מזיכרון הבזק אתחול, עורך ה-BSP מבצע את הפונקציות הבאות: · מגדיר את מקטעי המקשר .text לאזור זיכרון הבזק אתחול. · מגדיר את מקטעי המקשר .bss, .rodata, .rwdata, .stack ו-.heap לזיכרון ה-RAM.
אזור זיכרון. עליך להפעיל את הפונקציה alt_load() בהגדרות BSP כדי להעתיק את מקטעי הנתונים (.rodata, .rwdata, .exceptions) לזיכרון ה-RAM לאחר איפוס המערכת. מקטע הקוד (.text) נשאר באזור זיכרון הבזק של האתחול.
מידע קשור · מדריך למשתמש של ממשק פלאש טורי כללי עבור Altera FPGA IP · מדריך למשתמש של זיכרון פלאש למשתמש Altera MAX 10
4.4.1.1. alt_load()
ניתן להפעיל את הפונקציה alt_load() בקוד HAL באמצעות עורך BSP.
כאשר משתמשים בה בתהליך האתחול execute-in-place, הפונקציה alt_load() מבצעת את המשימות הבאות:

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 51

4. פתרונות תצורה ואתחול של מעבד Nios V 726952 | 2025.07.16

· פועל כמכונת צילום מיניאטורית לאתחול שמעתיקה את מקטעי הזיכרון ל-RAM בהתבסס על הגדרות ה-BSP.
· מעתיק קטעי נתונים (.rodata, .rwdata, .exceptions) לזיכרון RAM אך לא את קטעי הקוד (.text). קטע הקוד (.text) הוא קטע לקריאה בלבד ונשאר באזור זיכרון הפלאש של האתחול. חלוקה זו מסייעת למזער את השימוש ב-RAM אך עשויה להגביל את ביצועי ביצוע הקוד מכיוון שהגישה לזיכרון הפלאש איטית יותר מאשר הגישה ל-RAM המובנה בשבב.

הטבלה הבאה מפרטת את ההגדרות והפונקציות של עורך BSP:

טבלה 31. הגדרות עורך BSP
הגדרת עורך BSP hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

פונקציה מאפשרת את הפונקציה alt_load(). alt_load() מעתיק את מקטע .rodata לזיכרון RAM. alt_load() מעתיק את מקטע .rwdata לזיכרון RAM. alt_load() מעתיק את מקטע .exceptions לזיכרון RAM.

4.4.2. יישום מעבד Nios V הועתק מזיכרון Boot Flash לזיכרון RAM באמצעות Boot Copier
מעבד Nios V ו-HAL כוללים מעתיק אתחול המספק פונקציונליות מספקת עבור רוב יישומי מעבד Nios V ונוח ליישום עם זרימת פיתוח התוכנה של Nios V.
כאשר היישום משתמש במעתיק אתחול, הוא מגדיר את כל מקטעי המקשר ( .text, .heap, .rwdata, .rodata, .bss, .stack) לזיכרון RAM פנימי או חיצוני. שימוש במעתיק האתחול כדי להעתיק יישום מעבד Nios V מזיכרון הבזק האתחול לזיכרון RAM פנימי או חיצוני לצורך ביצוע מסייע בשיפור ביצועי הביצוע.
עבור אפשרות אתחול זו, מעבד Nios V מתחיל להפעיל את תוכנת מעתיק האתחול לאחר איפוס המערכת. התוכנה מעתיקה את היישום מהבזק האתחול לזיכרון ה-RAM הפנימי או החיצוני. לאחר השלמת התהליך, מעבד Nios V מעביר את השליטה בתוכנית ליישום.

פֶּתֶק:

אם מכונת הצילום האתחול נמצאת בגרסת פלאש, אז אין צורך לקרוא לפונקציה alt_load() מכיוון ששניהם משרתים את אותה מטרה.

4.4.2.1. טוען אתחול של מעבד Nios V דרך ממשק פלאש טורי גנרי
טוען האתחול דרך GSFI הוא מעתיק האתחול של מעבד Nios V התומך בזיכרון פלאש QSPI בהתקנים מבוססי בלוקי בקרה. טוען האתחול דרך GSFI כולל את התכונות הבאות:
· מאתר את יישום התוכנה בזיכרון בלתי נדיף.
· פורק את האריזה ומעתיק את תמונת יישום התוכנה לזיכרון RAM.
· מעביר אוטומטית את ביצוע המעבד לקוד היישום ב-RAM לאחר השלמת ההעתקה.

מדריך תכנון מעבד משובץ Nios® V 52

שלח משוב

4. פתרונות תצורה ואתחול של מעבד Nios V 726952 | 2025.07.16

תמונת האתחול ממוקמת מיד לאחר מעתיק האתחול. עליך לוודא שהיסט האיפוס של מעבד Nios V מצביע על תחילת מעתיק האתחול. האיור: מפת זיכרון עבור זיכרון QSPI Flash עם טוען אתחול דרך GSFI מציג את מפת זיכרון הבזק עבור זיכרון QSPI בעת שימוש במעתיק אתחול. מפת זיכרון זו מניחה שזיכרון הבזק מאחסן את תמונת ה-FPGA ואת תוכנת היישום.

טבלה 32. טוען אתחול דרך GSFI עבור ליבת מעבד Nios V

ליבת מעבד Nios V
מעבד Nios V/m

טוען אתחול דרך GSFI File מִקוּם
/niosv/components/bootloader/ niosv_m_bootloader.srec

מעבד Nios V/g

/niosv/components/bootloader/ niosv_g_bootloader.srec

איור 29. מפת זיכרון עבור זיכרון QSPI Flash עם Bootloader דרך GSFI

נתוני לקוח (*.hex)

קוד יישום

פֶּתֶק:

איפוס קיזוז וקטורי

מכונת צילום אתחול

0x01E00000

תמונת FPGA (*.sof)

0x00000000

1. בתחילת מפת הזיכרון נמצאת תמונת ה-FPGA ואחריה הנתונים שלך, הכוללים את קוד הצילום של האתחול וקוד היישום.
2. עליך להגדיר את קיזוז האיפוס של מעבד Nios V ב-Platform Designer ולכוון אותו לתחילת מכונת הצילום האתחול.
3. גודל תמונת ה-FPGA אינו ידוע. ניתן לדעת את הגודל המדויק רק לאחר קומפילציית פרויקט Quartus Prime. עליך לקבוע גבול עליון לגודל תמונת ה-FPGA של Altera. לדוגמהampלדוגמה, אם גודל תמונת ה-FPGA מוערך כנמוך מ-0x01E00000, הגדר את Reset Offset ל-0x01E00000 במעצב הפלטפורמות, שהוא גם תחילתו של מעתיק האתחול.
4. נוהג תכנון טוב מורכב מקביעת היסט וקטור האיפוס בגבול סקטור הבזק כדי להבטיח שלא תתרחש מחיקה חלקית של תמונת ה-FPGA במקרה של עדכון יישום התוכנה.

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 53

4. פתרונות תצורה ואתחול של מעבד Nios V 726952 | 2025.07.16

4.4.2.2. טוען אתחול של מעבד Nios V דרך מנהל ההתקנים המאובטח
טוען האתחול דרך Secure Device Manager (SDM) הוא קוד יישום HAL המשתמש במנהל ההתקן HAL של Mailbox Client Altera FPGA IP לאתחול המעבד. Altera ממליצה על יישום טוען האתחול הזה בעת שימוש בזיכרון הבזק QSPI בתצורה במכשירים מבוססי SDM לאתחול מעבד Nios V.
לאחר איפוס המערכת, מעבד ה-Nios V מאתחל תחילה את טוען האתחול דרך SDM מזיכרון זעיר על השבב ומפעיל את טוען האתחול דרך SDM כדי לתקשר עם זיכרון הבזק QSPI של התצורה באמצעות כתובת ה-IP של לקוח תיבת הדואר.
טוען האתחול דרך SDM מבצע את המשימות הבאות: · איתור תוכנת Nios V בזיכרון הבזק של QSPI בתצורה. · העתקת תוכנת Nios V לזיכרון RAM המובנה או לזיכרון RAM חיצוני. · העברת ביצוע המעבד לתוכנת Nios V בתוך זיכרון ה-RAM המובנה או
זיכרון RAM חיצוני.
לאחר השלמת התהליך, טוען האתחול דרך SDM מעביר את השליטה בתוכנית ליישום המשתמש. אלטרה ממליצה על ארגון הזיכרון כפי שמתואר בארגון זיכרון עבור טוען אתחול דרך SDM.
איור 30. טוען אתחול דרך זרימת תהליך SDM

תְצוּרָה

הֶבזֵק

תוכנת Nios V

SDM

התקן FPGA מבוסס SDM

כתובת IP של לקוח תיבת הדואר

FPGA Logic Nios V

4 זיכרון RAM חיצוני
תוכנת Nios V

על שבב 4

EMIF

אַיִל

זיכרון על שבב

ניוס החמישי

תוֹכנָה

טוען אתחול דרך SDM

1. מעבד Nios V מפעיל את טוען האתחול דרך SDM מהזיכרון המובנה בשבב.
2. טוען האתחול דרך SDM מתקשר עם זיכרון הבזק התצורה ומאתר את תוכנת Nios V.
3. טוען האתחול דרך SDM מעתיק את תוכנת Nios V מה-Configuration Flash ל-RAM על השבב / RAM חיצוני.
4. טוען אתחול דרך SDM מעביר את ביצוע מעבד Nios V לתוכנת Nios V בזיכרון RAM המובנה / RAM חיצוני.

4.4.3. יישום מעבד Nios V מבוצע במקום מ-OCRAM
בשיטה זו, כתובת האיפוס של מעבד Nios V מוגדרת לכתובת הבסיס של הזיכרון המובנה בשבב (OCRAM). קובץ הבינארי של האפליקציה (.hex) file נטען לתוך ה-OCRAM כאשר ה-FPGA מוגדר, לאחר שתכנון החומרה עובר קומפילציה בתוכנת Quartus Prime. לאחר שמעבד Nios V מתאפס, היישום מתחיל להריץ אותו ומתפצל לנקודת הכניסה.

מדריך תכנון מעבד משובץ Nios® V 54

שלח משוב

4. פתרונות תצורה ואתחול של מעבד Nios V 726952 | 2025.07.16

פֶּתֶק:

· ביצוע במקום מ-OCRAM אינו דורש מעתיק אתחול מכיוון שיישום מעבד Nios V כבר קיים בעת איפוס המערכת.
· Altera ממליצה להפעיל את alt_load() עבור שיטת אתחול זו, כך שהתוכנה המוטמעת תתנהג באופן זהה בעת איפוס מבלי להגדיר מחדש את תמונת התקן ה-FPGA.
· עליך להפעיל את הפונקציה alt_load() בהגדרות BSP כדי להעתיק את מקטע ה-.rwdata בעת איפוס המערכת. בשיטה זו, הערכים ההתחלתיים עבור משתנים מאותחלים מאוחסנים בנפרד מהמשתנים המתאימים כדי למנוע דריסה בעת ביצוע התוכנית.

4.4.4. יישום מעבד Nios V מבוצע במקום מ-TCM
שיטת ה-execute-in-place מגדירה את כתובת האיפוס של מעבד Nios V לכתובת הבסיס של הזיכרון הצמוד הדוק (TCM). קובץ הבינארי של היישום (.hex) file נטען לתוך ה-TCM בעת הגדרת ה-FPGA לאחר קומפילציית עיצוב החומרה בתוכנת Quartus Prime. לאחר שמעבד Nios V מתאפס, היישום מתחיל להריץ אותו ומתפצל לנקודת הכניסה.

פֶּתֶק:

ביצוע במקום מ-TCM אינו דורש מעתיק אתחול מכיוון שיישום מעבד Nios V כבר קיים בעת איפוס המערכת.

4.5. אתחול מעבד Nios V מזיכרון פלאש על השבב (UFM)

אתחול והרצה של תוכנה באמצעות מעבד Nios V מזיכרון פלאש על שבב (UFM) זמין בהתקני MAX 10 FPGA. מעבד Nios V תומך בשתי אפשרויות האתחול הבאות באמצעות זיכרון פלאש על שבב תחת מצב תצורה פנימית:
· יישום מעבד Nios V מבוצע במקום (in-place) מזיכרון פלאש על שבב (On-Chip Flash).
· יישום מעבד Nios V מועתק מזיכרון הבזק על השבב לזיכרון RAM באמצעות מעתיק אתחול.

טבלה 33. זיכרונות פלאש נתמכים עם אפשרויות אתחול מתאימות

זיכרונות אתחול נתמכים

שיטות אתחול Nios V

מיקום זמן ריצה של היישום

מכונת צילום אתחול

מקסימום 10 מכשירים בלבד (עם OnChip Flash IP)

יישום מעבד Nios V מבוצע במקום מ-On-Chip Flash
יישום מעבד Nios V הועתק מזיכרון הבזק על שבב לזיכרון RAM באמצעות מעתיק אתחול

זיכרון פלאש על שבב (XIP) + OCRAM/זיכרון RAM חיצוני (לקטעי נתונים הניתנים לכתיבה)

פונקציית alt_load()

OCRAM / זיכרון RAM חיצוני

שימוש חוזר ב- Bootloader דרך GSFI

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 55

4. פתרונות תצורה ואתחול של מעבד Nios V 726952 | 2025.07.16

איור 31.

תכנון, תצורה וזרימת אתחול
עיצוב · צור את הפרויקט שלך מבוסס מעבד Nios V באמצעות Platform Designer. · ודא שיש זיכרון RAM חיצוני או זיכרון RAM על השבב בתכנון המערכת.

תצורה וקומפילציה של FPGA
· הגדר את אותו מצב תצורה פנימי ב-On-chip Flash IP ב-Platform Designer ובתוכנת Quartus Prime. · הגדר את סוכן איפוס המעבד Nios V ל-On-chip Flash. · בחר את שיטת האתחול המועדפת עליך של UFM. · צור את העיצוב שלך ב-Platform Designer. · קומפיל את הפרויקט שלך בתוכנת Quartus Prime.

פרויקט BSP של יישום משתמש · יצירת HAL BSP של מעבד Nios V המבוסס על .sopcinfo file נוצר על ידי מעצב הפלטפורמה. · עריכת הגדרות BSP של מעבד Nios V וסקריפט קישור בעורך BSP. · יצירת פרויקט BSP.
פרויקט אפליקציית משתמש · פיתוח קוד יישום מעבד Nios V. · קומפילציה של יישום מעבד Nios V ויצירת יישום מעבד Nios V (.hex) fileבצע קומפילציה מחדש של הפרויקט שלך בתוכנת Quartus Prime אם תסמן את האפשרות אתחול תוכן הזיכרון ב-Intel FPGA On-Chip Flash IP.

תִכנוּת Fileהמרה, הורדה והפעלה · יצירת קובץ .pof של Flash על השבב file באמצעות תכנות Convert Fileתכונה של תוכנת Quartus Prime.
· לתכנת את ה-.pof file לתוך מכשיר ה-MAX 10 שלך. · כבה את החומרה מחדש.
4.5.1. תיאור זיכרון פלאש על שבב MAX 10 FPGA
התקני MAX 10 FPGA מכילים זיכרון פלאש על השבב המחולק לשני חלקים: · זיכרון פלאש תצורה (CFM) - מאחסן את נתוני תצורת החומרה עבור
מקסימום 10 FPGA. · זיכרון הבזק משתמש (UFM) - מאחסן את נתוני המשתמש או יישומי התוכנה.
ארכיטקטורת ה-UFM של מכשיר MAX 10 היא שילוב של כתובות IP רכות וקשות. ניתן לגשת ל-UFM רק באמצעות ליבת ה-IP Flash On-Chip בתוכנת Quartus Prime.
ליבת ה-IP Flash On-chip תומכת בתכונות הבאות: · גישות קריאה או כתיבה לסקטורים UFM ו-CFM (אם מופעלים ב-Platform Designer).
באמצעות ממשק עבדי נתונים ובקרה Avalon MM. · תומך במחיקת עמודים, מחיקת סקטורים וכתיבה סקטוריאלית. · מודל סימולציה עבור גישות קריאה/כתיבה UFM באמצעות כלי סימולציה שונים של EDA.

מדריך תכנון מעבד משובץ Nios® V 56

שלח משוב

4. פתרונות תצורה ואתחול של מעבד Nios V 726952 | 2025.07.16

טבלה 34. אזורי פלאש על השבב ב-max 10 התקני FPGA

אזורי פלאש

פונקציונליות

זיכרון פלאש תצורה (סקטורים CFM0-2)

תצורת FPGA file אִחסוּן

זיכרון פלאש של משתמש (סקטורים UFM0-1)

יישום מעבד Nios V ונתוני משתמש

התקני MAX 10 FPGA תומכים במספר מצבי תצורה וחלק מהמצבים הללו מאפשרים שימוש ב-CFM1 וב-CFM2 כאזור UFM נוסף. הטבלה הבאה מציגה את מיקום האחסון של תמונות תצורת ה-FPGA בהתבסס על מצבי התצורה של ה-MAX 10 FPGA.

טבלה 35. מיקום אחסון של תמונות תצורת FPGA

מצב תצורה תמונות דחוסות כפולות

תמונה דחוסה CFM2 2

CFM1

תמונה דחוסה CFM0 1

תמונה אחת לא דחוסה

UFM וירטואלי

תמונה לא דחוסה

תמונה אחת לא דחוסה עם אתחול זיכרון

תמונה לא דחוסה (עם תוכן זיכרון על גבי השבב שאותחל מראש)

תמונה דחוסה בודדת עם אתחול זיכרון תמונה דחוסה (עם תוכן זיכרון על השבב שאותחל מראש)

תמונה דחוסה אחת

UFM וירטואלי

תמונה דחוסה

עליך להשתמש בליבת ה-IP של Flash On-chip כדי לגשת לזיכרון הפלאש ב-10 FPGA לכל היותר. ניתן ליצור ולחבר את כתובת ה-IP של Flash On-chip לתוכנת Quartus Prime. מעבד הליבה הרכה Nios V משתמש בחיבורי Platform Designer כדי לתקשר עם כתובת ה-IP של Flash On-chip.
איור 32. חיבור בין IP Flash על השבב למעבד Nios V

פֶּתֶק:

ודא שיציאת csr של זיכרון ה- Flash על השבב מחוברת ל- data_manager של מעבד Nios V כדי לאפשר למעבד לשלוט בפעולות כתיבה ומחיקה.
ליבת ה-IP של Flash על השבב יכולה לספק גישה לחמישה סקטורי פלאש - UFM0, UFM1, CFM0, CFM1 ו-CFM2.
מידע חשוב על סקטורי UFM ו-CFM: · סקטורי CFM מיועדים לאחסון נתוני תצורה (זרם סיביות) (*.pof).
· ניתן לאחסן נתוני משתמש בסקטורי UFM ועשויים להיות מוסתרים, אם נבחרו ההגדרות הנכונות בכלי פלטפורמת מעצב.
· לחלק מהמכשירים אין סקטור UFM1. ניתן לעיין בטבלה: גודל סקטור UFM ו-CFM עבור הסקטורים הזמינים בכל התקן MAX 10 FPGA בנפרד.

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 57

4. פתרונות תצורה ואתחול של מעבד Nios V 726952 | 2025.07.16

· ניתן להגדיר את CFM2 כ-UFM וירטואלי על ידי בחירת מצב תצורה של תמונה לא דחוסה בודדת.
· ניתן להגדיר את CFM2 ואת CFM1 כ-UFM וירטואלי על ידי בחירת מצב תצורה של תמונה לא דחוסה בודדת.
גודל כל סקטור משתנה בהתאם להתקני MAX 10 FPGA שנבחרו.

טבלה 36.

גודל מגזר UFM ו-CFM
טבלה זו מפרטת את מידות מערכי UFM ו-CFM.

הֶתקֵן

דפים לכל מגזר

UFM1 UFM0 CFM2 CFM1 CFM0

גודל עמוד (קילו-ביט)

מקסימום משתמש
גודל זיכרון פלאש (קילו-ביט) (3)

גודל זיכרון תצורה כולל (קילו-ביט)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

גודל OCRAM (קילו-ביט)
108 189 378 549 675 1260 1638

מידע קשור · מדריך למשתמש להגדרת FPGA MAX 10 · מדריך למשתמש לזיכרון הבזק Altera MAX 10

4.5.2. יישום מעבד Nios V מבוצע במקום מ-UFM

פתרון ה-Execute-In-Place from UFM מתאים ליישומי מעבד Nios V הדורשים שימוש מוגבל בזיכרון על השבב. הפונקציה alt_load() פועלת כמעתיק אתחול מיני שמעתיק את מקטעי הנתונים (.rodata, .rwdata או .exceptions) מזיכרון האתחול ל-RAM בהתבסס על הגדרות ה-BSP. מקטע הקוד (.text),
שהוא מקטע לקריאה בלבד, נשאר באזור זיכרון הפלאש MAX 10 על השבב. הגדרה זו ממזערת את השימוש ב-RAM אך עשויה להגביל את ביצועי ביצוע הקוד מכיוון שהגישה לזיכרון הפלאש איטית יותר מה-RAM על השבב.

יישום מעבד Nios V מתוכנת לתוך סקטור UFM. וקטור האיפוס של מעבד Nios V מצביע על כתובת הבסיס של UFM כדי לבצע קוד מה-UFM לאחר איפוס המערכת.

אם אתם משתמשים בניפוי שגיאות ברמת המקור כדי לנפות שגיאות באפליקציה שלכם, עליכם להשתמש בנקודת עצירה חומרתית. הסיבה לכך היא ש-UFM אינו תומך בגישה אקראית לזיכרון, שהיא הכרחית לאיתור שגיאות רך בנקודת עצירה.

פֶּתֶק:

לא ניתן למחוק או לכתוב UFM בעת ביצוע ביצוע execute-in-place ב-MAX 10. עבור לגישת boot copyer אם עליך למחוק או לכתוב את ה-UFM.

(3) הערך המקסימלי האפשרי, התלוי במצב התצורה שתבחר.

מדריך תכנון מעבד משובץ Nios® V 58

שלח משוב

4. פתרונות תצורה ואתחול של מעבד Nios V 726952 | 2025.07.16

איור 33. יישום מעבד Nios V XIP מ-UFM

מקסימום 10 מכשירים

.POF
חומרת Nios V .SOF
תוכנת Nios V .HEX

מתכנת קווארטוס

פלאש על שבב

CFM

חומרת Nios V

UFM

תוכנת Nios V

תצורה פנימית

IP פלאש על שבב

לוגיקת FPGA
מעבד Nios V

זיכרון RAM על השבב

חִיצוֹנִי

אַיִל

EMIF

4.5.2.1. זרימת תכנון חומרה
הסעיף הבא מתאר שיטה שלב אחר שלב לבניית מערכת ניתנת לאתחול עבור יישום מעבד Nios V מ-On-Chip Flash. האקסampהתמונה למטה בנויה באמצעות מכשיר MAX 10.
הגדרות רכיב IP
1. צור את פרויקט מעבד ה-Nios V שלך באמצעות Quartus Prime ו-Platform Designer. 2. ודא ש-RAM חיצוני או זיכרון על-שבב (OCRAM) נוסף לפלטפורמה שלך.
מערכת מעצבים.

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 59

4. פתרונות תצורה ואתחול של מעבד Nios V 726952 | 2025.07.16
איור 34. דוגמאampחיבורי IP במעצב הפלטפורמות לאתחול Nios V מ-OnChip Flash (UFM)

3. בעורך הפרמטרים של On-Chip Flash IP, הגדר את מצב התצורה לאחת מהאפשרויות הבאות, בהתאם להעדפת העיצוב שלך: · תמונה אחת לא דחוסה · תמונה אחת דחוסה · תמונה אחת לא דחוסה עם אתחול זיכרון · תמונה אחת דחוסה עם אתחול זיכרון
למידע נוסף על תמונות דחוסות כפולות, עיין במדריך למשתמש לתצורת MAX 10 FPGA - שדרוג מערכת מרחוק.

פֶּתֶק:

עליך להקצות גישה נסתרת לכל אזורי CFM בכתובת ה-IP של ה-On-Chip Flash.

איור 35. בחירת מצב תצורה בעורך פרמטרי הבזק על שבב

הגדרות IP של פלאש על גבי שבב – אתחול UFM ניתן לבחור אחת מהשיטות הבאות בהתאם להעדפתכם:

מדריך תכנון מעבד משובץ Nios® V 60

שלח משוב

4. פתרונות תצורה ואתחול של מעבד Nios V 726952 | 2025.07.16

פֶּתֶק:

השלבים בתת-הפרקים הבאים (זרימת עיצוב תוכנה ותכנות) תלויים בבחירה שתעשו כאן.

· שיטה 1: אתחול נתוני ה-UFM בקובץ ה-SOF במהלך הקומפילציה
Quartus Prime כולל את נתוני האתחול של UFM בקובץ ה-SOF במהלך הקומפילציה. קומפילציה מחדש של SOF נדרשת אם ישנם שינויים בנתוני ה-UFM.
1. סמנו את האפשרות אתחול תוכן פלאש ואת האפשרות הפעל אתחול שאינו ברירת מחדל. file.

איור 36. אתחול תוכן Flash והפעלת אתחול שאינו ברירת מחדל File

2. ציין את הנתיב של קובץ ה-.hex שנוצר file (מהפקודה elf2hex) בקובץ hex או mif שנוצר על ידי המשתמש file.
איור 37. הוספת ה-.hex File נָתִיב

· שיטה 2: שילוב נתוני UFM עם SOF מהודר במהלך יצירת POF
נתוני UFM משולבים עם נתוני ה-SOF המהודר בעת המרת תכנות fileש. אין צורך לקמפל מחדש את ה-SOF, גם אם נתוני ה-UFM משתנים. במהלך הפיתוח, אין צורך לקמפל מחדש את ה-SOF. fileעבור שינויים באפליקציה. Alterare ממליץ על שיטה זו למפתחי אפליקציות.
1. בטל את הסימון של אתחול תוכן פלאש.
איור 38. אתחול תוכן Flash עם אתחול שאינו ברירת מחדל File

איפוס הגדרות סוכן עבור שיטת ביצוע במקום של מעבד Nios V
1. בעורך הפרמטרים של מעבד Nios V, הגדר את Reset Agent ל-On-Chip Flash.
איור 39. הגדרות עורך פרמטרי מעבד Nios V כאשר סוכן איפוס מוגדר ל-On-Chip Flash

2. לחץ על צור HDL כאשר תיבת הדו-שיח יצירה מופיעה. 3. ציין פלט file אפשרויות יצירה ולחצו על צור.

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 61

4. פתרונות תצורה ואתחול של מעבד Nios V 726952 | 2025.07.16
Quartus Prime Software Settings 1. In the Quartus Prime software, click Assignments Device Device and Pin
Options Configuration. Set the Configuration mode according to the setting in On-Chip Flash IP. Figure 40. Configuration Mode Selection in Quartus Prime Software

2. לחץ על אישור כדי לצאת מחלון אפשרויות התקן וקוד סודי,
3. לחץ על אישור כדי לצאת מחלון ההתקן.
4. Click Processing Start Compilation to compile your project and generate the .sof file.

פֶּתֶק:

אם הגדרת מצב התצורה בתוכנת Quartus Prime ובעורך הפרמטרים של Platform Designer שונה, פרויקט Quartus Prime נכשל עם הודעת השגיאה הבאה.

איור 41.

הודעת שגיאה עבור הגדרת מצב תצורה שונה (14740): מצב התצורה ב-atom "q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block" אינו תואם להגדרת הפרויקט. עדכן וצור מחדש את מערכת Qsys כך שתתאים להגדרת הפרויקט.

מידע קשור מדריך למשתמש עבור הגדרת MAX 10 FPGA

4.5.2.2. זרימת עיצוב תוכנה
סעיף זה מספק את זרימת התכנון ליצירה ובנייה של פרויקט תוכנת מעבד Nios V. כדי להבטיח זרימת בנייה יעילה, מומלץ ליצור עץ ספריות דומה בפרויקט התכנון שלכם. זרימת תכנון התוכנה הבאה מבוססת על עץ ספריות זה.
כדי ליצור את עץ ספריית פרויקט התוכנה, בצעו את השלבים הבאים: 1. בתיקיית פרויקט העיצוב שלכם, צרו תיקייה בשם software. 2. בתיקיית software, צרו שתי תיקיות בשם hal_app ו-hal_bsp.
איור 42. עץ ספריית פרויקטי תוכנה

מדריך תכנון מעבד משובץ Nios® V 62

שלח משוב

4. פתרונות תצורה ואתחול של מעבד Nios V 726952 | 2025.07.16
יצירת פרויקט BSP של היישום
כדי להפעיל את עורך ה-BSP, בצעו את השלבים הבאים: 1. היכנסו למעטפת הפקודה Nios V. 2. הפעילו את עורך ה-BSP באמצעות הפקודה niosv-bsp-editor. 3. בעורך ה-BSP, לחצו על File BSP חדש כדי להתחיל את פרויקט ה-BSP שלך. 4. קבע את ההגדרות הבאות:
· מידע על SOPC File שם: ספק את SOPCINFO file (.sopcinfo). · שם מעבד: בחר את מעבד Nios V. · מערכת הפעלה: בחר את מערכת ההפעלה של מעבד Nios V. · גרסה: השאר כברירת מחדל. · ספריית יעד BSP: בחר את נתיב הספרייה של פרויקט BSP. אתה יכול
קבעו אותו מראש ב /software/hal_bsp על ידי הפעלת האפשרות השתמש במיקומי ברירת מחדל. · הגדרות BSP File שם: הקלד את שם הגדרות ה-BSP File. · סקריפטי Tcl נוספים: ספק סקריפט BSP Tcl על ידי הפעלת האפשרות הפעל סקריפט Tcl נוסף. 5. לחץ על אישור.
איור 43. הגדרת BSP חדש

הגדרת עורך ה-BSP ויצירת פרויקט ה-BSP
You can define the processor’s exception vector either in On-Chip Memory (OCRAM) or On-Chip Flash based on your design preference. Setting the exception vector memory to OCRAM/External RAM is recommended to make the interrupt processing faster. 1. Go to Main Settings Advanced hal.linker. 2. If you select On-Chip Flash as exception vector,
א. הפעל את ההגדרות הבאות:

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 63

4. פתרונות תצורה ואתחול של מעבד Nios V 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata איור 44. הגדרות Advanced.hal.linker

ב. לחצו על הכרטיסייה Linker Script בעורך BSP. ג. הגדר את האזורים .exceptions ו- .text בשם מקטע המקשר ל-
פלאש על שבב. ד. הגדר את שאר האזורים ברשימת שם מקטע המקשר לאזור על שבב.
זיכרון (OCRAM) או RAM חיצוני.
Figure 45. Linker Region Settings (Exception Vector Memory: On-Chip Flash)

3. If you select OCRAM/External RAM as exception vector, a. Enable the following settings: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Figure 46. Linker Region Settings (Exception Vector Memory: OCRAM/External RAM)

b. Click on the Linker Script tab in the BSP Editor.
c. Set the.text regions in the Linker Section Name to On-Chip Flash.
d. Set the rest of the regions in the Linker Section Name list to the On-Chip Memory (OCRAM) or external RAM.

מדריך תכנון מעבד משובץ Nios® V 64

שלח משוב

4. פתרונות תצורה ואתחול של מעבד Nios V 726952 | 2025.07.16
Figure 47. Linker Region Settings (Exception Vector Memory: OCRAM)
4. Click Generate to generate the BSP project. Generating the User Application Project File 1. Navigate to the software/hal_app folder and create your application source
code. 2. Launch the Nios V Command Shell. 3. Execute the command below to generate the application CMakeLists.txt.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/<user application>
Building the User Application Project You can choose to build the user application project using Ashling RiscFree IDE for Altera FPGAs or through the command line interface (CLI). If you prefer using CLI, you can build the user application using the following command: cmake -G “Unix Makefiles” -B software/hal_app/build -S software/hal_app make -C software/hal_app/build
The application (.elf) file is created in software/hal_app/build folder. Generating the HEX File You must generate a .hex file from your application .elf file, so you can create a .pof file suitable for programming the devices. 1. Launch the Nios V Command Shell. 2. For Nios V processor application boot from On-Chip Flash, use the following
command line to convert the ELF to HEX for your application. This command creates the user application (onchip_flash.hex) file. elf2hex software/hal_app/build/<user_application>.elf -o onchip_flash.hex
-b <base address of On-Chip Flash UFM region> -w 8 -e <end address of On-Chip Flash UFM region> 3. Recompile the hardware design if you check Initialize memory content option in On-Chip Flash IP (Method 1). This is to include the software data (.HEX) in the SOF file.

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 65

4. פתרונות תצורה ואתחול של מעבד Nios V 726952 | 2025.07.16
4.5.2.3. Programming 1. In Quartus Prime, click File המרת תכנות Files. 2. Under Output programming file, choose Programmer Object File (.pof) as Programming file type. 3. Set Mode to Internal Configuration.
Figure 48. Convert Programming File הגדרות
4. Click Options/Boot info…, the MAX 10 Device Options window appears. 5. Based on the Initialize flash content settings in the On-chip Flash IP, perform
one of the following steps: · If Initialize flash content is checked (Method 1), the UFM initialization data
was included in the SOF duringQuartus Prime compilation. — Select Page_0 for UFM source: option. Click OK and proceed to the
next. Figure 49. Setting Page_0 for UFM Source if Initialize Flash Content is Checked

מדריך תכנון מעבד משובץ Nios® V 66

שלח משוב

4. פתרונות תצורה ואתחול של מעבד Nios V 726952 | 2025.07.16
· If Initialize flash content is not checked (Method 2), choose Load memory file for the UFM source option. Browse to the generated On-chip Flash HEX file (onchip_flash.hex) in the File path: and click OK. This step adds UFM data separately to the SOF file during the programming file הֲמָרָה.
Figure 50. Setting Load Memory File for UFM Source if Initialize Flash Content is Not Checked

6. In the Convert Programming File dialog box, at the Input files to convert section, click Add File… and point to the generated Quartus Prime .sof file.
Figure 51. Input Files to Convert in Convert Programming Files for Single Image Mode

7. Click Generate to create the .pof file. 8. Program the .pof file into your MAX 10 device. 9. Power cycle your hardware.

4.5.3. Nios V Processor Application Copied from UFM to RAM using Boot Copier

Altera recommends this solution for MAX 10 FPGA Nios V processor system designs where multiple iterations of application software development and high system performance are required. The boot copier is located within the UFM at an offset that is the same address as the reset vector. The Nios V application is located next to the boot copier.

For this boot option, the Nios V processor starts executing the boot copier upon system reset to copy the application from the UFM sector to the OCRAM or external RAM. Once copying is complete, the Nios V processor transfers the program control over to the application.

פֶּתֶק:

The applied boot copier is the same as the Bootloader via GSFI.

שלח משוב

מדריך תכנון מעבד משובץ Nios® V 67

4. פתרונות תצורה ואתחול של מעבד Nios V 726952 | 2025.07.16

Figure 52. Nios V Application Copied from UFM to RAM using Boot Copier

מקסימום 10 מכשירים

.POF
חומרת Nios V .SOF
תוכנת Nios V .HEX
Bootloader .SREC

מתכנת קווארטוס

זיכרון RAM חיצוני
תוכנת Nios V

פלאש על שבב

CFM

Nios V Hardwa

מסמכים / משאבים

altera Nios V Embedded Processor [pdfמדריך למשתמש
Nios V, Nios V-m, Nios V-g, Nios V-c, Nios V Embedded Processor, Nios V, Embedded Processor, Processor

הפניות

מדריך למשתמש

altera Nios V Embedded Processor

מפרטים

Nios V Processor Hardware System Design

Nios V Processor Software System Design

Nios V Processor Configuration and Booting Solutions

מסמכים / משאבים

הפניות

השאר תגובה

בטל תשובה