altera Nios V ჩაშენებული პროცესორის მომხმარებლის სახელმძღვანელო

Nios® V ჩაშენებული პროცესორის შესახებ
1.1. Altera® FPGA და ჩაშენებული პროცესორებიview
Altera FPGA მოწყობილობებს შეუძლიათ დანერგონ ლოგიკა, რომელიც ფუნქციონირებს როგორც სრული მიკროპროცესორი და ამავდროულად უზრუნველყონ მრავალი ვარიანტი.
დისკრეტულ მიკროპროცესორებსა და Altera FPGA-ს შორის მნიშვნელოვანი განსხვავება ისაა, რომ Altera FPGA ქსოვილი ჩართვისას არ შეიცავს ლოგიკას. Nios® V პროცესორი არის რბილი ინტელექტუალური საკუთრების (IP) პროცესორი, რომელიც დაფუძნებულია RISC-V სპეციფიკაციაზე. Nios V პროცესორზე დაფუძნებულ სისტემაზე პროგრამული უზრუნველყოფის გაშვებამდე, თქვენ უნდა დააკონფიგურიროთ Altera FPGA მოწყობილობა ისეთი აპარატურული დიზაინით, რომელიც შეიცავს Nios V პროცესორს. თქვენ შეგიძლიათ განათავსოთ Nios V პროცესორი Altera FPGA-ზე ნებისმიერ ადგილას, დიზაინის მოთხოვნებიდან გამომდინარე.

იმისათვის, რომ თქვენი Altera® FPGA IP-ზე დაფუძნებული ჩაშენებული სისტემა დისკრეტულ მიკროპროცესორზე დაფუძნებულ სისტემად იქცეს, თქვენი სისტემა უნდა მოიცავდეს შემდეგს: · AJTAG ინტერფეისი Altera FPGA კონფიგურაციის, აპარატურისა და პროგრამული უზრუნველყოფის მხარდასაჭერად
გამართვა · Altera FPGA-ს ჩართვის კონფიგურაციის მექანიზმი
თუ თქვენს სისტემას აქვს ეს შესაძლებლობები, შეგიძლიათ დაიწყოთ თქვენი დიზაინის დახვეწა Altera FPGA-ში ჩატვირთული წინასწარ შემოწმებული აპარატურის დიზაინიდან. Altera FPGA-ს გამოყენება ასევე საშუალებას გაძლევთ სწრაფად შეცვალოთ თქვენი დიზაინი პრობლემების გადასაჭრელად ან ახალი ფუნქციონალის დასამატებლად. თქვენ შეგიძლიათ მარტივად გამოსცადოთ ეს ახალი აპარატურის დიზაინები Altera FPGA-ს ხელახლა კონფიგურაციით თქვენი სისტემის J-ის გამოყენებით.TAG ინტერფეისი.
ჯTAG ინტერფეისი მხარს უჭერს აპარატურის და პროგრამული უზრუნველყოფის შემუშავებას. J-ის გამოყენებით შეგიძლიათ შეასრულოთ შემდეგი დავალებებიTAG ინტერფეისი: · Altera FPGA-ს კონფიგურაცია · პროგრამული უზრუნველყოფის ჩამოტვირთვა და გამართვა · Altera FPGA-სთან კომუნიკაცია UART-ის მსგავსი ინტერფეისის საშუალებით (JTAG UART
ტერმინალი) · გამართვის აპარატურა (Signal Tap-ის ჩაშენებული ლოგიკური ანალიზატორით) · პროგრამირების ფლეშ მეხსიერება
Altera FPGA-ს Nios V პროცესორზე დაფუძნებული დიზაინით კონფიგურაციის შემდეგ, პროგრამული უზრუნველყოფის შემუშავების პროცესი დისკრეტული მიკროკონტროლერების დიზაინის პროცესის მსგავსი იქნება.

დაკავშირებული ინფორმაცია · AN 985: Nios V პროცესორის სახელმძღვანელო
სწრაფი სახელმძღვანელო მარტივი Nios V პროცესორის სისტემის შექმნისა და Hello World აპლიკაციის გაშვების შესახებ.
© Altera Corporation. Altera, Altera-ს ლოგო, `a' ლოგო და Altera-ს სხვა ნიშნები Altera Corporation-ის სავაჭრო ნიშნებია. Altera იტოვებს უფლებას, ნებისმიერ დროს, შეტყობინების გარეშე, შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და მომსახურებაში. Altera არ იღებს პასუხისმგებლობას ან ვალდებულებას, რომელიც წარმოიშობა აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან მომსახურების გამოყენებით, გარდა იმ შემთხვევებისა, როდესაც ეს წერილობით არის გათვალისწინებული Altera-ს მიერ. Altera-ს მომხმარებლებს ვურჩევთ, რომ გამოქვეყნებულ ინფორმაციაზე დაყრდნობამდე და პროდუქტების ან მომსახურების შეკვეთის განთავსებამდე, მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია. *სხვა სახელები და ბრენდები შეიძლება სხვის საკუთრებად ჩაითვალოს.

1. Nios® V ჩაშენებული პროცესორის 726952 შესახებ | 2025.07.16
· Nios V პროცესორის სახელმძღვანელო გვაწვდის ინფორმაციას Nios V პროცესორის მუშაობის მაჩვენებლების, პროცესორის არქიტექტურის, პროგრამირების მოდელისა და ბირთვის იმპლემენტაციის შესახებ.
· ჩაშენებული პერიფერიული მოწყობილობების IP მომხმარებლის სახელმძღვანელო · Nios V პროცესორის პროგრამული უზრუნველყოფის შემქმნელის სახელმძღვანელო

აღწერს Nios V პროცესორის პროგრამული უზრუნველყოფის შემუშავების გარემოს, ხელმისაწვდომ ინსტრუმენტებს და Nios V პროცესორზე გასაშვებად პროგრამული უზრუნველყოფის შექმნის პროცესს. · Ashling* RiscFree* ინტეგრირებული შემუშავების გარემო (IDE) Altera FPGA-ებისთვის. მომხმარებლის სახელმძღვანელო. აღწერს RiscFree* ინტეგრირებულ შემუშავების გარემოს (IDE) Altera FPGA-ებისთვის, Arm*-ზე დაფუძნებული HPS-ისა და Nios V ბირთვიანი პროცესორისთვის. · Nios V პროცესორის Altera FPGA IP გამოშვების შენიშვნები.
1.2. Quartus® Prime პროგრამული უზრუნველყოფის მხარდაჭერა
Nios V პროცესორის აწყობის პროცესი განსხვავებულია Quartus® Prime Pro Edition პროგრამული უზრუნველყოფისა და Quartus Prime Standard Edition პროგრამული უზრუნველყოფისთვის. განსხვავებების შესახებ დამატებითი ინფორმაციისთვის იხილეთ AN 980: Nios V პროცესორის Quartus Prime პროგრამული უზრუნველყოფის მხარდაჭერა.
დაკავშირებული ინფორმაცია AN 980: Nios V პროცესორის Quartus Prime პროგრამული უზრუნველყოფის მხარდაჭერა
1.3. Nios V პროცესორის ლიცენზირება
Nios V პროცესორის თითოეულ ვარიანტს აქვს საკუთარი ლიცენზიის გასაღები. ლიცენზიის გასაღების შეძენის შემდეგ, თქვენ შეგიძლიათ გამოიყენოთ იგივე ლიცენზიის გასაღები ყველა Nios V პროცესორის პროექტისთვის ვადის გასვლამდე. თქვენ შეგიძლიათ შეიძინოთ Nios V პროცესორის Altera FPGA IP ლიცენზიები ნულოვანი ფასით.
Nios V პროცესორის ლიცენზიის გასაღებების სია ხელმისაწვდომია Altera FPGA თვითმომსახურების ლიცენზირების ცენტრში. დააწკაპუნეთ ჩანართზე „შეფასებაზე დარეგისტრირება“ ან „უფასო ლიცენზია“ და აირჩიეთ შესაბამისი ვარიანტები მოთხოვნის გასაკეთებლად.
სურათი 1. Altera FPGA თვითმომსახურების ლიცენზირების ცენტრი

ლიცენზიის გასაღებებით შეგიძლიათ:
გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 7

1. Nios® V ჩაშენებული პროცესორის 726952 შესახებ | 2025.07.16
· თქვენს სისტემაში Nios V პროცესორის იმპლემენტაცია. · Nios V პროცესორული სისტემის ქცევის სიმულირება. · დიზაინის ფუნქციონალურობის, როგორიცაა ზომა და სიჩქარე, შემოწმება. · მოწყობილობის პროგრამირების გენერირება. fileს. · მოწყობილობის დაპროგრამება და დიზაინის შემოწმება აპარატურულ უზრუნველყოფაში.
Altera FPGA-ებისთვის Ashling* RiscFree* IDE-ში პროგრამული უზრუნველყოფის შესამუშავებლად ლიცენზია არ გჭირდებათ.
დაკავშირებული ინფორმაცია · Altera FPGA თვითმომსახურების ლიცენზირების ცენტრი
Nios V პროცესორის Altera FPGA IP ლიცენზიის გასაღებების მიღების შესახებ დამატებითი ინფორმაციისთვის. · Altera FPGA პროგრამული უზრუნველყოფის ინსტალაცია და ლიცენზირება Altera FPGA პროგრამული უზრუნველყოფის ლიცენზირებისა და ფიქსირებული ლიცენზიისა და ქსელური ლიცენზიის სერვერის დაყენების შესახებ დამატებითი ინფორმაციისთვის.
1.4. ჩაშენებული სისტემის დიზაინი
შემდეგი სურათი ასახავს გამარტივებულ Nios V პროცესორზე დაფუძნებული სისტემის დიზაინის ნაკადს, მათ შორის როგორც აპარატურულ, ასევე პროგრამულ უზრუნველყოფას.

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 8

გამოხმაურების გაგზავნა

1. Nios® V ჩაშენებული პროცესორის 726952 შესახებ | 2025.07.16

სურათი 2.

Nios V პროცესორის სისტემის დიზაინის ნაკადი
სისტემის კონცეფცია

სისტემის მოთხოვნების ანალიზი

Nios® V
პროცესორის ბირთვები და სტანდარტული კომპონენტები

სისტემის განსაზღვრა და გენერირება
პლატფორმის დიზაინერი

აპარატურის ნაკადი: Intel Quartus Prime პროექტის ინტეგრირება და კომპილაცია

პროგრამული უზრუნველყოფის ნაკადი: Nios V-ის შეთავაზების პროგრამული უზრუნველყოფის შემუშავება და შექმნა

აპარატურის ნაკადი: ჩამოტვირთეთ FPGA დიზაინი
სამიზნე დაფაზე

პროგრამული უზრუნველყოფის ნაკადი: Nios V პროცესორის პროგრამული უზრუნველყოფის ტესტირება და გამართვა

პროგრამული უზრუნველყოფა არ აკმაყოფილებს სპეციფიკაციებს?
დიახ
აპარატურა არა აკმაყოფილებს სპეციფიკაციებს? კი
სისტემა დასრულებულია

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 9

726952 | 2025.07.16 გამოხმაურების გაგზავნა

2. Nios V პროცესორის აპარატურის სისტემის დიზაინი Quartus Prime პროგრამული უზრუნველყოფისა და პლატფორმის დიზაინერის გამოყენებით

სურათი 3.

შემდეგი დიაგრამა ასახავს Nios V პროცესორის აპარატურის ტიპურ დიზაინს. Nios V პროცესორის სისტემის აპარატურის დიზაინის ნაკადი

დაწყება

Nios V ბირთვები და სტანდარტული კომპონენტები

გამოიყენეთ პლატფორმის დიზაინერი Nios V-ზე დაფუძნებული სისტემის შესაქმნელად
პლატფორმის დიზაინერის დიზაინის გენერირება

პლატფორმის დიზაინერის სისტემის ინტეგრირება Intel Quartus Prime პროექტთან
დაავალეთ პინების ადგილმდებარეობა, დროის მოთხოვნები და დიზაინის სხვა შეზღუდვები
სამიზნე მოწყობილობის აპარატურის კომპილაცია Intel Quartus Prime-ში

ჩამოსატვირთად მზადაა
2.1. Nios V პროცესორის სისტემის დიზაინის შექმნა პლატფორმის დიზაინერის გამოყენებით
Quartus Prime პროგრამული უზრუნველყოფა მოიცავს Platform Designer-ის სისტემის ინტეგრაციის ინსტრუმენტს, რომელიც ამარტივებს Nios V პროცესორის IP ბირთვის და სხვა IP მისამართების განსაზღვრისა და Altera FPGA სისტემის დიზაინში ინტეგრირების ამოცანას. Platform Designer ავტომატურად ქმნის ურთიერთდაკავშირების ლოგიკას მითითებული მაღალი დონის კავშირიდან. ურთიერთდაკავშირების ავტომატიზაცია გამორიცხავს სისტემის დონის HDL კავშირების დაზუსტების შრომატევად ამოცანას.
© Altera Corporation. Altera, Altera-ს ლოგო, `a' ლოგო და Altera-ს სხვა ნიშნები Altera Corporation-ის სავაჭრო ნიშნებია. Altera იტოვებს უფლებას, ნებისმიერ დროს, შეტყობინების გარეშე, შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და მომსახურებაში. Altera არ იღებს პასუხისმგებლობას ან ვალდებულებას, რომელიც წარმოიშობა აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან მომსახურების გამოყენებით, გარდა იმ შემთხვევებისა, როდესაც ეს წერილობით არის გათვალისწინებული Altera-ს მიერ. Altera-ს მომხმარებლებს ვურჩევთ, რომ გამოქვეყნებულ ინფორმაციაზე დაყრდნობამდე და პროდუქტების ან მომსახურების შეკვეთის განთავსებამდე, მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია. *სხვა სახელები და ბრენდები შეიძლება სხვის საკუთრებად ჩაითვალოს.

2. Nios V პროცესორის აპარატურის სისტემის დიზაინი Quartus Prime პროგრამული უზრუნველყოფისა და პლატფორმის დიზაინერის გამოყენებით
726952 | 2025.07.16

სისტემის აპარატურული მოთხოვნების ანალიზის შემდეგ, თქვენ იყენებთ Quartus Prime-ს თქვენი სისტემისთვის საჭირო Nios V პროცესორის ბირთვის, მეხსიერების და სხვა კომპონენტების დასადგენად. პლატფორმის დიზაინერი ავტომატურად წარმოქმნის ურთიერთდაკავშირების ლოგიკას კომპონენტების აპარატურულ სისტემაში ინტეგრირებისთვის.

2.1.1. Nios V პროცესორის Altera FPGA IP-ის ინსტანცირება

თქვენ შეგიძლიათ შექმნათ ნებისმიერი პროცესორის IP ბირთვი Platform Designer IP Catalog Processors and Peripherals Embedded Processors-ში.

თითოეული პროცესორის IP ბირთვი მხარს უჭერს კონფიგურაციის სხვადასხვა ვარიანტს მისი უნიკალური არქიტექტურის საფუძველზე. თქვენ შეგიძლიათ განსაზღვროთ ეს კონფიგურაციები თქვენი დიზაინის საჭიროებების უკეთ შესატყვისად.

ცხრილი 1.

კონფიგურაციის პარამეტრები ძირითადი ვარიანტების მიხედვით

კონფიგურაციის პარამეტრები

Nios V/c პროცესორი

Nios V/m პროცესორი

გამართვის გამოყენების გადატვირთვის მოთხოვნა

—

ხაფანგები, გამონაკლისები და შეფერხებები

CPU არქიტექტურა

ECC

ქეშები, პერიფერიული რეგიონები და ტრადიციული მატარებლები

—

მორგებული ინსტრუქციები

—

ჩაკეტვა

—

Nios V/g პროცესორი

2.1.1.1. Nios V/c კომპაქტური მიკროკონტროლერის Altera FPGA IP-ის ინსტანცირება სურათი 4. Nios V/c კომპაქტური მიკროკონტროლერი Altera FPGA IP

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 11

2.1.1.1.1. CPU არქიტექტურის ჩანართი

ცხრილი 2.

CPU არქიტექტურის ჩანართი

ფუნქცია

აღწერა

Avalon® ინტერფეისის ჩართვა რთავს Avalon ინტერფეისს ინსტრუქციების მენეჯერისა და მონაცემთა მენეჯერისთვის. გამორთვის შემთხვევაში, სისტემა გამოიყენებს AXI4-Lite ინტერფეისს.

mhartid-ის CSR ღირებულება

· არასწორი IP პარამეტრი. · არ გამოიყენოთ mhartid CSR მნიშვნელობა Nios V/c პროცესორში.

2.1.1.1.2. გამოიყენეთ გადატვირთვის მოთხოვნის ჩანართი

ცხრილი 3.

გამოიყენეთ გადატვირთვის მოთხოვნის ჩანართის პარამეტრი

გამოიყენეთ გადატვირთვის მოთხოვნის ჩანართი

აღწერა

გადატვირთვის მოთხოვნის ინტერფეისის დამატება

· ჩართეთ ეს პარამეტრი ლოკალური გადატვირთვის პორტების გამოსავლენად, სადაც ლოკალურ მთავარ პორტს შეუძლია გამოიყენოს იგი Nios V პროცესორის გადატვირთვის ასამოქმედებლად Nios V პროცესორის სისტემის სხვა კომპონენტებზე ზემოქმედების გარეშე.
· გადატვირთვის ინტერფეისი შედგება შემავალი resetreq სიგნალისა და გამომავალი ack სიგნალისგან.
· Nios V პროცესორის ბირთვის გადატვირთვის მოთხოვნა შეგიძლიათ resetreq სიგნალის გააქტიურებით.
· resetreq სიგნალი უნდა დარჩეს დადასტურებული მანამ, სანამ პროცესორი არ დაადასტურებს ack სიგნალს. სიგნალის დადასტურებული დარჩენის შეუძლებლობამ შეიძლება გამოიწვიოს პროცესორის არადეტერმინისტულ მდგომარეობაში მოხვედრა.
· Nios V პროცესორი პასუხობს, რომ გადატვირთვა წარმატებულია დადასტურების სიგნალის დადასტურებით.
· პროცესორის წარმატებით გადატვირთვის შემდეგ, დადასტურების სიგნალის დადასტურება შეიძლება პერიოდულად რამდენჯერმე განმეორდეს, სანამ resetreq სიგნალი არ გაუქმდება.

2.1.1.1.3. ხაფანგების, გამონაკლისების და შეფერხებების ჩანართი

ცხრილი 4.

ხაფანგების, გამონაკლისების და შეფერხებების ჩანართის პარამეტრები

ხაფანგები, გამონაკლისები და შეფერხებები

აღწერა

აგენტის გადატვირთვა

ოფსეტის გადატვირთვა

შენიშვნა:

პლატფორმის დიზაინერი გთავაზობთ აბსოლუტურ ოფციას, რომელიც საშუალებას გაძლევთ მიუთითოთ აბსოლუტური მისამართი გადატვირთვის ოფსეტში. გამოიყენეთ ეს ოფცია, როდესაც გადატვირთვის ვექტორის შემნახველი მეხსიერება მდებარეობს პროცესორის სისტემისა და ქვესისტემების გარეთ.

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 12

გამოხმაურების გაგზავნა

2.1.1.1.4. ECC ჩანართი

ცხრილი 5.

ECC ჩანართი

ECC

შეცდომების აღმოჩენისა და სტატუსის შესახებ ინფორმაციის ჩართვა

აღწერა
· ჩართეთ ეს პარამეტრი Nios V პროცესორის შიდა RAM ბლოკებისთვის ECC ფუნქციის გამოსაყენებლად. · ECC ფუნქციები აფიქსირებს 2 ბიტიან შეცდომებს და რეაგირებს შემდეგი ქცევის მიხედვით:
— თუ ეს 1-ბიტიანი გამოსწორებადი შეცდომაა, პროცესორი აგრძელებს მუშაობას პროცესორის პროცესორში შეცდომის გამოსწორების შემდეგ. თუმცა, შესწორება არ აისახება საწყის მეხსიერებებში.
— თუ შეცდომა გამოუსწორებელია, პროცესორი აგრძელებს მუშაობას მისი გამოსწორების გარეშე პროცესორის მილსადენსა და წყაროს მეხსიერებებში, რამაც შეიძლება გამოიწვიოს პროცესორის არადეტერმინისტულ მდგომარეობაში გადასვლა.

2.1.1.2. Nios V/m მიკროკონტროლერის Altera FPGA IP-ის ინსტანცირება სურათი 5. Nios V/m მიკროკონტროლერი Altera FPGA IP

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 13

2.1.1.2.1. გამართვის ჩანართი

ცხრილი 6.

Debug Tab-ის პარამეტრები

გამართვის ჩანართი

აღწერა

გამართვის ჩართვა
გადატვირთვის ჩართვა გამართვის მოდულიდან

· ჩართეთ ეს პარამეტრი J-ს დასამატებლადTAG სამიზნე კავშირის მოდული Nios V პროცესორთან. · JTAG სამიზნე კავშირის მოდული საშუალებას იძლევა დაუკავშირდეს Nios V პროცესორს შემდეგი გზით:
JTAG FPGA-ს ინტერფეისის პინები. · კავშირი უზრუნველყოფს შემდეგ ძირითად შესაძლებლობებს:
— Nios V პროცესორის ჩართვა და გამორთვა — რეგისტრებისა და მეხსიერების შემოწმება და რედაქტირება. — Nios V აპლიკაციის .elf ფაილის ჩამოტვირთვა file პროცესორის მეხსიერებაში გაშვების დროს
niosv-download. — Nios V პროცესორზე გაშვებული აპლიკაციის გამართვა · dm_agent პორტის დაკავშირება პროცესორის ინსტრუქციასთან და მონაცემთა ავტობუსთან. დარწმუნდით, რომ ორივე ავტობუსს შორის ბაზის მისამართი ერთნაირია.
· ჩართეთ ეს პარამეტრი dbg_reset_out და ndm_reset_in პორტების გამოსავლენად. · JTAG debugger-ის ან niosv-download -r ბრძანების გააქტიურება dbg_reset_out ბრძანების მეშვეობით, რომელიც
საშუალებას აძლევს Nios V პროცესორს, გადატვირთოს ამ პორტთან დაკავშირებული სისტემის პერიფერიული მოწყობილობები. · თქვენ უნდა დააკავშიროთ dbg_reset_out ინტერფეისი ndm_reset_in-თან გადატვირთვის ნაცვლად.
ინტერფეისი პროცესორის ბირთვისა და ტაიმერის მოდულის გადატვირთვის გასააქტიურებლად. გაურკვეველი ქცევის თავიდან ასაცილებლად, dbg_reset_out ინტერფეისი არ უნდა დააკავშიროთ გადატვირთვის ინტერფეისთან.

2.1.1.2.2. გამოიყენეთ გადატვირთვის მოთხოვნის ჩანართი

ცხრილი 7.

გამოიყენეთ გადატვირთვის მოთხოვნის ჩანართის პარამეტრი

გამოიყენეთ გადატვირთვის მოთხოვნის ჩანართი

აღწერა

გადატვირთვის მოთხოვნის ინტერფეისის დამატება

· ჩართეთ ეს პარამეტრი ლოკალური გადატვირთვის პორტების გამოსავლენად, სადაც ლოკალურ მთავარ პორტს შეუძლია გამოიყენოს იგი Nios V პროცესორის გადატვირთვის ასამოქმედებლად Nios V პროცესორის სისტემის სხვა კომპონენტებზე ზემოქმედების გარეშე.
· გადატვირთვის ინტერფეისი შედგება შემავალი resetreq სიგნალისა და გამომავალი ack სიგნალისგან.
· Nios V პროცესორის ბირთვის გადატვირთვის მოთხოვნა შეგიძლიათ resetreq სიგნალის გააქტიურებით.
· resetreq სიგნალი უნდა დარჩეს დადასტურებული მანამ, სანამ პროცესორი არ დაადასტურებს ack სიგნალს. სიგნალის დადასტურებული დარჩენის შეუძლებლობამ შეიძლება გამოიწვიოს პროცესორის არადეტერმინისტულ მდგომარეობაში მოხვედრა.
· გამართვის რეჟიმში resetreq სიგნალის გააქტიურებას პროცესორის მდგომარეობაზე გავლენა არ აქვს.
· Nios V პროცესორი პასუხობს, რომ გადატვირთვა წარმატებულია დადასტურების სიგნალის დადასტურებით.
· პროცესორის წარმატებით გადატვირთვის შემდეგ, დადასტურების სიგნალის დადასტურება შეიძლება პერიოდულად რამდენჯერმე განმეორდეს, სანამ resetreq სიგნალი არ გაუქმდება.

2.1.1.2.3. ხაფანგების, გამონაკლისების და შეფერხებების ჩანართი

ცხრილი 8.

ჩანართი „ხაფანგები, გამონაკლისები და შეფერხებები“

აღწერა

აგენტის გადატვირთვა

გადახრის რეჟიმის გადატვირთვა

· განსაზღვრავს გადატვირთვის ვექტორის ოფსეტს არჩეული გადატვირთვის აგენტის საბაზისო მისამართთან მიმართებაში. · პლატფორმის დიზაინერი ავტომატურად უზრუნველყოფს გადატვირთვის ოფსეტის ნაგულისხმევ მნიშვნელობას.
მიუთითეთ შეწყვეტის კონტროლერის ტიპი, პირდაპირი თუ ვექტორული. შენიშვნა: Nios V/m არა-პილენირებული პროცესორი არ უჭერს მხარს ვექტორულ შეწყვეტებს.
ამიტომ, მოერიდეთ ვექტორული შეწყვეტის რეჟიმის გამოყენებას, როდესაც პროცესორი არა-პილენირებულ რეჟიმშია.

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 14

გამოხმაურების გაგზავნა

შენიშვნა:

2.1.1.2.4. პროცესორის არქიტექტურა

ცხრილი 9.

CPU არქიტექტურის ჩანართის პარამეტრები

CPU არქიტექტურა

აღწერა

CPU-ში Pipelining-ის ჩართვა

· ჩართეთ ეს პარამეტრი pipeline Nios V/m პროცესორის ინსტანცირებისთვის. — IPC უფრო მაღალია ლოგიკური არეალის უფრო მაღალი და Fmax სიხშირის დაბალი ხარჯზე.
· გამორთეთ ეს პარამეტრი არა-პიპელირებული Nios V/m პროცესორის ინსტანცირებისთვის. — აქვს Nios V/c პროცესორის მსგავსი ბირთვის მუშაობა. — მხარს უჭერს გამართვისა და შეფერხების შესაძლებლობას — უფრო დაბალი ლოგიკური არე და უფრო მაღალი Fmax სიხშირე დაბალი IPC-ის ხარჯზე.

Avalon ინტერფეისის ჩართვა

რთავს Avalon ინტერფეისს ინსტრუქციების მენეჯერისა და მონაცემთა მენეჯერისთვის. გამორთვის შემთხვევაში, სისტემა გამოიყენებს AXI4-Lite ინტერფეისს.

mhartid-ის CSR ღირებულება

· Hart ID რეგისტრის (mhartid) ნაგულისხმევად მნიშვნელობა 0-ია. · მიანიჭეთ მნიშვნელობა 0-დან 4094-მდე. · თავსებადია Altera FPGA Avalon Mutex Core HAL API-თან.

დაკავშირებული ინფორმაცია ჩაშენებული პერიფერიული IP მომხმარებლის სახელმძღვანელო – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. ECC ჩანართი
ცხრილი 10. ECC ჩანართი
ECC-ის ჩართვა შეცდომების აღმოჩენისა და სტატუსის შესახებ ინფორმაციის მიწოდებისთვის

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 15

2. Nios V პროცესორის აპარატურის სისტემის დიზაინი Quartus Prime პროგრამული უზრუნველყოფისა და პლატფორმის დიზაინერის გამოყენებით
726952 | 2025.07.16
2.1.1.3. Nios V/g ზოგადი დანიშნულების პროცესორის Altera FPGA IP-ის ინსტანცირება
სურათი 6. Nios V/g ზოგადი დანიშნულების პროცესორი Altera FPGA IP – ნაწილი 1

სურათი 7.

Nios V/g ზოგადი დანიშნულების პროცესორი Altera FPGA IP – ნაწილი 2 (Core Level Interrupt Controller-ის ჩართვის გამორთვა)

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 16

გამოხმაურების გაგზავნა

სურათი 8.

Nios V/g ზოგადი დანიშნულების პროცესორი Altera FPGA IP – ნაწილი 2 (ჩართეთ ბირთვის დონის შეფერხების კონტროლერი)

სურათი 9. Nios V/g ზოგადი დანიშნულების პროცესორი Altera FPGA IP – ნაწილი 3

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 17

2. Nios V პროცესორის აპარატურის სისტემის დიზაინი Quartus Prime პროგრამული უზრუნველყოფისა და პლატფორმის დიზაინერის გამოყენებით
726952 | 2025.07.16
სურათი 10. Nios V/g ზოგადი დანიშნულების პროცესორი Altera FPGA IP – ნაწილი 4

2.1.1.3.1. პროცესორის არქიტექტურა

ცხრილი 11. პროცესორის არქიტექტურის პარამეტრები

CPU არქიტექტურის ჩანართი მცურავი წერტილის ერთეულის ჩართვა

აღწერა ჩართეთ ეს პარამეტრი პროცესორის ბირთვში მცურავი წერტილის ერთეულის („F“ გაფართოება) დასამატებლად.

ფილიალის პროგნოზირების ჩართვა

განშტოების ინსტრუქციებისთვის სტატიკური განშტოების პროგნოზირების ჩართვა (უკან გადაადგილებული და წინ გადაადგილებული არ არის).

mhartid-ის CSR ღირებულება

FPU-სთვის FSQRT და FDIV ინსტრუქციების გამორთვა

· FPU-ში მცურავი კვადრატული ფესვის (FSQRT) და მცურავი კვადრატული გაყოფის (FDIV) ოპერაციების ამოღება.
· პროგრამული უზრუნველყოფის ემულაციის გამოყენება ორივე ინსტრუქციაზე გაშვების დროს.

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 18

გამოხმაურების გაგზავნა

2.1.1.3.2. გამართვის ჩანართი

ცხრილი 12. Debug ჩანართის პარამეტრები

გამართვის ჩანართი

აღწერა

გამართვის ჩართვა
გადატვირთვის ჩართვა გამართვის მოდულიდან

2.1.1.3.3. საკეტის ჩანართის ცხრილი 13. საკეტის ჩანართი
პარამეტრები Lockstep-ის ნაგულისხმევი დროის ამოწურვის პერიოდის ჩართვა გაფართოებული გადატვირთვის ინტერფეისის ჩართვა

აღწერა · ორბირთვიანი Lockstep სისტემის ჩართვა. · გადატვირთვისას გამოსასვლელად პროგრამირებადი ტაიმაუტის ნაგულისხმევი მნიშვნელობა (0-დან 255-მდე). · გაფართოებული გადატვირთვის კონტროლისთვის დამატებითი გაფართოებული გადატვირთვის ინტერფეისის ჩართვა. · გამორთვის შემთხვევაში, fRSmartComp ახორციელებს ძირითადი გადატვირთვის კონტროლს.

2.1.1.3.4. გამოიყენეთ გადატვირთვის მოთხოვნის ჩანართი

ცხრილი 14. გადატვირთვის მოთხოვნის ჩანართის პარამეტრის გამოყენება

გამოიყენეთ გადატვირთვის მოთხოვნის ჩანართი

აღწერა

გადატვირთვის მოთხოვნის ინტერფეისის დამატება

· ჩართეთ ეს პარამეტრი ლოკალური გადატვირთვის პორტების გამოსავლენად, სადაც ლოკალურ მთავარ პორტს შეუძლია გამოიყენოს იგი Nios V პროცესორის გადატვირთვის ასამოქმედებლად Nios V პროცესორის სისტემის სხვა კომპონენტებზე ზემოქმედების გარეშე.
· გადატვირთვის ინტერფეისი შედგება შემავალი resetreq სიგნალისა და გამომავალი ack სიგნალისგან.
· Nios V პროცესორის ბირთვის გადატვირთვის მოთხოვნა შეგიძლიათ resetreq სიგნალის გააქტიურებით.
· resetreq სიგნალი უნდა დარჩეს დადასტურებული მანამ, სანამ პროცესორი არ დაადასტურებს ack სიგნალს. სიგნალის დადასტურებული დარჩენის შეუძლებლობამ შეიძლება გამოიწვიოს პროცესორის არადეტერმინისტულ მდგომარეობაში მოხვედრა.
· გამართვის რეჟიმში resetreq სიგნალის გააქტიურებას პროცესორის მდგომარეობაზე გავლენა არ აქვს.
· Nios V პროცესორი პასუხობს, რომ გადატვირთვა წარმატებულია დადასტურების სიგნალის დადასტურებით.
· პროცესორის წარმატებით გადატვირთვის შემდეგ, დადასტურების სიგნალის დადასტურება შეიძლება პერიოდულად რამდენჯერმე განმეორდეს, სანამ resetreq სიგნალი არ გაუქმდება.

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 19

2.1.1.3.5. ხაფანგების, გამონაკლისების და შეფერხებების ჩანართი

ცხრილი 15.

ხაფანგების, გამონაკლისების და შეფერხებების ჩანართი, როდესაც Core Level Interrupt Controller-ის ჩართვა გამორთულია

ჩანართი „ხაფანგები, გამონაკლისები და შეფერხებები“
აგენტის გადატვირთვა

აღწერა
· მეხსიერება, რომელიც შეიცავს გადატვირთვის ვექტორს (Nios V პროცესორის გადატვირთვის მისამართი), სადაც გადატვირთვის კოდი მდებარეობს.
· გადატვირთვის აგენტად შეგიძლიათ აირჩიოთ ნებისმიერი მეხსიერების მოდული, რომელიც დაკავშირებულია Nios V პროცესორის ინსტრუქციის მასტერთან და მხარდაჭერილია Nios V პროცესორის ჩატვირთვის ნაკადით.

ოფსეტის გადატვირთვა

ჩართეთ Core Level Interrupt Controller (CLIC)

· CLIC-ის ჩართვა პრევენციული შეფერხებებისა და კონფიგურირებადი შეფერხების ტრიგერის პირობის მხარდასაჭერად.
· ჩართვის შემთხვევაში, შეგიძლიათ დააკონფიგურიროთ პლატფორმის შეფერხებების რაოდენობა, დააყენოთ ტრიგერის პირობები და ზოგიერთი შეფერხება პრევენციულად დანიშნოთ.

შეწყვეტის რეჟიმის ჩრდილის რეესტრი Files

მიუთითეთ შეწყვეტის ტიპები, როგორც პირდაპირი ან ვექტორული. ჩართეთ ჩრდილოვანი რეგისტრი შეწყვეტის დროს კონტექსტის გადართვის შესამცირებლად.

ცხრილი 16.

ხაფანგები, გამონაკლისები და შეფერხებები, როდესაც ჩართულია Core Level Interrupt Controller

ხაფანგები, გამონაკლისები და შეფერხებები

აღწერილობები

აგენტის გადატვირთვა
ოფსეტის გადატვირთვა
ჩართეთ Core Level Interrupt Controller (CLIC)

· მეხსიერება, რომელიც შეიცავს გადატვირთვის ვექტორს (Nios V პროცესორის გადატვირთვის მისამართი), სადაც გადატვირთვის კოდი მდებარეობს.
· გადატვირთვის აგენტად შეგიძლიათ აირჩიოთ ნებისმიერი მეხსიერების მოდული, რომელიც დაკავშირებულია Nios V პროცესორის ინსტრუქციის მასტერთან და მხარდაჭერილია Nios V პროცესორის ჩატვირთვის ნაკადით.
· განსაზღვრავს გადატვირთვის ვექტორის ოფსეტს არჩეული გადატვირთვის აგენტის საბაზისო მისამართთან მიმართებაში. · პლატფორმის დიზაინერი ავტომატურად უზრუნველყოფს გადატვირთვის ოფსეტის ნაგულისხმევ მნიშვნელობას.
· CLIC-ის ჩართვა პრევენციული შეფერხებებისა და შეფერხების ტრიგერის კონფიგურირებადი პირობის მხარდასაჭერად. · ჩართვის შემთხვევაში, შეგიძლიათ პლატფორმის შეფერხებების რაოდენობის კონფიგურაცია, ტრიგერის პირობების დაყენება,
და ზოგიერთი შეფერხება პრევენციულად დაასახელეთ.

შეწყვეტის რეჟიმი

· მიუთითეთ შეფერხების ტიპები, როგორც პირდაპირი, ვექტორული ან CLIC.

ჩრდილების რეესტრი Files

· ჩართეთ ჩრდილოვანი რეგისტრი შეწყვეტის დროს კონტექსტის გადართვის შესამცირებლად.
· გთავაზობთ ორ მიდგომას:
— CLIC შეფერხების დონეების რაოდენობა
— CLIC შეწყვეტის დონეების რაოდენობა – 1: ეს პარამეტრი სასარგებლოა, როდესაც გსურთ რეგისტრების რაოდენობა file ასლები M20K ან M9K ბლოკების ზუსტი რაოდენობის მოსათავსებლად.
· Nios V პროცესორისთვის ჩრდილოვანი რეგისტრის გამოყენების ჩართვა files, რომლებიც ამცირებენ კონტექსტის გადართვის დატვირთვას შეწყვეტის დროს.
დამატებითი ინფორმაციისთვის ჩრდილების რეესტრის შესახებ files-ისთვის იხილეთ Nios V პროცესორის სახელმძღვანელო.

პლატფორმის შეფერხების წყაროების რაოდენობა

· განსაზღვრავს პლატფორმის შეფერხებების რაოდენობას 16-დან 2048-მდე.
შენიშვნა: CLIC მხარს უჭერს 2064-მდე შეწყვეტის შემავალ სიგნალს და პირველი 16 შეწყვეტის შემავალი სიგნალი ასევე დაკავშირებულია ძირითად შეწყვეტის კონტროლერთან.

CLIC ვექტორული ცხრილის გასწორება

· ავტომატურად განისაზღვრება პლატფორმის შეფერხების წყაროების რაოდენობის მიხედვით. · თუ იყენებთ გასწორებას, რომელიც რეკომენდებულ მნიშვნელობაზე დაბალია, CLIC ზრდის ლოგიკას
სირთულე ვექტორული გამოთვლების შესასრულებლად დამატებითი შემკრების დამატებით. · თუ იყენებთ გასწორებას, რომელიც რეკომენდებულ მნიშვნელობაზე დაბალია, ეს გამოიწვევს ზრდას
ლოგიკური სირთულე CLIC-ში.
განაგრძო…

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 20

გამოხმაურების გაგზავნა

ხაფანგები, გამონაკლისები და შეფერხებები
შეფერხების დონეების რაოდენობა
შეფერხების პრიორიტეტების რაოდენობა დონეზე
კონფიგურირებადი შეწყვეტის პოლარობა; კიდიდან გამოწვეული შეწყვეტების მხარდაჭერა

აღწერილობები
· განსაზღვრავს შეფერხების დონეების რაოდენობას აპლიკაციის კოდისთვის დამატებითი 0 დონით. უფრო მაღალი დონის შეფერხებებს შეუძლიათ შეაფერხონ (წინასწარ შეაჩერონ) გაშვებული დამმუშავებელი უფრო დაბალი დონის შეფერხებისთვის.
· როდესაც შეფერხებების ერთადერთ ვარიანტად არანულოვანი შეფერხების დონეებია მითითებული, აპლიკაციის კოდი ყოველთვის ყველაზე დაბალ დონეზეა, 0. შენიშვნა: შეფერხების დონისა და პრიორიტეტის გაშვების დროს კონფიგურაცია ხდება ერთ 8-ბიტიან რეგისტრში. თუ შეფერხების დონეების რაოდენობა 256-ია, გაშვების დროს შეფერხების პრიორიტეტის კონფიგურაცია შეუძლებელია. წინააღმდეგ შემთხვევაში, კონფიგურირებადი პრიორიტეტების მაქსიმალური რაოდენობაა 256 / (შეფერხების დონეების რაოდენობა - 1).
· განსაზღვრავს შეწყვეტის პრიორიტეტების რაოდენობას, რომელსაც CLIC იყენებს არაწინასწარი შეწყვეტის დამმუშავებლების გამოძახების თანმიმდევრობის დასადგენად. შენიშვნა: არჩეული შეწყვეტის დონისა და არჩეული შეწყვეტის პრიორიტეტის ორობითი მნიშვნელობების კონკატენაცია უნდა იყოს 8 ბიტზე ნაკლები.
· საშუალებას გაძლევთ დააკონფიგურიროთ შეწყვეტის პოლარობა გაშვების დროს. · ნაგულისხმევი პოლარობა დადებითი პოლარობაა.
· საშუალებას გაძლევთ დააკონფიგურიროთ შეფერხების ტრიგერის პირობა გაშვების დროს, ანუ მაღალი დონის ტრიგერირება ან დადებითი კიდით ტრიგერირება (როდესაც შეფერხების პოლარობა დადებითია კონფიგურირებადი შეფერხების პოლარობაში).
· ტრიგერის ნაგულისხმევი პირობაა დონის მიერ ტრიგერირებული შეწყვეტა.

შენიშვნა:

დაკავშირებული ინფორმაცია Nios® V პროცესორის საცნობარო სახელმძღვანელო

2.1.1.3.6. მეხსიერების კონფიგურაციების ჩანართი

ცხრილი 17. მეხსიერების კონფიგურაციის ჩანართის პარამეტრები

კატეგორია

მეხსიერების კონფიგურაციის ჩანართი

აღწერა

ქეშები

მონაცემთა ქეშის ზომა

· განსაზღვრავს მონაცემთა ქეშის ზომას. · დაშვებული ზომებია 0 კილობაიტიდან (KB) 16 კბ-მდე. · გამორთეთ მონაცემთა ქეში, როდესაც ზომა 0 კბ-ია.

ინსტრუქციის ქეშის ზომა

· განსაზღვრავს ინსტრუქციის ქეშის ზომას. · დაშვებული ზომებია 0 კბ-დან 16 კბ-მდე. · გამორთეთ ინსტრუქციის ქეში, როდესაც ზომა 0 კბ-ია.

პერიფერიული რეგიონი A და B

ზომა

· განსაზღვრავს პერიფერიული რეგიონის ზომას.
· დაშვებული ზომებია 64 კბ-დან 2 გიგაბაიტამდე (GB) ან „None“. „None“-ს არჩევა პერიფერიულ რეგიონს გამორთავს.

ბაზის მისამართი

· ზომის არჩევის შემდეგ განსაზღვრავს პერიფერიული რეგიონის საბაზისო მისამართს.
· პერიფერიულ რეგიონში არსებული ყველა მისამართი უზრუნველყოფს მონაცემებზე წვდომის შეუზღუდავ შესაძლებლობას.
· პერიფერიული რეგიონის ბაზისური მისამართი უნდა შეესაბამებოდეს პერიფერიული რეგიონის ზომას.

მჭიდროდ დაკავშირებული მოგონებები

ზომა

· განსაზღვრავს მჭიდროდ დაკავშირებული მეხსიერების ზომას. — დასაშვები ზომებია 0 მბ-დან 512 მბ-მდე.

ბაზის მისამართის ინიციალიზაცია File

· განსაზღვრავს მჭიდროდ დაკავშირებული მეხსიერების საბაზისო მისამართს. · განსაზღვრავს ინიციალიზაციას file მჭიდროდ დაკავშირებული მეხსიერებისთვის.

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 21

შენიშვნა:

Nios V პროცესორულ სისტემაში, სადაც ქეში ჩართულია, სისტემის პერიფერიული მოწყობილობები პერიფერიულ რეგიონში უნდა მოათავსოთ. პერიფერიული რეგიონების გამოყენებით, შეგიძლიათ განსაზღვროთ არაქეშირებადი ტრანზაქცია ისეთი პერიფერიული მოწყობილობებისთვის, როგორიცაა UART, PIO, DMA და სხვა.

2.1.1.3.7. ECC ჩანართი

ცხრილი 18. ECC ჩანართი
ECC-ის ჩართვა შეცდომების აღმოჩენისა და სტატუსის შესახებ ინფორმაციის მიწოდებისთვის
ერთბიტიანი კორექციის ჩართვა

აღწერა
· ჩართეთ ეს პარამეტრი Nios V პროცესორის შიდა RAM ბლოკებისთვის ECC ფუნქციის გამოსაყენებლად. · ECC ფუნქციები აფიქსირებს 2 ბიტიან შეცდომებს და რეაგირებს შემდეგი ქცევის მიხედვით:
— თუ ეს გამოსწორებადი ერთბიტიანი შეცდომაა და ერთბიტიანი კორექტირების ჩართვა გამორთულია, პროცესორი აგრძელებს მუშაობას პროცესორის პროცესორში შეცდომის გამოსწორების შემდეგ. თუმცა, შესწორება არ აისახება საწყის მეხსიერებებში.
— თუ ეს გამოსწორებადი ერთბიტიანი შეცდომაა და ჩართულია ერთბიტიანი კორექტირების ჩართვა, პროცესორი აგრძელებს მუშაობას პროცესორის პროცესორსა და საწყის მეხსიერებებში შეცდომის გამოსწორების შემდეგ.
— თუ ეს გამოუსწორებელი შეცდომაა, პროცესორი წყვეტს მუშაობას.
ბირთვში ჩაშენებულ მეხსიერების ბლოკებზე ერთბიტიანი კორექტირების ჩართვა.

2.1.1.3.8. მორგებული ინსტრუქციის ჩანართი

შენიშვნა:

ეს ჩანართი ხელმისაწვდომია მხოლოდ Nios V/g პროცესორის ბირთვისთვის.

Nios V-ის მორგებული ინსტრუქციის აპარატურის ინტერფეისის ცხრილი
Nios V-ის მორგებული ინსტრუქციის პროგრამული უზრუნველყოფის მაკრო ცხრილი

აღწერა
· Nios V პროცესორი ამ ცხრილს იყენებს თავისი მორგებული ინსტრუქციების მენეჯერის ინტერფეისების დასადგენად.
· განსაზღვრული, მორგებული ინსტრუქციების მენეჯერის ინტერფეისები უნიკალურად კოდირებულია Opcode-ით (CUSTOM0-3) და funct3[7:6]-ის 4 ბიტით.
· თქვენ შეგიძლიათ განსაზღვროთ სულ 32-მდე ინდივიდუალური, მორგებული ინსტრუქციების მენეჯერის ინტერფეისი.
· Nios V პროცესორი იყენებს ამ ცხრილს, რომელიც გამოიყენება განსაზღვრული ინსტრუქციების მენეჯერის ინტერფეისებისთვის მორგებული ინსტრუქციის პროგრამული უზრუნველყოფის კოდირების დასადგენად.
· თითოეული განსაზღვრული მორგებული ინსტრუქციის პროგრამული უზრუნველყოფის კოდირებისთვის, Opcode (CUSTOM0-3) და funct3[7:6] კოდირების 4 ბიტი უნდა შეესაბამებოდეს მორგებული ინსტრუქციის აპარატურის ინტერფეისის ცხრილში განსაზღვრულ მორგებულ ინსტრუქციის მენეჯერის ინტერფეისის კოდირებას.
· შეგიძლიათ გამოიყენოთ funct7[6:4], funct7[3:0] და funct3[2:0] მოცემული მორგებული ინსტრუქციისთვის დამატებითი კოდირების დასადგენად, ან მიუთითოთ X-ები, რომლებიც უნდა გადაეცეს დამატებითი ინსტრუქციის არგუმენტებად.
· Nios V პროცესორი უზრუნველყოფს განსაზღვრულ, მორგებულ ინსტრუქციის პროგრამული უზრუნველყოფის კოდირებას system.h ფაილში გენერირებული C-მაკროს სახით და მიჰყვება R ტიპის RISC-V ინსტრუქციის ფორმატს.
· მნემონიკის გამოყენება შესაძლებელია შემდეგი სახელების დასადგენად: — system.h-ში გენერირებული C-მაკროებისთვის.
— custom_instruction_debug.xml ფაილში გენერირებული GDB გამართვის მნემონიკა.

დაკავშირებული ინფორმაცია
AN 977: Nios V პროცესორის მორგებული ინსტრუქცია დამატებითი ინფორმაციისთვის მორგებული ინსტრუქციების შესახებ, რომლებიც საშუალებას გაძლევთ მოარგოთ Nios® V პროცესორი კონკრეტული აპლიკაციის საჭიროებების შესაბამისად.

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 22

გამოხმაურების გაგზავნა

2. Nios V პროცესორის აპარატურის სისტემის დიზაინი Quartus Prime პროგრამული უზრუნველყოფისა და პლატფორმის დიზაინერის 726952 გამოყენებით | 2025.07.16
2.1.2. სისტემის კომპონენტების დიზაინის განსაზღვრა
გამოიყენეთ პლატფორმის დიზაინერი Nios V პროცესორის სისტემის აპარატურული მახასიათებლების განსაზღვრისა და სასურველი კომპონენტების დასამატებლად. შემდეგი დიაგრამა ასახავს Nios V პროცესორის სისტემის ძირითად დიზაინს შემდეგი კომპონენტებით: · Nios V პროცესორის ბირთვი · ჩიპზე ჩაშენებული მეხსიერება · JTAG UART · ინტერვალური ტაიმერი (არასავალდებულო)(1)
როდესაც Platform Designer სისტემას ახალი ჩიპ-მეხსიერება ემატება, შეასრულეთ სისტემის ინფორმაციის სინქრონიზაცია, რათა გადატვირთვაში ასახოს დამატებული მეხსიერების კომპონენტები. ალტერნატიულად, შეგიძლიათ ჩართოთ ავტომატური სინქრონიზაცია Platform Designer-ში, რათა ავტომატურად ასახოს კომპონენტების უახლესი ცვლილებები.
სურათი 11. გამampNios V პროცესორის სხვა პერიფერიულ მოწყობილობებთან დაკავშირება Platform Designer-ში

(1) თქვენ გაქვთ შესაძლებლობა გამოიყენოთ Nios V-ის შიდა ტაიმერის ფუნქციები Platform Designer-ში გარე ინტერვალური ტაიმერის ჩასანაცვლებლად.

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 23

2. Nios V პროცესორის აპარატურის სისტემის დიზაინი Quartus Prime პროგრამული უზრუნველყოფისა და პლატფორმის დიზაინერის გამოყენებით
726952 | 2025.07.16
ასევე, თქვენს Platform Designer სისტემაში უნდა განსაზღვროთ ოპერაციის პინები, რომლებიც უნდა ექსპორტირდეს როგორც კონდუქტორი. მაგალითად,ampანუ, FPGA სისტემის ფუნქციონირებისთვის საჭირო პინების სია განისაზღვრება ქვემოთ, მაგრამ არ შემოიფარგლება მხოლოდ ამით:
· საათი
· გადატვირთვა
· შემავალი/გამომავალი სიგნალები
2.1.3. ბაზის მისამართებისა და შეწყვეტის მოთხოვნის პრიორიტეტების მითითება
იმის დასადგენად, თუ როგორ ურთიერთქმედებენ დიზაინში დამატებული კომპონენტები სისტემის შესაქმნელად, თქვენ უნდა მიანიჭოთ საბაზისო მისამართები თითოეული აგენტის კომპონენტისთვის და მიანიჭოთ შეწყვეტის მოთხოვნის (IRQ) პრიორიტეტები J-სთვის.TAG UART და ინტერვალური ტაიმერი. პლატფორმის დიზაინერი გთავაზობთ ბრძანებას – Assign Base Addresses – რომელიც ავტომატურად ანიჭებს შესაბამის ბაზისურ მისამართებს სისტემის ყველა კომპონენტს. თუმცა, თქვენ შეგიძლიათ შეცვალოთ ბაზისური მისამართები თქვენი საჭიროებების მიხედვით.
ქვემოთ მოცემულია რამდენიმე ინსტრუქცია ბაზისური მისამართების მინიჭებისთვის:
· Nios V პროცესორის ბირთვს აქვს 32-ბიტიანი მისამართის დიაპაზონი. აგენტის კომპონენტებზე წვდომისთვის, მათი საბაზისო მისამართი უნდა იყოს 0x00000000-დან 0xFFFFFFFF-მდე.
· Nios V პროგრამები მისამართებზე მითითებისთვის სიმბოლურ მუდმივებს იყენებენ. თქვენ არ გჭირდებათ მისამართის ისეთი მნიშვნელობების არჩევა, რომელთა დამახსოვრებაც მარტივია.
· მისამართის მნიშვნელობები, რომლებიც განასხვავებენ კომპონენტებს მხოლოდ ერთი ბიტიანი მისამართის სხვაობით, უფრო ეფექტურ აპარატურას ქმნის. თქვენ არ გჭირდებათ ყველა საბაზისო მისამართის კომპაქტურობა მისამართების უმცირეს შესაძლო დიაპაზონში, რადგან კომპაქტაციამ შეიძლება გამოიწვიოს ნაკლებად ეფექტური აპარატურა.
· პლატფორმის დიზაინერი არ ცდილობს ცალკეული მეხსიერების კომპონენტების გასწორებას მომიჯნავე მეხსიერების დიაპაზონში. მაგ.ampმაგალითად, თუ გსურთ, რომ ჩიპზე დამონტაჟებული მეხსიერების მრავალი კომპონენტი იყოს მიმართვადი, როგორც ერთი მომიჯნავე მეხსიერების დიაპაზონი, თქვენ უნდა მიანიჭოთ ბაზისური მისამართები ცალსახად.
პლატფორმის დიზაინერი ასევე უზრუნველყოფს ავტომატიზაციის ბრძანებას - Assign Interrupt Numbers, რომელიც აკავშირებს IRQ სიგნალებს აპარატურის ვალიდური შედეგების მისაღებად. თუმცა, IRQ-ების ეფექტურად მინიჭება მოითხოვს სისტემის საერთო რეაგირების ქცევის გაგებას. პლატფორმის დიზაინერს არ შეუძლია გამოთქვას გააზრებული ვარაუდები საუკეთესო IRQ მინიჭების შესახებ.
ყველაზე დაბალ IRQ მნიშვნელობას აქვს უმაღლესი პრიორიტეტი. იდეალურ სისტემაში, Altera გირჩევთ, რომ ტაიმერის კომპონენტს ჰქონდეს უმაღლესი პრიორიტეტის IRQ, ანუ ყველაზე დაბალი მნიშვნელობა, რათა შენარჩუნდეს სისტემის საათის ტიკტიკის სიზუსტე.
ზოგიერთ შემთხვევაში, შეიძლება უფრო მაღალი პრიორიტეტი მიანიჭოთ რეალურ დროში მომუშავე პერიფერიულ მოწყობილობებს (მაგალითად, ვიდეო კონტროლერებს), რაც ტაიმერის კომპონენტებთან შედარებით უფრო მაღალ შეფერხების სიხშირეს მოითხოვს.
დაკავშირებული ინფორმაცია
Quartus Prime Pro Edition-ის მომხმარებლის სახელმძღვანელო: დამატებითი ინფორმაცია Platform Designer-ის გამოყენებით სისტემის შექმნის შესახებ.

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 24

გამოხმაურების გაგზავნა

2. Nios V პროცესორის აპარატურის სისტემის დიზაინი Quartus Prime პროგრამული უზრუნველყოფისა და პლატფორმის დიზაინერის 726952 გამოყენებით | 2025.07.16
2.2. პლატფორმის დიზაინერის სისტემის ინტეგრირება Quartus Prime პროექტში
Platform Designer-ში Nios V სისტემის დიზაინის გენერირების შემდეგ, შეასრულეთ შემდეგი დავალებები Nios V სისტემის მოდულის Quartus Prime FPGA დიზაინის პროექტში ინტეგრირებისთვის. · Nios V სისტემის მოდულის ინსტანცირება Quartus Prime პროექტში · Nios V სისტემის მოდულიდან სიგნალების დაკავშირება FPGA ლოგიკაში არსებულ სხვა სიგნალებთან · ფიზიკური პინების ადგილმდებარეობის მინიჭება · FPGA დიზაინის შეზღუდვა
2.2.1. Nios V პროცესორის სისტემის მოდულის ინსტანცირება Quartus Prime პროექტში
Platform Designer ქმნის სისტემის მოდულის დიზაინის ერთეულს, რომლის ინსტანცირებაც შეგიძლიათ Quartus Prime-ში. სისტემის მოდულის ინსტანცირების მეთოდი დამოკიდებულია Quartus Prime პროექტის დიზაინის შეყვანის მეთოდზე. მაგალითადampმაგალითად, თუ დიზაინის შეყვანისთვის Verilog HDL-ს იყენებდით, შექმენით Verilog-ზე დაფუძნებული სისტემის მოდული. თუ დიზაინის შეყვანისთვის ბლოკ-დიაგრამის მეთოდის გამოყენებას ანიჭებთ უპირატესობას, შექმენით სისტემის მოდულის სიმბოლო .bdf. file.
2.2.2. სიგნალების დაკავშირება და ფიზიკური პინების მდებარეობის მინიჭება
თქვენი Altera FPGA დიზაინის დაფის დონის დიზაინთან დასაკავშირებლად, შეასრულეთ შემდეგი დავალებები: · განსაზღვრეთ ზედა დონის file თქვენი დიზაინისა და სიგნალებისთვის გარე Altera-სთან დასაკავშირებლად
FPGA მოწყობილობის პინები. · გაიგეთ, რომელი პინები უნდა დააკავშიროთ თქვენი დაფის დონის დიზაინის მომხმარებლის სახელმძღვანელოს ან
სქემები. · მიანიჭეთ სიგნალები ზედა დონის დიზაინში თქვენი Altera FPGA მოწყობილობის პორტებს პინის გამოყენებით
დავალების ინსტრუმენტები.
თქვენი პლატფორმის დიზაინერის სისტემა შეიძლება იყოს უმაღლესი დონის დიზაინი. თუმცა, Altera FPGA-ს ასევე შეუძლია თქვენი საჭიროებების შესაბამისად დამატებითი ლოგიკის ჩართვა და ამით საკუთარი უმაღლესი დონის დიზაინის შემოღება. fileუმაღლესი დონე file აკავშირებს Nios V პროცესორის სისტემის მოდულის სიგნალებს Altera FPGA დიზაინის სხვა ლოგიკასთან.
დაკავშირებული ინფორმაცია Quartus Prime Pro Edition-ის მომხმარებლის სახელმძღვანელო: დიზაინის შეზღუდვები
2.2.3. Altera FPGA დიზაინის შეზღუდვა
Altera FPGA სისტემის სათანადო დიზაინი მოიცავს დიზაინის შეზღუდვებს იმის უზრუნველსაყოფად, რომ დიზაინი აკმაყოფილებდეს დროის დახურვის და სხვა ლოგიკური შეზღუდვების მოთხოვნებს. თქვენ უნდა შეზღუდოთ თქვენი Altera FPGA დიზაინი ამ მოთხოვნების დასაკმაყოფილებლად Quartus Prime პროგრამულ უზრუნველყოფაში ან მესამე მხარის EDA პროვაიდერებში მოცემული ინსტრუმენტების გამოყენებით. Quartus Prime პროგრამული უზრუნველყოფა იყენებს მოცემულ შეზღუდვებს კომპილაციის ფაზაში ოპტიმალური განლაგების შედეგების მისაღებად.

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 25

2. Nios V პროცესორის აპარატურის სისტემის დიზაინი Quartus Prime პროგრამული უზრუნველყოფისა და პლატფორმის დიზაინერის გამოყენებით
726952 | 2025.07.16
დაკავშირებული ინფორმაცია · Quartus Prime Pro Edition-ის მომხმარებლის სახელმძღვანელო: დიზაინის შეზღუდვები · მესამე მხარის EDA პარტნიორები · Quartus Prime Pro Edition-ის მომხმარებლის სახელმძღვანელო: დროის ანალიზატორი
2.3. Nios V პროცესორის მეხსიერების სისტემის დიზაინი
ეს ნაწილი აღწერს მეხსიერების მოწყობილობების შერჩევის საუკეთესო პრაქტიკას Nios V პროცესორით Platform Designer ჩაშენებულ სისტემაში მეხსიერების მოწყობილობების შერჩევისა და ოპტიმალური მუშაობის მიღწევის მიზნით. მეხსიერების მოწყობილობები მნიშვნელოვან როლს ასრულებენ ჩაშენებული სისტემის საერთო მუშაობის გაუმჯობესებაში. ჩაშენებული სისტემის მეხსიერება ინახავს პროგრამის ინსტრუქციებსა და მონაცემებს.
2.3.1. არასტაბილური მეხსიერება
მეხსიერების ტიპის ძირითადი განსხვავება არასტაბილურობაა. არასტაბილური მეხსიერება თავის შინაარსს მხოლოდ მაშინ ინახავს, სანამ მეხსიერების მოწყობილობას კვებას აწვდით. როგორც კი კვებას გამორთავთ, მეხსიერება თავის შინაარსს კარგავს.
Exampარასტაბილური მეხსიერების ძირითადი ტიპებია ოპერატიული მეხსიერება, ქეში და რეგისტრები. ეს არის სწრაფი მეხსიერების ტიპები, რომლებიც ზრდის მუშაობის ეფექტურობას. Altera გირჩევთ, რომ Nios V პროცესორის ინსტრუქციები ჩატვირთოთ და შეასრულოთ ოპერატიულ მეხსიერებაში და ოპტიმალური მუშაობისთვის Nios V IP ბირთვი დააკავშიროთ ჩიპზე დამონტაჟებულ მეხსიერების IP მისამართთან ან გარე მეხსიერების ინტერფეისის IP მისამართთან.
მუშაობის გასაუმჯობესებლად, შეგიძლიათ ამოიღოთ Platform Designer-ის ადაპტაციის დამატებითი კომპონენტები Nios V პროცესორის მონაცემთა მენეჯერის ინტერფეისის ტიპის ან სიგანის ჩატვირთვის ოპერატიულ მეხსიერებასთან შეხამებით. მაგალითად,ampმაგალითად, შეგიძლიათ დააკონფიგურიროთ On-Chip Memory II 32-ბიტიანი AXI-4 ინტერფეისით, რომელიც შეესაბამება Nios V მონაცემთა მენეჯერის ინტერფეისს.
დაკავშირებული ინფორმაცია · გარე მეხსიერების ინტერფეისები IP მხარდაჭერის ცენტრი · ჩიპზე ჩაშენებული მეხსიერება (RAM ან ROM) Altera FPGA IP · ჩიპზე ჩაშენებული მეხსიერება II (RAM ან ROM) Altera FPGA IP · Nios V პროცესორის აპლიკაცია OCRAM-დან ადგილზე შესრულება 54-ე გვერდზე
2.3.1.1. ჩიპზე ჩაშენებული მეხსიერების კონფიგურაცია RAM ან ROM
შეგიძლიათ Altera FPGA ჩიპზე დამონტაჟებული მეხსიერების IP მისამართები დააკონფიგურიროთ როგორც RAM ან ROM. · RAM უზრუნველყოფს წაკითხვის და ჩაწერის შესაძლებლობას და აქვს არასტაბილური ბუნება. თუ თქვენ
Nios V პროცესორის ჩიპზე დამონტაჟებული ოპერატიული მეხსიერებიდან ჩატვირთვისას, დარწმუნდით, რომ ჩატვირთვის შინაარსი შენარჩუნებულია და არ დაზიანდება გაშვების დროს გადატვირთვის შემთხვევაში. · თუ Nios V პროცესორი ROM-დან იტვირთება, Nios V პროცესორზე არსებული ნებისმიერი პროგრამული შეცდომა ვერ შეძლებს შეცდომით გადაწეროს ჩიპზე დამონტაჟებული მეხსიერების შინაარსი. ამგვარად, მცირდება ჩატვირთვის პროგრამული უზრუნველყოფის დაზიანების რისკი.
დაკავშირებული ინფორმაცია · ჩიპზე დამონტაჟებული მეხსიერება (RAM ან ROM) Altera FPGA IP · ჩიპზე დამონტაჟებული მეხსიერება II (RAM ან ROM) Altera FPGA IP · Nios V პროცესორის აპლიკაცია OCRAM-დან ადგილზე შესრულებისთვის, 54-ე გვერდზე

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 26

გამოხმაურების გაგზავნა

2. Nios V პროცესორის აპარატურის სისტემის დიზაინი Quartus Prime პროგრამული უზრუნველყოფისა და პლატფორმის დიზაინერის 726952 გამოყენებით | 2025.07.16
2.3.1.2. ქეშები
ქეშის ფუნქციონალურობის განსახორციელებლად, მათი დაბალი შეყოვნების გამო, ხშირად გამოიყენება ჩიპზე დამონტაჟებული მეხსიერება. Nios V პროცესორი ინსტრუქციებისა და მონაცემების ქეშებისთვის იყენებს ჩიპზე ჩაშენებულ მეხსიერებას. ჩიპზე დამონტაჟებული მეხსიერების შეზღუდული მოცულობა, როგორც წესი, ქეშებისთვის პრობლემას არ წარმოადგენს, რადგან ისინი, როგორც წესი, მცირე ზომისაა.
ქეშის საკეტები ჩვეულებრივ გამოიყენება შემდეგ პირობებში:
· ჩვეულებრივი მეხსიერება ჩიპის გარეთ მდებარეობს და მასზე უფრო ხანგრძლივი წვდომის დრო აქვს, ვიდრე ჩიპზე დამონტაჟებულ მეხსიერებას.
· პროგრამული კოდის შესრულებისთვის კრიტიკული სექციები შეიძლება მოთავსდეს ინსტრუქციების ქეშში, რაც აუმჯობესებს სისტემის მუშაობას.
· მონაცემთა ქეშში შეიძლება მოთავსდეს მუშაობისთვის კრიტიკული, ყველაზე ხშირად გამოყენებული ნაწილი, რაც გააუმჯობესებს სისტემის მუშაობას.
Nios V პროცესორში ქეშების ჩართვა ქმნის მეხსიერების იერარქიას, რაც მინიმუმამდე ამცირებს მეხსიერებაზე წვდომის დროს.
2.3.1.2.1. პერიფერიული რეგიონი
ჩაშენებული პერიფერიული მოწყობილობების IP, როგორიცაა UART, I2C და SPI, არ უნდა იყოს ქეშირებული. ქეშის გამოყენება რეკომენდებულია გარე მეხსიერებისთვის, რომლებზეც გავლენას ახდენს ხანგრძლივი წვდომის დრო, ხოლო შიდა ჩიპზე დამონტაჟებული მეხსიერების გამოყენება შეიძლება გამოირიცხოს მათი მოკლე წვდომის დროის გამო. არ უნდა შეინახოთ ჩაშენებული პერიფერიული IP-ები, როგორიცაა UART, I2C და SPI, გარდა მეხსიერებისა. ეს მნიშვნელოვანია, რადგან გარე მოწყობილობებიდან, როგორიცაა აგენტი მოწყობილობები, რომლებიც აახლებენ პროგრამულ IP-ებს, მოვლენები არ აღირიცხება პროცესორის ქეშის მიერ და, თავის მხრივ, არ მიიღება პროცესორის მიერ. შედეგად, ეს მოვლენები შეიძლება შეუმჩნეველი დარჩეს მანამ, სანამ არ გაასუფთავებთ ქეშს, რამაც შეიძლება გამოიწვიოს გაუთვალისწინებელი ქცევა თქვენს სისტემაში. შეჯამებისთვის, ჩაშენებული პერიფერიული IP-ების მეხსიერების მიმაგრებული რეგიონი არ არის ქეშირებადი და უნდა იყოს პროცესორის პერიფერიულ რეგიონებში.
პერიფერიული რეგიონის დასაყენებლად, მიჰყევით ამ ნაბიჯებს:
1. გახსენით სისტემის მისამართების რუკა პლატფორმის დიზაინერში.
2. გადადით პროცესორის ინსტრუქციების მენეჯერისა და მონაცემთა მენეჯერის მისამართების რუკაზე.
3. დაადგინეთ თქვენს სისტემაში არსებული პერიფერიული მოწყობილობები და მეხსიერების ტიპები.
სურათი 12. გამampმისამართის რუკის ნაწილი

შენიშვნა: ლურჯი ისრები მეხსიერებისკენ მიუთითებს. 4. დააჯგუფეთ პერიფერიული მოწყობილობები:
ა. მეხსიერება, როგორც ქეშირებადი ბ. პერიფერიული მოწყობილობები, როგორც ქეშირებადი

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 27

ცხრილი 19. ქეშირებადი და არაქეშირებადი რეგიონი

დაქვემდებარებული

მისამართის რუკა

სტატუსი

პერიფერიული რეგიონი

ზომა

ბაზის მისამართი

მომხმარებლის_აპლიკაციის_მემ.s1

0x0 ~ 0x3ffff

ქეშირებადი

N/A

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

ქეშირებადი

65536 ბაიტი არ არის ხელმისაწვდომი

0x40000 N/A

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

ქეშირებადი

144 ბაიტი (მინიმალური ზომაა 65536 ბაიტი)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

ქეშირება შეუძლებელია

uart.avalon_jtag_მონა

0x54088 ~ 0x5408f

ქეშირება შეუძლებელია

5. პერიფერიული რეგიონები მათი კონკრეტული ზომების მიხედვით გაასწორეთ:
· ყოფილიampმაგალითად, თუ ზომა 65536 ბაიტია, ის შეესაბამება 0x10000 ბაიტს. შესაბამისად, დაშვებული საბაზისო მისამართი უნდა იყოს 0x10000-ის ჯერადი.
· CPU.dm_agent იყენებს 0x40000 ბაზის მისამართს, რომელიც 0x10000-ის ჯერადია. შედეგად, 65536 ბაიტის ზომით და 0x40000 ბაზის მისამართით A პერიფერიული რეგიონი აკმაყოფილებს მოთხოვნებს.
· ქეშირებადი რეგიონების კოლექციის 0x54000-ზე საბაზისო მისამართი არ არის 0x10000-ის ჯერადი. თქვენ უნდა მივანიჭოთ ისინი 0x60000-ს ან 0x10000-ის სხვა ჯერადს. ამრიგად, პერიფერიული რეგიონი B, რომლის ზომაა 65536 ბაიტი და საბაზისო მისამართია 0x60000, აკმაყოფილებს კრიტერიუმებს.

ცხრილი 20. ქეშირებადი და არაქეშირებადი რეგიონი ხელახალი დანიშვნით

დაქვემდებარებული

მისამართის რუკა

სტატუსი

პერიფერიული რეგიონი

ზომა

ბაზის მისამართი

მომხმარებლის_აპლიკაციის_მემ.s1

0x0 ~ 0x3ffff

ქეშირებადი

N/A

cpu.dm_agent

0x40000 ~ 0x4ffff

ქეშირება შეუძლებელია 65536 ბაიტი

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

ქეშირებადი

N/A

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

ქეშირებადი არაქეშირებადი არაქეშირებადი არაქეშირებადი

144 ბაიტი (მინიმალური ზომაა 65536 ბაიტი)

0x60000

uart.avalon_jtag_მონა

0x60088 ~ 0x6008f

ქეშირება შეუძლებელია

2.3.1.3. მჭიდროდ დაკავშირებული მეხსიერება
მჭიდროდ დაკავშირებული მეხსიერებები (TCM) რეალიზებულია ჩიპზე ჩაშენებული მეხსიერების გამოყენებით, რადგან მათი დაბალი შეყოვნება მათ ამოცანებისთვის კარგად შესაფერისს ხდის. TCM-ები არის მეხსიერებები, რომლებიც განლაგებულია ტიპურ მისამართების სივრცეში, მაგრამ აქვთ მიკროპროცესორისთვის განკუთვნილი ინტერფეისი და ფლობენ ქეშ მეხსიერების მაღალი ხარისხის, დაბალი შეყოვნების თვისებებს. TCM ასევე უზრუნველყოფს დაქვემდებარებულ ინტერფეისს გარე ჰოსტისთვის. პროცესორს და გარე ჰოსტს აქვთ ერთი და იგივე ნებართვის დონე TCM-ის დასამუშავებლად.

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 28

გამოხმაურების გაგზავნა

შენიშვნა:

როდესაც TCM-ის დაქვემდებარებული პორტი დაკავშირებულია გარე ჰოსტთან, შესაძლოა მასზე პროცესორის ბირთვში მინიჭებული ბაზისური მისამართი განსხვავებული იყოს. Altera გირჩევთ, ორივე მისამართი ერთი და იგივე მნიშვნელობასთან გაათანაბროთ.

2.3.1.4. გარე მეხსიერების ინტერფეისი (EMIF)
EMIF (გარე მეხსიერების ინტერფეისი) ფუნქციონირებს SRAM-ის (სტატიკური შემთხვევითი წვდომის მეხსიერება) მსგავსად, მაგრამ ის დინამიურია და მისი შინაარსის შესანარჩუნებლად პერიოდულ განახლებას საჭიროებს. EMIF-ში დინამიური მეხსიერების უჯრედები გაცილებით პატარაა, ვიდრე SRAM-ში სტატიკური მეხსიერების უჯრედები, რაც იწვევს უფრო მაღალი ტევადობის და უფრო დაბალი ღირებულების მეხსიერების მოწყობილობებს.
განახლების მოთხოვნის გარდა, EMIF-ს აქვს სპეციფიკური ინტერფეისის მოთხოვნები, რომლებიც ხშირად მოითხოვს სპეციალიზებული კონტროლერის აპარატურას. SRAM-ისგან განსხვავებით, რომელსაც აქვს მისამართის ხაზების ფიქსირებული ნაკრები, EMIF აწყობს თავის მეხსიერების სივრცეს ბანკებად, რიგებად და სვეტებად. ბანკებსა და რიგებს შორის გადართვა გარკვეულ დატვირთვას იწვევს, ამიტომ EMIF-ის ეფექტურად გამოსაყენებლად მეხსიერებაზე წვდომის სიფრთხილეა საჭირო. EMIF ასევე მულტიპლექსირებს რიგებისა და სვეტების მისამართებს იმავე მისამართის ხაზების მეშვეობით, რაც ამცირებს EMIF-ის მოცემული ზომისთვის საჭირო პინების რაოდენობას.
EMIF-ის უფრო მაღალი სიჩქარის ვერსიები, როგორიცაა DDR, DDR2, DDR3, DDR4 და DDR5, აწესებს სიგნალის მთლიანობის მკაცრ მოთხოვნებს, რომლებიც დაბეჭდილი დაფების დიზაინერებმა უნდა გაითვალისწინონ.
EMIF მოწყობილობები ყველაზე ეკონომიურ და მაღალი ტევადობის ოპერატიული მეხსიერების ტიპებს შორისაა, რაც მათ პოპულარულ ვარიანტად აქცევს. EMIF ინტერფეისის ძირითადი კომპონენტია EMIF IP, რომელიც მართავს მისამართის მულტიპლექსირებასთან, განახლებასთან და რიგებსა და ბანკებს შორის გადართვასთან დაკავშირებულ ამოცანებს. ეს დიზაინი სისტემის დანარჩენ ნაწილს საშუალებას აძლევს, წვდომა ჰქონდეს EMIF-ზე მისი შიდა არქიტექტურის გაგების გარეშე.

დაკავშირებული ინფორმაცია გარე მეხსიერების ინტერფეისები IP მხარდაჭერის ცენტრი

2.3.1.4.1. მისამართის დიაპაზონის გამაფართოებელი IP
Address Span Extender Altera FPGA IP საშუალებას აძლევს მეხსიერებაზე მიმაგრებულ ჰოსტის ინტერფეისებს, მიიღონ წვდომა უფრო დიდ ან პატარა მისამართების რუკაზე, ვიდრე მათი მისამართის სიგნალების სიგანე იძლევა ამის საშუალებას. Address Span Extender IP ყოფს მისამართებად განკუთვნილ სივრცეს რამდენიმე ცალკეულ ფანჯარად, რათა ჰოსტმა ფანჯრის მეშვეობით შეძლოს მეხსიერების შესაბამის ნაწილზე წვდომა.
Address Span Extender არ ზღუდავს ჰოსტისა და აგენტის სიგანეებს 32-ბიტიანი და 64-ბიტიანი კონფიგურაციით. Address Span Extender-ის გამოყენება შეგიძლიათ 1-64 ბიტიანი მისამართის ფანჯრებით.

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 29

სურათი 13. მისამართის დიაპაზონის გამაფართოებელი Altera FPGA IP
აგენტის სიტყვიერი მისამართი

მისამართის გამაგრძელებელი

რუკების ცხრილი
საკონტროლო პორტი A

…

საკონტროლო რეგისტრი 0 საკონტროლო რეგისტრი Z-1

გაფართოებული ჰოსტის მისამართი H

დაკავშირებული ინფორმაცია
Quartus® Prime Pro Edition-ის მომხმარებლის სახელმძღვანელო: პლატფორმის დიზაინერი დამატებითი ინფორმაციისთვის იხილეთ თემა „მისამართის გავრცელების გამაფართოებელი Intel® FPGA IP“.

2.3.1.4.2. მისამართის სპანის გამაფართოებელი IP-ის გამოყენება Nios V პროცესორთან
32-ბიტიან Nios V პროცესორს შეუძლია 4 გბ-მდე მისამართის დიაპაზონის დამუშავება. თუ EMIF შეიცავს 4 გბ-ზე მეტ მეხსიერებას, ის აღემატება მაქსიმალურ მხარდაჭერილ მისამართის დიაპაზონს, რაც Platform Designer სისტემას მცდარად აქცევს. ამ პრობლემის გადასაჭრელად საჭიროა Address Span Extender IP მისამართი, რომელიც ერთი EMIF მისამართის სივრცის რამდენიმე პატარა ფანჯარად დაყოფით ხორციელდება.
Altera გირჩევთ, გაითვალისწინოთ შემდეგი პარამეტრები.

ცხრილი 21. მისამართის დიაპაზონის გამაფართოებლის პარამეტრები

პარამეტრი

Რეკომენდირებული პარამეტრები

მონაცემთა ბილიკის სიგანე
გაფართოებული მთავარი ბაიტის მისამართის სიგანე

აირჩიეთ 32-ბიტიანი, რომელიც შეესაბამება 32-ბიტიან პროცესორს. დამოკიდებულია EMIF მეხსიერების ზომაზე.

დამხმარე სიტყვის მისამართის სიგანე

აირჩიეთ 2 GB ან ნაკლები. Nios V პროცესორის დარჩენილი მისამართის დიაპაზონი დაჯავშნილია სხვა ჩაშენებული პროგრამული IP-ებისთვის.
დაიწყეთ 1-ით და თანდათან გაზარდეთ ეს მნიშვნელობა შესრულების გასაუმჯობესებლად.

ქვეფანჯრების რაოდენობა

აირჩიეთ 1 ქვეფანჯარა, თუ EMIF-ს Nios V პროცესორთან აკავშირებთ ინსტრუქციის და მონაცემთა მეხსიერების სახით, ან ორივეთი. Nios V პროცესორის EMIF-დან შესრულებისას რამდენიმე ქვეფანჯარას შორის გადართვა სახიფათოა.

Slave Control Port-ის ჩართვა

თუ EMIF-ს Nios V პროცესორთან ინსტრუქციის და/ან მონაცემთა მეხსიერების სახით აკავშირებთ, გამორთეთ დაქვემდებარებული მართვის პორტი. იგივე საკითხია ქვეფანჯრების რაოდენობის საკითხთან დაკავშირებით.

მაქსიმალური მომლოდინე წაკითხვები

დაიწყეთ 1-ით და თანდათან გაზარდეთ ეს მნიშვნელობა შესრულების გასაუმჯობესებლად.

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 30

გამოხმაურების გაგზავნა

2. Nios V პროცესორის აპარატურის სისტემის დიზაინი Quartus Prime პროგრამული უზრუნველყოფისა და პლატფორმის დიზაინერის 726952 გამოყენებით | 2025.07.16
სურათი 14. ინსტრუქციისა და მონაცემთა მენეჯერის დაკავშირება მისამართის დიაპაზონის გამაფართოებელთან

სურათი 15. მისამართის შესაბამისობა

გაითვალისწინეთ, რომ Address Span Extender-ს შეუძლია წვდომა ჰქონდეს EMIF-ის მთლიან 8 GB მეხსიერების სივრცეზე. თუმცა, Address Span Extender-ის მეშვეობით, Nios V პროცესორს შეუძლია წვდომა ჰქონდეს EMIF-ის მხოლოდ პირველ 1 GB მეხსიერების სივრცეზე.

სურათი 16. გამარტივებული ბლოკ-დიაგრამა

პლატფორმის დიზაინერის სისტემა

დარჩენილი 3 გბ

Nios V პროცესორის მისამართი

span არის ჩაშენებულისთვის

NNioios sVV PPProrocecsesosor რ
M

რბილი IP მისამართები იმავე სისტემაში.
1 გბ ფანჯარა

მისამართის დიაპაზონი

ექსტენდერი

მხოლოდ პირველი 1 გბ

EMIF მეხსიერების ნაწილი დაკავშირებულია Nios V-სთან.

EMIF

პროცესორი.

8 GB
S

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 31

2. Nios V პროცესორის აპარატურის სისტემის დიზაინი Quartus Prime პროგრამული უზრუნველყოფისა და პლატფორმის დიზაინერის გამოყენებით
726952 | 2025.07.16
2.3.1.4.3. მისამართის დიაპაზონის გამაფართოებლის შემაერთებელი მეხსიერების მოწყობილობის განსაზღვრა 1. განსაზღვრეთ მისამართის დიაპაზონის გამაფართოებელი (EMIF), როგორც გადატვირთვის ვექტორი. ალტერნატიულად, შეგიძლიათ Nios V პროცესორის გადატვირთვის ვექტორი მიანიჭოთ სხვა მეხსიერებებს, როგორიცაა OCRAM ან ფლეშ მოწყობილობები.
სურათი 17. მრავალი ვარიანტი, როგორც გადატვირთვის ვექტორი
თუმცა, Board Support Package (BSP) რედაქტორს არ შეუძლია მისამართის გამაგრძელებლის (EMIF) ავტომატურად რეგისტრაცია, როგორც ვალიდური მეხსიერება. თქვენს მიერ გაკეთებული არჩევანის მიხედვით, თქვენ ხედავთ ორ განსხვავებულ სიტუაციას, როგორც ეს ნაჩვენებია შემდეგ სურათებზე. სურათი 18. BSP შეცდომა მისამართის გამაგრძელებლის (EMIF) გადატვირთვის ვექტორად განსაზღვრისას.

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 32

გამოხმაურების გაგზავნა

2. Nios V პროცესორის აპარატურის სისტემის დიზაინი Quartus Prime პროგრამული უზრუნველყოფისა და პლატფორმის დიზაინერის 726952 გამოყენებით | 2025.07.16
სურათი 19. EMIF-ის არარსებობა სხვა მეხსიერებების გადატვირთვის ვექტორად განსაზღვრისას

2. თქვენ ხელით უნდა დაამატოთ მისამართის სივრცის გამაფართოებელი (EMIF) BSP ლინკერის სკრიპტის ჩანართში „მეხსიერების მოწყობილობის დამატების“, „ბმულის მეხსიერების რეგიონის დამატების“ და „ბმულის სექციის დამატების“ გამოყენებით.
3. მიჰყევით ამ ნაბიჯებს:
ა. განსაზღვრეთ მისამართის სივრცის გამაფართოებლის მისამართის დიაპაზონი მეხსიერების რუკის გამოყენებით (მაგ.ampშემდეგ ფიგურაში გამოყენებულია Address Span Extender-ის დიაპაზონი 0x0-დან 0x3fff_ffff-მდე).
სურათი 20. მეხსიერების რუკა

ბ. დააწკაპუნეთ „მეხსიერების მოწყობილობის დამატება“-ზე და შეავსეთ თქვენი დიზაინის მეხსიერების რუკაში მოცემული ინფორმაციის მიხედვით: i. მოწყობილობის სახელი: emif_ddr4. შენიშვნა: დარწმუნდით, რომ მეხსიერების რუკიდან იგივე სახელი დააკოპირეთ. ii. ბაზის მისამართი: 0x0 iii. ზომა: 0x40000000
გ. ახალი დამაკავშირებელი მეხსიერების რეგიონის დასამატებლად დააჭირეთ ღილაკს „დამატება“:

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 33

ცხრილი 22. ლინკერის მეხსიერების რეგიონის დამატება

ნაბიჯები

ვექტორის გადატვირთვა

emif_ddr4

სხვა მოგონებები

დაამატეთ ახალი ლინკერის მეხსიერების რეგიონი სახელწოდებით გადატვირთვა. დაამატეთ ახალი ლინკერის მეხსიერების რეგიონი

· რეგიონის დასახელება: გადატვირთვა

emif_ddr4.

· რეგიონის ზომა: 0x20

· რეგიონის სახელი: emif_ddr4

· მეხსიერების მოწყობილობა: emif_ddr4

· რეგიონის ზომა: 0x40000000

· მეხსიერების ოფსეტი: 0x0

· მეხსიერების მოწყობილობა: emif_ddr4

· მეხსიერების ოფსეტი: 0x0

დაამატეთ ახალი ლინკერის მეხსიერების რეგიონი

დარჩენილი emif_ddr4.

· რეგიონის სახელი: emif_ddr4

· რეგიონის ზომა: 0x3fffffe0

· მეხსიერების მოწყობილობა: emif_ddr4

· მეხსიერების ოფსეტი: 0x20

სურათი 21. ლინკერის რეგიონი მისამართის დიაპაზონის გამაფართოებლის (EMIF) გადატვირთვის ვექტორად განსაზღვრისას

სურათი 22. ლინკერის რეგიონი სხვა მეხსიერებების გადატვირთვის ვექტორად განსაზღვრისას
დ. მას შემდეგ, რაც emif_ddr4 დაემატება BSP-ს, შეგიძლიათ აირჩიოთ იგი ნებისმიერი ლინკერის სექციისთვის.
სურათი 23. მისამართის ზოლის გამაფართოებელი (EMIF) წარმატებით დაემატა

ე. უგულებელყავით გაფრთხილება, რომ მეხსიერების მოწყობილობა emif_ddr4 არ ჩანს SOPC დიზაინში.
ვ. გააგრძელეთ BSP-ის გენერირება.
დაკავშირებული ინფორმაცია Nios V პროცესორის ჩატვირთვის მეთოდების შესავალი 51-ე გვერდზე

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 34

გამოხმაურების გაგზავნა

2. Nios V პროცესორის აპარატურის სისტემის დიზაინი Quartus Prime პროგრამული უზრუნველყოფისა და პლატფორმის დიზაინერის 726952 გამოყენებით | 2025.07.16
2.3.2. არასტაბილური მეხსიერება
არასტაბილური მეხსიერება ინარჩუნებს თავის შინაარსს კვების გამორთვის შემდეგაც, რაც მას კარგ არჩევნად აქცევს იმ ინფორმაციის შესანახად, რომელიც სისტემამ უნდა ამოიღოს სისტემის ჩართვის ციკლის შემდეგ. არასტაბილური მეხსიერება ჩვეულებრივ ინახავს პროცესორის ჩატვირთვის კოდს, მუდმივ აპლიკაციების პარამეტრებს და Altera FPGA კონფიგურაციის მონაცემებს. მიუხედავად იმისა, რომ არასტაბილურ მეხსიერებას აქვს უპირატესობაtagდენის გათიშვის შემდეგ მონაცემების შენახვის თვალსაზრისით, ის გაცილებით ნელია არასტაბილურ მეხსიერებასთან შედარებით და ხშირად უფრო რთული ჩაწერისა და წაშლის პროცედურები აქვს. არასტაბილური მეხსიერების წაშლა, როგორც წესი, მხოლოდ გარკვეული რაოდენობის ჯერზეა გარანტირებული, რის შემდეგაც შეიძლება გაფუჭდეს.
Exampარამდგრადი მეხსიერების შემცველი ფაილები მოიცავს ყველა ტიპის ფლეშ მეხსიერებას, EPROM-ს და EEPROM-ს. Altera გირჩევთ, რომ Altera FPGA ბიტური ნაკადები და Nios V პროგრამის გამოსახულებები არამდგრად მეხსიერებაში შეინახოთ და სერიული ფლეშ მეხსიერება Nios V პროცესორების ჩატვირთვის მოწყობილობად გამოიყენოთ.
დაკავშირებული ინფორმაცია
· ზოგადი სერიული ფლეშ ინტერფეისის Altera FPGA IP მომხმარებლის სახელმძღვანელო
· საფოსტო ყუთის კლიენტის Altera FPGA IP მომხმარებლის სახელმძღვანელო · MAX® 10 მომხმარებლის ფლეშ მეხსიერების მომხმარებლის სახელმძღვანელო: ჩიპზე დამონტაჟებული ფლეშ Altera FPGA IP ბირთვი
2.4. საათების და გადატვირთვის საუკეთესო პრაქტიკები
მნიშვნელოვანია იმის გაგება, თუ როგორ ურთიერთქმედებს Nios V პროცესორის საათის და გადატვირთვის დომენი ყველა პერიფერიულ მოწყობილობასთან, რომელთანაც ის არის დაკავშირებული. მარტივი Nios V პროცესორის სისტემა იწყება ერთი საათის დომენით და შეიძლება გართულდეს მრავალსაათიანი დომენის სისტემაში, როდესაც სწრაფი საათის დომენი ეჯახება ნელ საათის დომენს. თქვენ უნდა გაითვალისწინოთ და გაიგოთ, თუ როგორ ხდება ეს სხვადასხვა დომენების თანმიმდევრობა გადატვირთვის შემდეგ და დარწმუნდეთ, რომ არ არსებობს რაიმე უმნიშვნელო პრობლემები.
საუკეთესო პრაქტიკისთვის, Altera გირჩევთ, Nios V პროცესორი და ჩატვირთვის მეხსიერება ერთსა და იმავე საათის დომენში მოათავსოთ. არ გაათავისუფლოთ Nios V პროცესორი სწრაფი საათის დომენში გადატვირთვისგან, როდესაც ის იტვირთება მეხსიერებიდან, რომელიც ძალიან ნელ საათის დომენშია, რამაც შეიძლება გამოიწვიოს ინსტრუქციის მიღების შეცდომა. შეიძლება დაგჭირდეთ გარკვეული ხელით თანმიმდევრობა, გარდა იმისა, რასაც Platform Designer ითვალისწინებს ნაგულისხმევად და დაგეგმეთ გადატვირთვის გამოშვების ტოპოლოგია შესაბამისად თქვენი გამოყენების შემთხვევის მიხედვით. თუ გსურთ თქვენი სისტემის გადატვირთვა მას შემდეგ, რაც ის გარკვეული დროის განმავლობაში ამოქმედდება და იმუშავებს, იგივე მოსაზრებები გამოიყენეთ სისტემის გადატვირთვის თანმიმდევრობისა და გადატვირთვის შემდგომი ინიციალიზაციის მოთხოვნის მიმართ.
2.4.1. სისტემა JTAG საათი
Nios V პროცესორის ყველა სისტემაში საათის შეზღუდვების განსაზღვრა სისტემის დიზაინის მნიშვნელოვანი ასპექტია და აუცილებელია სისწორისა და დეტერმინისტული ქცევისთვის. Quartus Prime Timing Analyzer ახორციელებს სტატიკურ დროის ანალიზს, რათა დაადასტუროს თქვენი დიზაინის ყველა ლოგიკის დროის შესრულება ინდუსტრიის სტანდარტული შეზღუდვების, ანალიზისა და ანგარიშგების მეთოდოლოგიის გამოყენებით.
Exampლე 1. ძირითადი 100 MHz ტაქტური სიხშირე 50/50 სამუშაო ციკლით და 16 MHz J-ითTAG საათი
#************************************************************ # 100MHz საათის შექმნა #************************************************************ create_clock -name {clk} -პერიოდი 10 [get_ports {clk}] #************************ 16MHz საათის შექმნა JTAG საათი #************************

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 35

2. Nios V პროცესორის აპარატურის სისტემის დიზაინი Quartus Prime პროგრამული უზრუნველყოფისა და პლატფორმის დიზაინერის გამოყენებით
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] დაკავშირებული ინფორმაცია Quartus-ის პრაიმ ტაიმინგის ანალიზატორის კულინარიული წიგნი
2.4.2. მოთხოვნის ინტერფეისის გადატვირთვა
Nios V პროცესორს აქვს გადატვირთვის მოთხოვნის დამატებითი ფუნქცია. გადატვირთვის მოთხოვნის ფუნქცია შედგება reset_req და reset_req_ack სიგნალებისგან.
Platform Designer-ში გადატვირთვის მოთხოვნის ჩასართავად: 1. გაუშვით Nios V პროცესორის IP პარამეტრების რედაქტორი. 2. გადატვირთვის მოთხოვნის გამოყენების პარამეტრში ჩართეთ გადატვირთვის მოთხოვნის დამატების ინტერფეისი.
ვარიანტი.
სურათი 24. Nios V პროცესორის გადატვირთვის მოთხოვნის ჩართვა
reset_req სიგნალი მოქმედებს როგორც შეწყვეტა. როდესაც თქვენ ადასტურებთ reset_req-ს, თქვენ ითხოვთ ბირთვის გადატვირთვას. ბირთვი ელოდება ნებისმიერ დაუსრულებელ ავტობუსის ტრანზაქციას ოპერაციის დასასრულებლად. მაგალითადampმაგალითად, თუ მეხსიერებაზე წვდომის მომლოდინე ტრანზაქციაა, ბირთვი სრულ პასუხს ელოდება. ანალოგიურად, ბირთვი იღებს ნებისმიერ მომლოდინე ინსტრუქციის პასუხს, მაგრამ reset_req სიგნალის მიღების შემდეგ არ გასცემს ინსტრუქციის მოთხოვნას.
გადატვირთვის ოპერაცია შემდეგი ნაკადისგან შედგება: 1. ყველა მომლოდინე ოპერაციის დასრულება 2. შიდა მილსადენის გაწმენდა 3. პროგრამის მრიცხველის გადატვირთვის ვექტორზე დაყენება 4. ბირთვის გადატვირთვა. მთელი გადატვირთვის ოპერაცია რამდენიმე საათის ციკლს მოითხოვს. reset_req უნდა დარჩეს დადასტურებული მანამ, სანამ reset_req_ack არ დადასტურებული იქნება, რაც მიუთითებს ბირთვის გადატვირთვის ოპერაციის წარმატებით დასრულებაზე. ამის შეუსრულებლობის შემთხვევაში, ბირთვის მდგომარეობა არადეტერმინისტულია.

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 36

გამოხმაურების გაგზავნა

2. Nios V პროცესორის აპარატურის სისტემის დიზაინი Quartus Prime პროგრამული უზრუნველყოფისა და პლატფორმის დიზაინერის 726952 გამოყენებით | 2025.07.16
2.4.2.1. ტიპიური გამოყენების შემთხვევები
· თქვენ შეგიძლიათ ჩართვისას დაადასტუროთ reset_req სიგნალი, რათა თავიდან აიცილოთ Nios V პროცესორის ბირთვის მიერ პროგრამის შესრულების დაწყება მისი გადატვირთვის ვექტორიდან, სანამ სისტემის სხვა FPGA მასპინძლები არ დააინციალებს Nios V პროცესორის ჩატვირთვის მეხსიერებას. ამ შემთხვევაში, მთელ ქვესისტემას შეუძლია განიცადოს სუფთა აპარატურული გადატვირთვა. Nios V პროცესორი განუსაზღვრელი ვადით რჩება გადატვირთვის მოთხოვნის მდგომარეობაში, სანამ სხვა FPGA მასპინძლები არ დააინციალებენ პროცესორის ჩატვირთვის მეხსიერებას.
· სისტემაში, სადაც Nios V პროცესორის ბირთვის გადატვირთვა აუცილებელია სისტემის დანარჩენი ნაწილის მუშაობის შეფერხების გარეშე, შეგიძლიათ გამოიყენოთ reset_req სიგნალი ბირთვის მიმდინარე მუშაობის სრულად შესაჩერებლად და პროცესორის გადატვირთვის ვექტორიდან გადატვირთვის ვექტორიდან გადატვირთვის ვექტორიდან გადატვირთვის შემდეგ.
· გარე ჰოსტს შეუძლია გამოიყენოს გადატვირთვის მოთხოვნის ინტერფეისი შემდეგი ამოცანების შესრულების გასამარტივებლად:
— შეაჩერეთ Nios V პროცესორის მიმდინარე პროგრამა.
— ჩატვირთეთ ახალი პროგრამა Nios V პროცესორის ჩატვირთვის მეხსიერებაში.
— მიეცით პროცესორს ახალი პროგრამის შესრულების დაწყების ნებართვა.
Altera გირჩევთ, რომ reset_req_ack სიგნალის მდგომარეობის მონიტორინგისთვის დანერგოთ ტაიმის ამოწურვის მექანიზმი. თუ Nios V პროცესორის ბირთვი უსასრულო ლოდინის მდგომარეობაში გადავა და უცნობი მიზეზის გამო გაჩერდება, reset_req_ack ვერ შეძლებს განუსაზღვრელი ვადით დადასტურებას. ტაიმის ამოწურვის მექანიზმი საშუალებას გაძლევთ:
· განსაზღვრეთ აღდგენის ვადის ამოწურვის პერიოდი და შეასრულეთ სისტემის აღდგენა სისტემის დონის გადატვირთვის გამოყენებით.
· შეასრულეთ აპარატურული დონის გადატვირთვა.
2.4.3. გამოშვების IP მისამართის გადატვირთვა
Altera SDM-ზე დაფუძნებული მოწყობილობები იყენებენ პარალელურ, სექტორზე დაფუძნებულ არქიტექტურას, რომელიც ანაწილებს ძირითადი ქსოვილის ლოგიკას მრავალ სექტორზე. Altera გირჩევთ გამოიყენოთ Reset Release Altera FPGA IP, როგორც გადატვირთვის წრედის ერთ-ერთი საწყისი შეყვანა. Intel® SDM-ზე დაფუძნებული მოწყობილობები მოიცავს Stratix® 10 და AgilexTM მოწყობილობებს. ეს მოთხოვნა გავლენას არ ახდენს მართვის ბლოკზე დაფუძნებულ მოწყობილობებზე.
დაკავშირებული ინფორმაცია
AN 891: Altera FPGA IP-ის გადატვირთვის გამოშვების გამოყენება
2.5. ნაგულისხმევი აგენტის დანიშვნა
პლატფორმის დიზაინერი საშუალებას გაძლევთ მიუთითოთ ნაგულისხმევი აგენტი, რომელიც მოქმედებს როგორც შეცდომაზე რეაგირების ნაგულისხმევი აგენტი. თქვენს მიერ დანიშნული ნაგულისხმევი აგენტი უზრუნველყოფს შეცდომაზე რეაგირების სერვისს იმ ჰოსტებისთვის, რომლებიც ცდილობენ მისამართის რუკაზე არადეკოდირებულ წვდომას.
შემდეგი სცენარები იწვევს არადეკოდირებულ მოვლენას:
· ავტობუსის ტრანზაქციის უსაფრთხოების მდგომარეობის დარღვევა
· ტრანზაქციის წვდომა განუსაზღვრელი მეხსიერების არეალზე
· გამონაკლისი მოვლენა და ა.შ.

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 37

ასეთი მოვლენების დასამუშავებლად უნდა დაინიშნოს ნაგულისხმევი აგენტი, სადაც განუსაზღვრელი ტრანზაქცია გადამისამართდება ნაგულისხმევ აგენტზე და შემდგომში Nios V პროცესორს შეცდომის პასუხით პასუხობს.
დაკავშირებული ინფორმაცია
· Quartus Prime Pro Edition-ის მომხმარებლის სახელმძღვანელო: პლატფორმის დიზაინერი. ნაგულისხმევი აგენტის დანიშვნა
· Quartus Prime Pro Edition-ის მომხმარებლის სახელმძღვანელო: პლატფორმის დიზაინერი. შეცდომაზე რეაგირების მონა Altera FPGA IP
· Github – Qsys-ის დამატებითი გადატვირთვის კომპონენტები

2.6. ბეჭდვისთვის UART აგენტის დანიშვნა
ბეჭდვა სასარგებლოა პროგრამული უზრუნველყოფის გამართვისთვის, ასევე თქვენი სისტემის სტატუსის მონიტორინგისთვის. Altera გირჩევთ, დაბეჭდოთ ძირითადი ინფორმაცია, როგორიცაა გაშვების შეტყობინება, შეცდომის შეტყობინება და პროგრამული უზრუნველყოფის შესრულების პროგრესი.
მოერიდეთ printf() ბიბლიოთეკის ფუნქციის გამოყენებას შემდეგ შემთხვევებში: · printf() ბიბლიოთეკა იწვევს აპლიკაციის გაჩერებას, თუ არცერთი ჰოსტი არ კითხულობს გამომავალ მონაცემებს.
ეს ეხება J-ს.TAG მხოლოდ UART. · printf() ბიბლიოთეკა დიდი რაოდენობით პროგრამის მეხსიერებას მოიხმარს.

2.6.1. საცობების თავიდან აცილება J-ის მიერTAG UART

ცხრილი 23. განსხვავებები ტრადიციულ UART-სა და J-ს შორისTAG UART

UART ტიპი: ტრადიციული UART

აღწერა
გადასცემს სერიულ მონაცემებს მიუხედავად იმისა, უსმენს თუ არა გარე ჰოსტი. თუ არცერთი ჰოსტი არ კითხულობს სერიულ მონაცემებს, მონაცემები იკარგება.

JTAG UART

გადაცემულ მონაცემებს გამომავალ ბუფერში წერს და გარე ჰოსტზეა დამოკიდებული, რომელიც ბუფერიდან წაიკითხავს მის დაცარიელებას.

ჯTAG UART დრაივერი ელოდება გამომავალი ბუფერის შევსებას. JTAG UART დრაივერი ელოდება გარე ჰოსტის მიერ გამომავალი ბუფერიდან წაკითხვას, სანამ გადამცემ მონაცემებს კიდევ უფრო ჩაწერს. ეს პროცესი ხელს უშლის გადამცემი მონაცემების დაკარგვას.
თუმცა, როდესაც სისტემის გამართვა საჭირო არ არის, მაგალითად, წარმოების დროს, ჩაშენებული სისტემები განლაგებულია J-თან დაკავშირებული მასპინძელი კომპიუტერის გარეშე.TAG UART. თუ სისტემამ აირჩია JTAG UART-ის, როგორც UART აგენტის შემთხვევაში, ამან შეიძლება გამოიწვიოს სისტემის შეფერხება, რადგან გარე მასპინძელი არ არის დაკავშირებული.
J-ის მიერ შეფერხების თავიდან ასაცილებლადTAG UART, გამოიყენეთ შემდეგი ვარიანტებიდან ერთ-ერთი:

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 38

გამოხმაურების გაგზავნა

ცხრილი 24. შეფერხების პრევენცია J-ის მიხედვითTAG UART

ოფციები
არ არის UART ინტერფეისი და დრაივერი
გამოიყენეთ სხვა UART ინტერფეისი და დრაივერი
შეინახეთ JTAG UART ინტერფეისი (დრაივერის გარეშე)

აპარატურის შემუშავების დროს (პლატფორმის დიზაინერში)

პროგრამული უზრუნველყოფის შემუშავების დროს (დაფის მხარდაჭერის პაკეტის რედაქტორში)

წაშალეთ JTAG UART სისტემიდან

დააკონფიგურირეთ hal.stdin, hal.stdout და hal.stderr, როგორც None.

შეცვალეთ JTAG UART სხვა პროგრამულ უზრუნველყოფასთან ერთად: hal.stdin, hal.stdout და hal.stderr კონფიგურაცია

UART IP

სხვა რბილი UART IP-ით.

შეინახეთ JTAG UART სისტემაში

· დაფის მხარდაჭერის პაკეტის რედაქტორში hal.stdin, hal.stdout და hal.stderr პარამეტრების კონფიგურაცია None-ზე დააყენეთ.
· გამორთვა JTAG UART დრაივერი BSP დრაივერის ჩანართში.

2.7. ჯTAG სიგნალები
Nios V პროცესორის გამართვის მოდული იყენებს J-სTAG ინტერფეისი პროგრამული უზრუნველყოფის ELF ჩამოტვირთვისა და პროგრამული უზრუნველყოფის გამართვისთვის. როდესაც თქვენს დიზაინს J-ით გამართავთTAG ინტერფეისი, JTAG სიგნალები TCK, TMS, TDI და TDO დანერგილია დიზაინის ნაწილად. J-ის განსაზღვრაTAG Nios V პროცესორის ყველა სისტემაში სიგნალის შეზღუდვები სისტემის დიზაინის მნიშვნელოვანი ასპექტია და აუცილებელია სისწორისა და დეტერმინისტული ქცევისთვის.
Altera გირჩევთ, რომ ნებისმიერი დიზაინის სისტემის საათის სიხშირე იყოს მინიმუმ ოთხჯერ მეტი, ვიდრე J.TAG საათის სიხშირე, რათა უზრუნველყოფილი იყოს ჩიპზე დამონტაჟებული ინსტრუმენტაციის (OCI) ბირთვის გამართული ფუნქციონირება.
დაკავშირებული ინფორმაცია · Quartus®-ის პრაიმ ტაიმინგის ანალიზატორის კულინარიული წიგნი: JTAG სიგნალები
დამატებითი ინფორმაციისთვის ჯTAG დროის შეზღუდვების სახელმძღვანელო მითითებები. · KDB: რატომ ვერ ხერხდება niosv-download არა-pipelined Nios® V/m პროცესორთან
JTAG სიხშირე 24 MHz თუ 16 MHz?
2.8. პლატფორმის დიზაინერის სისტემის მუშაობის ოპტიმიზაცია
პლატფორმის დიზაინერი უზრუნველყოფს ინსტრუმენტებს Altera FPGA დიზაინისთვის სისტემური ურთიერთდაკავშირების მუშაობის ოპტიმიზაციისთვის.

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 39

2. Nios V პროცესორის აპარატურის სისტემის დიზაინი Quartus Prime პროგრამული უზრუნველყოფისა და პლატფორმის დიზაინერის გამოყენებით
726952 | 2025.07.16
სურათი 25. ოპტიმიზაციის მაგალითიamples

ყოფილმაampფიგურაში ნაჩვენები სურათი აჩვენებს შემდეგ ნაბიჯებს:
1. კრიტიკული გზების შესამსუბუქებლად ემატება Pipeline Bridge: ა. ინსტრუქციების მენეჯერსა და მის აგენტებს შორის ბ. მონაცემთა მენეჯერსა და მის აგენტებს შორის განთავსებით
2. გამოიყენეთ True Dual port On-Chip RAM, სადაც თითოეული პორტი შესაბამისად ინსტრუქციების მენეჯერისთვის და მონაცემთა მენეჯერისთვის იქნება განკუთვნილი.

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 40

გამოხმაურების გაგზავნა

2. Nios V პროცესორის აპარატურის სისტემის დიზაინი Quartus Prime პროგრამული უზრუნველყოფისა და პლატფორმის დიზაინერის 726952 გამოყენებით | 2025.07.16
იხილეთ ქვემოთ მოცემული დაკავშირებული ბმულები, რომლებიც წარმოგიდგენთ არსებული ინსტრუმენტების გამოყენების ტექნიკას და თითოეული განხორციელების კომპრომისებს.
დაკავშირებული ინფორმაცია · Quartus® Prime Pro Edition-ის მომხმარებლის სახელმძღვანელო: პლატფორმის დიზაინერი
დამატებითი ინფორმაციისთვის იხილეთ თემა „პლატფორმის დიზაინერის სისტემის მუშაობის ოპტიმიზაცია“. · Quartus® Prime Standard Edition-ის მომხმარებლის სახელმძღვანელო: პლატფორმის დიზაინერი დამატებითი ინფორმაციისთვის იხილეთ თემა „პლატფორმის დიზაინერის სისტემის მუშაობის ოპტიმიზაცია“.

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 41

726952 | 2025.07.16 გამოხმაურების გაგზავნა

3. Nios V პროცესორის პროგრამული უზრუნველყოფის სისტემის დიზაინი
ეს თავი აღწერს Nios V პროცესორის პროგრამული უზრუნველყოფის შემუშავების პროცესს და პროგრამულ ინსტრუმენტებს, რომელთა გამოყენებაც შეგიძლიათ თქვენი ჩაშენებული დიზაინის სისტემის შემუშავებისას. შინაარსი წარმოადგენს ზოგად ინფორმაციას.view Nios V პროცესორის პროგრამული სისტემის შემუშავებამდე.
სურათი 26. პროგრამული უზრუნველყოფის დიზაინის ნაკადი
დაწყება

BSP-ის გენერირება პლატფორმის დიზაინერში BSP რედაქტორის გამოყენებით

BSP-ის გენერირება Nios V Command Shell-ის გამოყენებით
აპლიკაციის CMake Build-ის გენერირება File Nios V Command Shell-ის გამოყენება

შენიშვნა:

BSP-ის და აპლიკაციის CMake-ის აწყობის იმპორტი File
შექმენით Nios V პროცესორის აპლიკაცია შემდეგი ფუნქციის გამოყენებით:
RiscFree IDE Intel FPGA-სთვის

შექმენით Nios V პროცესორის აპლიკაცია ნებისმიერის გამოყენებით
ბრძანების ხაზის საწყისი კოდის რედაქტორი, CMake და Make
ბრძანებებს
დასასრული

Altera გირჩევთ, პროგრამული უზრუნველყოფის შემუშავებისა და გამართვისთვის გამოიყენოთ Altera FPGA შემუშავების ნაკრები ან მორგებული პროტოტიპის დაფა. ბევრი პერიფერიული მოწყობილობა და სისტემის დონის ფუნქცია ხელმისაწვდომია მხოლოდ მაშინ, როდესაც თქვენი პროგრამული უზრუნველყოფა რეალურ დაფაზე მუშაობს.

© Altera Corporation. Altera, Altera-ს ლოგო, `a' ლოგო და Altera-ს სხვა ნიშნები Altera Corporation-ის სავაჭრო ნიშნებია. Altera იტოვებს უფლებას, ნებისმიერ დროს, შეტყობინების გარეშე, შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და მომსახურებაში. Altera არ იღებს პასუხისმგებლობას ან ვალდებულებას, რომელიც წარმოიშობა აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან მომსახურების გამოყენებით, გარდა იმ შემთხვევებისა, როდესაც ეს წერილობით არის გათვალისწინებული Altera-ს მიერ. Altera-ს მომხმარებლებს ვურჩევთ, რომ გამოქვეყნებულ ინფორმაციაზე დაყრდნობამდე და პროდუქტების ან მომსახურების შეკვეთის განთავსებამდე, მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია. *სხვა სახელები და ბრენდები შეიძლება სხვის საკუთრებად ჩაითვალოს.

3. Nios V პროცესორის პროგრამული უზრუნველყოფის სისტემის დიზაინი 726952 | 2025.07.16
3.1. Nios V პროცესორის პროგრამული უზრუნველყოფის შემუშავების პროცესი
3.1.1. საბჭოს მხარდაჭერის პაკეტის პროექტი
Nios V დაფის მხარდაჭერის პაკეტის (BSP) პროექტი არის სპეციალიზებული ბიბლიოთეკა, რომელიც შეიცავს სისტემის სპეციფიკურ მხარდაჭერის კოდს. BSP უზრუნველყოფს პროგრამული უზრუნველყოფის გაშვების გარემოს, რომელიც მორგებულია Nios V პროცესორის აპარატურულ სისტემაში ერთი პროცესორისთვის.
Quartus Prime პროგრამული უზრუნველყოფა გთავაზობთ Nios V Board Support Package Editor-ს და niosv-bsp ინსტრუმენტებს BSP-ის ქცევის მაკონტროლებელი პარამეტრების შესაცვლელად.
BSP შეიცავს შემდეგ ელემენტებს: · აპარატურის აბსტრაქციის ფენა · მოწყობილობის დრაივერები · დამატებითი პროგრამული პაკეტები · დამატებითი რეალურ დროში ოპერაციული სისტემა
3.1.2. განაცხადის პროექტი
Nios VC/C++ აპლიკაციის პროექტს აქვს შემდეგი მახასიათებლები: · შედგება საწყისი კოდის კოლექციისა და CMakeLists.txt ფაილისგან.
— CMakeLists.txt აკომპილებს საწყის კოდს და აკავშირებს მას BSP-სთან და ერთ ან მეტ დამატებით ბიბლიოთეკასთან, ერთი .elf ფაილის შესაქმნელად. file
· ერთ-ერთი წყარო files შეიცავს ფუნქციას main(). · მოიცავს კოდს, რომელიც იძახებს ფუნქციებს ბიბლიოთეკებსა და BSP-ებში.
Altera Quartus Prime პროგრამული უზრუნველყოფის ინსტრუმენტებში გთავაზობთ niosv-app ინსტრუმენტს Application CMakeLists.txt-ის შესაქმნელად და RiscFree IDE-ს Altera FPGA-ებისთვის Eclipse-ზე დაფუძნებულ გარემოში საწყისი კოდის შესაცვლელად.
3.2. Altera FPGA ჩაშენებული განვითარების ინსტრუმენტები
Nios V პროცესორი მხარს უჭერს პროგრამული უზრუნველყოფის შემუშავების შემდეგ ინსტრუმენტებს: · გრაფიკული მომხმარებლის ინტერფეისი (GUI) – გრაფიკული შემუშავების ინსტრუმენტები, რომლებიც ხელმისაწვდომია
როგორც Windows*, ასევე Linux* ოპერაციული სისტემები (OS). — Nios V დაფის მხარდაჭერის პაკეტის რედაქტორი (Nios V BSP რედაქტორი) — Ashling RiscFree IDE Altera FPGA-ებისთვის · ბრძანების ხაზის ინსტრუმენტები (CLI) – შემუშავების ინსტრუმენტები, რომლებიც ინიცირდება Nios V Command Shell-დან. თითოეული ინსტრუმენტი გთავაზობთ საკუთარ დოკუმენტაციას დახმარების სახით, რომელიც ხელმისაწვდომია ბრძანების ხაზიდან. გახსენით Nios V Command Shell და აკრიფეთ შემდეგი ბრძანება: – დახმარება view დახმარების მენიუ. — Nios V Utilities ინსტრუმენტები — File ფორმატის კონვერტაციის ინსტრუმენტები — სხვა კომუნალური ინსტრუმენტები

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 43

3. Nios V პროცესორის პროგრამული უზრუნველყოფის სისტემის დიზაინი 726952 | 2025.07.16

ცხრილი 25. გრაფიკული ინტერფეისის ინსტრუმენტები და ბრძანების ხაზის ინსტრუმენტების ამოცანების შეჯამება

დავალება

GUI ინსტრუმენტი

ბრძანების ხაზის ინსტრუმენტი

BSP-ის შექმნა

Nios V BSP რედაქტორი

· Quartus Prime Pro Edition პროგრამულ უზრუნველყოფაში: niosv-bsp -c -s=<.qsys file> -t= [პარამეტრები] პარამეტრები.bsp
· Quartus Prime Standard Edition პროგრამულ უზრუნველყოფაში: niosv-bsp -c -s=<.sopcinfo file> -t= [პარამეტრები] პარამეტრები.bsp

BSP-ის გენერირება არსებული .bsp ფაილის გამოყენებით file
BSP-ის განახლება

Nios V BSP რედაქტორი Nios V BSP რედაქტორი

niosv-bsp -g [პარამეტრები] პარამეტრები.bsp niosv-bsp -u [პარამეტრები] პარამეტრები.bsp

BSP-ის შემოწმება

Nios V BSP რედაქტორი

niosv-bsp -q -E= [პარამეტრები] პარამეტრები.bsp

აპლიკაციის შექმნა

–

niosv-app -a= -ბ= -s= files დირექტორია> [ვარიანტები]

მომხმარებლის ბიბლიოთეკის შექმნა

–

niosv-app -l= -s= files დირექტორია> -p= [ვარიანტები]

აპლიკაციის მოდიფიკაცია მომხმარებლის ბიბლიოთეკის მოდიფიკაცია აპლიკაციის შექმნა

RiscFree IDE Altera FPGA-ებისთვის
RiscFree IDE Altera FPGA-ებისთვის
RiscFree IDE Altera FPGA-ებისთვის

ნებისმიერი ბრძანების ხაზის წყაროს რედაქტორი
ნებისმიერი ბრძანების ხაზის წყაროს რედაქტორი
· გაკეთება · გაკეთება

მომხმარებლის ბიბლიოთეკის შექმნა

RiscFree IDE Altera FPGA-ებისთვის

· გაკეთება · გაკეთება

ELF აპლიკაციის ჩამოტვირთვა
.elf-ის კონვერტაცია file

RiscFree IDE Altera FPGA-ებისთვის
–

niosv-ის ჩამოტვირთვა
· elf2flash · elf2hex

დაკავშირებული ინფორმაცია
Ashling RiscFree ინტეგრირებული განვითარების გარემოს (IDE) Altera FPGA-ებისთვის მომხმარებლის სახელმძღვანელო

3.2.1. Nios V პროცესორის დაფის მხარდაჭერის პაკეტის რედაქტორი
Nios V პროცესორის BSP რედაქტორის გამოყენებით შეგიძლიათ შეასრულოთ შემდეგი ამოცანები: · Nios V პროცესორის BSP პროექტის შექმნა ან შეცვლა · პარამეტრების, დამაკავშირებელი რეგიონების და სექციების შესაბამისობების რედაქტირება · პროგრამული უზრუნველყოფის პაკეტების და მოწყობილობის დრაივერების შერჩევა.
BSP რედაქტორის შესაძლებლობები მოიცავს niosv-bsp უტილიტების შესაძლებლობებს. BSP რედაქტორში შექმნილი ნებისმიერი პროექტის შექმნა ასევე შესაძლებელია ბრძანების ხაზის უტილიტების გამოყენებით.

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 44

გამოხმაურების გაგზავნა

3. Nios V პროცესორის პროგრამული უზრუნველყოფის სისტემის დიზაინი 726952 | 2025.07.16

შენიშვნა:

Quartus Prime Standard Edition პროგრამული უზრუნველყოფის შესახებ ინფორმაციისთვის იხილეთ AN 980: Nios V პროცესორის Quartus Prime პროგრამული უზრუნველყოფის მხარდაჭერა BSP რედაქტორის გრაფიკული ინტერფეისის გამოსაძახებლად.

BSP რედაქტორის გასაშვებად, მიჰყევით ამ ნაბიჯებს: 1. გახსენით Platform Designer და გადადით File მენიუ.
ა. არსებული BSP პარამეტრის გასახსნელად file, დააწკაპუნეთ გახსნაზე… ბ. ახალი BSP-ის შესაქმნელად, დააწკაპუნეთ ახალ BSP-ზე… 2. აირჩიეთ BSP რედაქტორის ჩანართი და მიუთითეთ შესაბამისი დეტალები.

სურათი 27. BSP რედაქტორის გაშვება

დაკავშირებული ინფორმაცია AN 980: Nios V პროცესორის Quartus Prime პროგრამული უზრუნველყოფის მხარდაჭერა
3.2.2. RiscFree IDE Altera FPGA-ებისთვის
Altera FPGA-ებისთვის RiscFree IDE არის Eclipse-ზე დაფუძნებული IDE Nios V პროცესორისთვის. Altera გირჩევთ, რომ Nios V პროცესორის პროგრამული უზრუნველყოფა ამ IDE-ში შეიმუშაოთ შემდეგი მიზეზების გამო: · ფუნქციები შემუშავებულია და დამოწმებულია Nios V-თან თავსებადობისთვის.
პროცესორის აწყობის პროცესი. · აღჭურვილია ყველა საჭირო ხელსაწყოთა ჯაჭვით და დამხმარე ხელსაწყოთი, რაც საშუალებას გაძლევთ
Nios V პროცესორის შემუშავების მარტივად დასაწყებად.
დაკავშირებული ინფორმაცია Ashling RiscFree ინტეგრირებული განვითარების გარემოს (IDE) Altera FPGA-ებისთვის მომხმარებლის სახელმძღვანელო
3.2.3. Nios V Utilities ინსტრუმენტები
თქვენ შეგიძლიათ შექმნათ, შეცვალოთ და ააწყოთ Nios V პროგრამები ბრძანების ხაზზე აკრეფილი ან სკრიპტში ჩაშენებული ბრძანებების გამოყენებით. ამ განყოფილებაში აღწერილი Nios V ბრძანების ხაზის ინსტრუმენტები მოცემულია... /niosv/bin დირექტორია.

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 45

3. Nios V პროცესორის პროგრამული უზრუნველყოფის სისტემის დიზაინი 726952 | 2025.07.16

ცხრილი 26. Nios V Utilities ინსტრუმენტები

ბრძანების ხაზის ინსტრუმენტები

რეზიუმე

niosv-app niosv-bsp niosv-download niosv-shell niosv-stack-report

აპლიკაციის პროექტის გენერირებისა და კონფიგურაციისთვის.
BSP პარამეტრების შესაქმნელად ან განახლებისთვის file და შექმენით BSP files. ELF-ის ჩამოსატვირთად file Nios® V პროცესორზე.
Nios V Command Shell-ის გასახსნელად. თქვენი აპლიკაციისთვის .elf-ისთვის დარჩენილი მეხსიერების სივრცის შესახებ ინფორმაციის მისაღებად, რომელიც სტეკის ან ჰეპის გამოყენებისთვის არის ხელმისაწვდომი.

3.2.4. File ფორმატის კონვერტაციის ინსტრუმენტები

File ფორმატის კონვერტაცია ზოგჯერ აუცილებელია მონაცემების ერთი კომუნალური პროგრამიდან მეორეში გადაცემისას. file ფორმატის კონვერტაციის ინსტრუმენტები არის
პროგრამული უზრუნველყოფის ინსტალაციის დირექტორია>/niosv/bin დირექტორია.

ცხრილი 27. File ფორმატის კონვერტაციის ინსტრუმენტები

ბრძანების ხაზის ინსტრუმენტები elf2flash elf2hex

რეზიუმე .elf-ის თარგმნა file ფლეშ მეხსიერების პროგრამირებისთვის .srec ფორმატში. .elf-ის თარგმნისთვის file მეხსიერების ინიციალიზაციისთვის .hex ფორმატში.

3.2.5. სხვა კომუნალური ინსტრუმენტები

Nios V პროცესორზე დაფუძნებული სისტემის შექმნისას შეიძლება დაგჭირდეთ შემდეგი ბრძანების ხაზის ინსტრუმენტები. ეს ბრძანების ხაზის ინსტრუმენტები მოწოდებულია Intel-ის მიერ /quartus/bin ან შეძენილია
ღია კოდის ინსტრუმენტები.

ცხრილი 28. სხვა ბრძანების ხაზის ინსტრუმენტები

ბრძანების ხაზის ინსტრუმენტები

ტიპი

რეზიუმე

ჯუარტ-ტერმინალი

Intel-ის მიერ მოწოდებული

stdout-ისა და stderr-ის მონიტორინგისთვის და Nios® V პროცესორისთვის შეყვანის მიწოდებისთვის.
ქვესისტემა stdin-ის მეშვეობით. ეს ინსტრუმენტი მხოლოდ J-სთვის გამოიყენება.TAG UART IP, როდესაც ის დაკავშირებულია Nios® V პროცესორთან.

openocd

Intel-ის მიერ მოწოდებული OpenOCD-ის შესასრულებლად.

openocd-cfg-gen

Intel-ის მიერ მოწოდებული · OpenOCD კონფიგურაციის გენერირებისთვის file. · J-ს საჩვენებლადTAG ჯაჭვის მოწყობილობის ინდექსი.

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 46

გამოხმაურების გაგზავნა

726952 | 2025.07.16 გამოხმაურების გაგზავნა
4. Nios V პროცესორის კონფიგურაციისა და ჩატვირთვის გადაწყვეტილებები
შეგიძლიათ Nios V პროცესორის კონფიგურაცია ისე, რომ პროგრამული უზრუნველყოფა სხვადასხვა მეხსიერების ლოკაციიდან ჩაიტვირთოს და გაუშვას. ჩატვირთვის მეხსიერება არის Quad Serial Peripheral Interface (QSPI) ფლეშ მეხსიერება, On-Chip Memory (OCRAM) ან TCM.
დაკავშირებული ინფორმაცია · ჩართვის ტრიგერის პირობები 193-ე გვერდზე · ჩართვის ტრიგერები
დამატებითი ინფორმაციისთვის ჩართვის ტრიგერების შესახებ.
4.1. შესავალი
Nios V პროცესორი მხარს უჭერს ჩატვირთვის ორი ტიპის პროცესს: · ადგილზე შესრულება (XIP) alt_load() ფუნქციის გამოყენებით · პროგრამა კოპირებულია ოპერატიულ მეხსიერებაში ჩატვირთვის კოპირების გამოყენებით. Nios V-ში ჩაშენებული პროგრამების შემუშავება დაფუძნებულია აპარატურის აბსტრაქციის ფენაზე (HAL). HAL უზრუნველყოფს მცირე ჩატვირთვის ჩამტვირთავ პროგრამას (ასევე ცნობილია, როგორც ჩატვირთვის კოპირება), რომელიც კოპირებს შესაბამის დამაკავშირებელ სექციებს ჩატვირთვის მეხსიერებიდან მათი გაშვების დროის ადგილას ჩატვირთვის დროს. თქვენ შეგიძლიათ მიუთითოთ პროგრამის და მონაცემთა მეხსიერების გაშვების დროის ადგილმდებარეობა Board Support Package (BSP) რედაქტორის პარამეტრების მანიპულირებით. ეს განყოფილება აღწერს: · Nios V პროცესორის ჩატვირთვის კოპირება, რომელიც ჩატვირთავს თქვენს Nios V პროცესორულ სისტემას შემდეგი წესების შესაბამისად:
ჩატვირთვის მეხსიერების შერჩევა · Nios V პროცესორის ჩატვირთვის ვარიანტები და ზოგადი ნაკადი · Nios V პროგრამირების გადაწყვეტილებები არჩეული ჩატვირთვის მეხსიერებისთვის
4.2. აპლიკაციების დაკავშირება
როდესაც თქვენ გენერირებთ Nios V პროცესორის პროექტს, BSP რედაქტორი წარმოქმნის ორ დაკავშირებულ ლინკერს files: · linker.x: ლინკერის ბრძანება file რასაც გენერირებული აპლიკაცია ქმნისfile იყენებს
.elf ორობითი ფაილის შესაქმნელად file. · linker.h: შეიცავს ინფორმაციას ლინკერის მეხსიერების განლაგების შესახებ. BSP პროექტში შეტანილი ლინკერის პარამეტრის ყველა ცვლილება გავლენას ახდენს ამ ორი ლინკერის შინაარსზე. fileს. Nios V პროცესორის ყველა აპლიკაცია შეიცავს შემდეგ ლინკერ სექციებს:
© Altera Corporation. Altera, Altera-ს ლოგო, `a' ლოგო და Altera-ს სხვა ნიშნები Altera Corporation-ის სავაჭრო ნიშნებია. Altera იტოვებს უფლებას, ნებისმიერ დროს, შეტყობინების გარეშე, შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და მომსახურებაში. Altera არ იღებს პასუხისმგებლობას ან ვალდებულებას, რომელიც წარმოიშობა აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან მომსახურების გამოყენებით, გარდა იმ შემთხვევებისა, როდესაც ეს წერილობით არის გათვალისწინებული Altera-ს მიერ. Altera-ს მომხმარებლებს ვურჩევთ, რომ გამოქვეყნებულ ინფორმაციაზე დაყრდნობამდე და პროდუქტების ან მომსახურების შეკვეთის განთავსებამდე, მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია. *სხვა სახელები და ბრენდები შეიძლება სხვის საკუთრებად ჩაითვალოს.

4. Nios V პროცესორის კონფიგურაციისა და ჩატვირთვის გადაწყვეტილებები 726952 | 2025.07.16

ცხრილი 29. დამაკავშირებელი სექციები

.ტექსტი

ლინკერის სექციები

.როდატა

.rwdata

.bss

.heap

.stack

აღწერილობები შესრულებადი კოდი. პროგრამის შესრულებისას გამოყენებული ნებისმიერი მხოლოდ წაკითხვის მონაცემები. ინახავს პროგრამის შესრულებისას გამოყენებულ წაკითხვის-ჩაწერის მონაცემებს. შეიცავს არაინიციალიზებული სტატიკურ მონაცემებს. შეიცავს დინამიურად გამოყოფილ მეხსიერებას. ინახავს ფუნქციის გამოძახების პარამეტრებს და სხვა დროებით მონაცემებს.

შეგიძლიათ .elf ფაილში დაამატოთ დამატებითი ლინკერის სექციები file მორგებული კოდისა და მონაცემების შესანახად. ეს დამაკავშირებელი სექციები განთავსებულია დასახელებულ მეხსიერების რეგიონებში, რომლებიც განსაზღვრულია ფიზიკური მეხსიერების მოწყობილობებთან და მისამართებთან შესაბამისობაში. ნაგულისხმევად, BSP რედაქტორი ავტომატურად წარმოქმნის ამ დამაკავშირებელ სექციებს. თუმცა, თქვენ შეგიძლიათ აკონტროლოთ დამაკავშირებელი სექციები კონკრეტული აპლიკაციისთვის.

4.2.1. დაკავშირების ქცევა
ეს განყოფილება აღწერს BSP რედაქტორის ნაგულისხმევ ბმულების ქცევას და მისი კონტროლის წესს.

4.2.1.1. ნაგულისხმევი BSP დაკავშირება
BSP კონფიგურაციის დროს, ინსტრუმენტები ავტომატურად ასრულებენ შემდეგ ნაბიჯებს:
1. მეხსიერების რეგიონების სახელების მინიჭება: თითოეულ სისტემის მეხსიერების მოწყობილობას მიანიჭეთ სახელი და დაამატეთ თითოეული სახელი ლინკერს. file როგორც მეხსიერების არეალი.
2. უდიდესი მეხსიერების პოვნა: ლინკერში ყველაზე დიდი წაკითხვისა და ჩაწერის მეხსიერების რეგიონის იდენტიფიცირება file.
3. დამაკავშირებელი სექციების მინიჭება: მოათავსეთ დამაკავშირებელი სექციები (.text, .rodata, .rwdata, .bss, .heap და .stack) წინა ეტაპზე მითითებულ მეხსიერების რეგიონში.
4. დაწერეთ files: ჩაწერეთ linker.x და linker.h ფაილები files.
როგორც წესი, ლინკერის სექციების განაწილების სქემა მუშაობს პროგრამული უზრუნველყოფის შემუშავების პროცესში, რადგან აპლიკაციის ფუნქციონირება გარანტირებულია, თუ მეხსიერება საკმარისად დიდია.
ნაგულისხმევი ბმულის ქცევის წესები მოცემულია Altera-ს მიერ გენერირებულ Tcl სკრიპტებში bsp-set-defaults.tcl და bsp-linker-utils.tcl, რომლებიც მოცემულია... /niosv/scripts/bsp-defaults დირექტორია. niosv-bsp ბრძანება იწვევს ამ სკრიპტებს. არ შეცვალოთ ეს სკრიპტები პირდაპირ.

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 48

გამოხმაურების გაგზავნა

4. Nios V პროცესორის კონფიგურაციისა და ჩატვირთვის გადაწყვეტილებები 726952 | 2025.07.16

4.2.1.2. კონფიგურირებადი BSP დაკავშირება
BSP რედაქტორის ლინკერის სკრიპტის ჩანართში შეგიძლიათ მართოთ ნაგულისხმევი ბმულის ქცევა. ლინკერის სკრიპტის მანიპულირება შემდეგი მეთოდების გამოყენებით: · მეხსიერების რეგიონის დამატება: მეხსიერების რეგიონის სახელის ფიზიკურ მეხსიერების მოწყობილობაზე მიმაგრება. · სექციის მიმაგრების დამატება: სექციის სახელის მეხსიერების რეგიონზე მიმაგრება. BSP
რედაქტორი საშუალებას გაძლევთ view მეხსიერების რუკა ცვლილებების შეტანამდე და მის შემდეგ.

4.3. Nios V პროცესორის ჩატვირთვის მეთოდები

Altera FPGA მოწყობილობებში Nios V პროცესორის ჩატვირთვის რამდენიმე მეთოდი არსებობს. Nios V პროცესორის ჩატვირთვის მეთოდები განსხვავდება ფლეშ მეხსიერების შერჩევისა და მოწყობილობების ოჯახების მიხედვით.

ცხრილი 30. მხარდაჭერილი ფლეშ-მეხსიერებები შესაბამისი ჩატვირთვის ვარიანტებით

მხარდაჭერილი ჩატვირთვის მეხსიერებები

მოწყობილობა

ჩიპზე დამონტაჟებული ფლეშ მეხსიერება (შიდა კონფიგურაციისთვის)

მაქსიმუმ 10 მოწყობილობა (ჩიპზე დამონტაჟებული ფლეშ IP მისამართით)

ზოგადი დანიშნულების QSPI ფლეშ მეხსიერება (მხოლოდ მომხმარებლის მონაცემებისთვის)

ყველა მხარდაჭერილი FPGA მოწყობილობა (ზოგადი სერიული ფლეშ ინტერფეისით FPGA IP)

კონფიგურაციის QSPI Flash (აქტიური სერიული კონფიგურაციისთვის)

კონტროლის ბლოკზე დაფუძნებული
მოწყობილობები (ზოგადი
სერიული ფლეშ ინტერფეისი Intel FPGA IP)(2)

Nios V პროცესორის ჩატვირთვის მეთოდები

აპლიკაციის გაშვების ადგილმდებარეობა

ჩატვირთვის ქსეროქსი

Nios V პროცესორის აპლიკაციის ადგილზე შესრულება ჩიპური ფლეშ მეხსიერებიდან

ჩიპზე დამონტაჟებული ფლეშ მეხსიერება (XIP) + OCRAM/ გარე ოპერატიული მეხსიერება (ჩასაწერი მონაცემების სექციებისთვის)

alt_load() ფუნქცია

Nios V პროცესორის აპლიკაცია დაკოპირდა ჩიპზე დამონტაჟებული ფლეშ-მეხსიერებიდან ოპერატიულ მეხსიერებაში ჩატვირთვის კოპირების გამოყენებით.

OCRAM/გარე ოპერატიული მეხსიერება

Bootloader-ის ხელახლა გამოყენება GSFI-ის საშუალებით

Nios V პროცესორის აპლიკაციის ადგილზე შესრულება ზოგადი დანიშნულების QSPI ფლეშ დრაივიდან

ზოგადი დანიშნულების QSPI ფლეშ მეხსიერება (XIP) + OCRAM/ გარე ოპერატიული მეხსიერება (ჩასაწერი მონაცემების სექციებისთვის)

alt_load() ფუნქცია

Nios V პროცესორის აპლიკაცია კოპირდა ზოგადი დანიშნულების QSPI ფლეშ დრაივიდან ოპერატიულ მეხსიერებაში ჩატვირთვის კოპირების გამოყენებით.

OCRAM/გარე ოპერატიული მეხსიერება

Bootloader GSFI-ის საშუალებით

Nios V პროცესორის აპლიკაციის ადგილზე შესრულება კონფიგურაციის QSPI ფლეშ დრაივიდან

კონფიგურაცია QSPI ფლეშ მეხსიერება (XIP) + OCRAM/ გარე ოპერატიული მეხსიერება (ჩასაწერი მონაცემების სექციებისთვის)

alt_load() ფუნქცია

Nios V პროცესორის აპლიკაცია დაკოპირდა კონფიგურაციის QSPI ფლეშ დრაივიდან ოპერატიულ მეხსიერებაში ჩატვირთვის კოპირების გამოყენებით.

OCRAM/გარე RAM Bootloader GSFI-ის საშუალებით, გაგრძელება…

(2) მოწყობილობების სიისთვის იხილეთ AN 980: Nios V პროცესორის Quartus Prime პროგრამული უზრუნველყოფის მხარდაჭერა.

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 49

4. Nios V პროცესორის კონფიგურაციისა და ჩატვირთვის გადაწყვეტილებები 726952 | 2025.07.16

მხარდაჭერილი ჩატვირთვის მეხსიერებები
ჩიპზე დამონტაჟებული მეხსიერება (OCRAM) მჭიდროდ შეერთებული მეხსიერება (TCM)

მოწყობილობა
SDM-ზე დაფუძნებული მოწყობილობები (Mailbox Client Intel FPGA IP-ით). (2)
ყველა მხარდაჭერილი Altera FPGA მოწყობილობა (2)
ყველა მხარდაჭერილი Altera FPGA მოწყობილობა (2)

Nios V პროცესორის ჩატვირთვის მეთოდები
Nios V პროცესორის აპლიკაცია დაკოპირდა კონფიგურაციის QSPI ფლეშ დრაივიდან ოპერატიულ მეხსიერებაში ჩატვირთვის კოპირების გამოყენებით.
Nios V პროცესორის აპლიკაციის ადგილზე შესრულება OCRAM-დან
Nios V პროცესორის აპლიკაციის ადგილზე შესრულება TCM-დან

აპლიკაციის გაშვების ადგილმდებარეობა

ჩატვირთვის ქსეროქსი

OCRAM/გარე RAM Bootloader SDM-ის საშუალებით

OCRAM

alt_load() ფუნქცია

ინსტრუქცია TCM (XIP) არცერთი + მონაცემები TCM (ჩასაწერი მონაცემების სექციებისთვის)

სურათი 28. Nios V პროცესორის ჩატვირთვის ნაკადი

გადატვირთვა

პროცესორი გადადის ვექტორის გადატვირთვაზე (ჩატვირთვის კოდის დაწყება)

აპლიკაციის კოდი შეიძლება დაკოპირდეს სხვა მეხსიერების ადგილას (ჩატვირთვის პარამეტრების მიხედვით)
ჩატვირთვის კოდი ახდენს პროცესორის ინიციალიზაციას

ჩატვირთვის პარამეტრებიდან გამომდინარე, ჩატვირთვის კოდმა შეიძლება მონაცემების/კოდის საწყისი მნიშვნელობები სხვა მეხსიერების სივრცეში დააკოპიროს (alt_load).
ჩატვირთვის კოდი ახდენს აპლიკაციის კოდის და მონაცემთა მეხსიერების სივრცის ინიციალიზაციას.
ჩატვირთვის კოდი ინიციალიზაციას უკეთებს სისტემის ყველა პერიფერიულ მოწყობილობას HAL დრაივერებით (alt_main)
მთავარში შესვლა
დაკავშირებული ინფორმაცია · ზოგადი სერიული ფლეშ ინტერფეისის Altera FPGA IP მომხმარებლის სახელმძღვანელო
Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 50

გამოხმაურების გაგზავნა

4. Nios V პროცესორის კონფიგურაციისა და ჩატვირთვის გადაწყვეტილებები 726952 | 2025.07.16
· საფოსტო ყუთის კლიენტის Altera FPGA IP მომხმარებლის სახელმძღვანელო · AN 980: Nios V პროცესორის Quartus Prime პროგრამული უზრუნველყოფის მხარდაჭერა
4.4. Nios V პროცესორის ჩატვირთვის მეთოდების შესავალი
Nios V პროცესორული სისტემებისთვის საჭიროა პროგრამული უზრუნველყოფის გამოსახულებების კონფიგურაცია სისტემის მეხსიერებაში, სანამ პროცესორი დაიწყებს აპლიკაციის პროგრამის შესრულებას. ნაგულისხმევი დამაკავშირებელი სექციებისთვის იხილეთ დამაკავშირებელი სექციები.
BSP რედაქტორი ქმნის ლინკერის სკრიპტს, რომელიც ასრულებს შემდეგ ფუნქციებს: · უზრუნველყოფს, რომ პროცესორის პროგრამული უზრუნველყოფა დაკავშირებულია ლინკერის პარამეტრების შესაბამისად.
BSP რედაქტორის და განსაზღვრავს, თუ სად მდებარეობს პროგრამული უზრუნველყოფა მეხსიერებაში. · ათავსებს პროცესორის კოდის რეგიონს მეხსიერების კომპონენტში შესაბამისად
მინიჭებული მეხსიერების კომპონენტები.
შემდეგ ნაწილში მოკლედ არის აღწერილი Nios V პროცესორის ჩატვირთვის ხელმისაწვდომი მეთოდები.
4.4.1. Nios V პროცესორის აპლიკაციის ადგილზე შესრულება ჩატვირთვის ფლეშ დრაივიდან
Altera-მ ფლეშ კონტროლერები ისე შექმნა, რომ ჩატვირთვის ფლეშ მისამართის სივრცე Nios V პროცესორისთვის სისტემის გადატვირთვისას დაუყოვნებლივ ხელმისაწვდომი იყოს, მეხსიერების კონტროლერის ან მეხსიერების მოწყობილობების ინიციალიზაციის გარეშე. ეს საშუალებას აძლევს Nios V პროცესორს, პირდაპირ შეასრულოს ჩატვირთვის მოწყობილობებზე შენახული აპლიკაციის კოდი ჩატვირთვის ქსეროქსის გამოყენების გარეშე, კოდის სხვა ტიპის მეხსიერებაში კოპირებისთვის. ფლეშ კონტროლერებია: · ჩიპზე დამონტაჟებული ფლეშ დრაივი ჩიპზე დამონტაჟებული ფლეშ IP-ით (მხოლოდ MAX® 10 მოწყობილობაში) · ზოგადი დანიშნულების QSPI ფლეშ დრაივი ზოგადი სერიული ფლეშ ინტერფეისის IP-ით · კონფიგურაციის QSPI ფლეშ დრაივი ზოგადი სერიული ფლეშ ინტერფეისის IP-ით (გარდა MAX 10-ისა).
მოწყობილობები)
როდესაც Nios V პროცესორის აპლიკაცია ადგილზე სრულდება ჩატვირთვის ფლეშ მეხსიერებიდან, BSP რედაქტორი ასრულებს შემდეგ ფუნქციებს: · .text დამაკავშირებელი სექციების ჩატვირთვის ფლეშ მეხსიერების რეგიონში დაყენება. · .bss, .rodata, .rwdata, .stack და .heap დამაკავშირებელი სექციების ოპერატიულ მეხსიერებაში დაყენება.
მეხსიერების რეგიონი. სისტემის გადატვირთვისას მონაცემთა სექციების (.rodata, .rwdata,, .exceptions) ოპერატიულ მეხსიერებაში კოპირებისთვის BSP პარამეტრებში უნდა ჩართოთ alt_load() ფუნქცია. კოდის სექცია (.text) ჩატვირთვის ფლეშ მეხსიერების რეგიონში რჩება.
დაკავშირებული ინფორმაცია · ზოგადი სერიული ფლეშ ინტერფეისის Altera FPGA IP მომხმარებლის სახელმძღვანელო · Altera MAX 10 მომხმარებლის ფლეშ მეხსიერების მომხმარებლის სახელმძღვანელო
4.4.1.1. alt_load()
თქვენ შეგიძლიათ ჩართოთ alt_load() ფუნქცია HAL კოდში BSP რედაქტორის გამოყენებით.
ადგილზე ჩატვირთვის ნაკადში გამოყენებისას, alt_load() ფუნქცია ასრულებს შემდეგ დავალებებს:

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 51

4. Nios V პროცესორის კონფიგურაციისა და ჩატვირთვის გადაწყვეტილებები 726952 | 2025.07.16

· მუშაობს როგორც მინი ჩატვირთვის კოპირების მოწყობილობა, რომელიც BSP პარამეტრების მიხედვით კოპირებს მეხსიერების სექციებს ოპერატიულ მეხსიერებაში.
· ახდენს მონაცემთა სექციების (.rodata, .rwdata, .exceptions) კოპირებას ოპერატიულ მეხსიერებაში, მაგრამ არა კოდის სექციების (.text). კოდის სექციის (.text) სექცია მხოლოდ წასაკითხია და რჩება ჩატვირთვის ფლეშ მეხსიერების რეგიონში. ეს დაყოფა ხელს უწყობს ოპერატიული მეხსიერების გამოყენების მინიმუმამდე დაყვანას, მაგრამ შეიძლება შეზღუდოს კოდის შესრულების ეფექტურობა, რადგან ფლეშ მეხსიერებაზე წვდომა უფრო ნელია, ვიდრე ჩიპზე ჩაშენებულ ოპერატიულ მეხსიერებაზე წვდომა.

შემდეგ ცხრილში მოცემულია BSP რედაქტორის პარამეტრები და ფუნქციები:

ცხრილი 31. BSP რედაქტორის პარამეტრები
BSP რედაქტორის პარამეტრი hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

ფუნქცია რთავს alt_load() ფუნქციას. alt_load() აკოპირებს .rodata სექციას ოპერატიულ მეხსიერებაში. alt_load() აკოპირებს .rwdata სექციას ოპერატიულ მეხსიერებაში. alt_load() აკოპირებს .exceptions სექციას ოპერატიულ მეხსიერებაში.

4.4.2. Nios V პროცესორის აპლიკაცია დაკოპირებულია Boot Flash-დან ოპერატიულ მეხსიერებაში Boot Copier-ის გამოყენებით
Nios V პროცესორი და HAL მოიცავს ჩატვირთვის კოპირების მოწყობილობას, რომელიც უზრუნველყოფს საკმარის ფუნქციონალობას Nios V პროცესორის აპლიკაციების უმეტესობისთვის და მოსახერხებელია Nios V პროგრამული უზრუნველყოფის შემუშავების ნაკადთან ერთად დანერგვისთვის.
როდესაც აპლიკაცია იყენებს ჩატვირთვის კოპირებას, ის ყველა დამაკავშირებელ სექციას (.text, .heap, .rwdata, .rodata, .bss, .stack) აყენებს შიდა ან გარე ოპერატიულ მეხსიერებაზე. ჩატვირთვის კოპირების გამოყენება Nios V პროცესორის აპლიკაციის ჩატვირთვის ფლეშ მეხსიერებიდან შიდა ან გარე ოპერატიულ მეხსიერებაში შესასრულებლად კოპირებისთვის ხელს უწყობს შესრულების მუშაობის გაუმჯობესებას.
ამ ჩატვირთვის ვარიანტისთვის, Nios V პროცესორი სისტემის გადატვირთვისთანავე იწყებს ჩატვირთვის კოპირების პროგრამული უზრუნველყოფის გაშვებას. პროგრამული უზრუნველყოფა აკოპირებს აპლიკაციას ჩატვირთვის ფლეშ მეხსიერებიდან შიდა ან გარე ოპერატიულ მეხსიერებაში. პროცესის დასრულების შემდეგ, Nios V პროცესორი პროგრამის კონტროლს აპლიკაციას გადასცემს.

შენიშვნა:

თუ ჩატვირთვის კოპირება ფლეშ მეხსიერებაშია, მაშინ alt_load() ფუნქციის გამოძახება საჭირო არ არის, რადგან ორივე ერთსა და იმავე მიზანს ემსახურება.

4.4.2.1. Nios V პროცესორის ჩამტვირთავი ზოგადი სერიული ფლეშ ინტერფეისის მეშვეობით
GSFI-ის საშუალებით ჩატვირთვის მოწყობილობა არის Nios V პროცესორის ჩატვირთვის ასლგადამღები, რომელიც მხარს უჭერს QSPI ფლეშ მეხსიერებას საკონტროლო ბლოკზე დაფუძნებულ მოწყობილობებში. GSFI-ის საშუალებით ჩატვირთვის მოწყობილობა მოიცავს შემდეგ ფუნქციებს:
· ავლენს პროგრამული უზრუნველყოფის ადგილმდებარეობას არამდგრად მეხსიერებაში.
· პროგრამული უზრუნველყოფის აპლიკაციის იმიჯის გახსნა და ოპერატიულ მეხსიერებაში კოპირება.
· კოპირების დასრულების შემდეგ, პროცესორის შესრულება ავტომატურად გადადის ოპერატიულ მეხსიერებაში არსებული აპლიკაციის კოდზე.

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 52

გამოხმაურების გაგზავნა

4. Nios V პროცესორის კონფიგურაციისა და ჩატვირთვის გადაწყვეტილებები 726952 | 2025.07.16

ჩატვირთვის იმიჯი მდებარეობს ჩატვირთვის კოპირების მოწყობილობის შემდეგ. თქვენ უნდა დარწმუნდეთ, რომ Nios V პროცესორმა გადაყენებული წერტილები გადააყენა ჩატვირთვის კოპირების მოწყობილობის დასაწყისზე. სურათი: მეხსიერების რუკა QSPI ფლეშ მეხსიერებისთვის Bootloader-ით GSFI-ის საშუალებით, მეხსიერების რუკა QSPI ფლეშ მეხსიერებისთვის Bootloader-ით GSFI-ის საშუალებით, აჩვენებს QSPI ფლეშ მეხსიერების რუკას ჩატვირთვის კოპირების მოწყობილობის გამოყენებისას. ეს მეხსიერების რუკა ვარაუდობს, რომ ფლეშ მეხსიერება ინახავს FPGA გამოსახულებას და აპლიკაციურ პროგრამულ უზრუნველყოფას.

ცხრილი 32. Nios V პროცესორის ბირთვისთვის GSFI-ის საშუალებით ჩატვირთვის სისტემა

Nios V პროცესორის ბირთვი
Nios V/m პროცესორი

Bootloader GSFI-ის საშუალებით File მდებარეობა
/niosv/components/bootloader/niosv_m_bootloader.srec

Nios V/g პროცესორი

/niosv/components/bootloader/niosv_g_bootloader.srec

სურათი 29. მეხსიერების რუკა QSPI ფლეშ მეხსიერებისთვის Bootloader-ით GSFI-ის საშუალებით

მომხმარებლის მონაცემები (*.hex)

განაცხადის კოდი

შენიშვნა:

ვექტორული ოფსეტის გადატვირთვა

ჩატვირთვის ქსეროქსი

0x01E00000

FPGA გამოსახულება (*.sof)

0x00000000

1. მეხსიერების რუკის დასაწყისში არის FPGA გამოსახულება, რასაც მოჰყვება თქვენი მონაცემები, რომლებიც შედგება ჩატვირთვის ასლგადამღებისა და აპლიკაციის კოდისგან.
2. Platform Designer-ში უნდა დააყენოთ Nios V პროცესორის გადატვირთვის ოფსეტი და მიუთითოთ ის ჩატვირთვის კოპირების დაწყებისკენ.
3. FPGA გამოსახულების ზომა უცნობია. ზუსტი ზომის გაგება მხოლოდ Quartus Prime პროექტის კომპილაციის შემდეგ შეგიძლიათ. თქვენ უნდა განსაზღვროთ Altera FPGA გამოსახულების ზომის ზედა ზღვარი. მაგალითადampმაგალითად, თუ FPGA გამოსახულების ზომა შეფასებულია 0x01E00000-ზე ნაკლები, Platform Designer-ში Reset Offset დააყენეთ 0x01E00000-ზე, რაც ასევე ჩატვირთვის ქსეროქსის დასაწყისია.
4. კარგი დიზაინის პრაქტიკა გულისხმობს ვექტორის გადატვირთვის ოფსეტის დაყენებას ფლეშ სექტორის საზღვარზე, რათა უზრუნველყოფილი იყოს FPGA გამოსახულების ნაწილობრივი წაშლა პროგრამული უზრუნველყოფის განახლების შემთხვევაში.

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 53

4. Nios V პროცესორის კონფიგურაციისა და ჩატვირთვის გადაწყვეტილებები 726952 | 2025.07.16

4.4.2.2. Nios V პროცესორის ჩამტვირთავი უსაფრთხო მოწყობილობების მენეჯერის მეშვეობით
უსაფრთხო მოწყობილობების მენეჯერის (SDM) მეშვეობით ჩატვირთვის პროგრამა არის HAL აპლიკაციის კოდი, რომელიც იყენებს Mailbox Client Altera FPGA IP HAL დრაივერს პროცესორის ჩატვირთვისთვის. Altera გირჩევთ ამ ჩატვირთვის პროგრამას, როდესაც იყენებთ კონფიგურაციის QSPI ფლეშ მეხსიერებას SDM-ზე დაფუძნებულ მოწყობილობებში Nios V პროცესორის ჩატვირთვისთვის.
სისტემის გადატვირთვის შემდეგ, Nios V პროცესორი თავდაპირველად ჩატვირთავს Bootloader-ს SDM-ის საშუალებით ჩიპში ჩაშენებული პატარა მეხსიერებიდან და ამუშავებს Bootloader-ს SDM-ის საშუალებით, რათა დაუკავშირდეს კონფიგურაციის QSPI ფლეშ მეხსიერებას Mailbox Client IP მისამართის გამოყენებით.
SDM-ის საშუალებით Bootloader ასრულებს შემდეგ ამოცანებს: · ადგენს Nios V პროგრამულ უზრუნველყოფას კონფიგურაციის QSPI ფლეშ მეხსიერებაში. · კოპირებს Nios V პროგრამულ უზრუნველყოფას ჩიპზე ჩაშენებულ ოპერატიულ მეხსიერებაში ან გარე ოპერატიულ მეხსიერებაში. · გადართავს პროცესორის შესრულებას Nios V პროგრამულ უზრუნველყოფაზე ჩიპზე ჩაშენებულ ოპერატიულ მეხსიერებაში ან
გარე ოპერატიული მეხსიერება.
პროცესის დასრულების შემდეგ, Bootloader SDM-ის მეშვეობით პროგრამის კონტროლს მომხმარებლის აპლიკაციას გადასცემს. Altera გირჩევთ მეხსიერების ორგანიზებას, როგორც ეს აღწერილია „მეხსიერების ორგანიზება Bootloader-ისთვის SDM-ის მეშვეობით“-ში.
სურათი 30. ჩამტვირთავი SDM პროცესის ნაკადის მეშვეობით

კონფიგურაცია

ფლეში

Nios V პროგრამული უზრუნველყოფა

SDM

SDM-ზე დაფუძნებული FPGA მოწყობილობა

საფოსტო ყუთის კლიენტის IP

FPGA Logic Nios V

4 გარე ოპერატიული მეხსიერება
Nios V პროგრამული უზრუნველყოფა

ჩიპზე 4

EMIF

ოპერატიული მეხსიერება

ჩიპზე მეხსიერება

ნიოს V

პროგრამული უზრუნველყოფა

ჩამტვირთველი SDM-ის საშუალებით

1. Nios V პროცესორი ჩიპში ჩაშენებული მეხსიერებიდან SDM-ის მეშვეობით ამუშავებს Bootloader-ს.
2. Bootloader SDM-ის საშუალებით უკავშირდება კონფიგურაციის ფლეშ მეხსიერებას და პოულობს Nios V პროგრამულ უზრუნველყოფას.
3. SDM-ის საშუალებით Bootloader-ი Nios V პროგრამულ უზრუნველყოფას კონფიგურაციის ფლეშ მეხსიერებიდან ჩიპზე დამონტაჟებულ ოპერატიულ მეხსიერებაში/გარე ოპერატიულ მეხსიერებაში კოპირებს.
4. SDM-ის საშუალებით Bootloader გადართავს Nios V პროცესორის შესრულებას Nios V პროგრამულ უზრუნველყოფაზე ჩიპში ჩაშენებულ ოპერატიულ მეხსიერებაში / გარე ოპერატიულ მეხსიერებაში.

4.4.3. Nios V პროცესორის აპლიკაციის ადგილზე შესრულება OCRAM-დან
ამ მეთოდით, Nios V პროცესორის გადატვირთვის მისამართი დაყენებულია ჩიპზე არსებული მეხსიერების (OCRAM) საბაზისო მისამართზე. აპლიკაციის ბინარული ფაილი (.hex) file იტვირთება OCRAM-ში FPGA-ს კონფიგურაციის შემდეგ, აპარატურის დიზაინის Quartus Prime პროგრამულ უზრუნველყოფაში კომპილაციის შემდეგ. Nios V პროცესორის გადატვირთვის შემდეგ, აპლიკაცია იწყებს მუშაობას და გადადის შესვლის წერტილზე.

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 54

გამოხმაურების გაგზავნა

4. Nios V პროცესორის კონფიგურაციისა და ჩატვირთვის გადაწყვეტილებები 726952 | 2025.07.16

შენიშვნა:

· OCRAM-დან ადგილზე შესრულების ფუნქციას არ სჭირდება ჩატვირთვის კოპირების პროგრამა, რადგან სისტემის გადატვირთვისას Nios V პროცესორის აპლიკაცია უკვე დაინსტალირებულია.
· Altera გირჩევთ, რომ ამ ჩატვირთვის მეთოდისთვის ჩართოთ alt_load() ფუნქცია, რათა ჩაშენებული პროგრამული უზრუნველყოფა იდენტურად მოიქცეს გადატვირთვისას, FPGA მოწყობილობის გამოსახულების ხელახლა კონფიგურაციის გარეშე.
· სისტემის გადატვირთვისას .rwdata განყოფილების კოპირებისთვის BSP პარამეტრებში უნდა ჩართოთ alt_load() ფუნქცია. ამ მეთოდში, ინიციალიზებული ცვლადების საწყისი მნიშვნელობები ინახება შესაბამისი ცვლადებისგან ცალკე, რათა თავიდან იქნას აცილებული მათი გადაწერა პროგრამის შესრულებისას.

4.4.4. Nios V პროცესორის აპლიკაციის ადგილზე შესრულება TCM-დან
ადგილზე შესრულების მეთოდი Nios V პროცესორის გადატვირთვის მისამართს მჭიდროდ დაკავშირებული მეხსიერების (TCM) საბაზისო მისამართზე აყენებს. აპლიკაციის ბინარული ფაილი (.hex) file იტვირთება TCM-ში, როდესაც FPGA-ს კონფიგურაციას ახდენთ Quartus Prime პროგრამულ უზრუნველყოფაში აპარატურის დიზაინის კომპილაციის შემდეგ. Nios V პროცესორის გადატვირთვის შემდეგ, აპლიკაცია იწყებს შესრულებას და გადადის შესვლის წერტილში.

შენიშვნა:

TCM-დან Execute-In-Place-ს არ სჭირდება ჩატვირთვის კოპირების პროგრამა, რადგან სისტემის გადატვირთვისას Nios V პროცესორის აპლიკაცია უკვე დაინსტალირებულია.

4.5. Nios V პროცესორის ჩატვირთვა ჩიპზე დამონტაჟებული ფლეშ მეხსიერებიდან (UFM)

Nios V პროცესორის ჩატვირთვა და პროგრამული უზრუნველყოფის შესრულება ჩიპზე დამონტაჟებული ფლეშ მეხსიერებიდან (UFM) ხელმისაწვდომია MAX 10 FPGA მოწყობილობებში. Nios V პროცესორი მხარს უჭერს შემდეგ ორ ჩატვირთვის ვარიანტს ჩიპზე დამონტაჟებული ფლეშ მეხსიერებით შიდა კონფიგურაციის რეჟიმში:
· Nios V პროცესორის აპლიკაცია ადგილზევე სრულდება ჩიპზე დამონტაჟებული ფლეშ მეხსიერებიდან.
· Nios V პროცესორის აპლიკაცია კოპირებულია ჩიპზე დამონტაჟებული ფლეშ მეხსიერებიდან ოპერატიულ მეხსიერებაში ჩატვირთვის კოპირების გამოყენებით.

ცხრილი 33. მხარდაჭერილი ფლეშ-მეხსიერებები შესაბამისი ჩატვირთვის პარამეტრებით

მხარდაჭერილი ჩატვირთვის მეხსიერებები

Nios V ჩატვირთვის მეთოდები

აპლიკაციის გაშვების ადგილმდებარეობა

ჩატვირთვის ქსეროქსი

მხოლოდ მაქსიმუმ 10 მოწყობილობა (OnChip Flash IP-ით)

Nios V პროცესორის აპლიკაციის ადგილზე შესრულება ჩიპური ფლეშ მეხსიერებიდან
Nios V პროცესორის აპლიკაცია დაკოპირდა ჩიპზე დამონტაჟებული ფლეშ-მეხსიერებიდან ოპერატიულ მეხსიერებაში ჩატვირთვის კოპირების გამოყენებით.

alt_load() ფუნქცია

OCRAM / გარე ოპერატიული მეხსიერება

Bootloader-ის ხელახლა გამოყენება GSFI-ის საშუალებით

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 55

4. Nios V პროცესორის კონფიგურაციისა და ჩატვირთვის გადაწყვეტილებები 726952 | 2025.07.16

სურათი 31.

დიზაინი, კონფიგურაცია და ჩატვირთვის ნაკადი
დიზაინი · შექმენით თქვენი Nios V პროცესორზე დაფუძნებული პროექტი Platform Designer-ის გამოყენებით. · დარწმუნდით, რომ სისტემის დიზაინში არის გარე ოპერატიული მეხსიერება ან ჩიპზე დამონტაჟებული ოპერატიული მეხსიერება.

FPGA კონფიგურაცია და კომპილაცია
· დააყენეთ იგივე შიდა კონფიგურაციის რეჟიმი On-chip Flash IP-ში Platform Designer-სა და Quartus Prime პროგრამულ უზრუნველყოფაში. · დააყენეთ Nios V პროცესორის გადატვირთვის აგენტი On-chip Flash-ზე. · აირჩიეთ თქვენთვის სასურველი UFM ინიციალიზაციის მეთოდი. · შექმენით თქვენი დიზაინი Platform Designer-ში. · შეადგინეთ თქვენი პროექტი Quartus Prime პროგრამულ უზრუნველყოფაში.

მომხმარებლის აპლიკაციის BSP პროექტი · Nios V პროცესორის HAL BSP-ის შექმნა .sopcinfo-ზე დაყრდნობით file შექმნილია Platform Designer-ის მიერ. · Nios V პროცესორის BSP პარამეტრების და ლინკერის სკრიპტის რედაქტირება BSP რედაქტორში. · BSP პროექტის გენერირება.
მომხმარებლის აპლიკაციის აპლიკაციის პროექტი · Nios V პროცესორის აპლიკაციის კოდის შემუშავება. · Nios V პროცესორის აპლიკაციის კომპილაცია და Nios V პროცესორის აპლიკაციის გენერირება (.hex) file· თუ Intel FPGA On-Chip Flash IP-ში მონიშნულია მეხსიერების კონტენტის ინიციალიზაციის ოფცია, ხელახლა კომპილირეთ თქვენი პროექტი Quartus Prime პროგრამულ უზრუნველყოფაში.

პროგრამირება Files კონვერტაცია, ჩამოტვირთვა და გაშვება · ჩიპზე დამონტაჟებული ფლეშ .pof ფაილის გენერირება file კონვერტაციის პროგრამირების გამოყენებით Files ფუნქცია Quartus Prime პროგრამულ უზრუნველყოფაში.
· .pof-ის დაპროგრამება file თქვენს MAX 10 მოწყობილობაში. · ჩართეთ თქვენი აპარატურა.
4.5.1. MAX 10 FPGA ჩიპზე დამონტაჟებული ფლეშ მეხსიერების აღწერა
MAX 10 FPGA მოწყობილობები შეიცავს ჩიპში ჩამონტაჟებულ ფლეშ მეხსიერებას, რომელიც ორ ნაწილად არის დაყოფილი: · კონფიგურაციის ფლეშ მეხსიერება (CFM) — ინახავს აპარატურის კონფიგურაციის მონაცემებს
მაქსიმუმ 10 FPGA. · მომხმარებლის ფლეშ მეხსიერება (UFM) — ინახავს მომხმარებლის მონაცემებს ან პროგრამულ უზრუნველყოფას.
MAX 10 მოწყობილობის UFM არქიტექტურა რბილი და მყარი IP-ების კომბინაციაა. UFM-ზე წვდომა მხოლოდ Quartus Prime პროგრამულ უზრუნველყოფაში არსებული ჩიპზე დამონტაჟებული Flash IP Core-ის გამოყენებით არის შესაძლებელი.
ჩიპზე დამონტაჟებული Flash IP ბირთვი მხარს უჭერს შემდეგ ფუნქციებს: · UFM და CFM სექტორებზე (თუ ჩართულია Platform Designer-ში) წაკითხვის ან ჩაწერის წვდომა
Avalon MM მონაცემებისა და მართვის მონა ინტერფეისის გამოყენებით. · მხარს უჭერს გვერდის წაშლას, სექტორის წაშლას და სექტორში ჩაწერას. · UFM წაკითხვის/ჩაწერის წვდომის სიმულაციური მოდელი სხვადასხვა EDA სიმულაციური ინსტრუმენტების გამოყენებით.

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 56

გამოხმაურების გაგზავნა

4. Nios V პროცესორის კონფიგურაციისა და ჩატვირთვის გადაწყვეტილებები 726952 | 2025.07.16

ცხრილი 34. ჩიპზე დამონტაჟებული ფლეშ მეხსიერების რეგიონები MAX 10 FPGA მოწყობილობებში

ფლეშ რეგიონები

ფუნქციონალობა

კონფიგურაციის ფლეშ მეხსიერება (სექტორები CFM0-2)

FPGA კონფიგურაცია file შენახვა

მომხმარებლის ფლეშ მეხსიერება (სექტორები UFM0-1)

Nios V პროცესორის აპლიკაცია და მომხმარებლის მონაცემები

MAX 10 FPGA მოწყობილობები მხარს უჭერენ რამდენიმე კონფიგურაციის რეჟიმს და ზოგიერთი ამ რეჟიმიდან CFM1-ის და CFM2-ის დამატებით UFM რეგიონად გამოყენების საშუალებას იძლევა. ქვემოთ მოცემულ ცხრილში ნაჩვენებია FPGA კონფიგურაციის სურათების შენახვის ადგილმდებარეობა MAX 10 FPGA-ს კონფიგურაციის რეჟიმების მიხედვით.

ცხრილი 35. FPGA კონფიგურაციის სურათების შენახვის ადგილმდებარეობა

კონფიგურაციის რეჟიმი: ორმაგად შეკუმშული სურათები

CFM2 შეკუმშული სურათი 2

CFM1

CFM0 შეკუმშული სურათი 1

ერთი შეუკუმშველი სურათი

ვირტუალური UFM

შეუკუმშველი სურათი

ერთი შეუკუმშველი გამოსახულება მეხსიერების ინიციალიზაციით

შეუკუმშველი გამოსახულება (ჩიპზე წინასწარ ინიციალიზებული მეხსიერების შიგთავსით)

ერთი შეკუმშული გამოსახულება მეხსიერების ინიციალიზაციით შეკუმშული გამოსახულება (ჩიპზე წინასწარ ინიციალიზებული მეხსიერების შიგთავსით)

ერთი შეკუმშული სურათი

ვირტუალური UFM

შეკუმშული სურათი

MAX 10 FPGA-ებში ფლეშ მეხსიერებაზე წვდომისთვის აუცილებელია ჩიპში ჩაშენებული Flash IP ბირთვის გამოყენება. შეგიძლიათ შექმნათ და დააკავშიროთ ჩიპში ჩაშენებული Flash IP ბირთვი Quartus Prime პროგრამულ უზრუნველყოფასთან. Nios V რბილი ბირთვის პროცესორი იყენებს Platform Designer-ის ინტერკავშირებს ჩიპში ჩაშენებულ Flash IP-თან კომუნიკაციისთვის.
სურათი 32. ჩიპზე დამონტაჟებულ Flash IP-სა და Nios V პროცესორს შორის კავშირი

შენიშვნა:

დარწმუნდით, რომ ჩიპზე დამონტაჟებული Flash csr პორტი დაკავშირებულია Nios V პროცესორის data_manager-თან, რათა პროცესორმა შეძლოს ჩაწერის და წაშლის ოპერაციების მართვა.
ჩიპში ჩამონტაჟებულ Flash IP ბირთვს შეუძლია წვდომა უზრუნველყოს ხუთ ფლეშ სექტორზე - UFM0, UFM1, CFM0, CFM1 და CFM2.
მნიშვნელოვანი ინფორმაცია UFM და CFM სექტორების შესახებ: · CFM სექტორები განკუთვნილია კონფიგურაციის (ბიტური ნაკადის) მონაცემების (*.pof) შესანახად.
· მომხმარებლის მონაცემები შეიძლება ინახებოდეს UFM სექტორებში და შესაძლოა დამალული იყოს, თუ Platform Designer ინსტრუმენტში სწორი პარამეტრებია არჩეული.
· გარკვეულ მოწყობილობებს არ აქვთ UFM1 სექტორი. თითოეულ MAX 10 FPGA მოწყობილობაში არსებული სექტორების სანახავად შეგიძლიათ იხილოთ ცხრილი: UFM და CFM სექტორის ზომა.

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 57

4. Nios V პროცესორის კონფიგურაციისა და ჩატვირთვის გადაწყვეტილებები 726952 | 2025.07.16

· თქვენ შეგიძლიათ CFM2-ის ვირტუალურ UFM-ად კონფიგურაცია ერთი შეუკუმშავი გამოსახულების კონფიგურაციის რეჟიმის არჩევით.
· თქვენ შეგიძლიათ CFM2 და CFM1 ვირტუალურ UFM-ად დააკონფიგურიროთ ერთიანი შეუკუმშავი გამოსახულების კონფიგურაციის რეჟიმის არჩევით.
· თითოეული სექტორის ზომა განსხვავდება შერჩეული MAX 10 FPGA მოწყობილობების მიხედვით.

ცხრილი 36.

UFM და CFM სექტორის ზომა
ამ ცხრილში მოცემულია UFM და CFM მასივების ზომები.

მოწყობილობა

გვერდები სექტორზე

UFM1 UFM0 CFM2 CFM1 CFM0

გვერდის ზომა (კბიტი)

მაქსიმალური მომხმარებელი
ფლეშ მეხსიერების ზომა (კბიტი) (3)

კონფიგურაციის მეხსიერების საერთო ზომა (კბიტი)

10მ02 3

34 16

544

10მ04 0

41 29 70 16

1248

2240

10მ08 8

41 29 70 16

1376

2240

10მ16 4

38 28 66 32

2368

4224

10მ25 4

52 40 92 32

3200

5888

10მ40 4

48 36 84 64

5888

10752

10მ50 4

48 36 84 64

5888

10752

OCRAM-ის ზომა (კბიტი)
108 189 378 549 675 1260 1638

დაკავშირებული ინფორმაცია · MAX 10 FPGA კონფიგურაციის მომხმარებლის სახელმძღვანელო · Altera MAX 10 მომხმარებლის ფლეშ მეხსიერების მომხმარებლის სახელმძღვანელო

4.5.2. Nios V პროცესორის აპლიკაციის ადგილზე შესრულება UFM-დან

UFM გადაწყვეტიდან Execute-In-Place შესაფერისია Nios V პროცესორის აპლიკაციებისთვის, რომლებიც საჭიროებენ ჩიპზე შეზღუდული მეხსიერების გამოყენებას. alt_load() ფუნქცია მუშაობს როგორც მინი ჩატვირთვის კოპირება, რომელიც კოპირებს მონაცემთა სექციებს (.rodata, .rwdata ან .exceptions) ჩატვირთვის მეხსიერებიდან ოპერატიულ მეხსიერებაში BSP პარამეტრების მიხედვით. კოდის სექცია (.text),
რომელიც მხოლოდ წასაკითხი სექციაა, რჩება MAX 10 ჩიპზე დამონტაჟებული ფლეშ მეხსიერების რეგიონში. ეს პარამეტრი მინიმუმამდე ამცირებს ოპერატიული მეხსიერების გამოყენებას, მაგრამ შეიძლება შეზღუდოს კოდის შესრულების სიჩქარე, რადგან ფლეშ მეხსიერებაზე წვდომა ჩიპზე დამონტაჟებული ოპერატიული მეხსიერებისგან განსხვავებით უფრო ნელია.

Nios V პროცესორის აპლიკაცია დაპროგრამებულია UFM სექტორში. Nios V პროცესორის გადატვირთვის ვექტორი მიუთითებს UFM ბაზის მისამართზე, რათა სისტემის გადატვირთვის შემდეგ UFM-დან კოდი შესრულდეს.

თუ აპლიკაციის გასამართად წყაროს დონის დებაგერს იყენებთ, აპარატურის შესვენების წერტილი უნდა გამოიყენოთ. ეს იმიტომ ხდება, რომ UFM არ უჭერს მხარს შემთხვევით მეხსიერებაზე წვდომას, რაც აუცილებელია რბილი შესვენების წერტილის გამართვისთვის.

შენიშვნა:

MAX 10-ში ადგილზე შესრულებისას UFM-ის წაშლა ან ჩაწერა შეუძლებელია. თუ UFM-ის წაშლა ან ჩაწერა გჭირდებათ, გადადით ჩატვირთვის ასლგადამღების მიდგომაზე.

(3) მაქსიმალური შესაძლო მნიშვნელობა, რომელიც დამოკიდებულია თქვენს მიერ არჩეულ კონფიგურაციის რეჟიმზე.

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 58

გამოხმაურების გაგზავნა

4. Nios V პროცესორის კონფიგურაციისა და ჩატვირთვის გადაწყვეტილებები 726952 | 2025.07.16

სურათი 33. Nios V პროცესორის აპლიკაცია XIP UFM-დან

მაქს. 10 მოწყობილობა

.POF
Nios V აპარატურა .SOF
Nios V პროგრამული უზრუნველყოფა .HEX

კვარტუსის პროგრამისტი

ჩიპზე დამონტაჟებული ფლეშ-მატარებელი

CFM

Nios V Hardware

UFM

Nios V პროგრამული უზრუნველყოფა

შიდა კონფიგურაცია

ჩიპზე დამონტაჟებული ფლეშ IP

FPGA ლოგიკა
Nios V პროცესორი

ჩიპზე დამონტაჟებული ოპერატიული მეხსიერება

გარე

ოპერატიული მეხსიერება

EMIF

4.5.2.1. აპარატურის დიზაინის ნაკადი
შემდეგ ნაწილში აღწერილია Nios V პროცესორის აპლიკაციისთვის On-Chip Flash-დან ჩატვირთვადი სისტემის შექმნის ეტაპობრივი მეთოდი.ampქვემოთ მოცემული სურათი აგებულია MAX 10 მოწყობილობის გამოყენებით.
IP კომპონენტის პარამეტრები
1. შექმენით თქვენი Nios V პროცესორის პროექტი Quartus Prime-ისა და Platform Designer-ის გამოყენებით. 2. დარწმუნდით, რომ თქვენს პლატფორმას დამატებულია გარე ოპერატიული მეხსიერება ან ჩიპზე დამაგრებული მეხსიერება (OCRAM).
დიზაინერის სისტემა.

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 59

4. Nios V პროცესორის კონფიგურაციისა და ჩატვირთვის გადაწყვეტილებები 726952 | 2025.07.16
სურათი 34. გამampIP კავშირები პლატფორმის დიზაინერში Nios V-ის OnChip Flash-დან (UFM) ჩატვირთვისთვის

3. On-Chip Flash IP პარამეტრების რედაქტორში, თქვენი დიზაინის უპირატესობის მიხედვით, კონფიგურაციის რეჟიმი დააყენეთ შემდეგიდან ერთ-ერთზე: · ერთი არაკომპრესირებული გამოსახულება · ერთი შეკუმშული გამოსახულება · ერთი არაკომპრესირებული გამოსახულება მეხსიერების ინიციალიზაციით · ერთი შეკუმშული გამოსახულება მეხსიერების ინიციალიზაციით
ორმაგი შეკუმშვის მქონე სურათების შესახებ დამატებითი ინფორმაციისთვის იხილეთ MAX 10 FPGA კონფიგურაციის მომხმარებლის სახელმძღვანელო - დისტანციური სისტემის განახლება.

შენიშვნა:

ჩიპზე დამონტაჟებული Flash IP მისამართის ყველა CFM რეგიონს უნდა მიანიჭოთ დამალული წვდომა.

სურათი 35. კონფიგურაციის რეჟიმის შერჩევა ჩიპზე დამონტაჟებულ ფლეშ პარამეტრის რედაქტორში

ჩიპზე დამონტაჟებული ფლეშ IP პარამეტრები – UFM ინიციალიზაცია თქვენი უპირატესობის მიხედვით, შეგიძლიათ აირჩიოთ შემდეგი მეთოდებიდან ერთ-ერთი:

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 60

გამოხმაურების გაგზავნა

4. Nios V პროცესორის კონფიგურაციისა და ჩატვირთვის გადაწყვეტილებები 726952 | 2025.07.16

შენიშვნა:

შემდგომ ქვეთავებში (პროგრამული უზრუნველყოფის დიზაინის ნაკადი და პროგრამირება) მოცემული ნაბიჯები დამოკიდებულია თქვენს მიერ აქ გაკეთებულ არჩევანზე.

· მეთოდი 1: კომპილაციის დროს SOF-ში UFM მონაცემების ინიციალიზაცია
Quartus Prime კომპილაციის დროს SOF-ში ჩართავს UFM ინიციალიზაციის მონაცემებს. SOF-ის ხელახალი კომპილაცია საჭიროა, თუ UFM მონაცემებში ცვლილებებია.
1. მონიშნეთ ფლეშ კონტენტის ინიციალიზაცია და არასტანდარტული ინიციალიზაციის ჩართვა file.

სურათი 36. ფლეშ შიგთავსის ინიციალიზაცია და არასტანდარტული ინიციალიზაციის ჩართვა File

2. მიუთითეთ გენერირებული .hex ფაილის გზა file (elf2hex ბრძანებიდან) მომხმარებლის მიერ შექმნილ hex ან mif-ში file.
სურათი 37. .hex-ის დამატება File ბილიკი

· მეთოდი 2: UFM მონაცემების შედგენა SOF-თან POF-ის გენერირების დროს
პროგრამირების კონვერტაციისას UFM მონაცემები გაერთიანებულია შედგენილ SOF-თან. fileს. SOF-ის ხელახლა კომპილაცია არ გჭირდებათ, მაშინაც კი, თუ UFM მონაცემები შეიცვლება. შემუშავების დროს SOF-ის ხელახლა კომპილაცია არ გჭირდებათ. fileაპლიკაციაში ცვლილებებისთვის. Alterare ამ მეთოდს აპლიკაციების დეველოპერებს ურჩევს.
1. მოხსენით მონიშვნა „ინიცირება ფლეშ კონტენტისთვის“.
სურათი 38. ფლეშ კონტენტის ინიციალიზაცია არასტანდარტული ინიციალიზაციის გამოყენებით File

Nios V პროცესორის ადგილზე შესრულების მეთოდის აგენტის პარამეტრების გადატვირთვა
1. Nios V პროცესორის პარამეტრების რედაქტორში, Reset Agent-ის პარამეტრი დააყენეთ On-Chip Flash-ზე.
სურათი 39. Nios V პროცესორის პარამეტრების რედაქტორის პარამეტრები, როდესაც აგენტის გადატვირთვა დაყენებულია On-Chip Flash-ზე

2. როდესაც გამოჩნდება გენერაციის დიალოგური ფანჯარა, დააწკაპუნეთ ღილაკს „გენერაცია HDL“. 3. მიუთითეთ გამომავალი. file გენერირების პარამეტრები და დააჭირეთ ღილაკს „გენერაცია“.

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 61

4. Nios V პროცესორის კონფიგურაციისა და ჩატვირთვის გადაწყვეტილებები 726952 | 2025.07.16
Quartus Prime პროგრამული უზრუნველყოფის პარამეტრები 1. Quartus Prime პროგრამულ უზრუნველყოფაში დააწკაპუნეთ მინიჭებები მოწყობილობა მოწყობილობა და Pin
კონფიგურაციის პარამეტრები. კონფიგურაციის რეჟიმი დააყენეთ On-Chip Flash IP-ში მოცემული პარამეტრების მიხედვით. სურათი 40. კონფიგურაციის რეჟიმის შერჩევა Quartus Prime პროგრამულ უზრუნველყოფაში.

2. მოწყობილობისა და პინის პარამეტრების ფანჯრიდან გასასვლელად დააჭირეთ ღილაკს „OK“.
3. მოწყობილობის ფანჯრიდან გასასვლელად დააწკაპუნეთ OK-ზე.
4. დააწკაპუნეთ Processing Start Compilation-ზე თქვენი პროექტის კომპილაციისა და .sof ფაილის გენერირებისთვის. file.

შენიშვნა:

თუ Quartus Prime პროგრამულ უზრუნველყოფასა და Platform Designer-ის პარამეტრების რედაქტორში კონფიგურაციის რეჟიმის პარამეტრი განსხვავებულია, Quartus Prime პროექტი ვერ ხერხდება შემდეგი შეცდომის შეტყობინებით.

სურათი 41.

შეცდომის შეტყობინება კონფიგურაციის რეჟიმის განსხვავებული პარამეტრისთვის (14740): კონფიგურაციის რეჟიმი ატომზე „q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block“ არ ემთხვევა პროექტის პარამეტრს. განაახლეთ და რეგენერაცია გაუკეთეთ Qsys სისტემას პროექტის პარამეტრთან შესაბამისობაში.

დაკავშირებული ინფორმაცია MAX 10 FPGA კონფიგურაციის მომხმარებლის სახელმძღვანელო

4.5.2.2. პროგრამული უზრუნველყოფის დიზაინის ნაკადი
ეს განყოფილება გთავაზობთ Nios V პროცესორის პროგრამული უზრუნველყოფის პროექტის გენერირებისა და ასაშენებლად დიზაინის ნაკადს. გამარტივებული აწყობის პროცესის უზრუნველსაყოფად, გირჩევთ, თქვენს დიზაინის პროექტში შექმნათ მსგავსი დირექტორიის ხე. პროგრამული უზრუნველყოფის დიზაინის შემდეგი ნაკადი ეფუძნება ამ დირექტორიის ხეს.
პროგრამული პროექტის დირექტორიის ხის შესაქმნელად, მიჰყევით ამ ნაბიჯებს: 1. თქვენი დიზაინის პროექტის საქაღალდეში შექმენით საქაღალდე სახელწოდებით software. 2. პროგრამული უზრუნველყოფის საქაღალდეში შექმენით ორი საქაღალდე სახელწოდებით hal_app და hal_bsp.
სურათი 42. პროგრამული უზრუნველყოფის პროექტის დირექტორიის ხე

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 62

გამოხმაურების გაგზავნა

4. Nios V პროცესორის კონფიგურაციისა და ჩატვირთვის გადაწყვეტილებები 726952 | 2025.07.16
აპლიკაციის BSP პროექტის შექმნა
BSP რედაქტორის გასაშვებად, მიჰყევით ამ ნაბიჯებს: 1. შედით Nios V Command Shell-ში. 2. გამოიძახეთ BSP რედაქტორი niosv-bsp-editor ბრძანებით. 3. BSP რედაქტორში დააწკაპუნეთ File ახალი BSP თქვენი BSP პროექტის დასაწყებად. 4. დააკონფიგურირეთ შემდეგი პარამეტრები:
· SOPC ინფორმაცია File სახელი: მოგვაწოდეთ SOPCINFO file (.sopcinfo). · CPU-ს სახელი: აირჩიეთ Nios V პროცესორი. · ოპერაციული სისტემა: აირჩიეთ Nios V პროცესორის ოპერაციული სისტემა. · ვერსია: დატოვეთ ნაგულისხმევად. · BSP სამიზნე დირექტორია: აირჩიეთ BSP პროექტის დირექტორიის გზა. თქვენ შეგიძლიათ
წინასწარ დააყენეთ ის /software/hal_bsp-ის გამოყენებით, ჩართეთ ნაგულისხმევი მდებარეობების გამოყენება. · BSP პარამეტრები File სახელი: აკრიფეთ BSP პარამეტრების სახელი File. · დამატებითი Tcl სკრიპტები: დამატებითი Tcl სკრიპტის ჩართვით, უზრუნველყავით BSP Tcl სკრიპტი. 5. დააჭირეთ ღილაკს OK.
სურათი 43. ახალი BSP-ის კონფიგურაცია

BSP რედაქტორის კონფიგურაცია და BSP პროექტის გენერირება
თქვენი დიზაინის უპირატესობის მიხედვით, პროცესორის გამონაკლისის ვექტორის განსაზღვრა შეგიძლიათ როგორც ჩიპზე დამონტაჟებულ მეხსიერებაში (OCRAM), ასევე ჩიპზე დამონტაჟებულ ფლეშ მეხსიერებაში. შეფერხების დამუშავების დასაჩქარებლად რეკომენდებულია გამონაკლისის ვექტორის მეხსიერების OCRAM/გარე ოპერატიულ მეხსიერებაზე დაყენება. 1. გადადით მთავარ პარამეტრებში (Advanced) hal.linker. 2. თუ გამონაკლისის ვექტორად აირჩიეთ On-Chip Flash,
ა. ჩართეთ შემდეგი პარამეტრები:

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 63

4. Nios V პროცესორის კონფიგურაციისა და ჩატვირთვის გადაწყვეტილებები 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata სურათი 44. Advanced.hal.linker-ის პარამეტრები

ბ. დააწკაპუნეთ BSP რედაქტორში ლინკერის სკრიპტის ჩანართზე. გ. ლინკერის სექციის სახელში .exceptions და .text რეგიონები დააყენეთ
ჩიპზე დამაგრებული ფლეშ-მოწყობილობა. დ. ლინკერის სექციის სახელის სიაში დარჩენილი რეგიონებისთვის დააყენეთ ჩიპზე დამაგრებული რეგიონი.
ოპერატიული მეხსიერება (OCRAM) ან გარე ოპერატიული მეხსიერება.
სურათი 45. ლინკერის რეგიონის პარამეტრები (გამონაკლისის ვექტორული მეხსიერება: ჩიპზე ჩაშენებული ფლეშ მეხსიერება)

3. თუ გამონაკლისის ვექტორად OCRAM/გარე RAM-ს აირჩევთ, ა. ჩართეთ შემდეგი პარამეტრები: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
სურათი 46. ლინკერის რეგიონის პარამეტრები (გამონაკლისის ვექტორული მეხსიერება: OCRAM/გარე ოპერატიული მეხსიერება)

ბ. დააწკაპუნეთ BSP რედაქტორში ლინკერის სკრიპტის ჩანართზე.
გ. ლინკერის სექციის სახელში the.text რეგიონები დააყენეთ On-Chip Flash-ზე.
დ. ლინკერის სექციის სახელის სიაში დარჩენილი რეგიონები დააყენეთ ჩიპზე დამონტაჟებულ მეხსიერებაზე (OCRAM) ან გარე ოპერატიულ მეხსიერებაზე.

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 64

გამოხმაურების გაგზავნა

4. Nios V პროცესორის კონფიგურაციისა და ჩატვირთვის გადაწყვეტილებები 726952 | 2025.07.16
სურათი 47. ლინკერის რეგიონის პარამეტრები (გამონაკლისის ვექტორული მეხსიერება: OCRAM)
4. BSP პროექტის გენერირებისთვის დააჭირეთ ღილაკს „გენერაცია“. მომხმარებლის აპლიკაციის პროექტის გენერირება File 1. გადადით software/hal_app საქაღალდეში და შექმენით თქვენი აპლიკაციის წყარო
კოდი. 2. გაუშვით Nios V Command Shell. 3. შეასრულეთ ქვემოთ მოცემული ბრძანება CMakeLists.txt აპლიკაციის გენერირებისთვის.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/
მომხმარებლის აპლიკაციის პროექტის შექმნა შეგიძლიათ აირჩიოთ მომხმარებლის აპლიკაციის პროექტის შექმნა Ashling RiscFree IDE-ს გამოყენებით Altera FPGA-ებისთვის ან ბრძანების ხაზის ინტერფეისის (CLI) მეშვეობით. თუ CLI-ს გამოყენებას ანიჭებთ უპირატესობას, შეგიძლიათ მომხმარებლის აპლიკაციის შექმნა შემდეგი ბრძანების გამოყენებით: cmake -G „Unix Make“files” -B პროგრამული უზრუნველყოფა/hal_app/build -S პროგრამული უზრუნველყოფა/hal_app make -C პროგრამული უზრუნველყოფა/hal_app/build
აპლიკაცია (.elf) file იქმნება software/hal_app/build საქაღალდეში. HEX-ის გენერირება File თქვენ უნდა შექმნათ .hex ფაილი file თქვენი .elf აპლიკაციიდან file, ასე რომ თქვენ შეგიძლიათ შექმნათ .pof file მოწყობილობების პროგრამირებისთვის შესაფერისი. 1. გაუშვით Nios V Command Shell. 2. Nios V პროცესორის აპლიკაციის ჩატვირთვისთვის On-Chip Flash-დან, გამოიყენეთ შემდეგი
ბრძანების ხაზი თქვენი აპლიკაციისთვის ELF-ის HEX-ად გადასაყვანად. ეს ბრძანება ქმნის მომხმარებლის აპლიკაციას (onchip_flash.hex) fileelf2hex პროგრამული უზრუნველყოფა/hal_app/build/ .elf -o onchip_flash.hex
-ბ -w 8 -e 3. ხელახლა კომპილაცია გაუკეთეთ აპარატურის დიზაინს, თუ On-Chip Flash IP-ში მონიშნულია მეხსიერების შინაარსის ინიციალიზაციის ვარიანტი (მეთოდი 1). ეს ნიშნავს პროგრამული მონაცემების (.HEX) ჩართვას SOF-ში. file.

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 65

4. Nios V პროცესორის კონფიგურაციისა და ჩატვირთვის გადაწყვეტილებები 726952 | 2025.07.16
4.5.2.3. პროგრამირება 1. Quartus Prime-ში დააწკაპუნეთ File პროგრამირების კონვერტაცია Fileმ. 2. გამომავალი პროგრამირების ქვეშ file, აირჩიეთ პროგრამისტის ობიექტი File (.pof) როგორც პროგრამირება file ტიპი. 3. რეჟიმისთვის დააყენეთ შიდა კონფიგურაცია.
სურათი 48. კონვერტაციის პროგრამირება File პარამეტრები
4. დააწკაპუნეთ ღილაკზე „ოფციები/ჩატვირთვის ინფორმაცია…“, გამოჩნდება MAX 10 მოწყობილობის პარამეტრების ფანჯარა. 5. ჩიპზე დამონტაჟებული ფლეშ IP-ის „ინიცირება ფლეშ კონტენტის“ პარამეტრების მიხედვით, შეასრულეთ
შემდეგი ნაბიჯებიდან ერთ-ერთი: · თუ ფლეშ კონტენტის ინიციალიზაცია მონიშნულია (მეთოდი 1), UFM ინიციალიზაციის მონაცემები
შეტანილი იყო SOF-ში Quartus Prime კომპილაციის დროს. — UFM წყაროს ვარიანტისთვის აირჩიეთ Page_0. დააჭირეთ OK-ს და გააგრძელეთ
შემდეგი. სურათი 49. UFM წყაროსთვის Page_0-ის დაყენება, თუ Flash კონტენტის ინიციალიზაცია მონიშნულია

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 66

გამოხმაურების გაგზავნა

4. Nios V პროცესორის კონფიგურაციისა და ჩატვირთვის გადაწყვეტილებები 726952 | 2025.07.16
· თუ ფლეშ კონტენტის ინიციალიზაცია არ არის მონიშნული (მეთოდი 2), აირჩიეთ მეხსიერების ჩატვირთვა file UFM წყაროს ვარიანტისთვის. დაათვალიერეთ ჩიპზე გენერირებული Flash HEX file (onchip_flash.hex)-ში File path: და დააჭირეთ OK-ს. ეს ნაბიჯი UFM მონაცემებს ცალკე ამატებს SOF-ს. file პროგრამირების დროს file კონვერტაცია.
სურათი 50. მეხსიერების ჩატვირთვის დაყენება File UFM წყაროსთვის, თუ Flash კონტენტის ინიციალიზაცია არ არის მონიშნული

6. კონვერტაციის პროგრამირებაში File დიალოგური ფანჯარა, შეყვანის ადგილას fileსექციის გადასაყვანად დააჭირეთ ღილაკს „დამატება“ File... და მიუთითეთ გენერირებულ Quartus Prime .sof-ზე file.
სურათი 51. შეყვანა Files კონვერტაციისთვის კონვერტაციის პროგრამირებაში Files ერთი სურათის რეჟიმისთვის

7. .pof ფაილის შესაქმნელად დააჭირეთ ღილაკს „გენერაცია“ file8. დააპროგრამეთ .pof file თქვენს MAX 10 მოწყობილობაში. 9. ჩართეთ თქვენი აპარატურა.

4.5.3. Nios V პროცესორის აპლიკაცია დაკოპირდა UFM-დან ოპერატიულ მეხსიერებაში Boot Copier-ის გამოყენებით

Altera ამ გადაწყვეტას MAX 10 FPGA Nios V პროცესორის სისტემის დიზაინისთვის რეკომენდაციას უწევს, სადაც აპლიკაციების პროგრამული უზრუნველყოფის შემუშავების მრავალი იტერაცია და სისტემის მაღალი მუშაობაა საჭირო. ჩატვირთვის კოპირების მოწყობილობა UFM-ში მდებარეობს გადატვირთვის ვექტორის ოფსეტზე. Nios V აპლიკაცია ჩატვირთვის კოპირების მოწყობილობის გვერდით მდებარეობს.

ამ ჩატვირთვის ვარიანტისთვის, Nios V პროცესორი სისტემის გადატვირთვისთანავე იწყებს ჩატვირთვის კოპირების ფუნქციის შესრულებას, რათა აპლიკაცია UFM სექტორიდან OCRAM-ში ან გარე ოპერატიულ მეხსიერებაში დააკოპიროს. კოპირების დასრულების შემდეგ, Nios V პროცესორი პროგრამის კონტროლს აპლიკაციას გადასცემს.

შენიშვნა:

გამოყენებული ჩატვირთვის კოპირება იგივეა, რაც Bootloader-ი GSFI-ის საშუალებით.

გამოხმაურების გაგზავნა

Nios® V ჩაშენებული პროცესორის დიზაინის სახელმძღვანელო 67

4. Nios V პროცესორის კონფიგურაციისა და ჩატვირთვის გადაწყვეტილებები 726952 | 2025.07.16

სურათი 52. Nios V აპლიკაცია დაკოპირებულია UFM-დან ოპერატიულ მეხსიერებაში Boot Copier-ის გამოყენებით

მაქს. 10 მოწყობილობა

.POF
Nios V აპარატურა .SOF
Nios V პროგრამული უზრუნველყოფა .HEX
ჩამტვირთველი .SREC

კვარტუსის პროგრამისტი

გარე ოპერატიული მეხსიერება
Nios V პროგრამული უზრუნველყოფა

ჩიპზე დამონტაჟებული ფლეშ-მატარებელი

CFM

ნიოს ვ. ჰარდვა

დოკუმენტები / რესურსები

Altera Nios V ჩაშენებული პროცესორი [pdf] მომხმარებლის სახელმძღვანელო
Nios V, Nios Vm, Nios Vg, Nios Vc, Nios V ჩაშენებული პროცესორი, Nios V, ჩაშენებული პროცესორი, პროცესორი

ცნობები

მომხმარებლის სახელმძღვანელო

Altera Nios V ჩაშენებული პროცესორი

სპეციფიკაციები

Nios V პროცესორის აპარატურის სისტემის დიზაინი

Nios V პროცესორის პროგრამული უზრუნველყოფის სისტემის დიზაინი

Nios V პროცესორის კონფიგურაციისა და ჩატვირთვის გადაწყვეტილებები

დოკუმენტები / რესურსები

ცნობები

დატოვე კომენტარი

გააუქმეთ პასუხი