altera Nios V Gömülü İşlemci Kullanıcı Kılavuzu

About the Nios® V Embedded Processor
1.1. Altera® FPGA ve Gömülü İşlemcilerview
Altera FPGA cihazları, çok sayıda seçenek sunarken aynı zamanda tam bir mikroişlemci gibi işlev gören mantığı uygulayabilir.
Ayrık mikroişlemciler ile Altera FPGA arasındaki önemli bir fark, Altera FPGA yapısının açıldığında mantık içermemesidir. Nios® V işlemci, RISC-V spesifikasyonuna dayalı bir yazılım fikri mülkiyet (IP) işlemcisidir. Nios V işlemci tabanlı bir sistemde yazılım çalıştırmadan önce, Altera FPGA cihazını Nios V işlemci içeren bir donanım tasarımıyla yapılandırmanız gerekir. Nios V işlemciyi, tasarımın gereksinimlerine bağlı olarak Altera FPGA üzerinde istediğiniz yere yerleştirebilirsiniz.

Altera® FPGA IP tabanlı gömülü sisteminizin ayrı bir mikroişlemci tabanlı sistem gibi davranmasını sağlamak için sisteminizde aşağıdakiler bulunmalıdır: · AJTAG Altera FPGA yapılandırmasını, donanımını ve yazılımını destekleyen arayüz
hata ayıklama · Altera FPGA'nın güçlendirilmesi için bir yapılandırma mekanizması
Sisteminiz bu özelliklere sahipse, Altera FPGA'ya yüklenmiş önceden test edilmiş bir donanım tasarımından tasarımınızı geliştirmeye başlayabilirsiniz. Bir Altera FPGA kullanmak, sorunları gidermek veya yeni işlevler eklemek için tasarımınızı hızla değiştirmenize de olanak tanır. Sisteminizin J'sini kullanarak Altera FPGA'yı yeniden yapılandırarak bu yeni donanım tasarımlarını kolayca test edebilirsiniz.TAG arayüz.
JTAG Arayüz, donanım ve yazılım geliştirmeyi destekler. J'yi kullanarak aşağıdaki görevleri gerçekleştirebilirsiniz:TAG arayüz: · Altera FPGA'yı yapılandırın · Yazılımı indirin ve hata ayıklayın · UART benzeri bir arayüz (J) aracılığıyla Altera FPGA ile iletişim kurunTAG UART
terminal) · Donanımı hata ayıklama (Signal Tap gömülü mantık analizörü ile) · Flaş belleği programlama
Altera FPGA'yı Nios V işlemci tabanlı bir tasarımla yapılandırdıktan sonra, yazılım geliştirme akışı ayrık mikrodenetleyici tasarımlarındaki akışa benzerdir.

İlgili Bilgiler · AN 985: Nios V İşlemci Eğitimi
Basit bir Nios V işlemci sistemi oluşturma ve Hello World uygulamasını çalıştırma hakkında hızlı başlangıç kılavuzu.
© Altera Corporation. Altera, Altera logosu, `a' logosu ve diğer Altera markaları, Altera Corporation'ın ticari markalarıdır. Altera, herhangi bir ürün ve hizmette herhangi bir zamanda ve önceden haber vermeksizin değişiklik yapma hakkını saklı tutar. Altera, burada açıklanan herhangi bir bilgi, ürün veya hizmetin uygulanmasından veya kullanımından, Altera tarafından yazılı olarak açıkça kabul edilmediği sürece hiçbir sorumluluk veya yükümlülük kabul etmez. Altera müşterilerinin, yayınlanan herhangi bir bilgiye güvenmeden ve ürün veya hizmet siparişi vermeden önce cihaz özelliklerinin en son sürümünü edinmeleri önerilir. *Diğer isim ve markalar başkalarının mülkiyetinde olabilir.

1. Nios® V Gömülü İşlemci 726952 Hakkında | 2025.07.16
· Nios V İşlemci Referans Kılavuzu Nios V işlemci performans kıyaslamaları, işlemci mimarisi, programlama modeli ve çekirdek uygulaması hakkında bilgi sağlar.
· Gömülü Çevre Birimleri IP Kullanıcı Kılavuzu · Nios V İşlemci Yazılım Geliştirici El Kitabı

Nios V işlemci yazılım geliştirme ortamını, mevcut araçları ve Nios V işlemcide çalışacak yazılım oluşturma sürecini açıklar. · Ashling* RiscFree* Entegre Geliştirme Ortamı (IDE) Altera FPGA'lar için Kullanıcı Kılavuzu Altera FPGA'lar için RiscFree* entegre geliştirme ortamını (IDE) açıklar Arm* tabanlı HPS ve Nios V çekirdek işlemcisi. · Nios V İşlemci Altera FPGA IP Sürüm Notları
1.2. Quartus® Prime Yazılım Desteği
Nios V işlemci oluşturma akışı, Quartus® Prime Pro Edition yazılımı ve Quartus Prime Standard Edition yazılımı için farklıdır. Farklılıklar hakkında daha fazla bilgi için AN 980: Nios V İşlemci Quartus Prime Yazılım Desteği'ne bakın.
İlgili Bilgiler AN 980: Nios V İşlemci Quartus Prime Yazılım Desteği
1.3. Nios V İşlemci Lisanslaması
Her Nios V işlemci çeşidinin kendi lisans anahtarı vardır. Lisans anahtarını edindikten sonra, son kullanma tarihine kadar tüm Nios V işlemci projeleriniz için aynı lisans anahtarını kullanabilirsiniz. Nios V İşlemci Altera FPGA IP lisanslarını ücretsiz olarak edinebilirsiniz.
Nios V işlemci lisans anahtarı listesi Altera FPGA Self Servis Lisanslama Merkezi'nde mevcuttur. Değerlendirme veya Ücretsiz Lisans için Kaydol sekmesine tıklayın ve talebinizi oluşturmak için ilgili seçenekleri belirleyin.
Şekil 1. Altera FPGA Self Servis Lisanslama Merkezi

Lisans anahtarlarıyla şunları yapabilirsiniz:
Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 7

1. Nios® V Gömülü İşlemci 726952 Hakkında | 2025.07.16
· Sisteminizde bir Nios V işlemci uygulayın. · Bir Nios V işlemci sisteminin davranışını simüle edin. · Tasarımın boyut ve hız gibi işlevselliğini doğrulayın. · Cihaz programlaması oluşturun. files. · Bir cihazı programlayın ve tasarımını donanımda doğrulayın.
Altera FPGA'ler için Ashling* RiscFree* IDE'de yazılım geliştirmek için lisansa ihtiyacınız yoktur.
İlgili Bilgiler · Altera FPGA Self Servis Lisanslama Merkezi
Nios V İşlemci Altera FPGA IP lisans anahtarlarını edinme hakkında daha fazla bilgi için. · Altera FPGA Yazılım Kurulumu ve Lisanslama Altera FPGA yazılımının lisanslanması ve sabit lisans ve ağ lisans sunucusunun kurulumu hakkında daha fazla bilgi için.
1.4. Gömülü Sistem Tasarımı
Aşağıdaki şekil, hem donanım hem de yazılım geliştirmeyi içeren basitleştirilmiş bir Nios V işlemci tabanlı sistem tasarım akışını göstermektedir.

Nios® V Gömülü İşlemci Tasarım El Kitabı 8

Geri bildirim gönder

1. Nios® V Gömülü İşlemci 726952 Hakkında | 2025.07.16

Şekil 2.

Nios V İşlemci Sistemi Tasarım Akışı
Sistem Konsepti

Sistem Gereksinimlerini Analiz Edin

Nios® V
İşlemci Çekirdekleri ve Standart Bileşenler

Sistemi Tanımla ve Oluştur
Platform Tasarımcısı

Donanım Akışı: Intel Quartus Prime Projesini Entegre Etme ve Derleme

Yazılım Akışı: Nios V Teklif Yazılımını Geliştirin ve Oluşturun

Donanım Akışı: FPGA Tasarımını İndirin
Hedef Panoya

Yazılım Akışı: Nios V İşlemci Yazılımını Test Etme ve Hata Ayıklama

Yazılım Spesifikasyonları Karşılamıyor mu?
Evet
Donanım Hayır Spesifikasyonları Karşılıyor mu? Evet
Sistem Tamamlandı

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 9

726952 | 2025.07.16 Geri Bildirim Gönder

2. Quartus Prime Yazılım ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı

Şekil 3.

Aşağıdaki diyagram, tipik bir Nios V işlemci donanım tasarımını göstermektedir. Nios V İşlemci Sistem Donanım Tasarım Akışı

Başlangıç

Nios V Çekirdekleri ve Standart Bileşenler

Nios V Tabanlı Bir Sistem Tasarlamak İçin Platform Tasarımcısını Kullanın
Platform Tasarımcısı Tasarımını Oluştur

Platform Tasarımcı Sistemini Intel Quartus Prime Projesi ile Entegre Edin
Pin Konumlarını, Zamanlama Gereksinimlerini ve diğer Tasarım Kısıtlamalarını Atayın
Intel Quartus Prime'da Hedef Aygıt için Donanım Derleme

İndirmeye hazır
2.1. Platform Designer ile Nios V İşlemci Sistemi Tasarımının Oluşturulması
Quartus Prime yazılımı, Nios V işlemci IP çekirdeğini ve diğer IP'leri bir Altera FPGA sistem tasarımına tanımlama ve entegre etme görevini kolaylaştıran Platform Designer sistem entegrasyon aracını içerir. Platform Designer, belirtilen üst düzey bağlantıdan otomatik olarak ara bağlantı mantığı oluşturur. Ara bağlantı otomasyonu, sistem düzeyinde HDL bağlantılarını belirleme gibi zaman alıcı bir görevi ortadan kaldırır.
© Altera Corporation. Altera, Altera logosu, `a' logosu ve diğer Altera markaları, Altera Corporation'ın ticari markalarıdır. Altera, herhangi bir ürün ve hizmette herhangi bir zamanda ve önceden haber vermeksizin değişiklik yapma hakkını saklı tutar. Altera, burada açıklanan herhangi bir bilgi, ürün veya hizmetin uygulanmasından veya kullanımından, Altera tarafından yazılı olarak açıkça kabul edilmediği sürece hiçbir sorumluluk veya yükümlülük kabul etmez. Altera müşterilerinin, yayınlanan herhangi bir bilgiye güvenmeden ve ürün veya hizmet siparişi vermeden önce cihaz özelliklerinin en son sürümünü edinmeleri önerilir. *Diğer isim ve markalar başkalarının mülkiyetinde olabilir.

2. Quartus Prime Yazılım ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı
726952 | 2025.07.16

Sistem donanım gereksinimlerini analiz ettikten sonra, Quartus Prime'ı kullanarak sisteminizin ihtiyaç duyduğu Nios V işlemci çekirdeğini, belleği ve diğer bileşenleri belirtin. Platform Tasarımcısı, bileşenleri donanım sistemine entegre etmek için ara bağlantı mantığını otomatik olarak oluşturur.

2.1.1. Nios V İşlemci Altera FPGA IP'sini Örnekleme

You can instantiate any of the processor IP cores in Platform Designer IP Catalog Processors and Peripherals Embedded Processors.

Her işlemcinin IP çekirdeği, benzersiz mimarisine bağlı olarak farklı yapılandırma seçeneklerini destekler. Bu yapılandırmaları tasarım ihtiyaçlarınıza daha uygun şekilde tanımlayabilirsiniz.

Tablo 1.

Çekirdek Varyantlar Arasında Yapılandırma Seçenekleri

Yapılandırma Seçenekleri

Nios V/c İşlemci

Nios V/m İşlemci

Hata Ayıklama Kullanımını Sıfırlama İsteği

—

Tuzaklar, İstisnalar ve Kesintiler

CPU Mimarisi

EÇ

Önbellekler, Çevresel Bölgeler ve TCM'ler

—

Özel Talimatlar

—

Kilit adım

—

Nios V/g İşlemci

2.1.1.1. Nios V/c Kompakt Mikrodenetleyici Altera FPGA IP'nin Örneklenmesi Şekil 4. Nios V/c Kompakt Mikrodenetleyici Altera FPGA IP

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 11

2. Quartus Prime Yazılım ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı
726952 | 2025.07.16

2.1.1.1.1. CPU Mimarisi Sekmesi

Tablo 2.

CPU Mimarisi Sekmesi

Özellik

Tanım

Avalon® Arayüzünü Etkinleştir, talimat yöneticisi ve veri yöneticisi için Avalon Arayüzünü etkinleştirir. Devre dışı bırakıldığında, sistem AXI4-Lite arayüzünü kullanır.

mhartid CSR değeri

· Geçersiz IP seçeneği. · Nios V/c işlemcisinde mhartid CSR değerini kullanmayın.

2.1.1.1.2. Sıfırlama İsteği Sekmesini Kullanın

Tablo 3.

Sıfırlama İsteği Sekmesi Parametresini Kullan

Sıfırlama İsteği Sekmesini Kullanın

Tanım

Sıfırlama İsteği Arayüzünü Ekle

· Yerel bir ana bilgisayarın, Nios V işlemci sistemindeki diğer bileşenleri etkilemeden Nios V işlemcisinin sıfırlanmasını tetiklemek için kullanabileceği yerel sıfırlama bağlantı noktalarını açığa çıkarmak için bu seçeneği etkinleştirin.
· Sıfırlama arayüzü bir giriş resetreq sinyali ve bir çıkış ack sinyalinden oluşur.
· Resetreq sinyalini kullanarak Nios V işlemci çekirdeğine sıfırlama talebinde bulunabilirsiniz.
· Resetreq sinyali, işlemci ack sinyalini doğrulayana kadar doğrulanmış kalmalıdır. Sinyalin doğrulanmamış kalması, işlemcinin belirsiz bir durumda olmasına neden olabilir.
· Nios V işlemcisi sıfırlamanın başarılı olduğunu ack sinyalini göndererek yanıtlar.
· İşlemci başarıyla sıfırlandıktan sonra, ack sinyalinin onaylanması, resetreq sinyalinin onaylanması kaldırılıncaya kadar periyodik olarak birkaç kez gerçekleşebilir.

2.1.1.1.3. Tuzaklar, İstisnalar ve Kesintiler Sekmesi

Tablo 4.

Tuzaklar, İstisnalar ve Kesmeler Sekmesi Parametreleri

Tuzaklar, İstisnalar ve Kesintiler

Tanım

Sıfırlama Aracısı

Ofseti Sıfırla

Not:

Platform Designer, Sıfırlama Ofsetinde mutlak bir adres belirtmenize olanak tanıyan Mutlak bir seçenek sunar. Sıfırlama vektörünü depolayan bellek, işlemci sistemi ve alt sistemlerin dışında bulunuyorsa bu seçeneği kullanın.

Nios® V Gömülü İşlemci Tasarım El Kitabı 12

Geri bildirim gönder

2. Quartus Prime Yazılım ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı
726952 | 2025.07.16

2.1.1.1.4. ECC Sekmesi

Tablo 5.

ECC Sekmesi

EÇ

Hata Algılama ve Durum Raporlamasını Etkinleştir

Tanım
· Nios V işlemci dahili RAM blokları için ECC özelliğini uygulamak üzere bu seçeneği etkinleştirin. · ECC özellikleri 2 bit'e kadar hataları algılar ve aşağıdaki davranışa göre tepki verir:
— Düzeltilebilir bir 1 bitlik hata ise, işlemci, işlemci hattındaki hatayı düzelttikten sonra çalışmaya devam eder. Ancak düzeltme, kaynak belleklere yansımaz.
— Hata düzeltilemezse, işlemci bunu işlemci hattında ve kaynak belleklerde düzeltmeden çalışmaya devam eder ve bu da işlemcinin belirsiz bir duruma girmesine neden olabilir.

2.1.1.2. Nios V/m Mikrodenetleyici Altera FPGA IP'nin Örneklenmesi Şekil 5. Nios V/m Mikrodenetleyici Altera FPGA IP

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 13

2. Quartus Prime Yazılım ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı
726952 | 2025.07.16

2.1.1.2.1. Hata Ayıklama Sekmesi

Tablo 6.

Hata Ayıklama Sekmesi Parametreleri

Hata Ayıklama Sekmesi

Tanım

Hata Ayıklamayı Etkinleştir
Hata Ayıklama Modülünden Sıfırlamayı Etkinleştir

· J'yi eklemek için bu seçeneği etkinleştirinTAG Nios V işlemcisine hedef bağlantı modülü. · JTAG Hedef bağlantı modülü, Nios V işlemcisine bağlanmayı sağlar
JTAG FPGA'nın arayüz pinleri. · Bağlantı aşağıdaki temel yetenekleri sağlar:
— Nios V işlemcisini başlatın ve durdurun — Kayıtları ve belleği inceleyin ve düzenleyin — Nios V uygulamasını indirin .elf file çalışma zamanında işlemci belleğine
niosv-download. — Nios V işlemcisinde çalışan uygulamayı hata ayıklayın · dm_agent portunu işlemci talimatına ve veri yoluna bağlayın. Her iki veri yolu arasındaki temel adresin aynı olduğundan emin olun.
· dbg_reset_out ve ndm_reset_in portlarını açığa çıkarmak için bu seçeneği etkinleştirin. · JTAG hata ayıklayıcı veya niosv-download -r komutu dbg_reset_out'u tetikler, bu da
Nios V işlemcisinin bu bağlantı noktasına bağlanan sistem çevre birimlerini sıfırlamasına olanak tanır. · dbg_reset_out arayüzünü sıfırlamak yerine ndm_reset_in'e bağlamalısınız
İşlemci çekirdeği ve zamanlayıcı modülünde sıfırlamayı tetikleyen arayüz. Belirsiz davranışı önlemek için dbg_reset_out arayüzünü sıfırlama arayüzüne bağlamamalısınız.

2.1.1.2.2. Sıfırlama İsteği Sekmesini Kullanın

Tablo 7.

Sıfırlama İsteği Sekmesi Parametresini Kullan

Sıfırlama İsteği Sekmesini Kullanın

Tanım

Sıfırlama İsteği Arayüzünü Ekle

· Yerel bir ana bilgisayarın, Nios V işlemci sistemindeki diğer bileşenleri etkilemeden Nios V işlemcisinin sıfırlanmasını tetiklemek için kullanabileceği yerel sıfırlama bağlantı noktalarını açığa çıkarmak için bu seçeneği etkinleştirin.
· Sıfırlama arayüzü bir giriş resetreq sinyali ve bir çıkış ack sinyalinden oluşur.
· Resetreq sinyalini kullanarak Nios V işlemci çekirdeğine sıfırlama talebinde bulunabilirsiniz.
· Resetreq sinyali, işlemci ack sinyalini doğrulayana kadar doğrulanmış kalmalıdır. Sinyalin doğrulanmamış kalması, işlemcinin belirsiz bir durumda olmasına neden olabilir.
· Resetreq sinyalinin hata ayıklama modunda doğrulanmasının işlemcinin durumu üzerinde hiçbir etkisi yoktur.
· Nios V işlemcisi sıfırlamanın başarılı olduğunu ack sinyalini göndererek yanıtlar.
· İşlemci başarıyla sıfırlandıktan sonra, ack sinyalinin onaylanması, resetreq sinyalinin onaylanması kaldırılıncaya kadar periyodik olarak birkaç kez gerçekleşebilir.

2.1.1.2.3. Tuzaklar, İstisnalar ve Kesintiler Sekmesi

Tablo 8.

Tuzaklar, İstisnalar ve Kesmeler Sekmesi

Tanım

Sıfırlama Aracısı

Ofset Kesme Modunu Sıfırla

· Seçilen sıfırlama aracısının temel adresine göre sıfırlama vektörünün ofsetini belirtir. · Platform Tasarımcısı, sıfırlama ofseti için otomatik olarak varsayılan bir değer sağlar.
Kesinti denetleyicisinin türünü belirtin: Doğrudan veya Vektörlü. Not: Nios V/m boru hattı olmayan işlemci, Vektörlü kesintileri desteklemez.
Bu nedenle, işlemci Nonpipelined modundayken Vektörlü kesme modunu kullanmaktan kaçının.

Nios® V Gömülü İşlemci Tasarım El Kitabı 14

Geri bildirim gönder

2. Quartus Prime Yazılım ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı
726952 | 2025.07.16

Not:

2.1.1.2.4. CPU Mimarisi

Tablo 9.

CPU Mimarisi Sekmesi Parametreleri

CPU Mimarisi

Tanım

CPU'da Boru Hattını Etkinleştir

· Boru hattı Nios V/m işlemcisini örneklemek için bu seçeneği etkinleştirin. — IPC, daha yüksek mantık alanı ve daha düşük Fmax frekansı pahasına daha yüksektir.
· Boru hattı olmayan Nios V/m işlemcisini örneklemek için bu seçeneği devre dışı bırakın. — Nios V/c işlemcisiyle benzer çekirdek performansına sahiptir. — Hata ayıklama ve kesme yeteneğini destekler. — Daha düşük IPC pahasına daha düşük mantık alanı ve daha yüksek Fmax frekansı.

Avalon Arayüzünü Etkinleştir

Talimat yöneticisi ve veri yöneticisi için Avalon arayüzünü etkinleştirir. Devre dışı bırakıldığında, sistem AXI4-Lite arayüzünü kullanır.

mhartid CSR değeri

· Hart ID kayıt (mhartid) değeri varsayılan olarak 0'dır. · 0 ile 4094 arasında bir değer atayın. · Altera FPGA Avalon Mutex Core HAL API ile uyumludur.

İlgili Bilgiler Gömülü Çevre Birimi IP Kullanıcı Kılavuzu – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. ECC Sekmesi
Tablo 10. ECC Sekmesi
ECC Hata Algılama ve Durum Raporlamasını Etkinleştirme

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 15

2. Quartus Prime Yazılım ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı
726952 | 2025.07.16
2.1.1.3. Nios V/g Genel Amaçlı İşlemci Altera FPGA IP'sinin Örneklenmesi
Şekil 6. Nios V/g Genel Amaçlı İşlemci Altera FPGA IP – Bölüm 1

Şekil 7.

Nios V/g Genel Amaçlı İşlemci Altera FPGA IP – Bölüm 2 (Çekirdek Seviyesi Kesinti Denetleyicisini Kapatma ve Etkinleştirme)

Nios® V Gömülü İşlemci Tasarım El Kitabı 16

Geri bildirim gönder

2. Quartus Prime Yazılım ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı
726952 | 2025.07.16

Şekil 8.

Nios V/g Genel Amaçlı İşlemci Altera FPGA IP – Bölüm 2 (Çekirdek Seviyesi Kesinti Denetleyicisini Açma ve Etkinleştirme)

Şekil 9. Nios V/g Genel Amaçlı İşlemci Altera FPGA IP – Bölüm 3

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 17

2. Quartus Prime Yazılım ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı
726952 | 2025.07.16
Şekil 10. Nios V/g Genel Amaçlı İşlemci Altera FPGA IP – Bölüm 4

2.1.1.3.1. CPU Mimarisi

Tablo 11. CPU Mimarisi Parametreleri

CPU Mimarisi Sekmesi Kayan Nokta Birimini Etkinleştir

Açıklama İşlemci çekirdeğine kayan nokta birimini (“F” uzantısı) eklemek için bu seçeneği etkinleştirin.

Dal Tahminini Etkinleştir

Dallanma talimatları için statik dallanma tahminini (Geriye Alındı ve İleriye Alınmadı) etkinleştirin.

mhartid CSR değeri

· Hart ID kayıt (mhartid) değeri varsayılan olarak 0'dır. · 0 ile 4094 arasında bir değer atayın. · Altera FPGA Avalon Mutex Core HAL API ile uyumludur.

FPU için FSQRT ve FDIV talimatlarını devre dışı bırakın

· FPU'daki kayan nokta karekökü (FSQRT) ve kayan nokta bölme (FDIV) işlemlerini kaldırın.
· Çalışma zamanı sırasında her iki talimata da yazılım öykünmesi uygulayın.

İlgili Bilgiler Gömülü Çevre Birimi IP Kullanıcı Kılavuzu – Intel FPGA Avalon® Mutex Core

Nios® V Gömülü İşlemci Tasarım El Kitabı 18

Geri bildirim gönder

2. Quartus Prime Yazılım ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı
726952 | 2025.07.16

2.1.1.3.2. Hata Ayıklama Sekmesi

Tablo 12. Hata Ayıklama Sekmesi Parametreleri

Hata Ayıklama Sekmesi

Tanım

Hata Ayıklamayı Etkinleştir
Hata Ayıklama Modülünden Sıfırlamayı Etkinleştir

2.1.1.3.3. Adım Adım Sekmesi Tablosu 13. Adım Adım Sekmesi
Parametreler Kilit Adımını Etkinleştir Varsayılan Zaman Aşımı Süresi Genişletilmiş Sıfırlama Arayüzünü Etkinleştir

Açıklama · Çift çekirdekli Lockstep sistemini etkinleştirin. · Sıfırlama çıkışında programlanabilir zaman aşımının varsayılan değeri (0 ile 255 arasında). · Genişletilmiş Sıfırlama Denetimi için isteğe bağlı Genişletilmiş Sıfırlama Arayüzünü etkinleştirin. · Devre dışı bırakıldığında, fRSmartComp Temel Sıfırlama Denetimini uygular.

2.1.1.3.4. Sıfırlama İsteği Sekmesini Kullanın

Tablo 14. Sıfırlama İsteği Sekmesi Parametresini Kullanın

Sıfırlama İsteği Sekmesini Kullanın

Tanım

Sıfırlama İsteği Arayüzünü Ekle

· Yerel bir ana bilgisayarın, Nios V işlemci sistemindeki diğer bileşenleri etkilemeden Nios V işlemcisinin sıfırlanmasını tetiklemek için kullanabileceği yerel sıfırlama bağlantı noktalarını açığa çıkarmak için bu seçeneği etkinleştirin.
· Sıfırlama arayüzü bir giriş resetreq sinyali ve bir çıkış ack sinyalinden oluşur.
· Resetreq sinyalini kullanarak Nios V işlemci çekirdeğine sıfırlama talebinde bulunabilirsiniz.
· Resetreq sinyali, işlemci ack sinyalini doğrulayana kadar doğrulanmış kalmalıdır. Sinyalin doğrulanmamış kalması, işlemcinin belirsiz bir durumda olmasına neden olabilir.
· Resetreq sinyalinin hata ayıklama modunda doğrulanmasının işlemcinin durumu üzerinde hiçbir etkisi yoktur.
· Nios V işlemcisi sıfırlamanın başarılı olduğunu ack sinyalini göndererek yanıtlar.
· İşlemci başarıyla sıfırlandıktan sonra, ack sinyalinin onaylanması, resetreq sinyalinin onaylanması kaldırılıncaya kadar periyodik olarak birkaç kez gerçekleşebilir.

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 19

2. Quartus Prime Yazılım ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı
726952 | 2025.07.16

2.1.1.3.5. Tuzaklar, İstisnalar ve Kesintiler Sekmesi

Tablo 15.

Çekirdek Düzeyinde Kesinti Denetleyicisini Etkinleştir Kapalıyken Tuzaklar, İstisnalar ve Kesintiler Sekmesi

Tuzaklar, İstisnalar ve Kesmeler Sekmesi
Sıfırlama Aracısı

Tanım
· Sıfırlama vektörünü barındıran bellek (Nios V işlemci sıfırlama adresi), sıfırlama kodunun bulunduğu yerdir.
· Nios V işlemci talimat ana bilgisayarına bağlı ve Nios V işlemci önyükleme akışı tarafından desteklenen herhangi bir bellek modülünü sıfırlama aracısı olarak seçebilirsiniz.

Ofseti Sıfırla

Çekirdek Düzeyinde Kesinti Denetleyicisini (CLIC) Etkinleştir

· Önleyici kesmeleri ve yapılandırılabilir kesme tetikleyici koşulunu desteklemek için CLIC'yi etkinleştirin.
· Etkinleştirildiğinde, platform kesmelerinin sayısını yapılandırabilir, tetikleyici koşulları ayarlayabilir ve kesmelerin bazılarını önleyici olarak atayabilirsiniz.

Kesinti Modu Gölge Kaydı Files

Kesinti türlerini Doğrudan veya Vektörlü olarak belirtin. Kesinti sırasında bağlam geçişini azaltmak için gölge kaydını etkinleştirin.

Tablo 16.

Çekirdek Düzeyinde Kesinti Denetleyicisini Etkinleştirme Açık Olduğunda Tuzaklar, İstisnalar ve Kesintiler

Tuzaklar, İstisnalar ve Kesintiler

Açıklamalar

Sıfırlama Aracısı
Ofseti Sıfırla
Çekirdek Düzeyinde Kesinti Denetleyicisini (CLIC) Etkinleştir

· Sıfırlama vektörünü barındıran bellek (Nios V işlemci sıfırlama adresi), sıfırlama kodunun bulunduğu yerdir.
· Nios V işlemci talimat ana bilgisayarına bağlı ve Nios V işlemci önyükleme akışı tarafından desteklenen herhangi bir bellek modülünü sıfırlama aracısı olarak seçebilirsiniz.
· Seçilen sıfırlama aracısının temel adresine göre sıfırlama vektörünün ofsetini belirtir. · Platform Tasarımcısı, sıfırlama ofseti için otomatik olarak varsayılan bir değer sağlar.
· Önleyici kesmeleri ve yapılandırılabilir kesme tetikleyici koşulunu desteklemek için CLIC'yi etkinleştirin. · Etkinleştirildiğinde, platform kesmelerinin sayısını yapılandırabilir, tetikleyici koşulları ayarlayabilirsiniz.
ve bazı kesintileri önleyici olarak belirleyin.

Kesinti Modu

· Kesinti türlerini Doğrudan, Vektörlü veya CLIC olarak belirtin.

Gölge Kayıt Files

· Kesinti sırasında bağlam geçişini azaltmak için gölge kaydını etkinleştirin.
· İki yaklaşım sunar:
— CLIC kesinti düzeylerinin sayısı
— CLIC kesme düzeylerinin sayısı – 1: Bu seçenek, kayıt sayısını istediğinizde yararlıdır file M20K veya M9K blokların tam sayısına uyacak şekilde kopyalar.
· Nios V işlemcisinin gölge kaydını kullanmasını sağlayın filekesme sırasında bağlam değiştirme yükünü azaltan s.
Gölge kayıt hakkında daha fazla bilgi için files, Nios V İşlemci Referans Kılavuzuna bakın.

Platform kesinti kaynaklarının sayısı

· 16 ile 2048 arasında platform kesme sayısını belirtir.
Not: CLIC, 2064'e kadar kesme girişini destekler ve ilk 16 kesme girişi de temel kesme denetleyicisine bağlıdır.

CLIC Vektör Tablosu Hizalaması

· Platform kesme kaynaklarının sayısına göre otomatik olarak belirlenir. · Önerilen değerin altında bir hizalama kullanırsanız, CLIC mantığı artırır
vektörleme hesaplamalarını gerçekleştirmek için ekstra bir toplayıcı ekleyerek karmaşıklığı artırın. · Önerilen değerin altında bir hizalama kullanırsanız, bu artan bir sonuçla sonuçlanır
CLIC'deki mantık karmaşıklığı.
devam etti…

Nios® V Gömülü İşlemci Tasarım El Kitabı 20

Geri bildirim gönder

2. Quartus Prime Yazılım ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı
726952 | 2025.07.16

Tuzaklar, İstisnalar ve Kesintiler
Kesinti Seviyesi Sayısı
Seviye başına Kesinti Önceliği Sayısı
Yapılandırılabilir kesme polaritesi Kenar tetiklemeli kesmeleri destekler

Açıklamalar
· Uygulama kodu için ek bir seviye 0 ile kesme seviyelerinin sayısını belirtir. Daha yüksek seviyedeki kesmeler, daha düşük seviyedeki bir kesme için çalışan bir işleyiciyi kesebilir (önleyebilir).
· Kesmeler için tek seçenek sıfırdan farklı kesme seviyeleri olduğundan, uygulama kodu her zaman en düşük seviye olan 0'dır. Not: Bir kesmenin seviye ve önceliğinin çalışma zamanında yapılandırılması, tek bir 8 bitlik kayıtta yapılır. Kesme seviyesi sayısı 256 ise, kesme önceliğini çalışma zamanında yapılandırmak mümkün değildir. Aksi takdirde, yapılandırılabilir maksimum öncelik sayısı 256 / (kesme seviyesi sayısı – 1) olur.
· CLIC'nin, kesintiyi önceden kesmeyen kesme işleyicilerinin çağrılacağı sırayı belirlemek için kullandığı kesme önceliklerinin sayısını belirtir. Not: Seçilen kesme düzeyinin ve seçilen kesme önceliğinin ikili değerlerinin birleştirilmesi 8 bitten az olmalıdır.
· Çalışma zamanı sırasında kesme polaritesini yapılandırmanıza olanak tanır. · Varsayılan polarite pozitif polaritedir.
· Çalışma zamanı sırasında kesme tetikleyici koşulunu yapılandırmanıza olanak tanır, yani yüksek düzeyde tetikleme veya pozitif kenar tetikleme (Yapılandırılabilir kesme polaritesinde kesme polaritesi pozitif olduğunda).
· Varsayılan tetikleme koşulu seviye tetiklemeli kesmedir.

Not:

İlgili Bilgiler Nios® V İşlemci Referans Kılavuzu

2.1.1.3.6. Bellek Yapılandırmaları Sekmesi

Tablo 17. Bellek Yapılandırma Sekmesi Parametreleri

Kategori

Bellek Yapılandırma Sekmesi

Tanım

Önbellekler

Veri Önbellek Boyutu

· Veri önbelleğinin boyutunu belirtir. · Geçerli boyutlar 0 kilobayt (KB) ile 16 KB arasındadır. · Boyut 0 KB olduğunda veri önbelleğini kapatır.

Talimat Önbellek Boyutu

· Talimat önbelleğinin boyutunu belirtir. · Geçerli boyutlar 0 KB ile 16 KB arasındadır. · Boyut 0 KB olduğunda talimat önbelleğini kapatır.

Çevresel Bölge A ve B

Boyut

· Çevresel bölgenin boyutunu belirtir.
· Geçerli boyutlar 64 KB ile 2 gigabayt (GB) veya Hiçbiri'dir. Hiçbiri seçildiğinde çevresel bölge devre dışı bırakılır.

Temel Adres

· Boyutu seçtikten sonra çevresel bölgenin taban adresini belirtir.
· Çevresel bölgedeki tüm adresler önbelleğe alınamayan veri erişimleri üretir.
· Çevresel bölge taban adresi çevresel bölge boyutuna göre hizalanmalıdır.

Sıkıca Bağlı Anılar

Boyut

· Sıkıca bağlı belleğin boyutunu belirtir. — Geçerli boyutlar 0 MB ile 512 MB arasındadır.

Temel Adres Başlatma File

· Sıkıca bağlı belleğin temel adresini belirtir. · Başlatmayı belirtir file sıkı bir şekilde birleştirilmiş bellek için.

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 21

2. Quartus Prime Yazılım ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı
726952 | 2025.07.16

Not:

Önbelleğin etkinleştirildiği bir Nios V işlemci sisteminde, sistem çevre birimlerini bir çevre birimi bölgesine yerleştirmeniz gerekir. Çevre birimlerini, UART, PIO, DMA ve diğerleri gibi çevre birimleri için önbelleğe alınamayan bir işlem tanımlamak için kullanabilirsiniz.

2.1.1.3.7. ECC Sekmesi

Tablo 18. ECC Sekmesi
ECC Hata Algılama ve Durum Raporlamasını Etkinleştirme
Tek Bit Düzeltmeyi Etkinleştir

Tanım
· Nios V işlemci dahili RAM blokları için ECC özelliğini uygulamak üzere bu seçeneği etkinleştirin. · ECC özellikleri 2 bit'e kadar hataları algılar ve aşağıdaki davranışa göre tepki verir:
— Düzeltilebilir tek bit hatasıysa ve Tek Bit Düzeltmeyi Etkinleştir seçeneği kapalıysa, işlemci, işlemci işlem hattındaki hatayı düzelttikten sonra çalışmaya devam eder. Ancak düzeltme, kaynak belleklere yansımaz.
— Düzeltilebilir tek bit hatası ise ve Tek Bit Düzeltmeyi Etkinleştir seçeneği açıksa, işlemci, işlemci hattındaki ve kaynak belleklerdeki hatayı düzelttikten sonra çalışmaya devam eder.
— Eğer düzeltilemeyecek bir hata ise işlemci çalışmasını durdurur.
Çekirdekteki gömülü bellek bloklarında tek bit düzeltmesini etkinleştirin.

2.1.1.3.8. Özel Talimat Sekmesi

Not:

Bu sekme yalnızca Nios V/g işlemci çekirdeği için kullanılabilir.

Özel Talimat Nios V Özel Talimat Donanım Arayüzü Tablosu
Nios V Özel Talimat Yazılımı Makro Tablosu

Tanım
· Nios V işlemcisi bu tabloyu özel talimat yöneticisi arayüzlerini tanımlamak için kullanır.
· Tanımlanmış özel talimat yöneticisi arayüzleri, bir Opcode (CUSTOM0-3) ve 3 bit funct7[6:4] tarafından benzersiz bir şekilde kodlanır.
· Toplamda 32 adete kadar özel talimat yöneticisi arayüzü tanımlayabilirsiniz.
· Nios V işlemcisi bu tabloyu, tanımlanmış özel talimat yöneticisi arayüzleri için özel talimat yazılımı kodlamalarını tanımlamak için kullanır.
· Tanımlanmış her özel talimat yazılımı kodlaması için, Opcode (CUSTOM0-3) ve funct3[7:6] kodlamasının 4 biti, Özel Talimat Donanım Arayüzü Tablosunda tanımlanmış bir özel talimat yöneticisi arayüz kodlamasıyla ilişkilendirilmelidir.
· Belirli bir özel talimat için ek kodlamayı tanımlamak veya ek talimat argümanları olarak geçirilecek X'ler olarak belirtmek için funct7[6:4], funct7[3:0] ve funct3[2:0] kullanabilirsiniz.
· Nios V işlemcisi, system.h'de üretilen C-makroları olarak tanımlanmış özel talimat yazılım kodlamaları sağlar ve R tipi RISC-V talimat formatını takip eder.
· Mnemoteknikler, aşağıdakiler için özel adlar tanımlamak amacıyla kullanılabilir: — system.h'de oluşturulan C-Makroları.
— custom_instruction_debug.xml dosyasında oluşturulan GDB hata ayıklama anımsatıcıları.

İlgili Bilgiler
AN 977: Nios V İşlemci Özel Talimatı Nios® V işlemcisini belirli bir uygulamanın ihtiyaçlarını karşılayacak şekilde özelleştirmenize olanak tanıyan özel talimatlar hakkında daha fazla bilgi için.

Nios® V Gömülü İşlemci Tasarım El Kitabı 22

Geri bildirim gönder

2. Quartus Prime Yazılımı ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı 726952 | 2025.07.16
2.1.2. Sistem Bileşeni Tasarımının Tanımlanması
Nios V işlemci sisteminin donanım özelliklerini tanımlamak ve istenen bileşenleri eklemek için Platform Tasarımcısı'nı kullanın. Aşağıdaki diyagram, aşağıdaki bileşenlere sahip temel bir Nios V işlemci sistemi tasarımını göstermektedir: · Nios V işlemci çekirdeği · Yonga Üzerinde Bellek · JTAG UART · Aralık Zamanlayıcısı (isteğe bağlı)(1)
Platform Designer sistemine yeni bir Yonga Üstü Bellek eklendiğinde, eklenen bellek bileşenlerini sıfırlama işlemine yansıtmak için Sistem Bilgilerini Senkronize Et işlemini gerçekleştirin. Alternatif olarak, en son bileşen değişikliklerini otomatik olarak yansıtmak için Platform Designer'da Otomatik Senkronizasyon özelliğini etkinleştirebilirsiniz.
Şekil 11. ÖrampNios V işlemcisinin Platform Designer'daki diğer çevre birimleriyle bağlantısı

(1) Platform Tasarımcısı'ndaki harici Aralık Zamanlayıcısını değiştirmek için Nios V Dahili Zamanlayıcı özelliklerini kullanma seçeneğiniz vardır.

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 23

2. Quartus Prime Yazılım ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı
726952 | 2025.07.16
Platform Designer sisteminizde kanal olarak dışa aktarılacak işlem pinlerini de tanımlamanız gerekir. Örneğin:ampÖrneğin, uygun bir FPGA sistem işletim pin listesi aşağıdaki gibi tanımlanır ancak bunlarla sınırlı değildir:
· Saat
· Sıfırla
· G/Ç sinyalleri
2.1.3. Temel Adresleri ve Kesinti İsteği Önceliklerini Belirleme
Tasarımda eklenen bileşenlerin bir sistem oluşturmak üzere nasıl etkileşime gireceğini belirtmek için, her bir aracı bileşen için temel adresler atamanız ve J için kesme isteği (IRQ) öncelikleri atamanız gerekir.TAG UART ve aralık zamanlayıcısı. Platform Tasarımcısı, bir sistemdeki tüm bileşenlere otomatik olarak uygun temel adresler atayan Temel Adresleri Ata adlı bir komut sunar. Ancak, temel adresleri ihtiyaçlarınıza göre ayarlayabilirsiniz.
Aşağıda temel adresleri atamak için bazı yönergeler verilmiştir:
· Nios V işlemci çekirdeği 32 bitlik bir adres aralığına sahiptir. Aracı bileşenlerine erişmek için, temel adreslerinin 0x00000000 ile 0xFFFFFFFF arasında olması gerekir.
· Nios V programları, adreslere atıfta bulunmak için sembolik sabitler kullanır. Hatırlanması kolay adres değerleri seçmeniz gerekmez.
· Bileşenleri yalnızca bir bitlik adres farkıyla ayıran adres değerleri, daha verimli donanımlar üretir. Tüm taban adreslerini mümkün olan en küçük adres aralığına sıkıştırmanıza gerek yoktur, çünkü sıkıştırma daha az verimli donanımlar oluşturabilir.
· Platform Designer, bitişik bir bellek aralığındaki ayrı bellek bileşenlerini hizalamaya çalışmaz. Örneğin,ampÖrneğin, birden fazla Yonga Üstü Bellek bileşeninin tek bir bitişik bellek aralığı olarak adreslenebilmesini istiyorsanız, taban adreslerini açıkça atamanız gerekir.
Platform Designer ayrıca, geçerli donanım sonuçları üretmek için IRQ sinyallerini birbirine bağlayan bir otomasyon komutu olan Assign Interrupt Numbers'ı da sağlar. Ancak, IRQ'ları etkili bir şekilde atamak, genel sistem yanıt davranışının anlaşılmasını gerektirir. Platform Designer, en iyi IRQ ataması hakkında bilinçli tahminlerde bulunamaz.
En düşük IRQ değeri en yüksek önceliğe sahiptir. Altera, ideal bir sistemde, sistem saatinin doğruluğunu korumak için zamanlayıcı bileşeninin en yüksek öncelikli IRQ'ya, yani en düşük değere sahip olmasını önerir.
Bazı durumlarda, zamanlayıcı bileşenlerinden daha yüksek bir kesme oranı gerektiren gerçek zamanlı çevre birimlerine (örneğin video denetleyicileri) daha yüksek bir öncelik atayabilirsiniz.
İlgili Bilgiler
Quartus Prime Pro Edition Kullanıcı Kılavuzu: Platform Designer ile Sistem oluşturma hakkında daha fazla bilgi.

Nios® V Gömülü İşlemci Tasarım El Kitabı 24

Geri bildirim gönder

2. Quartus Prime Yazılımı ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı 726952 | 2025.07.16
2.2. Platform Tasarımcı Sisteminin Quartus Prime Projesine Entegre Edilmesi
Platform Designer'da Nios V sistem tasarımını oluşturduktan sonra, Nios V sistem modülünü Quartus Prime FPGA tasarım projesine entegre etmek için aşağıdaki görevleri gerçekleştirin. · Quartus Prime projesinde Nios V sistem modülünü örneklendirin · Nios V sistem modülünden gelen sinyalleri FPGA mantığındaki diğer sinyallere bağlayın · Fiziksel pin konumlarını atayın · FPGA tasarımını kısıtlayın
2.2.1. Quartus Prime Projesinde Nios V İşlemci Sistem Modülünün Örneklenmesi
Platform Designer, Quartus Prime'da örnekleyebileceğiniz bir sistem modülü tasarım varlığı oluşturur. Sistem modülünü nasıl örnekleyeceğiniz, genel Quartus Prime projesi için tasarım giriş yöntemine bağlıdır. Örneğin:ampÖrneğin, tasarım girişi için Verilog HDL kullanıyorsanız, Verilog tabanlı sistem modülünü örnekleyin. Tasarım girişi için blok diyagram yöntemini kullanmayı tercih ediyorsanız, bir sistem modülü sembolü olan .bdf örneğini oluşturun. file.
2.2.2. Sinyal Bağlama ve Fiziksel Pin Konumlarını Atama
Altera FPGA tasarımınızı kart düzeyindeki tasarımınıza bağlamak için aşağıdaki görevleri gerçekleştirin: · En üst düzey tasarımı belirleyin file tasarımınız ve harici Altera'ya bağlanmak için sinyaller
FPGA aygıt pinleri. · Kart düzeyindeki tasarım kullanıcı kılavuzunuz veya
şemalar. · Üst düzey tasarımda sinyalleri, pin ile Altera FPGA cihazınızdaki portlara atayın
ödev araçları.
Platform Designer sisteminiz en üst düzey tasarım olabilir. Ancak Altera FPGA, ihtiyaçlarınıza göre ek mantık da içerebilir ve böylece özel bir üst düzey tasarım sunar. fileEn üst düzey file Nios V işlemci sistem modülü sinyallerini diğer Altera FPGA tasarım mantığına bağlar.
İlgili Bilgiler Quartus Prime Pro Edition Kullanıcı Kılavuzu: Tasarım Kısıtlamaları
2.2.3. Altera FPGA Tasarımının Sınırlandırılması
Uygun bir Altera FPGA sistem tasarımı, zamanlama kapanışı ve diğer mantık kısıtlaması gereksinimlerini karşıladığından emin olmak için tasarım kısıtlamaları içerir. Quartus Prime yazılımında veya üçüncü taraf EDA sağlayıcılarında sağlanan araçları kullanarak Altera FPGA tasarımınızı bu gereksinimleri karşılayacak şekilde kısıtlamalısınız. Quartus Prime yazılımı, optimum yerleştirme sonuçlarını elde etmek için derleme aşamasında sağlanan kısıtlamaları kullanır.

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 25

2. Quartus Prime Yazılım ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı
726952 | 2025.07.16
İlgili Bilgiler · Quartus Prime Pro Edition Kullanıcı Kılavuzu: Tasarım Kısıtlamaları · Üçüncü Taraf EDA Ortakları · Quartus Prime Pro Edition Kullanıcı Kılavuzu: Zamanlama Analizörü
2.3. Nios V İşlemci Bellek Sisteminin Tasarlanması
Bu bölüm, Nios V işlemcili bir Platform Designer gömülü sisteminde bellek aygıtlarını seçmek ve optimum performans elde etmek için en iyi uygulamaları açıklamaktadır. Bellek aygıtları, gömülü bir sistemin genel performansını iyileştirmede kritik bir rol oynar. Gömülü sistem belleği, program talimatlarını ve verileri depolar.
2.3.1. Uçucu Bellek
Bellek türlerindeki temel fark değişkenliktir. Değişken bellek, içeriğini yalnızca bellek aygıtına güç sağladığınız sürece tutar. Gücü kestiğiniz anda bellek içeriğini kaybeder.
ExampGeçici bellek dosyaları RAM, önbellek ve kayıtlardır. Bunlar, çalışma performansını artıran hızlı bellek türleridir. Altera, optimum performans için Nios V işlemci talimatlarını RAM'e yükleyip çalıştırmanızı ve Nios V IP çekirdeğini Yonga Üstü Bellek IP'si veya Harici Bellek Arabirimi IP'si ile eşleştirmenizi önerir.
Performansı artırmak için, Nios V işlemci veri yöneticisi arayüz türünü veya genişliğini önyükleme RAM'iyle eşleştirerek ek Platform Tasarımcısı uyarlama bileşenlerini ortadan kaldırabilirsiniz. ÖrneğinampÖrneğin, On-Chip Memory II'yi Nios V veri yöneticisi arayüzüyle eşleşen 32 bitlik AXI-4 arayüzüyle yapılandırabilirsiniz.
İlgili Bilgiler · Harici Bellek Arabirimleri IP Destek Merkezi · Yonga Üzerinde Bellek (RAM veya ROM) Altera FPGA IP · Yonga Üzerinde Bellek II (RAM veya ROM) Altera FPGA IP · Nios V İşlemci Uygulaması Yerinde Çalıştırma, OCRAM'dan sayfa 54
2.3.1.1. Yonga Üzerinde Bellek Yapılandırması RAM veya ROM
Altera FPGA Yonga Üstü Bellek IP'lerini RAM veya ROM olarak yapılandırabilirsiniz. · RAM, okuma ve yazma yeteneği sağlar ve değişken bir yapıya sahiptir.
Nios V işlemciyi bir On-Chip RAM'den önyüklerken, çalışma sırasında sıfırlama durumunda önyükleme içeriğinin korunduğundan ve bozulmadığından emin olmalısınız. · Bir Nios V işlemci ROM'dan önyükleniyorsa, Nios V işlemcideki herhangi bir yazılım hatası, On-Chip Belleğin içeriğinin üzerine yanlışlıkla yazılamaz. Böylece, önyükleme yazılımının bozulma riski azalır.
İlgili Bilgiler · Yonga Üzerinde Bellek (RAM veya ROM) Altera FPGA IP · Yonga Üzerinde Bellek II (RAM veya ROM) Altera FPGA IP · Nios V İşlemci Uygulaması OCRAM'dan Yerinde Yürütme, sayfa 54

Nios® V Gömülü İşlemci Tasarım El Kitabı 26

Geri bildirim gönder

2. Quartus Prime Yazılımı ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı 726952 | 2025.07.16
2.3.1.2. Önbellekler
Düşük gecikme süreleri nedeniyle, yonga üstü bellekler genellikle önbellek işlevselliğini uygulamak için kullanılır. Nios V işlemci, talimat ve veri önbellekleri için yonga üstü belleği kullanır. Yonga üstü belleğin sınırlı kapasitesi, genellikle küçük oldukları için önbellekler için genellikle bir sorun teşkil etmez.
Önbellekler genellikle aşağıdaki koşullar altında kullanılır:
· Normal bellek çip dışında bulunur ve çip üzerindeki belleğe göre daha uzun erişim süresine sahiptir.
· Yazılım kodunun performans açısından kritik bölümleri talimat önbelleğine sığdırılabilir ve bu da sistem performansını artırır.
· Verinin performans açısından kritik, en sık kullanılan bölümü veri önbelleğine sığdırılabilir ve bu sayede sistem performansı iyileştirilebilir.
Nios V işlemcide önbellekleri etkinleştirmek, bellek erişim süresini en aza indiren bir bellek hiyerarşisi oluşturur.
2.3.1.2.1. Periferik bölge
UART, I2C ve SPI gibi gömülü çevre birimi IP'leri önbelleğe alınmamalıdır. Uzun erişim süresinden etkilenen harici bellekler için önbellek şiddetle önerilirken, kısa erişim süreleri nedeniyle dahili yonga üstü bellekler hariç tutulabilir. Bellekler dışında, UART, I2C ve SPI gibi gömülü çevre birimi IP'lerini önbelleğe almamalısınız. Bu önemlidir çünkü aracı aygıtlar gibi harici aygıtlardan gelen olaylar, yazılım IP'lerini güncelleyen işlemci önbelleği tarafından yakalanmaz ve dolayısıyla işlemci tarafından alınmaz. Sonuç olarak, bu olaylar önbelleği temizleyene kadar fark edilmeyebilir ve bu da sisteminizde istenmeyen davranışlara yol açabilir. Özetle, gömülü çevre birimi IP'lerinin bellek eşlemeli bölgesi önbelleğe alınamaz ve işlemcinin çevre birimi bölgelerinde bulunmalıdır.
Çevresel bir bölge ayarlamak için şu adımları izleyin:
1. Platform Tasarımcısında sistemin Adres Haritasını açın.
2. İşlemcinin Talimat Yöneticisi ve Veri Yöneticisinin adres haritasına gidin.
3. Sisteminizdeki çevre birimlerini ve bellekleri belirleyin.
Şekil 12. ÖrampAdres Haritası

Not: Mavi oklar bellekleri göstermektedir. 4. Çevre birimlerini gruplandırın:
a. Önbelleğe alınabilir bellek b. Önbelleğe alınamayan çevre birimleri

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 27

2. Quartus Prime Yazılım ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı
726952 | 2025.07.16

Tablo 19. Önbelleğe Alınabilir ve Önbelleğe Alınamayan Bölge

Ast

Adres Haritası

Durum

Çevresel Bölge

Boyut

Temel Adres

kullanıcı_uygulama_belleği.s1

0x0 ~ 0x3ffff

Önbelleğe alınabilir

Yok

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Önbelleğe alınamaz Önbelleğe alınabilir

65536 bayt Yok

0x40000 Yok

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Önbelleğe alınabilir Önbelleğe alınamaz Önbelleğe alınamaz

144 bayt (minimum boyut 65536 bayttır)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

Önbelleğe alınamaz

uart.avalon_jtag_köle

0x54088 ~ 0x5408f

Önbelleğe alınamaz

5. Çevresel bölgeleri belirli boyutlarına göre hizalayın:
· Ör.ampÖrneğin, boyut 65536 bayt ise, 0x10000 bayta karşılık gelir. Bu nedenle, izin verilen taban adresi 0x10000'in bir katı olmalıdır.
· CPU.dm_agent, 0x40000'in katı olan 0x10000 temel adresini kullanır. Sonuç olarak, 65536 bayt boyutunda ve 0x40000 temel adresine sahip Çevresel Bölge A, gereksinimleri karşılar.
· 0x54000'deki önbelleğe alınamayan bölgeler koleksiyonunun taban adresi, 0x10000'in katı değildir. Bunları 0x60000'e veya 0x10000'in başka bir katına yeniden atamalısınız. Dolayısıyla, 65536 bayt boyutunda ve 0x60000 taban adresine sahip olan Çevresel Bölge B, ölçütü karşılamaktadır.

Tablo 20. Yeniden Atama ile Önbelleğe Alınabilir ve Önbelleğe Alınamaz Bölge

Ast

Adres Haritası

Durum

Çevresel Bölge

Boyut

Temel Adres

kullanıcı_uygulama_belleği.s1

0x0 ~ 0x3ffff

Önbelleğe alınabilir

Yok

cpu.dm_agent

0x40000 ~ 0x4ffff

Önbelleğe alınamayan 65536 bayt

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

Önbelleğe alınabilir

Yok

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Önbelleğe alınabilir Önbelleğe alınamaz Önbelleğe alınamaz Önbelleğe alınamaz

144 bayt (minimum boyut 65536 bayttır)

0x60000

uart.avalon_jtag_köle

0x60088 ~ 0x6008f

Önbelleğe alınamaz

2.3.1.3. Sıkı Bağlantılı Bellek
Sıkı bağlı bellekler (TCM'ler), düşük gecikme süreleri sayesinde göreve çok uygun oldukları için yonga üstü bellek kullanılarak uygulanır. TCM'ler, tipik adres alanına eşlenen, ancak mikroişlemciye özel bir arayüze sahip olan ve önbellek belleğinin yüksek performanslı, düşük gecikmeli özelliklerine sahip belleklerdir. TCM ayrıca harici ana bilgisayar için bir alt arayüz sağlar. İşlemci ve harici ana bilgisayar, TCM'yi işlemek için aynı izin düzeyine sahiptir.

Nios® V Gömülü İşlemci Tasarım El Kitabı 28

Geri bildirim gönder

2. Quartus Prime Yazılım ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı
726952 | 2025.07.16

Not:

TCM alt bağlantı noktası harici bir ana bilgisayara bağlandığında, işlemci çekirdeğinde atanan temel adresten farklı bir temel adresle görüntülenebilir. Altera, her iki adresin de aynı değere hizalanmasını önerir.

2.3.1.4. Harici Bellek Arayüzü (EMIF)
EMIF (Harici Bellek Arayüzü), SRAM'a (Statik Rastgele Erişimli Bellek) benzer şekilde çalışır, ancak dinamiktir ve içeriğini korumak için periyodik olarak yenilenmesi gerekir. EMIF'teki dinamik bellek hücreleri, SRAM'deki statik bellek hücrelerinden çok daha küçüktür, bu da daha yüksek kapasiteli ve daha düşük maliyetli bellek aygıtlarıyla sonuçlanır.
Yenileme gereksinimine ek olarak, EMIF'in genellikle özel denetleyici donanımı gerektiren belirli arayüz gereksinimleri vardır. Sabit bir adres satırı kümesine sahip olan SRAM'ın aksine, EMIF bellek alanını bankalar, satırlar ve sütunlar halinde düzenler. Bankalar ve satırlar arasında geçiş yapmak bir miktar ek yük getirdiğinden, EMIF'i verimli bir şekilde kullanmak için bellek erişimlerini dikkatlice sıralamanız gerekir. EMIF ayrıca satır ve sütun adreslerini aynı adres satırları üzerinden çoklayarak, belirli bir EMIF boyutu için gereken pin sayısını azaltır.
DDR, DDR2, DDR3, DDR4 ve DDR5 gibi EMIF'in daha yüksek hızlı versiyonları, PCB tasarımcılarının dikkate alması gereken sıkı sinyal bütünlüğü gereksinimleri getirir.
EMIF cihazları, piyasadaki en uygun maliyetli ve yüksek kapasiteli RAM türleri arasında yer aldığından popüler bir seçenektir. Bir EMIF arayüzünün temel bileşenlerinden biri, adres çoklama, yenileme ve satırlar ile bankalar arasında geçiş yapma gibi görevleri yöneten EMIF IP'sidir. Bu tasarım, sistemin geri kalanının dahili mimarisini anlamadan EMIF'e erişmesine olanak tanır.

İlgili Bilgiler Harici Bellek Arayüzleri IP Destek Merkezi

2.3.1.4.1. Adres Genişliği Genişletici IP
Adres Genişliği Genişletici Altera FPGA IP, bellek eşlemeli ana bilgisayar arayüzlerinin, adres sinyallerinin genişliğinin izin verdiğinden daha büyük veya daha küçük bir adres haritasına erişmesine olanak tanır. Adres Genişliği Genişletici IP, adreslenebilir alanı birden fazla ayrı pencereye bölerek ana bilgisayarın pencere aracılığıyla belleğin ilgili bölümüne erişebilmesini sağlar.
Adres Genişliği Genişletici, ana bilgisayar ve aracı genişliklerini 32 bit ve 64 bit yapılandırmayla sınırlamaz. Adres Genişliği Genişletici'yi 1-64 bit adres pencereleriyle kullanabilirsiniz.

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 29

2. Quartus Prime Yazılım ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı
726952 | 2025.07.16

Şekil 13. Adres Aralığı Genişletici Altera FPGA IP
Temsilci Kelime Adresi

Adres Aralığı Genişletici

Haritalama Tablosu
Kontrol Portu A

…

Kontrol Kaydı 0 Kontrol Kaydı Z-1

Genişletilmiş Ana Bilgisayar Adresi H

İlgili Bilgiler
Quartus® Prime Pro Edition Kullanıcı Kılavuzu: Platform Tasarımcısı Daha fazla bilgi için Adres Aralığı Genişletici Intel® FPGA IP konusuna bakın.

2.3.1.4.2. Nios V İşlemcisiyle Adres Genişliği Genişletici IP Kullanımı
32 bit Nios V işlemci, bir adres aralığının en fazla 4 GB'ını adresleyebilir. EMIF 4 GB'tan fazla bellek içeriyorsa, desteklenen maksimum adres aralığını aşar ve Platform Designer sistemini hatalı hale getirir. Bu sorunu çözmek için, tek bir EMIF adres alanını birden fazla küçük pencereye bölerek bir Adres Aralığı Genişletici IP'si gerekir.
Altera aşağıdaki parametreleri göz önünde bulundurmanızı önerir.

Tablo 21. Adres Aralığı Genişletici Parametreleri

Parametre

Önerilen ayarlar

Veri Yolu Genişliği
Genişletilmiş Ana Bayt Adres Genişliği

32 bit işlemciye karşılık gelen 32 bit'i seçin. EMIF bellek boyutuna bağlıdır.

Köle Kelime Adres Genişliği Burstcount Genişliği

2 GB veya daha azını seçin. Nios V işlemcisinin kalan adres aralığı diğer gömülü yazılım IP'leri için ayrılmıştır.
Performansı artırmak için 1 ile başlayıp bu değeri kademeli olarak artırın.

Alt pencere sayısı

EMIF'i Nios V işlemcisine hem talimat hem de veri belleği olarak veya her ikisini birden bağlıyorsanız 1 alt pencere seçin. Nios V işlemcisi EMIF'ten çalışırken birden fazla alt pencere arasında geçiş yapmak tehlikelidir.

Bağımlı Kontrol Bağlantı Noktasını Etkinleştir

EMIF'i Nios V işlemcisine talimat ve/veya veri belleği olarak bağlıyorsanız, köle kontrol portunu devre dışı bırakın. Alt pencere sayısı ile aynı hususlar geçerlidir.

Maksimum Bekleyen Okuma Sayısı

Performansı artırmak için 1 ile başlayıp bu değeri kademeli olarak artırın.

Nios® V Gömülü İşlemci Tasarım El Kitabı 30

Geri bildirim gönder

2. Quartus Prime Yazılımı ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı 726952 | 2025.07.16
Şekil 14. Talimat ve Veri Yöneticisinin Adres Genişleticisine Bağlanması

Şekil 15. Adres Eşlemesi

Adres Genişliği Genişletici'nin EMIF'in 8 GB'lık bellek alanının tamamına erişebildiğini unutmayın. Ancak, Adres Genişliği Genişletici aracılığıyla Nios V işlemcisi, EMIF'in yalnızca ilk 1 GB'lık bellek alanına erişebilir.

Şekil 16. Basitleştirilmiş Blok Diyagramı

Platform Tasarımcı Sistemi

Kalan 3 GB

Nios V işlemci adresi

span gömülü içindir

NNioios sVV PProrocecsesosor r
M

Aynı sistemde yumuşak IP'ler.
1 GB pencere

Adres Aralığı

Genişletici

Sadece ilk 1 GB

EMIF belleğinin Nios V'ye bağlı olması

EMIF

işlemci.

8 GB
S

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 31

2. Quartus Prime Yazılım ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı
726952 | 2025.07.16
2.3.1.4.3. Adres Aralığı Genişletici Bağlayıcı Bellek Aygıtını Tanımlama 1. Adres Aralığı Genişleticiyi (EMIF) sıfırlama vektörü olarak tanımlayın. Alternatif olarak, Nios V işlemci sıfırlama vektörünü OCRAM veya flash aygıtları gibi diğer belleklere atayabilirsiniz.
Şekil 17. Sıfırlama Vektörü Olarak Çoklu Seçenekler
Ancak, Kart Destek Paketi (BSP) Düzenleyicisi, Adres Genişliği Genişleticisini (EMIF) geçerli bir bellek olarak otomatik olarak kaydedemez. Yaptığınız seçime bağlı olarak, aşağıdaki şekillerde gösterildiği gibi iki farklı durum görürsünüz. Şekil 18. Adres Genişliği Genişleticisini (EMIF) Sıfırlama Vektörü Olarak Tanımlarken BSP Hatası

Nios® V Gömülü İşlemci Tasarım El Kitabı 32

Geri bildirim gönder

2. Quartus Prime Yazılımı ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı 726952 | 2025.07.16
Şekil 19. Diğer Bellekleri Sıfırlama Vektörü Olarak Tanımlarken Eksik EMIF

2. BSP Bağlayıcı Komut Dosyası sekmesindeki Bellek Aygıtı Ekle, Bağlayıcı Bellek Bölgesi Ekle ve Bağlayıcı Bölüm Eşlemelerini Ekle'yi kullanarak Adres Aralığı Genişleticisini (EMIF) manuel olarak eklemeniz gerekir.
3. Bu adımları takip et:
a. Bellek Haritasını kullanarak Adres Aralığı Genişleticisinin adres aralığını belirleyin (ÖrnekampAşağıdaki şekildeki le, 0x0 ile 0x3fff_ffff arasındaki Adres Genişletici aralığını kullanır.
Şekil 20. Bellek Haritası

b. Bellek Aygıtı Ekle'ye tıklayın ve tasarımınızın Bellek Haritasındaki bilgilere göre doldurun: i. Aygıt Adı: emif_ddr4. Not: Bellek Haritasından aynı adı kopyaladığınızdan emin olun. ii. Taban Adresi: 0x0 iii. Boyut: 0x40000000
c. Yeni bir bağlayıcı bellek bölgesi eklemek için Ekle'ye tıklayın:

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 33

2. Quartus Prime Yazılım ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı
726952 | 2025.07.16

Tablo 22. Bağlayıcı Bellek Bölgesi Ekleme

Adımlar

Vektörü Sıfırla

emif_ddr4

Diğer anılar

Sıfırlama adı verilen yeni bir Bağlayıcı Bellek Bölgesi ekleyin. Yeni bir Bağlayıcı Bellek Bölgesi ekleyin.

· Bölge Adı: sıfırla

emif_ddr4.

· Bölge Boyutu: 0x20

· Bölge Adı: emif_ddr4

· Bellek Aygıtı: emif_ddr4

· Bölge Boyutu: 0x40000000

· Bellek Ofseti: 0x0

· Bellek Aygıtı: emif_ddr4

· Bellek Ofseti: 0x0

Bağlayıcı Bellek Bölgesi için yeni bir Bağlayıcı Bellek Bölgesi ekleyin

kalan emif_ddr4.

· Bölge Adı: emif_ddr4

· Bölge Boyutu: 0x3fffffe0

· Bellek Aygıtı: emif_ddr4

· Bellek Ofseti: 0x20

Şekil 21. Adres Genişliği Genişleticisini (EMIF) Sıfırlama Vektörü Olarak Tanımlarken Bağlayıcı Bölgesi

Şekil 22. Diğer Bellekleri Sıfırlama Vektörü Olarak Tanımlarken Bağlayıcı Bölgesi
d. emif_ddr4 BSP'ye eklendikten sonra, herhangi bir Bağlayıcı Bölümü için seçebilirsiniz.
Şekil 23. Adres Genişletici (EMIF) Başarıyla Eklendi

e. SOPC tasarımında Bellek aygıtı emif_ddr4 görünmüyor uyarısını dikkate almayın.
f. BSP Oluşturmaya Devam Edin.
Nios V İşlemci Önyükleme Yöntemlerine Giriş ile İlgili Bilgiler, sayfa 51

Nios® V Gömülü İşlemci Tasarım El Kitabı 34

Geri bildirim gönder

2. Quartus Prime Yazılımı ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı 726952 | 2025.07.16
2.3.2. Uçucu Olmayan Bellek
Uçucu olmayan bellek, güç kesildiğinde içeriğini korur ve bu da onu, sistem güç döngüsünden sonra sistemin alması gereken bilgileri depolamak için iyi bir seçim haline getirir. Uçucu olmayan bellek genellikle işlemci önyükleme kodunu, kalıcı uygulama ayarlarını ve Altera FPGA yapılandırma verilerini depolar. Uçucu olmayan belleğin avantajı şu olsa da:tagGücü kesildiğinde verilerini koruyamadığından, geçici belleğe kıyasla çok daha yavaştır ve genellikle daha karmaşık yazma ve silme prosedürlerine sahiptir. Geçici olmayan bellek ise genellikle yalnızca belirli sayıda silinebilir ve bu sürenin sonunda bozulabilir.
ExampUçucu olmayan bellek dosyaları tüm flash, EPROM ve EEPROM türlerini içerir. Altera, Altera FPGA bit akışlarını ve Nios V program görüntülerini uçucu olmayan bir bellekte depolamanızı ve Nios V işlemciler için önyükleme aygıtı olarak seri flash kullanmanızı önerir.
İlgili Bilgiler
· Genel Seri Flash Arayüzü Altera FPGA IP Kullanıcı Kılavuzu
· Mailbox Client Altera FPGA IP Kullanıcı Kılavuzu · MAX® 10 Kullanıcı Flash Bellek Kullanıcı Kılavuzu: Çip Üzerinde Flash Altera FPGA IP Çekirdeği
2.4. Saatler ve Sıfırlamalar İçin En İyi Uygulamalar
Nios V işlemci saat ve sıfırlama alanının, bağlı olduğu tüm çevre birimleriyle nasıl etkileşime girdiğini anlamak önemlidir. Basit bir Nios V işlemci sistemi tek bir saat alanıyla başlar ve hızlı bir saat alanı yavaş bir saat alanıyla çakıştığında, çok saat alanlı bir sistemle karmaşıklaşabilir. Bu farklı alanların sıfırlamadan nasıl sıralandığını not almalı ve anlamalı ve herhangi bir sorun olmadığından emin olmalısınız.
En iyi uygulama için Altera, Nios V işlemcisini ve önyükleme belleğini aynı saat alanına yerleştirmenizi önerir. Çok yavaş bir saat alanında bulunan bir bellekten önyükleme yaparken, Nios V işlemcisini hızlı bir saat alanında sıfırlamaktan kurtarmayın; bu, bir talimat alma hatasına neden olabilir. Platform Designer'ın varsayılan olarak sağladığının ötesinde bir miktar manuel sıralamaya ihtiyacınız olabilir ve sıfırlama serbest bırakma topolojisini kullanım durumunuza göre buna göre planlayın. Sisteminizi bir süre çalıştıktan sonra sıfırlamak isterseniz, sistem sıfırlama sıralaması ve sıfırlama sonrası başlatma gereksinimi için de aynı hususları göz önünde bulundurun.
2.4.1. Sistem JTAG Saat
Her Nios V işlemci sisteminde saat kısıtlamalarının belirlenmesi, sistem tasarımında önemli bir husustur ve doğruluk ve kesin davranış için gereklidir. Quartus Prime Zamanlama Analizörü, tasarımınızdaki tüm mantığın zamanlama performansını doğrulamak için endüstri standardı kısıtlama, analiz ve raporlama metodolojisini kullanarak statik zamanlama analizi gerçekleştirir.
Examp1. 100/50 Görev Döngüsü ve 50 MHz J ile Temel 16 MHz SaatTAG Saat
#*************************************************************** # 100MHz Saat Oluştur #*************************************************************** create_clock -name {clk} -period 10 [get_ports {clk}] #************************ 16MHz J OluşturTAG Saat #************************

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 35

2. Quartus Prime Yazılım ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] İlgili Bilgiler Quartus Prime Zamanlama Analizörü Yemek Kitabı
2.4.2. Sıfırlama İsteği Arayüzü
Nios V işlemcisi, isteğe bağlı bir sıfırlama isteği olanağı içerir. Sıfırlama isteği olanağı, reset_req ve reset_req_ack sinyallerinden oluşur.
Platform Tasarımcısı'nda sıfırlama isteğini etkinleştirmek için: 1. Nios V İşlemci IP Parametre Düzenleyicisi'ni başlatın. 2. Sıfırlama İsteği Kullan ayarında, Sıfırlama İsteği Ekle Arayüzü'nü açın.
seçenek.
Şekil 24. Nios V İşlemci Sıfırlama İsteğini Etkinleştir
reset_req sinyali bir kesme gibi davranır. reset_req sinyalini verdiğinizde, çekirdeğe sıfırlama isteğinde bulunursunuz. Çekirdek, herhangi bir bekleyen veri yolu işleminin tamamlanmasını bekler. Örneğin:ampÖrneğin, bekleyen bir bellek erişim işlemi varsa, çekirdek tam bir yanıt bekler. Benzer şekilde, çekirdek bekleyen herhangi bir talimat yanıtını kabul eder, ancak reset_req sinyalini aldıktan sonra bir talimat isteği göndermez.
Sıfırlama işlemi aşağıdaki akıştan oluşur: 1. Bekleyen tüm işlemleri tamamla 2. Dahili boru hattını temizle 3. Program Sayacını sıfırlama vektörüne ayarla 4. Çekirdeği sıfırla Tüm sıfırlama işlemi birkaç saat döngüsü sürer. reset_req, reset_req_ack onaylanana kadar onaylanmış kalmalıdır; bu, çekirdek sıfırlama işleminin başarıyla tamamlandığını gösterir. Aksi takdirde, çekirdek durumu belirsizleşir.

Nios® V Gömülü İşlemci Tasarım El Kitabı 36

Geri bildirim gönder

2. Quartus Prime Yazılımı ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı 726952 | 2025.07.16
2.4.2.1. Tipik Kullanım Örnekleri
· Sistemdeki diğer FPGA ana bilgisayarları Nios V işlemci önyükleme belleğini başlatana kadar Nios V işlemci çekirdeğinin sıfırlama vektöründen program yürütmeye başlamasını önlemek için, açılışta reset_req sinyalini kullanabilirsiniz. Bu durumda, tüm alt sistem temiz bir donanım sıfırlaması yaşayabilir. Nios V işlemcisi, diğer FPGA ana bilgisayarları işlemci önyükleme belleğini başlatana kadar süresiz olarak sıfırlama isteği durumunda tutulur.
· Sistemin geri kalanını bozmadan Nios V işlemci çekirdeğini sıfırlamanız gereken bir sistemde, çekirdeğin mevcut işlemini temiz bir şekilde durdurmak ve sistem reset_req_ack sinyalini serbest bıraktığında işlemciyi sıfırlama vektöründen yeniden başlatmak için reset_req sinyalini kullanabilirsiniz.
· Harici bir ana bilgisayar, aşağıdaki görevlerin uygulanmasını kolaylaştırmak için sıfırlama isteği arayüzünü kullanabilir:
— Mevcut Nios V işlemci programını durdurun.
— Nios V işlemci önyükleme belleğine yeni bir program yükleyin.
— İşlemcinin yeni programı çalıştırmaya başlamasına izin verin.
Altera, reset_req_ack sinyalinin durumunu izlemek için bir zaman aşımı mekanizması uygulamanızı önerir. Nios V işlemci çekirdeği sonsuz bekleme durumuna düşer ve bilinmeyen bir nedenle durursa, reset_req_ack süresiz olarak devreye giremez. Zaman aşımı mekanizması şunları yapmanızı sağlar:
· Kurtarma zaman aşımı süresini tanımlayın ve sistem düzeyinde sıfırlama ile sistem kurtarma işlemini gerçekleştirin.
· Donanım düzeyinde sıfırlama gerçekleştirin.
2.4.3. Sürüm IP'sini Sıfırla
Altera SDM tabanlı cihazlar, çekirdek yapı mantığını birden fazla sektöre dağıtan paralel, sektör tabanlı bir mimari kullanır. Altera, sıfırlama devresinin ilk girişlerinden biri olarak Reset Release Altera FPGA IP'sini kullanmanızı önerir. Intel® SDM tabanlı cihazlar arasında Stratix® 10 ve AgilexTM cihazları bulunur. Kontrol bloğu tabanlı cihazlar bu gereklilikten etkilenmez.
İlgili Bilgiler
AN 891: Reset Release Altera FPGA IP'sini Kullanma
2.5. Varsayılan Aracı Atama
Platform Designer, hata yanıtı varsayılan aracısı olarak işlev gören varsayılan bir aracı belirlemenize olanak tanır. Belirlediğiniz varsayılan aracı, adres haritasına kodlanmamış erişimler deneyen ana bilgisayarlar için bir hata yanıtı hizmeti sağlar.
Aşağıdaki senaryolar kodlanmamış bir olayı tetikler:
· Veri yolu işlem güvenliği durumu ihlali
· Tanımlanmamış bellek bölgesine işlem erişimi
· İstisna olayı vb.

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 37

2. Quartus Prime Yazılım ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı
726952 | 2025.07.16

Tanımlanmamış işlemlerin varsayılan aracıya yönlendirildiği ve daha sonra Nios V işlemcisine bir hata yanıtıyla yanıt verdiği bu tür olayları işlemek için varsayılan bir aracı atanmalıdır.
İlgili Bilgiler
· Quartus Prime Pro Edition Kullanıcı Kılavuzu: Platform Tasarımcısı. Varsayılan Aracı Belirleme
· Quartus Prime Pro Edition Kullanıcı Kılavuzu: Platform Tasarımcısı. Hata Yanıtı Bağımlı Altera FPGA IP'si
· Github – Qsys için Ek Sıfırlama Bileşenleri

2.6. Yazdırma için UART Aracısı Atama
Yazdırma, yazılım uygulamasında hata ayıklamanın yanı sıra sisteminizin durumunu izlemek için de faydalıdır. Altera, yazılım uygulamasının başlangıç mesajı, hata mesajı ve yürütme ilerleme durumu gibi temel bilgileri yazdırmanızı önerir.
Aşağıdaki durumlarda printf() kütüphane fonksiyonunu kullanmaktan kaçının: · Hiçbir ana bilgisayar çıktıyı okumuyorsa printf() kütüphanesi uygulamanın durmasına neden olur.
Bu J için geçerlidirTAG Yalnızca UART. · printf() kütüphanesi büyük miktarda program belleği tüketir.

2.6.1. J Tarafından Durdurmaların ÖnlenmesiTAG UART

Tablo 23. Geleneksel UART ve JAR Arasındaki FarklarTAG UART

UART Tipi Geleneksel UART

Tanım
Harici bir ana bilgisayarın dinleyip dinlemediğine bakılmaksızın seri verileri iletir. Hiçbir ana bilgisayar seri verileri okumazsa, veriler kaybolur.

JTAG UART

İletilen verileri bir çıkış tamponuna yazar ve tamponu boşaltmak için harici bir ana bilgisayara güvenir.

JTAG UART sürücüsü, çıkış tamponu dolduğunda bekler. JTAG UART sürücüsü, daha fazla aktarım verisi yazmadan önce harici bir ana bilgisayarın çıkış tamponundan okuma yapmasını bekler. Bu işlem, aktarım verilerinin kaybolmasını önler.
Ancak, üretim sırasında olduğu gibi sistem hata ayıklamasının gerekli olmadığı durumlarda, gömülü sistemler J'ye bağlı bir ana bilgisayar olmadan dağıtılır.TAG UART. Sistem J'yi seçtiyseTAG UART aracısı olarak UART, harici bir ana bilgisayara bağlı olmadığı için sistemin durmasına neden olabilir.
J'nin durmasını önlemek içinTAG UART, aşağıdaki seçeneklerden birini uygulayın:

Nios® V Gömülü İşlemci Tasarım El Kitabı 38

Geri bildirim gönder

2. Quartus Prime Yazılım ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı
726952 | 2025.07.16

Tablo 24. J'ye Göre Duraklamanın ÖnlenmesiTAG UART

Seçenekler
UART arayüzü ve sürücüsü mevcut değil
Diğer UART arayüzünü ve sürücüsünü kullanın
J'yi KoruTAG UART arayüzü (sürücüsüz)

Donanım Geliştirme Sırasında (Platform Tasarımcısında)

Yazılım Geliştirme Sırasında (Kartı Destek Paketi Düzenleyicisinde)

J'yi kaldırTAG Sistemden UART

hal.stdin, hal.stdout ve hal.stderr'i None olarak yapılandırın.

J'yi değiştirTAG UART'ı diğer yazılımlarla yapılandırın hal.stdin, hal.stdout ve hal.stderr

UART IP

diğer yumuşak UART IP'leriyle.

J'yi KoruTAG Sistemdeki UART

· Board Support Package Editor'da hal.stdin, hal.stdout ve hal.stderr'i None olarak yapılandırın.
· J'yi devre dışı bırakTAG BSP Sürücüsü sekmesinde UART sürücüsü.

2.7.JTAG Sinyaller
Nios V işlemci hata ayıklama modülü J'yi kullanırTAG Yazılım ELF indirme ve yazılım hata ayıklama arayüzü. Tasarımınızı J ile hata ayıkladığınızdaTAG arayüz, JTAG TCK, TMS, TDI ve TDO sinyalleri tasarımın bir parçası olarak uygulanır. J'yi belirtmekTAG Her Nios V işlemci sisteminde sinyal kısıtlamaları önemli bir sistem tasarımı hususudur ve doğruluk ve kesin davranış için gereklidir.
Altera, herhangi bir tasarımın sistem saat frekansının J'nin en az dört katı olmasını önerirTAG Çip üzerindeki enstrümantasyonun (OCI) düzgün çalışmasını sağlamak için saat frekansı.
İlgili Bilgiler · Quartus® Prime Timing Analizörü Yemek Kitabı: JTAG Sinyaller
J hakkında daha fazla bilgi içinTAG zamanlama kısıtlamaları yönergeleri. · KDB: Niosv-download, boru hattı olmayan bir Nios® V/m işlemcisiyle neden başarısız oluyor?
JTAG frekans 24MHz mi yoksa 16MHz mi?
2.8. Platform Tasarımcısı Sistem Performansını Optimize Etme
Platform Designer, Altera FPGA tasarımları için sistem ara bağlantısının performansının optimize edilmesine yönelik araçlar sağlar.

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 39

2. Quartus Prime Yazılım ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı
726952 | 2025.07.16
Şekil 25. Optimizasyon Örn.amples

Eski sevgiliampŞekilde gösterilen adımlar aşağıdaki adımları göstermektedir:
1. Kritik yolları hafifletmek için Boru Hattı Köprüsü'nü şuraya yerleştirir: a. Talimat Yöneticisi ile aracıları arasında b. Veri Yöneticisi ile aracıları arasında
2. Her bir portu sırasıyla Talimat Yöneticisi ve Veri Yöneticisine tahsis edilmiş şekilde Gerçek Çift Portlu Yonga Üstü RAM'i uygulayın

Nios® V Gömülü İşlemci Tasarım El Kitabı 40

Geri bildirim gönder

2. Quartus Prime Yazılımı ve Platform Tasarımcısı ile Nios V İşlemci Donanım Sistemi Tasarımı 726952 | 2025.07.16
Mevcut araçlardan yararlanma tekniklerini ve her uygulamanın avantajlarını sunan aşağıdaki ilgili bağlantılara bakın.
İlgili Bilgiler · Quartus® Prime Pro Edition Kullanıcı Kılavuzu: Platform Tasarımcısı
Daha fazla bilgi için Platform Designer Sistem Performansını Optimize Etme konusuna bakın. · Quartus® Prime Standard Edition Kullanıcı Kılavuzu: Platform Designer Daha fazla bilgi için Platform Designer Sistem Performansını Optimize Etme konusuna bakın.

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 41

726952 | 2025.07.16 Geri Bildirim Gönder

3. Nios V İşlemci Yazılım Sistemi Tasarımı
Bu bölüm, Nios V işlemci yazılım geliştirme akışını ve gömülü tasarım sisteminizi geliştirirken kullanabileceğiniz yazılım araçlarını açıklamaktadır. İçerik, genel bir bakış açısı sunmaktadır.view Nios V işlemci yazılım sistemini geliştirmeden önce.
Şekil 26. Yazılım Tasarım Akışı
Başlangıç

BSP Düzenleyicisini Kullanarak Platform Tasarımcısında BSP Oluşturun

Nios V Komut Kabuğunu Kullanarak BSP Oluşturun
Uygulama CMake Derlemesini Oluşturun File Nios V Komut Kabuğunun Kullanımı

Not:

BSP ve Uygulama CMake Derlemesini İçe Aktarın File
Nios V İşlemci Uygulamasını kullanarak oluşturun
Intel FPGA için RiscFree IDE

Herhangi bir Nios V İşlemci uygulamasını kullanarak oluşturun
komut satırı kaynak kodu düzenleyicisi, CMake ve Make
emirler
Son

Altera, yazılım geliştirme ve hata ayıklama için bir Altera FPGA geliştirme kiti veya özel bir prototip kartı kullanmanızı önerir. Birçok çevre birimi ve sistem düzeyindeki özellik, yazılımınız yalnızca gerçek bir kart üzerinde çalıştığında kullanılabilir.

© Altera Corporation. Altera, Altera logosu, `a' logosu ve diğer Altera markaları, Altera Corporation'ın ticari markalarıdır. Altera, herhangi bir ürün ve hizmette herhangi bir zamanda ve önceden haber vermeksizin değişiklik yapma hakkını saklı tutar. Altera, burada açıklanan herhangi bir bilgi, ürün veya hizmetin uygulanmasından veya kullanımından, Altera tarafından yazılı olarak açıkça kabul edilmediği sürece hiçbir sorumluluk veya yükümlülük kabul etmez. Altera müşterilerinin, yayınlanan herhangi bir bilgiye güvenmeden ve ürün veya hizmet siparişi vermeden önce cihaz özelliklerinin en son sürümünü edinmeleri önerilir. *Diğer isim ve markalar başkalarının mülkiyetinde olabilir.

3. Nios V İşlemci Yazılım Sistemi Tasarımı 726952 | 2025.07.16
3.1. Nios V İşlemci Yazılım Geliştirme Akışı
3.1.1. Yönetim Kurulu Destek Paketi Projesi
Nios V Kart Destek Paketi (BSP) projesi, sisteme özgü destek kodları içeren özel bir kütüphanedir. BSP, bir Nios V işlemci donanım sistemindeki bir işlemci için özelleştirilmiş bir yazılım çalışma zamanı ortamı sağlar.
Quartus Prime yazılımı, BSP'nin davranışını kontrol eden ayarları değiştirmek için Nios V Board Destek Paketi Düzenleyicisi ve niosv-bsp yardımcı araçlarını sağlar.
Bir BSP aşağıdaki öğeleri içerir: · Donanım soyutlama katmanı · Aygıt sürücüleri · İsteğe bağlı yazılım paketleri · İsteğe bağlı gerçek zamanlı işletim sistemi
3.1.2. Uygulama Projesi
Bir Nios VC/C++ uygulama projesi aşağıdaki özelliklere sahiptir: · Kaynak kod koleksiyonundan ve bir CMakeLists.txt dosyasından oluşur.
— CMakeLists.txt kaynak kodunu derler ve bir BSP ve bir veya daha fazla isteğe bağlı kütüphaneyle bağlantılandırarak bir .elf oluşturur file
· Kaynaklardan biri files main() fonksiyonunu içerir. · Kütüphanelerdeki ve BSP'lerdeki fonksiyonları çağıran kodu içerir.
Altera, Quartus Prime yazılım yardımcı araçlarında Uygulama CMakeLists.txt'ini oluşturmak için niosv-app yardımcı aracını ve Eclipse tabanlı bir ortamda kaynak kodunu değiştirmek için Altera FPGA'ları için RiscFree IDE'yi sağlar.
3.2. Altera FPGA Gömülü Geliştirme Araçları
Nios V işlemcisi, yazılım geliştirme için aşağıdaki araçları destekler: · Grafiksel Kullanıcı Arayüzü (GUI) – Nios V'de bulunan grafiksel geliştirme araçları
Hem Windows* hem de Linux* İşletim Sistemleri (OS). — Nios V Kart Destek Paketi Düzenleyicisi (Nios V BSP Düzenleyicisi) — Altera FPGA'lar için Ashling RiscFree IDE · Komut Satırı Araçları (CLI) – Nios V Komut Kabuğu'ndan başlatılan geliştirme araçları. Her araç, komut satırından erişilebilen yardım biçiminde kendi belgelerini sunar. Nios V Komut Kabuğu'nu açın ve aşağıdaki komutu yazın: –yardım etmek view Yardım menüsü. — Nios V Yardımcı Programları Araçları — File Biçim Dönüştürme Araçları — Diğer Yardımcı Araçlar

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 43

3. Nios V İşlemci Yazılım Sistemi Tasarımı 726952 | 2025.07.16

Tablo 25. GUI Araçları ve Komut Satırı Araçları Görev Özeti

Görev

GUI Aracı

Komut Satırı Aracı

BSP Oluşturma

Nios V BSP Editörü

· Quartus Prime Pro Edition yazılımında: niosv-bsp -c -s=<.qsys file> -t= [SEÇENEKLER] ayarları.bsp
· Quartus Prime Standard Edition yazılımında: niosv-bsp -c -s=<.sopcinfo file> -t= [SEÇENEKLER] ayarları.bsp

Mevcut .bsp'yi kullanarak bir BSP oluşturma file
BSP'yi güncelleme

Nios V BSP Editörü Nios V BSP Editörü

niosv-bsp -g [SEÇENEKLER] ayarları.bsp niosv-bsp -u [SEÇENEKLER] ayarları.bsp

BSP'yi incelemek

Nios V BSP Editörü

niosv-bsp -q -E= [SEÇENEKLER] ayarları.bsp

Bir uygulama oluşturma

–

niosv-uygulaması -a= -b= -s= files dizini> [SEÇENEKLER]

Bir kullanıcı kütüphanesi oluşturma

–

niosv-uygulaması -l= -s= files dizini> -p= [SEÇENEKLER]

Bir uygulamayı değiştirme Bir kullanıcı kitaplığını değiştirme Bir uygulama oluşturma

Altera FPGA'lar için RiscFree IDE
Altera FPGA'lar için RiscFree IDE
Altera FPGA'lar için RiscFree IDE

Herhangi bir komut satırı kaynak düzenleyicisi
Herhangi bir komut satırı kaynak düzenleyicisi
· yapmak · yapmak

Bir kullanıcı kütüphanesi oluşturma

Altera FPGA'lar için RiscFree IDE

· yapmak · yapmak

ELF uygulamasını indirme
.elf'i dönüştürme file

Altera FPGA'lar için RiscFree IDE
–

niosv-indir
· elf2flash · elf2hex

İlgili Bilgiler
Altera FPGA'lar için Ashling RiscFree Entegre Geliştirme Ortamı (IDE) Kullanıcı Kılavuzu

3.2.1. Nios V İşlemci Kartı Destek Paketi Düzenleyicisi
Nios V işlemci BSP Düzenleyicisi'ni aşağıdaki görevleri gerçekleştirmek için kullanabilirsiniz: · Bir Nios V işlemci BSP projesi oluşturun veya değiştirin · Ayarları, bağlayıcı bölgelerini ve bölüm eşlemelerini düzenleyin · Yazılım paketlerini ve aygıt sürücülerini seçin.
BSP Editör'ün yetenekleri arasında niosv-bsp yardımcı programlarının yetenekleri de yer alır. BSP Editör'de oluşturulan herhangi bir proje, komut satırı yardımcı programları kullanılarak da oluşturulabilir.

Nios® V Gömülü İşlemci Tasarım El Kitabı 44

Geri bildirim gönder

3. Nios V İşlemci Yazılım Sistemi Tasarımı 726952 | 2025.07.16

Not:

Quartus Prime Standard Edition yazılımı için, BSP Editor GUI'sini çağırma adımları için AN 980: Nios V İşlemci Quartus Prime Yazılım Desteği'ne bakın.

BSP Düzenleyicisini başlatmak için şu adımları izleyin: 1. Platform Tasarımcısını açın ve şuraya gidin: File menü.
a. Mevcut bir BSP ayarını açmak için file, Aç'ı tıklayın… b. Yeni bir BSP oluşturmak için Yeni BSP…'yi tıklayın. 2. BSP Düzenleyici sekmesini seçin ve uygun ayrıntıları sağlayın.

Şekil 27. BSP Düzenleyicisini Başlatın

İlgili Bilgiler AN 980: Nios V İşlemci Quartus Prime Yazılım Desteği
3.2.2. Altera FPGA'lar için RiscFree IDE
Altera FPGA'lar için RiscFree IDE, Nios V işlemcisi için Eclipse tabanlı bir IDE'dir. Altera, Nios V işlemci yazılımını bu IDE'de geliştirmenizi aşağıdaki nedenlerden dolayı önerir: · Özellikler, Nios V ile uyumlu olacak şekilde geliştirilmiş ve doğrulanmıştır.
· İşlemci oluşturma akışını sağlayan tüm gerekli araç zincirleri ve destekleyici araçlarla donatılmıştır
Nios V işlemci geliştirmeye kolayca başlamak için.
İlgili Bilgiler Ashling RiscFree Entegre Geliştirme Ortamı (IDE) Altera FPGA'lar için Kullanıcı Kılavuzu
3.2.3. Nios V Yardımcı Programları
Komut satırına yazılan veya bir betiğe yerleştirilen komutlarla Nios V programları oluşturabilir, değiştirebilir ve oluşturabilirsiniz. Bu bölümde açıklanan Nios V komut satırı araçları şunlardır: /niosv/bin dizini.

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 45

3. Nios V İşlemci Yazılım Sistemi Tasarımı 726952 | 2025.07.16

Tablo 26. Nios V Yardımcı Programları Araçları

Komut Satırı Araçları

Özet

niosv-app niosv-bsp niosv-download niosv-shell niosv-stack-report

Bir uygulama projesi oluşturmak ve yapılandırmak için.
BSP ayarlarını oluşturmak veya güncellemek için file ve BSP'yi yaratın files. ELF'yi indirmek için file Nios® V işlemcisine.
Nios V Komut Kabuğu'nu açmak için. Uygulamanızın kullanabileceği kalan bellek alanı hakkında bilgi edinmek için yığın veya yığın kullanımı için .elf.

3.2.4. File Biçim Dönüştürme Araçları

File Verileri bir yardımcı programdan diğerine aktarırken bazen biçim dönüştürme gerekli olabilir. file biçim dönüştürme araçları
yazılım kurulum dizini>/niosv/bin dizini.

Tablo 27. File Biçim Dönüştürme Araçları

Komut Satırı Araçları elf2flash elf2hex

Özet .elf'i çevirmek için file Flash bellek programlama için .srec formatına. .elf'i çevirmek için file Bellek başlatma için .hex biçimine.

3.2.5. Diğer Yardımcı Araçlar

Nios V işlemci tabanlı bir sistem kurarken aşağıdaki komut satırı araçlarına ihtiyaç duyabilirsiniz. Bu komut satırı araçları Intel tarafından sağlanır. /quartus/bin veya edinildi
açık kaynaklı araçlar.

Tablo 28. Diğer Komut Satırı Araçları

Komut Satırı Araçları

Tip

Özet

juart-terminal

Intel tarafından sağlanan

Stdout ve stderr'i izlemek ve bir Nios® V işlemcisine girdi sağlamak için
stdin aracılığıyla alt sistem. Bu araç yalnızca J için geçerlidirTAG Nios® V işlemcisine bağlandığında UART IP.

açıkocd

Intel tarafından sağlanan OpenOCD'yi çalıştırmak için.

openocd-cfg-gen

Intel tarafından sağlanan · OpenOCD yapılandırmasını oluşturmak için file· J'yi görüntülemek içinTAG zincir cihaz indeksi.

Nios® V Gömülü İşlemci Tasarım El Kitabı 46

Geri bildirim gönder

726952 | 2025.07.16 Geri Bildirim Gönder
4. Nios V İşlemci Yapılandırması ve Önyükleme Çözümleri
Nios V işlemcisini, farklı bellek konumlarından yazılımları önyükleyip çalıştıracak şekilde yapılandırabilirsiniz. Önyükleme belleği, Dörtlü Seri Çevre Birimi Arabirimi (QSPI) flash belleği, Çip Üzerinde Bellek (OCRAM) veya Sıkı Bağlantılı Bellek'tir (TCM).
İlgili Bilgiler · Sayfa 193'teki Güçlendirme Tetikleyici Koşulları · Güçlendirme Tetikleyicileri
Güçlendirme tetikleyicileri hakkında daha fazla bilgi için.
4.1. Giriş
Nios V işlemcisi iki tür önyükleme işlemini destekler: · alt_load() işlevi kullanılarak Yerinde Yürütme (XIP) · Önyükleme kopyalayıcısı kullanılarak RAM'e kopyalanan program. Nios V gömülü program geliştirme, donanım soyutlama katmanına (HAL) dayanır. HAL, ilgili bağlayıcı bölümlerini önyükleme sırasında önyükleme belleğinden çalışma zamanı konumlarına kopyalayan küçük bir önyükleme yükleyici programı (önyükleme kopyalayıcısı olarak da bilinir) sağlar. Program ve veri belleği çalışma zamanı konumlarını, Kart Destek Paketi (BSP) Düzenleyicisi ayarlarını değiştirerek belirleyebilirsiniz. Bu bölüm şunları açıklar: · Nios V işlemci sisteminizi önyüklemeye göre başlatan Nios V işlemci önyükleme kopyalayıcısı
Önyükleme belleği seçimi · Nios V işlemci önyükleme seçenekleri ve genel akış · Seçili önyükleme belleği için Nios V programlama çözümleri
4.2. Uygulamaları Bağlama
Nios V işlemci projesini oluşturduğunuzda, BSP Editörü bağlayıcıyla ilgili iki proje oluşturur files: · linker.x: Bağlayıcı komutu file oluşturulan uygulamanın yapılmasıfile kullanımlar
.elf ikili dosyasını oluşturmak için file· linker.h: Bağlayıcı bellek düzeni hakkında bilgi içerir. BSP projesinde yaptığınız tüm bağlayıcı ayar değişiklikleri, bu iki bağlayıcının içeriğini etkiler. files. Her Nios V işlemci uygulaması aşağıdaki bağlayıcı bölümlerini içerir:
© Altera Corporation. Altera, Altera logosu, `a' logosu ve diğer Altera markaları, Altera Corporation'ın ticari markalarıdır. Altera, herhangi bir ürün ve hizmette herhangi bir zamanda ve önceden haber vermeksizin değişiklik yapma hakkını saklı tutar. Altera, burada açıklanan herhangi bir bilgi, ürün veya hizmetin uygulanmasından veya kullanımından, Altera tarafından yazılı olarak açıkça kabul edilmediği sürece hiçbir sorumluluk veya yükümlülük kabul etmez. Altera müşterilerinin, yayınlanan herhangi bir bilgiye güvenmeden ve ürün veya hizmet siparişi vermeden önce cihaz özelliklerinin en son sürümünü edinmeleri önerilir. *Diğer isim ve markalar başkalarının mülkiyetinde olabilir.

4. Nios V İşlemci Yapılandırması ve Önyükleme Çözümleri 726952 | 2025.07.16

Tablo 29. Bağlayıcı Bölümleri

.metin

Bağlayıcı Bölümleri

.rodata

.rwdata

.bss

.yığın

Açıklamalar Çalıştırılabilir kod. Programın yürütülmesinde kullanılan salt okunur veriler. Programın yürütülmesinde kullanılan okuma-yazma verilerini depolar. Başlatılmamış statik verileri içerir. Dinamik olarak ayrılmış belleği içerir. Fonksiyon çağrı parametrelerini ve diğer geçici verileri depolar.

.elf'e ek bağlayıcı bölümler ekleyebilirsiniz file Özel kod ve verileri tutmak için. Bu bağlayıcı bölümleri, fiziksel bellek aygıtları ve adreslerine karşılık gelecek şekilde tanımlanmış adlandırılmış bellek bölgelerine yerleştirilir. Varsayılan olarak, BSP Editörü bu bağlayıcı bölümlerini otomatik olarak oluşturur. Ancak, belirli bir uygulama için bağlayıcı bölümlerini kontrol edebilirsiniz.

4.2.1. Bağlantı Davranışı
Bu bölümde BSP Düzenleyicisi'nin varsayılan bağlantı davranışı ve bağlantı davranışının nasıl kontrol edileceği açıklanmaktadır.

4.2.1.1. Varsayılan BSP Bağlantısı
BSP yapılandırması sırasında araçlar aşağıdaki adımları otomatik olarak gerçekleştirir:
1. Bellek bölgesi adlarını atayın: Her sistem bellek aygıtına bir ad atayın ve her adı bağlayıcıya ekleyin file bir hafıza bölgesi olarak.
2. En büyük belleği bulun: Bağlayıcıdaki en büyük okuma ve yazma bellek bölgesini belirleyin file.
3. Bağlayıcı bölümlerini atayın: Varsayılan bağlayıcı bölümlerini (.text, .rodata, .rwdata, .bss, .heap ve .stack) önceki adımda belirlenen bellek bölgesine yerleştirin.
4. Yaz files: linker.x ve linker.h'yi yazın files.
Bağlayıcı bölüm tahsis şeması genellikle yazılım geliştirme süreci boyunca işe yarar çünkü bellek yeterince büyükse uygulamanın çalışması garanti edilir.
Varsayılan bağlantı davranışına ilişkin kurallar, Altera tarafından oluşturulan bsp-set-defaults.tcl ve bsp-linker-utils.tcl Tcl betiklerinde bulunur. /niosv/scripts/bsp-defaults dizini. niosv-bsp komutu bu betikleri çağırır. Bu betikleri doğrudan değiştirmeyin.

Nios® V Gömülü İşlemci Tasarım El Kitabı 48

Geri bildirim gönder

4. Nios V İşlemci Yapılandırması ve Önyükleme Çözümleri 726952 | 2025.07.16

4.2.1.2. Yapılandırılabilir BSP Bağlantısı
Varsayılan bağlantı davranışını BSP Düzenleyicisi'nin Bağlayıcı Betiği sekmesinde yönetebilirsiniz. Bağlayıcı betiğini aşağıdaki yöntemleri kullanarak düzenleyin: · Bir bellek bölgesi ekleyin: Bir bellek bölgesi adını fiziksel bir bellek aygıtına eşler. · Bir bölüm eşlemesi ekleyin: Bir bölüm adını bir bellek bölgesine eşler. BSP
Editör, şunları yapmanıza olanak tanır: view Değişiklik yapmadan önce ve sonra bellek haritası.

4.3. Nios V İşlemci Önyükleme Yöntemleri

Altera FPGA aygıtlarında Nios V işlemcisini başlatmanın birkaç yöntemi vardır. Nios V işlemcisini başlatma yöntemleri, flash bellek seçimine ve aygıt ailelerine göre değişiklik gösterir.

Tablo 30. İlgili Önyükleme Seçenekleriyle Desteklenen Flash Bellekler

Desteklenen Önyükleme Bellekleri

Cihaz

Çip Üzerinde Flash (Dahili yapılandırma için)

Sadece en fazla 10 cihaz (On-Chip Flash IP ile)

Genel Amaçlı QSPI Flash (yalnızca kullanıcı verileri için)

Desteklenen tüm FPGA cihazları (Genel Seri Flash Arayüzü FPGA IP ile)

QSPI Flash Yapılandırması (Aktif Seri yapılandırması için)

Kontrol bloğu tabanlı
cihazlar (Genel ile)
Seri Flaş Arayüzü Intel FPGA IP)(2)

Nios V İşlemci Önyükleme Yöntemleri

Uygulama Çalışma Zamanı Konumu

Önyükleme Fotokopisi

Nios V işlemci uygulaması On-Chip Flash'tan yerinde çalıştırılıyor

Çip Üzerinde Flash (XIP) + OCRAM/Harici RAM (yazılabilir veri bölümleri için)

alt_load() fonksiyonu

Önyükleme kopyalayıcısı kullanılarak On-Chip Flash'tan RAM'e kopyalanan Nios V işlemci uygulaması

OCRAM/Harici RAM

GSFI aracılığıyla Önyükleyiciyi Yeniden Kullanma

Nios V işlemci uygulaması genel amaçlı QSPI flaşından yerinde yürütülüyor

Genel amaçlı QSPI flash (XIP) + OCRAM/Harici RAM (yazılabilir veri bölümleri için)

alt_load() fonksiyonu

Önyükleme kopyalayıcısı kullanılarak genel amaçlı QSPI flaşından RAM'e kopyalanan Nios V işlemci uygulaması

OCRAM/Harici RAM

GSFI aracılığıyla önyükleyici

Nios V işlemci uygulaması QSPI flash yapılandırmasından yerinde yürütülür

Yapılandırma QSPI flash (XIP) + OCRAM/ Harici RAM (yazılabilir veri bölümleri için)

alt_load() fonksiyonu

Nios V işlemci uygulaması, önyükleme kopyalayıcısı kullanılarak QSPI flaş yapılandırmasından RAM'e kopyalandı

OCRAM/ GSFI üzerinden Harici RAM Önyükleyici devam ediyor…

(2) Cihaz listesi için AN 980: Nios V İşlemci Quartus Prime Yazılım Desteği'ne bakın.

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 49

4. Nios V İşlemci Yapılandırması ve Önyükleme Çözümleri 726952 | 2025.07.16

Desteklenen Önyükleme Bellekleri
Çip Üzerinde Bellek (OCRAM) Sıkı Bağlantılı Bellek (TCM)

Cihaz
SDM tabanlı cihazlar (Posta Kutusu İstemcisi Intel FPGA IP ile). (2)
Desteklenen tüm Altera FPGA cihazları (2)
Desteklenen tüm Altera FPGA cihazları(2)

Nios V İşlemci Önyükleme Yöntemleri
Nios V işlemci uygulaması, önyükleme kopyalayıcısı kullanılarak QSPI flaş yapılandırmasından RAM'e kopyalandı
OCRAM'dan Nios V işlemci uygulaması yerinde çalıştırılıyor
TCM'den Nios V işlemci uygulaması yerinde çalıştırılıyor

Uygulama Çalışma Zamanı Konumu

Önyükleme Fotokopisi

OCRAM/ SDM aracılığıyla Harici RAM Önyükleyici

ORAM

alt_load() fonksiyonu

Talimat TCM (XIP) Yok + Veri TCM (yazılabilir veri bölümleri için)

Şekil 28. Nios V İşlemci Önyükleme Akışı

Sıfırla

İşlemci sıfırlama vektörüne atlıyor (önyükleme kodu başlangıcı)

Uygulama kodu başka bir bellek konumuna kopyalanabilir (önyükleme seçeneklerine bağlı olarak)
Önyükleme kodu işlemciyi başlatır

Önyükleme seçeneklerine bağlı olarak, önyükleme kodu veri/kod için başlangıç değerlerini başka bir bellek alanına kopyalayabilir (alt_load)
Önyükleme kodu uygulama kodunu ve veri belleği alanını başlatır
Önyükleme kodu tüm sistem çevre birimlerini HAL sürücüleri (alt_main) ile başlatır
Ana giriş
İlgili Bilgiler · Genel Seri Flash Arayüzü Altera FPGA IP Kullanıcı Kılavuzu
Nios® V Gömülü İşlemci Tasarım El Kitabı 50

Geri bildirim gönder

4. Nios V İşlemci Yapılandırması ve Önyükleme Çözümleri 726952 | 2025.07.16
· Mailbox Client Altera FPGA IP Kullanıcı Kılavuzu · AN 980: Nios V İşlemci Quartus Prime Yazılım Desteği
4.4. Nios V İşlemci Önyükleme Yöntemlerine Giriş
Nios V işlemci sistemleri, işlemcinin uygulama programını çalıştırmaya başlayabilmesi için yazılım görüntülerinin sistem belleğinde yapılandırılmasını gerektirir. Varsayılan bağlayıcı bölümleri için Bağlayıcı Bölümleri'ne bakın.
BSP Editörü, aşağıdaki işlevleri gerçekleştiren bir bağlayıcı betiği oluşturur: · İşlemci yazılımının bağlayıcı ayarlarına uygun şekilde bağlanmasını sağlar
BSP düzenleyicisinin ve yazılımın bellekte nerede bulunduğunu belirler. · İşlemcinin kod bölgesini bellek bileşenine göre konumlandırır
atanmış bellek bileşenleri.
Aşağıdaki bölümde mevcut Nios V işlemci önyükleme yöntemleri kısaca açıklanmaktadır.
4.4.1. Önyükleme Flash'ından Nios V İşlemci Uygulamasının Yerinde Çalıştırılması
Altera, flaş denetleyicilerini, sistem sıfırlandığında önyükleme flaş adres alanına Nios V işlemcisinin, bellek denetleyicisini veya bellek aygıtlarını başlatmaya gerek kalmadan anında erişebileceği şekilde tasarladı. Bu, Nios V işlemcisinin, kodu başka bir bellek türüne kopyalamak için bir önyükleme kopyalayıcısı kullanmadan, önyükleme aygıtlarında depolanan uygulama kodunu doğrudan yürütmesini sağlar. Flaş denetleyiciler şunlardır: · Çip Üzerinde Flaş IP'li Çip Üzerinde Flaş (yalnızca MAX® 10 aygıtta) · Genel Seri Flaş Arabirim IP'li Genel amaçlı QSPI flaş · Genel Seri Flaş Arabirim IP'li Yapılandırma QSPI flaş (MAX 10 hariç)
cihazlar)
Nios V işlemci uygulaması önyükleme flaşından yerinde yürütüldüğünde, BSP Düzenleyicisi aşağıdaki işlevleri gerçekleştirir: · .text bağlayıcı bölümlerini önyükleme flaş bellek bölgesine ayarlar. · .bss, .rodata, .rwdata, .stack ve .heap bağlayıcı bölümlerini RAM'e ayarlar
Bellek bölgesi. Sistem sıfırlandığında veri bölümlerini (.rodata, .rwdata, .exceptions) RAM'e kopyalamak için BSP Ayarları'nda alt_load() işlevini etkinleştirmeniz gerekir. Kod bölümü (.text), önyükleme flash bellek bölgesinde kalır.
İlgili Bilgiler · Genel Seri Flash Arayüzü Altera FPGA IP Kullanıcı Kılavuzu · Altera MAX 10 Kullanıcı Flash Bellek Kullanıcı Kılavuzu
4.4.1.1. alt_load()
BSP Editörünü kullanarak HAL kodunda alt_load() fonksiyonunu etkinleştirebilirsiniz.
Yerinde yürütme önyükleme akışında kullanıldığında, alt_load() işlevi aşağıdaki görevleri gerçekleştirir:

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 51

4. Nios V İşlemci Yapılandırması ve Önyükleme Çözümleri 726952 | 2025.07.16

· BSP ayarlarına göre bellek bölümlerini RAM'e kopyalayan mini bir önyükleme kopyalayıcısı olarak çalışır.
· Veri bölümlerini (.rodata, .rwdata, .exceptions) RAM'e kopyalar, ancak kod bölümlerini (.text) kopyalamaz. Kod bölümü (.text) salt okunur bir bölümdür ve önyükleme flash bellek bölgesinde kalır. Bu bölümlendirme, RAM kullanımını en aza indirmeye yardımcı olur, ancak flash belleğe erişimler, yonga üstü RAM'e erişimlerden daha yavaş olduğundan kod yürütme performansını sınırlayabilir.

Aşağıdaki tabloda BSP Editör ayarları ve işlevleri listelenmiştir:

Tablo 31. BSP Düzenleyici Ayarları
BSP Düzenleyici Ayarı hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Fonksiyon alt_load() fonksiyonunu etkinleştirir. alt_load(), .rodata bölümünü RAM'e kopyalar. alt_load(), .rwdata bölümünü RAM'e kopyalar. alt_load(), .exceptions bölümünü RAM'e kopyalar.

4.4.2. Önyükleme Kopyalayıcısı Kullanılarak Önyükleme Flaşından RAM'e Kopyalanan Nios V İşlemci Uygulaması
Nios V işlemcisi ve HAL, çoğu Nios V işlemci uygulaması için yeterli işlevsellik sağlayan ve Nios V yazılım geliştirme akışıyla birlikte uygulanması kolay olan bir önyükleme kopyalayıcısı içerir.
Uygulama bir önyükleme kopyalayıcısı kullandığında, tüm bağlayıcı bölümlerini (.text, .heap, .rwdata, .rodata, .bss, .stack) dahili veya harici bir RAM'e ayarlar. Bir Nios V işlemci uygulamasını önyükleme flash belleğinden dahili veya harici RAM'e yürütmek üzere kopyalamak için önyükleme kopyalayıcısını kullanmak, yürütme performansını iyileştirmeye yardımcı olur.
Bu önyükleme seçeneği için, sistem sıfırlandığında Nios V işlemcisi önyükleme kopyalayıcı yazılımını çalıştırmaya başlar. Yazılım, uygulamayı önyükleme flash belleğinden dahili veya harici RAM'e kopyalar. İşlem tamamlandığında, Nios V işlemcisi program kontrolünü uygulamaya aktarır.

Not:

Eğer önyükleme kopyalayıcısı flash'taysa, alt_load() fonksiyonunun çağrılmasına gerek yoktur çünkü ikisi de aynı amaca hizmet eder.

4.4.2.1. Genel Seri Flash Arayüzü Üzerinden Nios V İşlemci Önyükleyicisi
GSFI üzerinden Önyükleyici, kontrol bloğu tabanlı aygıtlarda QSPI flaş belleğini destekleyen Nios V işlemci önyükleme kopyalayıcısıdır. GSFI üzerinden Önyükleyici aşağıdaki özellikleri içerir:
· Yazılım uygulamasını kalıcı bellekte bulur.
· Yazılım uygulama görüntüsünü açar ve RAM'e kopyalar.
· Kopyalama tamamlandıktan sonra işlemci yürütmesini otomatik olarak RAM'deki uygulama koduna geçirir.

Nios® V Gömülü İşlemci Tasarım El Kitabı 52

Geri bildirim gönder

4. Nios V İşlemci Yapılandırması ve Önyükleme Çözümleri 726952 | 2025.07.16

Önyükleme görüntüsü, önyükleme kopyalayıcısının hemen ardından bulunur. Nios V işlemci sıfırlama ofsetinin önyükleme kopyalayıcısının başlangıcını gösterdiğinden emin olmanız gerekir. Şekil: GSFI üzerinden Önyükleyicili QSPI Flash için Bellek Haritası. GSFI üzerinden Önyükleyicili QSPI Flash için bellek haritası, önyükleme kopyalayıcısı kullanıldığında QSPI flash için flaş bellek haritasını gösterir. Bu bellek haritası, flaş belleğin FPGA görüntüsünü ve uygulama yazılımını depoladığını varsayar.

Tablo 32. Nios V İşlemci Çekirdeği için GSFI aracılığıyla Önyükleyici

Nios V İşlemci Çekirdeği
Nios V/m işlemci

GSFI aracılığıyla önyükleyici File Konum
/niosv/bileşenler/önyükleyici/ niosv_m_bootloader.srec

Nios V/g işlemci

/niosv/bileşenler/önyükleyici/ niosv_g_bootloader.srec

Şekil 29. GSFI aracılığıyla Önyükleyici ile QSPI Flash için Bellek Haritası

Müşteri Verileri (*.hex)

Uygulama Kodu

Not:

Vektör Ofsetini Sıfırla

Önyükleme Fotokopisi

0x01E00000

FPGA Görüntüsü (*.sof)

0x00000000

1. Bellek haritasının başlangıcında FPGA görüntüsü, ardından önyükleme kopyalayıcısı ve uygulama kodundan oluşan verileriniz bulunur.
2. Platform Designer'da Nios V işlemci sıfırlama ofsetini ayarlamalı ve önyükleme kopyalayıcısının başlangıcına yönlendirmelisiniz.
3. FPGA görüntüsünün boyutu bilinmiyor. Kesin boyutu ancak Quartus Prime projesi derlendikten sonra öğrenebilirsiniz. Altera FPGA görüntüsünün boyutu için bir üst sınır belirlemelisiniz. Örneğin:ampÖrneğin, FPGA görüntüsünün boyutunun 0x01E00000'den küçük olduğu tahmin ediliyorsa, Platform Tasarımcısı'nda Sıfırlama Ofsetini 0x01E00000 olarak ayarlayın; bu aynı zamanda önyükleme kopyalayıcısının başlangıcıdır.
4. İyi bir tasarım uygulaması, yazılım uygulaması güncellendiğinde FPGA görüntüsünün kısmen silinmesini önlemek için sıfırlama vektörü ofsetini flaş sektörü sınırında ayarlamaktır.

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 53

4. Nios V İşlemci Yapılandırması ve Önyükleme Çözümleri 726952 | 2025.07.16

4.4.2.2. Güvenli Aygıt Yöneticisi aracılığıyla Nios V İşlemci Önyükleyicisi
Güvenli Aygıt Yöneticisi (SDM) aracılığıyla Önyükleyici, işlemci önyüklemesi için Mailbox Client Altera FPGA IP HAL sürücüsünü kullanan bir HAL uygulama kodudur. Altera, Nios V işlemcisini önyüklemek için SDM tabanlı aygıtlarda yapılandırma QSPI flash'ı kullanırken bu önyükleyici uygulamasını önerir.
Sistem sıfırlandığında, Nios V işlemcisi ilk önce SDM aracılığıyla küçük bir yonga üstü bellekten Bootloader'ı başlatır ve Mailbox Client IP'sini kullanarak yapılandırma QSPI flash'ıyla iletişim kurmak için Bootloader'ı SDM aracılığıyla çalıştırır.
SDM üzerinden Önyükleyici aşağıdaki görevleri gerçekleştirir: · Nios V yazılımını QSPI flash yapılandırmasında bulur. · Nios V yazılımını çip üzerindeki RAM'e veya harici RAM'e kopyalar. · İşlemci yürütmesini çip üzerindeki RAM'deki Nios V yazılımına geçirir veya
harici RAM.
İşlem tamamlandıktan sonra, SDM aracılığıyla Önyükleyici program kontrolünü kullanıcı uygulamasına aktarır. Altera, SDM aracılığıyla Önyükleyici için Bellek Organizasyonu bölümünde açıklandığı gibi bellek organizasyonunu önerir.
Şekil 30. SDM İşlem Akışı aracılığıyla Önyükleyici

Yapılandırma

Flaş

Nios V Yazılımı

SDM

SDM Tabanlı FPGA Cihazı

Posta Kutusu İstemcisi IP'si

FPGA Mantık Nios V

4 Harici RAM
Nios V Yazılımı

Çip Üzerinde 4

EMIF

Veri deposu

Çip Üzerinde Bellek

Nios V

Yazılım

SDM aracılığıyla önyükleyici

1. Nios V işlemci, Bootloader'ı yonga üzerindeki bellekten SDM aracılığıyla çalıştırır.
2. Bootloader, SDM aracılığıyla yapılandırma flaşı ile haberleşir ve Nios V yazılımını bulur.
3. SDM üzerinden Bootloader, Nios V yazılımını Configuration Flash'tan çip üzerindeki RAM'e / harici RAM'e kopyalar.
4. SDM üzerinden bootloader, Nios V işlemcinin çalışmasını çip üzerindeki RAM/harici RAM'deki Nios V yazılımına aktarır.

4.4.3. OCRAM'dan Nios V İşlemci Uygulaması Yerinde Çalıştırma
Bu yöntemde, Nios V işlemci sıfırlama adresi, yonga üstü belleğin (OCRAM) taban adresine ayarlanır. Uygulama ikili dosyası (.hex) file FPGA yapılandırıldığında, donanım tasarımı Quartus Prime yazılımında derlendikten sonra OCRAM'a yüklenir. Nios V işlemcisi sıfırlandıktan sonra uygulama çalışmaya başlar ve giriş noktasına doğru ilerler.

Nios® V Gömülü İşlemci Tasarım El Kitabı 54

Geri bildirim gönder

4. Nios V İşlemci Yapılandırması ve Önyükleme Çözümleri 726952 | 2025.07.16

Not:

· OCRAM'dan gelen Execute-In-Place, sistem sıfırlaması sırasında Nios V işlemci uygulaması zaten yerinde olduğundan önyükleme kopyalayıcısına ihtiyaç duymaz.
· Altera, gömülü yazılımın FPGA aygıt görüntüsünü yeniden yapılandırmadan sıfırlandığında aynı şekilde davranmasını sağlamak için bu önyükleme yöntemi için alt_load()'un etkinleştirilmesini önerir.
· Sistem sıfırlandığında .rwdata bölümünü kopyalamak için BSP Ayarları'nda alt_load() işlevini etkinleştirmeniz gerekir. Bu yöntemde, başlatılan değişkenlerin başlangıç değerleri, program yürütülürken üzerine yazılmasını önlemek için ilgili değişkenlerden ayrı olarak saklanır.

4.4.4. TCM'den Nios V İşlemci Uygulamasının Yerinde Çalıştırılması
Yerinde yürütme yöntemi, Nios V işlemci sıfırlama adresini sıkı bağlı belleğin (TCM) temel adresine ayarlar. Uygulama ikili dosyası (.hex) file Quartus Prime yazılımında donanım tasarımını derledikten sonra FPGA'yı yapılandırdığınızda TCM'ye yüklenir. Nios V işlemcisi sıfırlandıktan sonra uygulama çalışmaya başlar ve giriş noktasına doğru ilerler.

Not:

TCM'den Yürütme-Yerinde, önyükleme kopyalayıcısına ihtiyaç duymaz çünkü Nios V işlemci uygulaması sistem sıfırlamasında zaten yerindedir.

4.5. Yonga Üzerindeki Flash'tan (UFM) Nios V İşlemci Önyüklemesi

Nios V işlemcisinin yonga üstü flaştan (UFM) önyükleme yapması ve yazılımı çalıştırması, MAX 10 FPGA aygıtlarında mevcuttur. Nios V işlemcisi, Dahili Yapılandırma modunda Yonga Üstü Flaş kullanarak aşağıdaki iki önyükleme seçeneğini destekler:
· Nios V işlemci uygulaması On-Chip Flash'tan yerinde çalıştırılır.
· Nios V işlemci uygulaması On-Chip Flash'tan RAM'e boot copyer kullanılarak kopyalanır.

Tablo 33. Desteklenen Flash Bellekler ve İlgili Önyükleme Seçenekleri

Desteklenen Önyükleme Bellekleri

Nios V Önyükleme Yöntemleri

Uygulama Çalışma Zamanı Konumu

Önyükleme Fotokopisi

Yalnızca MAKSİMUM 10 cihaz (OnChip Flash IP ile)

Nios V işlemci uygulaması On-Chip Flash'tan yerinde çalıştırılıyor
Önyükleme kopyalayıcısı kullanılarak On-Chip Flash'tan RAM'e kopyalanan Nios V işlemci uygulaması

Çip Üzerinde Flash (XIP) + OCRAM/Harici RAM (yazılabilir veri bölümleri için)

alt_load() fonksiyonu

OCRAM/Harici RAM

GSFI aracılığıyla Önyükleyiciyi Yeniden Kullanma

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 55

4. Nios V İşlemci Yapılandırması ve Önyükleme Çözümleri 726952 | 2025.07.16

Şekil 31.

Tasarım, Yapılandırma ve Önyükleme Akışı
Tasarım · Platform Designer'ı kullanarak Nios V İşlemci tabanlı projenizi oluşturun. · Sistem tasarımında harici RAM veya çip üzerinde RAM olduğundan emin olun.

FPGA Yapılandırması ve Derlemesi
· Platform Designer ve Quartus Prime yazılımlarında On-chip Flash IP'de aynı dahili yapılandırma modunu ayarlayın. · Nios V işlemci sıfırlama aracısını On-chip Flash olarak ayarlayın. · Tercih ettiğiniz UFM başlatma yöntemini seçin. · Tasarımınızı Platform Designer'da oluşturun. · Projenizi Quartus Prime yazılımında derleyin.

Kullanıcı Uygulaması BSP Projesi · .sopcinfo tabanlı Nios V işlemci HAL BSP'si oluşturun file Platform Designer tarafından oluşturuldu. · Nios V işlemci BSP ayarlarını ve BSP Editor'da Linker Script'i düzenleyin. · BSP projesi oluşturun.
Kullanıcı Uygulaması APP Projesi · Nios V işlemci uygulama kodunu geliştirin. · Nios V işlemci uygulamasını derleyin ve Nios V işlemci uygulamasını (.hex) oluşturun. file· Intel FPGA On-Chip Flash IP'de Initialize memory content seçeneğini işaretlediyseniz projenizi Quartus Prime yazılımında yeniden derleyin.

Programlama FileDönüştürme, İndirme ve Çalıştırma · Çip Üzerinde Flash .pof Oluşturma file Dönüştürme Programlamasını kullanarak FileQuartus Prime yazılımındaki bir özellik.
· .pof dosyasını programlayın file MAX 10 cihazınıza. · Donanımınızı kapatıp açın.
4.5.1. MAX 10 FPGA Çip Üzerinde Flash Açıklaması
MAX 10 FPGA aygıtları, iki parçaya ayrılmış çip üstü flaş içerir: · Yapılandırma Flaş Belleği (CFM) — donanım yapılandırma verilerini depolar
MAKSİMUM 10 FPGA. · Kullanıcı Flash Belleği (UFM) — kullanıcı verilerini veya yazılım uygulamalarını depolar.
MAX 10 cihazının UFM mimarisi, yumuşak ve sert IP'lerin birleşimidir. UFM'ye yalnızca Quartus Prime yazılımındaki On-Chip Flash IP Core'u kullanarak erişebilirsiniz.
Yonga Üzerindeki Flash IP çekirdeği aşağıdaki özellikleri destekler: · UFM ve CFM sektörlerine (Platform Tasarımcısında etkinleştirilmişse) okuma veya yazma erişimleri
Avalon MM veri ve kontrol köle arayüzünü kullanarak. · Sayfa silme, sektör silme ve sektör yazmayı destekler. · Çeşitli EDA simülasyon araçlarını kullanarak UFM okuma/yazma erişimleri için simülasyon modeli.

Nios® V Gömülü İşlemci Tasarım El Kitabı 56

Geri bildirim gönder

4. Nios V İşlemci Yapılandırması ve Önyükleme Çözümleri 726952 | 2025.07.16

Tablo 34. MAX 10 FPGA Aygıtlarındaki Çip Üzerindeki Flaş Bölgeleri

Flaş Bölgeleri

İşlevsellik

Yapılandırma Flash Belleği (CFM0-2 sektörleri)

FPGA yapılandırması file depolamak

Kullanıcı Flash Belleği (UFM0-1 sektörleri)

Nios V işlemci uygulaması ve kullanıcı verileri

MAX 10 FPGA cihazları çeşitli yapılandırma modlarını destekler ve bu modlardan bazıları CFM1 ve CFM2'nin ek bir UFM bölgesi olarak kullanılmasına olanak tanır. Aşağıdaki tablo, MAX 10 FPGA'nın yapılandırma modlarına göre FPGA yapılandırma görüntülerinin depolama konumunu göstermektedir.

Tablo 35. FPGA Yapılandırma Görüntülerinin Depolama Konumu

Yapılandırma Modu Çift sıkıştırılmış görüntüler

CFM2 Sıkıştırılmış Görüntü 2

CFM1

CFM0 Sıkıştırılmış Görüntü 1

Tek sıkıştırılmamış görüntü

Sanal UFM

Sıkıştırılmamış görüntü

Bellek Başlatmalı Tek Sıkıştırılmamış Görüntü

Sıkıştırılmamış görüntü (önceden başlatılmış çip üstü bellek içeriğiyle)

Bellek Başlatmalı Tek Sıkıştırılmış Görüntü Sıkıştırılmış görüntü (önceden başlatılmış çip üstü bellek içeriğiyle)

Tek sıkıştırılmış görüntü

Sanal UFM

Sıkıştırılmış Görüntü

MAX 10 FPGA'daki flaş belleğe erişmek için On-chip Flash IP çekirdeğini kullanmanız gerekir. On-chip Flash IP'yi örneklendirip Quartus Prime yazılımına bağlayabilirsiniz. Nios V yumuşak çekirdek işlemcisi, On-chip Flash IP ile iletişim kurmak için Platform Designer ara bağlantılarını kullanır.
Şekil 32. Çip Üzerindeki Flash IP ile Nios V İşlemcisi Arasındaki Bağlantı

Not:

İşlemcinin yazma ve silme işlemlerini kontrol edebilmesini sağlamak için On-chip Flash csr portunun Nios V işlemci data_manager'ına bağlı olduğundan emin olun.
Yonga Üzerindeki Flash IP çekirdeği, UFM0, UFM1, CFM0, CFM1 ve CFM2 olmak üzere beş flash sektörüne erişim sağlayabilir.
UFM ve CFM sektörleri hakkında önemli bilgiler: · CFM sektörleri yapılandırma (bit akışı) verilerinin (*.pof) depolanması için tasarlanmıştır.
· Kullanıcı verileri UFM sektörlerinde saklanabilir ve Platform Tasarımcısı aracında doğru ayarlar seçilirse gizlenebilir.
· Bazı cihazlarda UFM1 sektörü bulunmamaktadır. Her bir MAX 10 FPGA cihazında mevcut sektörler için UFM ve CFM Sektör Boyutu tablosuna bakabilirsiniz.

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 57

4. Nios V İşlemci Yapılandırması ve Önyükleme Çözümleri 726952 | 2025.07.16

· Tek Sıkıştırılmamış Görüntü yapılandırma modunu seçerek CFM2'yi sanal UFM olarak yapılandırabilirsiniz.
· Tek Sıkıştırılmamış Görüntü yapılandırma modunu seçerek CFM2 ve CFM1'i sanal UFM olarak yapılandırabilirsiniz.
· Her sektörün boyutu seçilen MAX 10 FPGA cihazına göre değişmektedir.

Tablo 36.

UFM ve CFM Sektör Boyutu
Bu tabloda UFM ve CFM dizilerinin boyutları listelenmiştir.

Cihaz

Sektör Başına Sayfa Sayısı

UFM1 UFM0 CFM2 CFM1 CFM0

Sayfa Boyutu (Kbit)

Maksimum Kullanıcı
Flash Bellek Boyutu (Kbit) (3)

Toplam Yapılandırma Bellek Boyutu (Kbit)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

OCRAM Boyutu (Kbit)
108 189 378 549 675 1260 1638

İlgili Bilgiler · MAX 10 FPGA Yapılandırma Kullanıcı Kılavuzu · Altera MAX 10 Kullanıcı Flash Bellek Kullanıcı Kılavuzu

4.5.2. UFM'den Nios V İşlemci Uygulamasının Yerinde Çalıştırılması

UFM çözümünden Execute-In-Place, sınırlı yonga içi bellek kullanımı gerektiren Nios V işlemci uygulamaları için uygundur. alt_load() işlevi, BSP ayarlarına bağlı olarak önyükleme belleğindeki veri bölümlerini (.rodata, .rwdata veya .exceptions) RAM'e kopyalayan mini bir önyükleme kopyalayıcısı olarak çalışır. Kod bölümü (.text),
Salt okunur bir bölüm olan MAX 10 On-chip Flash bellek bölgesinde kalır. Bu kurulum, RAM kullanımını en aza indirir ancak flash belleğe erişim, çip üzerindeki RAM'den daha yavaş olduğundan kod yürütme performansını sınırlayabilir.

Nios V işlemci uygulaması UFM sektörüne programlanmıştır. Nios V işlemcisinin sıfırlama vektörü, sistem sıfırlandıktan sonra UFM'den kod yürütmek için UFM taban adresini işaret eder.

Uygulamanızı hata ayıklamak için kaynak düzeyindeki hata ayıklayıcıyı kullanıyorsanız, bir donanım kesme noktası kullanmalısınız. Bunun nedeni, UFM'nin yumuşak kesme noktası hata ayıklaması için gerekli olan rastgele bellek erişimini desteklememesidir.

Not:

MAX 10'da yerinde yürütme gerçekleştirirken UFM'yi silemez veya yazamazsınız. UFM'yi silmeniz veya yazmanız gerekiyorsa önyükleme kopyalayıcı yaklaşımına geçin.

(3) Seçtiğiniz yapılandırma moduna bağlı olan mümkün olan maksimum değer.

Nios® V Gömülü İşlemci Tasarım El Kitabı 58

Geri bildirim gönder

4. Nios V İşlemci Yapılandırması ve Önyükleme Çözümleri 726952 | 2025.07.16

Şekil 33. UFM'den Nios V İşlemci Uygulaması XIP

Maksimum 10 Cihaz

.POF
Nios V Donanım .SOF
Nios V Yazılımı .HEX

Quartus Programcısı

Çip Üzerinde Flash

CFM

Nios V Donanımı

UFM

Nios V Yazılımı

Dahili Yapılandırma

Çip Üzerinde Flash IP

FPGA Mantığı
Nios V İşlemci

Çip Üzerinde RAM

Harici

Veri deposu

EMIF

4.5.2.1. Donanım Tasarım Akışı
Aşağıdaki bölüm, On-Chip Flash'tan bir Nios V işlemci uygulaması için önyüklenebilir bir sistem oluşturmaya yönelik adım adım bir yöntemi açıklamaktadır.ampAşağıdaki dosya MAX 10 cihazı kullanılarak oluşturulmuştur.
IP Bileşen Ayarları
1. Quartus Prime ve Platform Designer'ı kullanarak Nios V işlemci projenizi oluşturun. 2. Platformunuza harici RAM veya Çip Üzerinde Bellek (OCRAM) eklendiğinden emin olun.
Tasarımcı sistemi.

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 59

4. Nios V İşlemci Yapılandırması ve Önyükleme Çözümleri 726952 | 2025.07.16
Şekil 34. ÖrampOnChip Flash'tan (UFM) Nios V'yi Önyüklemek için Platform Tasarımcısında IP Bağlantıları

3. Yonga Üzerinde Flash IP parametre düzenleyicisinde, tasarım tercihinize göre Yapılandırma Modunu aşağıdakilerden birine ayarlayın: · Tek Sıkıştırılmamış Görüntü · Tek Sıkıştırılmış Görüntü · Bellek Başlatmalı Tek Sıkıştırılmamış Görüntü · Bellek Başlatmalı Tek Sıkıştırılmış Görüntü
Çift Sıkıştırılmış Görüntüler hakkında daha fazla bilgi için MAX 10 FPGA Yapılandırma Kullanıcı Kılavuzu – Uzaktan Sistem Yükseltmesi'ne bakın.

Not:

On-Chip Flash IP'deki her CFM bölgesine Gizli Erişim atamalısınız.

Şekil 35. Yonga Üzerindeki Flash Parametre Düzenleyicisinde Yapılandırma Modu Seçimi

Çip Üzerinde Flash IP Ayarları – UFM Başlatma Tercihinize göre aşağıdaki yöntemlerden birini seçebilirsiniz:

Nios® V Gömülü İşlemci Tasarım El Kitabı 60

Geri bildirim gönder

4. Nios V İşlemci Yapılandırması ve Önyükleme Çözümleri 726952 | 2025.07.16

Not:

Sonraki alt bölümlerdeki (Yazılım Tasarım Akışı ve Programlama) adımlar burada yaptığınız seçime bağlıdır.

· Yöntem 1: Derleme sırasında SOF'ta UFM verilerini başlatın
Quartus Prime, derleme sırasında UFM başlatma verilerini SOF'a ekler. UFM verilerinde değişiklik olması durumunda SOF yeniden derlemesi gerekir.
1. Flash içeriğini başlat ve Varsayılan olmayan başlatmayı etkinleştir'i işaretleyin file.

Şekil 36. Flash İçeriklerini Başlatın ve Varsayılan Olmayan Başlatmayı Etkinleştirin File

2. Oluşturulan .hex dosyasının yolunu belirtin file (elf2hex komutundan) Kullanıcı tarafından oluşturulan hex veya mif'te file.
Şekil 37. .hex ekleme File Yol

· Yöntem 2: POF oluşturma sırasında UFM verilerini derlenmiş bir SOF ile birleştirin
Programlama dönüştürülürken UFM verileri derlenmiş SOF ile birleştirilir fileUFM verileri değişse bile SOF'u yeniden derlemeniz gerekmez. Geliştirme sırasında SOF'u yeniden derlemeniz gerekmez. fileUygulamadaki değişiklikler için s. Alterare, uygulama geliştiricileri için bu yöntemi önermektedir.
1. Flash içeriğini başlat seçeneğinin işaretini kaldırın.
Şekil 38. Flash İçeriğini Varsayılan Olmayan Başlatma ile Başlatma File

Nios V İşlemci Yerinde Yürütme Yöntemi için Aracı Ayarlarını Sıfırlama
1. Nios V işlemci parametre düzenleyicisinde Sıfırlama Aracısını Yonga Üzerinde Flash olarak ayarlayın.
Şekil 39. Sıfırlama Aracısı Yonga Üzerinde Flash Olarak Ayarlanmış Nios V İşlemci Parametre Düzenleyicisi Ayarları

2. Oluşturma iletişim kutusu göründüğünde HDL Oluştur'a tıklayın. 3. Çıktıyı belirtin file nesil seçeneklerine gidin ve Oluştur'a tıklayın.

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 61

4. Nios V İşlemci Yapılandırması ve Önyükleme Çözümleri 726952 | 2025.07.16
Quartus Prime Software Settings 1. In the Quartus Prime software, click Assignments Device Device and Pin
Options Configuration. Set the Configuration mode according to the setting in On-Chip Flash IP. Figure 40. Configuration Mode Selection in Quartus Prime Software

2. Aygıt ve Pin Seçenekleri penceresinden çıkmak için Tamam'a tıklayın.
3. Aygıt penceresinden çıkmak için Tamam'a tıklayın.
4. Click Processing Start Compilation to compile your project and generate the .sof file.

Not:

Quartus Prime yazılımında ve Platform Designer parametre düzenleyicisinde yapılandırma modu ayarı farklıysa, Quartus Prime projesi aşağıdaki hata mesajıyla başarısız olur.

Şekil 41.

Farklı Yapılandırma Modu Ayarı için Hata Mesajı Hata (14740): “q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block” atomundaki yapılandırma modu proje ayarıyla eşleşmiyor. Qsys sistemini proje ayarıyla eşleşecek şekilde güncelleyin ve yeniden oluşturun.

İlgili Bilgiler MAX 10 FPGA Yapılandırma Kullanıcı Kılavuzu

4.5.2.2. Yazılım Tasarım Akışı
Bu bölüm, Nios V işlemci yazılım projesini oluşturmak ve derlemek için tasarım akışını sağlar. Sorunsuz bir derleme akışı sağlamak için, tasarım projenizde benzer bir dizin ağacı oluşturmanız önerilir. Aşağıdaki yazılım tasarım akışı bu dizin ağacına dayanmaktadır.
Yazılım projesi dizin ağacını oluşturmak için şu adımları izleyin: 1. Tasarım proje klasörünüzde software adlı bir klasör oluşturun. 2. Software klasöründe hal_app ve hal_bsp adlı iki klasör oluşturun.
Şekil 42. Yazılım Projesi Dizin Ağacı

Nios® V Gömülü İşlemci Tasarım El Kitabı 62

Geri bildirim gönder

4. Nios V İşlemci Yapılandırması ve Önyükleme Çözümleri 726952 | 2025.07.16
Uygulama BSP Projesinin Oluşturulması
BSP Düzenleyici'yi başlatmak için şu adımları izleyin: 1. Nios V Komut Kabuğu'na girin. 2. BSP Düzenleyici'yi niosv-bsp-editor komutuyla çağırın. 3. BSP Düzenleyici'de, File BSP projenizi başlatmak için Yeni BSP. 4. Aşağıdaki ayarları yapılandırın:
· SOPC Bilgileri File adı: SOPCINFO'yu sağlayın file (.sopcinfo). · CPU adı: Nios V işlemcisini seçin. · İşletim sistemi: Nios V işlemcisinin işletim sistemini seçin. · Sürüm: Varsayılan olarak bırakın. · BSP hedef dizini: BSP projesinin dizin yolunu seçin.
önceden ayarla /software/hal_bsp Varsayılan konumları kullan seçeneğini etkinleştirerek. · BSP Ayarları File adı: BSP Ayarlarının adını yazın File· Ek Tcl betikleri: Ek Tcl betiğini etkinleştir seçeneğini etkinleştirerek bir BSP Tcl betiği sağlayın. 5. Tamam'a tıklayın.
Şekil 43. Yeni BSP'yi Yapılandırın

BSP Düzenleyicisini Yapılandırma ve BSP Projesini Oluşturma
You can define the processor’s exception vector either in On-Chip Memory (OCRAM) or On-Chip Flash based on your design preference. Setting the exception vector memory to OCRAM/External RAM is recommended to make the interrupt processing faster. 1. Go to Main Settings Advanced hal.linker. 2. If you select On-Chip Flash as exception vector,
a. Aşağıdaki ayarları etkinleştirin:

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 63

4. Nios V İşlemci Yapılandırması ve Önyükleme Çözümleri 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Şekil 44. Advanced.hal.linker Ayarları

b. BSP Düzenleyici'deki Bağlayıcı Komut Dosyası sekmesine tıklayın. c. Bağlayıcı Bölüm Adı'ndaki .exceptions ve .text bölgelerini şu şekilde ayarlayın:
Çip Üzerinde Flash. d. Bağlayıcı Bölüm Adı listesindeki diğer bölgeleri Çip Üzerinde olarak ayarlayın.
Bellek (OCRAM) veya harici RAM.
Şekil 45. Bağlayıcı Bölge Ayarları (İstisna Vektör Belleği: Yonga Üzerinde Flash)

3. İstisna vektörü olarak OCRAM/Harici RAM'i seçerseniz, a. Aşağıdaki ayarları etkinleştirin: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Şekil 46. Bağlayıcı Bölge Ayarları (İstisna Vektör Belleği: OCRAM/Harici RAM)

b. BSP Editöründe Bağlayıcı Komut Dosyası sekmesine tıklayın.
c. Bağlayıcı Bölüm Adı'ndaki .text bölgelerini Çip Üzerinde Flash olarak ayarlayın.
d. Bağlayıcı Bölüm Adı listesindeki geri kalan bölgeleri Yonga Üzerindeki Bellek (OCRAM) veya harici RAM olarak ayarlayın.

Nios® V Gömülü İşlemci Tasarım El Kitabı 64

Geri bildirim gönder

4. Nios V İşlemci Yapılandırması ve Önyükleme Çözümleri 726952 | 2025.07.16
Şekil 47. Bağlayıcı Bölge Ayarları (İstisna Vektör Belleği: OCRAM)
4. BSP projesini oluşturmak için Oluştur'a tıklayın. Kullanıcı Uygulaması Projesi Oluşturma File 1. software/hal_app klasörüne gidin ve uygulama kaynağınızı oluşturun
kod. 2. Nios V Komut Kabuğunu başlatın. 3. Uygulamayı oluşturmak için aşağıdaki komutu yürütün CMakeLists.txt.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/<user application>
Kullanıcı Uygulaması Projesi Oluşturma Kullanıcı uygulama projesini Altera FPGA'lar için Ashling RiscFree IDE'yi kullanarak veya komut satırı arayüzü (CLI) aracılığıyla oluşturmayı seçebilirsiniz. CLI kullanmayı tercih ediyorsanız, kullanıcı uygulamasını şu komutu kullanarak oluşturabilirsiniz: cmake -G "Unix Makefiles” -B yazılım/hal_app/build -S yazılım/hal_app make -C yazılım/hal_app/build
Uygulama (.elf) file software/hal_app/build klasöründe oluşturulur. HEX'i oluşturma File Bir .hex üretmelisiniz file uygulamanızdan .elf file, böylece bir .pof oluşturabilirsiniz file Cihazları programlamak için uygundur. 1. Nios V Komut Kabuğunu başlatın. 2. Nios V işlemci uygulamasının On-Chip Flash'tan önyüklemesi için aşağıdakileri kullanın:
Uygulamanız için ELF'yi HEX'e dönüştürmek için komut satırı. Bu komut, kullanıcı uygulamasını (onchip_flash.hex) oluşturur. file. elf2hex yazılım/hal_uygulaması/oluşturma/ .elf -o onchip_flash.hex
-b <base address of On-Chip Flash UFM region> -w 8 -e <end address of On-Chip Flash UFM region> 3. Recompile the hardware design if you check Initialize memory content option in On-Chip Flash IP (Method 1). This is to include the software data (.HEX) in the SOF file.

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 65

4. Nios V İşlemci Yapılandırması ve Önyükleme Çözümleri 726952 | 2025.07.16
4.5.2.3. Programlama 1. Quartus Prime'da, File Programlamayı Dönüştür Files. 2. Çıktı programlama altında file, Programcı Nesnesini seçin File (.pof) Programlama olarak file 3. Modu Dahili Yapılandırma olarak ayarlayın.
Şekil 48. Programlamayı Dönüştür File Ayarlar
4. Seçenekler/Önyükleme bilgileri… öğesine tıklayın, MAX 10 Aygıt Seçenekleri penceresi görüntülenir. 5. Yonga Üzerindeki Flash IP'deki Flash içeriğini başlat ayarlarına bağlı olarak,
Aşağıdaki adımlardan biri: · Flash içeriğini başlat seçeneği işaretliyse (Yöntem 1), UFM başlatma verileri
Quartus Prime derlemesi sırasında SOF'a dahil edildi. — UFM kaynağı için Sayfa_0'ı seçin: seçeneği. Tamam'a tıklayın ve devam edin
Sonraki. Şekil 49. Flash İçeriğini Başlat İşaretliyse UFM Kaynağı için Page_0'ı Ayarlama

Nios® V Gömülü İşlemci Tasarım El Kitabı 66

Geri bildirim gönder

4. Nios V İşlemci Yapılandırması ve Önyükleme Çözümleri 726952 | 2025.07.16
· Flash içeriğini başlat seçeneği işaretli değilse (Yöntem 2), Belleği yükle'yi seçin file UFM kaynak seçeneği için. Oluşturulan Çip Üzerindeki Flash HEX'e göz atın file (onchip_flash.hex) içinde File yol: ve Tamam'a tıklayın. Bu adım, UFM verilerini SOF'a ayrı olarak ekler. file programlama sırasında file dönüşüm.
Şekil 50. Yükleme Belleğinin Ayarlanması File Flash İçeriğini Başlat seçeneği işaretli değilse UFM Kaynağı için

6. Dönüştürme Programlamasında File Giriş iletişim kutusunda filebölümü dönüştürmek için Ekle'ye tıklayın File… ve üretilen Quartus Prime .sof'a işaret edin file.
Şekil 51. Giriş FileDönüştürme Programlamasında Dönüştürmek FileTek Görüntü Modu için s

7. .pof dosyasını oluşturmak için Oluştur'a tıklayın file8. .pof dosyasını programlayın file MAX 10 cihazınıza. 9. Donanımınızı güç döngüsüne sokun.

4.5.3. Önyükleme Kopyalayıcısı kullanılarak UFM'den RAM'e kopyalanan Nios V İşlemci Uygulaması

Altera, uygulama yazılımı geliştirmenin birden fazla yinelemesi ve yüksek sistem performansı gerektiren MAX 10 FPGA Nios V işlemci sistem tasarımları için bu çözümü önermektedir. Önyükleme kopyalayıcı, UFM içinde, sıfırlama vektörüyle aynı adreste bir ofset noktasında bulunur. Nios V uygulaması ise önyükleme kopyalayıcının yanında bulunur.

Bu önyükleme seçeneği için, Nios V işlemcisi, uygulamayı UFM sektöründen OCRAM'a veya harici RAM'e kopyalamak için sistem sıfırlandığında önyükleme kopyalayıcısını çalıştırmaya başlar. Kopyalama tamamlandığında, Nios V işlemcisi program kontrolünü uygulamaya aktarır.

Not:

Uygulanan önyükleme kopyalayıcısı GSFI aracılığıyla Önyükleyici ile aynıdır.

Geri bildirim gönder

Nios® V Gömülü İşlemci Tasarım El Kitabı 67

4. Nios V İşlemci Yapılandırması ve Önyükleme Çözümleri 726952 | 2025.07.16

Şekil 52. Önyükleme Kopyalayıcısı kullanılarak UFM'den RAM'e kopyalanan Nios V Uygulaması

Maksimum 10 Cihaz

.POF
Nios V Donanım .SOF
Nios V Yazılımı .HEX
Önyükleyici .SREC

Quartus Programcısı

Harici RAM
Nios V Yazılımı

Çip Üzerinde Flash

CFM

Nios V Hardwa

Belgeler / Kaynaklar

altera Nios V Gömülü İşlemci [pdf] Kullanıcı Kılavuzu
Nios V, Nios Vm, Nios Vg, Nios Vc, Nios V Gömülü İşlemci, Nios V, Gömülü İşlemci, İşlemci

Referanslar

Kullanıcı Kılavuzu

altera Nios V Gömülü İşlemci

Özellikler

Nios V Processor Hardware System Design

Nios V Processor Software System Design

Nios V Processor Configuration and Booting Solutions

Belgeler / Kaynaklar

Referanslar

Yorum bırakın

Cevabı iptal et