altera Nios V មគ្គុទ្ទេសក៍អ្នកប្រើដំណើរការបង្កប់

About the Nios® V Embedded Processor
១.១. Altera® FPGA និងឧបករណ៍ដំណើរការដែលបានបង្កប់view
ឧបករណ៍ Altera FPGA អាចអនុវត្តតក្កវិជ្ជាដែលមានមុខងារជា microprocessor ពេញលេញខណៈពេលដែលផ្តល់ជម្រើសជាច្រើន។
ភាពខុសគ្នាដ៏សំខាន់មួយរវាង microprocessors ដាច់ដោយឡែក និង Altera FPGA គឺថាក្រណាត់ Altera FPGA មិនមានតក្កវិជ្ជាទេនៅពេលដែលវាដំណើរការ។ អង្គដំណើរការ Nios® V គឺជាប្រព័ន្ធដំណើរការកម្មសិទ្ធិបញ្ញាទន់ (IP) ផ្អែកលើការបញ្ជាក់ RISC-V ។ មុនពេលអ្នកដំណើរការកម្មវិធីនៅលើប្រព័ន្ធផ្អែកលើប្រព័ន្ធដំណើរការ Nios V អ្នកត្រូវតែកំណត់រចនាសម្ព័ន្ធឧបករណ៍ Altera FPGA ជាមួយនឹងការរចនាផ្នែករឹងដែលមានប្រព័ន្ធដំណើរការ Nios V ។ អ្នកអាចដាក់ប្រព័ន្ធដំណើរការ Nios V គ្រប់ទីកន្លែងនៅលើ Altera FPGA អាស្រ័យលើតម្រូវការនៃការរចនា។

ដើម្បីបើកឱ្យប្រព័ន្ធបង្កប់ដែលមានមូលដ្ឋានលើ IP របស់Altera® FPGA របស់អ្នកមានឥរិយាបទជាប្រព័ន្ធផ្អែកលើ microprocessor ដាច់ដោយឡែក ប្រព័ន្ធរបស់អ្នកគួរតែរួមបញ្ចូលដូចខាងក្រោម៖ · AJTAG ចំណុចប្រទាក់ដើម្បីគាំទ្រការកំណត់រចនាសម្ព័ន្ធ Altera FPGA ផ្នែករឹង និងកម្មវិធី
ការកែកំហុស · យន្តការកំណត់រចនាសម្ព័ន្ធ Altera FPGA បង្កើនថាមពល
ប្រសិនបើប្រព័ន្ធរបស់អ្នកមានសមត្ថភាពទាំងនេះ អ្នកអាចចាប់ផ្តើមកែលម្អការរចនារបស់អ្នកពីការរចនាផ្នែករឹងដែលបានសាកល្បងជាមុនដែលផ្ទុកនៅក្នុង Altera FPGA ។ ការប្រើប្រាស់ Altera FPGA ក៏អនុញ្ញាតឱ្យអ្នកកែប្រែការរចនារបស់អ្នកយ៉ាងឆាប់រហ័សដើម្បីដោះស្រាយបញ្ហា ឬបន្ថែមមុខងារថ្មី។ អ្នកអាចសាកល្បងការរចនាផ្នែករឹងថ្មីទាំងនេះយ៉ាងងាយស្រួលដោយកំណត់រចនាសម្ព័ន្ធ Altera FPGA ឡើងវិញដោយប្រើ J នៃប្រព័ន្ធរបស់អ្នកTAG ចំណុចប្រទាក់។
លោក JTAG ចំណុចប្រទាក់គាំទ្រផ្នែករឹង និងការអភិវឌ្ឍន៍កម្មវិធី។ អ្នកអាចអនុវត្តកិច្ចការខាងក្រោមដោយប្រើ JTAG ចំណុចប្រទាក់៖ · កំណត់រចនាសម្ព័ន្ធ Altera FPGA · ទាញយក និងបំបាត់កំហុសកម្មវិធី · ទំនាក់ទំនងជាមួយ Altera FPGA តាមរយៈចំណុចប្រទាក់ UART ដូច (JTAG UART
terminal) · Debug hardware (ជាមួយ Signal Tap embedded logic analyzer) · កម្មវិធី flash memory
បន្ទាប់ពីអ្នកកំណត់រចនាសម្ព័ន្ធ Altera FPGA ជាមួយនឹងការរចនាដែលមានមូលដ្ឋានលើប្រព័ន្ធដំណើរការ Nios V លំហូរនៃការអភិវឌ្ឍន៍កម្មវិធីគឺស្រដៀងគ្នាទៅនឹងលំហូរសម្រាប់ការរចនា microcontroller ដាច់ដោយឡែក។

ព័ត៌មានពាក់ព័ន្ធ · AN 985: Nios V Processor Tutorial
ការណែនាំអំពីការចាប់ផ្តើមរហ័សអំពីការបង្កើតប្រព័ន្ធដំណើរការ Nios V ដ៏សាមញ្ញ និងដំណើរការកម្មវិធី Hello World។
© សាជីវកម្ម Altera ។ Altera, និមិត្តសញ្ញា Altera, និមិត្តសញ្ញា `a' និងស្លាកសញ្ញា Altera ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់សាជីវកម្ម Altera ។ Altera រក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Altera សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬទំនួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Altera ។ អតិថិជន Altera ត្រូវបានគេណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានចេញផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។ * ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។

1. អំពី Nios® V Embedded Processor 726952 | 2025.07.16
· សៀវភៅណែនាំអំពីដំណើរការ Nios V Processor ផ្តល់ព័ត៌មានអំពីស្តង់ដារដំណើរការរបស់ប្រព័ន្ធដំណើរការ Nios V ស្ថាបត្យកម្មដំណើរការ គំរូសរសេរកម្មវិធី និងការអនុវត្តស្នូល។
· មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ IP ដែលបានបង្កប់គ្រឿងកុំព្យូទ័រ · សៀវភៅណែនាំអ្នកបង្កើតកម្មវិធី Nios V Processor

ពិពណ៌នាអំពីបរិស្ថានអភិវឌ្ឍន៍កម្មវិធីប្រព័ន្ធដំណើរការ Nios V ឧបករណ៍ដែលអាចប្រើបាន និងដំណើរការបង្កើតកម្មវិធីដើម្បីដំណើរការលើប្រព័ន្ធដំណើរការ Nios V ។ · Ashling* RiscFree* Integrated Development Environment (IDE) សម្រាប់ Altera FPGAs User Guide ពិពណ៌នាអំពីបរិស្ថានអភិវឌ្ឍន៍រួមបញ្ចូលគ្នា RiscFree* (IDE) សម្រាប់ Altera FPGAs Arm*-based HPS និង Nios V core processor។ · Nios V Processor Altera FPGA IP Release Notes
១.២. ការគាំទ្រកម្មវិធី Quartus® Prime
ដំណើរការបង្កើតប្រព័ន្ធដំណើរការ Nios V គឺខុសគ្នាសម្រាប់កម្មវិធី Quartus® Prime Pro Edition និងកម្មវិធី Quartus Prime Standard Edition ។ យោងទៅ AN 980: Nios V Processor Quartus Prime Software Support សម្រាប់ព័ត៌មានបន្ថែមអំពីភាពខុសគ្នា។
ព័ត៌មានដែលទាក់ទង AN 980: ការគាំទ្រកម្មវិធី Nios V Processor Quartus Prime
១.៣. អាជ្ញាប័ណ្ណដំណើរការ Nios V
វ៉ារ្យ៉ង់ប្រព័ន្ធដំណើរការ Nios V នីមួយៗមានលេខកូដអាជ្ញាប័ណ្ណរបស់វា។ នៅពេលដែលអ្នកទទួលបានលេខកូដអាជ្ញាប័ណ្ណ អ្នកអាចប្រើលេខកូដអាជ្ញាប័ណ្ណដូចគ្នាសម្រាប់គម្រោងដំណើរការ Nios V ទាំងអស់រហូតដល់ថ្ងៃផុតកំណត់។ អ្នកអាចទទួលបានអាជ្ញាប័ណ្ណ Nios V Processor Altera FPGA IP ក្នុងតម្លៃសូន្យ។
បញ្ជីគន្លឹះអាជ្ញាប័ណ្ណដំណើរការ Nios V មាននៅក្នុងមជ្ឈមណ្ឌលផ្តល់អាជ្ញាប័ណ្ណសេវាកម្មខ្លួនឯង Altera FPGA ។ ចុចផ្ទាំងចុះឈ្មោះសម្រាប់ការវាយតម្លៃ ឬអាជ្ញាប័ណ្ណឥតគិតថ្លៃ ហើយជ្រើសរើសជម្រើសដែលត្រូវគ្នាដើម្បីធ្វើសំណើ។
រូបភាពទី 1. មជ្ឈមណ្ឌលផ្តល់អាជ្ញាប័ណ្ណសេវាកម្មខ្លួនឯង Altera FPGA

ដោយប្រើសោអាជ្ញាប័ណ្ណ អ្នកអាច៖
ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 7

1. អំពី Nios® V Embedded Processor 726952 | 2025.07.16
· អនុវត្តប្រព័ន្ធដំណើរការ Nios V នៅក្នុងប្រព័ន្ធរបស់អ្នក។ · ក្លែងធ្វើឥរិយាបថនៃប្រព័ន្ធដំណើរការ Nios V ។ · ផ្ទៀងផ្ទាត់មុខងារនៃការរចនា ដូចជាទំហំ និងល្បឿន។ ·បង្កើតកម្មវិធីឧបករណ៍ fileស. · សរសេរកម្មវិធីឧបករណ៍ និងផ្ទៀងផ្ទាត់ការរចនានៅក្នុងផ្នែករឹង។
អ្នកមិនត្រូវការអាជ្ញាប័ណ្ណដើម្បីបង្កើតកម្មវិធីនៅក្នុង Ashling* RiscFree* IDE សម្រាប់ Altera FPGAs ទេ។
ព័ត៌មានដែលពាក់ព័ន្ធ · មជ្ឈមណ្ឌលផ្តល់អាជ្ញាប័ណ្ណសេវាកម្មខ្លួនឯង Altera FPGA
សម្រាប់ព័ត៌មានបន្ថែមអំពីការទទួលបានលេខកូដអាជ្ញាប័ណ្ណ IP របស់ Nios V Processor Altera FPGA ។ · ការដំឡើង និងអាជ្ញាប័ណ្ណកម្មវិធី Altera FPGA សម្រាប់ព័ត៌មានបន្ថែមអំពីការផ្តល់អាជ្ញាប័ណ្ណកម្មវិធី Altera FPGA និងការដំឡើងអាជ្ញាប័ណ្ណថេរ និងម៉ាស៊ីនមេអាជ្ញាប័ណ្ណបណ្តាញ។
១.៤. ការរចនាប្រព័ន្ធបង្កប់
តួលេខខាងក្រោមបង្ហាញពីដំណើរការរចនាប្រព័ន្ធផ្អែកលើប្រព័ន្ធដំណើរការ Nios V ដ៏សាមញ្ញ រួមទាំងការអភិវឌ្ឍន៍ផ្នែករឹង និងផ្នែកទន់ផងដែរ។

Nios® V Embedded Processor Design Handbook 8

ផ្ញើមតិកែលម្អ

1. អំពី Nios® V Embedded Processor 726952 | 2025.07.16

រូបភាពទី 2 ។

លំហូររចនាប្រព័ន្ធដំណើរការ Nios V
គំនិតប្រព័ន្ធ

វិភាគតម្រូវការប្រព័ន្ធ

Nios® V
ស្នូលដំណើរការ និងសមាសធាតុស្តង់ដារ

កំណត់និងបង្កើតប្រព័ន្ធនៅក្នុង
អ្នករចនាវេទិកា

លំហូរផ្នែករឹង៖ រួមបញ្ចូល និងចងក្រងគម្រោង Intel Quartus Prime

លំហូរកម្មវិធី៖ បង្កើត និងបង្កើតកម្មវិធី Nios V Proposal

លំហូរផ្នែករឹង៖ ទាញយកការរចនា FPGA
ទៅក្រុមប្រឹក្សាភិបាល

លំហូរកម្មវិធី៖ សាកល្បង និងបំបាត់កំហុសកម្មវិធីដំណើរការ Nios V

កម្មវិធីមិនបំពេញតាម Spec?
បាទ
Hardware មិនត្រូវនឹង Spec? បាទ
ប្រព័ន្ធពេញលេញ

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 9

726952 | 2025.07.16 ផ្ញើមតិកែលម្អ

2. ការរចនាប្រព័ន្ធផ្នែករឹងរបស់ប្រព័ន្ធដំណើរការ Nios V ជាមួយនឹងកម្មវិធី Quartus Prime និងអ្នករចនាវេទិកា

រូបភាពទី 3 ។

ដ្យាក្រាមខាងក្រោមបង្ហាញពីការរចនាផ្នែករឹងរបស់ប្រព័ន្ធដំណើរការ Nios V ។ លំហូរនៃការរចនាផ្នែករឹងរបស់ប្រព័ន្ធដំណើរការ Nios V

ចាប់ផ្តើម

Nios V Cores និងសមាសធាតុស្តង់ដារ

ប្រើអ្នករចនាវេទិកាដើម្បីរចនាប្រព័ន្ធផ្អែកលើ Nios V
បង្កើតការរចនាអ្នករចនាវេទិកា

រួមបញ្ចូលប្រព័ន្ធអ្នករចនាវេទិកាជាមួយគម្រោង Intel Quartus Prime
កំណត់ទីតាំង Pin តម្រូវការពេលវេលា និងការកំណត់ការរចនាផ្សេងទៀត។
ចងក្រងផ្នែករឹងសម្រាប់ឧបករណ៍គោលដៅនៅក្នុង Intel Quartus Prime

រួចរាល់ក្នុងការទាញយក
២.១. ការបង្កើតការរចនាប្រព័ន្ធដំណើរការ Nios V ជាមួយនឹងអ្នករចនាវេទិកា
កម្មវិធី Quartus Prime រួមមានឧបករណ៍រួមបញ្ចូលប្រព័ន្ធអ្នករចនាវេទិកាដែលសម្រួលដល់ភារកិច្ចក្នុងការកំណត់ និងរួមបញ្ចូលស្នូល IP របស់ប្រព័ន្ធដំណើរការ Nios V និង IPs ផ្សេងទៀតទៅក្នុងការរចនាប្រព័ន្ធ Altera FPGA ។ អ្នករចនាវេទិកាបង្កើតតក្កវិជ្ជាតភ្ជាប់គ្នាដោយស្វ័យប្រវត្តិពីការតភ្ជាប់កម្រិតខ្ពស់ដែលបានបញ្ជាក់។ ស្វ័យប្រវត្តិកម្មនៃការតភ្ជាប់គ្នានឹងលុបបំបាត់ភារកិច្ចដែលចំណាយពេលច្រើនក្នុងការបញ្ជាក់ការភ្ជាប់ HDL កម្រិតប្រព័ន្ធ។
© សាជីវកម្ម Altera ។ Altera, និមិត្តសញ្ញា Altera, និមិត្តសញ្ញា `a' និងស្លាកសញ្ញា Altera ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់សាជីវកម្ម Altera ។ Altera រក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Altera សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬទំនួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Altera ។ អតិថិជន Altera ត្រូវបានគេណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានចេញផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។ * ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។

2. ការរចនាប្រព័ន្ធផ្នែករឹងរបស់ប្រព័ន្ធដំណើរការ Nios V ជាមួយនឹងកម្មវិធី Quartus Prime និងអ្នករចនាវេទិកា
726952 | ៨០០.៥៥៨.៨៧២២

បន្ទាប់ពីការវិភាគតម្រូវការផ្នែករឹងរបស់ប្រព័ន្ធ អ្នកអាចប្រើ Quartus Prime ដើម្បីបញ្ជាក់ស្នូលដំណើរការ Nios V អង្គចងចាំ និងសមាសធាតុផ្សេងទៀតដែលប្រព័ន្ធអ្នកត្រូវការ។ អ្នករចនាវេទិកាបង្កើតតក្កវិជ្ជាតភ្ជាប់គ្នាដោយស្វ័យប្រវត្តិ ដើម្បីបញ្ចូលសមាសធាតុក្នុងប្រព័ន្ធផ្នែករឹង។

២.១.១. អាំងតង់ស៊ីតេ Nios V Processor Altera FPGA IP

You can instantiate any of the processor IP cores in Platform Designer IP Catalog Processors and Peripherals Embedded Processors.

ស្នូល IP នៃខួរក្បាលនីមួយៗគាំទ្រជម្រើសនៃការកំណត់រចនាសម្ព័ន្ធផ្សេងៗគ្នាដោយផ្អែកលើស្ថាបត្យកម្មតែមួយគត់របស់វា។ អ្នកអាចកំណត់ការកំណត់រចនាសម្ព័ន្ធទាំងនេះ ដើម្បីបំពេញតម្រូវការការរចនារបស់អ្នកកាន់តែប្រសើរ។

តារាង 1 ។

ជម្រើសកំណត់រចនាសម្ព័ន្ធឆ្លងកាត់វ៉ារ្យ៉ង់ស្នូល

ជម្រើសកំណត់រចនាសម្ព័ន្ធ

ឧបករណ៍ដំណើរការ Nios V/c

ប្រព័ន្ធដំណើរការ Nios V/m

បំបាត់កំហុស ប្រើសំណើកំណត់ឡើងវិញ

—

អន្ទាក់ ការលើកលែង និងការរំខាន

ស្ថាបត្យកម្ម CPU

ECC

ឃ្លាំងសម្ងាត់ តំបន់គ្រឿងកុំព្យូទ័រ និង TCMs

—

ការណែនាំផ្ទាល់ខ្លួន

—

ជំហានចាក់សោ

—

ឧបករណ៍ដំណើរការ Nios V/g

២.១.១.១. Instantiating Nios V/c Compact Microcontroller Altera FPGA IP រូបភាពទី 2.1.1.1. Nios V/c Compact Microcontroller Altera FPGA IP

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 11

២.១.១.១.១. ផ្ទាំងស្ថាបត្យកម្ម CPU

តារាង 2 ។

ផ្ទាំងស្ថាបត្យកម្ម CPU

លក្ខណៈ

ការពិពណ៌នា

បើកដំណើរការចំណុចប្រទាក់ Avalon® បើកដំណើរការ Avalon Interface សម្រាប់អ្នកគ្រប់គ្រងការណែនាំ និងអ្នកគ្រប់គ្រងទិន្នន័យ។ ប្រសិនបើបិទ ប្រព័ន្ធប្រើចំណុចប្រទាក់ AXI4-Lite ។

តម្លៃ Mhartid CSR

· ជម្រើស IP មិនត្រឹមត្រូវ។ · កុំប្រើតម្លៃ Mhartid CSR នៅក្នុងប្រព័ន្ធដំណើរការ Nios V/c ។

២.១.១.១.២. ប្រើផ្ទាំងស្នើសុំកំណត់ឡើងវិញ

តារាង 3 ។

ប្រើប៉ារ៉ាម៉ែត្រផ្ទាំងស្នើសុំកំណត់ឡើងវិញ

ប្រើផ្ទាំងស្នើសុំកំណត់ឡើងវិញ

ការពិពណ៌នា

បន្ថែមចំណុចប្រទាក់ស្នើសុំកំណត់ឡើងវិញ

· បើកជម្រើសនេះដើម្បីលាតត្រដាងច្រកកំណត់ឡើងវិញក្នុងមូលដ្ឋាន ដែលមេមូលដ្ឋានអាចប្រើវាដើម្បីកេះដំណើរការ Nios V ដើម្បីកំណត់ឡើងវិញដោយមិនប៉ះពាល់ដល់សមាសធាតុផ្សេងទៀតនៅក្នុងប្រព័ន្ធដំណើរការ Nios V ។
· ចំណុចប្រទាក់កំណត់ឡើងវិញមានសញ្ញា resetreq បញ្ចូល និងសញ្ញា ack ទិន្នផល។
· អ្នកអាចស្នើសុំការកំណត់ឡើងវិញទៅស្នូលដំណើរការ Nios V ដោយអះអាងនូវសញ្ញា resetreq ។
· សញ្ញា resetreq ត្រូវតែនៅតែអះអាងរហូតដល់ processor អះអាងសញ្ញា ack ។ ការខកខានសម្រាប់សញ្ញាដើម្បីរក្សាការអះអាងអាចបណ្តាលឱ្យខួរក្បាលស្ថិតនៅក្នុងស្ថានភាពមិនកំណត់។
· ប្រព័ន្ធដំណើរការ Nios V ឆ្លើយតបថាការកំណត់ឡើងវិញបានជោគជ័យដោយការអះអាងនូវសញ្ញា ack ។
· បន្ទាប់ពីដំណើរការកំណត់ឡើងវិញដោយជោគជ័យ ការអះអាងនៃសញ្ញា ack អាចកើតឡើងច្រើនដងតាមកាលកំណត់ រហូតដល់ការបដិសេធនៃសញ្ញា resetreq ។

២.១.១.១.៣. ផ្ទាំងអន្ទាក់ ការលើកលែង និងផ្ទាំងរំខាន

តារាង 4 ។

អន្ទាក់ ការលើកលែង និងប៉ារ៉ាម៉ែត្រផ្ទាំងរំខាន

អន្ទាក់ ការលើកលែង និងការរំខាន

ការពិពណ៌នា

កំណត់ភ្នាក់ងារឡើងវិញ

កំណត់អុហ្វសិតឡើងវិញ

ចំណាំ៖

Platform Designer ផ្តល់នូវជម្រើស Absolute ដែលអនុញ្ញាតឱ្យអ្នកបញ្ជាក់អាសយដ្ឋានដាច់ខាតនៅក្នុង Reset Offset។ ប្រើជម្រើសនេះនៅពេលដែលអង្គចងចាំដែលរក្សាទុកវ៉ិចទ័រកំណត់ឡើងវិញមានទីតាំងនៅខាងក្រៅប្រព័ន្ធដំណើរការ និងប្រព័ន្ធរង។

Nios® V Embedded Processor Design Handbook 12

ផ្ញើមតិកែលម្អ

២.១.១.១.៤. ផ្ទាំង ECC

តារាង 5 ។

ផ្ទាំង ECC

ECC

បើកការរកឃើញកំហុស និងការរាយការណ៍ស្ថានភាព

ការពិពណ៌នា
· បើកជម្រើសនេះដើម្បីអនុវត្តមុខងារ ECC សម្រាប់ប្លុក RAM ខាងក្នុងរបស់ processor Nios V។ · លក្ខណៈពិសេស ECC រកឃើញកំហុសរហូតដល់ 2 ប៊ីត និងប្រតិកម្មដោយផ្អែកលើឥរិយាបថខាងក្រោម៖
- ប្រសិនបើវាជាកំហុស 1-bit ដែលអាចកែបាននោះ processor បន្តដំណើរការបន្ទាប់ពីកែកំហុសនៅក្នុង processor pipeline។ ទោះយ៉ាងណាក៏ដោយ ការកែតម្រូវមិនត្រូវបានឆ្លុះបញ្ចាំងនៅក្នុងការចងចាំប្រភពទេ។
- ប្រសិនបើកំហុសមិនអាចកែបាននោះ processor បន្តដំណើរការដោយមិនបានកែវានៅក្នុង processor pipeline និង source memory ដែលអាចបណ្តាលឱ្យ processor ចូលទៅក្នុងស្ថានភាពមិនកំណត់។

២.១.១.២. អាំងតង់ស៊ីតេ Nios V/m Microcontroller Altera FPGA IP រូបភាពទី 2.1.1.2. Nios V/m Microcontroller Altera FPGA IP

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 13

២.១.១.២.១. ផ្ទាំងបំបាត់កំហុស

តារាង 6 ។

ប៉ារ៉ាម៉ែត្រផ្ទាំងបំបាត់កំហុស

ផ្ទាំងបំបាត់កំហុស

ការពិពណ៌នា

បើកដំណើរការបំបាត់កំហុស
បើកដំណើរការកំណត់ឡើងវិញពីម៉ូឌុលបំបាត់កំហុស

· បើកជម្រើសនេះដើម្បីបន្ថែម JTAG ម៉ូឌុលតភ្ជាប់គោលដៅទៅប្រព័ន្ធដំណើរការ Nios V ។ · លោក JTAG ម៉ូឌុលការតភ្ជាប់គោលដៅអនុញ្ញាតឱ្យភ្ជាប់ទៅប្រព័ន្ធដំណើរការ Nios V តាមរយៈ
JTAG ចំណុចប្រទាក់ FPGA ។ · ការតភ្ជាប់ផ្តល់នូវសមត្ថភាពមូលដ្ឋានដូចខាងក្រោមៈ
- ចាប់ផ្តើម និងបញ្ឈប់ដំណើរការ Nios V - ពិនិត្យ និងកែសម្រួលការចុះឈ្មោះ និងអង្គចងចាំ។ - ទាញយកកម្មវិធី Nios V .elf file ទៅអង្គចងចាំរបស់ខួរក្បាលនៅពេលដំណើរការតាមរយៈ
niosv-ទាញយក។ — បំបាត់កំហុសកម្មវិធីដែលកំពុងដំណើរការលើប្រព័ន្ធដំណើរការ Nios V · ភ្ជាប់ច្រក dm_agent ទៅនឹងការណែនាំរបស់ខួរក្បាល និងរថយន្តក្រុងទិន្នន័យ។ ត្រូវប្រាកដថាអាសយដ្ឋានមូលដ្ឋានរវាងឡានក្រុងទាំងពីរគឺដូចគ្នា។
· បើកជម្រើសនេះដើម្បីបង្ហាញច្រក dbg_reset_out និង ndm_reset_in ។ · JTAG បំបាត់កំហុស ឬពាក្យបញ្ជា niosv-download -r បង្កឱ្យមាន dbg_reset_out ដែល
អនុញ្ញាតឱ្យប្រព័ន្ធដំណើរការ Nios V កំណត់ឡើងវិញនូវគ្រឿងកុំព្យូទ័រដែលភ្ជាប់ទៅច្រកនេះ។ · អ្នកត្រូវតែភ្ជាប់ចំណុចប្រទាក់ dbg_reset_out ទៅ ndm_reset_in ជំនួសឱ្យការកំណត់ឡើងវិញ
ចំណុចប្រទាក់ដើម្បីកេះកំណត់ឡើងវិញទៅស្នូលដំណើរការ និងម៉ូឌុលកំណត់ម៉ោង។ អ្នកមិនត្រូវភ្ជាប់ចំណុចប្រទាក់ dbg_reset_out ដើម្បីកំណត់ចំណុចប្រទាក់ឡើងវិញដើម្បីការពារអាកប្បកិរិយាមិនកំណត់។

២.១.១.១.២. ប្រើផ្ទាំងស្នើសុំកំណត់ឡើងវិញ

តារាង 7 ។

ប្រើប៉ារ៉ាម៉ែត្រផ្ទាំងស្នើសុំកំណត់ឡើងវិញ

ប្រើផ្ទាំងស្នើសុំកំណត់ឡើងវិញ

ការពិពណ៌នា

បន្ថែមចំណុចប្រទាក់ស្នើសុំកំណត់ឡើងវិញ

· បើកជម្រើសនេះដើម្បីលាតត្រដាងច្រកកំណត់ឡើងវិញក្នុងមូលដ្ឋាន ដែលមេមូលដ្ឋានអាចប្រើវាដើម្បីកេះដំណើរការ Nios V ដើម្បីកំណត់ឡើងវិញដោយមិនប៉ះពាល់ដល់សមាសធាតុផ្សេងទៀតនៅក្នុងប្រព័ន្ធដំណើរការ Nios V ។
· ចំណុចប្រទាក់កំណត់ឡើងវិញមានសញ្ញា resetreq បញ្ចូល និងសញ្ញា ack ទិន្នផល។
· អ្នកអាចស្នើសុំការកំណត់ឡើងវិញទៅស្នូលដំណើរការ Nios V ដោយអះអាងនូវសញ្ញា resetreq ។
· សញ្ញា resetreq ត្រូវតែនៅតែអះអាងរហូតដល់ processor អះអាងសញ្ញា ack ។ ការខកខានសម្រាប់សញ្ញាដើម្បីរក្សាការអះអាងអាចបណ្តាលឱ្យខួរក្បាលស្ថិតនៅក្នុងស្ថានភាពមិនកំណត់។
· ការអះអាងនៃសញ្ញា resetreq នៅក្នុងរបៀបបំបាត់កំហុសមិនមានឥទ្ធិពលលើស្ថានភាពរបស់ processor ទេ។
· ប្រព័ន្ធដំណើរការ Nios V ឆ្លើយតបថាការកំណត់ឡើងវិញបានជោគជ័យដោយការអះអាងនូវសញ្ញា ack ។
· បន្ទាប់ពីដំណើរការកំណត់ឡើងវិញដោយជោគជ័យ ការអះអាងនៃសញ្ញា ack អាចកើតឡើងច្រើនដងតាមកាលកំណត់ រហូតដល់ការបដិសេធនៃសញ្ញា resetreq ។

២.១.១.១.៣. ផ្ទាំងអន្ទាក់ ការលើកលែង និងផ្ទាំងរំខាន

តារាង 8 ។

ផ្ទាំងអន្ទាក់ ការលើកលែង និងផ្ទាំងរំខាន

ការពិពណ៌នា

កំណត់ភ្នាក់ងារឡើងវិញ

កំណត់របៀបរំខានអុហ្វសិតឡើងវិញ

· បញ្ជាក់អុហ្វសិតនៃវ៉ិចទ័រកំណត់ឡើងវិញទាក់ទងទៅនឹងអាសយដ្ឋានមូលដ្ឋានរបស់ភ្នាក់ងារកំណត់ឡើងវិញដែលបានជ្រើសរើស។ · អ្នករចនាវេទិកាផ្តល់នូវតម្លៃលំនាំដើមសម្រាប់ការកំណត់ឡើងវិញដោយស្វ័យប្រវត្តិ។
បញ្ជាក់ប្រភេទឧបករណ៍បញ្ជារំខាន ដោយផ្ទាល់ ឬវ៉ិចទ័រ។ ចំណាំ៖ ដំណើរការដែលមិនមានបំពង់ Nios V/m មិនគាំទ្រការរំខាន Vectored ទេ។
ដូច្នេះ ជៀសវាងការប្រើរបៀបរំខាន Vectored នៅពេលដែលខួរក្បាលស្ថិតនៅក្នុងរបៀប Nonpipelined។

Nios® V Embedded Processor Design Handbook 14

ផ្ញើមតិកែលម្អ

ចំណាំ៖

២.១.១.២.៤. ស្ថាបត្យកម្ម CPU

តារាង 9 ។

ប៉ារ៉ាម៉ែត្រផ្ទាំងស្ថាបត្យកម្ម CPU

ស្ថាបត្យកម្ម CPU

ការពិពណ៌នា

បើកដំណើរការបំពង់នៅក្នុង CPU

· បើកជម្រើសនេះ ដើម្បីដំណើរការប្រព័ន្ធដំណើរការ Nios V/m ដែលមានបំពង់បង្ហូរភ្លាមៗ។ - IPC គឺខ្ពស់ជាងដោយតម្លៃនៃតំបន់តក្កវិជ្ជាខ្ពស់ និងប្រេកង់ Fmax ទាប។
· បិទជម្រើសនេះ ដើម្បីដំណើរការប្រព័ន្ធដំណើរការ Nios V/m ដែលមិនមានបំពង់ភ្លាមៗ។ - មានដំណើរការស្នូលស្រដៀងនឹងប្រព័ន្ធដំណើរការ Nios V/c ។ - គាំទ្រការបំបាត់កំហុស និងសមត្ថភាពរំខាន - តំបន់តក្កវិជ្ជាទាប និងប្រេកង់ Fmax ខ្ពស់ជាងក្នុងតម្លៃ IPC ទាប។

បើកដំណើរការចំណុចប្រទាក់ Avalon

បើកដំណើរការ Avalon Interface សម្រាប់អ្នកគ្រប់គ្រងការណែនាំ និងអ្នកគ្រប់គ្រងទិន្នន័យ។ ប្រសិនបើបិទ ប្រព័ន្ធប្រើចំណុចប្រទាក់ AXI4-Lite ។

តម្លៃ Mhartid CSR

· តម្លៃចុះឈ្មោះ Hart ID (mhartid) គឺ 0 តាមលំនាំដើម។ · កំណត់តម្លៃរវាង 0 និង 4094។ · ឆបគ្នាជាមួយ Altera FPGA Avalon Mutex Core HAL API ។

ព័ត៌មានដែលពាក់ព័ន្ធ មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ IP ដែលបង្កប់គ្រឿងកុំព្យូទ័រ – Intel FPGA Avalon® Mutex Core

២.១.១.១.៤. ផ្ទាំង ECC
តារាង 10. ECC Tab
ECC បើកការរកឃើញកំហុស និងការរាយការណ៍ស្ថានភាព

ការពិពណ៌នា
· បើកជម្រើសនេះដើម្បីអនុវត្តមុខងារ ECC សម្រាប់ប្លុក RAM ខាងក្នុងរបស់ processor Nios V។ · លក្ខណៈពិសេស ECC រកឃើញកំហុសរហូតដល់ 2 ប៊ីត និងប្រតិកម្មដោយផ្អែកលើឥរិយាបថខាងក្រោម៖
- ប្រសិនបើវាជាកំហុស 1-bit ដែលអាចកែបាននោះ processor បន្តដំណើរការបន្ទាប់ពីកែកំហុសនៅក្នុង processor pipeline។ ទោះយ៉ាងណាក៏ដោយ ការកែតម្រូវមិនត្រូវបានឆ្លុះបញ្ចាំងនៅក្នុងការចងចាំប្រភពទេ។
- ប្រសិនបើកំហុសមិនអាចកែបាននោះ processor បន្តដំណើរការដោយមិនបានកែវានៅក្នុង processor pipeline និង source memory ដែលអាចបណ្តាលឱ្យ processor ចូលទៅក្នុងស្ថានភាពមិនកំណត់។

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 15

2. ការរចនាប្រព័ន្ធផ្នែករឹងរបស់ប្រព័ន្ធដំណើរការ Nios V ជាមួយនឹងកម្មវិធី Quartus Prime និងអ្នករចនាវេទិកា
726952 | ៨០០.៥៥៨.៨៧២២
២.១.១.៣. អាំងតង់ស៊ីតេ Nios V/g ឧបករណ៍ដំណើរការគោលបំណងទូទៅ Altera FPGA IP
រូបភាពទី 6. Nios V/g General Purpose Processor Altera FPGA IP – ផ្នែកទី 1

រូបភាពទី 7 ។

Nios V/g General Purpose Processor Altera FPGA IP – ផ្នែកទី 2 (បិទបើកដំណើរការ Core Level Interrupt Controller)

Nios® V Embedded Processor Design Handbook 16

ផ្ញើមតិកែលម្អ

រូបភាពទី 8 ។

Nios V/g General Purpose Processor Altera FPGA IP – ផ្នែកទី 2 (បើកដំណើរការ Core Level Interrupt Controller)

រូបភាពទី 9. Nios V/g General Purpose Processor Altera FPGA IP – ផ្នែកទី 3

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 17

2. ការរចនាប្រព័ន្ធផ្នែករឹងរបស់ប្រព័ន្ធដំណើរការ Nios V ជាមួយនឹងកម្មវិធី Quartus Prime និងអ្នករចនាវេទិកា
726952 | ៨០០.៥៥៨.៨៧២២
រូបភាពទី 10. Nios V/g General Purpose Processor Altera FPGA IP – ផ្នែកទី 4

២.១.១.២.៤. ស្ថាបត្យកម្ម CPU

តារាង 11. ប៉ារ៉ាម៉ែត្រស្ថាបត្យកម្ម CPU

ផ្ទាំងស្ថាបត្យកម្ម CPU បើកដំណើរការអង្គភាពចំណុចអណ្តែត

ការពិពណ៌នា បើកជម្រើសនេះដើម្បីបន្ថែមឯកតាអណ្តែតទឹក (ផ្នែកបន្ថែម "F") នៅក្នុងស្នូលដំណើរការ។

បើកការទស្សន៍ទាយសាខា

បើកការទស្សន៍ទាយសាខាឋិតិវន្ត (ថយក្រោយបានយក និងបញ្ជូនបន្តមិនយក) សម្រាប់ការណែនាំសាខា។

តម្លៃ Mhartid CSR

បិទការណែនាំ FSQRT & FDIV សម្រាប់ FPU

· ដកការបំបែកចំណុចអណ្តែតទឹក (FSQRT) និងការបែងចែកចំណុចអណ្តែតទឹក (FDIV) ក្នុង FPU ។
· អនុវត្តការត្រាប់តាមកម្មវិធីនៅលើការណែនាំទាំងពីរអំឡុងពេលដំណើរការ។

Nios® V Embedded Processor Design Handbook 18

ផ្ញើមតិកែលម្អ

២.១.១.២.១. ផ្ទាំងបំបាត់កំហុស

តារាង 12. Debug Tab Parameters

ផ្ទាំងបំបាត់កំហុស

ការពិពណ៌នា

បើកដំណើរការបំបាត់កំហុស
បើកដំណើរការកំណត់ឡើងវិញពីម៉ូឌុលបំបាត់កំហុស

២.១.១.៣.៣. Lockstep Tab Table 2.1.1.3.3. Lockstep Tab
ប៉ារ៉ាម៉ែត្របើកដំណើរការ Lockstep Default Period បើកដំណើរការ Extended Reset Interface

ការពិពណ៌នា · បើកដំណើរការប្រព័ន្ធ Lockstep ស្នូលពីរ។ · តម្លៃលំនាំដើមនៃការអស់ពេលកំណត់កម្មវិធីនៅពេលចេញកំណត់ឡើងវិញ (ចន្លោះ 0 និង 255)។ · បើកដំណើរការចំណុចប្រទាក់កំណត់ឡើងវិញបន្ថែមជាជម្រើសសម្រាប់ការគ្រប់គ្រងការកំណត់ឡើងវិញបន្ថែម។ · នៅពេលបិទ fRSmartComp អនុវត្តការគ្រប់គ្រងការកំណត់ឡើងវិញជាមូលដ្ឋាន។

២.១.១.១.២. ប្រើផ្ទាំងស្នើសុំកំណត់ឡើងវិញ

តារាងទី 14. ប្រើការកំណត់ផ្ទាំងស្នើសុំឡើងវិញ

ប្រើផ្ទាំងស្នើសុំកំណត់ឡើងវិញ

ការពិពណ៌នា

បន្ថែមចំណុចប្រទាក់ស្នើសុំកំណត់ឡើងវិញ

· បើកជម្រើសនេះដើម្បីលាតត្រដាងច្រកកំណត់ឡើងវិញក្នុងមូលដ្ឋាន ដែលមេមូលដ្ឋានអាចប្រើវាដើម្បីកេះដំណើរការ Nios V ដើម្បីកំណត់ឡើងវិញដោយមិនប៉ះពាល់ដល់សមាសធាតុផ្សេងទៀតនៅក្នុងប្រព័ន្ធដំណើរការ Nios V ។
· ចំណុចប្រទាក់កំណត់ឡើងវិញមានសញ្ញា resetreq បញ្ចូល និងសញ្ញា ack ទិន្នផល។
· អ្នកអាចស្នើសុំការកំណត់ឡើងវិញទៅស្នូលដំណើរការ Nios V ដោយអះអាងនូវសញ្ញា resetreq ។
· សញ្ញា resetreq ត្រូវតែនៅតែអះអាងរហូតដល់ processor អះអាងសញ្ញា ack ។ ការខកខានសម្រាប់សញ្ញាដើម្បីរក្សាការអះអាងអាចបណ្តាលឱ្យខួរក្បាលស្ថិតនៅក្នុងស្ថានភាពមិនកំណត់។
· ការអះអាងនៃសញ្ញា resetreq នៅក្នុងរបៀបបំបាត់កំហុសមិនមានឥទ្ធិពលលើស្ថានភាពរបស់ processor ទេ។
· ប្រព័ន្ធដំណើរការ Nios V ឆ្លើយតបថាការកំណត់ឡើងវិញបានជោគជ័យដោយការអះអាងនូវសញ្ញា ack ។
· បន្ទាប់ពីដំណើរការកំណត់ឡើងវិញដោយជោគជ័យ ការអះអាងនៃសញ្ញា ack អាចកើតឡើងច្រើនដងតាមកាលកំណត់ រហូតដល់ការបដិសេធនៃសញ្ញា resetreq ។

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 19

២.១.១.១.៣. ផ្ទាំងអន្ទាក់ ការលើកលែង និងផ្ទាំងរំខាន

តារាង 15 ។

Traps, Exceptions, and Interrupts Tab នៅពេលដែលបើកដំណើរការ Core Level Interrupt Controller ត្រូវបានបិទ

ផ្ទាំងអន្ទាក់ ការលើកលែង និងផ្ទាំងរំខាន
កំណត់ភ្នាក់ងារឡើងវិញ

ការពិពណ៌នា
· អង្គចងចាំដែលផ្ទុកវ៉ិចទ័រកំណត់ឡើងវិញ (អាសយដ្ឋានកំណត់ឡើងវិញរបស់ប្រព័ន្ធដំណើរការ Nios V) ដែលលេខកូដកំណត់ឡើងវិញស្ថិតនៅ។
· អ្នកអាចជ្រើសរើសម៉ូឌុលអង្គចងចាំណាមួយដែលភ្ជាប់ទៅមេនៃការណែនាំរបស់ប្រព័ន្ធដំណើរការ Nios V និងគាំទ្រដោយលំហូរចាប់ផ្ដើមប្រព័ន្ធដំណើរការ Nios V ជាភ្នាក់ងារកំណត់ឡើងវិញ។

កំណត់អុហ្វសិតឡើងវិញ

បើកដំណើរការ Core Level Interrupt Controller (CLIC)

· បើកដំណើរការ CLIC ដើម្បីគាំទ្រការរំខានជាមុន និងលក្ខខណ្ឌនៃការរំខានដែលអាចកំណត់រចនាសម្ព័ន្ធបាន។
· នៅពេលបើកដំណើរការ អ្នកអាចកំណត់រចនាសម្ព័ន្ធចំនួននៃការរំខានរបស់វេទិកា កំណត់លក្ខខណ្ឌនៃការកេះ និងកំណត់ការរំខានមួយចំនួនជាការទប់ស្កាត់ជាមុន។

ការចុះឈ្មោះស្រមោលរបៀបរំខាន Files

បញ្ជាក់ប្រភេទការរំខានជា Direct ឬ Vectored Enable shadow register ដើម្បីកាត់បន្ថយការប្តូរបរិបទនៅពេលមានការរំខាន។

តារាង 16 ។

អន្ទាក់ ការលើកលែង និងការរំខាននៅពេលបើកដំណើរការឧបករណ៍បញ្ជារំខានកម្រិតស្នូលត្រូវបានបើក

អន្ទាក់ ការលើកលែង និងការរំខាន

ការពិពណ៌នា

កំណត់ភ្នាក់ងារឡើងវិញ
កំណត់អុហ្វសិតឡើងវិញ
បើកដំណើរការ Core Level Interrupt Controller (CLIC)

· អង្គចងចាំដែលផ្ទុកវ៉ិចទ័រកំណត់ឡើងវិញ (អាសយដ្ឋានកំណត់ឡើងវិញរបស់ប្រព័ន្ធដំណើរការ Nios V) ដែលលេខកូដកំណត់ឡើងវិញស្ថិតនៅ។
· អ្នកអាចជ្រើសរើសម៉ូឌុលអង្គចងចាំណាមួយដែលភ្ជាប់ទៅមេនៃការណែនាំរបស់ប្រព័ន្ធដំណើរការ Nios V និងគាំទ្រដោយលំហូរចាប់ផ្ដើមប្រព័ន្ធដំណើរការ Nios V ជាភ្នាក់ងារកំណត់ឡើងវិញ។
· បញ្ជាក់អុហ្វសិតនៃវ៉ិចទ័រកំណត់ឡើងវិញទាក់ទងទៅនឹងអាសយដ្ឋានមូលដ្ឋានរបស់ភ្នាក់ងារកំណត់ឡើងវិញដែលបានជ្រើសរើស។ · អ្នករចនាវេទិកាផ្តល់នូវតម្លៃលំនាំដើមសម្រាប់ការកំណត់ឡើងវិញដោយស្វ័យប្រវត្តិ។
· បើកដំណើរការ CLIC ដើម្បីគាំទ្រការរំខានជាមុន និងលក្ខខណ្ឌនៃការរំខានដែលអាចកំណត់រចនាសម្ព័ន្ធបាន។ · នៅពេលបើកដំណើរការ អ្នកអាចកំណត់រចនាសម្ព័ន្ធចំនួននៃការរំខានវេទិកា កំណត់លក្ខខណ្ឌកេះ។
និងកំណត់ការរំខានមួយចំនួនជាការទប់ស្កាត់ជាមុន។

របៀបរំខាន

· បញ្ជាក់ប្រភេទការរំខានជា Direct, Vectored, ឬ CLIC។

ការចុះឈ្មោះស្រមោល Files

· បើកការចុះឈ្មោះស្រមោល ដើម្បីកាត់បន្ថយការផ្លាស់ប្តូរបរិបទនៅពេលមានការរំខាន។
· ផ្តល់ជូនវិធីសាស្រ្តពីរ៖
- ចំនួននៃកម្រិតរំខាន CLIC
- ចំនួននៃកម្រិតរំខាន CLIC – 1៖ ជម្រើសនេះមានប្រយោជន៍នៅពេលអ្នកចង់បានចំនួនចុះឈ្មោះ file ច្បាប់ចម្លងដើម្បីឱ្យសមនឹងចំនួនពិតប្រាកដនៃប្លុក M20K ឬ M9K ។
· បើកដំណើរការ Nios V ដើម្បីប្រើការចុះឈ្មោះស្រមោល files ដែលកាត់បន្ថយការប្តូរបរិបទលើក្បាលនៅពេលមានការរំខាន។
សម្រាប់ព័ត៌មានបន្ថែមអំពីការចុះឈ្មោះស្រមោល files, យោងទៅសៀវភៅណែនាំអំពីដំណើរការ Nios V ។

ចំនួនប្រភពរំខានវេទិកា

· បញ្ជាក់ចំនួននៃការរំខានវេទិការវាង 16 ដល់ 2048 ។
ចំណាំ៖ CLIC គាំទ្រដល់ទៅ 2064 interrupt inputs ហើយ 16 interrupt inputs ដំបូងក៏ត្រូវបានភ្ជាប់ទៅ base interrupt controller ផងដែរ។

CLIC ការតម្រឹមតារាងវ៉ិចទ័រ

· កំណត់ដោយស្វ័យប្រវត្តិដោយផ្អែកលើចំនួននៃប្រភពរំខានវេទិកា។ · ប្រសិនបើអ្នកប្រើការតម្រឹមដែលទាបជាងតម្លៃដែលបានណែនាំ CLIC បង្កើនតក្កវិជ្ជា
ស្មុគ្រស្មាញដោយការបន្ថែម adder បន្ថែមដើម្បីអនុវត្តការគណនាវ៉ិចទ័រ។ · ប្រសិនបើអ្នកប្រើការតម្រឹមដែលទាបជាងតម្លៃដែលបានណែនាំ លទ្ធផលនេះកើនឡើង
ភាពស្មុគស្មាញនៃតក្កវិជ្ជានៅក្នុង CLIC ។
បន្ត…

Nios® V Embedded Processor Design Handbook 20

ផ្ញើមតិកែលម្អ

អន្ទាក់ ការលើកលែង និងការរំខាន
ចំនួននៃកម្រិតរំខាន
ចំនួននៃអាទិភាពរំខានក្នុងមួយកម្រិត
ការរំខានដែលអាចកំណត់រចនាសម្ព័ន្ធគែមជំនួយបានបង្កឱ្យមានការរំខាន

ការពិពណ៌នា
· បញ្ជាក់ចំនួននៃកម្រិតរំខានជាមួយនឹងកម្រិតបន្ថែម 0 សម្រាប់លេខកូដកម្មវិធី។ ការរំខាននៃកម្រិតខ្ពស់អាចរំខាន (ជាមុន) ឧបករណ៍ដោះស្រាយដែលកំពុងដំណើរការសម្រាប់ការរំខានកម្រិតទាប។
· ជាមួយនឹងកម្រិតការរំខានដែលមិនមែនជាសូន្យ ជាជម្រើសតែមួយគត់សម្រាប់ការរំខាន កូដកម្មវិធីតែងតែស្ថិតនៅកម្រិតទាបបំផុត 0។ ចំណាំ៖ ការកំណត់ពេលវេលាដំណើរការនៃកម្រិត និងអាទិភាពនៃការរំខានគឺធ្វើឡើងនៅក្នុងការចុះឈ្មោះ 8 ប៊ីតតែមួយ។ ប្រសិនបើចំនួននៃកម្រិតរំខានគឺ 256 វាមិនអាចកំណត់រចនាសម្ព័ន្ធអាទិភាពរំខាននៅពេលដំណើរការបានទេ។ បើមិនដូច្នោះទេចំនួនអតិបរិមានៃអាទិភាពដែលអាចកំណត់បានគឺ 256 / (ចំនួនកម្រិតរំខាន – 1)។
· បញ្ជាក់ចំនួននៃអាទិភាពនៃការរំខាន ដែល CLIC ប្រើដើម្បីកំណត់លំដាប់ដែលអ្នកដោះស្រាយការរំខានដែលមិនត្រូវបានបញ្ចេញជាមុនត្រូវបានហៅ។ ចំណាំ៖ ការភ្ជាប់តម្លៃគោលពីរនៃកម្រិតរំខានដែលបានជ្រើសរើស និងអាទិភាពរំខានដែលបានជ្រើសរើសត្រូវតែតិចជាង 8 ប៊ីត។
· អនុញ្ញាតឱ្យអ្នកកំណត់រចនាសម្ព័ន្ធប៉ូលដែលរំខានក្នុងអំឡុងពេលដំណើរការ។ · បន្ទាត់រាងប៉ូលលំនាំដើមគឺជាបន្ទាត់រាងប៉ូលវិជ្ជមាន។
· អនុញ្ញាតឱ្យអ្នកកំណត់រចនាសម្ព័ន្ធលក្ខខណ្ឌការរំខានកំឡុងពេលដំណើរការ ពោលគឺកម្រិតខ្ពស់ដែលកេះ ឬគែមវិជ្ជមានដែលបានកេះ (ពេលប៉ូលរំខានមានភាពវិជ្ជមានក្នុងប៉ូលរំខានដែលអាចកំណត់បាន)។
· លក្ខខណ្ឌកេះលំនាំដើមគឺកម្រិតដែលបង្កឱ្យមានការរំខាន។

ចំណាំ៖

ព័ត៌មានដែលទាក់ទង សៀវភៅណែនាំអំពីដំណើរការ Nios® V

២.១.១.៣.៦. ផ្ទាំងការកំណត់រចនាសម្ព័ន្ធអង្គចងចាំ

តារាង 17. ប៉ារ៉ាម៉ែត្រផ្ទាំងកំណត់រចនាសម្ព័ន្ធអង្គចងចាំ

ប្រភេទ

ផ្ទាំងកំណត់រចនាសម្ព័ន្ធអង្គចងចាំ

ការពិពណ៌នា

ឃ្លាំងសម្ងាត់

ទំហំឃ្លាំងសម្ងាត់ទិន្នន័យ

· បញ្ជាក់ទំហំឃ្លាំងទិន្នន័យ។ · ទំហំត្រឹមត្រូវគឺចាប់ពី 0 គីឡូបៃ (KB) ដល់ 16 KB ។ ·បិទឃ្លាំងសម្ងាត់ទិន្នន័យនៅពេលដែលទំហំគឺ 0 KB ។

ទំហំឃ្លាំងសម្ងាត់ការណែនាំ

· បញ្ជាក់ទំហំនៃឃ្លាំងសម្ងាត់ការណែនាំ។ · ទំហំត្រឹមត្រូវគឺចាប់ពី 0 KB ដល់ 16 KB ។ ·បិទឃ្លាំងសម្ងាត់ការណែនាំនៅពេលទំហំគឺ 0 KB ។

តំបន់បរិក្ខារ A និង B

ទំហំ

· បញ្ជាក់ទំហំនៃតំបន់គ្រឿងកុំព្យូទ័រ។
· ទំហំត្រឹមត្រូវគឺចាប់ពី 64 KB ដល់ 2 ជីហ្គាបៃ (GB) ឬគ្មាន។ ការជ្រើសរើសគ្មាន បិទតំបន់គ្រឿងកុំព្យូទ័រ។

អាសយដ្ឋានមូលដ្ឋាន

· បញ្ជាក់អាសយដ្ឋានមូលដ្ឋាននៃតំបន់គ្រឿងកុំព្យូទ័រ បន្ទាប់ពីអ្នកជ្រើសរើសទំហំ។
· អាសយដ្ឋានទាំងអស់នៅក្នុងតំបន់គ្រឿងកុំព្យូទ័របង្កើតការចូលប្រើទិន្នន័យដែលមិនអាចលាក់បាន។
· អាសយដ្ឋានមូលដ្ឋានតំបន់គ្រឿងកុំព្យូទ័រត្រូវតែតម្រឹមតាមទំហំតំបន់គ្រឿងកុំព្យូទ័រ។

អនុស្សាវរីយជាប់គ្នា

ទំហំ

· បញ្ជាក់ទំហំនៃអង្គចងចាំដែលភ្ជាប់យ៉ាងតឹងរ៉ឹង។ - ទំហំត្រឹមត្រូវគឺចាប់ពី 0 MB ដល់ 512 MB ។

ការចាប់ផ្តើមអាសយដ្ឋានមូលដ្ឋាន File

· បញ្ជាក់អាសយដ្ឋានមូលដ្ឋាននៃអង្គចងចាំដែលភ្ជាប់យ៉ាងតឹងរ៉ឹង។ · បញ្ជាក់ការចាប់ផ្តើម file សម្រាប់ការចងចាំដែលភ្ជាប់យ៉ាងតឹងរ៉ឹង។

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 21

ចំណាំ៖

នៅក្នុងប្រព័ន្ធដំណើរការ Nios V ដែលបើកដំណើរការឃ្លាំងសម្ងាត់ អ្នកត្រូវតែដាក់ឧបករណ៍ភ្ជាប់ប្រព័ន្ធនៅក្នុងតំបន់គ្រឿងកុំព្យូទ័រ។ អ្នកអាចប្រើតំបន់គ្រឿងកុំព្យូទ័រដើម្បីកំណត់ប្រតិបត្តិការដែលមិនអាចលាក់ទុកបានសម្រាប់គ្រឿងកុំព្យូទ័រដូចជា UART, PIO, DMA និងផ្សេងទៀត។

២.១.១.១.៤. ផ្ទាំង ECC

តារាង 18. ECC Tab
ECC បើកការរកឃើញកំហុស និងការរាយការណ៍ស្ថានភាព
បើកដំណើរការកែតម្រូវប៊ីតតែមួយ

ការពិពណ៌នា
· បើកជម្រើសនេះដើម្បីអនុវត្តមុខងារ ECC សម្រាប់ប្លុក RAM ខាងក្នុងរបស់ processor Nios V។ · លក្ខណៈពិសេស ECC រកឃើញកំហុសរហូតដល់ 2 ប៊ីត និងប្រតិកម្មដោយផ្អែកលើឥរិយាបថខាងក្រោម៖
- ប្រសិនបើវាជាកំហុសមួយប៊ីតដែលអាចកែបាន ហើយបើកដំណើរការការកែតម្រូវប៊ីតតែមួយត្រូវបានបិទ ខួរក្បាលដំណើរការបន្តបន្ទាប់ពីកែកំហុសនៅក្នុងបំពង់ដំណើរការ។ ទោះយ៉ាងណាក៏ដោយ ការកែតម្រូវមិនត្រូវបានឆ្លុះបញ្ចាំងនៅក្នុងការចងចាំប្រភពទេ។
- ប្រសិនបើវាជាកំហុសមួយប៊ីតដែលអាចកែបាន ហើយបើកដំណើរការកែប៊ីតតែមួយត្រូវបានបើក ខួរក្បាលនៅតែបន្តដំណើរការបន្ទាប់ពីកែកំហុសនៅក្នុងបំពង់ដំណើរការ និងការចងចាំប្រភព។
- ប្រសិនបើវាជាកំហុសដែលមិនអាចកែបាន ខួរក្បាលនឹងបញ្ឈប់ប្រតិបត្តិការរបស់វា។
បើកការកែប៊ីតតែមួយនៅលើប្លុកអង្គចងចាំដែលបានបង្កប់នៅក្នុងស្នូល។

២.១.១.៣.៨. ផ្ទាំងការណែនាំផ្ទាល់ខ្លួន

ចំណាំ៖

ផ្ទាំងនេះអាចប្រើបានសម្រាប់ស្នូលដំណើរការ Nios V/g ប៉ុណ្ណោះ។

ការណែនាំផ្ទាល់ខ្លួន Nios V Custom Instruction Hardware Table
កម្មវិធីការណែនាំផ្ទាល់ខ្លួន Nios V តារាងម៉ាក្រូ

ការពិពណ៌នា
· ប្រព័ន្ធដំណើរការ Nios V ប្រើតារាងនេះដើម្បីកំណត់ចំណុចប្រទាក់អ្នកគ្រប់គ្រងការណែនាំផ្ទាល់ខ្លួនរបស់វា។
· ចំណុចប្រទាក់អ្នកគ្រប់គ្រងការណែនាំផ្ទាល់ខ្លួនដែលបានកំណត់ត្រូវបានអ៊ិនកូដដោយឯកឯងដោយ Opcode (CUSTOM0-3) និង 3 bits នៃ funct7[6:4]។
· អ្នកអាចកំណត់បានរហូតដល់ 32 ចំណុចប្រទាក់អ្នកគ្រប់គ្រងការណែនាំផ្ទាល់ខ្លួន។
· អង្គដំណើរការ Nios V ប្រើតារាងនេះត្រូវបានប្រើដើម្បីកំណត់ការអ៊ិនកូដកម្មវិធីការណែនាំផ្ទាល់ខ្លួនសម្រាប់ចំណុចប្រទាក់អ្នកគ្រប់គ្រងការណែនាំផ្ទាល់ខ្លួនដែលបានកំណត់។
· សម្រាប់ការអ៊ិនកូដកម្មវិធីការណែនាំផ្ទាល់ខ្លួនដែលបានកំណត់នីមួយៗ ការអ៊ិនកូដ Opcode (CUSTOM0-3) និង 3 bits នៃ funct7[6:4] ត្រូវតែទាក់ទងគ្នាទៅនឹងការអ៊ិនកូដចំណុចប្រទាក់អ្នកគ្រប់គ្រងការណែនាំផ្ទាល់ខ្លួនដែលបានកំណត់នៅក្នុងតារាង Custom Instruction Hardware Interface Table។
· អ្នកអាចប្រើ Funct7[6:4], Funct7[3:0] និង Funct3[2:0] ដើម្បីកំណត់ការអ៊ិនកូដបន្ថែមសម្រាប់ការណែនាំផ្ទាល់ខ្លួនដែលបានផ្តល់ឱ្យ ឬបញ្ជាក់ជា Xs ដែលត្រូវឆ្លងកាត់ជាអាគុយម៉ង់ការណែនាំបន្ថែម។
· ដំណើរការ Nios V ផ្តល់នូវការអ៊ិនកូដកម្មវិធីការណែនាំផ្ទាល់ខ្លួនដែលបានកំណត់ថាជា C-macro ដែលបានបង្កើតនៅក្នុង system.h ហើយធ្វើតាមទម្រង់ការណែនាំ R-type RISC-V ។
· Mnemonics អាចត្រូវបានប្រើដើម្បីកំណត់ឈ្មោះផ្ទាល់ខ្លួនសម្រាប់៖ — C-Macros ដែលបានបង្កើតក្នុង system.h ។
- ការបង្កើតកំហុស GDB mnemonics ក្នុង custom_instruction_debug.xml ។

ព័ត៌មានពាក់ព័ន្ធ
AN 977៖ ការណែនាំផ្ទាល់ខ្លួនរបស់ដំណើរការ Nios V សម្រាប់ព័ត៌មានបន្ថែមអំពីការណែនាំផ្ទាល់ខ្លួនដែលអនុញ្ញាតឱ្យអ្នកប្ដូរប្រព័ន្ធដំណើរការ Nios® V តាមតម្រូវការរបស់កម្មវិធីជាក់លាក់មួយ។

Nios® V Embedded Processor Design Handbook 22

ផ្ញើមតិកែលម្អ

2. ការរចនាប្រព័ន្ធផ្នែករឹងរបស់ប្រព័ន្ធដំណើរការ Nios V ជាមួយនឹងកម្មវិធី Quartus Prime និងអ្នករចនាវេទិកា 726952 | 2025.07.16
២.១.២. ការកំណត់រចនាសម្ព័ន្ធសមាសធាតុ
ប្រើ Platform Designer ដើម្បីកំណត់លក្ខណៈ Hardware នៃប្រព័ន្ធដំណើរការ Nios V ហើយបន្ថែមសមាសធាតុដែលចង់បាន។ ដ្យាក្រាមខាងក្រោមបង្ហាញពីការរចនាប្រព័ន្ធដំណើរការ Nios V ជាមូលដ្ឋានជាមួយនឹងសមាសធាតុដូចខាងក្រោម៖ · Nios V processor core · On-Chip Memory · JTAG UART · កម្មវិធីកំណត់ពេលចន្លោះពេល (ជាជម្រើស)(1)
នៅពេលដែលអង្គចងចាំ On-Chip ថ្មីត្រូវបានបន្ថែមទៅប្រព័ន្ធអ្នករចនាវេទិកា សូមអនុវត្ត Sync System Infos ដើម្បីឆ្លុះបញ្ចាំងពីសមាសធាតុអង្គចងចាំដែលបានបន្ថែមនៅក្នុងការកំណត់ឡើងវិញ។ ម៉្យាងទៀត អ្នកអាចបើកដំណើរការ Auto Sync នៅក្នុង Platform Designer ដើម្បីឆ្លុះបញ្ចាំងដោយស្វ័យប្រវត្តិនូវការផ្លាស់ប្តូរសមាសភាគចុងក្រោយបង្អស់
រូបភាពទី ៤ ឧample ការភ្ជាប់ប្រព័ន្ធដំណើរការ Nios V ជាមួយនឹងគ្រឿងកុំព្យូទ័រផ្សេងទៀតនៅក្នុង Platform Designer

(1) អ្នកមានជម្រើសក្នុងការប្រើលក្ខណៈពិសេសនៃកម្មវិធីកំណត់ពេលខាងក្នុង Nios V ដើម្បីជំនួសឧបករណ៍កំណត់ពេលវេលាខាងក្រៅក្នុងអ្នករចនាវេទិកា។

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 23

2. ការរចនាប្រព័ន្ធផ្នែករឹងរបស់ប្រព័ន្ធដំណើរការ Nios V ជាមួយនឹងកម្មវិធី Quartus Prime និងអ្នករចនាវេទិកា
726952 | ៨០០.៥៥៨.៨៧២២
អ្នកក៏ត្រូវតែកំណត់ម្ជុលប្រតិបត្តិការដើម្បីនាំចេញជាបំពង់នៅក្នុងប្រព័ន្ធអ្នករចនាវេទិការបស់អ្នក។ សម្រាប់អតីតampដូច្នេះ បញ្ជីម្ជុលប្រតិបត្តិការប្រព័ន្ធ FPGA ត្រឹមត្រូវត្រូវបានកំណត់ដូចខាងក្រោម ប៉ុន្តែមិនកំណត់ចំពោះ៖
· នាឡិកា
·កំណត់ឡើងវិញ
· សញ្ញា I/O
២.១.៣. ការបញ្ជាក់អាសយដ្ឋានមូលដ្ឋាន និងអាទិភាពសំណើររំខាន
ដើម្បីបញ្ជាក់ពីរបៀបដែលសមាសធាតុដែលបានបន្ថែមនៅក្នុងការរចនាមានអន្តរកម្មដើម្បីបង្កើតប្រព័ន្ធមួយ អ្នកត្រូវកំណត់អាសយដ្ឋានមូលដ្ឋានសម្រាប់សមាសធាតុភ្នាក់ងារនីមួយៗ និងផ្តល់អាទិភាពសំណើររំខាន (IRQ) សម្រាប់ JTAG UART និងឧបករណ៍កំណត់ពេលវេលាចន្លោះពេល។ អ្នករចនាវេទិកាផ្តល់ពាក្យបញ្ជាមួយ - កំណត់អាសយដ្ឋានមូលដ្ឋាន - ដែលផ្តល់អាសយដ្ឋានមូលដ្ឋានត្រឹមត្រូវដោយស្វ័យប្រវត្តិទៅសមាសធាតុទាំងអស់នៅក្នុងប្រព័ន្ធ។ ទោះយ៉ាងណាក៏ដោយ អ្នកអាចកែសម្រួលអាសយដ្ឋានមូលដ្ឋានដោយផ្អែកលើតម្រូវការរបស់អ្នក។
ខាងក្រោមនេះជាគោលការណ៍ណែនាំមួយចំនួនសម្រាប់កំណត់អាសយដ្ឋានមូលដ្ឋាន៖
· ស្នូលដំណើរការ Nios V មានវិសាលភាពអាសយដ្ឋាន 32 ប៊ីត។ ដើម្បីចូលប្រើសមាសធាតុភ្នាក់ងារ អាសយដ្ឋានមូលដ្ឋានរបស់ពួកគេត្រូវតែមានចន្លោះពី 0x00000000 និង 0xFFFFFFFF ។
· កម្មវិធី Nios V ប្រើថេរនិមិត្តសញ្ញាដើម្បីយោងទៅអាសយដ្ឋាន។ អ្នកមិនចាំបាច់ជ្រើសរើសតម្លៃអាសយដ្ឋានដែលងាយស្រួលចងចាំនោះទេ។
· តម្លៃអាស័យដ្ឋានដែលបែងចែកសមាសធាតុផ្សេងគ្នាដោយភាពខុសគ្នានៃអាសយដ្ឋានតែមួយប៊ីតបង្កើតផ្នែករឹងដែលមានប្រសិទ្ធភាពជាង។ អ្នកមិនចាំបាច់បង្រួមអាសយដ្ឋានមូលដ្ឋានទាំងអស់ទៅក្នុងជួរអាសយដ្ឋានតូចបំផុតដែលអាចធ្វើទៅបានទេ ព្រោះការបង្រួមអាចបង្កើតផ្នែករឹងដែលមានប្រសិទ្ធភាពតិច។
· អ្នករចនាវេទិកាមិនព្យាយាមតម្រឹមសមាសធាតុអង្គចងចាំដាច់ដោយឡែកនៅក្នុងជួរអង្គចងចាំជាប់គ្នានោះទេ។ សម្រាប់អតីតampដូច្នេះ ប្រសិនបើអ្នកចង់បានសមាសធាតុអង្គចងចាំនៅលើឈីបច្រើនដែលអាចអាសយដ្ឋានបានជាជួរអង្គចងចាំជាប់គ្នាមួយ អ្នកត្រូវកំណត់អាសយដ្ឋានមូលដ្ឋានយ៉ាងច្បាស់។
អ្នករចនាវេទិកាក៏ផ្តល់នូវពាក្យបញ្ជាស្វ័យប្រវត្តិកម្មផងដែរ - កំណត់លេខរំខានដែលភ្ជាប់សញ្ញា IRQ ដើម្បីបង្កើតលទ្ធផលផ្នែករឹងត្រឹមត្រូវ។ ទោះជាយ៉ាងណាក៏ដោយ ការចាត់តាំង IRQs ឱ្យមានប្រសិទ្ធភាពទាមទារការយល់ដឹងអំពីឥរិយាបថឆ្លើយតបនៃប្រព័ន្ធទាំងមូល។ អ្នករចនាវេទិកាមិនអាចធ្វើការទាយដែលមានការអប់រំអំពីកិច្ចការ IRQ ល្អបំផុតនោះទេ។
តម្លៃ IRQ ទាបបំផុតមានអាទិភាពខ្ពស់បំផុត។ នៅក្នុងប្រព័ន្ធដ៏ល្អមួយ Altera ណែនាំថាសមាសធាតុកម្មវិធីកំណត់ម៉ោងត្រូវមាន IRQ អាទិភាពខ្ពស់បំផុត ពោលគឺតម្លៃទាបបំផុត ដើម្បីរក្សាភាពត្រឹមត្រូវនៃសញ្ញាធីកនាឡិកាប្រព័ន្ធ។
ក្នុងករណីខ្លះ អ្នកអាចកំណត់អាទិភាពខ្ពស់ជាងនេះទៅឧបករណ៍ក្នុងពេលវេលាជាក់ស្តែង (ដូចជាឧបករណ៍បញ្ជាវីដេអូ) ដែលទាមទារអត្រារំខានខ្ពស់ជាងសមាសធាតុកម្មវិធីកំណត់ម៉ោង។
ព័ត៌មានពាក់ព័ន្ធ
មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Quartus Prime Pro Edition៖ ព័ត៌មានបន្ថែមអំពីការបង្កើតប្រព័ន្ធជាមួយអ្នករចនាវេទិកា។

Nios® V Embedded Processor Design Handbook 24

ផ្ញើមតិកែលម្អ

2. ការរចនាប្រព័ន្ធផ្នែករឹងរបស់ប្រព័ន្ធដំណើរការ Nios V ជាមួយនឹងកម្មវិធី Quartus Prime និងអ្នករចនាវេទិកា 726952 | 2025.07.16
២.២. ការរួមបញ្ចូលប្រព័ន្ធអ្នករចនាវេទិកាទៅក្នុងគម្រោង Quartus Prime
បន្ទាប់ពីបង្កើតការរចនាប្រព័ន្ធ Nios V នៅក្នុង Platform Designer សូមអនុវត្តកិច្ចការខាងក្រោមដើម្បីបញ្ចូលម៉ូឌុលប្រព័ន្ធ Nios V ទៅក្នុងគម្រោងរចនា Quartus Prime FPGA ។ · បញ្ចូលម៉ូឌុលប្រព័ន្ធ Nios V នៅក្នុងគម្រោង Quartus Prime · ភ្ជាប់សញ្ញាពីម៉ូឌុលប្រព័ន្ធ Nios V ទៅកាន់សញ្ញាផ្សេងទៀតនៅក្នុងតក្កវិជ្ជា FPGA · កំណត់ទីតាំងម្ជុលជាក់ស្តែង · រឹតបន្តឹងការរចនា FPGA
២.២.១. ការបញ្ចូលម៉ូឌុលប្រព័ន្ធដំណើរការ Nios V នៅក្នុងគម្រោង Quartus Prime
អ្នករចនាវេទិកាបង្កើតអង្គភាពរចនាម៉ូឌុលប្រព័ន្ធ ដែលអ្នកអាចធ្វើភ្លាមៗនៅក្នុង Quartus Prime ។ របៀបដែលអ្នកធ្វើឱ្យម៉ូឌុលប្រព័ន្ធភ្លាមៗអាស្រ័យលើវិធីសាស្ត្របញ្ចូលការរចនាសម្រាប់គម្រោង Quartus Prime ទាំងមូល។ សម្រាប់អតីតampដូច្នេះ ប្រសិនបើអ្នកកំពុងប្រើ Verilog HDL សម្រាប់ធាតុរចនា សូមធ្វើម៉ូឌុលប្រព័ន្ធដែលមានមូលដ្ឋានលើ Verilog ភ្លាមៗ។ ប្រសិនបើអ្នកចូលចិត្តប្រើវិធីសាស្ត្រដ្យាក្រាមប្លុកសម្រាប់ការបញ្ចូលការរចនា បញ្ចូលនិមិត្តសញ្ញាម៉ូឌុលប្រព័ន្ធ .bdf ភ្លាមៗ file.
២.២.២. ការភ្ជាប់សញ្ញា និងកំណត់ទីតាំង Pin រូបវិទ្យា
ដើម្បីភ្ជាប់ការរចនា Altera FPGA របស់អ្នកទៅនឹងការរចនាកម្រិតក្រុមប្រឹក្សាភិបាលរបស់អ្នក សូមអនុវត្តកិច្ចការខាងក្រោម៖ · កំណត់កម្រិតកំពូល file សម្រាប់ការរចនា និងសញ្ញារបស់អ្នកដើម្បីភ្ជាប់ទៅ Altera ខាងក្រៅ
ម្ជុលឧបករណ៍ FPGA ។ · ស្វែងយល់ថាតើម្ជុលណាដែលត្រូវភ្ជាប់តាមរយៈការណែនាំអំពីការរចនាកម្រិតក្រុមប្រឹក្សាភិបាលរបស់អ្នក ឬ
គ្រោងការណ៍។ · កំណត់សញ្ញានៅក្នុងការរចនាកម្រិតកំពូលទៅកាន់ច្រកនៅលើឧបករណ៍ Altera FPGA របស់អ្នកជាមួយនឹងម្ជុល
ឧបករណ៍ការងារ។
ប្រព័ន្ធអ្នករចនាវេទិការបស់អ្នកអាចជាការរចនាកម្រិតកំពូល។ ទោះជាយ៉ាងណាក៏ដោយ Altera FPGA ក៏អាចរួមបញ្ចូលតក្កវិជ្ជាបន្ថែមដោយផ្អែកលើតម្រូវការរបស់អ្នក ហើយដូច្នេះណែនាំកម្រិតកំពូលផ្ទាល់ខ្លួន។ file. កម្រិតកំពូល file ភ្ជាប់សញ្ញាម៉ូឌុលប្រព័ន្ធដំណើរការ Nios V ទៅនឹងតក្កវិជ្ជារចនា Altera FPGA ផ្សេងទៀត។
ព័ត៌មានដែលទាក់ទង Quartus Prime Pro Edition មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់៖ ឧបសគ្គនៃការរចនា
២.២.៣. ការរឹតបន្តឹងការរចនា Altera FPGA
ការរចនាប្រព័ន្ធ Altera FPGA ត្រឹមត្រូវរួមបញ្ចូលឧបសគ្គក្នុងការរចនា ដើម្បីធានាថាការរចនាឆ្លើយតបនឹងការបិទពេលវេលា និងតម្រូវការឧបសគ្គតក្កវិជ្ជាផ្សេងទៀត។ អ្នកត្រូវតែរឹតបន្តឹងការរចនា Altera FPGA របស់អ្នកដើម្បីបំពេញតាមតម្រូវការទាំងនេះយ៉ាងច្បាស់ដោយប្រើឧបករណ៍ដែលបានផ្តល់នៅក្នុងកម្មវិធី Quartus Prime ឬអ្នកផ្តល់សេវា EDA ភាគីទីបី។ កម្មវិធី Quartus Prime ប្រើឧបសគ្គដែលបានផ្តល់ឱ្យក្នុងដំណាក់កាលចងក្រង ដើម្បីទទួលបានលទ្ធផលល្អបំផុតក្នុងការដាក់។

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 25

2. ការរចនាប្រព័ន្ធផ្នែករឹងរបស់ប្រព័ន្ធដំណើរការ Nios V ជាមួយនឹងកម្មវិធី Quartus Prime និងអ្នករចនាវេទិកា
726952 | ៨០០.៥៥៨.៨៧២២
ព័ត៌មានដែលពាក់ព័ន្ធ · មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Quartus Prime Pro Edition៖ ឧបសគ្គក្នុងការរចនា · ដៃគូ EDA ភាគីទីបី · មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Quartus Prime Pro Edition៖ ឧបករណ៍វិភាគពេលវេលា
២.៣. ការរចនាប្រព័ន្ធអង្គចងចាំ Nios V Processor
ផ្នែកនេះពិពណ៌នាអំពីការអនុវត្តល្អបំផុតសម្រាប់ការជ្រើសរើសឧបករណ៍អង្គចងចាំនៅក្នុងប្រព័ន្ធដែលបានបង្កប់នៅក្នុង Platform Designer ជាមួយនឹងប្រព័ន្ធដំណើរការ Nios V និងការសម្រេចបាននូវដំណើរការល្អបំផុត។ ឧបករណ៍អង្គចងចាំដើរតួនាទីយ៉ាងសំខាន់ក្នុងការធ្វើអោយប្រសើរឡើងនូវដំណើរការទាំងមូលនៃប្រព័ន្ធដែលបានបង្កប់។ អង្គចងចាំប្រព័ន្ធដែលបានបង្កប់រក្សាទុកការណែនាំកម្មវិធី និងទិន្នន័យ។
២.៣.១. អង្គចងចាំងាយនឹងបង្កជាហេតុ
ភាពខុសគ្នាចម្បងនៅក្នុងប្រភេទអង្គចងចាំគឺការប្រែប្រួល។ អង្គចងចាំងាយនឹងបង្កជាហេតុរក្សាមាតិការបស់វាបានតែខណៈពេលដែលអ្នកផ្គត់ផ្គង់ថាមពលទៅឧបករណ៍អង្គចងចាំប៉ុណ្ណោះ។ ដរាបណាអ្នកដកថាមពលចេញ អង្គចងចាំបាត់បង់មាតិការបស់វា។
Examples of volatile memory គឺ RAM, cache, និង registers ។ ទាំងនេះគឺជាប្រភេទអង្គចងចាំលឿនដែលបង្កើនដំណើរការដំណើរការ។ Altera ណែនាំអ្នកឱ្យផ្ទុក និងប្រតិបត្តិការណែនាំរបស់ Nios V processor នៅក្នុង RAM ហើយផ្គូផ្គងស្នូល Nios V IP ជាមួយ On-Chip Memory IP ឬ External Memory Interface IP សម្រាប់ដំណើរការល្អបំផុត។
ដើម្បីកែលម្អដំណើរការ អ្នកអាចលុបសមាសធាតុបន្ថែមនៃការសម្របខ្លួនរបស់អ្នករចនាវេទិកាដោយការផ្គូផ្គងប្រភេទចំណុចប្រទាក់កម្មវិធីគ្រប់គ្រងទិន្នន័យរបស់ប្រព័ន្ធដំណើរការ Nios V ឬទទឹងជាមួយ RAM ចាប់ផ្ដើម។ សម្រាប់អតីតampដូច្នេះ អ្នកអាចកំណត់រចនាសម្ព័ន្ធ On-Chip Memory II ជាមួយនឹងចំណុចប្រទាក់ AXI-32 4-bits ដែលផ្គូផ្គងនឹងចំណុចប្រទាក់កម្មវិធីគ្រប់គ្រងទិន្នន័យ Nios V ។
ព័ត៌មានដែលទាក់ទង · មជ្ឈមណ្ឌលជំនួយ IP នៃចំណុចប្រទាក់មេម៉ូរីខាងក្រៅ · អង្គចងចាំនៅលើបន្ទះឈីប (RAM ឬ ROM) Altera FPGA IP · អង្គចងចាំនៅលើបន្ទះឈីប II (RAM ឬ ROM) Altera FPGA IP · កម្មវិធីដំណើរការ Nios V ប្រតិបត្តិក្នុងកន្លែងពី OCRAM នៅលើទំព័រ 54
២.៣.១.១. On-Chip Memory Configuration RAM ឬ ROM
អ្នកអាចកំណត់រចនាសម្ព័ន្ធ Altera FPGA On-Chip Memory IPs ជា RAM ឬ ROM។ · RAM ផ្តល់នូវសមត្ថភាពអាន និងសរសេរ និងមានលក្ខណៈប្រែប្រួល។ ប្រសិនបើអ្នកជា
ការចាប់ផ្ដើមប្រព័ន្ធដំណើរការ Nios V ពី On-Chip RAM អ្នកត្រូវតែប្រាកដថាមាតិកាចាប់ផ្ដើមត្រូវបានបម្រុងទុក និងមិនខូចនៅក្នុងព្រឹត្តិការណ៍នៃការកំណត់ឡើងវិញក្នុងអំឡុងពេលដំណើរការ។ · ប្រសិនបើប្រព័ន្ធដំណើរការ Nios V កំពុងចាប់ផ្ដើមពី ROM កំហុសកម្មវិធីណាមួយនៅលើប្រព័ន្ធដំណើរការ Nios V មិនអាចសរសេរជាន់លើមាតិការបស់ On-Chip Memory បានទេ។ ដូច្នេះកាត់បន្ថយហានិភ័យនៃអំពើពុករលួយកម្មវិធីចាប់ផ្ដើម។
ព័ត៌មានដែលទាក់ទង · អង្គចងចាំនៅលើបន្ទះឈីប (RAM ឬ ROM) Altera FPGA IP · On-Chip Memory II (RAM ឬ ROM) Altera FPGA IP · កម្មវិធីដំណើរការ Nios V ប្រតិបត្តិនៅនឹងកន្លែងពី OCRAM នៅទំព័រ 54

Nios® V Embedded Processor Design Handbook 26

ផ្ញើមតិកែលម្អ

2. ការរចនាប្រព័ន្ធផ្នែករឹងរបស់ប្រព័ន្ធដំណើរការ Nios V ជាមួយនឹងកម្មវិធី Quartus Prime និងអ្នករចនាវេទិកា 726952 | 2025.07.16
២.៣.១.២. ឃ្លាំងសម្ងាត់
អង្គចងចាំនៅលើបន្ទះឈីបត្រូវបានប្រើជាទូទៅដើម្បីអនុវត្តមុខងារឃ្លាំងសម្ងាត់ ដោយសារតែភាពយឺតយ៉ាវទាប។ ខួរក្បាល Nios V ប្រើអង្គចងចាំនៅលើបន្ទះឈីបសម្រាប់ការណែនាំ និងឃ្លាំងសម្ងាត់ទិន្នន័យរបស់វា។ សមត្ថភាពមានកំណត់នៃអង្គចងចាំនៅលើបន្ទះឈីប ជាធម្មតាមិនមែនជាបញ្ហាសម្រាប់ឃ្លាំងសម្ងាត់ទេ ព្រោះវាជាធម្មតាតូច។
ឃ្លាំងសម្ងាត់ត្រូវបានប្រើប្រាស់ជាទូទៅក្រោមលក្ខខណ្ឌដូចខាងក្រោម៖
· អង្គចងចាំធម្មតាមានទីតាំងនៅក្រៅបន្ទះឈីប និងមានពេលវេលាចូលប្រើបានយូរជាងអង្គចងចាំនៅលើបន្ទះឈីប។
· ផ្នែកសំខាន់នៃដំណើរការនៃកូដកម្មវិធីអាចដាក់ក្នុងឃ្លាំងសម្ងាត់ការណែនាំ ធ្វើអោយប្រសើរឡើងនូវដំណើរការប្រព័ន្ធ។
· ផ្នែកដែលប្រើញឹកញាប់បំផុតនៃទិន្នន័យអាចដំណើរការបានយ៉ាងសំខាន់ និងអាចបញ្ចូលទៅក្នុងឃ្លាំងសម្ងាត់ទិន្នន័យ ធ្វើឱ្យប្រព័ន្ធដំណើរការប្រសើរឡើង។
ការបើកដំណើរការឃ្លាំងសម្ងាត់នៅក្នុងប្រព័ន្ធដំណើរការ Nios V បង្កើតឋានានុក្រមនៃអង្គចងចាំ ដែលកាត់បន្ថយពេលវេលាចូលប្រើអង្គចងចាំ។
២.៣.១.២.១. តំបន់គ្រឿងកុំព្យូទ័រ
IP គ្រឿងកុំព្យូទ័រដែលបានបង្កប់ណាមួយ ដូចជា UART, I2C និង SPI មិនត្រូវដាក់ក្នុងឃ្លាំងសម្ងាត់ទេ។ ឃ្លាំងសម្ងាត់ត្រូវបានណែនាំយ៉ាងខ្លាំងសម្រាប់ការចងចាំខាងក្រៅដែលត្រូវបានប៉ះពាល់ដោយពេលវេលាចូលប្រើរយៈពេលយូរ ខណៈពេលដែលអង្គចងចាំនៅលើបន្ទះឈីបខាងក្នុងអាចត្រូវបានដកចេញដោយសារតែពេលវេលាចូលប្រើខ្លីរបស់ពួកគេ។ អ្នកមិនត្រូវលាក់ IP គ្រឿងកុំព្យូទ័រណាមួយដែលបានបង្កប់ ដូចជា UART, I2C និង SPI ទេ លើកលែងតែសម្រាប់ការចងចាំ។ នេះមានសារៈសំខាន់ព្រោះព្រឹត្តិការណ៍ពីឧបករណ៍ខាងក្រៅ ដូចជាឧបករណ៍ភ្នាក់ងារដែលអាប់ដេត IPs ទន់ មិនត្រូវបានចាប់យកដោយឃ្លាំងសម្ងាត់របស់ខួរក្បាល ផ្ទុយទៅវិញមិនត្រូវបានទទួលដោយខួរក្បាល។ ជាលទ្ធផល ព្រឹត្តិការណ៍ទាំងនេះអាចទៅដោយមិនមាននរណាកត់សម្គាល់ រហូតដល់អ្នកលុបឃ្លាំងសម្ងាត់ ដែលអាចនាំឱ្យមានអាកប្បកិរិយាអចេតនានៅក្នុងប្រព័ន្ធរបស់អ្នក។ សរុបមក តំបន់ដែលបានគូសផែនទីអង្គចងចាំនៃ IP គ្រឿងកុំព្យូទ័រដែលបង្កប់គឺមិនអាចលាក់ទុកបានទេ ហើយត្រូវតែស្ថិតនៅក្នុងតំបន់គ្រឿងកុំព្យូទ័ររបស់ខួរក្បាល។
ដើម្បីកំណត់តំបន់គ្រឿងកុំព្យូទ័រ សូមអនុវត្តតាមជំហានទាំងនេះ៖
1. បើកផែនទីអាសយដ្ឋានរបស់ប្រព័ន្ធនៅក្នុងអ្នករចនាវេទិកា។
2. រុករកទៅផែនទីអាសយដ្ឋាននៃកម្មវិធីគ្រប់គ្រងការណែនាំ និងកម្មវិធីគ្រប់គ្រងទិន្នន័យរបស់ខួរក្បាល។
3. កំណត់គ្រឿងកុំព្យូទ័រ និងការចងចាំនៅក្នុងប្រព័ន្ធរបស់អ្នក។
រូបភាពទី ៤ ឧampផែនទីអាសយដ្ឋាន

ចំណាំ៖ ព្រួញពណ៌ខៀវចង្អុលទៅការចងចាំ។ 4. ដាក់គ្រឿងកុំព្យូទ័រជាក្រុម៖
ក. សតិជាឃ្លាំងសម្ងាត់ ខ. គ្រឿងកុំព្យូទ័រដែលមិនអាចលាក់ទុកបាន។

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 27

តារាងទី 19. តំបន់ដែលអាចលាក់ទុកបាន និងមិនអាចលាក់ទុកបាន។

អ្នកក្រោមបង្គាប់

ផែនទីអាស័យដ្ឋាន

ស្ថានភាព

តំបន់គ្រឿងកុំព្យូទ័រ

ទំហំ

អាសយដ្ឋានមូលដ្ឋាន

user_application_mem.s1

0x0 ~ 0x3ffff

ឃ្លាំងសម្ងាត់

គ្មាន

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Uncacheable Cacheable

65536 បៃ N/A

0x40000 N/A

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Cacheable Uncacheable Uncacheable

144 បៃ (ទំហំអប្បបរមាគឺ 65536 បៃ)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

មិនអាចលាក់ទុកបាន។

uart.avalon_jtag_ទាសករ

0x54088 ~ 0x5408f

មិនអាចលាក់ទុកបាន។

5. តម្រឹមតំបន់គ្រឿងកុំព្យូទ័រជាមួយនឹងទំហំជាក់លាក់របស់វា៖
·សម្រាប់អតីតample ប្រសិនបើទំហំគឺ 65536 បៃ វាត្រូវគ្នានឹង 0x10000 បៃ។ ដូច្នេះ អាសយដ្ឋានមូលដ្ឋានដែលអនុញ្ញាតត្រូវតែជាពហុគុណនៃ 0x10000។
· CPU.dm_agent ប្រើអាសយដ្ឋានមូលដ្ឋាននៃ 0x40000 ដែលជាពហុគុណនៃ 0x10000។ ជាលទ្ធផល Peripheral Region A ដែលមានទំហំ 65536 បៃ និងអាសយដ្ឋានមូលដ្ឋាន 0x40000 បំពេញតាមតម្រូវការ។
· អាសយដ្ឋានមូលដ្ឋាននៃបណ្តុំនៃតំបន់ដែលមិនអាចរក្សាទុកបាននៅ 0x54000 មិនមែនជាពហុគុណនៃ 0x10000 ទេ។ អ្នកត្រូវតែកំណត់ពួកវាឡើងវិញទៅ 0x60000 ឬពហុគុណផ្សេងទៀតនៃ 0x10000។ ដូច្នេះ តំបន់បរិក្ខារ B ដែលមានទំហំ 65536 បៃ និងអាសយដ្ឋានមូលដ្ឋាន 0x60000 បំពេញតាមលក្ខណៈវិនិច្ឆ័យ។

តារាង 20. តំបន់ដែលអាចលាក់ទុកបាន និងមិនអាចលាក់ទុកបានជាមួយនឹងការចាត់តាំងឡើងវិញ

អ្នកក្រោមបង្គាប់

ផែនទីអាស័យដ្ឋាន

ស្ថានភាព

តំបន់គ្រឿងកុំព្យូទ័រ

ទំហំ

អាសយដ្ឋានមូលដ្ឋាន

user_application_mem.s1

0x0 ~ 0x3ffff

ឃ្លាំងសម្ងាត់

គ្មាន

cpu.dm_agent

0x40000 ~ 0x4ffff

Uncacheable 65536 បៃ

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

ឃ្លាំងសម្ងាត់

គ្មាន

bootcopier_ram.s1 cpu.timer_sw_agent ប្រអប់សំបុត្រ.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Cacheable Uncacheable Uncacheable Uncacheable

144 បៃ (ទំហំអប្បបរមាគឺ 65536 បៃ)

0x60000

uart.avalon_jtag_ទាសករ

0x60088 ~ 0x6008f

មិនអាចលាក់ទុកបាន។

២.៣.១.៣. អង្គចងចាំភ្ជាប់យ៉ាងតឹងរ៉ឹង
ការចងចាំរួមបញ្ចូលគ្នាយ៉ាងតឹងរ៉ឹង (TCMs) ត្រូវបានអនុវត្តដោយប្រើអង្គចងចាំនៅលើបន្ទះឈីប ដោយសារភាពយឺតយ៉ាវទាបរបស់ពួកគេធ្វើឱ្យពួកវាស័ក្តិសមទៅនឹងកិច្ចការ។ TCMs គឺជាអង្គចងចាំដែលត្រូវបានគូសផែនទីក្នុងចន្លោះអាសយដ្ឋានធម្មតា ប៉ុន្តែមានចំណុចប្រទាក់ជាក់លាក់មួយចំពោះ microprocessor និងមានលក្ខណៈសម្បត្តិដំណើរការខ្ពស់ និងយឺតនៃអង្គចងចាំឃ្លាំងសម្ងាត់។ TCM ក៏ផ្តល់នូវចំណុចប្រទាក់រងសម្រាប់ម៉ាស៊ីនខាងក្រៅផងដែរ។ ខួរក្បាល និងម៉ាស៊ីនខាងក្រៅមានកម្រិតអនុញ្ញាតដូចគ្នា ដើម្បីគ្រប់គ្រង TCM ។

Nios® V Embedded Processor Design Handbook 28

ផ្ញើមតិកែលម្អ

ចំណាំ៖

នៅពេលដែលច្រករង TCM ត្រូវបានភ្ជាប់ទៅម៉ាស៊ីនខាងក្រៅ វាអាចបង្ហាញជាមួយអាសយដ្ឋានមូលដ្ឋានផ្សេងពីអាសយដ្ឋានមូលដ្ឋានដែលបានកំណត់ក្នុងស្នូលដំណើរការ។ Altera ណែនាំឱ្យតម្រឹមអាសយដ្ឋានទាំងពីរទៅតម្លៃដូចគ្នា។

២.៣.១.៤. ចំណុចប្រទាក់អង្គចងចាំខាងក្រៅ (EMIF)
EMIF (External Memory Interface) មានមុខងារស្រដៀងនឹង SRAM (Static Random Access Memory) ប៉ុន្តែវាមានភាពស្វាហាប់ និងទាមទារការធ្វើឱ្យស្រស់តាមកាលកំណត់ ដើម្បីរក្សាមាតិការបស់វា។ កោសិកាអង្គចងចាំថាមវន្តនៅក្នុង EMIF មានទំហំតូចជាងកោសិកាអង្គចងចាំឋិតិវន្តនៅក្នុង SRAM ដែលនាំឱ្យឧបករណ៍អង្គចងចាំកាន់តែខ្ពស់ និងមានតម្លៃទាប។
បន្ថែមពីលើតម្រូវការធ្វើឱ្យស្រស់ EMIF មានតម្រូវការចំណុចប្រទាក់ជាក់លាក់ដែលជារឿយៗត្រូវការផ្នែករឹងឧបករណ៍បញ្ជាពិសេស។ មិនដូច SRAM ដែលមានសំណុំអាសយដ្ឋានថេរ EMIF រៀបចំទំហំអង្គចងចាំរបស់វាទៅក្នុងធនាគារ ជួរដេក និងជួរឈរ។ ការប្តូររវាងធនាគារ និងជួរនីមួយៗណែនាំពីការចំណាយលើសមួយចំនួន ដូច្នេះអ្នកត្រូវតែបញ្ជាដោយប្រុងប្រយ័ត្ននូវការចូលប្រើអង្គចងចាំ ដើម្បីប្រើប្រាស់ EMIF ប្រកបដោយប្រសិទ្ធភាព។ EMIF ក៏ multixes row and column addresses លើបន្ទាត់ address ដូចគ្នា ដោយកាត់បន្ថយចំនួន pins ដែលត្រូវការសម្រាប់ទំហំ EMIF ដែលបានផ្តល់ឱ្យ។
កំណែដែលមានល្បឿនលឿននៃ EMIF ដូចជា DDR, DDR2, DDR3, DDR4 និង DDR5 កំណត់តម្រូវការសុវត្ថិភាពសញ្ញាយ៉ាងតឹងរឹងដែលអ្នករចនា PCB ត្រូវតែពិចារណា។
ឧបករណ៍ EMIF ជាប់ចំណាត់ថ្នាក់ក្នុងចំណោមប្រភេទ RAM ដែលមានប្រសិទ្ធភាពបំផុត និងមានសមត្ថភាពខ្ពស់ដែលអាចប្រើបាន ដែលធ្វើឱ្យពួកគេក្លាយជាជម្រើសដ៏ពេញនិយម។ ធាតុផ្សំសំខាន់នៃចំណុចប្រទាក់ EMIF គឺ EMIF IP ដែលគ្រប់គ្រងកិច្ចការដែលទាក់ទងនឹងអាសយដ្ឋាន multiplexing, refreshing, and switching between row and banks។ ការរចនានេះអនុញ្ញាតឱ្យប្រព័ន្ធដែលនៅសល់ចូលប្រើ EMIF ដោយមិនចាំបាច់យល់អំពីស្ថាបត្យកម្មខាងក្នុងរបស់វា។

ព័ត៌មានពាក់ព័ន្ធ ចំណុចប្រទាក់មេម៉ូរីខាងក្រៅ មជ្ឈមណ្ឌលគាំទ្រ IP

២.៣.១.៤.១. អាស័យដ្ឋាន Span Extender IP
Address Span Extender Altera FPGA IP អនុញ្ញាតឱ្យចំណុចប្រទាក់ម៉ាស៊ីនដែលបានគូសផែនទីអង្គចងចាំដើម្បីចូលប្រើផែនទីអាសយដ្ឋានធំជាង ឬតូចជាងទទឹងនៃសញ្ញាអាសយដ្ឋានរបស់ពួកគេអនុញ្ញាត។ Address Span Extender IP បំបែកទំហំអាស័យដ្ឋានទៅជា windows ដាច់ដោយឡែកជាច្រើនដើម្បីឱ្យម៉ាស៊ីនអាចចូលប្រើផ្នែកសមស្របនៃអង្គចងចាំតាមរយៈបង្អួច។
Address Span Extender មិនកំណត់ទទឹងម៉ាស៊ីន និងភ្នាក់ងារទៅការកំណត់រចនាសម្ព័ន្ធ 32 ប៊ីត និង 64 ប៊ីតទេ។ អ្នកអាចប្រើ Address Span Extender ជាមួយនឹងបង្អួចអាសយដ្ឋាន 1-64 ប៊ីត។

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 29

រូបភាពទី 13. អាសយដ្ឋាន Span Extender Altera FPGA IP
អាសយដ្ឋានពាក្យភ្នាក់ងារ

អាសយដ្ឋាន Span Extender

តារាងផែនទី
ច្រកត្រួតពិនិត្យ A

…

ចុះឈ្មោះគ្រប់គ្រង 0 ត្រួតពិនិត្យចុះឈ្មោះ Z-1

ពង្រីកអាសយដ្ឋានម៉ាស៊ីន H

ព័ត៌មានពាក់ព័ន្ធ
មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Quartus® Prime Pro Edition៖ អ្នករចនាវេទិកា យោងទៅប្រធានបទ អាសយដ្ឋាន Span Extender Intel® FPGA IP សម្រាប់ព័ត៌មានបន្ថែម។

២.៣.១.៤.២. ការប្រើប្រាស់អាសយដ្ឋាន IP Extender ជាមួយ Nios V Processor
ខួរក្បាល Nios V 32-bit អាចកំណត់ទំហំអាសយដ្ឋានរហូតដល់ 4 GB ។ ប្រសិនបើ EMIF មានអង្គចងចាំលើសពី 4GB វាលើសពីទំហំអាសយដ្ឋានដែលគាំទ្រអតិបរមា ដែលធ្វើឲ្យប្រព័ន្ធអ្នករចនាវេទិកាមានកំហុស។ តម្រូវឱ្យមាន Address Span Extender IP ដើម្បីដោះស្រាយបញ្ហានេះដោយការបែងចែកចន្លោះអាសយដ្ឋាន EMIF មួយទៅក្នុងបង្អួចតូចជាងច្រើន។
Altera ណែនាំឱ្យអ្នកពិចារណាលើប៉ារ៉ាម៉ែត្រខាងក្រោម។

តារាងទី 21. អាសយដ្ឋាន Span Extender ប៉ារ៉ាម៉ែត្រ

ប៉ារ៉ាម៉ែត្រ

ការកំណត់ដែលបានណែនាំ

ទទឹងផ្លូវទិន្នន័យ
ពង្រីកអាសយដ្ឋាន Master Byte ទទឹង

ជ្រើសរើស 32 ប៊ីត ដែលភ្ជាប់ទៅប្រព័ន្ធដំណើរការ 32 ប៊ីត។ អាស្រ័យលើទំហំអង្គចងចាំ EMIF ។

Slave Word Address Width Burstcount Width

ជ្រើសរើស 2 GB ឬតិចជាងនេះ។ វិសាលភាពអាសយដ្ឋានដែលនៅសល់របស់ប្រព័ន្ធដំណើរការ Nios V ត្រូវបានបម្រុងទុកសម្រាប់ IP ទន់ផ្សេងទៀតដែលបានបង្កប់។
ចាប់ផ្តើមជាមួយលេខ 1 ហើយបង្កើនតម្លៃនេះបន្តិចម្តងៗ ដើម្បីបង្កើនប្រសិទ្ធភាពការងារ។

ចំនួននៃបង្អួចរង

ជ្រើសរើស 1 បង្អួចរង ប្រសិនបើអ្នកកំពុងភ្ជាប់ EMIF ទៅប្រព័ន្ធដំណើរការ Nios V ជាការណែនាំ និងអង្គចងចាំទិន្នន័យ ឬទាំងពីរ។ ការផ្លាស់ប្តូររវាង sub-windows ជាច្រើនខណៈពេលដែល Nios V processor កំពុងដំណើរការពី EMIF គឺមានគ្រោះថ្នាក់។

បើកច្រកគ្រប់គ្រង Slave

បិទច្រកគ្រប់គ្រង slave ប្រសិនបើអ្នកកំពុងភ្ជាប់ EMIF ទៅនឹងប្រព័ន្ធដំណើរការ Nios V ជាការណែនាំ និង/ឬអង្គចងចាំទិន្នន័យ។ ការព្រួយបារម្ភដូចគ្នាទៅនឹងចំនួននៃ sub-windows ។

ការអានដែលរង់ចាំអតិបរមា

ចាប់ផ្តើមជាមួយលេខ 1 ហើយបង្កើនតម្លៃនេះបន្តិចម្តងៗ ដើម្បីបង្កើនប្រសិទ្ធភាពការងារ។

Nios® V Embedded Processor Design Handbook 30

ផ្ញើមតិកែលម្អ

2. ការរចនាប្រព័ន្ធផ្នែករឹងរបស់ប្រព័ន្ធដំណើរការ Nios V ជាមួយនឹងកម្មវិធី Quartus Prime និងអ្នករចនាវេទិកា 726952 | 2025.07.16
រូបភាពទី 14. ការភ្ជាប់សេចក្តីណែនាំ និងកម្មវិធីគ្រប់គ្រងទិន្នន័យទៅកាន់អាសយដ្ឋាន Span Extender

រូបភាពទី 15. ការគូសផែនទីអាសយដ្ឋាន

សូមកត់សម្គាល់ថា Address Span Extender អាចចូលប្រើទំហំអង្គចងចាំ 8GB ទាំងមូលរបស់ EMIF។ ទោះជាយ៉ាងណាក៏ដោយ តាមរយៈ Address Span Extender ខួរក្បាល Nios V អាចចូលប្រើតែទំហំអង្គចងចាំ 1GB ដំបូងរបស់ EMIF ប៉ុណ្ណោះ។

រូបភាពទី 16. ដ្យាក្រាមប្លុកសាមញ្ញ

ប្រព័ន្ធអ្នករចនាវេទិកា

នៅសល់ 3 GB

អាសយដ្ឋានប្រព័ន្ធដំណើរការ Nios V

វិសាលភាពគឺសម្រាប់បង្កប់

NNioos sVV PProrocecsesosor r
M

Soft IPs នៅក្នុងប្រព័ន្ធតែមួយ។
បង្អួច 1 GB

អាស័យដ្ឋាន Span

ឧបករណ៍ពង្រីក

មានតែ 1 GB ដំបូងប៉ុណ្ណោះ។

នៃអង្គចងចាំ EMIF ត្រូវបានភ្ជាប់ទៅ Nios V

EMIF

ខួរក្បាល។

8 ជីកាបៃ
S

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 31

2. ការរចនាប្រព័ន្ធផ្នែករឹងរបស់ប្រព័ន្ធដំណើរការ Nios V ជាមួយនឹងកម្មវិធី Quartus Prime និងអ្នករចនាវេទិកា
726952 | ៨០០.៥៥៨.៨៧២២
២.៣.១.៤.៣. ការកំណត់អាសយដ្ឋាន Span Extender Linker Memory Device 2.3.1.4.3. កំណត់ Address Span Extender (EMIF) ជាវ៉ិចទ័រកំណត់ឡើងវិញ។ ម៉្យាងទៀត អ្នកអាចកំណត់អង្គដំណើរការ Nios V កំណត់វ៉ិចទ័រឡើងវិញទៅអង្គចងចាំផ្សេងទៀត ដូចជា OCRAM ឬឧបករណ៍ពន្លឺ។
រូបភាពទី 17. ជម្រើសច្រើនជាវ៉ិចទ័រកំណត់ឡើងវិញ
ទោះយ៉ាងណាក៏ដោយ កញ្ចប់ជំនួយក្រុមប្រឹក្សាភិបាល (BSP) Editor មិនអាចចុះឈ្មោះដោយស្វ័យប្រវត្តិនូវ Address Span Extender (EMIF) ជាអង្គចងចាំដែលមានសុពលភាពនោះទេ។ អាស្រ័យលើជម្រើសដែលអ្នកបានធ្វើ អ្នកឃើញស្ថានភាពពីរផ្សេងគ្នាដូចដែលបានបង្ហាញក្នុងរូបខាងក្រោម។ រូបភាពទី 18. កំហុស BSP នៅពេលកំណត់អាសយដ្ឋាន Span Extender (EMIF) ជាវ៉ិចទ័រកំណត់ឡើងវិញ

Nios® V Embedded Processor Design Handbook 32

ផ្ញើមតិកែលម្អ

2. ការរចនាប្រព័ន្ធផ្នែករឹងរបស់ប្រព័ន្ធដំណើរការ Nios V ជាមួយនឹងកម្មវិធី Quartus Prime និងអ្នករចនាវេទិកា 726952 | 2025.07.16
រូបភាពទី 19. បាត់ EMIF នៅពេលកំណត់អង្គចងចាំផ្សេងទៀតជាវ៉ិចទ័រកំណត់ឡើងវិញ

2. អ្នកត្រូវតែបន្ថែម Address Span Extender (EMIF) ដោយដៃដោយប្រើ Add Memory Device, Add Linker Memory Region និង Add Linker Mappings នៅក្នុងផ្ទាំង BSP Linker Script។
3. អនុវត្តតាមជំហានទាំងនេះ៖
ក. កំណត់វិសាលភាពអាសយដ្ឋាននៃ Address Span Extender ដោយប្រើ Memory Map (ឧample ក្នុងរូបខាងក្រោមប្រើ Address Span Extender range ពី 0x0 ដល់ 0x3fff_ffff)។
រូបភាពទី 20. ផែនទីសតិ

ខ. ចុច Add Memory Device ហើយបំពេញដោយផ្អែកលើព័ត៌មាននៅក្នុង Memory Map នៃការរចនារបស់អ្នក៖ i. ឈ្មោះឧបករណ៍៖ emif_ddr4. ចំណាំ៖ សូមប្រាកដថាអ្នកចម្លងឈ្មោះដូចគ្នាពី Memory Map។ ii. អាសយដ្ឋានមូលដ្ឋាន៖ 0x0 iii. ទំហំ៖ 0x40000000
គ. ចុច Add ដើម្បីបន្ថែមតំបន់អង្គចងចាំតំណភ្ជាប់ថ្មី៖

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 33

តារាង 22. ការបន្ថែមតំបន់អង្គចងចាំ Linker

ជំហាន

កំណត់វ៉ិចទ័រឡើងវិញ

emif_ddr4

អនុស្សាវរីយ៍ផ្សេងទៀត។

បន្ថែមតំបន់អង្គចងចាំ Linker ថ្មីហៅថាកំណត់ឡើងវិញ។ បន្ថែមតំបន់អង្គចងចាំ Linker ថ្មីសម្រាប់

· ឈ្មោះតំបន់៖ កំណត់ឡើងវិញ

emif_ddr4.

· ទំហំតំបន់៖ 0x20

· ឈ្មោះតំបន់៖ emif_ddr4

· ឧបករណ៍អង្គចងចាំ៖ emif_ddr4

· ទំហំតំបន់៖ 0x40000000

· អុហ្វសិតអង្គចងចាំ៖ 0x0

· ឧបករណ៍អង្គចងចាំ៖ emif_ddr4

· អុហ្វសិតអង្គចងចាំ៖ 0x0

បន្ថែមតំបន់អង្គចងចាំ Linker ថ្មីសម្រាប់

នៅសល់ emif_ddr4.

· ឈ្មោះតំបន់៖ emif_ddr4

· ទំហំតំបន់៖ 0x3ffffffe0

· ឧបករណ៍អង្គចងចាំ៖ emif_ddr4

· អុហ្វសិតអង្គចងចាំ៖ 0x20

រូបភាពទី 21. Linker Region នៅពេលកំណត់អាសយដ្ឋាន Span Extender (EMIF) ជាវ៉ិចទ័រកំណត់ឡើងវិញ

រូបភាពទី 22. Linker Region ពេលកំណត់ Memories ផ្សេងទៀតជា Reset Vector
ឃ. នៅពេលដែល emif_ddr4 ត្រូវបានបន្ថែមទៅ BSP អ្នកអាចជ្រើសរើសវាសម្រាប់ផ្នែក Linker ណាមួយ។
រូបភាពទី 23. Added Address Span Extender (EMIF) ដោយជោគជ័យ

អ៊ី មិនអើពើការព្រមានអំពីឧបករណ៍អង្គចងចាំ emif_ddr4 មិនអាចមើលឃើញនៅក្នុងការរចនា SOPC ទេ។
f. បន្តបង្កើត BSP ។
ព័ត៌មានដែលទាក់ទង ការណែនាំអំពីវិធីចាប់ផ្ដើមប្រព័ន្ធដំណើរការ Nios V នៅទំព័រ 51

Nios® V Embedded Processor Design Handbook 34

ផ្ញើមតិកែលម្អ

2. ការរចនាប្រព័ន្ធផ្នែករឹងរបស់ប្រព័ន្ធដំណើរការ Nios V ជាមួយនឹងកម្មវិធី Quartus Prime និងអ្នករចនាវេទិកា 726952 | 2025.07.16
២.៣.២. អង្គចងចាំដែលមិនងាយនឹងបង្កជាហេតុ
អង្គចងចាំដែលមិនងាយនឹងបង្កជាហេតុរក្សាមាតិការបស់វានៅពេលដែលបិទភ្លើង ដែលធ្វើឱ្យវាជាជម្រើសដ៏ល្អសម្រាប់ការរក្សាទុកព័ត៌មានដែលប្រព័ន្ធត្រូវតែទាញយកបន្ទាប់ពីវដ្តថាមពលប្រព័ន្ធ។ អង្គចងចាំដែលមិនងាយនឹងបង្កជាហេតុជាទូទៅរក្សាទុកកូដចាប់ផ្ដើមប្រព័ន្ធដំណើរការ ការកំណត់កម្មវិធីជាប់លាប់ និងទិន្នន័យការកំណត់រចនាសម្ព័ន្ធ Altera FPGA ។ ទោះបីជាអង្គចងចាំដែលមិនងាយនឹងបង្កជាហេតុមាន advantage នៃការរក្សាទិន្នន័យរបស់វា នៅពេលអ្នកដកថាមពលចេញ វាយឺតជាងបើប្រៀបធៀបទៅនឹងអង្គចងចាំដែលងាយនឹងបង្កជាហេតុ ហើយជារឿយៗមានដំណើរការសរសេរ និងលុបស្មុគស្មាញជាង។ អង្គចងចាំដែលមិនងាយនឹងបង្កជាហេតុក៏ជាធម្មតាត្រូវបានធានាថាអាចលុបបានក្នុងចំនួនដងដែលបានផ្តល់ឱ្យ បន្ទាប់ពីនោះវាអាចនឹងបរាជ័យ។
Examples of non-volatile memory រួមមាន flash គ្រប់ប្រភេទ EPROM និង EEPROM។ Altera ណែនាំអ្នកឱ្យរក្សាទុក Altera FPGA bitstreams និងរូបភាពកម្មវិធី Nios V នៅក្នុងអង្គចងចាំដែលមិនងាយនឹងបង្កជាហេតុ ហើយប្រើ serial flash ជាឧបករណ៍ចាប់ផ្ដើមសម្រាប់ប្រព័ន្ធដំណើរការ Nios V ។
ព័ត៌មានពាក់ព័ន្ធ
· មគ្គុទ្ទេសក៍អ្នកប្រើ IP របស់ FPGA ទូទៅ ចំណុចប្រទាក់ Flash សៀរៀល
· Mailbox Client Altera FPGA IP User Guide · MAX® 10 User Flash Memory Guide User: On-Chip Flash Altera FPGA IP Core
២.៤. នាឡិកា និងកំណត់ឡើងវិញនូវការអនុវត្តល្អបំផុត
ការស្វែងយល់ពីរបៀបដែលនាឡិកាដំណើរការ Nios V និងកំណត់ដែនឡើងវិញមានអន្តរកម្មជាមួយគ្រប់គ្រឿងកុំព្យូទ័រដែលវាភ្ជាប់គឺមានសារៈសំខាន់។ ប្រព័ន្ធដំណើរការ Nios V ដ៏សាមញ្ញចាប់ផ្តើមជាមួយដែននាឡិកាតែមួយ ហើយវាអាចមានភាពស្មុគស្មាញជាមួយប្រព័ន្ធដែននាឡិកាច្រើន នៅពេលដែលដែននាឡិកាលឿនបុកជាមួយដែននាឡិកាយឺត។ អ្នកត្រូវកត់សម្គាល់ និងយល់ពីរបៀបដែលលំដាប់ដែនខុសៗគ្នាទាំងនេះចេញពីការកំណត់ឡើងវិញ ហើយត្រូវប្រាកដថាមិនមានបញ្ហាស្រាលៗអ្វីទេ។
សម្រាប់ការអនុវត្តល្អបំផុត Altera ណែនាំឱ្យដាក់ប្រព័ន្ធដំណើរការ Nios V និងអង្គចងចាំចាប់ផ្ដើមនៅក្នុងដែននាឡិកាដូចគ្នា។ កុំបញ្ចេញប្រព័ន្ធដំណើរការ Nios V ពីការកំណត់ឡើងវិញក្នុងដែននាឡិកាលឿន នៅពេលវាចាប់ផ្ដើមពីអង្គចងចាំដែលស្ថិតនៅក្នុងដែននាឡិកាយឺតខ្លាំង ដែលអាចបណ្តាលឱ្យមានកំហុសក្នុងការទាញយកការណែនាំ។ អ្នកអាចទាមទារឱ្យមានលំដាប់លំដោយដោយដៃខ្លះ លើសពីអ្វីដែលអ្នករចនាវេទិកាផ្ដល់ឱ្យតាមលំនាំដើម ហើយរៀបចំផែនការកំណត់រចនាសម្ព័ន្ធការចេញផ្សាយឡើងវិញស្របតាមករណីប្រើប្រាស់របស់អ្នក។ ប្រសិនបើអ្នកចង់កំណត់ប្រព័ន្ធរបស់អ្នកឡើងវិញ បន្ទាប់ពីវាកើតឡើង និងដំណើរការមួយរយៈ សូមអនុវត្តការពិចារណាដូចគ្នាចំពោះការកំណត់ប្រព័ន្ធឡើងវិញ និងតម្រូវការកំណត់ការចាប់ផ្តើមឡើងវិញក្រោយ។
២.៤.១. ប្រព័ន្ធ JTAG នាឡិកា
ការបញ្ជាក់ពីឧបសគ្គនៃនាឡិកានៅក្នុងប្រព័ន្ធដំណើរការ Nios V នីមួយៗគឺជាការពិចារណាលើការរចនាប្រព័ន្ធដ៏សំខាន់ ហើយត្រូវបានទាមទារសម្រាប់ភាពត្រឹមត្រូវ និងឥរិយាបថកំណត់។ Quartus Prime Timing Analyzer ធ្វើការវិភាគអំពីពេលវេលាឋិតិវន្ត ដើម្បីធ្វើការត្រួតពិនិត្យពេលវេលានៃតក្កវិជ្ជាទាំងអស់នៅក្នុងការរចនារបស់អ្នក ដោយប្រើកម្រិតស្តង់ដារឧស្សាហកម្ម ការវិភាគ និងវិធីសាស្រ្តរាយការណ៍។
Example 1. នាឡិកាមូលដ្ឋាន 100 MHz ជាមួយនឹង 50/50 Duty Cycle និង 16 MHz JTAG នាឡិកា
#********************************************************************** #បង្កើតនាឡិកា 100MHz #***************************************************************** create_clock -name {clk} -period 10 [get_ports {clk}] #****************************** បង្កើត 16MHz JTAG នាឡិកា #******************************

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 35

2. ការរចនាប្រព័ន្ធផ្នែករឹងរបស់ប្រព័ន្ធដំណើរការ Nios V ជាមួយនឹងកម្មវិធី Quartus Prime និងអ្នករចនាវេទិកា
726952 | ៨០០.៥៥៨.៨៧២២
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] ព័ត៌មានពាក់ព័ន្ធ Quartus Prime Timing Analyzer Cookbook
២.៤.២. កំណត់ចំណុចប្រទាក់សំណើឡើងវិញ
អង្គដំណើរការ Nios V រួមបញ្ចូលកន្លែងស្នើសុំកំណត់ឡើងវិញជាជម្រើស។ កន្លែងស្នើសុំកំណត់ឡើងវិញមានសញ្ញា reset_req និង reset_req_ack ។
ដើម្បីបើកសំណើកំណត់ឡើងវិញនៅក្នុងកម្មវិធីរចនាវេទិកា៖ 1. បើកដំណើរការកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ IP ដំណើរការ Nios V ។ 2. នៅលើការកំណត់ការប្រើប្រាស់សំណើរកំណត់ឡើងវិញ សូមបើកចំណុចប្រទាក់បន្ថែមការស្នើសុំកំណត់ឡើងវិញ
ជម្រើស។
រូបភាពទី 24. បើកដំណើរការសំណើកំណត់ឡើងវិញនូវដំណើរការ Nios V
សញ្ញា reset_req ដើរតួដូចជាការរំខាន។ នៅពេលអ្នកអះអាង reset_req អ្នកកំពុងស្នើសុំកំណត់ឡើងវិញទៅស្នូល។ ស្នូលរង់ចាំប្រតិបត្តិការរថយន្តក្រុងដែលមិនទាន់សម្រេចណាមួយដើម្បីបញ្ចប់ប្រតិបត្តិការរបស់ខ្លួន។ សម្រាប់អតីតampដូច្នេះ ប្រសិនបើមានប្រតិបត្តិការចូលប្រើអង្គចងចាំដែលមិនទាន់សម្រេច ស្នូលរង់ចាំការឆ្លើយតបពេញលេញ។ ដូចគ្នានេះដែរ ស្នូលទទួលយកការឆ្លើយតបការណែនាំដែលមិនទាន់សម្រេច ប៉ុន្តែមិនចេញសំណើការណែនាំទេ បន្ទាប់ពីទទួលបានសញ្ញា reset_req។
ប្រតិបត្តិការកំណត់ឡើងវិញមានលំហូរដូចខាងក្រោមៈ 1. បញ្ចប់ប្រតិបត្តិការដែលមិនទាន់សម្រេចទាំងអស់ 2. បង្ហូរបំពង់ខាងក្នុង 3. កំណត់កម្មវិធីរាប់ទៅនឹងវ៉ិចទ័រកំណត់ឡើងវិញ 4. កំណត់ស្នូលឡើងវិញ ប្រតិបត្តិការកំណត់ឡើងវិញទាំងមូលត្រូវចំណាយពេលពីរបីវដ្ត។ reset_req ត្រូវតែនៅតែអះអាងរហូតដល់ reset_req_ack ត្រូវបានអះអាងដែលបង្ហាញថាប្រតិបត្តិការកំណត់ឡើងវិញស្នូលបានបញ្ចប់ដោយជោគជ័យ។ ការបរាជ័យក្នុងការធ្វើដូច្នេះនាំឱ្យរដ្ឋស្នូលមិនមានការកំណត់។

Nios® V Embedded Processor Design Handbook 36

ផ្ញើមតិកែលម្អ

2. ការរចនាប្រព័ន្ធផ្នែករឹងរបស់ប្រព័ន្ធដំណើរការ Nios V ជាមួយនឹងកម្មវិធី Quartus Prime និងអ្នករចនាវេទិកា 726952 | 2025.07.16
2.4.2.1. ករណីប្រើប្រាស់ធម្មតា។
· អ្នកអាចអះអាងនូវសញ្ញា reset_req ពីការបើកថាមពល ដើម្បីការពារស្នូលដំណើរការ Nios V ពីការចាប់ផ្តើមដំណើរការកម្មវិធីពីវ៉ិចទ័រកំណត់ឡើងវិញរបស់វា រហូតដល់ម៉ាស៊ីន FPGA ផ្សេងទៀតនៅក្នុងប្រព័ន្ធចាប់ផ្តើមអង្គចងចាំចាប់ផ្ដើមប្រព័ន្ធដំណើរការ Nios V ។ ក្នុងករណីនេះ ប្រព័ន្ធរងទាំងមូលអាចជួបប្រទះនឹងការកំណត់ឡើងវិញនូវផ្នែករឹងស្អាត។ អង្គដំណើរការ Nios V ត្រូវបានរក្សាដោយគ្មានកំណត់ក្នុងស្ថានភាពសំណើរកំណត់ឡើងវិញរហូតដល់ម្ចាស់ផ្ទះ FPGA ផ្សេងទៀតចាប់ផ្តើមអង្គចងចាំចាប់ផ្ដើមរបស់ខួរក្បាល។
· នៅក្នុងប្រព័ន្ធដែលអ្នកត្រូវតែកំណត់ស្នូលដំណើរការ Nios V ឡើងវិញដោយមិនរំខានដល់ប្រព័ន្ធដែលនៅសល់ អ្នកអាចអះអាងនូវសញ្ញា reset_req ដើម្បីបញ្ឈប់ប្រតិបត្តិការបច្ចុប្បន្នរបស់ស្នូលយ៉ាងស្អាត ហើយចាប់ផ្តើមដំណើរការឡើងវិញពីវ៉ិចទ័រកំណត់ឡើងវិញ នៅពេលដែលប្រព័ន្ធបញ្ចេញសញ្ញា reset_req_ack ។
· ម៉ាស៊ីនខាងក្រៅអាចប្រើចំណុចប្រទាក់សំណើកំណត់ឡើងវិញ ដើម្បីសម្រួលដល់ការអនុវត្តកិច្ចការខាងក្រោម៖
- បញ្ឈប់កម្មវិធីដំណើរការ Nios V បច្ចុប្បន្ន។
- ផ្ទុកកម្មវិធីថ្មីទៅក្នុងអង្គចងចាំចាប់ផ្ដើមប្រព័ន្ធដំណើរការ Nios V ។
- អនុញ្ញាតឱ្យខួរក្បាលចាប់ផ្តើមដំណើរការកម្មវិធីថ្មី។
Altera ណែនាំអ្នកឱ្យអនុវត្តយន្តការអស់ពេលដើម្បីតាមដានស្ថានភាពនៃសញ្ញា reset_req_ack ។ ប្រសិនបើស្នូលដំណើរការ Nios V ធ្លាក់ចូលទៅក្នុងស្ថានភាពរង់ចាំគ្មានកំណត់ ហើយឈប់ដំណើរការដោយមិនដឹងមូលហេតុនោះ reset_req_ack មិនអាចអះអាងដោយគ្មានកំណត់នោះទេ។ យន្តការអស់ពេលអនុញ្ញាតឱ្យអ្នក៖
· កំណត់រយៈពេលនៃការស្តារឡើងវិញ និងអនុវត្តការស្ដារប្រព័ន្ធជាមួយនឹងការកំណត់កម្រិតប្រព័ន្ធឡើងវិញ។
· អនុវត្តការកំណត់កម្រិតផ្នែករឹងឡើងវិញ។
២.៤.៣. កំណត់ IP ចេញផ្សាយឡើងវិញ
ឧបករណ៍ដែលមានមូលដ្ឋានលើ Altera SDM ប្រើប្រាស់ស្ថាបត្យកម្មដែលមានមូលដ្ឋានលើវិស័យស្របគ្នា ដែលចែកចាយតក្កវិជ្ជាស្នូលនៅទូទាំងផ្នែកជាច្រើន។ Altera ណែនាំអ្នកឱ្យប្រើ Reset Release Altera FPGA IP ជាធាតុបញ្ចូលដំបូងទៅកាន់សៀគ្វីកំណត់ឡើងវិញ។ ឧបករណ៍ដែលមានមូលដ្ឋានលើ Intel® SDM រួមមានឧបករណ៍ Stratix® 10 និងឧបករណ៍ AgilexTM ។ ឧបករណ៍ដែលមានមូលដ្ឋានលើការទប់ស្កាត់មិនត្រូវបានប៉ះពាល់ដោយតម្រូវការនេះទេ។
ព័ត៌មានពាក់ព័ន្ធ
AN 891៖ ការប្រើប្រាស់ Reset Release Altera FPGA IP
២.៥. ការចាត់តាំងភ្នាក់ងារលំនាំដើម
អ្នករចនាវេទិកាអនុញ្ញាតឱ្យអ្នកបញ្ជាក់ភ្នាក់ងារលំនាំដើមដែលដើរតួជាភ្នាក់ងារលំនាំដើមនៃការឆ្លើយតបកំហុស។ ភ្នាក់ងារលំនាំដើមដែលអ្នកកំណត់ផ្តល់សេវាកម្មឆ្លើយតបកំហុសសម្រាប់ម៉ាស៊ីនដែលព្យាយាមចូលប្រើដែលមិនឌិកូដទៅក្នុងផែនទីអាសយដ្ឋាន។
សេណារីយ៉ូខាងក្រោមបង្កឱ្យមានព្រឹត្តិការណ៍ដែលមិនត្រូវបានឌិកូដ៖
· ការរំលោភលើស្ថានភាពសុវត្ថិភាពប្រតិបត្តិការឡានក្រុង
· ការចូលដំណើរការប្រតិបត្តិការទៅកាន់តំបន់អង្គចងចាំដែលមិនបានកំណត់
· ព្រឹត្តិការណ៍លើកលែង និងល។

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 37

ភ្នាក់ងារលំនាំដើមគួរតែត្រូវបានចាត់តាំងឱ្យដោះស្រាយព្រឹត្តិការណ៍បែបនេះ ដែលប្រតិបត្តិការដែលមិនបានកំណត់ត្រូវបានបញ្ជូនបន្តទៅភ្នាក់ងារលំនាំដើម ហើយឆ្លើយតបជាបន្តបន្ទាប់ទៅអង្គដំណើរការ Nios V ជាមួយនឹងការឆ្លើយតបកំហុស។
ព័ត៌មានពាក់ព័ន្ធ
· មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Quartus Prime Pro Edition៖ អ្នករចនាវេទិកា។ ការកំណត់ភ្នាក់ងារលំនាំដើម
· មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Quartus Prime Pro Edition៖ អ្នករចនាវេទិកា។ ការឆ្លើយតបកំហុស Slave Altera FPGA IP
· Github - សមាសធាតុកំណត់ឡើងវិញបន្ថែមសម្រាប់ Qsys

២.៦. ការចាត់តាំងភ្នាក់ងារ UART សម្រាប់ការបោះពុម្ព
ការបោះពុម្ពមានប្រយោជន៍សម្រាប់ការបំបាត់កំហុសកម្មវិធីកម្មវិធី ក៏ដូចជាសម្រាប់ការត្រួតពិនិត្យស្ថានភាពនៃប្រព័ន្ធរបស់អ្នក។ Altera ណែនាំឱ្យបោះពុម្ពព័ត៌មានមូលដ្ឋានដូចជាសារចាប់ផ្តើម សារកំហុស និងដំណើរការដំណើរការនៃកម្មវិធី។
ជៀសវាងការប្រើមុខងារបណ្ណាល័យ printf() ក្នុងកាលៈទេសៈខាងក្រោម៖ · បណ្ណាល័យ printf() ធ្វើឱ្យកម្មវិធីជាប់គាំង ប្រសិនបើគ្មានម៉ាស៊ីនកំពុងអានលទ្ធផល។
នេះអនុវត្តចំពោះ JTAG UART តែប៉ុណ្ណោះ។ · បណ្ណាល័យ printf() ប្រើប្រាស់អង្គចងចាំកម្មវិធីយ៉ាងច្រើន។

២.៦.១. ការទប់ស្កាត់តូបដោយ JTAG UART

តារាង 23. ភាពខុសគ្នារវាង UART ប្រពៃណី និង JTAG UART

ប្រភេទ UART ប្រពៃណី UART

ការពិពណ៌នា
បញ្ជូនទិន្នន័យសៀរៀលដោយមិនគិតពីថាតើម៉ាស៊ីនខាងក្រៅកំពុងស្តាប់ទេ។ ប្រសិនបើគ្មានម៉ាស៊ីនអានទិន្នន័យសៀរៀលទេ ទិន្នន័យនឹងបាត់បង់។

JTAG UART

សរសេរទិន្នន័យដែលបានបញ្ជូនទៅកាន់សតិបណ្ដោះអាសន្នលទ្ធផល ហើយពឹងផ្អែកលើម៉ាស៊ីនខាងក្រៅដើម្បីអានពីសតិបណ្ដោះអាសន្នដើម្បីលុបវាចោល។

លោក JTAG កម្មវិធីបញ្ជា UART រង់ចាំនៅពេលដែលសតិបណ្ដោះអាសន្នទិន្នផលពេញ។ លោក JTAG កម្មវិធីបញ្ជា UART រង់ចាំម៉ាស៊ីនខាងក្រៅដើម្បីអានពីសតិបណ្ដោះអាសន្នលទ្ធផល មុនពេលសរសេរទិន្នន័យបញ្ជូនបន្ថែមទៀត។ ដំណើរការនេះការពារការបាត់បង់ការបញ្ជូនទិន្នន័យ។
ទោះជាយ៉ាងណាក៏ដោយ នៅពេលដែលការកែកំហុសប្រព័ន្ធមិនត្រូវបានទាមទារ ដូចជាអំឡុងពេលផលិត ប្រព័ន្ធបង្កប់ត្រូវបានដាក់ឱ្យប្រើប្រាស់ដោយគ្មានម៉ាស៊ីនកុំព្យូទ័រដែលភ្ជាប់ទៅ JTAG UART ។ ប្រសិនបើប្រព័ន្ធជ្រើសរើស JTAG UART ជាភ្នាក់ងារ UART វាអាចបណ្តាលឱ្យប្រព័ន្ធជាប់គាំង ដោយសារគ្មានម៉ាស៊ីនខាងក្រៅត្រូវបានភ្ជាប់។
ដើម្បីទប់ស្កាត់ការជាប់គាំងដោយ JTAG UART អនុវត្តជម្រើសខាងក្រោម៖

Nios® V Embedded Processor Design Handbook 38

ផ្ញើមតិកែលម្អ

តារាងទី 24. ការទប់ស្កាត់ការបញ្ឈប់ដោយ JTAG UART

ជម្រើស
មិនមានចំណុចប្រទាក់ UART និងកម្មវិធីបញ្ជាមានវត្តមានទេ។
ប្រើចំណុចប្រទាក់ UART និងកម្មវិធីបញ្ជាផ្សេងទៀត។
រក្សា JTAG ចំណុចប្រទាក់ UART (ដោយគ្មានកម្មវិធីបញ្ជា)

កំឡុងពេលអភិវឌ្ឍន៍ផ្នែករឹង (នៅក្នុងអ្នករចនាវេទិកា)

កំឡុងពេលអភិវឌ្ឍន៍កម្មវិធី (ក្នុងកម្មវិធីនិពន្ធកញ្ចប់ជំនួយ)

ដក JTAG UART ពីប្រព័ន្ធ

កំណត់រចនាសម្ព័ន្ធ hal.stdin, hal.stdout និង hal.stderr ជាគ្មាន។

ជំនួស JTAG UART ជាមួយ Soft Configure hal.stdin, hal.stdout និង hal.stderr

UART IP

ជាមួយ UART IP ទន់ផ្សេងទៀត។

រក្សា JTAG UART នៅក្នុងប្រព័ន្ធ

· កំណត់រចនាសម្ព័ន្ធ hal.stdin, hal.stdout និង hal.stderr ថាគ្មាននៅក្នុងកម្មវិធីនិពន្ធកញ្ចប់ជំនួយរបស់ក្រុមប្រឹក្សាភិបាល។
· បិទ JTAG កម្មវិធីបញ្ជា UART នៅក្នុងផ្ទាំងកម្មវិធីបញ្ជា BSP ។

២២.ចTAG សញ្ញា
ម៉ូឌុលបំបាត់កំហុសរបស់ប្រព័ន្ធដំណើរការ Nios V ប្រើ JTAG ចំណុចប្រទាក់សម្រាប់ការទាញយកកម្មវិធី ELF និងការបំបាត់កំហុសកម្មវិធី។ នៅពេលអ្នកបំបាត់កំហុសការរចនារបស់អ្នកជាមួយ JTAG ចំណុចប្រទាក់ JTAG សញ្ញា TCK, TMS, TDI, និង TDO ត្រូវបានអនុវត្តជាផ្នែកនៃការរចនា។ ការបញ្ជាក់ JTAG ឧបសគ្គនៃសញ្ញានៅក្នុងគ្រប់ប្រព័ន្ធដំណើរការ Nios V គឺជាការពិចារណាលើការរចនាប្រព័ន្ធដ៏សំខាន់ ហើយត្រូវបានទាមទារសម្រាប់ភាពត្រឹមត្រូវ និងឥរិយាបថកំណត់។
Altera ផ្តល់អនុសាសន៍ថាប្រេកង់នាឡិកាប្រព័ន្ធនៃការរចនាណាមួយមានយ៉ាងហោចណាស់ 4 ដងនៃ JTAG ប្រេកង់នាឡិកា ដើម្បីធានាថា ស្នូលឧបករណ៍នៅលើបន្ទះឈីប (OCI) ដំណើរការបានត្រឹមត្រូវ។
ព័ត៌មានដែលទាក់ទង · Quartus® Prime Timing Analyzer Cookbook: JTAG សញ្ញា
សម្រាប់ព័ត៌មានបន្ថែមអំពី JTAG ការណែនាំអំពីដែនកំណត់ពេលវេលា។ · KDB៖ ហេតុអ្វីបានជា niosv-download បរាជ័យជាមួយនឹងប្រព័ន្ធដំណើរការ Nios® V/m ដែលមិនមានបំពង់នៅ
JTAG ប្រេកង់ 24MHz ឬ 16MHz?
២.៨. ការបង្កើនប្រសិទ្ធភាពការអនុវត្តប្រព័ន្ធអ្នករចនាវេទិកា
អ្នករចនាវេទិកាផ្ដល់នូវឧបករណ៍សម្រាប់បង្កើនប្រសិទ្ធភាពដំណើរការនៃការតភ្ជាប់អន្តរប្រព័ន្ធសម្រាប់ការរចនា Altera FPGA ។

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 39

2. ការរចនាប្រព័ន្ធផ្នែករឹងរបស់ប្រព័ន្ធដំណើរការ Nios V ជាមួយនឹងកម្មវិធី Quartus Prime និងអ្នករចនាវេទិកា
726952 | ៨០០.៥៥៨.៨៧២២
រូបភាពទី 25. ការបង្កើនប្រសិទ្ធភាព Examples

អតីតample បង្ហាញក្នុងរូបបង្ហាញពីជំហានដូចខាងក្រោមៈ
1. បន្ថែមស្ពាន Pipeline ដើម្បីកាត់បន្ថយផ្លូវសំខាន់ៗ ដោយដាក់វា៖ ក. រវាងអ្នកគ្រប់គ្រងការណែនាំ និងភ្នាក់ងាររបស់វា ខ. រវាងអ្នកគ្រប់គ្រងទិន្នន័យ និងភ្នាក់ងាររបស់វា។
2. អនុវត្ត True Dual port On-Chip RAM ជាមួយនឹងច្រកនីមួយៗឧទ្ទិសដល់កម្មវិធីគ្រប់គ្រងការណែនាំ និងកម្មវិធីគ្រប់គ្រងទិន្នន័យរៀងៗខ្លួន។

Nios® V Embedded Processor Design Handbook 40

ផ្ញើមតិកែលម្អ

2. ការរចនាប្រព័ន្ធផ្នែករឹងរបស់ប្រព័ន្ធដំណើរការ Nios V ជាមួយនឹងកម្មវិធី Quartus Prime និងអ្នករចនាវេទិកា 726952 | 2025.07.16
សូមមើលតំណភ្ជាប់ខាងក្រោមដែលពាក់ព័ន្ធខាងក្រោម ដែលបង្ហាញអំពីបច្ចេកទេសសម្រាប់ការប្រើប្រាស់ឧបករណ៍ដែលមាន និងការដោះដូរនៃការអនុវត្តនីមួយៗ។
ព័ត៌មានដែលទាក់ទង · មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Quartus® Prime Pro Edition៖ អ្នករចនាវេទិកា
សូមមើលប្រធានបទ Optimizing Platform Designer System Performance សម្រាប់ព័ត៌មានបន្ថែម។ · មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Quartus® Prime Standard Edition៖ អ្នករចនាវេទិកា យោងទៅលើប្រធានបទ ការបង្កើនប្រសិទ្ធភាពប្រព័ន្ធអ្នករចនាវេទិកា សម្រាប់ព័ត៌មានបន្ថែម។

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 41

726952 | 2025.07.16 ផ្ញើមតិកែលម្អ

3. ការរចនាប្រព័ន្ធកម្មវិធី Nios V Processor
ជំពូកនេះពិពណ៌នាអំពីលំហូរនៃការអភិវឌ្ឍន៍កម្មវិធីប្រព័ន្ធដំណើរការ Nios V និងឧបករណ៍សូហ្វវែរដែលអ្នកអាចប្រើក្នុងការអភិវឌ្ឍន៍ប្រព័ន្ធរចនាដែលបានបង្កប់របស់អ្នក។ ខ្លឹមសារមានតួនាទីជាការបញ្ចប់view មុនពេលបង្កើតប្រព័ន្ធសូហ្វវែរ Nios V processor ។
រូបភាពទី 26. លំហូរនៃការរចនាកម្មវិធី
ចាប់ផ្តើម

បង្កើត BSP នៅក្នុងអ្នករចនាវេទិកាដោយប្រើកម្មវិធីនិពន្ធ BSP

បង្កើត BSP ដោយប្រើ Nios V Command Shell
បង្កើតកម្មវិធី CMake Build File ការប្រើប្រាស់ Nios V Command Shell

ចំណាំ៖

នាំចូល BSP និង Application CMake Build File
បង្កើតកម្មវិធីដំណើរការ Nios V ដោយប្រើ
RiscFree IDE សម្រាប់ Intel FPGA

បង្កើតកម្មវិធី Nios V Processor ដោយប្រើណាមួយ។
កម្មវិធីនិពន្ធកូដប្រភពបន្ទាត់ពាក្យបញ្ជា CMake និងបង្កើត
ពាក្យបញ្ជា
ចប់

Altera ណែនាំឱ្យអ្នកប្រើឧបករណ៍អភិវឌ្ឍន៍ Altera FPGA ឬបន្ទះគំរូផ្ទាល់ខ្លួនសម្រាប់ការអភិវឌ្ឍន៍កម្មវិធី និងការបំបាត់កំហុស។ គ្រឿងកុំព្យូទ័រ និងមុខងារកម្រិតប្រព័ន្ធជាច្រើនអាចប្រើបានតែនៅពេលដែលកម្មវិធីរបស់អ្នកដំណើរការនៅលើក្តារពិតប្រាកដ។

© សាជីវកម្ម Altera ។ Altera, និមិត្តសញ្ញា Altera, និមិត្តសញ្ញា `a' និងស្លាកសញ្ញា Altera ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់សាជីវកម្ម Altera ។ Altera រក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Altera សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬទំនួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Altera ។ អតិថិជន Altera ត្រូវបានគេណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានចេញផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។ * ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។

3. Nios V Processor Software System Design 726952 | 2025.07.16
៣.១. លំហូរនៃការអភិវឌ្ឍន៍កម្មវិធីដំណើរការ Nios V
៣.១.១. គម្រោងកញ្ចប់ជំនួយក្រុមប្រឹក្សាភិបាល
គម្រោង Nios V Board Support Package (BSP) គឺជាបណ្ណាល័យឯកទេសដែលមានលេខកូដជំនួយប្រព័ន្ធជាក់លាក់។ BSP ផ្តល់នូវបរិយាកាសដំណើរការកម្មវិធីដែលប្ដូរតាមបំណងសម្រាប់ប្រព័ន្ធដំណើរការមួយនៅក្នុងប្រព័ន្ធ Hardware processor Nios V។
កម្មវិធី Quartus Prime ផ្តល់នូវកម្មវិធីនិពន្ធកញ្ចប់គាំទ្រ Nios V Board និងឧបករណ៍ប្រើប្រាស់ niosv-bsp ដើម្បីកែប្រែការកំណត់ដែលគ្រប់គ្រងឥរិយាបថរបស់ BSP ។
BSP មានធាតុដូចខាងក្រោមៈ · ស្រទាប់អរូបីផ្នែករឹង · កម្មវិធីបញ្ជាឧបករណ៍ · កញ្ចប់កម្មវិធីស្រេចចិត្ត · ប្រព័ន្ធប្រតិបត្តិការតាមពេលវេលាជាជម្រើស
៣.១.២. គម្រោងកម្មវិធី
គម្រោងកម្មវិធី Nios VC/C++ មានលក្ខណៈពិសេសដូចខាងក្រោម៖ · មានបណ្តុំនៃកូដប្រភព និង CMakeLists.txt ។
— CMakeLists.txt ចងក្រងកូដប្រភព ហើយភ្ជាប់វាជាមួយ BSP និងបណ្ណាល័យស្រេចចិត្តមួយ ឬច្រើនដើម្បីបង្កើត .elf file
·ប្រភពមួយក្នុងចំណោមប្រភព files មានមុខងារ main()។ · រួមបញ្ចូលលេខកូដដែលហៅមុខងារនៅក្នុងបណ្ណាល័យ និង BSPs ។
Altera ផ្តល់នូវឧបករណ៍ប្រើប្រាស់ niosv-app នៅក្នុងឧបករណ៍ប្រើប្រាស់កម្មវិធី Quartus Prime ដើម្បីបង្កើត Application CMakeLists.txt និង RiscFree IDE សម្រាប់ Altera FPGAs ដើម្បីកែប្រែកូដប្រភពនៅក្នុងបរិស្ថានដែលមានមូលដ្ឋានលើ Eclipse ។
៣.២. ឧបករណ៍អភិវឌ្ឍន៍ដែលបានបង្កប់ Altera FPGA
ប្រព័ន្ធដំណើរការ Nios V គាំទ្រឧបករណ៍ខាងក្រោមសម្រាប់ការអភិវឌ្ឍន៍កម្មវិធី៖ · ចំណុចប្រទាក់អ្នកប្រើក្រាហ្វិក (GUI) - ឧបករណ៍អភិវឌ្ឍន៍ក្រាហ្វិកដែលមាននៅក្នុង
ទាំង Windows* និង Linux* ប្រព័ន្ធប្រតិបត្តិការ (OS) ។ - កម្មវិធីនិពន្ធកញ្ចប់គាំទ្ររបស់ Nios V Board (Nios V BSP Editor) — Ashling RiscFree IDE for Altera FPGAs · Command-Line Tools (CLI) – ឧបករណ៍អភិវឌ្ឍន៍ដែលត្រូវបានផ្តួចផ្តើមចេញពី Nios V Command Shell ។ ឧបករណ៍នីមួយៗផ្តល់នូវឯកសារផ្ទាល់ខ្លួនរបស់វាក្នុងទម្រង់ជាជំនួយដែលអាចចូលប្រើបានពីបន្ទាត់ពាក្យបញ្ជា។ បើក Nios V Command Shell ហើយវាយពាក្យបញ្ជាខាងក្រោម៖ - ជួយ view ម៉ឺនុយជំនួយ។ — Nios V Utilities Tools — File ឧបករណ៍បំប្លែងទ្រង់ទ្រាយ — ឧបករណ៍ប្រើប្រាស់ផ្សេងៗ

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 43

3. Nios V Processor Software System Design 726952 | 2025.07.16

តារាង 25. ឧបករណ៍ GUI និង Command-line Tasks សង្ខេប

កិច្ចការ

ឧបករណ៍ GUI

ឧបករណ៍បន្ទាត់ពាក្យបញ្ជា

ការបង្កើត BSP

Nios V BSP Editor

· នៅក្នុងកម្មវិធី Quartus Prime Pro Edition៖ niosv-bsp -c -s=<.qsys file> -t= [ជម្រើស] settings.bsp
· នៅក្នុងកម្មវិធី Quartus Prime Standard Edition៖ niosv-bsp -c -s=<.sopcinfo file> -t= [ជម្រើស] settings.bsp

ការបង្កើត BSP ដោយប្រើ .bsp ដែលមានស្រាប់ file
ការធ្វើបច្ចុប្បន្នភាព BSP

Nios V BSP Editor Nios V BSP Editor

niosv-bsp -g [ជម្រើស] settings.bsp niosv-bsp -u [OPTIONS] settings.bsp

ការពិនិត្យ BSP

Nios V BSP Editor

niosv-bsp -q -E= [ជម្រើស] settings.bsp

ការបង្កើតកម្មវិធី

–

niosv-app -a= -b= -s= files directory> [OPTIONS]

ការបង្កើតបណ្ណាល័យអ្នកប្រើប្រាស់

–

niosv-app -l= -s= files directory> -p= [ជម្រើស]

ការកែប្រែកម្មវិធី ការកែប្រែបណ្ណាល័យអ្នកប្រើប្រាស់ ការកសាងកម្មវិធី

RiscFree IDE សម្រាប់ Altera FPGAs
RiscFree IDE សម្រាប់ Altera FPGAs
RiscFree IDE សម្រាប់ Altera FPGAs

កម្មវិធីនិពន្ធប្រភពបន្ទាត់ពាក្យបញ្ជាណាមួយ។
កម្មវិធីនិពន្ធប្រភពបន្ទាត់ពាក្យបញ្ជាណាមួយ។
· បង្កើត · cmake

ការកសាងបណ្ណាល័យអ្នកប្រើប្រាស់

RiscFree IDE សម្រាប់ Altera FPGAs

· បង្កើត · cmake

កំពុងទាញយកកម្មវិធី ELF
ការបំប្លែង .elf file

RiscFree IDE សម្រាប់ Altera FPGAs
–

niosv-ទាញយក
· elf2flash · elf2hex

ព័ត៌មានពាក់ព័ន្ធ
Ashling RiscFree Integrated Development Environment (IDE) សម្រាប់ Altera FPGAs User Guide

៣.២.១. កម្មវិធីនិពន្ធកញ្ចប់គាំទ្រក្រុមប្រឹក្សាដំណើរការ Nios V
អ្នកអាចប្រើកម្មវិធី Nios V processor BSP Editor ដើម្បីអនុវត្តការងារដូចខាងក្រោម៖ · បង្កើត ឬកែប្រែគម្រោង Nios V processor BSP · កែសម្រួលការកំណត់ តំបន់តំណភ្ជាប់ និងផែនទីផ្នែក · ជ្រើសរើសកញ្ចប់កម្មវិធី និងកម្មវិធីបញ្ជាឧបករណ៍។
សមត្ថភាពរបស់ BSP Editor រួមមានសមត្ថភាពរបស់ឧបករណ៍ប្រើប្រាស់ niosv-bsp ។ គម្រោងណាមួយដែលបានបង្កើតនៅក្នុង BSP Editor ក៏អាចត្រូវបានបង្កើតដោយប្រើឧបករណ៍ប្រើប្រាស់បន្ទាត់ពាក្យបញ្ជាផងដែរ។

Nios® V Embedded Processor Design Handbook 44

ផ្ញើមតិកែលម្អ

3. Nios V Processor Software System Design 726952 | 2025.07.16

ចំណាំ៖

សម្រាប់កម្មវិធី Quartus Prime Standard Edition សូមមើល AN 980: Nios V Processor Quartus Prime Software Support សម្រាប់ជំហានដើម្បីហៅ BSP Editor GUI ។

ដើម្បីបើកដំណើរការកម្មវិធីនិពន្ធ BSP សូមអនុវត្តតាមជំហានទាំងនេះ៖ 1. បើកកម្មវិធីរចនាវេទិកា ហើយរុករកទៅ File ម៉ឺនុយ។
ក. ដើម្បីបើកការកំណត់ BSP ដែលមានស្រាប់ fileសូមចុច Open… b. ដើម្បីបង្កើត BSP ថ្មី សូមចុច New BSP… 2. ជ្រើសរើសផ្ទាំង BSP Editor ហើយផ្តល់ព័ត៌មានលម្អិតសមរម្យ។

រូបភាពទី 27. បើកដំណើរការកម្មវិធីនិពន្ធ BSP

ព័ត៌មានដែលទាក់ទង AN 980: ការគាំទ្រកម្មវិធី Nios V Processor Quartus Prime
៣.២.២. RiscFree IDE សម្រាប់ Altera FPGAs
RiscFree IDE សម្រាប់ Altera FPGAs គឺជា IDE ដែលមានមូលដ្ឋានលើ Eclipse សម្រាប់ប្រព័ន្ធដំណើរការ Nios V។ Altera ណែនាំឱ្យអ្នកបង្កើតកម្មវិធីដំណើរការ Nios V នៅក្នុង IDE នេះសម្រាប់ហេតុផលដូចខាងក្រោម៖ · លក្ខណៈពិសេសត្រូវបានបង្កើតឡើង និងផ្ទៀងផ្ទាត់ដើម្បីឱ្យត្រូវគ្នាជាមួយ Nios V
ដំណើរការបង្កើត processor ។ · បំពាក់ដោយឧបករណ៍ជំនួយ និងឧបករណ៍ជំនួយចាំបាច់ទាំងអស់ដែលអាចឱ្យអ្នក។
ដើម្បីចាប់ផ្តើមការអភិវឌ្ឍន៍ប្រព័ន្ធដំណើរការ Nios V យ៉ាងងាយស្រួល។
ព័ត៌មានពាក់ព័ន្ធ Ashling RiscFree Integrated Development Environment (IDE) សម្រាប់ Altera FPGAs User Guide
៣.២.៣. Nios V Utilities Tools
អ្នកអាចបង្កើត កែប្រែ និងបង្កើតកម្មវិធី Nios V ដោយប្រើពាក្យបញ្ជាដែលបានវាយនៅបន្ទាត់ពាក្យបញ្ជា ឬបង្កប់ក្នុងស្គ្រីប។ ឧបករណ៍បន្ទាត់ពាក្យបញ្ជា Nios V ដែលបានពិពណ៌នានៅក្នុងផ្នែកនេះគឺនៅក្នុង ថតឯកសារ / niosv/bin ។

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 45

3. Nios V Processor Software System Design 726952 | 2025.07.16

តារាង 26. Nios V Utilities Tools

ឧបករណ៍បន្ទាត់ពាក្យបញ្ជា

សង្ខេប

niosv-app niosv-bsp niosv-download niosv-shell niosv-stack-report

ដើម្បីបង្កើត និងកំណត់រចនាសម្ព័ន្ធគម្រោងកម្មវិធី។
ដើម្បីបង្កើត ឬធ្វើបច្ចុប្បន្នភាពការកំណត់ BSP file និងបង្កើត BSP fileស. ដើម្បីទាញយក ELF file ទៅប្រព័ន្ធដំណើរការ Nios® V ។
ដើម្បីបើក Nios V Command Shell ។ ដើម្បីជូនដំណឹងដល់អ្នកអំពីទំហំអង្គចងចាំដែលនៅសេសសល់ដែលមានសម្រាប់កម្មវិធី .elf របស់អ្នកសម្រាប់ការប្រើប្រាស់ជង់ ឬហ៊ាប។

០១. File ឧបករណ៍បំប្លែងទ្រង់ទ្រាយ

File ការបំប្លែងទ្រង់ទ្រាយជួនកាលចាំបាច់នៅពេលបញ្ជូនទិន្នន័យពីឧបករណ៍ប្រើប្រាស់មួយទៅឧបករណ៍មួយទៀត។ នេះ។ file ឧបករណ៍បំប្លែងទ្រង់ទ្រាយមាននៅក្នុង
ថតដំឡើងកម្មវិធី>/niosv/bin directory។

តារាង 27 ។ File ឧបករណ៍បំប្លែងទ្រង់ទ្រាយ

ឧបករណ៍បន្ទាត់ពាក្យបញ្ជា elf2flash elf2hex

សង្ខេបដើម្បីបកប្រែ .elf file ទៅជាទ្រង់ទ្រាយ .srec សម្រាប់ការសរសេរកម្មវិធីអង្គចងចាំពន្លឺ។ ដើម្បីបកប្រែ .elf file ទៅជាទ្រង់ទ្រាយ .hex សម្រាប់ការចាប់ផ្តើមអង្គចងចាំ។

៣.២.៥. ឧបករណ៍ប្រើប្រាស់ផ្សេងៗ

អ្នកប្រហែលជាត្រូវការឧបករណ៍បន្ទាត់ពាក្យបញ្ជាខាងក្រោមនៅពេលបង្កើតប្រព័ន្ធផ្អែកលើប្រព័ន្ធដំណើរការ Nios V ។ ឧបករណ៍បន្ទាត់ពាក្យបញ្ជាទាំងនេះត្រូវបានផ្តល់ដោយ Intel in /quartus/bin ឬទទួលបានពី
ឧបករណ៍ប្រភពបើកចំហ។

តារាង 28. ឧបករណ៍បន្ទាត់ពាក្យបញ្ជាផ្សេងទៀត។

ឧបករណ៍បន្ទាត់ពាក្យបញ្ជា

ប្រភេទ

សង្ខេប

ស្ថានីយ juart

ក្រុមហ៊ុន Intel ផ្តល់ជូន

ដើម្បីត្រួតពិនិត្យ stdout និង stderr និងដើម្បីផ្តល់នូវការបញ្ចូលទៅប្រព័ន្ធដំណើរការ Nios® V
ប្រព័ន្ធរងតាមរយៈ stdin ។ ឧបករណ៍នេះអនុវត្តចំពោះតែ JTAG UART IP នៅពេលដែលវាត្រូវបានភ្ជាប់ទៅប្រព័ន្ធដំណើរការNios® V ។

openocd

ផ្តល់ដោយ Intel ដើម្បីប្រតិបត្តិ OpenOCD ។

openocd-cfg-gen

Intel-provided · ដើម្បីបង្កើតការកំណត់រចនាសម្ព័ន្ធ OpenOCD file. · ដើម្បីបង្ហាញ JTAG សន្ទស្សន៍ឧបករណ៍ខ្សែសង្វាក់។

Nios® V Embedded Processor Design Handbook 46

ផ្ញើមតិកែលម្អ

726952 | 2025.07.16 ផ្ញើមតិកែលម្អ
4. Nios V Processor Configuration and Booting Solutions
អ្នកអាចកំណត់រចនាសម្ព័ន្ធ Nios V processor ដើម្បីចាប់ផ្ដើម និងប្រតិបត្តិកម្មវិធីពីទីតាំងអង្គចងចាំផ្សេងៗគ្នា។ អង្គចងចាំចាប់ផ្ដើមគឺពន្លឺ Quad Serial Peripheral Interface (QSPI), On-Chip Memory (OCRAM) ឬ Tightly Coupled Memory (TCM) ។
ព័ត៌មានដែលទាក់ទង · លក្ខខណ្ឌនៃការជំរុញថាមពលឡើងលើទំព័រ 193 · កេះថាមពលឡើង
សម្រាប់ព័ត៌មានបន្ថែមអំពីកេះថាមពល។
4.1. សេចក្តីផ្តើម
ប្រព័ន្ធដំណើរការ Nios V គាំទ្រដំណើរការចាប់ផ្ដើមពីរប្រភេទ៖ · Execute-in-Place (XIP) ដោយប្រើមុខងារ alt_load() · កម្មវិធីត្រូវបានចម្លងទៅ RAM ដោយប្រើម៉ាស៊ីនថតចម្លងចាប់ផ្ដើម។ ការអភិវឌ្ឍន៍កម្មវិធីដែលបានបង្កប់ Nios V គឺផ្អែកលើស្រទាប់អរូបីផ្នែករឹង (HAL)។ HAL ផ្តល់នូវកម្មវិធីកម្មវិធីចាប់ផ្ដើមប្រព័ន្ធតូចមួយ (ត្រូវបានគេស្គាល់ថាជាកម្មវិធីថតចម្លងចាប់ផ្ដើម) ដែលចម្លងផ្នែកតំណភ្ជាប់ដែលពាក់ព័ន្ធពីអង្គចងចាំចាប់ផ្ដើមទៅទីតាំងពេលវេលាដំណើរការរបស់ពួកគេនៅពេលចាប់ផ្ដើម។ អ្នកអាចបញ្ជាក់ទីតាំងពេលវេលាដំណើរការនៃអង្គចងចាំរបស់កម្មវិធីនិងទិន្នន័យដោយរៀបចំការកំណត់កញ្ចប់ជំនួយក្រុមប្រឹក្សាភិបាល (BSP) Editor ។ ផ្នែកនេះពិពណ៌នាអំពី៖ · ម៉ាស៊ីនថតចម្លងប្រព័ន្ធដំណើរការ Nios V ដែលដំណើរការប្រព័ន្ធដំណើរការ Nios V របស់អ្នកដោយយោងតាម
ការជ្រើសរើសអង្គចងចាំចាប់ផ្ដើម · ជម្រើសចាប់ផ្ដើមប្រព័ន្ធដំណើរការ Nios V និងលំហូរទូទៅ · ដំណោះស្រាយកម្មវិធី Nios V សម្រាប់អង្គចងចាំចាប់ផ្ដើមដែលបានជ្រើសរើស
៤.២. ការភ្ជាប់កម្មវិធី
នៅពេលអ្នកបង្កើតគម្រោងដំណើរការ Nios V នោះ BSP Editor បង្កើតតំណភ្ជាប់ពីរដែលទាក់ទងគ្នា។ files: · linker.x: ពាក្យបញ្ជា linker file ដែលកម្មវិធីបង្កើតបានបង្កើតfile ប្រើប្រាស់
ដើម្បីបង្កើតប្រព័ន្ធគោលពីរ .elf file. · linker.h៖ មានព័ត៌មានអំពីប្លង់អង្គចងចាំតំណភ្ជាប់។ ការកែប្រែការកំណត់តំណភ្ជាប់ទាំងអស់ដែលអ្នកបានធ្វើចំពោះគម្រោង BSP ប៉ះពាល់ដល់ខ្លឹមសារនៃតំណភ្ជាប់ទាំងពីរនេះ។ fileស. រាល់កម្មវិធីដំណើរការ Nios V មានផ្នែកតំណភ្ជាប់ខាងក្រោម៖
© សាជីវកម្ម Altera ។ Altera, និមិត្តសញ្ញា Altera, និមិត្តសញ្ញា `a' និងស្លាកសញ្ញា Altera ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់សាជីវកម្ម Altera ។ Altera រក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Altera សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬទំនួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Altera ។ អតិថិជន Altera ត្រូវបានគេណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានចេញផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។ * ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

តារាង 29. ផ្នែកតំណភ្ជាប់

.អត្ថបទ

ផ្នែកតំណភ្ជាប់

.rodata

.rwdata

.bss

.ហ៊ាប

.ជង់

ការពិពណ៌នាកូដដែលអាចប្រតិបត្តិបាន។ រាល់ទិន្នន័យដែលបានតែអានដែលបានប្រើក្នុងការអនុវត្តកម្មវិធី។ រក្សាទុកទិន្នន័យ អាន-សរសេរ ដែលប្រើក្នុងការអនុវត្តកម្មវិធី។ មានផ្ទុកទិន្នន័យឋិតិវន្តដែលមិនទាន់ចាប់ផ្តើម។ មានអង្គចងចាំដែលបានបែងចែកដោយថាមវន្ត។ រក្សាទុកប៉ារ៉ាម៉ែត្រមុខងារ-ហៅ និងទិន្នន័យបណ្តោះអាសន្នផ្សេងទៀត។

អ្នកអាចបន្ថែមផ្នែកតំណភ្ជាប់បន្ថែមទៅ .elf file ដើម្បីរក្សាកូដ និងទិន្នន័យផ្ទាល់ខ្លួន។ ផ្នែកតំណភ្ជាប់ទាំងនេះត្រូវបានដាក់នៅក្នុងតំបន់សតិដែលមានឈ្មោះ កំណត់ដែលត្រូវគ្នាជាមួយឧបករណ៍អង្គចងចាំ និងអាសយដ្ឋានជាក់ស្តែង។ តាមលំនាំដើម BSP Editor បង្កើតផ្នែកតំណភ្ជាប់ទាំងនេះដោយស្វ័យប្រវត្តិ។ ទោះយ៉ាងណាក៏ដោយ អ្នកអាចគ្រប់គ្រងផ្នែកតំណភ្ជាប់សម្រាប់កម្មវិធីជាក់លាក់មួយ។

៤.២.១. ការភ្ជាប់ទំនាក់ទំនង
ផ្នែកនេះពិពណ៌នាអំពីឥរិយាបថនៃការភ្ជាប់លំនាំដើមរបស់ BSP Editor និងរបៀបគ្រប់គ្រងឥរិយាបថនៃការភ្ជាប់។

៤.២.១.១. ការភ្ជាប់ BSP លំនាំដើម
កំឡុងពេលកំណត់រចនាសម្ព័ន្ធ BSP ឧបករណ៍អនុវត្តជំហានខាងក្រោមដោយស្វ័យប្រវត្តិ៖
1. កំណត់ឈ្មោះតំបន់អង្គចងចាំ៖ កំណត់ឈ្មោះមួយទៅឧបករណ៍អង្គចងចាំប្រព័ន្ធនីមួយៗ ហើយបន្ថែមឈ្មោះនីមួយៗទៅឧបករណ៍ភ្ជាប់ file ជាតំបន់ចងចាំ។
2. ស្វែងរកអង្គចងចាំធំជាងគេ៖ កំណត់តំបន់អង្គចងចាំដែលអាន និងសរសេរធំបំផុតនៅក្នុងតំណភ្ជាប់ file.
3. កំណត់ផ្នែកតំណភ្ជាប់៖ ដាក់ផ្នែកតំណភ្ជាប់លំនាំដើម (.text, .rodata, .rwdata, .bss, .heap និង .stack) នៅក្នុងតំបន់អង្គចងចាំដែលបានកំណត់ក្នុងជំហានមុន។
៧.៤.២. សរសេរ files: សរសេរ linker.x និង linker.h files.
ជាធម្មតា គ្រោងការណ៍បែងចែកផ្នែកតំណភ្ជាប់ដំណើរការកំឡុងពេលដំណើរការអភិវឌ្ឍកម្មវិធី ពីព្រោះកម្មវិធីត្រូវបានធានាថានឹងដំណើរការប្រសិនបើអង្គចងចាំធំគ្រប់គ្រាន់។
ច្បាប់សម្រាប់ឥរិយាបថតំណលំនាំដើមមាននៅក្នុងស្គ្រីប Tcl ដែលបង្កើតដោយ Altera bsp-set-defaults.tcl និង bsp-linker-utils.tcl រកឃើញនៅក្នុង /niosv/scripts/bsp-defaults directory ។ ពាក្យបញ្ជា niosv-bsp ហៅស្គ្រីបទាំងនេះ។ កុំកែប្រែស្គ្រីបទាំងនេះដោយផ្ទាល់។

Nios® V Embedded Processor Design Handbook 48

ផ្ញើមតិកែលម្អ

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

៤.២.១.២. ការភ្ជាប់ BSP ដែលអាចកំណត់រចនាសម្ព័ន្ធបាន។
អ្នកអាចគ្រប់គ្រងឥរិយាបថតំណលំនាំដើមនៅក្នុងផ្ទាំង Linker Script នៃ BSP Editor ។ រៀបចំស្គ្រីប linker ដោយប្រើវិធីខាងក្រោម៖ · បន្ថែមតំបន់សតិ៖ ផែនទីឈ្មោះតំបន់សតិទៅឧបករណ៍អង្គចងចាំជាក់ស្តែង។ · បន្ថែមការគូសវាសផ្នែក៖ ផែនទីឈ្មោះផ្នែកទៅតំបន់សតិ។ BSP
កម្មវិធីនិពន្ធអនុញ្ញាតឱ្យអ្នក view ផែនទីអង្គចងចាំមុន និងក្រោយពេលធ្វើការផ្លាស់ប្តូរ។

៤.៣. វិធីសាស្រ្តចាប់ផ្ដើមដំណើរការរបស់ Nios V

មានវិធីសាស្រ្តមួយចំនួនដើម្បីចាប់ផ្ដើមប្រព័ន្ធដំណើរការ Nios V នៅក្នុងឧបករណ៍ Altera FPGA ។ វិធីសាស្រ្តក្នុងការចាប់ផ្ដើមប្រព័ន្ធដំណើរការ Nios V ប្រែប្រួលទៅតាមការជ្រើសរើសអង្គចងចាំពន្លឺ និងគ្រួសារឧបករណ៍។

តារាងទី 30. អង្គចងចាំ Flash ដែលគាំទ្រជាមួយនឹងជម្រើសចាប់ផ្ដើមរៀងៗខ្លួន

អង្គចងចាំចាប់ផ្ដើមដែលគាំទ្រ

ឧបករណ៍

On-Chip Flash (សម្រាប់ការកំណត់រចនាសម្ព័ន្ធខាងក្នុង)

ឧបករណ៍អតិបរមា 10 ប៉ុណ្ណោះ (ជាមួយ On-Chip Flash IP)

គោលបំណងទូទៅ QSPI Flash (សម្រាប់តែទិន្នន័យអ្នកប្រើប្រាស់)

ឧបករណ៍ FPGA ដែលគាំទ្រទាំងអស់ (ជាមួយចំណុចប្រទាក់ Flash ទូទៅ FPGA IP)

ការកំណត់រចនាសម្ព័ន្ធ QSPI Flash (សម្រាប់ការកំណត់រចនាសម្ព័ន្ធសៀរៀលសកម្ម)

ត្រួតពិនិត្យផ្អែកលើប្លុក
ឧបករណ៍ (ជាមួយ Generic
Serial Flash Interface Intel FPGA IP)(2)

វិធីសាស្រ្តចាប់ផ្ដើមដំណើរការរបស់ Nios V

ទីតាំងកម្មវិធីដំណើរការ

ម៉ាស៊ីនថតចម្លងចាប់ផ្ដើម

កម្មវិធីដំណើរការ Nios V ដំណើរការកន្លែងពី On-Chip Flash

On-Chip Flash (XIP) + OCRAM / RAM ខាងក្រៅ (សម្រាប់ផ្នែកទិន្នន័យដែលអាចសរសេរបាន)

មុខងារ alt_load()

កម្មវិធីដំណើរការ Nios V ត្រូវបានចម្លងពី On-Chip Flash ទៅ RAM ដោយប្រើម៉ាស៊ីនថតចម្លងចាប់ផ្ដើម

OCRAM / RAM ខាងក្រៅ

ការប្រើប្រាស់កម្មវិធីចាប់ផ្ដើមប្រព័ន្ធឡើងវិញតាមរយៈ GSFI

កម្មវិធីដំណើរការ Nios V ដំណើរការកន្លែងពីពន្លឺ QSPI គោលបំណងទូទៅ

គោលបំណងទូទៅ QSPI flash (XIP) + OCRAM / RAM ខាងក្រៅ (សម្រាប់ផ្នែកទិន្នន័យដែលអាចសរសេរបាន)

មុខងារ alt_load()

កម្មវិធីដំណើរការ Nios V បានចម្លងពីគោលបំណងទូទៅ QSPI flash ទៅ RAM ដោយប្រើម៉ាស៊ីនថតចម្លងចាប់ផ្ដើម

OCRAM / RAM ខាងក្រៅ

កម្មវិធីចាប់ផ្ដើមប្រព័ន្ធតាមរយៈ GSFI

កម្មវិធីដំណើរការ Nios V ដំណើរការកន្លែងពីការកំណត់រចនាសម្ព័ន្ធ QSPI flash

ការកំណត់រចនាសម្ព័ន្ធ QSPI flash (XIP) + OCRAM/ RAM ខាងក្រៅ (សម្រាប់ផ្នែកទិន្នន័យដែលអាចសរសេរបាន)

មុខងារ alt_load()

កម្មវិធីដំណើរការ Nios V បានចម្លងពីការកំណត់រចនាសម្ព័ន្ធ QSPI flash ទៅ RAM ដោយប្រើម៉ាស៊ីនថតចម្លងចាប់ផ្ដើម

OCRAM/ External RAM Bootloader តាមរយៈ GSFI បានបន្ត…

(2) យោងទៅ AN 980៖ ការគាំទ្រកម្មវិធី Nios V Processor Quartus Prime សម្រាប់បញ្ជីឧបករណ៍។

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 49

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

អង្គចងចាំចាប់ផ្ដើមដែលគាំទ្រ
អង្គចងចាំនៅលើបន្ទះឈីប (OCRAM) អង្គចងចាំភ្ជាប់យ៉ាងតឹងរឹង (TCM)

ឧបករណ៍
ឧបករណ៍ដែលមានមូលដ្ឋានលើ SDM (ជាមួយ Mailbox Client Intel FPGA IP) ។ (2)
ឧបករណ៍ Altera FPGA ដែលគាំទ្រទាំងអស់ (2)
ឧបករណ៍ Altera FPGA ដែលគាំទ្រទាំងអស់ (2)

វិធីសាស្រ្តចាប់ផ្ដើមដំណើរការរបស់ Nios V
កម្មវិធីដំណើរការ Nios V បានចម្លងពីការកំណត់រចនាសម្ព័ន្ធ QSPI flash ទៅ RAM ដោយប្រើម៉ាស៊ីនថតចម្លងចាប់ផ្ដើម
កម្មវិធីដំណើរការ Nios V ដំណើរការកន្លែងពី OCRAM
កម្មវិធីដំណើរការ Nios V ដំណើរការកន្លែងពី TCM

ទីតាំងកម្មវិធីដំណើរការ

ម៉ាស៊ីនថតចម្លងចាប់ផ្ដើម

OCRAM / External RAM Bootloader តាមរយៈ SDM

OCRAM

មុខងារ alt_load()

ការណែនាំ TCM (XIP) គ្មាន + ទិន្នន័យ TCM (សម្រាប់ផ្នែកទិន្នន័យដែលអាចសរសេរបាន)

រូបភាពទី 28. Nios V Processor Boot Flow

កំណត់ឡើងវិញ

ឧបករណ៍ដំណើរការលោតដើម្បីកំណត់វ៉ិចទ័រឡើងវិញ (ការចាប់ផ្តើមកូដចាប់ផ្ដើម)

កូដកម្មវិធីអាចត្រូវបានចម្លងទៅទីតាំងអង្គចងចាំផ្សេងទៀត (អាស្រ័យលើជម្រើសចាប់ផ្ដើម)
កូដចាប់ផ្ដើមចាប់ផ្តើមដំណើរការ

អាស្រ័យលើជម្រើសចាប់ផ្ដើម កូដចាប់ផ្ដើមអាចចម្លងតម្លៃដំបូងសម្រាប់ទិន្នន័យ/កូដទៅកាន់ទំហំអង្គចងចាំផ្សេងទៀត (alt_load)
កូដចាប់ផ្ដើមចាប់ផ្តើមកូដកម្មវិធី និងទំហំអង្គចងចាំទិន្នន័យ
កូដចាប់ផ្ដើមចាប់ផ្តើមគ្រឿងកុំព្យូទ័រទាំងអស់ជាមួយកម្មវិធីបញ្ជា HAL (alt_main)
ការចូលទៅកាន់មេ
ព័ត៌មានដែលពាក់ព័ន្ធ · មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ IP របស់ FPGA Altera ទូទៅ
Nios® V Embedded Processor Design Handbook 50

ផ្ញើមតិកែលម្អ

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16
· Mailbox Client Altera FPGA IP User Guide · AN 980: Nios V Processor Quartus Prime Software Support
៤.៤. ការណែនាំអំពីវិធីចាប់ផ្ដើមប្រព័ន្ធដំណើរការ Nios V
ប្រព័ន្ធដំណើរការ Nios V តម្រូវឱ្យរូបភាពកម្មវិធីត្រូវបានកំណត់រចនាសម្ព័ន្ធនៅក្នុងអង្គចងចាំប្រព័ន្ធ មុនពេលដែលខួរក្បាលអាចចាប់ផ្តើមដំណើរការកម្មវិធីកម្មវិធី។ សូមមើលផ្នែក Linker សម្រាប់ផ្នែកតំណភ្ជាប់លំនាំដើម។
កម្មវិធីនិពន្ធ BSP បង្កើតស្គ្រីបតំណភ្ជាប់ដែលដំណើរការមុខងារដូចខាងក្រោម៖ · ធានាថាកម្មវិធីដំណើរការត្រូវបានភ្ជាប់ដោយអនុលោមតាមការកំណត់តំណភ្ជាប់
នៃកម្មវិធីនិពន្ធ BSP និងកំណត់កន្លែងដែលកម្មវិធីស្ថិតនៅក្នុងអង្គចងចាំ។ · កំណត់តំបន់កូដរបស់ខួរក្បាលនៅក្នុងសមាសធាតុអង្គចងចាំដោយយោងទៅតាម
សមាសធាតុអង្គចងចាំដែលបានកំណត់។
ផ្នែកខាងក្រោមរៀបរាប់យ៉ាងខ្លីអំពីវិធីចាប់ផ្ដើមប្រព័ន្ធដំណើរការ Nios V ដែលមាន។
៤.៤.១. កម្មវិធីដំណើរការ Nios V ប្រតិបត្តិក្នុងកន្លែងពី Boot Flash
Altera បានរចនាឧបករណ៍បញ្ជា flash ដើម្បីឱ្យទំហំអាសយដ្ឋាន flash ចាប់ផ្ដើមអាចចូលដំណើរការបានភ្លាមៗទៅកាន់ប្រព័ន្ធដំណើរការ Nios V នៅពេលកំណត់ប្រព័ន្ធឡើងវិញ ដោយមិនចាំបាច់ចាប់ផ្ដើមឧបករណ៍បញ្ជាអង្គចងចាំ ឬឧបករណ៍អង្គចងចាំនោះទេ។ នេះអនុញ្ញាតឱ្យប្រព័ន្ធដំណើរការ Nios V ប្រតិបត្តិកូដកម្មវិធីដែលផ្ទុកនៅលើឧបករណ៍ចាប់ផ្ដើមដោយផ្ទាល់ដោយមិនប្រើម៉ាស៊ីនថតចម្លងចាប់ផ្ដើមដើម្បីចម្លងកូដទៅប្រភេទអង្គចងចាំផ្សេងទៀត។ ឧបករណ៍បញ្ជាពន្លឺមាន៖ · On-Chip Flash ជាមួយ On-Chip Flash IP (តែនៅក្នុងឧបករណ៍ MAX® 10) · គោលបំណងទូទៅ QSPI flash ជាមួយ Generic Serial Flash Interface IP · ការកំណត់រចនាសម្ព័ន្ធ QSPI flash ជាមួយ Generic Serial Flash Interface IP (លើកលែងតែ MAX 10
ឧបករណ៍)
នៅពេលដែលកម្មវិធីដំណើរការ Nios V ដំណើរការនៅនឹងកន្លែងពី boot flash កម្មវិធីនិពន្ធ BSP អនុវត្តមុខងារដូចខាងក្រោម៖ · កំណត់ផ្នែក .text linker ទៅតំបន់ boot flash memory។ · កំណត់ផ្នែក .bss,.rodata, .rwdata, .stack និង .heap linker ទៅ RAM
តំបន់នៃការចងចាំ។ អ្នកត្រូវតែបើកមុខងារ alt_load() នៅក្នុងការកំណត់ BSP ដើម្បីចម្លងផ្នែកទិន្នន័យ (.rodata, .rwdata,, .exceptions) ទៅកាន់ RAM នៅពេលកំណត់ប្រព័ន្ធឡើងវិញ។ ផ្នែកកូដ (.text) នៅតែស្ថិតក្នុងតំបន់អង្គចងចាំ flash ចាប់ផ្ដើម។
ព័ត៌មានដែលទាក់ទង · Generic Serial Flash Interface Altera FPGA IP User Guide · Altera MAX 10 User Flash Memory Guide User
៤.៤.១.១. alt_load()
អ្នកអាចបើកមុខងារ alt_load() នៅក្នុងកូដ HAL ដោយប្រើកម្មវិធីនិពន្ធ BSP ។
នៅពេលប្រើក្នុងដំណើរការ execute-in-place boot flow មុខងារ alt_load() អនុវត្តកិច្ចការដូចខាងក្រោម៖

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 51

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

· ដំណើរការជាម៉ាស៊ីនថតចម្លងខ្នាតតូចដែលចម្លងផ្នែកអង្គចងចាំទៅ RAM ដោយផ្អែកលើការកំណត់ BSP ។
· ចម្លងផ្នែកទិន្នន័យ (.rodata, .rwdata, .exceptions) ទៅកាន់ RAM ប៉ុន្តែមិនមែនជាផ្នែកកូដ (.text) ទេ។ ផ្នែកកូដ (.text) គឺជាផ្នែកដែលអានបានតែនៅក្នុងផ្នែក flash memory ដែលកំពុងដំណើរការ។ ការបែងចែកនេះជួយកាត់បន្ថយការប្រើប្រាស់ RAM ប៉ុន្តែអាចកំណត់ការប្រតិបត្តិកូដ ដោយសារការចូលប្រើអង្គចងចាំពន្លឺគឺយឺតជាងការចូលប្រើ RAM នៅលើបន្ទះឈីប។

តារាងខាងក្រោមរាយបញ្ជីការកំណត់ និងមុខងារ BSP Editor៖

តារាងទី 31. ការកំណត់កម្មវិធីនិពន្ធ BSP
ការកំណត់កម្មវិធីនិពន្ធ BSP hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

អនុគមន៍ បើកមុខងារ alt_load() ។ alt_load() ចម្លងផ្នែក .rodata ទៅ RAM ។ alt_load() ចម្លងផ្នែក .rwdata ទៅ RAM ។ alt_load() ចម្លងផ្នែក .exceptions ទៅ RAM ។

៤.៤.២. កម្មវិធីដំណើរការ Nios V ត្រូវបានចម្លងពី Boot Flash ទៅ RAM ដោយប្រើ Boot Copyer
ប្រព័ន្ធដំណើរការ Nios V និង HAL រួមបញ្ចូលម៉ាស៊ីនថតចម្លងដែលផ្តល់នូវមុខងារគ្រប់គ្រាន់សម្រាប់កម្មវិធីដំណើរការ Nios V ភាគច្រើន ហើយងាយស្រួលអនុវត្តជាមួយនឹងលំហូរនៃការអភិវឌ្ឍន៍កម្មវិធី Nios V ។
នៅពេលដែលកម្មវិធីប្រើម៉ាស៊ីនថតចម្លងចាប់ផ្ដើម វាកំណត់ផ្នែកតំណភ្ជាប់ទាំងអស់ (.text, .heap, .rwdata, .rodata, .bss, .stack) ទៅជា RAM ខាងក្នុង ឬខាងក្រៅ។ ការប្រើម៉ាស៊ីនថតចម្លងចាប់ផ្ដើមដើម្បីចម្លងកម្មវិធីដំណើរការ Nios V ពី boot flash ទៅ RAM ខាងក្នុងឬខាងក្រៅសម្រាប់ការប្រតិបត្តិជួយកែលម្អការអនុវត្ត។
សម្រាប់ជម្រើសចាប់ផ្ដើមនេះ ប្រព័ន្ធដំណើរការ Nios V ចាប់ផ្តើមដំណើរការកម្មវិធីចម្លងចាប់ផ្ដើមនៅពេលកំណត់ប្រព័ន្ធឡើងវិញ។ កម្មវិធីចម្លងកម្មវិធីពី boot flash ទៅកាន់ RAM ខាងក្នុង ឬខាងក្រៅ។ នៅពេលដែលដំណើរការនេះត្រូវបានបញ្ចប់ ខួរក្បាល Nios V ផ្ទេរការគ្រប់គ្រងកម្មវិធីទៅកម្មវិធី។

ចំណាំ៖

ប្រសិនបើម៉ាស៊ីនថតចម្លងចាប់ផ្ដើមមានពន្លឺ នោះមុខងារ alt_load() មិនចាំបាច់ហៅទេ ព្រោះពួកវាទាំងពីរបម្រើគោលបំណងដូចគ្នា។

៤.៤.២.១. Nios V Processor Bootloader តាមរយៈ Generic Serial Flash Interface
កម្មវិធីចាប់ផ្ដើមប្រព័ន្ធតាមរយៈ GSFI គឺជាម៉ាស៊ីនថតចម្លងចាប់ផ្ដើមប្រព័ន្ធដំណើរការ Nios V ដែលគាំទ្រអង្គចងចាំពន្លឺ QSPI នៅក្នុងឧបករណ៍ដែលមានមូលដ្ឋានលើប្លុក។ Bootloader តាមរយៈ GSFI រួមមានលក្ខណៈពិសេសដូចខាងក្រោមៈ
· កំណត់ទីតាំងកម្មវិធីនៅក្នុងអង្គចងចាំដែលមិនងាយនឹងបង្កជាហេតុ។
· ស្រាយកញ្ចប់ និងចម្លងរូបភាពកម្មវិធីកម្មវិធីទៅ RAM ។
· ប្តូរការប្រតិបត្តិរបស់ខួរក្បាលដោយស្វ័យប្រវត្តិទៅជាកូដកម្មវិធីនៅក្នុង RAM បន្ទាប់ពីច្បាប់ចម្លងបានបញ្ចប់។

Nios® V Embedded Processor Design Handbook 52

ផ្ញើមតិកែលម្អ

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

រូបភាពចាប់ផ្ដើមមានទីតាំងនៅភ្លាមៗបន្ទាប់ពីម៉ាស៊ីនថតចម្លងចាប់ផ្ដើម។ អ្នកត្រូវធានាថាប្រព័ន្ធដំណើរការ Nios V កំណត់ចំណុចអុហ្វសិតឡើងវិញទៅការចាប់ផ្តើមនៃម៉ាស៊ីនថតចម្លងចាប់ផ្ដើម។ រូបភាព៖ Memory Map សម្រាប់ QSPI Flash ជាមួយ Bootloader តាមរយៈ GSFI memory map សម្រាប់ QSPI Flash with Bootloader តាមរយៈ GSFI បង្ហាញផែនទី flash memory សម្រាប់ QSPI flash នៅពេលប្រើ boot copier ។ ផែនទីអង្គចងចាំនេះសន្មត់ថាអង្គចងចាំ flash រក្សាទុករូបភាព FPGA និងកម្មវិធីកម្មវិធី។

តារាងទី 32. កម្មវិធីចាប់ផ្ដើមប្រព័ន្ធតាមរយៈ GSFI សម្រាប់ស្នូលដំណើរការ Nios V

ស្នូលដំណើរការ Nios V
ប្រព័ន្ធដំណើរការ Nios V/m

កម្មវិធីចាប់ផ្ដើមប្រព័ន្ធតាមរយៈ GSFI File ទីតាំង
/niosv/components/bootloader/ niosv_m_bootloader.srec

ប្រព័ន្ធដំណើរការ Nios V/g

/niosv/components/bootloader/ niosv_g_bootloader.srec

រូបភាពទី 29. Memory Map សម្រាប់ QSPI Flash ជាមួយ Bootloader តាមរយៈ GSFI

ទិន្នន័យអតិថិជន (*.hex)

កូដកម្មវិធី

ចំណាំ៖

កំណត់វ៉ិចទ័រអុហ្វសិតឡើងវិញ

ម៉ាស៊ីនថតចម្លងចាប់ផ្ដើម

0x01E00000

រូបភាព FPGA (*.sof)

0x00000000

1. នៅពេលចាប់ផ្តើមនៃផែនទីអង្គចងចាំគឺជារូបភាព FPGA អមដោយទិន្នន័យរបស់អ្នក ដែលមានម៉ាស៊ីនថតចម្លងចាប់ផ្ដើម និងកូដកម្មវិធី។
2. អ្នកត្រូវតែកំណត់ប្រព័ន្ធដំណើរការ Nios V កំណត់អុហ្វសិតឡើងវិញនៅក្នុង Platform Designer ហើយចង្អុលវាទៅការចាប់ផ្តើមនៃម៉ាស៊ីនថតចម្លងចាប់ផ្ដើម។
3. ទំហំរូបភាព FPGA គឺមិនស្គាល់។ អ្នកអាចដឹងតែទំហំពិតប្រាកដបន្ទាប់ពីការចងក្រងគម្រោង Quartus Prime ។ អ្នកត្រូវតែកំណត់ព្រំដែនខាងលើសម្រាប់ទំហំនៃរូបភាព Altera FPGA ។ សម្រាប់អតីតample ប្រសិនបើទំហំនៃរូបភាព FPGA ត្រូវបានគេប៉ាន់ប្រមាណថាតិចជាង 0x01E00000 សូមកំណត់ Reset Offset ទៅ 0x01E00000 នៅក្នុង Platform Designer ដែលជាការចាប់ផ្តើមនៃ Boot Copy ផងដែរ។
4. ការអនុវត្តការរចនាដ៏ល្អរួមមានការកំណត់វ៉ិចទ័រកំណត់ឡើងវិញនៅព្រំដែនផ្នែក flash ដើម្បីធានាថាគ្មានការលុបផ្នែកនៃរូបភាព FPGA កើតឡើងក្នុងករណីដែលកម្មវិធីកម្មវិធីត្រូវបានធ្វើបច្ចុប្បន្នភាព។

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 53

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

៤.៤.២.២. កម្មវិធីចាប់ផ្ដើមប្រព័ន្ធដំណើរការ Nios V តាមរយៈកម្មវិធីគ្រប់គ្រងឧបករណ៍សុវត្ថិភាព
កម្មវិធីចាប់ផ្ដើមប្រព័ន្ធតាមរយៈកម្មវិធីគ្រប់គ្រងឧបករណ៍សុវត្ថិភាព (SDM) គឺជាកូដកម្មវិធី HAL ដោយប្រើកម្មវិធីបញ្ជា Mailbox Client Altera FPGA IP HAL សម្រាប់ដំណើរការដំណើរការ។ Altera ណែនាំកម្មវិធីកម្មវិធីចាប់ផ្ដើមប្រព័ន្ធនេះ នៅពេលប្រើការកំណត់រចនាសម្ព័ន្ធ QSPI flash នៅក្នុងឧបករណ៍ដែលមានមូលដ្ឋានលើ SDM ដើម្បីចាប់ផ្ដើមប្រព័ន្ធដំណើរការ Nios V ។
នៅពេលកំណត់ប្រព័ន្ធឡើងវិញ អង្គដំណើរការ Nios V ចាប់ផ្តើម Bootloader ជាលើកដំបូងតាមរយៈ SDM ពីអង្គចងចាំនៅលើបន្ទះឈីបតូចមួយ ហើយដំណើរការ Bootloader តាមរយៈ SDM ដើម្បីទាក់ទងជាមួយការកំណត់រចនាសម្ព័ន្ធ QSPI flash ដោយប្រើ Mailbox Client IP ។
Bootloader តាមរយៈ SDM អនុវត្តការងារដូចខាងក្រោម៖ · កំណត់ទីតាំងកម្មវិធី Nios V នៅក្នុងការកំណត់រចនាសម្ព័ន្ធ QSPI flash ។ · ចម្លងកម្មវិធី Nios V ទៅក្នុង RAM នៅលើបន្ទះឈីប ឬ RAM ខាងក្រៅ។ · ប្តូរដំណើរការដំណើរការទៅកម្មវិធី Nios V នៅក្នុង RAM នៅលើបន្ទះឈីប ឬ
RAM ខាងក្រៅ។
នៅពេលដែលដំណើរការនេះត្រូវបានបញ្ចប់ កម្មវិធី Bootloader តាមរយៈ SDM ផ្ទេរការគ្រប់គ្រងកម្មវិធីទៅកម្មវិធីអ្នកប្រើប្រាស់។ Altera ណែនាំអង្គការអង្គចងចាំដូចដែលបានរៀបរាប់នៅក្នុងអង្គចងចាំសម្រាប់កម្មវិធីចាប់ផ្ដើមប្រព័ន្ធតាមរយៈ SDM ។
រូបភាពទី 30. កម្មវិធីចាប់ផ្ដើមប្រព័ន្ធតាមរយៈលំហូរដំណើរការ SDM

ការកំណត់រចនាសម្ព័ន្ធ

ពន្លឺ

កម្មវិធី Nios V

SDM

ឧបករណ៍ FPGA ផ្អែកលើ SDM

IP អតិថិជនប្រអប់សំបុត្រ

FPGA Logic Nios V

4 RAM ខាងក្រៅ
កម្មវិធី Nios V

On-Chip 4

EMIF

RAM

អង្គចងចាំនៅលើបន្ទះឈីប

Nios V

កម្មវិធី

កម្មវិធីចាប់ផ្ដើមប្រព័ន្ធតាមរយៈ SDM

1. ប្រព័ន្ធដំណើរការ Nios V ដំណើរការ Bootloader តាមរយៈ SDM ពីអង្គចងចាំនៅលើបន្ទះឈីប។
2. Bootloader តាមរយៈ SDM ទាក់ទងជាមួយ flash កំណត់រចនាសម្ព័ន្ធ និងកំណត់ទីតាំងកម្មវិធី Nios V ។
3. Bootloader តាមរយៈ SDM ចម្លងកម្មវិធី Nios V ពី Configuration Flash ទៅជា on-chip RAM/external RAM ។
4. Bootloader តាមរយៈ SDM ប្តូរការប្រតិបត្តិរបស់ Nios V processor ទៅកម្មវិធី Nios V នៅក្នុង on-chip RAM/external RAM ។

៤.៤.៣. កម្មវិធីដំណើរការ Nios V ប្រតិបត្តិនៅនឹងកន្លែងពី OCRAM
នៅក្នុងវិធីសាស្រ្តនេះ អាសយដ្ឋានកំណត់ឡើងវិញរបស់ប្រព័ន្ធដំណើរការ Nios V ត្រូវបានកំណត់ទៅអាសយដ្ឋានមូលដ្ឋាននៃអង្គចងចាំនៅលើបន្ទះឈីប (OCRAM)។ កម្មវិធីគោលពីរ (.hex) file ត្រូវបានផ្ទុកទៅក្នុង OCRAM នៅពេលដែល FPGA ត្រូវបានកំណត់រចនាសម្ព័ន្ធ បន្ទាប់ពីការរចនាផ្នែករឹងត្រូវបានចងក្រងនៅក្នុងកម្មវិធី Quartus Prime ។ នៅពេលដែលប្រព័ន្ធដំណើរការ Nios V កំណត់ឡើងវិញ កម្មវិធីចាប់ផ្តើមដំណើរការ ហើយបន្តទៅចំណុចចូល។

Nios® V Embedded Processor Design Handbook 54

ផ្ញើមតិកែលម្អ

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

ចំណាំ៖

· Execute-In-Place ពី OCRAM មិនត្រូវការម៉ាស៊ីនថតចម្លងចាប់ផ្ដើមទេ ពីព្រោះកម្មវិធីដំណើរការ Nios V មាននៅក្នុងកន្លែងរួចហើយក្នុងការកំណត់ប្រព័ន្ធឡើងវិញ។
· Altera ផ្តល់អនុសាសន៍ឱ្យបើក alt_load() សម្រាប់វិធីចាប់ផ្ដើមនេះ ដូច្នេះកម្មវិធីដែលបានបង្កប់មានដំណើរការដូចគ្នានៅពេលកំណត់ឡើងវិញដោយមិនកំណត់រូបភាពឧបករណ៍ FPGA ឡើងវិញ។
· អ្នកត្រូវតែបើកមុខងារ alt_load() នៅក្នុងការកំណត់ BSP ដើម្បីចម្លងផ្នែក .rwdata នៅពេលកំណត់ប្រព័ន្ធឡើងវិញ។ ក្នុងវិធីសាស្ត្រនេះ តម្លៃដំបូងសម្រាប់អថេរដែលកំណត់ដំបូងត្រូវបានរក្សាទុកដាច់ដោយឡែកពីអថេរដែលត្រូវគ្នា ដើម្បីជៀសវាងការសរសេរជាន់លើលើការប្រតិបត្តិកម្មវិធី។

៤.៤.៤. កម្មវិធីដំណើរការ Nios V ប្រតិបត្តិនៅនឹងកន្លែងពី TCM
វិធីសាស្ត្រប្រតិបត្តិនៅនឹងកន្លែងកំណត់អាស័យដ្ឋានកំណត់ឡើងវិញរបស់ប្រព័ន្ធដំណើរការ Nios V ទៅអាសយដ្ឋានមូលដ្ឋាននៃអង្គចងចាំដែលភ្ជាប់យ៉ាងតឹងរ៉ឹង (TCM) ។ កម្មវិធីគោលពីរ (.hex) file ត្រូវបានផ្ទុកទៅក្នុង TCM នៅពេលអ្នកកំណត់រចនាសម្ព័ន្ធ FPGA បន្ទាប់ពីអ្នកចងក្រងការរចនាផ្នែករឹងនៅក្នុងកម្មវិធី Quartus Prime ។ នៅពេលដែលប្រព័ន្ធដំណើរការ Nios V កំណត់ឡើងវិញ កម្មវិធីចាប់ផ្តើមដំណើរការ ហើយបន្តទៅចំណុចចូល។

ចំណាំ៖

Execute-In-Place ពី TCM មិនតម្រូវឱ្យមានការថតចម្លងចាប់ផ្ដើមទេ ព្រោះកម្មវិធីដំណើរការ Nios V មានរួចហើយនៅក្នុងការកំណត់ប្រព័ន្ធឡើងវិញ។

៤.៥. ដំណើរការ Nios V ចាប់ផ្ដើមពី On-Chip Flash (UFM)

Nios V processor booting and execing software from on-chip flash (UFM) is available in MAX 10 FPGA devices. ប្រព័ន្ធដំណើរការ Nios V គាំទ្រជម្រើសចាប់ផ្ដើមពីរខាងក្រោមដោយប្រើ On-Chip Flash ក្រោមរបៀបកំណត់រចនាសម្ព័ន្ធខាងក្នុង៖
· កម្មវិធីដំណើរការ Nios V ដំណើរការនៅនឹងកន្លែងពី On-Chip Flash ។
· កម្មវិធីដំណើរការ Nios V ត្រូវបានចម្លងពី On-Chip Flash ទៅ RAM ដោយប្រើម៉ាស៊ីនថតចម្លងចាប់ផ្ដើម។

តារាងទី 33. បានគាំទ្រ Flash Memories ជាមួយនឹងជម្រើស Boot រៀងៗខ្លួន

អង្គចងចាំចាប់ផ្ដើមដែលគាំទ្រ

Nios V វិធីសាស្រ្តចាប់ផ្ដើម

ទីតាំងកម្មវិធីដំណើរការ

ម៉ាស៊ីនថតចម្លងចាប់ផ្ដើម

MAX 10 ឧបករណ៍តែប៉ុណ្ណោះ (ជាមួយ OnChip Flash IP)

កម្មវិធីដំណើរការ Nios V ដំណើរការកន្លែងពី On-Chip Flash
កម្មវិធីដំណើរការ Nios V ត្រូវបានចម្លងពី On-Chip Flash ទៅ RAM ដោយប្រើម៉ាស៊ីនថតចម្លងចាប់ផ្ដើម

On-Chip Flash (XIP) + OCRAM / RAM ខាងក្រៅ (សម្រាប់ផ្នែកទិន្នន័យដែលអាចសរសេរបាន)

មុខងារ alt_load()

OCRAM / RAM ខាងក្រៅ

ការប្រើប្រាស់កម្មវិធីចាប់ផ្ដើមប្រព័ន្ធឡើងវិញតាមរយៈ GSFI

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 55

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

រូបភាពទី 31 ។

ការរចនា ការកំណត់រចនាសម្ព័ន្ធ និងលំហូរចាប់ផ្ដើម
រចនា · បង្កើតគម្រោង Nios V Processor របស់អ្នកដោយប្រើ Platform Designer។ · ត្រូវប្រាកដថាមាន RAM ខាងក្រៅ ឬ RAM នៅលើបន្ទះឈីបនៅក្នុងការរចនាប្រព័ន្ធ។

ការកំណត់រចនាសម្ព័ន្ធ FPGA និងការចងក្រង
· កំណត់របៀបកំណត់រចនាសម្ព័ន្ធខាងក្នុងដូចគ្នានៅក្នុង On-chip Flash IP នៅក្នុង Platform Designer និង Quartus Prime software។ ·កំណត់ភ្នាក់ងារកំណត់ប្រព័ន្ធដំណើរការ Nios V ទៅជា On-chip Flash ។ · ជ្រើសរើសវិធីសាស្ត្រចាប់ផ្តើម UFM ដែលអ្នកពេញចិត្ត។ ·បង្កើតការរចនារបស់អ្នកនៅក្នុង Platform Designer ។ · ចងក្រងគម្រោងរបស់អ្នកនៅក្នុងកម្មវិធី Quartus Prime ។

កម្មវិធីអ្នកប្រើប្រាស់គម្រោង BSP · បង្កើតប្រព័ន្ធដំណើរការ Nios V HAL BSP ដោយផ្អែកលើ .sopcinfo file បង្កើតឡើងដោយអ្នករចនាវេទិកា។ · កែសម្រួលការកំណត់ BSP processor Nios V និង Linker Script នៅក្នុង BSP Editor ។ · បង្កើតគម្រោង BSP ។
គម្រោងកម្មវិធីអ្នកប្រើប្រាស់កម្មវិធី · បង្កើតកូដកម្មវិធីដំណើរការ Nios V ។ · ចងក្រងកម្មវិធីដំណើរការ Nios V និងបង្កើតកម្មវិធីដំណើរការ Nios V (.hex) file. · ចងក្រងគម្រោងរបស់អ្នកឡើងវិញនៅក្នុងកម្មវិធី Quartus Prime ប្រសិនបើអ្នកពិនិត្យជម្រើសមាតិកាអង្គចងចាំចាប់ផ្តើមនៅក្នុង Intel FPGA On-Chip Flash IP ។

ការសរសេរកម្មវិធី Files ការបម្លែង ទាញយក និងដំណើរការ · បង្កើត On-Chip Flash .pof file ដោយប្រើកម្មវិធីបម្លែង Fileលក្ខណៈពិសេសនៅក្នុងកម្មវិធី Quartus Prime ។
· កម្មវិធី .pof file ទៅក្នុងឧបករណ៍ MAX 10 របស់អ្នក។ · វដ្តថាមពលរបស់ Hardware របស់អ្នក។
៤.៥.១. ការពិពណ៌នាអំពី MAX 4.5.1 FPGA On-Chip Flash
ឧបករណ៍ MAX 10 FPGA មានពន្លឺនៅលើបន្ទះឈីបដែលបែងចែកជាពីរផ្នែក៖ · ការកំណត់រចនាសម្ព័ន្ធ Flash Memory (CFM) — រក្សាទុកទិន្នន័យកំណត់រចនាសម្ព័ន្ធផ្នែករឹងសម្រាប់
អតិបរមា 10 FPGA ។ · User Flash Memory (UFM) — រក្សាទុកទិន្នន័យអ្នកប្រើប្រាស់ ឬកម្មវិធីកម្មវិធី។
ស្ថាបត្យកម្ម UFM នៃឧបករណ៍ MAX 10 គឺជាការរួមបញ្ចូលគ្នានៃ IP ទន់ និងរឹង។ អ្នកអាចចូលប្រើ UFM ដោយប្រើ On-Chip Flash IP Core នៅក្នុងកម្មវិធី Quartus Prime ប៉ុណ្ណោះ។
On-chip Flash IP core គាំទ្រមុខងារដូចខាងក្រោម៖ · អាន ឬសរសេរការចូលប្រើ UFM និង CFM (ប្រសិនបើបានបើកនៅក្នុងផ្នែកអ្នករចនាវេទិកា)
ដោយប្រើទិន្នន័យ Avalon MM និងគ្រប់គ្រងចំណុចប្រទាក់ slave ។ · គាំទ្រការលុបទំព័រ ការលុបផ្នែក និងការសរសេរផ្នែក។ · គំរូក្លែងធ្វើសម្រាប់ការចូលអាន/សរសេរ UFM ដោយប្រើឧបករណ៍ក្លែងធ្វើ EDA ផ្សេងៗ។

Nios® V Embedded Processor Design Handbook 56

ផ្ញើមតិកែលម្អ

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

តារាងទី 34. On-chip Flash Regions ក្នុង MAX 10 FPGA Devices

តំបន់ពន្លឺ

មុខងារ

ការកំណត់រចនាសម្ព័ន្ធ Flash Memory (ផ្នែក CFM0-2)

ការកំណត់រចនាសម្ព័ន្ធ FPGA file ការផ្ទុក

User Flash Memory (វិស័យ UFM0-1)

កម្មវិធីដំណើរការ Nios V និងទិន្នន័យអ្នកប្រើប្រាស់

ឧបករណ៍ MAX 10 FPGA គាំទ្ររបៀបកំណត់រចនាសម្ព័ន្ធជាច្រើន ហើយរបៀបទាំងនេះមួយចំនួនអនុញ្ញាតឱ្យ CFM1 និង CFM2 ត្រូវបានប្រើជាតំបន់ UFM បន្ថែម។ តារាងខាងក្រោមបង្ហាញទីតាំងផ្ទុកនៃរូបភាពកំណត់រចនាសម្ព័ន្ធ FPGA ដោយផ្អែកលើរបៀបកំណត់រចនាសម្ព័ន្ធរបស់ MAX 10 FPGA ។

តារាង 35. ទីតាំងផ្ទុកនៃរូបភាពកំណត់រចនាសម្ព័ន្ធ FPGA

របៀបកំណត់រចនាសម្ព័ន្ធរូបភាពដែលបានបង្ហាប់ពីរ

រូបភាពដែលបានបង្ហាប់ CFM2 2

CFM1

រូបភាពដែលបានបង្ហាប់ CFM0 1

រូបភាពដែលមិនបានបង្ហាប់តែមួយ

UFM និម្មិត

រូបភាពដែលមិនបានបង្ហាប់

រូបភាពដែលមិនបានបង្ហាប់តែមួយជាមួយ Memory Initialization

រូបភាពដែលមិនបានបង្ហាប់ (ជាមួយមាតិកាអង្គចងចាំនៅលើបន្ទះឈីបដែលបានចាប់ផ្តើមជាមុន)

រូបភាពដែលបានបង្ហាប់តែមួយជាមួយ Memory Initialization រូបភាពដែលបានបង្ហាប់ (ជាមួយនឹងមាតិកាអង្គចងចាំនៅលើបន្ទះឈីបដែលបានចាប់ផ្តើមជាមុន)

រូបភាពដែលបានបង្ហាប់តែមួយ

UFM និម្មិត

រូបភាពដែលបានបង្ហាប់

អ្នកត្រូវតែប្រើ On-chip Flash IP core ដើម្បីចូលប្រើអង្គចងចាំពន្លឺក្នុង MAX 10 FPGAs ។ អ្នកអាចភ្ជាប់ និងភ្ជាប់ On-chip Flash IP ទៅកម្មវិធី Quartus Prime ។ ប្រព័ន្ធដំណើរការស្នូលទន់ Nios V ប្រើប្រាស់ Platform Designer interconnects ដើម្បីទំនាក់ទំនងជាមួយ On-chip Flash IP ។
រូបភាពទី 32. ការតភ្ជាប់រវាង On-chip Flash IP និង Nios V Processor

ចំណាំ៖

សូមប្រាកដថា On-chip Flash port csr ត្រូវបានភ្ជាប់ទៅ data_manager របស់ Nios V processor ដើម្បីបើកដំណើរការ processor ដើម្បីគ្រប់គ្រងការសរសេរ និងលុបប្រតិបត្តិការ។
On-chip Flash IP core អាចផ្តល់នូវការចូលទៅកាន់ផ្នែក flash ចំនួនប្រាំ - UFM0, UFM1, CFM0, CFM1 និង CFM2 ។
ព័ត៌មានសំខាន់ៗអំពីវិស័យ UFM និង CFM ។៖ · វិស័យ CFM ត្រូវបានបម្រុងទុកសម្រាប់ការកំណត់រចនាសម្ព័ន្ធ (ប៊ីតស្ទ្រីម) ការផ្ទុកទិន្នន័យ (*.pof) ។
· ទិន្នន័យអ្នកប្រើប្រាស់អាចត្រូវបានរក្សាទុកនៅក្នុងផ្នែក UFM ហើយអាចត្រូវបានលាក់ ប្រសិនបើការកំណត់ត្រឹមត្រូវត្រូវបានជ្រើសរើសនៅក្នុងឧបករណ៍អ្នករចនាវេទិកា។
· ឧបករណ៍មួយចំនួនមិនមានផ្នែក UFM1 ទេ។ អ្នកអាចយោងទៅលើតារាង៖ ទំហំវិស័យ UFM និង CFM សម្រាប់ផ្នែកដែលមាននៅក្នុងឧបករណ៍នីមួយៗ MAX 10 FPGA ។

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 57

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

· អ្នកអាចកំណត់រចនាសម្ព័ន្ធ CFM2 ជា UFM និម្មិតដោយជ្រើសរើសរបៀបកំណត់រចនាសម្ព័ន្ធរូបភាពដែលមិនបានបង្ហាប់តែមួយ។
· អ្នកអាចកំណត់រចនាសម្ព័ន្ធ CFM2 និង CFM1 ជា UFM និម្មិតដោយជ្រើសរើសរបៀបកំណត់រចនាសម្ព័ន្ធរូបភាពដែលមិនបានបង្ហាប់តែមួយ។
· ទំហំនៃវិស័យនីមួយៗប្រែប្រួលជាមួយឧបករណ៍ MAX 10 FPGA ដែលបានជ្រើសរើស។

តារាង 36 ។

ទំហំវិស័យ UFM និង CFM
តារាងនេះរាយបញ្ជីវិមាត្រនៃអារេ UFM និង CFM ។

ឧបករណ៍

ទំព័រក្នុងមួយវិស័យ

UFM1 UFM0 CFM2 CFM1 CFM0

ទំហំទំព័រ (Kbit)

អ្នកប្រើប្រាស់អតិបរមា
ទំហំអង្គចងចាំពន្លឺ (Kbit) (3)

ទំហំអង្គចងចាំកំណត់រចនាសម្ព័ន្ធសរុប (Kbit)

10M02 ៧

៦៧ ៨

544

10M04 ៧

41 29 70 16

1248

2240

10M08 ៧

41 29 70 16

1376

2240

10M16 ៧

38 28 66 32

2368

4224

10M25 ៧

52 40 92 32

3200

5888

10M40 ៧

48 36 84 64

5888

10752

10M50 ៧

48 36 84 64

5888

10752

ទំហំ OCRAM (Kbit)
108 189 378 549 675 1260 1638

ព័ត៌មានដែលពាក់ព័ន្ធ · មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់កំណត់រចនាសម្ព័ន្ធ MAX 10 FPGA · Altera MAX 10 User Flash Memory Guide

៤.៥.២. កម្មវិធីដំណើរការ Nios V ប្រតិបត្តិនៅនឹងកន្លែងពី UFM

ដំណោះស្រាយ Execute-In-Place ពី UFM គឺសមរម្យសម្រាប់កម្មវិធីដំណើរការ Nios V ដែលទាមទារការប្រើប្រាស់អង្គចងចាំនៅលើបន្ទះឈីបមានកំណត់។ មុខងារ alt_load() ដំណើរការជាម៉ាស៊ីនថតចម្លងខ្នាតតូចដែលចម្លងផ្នែកទិន្នន័យ (.rodata, .rwdata ឬ .exceptions) ពីអង្គចងចាំចាប់ផ្ដើមទៅ RAM ដោយផ្អែកលើការកំណត់ BSP ។ ផ្នែកកូដ (.text),
ដែលជាផ្នែកដែលបានអានតែប៉ុណ្ណោះ នៅតែស្ថិតក្នុងតំបន់ MAX 10 On-chip flash memory។ ការដំឡើងនេះកាត់បន្ថយការប្រើប្រាស់ RAM តិចបំផុត ប៉ុន្តែអាចកំណត់ការប្រតិបត្តិកូដ ដោយសារការចូលប្រើអង្គចងចាំពន្លឺយឺតជាង RAM នៅលើបន្ទះឈីប។

កម្មវិធីដំណើរការ Nios V ត្រូវបានសរសេរកម្មវិធីទៅក្នុងវិស័យ UFM ។ វ៉ិចទ័រកំណត់ឡើងវិញរបស់ប្រព័ន្ធដំណើរការ Nios V ចង្អុលទៅអាសយដ្ឋានមូលដ្ឋាន UFM ដើម្បីប្រតិបត្តិកូដពី UFM បន្ទាប់ពីប្រព័ន្ធកំណត់ឡើងវិញ។

ប្រសិនបើអ្នកកំពុងប្រើកម្មវិធីបំបាត់កំហុសកម្រិតប្រភព ដើម្បីបំបាត់កំហុសកម្មវិធីរបស់អ្នក អ្នកត្រូវតែប្រើចំណុចបំបែកផ្នែករឹង។ នេះគឺដោយសារតែ UFM មិនគាំទ្រការចូលប្រើអង្គចងចាំចៃដន្យ ដែលចាំបាច់សម្រាប់ការកែកំហុសចំណុចបំបែកទន់។

ចំណាំ៖

អ្នកមិនអាចលុប ឬសរសេរ UFM ខណៈពេលកំពុងដំណើរការ execute-in-place ក្នុង MAX 10។ ប្តូរទៅវិធីចាប់ផ្ដើមម៉ាស៊ីនថតចម្លង ប្រសិនបើអ្នកត្រូវការលុប ឬសរសេរ UFM។

(3) តម្លៃអតិបរមាដែលអាចធ្វើទៅបាន ដែលអាស្រ័យលើរបៀបកំណត់រចនាសម្ព័ន្ធដែលអ្នកជ្រើសរើស។

Nios® V Embedded Processor Design Handbook 58

ផ្ញើមតិកែលម្អ

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

រូបភាពទី 33. Nios V Processor Application XIP ពី UFM

ឧបករណ៍អតិបរមា 10

.POF
Nios V Hardware .SOF
Nios V Software .HEX

អ្នកសរសេរកម្មវិធី Quartus

On-Chip Flash

CFM

Nios V Hardware

UFM

កម្មវិធី Nios V

ការកំណត់រចនាសម្ព័ន្ធខាងក្នុង

On-Chip Flash IP

តក្កវិជ្ជា FPGA
ឧបករណ៍ដំណើរការ Nios V

RAM នៅលើបន្ទះឈីប

ខាងក្រៅ

RAM

EMIF

៤.៥.២.១. លំហូរនៃការរចនាផ្នែករឹង
ផ្នែកខាងក្រោមពិពណ៌នាអំពីវិធីសាស្រ្តមួយជំហានម្តងមួយៗសម្រាប់ការកសាងប្រព័ន្ធដែលអាចចាប់ផ្តើមបានសម្រាប់កម្មវិធីដំណើរការ Nios V ពី On-Chip Flash ។ អតីតample ខាងក្រោមត្រូវបានសាងសង់ដោយប្រើឧបករណ៍ MAX 10។
ការកំណត់សមាសធាតុ IP
1. បង្កើតគម្រោងដំណើរការ Nios V របស់អ្នកដោយប្រើ Quartus Prime និង Platform Designer ។ 2. សូមប្រាកដថា RAM ខាងក្រៅ ឬ On-Chip Memory (OCRAM) ត្រូវបានបន្ថែមទៅ Platform របស់អ្នក។
ប្រព័ន្ធអ្នករចនា។

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 59

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16
រូបភាពទី ៤ ឧample ការតភ្ជាប់ IP នៅក្នុងកម្មវិធីរចនាវេទិកាសម្រាប់ការចាប់ផ្ដើម Nios V ពី OnChip Flash (UFM)

3. នៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ On-Chip Flash IP កំណត់របៀបកំណត់រចនាសម្ព័ន្ធទៅជាជម្រើសមួយក្នុងចំណោមជម្រើសខាងក្រោម យោងទៅតាមចំណូលចិត្តការរចនារបស់អ្នក៖ · រូបភាពដែលមិនបានបង្ហាប់តែមួយ · រូបភាពដែលបានបង្ហាប់តែមួយ · រូបភាពដែលមិនបានបង្ហាប់តែមួយជាមួយអង្គចងចាំចាប់ផ្ដើម · រូបភាពដែលបានបង្ហាប់តែមួយជាមួយអង្គចងចាំចាប់ផ្ដើម
សម្រាប់ព័ត៌មានបន្ថែមអំពីរូបភាពដែលបានបង្ហាប់ពីរ សូមមើល MAX 10 FPGA Configuration User Guide – Remote System Upgrade។

ចំណាំ៖

អ្នកត្រូវតែកំណត់ការចូលប្រើដែលលាក់ទៅគ្រប់តំបន់ CFM នៅក្នុង On-Chip Flash IP។

រូបភាពទី 35. ការជ្រើសរើសរបៀបកំណត់រចនាសម្ព័ន្ធនៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ On-Chip Flash

On-Chip Flash IP Settings - UFM Initialization អ្នកអាចជ្រើសរើសវិធីសាស្រ្តមួយក្នុងចំណោមវិធីខាងក្រោមតាមចំណូលចិត្តរបស់អ្នក៖

Nios® V Embedded Processor Design Handbook 60

ផ្ញើមតិកែលម្អ

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

ចំណាំ៖

ជំហាននៅក្នុងជំពូករងជាបន្តបន្ទាប់ (លំហូរនៃការរចនាកម្មវិធី និងការសរសេរកម្មវិធី) អាស្រ័យលើជម្រើសដែលអ្នកធ្វើនៅទីនេះ។

· វិធីទី 1៖ ចាប់ផ្តើមទិន្នន័យ UFM នៅក្នុង SOF កំឡុងពេលចងក្រង
Quartus Prime រួមបញ្ចូលទិន្នន័យចាប់ផ្តើម UFM នៅក្នុង SOF កំឡុងពេលចងក្រង។ ការចងក្រង SOF គឺចាំបាច់ប្រសិនបើមានការផ្លាស់ប្តូរនៅក្នុងទិន្នន័យ UFM ។
1. ពិនិត្យមើល Initialize flash content និង Enable non-default initialization file.

រូបភាពទី 36. ចាប់ផ្តើម Flash Contents និងបើកដំណើរការ Non-default Initialization File

2. បញ្ជាក់ផ្លូវនៃ .hex ដែលបានបង្កើត file (ពីពាក្យបញ្ជា elf2hex) នៅក្នុងអ្នកប្រើប្រាស់បានបង្កើត hex ឬ mif file.
រូបភាពទី 37. ការបន្ថែម .hex File ផ្លូវ

· វិធីទី 2៖ ផ្សំទិន្នន័យ UFM ជាមួយ SOF ដែលបានចងក្រងកំឡុងពេលបង្កើត POF
ទិន្នន័យ UFM ត្រូវបានផ្សំជាមួយ SOF ដែលបានចងក្រងនៅពេលបម្លែងកម្មវិធី fileស. អ្នកមិនចាំបាច់ចងក្រង SOF ឡើងវិញទេ ទោះបីជាទិន្នន័យ UFM ផ្លាស់ប្តូរក៏ដោយ។ កំឡុងពេលអភិវឌ្ឍន៍ អ្នកមិនចាំបាច់ចងក្រង SOF ឡើងវិញទេ។ files សម្រាប់ការផ្លាស់ប្តូរនៅក្នុងកម្មវិធី។ Alterare ណែនាំវិធីសាស្រ្តនេះសម្រាប់អ្នកអភិវឌ្ឍន៍កម្មវិធី។
1. ដោះធីក Initialize flash content..
រូបភាពទី 38. ចាប់ផ្តើមមាតិកា Flash ជាមួយនឹងការចាប់ផ្តើមដែលមិនមែនជាលំនាំដើម File

កំណត់ការកំណត់ភ្នាក់ងារឡើងវិញសម្រាប់ Nios V Processor Execute-In-Place Method
1. នៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រដំណើរការ Nios V សូមកំណត់ Reset Agent ទៅ On-Chip Flash។
រូបភាពទី 39. ការកំណត់កម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រដំណើរការ Nios V ជាមួយនឹងការកំណត់ភ្នាក់ងារកំណត់ឡើងវិញ ទៅជា On-Chip Flash

2. ចុច Generate HDL នៅពេលប្រអប់ Generation លេចឡើង។ 3. បញ្ជាក់ទិន្នផល file ជម្រើសជំនាន់ ហើយចុច បង្កើត។

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 61

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16
Quartus Prime Software Settings 1. In the Quartus Prime software, click Assignments Device Device and Pin
Options Configuration. Set the Configuration mode according to the setting in On-Chip Flash IP. Figure 40. Configuration Mode Selection in Quartus Prime Software

2. ចុច យល់ព្រម ដើម្បីចេញពី Device and Pin Options window,
3. ចុចយល់ព្រមដើម្បីចេញពីបង្អួចឧបករណ៍។
4. Click Processing Start Compilation to compile your project and generate the .sof file.

ចំណាំ៖

ប្រសិនបើការកំណត់របៀបកំណត់រចនាសម្ព័ន្ធនៅក្នុងកម្មវិធី Quartus Prime និងកម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រអ្នករចនាវេទិកាមានភាពខុសប្លែកគ្នា គម្រោង Quartus Prime នឹងបរាជ័យជាមួយនឹងសារកំហុសខាងក្រោម។

រូបភាពទី 41 ។

សារកំហុសសម្រាប់ការកំណត់របៀបកំណត់រចនាសម្ព័ន្ធផ្សេងគ្នា កំហុស (14740)៖ របៀបកំណត់រចនាសម្ព័ន្ធនៅលើអាតូម “q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block” មិនត្រូវគ្នានឹងការកំណត់គម្រោង ufm_ ធ្វើបច្ចុប្បន្នភាព និងបង្កើតប្រព័ន្ធ Qsys ឡើងវិញ ដើម្បីផ្គូផ្គងការកំណត់គម្រោង។

ព័ត៌មានពាក់ព័ន្ធ MAX 10 FPGA ការណែនាំអ្នកប្រើប្រាស់

៤.៥.២.២. លំហូរនៃការរចនាកម្មវិធី
ផ្នែកនេះផ្តល់នូវលំហូរនៃការរចនាដើម្បីបង្កើត និងបង្កើតគម្រោងកម្មវិធីដំណើរការ Nios V ។ ដើម្បីធានាបាននូវលំហូរនៃការសាងសង់កាន់តែរលូន អ្នកត្រូវបានលើកទឹកចិត្តឱ្យបង្កើតមែកធាងថតស្រដៀងគ្នានៅក្នុងគម្រោងរចនារបស់អ្នក។ លំហូរនៃការរចនាកម្មវិធីខាងក្រោមគឺផ្អែកលើមែកធាងថតនេះ។
ដើម្បីបង្កើតមែកធាងថតគម្រោងកម្មវិធី សូមអនុវត្តតាមជំហានទាំងនេះ៖ 1. នៅក្នុងថតគម្រោងការរចនារបស់អ្នក បង្កើតថតឯកសារដែលហៅថាកម្មវិធី។ 2. នៅក្នុងថតកម្មវិធី បង្កើតថតពីរដែលហៅថា hal_app និង hal_bsp។
រូបភាពទី 42. Software Project Directory Tree

Nios® V Embedded Processor Design Handbook 62

ផ្ញើមតិកែលម្អ

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16
ការបង្កើតគម្រោង BSP កម្មវិធី
ដើម្បីចាប់ផ្តើមកម្មវិធីនិពន្ធ BSP សូមអនុវត្តតាមជំហានទាំងនេះ៖ 1. បញ្ចូល Nios V Command Shell ។ 2. ហៅកម្មវិធីនិពន្ធ BSP ដោយប្រើពាក្យបញ្ជា niosv-bsp-editor ។ 3. នៅក្នុង BSP Editor ចុច File BSP ថ្មីដើម្បីចាប់ផ្តើមគម្រោង BSP របស់អ្នក។ 4. កំណត់រចនាសម្ព័ន្ធការកំណត់ខាងក្រោម៖
· ព័ត៌មាន SOPC File ឈ្មោះ៖ ផ្តល់ SOPCINFO file (.sopcinfo) ។ · ឈ្មោះ CPU៖ ជ្រើសរើស Nios V processor។ · ប្រព័ន្ធប្រតិបត្តិការ៖ ជ្រើសរើសប្រព័ន្ធប្រតិបត្តិការរបស់ប្រព័ន្ធដំណើរការ Nios V ។ · កំណែ៖ ទុកជាលំនាំដើម។ · ថតគោលដៅ BSP៖ ជ្រើសរើសផ្លូវថតនៃគម្រោង BSP ។ អ្នកអាចធ្វើបាន
កំណត់វាជាមុននៅ /software/hal_bsp ដោយបើកប្រើទីតាំងលំនាំដើម។ · ការកំណត់ BSP File ឈ្មោះ៖ វាយបញ្ចូលឈ្មោះការកំណត់ BSP File. · Additional Tcl scripts: Provide a BSP Tcl script by enabling Enable Additional Tcl script. 5. Click OK.
Figure 43. Configure New BSP

Configuring the BSP Editor and Generating the BSP Project
You can define the processor’s exception vector either in On-Chip Memory (OCRAM) or On-Chip Flash based on your design preference. Setting the exception vector memory to OCRAM/External RAM is recommended to make the interrupt processing faster. 1. Go to Main Settings Advanced hal.linker. 2. If you select On-Chip Flash as exception vector,
a. Enable the following settings:

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 63

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Figure 44. Advanced.hal.linker Settings

b. Click on the Linker Script tab in the BSP Editor. c. Set the .exceptions and .text regions in the Linker Section Name to
On-Chip Flash. d. Set the rest of the regions in the Linker Section Name list to the On-Chip
Memory (OCRAM) or external RAM.
Figure 45. Linker Region Settings (Exception Vector Memory: On-Chip Flash)

3. If you select OCRAM/External RAM as exception vector, a. Enable the following settings: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Figure 46. Linker Region Settings (Exception Vector Memory: OCRAM/External RAM)

b. Click on the Linker Script tab in the BSP Editor.
c. Set the.text regions in the Linker Section Name to On-Chip Flash.
d. Set the rest of the regions in the Linker Section Name list to the On-Chip Memory (OCRAM) or external RAM.

Nios® V Embedded Processor Design Handbook 64

ផ្ញើមតិកែលម្អ

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16
Figure 47. Linker Region Settings (Exception Vector Memory: OCRAM)
4. Click Generate to generate the BSP project. Generating the User Application Project File 1. Navigate to the software/hal_app folder and create your application source
code. 2. Launch the Nios V Command Shell. 3. Execute the command below to generate the application CMakeLists.txt.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/<user application>
Building the User Application Project You can choose to build the user application project using Ashling RiscFree IDE for Altera FPGAs or through the command line interface (CLI). If you prefer using CLI, you can build the user application using the following command: cmake -G “Unix Makefiles” -B software/hal_app/build -S software/hal_app make -C software/hal_app/build
The application (.elf) file is created in software/hal_app/build folder. Generating the HEX File You must generate a .hex file from your application .elf file, so you can create a .pof file suitable for programming the devices. 1. Launch the Nios V Command Shell. 2. For Nios V processor application boot from On-Chip Flash, use the following
command line to convert the ELF to HEX for your application. This command creates the user application (onchip_flash.hex) file. elf2hex software/hal_app/build/<user_application>.elf -o onchip_flash.hex
-b <base address of On-Chip Flash UFM region> -w 8 -e <end address of On-Chip Flash UFM region> 3. Recompile the hardware design if you check Initialize memory content option in On-Chip Flash IP (Method 1). This is to include the software data (.HEX) in the SOF file.

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 65

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16
4.5.2.3. Programming 1. In Quartus Prime, click File បំលែងកម្មវិធី Files. 2. Under Output programming file, choose Programmer Object File (.pof) as Programming file type. 3. Set Mode to Internal Configuration.
Figure 48. Convert Programming File ការកំណត់
4. Click Options/Boot info…, the MAX 10 Device Options window appears. 5. Based on the Initialize flash content settings in the On-chip Flash IP, perform
one of the following steps: · If Initialize flash content is checked (Method 1), the UFM initialization data
was included in the SOF duringQuartus Prime compilation. — Select Page_0 for UFM source: option. Click OK and proceed to the
next. Figure 49. Setting Page_0 for UFM Source if Initialize Flash Content is Checked

Nios® V Embedded Processor Design Handbook 66

ផ្ញើមតិកែលម្អ

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16
· If Initialize flash content is not checked (Method 2), choose Load memory file for the UFM source option. Browse to the generated On-chip Flash HEX file (onchip_flash.hex) in the File path: and click OK. This step adds UFM data separately to the SOF file during the programming file ការប្រែចិត្តជឿ។
Figure 50. Setting Load Memory File for UFM Source if Initialize Flash Content is Not Checked

6. In the Convert Programming File dialog box, at the Input files to convert section, click Add File… and point to the generated Quartus Prime .sof file.
Figure 51. Input Files to Convert in Convert Programming Files for Single Image Mode

7. Click Generate to create the .pof file. 8. Program the .pof file into your MAX 10 device. 9. Power cycle your hardware.

4.5.3. Nios V Processor Application Copied from UFM to RAM using Boot Copier

Altera recommends this solution for MAX 10 FPGA Nios V processor system designs where multiple iterations of application software development and high system performance are required. The boot copier is located within the UFM at an offset that is the same address as the reset vector. The Nios V application is located next to the boot copier.

For this boot option, the Nios V processor starts executing the boot copier upon system reset to copy the application from the UFM sector to the OCRAM or external RAM. Once copying is complete, the Nios V processor transfers the program control over to the application.

ចំណាំ៖

The applied boot copier is the same as the Bootloader via GSFI.

ផ្ញើមតិកែលម្អ

Nios® V Embedded Processor Design Handbook 67

4. Nios V Processor Configuration and Booting Solutions 726952 | 2025.07.16

Figure 52. Nios V Application Copied from UFM to RAM using Boot Copier

ឧបករណ៍អតិបរមា 10

.POF
Nios V Hardware .SOF
Nios V Software .HEX
Bootloader .SREC

អ្នកសរសេរកម្មវិធី Quartus

RAM ខាងក្រៅ
កម្មវិធី Nios V

On-Chip Flash

CFM

Nios V Hardwa

ឯកសារ/ធនធាន

altera Nios V Embedded Processor [pdf] ការណែនាំអ្នកប្រើប្រាស់
Nios V, Nios V-m, Nios V-g, Nios V-c, Nios V Embedded Processor, Nios V, Embedded Processor, Processor

ឯកសារយោង

សៀវភៅណែនាំអ្នកប្រើប្រាស់

altera Nios V Embedded Processor

លក្ខណៈបច្ចេកទេស

Nios V Processor Hardware System Design

Nios V Processor Software System Design

Nios V Processor Configuration and Booting Solutions

ឯកសារ/ធនធាន

ឯកសារយោង

ទុកមតិយោបល់

បោះបង់ការឆ្លើយតប