altera Nios V Daxili Prosessor İstifadəçi Təlimatı

About the Nios® V Embedded Processor
1.1. Altera® FPGA və Daxili Prosessorlar Bitdiview
Altera FPGA cihazları bir çox variant təmin edərkən tam mikroprosessor kimi fəaliyyət göstərən məntiqi həyata keçirə bilər.
Diskret mikroprosessorlar və Altera FPGA arasındakı mühüm fərq, Altera FPGA-nın işləməsi zamanı heç bir məntiqə malik olmamasıdır. Nios® V prosessoru RISC-V spesifikasiyasına əsaslanan yumşaq intellektual mülkiyyət (IP) prosessorudur. Nios V prosessor əsaslı sistemdə proqram təminatını işə salmazdan əvvəl, Altera FPGA cihazını Nios V prosessoru olan aparat dizaynı ilə konfiqurasiya etməlisiniz. Nios V prosessorunu dizaynın tələblərindən asılı olaraq Altera FPGA-nın istənilən yerinə yerləşdirə bilərsiniz.

Altera® FPGA IP-əsaslı daxili sisteminizin diskret mikroprosessor əsaslı sistem kimi davranmasını təmin etmək üçün sisteminizə aşağıdakılar daxil olmalıdır: · AJTAG Altera FPGA konfiqurasiyasını, aparat və proqram təminatını dəstəkləmək üçün interfeys
sazlama · Gücləndirilmiş Altera FPGA konfiqurasiya mexanizmi
Əgər sisteminizdə bu imkanlar varsa, siz Altera FPGA-da yüklənmiş əvvəlcədən sınaqdan keçirilmiş aparat dizaynından dizaynınızı təkmilləşdirməyə başlaya bilərsiniz. Altera FPGA-dan istifadə, həmçinin problemləri həll etmək və ya yeni funksionallıq əlavə etmək üçün dizaynınızı tez bir zamanda dəyişdirməyə imkan verir. Sisteminizin JTAG interfeys.
JTAG interfeys aparat və proqram təminatının işlənməsini dəstəkləyir. J-dan istifadə edərək aşağıdakı vəzifələri yerinə yetirə bilərsinizTAG interfeys: · Altera FPGA-nı konfiqurasiya edin · Proqram təminatını yükləyin və sazlayın · UART kimi interfeys (J) vasitəsilə Altera FPGA ilə əlaqə saxlayınTAG UART
terminal) · Sazlama aparatları (Signal Tap daxil edilmiş məntiq analizatoru ilə) · Fləş yaddaşı proqramlaşdırın
Altera FPGA-nı Nios V prosessor əsaslı dizaynla konfiqurasiya etdikdən sonra proqram təminatının inkişafı axını diskret mikrokontroller dizaynları üçün axına bənzəyir.

Əlaqədar Məlumat · AN 985: Nios V Prosessor Dərsliyi
Sadə Nios V prosessor sistemi yaratmaq və Hello World proqramını işə salmaq haqqında sürətli başlanğıc bələdçisi.
© Altera Korporasiyası. Altera, Altera loqosu, `a' loqosu və digər Altera markaları Altera Korporasiyasının ticarət nişanlarıdır. Altera istənilən vaxt xəbərdarlıq etmədən istənilən məhsul və xidmətlərə dəyişiklik etmək hüququnu özündə saxlayır. Altera, Altera tərəfindən yazılı şəkildə açıq şəkildə razılaşdırıldığı hallar istisna olmaqla, burada təsvir edilən hər hansı məlumatın, məhsulun və ya xidmətin tətbiqi və ya istifadəsindən irəli gələn heç bir məsuliyyət və ya öhdəlik götürmür. Altera müştərilərinə hər hansı dərc edilmiş məlumata etibar etməzdən və məhsul və ya xidmətlər üçün sifariş verməzdən əvvəl cihazın texniki xüsusiyyətlərinin ən son versiyasını əldə etmələri tövsiyə olunur. *Başqa adlar və brendlər başqalarının mülkiyyəti kimi iddia oluna bilər.

1. Nios® V Daxili Prosessoru haqqında 726952 | 2025.07.16
· Nios V Processor Reference Manual Nios V prosessorunun performans göstəriciləri, prosessor arxitekturası, proqramlaşdırma modeli və əsas tətbiqetmə haqqında məlumat verir.
· Daxili Periferiklər IP İstifadəçi Təlimatı · Nios V Prosessor Proqram Təminatı Tərtibatçısına Təlimatlar

Nios V prosessorunun proqram təminatının yaradılması mühitini, mövcud alətləri və Nios V prosessorunda işləmək üçün proqram təminatının yaradılması prosesini təsvir edir. · Altera FPGAs İstifadəçi Təlimatı üçün Ashling* RiscFree* İnteqrasiya edilmiş İnkişaf Mühiti (IDE) Altera FPGAs Arm* əsaslı HPS və Nios V əsas prosessoru üçün RiscFree* inteqrasiya olunmuş inkişaf mühitini (IDE) təsvir edir. · Nios V Processor Altera FPGA IP Buraxılış Qeydləri
1.2. Quartus® Prime Proqram Dəstəyi
Nios V prosessorunun qurulması axını Quartus® Prime Pro Edition proqramı və Quartus Prime Standard Edition proqram təminatı üçün fərqlidir. Fərqlər haqqında ətraflı məlumat üçün AN 980: Nios V Processor Quartus Prime Proqram Dəstəyinə baxın.
Əlaqədar Məlumat AN 980: Nios V Prosessor Quartus Prime Proqram Dəstəyi
1.3. Nios V Prosessor Lisenziyası
Hər bir Nios V prosessor variantının öz lisenziya açarı var. Lisenziya açarını əldə etdikdən sonra bütün Nios V prosessor layihələri üçün istifadə müddəti bitənə qədər eyni lisenziya açarından istifadə edə bilərsiniz. Nios V Processor Altera FPGA IP lisenziyalarını sıfır qiymətə əldə edə bilərsiniz.
Nios V prosessorunun lisenziya açarı siyahısı Altera FPGA Self-Xidmət Lisenziyalaşdırma Mərkəzində mövcuddur. Qiymətləndirmə üçün qeydiyyatdan keçin və ya Pulsuz Lisenziya sekmesine klikləyin və sorğu vermək üçün müvafiq variantları seçin.
Şəkil 1. Altera FPGA Self-Xidmət Lisenziyalaşdırma Mərkəzi

Lisenziya açarları ilə siz:
Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 7

1. Nios® V Daxili Prosessoru haqqında 726952 | 2025.07.16
· Sisteminizdə Nios V prosessorunu tətbiq edin. · Nios V prosessor sisteminin davranışını simulyasiya edin. · Dizaynın ölçü və sürət kimi funksionallığını yoxlayın. · Cihaz proqramlaşdırmasını yaradın files. · Cihazı proqramlaşdırın və dizaynı aparatda yoxlayın.
Altera FPGA-lar üçün Ashling* RiscFree* IDE-də proqram təminatı hazırlamaq üçün sizə lisenziyaya ehtiyac yoxdur.
Əlaqədar Məlumat · Altera FPGA Self-Xidmət Lisenziyalaşdırma Mərkəzi
Nios V Processor Altera FPGA IP lisenziya açarlarını əldə etmək haqqında ətraflı məlumat üçün. · Altera FPGA Proqramının Quraşdırılması və Lisenziyalaşdırılması Altera FPGA proqramının lisenziyalaşdırılması və sabit lisenziya və şəbəkə lisenziya serverinin qurulması haqqında ətraflı məlumat üçün.
1.4. Quraşdırılmış Sistem Dizaynı
Aşağıdakı rəqəm həm aparat, həm də proqram təminatının işlənməsi daxil olmaqla sadələşdirilmiş Nios V prosessoru əsaslı sistem dizayn axınını göstərir.

Nios® V Daxili Prosessor Dizayn Təlimatları 8

Əlaqə göndərin

1. Nios® V Daxili Prosessoru haqqında 726952 | 2025.07.16

Şəkil 2.

Nios V Prosessor Sistemi Dizayn axını
Sistem Konsepsiyası

Sistem tələblərini təhlil edin

Nios® V
Prosessor nüvələri və standart komponentlər

Sistemi müəyyən edin və yaradın
Platforma dizayneri

Avadanlıq axını: Intel Quartus Prime Layihəsini birləşdirin və tərtib edin

Proqram axını: Nios V Təklif Proqramını hazırlayın və qurun

Avadanlıq axını: FPGA Dizaynını yükləyin
Hədəf Şurasına

Proqram axını: Nios V Prosessor Proqramını Test edin və Sazlayın

Proqram təminatı Spesifikasiyaya cavab vermir?
Bəli
Avadanlıq Xüsusiyyətlərə cavab vermir? Bəli
Sistem tamamlandı

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 9

726952 | 2025.07.16 Rəy Göndər

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı

Şəkil 3.

Aşağıdakı diaqram Nios V prosessorunun tipik aparat dizaynını göstərir. Nios V Prosessor Sistemi Hardware Dizayn axını

Başlayın

Nios V nüvələri və standart komponentlər

Nios V Əsaslı Sistemi Dizayn etmək üçün Platforma Dizaynerindən istifadə edin
Platforma Dizayner Dizaynını Yaradın

Platforma Dizayner Sistemini Intel Quartus Prime Layihəsi ilə inteqrasiya edin
Pin Yerlərini, Vaxt Tələblərini və digər Dizayn Məhdudiyyətlərini təyin edin
Intel Quartus Prime-da Hədəf Cihazı üçün Avadanlıq Tərtib edin

Yükləməyə hazırdır
2.1. Platforma Dizayneri ilə Nios V Prosessor Sistemi Dizaynının yaradılması
Quartus Prime proqramı Nios V prosessorunun IP nüvəsini və digər İP-ləri müəyyən etmək və Altera FPGA sistem dizaynına inteqrasiya etmək tapşırığını asanlaşdıran Platform Designer sistem inteqrasiya alətini ehtiva edir. Platforma Dizayneri göstərilən yüksək səviyyəli əlaqədən avtomatik olaraq qarşılıqlı əlaqə məntiqi yaradır. Qarşılıqlı əlaqənin avtomatlaşdırılması sistem səviyyəsində HDL əlaqələrini təyin etmək üçün vaxt aparan işi aradan qaldırır.
© Altera Korporasiyası. Altera, Altera loqosu, `a' loqosu və digər Altera markaları Altera Korporasiyasının ticarət nişanlarıdır. Altera istənilən vaxt xəbərdarlıq etmədən istənilən məhsul və xidmətlərə dəyişiklik etmək hüququnu özündə saxlayır. Altera, Altera tərəfindən yazılı şəkildə açıq şəkildə razılaşdırıldığı hallar istisna olmaqla, burada təsvir edilən hər hansı məlumatın, məhsulun və ya xidmətin tətbiqi və ya istifadəsindən irəli gələn heç bir məsuliyyət və ya öhdəlik götürmür. Altera müştərilərinə hər hansı dərc edilmiş məlumata etibar etməzdən və məhsul və ya xidmətlər üçün sifariş verməzdən əvvəl cihazın texniki xüsusiyyətlərinin ən son versiyasını əldə etmələri tövsiyə olunur. *Başqa adlar və brendlər başqalarının mülkiyyəti kimi iddia oluna bilər.

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı
726952 | 2025.07.16

Sistem avadanlığı tələblərini təhlil etdikdən sonra sisteminizin tələb etdiyi Nios V prosessorunun nüvəsini, yaddaşını və digər komponentləri təyin etmək üçün Quartus Prime-dan istifadə edirsiniz. Platformanın Dizaynçısı komponentləri aparat sisteminə inteqrasiya etmək üçün avtomatik olaraq qarşılıqlı əlaqə məntiqini yaradır.

2.1.1. Nios V prosessoru Altera FPGA IP-nin yaradılması

You can instantiate any of the processor IP cores in Platform Designer IP Catalog Processors and Peripherals Embedded Processors.

Hər bir prosessorun IP nüvəsi özünəməxsus arxitekturasına əsaslanan müxtəlif konfiqurasiya seçimlərini dəstəkləyir. Dizayn ehtiyaclarınıza daha yaxşı uyğunlaşmaq üçün bu konfiqurasiyaları müəyyən edə bilərsiniz.

Cədvəl 1.

Əsas Variantlar üzrə Konfiqurasiya Seçimləri

Konfiqurasiya Seçimləri

Nios V/c prosessoru

Nios V/m prosessoru

Debug İstifadə Sıfırlama Sorğunu

—

Tələlər, İstisnalar və Kesintilər

CPU Memarlığı

ECC

Keşlər, Periferik Regionlar və TCM-lər

—

Fərdi Təlimatlar

—

Kilid addımı

—

Nios V/g prosessoru

2.1.1.1. Nios V/c Kompakt Mikronəzarətçi Altera FPGA IP Şəkil 4. Nios V/c Kompakt Mikrokontroller Altera FPGA IP

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 11

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı
726952 | 2025.07.16

2.1.1.1.1. CPU Arxitektura Tab

Cədvəl 2.

CPU Arxitektura Tab

Xüsusiyyət

Təsvir

Avalon® İnterfeysini Aktivləşdirin Təlimat meneceri və məlumat meneceri üçün Avalon İnterfeysini aktivləşdirir. Deaktiv edilərsə, sistem AXI4-Lite interfeysindən istifadə edir.

mhartid CSR dəyəri

· Yanlış IP seçimi. · Nios V/c prosessorunda mhartid CSR dəyərindən istifadə etməyin.

2.1.1.1.2. Sıfırlama Sorğu Tabından istifadə edin

Cədvəl 3.

Reset Sorğu Tab Parametrindən istifadə edin

Sıfırlama Sorğu Tabından istifadə edin

Təsvir

Sıfırlama sorğusu interfeysini əlavə edin

· Yerli ustanın Nios V prosessor sistemindəki digər komponentlərə təsir etmədən Nios V prosessorunu işə salmaq üçün istifadə edə biləcəyi yerli sıfırlama portlarını ifşa etmək üçün bu seçimi aktiv edin.
· Sıfırlama interfeysi giriş resetreq siqnalından və çıxış ack siqnalından ibarətdir.
· Siz resetreq siqnalını təsdiq etməklə Nios V prosessor nüvəsinin sıfırlanmasını tələb edə bilərsiniz.
· Resetreq siqnalı prosessor ack siqnalını təsdiq edənə qədər təsdiqlənməlidir. Siqnalın təsdiqlənməməsi prosessorun qeyri-deterministik vəziyyətdə olmasına səbəb ola bilər.
· Nios V prosessoru cavab siqnalını təsdiq etməklə sıfırlamanın uğurlu olduğuna cavab verir.
· Prosessor müvəffəqiyyətlə sıfırlandıqdan sonra, resetreq siqnalının təsdiqlənməsi ləğv olunana qədər ack siqnalının təsdiqlənməsi vaxtaşırı dəfələrlə baş verə bilər.

2.1.1.1.3. Tələlər, İstisnalar və Kesintilər Nişanı

Cədvəl 4.

Tələlər, İstisnalar və Kesintilər Tab Parametrləri

Tələlər, İstisnalar və Kesintilər

Təsvir

Agenti sıfırlayın

Ofseti sıfırla

Qeyd:

Platforma Dizayneri Mütləq seçimi təmin edir, bu da Ofseti Sıfırla-da mütləq ünvanı göstərməyə imkan verir. Sıfırlama vektorunu saxlayan yaddaş prosessor sistemindən və alt sistemlərdən kənarda olduqda bu seçimdən istifadə edin.

Nios® V Daxili Prosessor Dizayn Təlimatları 12

Əlaqə göndərin

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı
726952 | 2025.07.16

2.1.1.1.4. ECC Tab

Cədvəl 5.

ECC Tab

ECC

Səhvlərin aşkarlanması və status hesabatını aktivləşdirin

Təsvir
· Nios V prosessorunun daxili RAM blokları üçün ECC funksiyasını tətbiq etmək üçün bu seçimi aktiv edin. · ECC xüsusiyyətləri 2 bitə qədər səhvləri aşkar edir və aşağıdakı davranışa əsasən reaksiya verir:
— Əgər 1 bitlik düzəldilə bilən xətadırsa, prosessor boru kəmərindəki xətanı düzəltdikdən sonra prosessor işləməyə davam edir. Ancaq mənbə xatirələrində düzəliş öz əksini tapmır.
— Səhv düzəldilməzdirsə, prosessor onu prosessor boru kəmərində və mənbə yaddaşında düzəltmədən işləməyə davam edir ki, bu da prosessorun qeyri-müəyyən vəziyyətə düşməsinə səbəb ola bilər.

2.1.1.2. Nios V/m Mikronəzarətçi Altera FPGA IP Şəkil 5. Nios V/m Mikronəzarətçi Altera FPGA IP

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 13

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı
726952 | 2025.07.16

2.1.1.2.1. Debug Tab

Cədvəl 6.

Sazlama Tab Parametrləri

Debug Tab

Təsvir

Debug'u aktivləşdirin
Debuq Modulundan Sıfırlamağı aktivləşdirin

· J əlavə etmək üçün bu seçimi aktiv edinTAG Nios V prosessoruna hədəf əlaqə modulu. · JTAG hədəf əlaqə modulu vasitəsilə Nios V prosessoruna qoşulmağa imkan verir
JTAG FPGA-nın interfeys pinləri. · Bağlantı aşağıdakı əsas imkanları təmin edir:
— Nios V prosessorunu işə salın və dayandırın — Registrləri və yaddaşı yoxlayın və redaktə edin. — Nios V proqramını yükləyin .elf file vasitəsilə iş vaxtı prosessor yaddaşına
niosv-yükləyin. — Nios V prosessorunda işləyən proqramda debug edin · dm_agent portunu prosessor təlimatına və məlumat avtobusuna qoşun. Hər iki avtobus arasındakı əsas ünvanın eyni olduğundan əmin olun.
· dbg_reset_out və ndm_reset_in portlarını ifşa etmək üçün bu seçimi aktivləşdirin. · JTAG debugger və ya niosv-download -r əmri dbg_reset_out-u işə salır.
Nios V prosessoruna bu porta qoşulan sistem periferiyalarını sıfırlamağa imkan verir. · Siz sıfırlama əvəzinə dbg_reset_out interfeysini ndm_reset_in-ə qoşmalısınız
prosessor nüvəsinə və taymer moduluna sıfırlamağa başlamaq üçün interfeys. Qeyri-müəyyən davranışın qarşısını almaq üçün interfeysi sıfırlamaq üçün dbg_reset_out interfeysinə qoşulmamalısınız.

2.1.1.2.2. Sıfırlama Sorğu Tabından istifadə edin

Cədvəl 7.

Reset Sorğu Tab Parametrindən istifadə edin

Sıfırlama Sorğu Tabından istifadə edin

Təsvir

Sıfırlama sorğusu interfeysini əlavə edin

· Yerli ustanın Nios V prosessor sistemindəki digər komponentlərə təsir etmədən Nios V prosessorunu işə salmaq üçün istifadə edə biləcəyi yerli sıfırlama portlarını ifşa etmək üçün bu seçimi aktiv edin.
· Sıfırlama interfeysi giriş resetreq siqnalından və çıxış ack siqnalından ibarətdir.
· Siz resetreq siqnalını təsdiq etməklə Nios V prosessor nüvəsinin sıfırlanmasını tələb edə bilərsiniz.
· Resetreq siqnalı prosessor ack siqnalını təsdiq edənə qədər təsdiqlənməlidir. Siqnalın təsdiqlənməməsi prosessorun qeyri-deterministik vəziyyətdə olmasına səbəb ola bilər.
· Debuq rejimində resetreq siqnalının təsdiqlənməsi prosessorun vəziyyətinə heç bir təsir göstərmir.
· Nios V prosessoru cavab siqnalını təsdiq etməklə sıfırlamanın uğurlu olduğuna cavab verir.
· Prosessor müvəffəqiyyətlə sıfırlandıqdan sonra, resetreq siqnalının təsdiqlənməsi ləğv olunana qədər ack siqnalının təsdiqlənməsi vaxtaşırı dəfələrlə baş verə bilər.

2.1.1.2.3. Tələlər, İstisnalar və Kesintilər Nişanı

Cədvəl 8.

Tələlər, İstisnalar və Kesintilər Nişanı

Təsvir

Agenti sıfırlayın

Ofset kəsmə rejimini sıfırlayın

· Seçilmiş sıfırlama agentinin əsas ünvanına nisbətən sıfırlama vektorunun ofsetini müəyyən edir. · Platforma Dizayneri avtomatik olaraq sıfırlama ofsetinin standart dəyərini təmin edir.
Birbaşa və ya Vektorlu kəsmə nəzarətçisinin növü. Qeyd: Nios V/m boru xətti olmayan prosessor vektorlu kəsilmələri dəstəkləmir.
Buna görə də, prosessor Borusuz rejimdə olduqda vektorlu kəsmə rejimindən istifadə etməyin.

Nios® V Daxili Prosessor Dizayn Təlimatları 14

Əlaqə göndərin

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı
726952 | 2025.07.16

Qeyd:

2.1.1.2.4. CPU Memarlığı

Cədvəl 9.

CPU Arxitektura Nişanı Parametrləri

CPU Memarlığı

Təsvir

CPU-da Pipelinq-i aktivləşdirin

· Boru kəməri ilə təchiz edilmiş Nios V/m prosessorunu yaratmaq üçün bu seçimi aktivləşdirin. — IPC daha yüksək məntiq sahəsi və aşağı Fmax tezliyi hesabına daha yüksəkdir.
· Boru kəməri olmayan Nios V/m prosessorunu işə salmaq üçün bu seçimi söndürün. — Nios V/c prosessoru ilə oxşar əsas performansa malikdir. — Sazlama və kəsmə qabiliyyətini dəstəkləyir — Daha aşağı IPC bahasına daha aşağı məntiq sahəsi və daha yüksək Fmax tezliyi.

Avalon interfeysini aktivləşdirin

Təlimat meneceri və məlumat meneceri üçün Avalon İnterfeysini aktivləşdirir. Deaktiv edilərsə, sistem AXI4-Lite interfeysindən istifadə edir.

mhartid CSR dəyəri

· Hart ID registrinin (mhartid) dəyəri standart olaraq 0-dır. · 0 və 4094 arasında dəyər təyin edin. · Altera FPGA Avalon Mutex Core HAL API ilə uyğun gəlir.

Əlaqədar Məlumat Daxili Periferik IP İstifadəçi Təlimatı – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. ECC Tab
Cədvəl 10. ECC Tab
ECC Xətanın Aşkarlanması və Vəziyyət Hesabatını Aktivləşdirin

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 15

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı
726952 | 2025.07.16
2.1.1.3. Nios V/g Ümumi Məqsədli Prosessor Altera FPGA IP-nin yaradılması
Şəkil 6. Nios V/g Ümumi Məqsədli Prosessor Altera FPGA IP – Hissə 1

Şəkil 7.

Nios V/g Ümumi Məqsədli Prosessor Altera FPGA IP – Hissə 2 (Əsas Səviyyə Kesinti Nəzarətçisini Aktivləşdirin)

Nios® V Daxili Prosessor Dizayn Təlimatları 16

Əlaqə göndərin

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı
726952 | 2025.07.16

Şəkil 8.

Nios V/g Ümumi Məqsədli Prosessor Altera FPGA IP – Hissə 2 (Əsas Səviyyə Kesinti Nəzarətçini Aktivləşdirin)

Şəkil 9. Nios V/g Ümumi Məqsədli Prosessor Altera FPGA IP – Hissə 3

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 17

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı
726952 | 2025.07.16
Şəkil 10. Nios V/g Ümumi Məqsədli Prosessor Altera FPGA IP – Hissə 4

2.1.1.3.1. CPU Memarlığı

Cədvəl 11. CPU Arxitektura Parametrləri

CPU Arxitektura Nişanı Üzən Nöqtə Vahidini Aktivləşdirin

Təsvir Prosessor nüvəsinə üzən nöqtəli vahidi (“F” genişləndirilməsi) əlavə etmək üçün bu seçimi aktivləşdirin.

Filial Proqnozunu aktivləşdirin

Filial təlimatları üçün statik budaq proqnozunu (Geri çəkilmiş və İrəli çəkilməmiş) aktivləşdirin.

mhartid CSR dəyəri

· Hart ID registrinin (mhartid) dəyəri standart olaraq 0-dır. · 0 və 4094 arasında dəyər təyin edin. · Altera FPGA Avalon Mutex Core HAL API ilə uyğun gəlir.

FPU üçün FSQRT və FDIV təlimatlarını söndürün

· FPU-da üzən nöqtəli kvadrat kök (FSQRT) və üzən nöqtəli bölmə (FDIV) əməliyyatlarını silin.
· İş vaxtı ərzində hər iki təlimatda proqram emulyasiyasını tətbiq edin.

Əlaqədar Məlumat Daxili Periferik IP İstifadəçi Təlimatı – Intel FPGA Avalon® Mutex Core

Nios® V Daxili Prosessor Dizayn Təlimatları 18

Əlaqə göndərin

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı
726952 | 2025.07.16

2.1.1.3.2. Debug Tab

Cədvəl 12. Debug Tab Parametrləri

Debug Tab

Təsvir

Debug'u aktivləşdirin
Debuq Modulundan Sıfırlamağı aktivləşdirin

2.1.1.3.3. Lockstep Tab Cədvəl 13. Lockstep Tab
Parametrlər Kilid addımını aktivləşdirin Defolt vaxt aşımı müddəti Genişləndirilmiş sıfırlama interfeysini aktivləşdirin

Təsvir · İki nüvəli Lockstep sistemini aktivləşdirin. · Sıfırlama çıxışında proqramlaşdırıla bilən fasilənin standart dəyəri (0 ilə 255 arasında). · Genişləndirilmiş Sıfırlama İdarəsi üçün əlavə Genişləndirilmiş Sıfırlama İnterfeysini aktivləşdirin. · Əlil olduqda, fRSmartComp Əsas Sıfırlama Nəzarətini həyata keçirir.

2.1.1.3.4. Sıfırlama Sorğu Tabından istifadə edin

Cədvəl 14. Reset Request Tab Parameter istifadə edin

Sıfırlama Sorğu Tabından istifadə edin

Təsvir

Sıfırlama sorğusu interfeysini əlavə edin

· Yerli ustanın Nios V prosessor sistemindəki digər komponentlərə təsir etmədən Nios V prosessorunu işə salmaq üçün istifadə edə biləcəyi yerli sıfırlama portlarını ifşa etmək üçün bu seçimi aktiv edin.
· Sıfırlama interfeysi giriş resetreq siqnalından və çıxış ack siqnalından ibarətdir.
· Siz resetreq siqnalını təsdiq etməklə Nios V prosessor nüvəsinin sıfırlanmasını tələb edə bilərsiniz.
· Resetreq siqnalı prosessor ack siqnalını təsdiq edənə qədər təsdiqlənməlidir. Siqnalın təsdiqlənməməsi prosessorun qeyri-deterministik vəziyyətdə olmasına səbəb ola bilər.
· Debuq rejimində resetreq siqnalının təsdiqlənməsi prosessorun vəziyyətinə heç bir təsir göstərmir.
· Nios V prosessoru cavab siqnalını təsdiq etməklə sıfırlamanın uğurlu olduğuna cavab verir.
· Prosessor müvəffəqiyyətlə sıfırlandıqdan sonra, resetreq siqnalının təsdiqlənməsi ləğv olunana qədər ack siqnalının təsdiqlənməsi vaxtaşırı dəfələrlə baş verə bilər.

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 19

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı
726952 | 2025.07.16

2.1.1.3.5. Tələlər, İstisnalar və Kesintilər Nişanı

Cədvəl 15.

Əsas Səviyyə Kesinti Nəzarətçisini Aktivləşdirərkən Tələlər, İstisnalar və Kesintilər Nişanı

Tələlər, İstisnalar və Kesintilər Nişanı
Agenti sıfırlayın

Təsvir
· Sıfırlama kodunun yerləşdiyi sıfırlama vektorunu (Nios V prosessorunun sıfırlama ünvanı) saxlayan yaddaş.
· Siz Nios V prosessor təlimat ustasına qoşulmuş və Nios V prosessorunun yükləmə axını ilə dəstəklənən istənilən yaddaş modulunu sıfırlama agenti kimi seçə bilərsiniz.

Ofseti sıfırla

Əsas Səviyyə Kesinti Nəzarətçisini (CLIC) aktiv edin

· Qabaqlayıcı kəsilmələri və konfiqurasiya edilə bilən kəsmə tetikleme vəziyyətini dəstəkləmək üçün CLIC-i aktivləşdirin.
· Aktivləşdirildikdə, siz platforma kəsmələrinin sayını konfiqurasiya edə, tətik şərtlərini təyin edə və bəzi kəsmələri qabaqlayıcı kimi təyin edə bilərsiniz.

Interrupt Mode Shadow Register Files

Kesinti zamanı kontekst keçidini azaltmaq üçün kəsmə növlərini birbaşa və ya vektorlu Enable kölgə registrini təyin edin.

Cədvəl 16.

Əsas Səviyyə Kesinti Nəzarətçisini Aktivləşdirərkən Tələlər, İstisnalar və Kesintilər

Tələlər, İstisnalar və Kesintilər

Təsvirlər

Agenti sıfırlayın
Ofseti sıfırla
Əsas Səviyyə Kesinti Nəzarətçisini (CLIC) aktiv edin

· Sıfırlama kodunun yerləşdiyi sıfırlama vektorunu (Nios V prosessorunun sıfırlama ünvanı) saxlayan yaddaş.
· Siz Nios V prosessor təlimat ustasına qoşulmuş və Nios V prosessorunun yükləmə axını ilə dəstəklənən istənilən yaddaş modulunu sıfırlama agenti kimi seçə bilərsiniz.
· Seçilmiş sıfırlama agentinin əsas ünvanına nisbətən sıfırlama vektorunun ofsetini müəyyən edir. · Platforma Dizayneri avtomatik olaraq sıfırlama ofsetinin standart dəyərini təmin edir.
· Qabaqlayıcı kəsilmələri və konfiqurasiya edilə bilən kəsmə tetikleme vəziyyətini dəstəkləmək üçün CLIC-i aktivləşdirin. · Aktivləşdirildikdə siz platformanın kəsilməsinin sayını konfiqurasiya edə, tetikleme şərtlərini təyin edə,
və bəzi kəsilmələri qabaqlayıcı kimi təyin edin.

Kəsmə rejimi

· Kesinti növlərini Direct, Vectored və ya CLIC kimi göstərin.

Kölgə Qeydiyyatı Files

· Kesinti zamanı kontekstdə keçidi azaltmaq üçün kölgə registrini aktivləşdirin.
· İki yanaşma təklif edir:
— CLIC kəsmə səviyyələrinin sayı
— CLIC kəsmə səviyyələrinin sayı – 1: Bu seçim reyestrin sayını istədiyiniz zaman faydalıdır file M20K və ya M9K bloklarının dəqiq sayına uyğun surətlər.
· Nios V prosessorunu kölgə registrindən istifadə etmək üçün işə salın files kəsildikdə kontekstdə keçid yükünü azaldır.
Kölgə qeydiyyatı haqqında ətraflı məlumat üçün files, Nios V Prosessorunun İstinad Təlimatına baxın.

Platformanın kəsilməsi mənbələrinin sayı

· 16-dan 2048-ə qədər platforma kəsilməsinin sayını təyin edir.
Qeyd: CLIC 2064-ə qədər kəsmə girişini dəstəkləyir və ilk 16 kəsmə girişi də əsas kəsmə nəzarətçisinə qoşulur.

CLIC vektor cədvəlinin düzülməsi

· Avtomatik olaraq platforma kəsmə mənbələrinin sayına əsasən müəyyən edilir. · Tövsiyə olunan dəyərdən aşağı olan hizalanmadan istifadə etsəniz, CLIC məntiqi artırır
vektor hesablamalarını yerinə yetirmək üçün əlavə gürzə əlavə etməklə mürəkkəblik. · Tövsiyə olunan dəyərdən aşağı olan hizalamadan istifadə etsəniz, bu, artımla nəticələnir
CLIC-də məntiq mürəkkəbliyi.
davam etdi...

Nios® V Daxili Prosessor Dizayn Təlimatları 20

Əlaqə göndərin

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı
726952 | 2025.07.16

Tələlər, İstisnalar və Kesintilər
Fasilə Səviyyələrinin Sayı
Səviyyə üzrə Kesinti Prioritetlərinin sayı
Konfiqurasiya edilə bilən kəsmə polaritesi Kənardan tetiklenen kəsmələri dəstəkləyir

Təsvirlər
· Tətbiq kodu üçün əlavə 0 səviyyəsi ilə kəsilmə səviyyələrinin sayını müəyyən edir. Daha yüksək səviyyəli kəsmələr aşağı səviyyəli kəsmə üçün işləyən işləyicini kəsə (əvvəlcədən emala) bilər.
· Kesintilərin yeganə variantı kimi sıfırdan fərqli kəsmə səviyyələri ilə proqram kodu həmişə ən aşağı səviyyədə 0 olur. Qeyd: Kesinti səviyyəsinin və prioritetinin icra müddətinin konfiqurasiyası tək 8 bitlik registrdə aparılır. Əgər kəsilmə səviyyələrinin sayı 256-dırsa, işləmə zamanı kəsilmə prioritetini konfiqurasiya etmək mümkün deyil. Əks halda, konfiqurasiya edilə bilən prioritetlərin maksimum sayı 256 / (kesinti səviyyələrinin sayı – 1) təşkil edir.
· CLIC-in qabaqcadan alınmayan kəsmə işləyicilərinin çağırılma sırasını müəyyən etmək üçün istifadə etdiyi kəsmə prioritetlərinin sayını müəyyən edir. Qeyd: Seçilmiş kəsilmə səviyyəsinin və seçilmiş kəsilmə prioritetinin ikili dəyərlərinin birləşdirilməsi 8 bitdən az olmalıdır.
· İş vaxtı ərzində kəsilmə polaritesini konfiqurasiya etməyə imkan verir. · Standart polarite müsbət polaritedir.
· İş vaxtı zamanı kəsmə tetikleme vəziyyətini konfiqurasiya etməyə imkan verir, yəni yüksək səviyyəli tetiklenen və ya müsbət kənar tetiklenir (kesinti polaritesi Konfiqurasiya edilə bilən kəsilmə polaritesində müsbət olduqda).
· Defolt tetikleyici vəziyyət səviyyəli tetiklenen kəsmədir.

Qeyd:

Əlaqədar Məlumat Nios® V Prosessor Reference Manual

2.1.1.3.6. Yaddaş Konfiqurasiyaları Nişanı

Cədvəl 17. Yaddaş Konfiqurasiyası Nişanı Parametrləri

Kateqoriya

Yaddaş Konfiqurasiyası Tab

Təsvir

Keşlər

Məlumat Keş Ölçüsü

· Məlumat keşinin ölçüsünü müəyyən edir. · Etibarlı ölçülər 0 kilobaytdan (KB) 16 KB-a qədərdir. · Ölçüsü 0 KB olduqda məlumat keşini söndürün.

Təlimat Keş Ölçüsü

· Təlimat keşinin ölçüsünü müəyyən edir. · Etibarlı ölçülər 0 KB ilə 16 KB arasındadır. · Ölçüsü 0 KB olduqda təlimat keşini söndürün.

A və B periferik bölgələri

Ölçü

· Periferik bölgənin ölçüsünü təyin edir.
· Etibarlı ölçülər 64 KB-dan 2 giqabayta (GB) qədərdir və ya Yoxdur. Heç biri seçimi periferik bölgəni deaktiv edir.

Əsas Ünvan

· Ölçü seçdikdən sonra periferik bölgənin əsas ünvanını müəyyən edir.
· Periferik bölgədəki bütün ünvanlar keş edilə bilməyən məlumatlara giriş yaradır.
· Periferik regionun əsas ünvanı periferik regionun ölçüsünə uyğunlaşdırılmalıdır.

Sıx Birləşdirilmiş Xatirələr

Ölçü

· Sıx birləşdirilmiş yaddaşın ölçüsünü müəyyən edir. — Etibarlı ölçülər 0 MB-dan 512 MB-a qədərdir.

Baza Ünvanının Başlanması File

· Sıx birləşdirilmiş yaddaşın əsas ünvanını müəyyən edir. · İnsializasiyanı müəyyən edir file sıx bağlı yaddaş üçün.

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 21

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı
726952 | 2025.07.16

Qeyd:

Keş aktivləşdirilmiş Nios V prosessor sistemində siz sistem ətraf cihazlarını periferik bölgəyə yerləşdirməlisiniz. UART, PIO, DMA və başqaları kimi periferik qurğular üçün keşlənməyən əməliyyatı təyin etmək üçün periferik bölgələrdən istifadə edə bilərsiniz.

2.1.1.3.7. ECC Tab

Cədvəl 18. ECC Tab
ECC Xətanın Aşkarlanması və Vəziyyət Hesabatını Aktivləşdirin
Tək Bit Korreksiyasını aktivləşdirin

Təsvir
· Nios V prosessorunun daxili RAM blokları üçün ECC funksiyasını tətbiq etmək üçün bu seçimi aktiv edin. · ECC xüsusiyyətləri 2 bitə qədər səhvləri aşkar edir və aşağıdakı davranışa əsasən reaksiya verir:
— Əgər bu, düzəldilə bilən tək bit xətasıdırsa və Tək Bit Korreksiyasını Aktivləşdirin söndürülübsə, prosessor boru kəmərindəki xətanı düzəltdikdən sonra prosessor işləməyə davam edir. Ancaq mənbə xatirələrində düzəliş öz əksini tapmır.
— Əgər bu, düzəldilə bilən tək bit xətasıdırsa və Tək Bit Korreksiyasını Aktivləşdirinsə, prosessor boru kəmərindəki və mənbə yaddaşındakı xətanı düzəltdikdən sonra prosessor işləməyə davam edir.
— Əgər düzəldilə bilməyən xətadırsa, prosessor fəaliyyətini dayandırır.
Nüvəyə daxil edilmiş yaddaş bloklarında tək bit korreksiyasını aktivləşdirin.

2.1.1.3.8. Fərdi Təlimat Tab

Qeyd:

Bu nişan yalnız Nios V/g prosessor nüvəsi üçün mövcuddur.

Xüsusi Təlimat Nios V Xüsusi Təlimat Hardware İnterfeys Cədvəli
Nios V Xüsusi Təlimat Proqramı Makro Cədvəli

Təsvir
· Nios V prosessoru fərdi təlimat meneceri interfeyslərini müəyyən etmək üçün bu cədvəldən istifadə edir.
· Müəyyən edilmiş xüsusi təlimat meneceri interfeysləri bir Opcode (CUSTOM0-3) və 3 bit funct7 [6:4] ilə unikal şəkildə kodlanır.
· Siz cəmi 32 fərdi təlimat meneceri interfeysini təyin edə bilərsiniz.
· Nios V prosessoru bu cədvəldən müəyyən edilmiş xüsusi təlimat meneceri interfeysləri üçün xüsusi təlimat proqram kodlaşdırmalarını müəyyən etmək üçün istifadə olunur.
· Hər bir müəyyən edilmiş fərdi təlimat proqram təminatının kodlaşdırılması üçün Opcode (CUSTOM0-3) və 3 bit funct7[6:4] kodlaması Xüsusi Təlimat Avadanlıq İnterfeysi Cədvəlindəki müəyyən edilmiş xüsusi təlimat meneceri interfeysi kodlaşdırmasına uyğun olmalıdır.
· Siz funct7[6:4], funct7[3:0] və funct3[2:0] funksiyalarından istifadə edərək verilmiş xüsusi təlimat üçün əlavə kodlaşdırmanı təyin edə bilərsiniz və ya əlavə təlimat arqumentləri kimi ötürüləcək X-lər kimi təyin oluna bilərsiniz.
· Nios V prosessoru system.h-də yaradılan C-makrosları kimi müəyyən edilmiş fərdi təlimat proqram təminatı kodlaşdırmalarını təmin edir və R-tipli RISC-V təlimat formatına əməl edin.
· Mnemonika aşağıdakılar üçün fərdi adları müəyyən etmək üçün istifadə edilə bilər: — system.h-də yaradılan C-Makrolar.
— custom_instruction_debug.xml-də yaradılan GDB debug mnemonicası.

Əlaqədar Məlumat
AN 977: Nios V Prosessorunun Fərdi Təlimatı Nios® V prosessorunu xüsusi tətbiqin ehtiyaclarını ödəmək üçün fərdiləşdirməyə imkan verən fərdi təlimatlar haqqında ətraflı məlumat üçün.

Nios® V Daxili Prosessor Dizayn Təlimatları 22

Əlaqə göndərin

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı 726952 | 2025.07.16
2.1.2. Sistem Komponentinin Dizaynının Müəyyənləşdirilməsi
Nios V prosessor sisteminin hardware xüsusiyyətlərini müəyyən etmək və istədiyiniz komponentləri əlavə etmək üçün Platforma Dizaynerindən istifadə edin. Aşağıdakı diaqram aşağıdakı komponentlərlə əsas Nios V prosessor sisteminin dizaynını nümayiş etdirir: · Nios V prosessor nüvəsi · On-Chip yaddaş · JTAG UART · Interval Taymeri (isteğe bağlı)(1)
Platforma Dizayner sisteminə yeni On-Chip Yaddaş əlavə edildikdə, əlavə edilmiş yaddaş komponentlərini sıfırlamada əks etdirmək üçün Sistem Məlumatlarını Sinxronlaşdırın. Alternativ olaraq, ən son komponent dəyişikliklərini avtomatik əks etdirmək üçün Platforma Dizaynerində Avtomatik Sinxronizasiyanı aktivləşdirə bilərsiniz
Şəkil 11. MəsələnampNios V prosessorunun Platform Designer proqramında digər ətraf qurğularla əlaqəsi

(1) Platform Dizaynerində xarici Interval Taymerini əvəz etmək üçün Nios V Daxili Taymeri funksiyalarından istifadə etmək seçiminiz var.

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 23

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı
726952 | 2025.07.16
Siz həmçinin Platforma Dizayneri sisteminizdə boru kimi ixrac etmək üçün əməliyyat sancaqlarını müəyyən etməlisiniz. məsələnample, düzgün FPGA sisteminin əməliyyat pin siyahısı aşağıdakı kimi müəyyən edilir, lakin bunlarla məhdudlaşmır:
· Saat
· Sıfırla
· I/O siqnalları
2.1.3. Əsas Ünvanların və Kesinti Sorğunun Prioritetlərinin Müəyyənləşdirilməsi
Dizaynda əlavə edilmiş komponentlərin bir sistem yaratmaq üçün necə qarşılıqlı əlaqədə olduğunu müəyyən etmək üçün hər bir agent komponenti üçün əsas ünvanlar təyin etməli və J üçün kəsmə sorğusu (IRQ) prioritetlərini təyin etməlisiniz.TAG UART və interval taymeri. Platforma Dizayneri sistemdəki bütün komponentlərə avtomatik olaraq müvafiq əsas ünvanları təyin edən əmr verir – Əsas ünvanları təyin edin. Bununla belə, ehtiyaclarınıza əsasən əsas ünvanları tənzimləyə bilərsiniz.
Aşağıda əsas ünvanların təyin edilməsi üçün bəzi təlimatlar verilmişdir:
· Nios V prosessorunun nüvəsi 32 bitlik ünvan diapazonuna malikdir. Agent komponentlərinə daxil olmaq üçün onların əsas ünvanı 0x00000000 və 0xFFFFFFFF arasında olmalıdır.
· Nios V proqramları ünvanlara istinad etmək üçün simvolik sabitlərdən istifadə edir. Siz yadda saxlamaq asan olan ünvan dəyərlərini seçmək məcburiyyətində deyilsiniz.
· Komponentləri yalnız bir bitlik ünvan fərqi ilə fərqləndirən ünvan dəyərləri daha səmərəli aparat yaradır. Bütün əsas ünvanları mümkün olan ən kiçik ünvan diapazonuna yığmağa ehtiyac yoxdur, çünki yığcamlaşdırma daha az səmərəli aparat yarada bilər.
· Platforma Dizayneri bitişik yaddaş diapazonunda ayrı-ayrı yaddaş komponentlərini uyğunlaşdırmağa cəhd etmir. məsələnampƏgər siz bir bitişik yaddaş diapazonu kimi bir neçə On-Chip Yaddaş komponentinin ünvanlanmasını istəyirsinizsə, əsas ünvanları açıq şəkildə təyin etməlisiniz.
Platforma Dizayneri həmçinin avtomatlaşdırma əmrini təmin edir – Etibarlı aparat nəticələrini əldə etmək üçün IRQ siqnallarını birləşdirən Kesinti Nömrələrini Təyin edin. Bununla belə, IRQ-lərin effektiv şəkildə təyin edilməsi ümumi sistemin cavab davranışının başa düşülməsini tələb edir. Platforma Dizayneri ən yaxşı IRQ tapşırığı haqqında savadlı təxminlər edə bilməz.
Ən aşağı IRQ dəyəri ən yüksək prioritetə malikdir. İdeal sistemdə Altera tövsiyə edir ki, sistem saatının işarəsinin düzgünlüyünü saxlamaq üçün taymer komponenti ən yüksək prioritet IRQ-ya, yəni ən aşağı qiymətə malik olsun.
Bəzi hallarda, siz real vaxt periferiyalarına (məsələn, video nəzarətçiləri) daha yüksək prioritet təyin edə bilərsiniz, bu da taymer komponentlərindən daha yüksək kəsilmə dərəcəsi tələb edir.
Əlaqədar Məlumat
Quartus Prime Pro Edition İstifadəçi Təlimatı: Platforma Dizayneri ilə Sistem yaratmaq haqqında ətraflı məlumat.

Nios® V Daxili Prosessor Dizayn Təlimatları 24

Əlaqə göndərin

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı 726952 | 2025.07.16
2.2. Platforma Dizayner Sisteminin Quartus Prime Layihəsinə inteqrasiyası
Platform Designer-də Nios V sistem dizaynını yaratdıqdan sonra Nios V sistem modulunu Quartus Prime FPGA dizayn layihəsinə inteqrasiya etmək üçün aşağıdakı tapşırıqları yerinə yetirin. · Quartus Prime layihəsində Nios V sistem modulunu işə salın · Nios V sistem modulundan siqnalları FPGA məntiqindəki digər siqnallara birləşdirin · Fiziki pinlərin yerini təyin edin · FPGA dizaynını məhdudlaşdırın
2.2.1. Quartus Prime Layihəsində Nios V Prosessor Sistem Modulunun yaradılması
Platforma Dizayneri Quartus Prime-da tətbiq edə biləcəyiniz sistem modulu dizayn obyekti yaradır. Sistem modulunu necə yaratmağınız ümumi Quartus Prime layihəsi üçün dizayn giriş metodundan asılıdır. məsələnampƏgər siz dizayn girişi üçün Verilog HDL-dən istifadə edirsinizsə, Verilog əsaslı sistem modulunu işə salın. Dizayn girişi üçün blok diaqram metodundan istifadə etməyi üstün tutursunuzsa, sistem modulu simvolunu .bdf yaradın. file.
2.2.2. Siqnalların Birləşdirilməsi və Fiziki Pin Yerlərinin Təyin edilməsi
Altera FPGA dizaynınızı lövhə səviyyəli dizaynınıza qoşmaq üçün aşağıdakı tapşırıqları yerinə yetirin: · Üst səviyyəni müəyyənləşdirin file dizaynınız və xarici Altera-ya qoşulmaq üçün siqnallarınız üçün
FPGA cihaz sancaqları. · Şura səviyyəli dizayn istifadəçi təlimatı və ya vasitəsilə hansı sancaqların qoşulacağını anlayın
sxemlər. · Altera FPGA cihazınızın pinli portlarına yüksək səviyyəli dizaynda siqnallar təyin edin
tapşırıq alətləri.
Platforma Dizayner sisteminiz ən yüksək səviyyəli dizayn ola bilər. Bununla belə, Altera FPGA ehtiyaclarınıza əsaslanan əlavə məntiqi də daxil edə bilər və beləliklə, xüsusi bir yüksək səviyyə təqdim edir. file. Ən yüksək səviyyəli file Nios V prosessor sistem modulunun siqnallarını digər Altera FPGA dizayn məntiqinə birləşdirir.
Əlaqədar Məlumat Quartus Prime Pro Edition İstifadəçi Təlimatı: Dizayn Məhdudiyyətləri
2.2.3. Altera FPGA Dizaynının məhdudlaşdırılması
Düzgün Altera FPGA sistem dizaynına dizaynın bağlanma vaxtı və digər məntiq məhdudiyyəti tələblərinə cavab verməsini təmin etmək üçün dizayn məhdudiyyətləri daxildir. Siz Altera FPGA dizaynınızı Quartus Prime proqramında və ya üçüncü tərəf EDA provayderlərində təqdim olunan alətlərdən istifadə etməklə bu tələblərə cavab vermək üçün məhdudlaşdırmalısınız. Quartus Prime proqramı optimal yerləşdirmə nəticələrini əldə etmək üçün tərtib mərhələsində təqdim edilmiş məhdudiyyətlərdən istifadə edir.

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 25

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı
726952 | 2025.07.16
Əlaqədar Məlumat · Quartus Prime Pro Edition İstifadəçi Təlimatı: Dizayn Məhdudiyyətləri · Üçüncü tərəf EDA Partnyorları · Quartus Prime Pro Edition İstifadəçi Təlimatı: Zamanlama Analizatoru
2.3. Nios V Prosessor Yaddaş Sisteminin layihələndirilməsi
Bu bölmə Nios V prosessoru olan Platform Designer daxili sistemində yaddaş cihazlarını seçmək və optimal performansa nail olmaq üçün ən yaxşı təcrübələri təsvir edir. Yaddaş cihazları quraşdırılmış sistemin ümumi performansının yaxşılaşdırılmasında mühüm rol oynayır. Quraşdırılmış sistem yaddaşı proqram təlimatlarını və məlumatlarını saxlayır.
2.3.1. Uçucu Yaddaş
Yaddaş tipində əsas fərq dəyişkənlikdir. Uçucu yaddaş yalnız siz yaddaş qurğusunu enerji ilə təmin etdiyiniz zaman onun məzmununu saxlayır. Gücü çıxaran kimi yaddaş məzmununu itirir.
ExampUçucu yaddaşın lezyonları RAM, keş və registrlərdir. Bunlar çalışan performansını artıran sürətli yaddaş növləridir. Altera sizə Nios V prosessor təlimatlarını RAM-a yükləməyi və icra etməyi və optimal performans üçün Nios V IP nüvəsini On-Chip Yaddaş IP və ya Xarici Yaddaş İnterfeysi IP ilə cütləşdirməyi tövsiyə edir.
Performansı yaxşılaşdırmaq üçün Nios V prosessorunun məlumat meneceri interfeysinin növü və ya enini yükləmə RAM ilə uyğunlaşdırmaqla əlavə Platforma Dizaynerinin uyğunlaşdırılması komponentlərini aradan qaldıra bilərsiniz. məsələnample, On-Chip Memory II-ni Nios V məlumat meneceri interfeysinə uyğun gələn 32 bitlik AXI-4 interfeysi ilə konfiqurasiya edə bilərsiniz.
Əlaqədar Məlumat · Xarici Yaddaş İnterfeysləri İP Dəstək Mərkəzi · Çipdə Yaddaş (RAM və ya ROM) Altera FPGA IP · Çipdə Yaddaş II (RAM və ya ROM) Altera FPGA IP · Nios V Prosessor Proqramı OCRAM-dan Yerində İcrası səhifə 54
2.3.1.1. On-Chip Yaddaş Konfiqurasiyası RAM və ya ROM
Siz Altera FPGA On-Chip Yaddaş IP-lərini RAM və ya ROM kimi konfiqurasiya edə bilərsiniz. · RAM oxumaq və yazma qabiliyyətini təmin edir və dəyişkən xarakter daşıyır. Əgər varsan
Nios V prosessorunu On-Chip RAM-dan yükləyərkən, işləmə zamanı sıfırlama halında yükləmə məzmununun qorunduğuna və zədələnməməsinə əmin olmalısınız. · Əgər Nios V prosessoru ROM-dan yüklənirsə, Nios V prosessorunda hər hansı proqram səhvi On-Chip Yaddaşının məzmununu səhvən üzərinə yaza bilməz. Beləliklə, yükləmə proqramının pozulması riskini azaldır.
Əlaqədar Məlumat · Çipdə yaddaş (RAM və ya ROM) Altera FPGA IP · On-Chip Memory II (RAM və ya ROM) Altera FPGA IP · Nios V Prosessor Proqramı OCRAM-dan Yerində İcrası səhifə 54

Nios® V Daxili Prosessor Dizayn Təlimatları 26

Əlaqə göndərin

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı 726952 | 2025.07.16
2.3.1.2. Keşlər
Çip üzərindəki yaddaşlar, aşağı gecikmə müddətinə görə keş funksiyasını həyata keçirmək üçün adətən istifadə olunur. Nios V prosessoru təlimat və məlumat keşləri üçün çip yaddaşından istifadə edir. Çip yaddaşının məhdud tutumu adətən keşlər üçün problem yaratmır, çünki onlar adətən kiçikdir.
Keşlər adətən aşağıdakı şərtlərdə istifadə olunur:
· Daimi yaddaş çipdən kənarda yerləşir və çipdə olan yaddaşdan daha uzun çıxış müddətinə malikdir.
· Proqram kodunun performans baxımından kritik bölmələri təlimat keşinə sığa bilər, sistemin işini yaxşılaşdırır.
· Verilənlərin performans baxımından kritik, ən çox istifadə olunan bölməsi məlumat keşinə yerləşə bilər ki, bu da sistemin işini yaxşılaşdırır.
Nios V prosessorunda keşlərin aktivləşdirilməsi yaddaşa giriş vaxtını minimuma endirən yaddaş iyerarxiyası yaradır.
2.3.1.2.1. Periferik bölgə
UART, I2C və SPI kimi hər hansı daxili periferik IP-lər keşdə saxlanılmamalıdır. Keş, uzun giriş müddətindən təsirlənən xarici yaddaşlar üçün çox tövsiyə olunur, daxili çip yaddaşları isə qısa giriş vaxtına görə xaric edilə bilər. Yaddaşlar istisna olmaqla, UART, I2C və SPI kimi daxili periferik IP-ləri keşləməməlisiniz. Bu vacibdir, çünki yumşaq IP-ləri yeniləyən agent qurğuları kimi xarici cihazlardan gələn hadisələr prosessor keşi tərəfindən tutulmur və öz növbəsində prosessor tərəfindən qəbul edilmir. Nəticə etibarilə, siz keşi təmizləyənə qədər bu hadisələr diqqətdən kənarda qala bilər ki, bu da sisteminizdə arzuolunmaz davranışlara səbəb ola bilər. Xülasə, quraşdırılmış periferik İP-lərin yaddaşla xəritələşdirilmiş bölgəsi keş edilə bilməz və prosessorun periferik bölgələrində yerləşməlidir.
Periferik bir bölgə qurmaq üçün bu addımları yerinə yetirin:
1. Platforma Dizaynerində sistemin Ünvan Xəritəsini açın.
2. Prosessorun Təlimat Menecerinin və Məlumat Menecerinin ünvan xəritəsinə keçin.
3. Sisteminizdəki periferiyaları və yaddaşları müəyyən edin.
Şəkil 12. MəsələnampÜnvan Xəritəsi

Qeyd: Mavi oxlar xatirələrə işarə edir. 4. Periferiyaları qruplaşdırın:
a. Keşlənə bilən yaddaş b. Keşlənə bilməyən kimi periferik qurğular

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 27

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı
726952 | 2025.07.16

Cədvəl 19. Cacheable və Uncacheable Region

tabe

Ünvan xəritəsi

Vəziyyət

Periferik bölgə

Ölçü

Əsas Ünvan

user_application_mem.s1

0x0 ~ 0x3ffff

Keşlənə bilən

Yoxdur

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Keşlənə bilməz Keşlənə bilər

65536 bayt Yoxdur

0x40000 Yoxdur

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Keşlənə bilər Keşlənə bilər

144 bayt (min ölçüsü 65536 baytdır)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

Uncacheable

uart.avalon_jtag_qul

0x54088 ~ 0x5408f

Uncacheable

5. Periferik bölgələri xüsusi ölçüləri ilə uyğunlaşdırın:
· Məsələnample, ölçüsü 65536 baytdırsa, 0x10000 bayta uyğun gəlir. Buna görə icazə verilən əsas ünvan 0x10000-ə çox olmalıdır.
· CPU.dm_agent 0x40000 baza ünvanından istifadə edir ki, bu da 0x10000-in qatıdır. Nəticədə 65536 bayt ölçüsü və 0x40000 əsas ünvanı olan Periferik Region A tələblərə cavab verir.
· 0x54000-də keş edilə bilməyən regionlar kolleksiyasının əsas ünvanı 0x10000-ə çox deyil. Siz onları 0x60000 və ya 0x10000-in digər çoxluğuna yenidən təyin etməlisiniz. Beləliklə, ölçüsü 65536 bayt və əsas ünvanı 0x60000 olan Periferik B bölgəsi meyarlara cavab verir.

Cədvəl 20. Yenidən Təyinatlı Keşlənə bilən və Keşlənə bilməyən Region

tabe

Ünvan xəritəsi

Vəziyyət

Periferik bölgə

Ölçü

Əsas Ünvan

user_application_mem.s1

0x0 ~ 0x3ffff

Keşlənə bilən

Yoxdur

cpu.dm_agent

0x40000 ~ 0x4ffff

Keşlənə bilməyən 65536 bayt

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

Keşlənə bilən

Yoxdur

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Keşlənə bilən Uncacheable Uncacheable Uncacheable

144 bayt (min ölçüsü 65536 baytdır)

0x60000

uart.avalon_jtag_qul

0x60088 ~ 0x6008f

Uncacheable

2.3.1.3. Sıx birləşdirilmiş yaddaş
Sıx birləşdirilmiş yaddaşlar (TCM) çip yaddaşından istifadə etməklə həyata keçirilir, çünki onların aşağı gecikmə müddəti onları tapşırığa yaxşı uyğunlaşdırır. TCM-lər tipik ünvan məkanında təsvir edilmiş yaddaşlardır, lakin mikroprosessor üçün xüsusi interfeysə malikdir və keş yaddaşının yüksək performanslı, aşağı gecikmə xüsusiyyətlərinə malikdir. TCM həmçinin xarici host üçün tabeli interfeys təqdim edir. Prosessor və xarici host TCM-i idarə etmək üçün eyni icazə səviyyəsinə malikdir.

Nios® V Daxili Prosessor Dizayn Təlimatları 28

Əlaqə göndərin

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı
726952 | 2025.07.16

Qeyd:

TCM tabeli portu xarici hosta qoşulduqda, o, prosessor nüvəsində təyin edilmiş əsas ünvandan fərqli əsas ünvanla göstərilə bilər. Altera hər iki ünvanı eyni dəyərə uyğunlaşdırmağı tövsiyə edir.

2.3.1.4. Xarici Yaddaş İnterfeysi (EMIF)
EMIF (Xarici Yaddaş İnterfeysi) SRAM (Statik Random Access Memory) kimi işləyir, lakin dinamikdir və məzmununu qorumaq üçün vaxtaşırı təzələnmə tələb olunur. EMIF-dəki dinamik yaddaş hüceyrələri SRAM-dakı statik yaddaş hüceyrələrindən xeyli kiçikdir ki, bu da daha yüksək tutumlu və aşağı qiymətli yaddaş cihazları ilə nəticələnir.
Yeniləmə tələbinə əlavə olaraq, EMIF tez-tez xüsusi nəzarətçi aparatını tələb edən xüsusi interfeys tələblərinə malikdir. Sabit ünvan xətləri dəstinə malik olan SRAM-dan fərqli olaraq, EMIF yaddaş yerini banklara, sətirlərə və sütunlara təşkil edir. Banklar və cərgələr arasında keçid bəzi əlavə xərclər gətirir, ona görə də EMIF-dən səmərəli istifadə etmək üçün yaddaşa girişləri diqqətlə sifariş etməlisiniz. EMIF həmçinin eyni ünvan sətirləri üzərində sətir və sütun ünvanlarını çoxaldır, verilmiş EMIF ölçüsü üçün tələb olunan pinlərin sayını azaldır.
DDR, DDR2, DDR3, DDR4 və DDR5 kimi EMIF-in daha yüksək sürətli versiyaları PCB dizaynerlərinin nəzərə almalı olduğu ciddi siqnal bütövlüyü tələblərini qoyur.
EMIF cihazları mövcud olan ən sərfəli və yüksək tutumlu RAM növləri arasında yer alır ki, bu da onları populyar seçim edir. EMIF interfeysinin əsas komponenti sətirlər və banklar arasında ünvanların multipleksləşdirilməsi, təzələnməsi və keçidi ilə bağlı tapşırıqları idarə edən EMIF IP-dir. Bu dizayn sistemin qalan hissəsinə daxili arxitekturasını başa düşmədən EMIF-ə daxil olmağa imkan verir.

Əlaqədar Məlumat Xarici Yaddaş İnterfeysləri IP Dəstək Mərkəzi

2.3.1.4.1. Ünvan Span Extender IP
Ünvan Aralığı Genişləndiricisi Altera FPGA IP yaddaşa uyğunlaşdırılmış host interfeyslərinə ünvan siqnallarının genişliyindən daha böyük və ya kiçik ünvan xəritəsinə daxil olmaq imkanı verir. Address Span Extender IP ünvanlı məkanı bir neçə ayrı pəncərəyə bölür ki, host pəncərə vasitəsilə yaddaşın müvafiq hissəsinə daxil ola bilsin.
Address Span Extender host və agent genişliklərini 32 bit və 64 bit konfiqurasiya ilə məhdudlaşdırmır. Siz 1-64 bitlik ünvan pəncərələri ilə Ünvan Aralığı Genişləndiricisindən istifadə edə bilərsiniz.

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 29

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı
726952 | 2025.07.16

Şəkil 13. Address Span Extender Altera FPGA IP
Agent Word ünvanı

Ünvan Genişləndiricisi

Xəritəçəkmə Cədvəli
Nəzarət Portu A

…

Nəzarət reyestri 0 Nəzarət reyestri Z-1

Genişləndirilmiş Host Ünvanı H

Əlaqədar Məlumat
Quartus® Prime Pro Edition İstifadəçi Təlimatı: Platforma Dizayneri Ətraflı məlumat üçün Address Span Extender Intel® FPGA IP mövzusuna baxın.

2.3.1.4.2. Nios V Prosessoru ilə Address Span Extender IP-dən istifadə
32 bitlik Nios V prosessoru 4 GB-a qədər ünvan aralığına müraciət edə bilər. EMIF-də 4 GB-dan çox yaddaş varsa, o, dəstəklənən maksimum ünvan aralığını aşır və Platforma Dizayner sistemini səhv edir. Tək EMIF ünvan sahəsini bir neçə kiçik pəncərəyə bölmək yolu ilə bu problemi həll etmək üçün Ünvan Aralığı Genişləndiricisi IP tələb olunur.
Altera sizə aşağıdakı parametrləri nəzərə almağı tövsiyə edir.

Cədvəl 21. Ünvan Genişləndiricisi Parametrləri

Parametr

Tövsiyə olunan parametrlər

Məlumat yolu eni
Genişləndirilmiş Master Bayt Ünvan Genişliyi

32 bitlik prosessorla əlaqəli 32 bit seçin. EMIF yaddaş ölçüsündən asılıdır.

Slave Word Address Width Burstcount Width

2 GB və ya daha az seçin. Nios V prosessorunun qalan ünvan aralığı digər daxil edilmiş yumşaq IP-lər üçün qorunur.
1 ilə başlayın və performansı yaxşılaşdırmaq üçün bu dəyəri tədricən artırın.

Alt pəncərələrin sayı

EMIF-i Nios V prosessoruna təlimat və məlumat yaddaşı və ya hər ikisi kimi qoşursanız, 1 alt pəncərə seçin. Nios V prosessoru EMIF-dən işləyərkən çoxsaylı alt pəncərələr arasında keçid təhlükəlidir.

Slave Control Portu aktivləşdirin

EMIF-i Nios V prosessoruna təlimat və/yaxud məlumat yaddaşı kimi qoşursanız, kölə idarəetmə portunu söndürün. Alt pəncərələrin sayı ilə eyni narahatlıqlar.

Maksimum Gözləyən Oxumalar

1 ilə başlayın və performansı yaxşılaşdırmaq üçün bu dəyəri tədricən artırın.

Nios® V Daxili Prosessor Dizayn Təlimatları 30

Əlaqə göndərin

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı 726952 | 2025.07.16
Şəkil 14. Təlimat və Məlumat Menecerinin Address Span Extender-ə qoşulması

Şəkil 15. Ünvan Xəritəçəkmə

Qeyd edək ki, Address Span Extender EMIF-in bütün 8GB yaddaş sahəsinə daxil ola bilər. Bununla belə, Address Span Extender vasitəsilə Nios V prosessoru EMIF-in yalnız ilk 1GB yaddaş sahəsinə daxil ola bilər.

Şəkil 16. Sadələşdirilmiş Blok Diaqram

Platforma Dizayner Sistemi

Qalan 3 GB

Nios V prosessorunun ünvanı

span quraşdırılmış üçündür

NNioios sVV PProrocecsesosor r
M

eyni sistemdə yumşaq IP-lər.
1 GB pəncərə

Ünvan Aralığı

Genişləndirici

Yalnız ilk 1 GB

EMIF yaddaşı Nios V-ə qoşulub

EMIF

prosessor.

8 GB
S

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 31

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı
726952 | 2025.07.16
2.3.1.4.3. Ünvan Aralığının Genişləndiricisi Bağlayıcı Yaddaş Cihazının Müəyyənləşdirilməsi 1. Sıfırlama vektoru kimi Ünvan Aralığı Genişləndiricisini (EMIF) təyin edin. Alternativ olaraq, Nios V prosessorunun sıfırlama vektorunu OCRAM və ya flash qurğular kimi digər yaddaşlara təyin edə bilərsiniz.
Şəkil 17. Sıfırlama vektoru kimi Çoxlu Seçimlər
Bununla belə, Şuraya Dəstək Paketi (BSP) Redaktoru Ünvan Aralığı Genişləndiricisini (EMIF) etibarlı yaddaş kimi avtomatik qeydiyyatdan keçirə bilməz. Etdiyiniz seçimdən asılı olaraq, aşağıdakı rəqəmlərdə göstərildiyi kimi iki fərqli vəziyyət görürsünüz. Şəkil 18. Ünvan Aralığı Genişləndiricisini (EMIF) Sıfırlama Vektoru kimi təyin edərkən BSP xətası

Nios® V Daxili Prosessor Dizayn Təlimatları 32

Əlaqə göndərin

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı 726952 | 2025.07.16
Şəkil 19. Digər Yaddaşları Sıfırlama Vektoru kimi təyin edərkən EMIF-in olmaması

2. BSP Linker Skripti nişanında Yaddaş Cihazı əlavə et, Bağlayıcı Yaddaş Bölgəsi əlavə et və Bağlayıcı Bölmə Xəritəçəkmələri əlavə et istifadə edərək Ünvan Aralığı Genişləndiricisini (EMIF) əl ilə əlavə etməlisiniz.
3. Bu addımları izləyin:
a. Yaddaş Xəritəsindən (məsample aşağıdakı şəkildə 0x0 ilə 0x3fff_ffff arasında Ünvan Aralığı Genişləndirici diapazonundan istifadə edir).
Şəkil 20. Yaddaş xəritəsi

b. Yaddaş Cihazı Əlavə et üzərinə klikləyin və dizaynınızın Yaddaş Xəritəsindəki məlumatlara əsasən doldurun: i. Cihazın Adı: emif_ddr4. Qeyd: Yaddaş Xəritəsindən eyni adı kopyaladığınızdan əmin olun. ii. Əsas Ünvan: 0x0 iii. Ölçü: 0x40000000
c. Yeni əlaqələndirici yaddaş bölgəsi əlavə etmək üçün Əlavə et klikləyin:

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 33

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı
726952 | 2025.07.16

Cədvəl 22. Bağlayıcı Yaddaş Regionunun əlavə edilməsi

Addımlar

Vektoru sıfırla

emif_ddr4

Digər xatirələr

Reset adlı yeni Bağlayıcı Yaddaş Bölgəsi əlavə edin. üçün yeni Bağlayıcı Yaddaş Bölgəsi əlavə edin

· Region Adı: sıfırla

emif_ddr4.

· Region Ölçüsü: 0x20

· Region Adı: emif_ddr4

· Yaddaş cihazı: emif_ddr4

· Region Ölçüsü: 0x40000000

· Yaddaşın ofseti: 0x0

· Yaddaş cihazı: emif_ddr4

· Yaddaşın ofseti: 0x0

üçün yeni Bağlayıcı Yaddaş Bölgəsi əlavə edin

qalan emif_ddr4.

· Region Adı: emif_ddr4

· Region ölçüsü: 0x3fffffe0

· Yaddaş cihazı: emif_ddr4

· Yaddaşın ofseti: 0x20

Şəkil 21. Ünvan Aralığı Genişləndiricisini (EMIF) Sıfırlama Vektoru kimi təyin edərkən Bağlayıcı Region

Şəkil 22. Digər Yaddaşları Sıfırlama Vektoru kimi Tərif edərkən Bağlayıcı Region
d. emif_ddr4 BSP-yə əlavə edildikdən sonra onu istənilən Bağlayıcı Bölmə üçün seçə bilərsiniz.
Şəkil 23. Ünvan Genişləndiricisi (EMIF) uğurla əlavə edildi

e. Yaddaş cihazı emif_ddr4 ilə bağlı xəbərdarlığa məhəl qoymayın SOPC dizaynında görünmür.
f. BSP yaratmağa davam edin.
Əlaqədar Məlumat Nios V Prosessorunun Yükləmə Metodlarına giriş səhifə 51

Nios® V Daxili Prosessor Dizayn Təlimatları 34

Əlaqə göndərin

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı 726952 | 2025.07.16
2.3.2. Qeyri-Uçucu Yaddaş
Qeyri-uçucu yaddaş enerji söndürüldükdə məzmununu saxlayır və bu, sistemin enerji dövriyyəsindən sonra sistemin əldə etməli olduğu məlumatların saxlanması üçün yaxşı seçimdir. Qeyri-uçucu yaddaş adətən prosessor açılış kodunu, davamlı tətbiq parametrlərini və Altera FPGA konfiqurasiya məlumatlarını saxlayır. Qeyri-uçucu yaddaş üstünlük olsa datagGücü çıxardığınız zaman məlumatlarını saxlamaqla, dəyişkən yaddaşla müqayisədə daha yavaş işləyir və tez-tez daha mürəkkəb yazma və silmə prosedurlarına malikdir. Qeyri-uçucu yaddaş da adətən yalnız müəyyən bir neçə dəfə silinə biləcəyinə zəmanət verilir, bundan sonra uğursuz ola bilər.
ExampQeyri-uçucu yaddaşa bütün növ flaş, EPROM və EEPROM daxildir. Altera sizə Altera FPGA bit axınlarını və Nios V proqram şəkillərini qeyri-sabit yaddaşda saxlamağı və Nios V prosessorları üçün yükləmə cihazı kimi serial flaşdan istifadə etməyi tövsiyə edir.
Əlaqədar Məlumat
· Ümumi Serial Flash İnterfeysi Altera FPGA IP İstifadəçi Təlimatı
· Mailbox Client Altera FPGA IP İstifadəçi Təlimatı · MAX® 10 İstifadəçi Flash Yaddaş İstifadəçi Təlimatı: On-Chip Flash Altera FPGA IP Core
2.4. Saatlar və Ən Yaxşı Təcrübələri Sıfırlayır
Nios V prosessor saatının və sıfırlama domeninin qoşulduğu hər bir periferiya ilə necə qarşılıqlı əlaqədə olduğunu başa düşmək vacibdir. Sadə Nios V prosessor sistemi tək saat domenindən başlayır və sürətli saat domeni yavaş saat domeni ilə toqquşduqda çoxsaatlı domen sistemi ilə çətinləşə bilər. Siz qeyd etməli və bu müxtəlif domenlərin necə sıfırlandığını başa düşməli və heç bir incə problem olmadığından əmin olmalısınız.
Ən yaxşı təcrübə üçün Altera Nios V prosessorunu və yükləmə yaddaşını eyni saat domenində yerləşdirməyi tövsiyə edir. Nios V prosessoru çox yavaş saat domenində yerləşən yaddaşdan yükləndikdə sürətli saat domenində sıfırlanmaqdan azad etməyin, bu isə təlimatın alınması xətasına səbəb ola bilər. Siz Platforma Dizaynerinin defolt olaraq təmin etdiyindən daha çox əl ilə ardıcıllığı tələb edə və istifadə vəziyyətinizə əsasən reset buraxılış topologiyasını planlaşdıra bilərsiniz. Sisteminizi işə saldıqdan və bir müddət işlədikdən sonra yenidən qurmaq istəyirsinizsə, eyni mülahizələri sistemin sıfırlama ardıcıllığına və sıfırlamadan sonra başlatma tələbinə tətbiq edin.
2.4.1. Sistem JTAG Saat
Hər bir Nios V prosessor sistemində saat məhdudiyyətlərinin müəyyən edilməsi mühüm sistem dizaynı məsələsidir və düzgünlük və deterministik davranış üçün tələb olunur. Quartus Prime Zamanlama Analizatoru sənaye standartı məhdudiyyəti, təhlili və hesabat metodologiyasından istifadə edərək dizaynınızdakı bütün məntiqin vaxt göstəricilərini yoxlamaq üçün statik vaxt təhlili aparır.
Example 1. 100/50 iş dövrü və 50 MHz J ilə əsas 16 MHz saatTAG Saat
#**************************************************************** # 100MHz Saat yaradın #**************************************************************** create_clock -ad {clk} -period 10 [get_ports {clk}] #************************ 16MHz J yaradınTAG Saat #************************

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 35

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] Əlaqədar Məlumat Quartus Prime Timing Analyzer Kılavuzu
2.4.2. Sorğu interfeysini sıfırlayın
Nios V prosessoruna əlavə olaraq sıfırlama sorğusu imkanı daxildir. Sıfırlama sorğusu qurğusu reset_req və reset_req_ack siqnallarından ibarətdir.
Platform Designer-də sıfırlama sorğusunu aktivləşdirmək üçün: 1. Nios V Processor IP Parameter Redaktorunu işə salın. 2. Sıfırlama Sorğunu İstifadə et parametrində Sıfırlama Sorğunu əlavə et interfeysini yandırın
seçim.
Şəkil 24. Nios V Processor Reset Sorğunu aktivləşdirin
Reset_req siqnalı fasilə kimi fəaliyyət göstərir. Reset_req-i təsdiqlədiyiniz zaman, siz nüvəyə sıfırlamağı tələb edirsiniz. Əsas öz fəaliyyətini başa çatdırmaq üçün hər hansı görkəmli avtobus əməliyyatı gözləyir. məsələnample, gözləyən yaddaş giriş əməliyyatı varsa, nüvə tam cavab gözləyir. Eynilə, nüvə hər hansı gözlənilən təlimat cavabını qəbul edir, lakin reset_req siqnalını aldıqdan sonra təlimat sorğusu vermir.
Sıfırlama əməliyyatı aşağıdakı cərəyandan ibarətdir: 1. Gözləyən bütün əməliyyatları tamamlayın 2. Daxili boru kəmərini yuyun 3. Proqram Sayğacını sıfırlama vektoruna qoyun 4. Əsası sıfırlayın Bütün sıfırlama əməliyyatı bir neçə saat dövrü çəkir. Əsas sıfırlama əməliyyatının uğurla başa çatdığını göstərən reset_req_ack təsdiqlənənə qədər reset_req təsdiqlənməlidir. Bunun edilməməsi nüvənin vəziyyətinin qeyri-deterministik olması ilə nəticələnir.

Nios® V Daxili Prosessor Dizayn Təlimatları 36

Əlaqə göndərin

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı 726952 | 2025.07.16
2.4.2.1. Tipik istifadə halları
· Sistemdəki digər FPGA hostları Nios V prosessorunun yükləmə yaddaşını işə salana qədər Nios V prosessorunun nüvəsinin proqramın icrasına sıfırlama vektorundan başlamasının qarşısını almaq üçün işə salındıqdan sonra reset_req siqnalını verə bilərsiniz. Bu halda, bütün alt sistem təmiz avadanlıq sıfırlaması ilə qarşılaşa bilər. Nios V prosessoru digər FPGA hostları prosessorun yükləmə yaddaşını işə salana qədər qeyri-müəyyən müddətə sıfırlama sorğusu vəziyyətində saxlanılır.
· Sistemin qalan hissəsini pozmadan Nios V prosessorunun nüvəsini sıfırlamalı olduğunuz sistemdə nüvənin cari işini təmiz şəkildə dayandırmaq üçün reset_req siqnalını verə və sistem reset_req_ack siqnalını buraxdıqdan sonra prosessoru sıfırlama vektorundan yenidən işə sala bilərsiniz.
· Xarici host aşağıdakı tapşırıqların icrasını asanlaşdırmaq üçün sıfırlama sorğusu interfeysindən istifadə edə bilər:
— Cari Nios V prosessor proqramını dayandırın.
— Nios V prosessorunun yükləmə yaddaşına yeni proqramı yükləyin.
— Prosessorun yeni proqramı icra etməyə başlamasına icazə verin.
Altera sizə reset_req_ack siqnalının vəziyyətinə nəzarət etmək üçün vaxt aşımı mexanizmini tətbiq etməyi tövsiyə edir. Nios V prosessorunun nüvəsi sonsuz gözləmə vəziyyətinə düşərsə və naməlum səbəbdən dayanırsa, reset_req_ack qeyri-müəyyən müddətə təsdiq edə bilməz. Zaman aşımı mexanizmi sizə imkan verir:
· Bərpa müddətini təyin edin və sistem səviyyəsinin sıfırlanması ilə sistemin bərpasını həyata keçirin.
· Aparat səviyyəsinin sıfırlanmasını həyata keçirin.
2.4.3. Reset IP-ni sıfırlayın
Altera SDM əsaslı cihazlar, əsas struktur məntiqini çoxsaylı sektorlar arasında paylayan paralel, sektor əsaslı arxitekturadan istifadə edir. Altera sizə Reset Release Altera FPGA IP-ni sıfırlama dövrəsinə ilkin girişlərdən biri kimi istifadə etməyi tövsiyə edir. Intel® SDM əsaslı cihazlara Stratix® 10 və AgilexTM cihazları daxildir. Nəzarət blokuna əsaslanan cihazlar bu tələbdən təsirlənmir.
Əlaqədar Məlumat
AN 891: Reset Release Altera FPGA IP-dən istifadə
2.5. Defolt Agentin Təyin edilməsi
Platforma Dizayneri, səhv cavab defolt agenti kimi çıxış edən standart agenti təyin etməyə imkan verir. Təyin etdiyiniz defolt agent ünvan xəritəsinə deşifrə edilməmiş girişlərə cəhd edən hostlar üçün səhv cavab xidməti təqdim edir.
Aşağıdakı ssenarilər deşifrə edilməmiş hadisəni tetikler:
· Avtobus tranzaksiyasının təhlükəsizliyi vəziyyətinin pozulması
· Müəyyən edilməmiş yaddaş bölgəsinə əməliyyat girişi
· İstisna hadisəsi və s.

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 37

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı
726952 | 2025.07.16

Qeyri-müəyyən əməliyyatın defolt agentə yönləndirildiyi və daha sonra səhv cavabı ilə Nios V prosessoruna cavab verdiyi bu cür hadisələri idarə etmək üçün defolt agent təyin edilməlidir.
Əlaqədar Məlumat
· Quartus Prime Pro Edition İstifadəçi Təlimatı: Platforma Dizayneri. Defolt Agentin Təyin edilməsi
· Quartus Prime Pro Edition İstifadəçi Təlimatı: Platforma Dizayneri. Xəta Cavab Slave Altera FPGA IP
· Github – Qsys üçün Əlavə Sıfırlama Komponentləri

2.6. Çap üçün UART Agentinin təyin edilməsi
Çap proqram təminatının sazlanması, həmçinin sisteminizin vəziyyətinin monitorinqi üçün faydalıdır. Altera başlanğıc mesajı, səhv mesajı və proqram təminatının icra gedişatı kimi əsas məlumatları çap etməyi tövsiyə edir.
Aşağıdakı hallarda printf() kitabxana funksiyasından istifadə etməyin: · Printf() kitabxanası heç bir host çıxışı oxumadıqda proqramın dayanmasına səbəb olur.
Bu J-a aiddirTAG Yalnız UART. · printf() kitabxanası böyük həcmdə proqram yaddaşını sərf edir.

2.6.1. Tövbələrin qarşısının alınması JTAG UART

Cədvəl 23. Ənənəvi UART ilə J arasındakı fərqlərTAG UART

UART Tipi Ənənəvi UART

Təsvir
Xarici hostun dinləməsindən asılı olmayaraq seriyalı məlumatları ötürür. Heç bir host seriyalı məlumatları oxumazsa, məlumatlar itirilir.

JTAG UART

Köçürülən məlumatları çıxış buferinə yazır və onu boşaltmaq üçün buferdən oxumaq üçün xarici hosta güvənir.

JTAG UART sürücüsü çıxış buferinin dolduğunu gözləyir. JTAG UART sürücüsü daha çox ötürmə məlumatı yazmadan əvvəl xarici hostun çıxış buferindən oxumasını gözləyir. Bu proses ötürülən məlumatların itirilməsinin qarşısını alır.
Bununla belə, sistemin sazlanması tələb olunmadıqda, məsələn, istehsal zamanı, quraşdırılmış sistemlər J-ə qoşulmuş host PC olmadan yerləşdirilir.TAG UART. Əgər sistem JTAG UART agenti kimi UART, heç bir xarici host qoşulmadığı üçün sistemin dayanmasına səbəb ola bilər.
J tərəfindən dayandırılmasının qarşısını almaq üçünTAG UART, aşağıdakı seçimlərdən istifadə edin:

Nios® V Daxili Prosessor Dizayn Təlimatları 38

Əlaqə göndərin

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı
726952 | 2025.07.16

Cədvəl 24. J. tərəfindən dayandırılmanın qarşısının alınmasıTAG UART

Seçimlər
UART interfeysi və sürücü yoxdur
Digər UART interfeysi və sürücüsündən istifadə edin
qoruyun JTAG UART interfeysi (sürücüsüz)

Hardware İnkişafı zamanı (Platforma Dizaynerində)

Proqram təminatının inkişafı zamanı (board Support Package Redaktorunda)

J-ni çıxarınTAG sistemdən UART

hal.stdin, hal.stdout və hal.stderr-i Yox kimi konfiqurasiya edin.

J-ni əvəz edinTAG UART digər yumşaq ilə konfiqurasiya hal.stdin, hal.stdout və hal.stderr

UART IP

digər yumşaq UART IP ilə.

qoruyun JTAG sistemdə UART

· Şura Dəstək Paketi Redaktorunda hal.stdin, hal.stdout və hal.stderr-i Yox kimi konfiqurasiya edin.
· J-ni söndürünTAG BSP Driver sekmesinde UART sürücüsü.

2.7. JTAG Siqnallar
Nios V prosessorunun debug modulu JTAG ELF proqram təminatının yüklənməsi və proqram təminatının sazlanması üçün interfeys. Dizaynınızı J ilə düzəltdiyiniz zamanTAG interfeys, JTAG TCK, TMS, TDI və TDO siqnalları dizaynın bir hissəsi kimi həyata keçirilir. Dəqiqləşdirən JTAG hər bir Nios V prosessor sistemində siqnal məhdudiyyətləri mühüm sistem dizaynı məsələsidir və düzgünlük və deterministik davranış üçün tələb olunur.
Altera tövsiyə edir ki, istənilən dizaynın sistem saat tezliyi ən azı J-dən dörd dəfə olsunTAG çipdə olan cihazların (OCI) nüvəsinin düzgün işləməsini təmin etmək üçün saat tezliyi.
Oxşar Məlumat · Quartus® Prime Timing Analyzer Kılavuzu: JTAG Siqnallar
Daha ətraflı məlumat üçün JTAG vaxt məhdudiyyətləri qaydaları. · KDB: Niosv-download niyə boru xətti olmayan Nios® V/m prosessoru ilə uğursuz olur
JTAG tezlik 24 MHz yoxsa 16 MHz?
2.8. Platforma Dizayner Sistemi Performansının Optimizasiyası
Platforma Dizayneri Altera FPGA dizaynları üçün sistem qarşılıqlı əlaqəsinin performansını optimallaşdırmaq üçün alətlər təqdim edir.

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 39

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı
726952 | 2025.07.16
Şəkil 25. Optimallaşdırma Examples

keçmişampŞəkildə göstərilən le aşağıdakı addımları nümayiş etdirir:
1. Yerləşdirməklə kritik yolları yüngülləşdirmək üçün Boru Kəməri Körpüsü əlavə edir: a. Təlimat Meneceri və onun agentləri arasında b. Məlumat Meneceri və onun agentləri arasında
2. Hər port müvafiq olaraq Təlimat Menecerinə və Məlumat Menecerinə ayrılmış True Dual port On-Chip RAM tətbiq edin.

Nios® V Daxili Prosessor Dizayn Təlimatları 40

Əlaqə göndərin

2. Quartus Prime Proqram təminatı və Platforma Dizayneri ilə Nios V Prosessor Avadanlıq Sistemi Dizaynı 726952 | 2025.07.16
Mövcud alətlərdən istifadə etmək üsullarını və hər bir həyata keçirmənin üstünlüklərini təqdim edən aşağıdakı əlaqəli bağlantılara baxın.
Əlaqədar Məlumat · Quartus® Prime Pro Edition İstifadəçi Təlimatı: Platforma Dizayneri
Ətraflı məlumat üçün Platforma Dizaynerinin Sistem Performansının Optimizasiyası mövzusuna baxın. · Quartus® Prime Standard Edition İstifadəçi Təlimatı: Platforma Dizayneri Ətraflı məlumat üçün Platforma Dizaynerinin Sistem Performansının Optimizasiyası mövzusuna baxın.

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 41

726952 | 2025.07.16 Rəy Göndər

3. Nios V Prosessor Proqram Sistemi Dizaynı
Bu fəsil Nios V prosessorunun proqram təminatının işlənib hazırlanması prosesini və daxili dizayn sisteminizi inkişaf etdirərkən istifadə edə biləcəyiniz proqram alətlərini təsvir edir. Məzmun bitmə funksiyasını yerinə yetirirview Nios V prosessor proqram sistemini inkişaf etdirməzdən əvvəl.
Şəkil 26. Proqram təminatının dizayn axını
Başlayın

BSP Redaktorundan istifadə edərək Platforma Dizaynerində BSP yaradın

Nios V Command Shell istifadə edərək BSP yaradın
Proqram CMake Build yaradın File Nios V Command Shell istifadə

Qeyd:

BSP və CMake Build tətbiqini idxal edin File
istifadə edərək Nios V Prosessor Tətbiqini yaradın
Intel FPGA üçün RiscFree IDE

İstənilən istifadə edərək Nios V Processor proqramını yaradın
komanda xətti mənbə kodu redaktoru, CMake və Make
əmrlər
Son

Altera sizə proqram təminatının hazırlanması və sazlanması üçün Altera FPGA inkişaf dəsti və ya xüsusi prototip lövhəsindən istifadə etməyi tövsiyə edir. Bir çox periferiya qurğuları və sistem səviyyəli funksiyalar yalnız proqram təminatınız faktiki lövhədə işlədikdə mövcuddur.

© Altera Korporasiyası. Altera, Altera loqosu, `a' loqosu və digər Altera markaları Altera Korporasiyasının ticarət nişanlarıdır. Altera istənilən vaxt xəbərdarlıq etmədən istənilən məhsul və xidmətlərə dəyişiklik etmək hüququnu özündə saxlayır. Altera, Altera tərəfindən yazılı şəkildə açıq şəkildə razılaşdırıldığı hallar istisna olmaqla, burada təsvir edilən hər hansı məlumatın, məhsulun və ya xidmətin tətbiqi və ya istifadəsindən irəli gələn heç bir məsuliyyət və ya öhdəlik götürmür. Altera müştərilərinə hər hansı dərc edilmiş məlumata etibar etməzdən və məhsul və ya xidmətlər üçün sifariş verməzdən əvvəl cihazın texniki xüsusiyyətlərinin ən son versiyasını əldə etmələri tövsiyə olunur. *Başqa adlar və brendlər başqalarının mülkiyyəti kimi iddia oluna bilər.

3. Nios V Prosessor Proqram Sistemi Dizaynı 726952 | 2025.07.16
3.1. Nios V Prosessor Proqram təminatının İnkişafı axını
3.1.1. Şuraya Dəstək Paketi Layihəsi
Nios V Board Support Package (BSP) layihəsi sistemə xüsusi dəstək kodunu ehtiva edən ixtisaslaşmış kitabxanadır. BSP Nios V prosessorunun aparat sistemində bir prosessor üçün fərdiləşdirilmiş proqram təminatının işləmə müddəti mühitini təmin edir.
Quartus Prime proqramı, BSP-nin davranışını idarə edən parametrləri dəyişdirmək üçün Nios V Board Support Package Redaktoru və niosv-bsp kommunal alətləri təqdim edir.
BSP aşağıdakı elementləri ehtiva edir: · Aparat abstraksiya təbəqəsi · Cihaz drayverləri · Əlavə proqram paketləri · Əlavə real vaxt əməliyyat sistemi
3.1.2. Tətbiq Layihəsi
Nios VC/C++ proqram layihəsi aşağıdakı xüsusiyyətlərə malikdir: · Mənbə kodu toplusundan və CMakeLists.txt-dən ibarətdir.
— CMakeLists.txt mənbə kodunu tərtib edir və bir .elf yaratmaq üçün onu BSP və bir və ya bir neçə əlavə kitabxana ilə əlaqələndirir. file
· Mənbələrdən biri files main() funksiyasını ehtiva edir. · Kitabxanalarda və BSP-lərdə funksiyaları çağıran kodu ehtiva edir.
Altera Tətbiq CMakeLists.txt yaratmaq üçün Quartus Prime proqram yardımçı alətlərində niosv-app yardımçı aləti və Eclipse əsaslı mühitdə mənbə kodunu dəyişdirmək üçün Altera FPGA-lar üçün RiscFree IDE təmin edir.
3.2. Altera FPGA Daxili İnkişaf Alətləri
Nios V prosessoru proqram təminatının inkişafı üçün aşağıdakı alətləri dəstəkləyir: · Qrafik İstifadəçi İnterfeysi (GUI) – Qrafik inkişaf alətləri.
həm Windows*, həm də Linux* Əməliyyat Sistemləri (ƏS). — Nios V Board Dəstək Paketi Redaktoru (Nios V BSP Redaktoru) — Altera FPGA-lar üçün Ashling RiscFree IDE · Komanda Xətti Alətləri (CLI) – Nios V Command Shell-dən yaradılmış inkişaf alətləri. Hər bir alət əmr satırından əldə edilə bilən yardım şəklində öz sənədlərini təqdim edir. Nios V Command Shell-i açın və aşağıdakı əmri yazın: - kömək etmək view yardım menyusu. — Nios V Utilities Tools — File Format Dönüştürmə Alətləri - Digər Utilitlər Alətləri

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 43

3. Nios V Prosessor Proqram Sistemi Dizaynı 726952 | 2025.07.16

Cədvəl 25. GUI Alətləri və Komanda Xətti Alətləri Tapşırıqlarının Xülasəsi

Tapşırıq

GUI Aləti

Komanda xətti aləti

BSP yaradılması

Nios V BSP redaktoru

· Quartus Prime Pro Edition proqram təminatında: niosv-bsp -c -s=<.qsys file> -t= [OPTIONS] settings.bsp
· Quartus Prime Standard Edition proqram təminatında: niosv-bsp -c -s=<.sopcinfo file> -t= [OPTIONS] settings.bsp

Mövcud .bsp istifadə edərək BSP yaradılması file
BSP-nin yenilənməsi

Nios V BSP Redaktoru Nios V BSP Redaktoru

niosv-bsp -g [OPTIONS] settings.bsp niosv-bsp -u [OPTIONS] settings.bsp

BSP-nin yoxlanılması

Nios V BSP redaktoru

niosv-bsp -q -E= [OPTIONS] settings.bsp

Tətbiqin yaradılması

–

niosv-app -a= -b= -s= files kataloqu> [SEÇİMLƏR]

İstifadəçi kitabxanasının yaradılması

–

niosv-app -l= -s= files kataloqu> -p= [SEÇİMLƏR]

Proqramın dəyişdirilməsi İstifadəçi kitabxanasının dəyişdirilməsi Proqramın qurulması

Altera FPGA-lar üçün RiscFree IDE
Altera FPGA-lar üçün RiscFree IDE
Altera FPGA-lar üçün RiscFree IDE

İstənilən əmr xətti mənbə redaktoru
İstənilən əmr xətti mənbə redaktoru
· etmək · etmək

İstifadəçi kitabxanasının qurulması

Altera FPGA-lar üçün RiscFree IDE

· etmək · etmək

ELF tətbiqi endirilir
.elf çevrilməsi file

Altera FPGA-lar üçün RiscFree IDE
–

niosv-yükləyin
· elf2flash · elf2hex

Əlaqədar Məlumat
Altera FPGAs İstifadəçi Təlimatı üçün Ashling RiscFree İnteqrasiya edilmiş İnkişaf Mühiti (IDE)

3.2.1. Nios V Processor Board Dəstək Paketi Redaktoru
Siz aşağıdakı vəzifələri yerinə yetirmək üçün Nios V prosessor BSP Redaktorundan istifadə edə bilərsiniz: · Nios V prosessoru BSP layihəsini yaradın və ya dəyişdirin · Parametrləri, əlaqələndirici bölgələri və bölmə xəritələrini redaktə edin · Proqram paketlərini və cihaz drayverlərini seçin.
BSP Redaktorunun imkanlarına niosv-bsp utilitlərinin imkanları daxildir. BSP Redaktorunda yaradılan hər hansı bir layihə, həmçinin komanda xətti yardım proqramlarından istifadə etməklə yaradıla bilər.

Nios® V Daxili Prosessor Dizayn Təlimatları 44

Əlaqə göndərin

3. Nios V Prosessor Proqram Sistemi Dizaynı 726952 | 2025.07.16

Qeyd:

Quartus Prime Standard Edition proqramı üçün BSP Redaktor GUI-ni işə salmaq üçün addımlar üçün AN 980: Nios V Prosessor Quartus Prime Proqram Dəstəyinə baxın.

BSP Redaktorunu işə salmaq üçün bu addımları yerinə yetirin: 1. Platforma Dizaynerini açın və gedin File menyu.
a. Mövcud BSP parametrini açmaq üçün file, Aç... klikləyin b. Yeni BSP yaratmaq üçün New BSP… klikləyin 2. BSP Redaktor nişanını seçin və müvafiq təfərrüatları təqdim edin.

Şəkil 27. BSP Redaktorunu işə salın

Əlaqədar Məlumat AN 980: Nios V Prosessor Quartus Prime Proqram Dəstəyi
3.2.2. Altera FPGA-lar üçün RiscFree IDE
Altera FPGAs üçün RiscFree IDE Nios V prosessoru üçün Eclipse əsaslı IDE-dir. Altera sizə aşağıdakı səbəblərə görə bu IDE-də Nios V prosessor proqramını inkişaf etdirməyi tövsiyə edir: · Xüsusiyyətlər Nios V ilə uyğun olmaq üçün hazırlanmış və təsdiq edilmişdir.
prosessor qurma axını. · Sizə imkan verən bütün lazımi alətlər zəncirləri və köməkçi alətlərlə təchiz edilmişdir
Nios V prosessorunun inkişafına asanlıqla başlamaq üçün.
Əlaqədar Məlumat Altera FPGAs İstifadəçi Təlimatı üçün Ashling RiscFree İnteqrasiya edilmiş İnkişaf Mühiti (IDE)
3.2.3. Nios V Utilities Alətləri
Siz Nios V proqramlarını əmr sətirində yazılan və ya skriptə daxil edilmiş əmrlərlə yarada, dəyişdirə və qura bilərsiniz. Bu bölmədə təsvir edilən Nios V komanda xətti alətləri /niosv/bin kataloqu.

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 45

3. Nios V Prosessor Proqram Sistemi Dizaynı 726952 | 2025.07.16

Cədvəl 26. Nios V Utilities Tools

Komanda xətti alətləri

Xülasə

niosv-app niosv-bsp niosv-download niosv-shell niosv-stack-report

Proqram layihəsi yaratmaq və konfiqurasiya etmək.
BSP parametrlərini yaratmaq və ya yeniləmək üçün file və BSP yaradın files. ELF yükləmək üçün file Nios® V prosessoruna.
Nios V Command Shell-i açmaq üçün. Yığın və ya yığın istifadəsi üçün tətbiqinizdə əlçatan qalan yaddaş sahəsi haqqında sizə məlumat vermək üçün .elf.

3.2.4. File Format çevirmə alətləri

File məlumatların bir yardım proqramından digərinə ötürülməsi zamanı formatın çevrilməsi bəzən zəruri olur. The file formata çevirmə vasitələri var
proqram quraşdırma kataloqu>/niosv/bin kataloqu.

Cədvəl 27. File Format çevirmə alətləri

Komanda xətti alətləri elf2flash elf2hex

Xülasə .elf-i tərcümə etmək üçün file flash yaddaş proqramlaşdırması üçün .srec formatına. .elf tərcümə etmək file yaddaşın işə salınması üçün .hex formatına.

3.2.5. Digər Utilitlər Alətləri

Nios V prosessor əsaslı sistem qurarkən aşağıdakı əmr xətti alətlərinə ehtiyacınız ola bilər. Bu komanda xətti alətləri ya Intel tərəfindən təmin edilir /quartus/bin və ya əldə edilmişdir
açıq mənbə alətləri.

Cədvəl 28. Digər Komanda xətti alətləri

Komanda xətti alətləri

Növ

Xülasə

juart-terminal

Intel tərəfindən təmin edilmişdir

stdout və stderr-ə nəzarət etmək və Nios® V prosessoruna giriş təmin etmək
stdin vasitəsilə alt sistem. Bu alət yalnız JTAG Nios® V prosessoruna qoşulduqda UART IP.

openocd

OpenOCD-nin icrası üçün Intel tərəfindən təmin edilmişdir.

openocd-cfg-gen

Intel tərəfindən təmin edilmişdir · OpenOCD konfiqurasiyasını yaratmaq üçün file. · J göstərmək üçünTAG zəncir cihazı indeksi.

Nios® V Daxili Prosessor Dizayn Təlimatları 46

Əlaqə göndərin

726952 | 2025.07.16 Rəy Göndər
4. Nios V Prosessorunun Konfiqurasiyası və Yükləmə Həlləri
Siz Nios V prosessorunu müxtəlif yaddaş yerlərindən proqramı yükləmək və icra etmək üçün konfiqurasiya edə bilərsiniz. Yükləmə yaddaşı Quad Serial Peripheral Interface (QSPI) flash, On-Chip Memory (OCRAM) və ya Tightly Coupled Memory (TCM).
Əlaqədar Məlumat · Gücləndirmə Tətikləri Şərtləri səhifə 193 · Gücləndirmə Tətikləri
Gücləndirici tetikler haqqında ətraflı məlumat üçün.
4.1. Giriş
Nios V prosessoru iki növ yükləmə prosesini dəstəkləyir: · Alt_load() funksiyasından istifadə edərək Yerində İcra (XIP) · Yükləyici surətçıxarma vasitəsi ilə RAM-a kopyalanan proqram. Nios V daxili proqramların inkişafı aparat abstraksiya qatına (HAL) əsaslanır. HAL, yükləmə zamanı yükləmə yaddaşından müvafiq əlaqələndirici bölmələri onların işləmə vaxtı yerinə köçürən kiçik yükləmə yükləyici proqramı (yükləmə surəti kimi də tanınır) təmin edir. Siz Board Support Package (BSP) Redaktor parametrlərini manipulyasiya etməklə proqram və məlumat yaddaşının işləmə vaxtı yerlərini təyin edə bilərsiniz. Bu bölmə aşağıdakıları təsvir edir: · Nios V prosessor sisteminizi aşağıdakı tələblərə uyğun yükləyən Nios V prosessorunun yükləmə surəti
yükləmə yaddaşı seçimi · Nios V prosessorunun yükləmə variantları və ümumi axını · Seçilmiş yükləmə yaddaşı üçün Nios V proqramlaşdırma həlləri
4.2. Tətbiqləri əlaqələndirmək
Nios V prosessor layihəsini yaratdığınız zaman BSP Redaktoru əlaqəli iki əlaqələndirici yaradır files: · linker.x: Bağlayıcı əmri file yaradılan tətbiqin olmasıfile istifadə edir
.elf binarını yaratmaq üçün file. · linker.h: Bağlayıcı yaddaş planı haqqında məlumat ehtiva edir. BSP layihəsində etdiyiniz bütün linker parametrləri dəyişiklikləri bu iki əlaqələndiricinin məzmununa təsir edir files. Hər bir Nios V prosessor tətbiqi aşağıdakı linker bölmələrini ehtiva edir:
© Altera Korporasiyası. Altera, Altera loqosu, `a' loqosu və digər Altera markaları Altera Korporasiyasının ticarət nişanlarıdır. Altera istənilən vaxt xəbərdarlıq etmədən istənilən məhsul və xidmətlərə dəyişiklik etmək hüququnu özündə saxlayır. Altera, Altera tərəfindən yazılı şəkildə açıq şəkildə razılaşdırıldığı hallar istisna olmaqla, burada təsvir edilən hər hansı məlumatın, məhsulun və ya xidmətin tətbiqi və ya istifadəsindən irəli gələn heç bir məsuliyyət və ya öhdəlik götürmür. Altera müştərilərinə hər hansı dərc edilmiş məlumata etibar etməzdən və məhsul və ya xidmətlər üçün sifariş verməzdən əvvəl cihazın texniki xüsusiyyətlərinin ən son versiyasını əldə etmələri tövsiyə olunur. *Başqa adlar və brendlər başqalarının mülkiyyəti kimi iddia oluna bilər.

4. Nios V Prosessorunun Konfiqurasiyası və Yükləmə Həlləri 726952 | 2025.07.16

Cədvəl 29. Bağlayıcı bölmələr

.mətn

Bağlayıcı bölmələr

.rodata

.rwdata

.bss

.yığın

.stack

Təsvirlər İcra edilə bilən kod. Proqramın icrasında istifadə olunan hər hansı bir yalnız oxunuş məlumatı. Proqramın icrasında istifadə olunan oxu-yazma məlumatlarını saxlayır. Başlanmamış statik məlumatları ehtiva edir. Dinamik olaraq ayrılmış yaddaşı ehtiva edir. Funksiya çağırış parametrlərini və digər müvəqqəti məlumatları saxlayır.

Siz .elf-ə əlavə əlaqələndirici bölmələr əlavə edə bilərsiniz file xüsusi kodu və məlumatları saxlamaq üçün. Bu əlaqələndirici bölmələr fiziki yaddaş qurğuları və ünvanları ilə uyğunlaşmaq üçün müəyyən edilmiş adlandırılmış yaddaş bölgələrində yerləşdirilir. Varsayılan olaraq, BSP Redaktor avtomatik olaraq bu əlaqələndirici bölmələri yaradır. Bununla belə, müəyyən bir tətbiq üçün əlaqələndirici bölmələrə nəzarət edə bilərsiniz.

4.2.1. Əlaqədar Davranış
Bu bölmə BSP Redaktorunun defolt əlaqə davranışını və əlaqələndirmə davranışına necə nəzarət etməyi təsvir edir.

4.2.1.1. Defolt BSP Bağlantısı
BSP konfiqurasiyası zamanı alətlər avtomatik olaraq aşağıdakı addımları yerinə yetirir:
1. Yaddaş regionunun adlarını təyin edin: Hər bir sistem yaddaş cihazına ad təyin edin və hər adı əlaqələndiriciyə əlavə edin file yaddaş bölgəsi kimi.
2. Ən böyük yaddaşı tapın: Bağlayıcıda ən böyük oxuma-yazma yaddaş bölgəsini müəyyən edin file.
3. Bağlayıcı bölmələri təyin edin: Defolt əlaqələndirici bölmələri (.text, .rodata, .rwdata, .bss, .heap və .stack) əvvəlki addımda müəyyən edilmiş yaddaş bölgəsinə yerləşdirin.
4. Yazın files: linker.x və linker.h yazın files.
Tipik olaraq, əlaqələndirici bölmənin ayrılması sxemi proqram təminatının hazırlanması prosesi zamanı işləyir, çünki yaddaş kifayət qədər böyük olduqda tətbiqin işləməsinə zəmanət verilir.
Defolt əlaqələndirmə davranışı üçün qaydalar Altera tərəfindən yaradılmış Tcl skriptlərində bsp-set-defaults.tcl və bsp-linker-utils.tcl mövcuddur. /niosv/scripts/bsp-defaults kataloqu. Niosv-bsp əmri bu skriptləri işə salır. Bu skriptləri birbaşa dəyişdirməyin.

Nios® V Daxili Prosessor Dizayn Təlimatları 48

Əlaqə göndərin

4. Nios V Prosessorunun Konfiqurasiyası və Yükləmə Həlləri 726952 | 2025.07.16

4.2.1.2. Konfiqurasiya edilə bilən BSP Bağlantısı
Siz BSP Redaktorunun Bağlayıcı Skript nişanında standart əlaqələndirmə davranışını idarə edə bilərsiniz. Aşağıdakı üsullardan istifadə edərək əlaqələndirici skriptlə manipulyasiya edin: · Yaddaş regionu əlavə edin: Yaddaş bölgəsinin adını fiziki yaddaş cihazı ilə əlaqələndirir. · Bölmənin xəritəsini əlavə edin: Bölmə adını yaddaş bölgəsinə xəritələşdirir. BSP
Redaktor sizə imkan verir view dəyişikliklərdən əvvəl və sonra yaddaş xəritəsi.

4.3. Nios V Prosessorunun Yükləmə Metodları

Altera FPGA cihazlarında Nios V prosessorunu yükləmək üçün bir neçə üsul var. Nios V prosessorunu işə salma üsulları flash yaddaş seçiminə və cihaz ailələrinə görə dəyişir.

Cədvəl 30. Müvafiq yükləmə seçimləri ilə dəstəklənən flash yaddaşlar

Dəstəklənən Yükləmə Yaddaşları

Cihaz

On-Chip Flash (Daxili konfiqurasiya üçün)

Yalnız maksimum 10 cihaz (On-Chip Flash IP ilə)

Ümumi Məqsədli QSPI Flash (yalnız istifadəçi məlumatları üçün)

Bütün dəstəklənən FPGA cihazları (Ümumi Serial Flash İnterfeysi FPGA IP ilə)

QSPI Flash konfiqurasiyası (Aktiv Serial konfiqurasiyası üçün)

Nəzarət bloku əsasında
cihazlar (Generic ilə
Serial Flash İnterfeys Intel FPGA IP)(2)

Nios V Prosessorunun Yükləmə Metodları

Tətbiqin İcra Zamanı Yeri

Yükləmə Kopirayteri

Nios V prosessor proqramı On-Chip Flash-dan yerində icra olunur

On-Chip Flash (XIP) + OCRAM/ Xarici RAM (yazıla bilən məlumat bölmələri üçün)

alt_load() funksiyası

Nios V prosessor tətbiqi yükləmə surətçıxarma vasitəsi ilə On-Chip Flash-dan RAM-a kopyalanır

OCRAM/Xarici RAM

GSFI vasitəsilə Bootloader-in təkrar istifadəsi

Nios V prosessor tətbiqi ümumi təyinatlı QSPI flaşından yerinə yetirilir

Ümumi təyinatlı QSPI flash (XIP) + OCRAM/ Xarici RAM (yazıla bilən məlumat bölmələri üçün)

alt_load() funksiyası

Nios V prosessor tətbiqi ümumi təyinatlı QSPI flaşından yükləmə surətini çıxaran cihazdan istifadə edərək RAM-a kopyalanır

OCRAM/Xarici RAM

GSFI vasitəsilə yükləyici

Nios V prosessor proqramı QSPI flash konfiqurasiyasından yerində icra olunur

Konfiqurasiya QSPI flash (XIP) + OCRAM/ Xarici RAM (yazıla bilən məlumat bölmələri üçün)

alt_load() funksiyası

Nios V prosessor tətbiqi QSPI flash konfiqurasiyasından yükləmə surətçıxarıcısından istifadə edərək RAM-a kopyalandı

GSFI vasitəsilə OCRAM/ Xarici RAM Yükləyicisi davam etdi…

(2) Cihaz siyahısı üçün AN 980: Nios V Prosessor Quartus Prime Proqram Dəstəyinə baxın.

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 49

4. Nios V Prosessorunun Konfiqurasiyası və Yükləmə Həlləri 726952 | 2025.07.16

Dəstəklənən Yükləmə Yaddaşları
Çipli Yaddaş (OCRAM) Sıx Birləşdirilmiş Yaddaş (TCM)

Cihaz
SDM əsaslı cihazlar (Mailbox Client Intel FPGA IP ilə). (2)
Bütün dəstəklənən Altera FPGA cihazları (2)
Bütün dəstəklənən Altera FPGA cihazları(2)

Nios V Prosessorunun Yükləmə Metodları
Nios V prosessor tətbiqi QSPI flash konfiqurasiyasından yükləmə surətçıxarıcısından istifadə edərək RAM-a kopyalandı
Nios V prosessor proqramı OCRAM-dan yerində icra olunur
Nios V prosessor proqramı TCM-dən yerində icra olunur

Tətbiqin İcra Zamanı Yeri

Yükləmə Kopirayteri

SDM vasitəsilə OCRAM/ Xarici RAM Yükləyicisi

OCRAM

alt_load() funksiyası

Təlimat TCM (XIP) Yoxdur + Data TCM (yazıla bilən məlumat bölmələri üçün)

Şəkil 28. Nios V Processor Boot Flow

Sıfırlayın

Prosessor vektoru sıfırlamaq üçün sıçrayır (yükləmə kodunun başlanğıcı)

Tətbiq kodu başqa yaddaş yerinə kopyalana bilər (yükləmə seçimlərindən asılı olaraq)
Yükləmə kodu prosessoru işə salır

Yükləmə seçimlərindən asılı olaraq, yükləmə kodu məlumat/kod üçün ilkin dəyərləri başqa yaddaş sahəsinə köçürə bilər (alt_load)
Yükləmə kodu proqram kodunu və məlumat yaddaşını işə salır
Yükləmə kodu HAL sürücüləri (alt_main) ilə bütün sistem periferiyalarını işə salır.
Əsas giriş
Əlaqədar Məlumat · Ümumi Serial Flash İnterfeysi Altera FPGA IP İstifadəçi Təlimatı
Nios® V Daxili Prosessor Dizayn Təlimatları 50

Əlaqə göndərin

4. Nios V Prosessorunun Konfiqurasiyası və Yükləmə Həlləri 726952 | 2025.07.16
· Poçt qutusu Client Altera FPGA IP İstifadəçi Təlimatı · AN 980: Nios V Prosessor Quartus Prime Proqram Dəstəyi
4.4. Nios V Prosessorunun Yükləmə Metodlarına Giriş
Nios V prosessor sistemləri prosessorun tətbiq proqramını icra etməyə başlamazdan əvvəl proqram şəkillərinin sistem yaddaşında konfiqurasiya edilməsini tələb edir. Defolt əlaqələndirici bölmələr üçün Bağlayıcı Bölmələrə baxın.
BSP Redaktoru aşağıdakı funksiyaları yerinə yetirən əlaqələndirici skript yaradır: · Prosessor proqramının əlaqələndirici parametrlərinə uyğun olaraq əlaqələndirilməsini təmin edir.
BSP redaktoru və proqram təminatının yaddaşda harada yerləşdiyini müəyyənləşdirir. · Prosessorun kod bölgəsini yaddaş komponentinə uyğun olaraq yerləşdirir
təyin edilmiş yaddaş komponentləri.
Aşağıdakı bölmə mövcud Nios V prosessorunu yükləmə üsullarını qısaca təsvir edir.
4.4.1. Nios V Prosessor Proqramı Boot Flash-dan yerində icra olunur
Altera flaş nəzarətçiləri elə dizayn etmişdir ki, yükləmə flash ünvan sahəsi sistem sıfırlandıqdan sonra yaddaş nəzarətçi və ya yaddaş cihazlarını işə salmağa ehtiyac olmadan Nios V prosessoruna dərhal daxil ola bilər. Bu, Nios V prosessoruna kodu başqa bir yaddaş növünə köçürmək üçün yükləmə surətini çıxarmadan birbaşa yükləmə cihazlarında saxlanan proqram kodunu icra etməyə imkan verir. Flaş nəzarətçiləri bunlardır: · On-Chip Flash IP ilə On-Chip Flash (yalnız MAX® 10 cihazında) · Ümumi Serial Flaş İnterfeysi IP ilə ümumi təyinatlı QSPI flash · Ümumi Serial Flaş İnterfeysi IP ilə konfiqurasiya QSPI flash (MAX 10 istisna olmaqla)
qurğular)
Nios V prosessor proqramı yükləmə flaşından yerində icra edildikdə, BSP Redaktoru aşağıdakı funksiyaları yerinə yetirir: · .text linker bölmələrini yükləmə flash yaddaşı bölgəsinə təyin edir. · .bss,.rodata, .rwdata, .stack və .heap əlaqələndirici bölmələrini RAM-a təyin edir
yaddaş bölgəsi. Sistem sıfırlandıqdan sonra məlumat bölmələrini (.rodata, .rwdata,, .exceptions) RAM-a köçürmək üçün BSP Parametrlərində alt_load() funksiyasını aktivləşdirməlisiniz. Kod bölməsi (.text) yükləmə flash yaddaş bölgəsində qalır.
Əlaqədar Məlumat · Ümumi Serial Flaş İnterfeysi Altera FPGA IP İstifadəçi Təlimatı · Altera MAX 10 İstifadəçi Flash Yaddaş İstifadəçi Təlimatı
4.4.1.1. alt_load()
BSP Redaktorundan istifadə edərək HAL kodunda alt_load() funksiyasını aktivləşdirə bilərsiniz.
Yerində yükləmə axınında istifadə edildikdə, alt_load() funksiyası aşağıdakı vəzifələri yerinə yetirir:

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 51

4. Nios V Prosessorunun Konfiqurasiyası və Yükləmə Həlləri 726952 | 2025.07.16

· BSP parametrləri əsasında yaddaş bölmələrini RAM-a köçürən mini yükləmə surəti kimi işləyir.
· Məlumat bölmələrini (.rodata, .rwdata, .exceptions) RAM-a kopyalayır, lakin kod bölmələrini (.text) deyil. Bu bölmə RAM istifadəsini minimuma endirməyə kömək edir, lakin kodun icra performansını məhdudlaşdıra bilər, çünki flash yaddaşa giriş çipli RAM-a daxil olmaqdan daha yavaşdır.

Aşağıdakı cədvəl BSP Redaktorunun parametrlərini və funksiyalarını sadalayır:

Cədvəl 31. BSP Redaktor Parametrləri
BSP Redaktor Parametrləri hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Funksiya alt_load() funksiyasını aktivləşdirir. alt_load() .rodata bölməsini RAM-a köçürür. alt_load() .rwdata bölməsini RAM-a köçürür. alt_load() .exceptions bölməsini RAM-a köçürür.

4.4.2. Nios V Prosessor Proqramı Boot Copier istifadə edərək Boot Flash-dan RAM-a kopyalandı
Nios V prosessoru və HAL, əksər Nios V prosessor proqramları üçün kifayət qədər funksionallığı təmin edən və Nios V proqram təminatının inkişaf axını ilə həyata keçirmək üçün əlverişli olan yükləmə surətini çıxaran cihazı ehtiva edir.
Tətbiq yükləmə surətçıxarıcısından istifadə etdikdə, bütün əlaqələndirici bölmələri ( .text, .heap , .rwdata, .rodata, .bss, .stack) daxili və ya xarici RAM-a təyin edir. Nios V prosessor proqramını yükləmə flaşından icra üçün daxili və ya xarici RAM-a köçürmək üçün yükləmə surətçisindən istifadə icra performansını yaxşılaşdırmağa kömək edir.
Bu yükləmə seçimi üçün Nios V prosessoru sistem sıfırlandıqdan sonra yükləmə surətini çıxaran proqram təminatını icra etməyə başlayır. Proqram proqramı yükləmə flaşından daxili və ya xarici RAM-a kopyalayır. Proses başa çatdıqdan sonra Nios V prosessoru proqram nəzarətini tətbiqə ötürür.

Qeyd:

Əgər yükləmə surətçisi flaşdadırsa, o zaman alt_load() funksiyasını çağırmağa ehtiyac yoxdur, çünki onların hər ikisi eyni məqsədə xidmət edir.

4.4.2.1. Ümumi Serial Flash İnterfeysi vasitəsilə Nios V Prosessor Yükləyicisi
GSFI vasitəsilə Bootloader, idarəetmə blokuna əsaslanan cihazlarda QSPI fləş yaddaşını dəstəkləyən Nios V prosessorlu yükləmə surətidir. GSFI vasitəsilə Bootloader aşağıdakı funksiyaları ehtiva edir:
· Qeyri-sabit yaddaşda proqram təminatının yerini müəyyən edir.
· Proqram tətbiqi şəklini paketdən çıxarır və RAM-a köçürür.
· Kopyalama tamamlandıqdan sonra prosessorun icrasını avtomatik olaraq RAM-dakı proqram koduna keçir.

Nios® V Daxili Prosessor Dizayn Təlimatları 52

Əlaqə göndərin

4. Nios V Prosessorunun Konfiqurasiyası və Yükləmə Həlləri 726952 | 2025.07.16

Yükləmə şəkli yükləmə surətçisindən dərhal sonra yerləşir. Nios V prosessorunun yükləmə kopiyasının başlanğıcına ofset nöqtələrini sıfırlamasını təmin etməlisiniz. Şəkil: Bootloader ilə QSPI Flash üçün GSFI vasitəsilə GSFI yaddaş xəritəsi ilə QSPI Flash üçün GSFI vasitəsilə Bootloader üçün yaddaş xəritəsi, yükləmə surətini çıxaran cihazdan istifadə edərkən QSPI flash üçün flash yaddaş xəritəsini göstərir. Bu yaddaş xəritəsi fləş yaddaş yaddaşında FPGA şəklini və proqram təminatını saxladığını nəzərdə tutur.

Cədvəl 32. Nios V Processor Core üçün GSFI vasitəsilə yükləyici

Nios V prosessor nüvəsi
Nios V/m prosessoru

GSFI vasitəsilə yükləyici File Məkan
/niosv/components/bootloader/ niosv_m_bootloader.srec

Nios V/g prosessoru

/niosv/components/bootloader/ niosv_g_bootloader.srec

Şəkil 29. GSFI vasitəsilə Bootloader ilə QSPI Flash üçün Yaddaş Xəritəsi

Müştəri Məlumatı (*.hex)

Tətbiq kodu

Qeyd:

Vektor Ofsetini Sıfırlayın

Yükləmə Kopirayteri

0x01E00000

FPGA Şəkli (*.sof)

0x00000000

1. Yaddaş xəritəsinin başlanğıcında FPGA təsviri, onun ardınca yükləyici surətçıxarıcı və proqram kodundan ibarət məlumatınız var.
2. Siz Platform Designer-də Nios V prosessorunun sıfırlama ofsetini təyin etməli və onu yükləmə surətçıxarma maşınının başlanğıcına yönəltməlisiniz.
3. FPGA şəklinin ölçüsü məlum deyil. Siz yalnız Quartus Prime layihəsinin tərtibindən sonra dəqiq ölçüsü bilə bilərsiniz. Altera FPGA şəklinin ölçüsü üçün yuxarı həddi təyin etməlisiniz. məsələnampƏgər FPGA şəklinin ölçüsünün 0x01E00000-dən az olduğu təxmin edilirsə, Platforma Dizaynerində Sıfırlama Ofsetini 0x01E00000 olaraq təyin edin ki, bu da yükləmə surətinin başlanğıcıdır.
4. Yaxşı dizayn təcrübəsi proqram təminatının yeniləndiyi halda FPGA təsvirinin qismən silinməməsini təmin etmək üçün flaş sektorunun sərhədində sıfırlama vektor ofsetinin təyin edilməsindən ibarətdir.

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 53

4. Nios V Prosessorunun Konfiqurasiyası və Yükləmə Həlləri 726952 | 2025.07.16

4.4.2.2. Secure Device Manager vasitəsilə Nios V Processor Bootloader
Secure Device Manager (SDM) vasitəsilə Bootloader, prosessorun yüklənməsi üçün Mailbox Client Altera FPGA IP HAL sürücüsündən istifadə edən HAL proqram kodudur. Nios V prosessorunu yükləmək üçün SDM əsaslı cihazlarda QSPI flash konfiqurasiyasından istifadə edərkən Altera bu yükləyici tətbiqini tövsiyə edir.
Sistem sıfırlandıqdan sonra Nios V prosessoru əvvəlcə kiçik çip yaddaşından SDM vasitəsilə Bootloader-i işə salır və Mailbox Client IP-dən istifadə edərək QSPI flash konfiqurasiyası ilə əlaqə saxlamaq üçün SDM vasitəsilə Bootloader-i icra edir.
SDM vasitəsilə Bootloader aşağıdakı vəzifələri yerinə yetirir: · QSPI flash konfiqurasiyasında Nios V proqramını tapır. · Nios V proqramını çipdəki RAM və ya xarici RAM-a köçürür. · Prosessorun icrasını çipdə olan RAM daxilində Nios V proqramına keçir və ya
xarici RAM.
Proses başa çatdıqdan sonra, SDM vasitəsilə Bootloader proqram nəzarətini istifadəçi proqramına ötürür. Altera, SDM vasitəsilə Bootloader üçün Yaddaş Təşkilatında qeyd edildiyi kimi yaddaş təşkilatını tövsiyə edir.
Şəkil 30. SDM Process Flow vasitəsilə yükləyici

Konfiqurasiya

Flaş

Nios V Proqram təminatı

SDM

SDM Əsaslı FPGA Cihazı

Poçt qutusu müştəri IP

FPGA Logic Nios V

4 Xarici RAM
Nios V Proqram təminatı

On-Chip 4

EMIF

RAM

On-Chip Yaddaş

Nios V

Proqram təminatı

SDM vasitəsilə yükləyici

1. Nios V prosessoru Bootloader-i çip yaddaşından SDM vasitəsilə idarə edir.
2. SDM vasitəsilə yükləyici konfiqurasiya flaşı ilə əlaqə qurur və Nios V proqramını tapır.
3. SDM vasitəsilə yükləyici Nios V proqramını Konfiqurasiya Flaşından çipdə olan RAM / xarici RAM-a köçürür.
4. SDM vasitəsilə yükləyici Nios V prosessorunun icrasını çipdə olan RAM/xarici RAM-da Nios V proqramına keçir.

4.4.3. Nios V Prosessor Tətbiqi OCRAM-dan yerində icra olunur
Bu üsulda Nios V prosessorunun sıfırlama ünvanı çip yaddaşının (OCRAM) əsas ünvanına təyin edilir. Tətbiq binar (.hex) file Aparat dizaynı Quartus Prime proqram təminatında tərtib edildikdən sonra FPGA konfiqurasiya edildikdə OCRAM-a yüklənir. Nios V prosessoru sıfırlandıqdan sonra proqram icraya başlayır və giriş nöqtəsinə şaxələnir.

Nios® V Daxili Prosessor Dizayn Təlimatları 54

Əlaqə göndərin

4. Nios V Prosessorunun Konfiqurasiyası və Yükləmə Həlləri 726952 | 2025.07.16

Qeyd:

· OCRAM-dan Yerində İcrası yükləmə surətini tələb etmir, çünki Nios V prosessor tətbiqi sistem sıfırlanarkən artıq mövcuddur.
· Altera bu yükləmə metodu üçün alt_load() funksiyasını işə salmağı tövsiyə edir ki, FPGA cihazının şəklini yenidən konfiqurasiya etmədən quraşdırılmış proqram sıfırlandıqda eyni şəkildə davransın.
· Sistem sıfırlandıqdan sonra .rwdata bölməsini köçürmək üçün BSP Parametrlərində alt_load() funksiyasını aktiv etməlisiniz. Bu metodda proqramın icrası zamanı üzərinə yazılmanın qarşısını almaq üçün başlanğıc dəyişənlər üçün ilkin qiymətlər müvafiq dəyişənlərdən ayrı saxlanılır.

4.4.4. Nios V Prosessor Tətbiqi TCM-dən Yerində İcra olunur
Yerində icra üsulu Nios V prosessorunun sıfırlama ünvanını sıx birləşdirilmiş yaddaşın (TCM) əsas ünvanına təyin edir. Tətbiq binar (.hex) file Quartus Prime proqram təminatında aparat dizaynını tərtib etdikdən sonra FPGA-nı konfiqurasiya etdiyiniz zaman TCM-ə yüklənir. Nios V prosessoru sıfırlandıqdan sonra proqram icraya başlayır və giriş nöqtəsinə şaxələnir.

Qeyd:

TCM-dən Yerində İcra proqramı yükləmə surətini tələb etmir, çünki Nios V prosessor tətbiqi sistem sıfırlanarkən artıq mövcuddur.

4.5. Nios V Prosessorunun On-Chip Flash-dan (UFM) yüklənməsi

Nios V prosessorunun yüklənməsi və çipli flaşdan (UFM) icrası üçün proqram təminatı MAX 10 FPGA cihazlarında mövcuddur. Nios V prosessoru Daxili Konfiqurasiya rejimində On-Chip Flash istifadə edərək aşağıdakı iki yükləmə variantını dəstəkləyir:
· Nios V prosessor proqramı On-Chip Flash-dan yerində işləyir.
· Nios V prosessor proqramı yükləmə surətçıxarıcısından istifadə etməklə On-Chip Flash-dan RAM-a kopyalanır.

Cədvəl 33. Müvafiq Yükləmə Seçimləri ilə dəstəklənən Flash Yaddaşlar

Dəstəklənən Yükləmə Yaddaşları

Nios V Yükləmə Metodları

Tətbiqin İcra Zamanı Yeri

Yükləmə Kopirayteri

Yalnız MAX 10 cihaz (OnChip Flash IP ilə)

Nios V prosessor proqramı On-Chip Flash-dan yerində icra olunur
Nios V prosessor tətbiqi yükləmə surətçıxarma vasitəsi ilə On-Chip Flash-dan RAM-a kopyalanır

On-Chip Flash (XIP) + OCRAM/ Xarici RAM (yazıla bilən məlumat bölmələri üçün)

alt_load() funksiyası

OCRAM/Xarici RAM

GSFI vasitəsilə Bootloader-in təkrar istifadəsi

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 55

4. Nios V Prosessorunun Konfiqurasiyası və Yükləmə Həlləri 726952 | 2025.07.16

Şəkil 31.

Dizayn, Konfiqurasiya və Yükləmə axını
Dizayn · Platforma Dizaynerindən istifadə edərək Nios V Processor əsaslı layihənizi yaradın. · Sistem dizaynında xarici RAM və ya çipli RAM olduğundan əmin olun.

FPGA Konfiqurasiyası və Kompilyasiyası
· Platform Designer və Quartus Prime proqramında On-chip Flash IP-də eyni daxili konfiqurasiya rejimini qurun. · Nios V prosessorunu sıfırlama agentini On-chip Flash-a təyin edin. · Tercih etdiyiniz UFM başlatma metodunu seçin. · Platforma Dizaynerində dizaynınızı yaradın. · Layihənizi Quartus Prime proqramında tərtib edin.

İstifadəçi Proqramı BSP Layihəsi · .sopcinfo əsasında Nios V prosessoru HAL BSP yaradın file Platforma Dizayneri tərəfindən yaradılmışdır. · BSP Redaktorunda Nios V prosessorunun BSP parametrlərini və Linker Skriptini redaktə edin. · BSP layihəsi yaradın.
İstifadəçi Tətbiqi APP Layihəsi · Nios V prosessorunun proqram kodunu hazırlayın. · Nios V prosessor proqramını tərtib edin və Nios V prosessor tətbiqini (.hex) yaradın file. · Intel FPGA On-Chip Flash IP-də Yaddaş məzmununu işə salın seçimini seçsəniz, layihənizi Quartus Prime proqramında yenidən tərtib edin.

Proqramlaşdırma Files Konvertasiya, Yüklə və Çalıştır · On-Chip Flash .pof yaradın file Convert Programming istifadə edərək FileQuartus Prime proqramında olan xüsusiyyət.
· .pof proqramı file MAX 10 cihazınıza daxil edin. · Avadanlığınızı enerji dövriyyəsi.
4.5.1. MAX 10 FPGA On-Chip Flash Təsviri
MAX 10 FPGA cihazlarında iki hissəyə bölünmüş çipdə flaş var: · Konfiqurasiya Flaş Yaddaşı (CFM) — aparat konfiqurasiya məlumatlarını saxlayır.
MAX 10 FPGA. · User Flash Memory (UFM) — istifadəçi məlumatlarını və ya proqram proqramlarını saxlayır.
MAX 10 cihazının UFM arxitekturası yumşaq və sərt IP-lərin birləşməsidir. Siz yalnız Quartus Prime proqramında On-Chip Flash IP Core istifadə edərək UFM-ə daxil ola bilərsiniz.
On-chip Flash IP nüvəsi aşağıdakı funksiyaları dəstəkləyir: · UFM və CFM sektorlarına oxumaq və ya yazmaq imkanı (Platforma Dizaynerində aktivləşdirilibsə)
Avalon MM məlumat və nəzarət qul interfeysindən istifadə etməklə. · Səhifənin silinməsini, sektorun silinməsini və sektorun yazılmasını dəstəkləyir. · Müxtəlif EDA simulyasiya alətlərindən istifadə edərək UFM oxumaq/yazmaq girişləri üçün simulyasiya modeli.

Nios® V Daxili Prosessor Dizayn Təlimatları 56

Əlaqə göndərin

4. Nios V Prosessorunun Konfiqurasiyası və Yükləmə Həlləri 726952 | 2025.07.16

Cədvəl 34. MAX 10 FPGA Cihazında çipdə Flaş Regionları

Flash Regionlar

Funksionallıq

Flaş Yaddaşının Konfiqurasiyası (CFM0-2 sektorları)

FPGA konfiqurasiyası file saxlama

İstifadəçi Flash Yaddaş (sektorlar UFM0-1)

Nios V prosessor tətbiqi və istifadəçi məlumatları

MAX 10 FPGA cihazları bir neçə konfiqurasiya rejimini dəstəkləyir və bu rejimlərdən bəziləri CFM1 və CFM2-ni əlavə UFM bölgəsi kimi istifadə etməyə imkan verir. Aşağıdakı cədvəl MAX 10 FPGA-nın konfiqurasiya rejimlərinə əsaslanan FPGA konfiqurasiya şəkillərinin saxlanma yerini göstərir.

Cədvəl 35. FPGA Konfiqurasiya Şəkillərinin Saxlama Yeri

Konfiqurasiya rejimi İkiqat sıxılmış şəkillər

CFM2 Sıxılmış Şəkil 2

CFM1

CFM0 Sıxılmış Şəkil 1

Tək sıxılmamış şəkil

Virtual UFM

Sıxılmamış şəkil

Yaddaşın işə salınması ilə tək sıxılmamış şəkil

Sıxılmamış şəkil (əvvəlcədən başlatılmış çip yaddaş məzmunu ilə)

Yaddaşın işə salınması ilə tək sıxılmış şəkil Sıxılmış şəkil (əvvəlcədən başlatılmış çip yaddaş məzmunu ilə)

Tək sıxılmış şəkil

Virtual UFM

Sıxılmış Şəkil

MAX 10 FPGA-da fləş yaddaşa daxil olmaq üçün On-chip Flash IP nüvəsindən istifadə etməlisiniz. On-chip Flash IP-ni qura və Quartus Prime proqramına qoşa bilərsiniz. Nios V yumşaq nüvəli prosessor On-chip Flash IP ilə əlaqə yaratmaq üçün Platforma Dizaynerinin qarşılıqlı əlaqələrindən istifadə edir.
Şəkil 32. On-chip Flash IP və Nios V Prosessoru arasında əlaqə

Qeyd:

Prosessorun yazma və silmə əməliyyatlarına nəzarət etməsini təmin etmək üçün On-chip Flash csr portunun Nios V prosessor data_manager-ə qoşulduğundan əmin olun.
On-chip Flash IP nüvəsi beş flaş sektoruna - UFM0, UFM1, CFM0, CFM1 və CFM2-yə girişi təmin edə bilər.
UFM və CFM sektorları haqqında vacib məlumat.: · CFM sektorları konfiqurasiya (bit axını) məlumatlarının (*.pof) saxlanması üçün nəzərdə tutulub.
· İstifadəçi məlumatları UFM sektorlarında saxlanıla bilər və Platforma Dizayneri alətində düzgün parametrlər seçilərsə, gizlənə bilər.
· Bəzi cihazlarda UFM1 sektoru yoxdur. Siz cədvələ müraciət edə bilərsiniz: Hər bir fərdi MAX 10 FPGA cihazında mövcud sektorlar üçün UFM və CFM Sektor Ölçüsü.

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 57

4. Nios V Prosessorunun Konfiqurasiyası və Yükləmə Həlləri 726952 | 2025.07.16

· Siz Tək Sıxılmamış Şəkil konfiqurasiya rejimini seçməklə CFM2-ni virtual UFM kimi konfiqurasiya edə bilərsiniz.
· Siz Tək Sıxılmamış Şəkil konfiqurasiya rejimini seçməklə CFM2 və CFM1-i virtual UFM kimi konfiqurasiya edə bilərsiniz.
· Hər sektorun ölçüsü seçilmiş MAX 10 FPGA cihazlarına görə dəyişir.

Cədvəl 36.

UFM və CFM Sektor Ölçüsü
Bu cədvəl UFM və CFM massivlərinin ölçülərini sadalayır.

Cihaz

Sektor üzrə Səhifələr

UFM1 UFM0 CFM2 CFM1 CFM0

Səhifə Ölçüsü (Kbit)

Maksimum İstifadəçi
Flash Yaddaş Ölçüsü (Kbit) (3)

Ümumi Konfiqurasiya Yaddaş Ölçüsü (Kbit)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

OCRAM ölçüsü (Kbit)
108 189 378 549 675 1260 1638

Əlaqədar Məlumat · MAX 10 FPGA Konfiqurasiya İstifadəçi Təlimatı · Altera MAX 10 İstifadəçi Flash Yaddaş İstifadəçi Təlimatı

4.5.2. Nios V Prosessor Tətbiqi UFM-dən Yerində İcra

UFM həllindən Execute-In-Place məhdud çip yaddaşından istifadə tələb edən Nios V prosessor proqramları üçün uyğundur. alt_load() funksiyası BSP parametrləri əsasında yükləmə yaddaşından RAM-a məlumat bölmələrini (.rodata, .rwdata və ya .istisnalar) köçürən mini yükləmə surəti kimi işləyir. Kod bölməsi (.mətn),
yalnız oxunan bölmə olan MAX 10 On-chip Flash yaddaş bölgəsində qalır. Bu quraşdırma RAM istifadəsini minimuma endirir, lakin kodun icra performansını məhdudlaşdıra bilər, çünki flash yaddaşa giriş çipdə olan RAM-dan daha yavaşdır.

Nios V prosessor tətbiqi UFM sektoruna proqramlaşdırılmışdır. Nios V prosessorunun sıfırlama vektoru sistem sıfırlandıqdan sonra UFM-dən kodu icra etmək üçün UFM əsas ünvanına işarə edir.

Tətbiqinizi sazlamaq üçün mənbə səviyyəli sazlayıcıdan istifadə edirsinizsə, hardware kəsilmə nöqtəsindən istifadə etməlisiniz. Bunun səbəbi, UFM-nin yumşaq kəsilmə nöqtəsinin aradan qaldırılması üçün zəruri olan təsadüfi yaddaş girişini dəstəkləməməsidir.

Qeyd:

MAX 10-da yerində icra edərkən siz UFM-i silə və ya yaza bilməzsiniz. UFM-ni silmək və ya yazmaq lazımdırsa, surətçıxarıcı yanaşmanı işə salın.

(3) Seçdiyiniz konfiqurasiya rejimindən asılı olan maksimum mümkün dəyər.

Nios® V Daxili Prosessor Dizayn Təlimatları 58

Əlaqə göndərin

4. Nios V Prosessorunun Konfiqurasiyası və Yükləmə Həlləri 726952 | 2025.07.16

Şəkil 33. UFM-dən Nios V Prosessor Tətbiqi XIP

Maksimum 10 Cihaz

.POF
Nios V Hardware .SOF
Nios V Proqram təminatı .HEX

Quartus Proqramçısı

On-Chip Flash

CFM

Nios V Təchizat

UFM

Nios V Proqram təminatı

Daxili Konfiqurasiya

On-Chip Flash IP

FPGA məntiqi
Nios V prosessoru

On-Chip RAM

Xarici

RAM

EMIF

4.5.2.1. Avadanlıq Dizayn axını
Aşağıdakı bölmə On-Chip Flash-dan Nios V prosessor tətbiqi üçün yüklənə bilən sistemin qurulması üçün addım-addım metodu təsvir edir. keçmişample aşağıda MAX 10 cihazından istifadə etməklə qurulub.
IP Komponent Parametrləri
1. Quartus Prime və Platform Designer istifadə edərək Nios V prosessor layihənizi yaradın. 2. Platformanıza xarici RAM və ya On-Chip Memory (OCRAM) əlavə olunduğundan əmin olun
Dizayner sistemi.

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 59

4. Nios V Prosessorunun Konfiqurasiyası və Yükləmə Həlləri 726952 | 2025.07.16
Şəkil 34. MəsələnampOnChip Flash-dan (UFM) Nios V-ni yükləmək üçün Platforma Dizaynerində IP Əlaqələri

3. On-Chip Flash IP parametr redaktorunda dizayn seçiminizə uyğun olaraq Konfiqurasiya rejimini aşağıdakılardan birinə təyin edin: · Tək Sıxılmamış Şəkil · Tək Sıxılmış Şəkil · Yaddaşın Başlanması ilə Tək Sıxılmamış Şəkil · Yaddaşın Başlanması ilə Tək Sıxılmış Şəkil
İkiqat Sıxılmış Şəkillər haqqında ətraflı məlumat üçün MAX 10 FPGA Konfiqurasiya İstifadəçi Təlimatına baxın – Uzaqdan Sistem Təkmilləşdirməsi.

Qeyd:

On-Chip Flash IP-də hər bir CFM bölgəsinə Gizli Giriş təyin etməlisiniz.

Şəkil 35. On-Chip Flash Parametr Redaktorunda Konfiqurasiya Rejiminin Seçimi

On-Chip Flash IP Parametrləri – UFM Initialization Tercihinizə uyğun olaraq aşağıdakı üsullardan birini seçə bilərsiniz:

Nios® V Daxili Prosessor Dizayn Təlimatları 60

Əlaqə göndərin

4. Nios V Prosessorunun Konfiqurasiyası və Yükləmə Həlləri 726952 | 2025.07.16

Qeyd:

Sonrakı yarımfəsillərdəki addımlar (Proqram təminatının dizayn axını və proqramlaşdırma) burada etdiyiniz seçimdən asılıdır.

· Metod 1: Kompilyasiya zamanı UFM məlumatlarını SOF-da işə salın
Quartus Prime tərtib zamanı UFM inisializasiya məlumatlarını SOF-a daxil edir. UFM məlumatlarında dəyişikliklər olarsa, SOF-un yenidən tərtib edilməsi tələb olunur.
1. Flaş məzmununu işə salın və Qeyri-standart başlatmanı aktiv et seçin file.

Şəkil 36. Flash Məzmunu Başlatın və Qeyri-Defolt İnisializasiyanı Aktivləşdirin File

2. Yaradılmış .hex-in yolunu göstərin file (elf2hex əmrindən) İstifadəçi hex və ya mif yaratdı file.
Şəkil 37. .hex-in əlavə edilməsi File Yol

· Metod 2: POF yaradılması zamanı UFM məlumatlarını tərtib edilmiş SOF ilə birləşdirin
Proqramlaşdırmanı çevirərkən UFM məlumatları tərtib edilmiş SOF ilə birləşdirilir files. UFM məlumatları dəyişsə belə, SOF-u yenidən tərtib etməyə ehtiyac yoxdur. İnkişaf zamanı SOF-u yenidən tərtib etmək lazım deyil files tətbiqdə dəyişikliklər üçün. Altera proqram tərtibatçıları üçün bu üsulu tövsiyə edir.
1. Flaş məzmununu işə salın.. seçimini silin.
Şəkil 38. Qeyri-standart Başlama ilə Flash Məzmunu işə salın File

Nios V Prosessorunun Yerində İcra Metodu üçün Agent Parametrlərini yenidən qurun
1. Nios V prosessorunun parametr redaktorunda Reset Agent-i On-Chip Flash-a təyin edin.
Şəkil 39. Nios V Prosessor Parametr Redaktoru Parametrləri Reset Agenti On-Chip Flash-a təyin edilmişdir

2. Generation dialoq qutusu görünəndə Generate HDL düyməsini klikləyin. 3. Çıxışı göstərin file nəsil seçimləri və Yarat klikləyin.

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 61

4. Nios V Prosessorunun Konfiqurasiyası və Yükləmə Həlləri 726952 | 2025.07.16
Quartus Prime Software Settings 1. In the Quartus Prime software, click Assignments Device Device and Pin
Options Configuration. Set the Configuration mode according to the setting in On-Chip Flash IP. Figure 40. Configuration Mode Selection in Quartus Prime Software

2. Cihaz və Pin Seçimləri pəncərəsindən çıxmaq üçün OK düyməsini klikləyin,
3. Cihaz pəncərəsindən çıxmaq üçün OK düyməsini klikləyin.
4. Click Processing Start Compilation to compile your project and generate the .sof file.

Qeyd:

Quartus Prime proqramında və Platform Designer parametr redaktorunda konfiqurasiya rejimi parametrləri fərqlidirsə, Quartus Prime layihəsi aşağıdakı xəta mesajı ilə uğursuz olur.

Şəkil 41.

Fərqli Konfiqurasiya Rejimi Ayarlama Xətası üçün Xəta Mesajı (14740): Atomda konfiqurasiya rejimi “q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block layihəsinə uyğun gəlmir”. Qsys sistemini layihə parametrlərinə uyğunlaşdırmaq üçün yeniləyin və yenidən yaradın.

Əlaqədar Məlumat MAX 10 FPGA Konfiqurasiya İstifadəçi Təlimatı

4.5.2.2. Proqram təminatının dizayn axını
Bu bölmə Nios V prosessorunun proqram təminatı layihəsini yaratmaq və qurmaq üçün dizayn axını təmin edir. Rahat bir tikinti axını təmin etmək üçün dizayn layihənizdə oxşar kataloq ağacı yaratmağınız tövsiyə olunur. Aşağıdakı proqram dizayn axını bu kataloq ağacına əsaslanır.
Proqram layihəsinin kataloq ağacını yaratmaq üçün bu addımları yerinə yetirin: 1. Dizayn layihə qovluğunda proqram təminatı adlı qovluq yaradın. 2. Proqram qovluğunda hal_app və hal_bsp adlı iki qovluq yaradın.
Şəkil 42. Proqram təminatı layihəsinin kataloqu ağacı

Nios® V Daxili Prosessor Dizayn Təlimatları 62

Əlaqə göndərin

4. Nios V Prosessorunun Konfiqurasiyası və Yükləmə Həlləri 726952 | 2025.07.16
Tətbiq BSP Layihəsinin yaradılması
BSP Redaktorunu işə salmaq üçün bu addımları yerinə yetirin: 1. Nios V Command Shell daxil edin. 2. niosv-bsp-editor əmri ilə BSP Redaktorunu işə salın. 3. BSP Redaktorunda klikləyin File BSP layihənizə başlamaq üçün yeni BSP. 4. Aşağıdakı parametrləri konfiqurasiya edin:
· SOPC Məlumatı File ad: SOPCINFO təqdim edin file (.sopcinfo). · CPU adı: Nios V prosessorunu seçin. · Əməliyyat sistemi: Nios V prosessorunun əməliyyat sistemini seçin. · Versiya: Defolt olaraq buraxın. · BSP hədəf kataloqu: BSP layihəsinin kataloq yolunu seçin. edə bilərsən
onu əvvəlcədən təyin edin /software/hal_bsp Defolt yerlərdən istifadəni aktivləşdirməklə. · BSP Parametrləri File ad: BSP Parametrlərinin adını yazın File. · Əlavə Tcl skriptləri: Əlavə Tcl skriptini aktivləşdirməklə BSP Tcl skriptini təmin edin. 5. OK düyməsini klikləyin.
Şəkil 43. Yeni BSP-ni konfiqurasiya edin

BSP Redaktorunun konfiqurasiyası və BSP Layihəsinin yaradılması
You can define the processor’s exception vector either in On-Chip Memory (OCRAM) or On-Chip Flash based on your design preference. Setting the exception vector memory to OCRAM/External RAM is recommended to make the interrupt processing faster. 1. Go to Main Settings Advanced hal.linker. 2. If you select On-Chip Flash as exception vector,
a. Aşağıdakı parametrləri aktivləşdirin:

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 63

4. Nios V Prosessorunun Konfiqurasiyası və Yükləmə Həlləri 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Şəkil 44. Advanced.hal.linker Parametrləri

b. BSP Redaktorunda Bağlayıcı Skript sekmesine klikləyin. c. Bağlayıcı Bölmə Adında .istisnaları və .mətn bölgələrini təyin edin
On-Chip Flash. d. Bağlayıcı Bölmə Adı siyahısında qalan bölgələri On-Chip-ə təyin edin
Yaddaş (OCRAM) və ya xarici RAM.
Şəkil 45. Bağlayıcı Region Parametrləri (İstisna Vektor Yaddaş: Çipdə Flash)

3. İstisna vektoru kimi OCRAM/Xarici RAM seçsəniz, a. Aşağıdakı parametrləri aktivləşdirin: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Şəkil 46. Bağlayıcı Region Parametrləri (İstisna Vektor Yaddaş: OCRAM/Xarici RAM)

b. BSP Redaktorunda Bağlayıcı Skript sekmesine klikləyin.
c. Bağlayıcı Bölmə Adında.text bölgələrini On-Chip Flash olaraq təyin edin.
d. Bağlayıcı Bölmə Adı siyahısında qalan bölgələri On-Chip Yaddaşına (OCRAM) və ya xarici RAM-a təyin edin.

Nios® V Daxili Prosessor Dizayn Təlimatları 64

Əlaqə göndərin

4. Nios V Prosessorunun Konfiqurasiyası və Yükləmə Həlləri 726952 | 2025.07.16
Şəkil 47. Bağlayıcı Region Parametrləri (İstisna Vektor Yaddaş: OCRAM)
4. BSP layihəsini yaratmaq üçün Yarat düyməsini klikləyin. İstifadəçi Tətbiqi Layihəsinin yaradılması File 1. Software/hal_app qovluğuna keçin və proqram mənbəyinizi yaradın
kod. 2. Nios V Command Shell-i işə salın. 3. CMakeLists.txt proqramını yaratmaq üçün aşağıdakı əmri yerinə yetirin.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/<user application>
İstifadəçi Tətbiqi Layihəsinin qurulması Siz Altera FPGA-lar üçün Ashling RiscFree IDE istifadə edərək və ya komanda xətti interfeysi (CLI) vasitəsilə istifadəçi tətbiqi layihəsini qurmağı seçə bilərsiniz. Əgər CLI-dən istifadə etməyi üstün tutursunuzsa, aşağıdakı əmrdən istifadə edərək istifadəçi tətbiqini yarada bilərsiniz: cmake -G “Unix Makefiles” -B proqram təminatı/hal_app/build -S proqram təminatı/hal_app make -C proqram təminatı/hal_app/build
Tətbiq (.elf) file proqram/hal_app/build qovluğunda yaradılmışdır. HEX-in yaradılması File Siz .hex yaratmalısınız file tətbiqinizdən .elf file, beləliklə siz .pof yarada bilərsiniz file cihazları proqramlaşdırmaq üçün uyğundur. 1. Nios V Command Shell-i işə salın. 2. On-Chip Flash-dan Nios V prosessor proqramını yükləmək üçün aşağıdakılardan istifadə edin
tətbiqiniz üçün ELF-i HEX-ə çevirmək üçün əmr xətti. Bu əmr istifadəçi proqramını yaradır (onchip_flash.hex) file. elf2hex proqram təminatı/hal_app/build/ .elf -o onchip_flash.hex
-b <base address of On-Chip Flash UFM region> -w 8 -e <end address of On-Chip Flash UFM region> 3. Recompile the hardware design if you check Initialize memory content option in On-Chip Flash IP (Method 1). This is to include the software data (.HEX) in the SOF file.

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 65

4. Nios V Prosessorunun Konfiqurasiyası və Yükləmə Həlləri 726952 | 2025.07.16
4.5.2.3. Proqramlaşdırma 1. Quartus Prime-də klikləyin File Proqramlaşdırmanı çevirmək Files. 2. Çıxış proqramlaşdırması altında file, Proqramçı Obyektini seçin File (.pof) Proqramlaşdırma kimi file növü. 3. Rejimi Daxili Konfiqurasiyaya təyin edin.
Şəkil 48. Convert Programming File Parametrlər
4. Options/Boot info… klikləyin, MAX 10 Device Options pəncərəsi görünür. 5. On-chip Flash IP-də Flash məzmun parametrlərini işə salın
aşağıdakı addımlardan biri: · Flaş məzmununu işə salın (Metod 1) yoxlanılıbsa, UFM başlatma məlumatları
Quartus Prime tərtibi zamanı SOF-a daxil edilmişdir. — UFM mənbəyi üçün Səhifə_0 seçin: seçimi. OK düyməsini basın və davam edin
növbəti. Şəkil 49. Flash Məzmunu Başlatmaq Yoxlandıqda, UFM Mənbəsi üçün Səhifə_0 parametri

Nios® V Daxili Prosessor Dizayn Təlimatları 66

Əlaqə göndərin

4. Nios V Prosessorunun Konfiqurasiyası və Yükləmə Həlləri 726952 | 2025.07.16
· Flaş məzmununu işə salma yoxlanılmayıbsa (Metod 2), Yaddaşı yüklə seçin file UFM mənbəyi seçimi üçün. Yaradılmış On-chip Flash HEX-ə baxın file (onchip_flash.hex) daxilində File yol: və OK düyməsini basın. Bu addım UFM məlumatlarını SOF-a ayrıca əlavə edir file proqramlaşdırma zamanı file çevrilmə.
Şəkil 50. Yük yaddaşının qurulması File Flash Məzmunu Başlatmaq Yoxlanmayıbsa, UFM Mənbəsi üçün

6. Convert Programming-də File dialoq qutusu, Giriş filebölməsinə çevirmək üçün Əlavə et düyməsini basın File… və yaradılan Quartus Prime .sof-a işarə edin file.
Şəkil 51. Giriş Files Convert Programming-də Çevirmək Files Tək Şəkil Rejimi üçün

7. .pof yaratmaq üçün Yarat düyməsini klikləyin file. 8. .pof proqramını proqramlaşdırın file MAX 10 cihazınıza daxil edin. 9. Avadanlığınızı enerji dövriyyəsinə keçirin.

4.5.3. Nios V Prosessor Proqramı Boot Copier istifadə edərək UFM-dən RAM-a kopyalanır

Altera bu həlli MAX 10 FPGA Nios V prosessor sistemi dizaynları üçün tövsiyə edir, burada tətbiqi proqram təminatının inkişafının çoxsaylı təkrarlanması və yüksək sistem performansı tələb olunur. Yükləmə kopirayteri UFM daxilində sıfırlama vektoru ilə eyni ünvanda olan ofsetdə yerləşir. Nios V tətbiqi yükləmə kopiyasının yanında yerləşir.

Bu yükləmə seçimi üçün Nios V prosessoru tətbiqi UFM sektorundan OCRAM və ya xarici RAM-a köçürmək üçün sistem sıfırlandıqdan sonra yükləmə surətini çıxarmağa başlayır. Kopyalama tamamlandıqdan sonra Nios V prosessoru proqram nəzarətini tətbiqə ötürür.

Qeyd:

Tətbiq olunan yükləmə surəti GSFI vasitəsilə Bootloader ilə eynidir.

Əlaqə göndərin

Nios® V Daxili Prosessor Dizayn Təlimatları 67

4. Nios V Prosessorunun Konfiqurasiyası və Yükləmə Həlləri 726952 | 2025.07.16

Şəkil 52. Boot Copier istifadə edərək UFM-dən RAM-a kopyalanan Nios V Proqramı

Maksimum 10 Cihaz

.POF
Nios V Hardware .SOF
Nios V Proqram təminatı .HEX
Yükləyici .SREC

Quartus Proqramçısı

Xarici RAM
Nios V Proqram təminatı

On-Chip Flash

CFM

Nios V Hardva

Sənədlər / Resurslar

altera Nios V quraşdırılmış prosessor [pdf] İstifadəçi təlimatı
Nios V, Nios Vm, Nios Vg, Nios Vc, Nios V Daxili prosessor, Nios V, daxili prosessor, prosessor

İstinadlar

İstifadəçi təlimatı

altera Nios V quraşdırılmış prosessor

Spesifikasiyalar

Nios V Processor Hardware System Design

Nios V Processor Software System Design

Nios V Processor Configuration and Booting Solutions

Sənədlər / Resurslar

İstinadlar

Şərh buraxın

Cavabı ləğv edin