Altera Nios V - Korisnički priručnik za ugrađeni procesor

O ugrađenom procesoru Nios® V
1.1. Altera® FPGA i ugrađeni procesori prekoview
Altera FPGA uređaji mogu implementirati logiku koja funkcionira kao kompletan mikroprocesor, a istovremeno pruža mnoge opcije.
Važna razlika između diskretnih mikroprocesora i Altera FPGA je u tome što Altera FPGA struktura ne sadrži logiku kada se uključi. Nios® V procesor je procesor sa mekim intelektualnim vlasništvom (IP) zasnovan na RISC-V specifikaciji. Prije nego što pokrenete softver na sistemu zasnovanom na Nios V procesoru, morate konfigurirati Altera FPGA uređaj sa hardverskim dizajnom koji sadrži Nios V procesor. Nios V procesor možete postaviti bilo gdje na Altera FPGA, ovisno o zahtjevima dizajna.

Da bi se vaš Altera® FPGA IP-bazirani ugrađeni sistem ponašao kao sistem baziran na diskretnom mikroprocesoru, vaš sistem treba da uključuje sljedeće: · AJTAG interfejs za podršku konfiguracije, hardvera i softvera Altera FPGA
otklanjanje grešaka · Mehanizam za konfiguraciju Altera FPGA prilikom uključivanja
Ako vaš sistem ima ove mogućnosti, možete početi usavršavati svoj dizajn na osnovu prethodno testiranog hardverskog dizajna učitanog u Altera FPGA. Korištenje Altera FPGA vam također omogućava brzu modifikaciju dizajna kako biste riješili probleme ili dodali nove funkcionalnosti. Ove nove hardverske dizajne možete lako testirati rekonfiguracijom Altera FPGA koristeći J vašeg sistema.TAG interfejs.
The JTAG Interfejs podržava razvoj hardvera i softvera. Možete izvršiti sljedeće zadatke koristeći JTAG interfejs: · Konfigurisanje Altera FPGA · Preuzimanje i otklanjanje grešaka u softveru · Komunikacija sa Altera FPGA putem UART-sličnog interfejsa (JTAG UART
terminal) · Hardver za otklanjanje grešaka (pomoću ugrađenog logičkog analizatora Signal Tap) · Programska fleš memorija
Nakon što konfigurirate Altera FPGA s dizajnom baziranim na Nios V procesoru, tok razvoja softvera sličan je toku za dizajne diskretnih mikrokontrolera.

Povezane informacije · AN 985: Vodič za Nios V procesor
Kratki vodič za kreiranje jednostavnog Nios V procesorskog sistema i pokretanje aplikacije Hello World.
© Altera Corporation. Altera, Altera logo, logo "a" i drugi Altera znakovi su zaštitni znakovi Altera Corporation. Altera zadržava pravo izmjene bilo kojeg proizvoda i usluge u bilo kojem trenutku bez prethodne najave. Altera ne preuzima nikakvu odgovornost ili obavezu koja proizlazi iz primjene ili korištenja bilo koje informacije, proizvoda ili usluge opisane ovdje, osim ako Altera nije izričito drugačije pismeno pristala. Kupcima Altera savjetuje se da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koje objavljene informacije i prije naručivanja proizvoda ili usluga. *Druga imena i robne marke mogu se smatrati vlasništvom drugih.

1. O ugrađenom procesoru Nios® V 726952 | 2025.07.16
· Priručnik za Nios V procesor Pruža informacije o testovima performansi Nios V procesora, arhitekturi procesora, programskom modelu i implementaciji jezgra.
· Korisnički priručnik za ugrađene periferne IP uređaje · Priručnik za razvoj softvera za Nios V procesor

Opisuje razvojno okruženje softvera za Nios V procesor, dostupne alate i proces izgradnje softvera za rad na Nios V procesoru. · Ashling* RiscFree* integrirano razvojno okruženje (IDE) za Altera FPGA-ove. Korisnički vodič opisuje integrirano razvojno okruženje (IDE) RiscFree* za Altera FPGA-ove, Arm*-bazirane HPS i Nios V core procesore. · Nios V procesor. Bilješke o izdanju Altera FPGA IP.
1.2. Quartus® Prime softverska podrška
Proces izgradnje Nios V procesora razlikuje se za softver Quartus® Prime Pro Edition i softver Quartus Prime Standard Edition. Za više informacija o razlikama pogledajte AN 980: Podrška za Nios V procesor Quartus Prime.
Povezane informacije AN 980: Nios V procesor Quartus Prime softverska podrška
1.3. Licenciranje Nios V procesora
Svaka varijanta Nios V procesora ima svoj licencni ključ. Nakon što nabavite licencni ključ, možete koristiti isti licencni ključ za sve Nios V projekte procesora do datuma isteka. Licence za Nios V procesor Altera FPGA IP možete nabaviti besplatno.
Lista licencnih ključeva za Nios V procesor dostupna je u Altera FPGA centru za samostalno licenciranje. Kliknite na karticu Prijavi se za evaluaciju ili Besplatna licenca i odaberite odgovarajuće opcije za slanje zahtjeva.
Slika 1. Altera FPGA centar za samostalno licenciranje

Pomoću licencnih ključeva možete:
Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 7

1. O ugrađenom procesoru Nios® V 726952 | 2025.07.16
· Implementirajte Nios V procesor unutar vašeg sistema. · Simulirajte ponašanje Nios V procesorskog sistema. · Provjerite funkcionalnost dizajna, kao što su veličina i brzina. · Generirajte programiranje uređaja files. · Programirajte uređaj i provjerite dizajn u hardveru.
Nije vam potrebna licenca za razvoj softvera u Ashling* RiscFree* IDE-u za Altera FPGA-ove.
Povezane informacije · Altera FPGA centar za samostalno licenciranje
Za više informacija o dobijanju licencnih ključeva za Nios V procesor Altera FPGA IP. · Instalacija i licenciranje Altera FPGA softvera Za više informacija o licenciranju Altera FPGA softvera i postavljanju fiksne licence i mrežnog licencnog servera.
1.4. Dizajn ugrađenih sistema
Sljedeća slika ilustruje pojednostavljeni tok dizajna sistema baziranog na Nios V procesoru, uključujući razvoj hardvera i softvera.

Priručnik za dizajn ugrađenih procesora Nios® V 8

Pošalji povratne informacije

1. O ugrađenom procesoru Nios® V 726952 | 2025.07.16

Slika 2.

Tok dizajniranja Nios V procesorskog sistema
Koncept sistema

Analizirajte sistemske zahtjeve

Nios® V
Jezgre procesora i standardne komponente

Definiraj i generiraj sistem u
Platform Designer

Tok hardvera: Integracija i kompajliranje Intel Quartus Prime projekta

Tok softvera: Razvoj i izrada Nios V softvera za predloge

Tok hardvera: Preuzmite FPGA dizajn
do ciljane ploče

Tok softvera: Testiranje i otklanjanje grešaka u softveru procesora Nios V

Da li softver ne ispunjava specifikacije?
Da
Hardver Ne Ispunjava specifikacije? Da
Sistem je završen

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 9

726952 | 2025.07.16. Pošalji povratnu informaciju

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime

Slika 3.

Sljedeći dijagram ilustruje tipičan dizajn hardvera Nios V procesora. Tok dizajna hardvera Nios V procesorskog sistema

Počni

Nios V jezgre i standardne komponente

Koristite Platform Designer za dizajniranje sistema baziranog na Nios V
Generiranje dizajna dizajnera platforme

Integracija sistema za dizajniranje platformi sa projektom Intel Quartus Prime
Dodijelite lokacije pinova, vremenske zahtjeve i druga ograničenja dizajna
Kompajliranje hardvera za ciljni uređaj u Intel Quartus Prime-u

Spremno za preuzimanje
2.1. Kreiranje dizajna Nios V procesorskog sistema pomoću Platform Designera
Quartus Prime softver uključuje alat za integraciju sistema Platform Designer koji pojednostavljuje zadatak definiranja i integriranja IP jezgre Nios V procesora i drugih IP adresa u dizajn Altera FPGA sistema. Platform Designer automatski kreira logiku međusobnog povezivanja iz specificirane povezivosti visokog nivoa. Automatizacija međusobnog povezivanja eliminira dugotrajan zadatak specificiranja HDL veza na nivou sistema.
© Altera Corporation. Altera, Altera logo, logo "a" i drugi Altera znakovi su zaštitni znakovi Altera Corporation. Altera zadržava pravo izmjene bilo kojeg proizvoda i usluge u bilo kojem trenutku bez prethodne najave. Altera ne preuzima nikakvu odgovornost ili obavezu koja proizlazi iz primjene ili korištenja bilo koje informacije, proizvoda ili usluge opisane ovdje, osim ako Altera nije izričito drugačije pismeno pristala. Kupcima Altera savjetuje se da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koje objavljene informacije i prije naručivanja proizvoda ili usluga. *Druga imena i robne marke mogu se smatrati vlasništvom drugih.

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime
726952 | 2025.07.16

Nakon analize hardverskih zahtjeva sistema, koristite Quartus Prime za određivanje jezgre procesora Nios V, memorije i ostalih komponenti koje su potrebne vašem sistemu. Dizajner platforme automatski generira logiku međusobnog povezivanja kako bi integrirao komponente u hardverski sistem.

2.1.1. Instanciranje Nios V procesora Altera FPGA IP

Možete kreirati instancu bilo koje IP jezgre procesora u Platform Designeru u IP katalogu procesora i perifernih uređaja, ugrađenih procesora.

IP jezgro svakog procesora podržava različite opcije konfiguracije na osnovu svoje jedinstvene arhitekture. Možete definirati ove konfiguracije kako bi bolje odgovarale vašim potrebama dizajna.

Tabela 1.

Opcije konfiguracije za sve osnovne varijante

Opcije konfiguracije

Nios V/c procesor

Nios V/m procesor

Zahtjev za resetiranje korištenja za otklanjanje grešaka

—

Zamke, izuzeci i prekidi

CPU Architecture

ECC

Keš memorije, periferne regije i TCM-ovi

—

Prilagođene upute

—

Zaključaj korak

—

Nios V/g procesor

2.1.1.1. Kreiranje Nios V/c kompaktnog mikrokontrolera Altera FPGA IP Slika 4. Nios V/c kompaktni mikrokontroler Altera FPGA IP

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 11

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime
726952 | 2025.07.16

2.1.1.1.1. Kartica Arhitektura CPU-a

Tabela 2.

Kartica arhitekture CPU-a

Feature

Opis

Omogući Avalon® interfejs Omogućava Avalon interfejs za menadžer instrukcija i menadžer podataka. Ako je onemogućeno, sistem koristi AXI4-Lite interfejs.

Vrijednost društvene odgovornosti kompanije mhartid

· Nevažeća IP opcija. · Ne koristite mhartid CSR vrijednost u Nios V/c procesoru.

2.1.1.1.2. Koristite karticu Zahtjev za resetiranje

Tabela 3.

Koristi parametar kartice zahtjeva za resetiranje

Koristite karticu Zahtjev za resetiranje

Opis

Dodaj interfejs zahtjeva za resetiranje

· Omogućite ovu opciju da biste otkrili lokalne portove za resetiranje gdje je lokalni master može koristiti za pokretanje resetiranja Nios V procesora bez utjecaja na druge komponente u Nios V procesorskom sistemu.
· Interfejs za resetovanje se sastoji od ulaznog signala resetreq i izlaznog signala ack.
· Možete zatražiti resetiranje jezgre procesora Nios V aktiviranjem signala resetreq.
· Signal resetreq mora ostati aktivan sve dok procesor ne aktivira signal potvrde (ACK). Ako signal ne ostane aktivan, procesor može biti u nedeterminističkom stanju.
· Nios V procesor odgovara da je resetovanje uspješno slanjem ack signala.
· Nakon što je procesor uspješno resetovan, potvrda ack signala se može ponavljati više puta periodično sve dok se ne deaktivira resetreq signal.

2.1.1.1.3. Kartica Zamke, Izuzeci i Prekidi

Tabela 4.

Parametri kartice Zamke, Izuzeci i Prekidi

Zamke, izuzeci i prekidi

Opis

Resetiraj agenta

Reset Offset

· Određuje pomak vektora resetiranja u odnosu na osnovnu adresu odabranog agenta za resetiranje. · Dizajner platforme automatski pruža zadanu vrijednost za pomak resetiranja.

Napomena:

Dizajner platforme pruža opciju Apsolutno, koja vam omogućava da odredite apsolutnu adresu u Pomaku resetiranja. Koristite ovu opciju kada se memorija koja pohranjuje vektor resetiranja nalazi izvan procesorskog sistema i podsistema.

Priručnik za dizajn ugrađenih procesora Nios® V 12

Pošalji povratne informacije

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime
726952 | 2025.07.16

2.1.1.1.4. Kartica ECC

Tabela 5.

ECC kartica

ECC

Omogući otkrivanje grešaka i izvještavanje o statusu

Opis
· Omogućite ovu opciju da biste primijenili ECC funkciju za interne RAM blokove procesora Nios V. · ECC funkcije detektuju greške do 2 bita i reaguju na osnovu sljedećeg ponašanja:
— Ako se radi o ispravljivoj grešci od 1 bita, procesor nastavlja s radom nakon ispravljanja greške u procesorskom cjevovodu. Međutim, ispravljanje se ne odražava u izvornim memorijama.
— Ako je greška neispravna, procesor nastavlja s radom bez ispravljanja u procesorskom cjevovodu i izvornim memorijama, što može uzrokovati da procesor uđe u nedeterminističko stanje.

2.1.1.2. Kreiranje instance Nios V/m mikrokontrolera Altera FPGA IP Slika 5. Nios V/m mikrokontroler Altera FPGA IP

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 13

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime
726952 | 2025.07.16

2.1.1.2.1. Kartica za otklanjanje grešaka

Tabela 6.

Parametri kartice za otklanjanje grešaka

Kartica za otklanjanje grešaka

Opis

Omogući otklanjanje grešaka
Omogući resetiranje iz modula za otklanjanje grešaka

· Omogućite ovu opciju da biste dodali JTAG ciljni modul za povezivanje s procesorom Nios V. · JTAG Ciljni modul za povezivanje omogućava povezivanje s Nios V procesorom putem
JTAG Pinovi interfejsa FPGA-a. · Veza pruža sljedeće osnovne mogućnosti:
— Pokretanje i zaustavljanje Nios V procesora — Pregled i uređivanje registara i memorije. — Preuzimanje Nios V aplikacije .elf file u memoriju procesora za vrijeme izvođenja putem
niosv-download. — Debagiranje aplikacije koja se izvršava na Nios V procesoru · Povežite dm_agent port na instrukcijsku i podatkovnu magistralu procesora. Osigurajte da su bazne adrese između obje magistrale iste.
· Omogućite ovu opciju da biste otkrili portove dbg_reset_out i ndm_reset_in. · JTAG debugger ili naredba niosv-download -r pokreću dbg_reset_out, koji
Omogućava Nios V procesoru resetovanje sistemskih perifernih uređaja koji se povezuju na ovaj port. · Morate povezati interfejs dbg_reset_out sa ndm_reset_in umjesto resetovanja.
Interfejs za pokretanje resetovanja jezgre procesora i modula tajmera. Ne smijete povezivati interfejs dbg_reset_out sa interfejsom za resetovanje kako biste spriječili neodređeno ponašanje.

2.1.1.2.2. Koristite karticu Zahtjev za resetiranje

Tabela 7.

Koristi parametar kartice zahtjeva za resetiranje

Koristite karticu Zahtjev za resetiranje

Opis

Dodaj interfejs zahtjeva za resetiranje

· Omogućite ovu opciju da biste otkrili lokalne portove za resetiranje gdje je lokalni master može koristiti za pokretanje resetiranja Nios V procesora bez utjecaja na druge komponente u Nios V procesorskom sistemu.
· Interfejs za resetovanje se sastoji od ulaznog signala resetreq i izlaznog signala ack.
· Možete zatražiti resetiranje jezgre procesora Nios V aktiviranjem signala resetreq.
· Signal resetreq mora ostati aktivan sve dok procesor ne aktivira signal potvrde (ACK). Ako signal ne ostane aktivan, procesor može biti u nedeterminističkom stanju.
· Potvrda resetreq signala u debug modu nema utjecaja na stanje procesora.
· Nios V procesor odgovara da je resetovanje uspješno slanjem ack signala.
· Nakon što je procesor uspješno resetovan, potvrda ack signala se može ponavljati više puta periodično sve dok se ne deaktivira resetreq signal.

2.1.1.2.3. Kartica Zamke, Izuzeci i Prekidi

Tabela 8.

Kartica Zamke, izuzeci i prekidi

Opis

Resetiraj agenta

Resetiraj režim prekida pomaka

· Određuje pomak vektora resetiranja u odnosu na osnovnu adresu odabranog agenta za resetiranje. · Dizajner platforme automatski pruža zadanu vrijednost za pomak resetiranja.
Navedite tip kontrolera prekida, bilo direktni ili vektorski. Napomena: Nios V/m procesor bez protočne obrade ne podržava vektorske prekide.
Stoga, izbjegavajte korištenje vektorskog prekidnog načina rada kada je procesor u nekanalizovanom načinu rada.

Priručnik za dizajn ugrađenih procesora Nios® V 14

Pošalji povratne informacije

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime
726952 | 2025.07.16

Napomena:

2.1.1.2.4. Arhitektura procesora

Tabela 9.

Parametri kartice Arhitektura CPU-a

CPU Architecture

Opis

Omogući protočnu obradu (Pipelining) u CPU-u

· Omogućite ovu opciju za instanciranje protočnog Nios V/m procesora. — IPC je veći po cijenu veće logičke površine i niže Fmax frekvencije.
· Onemogućite ovu opciju za instanciranje ne-pipelined Nios V/m procesora. — Ima slične performanse jezgra kao Nios V/c procesor. — Podržava mogućnost otklanjanja grešaka i prekida — Manje logičko područje i veća Fmax frekvencija po cijenu nižeg IPC-a.

Omogući Avalon interfejs

Omogućava Avalon interfejs za menadžer instrukcija i menadžer podataka. Ako je onemogućeno, sistem koristi AXI4-Lite interfejs.

Vrijednost društvene odgovornosti kompanije mhartid

· Vrijednost registra Hart ID-a (mhartid) je prema zadanim postavkama 0. · Dodijelite vrijednost između 0 i 4094. · Kompatibilno s Altera FPGA Avalon Mutex Core HAL API-jem.

Povezane informacije Korisnički vodič za ugrađenu perifernu IP – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. Kartica ECC
Tabela 10. ECC kartica
ECC omogućava otkrivanje grešaka i izvještavanje o statusu

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 15

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime
726952 | 2025.07.16
2.1.1.3. Instanciranje Nios V/g procesora opće namjene Altera FPGA IP
Slika 6. Nios V/g procesor opšte namjene Altera FPGA IP – 1. dio

Slika 7.

Nios V/g procesor opće namjene Altera FPGA IP – 2. dio (Isključivanje i omogućavanje kontrolera prekida na nivou jezgra)

Priručnik za dizajn ugrađenih procesora Nios® V 16

Pošalji povratne informacije

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime
726952 | 2025.07.16

Slika 8.

Nios V/g procesor opće namjene Altera FPGA IP – 2. dio (Uključivanje i omogućavanje kontrolera prekida na nivou jezgra)

Slika 9. Nios V/g procesor opšte namjene Altera FPGA IP – 3. dio

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 17

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime
726952 | 2025.07.16
Slika 10. Nios V/g procesor opšte namjene Altera FPGA IP – 4. dio

2.1.1.3.1. Arhitektura procesora

Tabela 11. Parametri arhitekture CPU-a

Kartica arhitekture CPU-a Omogući jedinicu s pomičnim zarezom

Opis Omogućite ovu opciju da biste dodali jedinicu s pomičnim zarezom (ekstenzija „F“) u jezgro procesora.

Omogući predviđanje grananja

Omogući statičko predviđanje grananja (Unazad zauzeto i Naprijed nije zauzeto) za instrukcije grananja.

Vrijednost društvene odgovornosti kompanije mhartid

· Vrijednost registra Hart ID-a (mhartid) je prema zadanim postavkama 0. · Dodijelite vrijednost između 0 i 4094. · Kompatibilno s Altera FPGA Avalon Mutex Core HAL API-jem.

Onemogući FSQRT i FDIV instrukcije za FPU

· Uklonite operacije kvadratnog korijena s pomičnim zarezom (FSQRT) i dijeljenja s pomičnim zarezom (FDIV) u FPU.
· Primijenite softversku emulaciju na obje instrukcije tokom izvršavanja.

Povezane informacije Korisnički vodič za ugrađenu perifernu IP – Intel FPGA Avalon® Mutex Core

Priručnik za dizajn ugrađenih procesora Nios® V 18

Pošalji povratne informacije

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime
726952 | 2025.07.16

2.1.1.3.2. Kartica za otklanjanje grešaka

Tabela 12. Parametri kartice za otklanjanje grešaka

Kartica za otklanjanje grešaka

Opis

Omogući otklanjanje grešaka
Omogući resetiranje iz modula za otklanjanje grešaka

2.1.1.3.3. Kartica Zaključavanje koraka Tabela 13. Kartica Zaključavanje koraka
Parametri Omogući zaključavanje koraka Zadani period vremenskog ograničenja Omogući produženi interfejs za resetovanje

Opis · Omogući dvojezgreni Lockstep sistem. · Zadana vrijednost programabilnog vremena čekanja pri resetiranju (između 0 i 255). · Omogući opcionalni prošireni interfejs za resetiranje za proširenu kontrolu resetiranja. · Kada je onemogućeno, fRSmartComp implementira osnovnu kontrolu resetiranja.

2.1.1.3.4. Koristite karticu Zahtjev za resetiranje

Tabela 14. Korištenje parametra kartice Zahtjev za resetiranje

Koristite karticu Zahtjev za resetiranje

Opis

Dodaj interfejs zahtjeva za resetiranje

· Omogućite ovu opciju da biste otkrili lokalne portove za resetiranje gdje je lokalni master može koristiti za pokretanje resetiranja Nios V procesora bez utjecaja na druge komponente u Nios V procesorskom sistemu.
· Interfejs za resetovanje se sastoji od ulaznog signala resetreq i izlaznog signala ack.
· Možete zatražiti resetiranje jezgre procesora Nios V aktiviranjem signala resetreq.
· Signal resetreq mora ostati aktivan sve dok procesor ne aktivira signal potvrde (ACK). Ako signal ne ostane aktivan, procesor može biti u nedeterminističkom stanju.
· Potvrda resetreq signala u debug modu nema utjecaja na stanje procesora.
· Nios V procesor odgovara da je resetovanje uspješno slanjem ack signala.
· Nakon što je procesor uspješno resetovan, potvrda ack signala se može ponavljati više puta periodično sve dok se ne deaktivira resetreq signal.

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 19

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime
726952 | 2025.07.16

2.1.1.3.5. Kartica Zamke, Izuzeci i Prekidi

Tabela 15.

Kartica Zamke, izuzeci i prekidi kada je isključena opcija Omogući kontroler prekida na nivou jezgra

Kartica Zamke, izuzeci i prekidi
Resetiraj agenta

Opis
· Memorija koja sadrži vektor resetiranja (adresa resetiranja procesora Nios V) gdje se nalazi kod za resetiranje.
· Možete odabrati bilo koji memorijski modul povezan s glavnim instrukcijskim uređajem Nios V procesora i podržan od strane toka pokretanja Nios V procesora kao agenta za resetiranje.

Reset Offset

· Određuje pomak vektora resetiranja u odnosu na osnovnu adresu odabranog agenta za resetiranje. · Dizajner platforme automatski pruža zadanu vrijednost za pomak resetiranja.

Omogući kontroler prekida na nivou jezgra (CLIC)

· Omogućite CLIC da podrži preventivne prekide i konfigurabilne uslove za okidanje prekida.
· Kada je omogućeno, možete konfigurirati broj prekida platforme, postaviti uvjete okidanja i označiti neke od prekida kao preventivne.

Registar sjene u režimu prekida Files

Navedite tipove prekida kao Direktni ili Vektorski. Omogućite registar sjene kako biste smanjili promjenu konteksta prilikom prekida.

Tabela 16.

Zamke, izuzeci i prekidi kada je uključena opcija Omogući kontroler prekida na nivou jezgra

Zamke, izuzeci i prekidi

Opisi

Resetiraj agenta
Reset Offset
Omogući kontroler prekida na nivou jezgra (CLIC)

· Memorija koja sadrži vektor resetiranja (adresa resetiranja procesora Nios V) gdje se nalazi kod za resetiranje.
· Možete odabrati bilo koji memorijski modul povezan s glavnim instrukcijskim uređajem Nios V procesora i podržan od strane toka pokretanja Nios V procesora kao agenta za resetiranje.
· Određuje pomak vektora resetiranja u odnosu na osnovnu adresu odabranog agenta za resetiranje. · Dizajner platforme automatski pruža zadanu vrijednost za pomak resetiranja.
· Omogućite CLIC za podršku preventivnih prekida i konfigurabilnih uslova za okidanje prekida. · Kada je omogućeno, možete konfigurisati broj prekida platforme, postaviti uslove za okidanje,
i neke od prekida označiti kao preventivne.

Prekidni način rada

· Navedite tipove prekida kao Direktni, Vektorski ili CLIC.

Registar sjena Files

· Omogućite registar sjene kako biste smanjili promjenu konteksta prilikom prekida.
· Nudi dva pristupa:
— Broj CLIC nivoa prekida
— Broj nivoa CLIC prekida – 1: Ova opcija je korisna kada želite broj registara file kopije koje odgovaraju tačnom broju blokova M20K ili M9K.
· Omogućite Nios V procesoru korištenje shadow registra filekoji smanjuju opterećenje prebacivanja konteksta prilikom prekida.
Za više informacija o registru sjena files, pogledajte referentni priručnik za Nios V procesor.

Broj izvora prekida platforme

· Određuje broj prekida platforme između 16 i 2048.
Napomena: CLIC podržava do 2064 ulaza za prekid, a prvih 16 ulaza za prekid je također povezano s osnovnim kontrolerom prekida.

CLIC poravnanje vektorske tabele

· Automatski se određuje na osnovu broja izvora prekida platforme. · Ako koristite poravnanje koje je ispod preporučene vrijednosti, CLIC povećava logiku
složenost dodavanjem dodatnog sabirača za izvođenje vektorskih izračuna. · Ako koristite poravnanje koje je ispod preporučene vrijednosti, to rezultira povećanim
logička složenost u CLIC-u.
nastavak…

Priručnik za dizajn ugrađenih procesora Nios® V 20

Pošalji povratne informacije

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime
726952 | 2025.07.16

Zamke, izuzeci i prekidi
Broj nivoa prekida
Broj prioriteta prekida po nivou
Konfigurabilni polaritet prekida. Podrška za prekide izazvane ivicom.

Opisi
· Određuje broj nivoa prekida s dodatnim nivoom 0 za kod aplikacije. Prekidi višeg nivoa mogu prekinuti (preduhitriti) pokrenuti program za obradu prekida nižeg nivoa.
· S nivoima prekida koji nisu nula kao jedinim opcijama za prekide, aplikacijski kod je uvijek na najnižem nivou 0. Napomena: Konfiguracija nivoa i prioriteta prekida tokom izvođenja vrši se u jednom 8-bitnom registru. Ako je broj nivoa prekida 256, nije moguće konfigurirati prioritet prekida tokom izvođenja. U suprotnom, maksimalan broj konfigurabilnih prioriteta je 256 / (broj nivoa prekida – 1).
· Određuje broj prioriteta prekida, koji CLIC koristi za određivanje redoslijeda kojim se pozivaju rukovatelji prekidima bez prethodnog aktiviranja. Napomena: Spajanje binarnih vrijednosti odabranog nivoa prekida i odabranog prioriteta prekida mora biti manje od 8 bitova.
· Omogućava vam konfiguriranje polariteta prekida tokom izvođenja. · Zadani polaritet je pozitivni polaritet.
· Omogućava vam konfiguriranje uvjeta za okidanje prekida tokom izvođenja, tj. okidanje visokim nivoom ili okidanje pozitivnom ivicom (kada je polaritet prekida pozitivan u Konfigurabilnom polaritetu prekida).
· Zadani uslov za okidanje je prekid izazvan nivoom.

Napomena:

Povezane informacije Nios® V procesor - priručnik za referencu

2.1.1.3.6. Kartica Konfiguracije memorije

Tabela 17. Parametri kartice Konfiguracija memorije

Kategorija

Kartica za konfiguraciju memorije

Opis

Keš memorije

Veličina keš memorije podataka

· Određuje veličinu keš memorije podataka. · Važeće veličine su od 0 kilobajta (KB) do 16 KB. · Isključi keš memoriju podataka kada je veličina 0 KB.

Veličina keša instrukcija

· Određuje veličinu keš memorije instrukcija. · Važeće veličine su od 0 KB do 16 KB. · Isključi keš memoriju instrukcija kada je veličina 0 KB.

Periferna regija A i B

Veličina

· Određuje veličinu periferne regije.
· Važeće veličine su od 64 KB do 2 gigabajta (GB) ili Ništa. Odabirom opcije Ništa onemogućava se periferna regija.

Osnovna adresa

· Određuje osnovnu adresu periferne regije nakon što odaberete veličinu.
· Sve adrese u perifernoj regiji proizvode pristup podacima koji se ne mogu keširati.
· Osnovna adresa periferne regije mora biti usklađena s veličinom periferne regije.

Čvrsto povezana sjećanja

Veličina

· Određuje veličinu čvrsto povezane memorije. — Važeće veličine su od 0 MB do 512 MB.

Inicijalizacija osnovne adrese File

· Određuje osnovnu adresu čvrsto povezane memorije. · Određuje inicijalizaciju file za čvrsto povezanu memoriju.

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 21

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime
726952 | 2025.07.16

Napomena:

U Nios V procesorskom sistemu sa omogućenom keš memorijom, morate smjestiti sistemske periferne uređaje unutar periferne regije. Periferne regije možete koristiti za definiranje transakcije koja se ne može keširati za periferne uređaje kao što su UART, PIO, DMA i drugi.

2.1.1.3.7. Kartica ECC

Tabela 18. ECC kartica
ECC omogućava otkrivanje grešaka i izvještavanje o statusu
Omogući korekciju jednog bita

Opis
· Omogućite ovu opciju da biste primijenili ECC funkciju za interne RAM blokove procesora Nios V. · ECC funkcije detektuju greške do 2 bita i reaguju na osnovu sljedećeg ponašanja:
— Ako se radi o ispravljivoj grešci jednog bita i ako je opcija Omogući ispravljanje jednog bita isključena, procesor nastavlja s radom nakon ispravljanja greške u procesorskom cjevovodu. Međutim, ispravljanje se ne odražava u izvornim memorijama.
— Ako se radi o ispravljivoj grešci jednog bita i ako je uključena opcija Omogući ispravljanje jednog bita, procesor nastavlja s radom nakon ispravljanja greške u procesorskom cjevovodu i izvornim memorijama.
— Ako se radi o neispravnoj grešci, procesor zaustavlja svoj rad.
Omogućite korekciju jednog bita na ugrađenim memorijskim blokovima u jezgru.

2.1.1.3.8. Kartica prilagođenih instrukcija

Napomena:

Ova kartica je dostupna samo za jezgro procesora Nios V/g.

Prilagođene instrukcije Nios V Tabela hardverskog interfejsa prilagođenih instrukcija
Tabela makroa za softver za prilagođene instrukcije Nios V

Opis
· Nios V procesor koristi ovu tabelu za definisanje svojih prilagođenih interfejsa za upravljanje instrukcijama.
· Definirani interfejsi upravitelja prilagođenih instrukcija su jedinstveno kodirani pomoću Opcode-a (CUSTOM0-3) i 3 bita funct7[6:4].
· Možete definirati do ukupno 32 pojedinačna prilagođena interfejsa za upravljanje instrukcijama.
· Nios V procesor koristi ovu tabelu za definisanje prilagođenih kodiranja softvera instrukcija za definisane interfejse prilagođenog menadžera instrukcija.
· Za svako definirano kodiranje softvera prilagođenih instrukcija, Opcode (CUSTOM0-3) i 3 bita kodiranja funct7[6:4] moraju se podudarati s definiranim kodiranjem interfejsa upravitelja prilagođenih instrukcija u Tablici interfejsa hardvera prilagođenih instrukcija.
· Možete koristiti funct7[6:4], funct7[3:0] i funct3[2:0] za definiranje dodatnog kodiranja za datu prilagođenu instrukciju ili ih specificirati kao X-ove koji će se proslijediti kao dodatni argumenti instrukcije.
· Nios V procesor pruža definirana prilagođena kodiranja softvera instrukcija kao generirane C-makroe u system.h i prati R-tip RISC-V formata instrukcija.
· Mnemotehnike se mogu koristiti za definiranje prilagođenih imena za: — Generirane C-makroe u system.h.
— Generisane GDB mnemoničke oznake za otklanjanje grešaka u datoteci custom_instruction_debug.xml.

Povezane informacije
AN 977: Prilagođena instrukcija za Nios V procesor Za više informacija o prilagođenim instrukcijama koje vam omogućavaju da prilagodite Nios® V procesor potrebama određene aplikacije.

Priručnik za dizajn ugrađenih procesora Nios® V 22

Pošalji povratne informacije

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime 726952 | 2025.07.16
2.1.2. Definisanje dizajna sistemskih komponenti
Koristite Platform Designer za definiranje hardverskih karakteristika Nios V procesorskog sistema i dodavanje željenih komponenti. Sljedeći dijagram prikazuje osnovni dizajn Nios V procesorskog sistema sa sljedećim komponentama: · Jezgro Nios V procesora · Memorija na čipu · JTAG UART · Intervalni tajmer (opciono)(1)
Kada se nova memorija na čipu doda u sistem Platform Designera, izvršite sinhronizaciju sistemskih informacija kako biste odrazili dodane memorijske komponente u resetovanju. Alternativno, možete omogućiti automatsku sinhronizaciju u Platform Designeru kako biste automatski odrazili najnovije promjene komponenti.
Slika 11. Primamppovezivanje Nios V procesora s drugim perifernim uređajima u Platform Designeru

(1) Imate mogućnost korištenja funkcija internog tajmera Nios V za zamjenu eksternog intervalnog tajmera u Platform Designeru.

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 23

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime
726952 | 2025.07.16
Također morate definirati operativne pinove za izvoz kao kanale u vašem sistemu Platform Designer. Na primjeramptj., odgovarajuća lista pinova za rad FPGA sistema definirana je u nastavku, ali nije ograničena na:
· Sat
· Resetovati
· U/I signali
2.1.3. Određivanje baznih adresa i prioriteta zahtjeva za prekid
Da biste odredili kako komponente dodane u dizajnu međusobno djeluju i formiraju sistem, potrebno je dodijeliti bazne adrese za svaku komponentu agenta i dodijeliti prioritete zahtjeva za prekid (IRQ) za J.TAG UART i intervalni tajmer. Dizajner platforme pruža komandu – Dodijeli bazne adrese – koja automatski dodjeljuje odgovarajuće bazne adrese svim komponentama u sistemu. Međutim, možete prilagoditi bazne adrese na osnovu vaših potreba.
Slijede neke smjernice za dodjeljivanje baznih adresa:
· Jezgro procesora Nios V ima 32-bitni adresni raspon. Da bi se pristupilo komponentama agenta, njihova osnovna adresa mora biti u rasponu između 0x00000000 i 0xFFFFFFFF.
· Nios V programi koriste simboličke konstante za pozivanje na adrese. Ne morate birati vrijednosti adresa koje je lako zapamtiti.
· Vrijednosti adresa koje razlikuju komponente sa samo jednom razlikom u adresi proizvode efikasniji hardver. Ne morate sažeti sve osnovne adrese u najmanji mogući raspon adresa jer sažimanje može stvoriti manje efikasan hardver.
· Dizajner platforme ne pokušava poravnati odvojene memorijske komponente u susjednom memorijskom rasponu. Na primjeramptj. ako želite da više komponenti memorije na čipu bude adresirano kao jedan susjedni memorijski raspon, morate eksplicitno dodijeliti bazne adrese.
Dizajner platforme također pruža naredbu za automatizaciju – Dodijeli brojeve prekida koja povezuje IRQ signale kako bi se dobili valjani hardverski rezultati. Međutim, efikasno dodjeljivanje IRQ-ova zahtijeva razumijevanje ukupnog ponašanja odziva sistema. Dizajner platforme ne može donositi informirana nagađanja o najboljoj dodjeli IRQ-ova.
Najniža IRQ vrijednost ima najviši prioritet. U idealnom sistemu, Altera preporučuje da komponenta tajmera ima IRQ najviši prioritet, tj. najnižu vrijednost, kako bi se održala tačnost otkucaja sistemskog sata.
U nekim slučajevima, možete dodijeliti veći prioritet perifernim uređajima u realnom vremenu (kao što su video kontroleri), što zahtijeva veću stopu prekida nego komponente tajmera.
Povezane informacije
Korisnički vodič za Quartus Prime Pro Edition: Više informacija o kreiranju sistema pomoću Platform Designera.

Priručnik za dizajn ugrađenih procesora Nios® V 24

Pošalji povratne informacije

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime 726952 | 2025.07.16
2.2. Integracija sistema za dizajniranje platformi u Quartus Prime projekat
Nakon generiranja dizajna Nios V sistema u Platform Designeru, izvršite sljedeće zadatke kako biste integrirali Nios V sistemski modul u Quartus Prime FPGA dizajn projekat. · Kreirajte Nios V sistemski modul u Quartus Prime projektu · Povežite signale iz Nios V sistemskog modula s drugim signalima u FPGA logici · Dodijelite lokaciju fizičkih pinova · Ograničite FPGA dizajn
2.2.1. Kreiranje Nios V procesorskog sistemskog modula u Quartus Prime projektu
Platform Designer generira entitet dizajna sistemskog modula koji možete instancirati u Quartus Primeu. Način na koji instancirate sistemski modul ovisi o metodi unosa dizajna za cijeli Quartus Prime projekt. Na primjerampDakle, ako ste koristili Verilog HDL za unos dizajna, instancirajte sistemski modul zasnovan na Verilogu. Ako želite koristiti metodu blok dijagrama za unos dizajna, instancirajte simbol sistemskog modula .bdf. file.
2.2.2. Povezivanje signala i dodjeljivanje fizičkih lokacija pinova
Da biste povezali svoj Altera FPGA dizajn sa dizajnom na nivou ploče, izvršite sljedeće zadatke: · Identifikujte najviši nivo file za vaš dizajn i signale za povezivanje s eksternom Alterom
Pinovi FPGA uređaja. · Razumjeti koje pinove treba spojiti kroz korisnički vodič za dizajn na nivou ploče ili
sheme. · Dodijelite signale u dizajnu najvišeg nivoa portovima na vašem Altera FPGA uređaju pomoću pina
alati za dodjeljivanje zadataka.
Vaš sistem Platform Designer može biti dizajn najvišeg nivoa. Međutim, Altera FPGA može uključivati i dodatnu logiku na osnovu vaših potreba i na taj način uvodi prilagođeni sistem najvišeg nivoa. fileNajviši nivo file povezuje signale sistemskog modula procesora Nios V s drugom logikom dizajna Altera FPGA.
Povezane informacije Korisnički vodič za Quartus Prime Pro Edition: Ograničenja dizajna
2.2.3. Ograničavanje dizajna Altera FPGA
Pravilan dizajn Altera FPGA sistema uključuje ograničenja dizajna kako bi se osiguralo da dizajn ispunjava zahtjeve vremenskog zatvaranja i druga logička ograničenja. Morate ograničiti svoj Altera FPGA dizajn kako biste eksplicitno ispunili ove zahtjeve koristeći alate dostupne u Quartus Prime softveru ili od EDA dobavljača trećih strana. Quartus Prime softver koristi data ograničenja tokom faze kompilacije kako bi dobio optimalne rezultate postavljanja.

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 25

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime
726952 | 2025.07.16
Povezane informacije · Quartus Prime Pro Edition Vodič za korisnike: Ograničenja dizajna · EDA partneri trećih strana · Quartus Prime Pro Edition Vodič za korisnike: Analizator vremena
2.3. Dizajniranje memorijskog sistema procesora Nios V
Ovaj odjeljak opisuje najbolje prakse za odabir memorijskih uređaja u ugrađenom sistemu Platform Designer-a sa Nios V procesorom i postizanje optimalnih performansi. Memorijski uređaji igraju ključnu ulogu u poboljšanju ukupnih performansi ugrađenog sistema. Ugrađena sistemska memorija pohranjuje programske instrukcije i podatke.
2.3.1. Hlapljiva memorija
Osnovna razlika u vrsti memorije je volatilnost. Volatilna memorija čuva svoj sadržaj samo dok se memorijski uređaj napaja. Čim se isključi napajanje, memorija gubi svoj sadržaj.
ExampManje hlapljive memorije su RAM, keš memorija i registri. To su brze vrste memorije koje povećavaju performanse rada. Altera preporučuje da učitate i izvršavate instrukcije Nios V procesora u RAM-u i uparite Nios V IP jezgru sa IP-om memorije na čipu ili IP-om interfejsa eksterne memorije za optimalne performanse.
Da biste poboljšali performanse, možete eliminirati dodatne komponente za prilagođavanje Platform Designera usklađivanjem tipa ili širine interfejsa upravitelja podacima procesora Nios V s RAM memorijom za pokretanje. Na primjerampMožete konfigurirati On-Chip Memory II s 32-bitnim AXI-4 sučeljem, koje odgovara sučelju upravitelja podataka Nios V.
Povezane informacije · Interfejsi vanjske memorije IP centar za podršku · Memorija na čipu (RAM ili ROM) Altera FPGA IP · Memorija na čipu II (RAM ili ROM) Altera FPGA IP · Nios V procesor Izvršavanje aplikacije na licu mjesta iz OCRAM-a na stranici 54
2.3.1.1. Konfiguracija RAM ili ROM memorije na čipu
IP adrese memorije na čipu Altera FPGA možete konfigurirati kao RAM ili ROM. · RAM omogućava čitanje i pisanje i ima promjenjivu prirodu. Ako ste
Prilikom pokretanja Nios V procesora iz RAM memorije na čipu, morate se uvjeriti da je sadržaj pokretanja sačuvan i da nije oštećen u slučaju resetovanja tokom rada. · Ako se Nios V procesor pokreće iz ROM-a, bilo koja softverska greška na Nios V procesoru ne može pogrešno prepisati sadržaj memorije na čipu. Na taj način se smanjuje rizik od oštećenja softvera za pokretanje.
Povezane informacije · Memorija na čipu (RAM ili ROM) Altera FPGA IP · Memorija na čipu II (RAM ili ROM) Altera FPGA IP · Nios V procesor Izvršavanje aplikacije na licu mjesta iz OCRAM-a na stranici 54

Priručnik za dizajn ugrađenih procesora Nios® V 26

Pošalji povratne informacije

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime 726952 | 2025.07.16
2.3.1.2. Keš memorije
Memorije na čipu se često koriste za implementaciju funkcionalnosti keša zbog njihove niske latencije. Nios V procesor koristi memoriju na čipu za svoje keš memorije za instrukcije i podatke. Ograničeni kapacitet memorije na čipu obično nije problem za keš memorije jer su one obično male.
Keš memorije se obično koriste pod sljedećim uslovima:
· Regularna memorija se nalazi van čipa i ima duže vrijeme pristupa od memorije na čipu.
· Dijelovi softverskog koda koji su kritični za performanse mogu stati u keš memoriju instrukcija, poboljšavajući performanse sistema.
· Dio podataka koji je kritičan za performanse i najčešće korišten može se smjestiti u keš memoriju podataka, poboljšavajući performanse sistema.
Omogućavanje keš memorije u Nios V procesoru stvara hijerarhiju memorije, što minimizira vrijeme pristupa memoriji.
2.3.1.2.1. Periferna regija
IP adrese ugrađenih perifernih uređaja, kao što su UART, I2C i SPI, ne smiju se keširati. Keširanje se toplo preporučuje za eksterne memorije na koje utiče dugo vrijeme pristupa, dok interne memorije na čipu mogu biti isključene zbog kratkog vremena pristupa. Ne smijete keširati IP adrese ugrađenih perifernih uređaja, kao što su UART, I2C i SPI, osim memorija. Ovo je važno jer događaji sa eksternih uređaja, kao što su agentski uređaji koji ažuriraju softverske IP adrese, nisu zabilježeni u keš memoriji procesora, a procesor ih ne prima. Kao rezultat toga, ovi događaji mogu proći nezapaženo dok ne ispraznite keš memoriju, što može dovesti do neželjenog ponašanja u vašem sistemu. Ukratko, memorijski mapirano područje IP adresa ugrađenih perifernih uređaja se ne može keširati i mora se nalaziti unutar perifernih regija procesora.
Da biste postavili perifernu regiju, slijedite ove korake:
1. Otvorite mapu adresa sistema u Dizajneru platforme.
2. Idite do mape adresa Upravitelja instrukcija i Upravitelja podataka procesora.
3. Identifikujte periferne uređaje i memorije u vašem sistemu.
Slika 12. Primample od Adresne mape

Napomena: Plave strelice pokazuju na memorije. 4. Grupirajte periferne uređaje:
a. Memorija kao keširana b. Periferni uređaji kao nekaširani

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 27

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime
726952 | 2025.07.16

Tabela 19. Regija koja se može keširati i regija koja se ne može keširati

Podređeni

Mapa adresa

Status

Periferna regija

Veličina

Osnovna adresa

korisnik_aplikacije_mem.s1

0x0 ~ 0x3ffff

Cacheable

N/A

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Nekeširano Keširano

65536 bajtova N/A

0x40000 N/A

bootcopier_ram.s1 cpu.timer_sw_agent poštanski sandučić.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Može se keširati Ne može se keširati Ne može se keširati

144 bajta (minimalna veličina je 65536 bajtova)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

Ne može se keširati

uart.avalon_jtag_slave

0x54088 ~ 0x5408f

Ne može se keširati

5. Poravnajte periferne regije sa njihovim specifičnim veličinama:
· Za prampDakle, ako je veličina 65536 bajtova, to odgovara 0x10000 bajtova. Stoga, dozvoljena bazna adresa mora biti višekratnik broja 0x10000.
· CPU.dm_agent koristi osnovnu adresu 0x40000, koja je višekratnik adrese 0x10000. Kao rezultat toga, periferna regija A, veličine 65536 bajtova i baznom adresom 0x40000, ispunjava zahtjeve.
· Osnovna adresa kolekcije nekaširanih regija na 0x54000 nije višekratnik broja 0x10000. Morate ih premjestiti na 0x60000 ili drugi višekratnik broja 0x10000. Dakle, periferna regija B, koja ima veličinu od 65536 bajtova i osnovnu adresu 0x60000, zadovoljava kriterije.

Tabela 20. Regija koja se može keširati i koja se ne može keširati s ponovnim dodjeljivanjem

Podređeni

Mapa adresa

Status

Periferna regija

Veličina

Osnovna adresa

korisnik_aplikacije_mem.s1

0x0 ~ 0x3ffff

Cacheable

N/A

cpu.dm_agent

0x40000 ~ 0x4ffff

Nekašenih 65536 bajtova

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

Cacheable

N/A

bootcopier_ram.s1 cpu.timer_sw_agent poštanski sandučić.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Keširano Nekeširano Nekeširano Nekeširano

144 bajta (minimalna veličina je 65536 bajtova)

0x60000

uart.avalon_jtag_slave

0x60088 ~ 0x6008f

Ne može se keširati

2.3.1.3. Čvrsto povezana memorija
Čvrsto povezane memorije (TCM) su implementirane korištenjem memorije na čipu jer ih njihova niska latencija čini pogodnim za ovaj zadatak. TCM su memorije mapirane u tipičnom adresnom prostoru, ali imaju namjenski interfejs prema mikroprocesoru i posjeduju visokoperformansna svojstva keš memorije s niskom latencijom. TCM također pruža podređeni interfejs za vanjski host. Procesor i vanjski host imaju isti nivo dozvola za rukovanje TCM-om.

Priručnik za dizajn ugrađenih procesora Nios® V 28

Pošalji povratne informacije

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime
726952 | 2025.07.16

Napomena:

Kada je podređeni TCM port povezan na eksterni host, može se prikazati s drugačijom osnovnom adresom od one osnovne adrese dodijeljene u jezgru procesora. Altera preporučuje usklađivanje obje adrese s istom vrijednošću.

2.3.1.4. Interfejs za eksternu memoriju (EMIF)
EMIF (External Memory Interface) funkcioniše slično kao SRAM (Static Random Access Memory), ali je dinamičan i zahtijeva periodično osvježavanje kako bi se održao njegov sadržaj. Dinamičke memorijske ćelije u EMIF-u su mnogo manje od statičkih memorijskih ćelija u SRAM-u, što rezultira memorijskim uređajima većeg kapaciteta i niže cijene.
Pored zahtjeva za osvježavanjem, EMIF ima specifične zahtjeve za interfejs koji često zahtijevaju specijalizirani hardver kontrolera. Za razliku od SRAM-a, koji ima fiksni skup adresnih linija, EMIF organizira svoj memorijski prostor u banke, redove i kolone. Prebacivanje između banaka i redova uvodi određeno opterećenje, tako da morate pažljivo poredati pristupe memoriji kako biste efikasno koristili EMIF. EMIF također multipleksira adrese redova i kolona preko istih adresnih linija, smanjujući broj pinova potrebnih za datu veličinu EMIF-a.
Verzije EMIF-a veće brzine, kao što su DDR, DDR2, DDR3, DDR4 i DDR5, nameću stroge zahtjeve za integritet signala koje dizajneri PCB-a moraju uzeti u obzir.
EMIF uređaji se ubrajaju među najisplativije i najkapacitetnije dostupne tipove RAM memorije, što ih čini popularnom opcijom. Ključna komponenta EMIF interfejsa je EMIF IP, koji upravlja zadacima vezanim za multipleksiranje adresa, osvježavanje i prebacivanje između redova i banaka. Ovaj dizajn omogućava ostatku sistema pristup EMIF-u bez potrebe za razumijevanjem njegove interne arhitekture.

Povezane informacije Interfejsi eksterne memorije IP centar za podršku

2.3.1.4.1. IP adresa proširivača raspona
Proširivač adresnog raspona Altera FPGA IP omogućava host interfejsima mapiranim memorijom pristup većoj ili manjoj adresnoj mapi nego što to dozvoljava širina njihovih adresnih signala. Proširivač adresnog raspona IP dijeli adresni prostor u više odvojenih prozora tako da host može pristupiti odgovarajućem dijelu memorije kroz prozor.
Proširivač raspona adresa ne ograničava širinu hosta i agenta na 32-bitnu i 64-bitnu konfiguraciju. Proširivač raspona adresa možete koristiti s adresnim prozorima od 1-64 bita.

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 29

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime
726952 | 2025.07.16

Slika 13. Proširivač raspona adresa Altera FPGA IP
Adresa agenta

Proširivač raspona adresa

Tabela mapiranja
Kontrolni port A

…

Kontrolni registar 0 Kontrolni registar Z-1

Proširena adresa hosta H

Povezane informacije
Quartus® Prime Pro Edition Korisnički vodič: Dizajner platforme Za više informacija pogledajte temu Proširivač raspona adresa Intel® FPGA IP.

2.3.1.4.2. Korištenje IP uređaja za proširenje raspona adresa s Nios V procesorom
32-bitni Nios V procesor može adresirati do 4 GB adresnog raspona. Ako EMIF sadrži više od 4 GB memorije, on premašuje maksimalni podržani adresni raspon, što sistem Platform Designera čini pogrešnim. Za rješavanje ovog problema potreban je IP Address Span Extender dijeljenjem jednog EMIF adresnog prostora na više manjih prozora.
Altera preporučuje da uzmete u obzir sljedeće parametre.

Tabela 21. Parametri proširivača raspona adresa

Parametar

Preporučene postavke

Širina putanje podataka
Širina proširene adrese glavnog bajta

Odaberite 32-bitnu konfiguraciju, što odgovara 32-bitnom procesoru. Zavisi od veličine EMIF memorije.

Širina adrese podređene riječi Širina brojača burstova

Odaberite 2 GB ili manje. Preostali adresni raspon Nios V procesora je rezervisan za druge ugrađene softverske IP adrese.
Počnite s 1 i postepeno povećavajte ovu vrijednost kako biste poboljšali performanse.

Broj podprozora

Odaberite 1 podprozor ako povezujete EMIF na Nios V procesor kao memoriju za instrukcije i podatke ili oboje. Prebacivanje između više podprozora dok Nios V procesor izvršava EMIF je opasno.

Omogući port za kontrolu podređenog uređaja

Onemogućite kontrolni port podređenog uređaja ako povezujete EMIF na Nios V procesor kao memoriju za instrukcije i/ili podatke. Ista pitanja kao i za broj podprozora.

Maksimalan broj čitanja na čekanju

Počnite s 1 i postepeno povećavajte ovu vrijednost kako biste poboljšali performanse.

Priručnik za dizajn ugrađenih procesora Nios® V 30

Pošalji povratne informacije

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime 726952 | 2025.07.16
Slika 14. Povezivanje Upravitelja instrukcija i podataka s Proširivačem raspona adresa

Slika 15. Mapiranje adresa

Imajte na umu da Proširivač raspona adresa može pristupiti cijelom memorijskom prostoru od 8 GB EMIF-a. Međutim, putem Proširivača raspona adresa, Nios V procesor može pristupiti samo prvom memorijskom prostoru od 1 GB EMIF-a.

Slika 16. Pojednostavljeni blok dijagram

Sistem dizajnera platforme

Preostala 3 GB

Adresa procesora Nios V

raspon je za ugrađene

NNioios sVV PProrocecsesosor r
M

meke IP adrese u istom sistemu.
Prozor od 1 GB

Raspon adresa

Extender

Samo prvi 1 GB

EMIF memorija je povezana sa Nios V

EMIF

procesor.

8 GB
S

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 31

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime
726952 | 2025.07.16
2.3.1.4.3. Definiranje memorijskog uređaja povezivača proširivača adresnog raspona 1. Definirajte proširivač adresnog raspona (EMIF) kao vektor resetiranja. Alternativno, vektor resetiranja procesora Nios V možete dodijeliti drugim memorijama, kao što su OCRAM ili fleš uređaji.
Slika 17. Više opcija kao vektor resetiranja
Međutim, uređivač paketa podrške za ploče (BSP) ne može automatski registrovati produživač raspona adresa (EMIF) kao važeću memoriju. U zavisnosti od izbora koji ste napravili, videćete dvije različite situacije kao što je prikazano na sljedećim slikama. Slika 18. Greška BSP-a prilikom definisanja produživača raspona adresa (EMIF) kao vektora resetovanja

Priručnik za dizajn ugrađenih procesora Nios® V 32

Pošalji povratne informacije

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime 726952 | 2025.07.16
Slika 19. Nedostatak EMIF-a prilikom definiranja drugih memorija kao vektora resetiranja

2. Morate ručno dodati Proširivač raspona adresa (EMIF) koristeći Dodaj memorijski uređaj, Dodaj regiju memorije povezivača i Dodaj mapiranja sekcije povezivača na kartici Skripta BSP povezivača.
3. Slijedite ove korake:
a. Odredite raspon adresa Proširivača raspona adresa koristeći mapu memorije (npr.ampAdresa na sljedećoj slici koristi raspon proširivača adresnog raspona od 0x0 do 0x3fff_ffff).
Slika 20. Mapa memorije

b. Kliknite na Dodaj memorijski uređaj i popunite na osnovu informacija u mapi memorije vašeg dizajna: i. Naziv uređaja: emif_ddr4. Napomena: Obavezno kopirajte isti naziv iz mape memorije. ii. Osnovna adresa: 0x0 iii. Veličina: 0x40000000
c. Kliknite na Dodaj da biste dodali novu memorijsku regiju linkera:

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 33

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime
726952 | 2025.07.16

Tabela 22. Dodavanje memorijske regije linkera

Koraci

Resetiraj vektor

emif_ddr4

Druge uspomene

Dodajte novu regiju memorije linkera pod nazivom reset. Dodajte novu regiju memorije linkera za

· Naziv regije: reset

emif_ddr4.

· Veličina regije: 0x20

· Naziv regije: emif_ddr4

· Memorijski uređaj: emif_ddr4

· Veličina regije: 0x40000000

· Pomak memorije: 0x0

· Memorijski uređaj: emif_ddr4

· Pomak memorije: 0x0

Dodajte novu memorijsku regiju linkera za

preostala emif_ddr4.

· Naziv regije: emif_ddr4

· Veličina regije: 0x3fffffe0

· Memorijski uređaj: emif_ddr4

· Pomak memorije: 0x20

Slika 21. Regija linkera prilikom definiranja proširivača adresnog raspona (EMIF) kao vektora resetiranja

Slika 22. Regija linkera prilikom definiranja drugih memorija kao vektora resetiranja
d. Nakon što se emif_ddr4 doda u BSP, možete ga odabrati za bilo koju sekciju linkera.
Slika 23. Uspješno dodavanje EMIF-a (Address Span Extender)

e. Zanemarite upozorenje o tome da memorijski uređaj emif_ddr4 nije vidljiv u SOPC dizajnu.
f. Nastavite s generiranjem BSP-a.
Povezane informacije Uvod u metode pokretanja Nios V procesora na stranici 51

Priručnik za dizajn ugrađenih procesora Nios® V 34

Pošalji povratne informacije

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime 726952 | 2025.07.16
2.3.2. Neisparljiva memorija
Neisparljiva memorija zadržava svoj sadržaj kada se napajanje isključi, što je čini dobrim izborom za pohranjivanje informacija koje sistem mora preuzeti nakon ponovnog uključivanja i isključivanja sistema. Neisparljiva memorija obično pohranjuje boot kod procesora, trajne postavke aplikacija i konfiguracijske podatke Altera FPGA. Iako neisparljiva memorija ima prednosttagKada je u pitanju zadržavanje podataka kada se isključi napajanje, mnogo je sporija u poređenju sa hlapljivom memorijom i često ima složenije postupke pisanja i brisanja. Nehlapljiva memorija se obično garantuje brisanjem samo određeni broj puta, nakon čega može doći do greške.
ExampNeisparljiva memorija uključuje sve vrste fleš memorije, EPROM i EEPROM. Altera preporučuje da pohranite Altera FPGA bitstreamove i slike Nios V programa u neisparljivu memoriju i koristite serijski fleš kao uređaj za pokretanje Nios V procesora.
Povezane informacije
· Generički serijski fleš interfejs Altera FPGA IP korisnički priručnik
· Korisnički vodič za klijent poštanskog sandučića Altera FPGA IP · Korisnički vodič za MAX® 10 korisničku fleš memoriju: Altera FPGA IP jezgra fleš memorije na čipu
2.4. Najbolje prakse za mjerenje takta i resetiranje
Važno je razumjeti kako domena takta i resetiranja Nios V procesora komunicira sa svakim perifernim uređajem na koji se povezuje. Jednostavan Nios V procesorski sistem počinje s jednom domenom takta, a može postati komplicirano s sistemom s više domena takta kada se domena brzog takta sudari sa domenom sporog takta. Morate uzeti u obzir i razumjeti kako se ove različite domene mijenjaju nakon resetiranja i uvjeriti se da nema suptilnih problema.
Za najbolju praksu, Altera preporučuje postavljanje Nios V procesora i memorije za pokretanje u istu domenu takta. Nemojte oslobađati Nios V procesor od resetiranja u domeni brzog takta kada se pokreće iz memorije koja se nalazi u vrlo sporoj domeni takta, što može uzrokovati grešku pri dohvaćanju instrukcija. Možda će vam biti potrebno ručno sekvenciranje izvan onoga što Platform Designer pruža prema zadanim postavkama i planirajte topologiju oslobađanja resetiranja u skladu s tim na osnovu vašeg slučaja upotrebe. Ako želite resetirati sistem nakon što se pokrene i radi neko vrijeme, primijenite ista razmatranja na sekvenciranje resetiranja sistema i zahtjev za inicijalizaciju nakon resetiranja.
2.4.1. Sistem JTAG Sat
Određivanje ograničenja takta u svakom Nios V procesorskom sistemu je važno razmatranje prilikom dizajna sistema i neophodno je za ispravnost i determinističko ponašanje. Quartus Prime Timing Analyzer vrši statičku analizu vremena kako bi validirao performanse vremena sve logike u vašem dizajnu koristeći standardnu metodologiju ograničenja, analize i izvještavanja u industriji.
Example 1. Osnovni takt od 100 MHz sa radnim ciklusom 50/50 i 16 MHz JTAG Sat
#******************************************************************** # Kreiraj takt od 100MHz #**************************************************************** create_clock -name {clk} -period 10 [get_ports {clk}] #************************ Kreiraj takt od 16MHzTAG Sat #************************

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 35

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] Povezane informacije Knjiga s uputama za analizu vremena Quartus Prime
2.4.2. Interfejs zahtjeva za resetiranje
Nios V procesor uključuje opcionalnu mogućnost zahtjeva za resetiranje. Mogućnost zahtjeva za resetiranje sastoji se od signala reset_req i reset_req_ack.
Da biste omogućili zahtjev za resetiranje u Platform Designeru: 1. Pokrenite Nios V Processor IP Parameter Editor. 2. U postavci Koristi zahtjev za resetiranje, uključite Dodaj interfejs zahtjeva za resetiranje.
opcija.
Slika 24. Omogući zahtjev za resetiranje Nios V procesora
Signal reset_req djeluje kao prekid. Kada potvrdite reset_req, šaljete zahtjev za resetiranje jezgre. Jezgra čeka da bilo koja neizvršena transakcija magistrale završi svoju operaciju. Na primjeramptj. ako postoji transakcija pristupa memoriji na čekanju, jezgro čeka potpun odgovor. Slično tome, jezgro prihvata bilo koji odgovor na instrukciju na čekanju, ali ne izdaje zahtjev za instrukciju nakon što primi signal reset_req.
Operacija resetiranja sastoji se od sljedećeg toka: 1. Završetak svih operacija na čekanju 2. Ispiranje internog cjevovoda 3. Postavljanje programskog brojača na vektor resetiranja 4. Resetiranje jezgre Cijela operacija resetiranja traje nekoliko ciklusa takta. reset_req mora ostati assertiran sve dok se ne assertira reset_req_ack, što ukazuje na to da je operacija resetiranja jezgre uspješno završena. Ukoliko se to ne uradi, stanje jezgre postaje nedeterminističko.

Priručnik za dizajn ugrađenih procesora Nios® V 36

Pošalji povratne informacije

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime 726952 | 2025.07.16
2.4.2.1. Tipični slučajevi upotrebe
· Možete aktivirati signal reset_req prilikom uključivanja kako biste spriječili da jezgra procesora Nios V pokrene izvršavanje programa sa svog vektora resetiranja dok drugi FPGA hostovi u sistemu ne inicijaliziraju memoriju za pokretanje procesora Nios V. U ovom slučaju, cijeli podsistem može doživjeti čisto hardversko resetiranje. Procesor Nios V se neograničeno drži u stanju zahtjeva za resetiranje dok drugi FPGA hostovi ne inicijaliziraju memoriju za pokretanje procesora.
· U sistemu gdje morate resetirati jezgro procesora Nios V bez ometanja ostatka sistema, možete aktivirati signal reset_req kako biste čisto zaustavili trenutni rad jezgra i ponovo pokrenuli procesor iz vektora resetiranja nakon što sistem otpusti signal reset_req_ack.
· Vanjski host može koristiti interfejs zahtjeva za resetiranje kako bi olakšao implementaciju sljedećih zadataka:
— Zaustaviti trenutni program procesora Nios V.
— Učitajte novi program u memoriju za pokretanje Nios V procesora.
— Dozvolite procesoru da počne izvršavati novi program.
Altera preporučuje da implementirate mehanizam timeouta za praćenje stanja signala reset_req_ack. Ako jezgra procesora Nios V padne u stanje beskonačnog čekanja i zastane iz nepoznatog razloga, reset_req_ack se ne može neograničeno aktivirati. Mehanizam timeouta vam omogućava da:
· Definišite period vremenskog ograničenja za oporavak i izvršite oporavak sistema resetovanjem na nivou sistema.
· Izvršite resetovanje na hardverskom nivou.
2.4.3. Resetuj IP adresu za izdavanje
Altera SDM-bazirani uređaji koriste paralelnu, sektorski zasnovanu arhitekturu koja distribuira logiku osnovne strukture preko više sektora. Altera preporučuje korištenje Reset Release Altera FPGA IP kao jednog od početnih ulaza u kolo za resetiranje. Uređaji bazirani na Intel® SDM-u uključuju Stratix® 10 i AgilexTM uređaje. Uređaji bazirani na kontrolnim blokovima nisu pogođeni ovim zahtjevom.
Povezane informacije
AN 891: Korištenje resetiranja i otpuštanja Altera FPGA IP
2.5. Dodjeljivanje zadanog agenta
Dizajner platforme vam omogućava da odredite zadanog agenta koji djeluje kao zadani agent za odgovor na grešku. Zadani agent kojeg odredite pruža uslugu odgovora na grešku za hostove koji pokušavaju nedekodirane pristupe adresnoj mapi.
Sljedeći scenariji pokreću nedekodirani događaj:
· Kršenje sigurnosnog stanja transakcije autobusa
· Pristup transakcijama nedefiniranoj memorijskoj regiji
· Izuzetak i slično.

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 37

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime
726952 | 2025.07.16

Zadani agent treba biti dodijeljen za rukovanje takvim događajima, gdje se nedefinirana transakcija preusmjerava na zadanog agenta i naknadno odgovara Nios V procesoru s odgovorom o grešci.
Povezane informacije
· Korisnički vodič za Quartus Prime Pro Edition: Dizajner platforme. Određivanje zadanog agenta
· Quartus Prime Pro Edition Korisnički vodič: Dizajner platforme. Odgovor na grešku Slave Altera FPGA IP
· Github – Dodatne komponente za resetovanje za Qsys

2.6. Dodjeljivanje UART agenta za štampanje
Ispis je koristan za otklanjanje grešaka u softverskoj aplikaciji, kao i za praćenje statusa vašeg sistema. Altera preporučuje ispis osnovnih informacija kao što su poruka pri pokretanju, poruka o grešci i napredak izvršavanja softverske aplikacije.
Izbjegavajte korištenje funkcije biblioteke printf() u sljedećim okolnostima: · Biblioteka printf() uzrokuje zastoj aplikacije ako nijedan host ne čita izlaz.
Ovo se odnosi na J.TAG Samo UART. · Biblioteka printf() troši velike količine programske memorije.

2.6.1. Sprečavanje zastoja od strane JTAG UART

Tabela 23. Razlike između tradicionalnog UART-a i J-aTAG UART

Tip UART-a Tradicionalni UART

Opis
Prenosi serijske podatke bez obzira na to da li eksterni host sluša. Ako nijedan host ne čita serijske podatke, podaci se gube.

JTAG UART

Zapisuje prenesene podatke u izlazni bafer i oslanja se na eksterni host da čita iz bafera kako bi ga ispraznio.

The JTAG UART drajver čeka kada je izlazni bafer pun. JTAG UART drajver čeka da eksterni host pročita iz izlaznog bafera prije nego što zapiše još podataka za slanje. Ovaj proces sprečava gubitak podataka za slanje.
Međutim, kada nije potrebno debagovanje sistema, kao što je to slučaj tokom produkcije, ugrađeni sistemi se implementiraju bez host računara povezanog na J.TAG UART. Ako je sistem odabrao JTAG UART kao UART agent, to može uzrokovati zastoj sistema jer nije povezan nijedan eksterni host.
Da bi se spriječilo zaustavljanje od strane JTAG UART, primijenite jednu od sljedećih opcija:

Priručnik za dizajn ugrađenih procesora Nios® V 38

Pošalji povratne informacije

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime
726952 | 2025.07.16

Tabela 24. Sprečavanje odugovlačenja od strane JTAG UART

Opcije
Nema UART interfejsa i drajvera
Koristite drugi UART interfejs i drajver
Sačuvaj JTAG UART interfejs (bez drajvera)

Tokom razvoja hardvera (u Dizajneru platforme)

Tokom razvoja softvera (u editoru paketa podrške za ploču)

Ukloni J.TAG UART iz sistema

Konfigurišite hal.stdin, hal.stdout i hal.stderr kao None.

Zamijeni J.TAG UART sa drugim softverom Konfigurišite hal.stdin, hal.stdout i hal.stderr

UART IP adresa

s drugim softverskim UART IP-om.

Sačuvaj JTAG UART u sistemu

· Konfigurišite hal.stdin, hal.stdout i hal.stderr kao None u Editoru paketa podrške za ploču.
· Onemogući JTAG UART drajver na kartici BSP drajver.

2.7. JTAG Signali
Modul za otklanjanje grešaka procesora Nios V koristi JTAG interfejs za preuzimanje ELF-a softvera i otklanjanje grešaka u softveru. Kada otklanjate greške u svom dizajnu pomoću JTAG interfejs, JTAG Signali TCK, TMS, TDI i TDO su implementirani kao dio dizajna. Specifikacija JTAG Ograničenja signala u svakom Nios V procesorskom sistemu su važno razmatranje prilikom dizajna sistema i neophodna su za ispravnost i determinističko ponašanje.
Altera preporučuje da frekvencija sistemskog takta bilo kojeg dizajna bude najmanje četiri puta veća od JTAG frekvenciju takta kako bi se osiguralo da jezgro instrumentacije na čipu (OCI) ispravno funkcioniše.
Povezane informacije · Kuharica za Quartus® Prime Timing Analyzer: JTAG Signali
Za više informacija o JTAG smjernice za vremenska ograničenja. · KDB: Zašto niosv-download ne uspijeva s nekonvekcioniranim Nios® V/m procesorom na
JTAG Frekvencija 24MHz ili 16MHz?
2.8. Optimizacija performansi sistema dizajnera platforme
Platform Designer pruža alate za optimizaciju performansi sistemskih međusobnih veza za Altera FPGA dizajne.

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 39

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime
726952 | 2025.07.16
Slika 25. Optimizacija Primjeramples

BivšiampSlika prikazana na slici pokazuje sljedeće korake:
1. Dodaje Pipeline Bridge kako bi ublažio kritične puteve postavljanjem: a. Između Upravitelja instrukcija i njegovih agenata b. Između Upravitelja podataka i njegovih agenata
2. Primijenite True Dual Port On-Chip RAM, pri čemu je svaki port namijenjen Upravitelju instrukcija i Upravitelju podataka, respektivno.

Priručnik za dizajn ugrađenih procesora Nios® V 40

Pošalji povratne informacije

2. Dizajn hardverskog sistema procesora Nios V pomoću softvera i dizajnera platforme Quartus Prime 726952 | 2025.07.16
Pogledajte sljedeće povezane linkove u nastavku, koji predstavljaju tehnike za korištenje dostupnih alata i kompromise svake implementacije.
Povezane informacije · Quartus® Prime Pro Edition Korisnički vodič: Dizajner platforme
Za više informacija pogledajte temu Optimizacija performansi sistema dizajnera platforme. · Quartus® Prime Standard Edition Korisnički vodič: Dizajner platforme Za više informacija pogledajte temu Optimizacija performansi sistema dizajnera platforme.

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 41

726952 | 2025.07.16. Pošalji povratnu informaciju

3. Dizajn softverskog sistema za procesor Nios V
Ovo poglavlje opisuje tok razvoja softvera za Nios V procesor i softverske alate koje možete koristiti u razvoju vašeg ugrađenog sistema za dizajn. Sadržaj služi kao pregled...view prije razvoja softverskog sistema za procesor Nios V.
Slika 26. Tok dizajna softvera
Počni

Generirajte BSP u Dizajneru platforme pomoću BSP Editora

Generiranje BSP-a korištenjem Nios V komandne ljuske
Generiranje CMake verzije aplikacije File Korištenje Nios V komandne ljuske

Napomena:

Uvezite BSP i CMake verziju aplikacije File
Izgradite aplikaciju za Nios V procesor koristeći
RiscFree IDE za Intel FPGA

Izgradite aplikaciju Nios V Processor koristeći bilo koji
uređivač izvornog koda komandne linije, CMake i Make
komande
Kraj

Altera preporučuje da koristite Altera FPGA razvojni komplet ili prilagođenu prototipnu ploču za razvoj softvera i otklanjanje grešaka. Mnogi periferni uređaji i funkcije na nivou sistema dostupni su samo kada vaš softver radi na stvarnoj ploči.

© Altera Corporation. Altera, Altera logo, logo "a" i drugi Altera znakovi su zaštitni znakovi Altera Corporation. Altera zadržava pravo izmjene bilo kojeg proizvoda i usluge u bilo kojem trenutku bez prethodne najave. Altera ne preuzima nikakvu odgovornost ili obavezu koja proizlazi iz primjene ili korištenja bilo koje informacije, proizvoda ili usluge opisane ovdje, osim ako Altera nije izričito drugačije pismeno pristala. Kupcima Altera savjetuje se da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koje objavljene informacije i prije naručivanja proizvoda ili usluga. *Druga imena i robne marke mogu se smatrati vlasništvom drugih.

3. Dizajn softverskog sistema za procesor Nios V 726952 | 2025.07.16
3.1. Tok razvoja softvera za Nios V procesor
3.1.1. Projekat paketa podrške Upravnom odboru
Projekt paketa podrške za Nios V ploču (BSP) je specijalizirana biblioteka koja sadrži sistemski specifičan kod podrške. BSP pruža okruženje za izvršavanje softvera prilagođeno za jedan procesor u hardverskom sistemu Nios V procesora.
Quartus Prime softver pruža Nios V Board Support Package Editor i uslužne alate niosv-bsp za izmjenu postavki koje kontroliraju ponašanje BSP-a.
BSP sadrži sljedeće elemente: · Sloj apstrakcije hardvera · Drajveri uređaja · Opcionalni softverski paketi · Opcionalni operativni sistem u realnom vremenu
3.1.2. Aplikacijski projekat
Nios VC/C++ aplikacijski projekat ima sljedeće karakteristike: · Sastoji se od kolekcije izvornog koda i CMakeLists.txt datoteke.
— Datoteka CMakeLists.txt kompajlira izvorni kod i povezuje ga sa BSP-om i jednom ili više opcionalnih biblioteka, kako bi se kreirala jedna .elf datoteka. file
· Jedan od izvora files sadrži funkciju main(). · Uključuje kod koji poziva funkcije u bibliotekama i BSP-ovima.
Altera pruža uslužni alat niosv-app u Quartus Prime softverskim alatima za kreiranje aplikacije CMakeLists.txt i RiscFree IDE za Altera FPGA za modifikaciju izvornog koda u okruženju zasnovanom na Eclipseu.
3.2. Altera FPGA alati za razvoj ugrađenih sistema
Nios V procesor podržava sljedeće alate za razvoj softvera: · Grafički korisnički interfejs (GUI) – Grafički alati za razvoj koji su dostupni u
Operativni sistemi (OS) za Windows* i Linux*. — Nios V Board Support Package Editor (Nios V BSP Editor) — Ashling RiscFree IDE za Altera FPGA-ove · Alati komandne linije (CLI) – Razvojni alati koji se pokreću iz Nios V Command Shell-a. Svaki alat pruža vlastitu dokumentaciju u obliku pomoći dostupne iz komandne linije. Otvorite Nios V Command Shell i upišite sljedeću komandu: – pomoći view meni Pomoć. — Nios V Utilities Alati — File Alati za konverziju formata — Ostali uslužni programi

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 43

3. Dizajn softverskog sistema za procesor Nios V 726952 | 2025.07.16

Tabela 25. Sažetak zadataka alata GUI-ja i alata komandne linije

Zadatak

GUI alat

Alat komandne linije

Kreiranje BSP-a

Nios V BSP urednik

· U softveru Quartus Prime Pro Edition: niosv-bsp -c -s=<.qsys file> -t= [OPCIJE] settings.bsp
· U softveru Quartus Prime Standard Edition: niosv-bsp -c -s=<.sopcinfo file> -t= [OPCIJE] settings.bsp

Generiranje BSP-a korištenjem postojećeg .bsp-a file
Ažuriranje BSP-a

Nios V BSP urednik Nios V BSP urednik

niosv-bsp -g [OPCIJE] settings.bsp niosv-bsp -u [OPCIJE] settings.bsp

Ispitivanje BSP-a

Nios V BSP urednik

niosv-bsp -q -E= [OPCIJE] settings.bsp

Kreiranje aplikacije

–

niosv-app -a= -b= -s= files direktorij> [OPCIJE]

Kreiranje korisničke biblioteke

–

niosv-app -l= -s= files direktorij> -p= [OPCIJE]

Modifikovanje aplikacije Modifikovanje korisničke biblioteke Izrada aplikacije

RiscFree IDE za Altera FPGA-ove
RiscFree IDE za Altera FPGA-ove
RiscFree IDE za Altera FPGA-ove

Bilo koji editor izvornog koda iz komandne linije
Bilo koji editor izvornog koda iz komandne linije
· napraviti · cmakovati

Izgradnja korisničke biblioteke

RiscFree IDE za Altera FPGA-ove

· napraviti · cmakovati

Preuzimanje aplikacije ELF
Konvertovanje .elf datoteke file

RiscFree IDE za Altera FPGA-ove
–

niosv-download
· elf2flash · elf2hex

Povezane informacije
Ashling RiscFree integrirano razvojno okruženje (IDE) za Altera FPGA-ove - korisnički vodič

3.2.1. Uređivač paketa podrške za matične ploče procesora Nios V
Možete koristiti Nios V procesor BSP Editor za obavljanje sljedećih zadataka: · Kreiranje ili mijenjanje Nios V procesor BSP projekta · Uređivanje postavki, regija linkera i mapiranja sekcija · Odabir softverskih paketa i upravljačkih programa uređaja.
Mogućnosti BSP Editora uključuju mogućnosti uslužnih programa niosv-bsp. Bilo koji projekat kreiran u BSP Editoru može se kreirati i pomoću uslužnih programa komandne linije.

Priručnik za dizajn ugrađenih procesora Nios® V 44

Pošalji povratne informacije

3. Dizajn softverskog sistema za procesor Nios V 726952 | 2025.07.16

Napomena:

Za softver Quartus Prime Standard Edition, pogledajte AN 980: Nios V procesor Quartus Prime Software Support za korake za pozivanje BSP Editor GUI-ja.

Da biste pokrenuli BSP Editor, slijedite ove korake: 1. Otvorite Platform Designer i idite na File meni.
a. Da biste otvorili postojeću BSP postavku file, kliknite Otvori… b. Da biste kreirali novi BSP, kliknite Novi BSP… 2. Odaberite karticu BSP Editor i unesite odgovarajuće podatke.

Slika 27. Pokretanje BSP editora

Povezane informacije AN 980: Nios V procesor Quartus Prime softverska podrška
3.2.2. RiscFree IDE za Altera FPGA-ove
RiscFree IDE za Altera FPGA-ove je IDE zasnovan na Eclipse-u za Nios V procesor. Altera preporučuje da razvijate softver za Nios V procesor u ovom IDE-u iz sljedećih razloga: · Funkcije su razvijene i verifikovane da budu kompatibilne sa Nios V
Tok izgradnje procesora. · Opremljen svim potrebnim alatima i pratećim alatima koji vam omogućavaju
za jednostavan početak razvoja Nios V procesora.
Povezane informacije Ashling RiscFree integrirano razvojno okruženje (IDE) za Altera FPGA-ove - Korisnički vodič
3.2.3. Nios V Utilities alati
Možete kreirati, mijenjati i graditi Nios V programe pomoću naredbi unesenih u komandnu liniju ili ugrađenih u skriptu. Alati komandne linije Nios V opisani u ovom odjeljku nalaze se u Direktorij /niosv/bin.

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 45

3. Dizajn softverskog sistema za procesor Nios V 726952 | 2025.07.16

Tabela 26. Nios V Utilities Alati

Alati komandne linije

Rezime

niosv-aplikacija niosv-bsp niosv-preuzimanje niosv-shell niosv-stack-report

Za generiranje i konfiguriranje projekta aplikacije.
Za kreiranje ili ažuriranje postavki BSP-a file i kreirajte BSP files. Za preuzimanje ELF-a file na Nios® V procesor.
Da biste otvorili Nios V Command Shell. Da biste bili obaviješteni o preostalom memorijskom prostoru dostupnom vašoj aplikaciji .elf za korištenje steka ili heapa.

3.2.4. File Alati za konverziju formata

File Konverzija formata je ponekad neophodna prilikom prenosa podataka iz jednog uslužnog programa u drugi. file alati za konverziju formata nalaze se u
direktorij za instalaciju softvera>/niosv/bin direktorij.

Tabela 27. File Alati za konverziju formata

Alati komandne linije elf2flash elf2hex

Sažetak Za prevođenje .elf file u .srec format za programiranje fleš memorije. Za prevođenje .elf file u .hex format za inicijalizaciju memorije.

3.2.5. Ostali uslužni alati

Prilikom izgradnje sistema zasnovanog na procesoru Nios V, možda će vam trebati sljedeći alati komandne linije. Ove alate komandne linije pruža Intel u /quartus/bin ili preuzeto iz
alati otvorenog koda.

Tabela 28. Ostali alati komandne linije

Alati komandne linije

Tip

Rezime

juart-terminal

Obezbijeđeno od strane Intela

Za praćenje stdout i stderr, i za obezbjeđivanje ulaznih podataka Nios® V procesoru
podsistem putem stdin-a. Ovaj alat se primjenjuje samo na JTAG UART IP kada je povezan sa Nios® V procesorom.

openocd

Obezbijeđeno od strane Intela Za izvršavanje OpenOCD-a.

openocd-cfg-gen

Obezbijeđeno od strane Intela · Za generisanje OpenOCD konfiguracije file. · Za prikaz JTAG indeks lančanog uređaja.

Priručnik za dizajn ugrađenih procesora Nios® V 46

Pošalji povratne informacije

726952 | 2025.07.16. Pošalji povratnu informaciju
4. Rješenja za konfiguraciju i pokretanje procesora Nios V
Možete konfigurirati Nios V procesor za pokretanje i izvršavanje softvera s različitih memorijskih lokacija. Memorija za pokretanje je fleš memorija s četiri serijska periferna sučelja (QSPI), memorija na čipu (OCRAM) ili čvrsto povezana memorija (TCM).
Povezane informacije · Uslovi za aktiviranje napajanja na stranici 193 · Okidači za aktiviranje napajanja
Za više informacija o okidačima za uključivanje.
4.1. Uvod
Nios V procesor podržava dvije vrste procesa pokretanja: · Izvršavanje na mjestu (XIP) korištenjem funkcije alt_load() · Program kopiran u RAM pomoću boot copier-a. Razvoj ugrađenih programa Nios V zasnovan je na sloju apstrakcije hardvera (HAL). HAL pruža mali program za pokretanje (također poznat kao boot copier) koji kopira relevantne dijelove linkera iz boot memorije na njihovu lokaciju za vrijeme pokretanja. Možete odrediti lokacije za vrijeme izvođenja programa i podataka u memoriji manipuliranjem postavkama Board Support Package (BSP) Editora. Ovaj odjeljak opisuje: · Boot copier Nios V procesora koji pokreće vaš Nios V procesorski sistem u skladu sa
Odabir memorije za pokretanje · Opcije pokretanja Nios V procesora i opći tok · Nios V programska rješenja za odabranu memoriju za pokretanje
4.2. Povezivanje aplikacija
Kada generirate projekat Nios V procesora, BSP Editor generira dva linkera povezana s files: · linker.x: Komanda linkera file koju generirana aplikacija pravifile koristi
za kreiranje binarne datoteke .elf file. · linker.h: Sadrži informacije o rasporedu memorije linkera. Sve modifikacije postavki linkera koje napravite u BSP projektu utiču na sadržaj ova dva linkera fileSvaka Nios V procesorska aplikacija sadrži sljedeće sekcije linkera:
© Altera Corporation. Altera, Altera logo, logo "a" i drugi Altera znakovi su zaštitni znakovi Altera Corporation. Altera zadržava pravo izmjene bilo kojeg proizvoda i usluge u bilo kojem trenutku bez prethodne najave. Altera ne preuzima nikakvu odgovornost ili obavezu koja proizlazi iz primjene ili korištenja bilo koje informacije, proizvoda ili usluge opisane ovdje, osim ako Altera nije izričito drugačije pismeno pristala. Kupcima Altera savjetuje se da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koje objavljene informacije i prije naručivanja proizvoda ili usluga. *Druga imena i robne marke mogu se smatrati vlasništvom drugih.

4. Rješenja za konfiguraciju i pokretanje Nios V procesora 726952 | 2025.07.16

Tabela 29. Sekcije linkera

.text

Odjeljci linkera

.rodata

.rwdata

.bss

.gomila

.stek

Opisi Izvršni kod. Bilo koji podaci samo za čitanje korišteni u izvršavanju programa. Pohranjuje podatke za čitanje i pisanje korištene u izvršavanju programa. Sadrži neinicijalizirane statičke podatke. Sadrži dinamički dodijeljenu memoriju. Pohranjuje parametre poziva funkcija i druge privremene podatke.

Možete dodati dodatne sekcije linkera u .elf datoteku file za pohranjivanje prilagođenog koda i podataka. Ovi linker sekcije su smještene u imenovane memorijske regije, definirane da odgovaraju fizičkim memorijskim uređajima i adresama. Podrazumevano, BSP Editor automatski generiše ove linker sekcije. Međutim, možete kontrolisati linker sekcije za određenu aplikaciju.

4.2.1. Ponašanje pri povezivanju
Ovaj odjeljak opisuje zadano ponašanje povezivanja BSP Editora i kako kontrolirati ponašanje povezivanja.

4.2.1.1. Povezivanje sa standardnim BSP-om
Tokom BSP konfiguracije, alati automatski izvršavaju sljedeće korake:
1. Dodijelite nazive memorijskih regija: Dodijelite naziv svakom uređaju sistemske memorije i dodajte svako ime linkeru file kao memorijsko područje.
2. Pronađite najveću memoriju: Identifikujte najveću regiju memorije za čitanje i pisanje u linkeru file.
3. Dodijelite sekcije linkera: Postavite zadane sekcije linkera (.text, .rodata, .rwdata, .bss, .heap i .stack) u memorijsku regiju identificiranu u prethodnom koraku.
4. Pišite files: Napišite linker.x i linker.h files.
Tipično, shema alokacije sekcija linkera funkcioniše tokom procesa razvoja softvera jer je zagarantovano da će aplikacija funkcionisati ako je memorija dovoljno velika.
Pravila za podrazumijevano ponašanje povezivanja sadržana su u Tcl skriptama bsp-set-defaults.tcl i bsp-linker-utils.tcl koje generira Altera, a nalaze se u Direktorij /niosv/scripts/bsp-defaults. Naredba niosv-bsp poziva ove skripte. Nemojte direktno mijenjati ove skripte.

Priručnik za dizajn ugrađenih procesora Nios® V 48

Pošalji povratne informacije

4. Rješenja za konfiguraciju i pokretanje Nios V procesora 726952 | 2025.07.16

4.2.1.2. Konfigurabilno BSP povezivanje
Zadanim ponašanjem povezivanja možete upravljati na kartici Linker Script u BSP editoru. Skriptom povezivanja možete upravljati pomoću sljedećih metoda: · Dodavanje memorijske regije: Mapira naziv memorijske regije na fizički memorijski uređaj. · Dodavanje mapiranja sekcije: Mapira naziv sekcije na memorijsku regiju. BSP
Editor vam omogućava da view mapa memorije prije i poslije pravljenja promjena.

4.3. Metode pokretanja Nios V procesora

Postoji nekoliko metoda za pokretanje Nios V procesora u Altera FPGA uređajima. Metode za pokretanje Nios V procesora variraju u zavisnosti od odabira fleš memorije i porodica uređaja.

Tabela 30. Podržane fleš memorije sa odgovarajućim opcijama pokretanja

Podržane memorije za pokretanje

Uređaj

Fleš memorija na čipu (za internu konfiguraciju)

Samo maksimalno 10 uređaja (sa On-Chip Flash IP)

Opća namjenska QSPI fleš memorija (samo za korisničke podatke)

Svi podržani FPGA uređaji (sa generičkim serijskim fleš interfejsom FPGA IP)

Konfiguracija QSPI Flash-a (za konfiguraciju aktivnog serijskog porta)

Kontrolni blokovi zasnovani na
uređaji (s generičkim
Serijski fleš interfejs Intel FPGA IP)(2)

Metode pokretanja Nios V procesora

Lokacija izvršavanja aplikacije

Boot Copier

Aplikacija za Nios V procesor se izvršava na licu mjesta iz On-Chip Flash memorije

Fleš memorija na čipu (XIP) + OCRAM/ eksterni RAM (za dijelove podataka u koje se može pisati)

Funkcija alt_load()

Aplikacija za Nios V procesor kopirana je sa On-Chip Flash memorije u RAM memoriju pomoću boot copy programa.

OCRAM/Eksterna RAM memorija

Ponovna upotreba Bootloadera putem GSFI-ja

Aplikacija Nios V procesora se izvršava na licu mjesta iz opće QSPI fleš memorije

Opća QSPI fleš memorija (XIP) + OCRAM/ Eksterna RAM memorija (za dijelove s podacima za pisanje)

Funkcija alt_load()

Aplikacija Nios V procesora kopirana je iz opće QSPI fleš memorije u RAM pomoću boot copy programa.

OCRAM/Eksterna RAM memorija

Bootloader putem GSFI-ja

Aplikacija Nios V procesora se izvršava na licu mjesta iz konfiguracije QSPI fleš memorije

Konfiguracija QSPI fleš memorije (XIP) + OCRAM/ Eksterna RAM memorija (za dijelove podataka u kojima se može pisati)

Funkcija alt_load()

Aplikacija za Nios V procesor kopirana je iz konfiguracijske QSPI fleš memorije u RAM pomoću boot copy programa.

OCRAM/ Eksterni RAM Bootloader putem GSFI-ja - nastavak…

(2) Za popis uređaja pogledajte AN 980: Podrška za softver Nios V procesor Quartus Prime.

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 49

4. Rješenja za konfiguraciju i pokretanje Nios V procesora 726952 | 2025.07.16

Podržane memorije za pokretanje
Memorija na čipu (OCRAM) Čvrsto povezana memorija (TCM)

Uređaj
Uređaji bazirani na SDM-u (sa Mailbox Client Intel FPGA IP). (2)
Svi podržani Altera FPGA uređaji (2)
Svi podržani Altera FPGA uređaji (2)

Metode pokretanja Nios V procesora
Aplikacija za Nios V procesor kopirana je iz konfiguracijske QSPI fleš memorije u RAM pomoću boot copy programa.
Aplikacija Nios V procesora se izvršava na licu mjesta iz OCRAM-a
Aplikacija Nios V procesora se izvršava na licu mjesta iz TCM-a

Lokacija izvršavanja aplikacije

Boot Copier

OCRAM/ eksterni RAM Bootloader putem SDM-a

OCRAM

Funkcija alt_load()

TCM instrukcija (XIP) Nema + TCM podataka (za dijelove podataka u koje se može pisati)

Slika 28. Tok pokretanja Nios V procesora

Reset

Procesor preskače na vektor resetiranja (početak boot koda)

Kod aplikacije se može kopirati na drugu memorijsku lokaciju (u zavisnosti od opcija pokretanja)
Boot kod inicijalizira procesor

U zavisnosti od opcija pokretanja, kod za pokretanje može kopirati početne vrijednosti za podatke/kod u drugi memorijski prostor (alt_load)
Boot kod inicijalizira aplikacijski kod i memorijski prostor za podatke
Boot kod inicijalizira sve sistemske periferne uređaje s HAL drajverima (alt_main)
Ulaz u glavni
Povezane informacije · Generički serijski fleš interfejs Altera FPGA IP korisnički vodič
Priručnik za dizajn ugrađenih procesora Nios® V 50

Pošalji povratne informacije

4. Rješenja za konfiguraciju i pokretanje Nios V procesora 726952 | 2025.07.16
· Korisnički vodič za Altera FPGA IP klijent poštanskog sandučića · AN 980: Podrška za softver Nios V procesor Quartus Prime
4.4. Uvod u metode pokretanja Nios V procesora
Nios V procesorski sistemi zahtijevaju da se softverske slike konfigurišu u sistemskoj memoriji prije nego što procesor može početi izvršavati aplikacijski program. Zadane sekcije linkera potražite u odjeljku Linker.
BSP Editor generira skriptu linkera koja obavlja sljedeće funkcije: · Osigurava da je softver procesora povezan u skladu s postavkama linkera
BSP editora i određuje gdje se softver nalazi u memoriji. · Pozicionira kodnu regiju procesora u memorijskoj komponenti u skladu sa
dodijeljene memorijske komponente.
Sljedeći odjeljak ukratko opisuje dostupne metode pokretanja Nios V procesora.
4.4.1. Izvršavanje aplikacije Nios V procesora na licu mjesta iz Boot Flash memorije
Altera je dizajnirala fleš kontrolere tako da je adresni prostor boot fleš memorije odmah dostupan Nios V procesoru nakon resetovanja sistema, bez potrebe za inicijalizacijom memorijskog kontrolera ili memorijskih uređaja. Ovo omogućava Nios V procesoru da direktno izvršava aplikacijski kod pohranjen na boot uređajima bez korištenja boot copy uređaja za kopiranje koda na drugi tip memorije. Fleš kontroleri su: · On-Chip Flash sa On-Chip Flash IP adresom (samo u MAX® 10 uređaju) · QSPI flash opšte namjene sa generičkim serijskim fleš interfejsom IP adrese · Konfiguracioni QSPI flash sa generičkim serijskim fleš interfejsom IP adrese (osim MAX 10
uređaji)
Kada se aplikacija Nios V procesora izvršava na mjestu iz boot flash memorije, BSP Editor obavlja sljedeće funkcije: · Postavlja .text sekcije linkera na regiju boot flash memorije. · Postavlja .bss, .rodata, .rwdata, .stack i .heap sekcije linkera na RAM memoriju.
memorijska regija. Morate omogućiti funkciju alt_load() u BSP postavkama da biste kopirali dijelove podataka (.rodata, .rwdata, .exceptions) u RAM nakon resetovanja sistema. Dio koda (.text) ostaje u regiji fleš memorije za pokretanje.
Povezane informacije · Generički serijski fleš interfejs Altera FPGA IP korisnički vodič · Altera MAX 10 korisnički fleš memorija
4.4.1.1. alt_load()
Funkciju alt_load() možete omogućiti u HAL kodu pomoću BSP editora.
Kada se koristi u toku pokretanja na mjestu, funkcija alt_load() obavlja sljedeće zadatke:

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 51

4. Rješenja za konfiguraciju i pokretanje Nios V procesora 726952 | 2025.07.16

· Radi kao mini boot copier koji kopira memorijske sekcije u RAM na osnovu BSP postavki.
· Kopira dijelove podataka (.rodata, .rwdata, .exceptions) u RAM, ali ne i dijelove koda (.text). Dio dijela koda (.text) je dio samo za čitanje i ostaje u regiji fleš memorije za pokretanje. Ovo particioniranje pomaže u smanjenju korištenja RAM-a, ali može ograničiti performanse izvršavanja koda jer su pristupi fleš memoriji sporiji od pristupa RAM memoriji na čipu.

Sljedeća tabela navodi postavke i funkcije BSP Editora:

Tabela 31. Postavke BSP editora
Postavka BSP editora hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Funkcija Omogućava funkciju alt_load(). alt_load() kopira sekciju .rodata u RAM. alt_load() kopira sekciju .rwdata u RAM. alt_load() kopira sekciju .exceptions u RAM.

4.4.2. Aplikacija Nios V procesora kopirana iz Boot Flash memorije u RAM pomoću Boot Copier-a
Nios V procesor i HAL uključuju boot copyer koji pruža dovoljnu funkcionalnost za većinu Nios V procesorskih aplikacija i pogodan je za implementaciju s Nios V tokom razvoja softvera.
Kada aplikacija koristi boot copier, postavlja sve sekcije linkera (.text, .heap, .rwdata, .rodata, .bss, .stack) u internu ili eksternu RAM memoriju. Korištenje boot copiera za kopiranje aplikacije Nios V procesora iz boot flash memorije u internu ili eksternu RAM memoriju radi izvršavanja pomaže u poboljšanju performansi izvršavanja.
Za ovu opciju pokretanja, Nios V procesor počinje izvršavati softver za kopiranje pokretanja nakon resetovanja sistema. Softver kopira aplikaciju sa fleš memorije za pokretanje na internu ili eksternu RAM memoriju. Nakon što je proces završen, Nios V procesor prenosi kontrolu nad programom na aplikaciju.

Napomena:

Ako se boot copy uređaj nalazi u fleš memoriji, onda funkcija alt_load() ne mora biti pozvana jer obje služe istoj svrsi.

4.4.2.1. Nios V procesor Bootloader putem generičkog serijskog fleš interfejsa
Bootloader putem GSFI-ja je Nios V procesor koji podržava QSPI fleš memoriju u uređajima baziranim na kontrolnim blokovima. Bootloader putem GSFI-ja uključuje sljedeće funkcije:
· Locira softversku aplikaciju u neizbrisivoj memoriji.
· Raspakuje i kopira sliku softverske aplikacije u RAM memoriju.
· Automatski prebacuje izvršavanje procesora na aplikacijski kod u RAM-u nakon što je kopiranje završeno.

Priručnik za dizajn ugrađenih procesora Nios® V 52

Pošalji povratne informacije

4. Rješenja za konfiguraciju i pokretanje Nios V procesora 726952 | 2025.07.16

Slika za pokretanje se nalazi odmah nakon programa za kopiranje pokretanja. Morate osigurati da pomak resetiranja Nios V procesora pokazuje na početak programa za kopiranje pokretanja. Slika: Mapa memorije za QSPI Flash s Bootloaderom putem GSFI-ja prikazuje mapu fleš memorije za QSPI Flash kada se koristi program za kopiranje pokretanja. Ova mapa memorije pretpostavlja da fleš memorija pohranjuje FPGA sliku i aplikacijski softver.

Tabela 32. Bootloader putem GSFI-ja za Nios V procesorsku jezgru

Jezgro procesora Nios V
Nios V/m procesor

Bootloader putem GSFI-ja File Lokacija
/niosv/komponente/bootloader/ niosv_m_bootloader.srec

Nios V/g procesor

/niosv/komponente/bootloader/ niosv_g_bootloader.srec

Slika 29. Mapa memorije za QSPI Flash sa Bootloaderom putem GSFI-ja

Podaci o kupcu (*.hex)

Kod aplikacije

Napomena:

Resetuj vektorski pomak

Boot Copier

0x01E00000

FPGA slika (*.sof)

0x00000000

1. Na početku memorijske mape nalazi se FPGA slika nakon koje slijede vaši podaci, koji se sastoje od boot copy programa i aplikacijskog koda.
2. Morate postaviti pomak resetiranja procesora Nios V u Platform Designeru i usmjeriti ga na početak boot copy uređaja.
3. Veličina FPGA slike je nepoznata. Tačnu veličinu možete znati tek nakon kompajliranja Quartus Prime projekta. Morate odrediti gornju granicu za veličinu Altera FPGA slike. Na primjerampDakle, ako se procjenjuje da je veličina FPGA slike manja od 0x01E00000, postavite Reset Offset na 0x01E00000 u Platform Designeru, što je ujedno i početak boot copy-a.
4. Dobra praksa dizajniranja sastoji se od postavljanja pomaka vektora resetiranja na granicu sektora fleš memorije kako bi se osiguralo da ne dođe do djelomičnog brisanja FPGA slike u slučaju ažuriranja softverske aplikacije.

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 53

4. Rješenja za konfiguraciju i pokretanje Nios V procesora 726952 | 2025.07.16

4.4.2.2. Pokretač procesora Nios V putem Secure Device Managera
Bootloader putem Secure Device Managera (SDM) je HAL aplikacijski kod koji koristi Mailbox Client Altera FPGA IP HAL drajver za pokretanje procesora. Altera preporučuje ovu aplikaciju bootloadera kada se koristi konfiguracijska QSPI fleš memorija u SDM-baziranim uređajima za pokretanje Nios V procesora.
Nakon resetovanja sistema, Nios V procesor prvo pokreće Bootloader putem SDM-a iz malene memorije na čipu i izvršava Bootloader putem SDM-a kako bi komunicirao s konfiguracijskom QSPI fleš memorijom koristeći IP adresu Mailbox klijenta.
Bootloader putem SDM-a obavlja sljedeće zadatke: · Locira Nios V softver u konfiguracijskoj QSPI fleš memoriji. · Kopira Nios V softver u RAM memoriju na čipu ili eksternu RAM memoriju. · Prebacuje izvršavanje procesora na Nios V softver unutar RAM memorije na čipu ili
eksterna RAM memorija.
Nakon što je proces završen, Bootloader putem SDM-a prenosi kontrolu nad programom na korisničku aplikaciju. Altera preporučuje organizaciju memorije kao što je opisano u Organizacija memorije za Bootloader putem SDM-a.
Slika 30. Bootloader putem SDM toka procesa

Konfiguracija

Flash

Nios V softver

SDM

FPGA uređaj baziran na SDM-u

IP adresa klijenta poštanskog sandučića

FPGA logika Nios V

4 eksterne RAM memorije
Nios V softver

Na čipu 4

EMIF

RAM

Memorija na čipu

Nios V

Softver

Bootloader putem SDM-a

1. Nios V procesor pokreće Bootloader putem SDM-a iz memorije na čipu.
2. Bootloader putem SDM-a komunicira s konfiguracijskom fleš memorijom i locira Nios V softver.
3. Bootloader putem SDM-a kopira Nios V softver iz konfiguracijske fleš memorije u RAM memoriju na čipu / eksternu RAM memoriju.
4. Bootloader putem SDM-a prebacuje izvršavanje Nios V procesora na Nios V softver u RAM memoriji na čipu / eksternoj RAM memoriji.

4.4.3. Izvršavanje aplikacije Nios V procesora na licu mjesta iz OCRAM-a
U ovoj metodi, adresa resetovanja Nios V procesora postavlja se na osnovnu adresu memorije na čipu (OCRAM). Binarni fajl aplikacije (.hex) file se učitava u OCRAM kada se FPGA konfiguriše, nakon što se hardverski dizajn kompajlira u Quartus Prime softveru. Nakon što se Nios V procesor resetuje, aplikacija počinje s izvršavanjem i grana se prema ulaznoj tački.

Priručnik za dizajn ugrađenih procesora Nios® V 54

Pošalji povratne informacije

4. Rješenja za konfiguraciju i pokretanje Nios V procesora 726952 | 2025.07.16

Napomena:

· Izvršavanje na licu mjesta iz OCRAM-a ne zahtijeva boot copy jer je aplikacija Nios V procesora već instalirana prilikom resetiranja sistema.
· Altera preporučuje omogućavanje alt_load() za ovu metodu pokretanja kako bi se ugrađeni softver ponašao identično prilikom resetiranja bez ponovne konfiguracije slike FPGA uređaja.
· Morate omogućiti funkciju alt_load() u BSP postavkama da biste kopirali odjeljak .rwdata nakon resetiranja sistema. U ovoj metodi, početne vrijednosti za inicijalizirane varijable pohranjuju se odvojeno od odgovarajućih varijabli kako bi se izbjeglo prepisivanje prilikom izvršavanja programa.

4.4.4. Izvršavanje aplikacije Nios V procesora na licu mjesta iz TCM-a
Metoda izvršavanja na mjestu postavlja adresu resetiranja procesora Nios V na osnovnu adresu čvrsto povezane memorije (TCM). Binarni fajl aplikacije (.hex) file se učitava u TCM kada konfigurirate FPGA nakon što kompajlirate dizajn hardvera u Quartus Prime softveru. Nakon što se Nios V procesor resetuje, aplikacija počinje s izvršavanjem i grana se na ulaznu tačku.

Napomena:

Izvršavanje na mjestu iz TCM-a ne zahtijeva boot copy jer je aplikacija Nios V procesora već instalirana prilikom resetiranja sistema.

4.5. Pokretanje Nios V procesora sa ugrađene fleš memorije (UFM)

Pokretanje i izvršavanje softvera Nios V procesora sa fleš memorije na čipu (UFM) dostupno je u MAX 10 FPGA uređajima. Nios V procesor podržava sljedeće dvije opcije pokretanja korištenjem fleš memorije na čipu u režimu interne konfiguracije:
· Nios V procesorska aplikacija se izvršava direktno iz fleš memorije na čipu.
· Aplikacija Nios V procesora se kopira sa On-Chip Flash memorije u RAM pomoću boot copy programa.

Tabela 33. Podržane fleš memorije sa odgovarajućim opcijama pokretanja

Podržane memorije za pokretanje

Metode pokretanja Nios V

Lokacija izvršavanja aplikacije

Boot Copier

Samo MAX 10 uređaja (sa OnChip Flash IP)

Aplikacija za Nios V procesor se izvršava na licu mjesta iz On-Chip Flash memorije
Aplikacija za Nios V procesor kopirana je sa On-Chip Flash memorije u RAM memoriju pomoću boot copy programa.

Fleš memorija na čipu (XIP) + OCRAM/ eksterni RAM (za dijelove podataka u koje se može pisati)

Funkcija alt_load()

OCRAM/ Eksterni RAM

Ponovna upotreba Bootloadera putem GSFI-ja

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 55

4. Rješenja za konfiguraciju i pokretanje Nios V procesora 726952 | 2025.07.16

Slika 31.

Tok dizajna, konfiguracije i pokretanja
Dizajn · Kreirajte svoj projekat zasnovan na Nios V procesoru koristeći Platform Designer. · Osigurajte da u dizajnu sistema postoji eksterna RAM memorija ili RAM memorija na čipu.

Konfiguracija i kompilacija FPGA-a
· Postavite isti interni način konfiguracije u On-chip Flash IP u Platform Designeru i Quartus Prime softveru. · Postavite agenta za resetiranje procesora Nios V na On-chip Flash. · Odaberite željenu metodu inicijalizacije UFM-a. · Generirajte svoj dizajn u Platform Designeru. · Kompajlirajte svoj projekat u Quartus Prime softveru.

BSP projekat korisničke aplikacije · Kreirajte HAL BSP za Nios V procesor na osnovu .sopcinfo datoteke file Kreirano od strane Platform Designera. · Uredite BSP postavke Nios V procesora i Linker skriptu u BSP Editoru. · Generišite BSP projekat.
Projekat korisničke aplikacije · Razvoj koda aplikacije za Nios V procesor. · Kompajliranje aplikacije za Nios V procesor i generisanje aplikacije za Nios V procesor (.hex) file· Ponovo kompajlirajte svoj projekat u Quartus Prime softveru ako označite opciju Initialize memory content u Intel FPGA On-Chip Flash IP.

Programiranje FileKonverzija, preuzimanje i pokretanje · Generisanje .pof datoteke na čipu file korištenjem programiranja pretvaranja Files funkcija u Quartus Prime softveru.
· Programirajte .pof datoteku file u vaš MAX 10 uređaj. · Isključite i ponovo uključite hardver.
4.5.1. Opis MAX 10 FPGA fleš memorije na čipu
MAX 10 FPGA uređaji sadrže fleš memoriju na čipu koja je segmentirana u dva dijela: · Konfiguracijska fleš memorija (CFM) — pohranjuje podatke o konfiguraciji hardvera za
MAX 10 FPGA-ova. · Korisnička fleš memorija (UFM) — pohranjuje korisničke podatke ili softverske aplikacije.
UFM arhitektura uređaja MAX 10 je kombinacija mekih i tvrdih IP adresa. UFM-u možete pristupiti samo pomoću On-Chip Flash IP jezgre u Quartus Prime softveru.
Jezgro Flash IP memorije na čipu podržava sljedeće funkcije: · Pristup čitanju ili pisanju u UFM i CFM sektorima (ako su omogućeni u Platform Designeru)
korištenjem Avalon MM interfejsa za podatke i kontrolu slave uređaja. · Podržava brisanje stranica, brisanje sektora i pisanje sektora. · Simulacijski model za UFM pristupe čitanju/pisanju korištenjem različitih EDA alata za simulaciju.

Priručnik za dizajn ugrađenih procesora Nios® V 56

Pošalji povratne informacije

4. Rješenja za konfiguraciju i pokretanje Nios V procesora 726952 | 2025.07.16

Tabela 34. Regije fleš memorije na čipu u MAX 10 FPGA uređajima

Regije bljeskalice

Funkcionalnost

Konfiguracijska fleš memorija (sektori CFM0-2)

FPGA konfiguracija file skladištenje

Korisnička fleš memorija (sektori UFM0-1)

Aplikacija i korisnički podaci procesora Nios V

MAX 10 FPGA uređaji podržavaju nekoliko konfiguracijskih načina rada, a neki od ovih načina rada omogućavaju korištenje CFM1 i CFM2 kao dodatne UFM regije. Sljedeća tabela prikazuje lokaciju za pohranu FPGA konfiguracijskih slika na osnovu konfiguracijskih načina rada MAX 10 FPGA.

Tabela 35. Lokacija skladištenja slika konfiguracije FPGA

Način konfiguracije Dvostruko komprimirane slike

CFM2 Komprimirana slika 2

CFM1

CFM0 Komprimirana slika 1

Jedna nekomprimirana slika

Virtualni UFM

Nekomprimirana slika

Jedna nekomprimirana slika s inicijalizacijom memorije

Nekomprimirana slika (sa prethodno inicijaliziranim sadržajem memorije na čipu)

Jedna komprimirana slika s inicijalizacijom memorije Komprimirana slika (s prethodno inicijaliziranim sadržajem memorije na čipu)

Jedna komprimirana slika

Virtualni UFM

Komprimirana slika

Za pristup fleš memoriji u MAX 10 FPGA-ovima morate koristiti On-chip Flash IP jezgru. Možete instancirati i povezati On-chip Flash IP sa Quartus Prime softverom. Nios V soft core procesor koristi međusobne veze Platform Designera za komunikaciju sa On-chip Flash IP-om.
Slika 32. Veza između On-chip Flash IP-a i Nios V procesora

Napomena:

Osigurajte da je csr port na čipu Flash memorije povezan s upraviteljem podataka Nios V procesora kako bi procesor mogao kontrolirati operacije pisanja i brisanja.
IP jezgro na čipu fleš memorije može omogućiti pristup pet sektora fleš memorije – UFM0, UFM1, CFM0, CFM1 i CFM2.
Važne informacije o UFM i CFM sektorima: · CFM sektori su namijenjeni za pohranu konfiguracijskih (bitstream) podataka (*.pof).
· Korisnički podaci mogu se pohraniti u UFM sektorima i mogu biti skriveni ako su odabrane ispravne postavke u alatu Platform Designer.
· Određeni uređaji nemaju UFM1 sektor. Možete pogledati tabelu: Veličina UFM i CFM sektora za dostupne sektore u svakom pojedinačnom MAX 10 FPGA uređaju.

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 57

4. Rješenja za konfiguraciju i pokretanje Nios V procesora 726952 | 2025.07.16

· CFM2 možete konfigurirati kao virtualni UFM odabirom načina konfiguracije jedne nekomprimirane slike.
· CFM2 i CFM1 možete konfigurirati kao virtualni UFM odabirom načina konfiguracije jedne nekomprimirane slike.
· Veličina svakog sektora varira u zavisnosti od odabranih MAX 10 FPGA uređaja.

Tabela 36.

Veličina sektora UFM i CFM
Ova tabela navodi dimenzije UFM i CFM nizova.

Uređaj

Stranice po sektoru

UFM1 UFM0 CFM2 CFM1 CFM0

Veličina stranice (Kbit)

Maksimalni korisnik
Veličina fleš memorije (Kbit) (3)

Ukupna veličina konfiguracijske memorije (Kbit)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

Veličina OCRAM-a (Kbit)
108 189 378 549 675 1260 1638

Povezane informacije · MAX 10 FPGA vodič za konfiguraciju · Altera MAX 10 vodič za korisnike fleš memorije

4.5.2. Izvršavanje aplikacije Nios V procesora na licu mjesta iz UFM-a

Rješenje "Execute-In-Place" iz UFM-a pogodno je za aplikacije Nios V procesora koje zahtijevaju ograničenu upotrebu memorije na čipu. Funkcija alt_load() radi kao mini boot copy koji kopira dijelove podataka (.rodata, .rwdata ili .exceptions) iz boot memorije u RAM na osnovu BSP postavki. Dio koda (.text),
..., koji je dio samo za čitanje, ostaje u području MAX 10 ugrađene fleš memorije. Ova postavka minimizira korištenje RAM-a, ali može ograničiti performanse izvršavanja koda jer je pristup fleš memoriji sporiji nego RAM-u ugrađenom u čip.

Aplikacija procesora Nios V je programirana u UFM sektor. Vektor resetiranja procesora Nios V pokazuje na baznu adresu UFM-a kako bi se izvršio kod iz UFM-a nakon resetiranja sistema.

Ako koristite debager na nivou izvornog koda za debagovanje vaše aplikacije, morate koristiti hardversku tačku prekida. To je zato što UFM ne podržava slučajni pristup memoriji, što je neophodno za debagovanje mekih tačaka prekida.

Napomena:

Ne možete brisati ili pisati UFM dok izvršavate izvršavanje na mjestu u MAX 10. Prebacite se na pristup kopiranja pokretanja ako trebate izbrisati ili pisati UFM.

(3) Maksimalna moguća vrijednost, koja zavisi od odabranog načina konfiguracije.

Priručnik za dizajn ugrađenih procesora Nios® V 58

Pošalji povratne informacije

4. Rješenja za konfiguraciju i pokretanje Nios V procesora 726952 | 2025.07.16

Slika 33. Nios V procesorska aplikacija XIP iz UFM-a

Maks. 10 uređaja

.POF
Nios V hardver .SOF
Nios V softver .HEX

Quartus programer

Fleš memorija na čipu

CFM

Nios V hardver

UFM

Nios V softver

Interna konfiguracija

IP memorija na čipu

FPGA logika
Nios V procesor

RAM memorija na čipu

Eksterni

RAM

EMIF

4.5.2.1. Tok dizajna hardvera
Sljedeći odjeljak opisuje korak-po-korak metodu za izgradnju bootabilnog sistema za aplikaciju Nios V procesora iz On-Chip Flash memorije.ampDonja slika je izgrađena korištenjem MAX 10 uređaja.
Postavke IP komponente
1. Kreirajte svoj Nios V procesorski projekat koristeći Quartus Prime i Platform Designer. 2. Provjerite da li je eksterni RAM ili memorija na čipu (OCRAM) dodana vašoj Platformi.
Dizajnerski sistem.

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 59

4. Rješenja za konfiguraciju i pokretanje Nios V procesora 726952 | 2025.07.16
Slika 34. PrimampIP veze u Platform Designeru za pokretanje Nios V sa OnChip Flash-a (UFM)

3. U editoru parametara On-Chip Flash IP, postavite Configuration Mode na jednu od sljedećih opcija, u skladu s vašim preferencijama dizajna: · Jedna nekomprimirana slika · Jedna komprimirana slika · Jedna nekomprimirana slika s inicijalizacijom memorije · Jedna komprimirana slika s inicijalizacijom memorije
Za više informacija o dvostruko komprimiranim slikama, pogledajte MAX 10 FPGA Configuration User Guide – Daljinsko ažuriranje sistema.

Napomena:

Morate dodijeliti skriveni pristup svakoj CFM regiji u IP adresi fleš memorije na čipu.

Slika 35. Odabir konfiguracijskog načina u editoru parametara fleš memorije na čipu

IP postavke na čipu – UFM inicijalizacija Možete odabrati jednu od sljedećih metoda prema vašim željama:

Priručnik za dizajn ugrađenih procesora Nios® V 60

Pošalji povratne informacije

4. Rješenja za konfiguraciju i pokretanje Nios V procesora 726952 | 2025.07.16

Napomena:

Koraci u narednim podpoglavljima (Tok dizajna softvera i programiranje) zavise od izbora koji ovdje napravite.

· Metod 1: Inicijalizacija UFM podataka u SOF-u tokom kompajliranja
Quartus Prime uključuje podatke za inicijalizaciju UFM-a u SOF tokom kompajliranja. Rekompajliranje SOF-a je potrebno ako dođe do promjena u UFM podacima.
1. Označite opcije Inicijaliziraj flash sadržaj i Omogući inicijalizaciju koja nije zadana file.

Slika 36. Inicijalizacija Flash sadržaja i omogućavanje inicijalizacije koja nije zadana File

2. Navedite putanju generiranog .hex file (iz naredbe elf2hex) u heksadecimalnom ili mif formatu koji je kreirao korisnik file.
Slika 37. Dodavanje .hex datoteke File Put

· Metod 2: Kombinovanje UFM podataka sa kompajliranim SOF-om tokom generisanja POF-a
UFM podaci se kombinuju sa kompajliranim SOF-om prilikom konvertovanja programiranja. files. Ne morate ponovo kompajlirati SOF, čak i ako se UFM podaci promijene. Tokom razvoja, ne morate ponovo kompajlirati SOF. files za promjene u aplikaciji. Altera preporučuje ovu metodu programerima aplikacija.
1. Poništite odabir opcije Inicijaliziraj flash sadržaj.
Slika 38. Inicijalizacija Flash sadržaja s nestandardnom inicijalizacijom File

Resetiraj postavke agenta za metodu izvršavanja na mjestu za Nios V procesor
1. U editoru parametara procesora Nios V, postavite agenta za resetiranje na fleš memoriju na čipu.
Slika 39. Postavke uređivača parametara procesora Nios V s agentom za resetiranje postavljenim na fleš memoriju na čipu

2. Kliknite na Generiraj HDL kada se pojavi dijaloški okvir Generiraj. 3. Odredite izlaz file opcije generiranja i kliknite na Generiraj.

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 61

4. Rješenja za konfiguraciju i pokretanje Nios V procesora 726952 | 2025.07.16
Postavke softvera Quartus Prime 1. U softveru Quartus Prime kliknite na Dodjele Uređaj Uređaj i Pin
Konfiguracija opcija. Postavite način konfiguracije prema postavkama u On-Chip Flash IP. Slika 40. Odabir načina konfiguracije u Quartus Prime softveru

2. Kliknite na OK da biste zatvorili prozor Opcije uređaja i pina.
3. Kliknite na OK da biste zatvorili prozor Uređaj.
4. Kliknite na Processing Start Compilation da biste kompajlirali svoj projekat i generirali .sof datoteku. file.

Napomena:

Ako je postavka načina konfiguracije u softveru Quartus Prime i uređivaču parametara Platform Designera drugačija, Quartus Prime projekt će se prestati izvršavati uz sljedeću poruku o grešci.

Slika 41.

Poruka o grešci za različite postavke načina konfiguracije (14740): Način konfiguracije na atomu „q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block“ ne odgovara postavkama projekta. Ažurirajte i regenerirajte Qsys sistem kako bi odgovarao postavkama projekta.

Povezane informacije MAX 10 FPGA Konfiguracijski vodič za korisnike

4.5.2.2. Tok dizajna softvera
Ovaj odjeljak pruža tok dizajniranja za generiranje i izgradnju softverskog projekta za procesor Nios V. Kako biste osigurali pojednostavljen tok izgradnje, preporučuje se da kreirate slično stablo direktorija u svom dizajnerskom projektu. Sljedeći tok dizajniranja softvera zasnovan je na ovom stablu direktorija.
Da biste kreirali stablo direktorija softverskog projekta, slijedite ove korake: 1. U mapi vašeg dizajnerskog projekta kreirajte mapu pod nazivom softver. 2. U mapi softver kreirajte dvije mape pod nazivom hal_app i hal_bsp.
Slika 42. Stablo direktorija softverskih projekata

Priručnik za dizajn ugrađenih procesora Nios® V 62

Pošalji povratne informacije

4. Rješenja za konfiguraciju i pokretanje Nios V procesora 726952 | 2025.07.16
Kreiranje BSP projekta aplikacije
Da biste pokrenuli BSP Editor, slijedite ove korake: 1. Uđite u Nios V Command Shell. 2. Pozovite BSP Editor pomoću naredbe niosv-bsp-editor. 3. U BSP Editoru kliknite File Novi BSP za početak vašeg BSP projekta. 4. Konfigurirajte sljedeće postavke:
· Informacije o SOPC-u File ime: Navedite SOPCINFO file (.sopcinfo). · Naziv CPU-a: Odaberite Nios V procesor. · Operativni sistem: Odaberite operativni sistem Nios V procesora. · Verzija: Ostavite kao zadano. · BSP ciljni direktorij: Odaberite putanju direktorija BSP projekta. Možete
unaprijed postavite na /software/hal_bsp omogućavanjem opcije Koristi zadane lokacije. · BSP postavke File naziv: Upišite naziv BSP postavki File. · Dodatne Tcl skripte: Omogućite BSP Tcl skriptu omogućavanjem opcije Omogući dodatnu Tcl skriptu. 5. Kliknite U redu.
Slika 43. Konfigurišite novi BSP

Konfigurisanje BSP editora i generisanje BSP projekta
Vektor izuzetaka procesora možete definirati ili u memoriji na čipu (OCRAM) ili u fleš memoriji na čipu, na osnovu vaših preferencija dizajna. Preporučuje se postavljanje memorije vektora izuzetaka na OCRAM/eksterni RAM kako bi se ubrzala obrada prekida. 1. Idite na Glavna podešavanja Napredno hal.linker. 2. Ako odaberete fleš memoriju na čipu kao vektor izuzetaka,
a. Omogućite sljedeće postavke:

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 63

4. Rješenja za konfiguraciju i pokretanje Nios V procesora 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Slika 44. Postavke za Advanced.hal.linker

b. Kliknite na karticu Linker Script u BSP Editoru. c. Postavite .exceptions i .text regije u Nazivu sekcije linkera na
Fleš memorija na čipu. d. Postavite preostale regije na listi Naziv sekcije linkera na On-Chip
Memorija (OCRAM) ili eksterna RAM memorija.
Slika 45. Postavke regije linkera (Vektorska memorija izuzetka: Fleš memorija na čipu)

3. Ako odaberete OCRAM/Eksterni RAM kao vektor izuzetaka, a. Omogućite sljedeće postavke: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Slika 46. Postavke regije linkera (Vektorska memorija izuzetaka: OCRAM/Eksterni RAM)

b. Kliknite na karticu Linker Script u BSP Editoru.
c. Postavite .text regije u Nazivu sekcije linkera na On-Chip Flash.
d. Postavite preostale regije na listi Naziv sekcije linkera na memoriju na čipu (OCRAM) ili eksternu RAM memoriju.

Priručnik za dizajn ugrađenih procesora Nios® V 64

Pošalji povratne informacije

4. Rješenja za konfiguraciju i pokretanje Nios V procesora 726952 | 2025.07.16
Slika 47. Postavke regije linkera (Vektorska memorija izuzetaka: OCRAM)
4. Kliknite na Generiraj da biste generirali BSP projekat. Generiranje projekta korisničke aplikacije File 1. Idite do mape software/hal_app i kreirajte izvorni kod vaše aplikacije
kod. 2. Pokrenite Nios V Command Shell. 3. Izvršite naredbu ispod da biste generirali datoteku aplikacije CMakeLists.txt.
niosv-app –app-dir=softver/hal_app –bsp-dir=softver/hal_bsp –srcs=softver/hal_app/
Izgradnja projekta korisničke aplikacije Možete odabrati izgradnju projekta korisničke aplikacije koristeći Ashling RiscFree IDE za Altera FPGA ili putem interfejsa komandne linije (CLI). Ako više volite koristiti CLI, možete izgraditi korisničku aplikaciju pomoću sljedeće naredbe: cmake -G “Unix Makefiles” -B softver/hal_app/build -S softver/hal_app napraviti -C softver/hal_app/build
Aplikacija (.elf) file se kreira u folderu software/hal_app/build. Generisanje HEX-a File Morate generirati .hex datoteku file iz vaše aplikacije .elf file, tako da možete kreirati .pof datoteku file pogodno za programiranje uređaja. 1. Pokrenite Nios V Command Shell. 2. Za pokretanje Nios V procesorske aplikacije iz On-Chip Flash memorije, koristite sljedeće
komandna linija za pretvaranje ELF-a u HEX za vašu aplikaciju. Ova komanda kreira korisničku aplikaciju (onchip_flash.hex) file. elf2hex softver/hal_app/build/ .elf -o onchip_flash.hex
-b -w 8 -e 3. Ponovo kompajlirajte dizajn hardvera ako označite opciju Initialize memory content u On-Chip Flash IP (Metoda 1). Ovo služi za uključivanje softverskih podataka (.HEX) u SOF. file.

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 65

4. Rješenja za konfiguraciju i pokretanje Nios V procesora 726952 | 2025.07.16
4.5.2.3. Programiranje 1. U Quartus Prime, kliknite File Convert Programming Files. 2. Pod Programiranje izlaza file, odaberite Programerski objekt File (.pof) kao programiranje file tip. 3. Postavite Način rada na Internal Configuration.
Slika 48. Programiranje pretvaranja File Postavke
4. Kliknite na Opcije/Informacije o pokretanju…, pojavit će se prozor Opcije uređaja MAX 10. 5. Na osnovu postavki Inicijalizacija sadržaja fleš memorije u IP adresi fleš memorije na čipu, izvršite
jedan od sljedećih koraka: · Ako je označeno polje Inicijaliziraj sadržaj fleš memorije (Metoda 1), podaci za inicijalizaciju UFM-a
je uključen u SOF tokom kompilacije Quartus Prime-a. — Odaberite Page_0 za opciju UFM source:. Kliknite OK i nastavite na
Sljedeće. Slika 49. Postavljanje Page_0 za UFM izvor ako je označeno polje Initialize Flash Content

Priručnik za dizajn ugrađenih procesora Nios® V 66

Pošalji povratne informacije

4. Rješenja za konfiguraciju i pokretanje Nios V procesora 726952 | 2025.07.16
· Ako nije označeno polje Inicijaliziraj sadržaj fleš memorije (Metoda 2), odaberite Učitaj memoriju file za opciju UFM izvora. Pregledajte generirani On-chip Flash HEX file (onchip_flash.hex) u File putanja: i kliknite OK. Ovaj korak zasebno dodaje UFM podatke u SOF file tokom programiranja file konverzija.
Slika 50. Podešavanje memorije učitavanja File za UFM izvor ako nije označeno polje za inicijalizaciju Flash sadržaja

6. U programiranju pretvaranja File dijaloški okvir, na ulazu fileza pretvaranje odjeljka kliknite Dodaj File... i pokažite na generirani Quartus Prime .sof file.
Slika 51. Ulaz Files za konverziju u programiranju konverzije Files za režim jedne slike

7. Kliknite na Generiraj da biste kreirali .pof datoteku file8. Programirajte .pof datoteku file u vaš MAX 10 uređaj. 9. Isključite i ponovo uključite hardver.

4.5.3. Aplikacija za Nios V procesor kopirana iz UFM-a u RAM pomoću Boot Copier-a

Altera preporučuje ovo rješenje za dizajn MAX 10 FPGA Nios V procesorskih sistema gdje su potrebne višestruke iteracije razvoja aplikativnog softvera i visoke sistemske performanse. Kopirni uređaj za pokretanje (boot copy) se nalazi unutar UFM-a na pomaku koji je na istoj adresi kao i vektor resetiranja. Nios V aplikacija se nalazi pored kopirnog uređaja za pokretanje.

Za ovu opciju pokretanja, Nios V procesor počinje izvršavati boot copier nakon resetovanja sistema kako bi kopirao aplikaciju iz UFM sektora u OCRAM ili eksterni RAM. Nakon što je kopiranje završeno, Nios V procesor prenosi kontrolu nad programom na aplikaciju.

Napomena:

Primijenjeni boot copy je isti kao i Bootloader putem GSFI-ja.

Pošalji povratne informacije

Priručnik za dizajn ugrađenih procesora Nios® V 67

4. Rješenja za konfiguraciju i pokretanje Nios V procesora 726952 | 2025.07.16

Slika 52. Nios V aplikacija kopirana iz UFM-a u RAM pomoću Boot Copier-a

Maks. 10 uređaja

.POF
Nios V hardver .SOF
Nios V softver .HEX
Pokretački program .SREC

Quartus programer

Eksterna RAM memorija
Nios V softver

Fleš memorija na čipu

CFM

Nios V Hardwa

Dokumenti / Resursi

Ugrađeni procesor Altera Nios V [pdf] Korisnički priručnik
Nios V, Nios Vm, Nios Vg, Nios Vc, Nios V ugrađeni procesor, Nios V, ugrađeni procesor, procesor

Reference

Uputstvo za upotrebu

Ugrađeni procesor Altera Nios V

Specifikacije

Dizajn hardverskog sistema procesora Nios V

Dizajn softverskog sistema za procesor Nios V

Rješenja za konfiguraciju i pokretanje Nios V procesora

Dokumenti / Resursi

Reference

Ostavite komentar

Otkaži odgovor