altera Nios V Embedded Processor Mea hoʻohana

About the Nios® V Embedded Processor
1.1. ʻO Altera® FPGA a me nā mea hana i hoʻopili ʻiaview
Hiki i nā mea Altera FPGA ke hoʻokō i ka loiloi e hana ana ma ke ʻano he microprocessor piha ʻoiai e hāʻawi ana i nā koho he nui.
ʻO kahi ʻokoʻa koʻikoʻi ma waena o nā microprocessors discrete a me Altera FPGA ʻo ia ʻo ka lole Altera FPGA ʻaʻohe manaʻo i ka wā e piʻi ai ka mana. ʻO ke kaʻina hana ʻo Nios® V he mea hana naʻauao palupalu (IP) e pili ana i ka kikoʻī RISC-V. Ma mua o kou holo ʻana i nā polokalamu ma kahi ʻōnaehana hoʻonohonoho Nios V, pono ʻoe e hoʻonohonoho i ka hāmeʻa Altera FPGA me kahi hoʻolālā hāmeʻa i loaʻa kahi kaʻina hana Nios V. Hiki iā ʻoe ke kau i ke kaʻina hana Nios V ma nā wahi āpau ma ka Altera FPGA, ma muli o nā koi o ka hoʻolālā.

I mea e hiki ai i kāu Altera® FPGA IP-based embedded system ke hana ma ke ʻano he discrete microprocessor-based system, pono kāu ʻōnaehana e komo i kēia mau mea: · AJTAG e kākoʻo iā Altera FPGA hoʻonohonoho, lako lako a me nā lako polokalamu
debugging · He mana hoʻonohonoho hoʻonohonoho Altera FPGA
Inā loaʻa i kāu ʻōnaehana kēia mau mea hiki, hiki iā ʻoe ke hoʻomaka i ka hoʻomaʻemaʻe ʻana i kāu hoʻolālā mai kahi hoʻolālā ʻenehana i hoʻāʻo ʻia i hoʻouka ʻia ma ka Altera FPGA. ʻO ka hoʻohana ʻana i kahi Altera FPGA hiki iā ʻoe ke hoʻololi koke i kāu hoʻolālā e hoʻoponopono i nā pilikia a i ʻole e hoʻohui i nā hana hou. Hiki iā ʻoe ke hoʻāʻo maʻalahi i kēia mau hoʻolālā hāmeʻa hou ma ka hoʻonohonoho hou ʻana i ka Altera FPGA me ka hoʻohana ʻana i ka JTAG interface.
ʻO ka JTAG kākoʻo ka interface i ka hoʻomohala ʻana i nā lako a me nā lako polokalamu. Hiki iā ʻoe ke hana i kēia mau hana me ka hoʻohana ʻana i ka JTAG interface: · Hoʻonohonoho i ka Altera FPGA · Hoʻoiho a hoʻopau i nā lako polokalamu · E kamaʻilio me ka Altera FPGA ma o ka UART-like interface (JTAG UART
terminal) · Debug hardware (me ka Signal Tap embedded logic analyzer) · Program flash memory
Ma hope o kou hoʻonohonoho ʻana i ka Altera FPGA me kahi hoʻolālā e pili ana i ka kaʻina hana Nios V, ua like ke kahe hoʻomohala polokalamu me ke kahe no nā hoʻolālā microcontroller discrete.

ʻIke pili · AN 985: Nios V Processor Tutorial
He alakaʻi hoʻomaka wikiwiki e pili ana i ka hana ʻana i kahi ʻōnaehana kaʻina hana Nios V maʻalahi a me ka holo ʻana i ka noi Hello World.
© Altera Hui. ʻO Altera, ka hōʻailona Altera, ka hōʻailona ʻa', a me nā hōʻailona Altera ʻē aʻe he mau hōʻailona kālepa o Altera Corporation. Loaʻa iā Altera ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha. ʻAʻohe kuleana a kuleana paha ʻo Altera ma waho o ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Altera. Manaʻo ʻia nā mea kūʻai aku ʻo Altera e kiʻi i ka mana hou o nā kikoʻī o nā hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā lawelawe. * Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.

1. No ka Nios® V Embedded Processor 726952 | 2025.07.16
· Nios V Processor Reference Manual Hāʻawi i ka ʻike e pili ana i nā pae hoʻokō hana ʻo Nios V, ka hoʻolālā ʻōnaehana, ke kumu hoʻolālā, a me ka hoʻokō kumu.
· Hoʻokomo ʻia ʻo Peripherals IP User Guide · Nios V Processor Software Developer Handbook

E wehewehe ana i ke kaiapuni hoʻomohala polokalamu polokalamu ʻo Nios V, nā mea hana i loaʻa, a me ke kaʻina hana e kūkulu ai i nā polokalamu e holo ma luna o ka polokalamu Nios V. · Ashling* RiscFree* Integrated Development Environment (IDE) no Altera FPGAs User Guide Wehewehe i ka RiscFree* integrated development environment (IDE) no Altera FPGAs Arm*-based HPS and Nios V core processor. · Nios V Processor Altera FPGA IP Release Notes
1.2. Kākoʻo polokalamu Quartus® Prime
He ʻokoʻa ka holo ʻana o ke kaʻina hana Nios V no ka polokalamu Quartus® Prime Pro Edition a me ka polokalamu Quartus Prime Standard Edition. E nānā iā AN 980: Nios V Processor Quartus Prime Software Support no ka ʻike hou aku e pili ana i nā ʻokoʻa.
ʻIke pili AN 980: Nios V Processor Quartus Prime Software Support
1.3. Laikini Kaʻina Hana Nios V
Loaʻa i kēlā me kēia ʻano kaʻina hana Nios V kona kī laikini. Ke loaʻa iā ʻoe ke kī laikini, hiki iā ʻoe ke hoʻohana i ke kī laikini like no nā papahana ʻōnaehana Nios V āpau a hiki i ka lā pau. Hiki iā ʻoe ke loaʻa nā laikini Nios V Processor Altera FPGA IP ma ke kumu kūʻai ʻole.
Loaʻa ka papa inoa kī laikini kaʻina hana Nios V ma ka Altera FPGA Self-Service Licensing Center. Kaomi i ka papa inoa inoa no ka loiloi a i ʻole ka laikini manuahi, a koho i nā koho kūpono e hana ai i ke noi.
Kiʻi 1. Altera FPGA Keena Laikini lawelawe pono'ī

Me nā kī laikini, hiki iā ʻoe ke:
Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 7

1. No ka Nios® V Embedded Processor 726952 | 2025.07.16
· E hoʻokō i kahi kaʻina hana Nios V i loko o kāu ʻōnaehana. · Hoʻohālikelike i ke ʻano o kahi ʻōnaehana kaʻina hana Nios V. · E hōʻoia i ka hana o ka hoʻolālā, e like me ka nui a me ka wikiwiki. · Hoʻokumu i ka polokalamu polokalamu files. · E hoʻopololei i kahi mea hana a hōʻoia i ka hoʻolālā ʻana i ka lako.
ʻAʻole pono ʻoe i laikini e hoʻomohala i nā polokalamu ma ka Ashling* RiscFree* IDE no nā Altera FPGA.
ʻIke pili · Altera FPGA Self-Service Licensing Center
No ka ʻike hou aku e pili ana i ka loaʻa ʻana o nā kī laikini Nios V Processor Altera FPGA IP. · Altera FPGA Software Installation and Licensing No ka ʻike hou aku e pili ana i ka laikini ʻana i ka polokalamu Altera FPGA a me ka hoʻonohonoho ʻana i kahi laikini paʻa a me ke kikowaena laikini pūnaewele.
1.4. Hoʻolālā Pūnaewele Hoʻokomo
Hōʻike ka kiʻi ma lalo nei i ka holo ʻana o ka ʻōnaehana hoʻolālā Nios V ma ke kaʻina hana maʻalahi, me ka hoʻomohala ʻana i nā lako a me nā lako polokalamu.

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 8

Hoʻouna Manaʻo

1. No ka Nios® V Embedded Processor 726952 | 2025.07.16

Kiʻi 2.

ʻO ke kahe hoʻolālā ʻōnaehana ʻo Nios V
Manaʻo Pūnaewele

Nānā i nā Koina Pūnaewele

Nios® V
Nā Core Processor a me nā mea maʻamau

E wehewehe a hoʻohua i ka ʻōnaehana ma
Mea Hoʻolālā Papahana

Ke Kaʻa Paʻa Paʻa: Hoʻohui a Hoʻohui ʻia ʻo Intel Quartus Prime Project

Kahe polokalamu: Hoʻomohala a kūkulu i ka polokalamu ʻo Nios V Proposal

Kahe Lako: Hoʻoiho i ka Hoʻolālā FPGA
i ka Papa Kuhikuhi

Kahe Pūnaehana: Ho'āʻo a Debug Nios V Pūnaehana Pūnaewele

Software No Meets Spec?
ʻAe
ʻAʻole ʻike nā lako lako i ka Spec? ʻAe
Pūnaehana Paʻa

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 9

726952 | 2025.07.16 Hoʻouna Manaʻo

2. Hoʻolālā ʻōnaehana ʻōnaehana ʻo Nios V me ka Quartus Prime Software a me Platform Designer

Kiʻi 3.

Hōʻike ʻia ke kiʻikuhi ma lalo nei i kahi hoʻolālā hāmeʻa maʻamau ʻo Nios V. Nios V Mea Kaʻina Pūnaewele Hoʻolālā Lako

Hoʻomaka

ʻO Nios V Cores a me nā mea maʻamau

E hoʻohana i ka mea hoʻolālā papahana e hoʻolālā i kahi ʻōnaehana ma muli o Nios V
E hoʻolālā i ka mea hoʻolālā papahana

Hoʻohui i ka Pūnaehana Hoʻolālā Platform me Intel Quartus Prime Project
E hoʻokaʻawale i nā wahi pine, nā koi manawa, a me nā mea hoʻolālā ʻē aʻe
E hōʻuluʻulu i nā lako lako no ka mea paahana ma Intel Quartus Prime

Mākaukau e hoʻoiho
2.1. Ke hana nei i ka Nios V Processor System Design me ka Platform Designer
Aia i loko o ka polokalamu Quartus Prime ka hāmeʻa hoʻohui pūnaewele Platform Designer e hoʻomaʻamaʻa i ka hana o ka wehewehe a hoʻohui ʻana i ka Nios V processor IP core a me nā IP ʻē aʻe i loko o kahi hoʻolālā ʻōnaehana Altera FPGA. Hoʻokumu ʻokoʻa ka Platform Designer i nā loina pili mai ka pilina kiʻekiʻe i kuhikuhi ʻia. Hoʻopau ka automation interconnect i ka hana hoʻopau manawa o ka wehewehe ʻana i nā pilina HDL pae ʻōnaehana.
© Altera Hui. ʻO Altera, ka hōʻailona Altera, ka hōʻailona ʻa', a me nā hōʻailona Altera ʻē aʻe he mau hōʻailona kālepa o Altera Corporation. Loaʻa iā Altera ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha. ʻAʻohe kuleana a kuleana paha ʻo Altera ma waho o ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Altera. Manaʻo ʻia nā mea kūʻai aku ʻo Altera e kiʻi i ka mana hou o nā kikoʻī o nā hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā lawelawe. * Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.

2. Hoʻolālā ʻōnaehana ʻōnaehana ʻo Nios V me ka Quartus Prime Software a me Platform Designer
726952 | 2025.07.16

Ma hope o ke kālailai ʻana i nā pono ʻōnaehana ʻōnaehana, hoʻohana ʻoe iā Quartus Prime e kuhikuhi i ka Nios V processor core, memory, a me nā mea ʻē aʻe e pono ai kāu ʻōnaehana. Hoʻopuka maʻalahi ka Platform Designer i ka logic interconnect e hoʻohui i nā mea i loko o ka ʻōnaehana lako.

2.1.1. Hoʻomaka koke ʻo Nios V Processor Altera FPGA IP

You can instantiate any of the processor IP cores in Platform Designer IP Catalog Processors and Peripherals Embedded Processors.

Kākoʻo ka IP core o kēlā me kēia kaʻina hana i nā koho hoʻonohonoho like ʻole e pili ana i kāna hoʻolālā kū hoʻokahi. Hiki iā ʻoe ke wehewehe i kēia mau hoʻonohonoho i kūpono i kāu mau pono hoʻolālā.

Papa 1.

Nā koho hoʻonohonoho ma nā ʻano like ʻole

Nā koho hoʻonohonoho

Nios V/c Mea Hana

Nios V/m Mea Hana

Hoʻohana Debug No Reset Noi

—

ʻO nā pahele, nā ʻokoʻa, a me nā mea hoʻopau

Hoʻolālā CPU

ECC

ʻO nā waihona, nā ʻāpana ʻaoʻao a me nā TCM

—

Nā ʻōlelo kuhikuhi maʻamau

—

Laka

—

Nios V/g Mea Hana

2.1.1.1. Hoʻomaka koke ʻo Nios V/c Compact Microcontroller Altera FPGA IP Figure 4. Nios V/c Compact Microcontroller Altera FPGA IP

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 11

2. Hoʻolālā ʻōnaehana ʻōnaehana ʻo Nios V me ka Quartus Prime Software a me Platform Designer
726952 | 2025.07.16

2.1.1.1.1. Papa Hoʻolālā CPU

Papa 2.

Papa Hoʻolālā CPU

Hiʻona

wehewehe

Hiki iā Avalon® Interface E ho'ā i ka Avalon Interface no ka luna aʻo a me ka luna ʻikepili. Inā pio, hoʻohana ka ʻōnaehana i ka interface AXI4-Lite.

waiwai CSR mhartid

· Koho IP kūpono ʻole. · Mai hoʻohana i ka waiwai CSR mhartid i ka papa hana Nios V/c.

2.1.1.1.2. E hoʻohana i ka Reset Request Tab

Papa 3.

E hoʻohana i ka Reset Request Tab Parameter

E hoʻohana i ka Reset Request Tab

wehewehe

Hoʻohui i ka Interface Noi Reset

· E hoʻā i kēia koho e hōʻike i nā awa hoʻoponopono kūloko kahi e hiki ai i kahi haku kūloko ke hoʻohana ia mea no ka hoʻomaka ʻana i ke kaʻina hana Nios V e hoʻihoʻi hou me ka ʻole o ka hoʻopili ʻana i nā ʻāpana ʻē aʻe o ka ʻōnaehana ʻōnaehana Nios V.
· Aia i loko o ka mea ho'oponopono hou kahi hō'ailona ho'okomo resetreq a me ka hō'ailona ack output.
· Hiki iā ʻoe ke noi i ka hoʻihoʻi hou ʻana i ke kikowaena kaʻina hana Nios V ma ka hōʻoia ʻana i ka hōʻailona resetreq.
· Pono e hoʻopaʻa ʻia ka hōʻailona resetreq a hiki i ka hōʻailona ack ka mea hana. ʻO ka hiki ʻole o ka hōʻailona ke hoʻomau i ka hōʻoia ʻana e hiki ke hana i ka mea hana i loko o kahi kūlana hoʻoholo ʻole.
· Pane ka mea hana Nios V ua holomua ka hoʻoponopono ʻana ma ka hōʻoia ʻana i ka hōʻailona ack.
· Ma hope o ka hoʻoponopono hou ʻana o ka mea hana, hiki ke hana i ka hōʻailona ack i nā manawa he nui a hiki i ka hoʻopau ʻana i ka hōʻailona resetreq.

2.1.1.1.3. Nā Pahele, Nā Kūʻē, a me ka Tab Hoʻopili

Papa 4.

Nā Pahele, Hoʻokaʻawale, a me nā ʻāpana ʻāpana Tab

ʻO nā pahele, nā ʻokoʻa, a me nā mea hoʻopau

wehewehe

Hoʻoponopono hou i ka Agena

Hoʻopaʻa hou Offset

· Hōʻike i ka offset o ka reset vector e pili ana i ka helu kumu o ka mea hoʻoponopono hou i koho ʻia. · Hāʻawi ʻo Platform Designer i kahi waiwai paʻamau no ka hoʻihoʻi ʻana.

Nānā:

Hāʻawi ʻo Platform Designer i kahi koho Absolute, kahi e hiki ai iā ʻoe ke kuhikuhi i kahi helu kikoʻī ma Reset Offset. E hoʻohana i kēia koho ke loaʻa ka hoʻomanaʻo e mālama ana i ka vector hoʻonohonoho hou ma waho o ka ʻōnaehana kaʻina hana a me nā subsystem.

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 12

Hoʻouna Manaʻo

2. Hoʻolālā ʻōnaehana ʻōnaehana ʻo Nios V me ka Quartus Prime Software a me Platform Designer
726952 | 2025.07.16

2.1.1.1.4. ECC Tab

Papa 5.

ECC Tab

ECC

E hoʻā i ka ʻike hewa a me ka hōʻike kūlana

wehewehe
· E hoʻā i kēia koho e hoʻopili i ka hiʻona ECC no nā poloka RAM i loko o ke kaʻina hana Nios V. · ʻIke ʻia nā hiʻohiʻona ECC a hiki i ka 2-bits hewa a pane ʻia ma muli o kēia ʻano hana:
- Inā he hewa 1-bit hiki ke hoʻoponopono ʻia, hoʻomau ke kaʻina hana ma hope o ka hoʻoponopono ʻana i ka hewa i ka pipeline processor. Eia naʻe, ʻaʻole ʻike ʻia ka hoʻoponopono ʻana i nā hoʻomanaʻo kumu.
— Inā ʻaʻole hiki ke hoʻoponopono ʻia ka hewa, hoʻomau ka hana me ka hoʻoponopono ʻole ʻana iā ia i loko o ka pipeline processor a me nā kumu hoʻomanaʻo, hiki ke hoʻokomo i ka mea hana i kahi kūlana nondeterministic.

2.1.1.2. Hoʻomaka koke ʻo Nios V/m Microcontroller Altera FPGA IP Figure 5. Nios V/m Microcontroller Altera FPGA IP

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 13

2. Hoʻolālā ʻōnaehana ʻōnaehana ʻo Nios V me ka Quartus Prime Software a me Platform Designer
726952 | 2025.07.16

2.1.1.2.1. Papa hoʻopololei

Papa 6.

Nā ʻāpana ʻāpana hoʻopololei

Papa hoʻopololei

wehewehe

E ho'ā i ka Debug
E ho'ā i ka Reset mai ka Debug Module

· E hoʻā i kēia koho e hoʻohui i ka JTAG module hoʻokuʻi ʻia i ke kaʻina hana Nios V. · ʻO ka JTAG ʻae ʻia ka module pili i ka hoʻopili ʻana i ke kaʻina hana Nios V ma o ka
JTAG nā pine interface o ka FPGA. · Hāʻawi ka pilina i nā mana kumu:
— E hoʻomaka a hoʻopau i ke kaʻina hana Nios V — E nānā a hoʻoponopono i nā papa inoa a me ka hoʻomanaʻo. — Hoʻoiho i ka palapala noi Nios V .elf file i ka hoʻomanaʻo mea hana i ka wā holo ma o
niosv-download. — Debug i ka palapala noi e holo ana ma ke kaʻina hana Nios V. E hōʻoia i ka helu kumu ma waena o nā kaʻa kaʻa ʻelua.
· E hoʻā i kēia koho e hōʻike i nā awa dbg_reset_out a me ndm_reset_in. · JTAG debugger a i ʻole niosv-download -r kauoha e hoʻomaka i ka dbg_reset_out, ʻo ia
hiki i ke kaʻina hana Nios V ke hoʻonohonoho hou i nā peripheral pūnaewele e pili ana i kēia awa. · Pono ʻoe e hoʻohui i ka interface dbg_reset_out iā ndm_reset_in ma kahi o ka hoʻonohonoho hou ʻana
e hoʻomaka i ka hoʻihoʻi hou ʻana i ka ʻōnaehana kumu a me ka module timer. ʻAʻole pono ʻoe e hoʻopili i ka interface dbg_reset_out e hoʻihoʻi hou i ka interface no ka pale ʻana i ka hana ʻole.

2.1.1.2.2. E hoʻohana i ka Reset Request Tab

Papa 7.

E hoʻohana i ka Reset Request Tab Parameter

E hoʻohana i ka Reset Request Tab

wehewehe

Hoʻohui i ka Interface Noi Reset

· E hoʻā i kēia koho e hōʻike i nā awa hoʻoponopono kūloko kahi e hiki ai i kahi haku kūloko ke hoʻohana ia mea no ka hoʻomaka ʻana i ke kaʻina hana Nios V e hoʻihoʻi hou me ka ʻole o ka hoʻopili ʻana i nā ʻāpana ʻē aʻe o ka ʻōnaehana ʻōnaehana Nios V.
· Aia i loko o ka mea ho'oponopono hou kahi hō'ailona ho'okomo resetreq a me ka hō'ailona ack output.
· Hiki iā ʻoe ke noi i ka hoʻihoʻi hou ʻana i ke kikowaena kaʻina hana Nios V ma ka hōʻoia ʻana i ka hōʻailona resetreq.
· Pono e hoʻopaʻa ʻia ka hōʻailona resetreq a hiki i ka hōʻailona ack ka mea hana. ʻO ka hiki ʻole o ka hōʻailona ke hoʻomau i ka hōʻoia ʻana e hiki ke hana i ka mea hana i loko o kahi kūlana hoʻoholo ʻole.
· ʻAʻohe hopena o ka hōʻailona resetreq ma ke ʻano debug i ke kūlana o ka mea hana.
· Pane ka mea hana Nios V ua holomua ka hoʻoponopono ʻana ma ka hōʻoia ʻana i ka hōʻailona ack.
· Ma hope o ka hoʻoponopono hou ʻana o ka mea hana, hiki ke hana i ka hōʻailona ack i nā manawa he nui a hiki i ka hoʻopau ʻana i ka hōʻailona resetreq.

2.1.1.2.3. Nā Pahele, Nā Kūʻē, a me ka Tab Hoʻopili

Papa 8.

Pahele, Hoʻokoe, a me nā pā hoʻopau

wehewehe

Hoʻoponopono hou i ka Agena

Hoʻihoʻi hou i ke ʻano hoʻopaneʻe Offset

· Hōʻike i ka offset o ka reset vector e pili ana i ka helu kumu o ka mea hoʻoponopono hou i koho ʻia. · Hāʻawi ʻo Platform Designer i kahi waiwai paʻamau no ka hoʻihoʻi ʻana.
Hoʻokaʻawale i ke ʻano o ka mea hoʻoponopono hoʻopaneʻe ma Direct a Vectored paha. 'Ōlelo Aʻo: ʻAʻole kākoʻo ka papa hana hoʻoheheʻe ʻole ʻo Nios V/m i nā hoʻopau Vectored.
No laila, e hōʻalo i ka hoʻohana ʻana i ke ʻano Vectored interrupt mode i ka wā o ke kaʻina hana ma ke ʻano Nonpipelined.

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 14

Hoʻouna Manaʻo

2. Hoʻolālā ʻōnaehana ʻōnaehana ʻo Nios V me ka Quartus Prime Software a me Platform Designer
726952 | 2025.07.16

Nānā:

2.1.1.2.4. Hoʻolālā CPU

Papa 9.

Nā Kūlana Kūlana CPU

Hoʻolālā CPU

wehewehe

E ho'ā i ka Pipelining ma CPU

· E ho'ā i kēia koho e hoʻomaka koke i ka ʻōnaehana Nios V/m pipeline. — ʻOi aku ke kiʻekiʻe o ka IPC ma ke kumu kūʻai o ka wahi loiloi kiʻekiʻe a me ke alapine Fmax haʻahaʻa.
· Hoʻopau i kēia koho e hoʻomaka koke i ka ʻōnaehana Nios V/m ʻole. — Loaʻa i nā hana koʻikoʻi like me ke kaʻina hana Nios V/c. - Kākoʻo i ka hoʻopiʻi a me ka hiki ke hoʻopau - Haʻahaʻa haʻahaʻa logic a me ka Fmax kiʻekiʻe ma ke kumu kūʻai o ka IPC haʻahaʻa.

E ho'ā i ka Interface Avalon

Hiki iā Avalon Interface no ka luna aʻo a me ka luna ʻikepili. Inā pio, hoʻohana ka ʻōnaehana i ka interface AXI4-Lite.

waiwai CSR mhartid

· He 0 ka waiwai o ke kakau inoa Hart ID (mhartid). · E hāʻawi i kahi waiwai ma waena o 0 a me 4094. · Kūpono me Altera FPGA Avalon Mutex Core HAL API.

Nā ʻike pili i hoʻokomo ʻia i ke alakaʻi hoʻohana IP peripheral – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. ECC Tab
Papa 10. ECC Tab
Hiki i ka ECC ke ʻike i ka hewa a me ka hōʻike kūlana

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 15

2. Hoʻolālā ʻōnaehana ʻōnaehana ʻo Nios V me ka Quartus Prime Software a me Platform Designer
726952 | 2025.07.16
2.1.1.3. Hoʻomaka koke i ka Nios V/g Mea Hoʻoponopono Kūʻai Nui Altera FPGA IP
Kiʻi 6. ʻO Nios V/g Mea Kaʻina Hana Nui Altera FPGA IP - Māhele 1

Kiʻi 7.

ʻO Nios V/g Mea Kaʻina Hana Nui Altera FPGA IP - Māhele 2 (E hoʻopau i ka mea hoʻoponopono i ka pae kiʻekiʻe)

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 16

Hoʻouna Manaʻo

2. Hoʻolālā ʻōnaehana ʻōnaehana ʻo Nios V me ka Quartus Prime Software a me Platform Designer
726952 | 2025.07.16

Kiʻi 8.

ʻO Nios V/g Mea Kaʻina Hana Nui ʻO Altera FPGA IP - Māhele 2 (E hoʻohuli i ka mea hoʻoponopono i ka pae kiʻekiʻe kiʻekiʻe)

Kiʻi 9. ʻO Nios V/g Mea Kaʻina Hana Nui Altera FPGA IP - Māhele 3

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 17

2. Hoʻolālā ʻōnaehana ʻōnaehana ʻo Nios V me ka Quartus Prime Software a me Platform Designer
726952 | 2025.07.16
Kiʻi 10. ʻO Nios V/g Mea Kaʻina Hana Nui Altera FPGA IP - Māhele 4

2.1.1.3.1. Hoʻolālā CPU

Papa 11. CPU Architecture Parameters

ʻO ka Papa Hoʻolālā CPU E hoʻā i kahi ʻāpana lana

Wehewehe E hoʻā i kēia koho e hoʻohui i ka ʻāpana floating-point ("F" extension) i loko o ke kikowaena kaʻina.

E ho'ā i ka wānana lālā

E ho'ā i ka wānana lālā paʻa (Lawe i hope a ʻaʻole i lawe i mua) no nā kuhikuhi lālā.

waiwai CSR mhartid

· He 0 ka waiwai o ke kakau inoa Hart ID (mhartid). · E hāʻawi i kahi waiwai ma waena o 0 a me 4094. · Kūpono me Altera FPGA Avalon Mutex Core HAL API.

Hoʻopau i nā ʻōlelo aʻo FSQRT & FDIV no FPU

· Wehe i ke kumu huinahalike floating-point square (FSQRT) a me ka mahele lana-helu (FDIV) ma FPU.
· E hoʻohana i ka polokalamu emulation ma nā ʻōlelo aʻo ʻelua i ka wā holo.

Nā ʻike pili i hoʻokomo ʻia i ke alakaʻi hoʻohana IP peripheral – Intel FPGA Avalon® Mutex Core

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 18

Hoʻouna Manaʻo

2. Hoʻolālā ʻōnaehana ʻōnaehana ʻo Nios V me ka Quartus Prime Software a me Platform Designer
726952 | 2025.07.16

2.1.1.3.2. Papa hoʻopololei

Papa 12. Debug Tab Parameters

Papa hoʻopololei

wehewehe

E ho'ā i ka Debug
E ho'ā i ka Reset mai ka Debug Module

2.1.1.3.3. Papa Laka 13. Papa Laka
Hiki i nā ʻāpana ke hoʻopau i ka manawa hoʻopaʻa paʻamau Lockstep

Wehewehe · Ho'ā i ka ʻōnaehana Lockstep kumu ʻelua. · Waiwai paʻamau o ka manawa hoʻolālā ma ka puka hou ʻana (ma waena o 0 a me 255). · E ho'ā i ka Interface Hoʻohou Hoʻonui koho no ka Mana Hoʻoponopono Hoʻonui. · Ke hoʻopau ʻia, hoʻokō ka fRSmartComp i ka Mana Hoʻoponopono Kumu.

2.1.1.3.4. E hoʻohana i ka Reset Request Tab

Papa 14. E hoʻohana i ka Reset Request Tab Parameter

E hoʻohana i ka Reset Request Tab

wehewehe

Hoʻohui i ka Interface Noi Reset

· E hoʻā i kēia koho e hōʻike i nā awa hoʻoponopono kūloko kahi e hiki ai i kahi haku kūloko ke hoʻohana ia mea no ka hoʻomaka ʻana i ke kaʻina hana Nios V e hoʻihoʻi hou me ka ʻole o ka hoʻopili ʻana i nā ʻāpana ʻē aʻe o ka ʻōnaehana ʻōnaehana Nios V.
· Aia i loko o ka mea ho'oponopono hou kahi hō'ailona ho'okomo resetreq a me ka hō'ailona ack output.
· Hiki iā ʻoe ke noi i ka hoʻihoʻi hou ʻana i ke kikowaena kaʻina hana Nios V ma ka hōʻoia ʻana i ka hōʻailona resetreq.
· Pono e hoʻopaʻa ʻia ka hōʻailona resetreq a hiki i ka hōʻailona ack ka mea hana. ʻO ka hiki ʻole o ka hōʻailona ke hoʻomau i ka hōʻoia ʻana e hiki ke hana i ka mea hana i loko o kahi kūlana hoʻoholo ʻole.
· ʻAʻohe hopena o ka hōʻailona resetreq ma ke ʻano debug i ke kūlana o ka mea hana.
· Pane ka mea hana Nios V ua holomua ka hoʻoponopono ʻana ma ka hōʻoia ʻana i ka hōʻailona ack.
· Ma hope o ka hoʻoponopono hou ʻana o ka mea hana, hiki ke hana i ka hōʻailona ack i nā manawa he nui a hiki i ka hoʻopau ʻana i ka hōʻailona resetreq.

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 19

2. Hoʻolālā ʻōnaehana ʻōnaehana ʻo Nios V me ka Quartus Prime Software a me Platform Designer
726952 | 2025.07.16

2.1.1.3.5. Nā Pahele, Nā Kūʻē, a me ka Tab Hoʻopili

Papa 15.

Pahele, Hoʻokoe, a me ka pā hoʻopaʻa i ka wā e hoʻopau ʻia ai ka mea hoʻoponopono hoʻoponopono pae kiʻekiʻe

Pahele, Hoʻokoe, a me nā pā hoʻopau
Hoʻoponopono hou i ka Agena

wehewehe
· ʻO ka hoʻomanaʻo e mālama ana i ka vector reset (ka Nios V processor reset address) kahi e noho ai ke code reset.
· Hiki iā ʻoe ke koho i kekahi module hoʻomanaʻo i hoʻopili ʻia i ke kumu aʻoaʻo kaʻina hana Nios V a kākoʻo ʻia e ka holo wāwae kaʻina hana Nios V ma ke ʻano he mea hoʻoponopono hou.

Hoʻopaʻa hou Offset

· Hōʻike i ka offset o ka reset vector e pili ana i ka helu kumu o ka mea hoʻoponopono hou i koho ʻia. · Hāʻawi ʻo Platform Designer i kahi waiwai paʻamau no ka hoʻihoʻi ʻana.

E ho'ā i ka mea hoʻoponopono hoʻopaneʻe pae kiʻekiʻe (CLIC)

· E hiki iā CLIC ke kākoʻo i nā mea hoʻopau mua a me ke ʻano hoʻohālikelike hoʻonā.
· Ke hoʻohana ʻia, hiki iā ʻoe ke hoʻonohonoho i ka helu o nā mea hoʻopau i ka paepae, hoʻonohonoho i nā kūlana hoʻomaka, a koho i kekahi o nā mea hoʻopau ma ke ʻano he pre-emptive.

Hoʻopaʻa inoa Shadow Mode Interrupt Files

E wehewehe i nā ʻano hoʻopaʻapaʻa e like me Direct, a i ʻole Vectored Enable shadow register e hōʻemi i ka hoʻololi ʻana i ka pōʻaiapili ma ke keakea.

Papa 16.

ʻO nā pahele, nā ʻokoʻa a me nā mea hoʻopaneʻe ke hoʻā ʻia ka mea hoʻoponopono hoʻoponopono pae kiʻekiʻe

ʻO nā pahele, nā ʻokoʻa, a me nā mea hoʻopau

Nā wehewehe

Hoʻoponopono hou i ka Agena
Hoʻopaʻa hou Offset
E ho'ā i ka mea hoʻoponopono hoʻopaneʻe pae kiʻekiʻe (CLIC)

· ʻO ka hoʻomanaʻo e mālama ana i ka vector reset (ka Nios V processor reset address) kahi e noho ai ke code reset.
· Hiki iā ʻoe ke koho i kekahi module hoʻomanaʻo i hoʻopili ʻia i ke kumu aʻoaʻo kaʻina hana Nios V a kākoʻo ʻia e ka holo wāwae kaʻina hana Nios V ma ke ʻano he mea hoʻoponopono hou.
· Hōʻike i ka offset o ka reset vector e pili ana i ka helu kumu o ka mea hoʻoponopono hou i koho ʻia. · Hāʻawi ʻo Platform Designer i kahi waiwai paʻamau no ka hoʻihoʻi ʻana.
· E hiki iā CLIC ke kākoʻo i nā mea hoʻopau mua a me ke ʻano hoʻohālikelike hoʻonā. · Ke hoʻohana ʻia, hiki iā ʻoe ke hoʻonohonoho i ka helu o nā mea hoʻopau i ka paepae, hoʻonohonoho i nā kūlana trigger,
a koho i kekahi o na hoopau ana ma ke ano he pre-emptive.

Ke ano hoopau

· E wehewehe i nā ʻano hoʻopau like me Direct, Vectored, a i ʻole CLIC.

Palapala Kakau Files

· E ho'ā i ka papa inoa malu e hōʻemi i ka hoʻololi ʻana i ka pōʻaiapili ma ke keakea ʻana.
· Hāʻawi i ʻelua ala:
— Ka helu o nā pae hoʻopau CLIC
— Ka helu o CLIC interrupt pae – 1: Pono kēia koho inā makemake ʻoe i ka helu o ka hoʻopaʻa inoa file nā kope e kūpono i ka helu pololei o nā poloka M20K a i ʻole M9K.
· E hoʻohana i ke kaʻina hana Nios V e hoʻohana i ka papa inoa malu files ka mea e ho'ēmi i ka hoʻololi pōʻaiapili ma luna o ka hoʻopau.
No ka 'ike hou aku e pili ana i ka papa inoa malu files, e nānā i ka Nios V Processor Reference Manual.

Ka helu o nā kumu hoʻopololei Platform

· Hōʻike i ka helu o ka hoʻopaʻapaʻa paepae ma waena o 16 a 2048.
'Ōlelo Aʻo: Kākoʻo ʻo CLIC a hiki i ka 2064 hoʻokomo hoʻokomo, a ua pili pū nā mea hoʻokomo hoʻopau mua 16 i ka mea hoʻoponopono interrupt kumu.

CLIC Vector Table Alignment

· Ho'oholo 'akomi 'ia ma muli o ka heluna o nā kumu ho'oku'u paepae. · Inā hoʻohana ʻoe i kahi alignment ma lalo o ka waiwai i manaʻo ʻia, hoʻonui ka CLIC i ka loiloi
paʻakikī ma ka hoʻohui ʻana i kahi mea hoʻohui hou e hana i nā helu vectoring. · Inā hoʻohana ʻoe i kahi alignment ma lalo o ka waiwai i manaʻo ʻia, ua hoʻonui ʻia kēia
paʻakikī paʻakikī i ka CLIC.
hoʻomau…

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 20

Hoʻouna Manaʻo

2. Hoʻolālā ʻōnaehana ʻōnaehana ʻo Nios V me ka Quartus Prime Software a me Platform Designer
726952 | 2025.07.16

ʻO nā pahele, nā ʻokoʻa, a me nā mea hoʻopau
Ka helu o na pae hoopau
Ka helu o nā mea mua e hoʻopau i kēlā me kēia pae
Polarity hoʻopalekana hiki ke hoʻonohonoho ʻia Kākoʻo ʻia i ka lihi i hoʻāla ʻia

Nā wehewehe
· Hōʻike i ka helu o nā pae keakea me kahi pae 0 hou no ka palapala noi. Hiki i nā mea hoʻopau o kahi pae kiʻekiʻe ke hoʻopau (pre-empt) i kahi mea hoʻokele holo no kahi hoʻopau haʻahaʻa.
· Me nā pae non-zero interrupt ma ke ʻano he koho wale nō no ka interrupts, aia mau ke code noi ma ka pae haʻahaʻa haʻahaʻa loa 0. Nānā: Hana ʻia ka hoʻonohonoho holo-manawa o ka pae o ka interrupt a me ka mea nui i loko o kahi papa inoa 8-bit hoʻokahi. Inā he 256 ka nui o nā pae interrupt, ʻaʻole hiki ke hoʻonohonoho i ka mea nui i ka wā holo. A i ʻole, ʻo ka helu kiʻekiʻe o nā mea nui i hiki ke hoʻonohonoho ʻia ʻo 256 / (ka helu o nā pae interrupt – 1).
· Hōʻike i ka helu o nā mea hana mua, a ka CLIC e hoʻohana ai no ka hoʻoholo ʻana i ke ʻano o ke kāhea ʻia ʻana o nā mea lawelawe hoʻopau ʻole. 'Ōlelo Aʻo: ʻO ka hoʻohui ʻana o nā waiwai binary o ka pae hoʻopaʻapaʻa i koho ʻia a me ka mea i koho mua ʻia e emi iho ma mua o 8 mau bits.
· Hāʻawi iā ʻoe e hoʻonohonoho i ka polarity interrupt i ka wā holo. · ʻO ka polarity paʻamau ka polarity maikaʻi.
· Hāʻawi iā ʻoe e hoʻonohonoho i ke ʻano o ka hoʻoulu ʻana i ka wā holo, ʻo ia hoʻi, ka hoʻoulu ʻia ʻana o ka pae kiʻekiʻe a i ʻole ka hopena maikaʻi (inā maikaʻi ka interrupt polarity i Configurable interrupt polarity).
· ʻO ke kūlana hoʻomaka paʻamau ka pae hoʻoulu ʻia.

Nānā:

ʻIke pili i ka Nios® V Mea Manaʻo Hōʻike

2.1.1.3.6. Tab hoʻonohonoho hoʻomanaʻo

Papa 17. Nā ʻāpana hoʻonohonoho hoʻomanaʻo hoʻomanaʻo

Māhele

Tab hoʻonohonoho hoʻomanaʻo

wehewehe

Kāleka

Ka nui o ka waihona ʻikepili

· Hōʻike i ka nui o ka waihona ʻikepili. · Mai ka 0 kilobytes (KB) a hiki i ka 16 KB. · Hoʻopau i ka waihona ʻikepili inā he 0 KB ka nui.

Ka nui o ka pahu kuhikuhi

· Hōʻike i ka nui o ka cache aʻo. · Mai ka 0 KB a hiki i ka 16 KB. · E hoʻopau i ka ʻōlelo huna inā he 0 KB ka nui.

Mahele A me B

Nui

· Hōʻike i ka nui o ka ʻāpana āpau.
· Mai ka 64 KB a i ka 2 gigabytes (GB), a i ʻole ʻAʻole nā nui kūpono. Ke koho ʻAʻole hiki ke hoʻopau i ka ʻāpana ʻaoʻao.

Wahi Kumu

· Hōʻike i ka helu kumu o ka ʻāpana āpau ma hope o kou koho ʻana i ka nui.
· ʻO nā helu wahi a pau ma ka ʻāpana ʻaoʻao e hoʻopuka i nā ʻikepili hiki ʻole ke hoʻokomo.
· Pono e hoʻolikelike ʻia ka helu wahi kumu o ka ʻāina pili i ka nui o ka ʻāpana ʻāpana.

Hoʻopaʻa hoʻomanaʻo

Nui

· Hōʻike i ka nui o ka hoʻomanaʻo pili paʻa. — Mai ka 0 MB a i ka 512 MB nā nui kūpono.

Hoʻomaka ʻōlelo kumu File

· Hōʻike i ka helu kumu o ka hoʻomanaʻo pili paʻa. · Hōʻike i ka hoʻomaka file no ka hoʻomanaʻo paʻa.

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 21

2. Hoʻolālā ʻōnaehana ʻōnaehana ʻo Nios V me ka Quartus Prime Software a me Platform Designer
726952 | 2025.07.16

Nānā:

Ma kahi ʻōnaehana kaʻina hana Nios V me ka cache hiki ke hoʻohana ʻia, pono ʻoe e kau i nā peripheral ʻōnaehana i loko o kahi ʻāpana āpau. Hiki iā ʻoe ke hoʻohana i nā ʻāpana āpau e wehewehe i kahi kālepa non-cacheable no nā peripherals e like me UART, PIO, DMA, a me nā mea ʻē aʻe.

2.1.1.3.7. ECC Tab

Papa 18. ECC Tab
Hiki i ka ECC ke ʻike i ka hewa a me ka hōʻike kūlana
E ho'ā i ka hoʻoponopono Bit hoʻokahi

wehewehe
· E hoʻā i kēia koho e hoʻopili i ka hiʻona ECC no nā poloka RAM i loko o ke kaʻina hana Nios V. · ʻIke ʻia nā hiʻohiʻona ECC a hiki i ka 2-bits hewa a pane ʻia ma muli o kēia ʻano hana:
— Inā hiki ke hoʻoponopono ʻia ka hewa bit hoʻokahi a ua pio ʻo Enable Single Bit Correction, hoʻomau ka hana ma hope o ka hoʻoponopono ʻana i ka hewa i ka pipeline processor. Eia naʻe, ʻaʻole ʻike ʻia ka hoʻoponopono ʻana i nā hoʻomanaʻo kumu.
- Inā he hewa iki a hiki ke hoʻololi ʻia ʻo Enable Single Bit Correction, e hoʻomau ka hana o ka mea hana ma hope o ka hoʻoponopono ʻana i ka hewa i ka pipeline processor a me nā kumu hoʻomanaʻo.
- Inā he hewa hiki ʻole ke hoʻoponopono ʻia, hoʻopau ka mea hana i kāna hana.
E ho'ā i ka hoʻoponopono ʻana i nā poloka hoʻomanaʻo i hoʻokomo ʻia i loko o ke kumu.

2.1.1.3.8. Kipa Aʻo Kuʻuna

Nānā:

Loaʻa kēia ʻaoʻao no ka Nios V/g processor core.

Kuʻi Kūʻai Kūʻai Kūʻai Nios V Papahana Interface Lako Paʻa
ʻO Nios V Nā Papahana Makro aʻoaʻo maʻamau

wehewehe
· Hoʻohana ʻo Nios V i kēia pākaukau e wehewehe i kāna mau mea hoʻokele aʻoaʻo maʻamau.
· Hoʻopili kūʻokoʻa ʻia nā mea hoʻokele aʻoaʻo maʻamau e ka Opcode (CUSTOM0-3) a me 3 mau ʻāpana o ka funct7[6:4].
· Hiki iā ʻoe ke wehewehe a hiki i ka huina o 32 mau mea hoʻokele aʻoaʻo maʻamau.
· Hoʻohana ʻia ka papa hana ʻo Nios V i kēia papaʻaina no ka wehewehe ʻana i nā hoʻopili polokalamu aʻoaʻo maʻamau no nā mea hoʻokele aʻoaʻo maʻamau i wehewehe ʻia.
· No kēlā me kēia hoʻopili polokalamu aʻo maʻamau i wehewehe ʻia, pono e hoʻopili ka Opcode (CUSTOM0-3) a me nā ʻāpana 3 o funct7[6:4] i kahi hoʻopili hoʻonohonoho hoʻonohonoho maʻamau i wehewehe ʻia ma ka Papa Kūʻai Kūʻai Kūʻai Kūʻai.
· Hiki iā ʻoe ke hoʻohana i ka funct7[6:4], funct7[3:0], a me ka funct3[2:0] e wehewehe i ka hoʻopāpā hou ʻana no ke aʻo maʻamau i hāʻawi ʻia, a i ʻole i kuhikuhi ʻia ma ke ʻano he Xs e hāʻawi ʻia ma ke ʻano he kumu aʻo hou.
· Hāʻawi ka papa hana Nios V i nā hoʻopili polokalamu aʻo maʻamau e like me ka C-macros i hana ʻia ma system.h, a hahai i ke ʻano aʻo R-type RISC-V.
· Hiki ke hoʻohana ʻia nā Mnemonics e wehewehe i nā inoa maʻamau no: — Nā C-Macros i hana ʻia ma system.h.
— Nā mnemonika debug GDB i hana ʻia ma custom_instruction_debug.xml.

ʻIke pili
AN 977: Nios V Processor Custom Instruction No ka ʻike hou aku e pili ana i nā kuhikuhi maʻamau e hiki ai iā ʻoe ke hoʻopilikino i ke kaʻina hana Nios® V e hoʻokō i nā pono o kahi noi.

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 22

Hoʻouna Manaʻo

2. ʻO Nios V Processor Hardware System Design me Quartus Prime Software a me Platform Designer 726952 | 2025.07.16
2.1.2. Ka wehewehe ʻana i ka hoʻolālā ʻōnaehana
E hoʻohana i ka Platform Designer e wehewehe i nā hiʻohiʻona ʻenehana o ka ʻōnaehana ʻōnaehana Nios V a hoʻohui i nā ʻāpana i makemake ʻia. Hōʻike ke kiʻikuhi ma lalo nei i ka hoʻolālā ʻōnaehana ʻōnaehana kumu ʻo Nios V me nā ʻāpana penei: · Nios V kaʻina hana core · On-Chip Memory · JTAG UART · Manawa Wawawā (koho)(1)
Ke hoʻohui ʻia kahi hoʻomanaʻo On-Chip hou i kahi ʻōnaehana Platform Designer, e hana i ka Sync System Infos e hōʻike i nā ʻāpana hoʻomanaʻo i hoʻohui ʻia i ka hoʻonohonoho hou ʻana. ʻO kahi ʻē aʻe, hiki iā ʻoe ke ʻae iā Auto Sync i ka Platform Designer e hōʻike maʻalahi i nā hoʻololi ʻāpana hou loa
Kiʻi 11. Exampka pilina o ke kaʻina hana Nios V me nā peripheral ʻē aʻe ma Platform Designer

(1) Loaʻa iā ʻoe ke koho e hoʻohana i nā hiʻohiʻona Nios V Internal Timer e hoʻololi i ka manawa Interval waho ma ka Platform Designer.

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 23

2. Hoʻolālā ʻōnaehana ʻōnaehana ʻo Nios V me ka Quartus Prime Software a me Platform Designer
726952 | 2025.07.16
Pono ʻoe e wehewehe i nā pine hana e hoʻokuʻu aku ma ke ʻano he conduit i kāu ʻōnaehana Platform Designer. No exampa, ua wehewehe ʻia kahi papa inoa pine hana FPGA kūpono ma lalo akā ʻaʻole i kaupalena ʻia i:
· Uaki
· Hoʻoponopono hou
· Nā hōʻailona I/O
2.1.3. Ka wehewehe ʻana i nā ʻōlelo kumu a me nā mea nui e noi ai e hoʻopau
No ka wehewehe ʻana i ke ʻano o nā ʻāpana i hoʻohui ʻia i ka hoʻolālā e hana i kahi ʻōnaehana, pono ʻoe e hāʻawi i nā helu kumu no kēlā me kēia ʻāpana ʻāpana a hāʻawi i nā mea nui o ka noi interrupt (IRQ) no ka JTAG UART a me ka manawa manawa. Hāʻawi ka Platform Designer i kahi kauoha - E hāʻawi i nā ʻōlelo kumu - e hāʻawi aunoa i nā helu kumu kūpono i nā ʻāpana āpau i kahi ʻōnaehana. Eia naʻe, hiki iā ʻoe ke hoʻololi i nā helu kumu e pili ana i kāu mau pono.
Eia kekahi mau alakaʻi no ka hāʻawi ʻana i nā helu kumu:
· He 32-bit ka lōʻihi o ka helu wahi. No ke kiʻi ʻana i nā ʻāpana ʻelele, pono ka helu kumu ma waena o 0x00000000 a me 0xFFFFFFFF.
· Hoʻohana nā polokalamu Nios V i nā hōʻailona mau e kuhikuhi i nā ʻōlelo. ʻAʻole pono ʻoe e koho i nā helu helu wahi maʻalahi e hoʻomanaʻo.
· ʻO nā waiwai helu e hoʻokaʻawale i nā ʻāpana me ka ʻokoʻa helu helu hoʻokahi-bit wale nō e hoʻopuka i ka lako pono. ʻAʻole pono ʻoe e hoʻopaʻa i nā helu helu kumu a pau i loko o ka laulā helu wahi liʻiliʻi loa no ka mea hiki i ka hoʻopaʻa ʻana ke hana i nā lako pono ʻole.
· ʻAʻole hoʻāʻo ʻo Platform Designer e hoʻolikelike i nā ʻāpana hoʻomanaʻo ʻokoʻa i kahi laulima hoʻomanaʻo pili. No exampʻAe, inā makemake ʻoe i nā ʻāpana Hoʻomanaʻo On-Chip e hiki ke ʻōlelo ʻia ma ke ʻano he hoʻomanaʻo hoʻomanaʻo hoʻokahi, pono ʻoe e kuhikuhi pololei i nā helu kumu.
Hāʻawi pū ʻo Platform Designer i kahi kauoha automation - E hāʻawi i nā helu Interrupt e hoʻopili i nā hōʻailona IRQ e hana i nā hopena hāmeʻa kūpono. Eia nō naʻe, ʻo ka hāʻawi ʻana i nā IRQ pono e pono ai ka hoʻomaopopo ʻana i ka ʻano pane ʻōnaehana holoʻokoʻa. ʻAʻole hiki i ka mea hoʻolālā Platform ke hana i nā kuhi hoʻonaʻauao e pili ana i ka hana IRQ maikaʻi loa.
ʻO ka waiwai haʻahaʻa IRQ ka mea nui loa. Ma kahi ʻōnaehana maikaʻi loa, paipai ʻo Altera i ka ʻāpana manawa e loaʻa ka IRQ koʻikoʻi kiʻekiʻe loa, ʻo ia hoʻi, ka waiwai haʻahaʻa, e mālama i ka pololei o ka ʻōnaehana uaki.
I kekahi mau hihia, hiki iā ʻoe ke hāʻawi i kahi mea nui i nā peripheral manawa maoli (e like me nā mea hoʻoponopono wikiō), e koi ana i ka nui o ka hoʻopau ʻana ma mua o nā ʻāpana manawa.
ʻIke pili
ʻO Quartus Prime Pro Edition Guide User: Nā ʻike hou aʻe e pili ana i ka hana ʻana i kahi Pūnaewele me ka mea hoʻolālā Platform.

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 24

Hoʻouna Manaʻo

2. ʻO Nios V Processor Hardware System Design me Quartus Prime Software a me Platform Designer 726952 | 2025.07.16
2.2. Hoʻohui i ka Pūnaehana Hoʻolālā Platform i loko o ka Quartus Prime Project
Ma hope o ka hana ʻana i ka hoʻolālā ʻōnaehana Nios V ma Platform Designer, e hana i kēia mau hana e hoʻohui i ka module Nios V system i loko o ka papahana hoʻolālā Quartus Prime FPGA. · E hoʻomaka koke i ka ʻōnaehana ʻōnaehana Nios V i ka papahana Quartus Prime · Hoʻohui i nā hōʻailona mai ka ʻōnaehana ʻōnaehana Nios V i nā hōʻailona ʻē aʻe i loko o ka loiloi FPGA · E hāʻawi i nā wahi pine kino · Kāohi i ka hoʻolālā FPGA
2.2.1. Hoʻomaka koke i ka Nios V Processor System Module i ka Quartus Prime Project
Hoʻokumu ʻo Platform Designer i kahi ʻōnaehana hoʻolālā module ʻōnaehana hiki iā ʻoe ke hoʻomaka koke ma Quartus Prime. Pehea ʻoe e hoʻomaka koke ai i ka ʻōnaehana ʻōnaehana e pili ana i ke ʻano hoʻolālā komo no ka papahana Quartus Prime holoʻokoʻa. No exampʻAe, inā ʻoe e hoʻohana ana i ka Verilog HDL no ke komo ʻana i ka hoʻolālā, e hoʻomaka koke i ka ʻōnaehana ʻōnaehana Verilog. Inā makemake ʻoe e hoʻohana i ke ʻano kiʻina poloka no ke komo ʻana i ka hoʻolālā, e hoʻomaka koke i kahi hōʻailona module system .bdf file.
2.2.2. Hoʻohui i nā hōʻailona a me ka hāʻawi ʻana i nā wahi pine kino
No ka hoʻohui ʻana i kāu hoʻolālā Altera FPGA i kāu hoʻolālā pae papa, e hana i kēia mau hana: · E ʻike i ka pae kiʻekiʻe. file no kāu hoʻolālā a me nā hōʻailona e hoʻopili iā Altera waho
Nā pine mea FPGA. · E hoʻomaopopo i nā pine e hoʻopili ai ma o kāu alakaʻi alakaʻi hoʻolālā pae papa
schematics. · E hāʻawi i nā hōʻailona ma ka hoʻolālā pae kiʻekiʻe i nā awa ma kāu hāmeʻa Altera FPGA me ka pine
mea hana hana.
Hiki i kāu ʻōnaehana Platform Designer ke hoʻolālā kiʻekiʻe. Eia nō naʻe, hiki i ka Altera FPGA ke hoʻokomo i nā loiloi hou aʻe e pili ana i kāu mau pono a no laila e hoʻolauna i kahi pae kiʻekiʻe maʻamau file. ʻO ka pae kiʻekiʻe file hoʻohui i nā hōʻailona ʻōnaehana ʻōnaehana ʻo Nios V i nā loiloi hoʻolālā Altera FPGA ʻē aʻe.
ʻIke pili ʻO Quartus Prime Pro Edition Ke alakaʻi hoʻohana: Nā Paʻa Hoʻolālā
2.2.3. Kaohi ana i ka Altera FPGA Design
ʻO kahi hoʻolālā ʻōnaehana Altera FPGA kūpono e pili ana i nā kaohi hoʻolālā e hōʻoia i ka hoʻolālā e hoʻokō i ka pani ʻana o ka manawa a me nā koi koi ʻē aʻe. Pono ʻoe e kāohi i kāu hoʻolālā Altera FPGA e hoʻokō pono i kēia mau koi me ka hoʻohana ʻana i nā mea hana i hāʻawi ʻia ma ka lako polokalamu Quartus Prime a i ʻole nā mea hoʻolako EDA ʻaoʻao ʻekolu. Hoʻohana ka polokalamu Quartus Prime i nā mea i hāʻawi ʻia i ka wā o ka hui ʻana e kiʻi i nā hopena hoʻonohonoho kūpono.

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 25

2. Hoʻolālā ʻōnaehana ʻōnaehana ʻo Nios V me ka Quartus Prime Software a me Platform Designer
726952 | 2025.07.16
ʻIke pili · Quartus Prime Pro Edition Guide User: Design Constraints · Third-party EDA Partners · Quartus Prime Pro Edition User Guide: Timing Analyzer
2.3. Ke hoʻolālā ʻana i kahi ʻōnaehana hoʻomanaʻo ʻo Nios V
Hōʻike kēia ʻāpana i nā hana maikaʻi loa no ke koho ʻana i nā mea hoʻomanaʻo i loko o kahi ʻōnaehana i hoʻopili ʻia ʻo Platform Designer me kahi kaʻina hana Nios V a loaʻa i ka hana maikaʻi loa. He kuleana koʻikoʻi nā mea hoʻomanaʻo i ka hoʻomaikaʻi ʻana i ka hana holoʻokoʻa o kahi ʻōnaehana hoʻokomo. Hoʻopaʻa ʻia ka hoʻomanaʻo ʻōnaehana hoʻokomo i nā ʻōlelo aʻoaʻo a me nā ʻikepili.
2.3.1. Hoʻomanaʻo Volatile
ʻO kahi ʻokoʻa mua o kahi ʻano hoʻomanaʻo he volatility. Hoʻopaʻa wale ka hoʻomanaʻo hoʻomanaʻo i kāna mau mea i ka wā e hāʻawi ai ʻoe i ka mana i ka mea hoʻomanaʻo. Ke wehe koke ʻoe i ka mana, nalowale ka hoʻomanaʻo i kāna mau mea.
ExampʻO nā liʻiliʻi o ka hoʻomanaʻo ʻana he RAM, cache, a me nā papa inoa. ʻO kēia nā ʻano hoʻomanaʻo wikiwiki e hoʻonui i ka hana holo. Paipai ʻo Altera iā ʻoe e hoʻouka a hoʻokō i nā ʻōlelo aʻoaʻo kaʻina hana Nios V ma RAM a hoʻopaʻa i ka Nios V IP core me On-Chip Memory IP a i ʻole External Memory Interface IP no ka hana maikaʻi loa.
No ka hoʻomaikaʻi ʻana i ka hana, hiki iā ʻoe ke hoʻopau i nā ʻāpana hoʻololi hou aʻe o ka Platform Designer ma o ka hoʻohālikelike ʻana i ke ʻano o ka mana hoʻokele data processor Nios V a i ʻole ka laulā me ka RAM boot. No exampʻAe, hiki iā ʻoe ke hoʻonohonoho i ka On-Chip Memory II me kahi 32-bits AXI-4 interface, i kūlike me ka Nios V data manager interface.
ʻIke e pili ana · Nā mea hoʻomanaʻo hoʻomanaʻo waho IP Kākoʻo Center · Hoʻomanaʻo ma-Chip (RAM a i ʻole ROM) Altera FPGA IP · Ma-Chip Memory II (RAM a i ʻole ROM) Altera FPGA IP · Nios V Processor Application E hoʻokō-Ma-Place mai OCRAM ma ka ʻaoʻao 54
2.3.1.1. Hoʻonohonoho hoʻonohonoho hoʻomanaʻo ma-Chip RAM a i ʻole ROM
Hiki iā ʻoe ke hoʻonohonoho iā Altera FPGA On-Chip Memory IP e like me RAM a i ʻole ROM. · Hāʻawi ʻo RAM i ka hiki ke heluhelu a kākau a loaʻa kahi ʻano paʻakikī. Inā ʻoe
e hoʻopaʻa i ka polokalamu Nios V mai kahi On-Chip RAM, pono ʻoe e hōʻoia i ka mālama ʻia ʻana o ka ʻikepili boot a ʻaʻole i hoʻopōʻino ʻia inā e hoʻihoʻi ʻia i ka wā holo. · Inā e hoʻomaka ana ka polokalamu Nios V mai ROM, ʻaʻole hiki i nā polokalamu lako polokalamu ma ke kaʻina hana Nios V ke kuhi hewa i nā mea o ka On-Chip Memory. No laila, e hōʻemi ana i ka pilikia o ka palaho polokalamu boot.
ʻIke pili · Hoʻomanaʻo ma luna o ka chip (RAM a i ʻole ROM) Altera FPGA IP · On-Chip Memory II (RAM a i ʻole ROM) Altera FPGA IP · Nios V Processor Application E hoʻokō-ma kahi mai OCRAM ma ka ʻaoʻao 54

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 26

Hoʻouna Manaʻo

2. ʻO Nios V Processor Hardware System Design me Quartus Prime Software a me Platform Designer 726952 | 2025.07.16
2.3.1.2. Kāleka
Hoʻohana mau ʻia nā hoʻomanaʻo ma luna o ka puʻupuʻu no ka hoʻokō ʻana i ka hana cache ma muli o ko lākou latency haʻahaʻa. Hoʻohana ka mea hoʻohana Nios V i ka hoʻomanaʻo ma ka chip no kāna aʻo ʻana a me nā huna huna. ʻAʻole pilikia ka palena palena o ka hoʻomanaʻo ma luna o nā pahu huna no ka mea liʻiliʻi lākou.
Hoʻohana pinepine ʻia nā cache ma lalo o nā kūlana:
· Aia ka hoʻomanaʻo maʻamau ma waho o ka puʻupuʻu a ʻoi aku ka lōʻihi o ka manawa komo ma mua o ka hoʻomanaʻo ma ka chip.
· Hiki i nā ʻāpana koʻikoʻi o ka polokalamu ke komo i loko o ka cache aʻo, hoʻomaikaʻi i ka hana ʻōnaehana.
· ʻO ka ʻāpana hana koʻikoʻi, hoʻohana pinepine ʻia o ka ʻikepili hiki ke hoʻokomo i loko o ka waihona ʻikepili, hoʻomaikaʻi i ka hana ʻōnaehana.
ʻO ka hoʻā ʻana i nā huna huna ma ka ʻōnaehana Nios V e hana i kahi hierarchy hoʻomanaʻo, e hōʻemi ana i ka manawa komo hoʻomanaʻo.
2.3.1.2.1. ʻāpana ʻāpana
ʻAʻole pono e hūnā ʻia nā IP peripheral i hoʻokomo ʻia, e like me UART, I2C, a me SPI. Manaʻo nui ʻia ʻo Cache no nā hoʻomanaʻo waho i hoʻopili ʻia e ka manawa komo lōʻihi, ʻoiai hiki ke hoʻokaʻawale ʻia nā hoʻomanaʻo o loko o ka chip ma muli o ko lākou manawa komo pōkole. ʻAʻole pono ʻoe e hūnā i nā IP peripheral i hoʻopili ʻia, e like me UART, I2C, a me SPI, koe wale nā mea hoʻomanaʻo. He mea koʻikoʻi kēia no ka mea, ʻaʻole i hopu ʻia nā hanana mai nā ʻaoʻao o waho, e like me nā mea hana e hōʻano hou nei i nā IP palupalu, e ka cache processor, ʻaʻole i loaʻa i ka mea hana. ʻO ka hopena, hiki ke ʻike ʻole ʻia kēia mau hanana a hiki i kou holoi ʻana i ka cache, hiki ke alakaʻi i ka hana i manaʻo ʻole ʻia i kāu ʻōnaehana. I ka hōʻuluʻulu manaʻo, ʻaʻole hiki ke hoʻopaʻa inoa ʻia ka ʻāina i hoʻopaʻa ʻia i ka hoʻomanaʻo o nā IP peripheral i hoʻopili ʻia a pono e noho i loko o nā ʻāpana peripheral o ka mea hana.
No ka hoʻonohonoho ʻana i kahi ʻāpana peripheral, e hahai i kēia mau ʻanuʻu:
1. E wehe i ka palapala ʻāina o ka ʻōnaehana ma ka mea hoʻolālā Platform.
2. E hoʻokele i ka palapala ʻāina helu o ka Luna Hoʻokele a me ka Manaʻo ʻIkepili.
3. E ʻike i nā peripheral a me nā hoʻomanaʻo i kāu ʻōnaehana.
Kiʻi 12. Example o ka palapala 'āina

Nānā: Ke kuhikuhi nei nā pua polū i nā hoʻomanaʻo. 4. E hui pū i nā peripheral:
a. Hoʻomanaʻo ma ke ʻano he hūnā b. ʻAʻole hiki ke hoʻopaʻa ʻia nā peripherals

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 27

2. Hoʻolālā ʻōnaehana ʻōnaehana ʻo Nios V me ka Quartus Prime Software a me Platform Designer
726952 | 2025.07.16

Papa 19. Māhele Hoʻopalekana a hiki ʻole ke hoʻopaʻa inoa

Malalo

Palapala ʻāina ʻlelo

Kūlana

ʻĀpana ʻaoʻao

Nui

Wahi Kumu

user_application_mem.s1

0x0 ~ 0x3ffff

Hiki ke mālama ʻia

N/A

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Uncacheable Cacheable

65536 bytes N/A

0x40000 N/A

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Hiki ke hoʻopili ʻia ʻaʻole hiki ke hoʻopili ʻia

144 bytes (65536 bytes ka nui min)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

ʻAʻole hiki ke hoʻopili ʻia

uart.avalon_jtag_kauwa

0x54088 ~ 0x5408f

ʻAʻole hiki ke hoʻopili ʻia

5. E hoʻopololei i nā ʻāpana āpau me ko lākou nui kikoʻī:
· No example, inā he 65536 bytes ka nui, pili ia me 0x10000 bytes. No laila, ʻo ka helu helu kumu i ʻae ʻia he mau helu o 0x10000.
· Ke hoʻohana nei ka CPU.dm_agent i kahi helu helu kumu o 0x40000, ʻo ia ka nui o 0x10000. ʻO ka hopena, ʻo Peripheral Region A, me ka nui o 65536 bytes a me kahi helu kumu o 0x40000, e hoʻokō i nā koi.
· ʻAʻole ka helu helu kumu o ka hōʻiliʻili ʻana i nā ʻāpana hiki ʻole ke hoʻopaʻa ʻia ma 0x54000 he nui o 0x10000. Pono ʻoe e hoʻokaʻawale iā lākou i 0x60000 a i ʻole nā helu ʻē aʻe o 0x10000. No laila, ʻo Peripheral Region B, nona ka nui o 65536 bytes a me kahi helu kumu o 0x60000, hoʻokō i nā pae hoʻohālike.

Papa 20. Māhele Hoʻopalekana a Uncacheable me ka hoʻonohonoho hou

Malalo

Palapala ʻāina ʻlelo

Kūlana

ʻĀpana ʻaoʻao

Nui

Wahi Kumu

user_application_mem.s1

0x0 ~ 0x3ffff

Hiki ke mālama ʻia

N/A

cpu.dm_agent

0x40000 ~ 0x4ffff

ʻAʻole hiki ke hoʻopili ʻia 65536 bytes

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

Hiki ke mālama ʻia

N/A

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Hiki ke hoʻopaʻa ʻia ʻaʻole hiki ke hoʻopili ʻia

144 bytes (65536 bytes ka nui min)

0x60000

uart.avalon_jtag_kauwa

0x60088 ~ 0x6008f

ʻAʻole hiki ke hoʻopili ʻia

2.3.1.3. Hoʻopaʻa hoʻomanaʻo
Hoʻokomo ʻia nā mea hoʻomanaʻo paʻa paʻa (TCM) me ka hoʻohana ʻana i ka hoʻomanaʻo on-chip no ka mea ʻo kā lākou latency haʻahaʻa e kūpono ai i ka hana. ʻO nā TCM nā hoʻomanaʻo i hoʻopaʻa ʻia i loko o ka wahi kikoʻī maʻamau akā loaʻa kahi kikowaena i hoʻolaʻa ʻia i ka microprocessor a loaʻa iā ia ka hana kiʻekiʻe, haʻahaʻa haʻahaʻa haʻahaʻa o ka hoʻomanaʻo cache. Hāʻawi pū ʻo TCM i kahi kikowaena subordinate no ka host waho. Loaʻa ka pae ʻae like i ka papa hana a me ka mea hoʻokipa waho e mālama i ka TCM.

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 28

Hoʻouna Manaʻo

2. Hoʻolālā ʻōnaehana ʻōnaehana ʻo Nios V me ka Quartus Prime Software a me Platform Designer
726952 | 2025.07.16

Nānā:

Ke hoʻopili ʻia ke awa ma lalo o ka TCM i kahi hoʻokipa o waho, hiki ke hōʻike ʻia me kahi helu kumu ʻē aʻe ma mua o ka helu kumu i hāʻawi ʻia i loko o ke kikowaena kaʻina. Paipai ʻo Altera e hoʻolikelike i nā helu ʻelua i ka waiwai like.

2.3.1.4. Ikepili memo waho (EMIF)
Hoʻohana like ʻo EMIF (External Memory Interface) me SRAM (Static Random Access Memory), akā ikaika a koi ʻia ka hoʻomaha manawa e mālama ai i kāna ʻike. ʻOi aku ka liʻiliʻi o nā keena hoʻomanaʻo hoʻomanaʻo ma EMIF ma mua o nā keena hoʻomanaʻo static ma SRAM, kahi e hopena ai i ka mana kiʻekiʻe a me nā mea hoʻomanaʻo haʻahaʻa haʻahaʻa.
Ma waho aʻe o ka koi hōʻoluʻolu, loaʻa iā EMIF nā koi kikoʻī kikoʻī e koi pinepine i nā lako hoʻokele kūikawā. ʻAʻole e like me SRAM, nona kahi hoʻonohonoho paʻa o nā laina helu, hoʻonohonoho ʻo EMIF i kona wahi hoʻomanaʻo i nā panakō, nā lālani, a me nā kolamu. ʻO ka hoʻololi ʻana ma waena o nā panakō a me nā lālani e hoʻolauna i kekahi ma luna, no laila pono ʻoe e kauoha pono i nā komo hoʻomanaʻo e hoʻohana pono iā EMIF. Hoʻonui pū ʻo EMIF i nā helu lālani a me nā kolamu ma luna o nā laina helu like, e hōʻemi ana i ka nui o nā pine i koi ʻia no ka nui EMIF i hāʻawi ʻia.
ʻO nā mana kiʻekiʻe o ka EMIF, e like me DDR, DDR2, DDR3, DDR4, a me DDR5, e hoʻokau i nā koi kūpaʻa hōʻailona pono e noʻonoʻo ai nā mea hoʻolālā PCB.
Loaʻa nā mea EMIF i waena o nā ʻano RAM ʻoi aku ka maikaʻi a me ka nui o ka nui, e lilo ana lākou i koho kaulana. ʻO kahi mea nui o kahi interface EMIF ʻo ia ka EMIF IP, nāna e hoʻokele i nā hana e pili ana i ka hoʻoponopono ʻana i ka multiplexing, hōʻoluʻolu, a me ka hoʻololi ʻana ma waena o nā lālani a me nā panakō. Hāʻawi kēia hoʻolālā i ke koena o ka ʻōnaehana e komo i ka EMIF me ka ʻole o ka hoʻomaopopo ʻana i kona hoʻolālā kūloko.

ʻIke pili i nā mea hoʻomanaʻo waho waho IP Support Center

2.3.1.4.1. Helu Span Extender IP
Hāʻawi ka Address Span Extender Altera FPGA IP i nā mea hoʻokipa i hoʻopaʻa ʻia i ka hoʻomanaʻo e komo i kahi palapala ʻāina helu nui a liʻiliʻi paha ma mua o ka laulā o kā lākou mau hōʻailona helu. Hoʻokaʻawale ka Address Span Extender IP i ka wahi kikoʻī i nā puka makani kaʻawale i hiki i ka mea hoʻokipa ke komo i ka ʻāpana kūpono o ka hoʻomanaʻo ma o ka puka makani.
ʻAʻole kaupalena ka Address Span Extender i ka laulā o ka host a me ka ʻelele i kahi hoʻonohonoho 32-bit a me 64bit. Hiki iā ʻoe ke hoʻohana i ka Address Span Extender me 1-64 bit address windows.

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 29

2. Hoʻolālā ʻōnaehana ʻōnaehana ʻo Nios V me ka Quartus Prime Software a me Platform Designer
726952 | 2025.07.16

Kiʻi 13. Address Span Extender Altera FPGA IP
Wahi Huaolelo Agena

Heluhelu Span Extender

Papa palapala palapala
Puka Mana A

…

Kakau Mana 0 Kakau Mana Z-1

Hoʻonui ʻia ka helu hoʻokipa H

ʻIke pili
Quartus® Prime Pro Edition Guide User: Platform Designer E nānā i ke kumuhana Address Span Extender Intel® FPGA IP no ka ʻike hou aku.

2.3.1.4.2. Ke hoʻohana nei i ka Address Span Extender IP me Nios V Processor
Hiki i ke kaʻina hana 32-bit Nios V ke kamaʻilio a hiki i ka 4 GB o kahi kiko kikoʻī. Inā ʻoi aku ka nui o ka hoʻomanaʻo ʻana o ka EMIF ma mua o 4GB, ua ʻoi aku ia ma mua o ka lōʻihi o ka helu wahi i kākoʻo ʻia, e hana hewa ana ka ʻōnaehana Platform Designer. Pono kahi IP Address Span Extender IP e hoʻoholo i kēia pilikia ma ka hoʻokaʻawale ʻana i kahi wahi helu EMIF hoʻokahi i nā puka makani liʻiliʻi.
Paipai ʻo Altera iā ʻoe e noʻonoʻo i nā ʻāpana aʻe.

Papa 21. Address Span Extender Parameters

ʻĀpana

Kuhikuhi Paipai

ʻAla ʻikepili
Hoʻonui ʻia ka laulā o ka helu helu Master Byte

E koho i 32-bits, e pili ana i ka 32-bit processor. Aia i ka nui o ka hoʻomanaʻo EMIF.

Kauā Hua ʻōlelo Laulā Burstcount Laulā

E koho i 2 GB a i ʻole. Ua mālama ʻia ke koena o ka helu wahi o ka papa hana Nios V no nā IP palupalu ʻē aʻe.
E hoʻomaka me ka 1 a hoʻonui mālie i kēia waiwai e hoʻomaikaʻi i ka hana.

Ka helu o nā sub-windows

E koho i 1 sub-window inā ʻoe e hoʻopili ana iā EMIF i ka polokalamu Nios V ma ke ʻano he aʻo a me ka hoʻomanaʻo ʻikepili, a i ʻole nā mea ʻelua. ʻO ka hoʻololi ʻana ma waena o nā sub-windows he mea pōʻino ke hana ʻo Nios V mai EMIF.

E ho'ā i ke awa hoʻomalu kauā

E hoʻopau i ke awa hoʻomalu kauā inā ʻoe e hoʻopili ana iā EMIF i ke kaʻina hana Nios V ma ke ʻano he ʻōlelo aʻo a/a i ʻole hoʻomanaʻo ʻikepili. Pilikia like me ka helu o nā sub-windows.

Heluhelu ke kali nei

E hoʻomaka me ka 1 a hoʻonui mālie i kēia waiwai e hoʻomaikaʻi i ka hana.

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 30

Hoʻouna Manaʻo

2. ʻO Nios V Processor Hardware System Design me Quartus Prime Software a me Platform Designer 726952 | 2025.07.16
Kiʻi 14. Hoʻohui ʻana i ke Aʻo a me ka Manaʻo ʻIkepili e hoʻopuka i ka Span Extender

Kiʻi 15. Palapala ʻāina

E hoʻomaopopo e hiki i ka Address Span Extender ke komo i ka lumi hoʻomanaʻo 8GB holoʻokoʻa o ka EMIF. Eia naʻe, ma o ka Address Span Extender, hiki i ke kaʻina hana Nios V ke komo wale i ka wahi hoʻomanaʻo mua 1GB o ka EMIF.

Kiʻi 16. Hoʻomāmā ʻia

Pūnaehana Hoʻolālā Papahana

3 GB i koe

ʻO ka helu wahi kaʻina hana Nios V

ʻo ka span no ka hoʻopili ʻia

NNioios sVV PProrocecsesosor r
M

nā IP palupalu ma ka ʻōnaehana like.
1 GB pukaaniani

Helu helu

Hoʻonui

ʻO ka 1 GB mua wale nō

o ka hoʻomanaʻo EMIF pili iā Nios V

EMIF

mea hana.

8 GB
S

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 31

2. Hoʻolālā ʻōnaehana ʻōnaehana ʻo Nios V me ka Quartus Prime Software a me Platform Designer
726952 | 2025.07.16
2.3.1.4.3. Ka wehewehe ʻana i ka Address Span Extender Linker Memory Device 1. E wehewehe i ka Address Span Extender (EMIF) ma ke ʻano he vector reset. ʻO kahi ʻē aʻe, hiki iā ʻoe ke hāʻawi i ka vector hoʻihoʻi hou i ka mea hoʻohana Nios V i nā hoʻomanaʻo ʻē aʻe, e like me OCRAM a i ʻole nā mea uila uila.
Kiʻi 17. Nā koho he nui e like me Reset Vector
Eia naʻe, ʻaʻole hiki i ka Luna Hoʻoponopono Papa kākoʻo (BSP) ke hoʻopaʻa inoa i ka Address Span Extender (EMIF) ma ke ʻano he hoʻomanaʻo kūpono. Ma muli o ke koho āu i hana ai, ʻike ʻoe i ʻelua mau kūlana like ʻole i hōʻike ʻia ma nā kiʻi aʻe. Kiʻi 18. Hapa BSP i ka wehewehe ʻana i ka Address Span Extender (EMIF) ma ke ʻano he Reset Vector

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 32

Hoʻouna Manaʻo

2. ʻO Nios V Processor Hardware System Design me Quartus Prime Software a me Platform Designer 726952 | 2025.07.16
Kiʻi 19. Nalo ʻo EMIF i ka wehewehe ʻana i nā hoʻomanaʻo ʻē aʻe ma ke ʻano he Reset Vector

2. Pono ʻoe e hoʻohui lima i ka Address Span Extender (EMIF) me ka hoʻohana ʻana i ka Add Memory Device, Add Linker Memory Region, a me Add Linker Section Mappings ma ka BSP Linker Script tab.
3. E hahai i kēia mau ʻanuʻu:
a. E hoʻoholo i ka lōʻihi o ka helu wahi o ka Address Span Extender me ka hoʻohana ʻana i ka palapala hoʻomanaʻo (The exampʻO ka helu ma lalo nei e hoʻohana ana i ka helu Address Span Extender mai 0x0 a i 0x3fff_ffff).
Kiʻi 20. Palapala Hoʻomanaʻo

b. E kaomi i ka Add Memory Device, a e hoʻopiha i ka ʻike ma kāu palapala hoʻomanaʻo: i. Inoa Mea Hana: emif_ddr4. 'Ōlelo Aʻo: E hōʻoia ʻoe e kope i ka inoa hoʻokahi mai Memory Map. ii. Wahi kumu: 0x0 iii. Nui: 0x40000000
c. Kaomi iā Add e hoʻohui i kahi ʻāpana hoʻomanaʻo linker hou:

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 33

2. Hoʻolālā ʻōnaehana ʻōnaehana ʻo Nios V me ka Quartus Prime Software a me Platform Designer
726952 | 2025.07.16

Papa 22. Hoʻohui i ka ʻāpana hoʻomanaʻo Linker

ʻanuʻu

Hoʻoponopono hou i ka Vector

emif_ddr4

Nā hoʻomanaʻo ʻē aʻe

Hoʻohui i kahi Linker Memory Region hou i kapa ʻia ʻo reset. Hoʻohui i kahi Linker Memory Region hou no ka

· Inoa ʻāpana: hoʻoponopono hou

emif_ddr4.

· Nui o ka ʻāpana: 0x20

· Inoa ʻāpana: emif_ddr4

· Mea hoʻomanaʻo: emif_ddr4

· Nui o ka ʻāpana: 0x40000000

· Hoʻopau hoʻomanaʻo: 0x0

· Mea hoʻomanaʻo: emif_ddr4

· Hoʻopau hoʻomanaʻo: 0x0

Hoʻohui i kahi Linker Memory Region hou no ka

emif_ddr4 koe.

· Inoa ʻāpana: emif_ddr4

· Nui ʻāpana: 0x3fffffe0

· Mea hoʻomanaʻo: emif_ddr4

· Hoʻopau hoʻomanaʻo: 0x20

Kiʻi 21. ʻĀpana Linker i ka wā e wehewehe ai i ka Address Span Extender (EMIF) ma ke ʻano he Reset Vector

Kiʻi 22. ʻĀpana Linker i ka wehewehe ʻana i nā mea hoʻomanaʻo ʻē aʻe e like me ka Reset Vector
d. Ke hoʻohui ʻia ka emif_ddr4 i ka BSP, hiki iā ʻoe ke koho iā ia no kekahi ʻāpana Linker.
Kiʻi 23. Hoʻohui ʻia ʻo Address Span Extender (EMIF) i lanakila

e. E haʻalele i ka ʻōlelo aʻo e pili ana i ka mīkini hoʻomanaʻo emif_ddr4 ʻaʻole ʻike ʻia i ka hoʻolālā SOPC.
f. E hoʻomau i ka hana ʻana i ka BSP.
ʻIke pili Introduction to Nios V Processor Booting Methods on page 51

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 34

Hoʻouna Manaʻo

2. ʻO Nios V Processor Hardware System Design me Quartus Prime Software a me Platform Designer 726952 | 2025.07.16
2.3.2. Hoʻomanaʻo Volatile ʻole
Mālama ka hoʻomanaʻo non-volatile i kāna mau mea i ka wā e pio ai ka mana, e lilo ia i mea koho maikaʻi no ka mālama ʻana i ka ʻike e pono ai ka ʻōnaehana e kiʻi ma hope o ka pōʻaiapili mana ʻōnaehana. Hoʻopaʻa maʻamau ka hoʻomanaʻo non-volatile i ka boot-code processor, nā hoʻonohonoho noi hoʻomau, a me ka ʻikepili hoʻonohonoho Altera FPGA. ʻOiai ka hoʻomanaʻo non-volatile loaʻa ka advantagʻO ka mālama ʻana i kāna ʻikepili ke wehe ʻoe i ka mana, ʻoi aku ka lohi e hoʻohālikelike ʻia me ka hoʻomanaʻo ʻana, a ʻoi aku ka paʻakikī o ke kākau ʻana a me ka holoi ʻana. Hoʻopaʻa pinepine ʻia ka hoʻomanaʻo non-volatile e hiki ke holoi ʻia i nā manawa i hāʻawi ʻia, a ma hope paha e hāʻule.
ExampʻO nā ʻano hoʻomanaʻo non-volatile me nā ʻano flash, EPROM, a me EEPROM. Paipai ʻo Altera iā ʻoe e mālama i nā bitstreams Altera FPGA a me nā kiʻi polokalamu Nios V i loko o kahi hoʻomanaʻo non-volatile, a hoʻohana i ka flash serial ma ke ʻano he boot no nā kaʻina hana Nios V.
ʻIke pili
· Generic Serial Flash Interface Altera FPGA IP User Guide
· Mea Hoʻohana Pahu Leta Altera FPGA IP alakaʻi hoʻohana · MAX® 10 Mea hoʻohana Flash Memory Alakaʻi Mea hoʻohana: On-Chip Flash Altera FPGA IP Core
2.4. Nā wati a hoʻoponopono hou i nā hana maikaʻi loa
He mea koʻikoʻi ka hoʻomaopopo ʻana i ke ʻano o ka uaki kaʻina hana Nios V a me ka hoʻonohonoho hou ʻana me kēlā me kēia peripheral e hoʻopili ai. Hoʻomaka kahi ʻōnaehana kaʻina hana Nios V maʻalahi me kahi kikowaena uaki hoʻokahi, a hiki ke paʻakikī me kahi ʻōnaehana domain multi-clock i ka wā e hui pū ai kahi kikowaena uaki wikiwiki me kahi kikowaena uaki lohi. Pono ʻoe e noʻonoʻo a hoʻomaopopo i ke ʻano o ka hoʻonohonoho ʻana o kēia mau kikowaena like ʻole a ʻike pono ʻaʻohe pilikia maʻalahi.
No ka hoʻomaʻamaʻa maikaʻi loa, manaʻo ʻo Altera e kau i ke kaʻina hana Nios V a me ka hoʻomanaʻo hoʻomanaʻo boot i loko o ka waihona uaki like. Mai hoʻokuʻu i ke kaʻina hana Nios V mai ka hoʻihoʻi ʻana i kahi kikowaena uaki wikiwiki i ka wā e hoʻomaka ai ʻo ia mai kahi hoʻomanaʻo e noho ana ma kahi kikowaena uaki lohi loa, hiki ke kumu i ka hewa kiʻi kiʻi. Pono paha ʻoe i kahi kaʻina hana lima ma mua o ka mea i hāʻawi ʻia e Platform Designer ma ke ʻano maʻamau, a e hoʻolālā i ka topology hoʻokuʻu hou e like me kāu hihia hoʻohana. Inā makemake ʻoe e hoʻihoʻi hou i kāu ʻōnaehana ma hope o ka piʻi ʻana a holo no kekahi manawa, e hoʻopili i nā manaʻo like i ka hoʻonohonoho hoʻonohonoho ʻana i ka ʻōnaehana a me ke koi ʻana i ka hoʻomaka ʻana.
2.4.1. Pūnaehana JTAG Uaki
ʻO ka wehewehe ʻana i nā kaohi ʻana o ka uaki i kēlā me kēia ʻōnaehana kaʻina hana Nios V he mea koʻikoʻi ka noʻonoʻo ʻana i ka hoʻolālā ʻōnaehana a koi ʻia no ka pololei a me ka hana hoʻoholo. Hana ʻo Quartus Prime Timing Analyzer i ka nānā ʻana i ka manawa e hōʻoia i ka hana manawa o nā loina āpau i kāu hoʻolālā me ka hoʻohana ʻana i ke kaohi maʻamau o ka ʻoihana, ka nānā ʻana, a me ke ʻano hōʻike.
Example 1. Uaki 100 MHz kumu me 50/50 Duty Cycle a me 16 MHz JTAG Uaki
#**************************************************************** # Hana 100MHz Clock #**************************************************************** create_clock -name {clk} -manawa 10 [get_ports {clk}] #************************ Hana 16MHz JTAG Uaki #************************

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 35

2. Hoʻolālā ʻōnaehana ʻōnaehana ʻo Nios V me ka Quartus Prime Software a me Platform Designer
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -manawa 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] Nā ʻike pili Quartus Prime Timing Analyzer Cookbook
2.4.2. Hoʻihoʻi hou i ke ʻano noi
Loaʻa i ka polokalamu Nios V kahi keʻena noi hoʻonohonoho koho. Aia ka hale noi hoʻoponopono hou i nā hōʻailona reset_req a me reset_req_ack.
No ka hiki i ka noi hoʻoponopono hou ma Platform Designer: 1. E hoʻokuʻu i ka Nios V Processor IP Parameter Editor. 2. Ma ka hoʻohana ʻana i ka hoʻonohonoho hou ʻana i ka noi, e hoʻohuli i ka Add Reset Request Interface
koho.
Kiʻi 24. E ho'ā i ka Nios V Processor Reset Noi
Hana ʻia ka hōʻailona reset_req e like me ka hoʻopau. Ke ʻōlelo nei ʻoe i ka reset_req, ke noi nei ʻoe e hoʻihoʻi i ke kumu. Ke kali nei ke kumu no kekahi hana kaʻa kaʻa e hoʻopau i kāna hana. No exampe, inā aia kahi hana hoʻomanaʻo e kali nei, kali ke kumu no ka pane piha. Pēlā nō, ʻae ke kumu i kekahi pane aʻo e kali nei akā ʻaʻole ia e hoʻopuka i kahi noi aʻo ma hope o ka loaʻa ʻana o ka hōʻailona reset_req.
ʻO ka hana hoʻihoʻi hou ke kahe: 1. Hoʻopiha i nā hana a pau e kali ana 2. Holoi i ka pipeline i loko 3. E hoʻonohonoho i ka Counter Program i ka vector reset 4. Reset the core ʻO ka hana hoʻoponopono holoʻokoʻa e hana i kekahi mau pōʻai manawa. Pono e hoʻopaʻa ʻia ka reset_req a hiki i ka hoʻokō ʻia ʻana o ka reset_req_ack e hōʻike ana i ka pau ʻana o ka hana hoʻoponopono kumu. ʻO ka hana ʻole ʻana pēlā, ʻaʻole i hoʻoholo ʻia ka mokuʻāina o core.

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 36

Hoʻouna Manaʻo

2. ʻO Nios V Processor Hardware System Design me Quartus Prime Software a me Platform Designer 726952 | 2025.07.16
2.4.2.1. Nā hihia hoʻohana maʻamau
· Hiki iā ʻoe ke hōʻoia i ka hōʻailona reset_req mai ka mana-on e pale aku i ka Nios V processor core mai ka hoʻomaka ʻana i ka hoʻokō polokalamu mai kona vector reset a hiki i nā pūʻali FPGA ʻē aʻe i ka ʻōnaehana hoʻomaka i ka hoʻomanaʻo boot processor Nios V. I kēia hihia, hiki i ka subsystem holoʻokoʻa ke ʻike i kahi hoʻoponopono hou ʻana i ka lako maʻemaʻe. Hoʻopaʻa mau ʻia ka ʻōnaehana Nios V i kahi kūlana noi hoʻoponopono a hiki i ka hoʻomaka ʻana o nā pūʻali FPGA ʻē aʻe i ka hoʻomanaʻo boot processor.
· I loko o kahi ʻōnaehana e pono ai ʻoe e hoʻihoʻi hou i ke kikowaena Nios V me ka hoʻopau ʻole i ke koena o ka ʻōnaehana, hiki iā ʻoe ke hōʻoia i ka hōʻailona reset_req e hoʻopau maʻemaʻe i ka hana o kēia manawa a hoʻomaka hou i ka mea hana mai ka vector reset ke hoʻokuʻu ka ʻōnaehana i ka hōʻailona reset_req_ack.
· Hiki i ka mea hoʻokipa waho ke hoʻohana i ka interface noi hoʻoponopono hou e hoʻomaʻamaʻa i ka hoʻokō ʻana o kēia mau hana:
— Hoʻopau i ka polokalamu kaʻina hana Nios V i kēia manawa.
— Hoʻouka i kahi polokalamu hou i loko o ka hoʻomanaʻo boot processor Nios V.
— E ʻae i ka mea hana e hoʻomaka e hoʻokō i ka papahana hou.
Paipai ʻo Altera iā ʻoe e hoʻokō i kahi mīkini manawa e nānā ai i ke kūlana o ka hōʻailona reset_req_ack. Inā hāʻule ka ʻōnaehana kaʻina Nios V i kahi kūlana kakali palena ʻole a paʻa no ke kumu ʻike ʻole, ʻaʻole hiki i ka reset_req_ack ke hōʻoia mau loa. Hiki iā ʻoe ke hana i ka ʻōnaehana manawa manawa:
· E wehewehe i kahi manawa hoʻihoʻi hou a hana i ka hoʻihoʻi ʻana i ka ʻōnaehana me ka hoʻonohonoho ʻana i ka pae ʻōnaehana.
· Hana i ka hoʻoponopono ʻana i ka pae ʻenehana.
2.4.3. Hoʻoponopono hou i ka hoʻokuʻu IP
Ke hoʻohana nei nā mea hoʻohana ʻo Altera SDM i kahi hoʻolālā like ʻole o ka ʻāpana e puʻunaue ana i ka loiloi lole kumu ma nā ʻāpana he nui. Paipai ʻo Altera iā ʻoe e hoʻohana i ka Reset Release Altera FPGA IP ma ke ʻano he mea hoʻokomo mua i ke kaapuni hoʻonohonoho. Loaʻa nā polokalamu Intel® SDM ma Stratix® 10, a me nā mea hana AgilexTM. ʻAʻole pili ʻia nā mea hana e pili ana i ka control-block i kēia koi.
ʻIke pili
AN 891: Ke hoʻohana nei i ka Reset Release Altera FPGA IP
2.5. Hoʻokaʻawale i kahi Agena Default
Hāʻawi ka Platform Designer iā ʻoe e kuhikuhi i kahi ʻelele paʻamau e hana ma ke ʻano he ʻelele pane pane hewa. Hāʻawi ka ʻelele paʻamau āu e koho ai i kahi lawelawe pane hewa no nā mea hoʻokipa e hoʻāʻo nei i ke komo ʻole i hoʻokaʻawale ʻole ʻia i ka palapala helu wahi.
Hoʻomaka kēia mau hiʻohiʻona i kahi hanana i hoʻokaʻawale ʻole ʻia:
· Kaʻa kaʻa kaʻa kaʻa palekana moku'āina uhaki
· Ke komo ʻana i ka ʻāpana hoʻomanaʻo i wehewehe ʻole ʻia
· He hanana ʻokoʻa a me nā mea ʻē aʻe.

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 37

2. Hoʻolālā ʻōnaehana ʻōnaehana ʻo Nios V me ka Quartus Prime Software a me Platform Designer
726952 | 2025.07.16

Pono e hāʻawi ʻia kahi ʻelele paʻamau e mālama i kēlā mau hanana, kahi e hoʻihoʻi ʻia ai ke kālepa i wehewehe ʻole ʻia i ka ʻelele paʻamau a pane aku iā Nios V me ka pane hewa.
ʻIke pili
· Quartus Prime Pro Edition Alakaʻi Mea Hoʻohana: Mea Hoʻolālā Platform. Ke koho ʻana i kahi Agena Default
· Quartus Prime Pro Edition Alakaʻi Mea Hoʻohana: Mea Hoʻolālā Platform. Hapa pane Slave Altera FPGA IP
· Github - Nā mea hoʻoponopono hou no Qsys

2.6. Ka hoonoho ana i Agena UART no ka Pai
He mea pono ke pa'i 'ana no ka ho'opau 'ana i ka polokalamu lako polokalamu, a me ka nānā 'ana i ke kūlana o kāu pūnaewele. Paipai ʻo Altera i ka paʻi ʻana i ka ʻike kumu e like me ka memo hoʻomaka, ka memo hewa, a me ka holomua o ka hoʻokō ʻana o ka polokalamu lako polokalamu.
E hōʻalo i ka hoʻohana ʻana i ka hana hale waihona puke printf() ma lalo o kēia mau kūlana: · ʻO ka waihona printf() ke hoʻopau nei ka noi inā ʻaʻohe mea hoʻokipa e heluhelu ana i ka puka.
Ua pili kēia i ka JTAG UART wale nō. · Hoʻohana ka waihona printf() i ka nui o ka hoʻomanaʻo papahana.

2.6.1. ʻO ka pale ʻana i nā hale kūʻai e ka JTAG UART

Papa 23. Nā ʻokoʻa ma waena o ka UART Kuʻuna a me JTAG UART

ʻAno UART UART Kuʻuna

wehewehe
Hoʻouna i ka ʻikepili serial me ka nānā ʻole i ka hoʻolohe ʻana o kahi hoʻokipa waho. Inā ʻaʻohe mea nāna e heluhelu i ka ʻikepili serial, nalowale ka ʻikepili.

JTAG UART

Kākau i ka ʻikepili i hoʻouna ʻia i kahi pahu hoʻopuka a hilinaʻi i kahi pūʻali waho e heluhelu mai ka buffer e hoʻokaʻawale iā ia.

ʻO ka JTAG Ke kali nei ka mea hoʻokele UART i ka piha ʻana o ka pahu puka. ʻO ka JTAG Ke kali nei ka mea hoʻokele UART no ka mea hoʻokipa waho e heluhelu mai ka pahu hoʻopuka ma mua o ke kākau ʻana i nā ʻikepili hoʻouna hou aku. Mālama kēia kaʻina i ka nalowale o ka lawe ʻana i ka ʻikepili.
Eia nō naʻe, inā ʻaʻole koi ʻia ka debugging ʻōnaehana, e like me ka wā o ka hana ʻana, hoʻonohonoho ʻia nā ʻōnaehana hoʻokomo me ka ʻole o kahi PC host i pili iā J.TAG UART. Inā koho ka ʻōnaehana i ka JTAG ʻO UART ma ke ʻano he ʻelele UART, hiki iā ia ke hoʻokau i ka ʻōnaehana no ka mea ʻaʻohe mea hoʻokipa waho i hoʻopili ʻia.
No ka pale ʻana i ka paʻa ʻana e JTAG UART, e hoʻohana i kēia mau koho:

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 38

Hoʻouna Manaʻo

2. Hoʻolālā ʻōnaehana ʻōnaehana ʻo Nios V me ka Quartus Prime Software a me Platform Designer
726952 | 2025.07.16

Papa 24. Kāohi i ka Stalling e JTAG UART

Nā koho
ʻAʻohe UART interface a me ka mea hoʻokele
E hoʻohana i nā mea hoʻohana UART a me ka mea hoʻokele
E mālama iā JTAG UART interface (me ka ʻole o ka mea hoʻokele)

I ka wā o ka hoʻomohala ʻana i nā lako lako (ma ka mea hoʻolālā Platform)

I ka wā o ka hoʻomohala ʻana i nā lako polokalamu (i loko o ka Lunahooponopono Pūʻulu Kākoʻo Papa)

Wehe iā JTAG UART mai ka ʻōnaehana

E hoʻonohonoho i ka hal.stdin, hal.stdout a me ka hal.stderr me he ʻAʻohe.

E pani hou iā JTAG UART me nā mea palupalu ʻē aʻe E hoʻonohonoho i hal.stdin, hal.stdout a me hal.stderr

UART IP

me nā IP UART palupalu ʻē aʻe.

E mālama iā JTAG UART i loko o ka ʻōnaehana

· Hoʻonohonoho i ka hal.stdin, hal.stdout a me ka hal.stderr ma ke ʻano ʻAʻohe i loko o ka Luna Hoʻoponopono Kākoʻo Papa.
· Hoʻopau iā JTAG Keaukaha UART ma ka pā Keaukaha BSP.

2.7. JTAG Nā hōʻailona
Ke hoʻohana nei ka module debug processor Nios V i ka JTAG interface no ka hoʻoiho polokalamu ELF a me ka debugging polokalamu. Ke hoʻopau ʻoe i kāu hoʻolālā me ka JTAG interface, ka JTAG ua hoʻokō ʻia nā hōʻailona TCK, TMS, TDI, a me TDO ma ke ʻano o ka hoʻolālā. E wehewehe ana i ka JTAG ʻO nā kaohi hōʻailona i kēlā me kēia ʻōnaehana kaʻina hana Nios V he mea koʻikoʻi ka noʻonoʻo ʻana i ka hoʻolālā ʻōnaehana a koi ʻia no ka pololei a me ke ʻano hoʻoholo.
Manaʻo ʻo Altera e ʻoi aku ka nui o ka uaki ʻōnaehana o ka hoʻolālā ma ka liʻiliʻi ʻehā manawa o ka JTAG ke alapine o ka uaki e hōʻoia i ka hana pono ʻana o ka mea kani ma luna o ka chip (OCI).
ʻIke pili · Quartus® Prime Timing Analyzer Cookbook: JTAG Nā hōʻailona
No ka ʻike hou aku e pili ana iā JTAG nā alakaʻi kaohi ʻana i ka manawa. · KDB: No ke aha e hāʻule ʻole ai ka hoʻoiho ʻana i ka niosv me kahi kaʻina hana Nios® V/m non-pipelined ma
JTAG pinepine 24MHz a i ʻole 16Mhz?
2.8. Hoʻonui i ka hoʻokō ʻana o ka Pūnaewele Designer Platform
Hāʻawi ʻo Platform Designer i nā mea hana no ka hoʻokō ʻana i ka hana o ka ʻōnaehana interconnect no nā hoʻolālā Altera FPGA.

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 39

2. Hoʻolālā ʻōnaehana ʻōnaehana ʻo Nios V me ka Quartus Prime Software a me Platform Designer
726952 | 2025.07.16
Kiʻi 25. Hoʻonui Examples

ʻO ka example i hōʻike ʻia ma ke kiʻi e hōʻike ana i kēia mau ʻanuʻu:
1. Hoʻohui i ka Pipeline Bridge e hoʻēmi i nā ala koʻikoʻi ma ke kau ʻana: a. Ma waena o ka Luna Hoʻokele a me kāna mau ʻelele b. Ma waena o ka Data Manager a me kāna mau ʻelele
2. E hoʻohana i ka True Dual port On-Chip RAM, me kēlā me kēia awa i hoʻolaʻa ʻia i ka Luna Aʻoaʻo a me ka Luna Data.

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 40

Hoʻouna Manaʻo

2. ʻO Nios V Processor Hardware System Design me Quartus Prime Software a me Platform Designer 726952 | 2025.07.16
E nānā i nā loulou e pili ana ma lalo nei, e hōʻike ana i nā ʻenehana no ka hoʻohana ʻana i nā mea hana i loaʻa a me nā hoʻololi o kēlā me kēia hoʻokō.
ʻIke pili · Quartus® Prime Pro Edition Guide User: Platform Designer
E nānā i ke kumuhana Optimizing Platform Designer System Performance no ka ʻike hou aku. · Quartus® Prime Standard Edition Guide User: Platform Designer E nānā i ke kumuhana Optimizing Platform Designer System Performance no ka ʻike hou aku.

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 41

726952 | 2025.07.16 Hoʻouna Manaʻo

3. Hoʻolālā Pūnaewele Pūnaewele ʻo Nios V
Hōʻike kēia mokuna i ka holo ʻana o ka hoʻomohala polokalamu polokalamu ʻo Nios V a me nā lako polokalamu hiki iā ʻoe ke hoʻohana i ka hoʻomohala ʻana i kāu ʻōnaehana hoʻolālā i hoʻokomo ʻia. Hoʻopau ka ʻikeview ma mua o ka hoʻomohala ʻana i kahi ʻōnaehana polokalamu kelepona Nios V.
Kiʻi 26. Kahe Hoʻolālā Pūnaehana
Hoʻomaka

E hana i ka BSP ma ka mea hoʻolālā Platform me ka hoʻohana ʻana i ka Lunahooponopono BSP

E hana i ka BSP me ka hoʻohana ʻana i ka Nios V Command Shell
E hana i ka noi CMake Build File Ke hoʻohana nei i ka Nios V Command Shell

Nānā:

E lawe mai i ka BSP a me ka Application CMake Build File
E kūkulu i ka Nios V Processor Application me ka hoʻohana ʻana i ka
RiscFree IDE no Intel FPGA

E kūkulu i ka noi Nios V Processor me ka hoʻohana ʻana i kekahi
hoʻoponopono kumu hoʻoponopono laina kauoha, CMake, a me Make
kauoha
Hoʻopau

Manaʻo ʻo Altera e hoʻohana ʻoe i kahi pahu hoʻomohala Altera FPGA a i ʻole kahi papa prototype maʻamau no ka hoʻomohala polokalamu a me ka hoʻopau ʻana. Nui nā peripherals a me nā hiʻohiʻona pae ʻōnaehana i ka wā e holo ai kāu polokalamu ma kahi papa maoli.

© Altera Hui. ʻO Altera, ka hōʻailona Altera, ka hōʻailona ʻa', a me nā hōʻailona Altera ʻē aʻe he mau hōʻailona kālepa o Altera Corporation. Loaʻa iā Altera ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha. ʻAʻohe kuleana a kuleana paha ʻo Altera ma waho o ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Altera. Manaʻo ʻia nā mea kūʻai aku ʻo Altera e kiʻi i ka mana hou o nā kikoʻī o nā hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā lawelawe. * Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.

3. Nios V Hoʻolālā Pūnaehana Pūnaewele Hoʻolālā 726952 | 2025.07.16
3.1. ʻO ke kahe o ka hoʻomohala polokalamu ʻo Nios V
3.1.1. Pāhana Pāhana Kākoʻo Papa
ʻO kahi papahana Nios V Board Support Package (BSP) he hale waihona puke kūikawā i loaʻa ka code kākoʻo kikoʻī o ka ʻōnaehana. Hāʻawi ka BSP i kahi kaiapuni manawa holo polokalamu i hana ʻia no hoʻokahi kaʻina hana i loko o kahi ʻōnaehana lako polokalamu ʻo Nios V.
Hāʻawi ka polokalamu Quartus Prime iā Nios V Board Support Package Editor a me nā mea hana pono niosv-bsp e hoʻololi i nā hoʻonohonoho e hoʻomalu i ke ʻano o ka BSP.
Aia i loko o kahi BSP nā mea e pili ana: · Lapa hoʻoheheʻe ʻana i nā lako lako · Nā mea hoʻokele hāmeʻa · Nā pūʻolo lako polokalamu koho · ʻōnaehana hana manawa maoli.
3.1.2. Papahana noi
Loaʻa nā hiʻohiʻona o ka papahana noi Nios VC/C++: · Aia i kahi hōʻiliʻili o nā code kumu a me kahi CMakeLists.txt.
— Hoʻopili ka CMakeLists.txt i ka code kumu a hoʻopili iā ia me kahi BSP a me hoʻokahi a ʻoi aku paha nā hale waihona puke koho, e hana i hoʻokahi .elf. file
· Kekahi o ke kumu files loaʻa ka hana nui (). · Loaʻa i nā code e kāhea ana i nā hana ma nā hale waihona puke a me nā BSP.
Hāʻawi ʻo Altera i ka hāmeʻa pono niosv-app ma nā hāmeʻa lako polokalamu Quartus Prime no ka hana ʻana i ka Application CMakeLists.txt, a me RiscFree IDE no nā Altera FPGAs e hoʻololi i ke kumu kumu ma kahi kaiapuni e pili ana i ka Eclipse.
3.2. ʻO Altera FPGA Nā Mea Hana Hoʻokumu
Kākoʻo ke kaʻina hana Nios V i kēia mau mea hana no ka hoʻomohala ʻana i nā polokalamu: · Graphical User Interface (GUI) – Nā mea hana hoʻomohala kiʻi i loaʻa ma
ʻO Windows* a me Linux* Pūnaehana Hana (OS). — Nios V Board Support Package Editor (Nios V BSP Editor) — Ashling RiscFree IDE no Altera FPGAs · Command-Line Tools (CLI) – Nā mea hana hoʻomohala i hoʻomaka ʻia mai ka Nios V Command Shell. Hāʻawi kēlā me kēia mea hana i kāna mau palapala ponoʻī ma ke ʻano o ke kōkua hiki ke loaʻa mai ka laina kauoha. E wehe i ka Nios V Command Shell a kākau i kēia kauoha: –kōkua i view ka papa kuhikuhi kōkua. — Nios V Utilities Tools — File Hōʻano i nā mea hana hoʻololi - nā mea hana ʻē aʻe

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 43

3. Nios V Hoʻolālā Pūnaehana Pūnaewele Hoʻolālā 726952 | 2025.07.16

Papa 25. Nā mea hana GUI a me nā mea hana laina kauoha

Hana

Mea hana GUI

Mea hana laina kauoha

Ke hana ʻana i kahi BSP

Nios V BSP Lunahooponopono

· Ma ka polokalamu Quartus Prime Pro Edition: niosv-bsp -c -s=<.qsys file> -t= [NĀ KOHO] hoʻonohonoho.bsp
· Ma ka polokalamu Quartus Prime Standard Edition: niosv-bsp -c -s=<.sopcinfo file> -t= [NĀ KOHO] hoʻonohonoho.bsp

Hoʻokumu i kahi BSP me ka hoʻohana ʻana i ka .bsp file
Hoʻohou i kahi BSP

Nios V BSP Lunahooponopono Nios V BSP Lunahooponopono

niosv-bsp -g [NĀ KOHO] hoʻonohonoho.bsp niosv-bsp -u [NĀ KOHO] hoʻonohonoho.bsp

Ke nānā nei i kahi BSP

Nios V BSP Lunahooponopono

niosv-bsp -q -E= [NĀ KOHO] hoʻonohonoho.bsp

Ke hana ʻana i kahi noi

–

niosv-app -a= -b= -s= files papa kuhikuhi> [KOHO]

Ke hana ʻana i kahi waihona mea hoʻohana

–

niosv-app -l= -s= files papa kuhikuhi> -p= [NĀ KOHO]

Hoʻololi i kahi noi Hoʻololi i kahi waihona mea hoʻohana Ke kūkulu ʻana i kahi noi

RiscFree IDE no nā Altera FPGA
RiscFree IDE no nā Altera FPGA
RiscFree IDE no nā Altera FPGA

ʻO kēlā me kēia kumu hoʻoponopono laina kauoha
ʻO kēlā me kēia kumu hoʻoponopono laina kauoha
· hana · cmake

Ke kūkulu ʻana i kahi waihona mea hoʻohana

RiscFree IDE no nā Altera FPGA

· hana · cmake

Ke hoʻoiho ʻana i kahi palapala noi ELF
Ka hoohuli ana i ka .elf file

RiscFree IDE no nā Altera FPGA
–

niosv-download
· elf2flash · elf2hex

ʻIke pili
ʻO Ashling RiscFree Integrated Development Environment (IDE) no Altera FPGAs User Guide

3.2.1. ʻO ka Luna Hoʻoponopono Pūʻulu Kākoʻo ʻo Nios V
Hiki iā ʻoe ke hoʻohana i ka Nios V processor BSP Editor no ka hana ʻana i kēia mau hana: · Hana a hoʻololi i kahi papahana BSP processor Nios V · Hoʻoponopono i nā hoʻonohonoho, nā wahi hoʻohui, a me nā palapala ʻāpana · E koho i nā pūʻolo polokalamu a me nā mea hoʻokele.
ʻO nā mea hiki i ka Lunahooponopono BSP ke komo i nā hiki o nā pono hana niosv-bsp. Hiki ke hana ʻia kekahi papahana i hana ʻia ma ka Lunahooponopono BSP me ka hoʻohana ʻana i nā pono laina kauoha.

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 44

Hoʻouna Manaʻo

3. Nios V Hoʻolālā Pūnaehana Pūnaewele Hoʻolālā 726952 | 2025.07.16

Nānā:

No ka lako polokalamu Quartus Prime Standard Edition, e nānā i AN 980: Nios V Processor Quartus Prime Software Support no nā ʻanuʻu e kāhea aku i ka BSP Editor GUI.

No ka hoʻomaka ʻana i ka Lunahooponopono BSP, e hahai i kēia mau ʻanuʻu: 1. Open Platform Designer, a hoʻokele i ka File papa kuhikuhi.
a. No ka wehe ʻana i kahi hoʻonohonoho BSP file, kaomi Wehe… b. No ka hana ʻana i BSP hou, kaomi i ka BSP Hou… 2. E koho i ka pā hoʻoponopono BSP a hāʻawi i nā kikoʻī kūpono.

Kiʻi 27. Hoʻokuʻu i ka Lunahooponopono BSP

ʻIke pili AN 980: Nios V Processor Quartus Prime Software Support
3.2.2. RiscFree IDE no nā Altera FPGA
ʻO ka RiscFree IDE no nā Altera FPGA he IDE e pili ana i ka Eclipse no ka kaʻina hana Nios V. Paipai ʻo Altera iā ʻoe e hoʻomohala i ka polokalamu kaʻina hana Nios V ma kēia IDE no kēia mau kumu: · Hoʻomohala ʻia nā hiʻohiʻona a hōʻoia ʻia e kūpono me ka Nios V
kaʻina hana hale hana. · Hoʻolako ʻia me nā mea hana pono āpau a me nā mea hana kākoʻo e hiki ai iā ʻoe
e hoʻomaka maʻalahi i ka hoʻomohala ʻana i ka ʻōnaehana Nios V.
ʻIke pili ʻO Ashling RiscFree Integrated Development Environment (IDE) no Altera FPGAs User Guide
3.2.3. Nios V Utilities Tools
Hiki iā ʻoe ke hana, hoʻololi, a kūkulu i nā polokalamu Nios V me nā kauoha i paʻi ʻia ma kahi laina kauoha a i hoʻokomo ʻia i loko o kahi palapala. Aia nā mea hana laina kauoha Nios V i wehewehe ʻia ma kēia ʻāpana i ka /niosv/bin papa kuhikuhi.

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 45

3. Nios V Hoʻolālā Pūnaehana Pūnaewele Hoʻolālā 726952 | 2025.07.16

Papa 26. Nios V Utilities Tools

Mea Paahana Laina Kauoha

Hōʻuluʻulu manaʻo

niosv-app niosv-bsp niosv-download niosv-shell niosv-stack-report

No ka hana ʻana a hoʻonohonoho i kahi papahana noi.
No ka hana ʻana a hōʻano hou i kahi hoʻonohonoho BSP file a hana i ka BSP files. No ka hoʻoiho ʻana i ka ELF file i ke kaʻina hana Nios® V.
E wehe i ka Nios V Command Shell. No ka hoʻomaopopo ʻana iā ʻoe i ka waiho ʻana o ka wahi hoʻomanaʻo i loaʻa i kāu noi .elf no ka hoʻohana ʻana a i ʻole heap hoʻohana.

3.2.4. File Hōʻano i nā mea hana hoʻololi

File Pono ka hoʻololi ʻana i ka format i kekahi manawa i ka wā e hāʻawi ana i ka ʻikepili mai kekahi pono i kekahi. ʻO ka file Aia nā mea hana hoʻololi format i ka
papa kuhikuhi hoʻonohonoho polokalamu>/niosv/bin directory.

Papa 27. File Hōʻano i nā mea hana hoʻololi

Nā mea hana laina kauoha elf2flash elf2hex

Hōʻuluʻulu No ka unuhi ʻana i ka .elf file i ka format .srec no ka polokalamu hoʻomanaʻo flash. E unuhi i ka .elf file i ka format .hex no ka hoʻomaka ʻana i ka hoʻomanaʻo.

3.2.5. Nā mea hana ʻē aʻe

Pono paha ʻoe i nā mea hana laina kauoha i ke kūkulu ʻana i kahi ʻōnaehana hoʻokumu ʻo Nios V. Hāʻawi ʻia kēia mau mea hana kauoha e Intel in /quartus/bin a i ʻole i loaʻa mai
mea paahana wehe.

Papa 28. Nā mea hana laina kauoha ʻē aʻe

Mea Paahana Laina Kauoha

ʻAno

Hōʻuluʻulu manaʻo

juart-terminal

Hāʻawi ʻia ʻo Intel

No ka nānā 'ana i ka stdout a me ka stderr, a no ka hā'awi 'ana i ka mana'o ho'okomo i ke ka'ina hana Nios® V
subsystem ma o stdin. Pili wale kēia mea hana i ka JTAG UART IP i ka wā e hoʻopili ʻia ai i ke kaʻina hana Nios® V.

openocd

Hāʻawi ʻia ʻo Intel no ka hoʻokō OpenOCD.

openocd-cfg-gen

Hāʻawi ʻia e Intel · No ka hana ʻana i ka hoʻonohonoho OpenOCD file. · E hōʻike iā JTAG kuhikuhina mea kaulahao.

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 46

Hoʻouna Manaʻo

726952 | 2025.07.16 Hoʻouna Manaʻo
4. Nios V ka hoʻonohonoho ʻana i ke kaʻina hana a me ka hoʻoponopono ʻana
Hiki iā ʻoe ke hoʻonohonoho i ke kaʻina hana Nios V e hoʻopaʻa a hoʻokō i nā polokalamu mai nā wahi hoʻomanaʻo like ʻole. ʻO ka hoʻomanaʻo boot ʻo ia ka Quad Serial Peripheral Interface (QSPI) flash, On-Chip Memory (OCRAM), a i ʻole Tightly Coupled Memory (TCM).
Nā ʻike e pili ana · Nā Kūlana Kūlana Mana-Up ma ka ʻaoʻao 193 · Nā mea hoʻoulu mana
No ka ʻike hou aku e pili ana i nā mea hoʻoulu mana.
4.1. Hoʻolauna
Kākoʻo ke kaʻina hana ʻo Nios V i ʻelua ʻano kaʻina hana boot: · Hoʻokō-i-Place (XIP) me ka hoʻohana ʻana i ka hana alt_load() · Hoʻopili ʻia ka papahana i ka RAM me ka hoʻohana ʻana i ka kope kope. Hoʻokumu ʻia ka hoʻomohala ʻana o nā polokalamu i hoʻokomo ʻia ʻo Nios V ma ka papa hana abstraction layer (HAL). Hāʻawi ka HAL i kahi papahana boot loader liʻiliʻi (ʻike pū ʻia ʻo boot copier) e kope i nā ʻāpana linker pili mai ka hoʻomanaʻo boot a i ko lākou wahi holo manawa i ka wā boot. Hiki iā ʻoe ke kuhikuhi i ka papahana a me ka hoʻomanaʻo ʻikepili i nā wahi manawa holo ma ka hoʻoponopono ʻana i nā hoʻonohonoho hoʻoponopono Board Support Package (BSP). Hōʻike kēia ʻāpana: · Nios V ka mea hoʻoheheʻe boot copier e hoʻopaʻa i kāu ʻōnaehana kaʻina hana Nios V e like me
ke koho hoʻomanaʻo boot · Nios V nā koho booting processor a me ka holo maʻamau · Nios V papahana hoʻonā no ka hoʻomanaʻo boot i koho ʻia
4.2. Hoʻopili i nā noi
Ke hoʻopuka ʻoe i ka papahana kaʻina hana Nios V, hoʻopuka ka Lunahooponopono BSP i ʻelua loulou pili files: · linker.x: Ke kauoha linker file i hana ʻia e ka noi i hana ʻiafile hoʻohana
e hana i ka .elf binary file. · linker.h: Loaʻa ka ʻike e pili ana i ka hoʻonohonoho hoʻomanaʻo hoʻohui. ʻO nā hoʻololi hoʻonohonoho loulou a pau āu e hana ai i ka papahana BSP e pili ana i nā mea o kēia mau loulou ʻelua files. Loaʻa i kēlā me kēia noi kaʻina hana Nios V nā ʻāpana linker penei:
© Altera Hui. ʻO Altera, ka hōʻailona Altera, ka hōʻailona ʻa', a me nā hōʻailona Altera ʻē aʻe he mau hōʻailona kālepa o Altera Corporation. Loaʻa iā Altera ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha. ʻAʻohe kuleana a kuleana paha ʻo Altera ma waho o ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Altera. Manaʻo ʻia nā mea kūʻai aku ʻo Altera e kiʻi i ka mana hou o nā kikoʻī o nā hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā lawelawe. * Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.

4. Nios V ka hoʻoponopono hoʻoponopono a me ka Booting Solutions 726952 | 2025.07.16

Papa 29. Mahele Hookui

.text

Mahele Hookui

.rodata

.rwdata

.bss

.puʻu

Wehewehe code hoʻokō. ʻO nā ʻikepili heluhelu wale nō i hoʻohana ʻia i ka hoʻokō ʻana o ka papahana. Mālama i ka ʻikepili heluhelu-kākau i hoʻohana ʻia i ka hoʻokō ʻana o ka papahana. Loaʻa i ka ʻikepili static uninitialized. Loaʻa ka hoʻomanaʻo i hoʻokaʻawale ʻia. E mālama i nā ʻāpana hana-kahea a me nā ʻikepili manawa ʻē aʻe.

Hiki iā ʻoe ke hoʻohui i nā ʻāpana linker hou i ka .elf file e paʻa i ke code maʻamau a me ka ʻikepili. Hoʻonoho ʻia kēia mau ʻāpana linker ma nā wahi hoʻomanaʻo i kapa ʻia, i wehewehe ʻia e pili me nā mea hoʻomanaʻo kino a me nā helu wahi. Ma ka maʻamau, hoʻopuka ʻo BSP Editor i kēia mau ʻāpana linker. Eia naʻe, hiki iā ʻoe ke hoʻomalu i nā ʻāpana linker no kahi noi kūikawā.

4.2.1. Ka Hoʻohui ʻana
Hōʻike kēia ʻāpana i ke ʻano pili pili paʻamau a ka Lunahooponopono BSP a pehea e hoʻomalu ai i ke ʻano pili.

4.2.1.1. Hoʻopili paʻamau BSP
I ka wā o ka hoʻonohonoho BSP, hana maʻalahi nā mea hana i kēia mau ʻanuʻu:
1. E hāʻawi i nā inoa ʻāpana hoʻomanaʻo: E hāʻawi i inoa i kēlā me kēia mea hoʻomanaʻo pūnaewele a hoʻohui i kēlā me kēia inoa i ka loulou file ma ke ʻano he wahi hoʻomanaʻo.
2. E huli i ka mea hoʻomanaʻo nui loa: E ʻike i ka ʻāpana hoʻomanaʻo heluhelu a kākau nui loa ma ka loulou file.
3. E hāʻawi i nā ʻāpana hoʻopili: E kau i nā ʻāpana hoʻopili paʻamau (.text, .rodata, .rwdata, .bss, .heap, a me .stack) ma ka ʻāpana hoʻomanaʻo i ʻike ʻia ma ka pae mua.
4. Kākau files: Kākau i ka linker.x a me linker.h files.
ʻO ka maʻamau, hana ka ʻāpana hoʻokaʻawale ʻana i ka linker i ka wā o ke kaʻina hana hoʻomohala polokalamu no ka mea e paʻa pono ka noi inā nui ka hoʻomanaʻo.
Aia nā lula no ka hana hoʻopili paʻamau ma nā palapala Tcl i hana ʻia e Altera bsp-set-defaults.tcl a me bsp-linker-utils.tcl i loaʻa ma ka /niosv/scripts/bsp-defaults papa kuhikuhi. Hoʻopuka ke kauoha niosv-bsp i kēia mau palapala. Mai hoʻololi pololei i kēia mau palapala.

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 48

Hoʻouna Manaʻo

4. Nios V ka hoʻoponopono hoʻoponopono a me ka Booting Solutions 726952 | 2025.07.16

4.2.1.2. Hoʻopili BSP hiki ke hoʻonohonoho ʻia
Hiki iā ʻoe ke hoʻokele i ka hana hoʻopili paʻamau ma ka ʻaoʻao Linker Script o ka Lunahooponopono BSP. Hoʻohana i ka palapala hoʻopili me ka hoʻohana ʻana i kēia mau ʻano: · Hoʻohui i kahi ʻāpana hoʻomanaʻo: Nā palapala ʻāina i kahi inoa ʻāina hoʻomanaʻo i kahi mea hoʻomanaʻo kino. · Hoʻohui i kahi palapala ʻāpana: palapala ʻāina i kahi inoa ʻāpana i kahi ʻāpana hoʻomanaʻo. ʻO ka BSP
Hiki iā ʻoe ke hoʻoponopono view ka palapala hoʻomanaʻo ma mua a ma hope o ka hana ʻana i nā loli.

4.3. ʻO nā ʻano hana hoʻokele kaʻina hana Nios V

Aia kekahi mau ala e hoʻomaka ai i ke kaʻina hana Nios V ma nā polokalamu Altera FPGA. ʻO nā ala e hoʻomaka ai i ke kaʻina hana Nios V ʻokoʻa e like me ke koho hoʻomanaʻo flash a me nā ʻohana hāmeʻa.

Papa 30. Kākoʻo ʻia ʻo Flash Memories me nā koho Boot

Kākoʻo Boot Memories

Mea lako

On-Chip Flash (no ka hoʻonohonoho kūloko)

ʻO ka nui o nā polokalamu he 10 wale nō (me On-Chip Flash IP)

QSPI Flash (no ka ʻikepili mea hoʻohana wale nō)

Nā polokalamu FPGA āpau i kākoʻo ʻia (me Generic Serial Flash Interface FPGA IP)

Hoʻonohonoho QSPI Flash (no ka hoʻonohonoho Serial Active)

Ma muli o ka poloka hoʻomalu
nā mea hana (me Generic
Interface Flash Serial Intel FPGA IP)(2)

ʻO nā ʻano hana hoʻokele kaʻina hana Nios V

Kahi wahi hoʻohana holo ʻana

Kākoʻo kope

Hoʻokō ʻia ka noi ʻōnaehana Nios V ma kahi mai On-Chip Flash

On-Chip Flash (XIP) + OCRAM/ RAM waho (no nā ʻāpana ʻikepili hiki ke kākau)

hana alt_load().

Ua kope ʻia ka palapala noi ʻo Nios V mai On-Chip Flash i RAM me ka hoʻohana ʻana i ka copier boot

OCRAM/RAM waho

Hoʻohana hou i ka Bootloader ma o GSFI

Hoʻokō ʻia ka noi kaʻina hana Nios V ma kahi mai ka flash QSPI kumu nui

Ke kumu nui QSPI flash (XIP) + OCRAM/ RAM waho (no nā ʻāpana ʻikepili hiki ke kākau)

hana alt_load().

Ua kope kope ʻia ka polokalamu kaʻina hana Nios V mai ka flash QSPI kumu nui i ka RAM me ka hoʻohana ʻana i ka copier boot

OCRAM/RAM waho

Bootloader ma o GSFI

Hoʻokō ʻia ka noi kaʻina hana ʻo Nios V ma kahi mai ka hoʻonohonoho uila QSPI

Hoʻonohonoho QSPI flash (XIP) + OCRAM/ RAM waho (no nā ʻāpana ʻikepili hiki ke kākau)

hana alt_load().

Ua kope ʻia ka palapala noi ʻo Nios V mai ka hoʻonohonoho QSPI flash i RAM me ka hoʻohana ʻana i ka copier boot

Ua hoʻomau ʻia ʻo OCRAM/ External RAM Bootloader ma o GSFI…

(2) E nānā iā AN 980: Nios V Processor Quartus Prime Software Support no ka papa inoa mea.

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 49

4. Nios V ka hoʻoponopono hoʻoponopono a me ka Booting Solutions 726952 | 2025.07.16

Kākoʻo Boot Memories
Hoʻomanaʻo ma luna o ka puʻupuʻu (OCRAM) Hoʻohui Paʻa (TCM)

Mea lako
Nā mea hoʻohana SDM (me ka pahu leka uila Intel FPGA IP). (2)
Kākoʻo ʻia nā polokalamu Altera FPGA āpau (2)
Kākoʻo ʻia nā polokalamu Altera FPGA a pau (2)

ʻO nā ʻano hana hoʻokele kaʻina hana Nios V
Ua kope ʻia ka palapala noi ʻo Nios V mai ka hoʻonohonoho QSPI flash i RAM me ka hoʻohana ʻana i ka copier boot
Hoʻokō ʻia ka noi kaʻina hana Nios V ma kahi o OCRAM
Hoʻokō ʻia ka noi kaʻina hana Nios V ma kahi o TCM

Kahi wahi hoʻohana holo ʻana

Kākoʻo kope

ʻO OCRAM/ ʻO waho RAM Bootloader ma o SDM

OCRAM

hana alt_load().

Aʻo TCM (XIP) ʻAʻohe + TCM ʻikepili (no nā ʻāpana ʻikepili hiki ke kākau)

Kiʻi 28. Nios V Kaʻina Boot Kaʻina

Hoʻoponopono hou

Lele ka mea hana e hoʻihoʻi i ka vector (hoʻomaka ke code boot)

Hiki ke kope ʻia ke code noi i kahi wahi hoʻomanaʻo ʻē aʻe (e pili ana i nā koho boot)
Hoʻomaka ke code boot i ka mea hana

Ma muli o nā koho boot, hiki i ke code boot ke kope i nā waiwai mua no ka ʻikepili / code i kahi wahi hoʻomanaʻo ʻē aʻe (alt_load)
Hoʻomaka ke code boot i ke code noi a me ka wahi hoʻomanaʻo ʻikepili
Hoʻomaka ka code boot i nā peripheral ʻōnaehana āpau me nā mea hoʻokele HAL (alt_main)
Komo i ka nui
ʻIke pili · Generic Serial Flash Interface Altera FPGA IP User Guide
Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 50

Hoʻouna Manaʻo

4. Nios V ka hoʻoponopono hoʻoponopono a me ka Booting Solutions 726952 | 2025.07.16
· Pahu leta mea kūʻai mai Altera FPGA IP alakaʻi hoʻohana · AN 980: Nios V Processor Quartus Prime Software Support
4.4. Introduction to Nios V Processor Booting Methods
Pono nā ʻōnaehana ʻōnaehana Nios V e hoʻonohonoho i nā kiʻi polokalamu i ka hoʻomanaʻo ʻōnaehana ma mua o ka hoʻomaka ʻana o ka mea hana i ka polokalamu noi. E nānā i nā ʻāpana Linker no nā ʻāpana linker paʻamau.
Hoʻokumu ka Lunahooponopono BSP i kahi palapala hoʻopili e hana ana i kēia mau hana: · E hōʻoia i ka hoʻopili ʻia ʻana o ka polokalamu polokalamu e like me nā hoʻonohonoho linker.
o ka mea hoʻoponopono BSP a hoʻoholo i kahi e noho ai ka polokalamu i ka hoʻomanaʻo. · Hoʻonoho i ka ʻāpana code o ka mea hana ma ka ʻāpana hoʻomanaʻo e like me ka
ʻāpana hoʻomanaʻo i hāʻawi ʻia.
ʻO ka ʻāpana aʻe e wehewehe pōkole i nā ʻano hana booting processor Nios V i loaʻa.
4.4.1. Hoʻokō ʻo Nios V Processor Application-In-Place mai Boot Flash
Ua hoʻolālā ʻo Altera i nā mea hoʻoponopono uila e hiki koke i ke kikowaena Nios V ke hiki ke loaʻa koke ka wahi kikowaena boot flash i ka hoʻonohonoho ʻana o ka ʻōnaehana, me ka ʻole o ka hoʻomaka ʻana i ka mea hoʻoponopono hoʻomanaʻo a i ʻole nā mea hoʻomanaʻo. ʻO kēia ka mea e hiki ai i ke kaʻina hana Nios V ke hoʻokō pololei i ke code noi i mālama ʻia ma nā hāmeʻa boot me ka ʻole o ka hoʻohana ʻana i kahi kope kope e kope i ke code i kahi ʻano hoʻomanaʻo ʻē aʻe. ʻO nā mea hoʻoponopono uila: · On-Chip Flash me On-Chip Flash IP (wale nō ma MAX® 10 device) · Ke kumu nui QSPI flash me Generic Serial Flash Interface IP · Configuration QSPI flash me Generic Serial Flash Interface IP (koe ʻo MAX 10
hāmeʻa)
Ke hoʻokō ʻia ka polokalamu kaʻina hana Nios V ma kahi o ka boot flash, hana ka Lunahooponopono BSP i kēia mau hana: · Hoʻonohonoho i nā ʻāpana .text linker i ka ʻāpana hoʻomanaʻo boot flash. · Hoʻonohonoho i nā ʻāpana .bss,.rodata, .rwdata, .stack a me .heap linker i ka RAM
ʻāpana hoʻomanaʻo. Pono ʻoe e hoʻohana i ka hana alt_load() i ka BSP Settings e kope i nā ʻāpana ʻikepili (.rodata, .rwdata,, .exceptions) i ka RAM ma ka hoʻoponopono ʻana i ka ʻōnaehana. Aia ka ʻāpana code (.text) ma ka ʻāpana hoʻomanaʻo boot flash.
ʻIke pili · Generic Serial Flash Interface Altera FPGA IP User Guide · Altera MAX 10 User Flash Memory User Guide
4.4.1.1. alt_load()
Hiki iā ʻoe ke hoʻohana i ka hana alt_load() ma ke code HAL me ka hoʻohana ʻana i ka Lunahooponopono BSP.
Ke hoʻohana ʻia i ka holo ʻana o ka boot execute-in-place, hana ka hana alt_load () i kēia mau hana:

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 51

4. Nios V ka hoʻoponopono hoʻoponopono a me ka Booting Solutions 726952 | 2025.07.16

· Hoʻohana ma ke ʻano he mini boot copier e kope i nā ʻāpana hoʻomanaʻo i RAM ma muli o nā hoʻonohonoho BSP.
· Kope i nā ʻāpana ʻikepili (.rodata, .rwdata, .exceptions) i ka RAM akā ʻaʻole i nā ʻāpana code (.text). Hiki i kēia māhele ke hoʻemi i ka hoʻohana ʻana i ka RAM akā hiki ke kaupalena i ka hana hoʻokō code no ka mea ʻoi aku ka lohi o ke komo ʻana i ka hoʻomanaʻo uila ma mua o ke komo ʻana i ka RAM on-chip.

Aia ka papa ma lalo nei i nā hoʻonohonoho a me nā hana o ka Lunahooponopono BSP:

Papa 31. BSP Luna Hooponopono
Ka hoʻonohonoho ʻana o ka Lunahooponopono BSP hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Hana i ka hana alt_load(). alt_load() kope .rodata pauku i RAM. alt_load() kope .rwdata pauku i RAM. alt_load() kope .exceptions pauku i RAM.

4.4.2. Ua kope kope ʻia ka noi ʻo Nios V mai ka Boot Flash i ka RAM me ka hoʻohana ʻana i ka Boot Copier
Aia i loko o ke kaʻina hana Nios V a me ka HAL kahi kope kope e hāʻawi ana i nā hana kūpono no ka hapa nui o nā polokalamu kaʻina hana Nios V a maʻalahi hoʻi e hoʻokō me ke kahe hoʻomohala polokalamu Nios V.
Ke hoʻohana ka palapala noi i ka boot copier, hoʻonohonoho ia i nā pauku linker a pau (. ʻO ka hoʻohana ʻana i ka pahu kope kope e kope i kahi noi kaʻina hana Nios V mai ka boot flash i ka RAM i loko a i waho paha no ka hoʻokō e kōkua i ka hoʻomaikaʻi ʻana i ka hana hoʻokō.
No kēia koho pahu, hoʻomaka ka polokalamu Nios V e hoʻokō i ka polokalamu boot copier ma ka hoʻonohonoho hou ʻana o ka ʻōnaehana. Hoʻopili ka polokalamu i ka noi mai ka boot flash i ka RAM i loko a i waho paha. Ke hoʻopau ʻia ke kaʻina hana, hoʻoili ka mea hoʻoponopono Nios V i ka mana o ka papahana i ka noi.

Nānā:

Inā aia ka pahu kope kope i ka uila, a laila ʻaʻole pono ke kāhea ʻia ka hana alt_load() no ka mea lawelawe like lāua.

4.4.2.1. ʻO Nios V Processor Bootloader ma o Generic Serial Flash Interface
ʻO ka Bootloader ma o GSFI ʻo ia ka Nios V processor boot copier e kākoʻo ana i ka hoʻomanaʻo flash QSPI i nā mea hoʻokele block-based. Aia ka Bootloader ma o GSFI i nā hiʻohiʻona aʻe:
· Loaʻa i ka polokalamu polokalamu i loko o ka hoʻomanaʻo non-volatile.
· Wehe a kope i ke kiʻi noi polokalamu i ka RAM.
· Hoʻololi ʻokoʻa i ka hoʻokō ʻana i ka mea hana i ke code noi ma RAM ma hope o ka pau ʻana o ke kope.

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 52

Hoʻouna Manaʻo

4. Nios V ka hoʻoponopono hoʻoponopono a me ka Booting Solutions 726952 | 2025.07.16

Aia ke kiʻi boot ma hope pono o ka mea kope kope. Pono ʻoe e hōʻoia i ka hoʻonohonoho hou ʻana o ka mea hana Nios V i nā helu offset i ka hoʻomaka ʻana o ka copier boot. ʻO ke Kiʻi: Palapala Hoʻomanaʻo no QSPI Flash me Bootloader ma o ka palapala hoʻomanaʻo GSFI no QSPI Flash me Bootloader ma o GSFI e hōʻike ana i ka palapala hoʻomanaʻo flash no ka flash QSPI i ka wā e hoʻohana ai i kahi kope kope. Ke manaʻo nei kēia palapala hoʻomanaʻo i ka hoʻomanaʻo flash memory e mālama i ke kiʻi FPGA a me ka polokalamu noi.

Papa 32. Bootloader ma o GSFI no Nios V Processor Core

Nios V Mea Kaʻina Core
Nios V/m kaʻina hana

Bootloader ma o GSFI File Wahi
/niosv/components/bootloader/ niosv_m_bootloader.srec

Nios V/g kaʻina hana

/niosv/components/bootloader/ niosv_g_bootloader.srec

Kiʻi 29. Map Memory no QSPI Flash me Bootloader ma o GSFI

ʻIkepili mea kūʻai (*.hex)

Code Noi

Nānā:

Hoʻihoʻi hou i ka Vector Offset

Kākoʻo kope

0x01E00000

Kiʻi FPGA (*.sof)

0x00000000

1. Ma ka hoʻomaka ʻana o ka palapala hoʻomanaʻo ʻo ke kiʻi FPGA i ukali ʻia e kāu ʻikepili, aia i ka boot copier a me ka palapala noi.
2. Pono ʻoe e hoʻonohonoho i ka hoʻoponopono hou ʻana o ka polokalamu Nios V i ka Platform Designer a kuhikuhi iā ia i ka hoʻomaka ʻana o ka pahu kope.
3. ʻAʻole ʻike ʻia ka nui o ke kiʻi FPGA. Hiki iā ʻoe ke ʻike i ka nui pololei ma hope o ka hui ʻana o ka papahana Quartus Prime. Pono ʻoe e hoʻoholo i kahi palena luna no ka nui o ke kiʻi Altera FPGA. No exampʻAe, inā ʻoi aku ka liʻiliʻi o ke kiʻi FPGA ma lalo o 0x01E00000, e hoʻonoho i ka Reset Offset i 0x01E00000 ma Platform Designer, ʻo ia hoʻi ka hoʻomaka ʻana o ka kope kope.
4. ʻO kahi hana hoʻolālā maikaʻi ʻo ia ka hoʻonohonoho ʻana i ka hoʻihoʻi ʻana i ka vector offset ma kahi palena ʻāpana ʻālohilohi e hōʻoia i ka holoi ʻole ʻana o ke kiʻi FPGA inā e hoʻonui ʻia ka polokalamu polokalamu.

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 53

4. Nios V ka hoʻoponopono hoʻoponopono a me ka Booting Solutions 726952 | 2025.07.16

4.4.2.2. Nios V Processor Bootloader ma o Secure Device Manager
ʻO ka Bootloader ma o Secure Device Manager (SDM) he palapala noi HAL e hoʻohana ana i ka pahu leka uila Altera FPGA IP HAL mea hoʻokele no ka hoʻokele kaʻa. Paipai ʻo Altera i kēia noi bootloader i ka wā e hoʻohana ai i ka flash QSPI hoʻonohonoho i nā polokalamu SDM-based e hoʻopaʻa i ka kaʻina hana Nios V.
Ma ka hoʻonohonoho hou ʻana o ka ʻōnaehana, hoʻomaka mua ka mea hoʻohana Nios V i ka Bootloader ma o SDM mai kahi hoʻomanaʻo liʻiliʻi ma luna o ka chip a hoʻokō i ka Bootloader ma o SDM e kamaʻilio me ka hoʻonohonoho QSPI flash me ka hoʻohana ʻana i ka pahu leka uila IP.
Hana ka Bootloader ma o SDM i kēia mau hana: · Loaʻa i ka polokalamu Nios V ma ka hoʻonohonoho QSPI flash. · Kope i ka polokalamu Nios V i ka RAM on-chip a i ʻole RAM waho. · Hoʻololi i ka hoʻokō ʻana i ke kaʻina hana i ka polokalamu Nios V i loko o ka RAM on-chip a i ʻole
RAM waho.
Ke pau ke kaʻina hana, hoʻololi ka Bootloader ma o SDM i ka mana o ka polokalamu i ka noi mea hoʻohana. Paipai ʻo Altera i ka hui hoʻomanaʻo e like me ka mea i hōʻike ʻia ma Memory Organization for Bootloader ma o SDM.
Kiʻi 30. Bootloader ma o SDM Process Flow

Hoʻonohonoho

Flash

Pūnaehana Nios V

SDM

Mea Hana FPGA ma muli o SDM

IP mea kūʻai aku pahu leta

FPGA Logic Nios V

4 RAM waho
Pūnaehana Nios V

Ma ka Chip 4

EMIF

RAM

Hoʻomanaʻo ma-Chip

Nios V

lako polokalamu

Bootloader ma o SDM

1. Hoʻohana ʻo Nios V i ka Bootloader ma o SDM mai ka hoʻomanaʻo ma luna o ka chip.
2. Kūkākūkā ʻo Bootloader ma SDM me ka uila hoʻonohonoho a loaʻa ka polokalamu Nios V.
3. Hoʻopili ʻo Bootloader ma SDM i ka polokalamu Nios V mai ka Configuration Flash i loko o ka RAM chip / waho RAM.
4. Hoʻololi ʻo Bootloader ma SDM i ka hoʻokō ʻana i ka mea hoʻokō Nios V i ka polokalamu Nios V i ka RAM ma luna o ka RAM / waho RAM.

4.4.3. Hoʻokō ʻo Nios V Processor Application-In-Place mai OCRAM
Ma kēia ʻano, ua hoʻonohonoho ʻia ka ʻōlelo hoʻonohonoho hoʻonohonoho Nios V i ka helu kumu o ka hoʻomanaʻo ma-chip (OCRAM). ʻO ka palapala noi binary (.hex) file ua hoʻouka ʻia i loko o ka OCRAM i ka wā i hoʻonohonoho ʻia ai ka FPGA, ma hope o ka hoʻopili ʻana o ka hoʻolālā ʻenehana i ka polokalamu Quartus Prime. I ka manawa e hoʻihoʻi hou ai ka kaʻina hana Nios V, hoʻomaka ka noi a hoʻokō i nā lālā i ka helu komo.

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 54

Hoʻouna Manaʻo

4. Nios V ka hoʻoponopono hoʻoponopono a me ka Booting Solutions 726952 | 2025.07.16

Nānā:

· ʻAʻole koi ʻo Execute-In-Place mai OCRAM i ka mea kope boot no ka mea ua paʻa ke noi ʻo Nios V ma ka hoʻonohonoho ʻana i ka ʻōnaehana.
· Manaʻo ʻo Altera i ka hoʻohana ʻana i ka alt_load() no kēia ʻano hoʻomaka ʻana i ʻano like ke ʻano o ka polokalamu i hoʻokomo ʻia ke hoʻonohonoho hou ʻole me ka hoʻonohonoho hou ʻana i ke kiʻi mea FPGA.
· Pono ʻoe e hoʻohana i ka hana alt_load() ma ka BSP Settings e kope i ka ʻāpana .rwdata ma ka hoʻoponopono ʻana i ka ʻōnaehana. Ma kēia ʻano, mālama ʻia nā kumu waiwai mua no nā mea hoʻololi i hoʻomaka ʻia mai nā ʻano like ʻole e pale i ke kākau ʻana ma ka hoʻokō ʻana o ka papahana.

4.4.4. Hoʻokō ʻo Nios V Processor Application-In-Place mai TCM
Hoʻonohonoho ke ʻano hoʻokō-i-wahi i ka helu hoʻonohonoho hou ʻana o ke kaʻina hana Nios V i ka helu kumu o ka hoʻomanaʻo pili paʻa (TCM). ʻO ka palapala noi binary (.hex) file ua hoʻouka ʻia i loko o ka TCM ke hoʻonohonoho ʻoe i ka FPGA ma hope o kou hōʻuluʻulu ʻana i ka hoʻolālā ʻenehana ma ka polokalamu Quartus Prime. I ka manawa e hoʻihoʻi hou ai ka kaʻina hana Nios V, hoʻomaka ka noi a hoʻokō i nā lālā i ka helu komo.

Nānā:

ʻAʻole koi ʻo Execute-In-Place mai TCM i kahi kope kope boot no ka mea ua hoʻokomo mua ʻia ka polokalamu kaʻina hana Nios V ma ka hoʻonohonoho ʻana i ka ʻōnaehana.

4.5. ʻO ka hoʻomaka ʻana o ke kaʻina hana Nios V mai On-Chip Flash (UFM)

Loaʻa iā Nios V ka hoʻomaka ʻana a me ka hoʻokō ʻana i nā polokalamu mai ka on-chip flash (UFM) i nā polokalamu MAX 10 FPGA. Kākoʻo ke kaʻina hana Nios V i kēia mau koho boot ʻelua me ka hoʻohana ʻana i ka On-Chip Flash ma lalo o ke ʻano hoʻonohonoho kūloko.
· Hoʻokō ʻia ka noi ʻōnaehana Nios V ma kahi o On-Chip Flash.
· Kopi ʻia ka palapala noi ʻo Nios V mai On-Chip Flash iā RAM me ka hoʻohana ʻana i ka copier boot.

Papa 33. Kākoʻo ʻia ʻo Flash Memories me kēlā me kēia Boot Options

Kākoʻo Boot Memories

ʻO Nios V Nā Hana Kūʻai

Kahi wahi hoʻohana holo ʻana

Kākoʻo kope

MAX 10 mau mea wale nō (me OnChip Flash IP)

Hoʻokō ʻia ka noi ʻōnaehana Nios V ma kahi mai On-Chip Flash
Ua kope ʻia ka palapala noi ʻo Nios V mai On-Chip Flash i RAM me ka hoʻohana ʻana i ka copier boot

On-Chip Flash (XIP) + OCRAM/ RAM waho (no nā ʻāpana ʻikepili hiki ke kākau)

hana alt_load().

OCRAM/ RAM waho

Hoʻohana hou i ka Bootloader ma o GSFI

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 55

4. Nios V ka hoʻoponopono hoʻoponopono a me ka Booting Solutions 726952 | 2025.07.16

Kiʻi 31.

Hoʻolālā, hoʻonohonoho, a me ka holo ʻana o ka booting
Hoʻolālā · E hana i kāu papahana Nios V Processor e hoʻohana ana i ka Platform Designer. · E hōʻoia i ka loaʻa ʻana o ka RAM waho a i ʻole ka RAM ma luna o ka hoʻolālā ʻōnaehana.

FPGA hoʻonohonoho a me ka hui ʻana
· E hoʻonoho i ke ʻano hoʻonohonoho like i loko o On-chip Flash IP ma Platform Designer a me Quartus Prime lako polokalamu. · E hoʻonoho i ka mea hoʻoponopono hoʻoponopono hou iā Nios V i On-chip Flash. · E koho i kāu ala hoʻomaka UFM makemake. · E hana i kāu hoʻolālā ma Platform Designer. · E hōʻuluʻulu i kāu papahana ma ka polokalamu Quartus Prime.

Papahana BSP no ka mea hoʻohana · E hoʻokumu i ka polokalamu Nios V HAL BSP ma muli o .sopcinfo file hana ʻia e Platform Designer. · Hoʻoponopono i nā hoʻonohonoho BSP kaʻina hana Nios V a me Linker Script i ka Lunahooponopono BSP. · Hana i ka papahana BSP.
Papahana APP mea hoʻohana · E hoʻomohala i ka code application processor Nios V. · E hōʻuluʻulu i ka palapala hoʻoheheʻe ʻo Nios V a hoʻopuka i ka palapala noi hoʻoheheʻe Nios V (.hex) file. · Hoʻopili hou i kāu papahana ma ka polokalamu Quartus Prime inā ʻoe e nānā i ka Initialize memory content koho ma Intel FPGA On-Chip Flash IP.

Papahana Files Hoʻololi, Hoʻoiho a holo · Hana i ka On-Chip Flash .pof file me ka hoʻohana ʻana i ka Convert Programming Files hiʻona ma Quartus Prime lako polokalamu.
· Papahana i ka .pof file i kāu polokalamu MAX 10. · Hoʻololi mana i kāu hāmeʻa.
4.5.1. MAX 10 FPGA On-Chip Flash wehewehe
ʻO MAX 10 FPGA mau mea i loaʻa i ka flash chip i māhele ʻia i ʻelua ʻāpana: · Configuration Flash Memory (CFM) — mālama i ka ʻikepili hoʻonohonoho ʻenehana no
MAX 10 FPGA. · Mea hoʻohana Flash Memory (UFM) — mālama i ka ʻikepili mea hoʻohana a i ʻole nā polokalamu polokalamu.
ʻO ka hoʻolālā UFM o ka polokalamu MAX 10 kahi hui o nā IP palupalu a paʻakikī. Hiki iā ʻoe ke komo i ka UFM me ka hoʻohana ʻana i ka On-Chip Flash IP Core ma ka polokalamu Quartus Prime.
Kākoʻo ka On-chip Flash IP core i kēia mau hiʻohiʻona: · Heluhelu a kākau paha i ke komo ʻana i ka UFM a me CFM (inā hiki i ka Platform Designer) nā māhele.
me ka hoʻohana ʻana i ka ʻikepili Avalon MM a me ka hoʻokele kauā. · Kākoʻo i ka holoi ʻana i ka ʻaoʻao, ka holoi ʻana i ka ʻāpana a me ke kākau ʻana. · Ke kumu hoʻohālike no ka UFM heluhelu/kākau i ka hoʻohana ʻana i nā mea hana simulation EDA.

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 56

Hoʻouna Manaʻo

4. Nios V ka hoʻoponopono hoʻoponopono a me ka Booting Solutions 726952 | 2025.07.16

Papa 34. Nā ʻāpana Flash ma ka MAX 10 FPGA Mea Hana

Māhele ʻĀpana

Hana pono

Hoʻonohonoho hoʻomanaʻo Flash (nā ʻāpana CFM0-2)

Hoʻonohonoho FPGA file waihona

Hoʻomanaʻo Flash Mea hoʻohana (nā ʻāpana UFM0-1)

Nios V ka mea hoʻohana polokalamu a me ka ʻikepili mea hoʻohana

Kākoʻo nā polokalamu MAX 10 FPGA i nā ʻano hoʻonohonoho hoʻonohonoho a ʻae kekahi o kēia mau ʻano i ka CFM1 a me CFM2 e hoʻohana ʻia ma ke ʻano he ʻāpana UFM hou. Hōʻike ka papa ma lalo nei i kahi waiho ʻana o nā kiʻi hoʻonohonoho FPGA e pili ana i nā ʻano hoʻonohonoho hoʻonohonoho MAX 10 FPGA.

Papa 35. Kahi e waiho ai o nā kiʻi hoʻonohonoho FPGA

ʻAno hoʻonohonoho Nā kiʻi paʻa pālua

CFM2 Kii 2

CFM1

CFM0 Kii 1

Hoʻokahi kiʻi paʻa ʻole

UFM pono

Kiʻi paʻa ʻole

Hoʻokahi kiʻi paʻa ʻole me ka Memory Initialization

Kiʻi i hoʻopaʻa ʻole ʻia (me ka maʻiʻo hoʻomanaʻo ma-chip i hoʻomaka mua ʻia)

Hoʻokahi kiʻi i hoʻopaʻa ʻia me ka Memory Initialization Kiʻi hoʻopaʻa ʻia (me ka maʻiʻo hoʻomanaʻo ma-chip i hoʻomaka mua ʻia)

Hoʻokahi kiʻi paʻa

UFM pono

Kiʻi Paʻi

Pono ʻoe e hoʻohana i ka On-chip Flash IP core e komo i ka hoʻomanaʻo uila ma MAX 10 FPGA. Hiki iā ʻoe ke hoʻopili koke i ka On-chip Flash IP i ka polokalamu Quartus Prime. Hoʻohana ka Nios V soft core processor i ka Platform Designer interconnects e kamaʻilio me ka On-chip Flash IP.
Kiʻi 32. Ka pilina ma waena o On-chip Flash IP a me Nios V Processor

Nānā:

E hōʻoia i ka pili ʻana o ke awa o On-chip Flash csr i ka Nios V processor data_manager e hiki ai i ka mea hana ke hoʻomalu i ke kākau ʻana a me ka holoi ʻana i nā hana.
Hiki i ka On-chip Flash IP core ke komo i nā ʻāpana uila ʻelima - UFM0, UFM1, CFM0, CFM1, a me CFM2.
ʻIke nui e pili ana i nā ʻāpana UFM a me CFM.: · Manaʻo ʻia nā ʻāpana CFM no ka mālama ʻana i ka ʻikepili (bitstream) (*.pof).
· Hiki ke mālama ʻia nā ʻikepili o ka mea hoʻohana ma nā ʻāpana UFM a hūnā ʻia paha, inā koho ʻia nā hoʻonohonoho kūpono i ka mea hana Platform Designer.
· ʻAʻohe ʻāpana UFM1 kekahi mau mea hana. Hiki iā ʻoe ke kuhikuhi i ka papa: UFM a me CFM Sector Size no nā ʻāpana i loaʻa i kēlā me kēia mea MAX 10 FPGA.

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 57

4. Nios V ka hoʻoponopono hoʻoponopono a me ka Booting Solutions 726952 | 2025.07.16

· Hiki iā ʻoe ke hoʻonohonoho i ka CFM2 ma ke ʻano he UFM maʻemaʻe ma ke koho ʻana i ke ʻano hoʻonohonoho hoʻonohonoho kiʻi hoʻokahi Uncompressed Image.
· Hiki iā ʻoe ke hoʻonohonoho i ka CFM2 a me CFM1 ma ke ʻano he UFM maʻemaʻe ma ke koho ʻana i ke ʻano hoʻonohonoho hoʻonohonoho kiʻi hoʻokahi Uncompressed Image.
· He ʻokoʻa ka nui o kēlā me kēia māhele me nā polokalamu MAX 10 FPGA i koho ʻia.

Papa 36.

UFM a me CFM ka nui
Hōʻike kēia papa i nā ana o ka UFM a me CFM arrays.

Mea lako

Nā ʻaoʻao no kēlā me kēia ʻāpana

UFM1 UFM0 CFM2 CFM1 CFM0

Nui ʻAoʻao (Kbit)

Mea hoʻohana kiʻekiʻe loa
Nui Memo Flash (Kbit) (3)

Huina hoʻonohonoho hoʻomanaʻo nui (Kbit)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

Nui OCRAM (Kbit)
108 189 378 549 675 1260 1638

ʻIke pili · MAX 10 FPGA Configuration User Guide · Altera MAX 10 User Flash Memory User Guide

4.5.2. Hoʻokō ʻo Nios V Processor Application-In-Place mai UFM

He kūpono ka Execute-In-Place mai UFM no nā polokalamu kaʻina hana Nios V e koi ana i ka hoʻohana ʻana i ka hoʻomanaʻo ma luna o ka chip. Hana ʻia ka hana alt_load() ma ke ʻano he mini boot copier e kope i nā ʻāpana ʻikepili (.rodata, .rwdata, a i ʻole .exceptions) mai ka hoʻomanaʻo boot a hiki i ka RAM ma muli o nā hoʻonohonoho BSP. ʻO ka ʻāpana code (.text),
He ʻāpana heluhelu wale nō ia, e noho ana ma ka ʻāpana hoʻomanaʻo ʻo MAX 10 On-chip Flash. Hoʻemi kēia hoʻonohonoho i ka hoʻohana ʻana i ka RAM akā hiki ke kaupalena i ka hana hoʻokō code no ka mea ʻoi aku ka lohi o ke komo ʻana i ka hoʻomanaʻo uila ma mua o ka RAM on-chip.

Hoʻolālā ʻia ka noi ʻōnaehana Nios V i ka ʻāpana UFM. Kuhi ʻia nā vector hoʻihoʻi hou ʻana o ka kaʻina Nios V i ka helu kumu UFM e hoʻokō i ke code mai ka UFM ma hope o ka hoʻoponopono ʻana o ka ʻōnaehana.

Inā ʻoe e hoʻohana nei i ka debug kumu-level e debug i kāu noi, pono ʻoe e hoʻohana i kahi ʻāpana haʻihaʻi. ʻO kēia no ka mea ʻaʻole kākoʻo ka UFM i ke komo ʻana i ka hoʻomanaʻo maʻamau, pono ia no ka hoʻopau ʻana i ka breakpoint palupalu.

Nānā:

ʻAʻole hiki iā ʻoe ke holoi a kākau paha i ka UFM i ka wā e hana ana i ka hoʻokō-i-wahi ma ka MAX 10. E hoʻololi i ke ala kope kope inā pono ʻoe e holoi a kākau paha i ka UFM.

(3) ʻO ke kumukūʻai hiki ke loaʻa, e hilinaʻi ana i ke ʻano hoʻonohonoho āu e koho ai.

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 58

Hoʻouna Manaʻo

4. Nios V ka hoʻoponopono hoʻoponopono a me ka Booting Solutions 726952 | 2025.07.16

Kiʻi 33. Nios V Processor Application XIP mai UFM

Mea Hana 10 Max

.POF
Nios V Lako .SOF
Nios V lako polokalamu .HEX

Mea Papahana Quartus

Ma luna o ka pahu uila

CFM

Nios V Lako

UFM

Pūnaehana Nios V

Hoʻonohonoho Kūloko

On-Chip Flash IP

FPGA Logic
Nios V Mea Hana

Ma-Chip RAM

Kuwaho

RAM

EMIF

4.5.2.1. Kahe Hoʻolālā Lako Paʻa
Hōʻike ka ʻāpana aʻe i kahi kaʻina hana no ke kūkulu ʻana i kahi ʻōnaehana bootable no kahi noi kaʻina hana Nios V mai On-Chip Flash. ʻO ka exampUa kūkulu ʻia ka mea ma lalo me ka hoʻohana ʻana i ka hāmeʻa MAX 10.
Nā hoʻonohonoho ʻāpana IP
1. E hana i kāu papahana kaʻina hana Nios V me ka hoʻohana ʻana iā Quartus Prime a me Platform Designer. 2. E hōʻoia i ka hoʻohui ʻia ʻana o RAM waho a i ʻole On-Chip Memory (OCRAM) i kāu Platform
Pūnaehana hoʻolālā.

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 59

4. Nios V ka hoʻoponopono hoʻoponopono a me ka Booting Solutions 726952 | 2025.07.16
Kiʻi 34. ExampʻO nā pilina IP ma ka mea hoʻolālā Platform no ka hoʻopaʻa ʻana iā Nios V mai OnChip Flash (UFM)

3. Ma ka On-Chip Flash IP parameter hoʻoponopono, e hoʻonoho i ka Configuration Mode i kekahi o kēia mau mea, e like me kāu makemake hoʻolālā: · Kiʻi Kiʻi ʻole i hoʻopaʻa ʻole ʻia · Kiʻi Paʻa ʻole Hoʻokahi · Kiʻi ʻAʻole i hoʻopaʻa ʻia me ka hoʻomaka ʻana o ka hoʻomanaʻo · Kiʻi i hoʻopaʻa ʻia me ka hoʻomaka ʻana o ka hoʻomanaʻo.
No ka ʻike hou aku e pili ana i nā kiʻi paʻi pālua, e nānā i ka MAX 10 FPGA Configuration User Guide – Remote System Upgrade.

Nānā:

Pono ʻoe e hāʻawi iā Hidden Access i kēlā me kēia wahi CFM ma ka On-Chip Flash IP.

Kiʻi 35. Ke koho ʻana i ke ʻano o ka hoʻonohonoho ʻana ma ka On-Chip Flash Parameter Editor

Nā ʻōkuhi IP Flash On-Chip - Hoʻomaka UFM Hiki iā ʻoe ke koho i kekahi o kēia mau ala e like me kāu makemake:

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 60

Hoʻouna Manaʻo

4. Nios V ka hoʻoponopono hoʻoponopono a me ka Booting Solutions 726952 | 2025.07.16

Nānā:

ʻO nā ʻanuʻu ma nā mokuna hope aʻe (Software Design Flow and Programming) pili i ke koho āu e hana ai ma aneʻi.

· Kaʻina 1: Hoʻomaka i ka ʻikepili UFM i ka SOF i ka wā o ka hōʻuluʻulu ʻana
Hoʻokomo ʻo Quartus Prime i ka ʻikepili hoʻomaka UFM i ka SOF i ka wā o ka hōʻuluʻulu ʻana. Pono ka hoʻopili hou ʻana o SOF inā loaʻa nā loli i ka ʻikepili UFM.
1. E nānā i ka Initialize flash maʻiʻo a me ka Enable non-default initialization file.

Kiʻi 36. Hoʻomaka i nā ʻike Flash a hoʻā i ka hoʻomaka ʻole paʻamau File

2. E wehewehe i ke ala o ka .hex i hanaia file (mai ke kauoha elf2hex) i ka mea hoʻohana i hana hex a i ʻole mif file.
Helu 37. Hookui i ka .hex File Alanui

· Hana 2: Hoʻohui i ka ʻikepili UFM me kahi SOF i hui pū ʻia i ka wā o ka hana POF
Hoʻohui ʻia ka ʻikepili UFM me ka SOF i hōʻuluʻulu ʻia i ka wā e hoʻohuli ai i ka polokalamu files. ʻAʻole pono ʻoe e hoʻopili hou i ka SOF, ʻoiai inā hoʻololi ka ʻikepili UFM. I ka hoʻomohala ʻana, ʻaʻole pono ʻoe e hoʻohui hou iā SOF files no nā hoʻololi i ka noi. Paipai ʻo Altera i kēia ala no nā mea hoʻomohala noi.
1. Wehe i ka hoʻomaka ʻana i ka ʻike flash..
Kiʻi 38. E hoʻomaka i ka ʻike Flash me ka hoʻomaka mua ʻole File

E hoʻonohonoho hou i nā ʻōkuhi ʻAgent no ke kaʻina hana Nios V e hoʻokō-ma-wahi
1. Ma ka mea hoʻoponopono hoʻoponopono kaʻina hana Nios V, hoʻonoho i ka Reset Agent i On-Chip Flash.
Kiʻi 39. Nā ʻōnaehana hoʻoponopono hoʻoponopono kaʻina hana Nios V me ka Reset Agent i hoʻonohonoho ʻia i On-Chip Flash

2. Kaomi i ka Generate HDL ke ʻike ʻia ka pahu kamaʻilio Generation. 3. E wehewehe i ka puka file nā koho hanauna a kaomi Generate.

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 61

4. Nios V ka hoʻoponopono hoʻoponopono a me ka Booting Solutions 726952 | 2025.07.16
Quartus Prime Software Settings 1. In the Quartus Prime software, click Assignments Device Device and Pin
Options Configuration. Set the Configuration mode according to the setting in On-Chip Flash IP. Figure 40. Configuration Mode Selection in Quartus Prime Software

2. Kaomi iā OK no ka haʻalele ʻana i ka pukaaniani koho Device a Pin,
3. Kaomi iā OK e haʻalele i ka puka makani Device.
4. Click Processing Start Compilation to compile your project and generate the .sof file.

Nānā:

Inā ʻokoʻa ka hoʻonohonoho hoʻonohonoho hoʻonohonoho ʻana i ka polokalamu Quartus Prime a me Platform Designer parameter hoʻoponopono, hāʻule ka papahana Quartus Prime me kēia memo hewa.

Kiʻi 41.

Haʻihaʻi memo no nā ʻano hoʻonohonoho hoʻonohonoho ʻokoʻa Hapa (14740): ʻAʻole kūlike ke ʻano hoʻonohonoho ma ka atom "q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block" ʻaʻole i kūlike me ka hoʻonohonoho papahana. Hoʻohou a hana hou i ka ʻōnaehana Qsys e kūlike i ka hoʻonohonoho papahana.

ʻIke pili i ka MAX 10 FPGA Configuration User Guide

4.5.2.2. Kahe hoʻolālā polokalamu
Hāʻawi kēia ʻāpana i ke kahe hoʻolālā e hana a kūkulu i ka papahana polokalamu polokalamu polokalamu Nios V. No ka hōʻoia ʻana i ka holo ʻana o ke kūkulu ʻana, paipai ʻia ʻoe e hana i kahi lāʻau papa kuhikuhi like i kāu papahana hoʻolālā. Hoʻokumu ʻia ke kahe hoʻolālā polokalamu ma luna o kēia lāʻau papa kuhikuhi.
No ka hana ʻana i ka lāʻau papa kuhikuhi papahana papahana, e hahai i kēia mau ʻanuʻu: 1. Ma kāu waihona papahana hoʻolālā, hana i kahi waihona i kapa ʻia ʻo software. 2. I loko o ka waihona lako polokalamu, hana i ʻelua waihona i kapa ʻia ʻo hal_app a me hal_bsp.
Kiʻi 42. Laau Papa kuhikuhi papahana papahana

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 62

Hoʻouna Manaʻo

4. Nios V ka hoʻoponopono hoʻoponopono a me ka Booting Solutions 726952 | 2025.07.16
Ke hana ʻana i ka papahana BSP noi
No ka hoʻomaka ʻana i ka Lunahooponopono BSP, e hahai i kēia mau ʻanuʻu: 1. E hoʻokomo i ka Nios V Command Shell. 2. E kāhea i ka Lunahooponopono BSP me ke kauoha niosv-bsp-editor. 3. Ma ka Lunahooponopono BSP, kaomi File BSP hou e hoʻomaka i kāu papahana BSP. 4. E hoʻonohonoho i kēia mau hoʻonohonoho:
· ʻIke SOPC File inoa: E hoʻolako i ka SOPCINFO file (.sopcinfo). · Ka inoa CPU: E koho i ke kaʻina hana Nios V. · Pūnaehana hana: E koho i ka ʻōnaehana hana o ka ʻōnaehana Nios V. · Manaʻo: Haʻalele ma ke ʻano he paʻamau. · Papa kuhikuhi kuhikuhi BSP: E koho i ke ala papa kuhikuhi o ka papahana BSP. Hiki iā ʻoe
kau mua ia ma /software/hal_bsp ma ka hoʻohana ʻana i nā wahi paʻamau. · Nā hoʻonohonoho BSP File inoa: Kākau i ka inoa o ka BSP Settings File. · Nā palapala Tcl hou: Hāʻawi i kahi palapala BSP Tcl ma o ka hiki ʻana iā Enable Additional Tcl script. 5. Kaomi iā OK.
Kiʻi 43. E hoʻonohonoho i ka BSP hou

Ka hoʻonohonoho ʻana i ka Lunahooponopono BSP a me ka hoʻokumu ʻana i ka papahana BSP
You can define the processor’s exception vector either in On-Chip Memory (OCRAM) or On-Chip Flash based on your design preference. Setting the exception vector memory to OCRAM/External RAM is recommended to make the interrupt processing faster. 1. Go to Main Settings Advanced hal.linker. 2. If you select On-Chip Flash as exception vector,
a. Enable the following settings:

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 63

4. Nios V ka hoʻoponopono hoʻoponopono a me ka Booting Solutions 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Figure 44. Advanced.hal.linker Settings

b. Click on the Linker Script tab in the BSP Editor. c. Set the .exceptions and .text regions in the Linker Section Name to
On-Chip Flash. d. Set the rest of the regions in the Linker Section Name list to the On-Chip
Memory (OCRAM) or external RAM.
Figure 45. Linker Region Settings (Exception Vector Memory: On-Chip Flash)

3. If you select OCRAM/External RAM as exception vector, a. Enable the following settings: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Figure 46. Linker Region Settings (Exception Vector Memory: OCRAM/External RAM)

b. Click on the Linker Script tab in the BSP Editor.
c. Set the.text regions in the Linker Section Name to On-Chip Flash.
d. Set the rest of the regions in the Linker Section Name list to the On-Chip Memory (OCRAM) or external RAM.

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 64

Hoʻouna Manaʻo

4. Nios V ka hoʻoponopono hoʻoponopono a me ka Booting Solutions 726952 | 2025.07.16
Figure 47. Linker Region Settings (Exception Vector Memory: OCRAM)
4. Click Generate to generate the BSP project. Generating the User Application Project File 1. Navigate to the software/hal_app folder and create your application source
code. 2. Launch the Nios V Command Shell. 3. Execute the command below to generate the application CMakeLists.txt.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/<user application>
Building the User Application Project You can choose to build the user application project using Ashling RiscFree IDE for Altera FPGAs or through the command line interface (CLI). If you prefer using CLI, you can build the user application using the following command: cmake -G “Unix Makefiles” -B software/hal_app/build -S software/hal_app make -C software/hal_app/build
The application (.elf) file is created in software/hal_app/build folder. Generating the HEX File You must generate a .hex file from your application .elf file, so you can create a .pof file suitable for programming the devices. 1. Launch the Nios V Command Shell. 2. For Nios V processor application boot from On-Chip Flash, use the following
command line to convert the ELF to HEX for your application. This command creates the user application (onchip_flash.hex) file. elf2hex software/hal_app/build/<user_application>.elf -o onchip_flash.hex
-b <base address of On-Chip Flash UFM region> -w 8 -e <end address of On-Chip Flash UFM region> 3. Recompile the hardware design if you check Initialize memory content option in On-Chip Flash IP (Method 1). This is to include the software data (.HEX) in the SOF file.

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 65

4. Nios V ka hoʻoponopono hoʻoponopono a me ka Booting Solutions 726952 | 2025.07.16
4.5.2.3. Programming 1. In Quartus Prime, click File Hoʻololi Papahana Files. 2. Under Output programming file, choose Programmer Object File (.pof) as Programming file type. 3. Set Mode to Internal Configuration.
Figure 48. Convert Programming File Nā hoʻonohonoho
4. Click Options/Boot info…, the MAX 10 Device Options window appears. 5. Based on the Initialize flash content settings in the On-chip Flash IP, perform
one of the following steps: · If Initialize flash content is checked (Method 1), the UFM initialization data
was included in the SOF duringQuartus Prime compilation. — Select Page_0 for UFM source: option. Click OK and proceed to the
next. Figure 49. Setting Page_0 for UFM Source if Initialize Flash Content is Checked

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 66

Hoʻouna Manaʻo

4. Nios V ka hoʻoponopono hoʻoponopono a me ka Booting Solutions 726952 | 2025.07.16
· If Initialize flash content is not checked (Method 2), choose Load memory file for the UFM source option. Browse to the generated On-chip Flash HEX file (onchip_flash.hex) in the File path: and click OK. This step adds UFM data separately to the SOF file during the programming file hoohuli ana.
Figure 50. Setting Load Memory File for UFM Source if Initialize Flash Content is Not Checked

6. In the Convert Programming File dialog box, at the Input files to convert section, click Add File… and point to the generated Quartus Prime .sof file.
Figure 51. Input Files to Convert in Convert Programming Files for Single Image Mode

7. Click Generate to create the .pof file. 8. Program the .pof file into your MAX 10 device. 9. Power cycle your hardware.

4.5.3. Nios V Processor Application Copied from UFM to RAM using Boot Copier

Altera recommends this solution for MAX 10 FPGA Nios V processor system designs where multiple iterations of application software development and high system performance are required. The boot copier is located within the UFM at an offset that is the same address as the reset vector. The Nios V application is located next to the boot copier.

For this boot option, the Nios V processor starts executing the boot copier upon system reset to copy the application from the UFM sector to the OCRAM or external RAM. Once copying is complete, the Nios V processor transfers the program control over to the application.

Nānā:

The applied boot copier is the same as the Bootloader via GSFI.

Hoʻouna Manaʻo

Nios® V Hoʻokomo ʻia i ka Papa Hana Hana Hana Hana 67

4. Nios V ka hoʻoponopono hoʻoponopono a me ka Booting Solutions 726952 | 2025.07.16

Figure 52. Nios V Application Copied from UFM to RAM using Boot Copier

Mea Hana 10 Max

.POF
Nios V Lako .SOF
Nios V lako polokalamu .HEX
Bootloader .SREC

Mea Papahana Quartus

RAM waho
Pūnaehana Nios V

Ma luna o ka pahu uila

CFM

Nios V Hardwa

Palapala / Punawai

altera Nios V Embedded Processor [pdf] Ke alakaʻi hoʻohana
Nios V, Nios V-m, Nios V-g, Nios V-c, Nios V Embedded Processor, Nios V, Embedded Processor, Processor

Nā kuhikuhi

Palapala Hoʻohana

altera Nios V Embedded Processor

Nā kikoʻī

Nios V Processor Hardware System Design

Nios V Processor Software System Design

Nios V Processor Configuration and Booting Solutions

Palapala / Punawai

Nā kuhikuhi

Waiho i kahi manaʻo

Hoʻopau i ka pane