altera Nios V iegultā procesora lietotāja rokasgrāmata

About the Nios® V Embedded Processor
1.1. Altera® FPGA un iegultie procesoriview
Altera FPGA ierīces var ieviest loģiku, kas darbojas kā pilnvērtīgs mikroprocesors, vienlaikus nodrošinot daudzas iespējas.
Svarīga atšķirība starp diskrētajiem mikroprocesoriem un Altera FPGA ir tā, ka Altera FPGA struktūrai, ieslēdzoties, nav loģikas. Nios® V procesors ir intelektuālā īpašuma (IP) procesors, kas balstīts uz RISC-V specifikāciju. Pirms programmatūras palaišanas Nios V procesora sistēmā, Altera FPGA ierīce ir jākonfigurē ar aparatūras dizainu, kas satur Nios V procesoru. Nios V procesoru var novietot jebkurā vietā Altera FPGA, atkarībā no dizaina prasībām.

Lai jūsu Altera® FPGA IP bāzes iegultā sistēma darbotos kā diskrēta mikroprocesora sistēma, jūsu sistēmā jāiekļauj: · AJTAG saskarne Altera FPGA konfigurācijas, aparatūras un programmatūras atbalstam
atkļūdošana · Ieslēgšanas Altera FPGA konfigurācijas mehānisms
Ja jūsu sistēmai ir šīs iespējas, varat sākt pilnveidot savu dizainu, izmantojot iepriekš pārbaudītu aparatūras dizainu, kas ielādēts Altera FPGA. Izmantojot Altera FPGA, varat arī ātri modificēt savu dizainu, lai risinātu problēmas vai pievienotu jaunu funkcionalitāti. Šos jaunos aparatūras dizainus varat viegli pārbaudīt, pārkonfigurējot Altera FPGA, izmantojot savas sistēmas JTAG saskarne.
DžTAG saskarne atbalsta aparatūras un programmatūras izstrādi. Izmantojot J, varat veikt šādus uzdevumusTAG saskarne: · Konfigurēt Altera FPGA · Lejupielādēt un atkļūdot programmatūru · Sazināties ar Altera FPGA, izmantojot UART līdzīgu saskarni (JTAG UART
terminālis) · aparatūras atkļūdošana (ar iegulto Signal Tap loģisko analizatoru) · zibatmiņas programmēšana
Pēc Altera FPGA konfigurēšanas ar Nios V procesora dizainu, programmatūras izstrādes plūsma ir līdzīga diskrētu mikrokontrolleru dizainu plūsmai.

Saistītā informācija · AN 985: Nios V procesora pamācība
Īsa pamācība par vienkāršas Nios V procesora sistēmas izveidi un lietojumprogrammas Hello World palaišanu.
© Altera Corporation. Altera, Altera logotips, “a” logotips un citas Altera preču zīmes ir Altera Corporation preču zīmes. Altera patur tiesības jebkurā laikā bez iepriekšēja brīdinājuma veikt izmaiņas jebkuros produktos un pakalpojumos. Altera neuzņemas nekādu atbildību vai saistības, kas izriet no šeit aprakstītās informācijas, produkta vai pakalpojuma lietošanas vai lietošanas, izņemot gadījumus, kad Altera ir skaidri rakstiski vienojusies. Altera klientiem ieteicams iegūt jaunāko ierīces specifikāciju versiju, pirms paļaujas uz jebkādu publicētu informāciju un pirms produktu vai pakalpojumu pasūtīšanas. *Citi nosaukumi un zīmoli var tikt uzskatīti par citu personu īpašumiem.

1. Par iegulto procesoru Nios® V 726952 | 2025.07.16
· Nios V procesora uzziņu rokasgrāmata. Sniedz informāciju par Nios V procesora veiktspējas kritērijiem, procesora arhitektūru, programmēšanas modeli un kodola ieviešanu.
· Iegulto perifērijas ierīču IP lietotāja rokasgrāmata · Nios V procesora programmatūras izstrādātāja rokasgrāmata

Apraksta Nios V procesora programmatūras izstrādes vidi, pieejamos rīkus un programmatūras izveides procesu, kas darbotos Nios V procesorā. · Ashling* RiscFree* integrētās izstrādes vides (IDE) Altera FPGA lietotāja rokasgrāmata Apraksta RiscFree* integrētās izstrādes vidi (IDE) Altera FPGA Arm* bāzes HPS un Nios V kodola procesoriem. · Nios V procesora Altera FPGA IP laidiena piezīmes
1.2. Quartus® Prime programmatūras atbalsts
Nios V procesora būvēšanas plūsma Quartus® Prime Pro Edition programmatūrai un Quartus Prime Standard Edition programmatūrai atšķiras. Plašāku informāciju par atšķirībām skatiet AN 980: Nios V procesora Quartus Prime programmatūras atbalsts.
Saistītā informācija AN 980: Nios V procesors Quartus Prime programmatūras atbalsts
1.3. Nios V procesora licencēšana
Katram Nios V procesora variantam ir sava licences atslēga. Kad esat ieguvis licences atslēgu, varat izmantot vienu un to pašu licences atslēgu visiem Nios V procesora projektiem līdz derīguma termiņa beigām. Nios V procesora Altera FPGA IP licences varat iegādāties bez maksas.
Nios V procesora licences atslēgu saraksts ir pieejams Altera FPGA pašapkalpošanās licencēšanas centrā. Noklikšķiniet uz cilnes Reģistrēties novērtēšanai vai bezmaksas licencei un atlasiet atbilstošās opcijas, lai veiktu pieprasījumu.
1. attēls. Altera FPGA pašapkalpošanās licencēšanas centrs

Ar licences atslēgām jūs varat:
Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 7

1. Par iegulto procesoru Nios® V 726952 | 2025.07.16
· Ieviest Nios V procesoru savā sistēmā. · Simulēt Nios V procesora sistēmas darbību. · Pārbaudīt konstrukcijas funkcionalitāti, piemēram, izmēru un ātrumu. · Ģenerēt ierīces programmēšanu. files. · Programmēt ierīci un pārbaudīt konstrukciju aparatūrā.
Jums nav nepieciešama licence, lai izstrādātu programmatūru Ashling* RiscFree* IDE Altera FPGA vajadzībām.
Saistītā informācija · Altera FPGA pašapkalpošanās licencēšanas centrs
Lai iegūtu papildinformāciju par Nios V procesora Altera FPGA IP licences atslēgu iegūšanu. · Altera FPGA programmatūras instalēšana un licencēšana. Lai iegūtu papildinformāciju par Altera FPGA programmatūras licencēšanu un fiksētas licences un tīkla licences servera iestatīšanu.
1.4. Iegulto sistēmu projektēšana
Šajā attēlā redzama vienkāršota Nios V procesora sistēmas projektēšanas plūsma, kas ietver gan aparatūras, gan programmatūras izstrādi.

Nios® V iegulto procesoru projektēšanas rokasgrāmata 8

Sūtīt atsauksmes

1. Par iegulto procesoru Nios® V 726952 | 2025.07.16

2. attēls.

Nios V procesora sistēmas projektēšanas plūsma
Sistēmas koncepcija

Analizēt sistēmas prasības

Nios® V
Procesora kodoli un standarta komponenti

Definēt un ģenerēt sistēmu
Platformas dizainers

Aparatūras plūsma: Intel Quartus Prime projekta integrēšana un kompilēšana

Programmatūras plūsma: Nios V priekšlikuma programmatūras izstrāde un izveide

Aparatūras plūsma: Lejupielādēt FPGA dizainu
uz mērķa dēli

Programmatūras plūsma: Nios V procesora programmatūras testēšana un atkļūdošana

Programmatūra neatbilst specifikācijām?
Jā
Aparatūra Nē Atbilst specifikācijām? Jā
Sistēma pabeigta

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 9

726952 | 2025.07.16 Sūtīt atsauksmes

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru

3. attēls.

Šī diagramma ilustrē tipisku Nios V procesora aparatūras dizainu. Nios V procesora sistēmas aparatūras projektēšanas plūsma

Sākt

Nios V serdeņi un standarta komponenti

Izmantojiet platformas dizaineru, lai izstrādātu Nios V balstītu sistēmu
Platformas dizainera dizaina ģenerēšana

Integrēt platformas dizainera sistēmu ar Intel Quartus Prime projektu
Piešķiriet tapu atrašanās vietas, laika prasības un citus dizaina ierobežojumus
Kompilējiet aparatūru mērķa ierīcei programmā Intel Quartus Prime

Gatavs lejupielādei
2.1. Nios V procesora sistēmas dizaina izveide, izmantojot Platform Designer
Quartus Prime programmatūra ietver Platform Designer sistēmas integrācijas rīku, kas vienkāršo Nios V procesora IP kodola un citu IP definēšanu un integrēšanu Altera FPGA sistēmas dizainā. Platform Designer automātiski izveido savienojumu loģiku no norādītās augsta līmeņa savienojamības. Savstarpējo savienojumu automatizācija novērš laikietilpīgo sistēmas līmeņa HDL savienojumu norādīšanas uzdevumu.
© Altera Corporation. Altera, Altera logotips, “a” logotips un citas Altera preču zīmes ir Altera Corporation preču zīmes. Altera patur tiesības jebkurā laikā bez iepriekšēja brīdinājuma veikt izmaiņas jebkuros produktos un pakalpojumos. Altera neuzņemas nekādu atbildību vai saistības, kas izriet no šeit aprakstītās informācijas, produkta vai pakalpojuma lietošanas vai lietošanas, izņemot gadījumus, kad Altera ir skaidri rakstiski vienojusies. Altera klientiem ieteicams iegūt jaunāko ierīces specifikāciju versiju, pirms paļaujas uz jebkādu publicētu informāciju un pirms produktu vai pakalpojumu pasūtīšanas. *Citi nosaukumi un zīmoli var tikt uzskatīti par citu personu īpašumiem.

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru
726952 | 2025.07.16

Pēc sistēmas aparatūras prasību analīzes jūs izmantojat Quartus Prime, lai norādītu Nios V procesora kodolu, atmiņu un citus komponentus, kas nepieciešami jūsu sistēmai. Platform Designer automātiski ģenerē savienojumu loģiku, lai integrētu komponentus aparatūras sistēmā.

2.1.1. Nios V procesora Altera FPGA IP instances izveide

You can instantiate any of the processor IP cores in Platform Designer IP Catalog Processors and Peripherals Embedded Processors.

Katra procesora IP kodols atbalsta dažādas konfigurācijas iespējas, pamatojoties uz tā unikālo arhitektūru. Jūs varat definēt šīs konfigurācijas, lai tās labāk atbilstu jūsu dizaina vajadzībām.

1. tabula.

Konfigurācijas opcijas dažādos pamatvariantos

Konfigurācijas opcijas

Nios V/c procesors

Nios V/m procesors

Atkļūdošanas lietošana Atiestatīšanas pieprasījums

—

Slazdi, izņēmumi un pārtraukumi

CPU arhitektūra

ECC

Kešatmiņas, perifērijas reģioni un TCM

—

Pielāgotas instrukcijas

—

Lokstepa

—

Nios V/g procesors

2.1.1.1. Nios V/c kompaktā mikrokontrollera Altera FPGA IP instances izveide 4. attēls. Nios V/c kompaktais mikrokontrolleris Altera FPGA IP

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 11

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru
726952 | 2025.07.16

2.1.1.1.1. Cilne CPU arhitektūra

2. tabula.

CPU arhitektūras cilne

Funkcija

Apraksts

Iespējot Avalon® saskarni Iespējo Avalon saskarni instrukciju pārvaldniekam un datu pārvaldniekam. Ja šī opcija ir atspējota, sistēma izmanto AXI4-Lite saskarni.

Mhartid KSA vērtība

· Nederīga IP opcija. · Neizmantojiet mhartid CSR vērtību Nios V/c procesorā.

2.1.1.1.2. Izmantojiet atiestatīšanas pieprasījuma cilni

3. tabula.

Izmantojiet atiestatīšanas pieprasījuma cilnes parametru

Izmantojiet atiestatīšanas pieprasījuma cilni

Apraksts

Pievienot atiestatīšanas pieprasījuma saskarni

· Iespējojiet šo opciju, lai atvērtu lokālās atiestatīšanas portus, kur lokālais vedējs to var izmantot, lai aktivizētu Nios V procesora atiestatīšanu, neietekmējot citus Nios V procesora sistēmas komponentus.
· Atiestatīšanas saskarne sastāv no ieejas atiestatīšanas pieprasījuma signāla un izejas apstiprināšanas signāla.
· Jūs varat pieprasīt Nios V procesora kodola atiestatīšanu, aktivizējot resetreq signālu.
· Signālam resetreq jāpaliek aktivizētam, līdz procesors aktivizē apstiprināšanas signālu. Ja signāls nepaliek aktivizēts, procesors var nonākt nedeterministiskā stāvoklī.
· Nios V procesors atbild, ka atiestatīšana ir veiksmīga, apstiprinot apstiprinājuma signālu.
Pēc procesora veiksmīgas atiestatīšanas apstiprinājuma signāla apstiprināšana var notikt vairākas reizes periodiski, līdz tiek deaktivizēts resetreq signāls.

2.1.1.1.3. Cilne “Trapi, izņēmumi un pārtraukumi”

4. tabula.

Cilnes “Traps”, “Exceptions” un “Interrupts” parametri

Slazdi, izņēmumi un pārtraukumi

Apraksts

Atiestatīt aģentu

Atiestatīt nobīdi

Piezīme:

Platform Designer piedāvā opciju “Absolute” (Absolūtā), kas ļauj norādīt absolūto adresi sadaļā “Reset Offset” (Atiestatīšanas nobīde). Izmantojiet šo opciju, ja atmiņa, kurā tiek glabāts atiestatīšanas vektors, atrodas ārpus procesora sistēmas un apakšsistēmām.

Nios® V iegulto procesoru projektēšanas rokasgrāmata 12

Sūtīt atsauksmes

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru
726952 | 2025.07.16

2.1.1.1.4. ECC cilne

5. tabula.

ECC cilne

ECC

Iespējot kļūdu noteikšanu un statusa ziņošanu

Apraksts
· Iespējojiet šo opciju, lai lietotu ECC funkciju Nios V procesora iekšējiem RAM blokiem. · ECC funkcijas nosaka līdz 2 bitu kļūdas un reaģē, pamatojoties uz šādu uzvedību:
— Ja tā ir labojama 1 bita kļūda, procesors turpina darboties pēc kļūdas labošanas procesora cauruļvadā. Tomēr korekcija netiek atspoguļota avota atmiņās.
— Ja kļūda nav labojama, procesors turpina darboties, to neizlabojot procesora cauruļvadā un avota atmiņās, kas var izraisīt procesora nonākšanu nedeterministiskā stāvoklī.

2.1.1.2. Nios V/m mikrokontrollera Altera FPGA IP instances izveide 5. attēls. Nios V/m mikrokontrolleris Altera FPGA IP

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 13

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru
726952 | 2025.07.16

2.1.1.2.1. Atkļūdošanas cilne

6. tabula.

Atkļūdošanas cilnes parametri

Atkļūdošanas cilne

Apraksts

Iespējot atkļūdošanu
Iespējot atiestatīšanu no atkļūdošanas moduļa

· Iespējojiet šo opciju, lai pievienotu JTAG mērķa savienojuma modulis Nios V procesoram. · JTAG mērķa savienojuma modulis ļauj izveidot savienojumu ar Nios V procesoru, izmantojot
JTAG FPGA saskarnes pieslēgvietas. · Savienojums nodrošina šādas pamatiespējas:
— Ieslēgt un apturēt Nios V procesoru — Pārbaudīt un rediģēt reģistrus un atmiņu. — Lejupielādēt Nios V lietojumprogrammu .elf formātā. file procesora atmiņā izpildes laikā, izmantojot
niosv lejupielāde. — Atkļūdot lietojumprogrammu, kas darbojas Nios V procesorā · Savienojiet dm_agent portu ar procesora instrukciju un datu kopni. Pārliecinieties, vai abu kopņu bāzes adreses ir vienādas.
· Iespējojiet šo opciju, lai atklātu dbg_reset_out un ndm_reset_in portus. · JTAG atkļūdotājs vai komanda niosv-download -r aktivizē dbg_reset_out, kas
ļauj Nios V procesoram atiestatīt sistēmas perifērijas ierīces, kas izveido savienojumu ar šo portu. · Jums ir jāpievieno dbg_reset_out saskarne pie ndm_reset_in, nevis reset.
saskarne, lai aktivizētu procesora kodola un taimera moduļa atiestatīšanu. Lai novērstu nenoteiktu darbību, nedrīkst savienot dbg_reset_out saskarni ar atiestatīšanas saskarni.

2.1.1.2.2. Izmantojiet atiestatīšanas pieprasījuma cilni

7. tabula.

Izmantojiet atiestatīšanas pieprasījuma cilnes parametru

Izmantojiet atiestatīšanas pieprasījuma cilni

Apraksts

Pievienot atiestatīšanas pieprasījuma saskarni

· Iespējojiet šo opciju, lai atvērtu lokālās atiestatīšanas portus, kur lokālais vedējs to var izmantot, lai aktivizētu Nios V procesora atiestatīšanu, neietekmējot citus Nios V procesora sistēmas komponentus.
· Atiestatīšanas saskarne sastāv no ieejas atiestatīšanas pieprasījuma signāla un izejas apstiprināšanas signāla.
· Jūs varat pieprasīt Nios V procesora kodola atiestatīšanu, aktivizējot resetreq signālu.
· Signālam resetreq jāpaliek aktivizētam, līdz procesors aktivizē apstiprināšanas signālu. Ja signāls nepaliek aktivizēts, procesors var nonākt nedeterministiskā stāvoklī.
· Signāla resetreq apstiprināšana atkļūdošanas režīmā neietekmē procesora stāvokli.
· Nios V procesors atbild, ka atiestatīšana ir veiksmīga, apstiprinot apstiprinājuma signālu.
Pēc procesora veiksmīgas atiestatīšanas apstiprinājuma signāla apstiprināšana var notikt vairākas reizes periodiski, līdz tiek deaktivizēts resetreq signāls.

2.1.1.2.3. Cilne “Trapi, izņēmumi un pārtraukumi”

8. tabula.

Cilne “Slazdi, izņēmumi un pārtraukumi”

Apraksts

Atiestatīt aģentu

Atiestatīt nobīdes pārtraukuma režīmu

· Norāda atiestatīšanas vektora nobīdi attiecībā pret izvēlētā atiestatīšanas aģenta bāzes adresi. · Platform Designer automātiski nodrošina atiestatīšanas nobīdes noklusējuma vērtību.
Norādiet pārtraukumu kontrollera veidu — tiešo vai vektorēto. Piezīme. Nios V/m procesors bez cauruļvada neatbalsta vektorētus pārtraukumus.
Tāpēc izvairieties no vektorētā pārtraukuma režīma izmantošanas, ja procesors darbojas bezcauruļvada režīmā.

Nios® V iegulto procesoru projektēšanas rokasgrāmata 14

Sūtīt atsauksmes

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru
726952 | 2025.07.16

Piezīme:

2.1.1.2.4. CPU arhitektūra

9. tabula.

CPU arhitektūras cilnes parametri

CPU arhitektūra

Apraksts

Iespējot cauruļvadu procesorā

· Iespējojiet šo opciju, lai izveidotu cauruļvada Nios V/m procesora instanci. — IPC ir augstāks, taču tas nozīmē lielāku loģisko laukumu un zemāku Fmax frekvenci.
· Atspējojiet šo opciju, lai izveidotu necauruļvada Nios V/m procesora instanci. — Tam ir līdzīga kodola veiktspēja kā Nios V/c procesoram. — Atbalsta atkļūdošanas un pārtraukumu iespējas — Mazāka loģiskā platība un augstāka Fmax frekvence par zemāka IPC cenu.

Iespējot Avalon saskarni

Iespējo Avalon saskarni instrukciju pārvaldniekam un datu pārvaldniekam. Ja šī opcija ir atspējota, sistēma izmanto AXI4-Lite saskarni.

Mhartid KSA vērtība

· Hart ID reģistra (mhartid) vērtība pēc noklusējuma ir 0. · Piešķiriet vērtību no 0 līdz 4094. · Saderīgs ar Altera FPGA Avalon Mutex Core HAL API.

Saistītā informācija Iegultās perifērijas ierīces IP lietotāja rokasgrāmata — Intel FPGA Avalon® Mutex Core

2.1.1.2.5. ECC cilne
10. tabula. ECC cilne
ECC iespējo kļūdu noteikšanu un statusa ziņošanu

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 15

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru
726952 | 2025.07.16
2.1.1.3. Nios V/g vispārējas nozīmes procesora Altera FPGA IP instances izveide
6. attēls. Nios V/g universālais procesors Altera FPGA IP – 1. daļa

7. attēls.

Nios V/g vispārējas nozīmes procesors Altera FPGA IP — 2. daļa (izslēdziet kodola līmeņa pārtraukuma kontrollera iespējošanu)

Nios® V iegulto procesoru projektēšanas rokasgrāmata 16

Sūtīt atsauksmes

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru
726952 | 2025.07.16

8. attēls.

Nios V/g vispārējas nozīmes procesors Altera FPGA IP — 2. daļa (ieslēdziet kodola līmeņa pārtraukuma kontrollera iespējošanu)

9. attēls. Nios V/g universālais procesors Altera FPGA IP – 3. daļa

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 17

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru
726952 | 2025.07.16
10. attēls. Nios V/g universālais procesors Altera FPGA IP – 4. daļa

2.1.1.3.1. CPU arhitektūra

11. tabula. CPU arhitektūras parametri

CPU arhitektūras cilne Iespējot peldošā komata vienību

Apraksts Iespējojiet šo opciju, lai procesora kodolā pievienotu peldošā komata vienību (“F” paplašinājums).

Iespējot filiāles paredzēšanu

Iespējot statisko atzarojuma paredzēšanu (atpakaļejoši ņemts un uz priekšu neņemts) atzarojuma instrukcijām.

Mhartid KSA vērtība

· Hart ID reģistra (mhartid) vērtība pēc noklusējuma ir 0. · Piešķiriet vērtību no 0 līdz 4094. · Saderīgs ar Altera FPGA Avalon Mutex Core HAL API.

Atspējot FSQRT un FDIV instrukcijas FPU

· Noņemt peldošā komata kvadrātsaknes (FSQRT) un peldošā komata dalīšanas (FDIV) operācijas FPU.
· Izpildes laikā abām instrukcijām lietot programmatūras emulāciju.

Saistītā informācija Iegultās perifērijas ierīces IP lietotāja rokasgrāmata — Intel FPGA Avalon® Mutex Core

Nios® V iegulto procesoru projektēšanas rokasgrāmata 18

Sūtīt atsauksmes

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru
726952 | 2025.07.16

2.1.1.3.2. Atkļūdošanas cilne

12. tabula. Cilnes Atkļūdošana parametri

Atkļūdošanas cilne

Apraksts

Iespējot atkļūdošanu
Iespējot atiestatīšanu no atkļūdošanas moduļa

2.1.1.3.3. Cilne “Lockstep” 13. tabula. Cilne “Lockstep”
Parametri Iespējot bloķēšanas soli Noklusējuma taimauta periods Iespējot paplašināto atiestatīšanu Saskarne

Apraksts · Iespējo divkodolu Lockstep sistēmu. · Programmējama taimauta noklusējuma vērtība atiestatīšanas izejas brīdī (no 0 līdz 255). · Iespējo papildu paplašināto atiestatīšanas saskarni paplašinātai atiestatīšanas vadībai. · Ja šī funkcija ir atspējota, fRSmartComp ievieš pamata atiestatīšanas vadību.

2.1.1.3.4. Izmantojiet atiestatīšanas pieprasījuma cilni

14. tabula. Izmantot atiestatīšanas pieprasījuma cilnes parametru

Izmantojiet atiestatīšanas pieprasījuma cilni

Apraksts

Pievienot atiestatīšanas pieprasījuma saskarni

· Iespējojiet šo opciju, lai atvērtu lokālās atiestatīšanas portus, kur lokālais vedējs to var izmantot, lai aktivizētu Nios V procesora atiestatīšanu, neietekmējot citus Nios V procesora sistēmas komponentus.
· Atiestatīšanas saskarne sastāv no ieejas atiestatīšanas pieprasījuma signāla un izejas apstiprināšanas signāla.
· Jūs varat pieprasīt Nios V procesora kodola atiestatīšanu, aktivizējot resetreq signālu.
· Signālam resetreq jāpaliek aktivizētam, līdz procesors aktivizē apstiprināšanas signālu. Ja signāls nepaliek aktivizēts, procesors var nonākt nedeterministiskā stāvoklī.
· Signāla resetreq apstiprināšana atkļūdošanas režīmā neietekmē procesora stāvokli.
· Nios V procesors atbild, ka atiestatīšana ir veiksmīga, apstiprinot apstiprinājuma signālu.
Pēc procesora veiksmīgas atiestatīšanas apstiprinājuma signāla apstiprināšana var notikt vairākas reizes periodiski, līdz tiek deaktivizēts resetreq signāls.

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 19

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru
726952 | 2025.07.16

2.1.1.3.5. Cilne “Trapi, izņēmumi un pārtraukumi”

15. tabula.

Cilne “Slazdi, izņēmumi un pārtraukumi”, ja ir izslēgta opcija “Iespējot pamata līmeņa pārtraukumu kontrolleri”

Cilne “Slazdi, izņēmumi un pārtraukumi”
Atiestatīt aģentu

Apraksts
Atmiņa, kurā atrodas atiestatīšanas vektors (Nios V procesora atiestatīšanas adrese), kur atrodas atiestatīšanas kods.
Kā atiestatīšanas aģentu varat izvēlēties jebkuru atmiņas moduli, kas ir pievienots Nios V procesora instrukciju meistaram un ko atbalsta Nios V procesora sāknēšanas plūsma.

Atiestatīt nobīdi

Iespējot pamata līmeņa pārtraukumu kontrolieri (CLIC)

· Iespējot CLIC, lai atbalstītu preventīvos pārtraukumus un konfigurējamu pārtraukumu aktivizēšanas nosacījumu.
· Ja šī opcija ir iespējota, varat konfigurēt platformas pārtraukumu skaitu, iestatīt aktivizēšanas nosacījumus un dažus pārtraukumus norādīt kā preventīvus.

Pārtraukuma režīma ēnu reģistrs Files

Norādiet pārtraukumu veidus kā tiešus vai vektorētus. Iespējojiet ēnu reģistru, lai samazinātu konteksta pārslēgšanu pārtraukuma laikā.

16. tabula.

Slazdi, izņēmumi un pārtraukumi, kad ir ieslēgta opcija “Iespējot pamata līmeņa pārtraukumu kontrolieri”

Slazdi, izņēmumi un pārtraukumi

Apraksti

Atiestatīt aģentu
Atiestatīt nobīdi
Iespējot pamata līmeņa pārtraukumu kontrolieri (CLIC)

Atmiņa, kurā atrodas atiestatīšanas vektors (Nios V procesora atiestatīšanas adrese), kur atrodas atiestatīšanas kods.
Kā atiestatīšanas aģentu varat izvēlēties jebkuru atmiņas moduli, kas ir pievienots Nios V procesora instrukciju meistaram un ko atbalsta Nios V procesora sāknēšanas plūsma.
· Norāda atiestatīšanas vektora nobīdi attiecībā pret izvēlētā atiestatīšanas aģenta bāzes adresi. · Platform Designer automātiski nodrošina atiestatīšanas nobīdes noklusējuma vērtību.
· Iespējojiet CLIC, lai atbalstītu preventīvos pārtraukumus un konfigurējamu pārtraukumu aktivizēšanas nosacījumu. · Kad šī opcija ir iespējota, varat konfigurēt platformas pārtraukumu skaitu, iestatīt aktivizēšanas nosacījumus,
un dažus no pārtraukumiem apzīmēt kā preventīvus.

Pārtraukšanas režīms

· Norādiet pārtraukumu veidus kā tiešo, vektorēto vai CLIC.

Ēnu reģistrs Files

· Iespējot ēnu reģistru, lai samazinātu konteksta pārslēgšanu pārtraukuma gadījumā.
· Piedāvā divas pieejas:
— CLIC pārtraukumu līmeņu skaits
— CLIC pārtraukumu līmeņu skaits — 1: šī opcija ir noderīga, ja vēlaties reģistru skaitu file kopijas, lai tās ietilptu precīzā M20K vai M9K bloku skaitā.
· Iespējot Nios V procesoru ēnu reģistra izmantošanai files, kas samazina konteksta pārslēgšanas izmaksas pārtraukuma gadījumā.
Lai iegūtu papildinformāciju par ēnu reģistru fileskatiet Nios V procesora uzziņu rokasgrāmatu.

Platformas pārtraukumu avotu skaits

· Norāda platformas pārtraukumu skaitu no 16 līdz 2048.
Piezīme: CLIC atbalsta līdz 2064 pārtraukumu ieejām, un pirmās 16 pārtraukumu ieejas ir savienotas arī ar pamata pārtraukumu kontrolieri.

CLIC vektoru tabulas izlīdzināšana

· Automātiski noteikts, pamatojoties uz platformas pārtraukumu avotu skaitu. · Ja izmantojat izlīdzinājumu, kas ir zem ieteicamās vērtības, CLIC palielina loģiku.
sarežģītību, pievienojot papildu summatoru vektorēšanas aprēķinu veikšanai. · Ja izmantojat izlīdzinājumu, kas ir zem ieteicamās vērtības, tas palielina
loģikas sarežģītība CLIC.
turpinājums…

Nios® V iegulto procesoru projektēšanas rokasgrāmata 20

Sūtīt atsauksmes

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru
726952 | 2025.07.16

Slazdi, izņēmumi un pārtraukumi
Pārtraukumu līmeņu skaits
Pārtraukumu prioritāšu skaits katrā līmenī
Konfigurējama pārtraukuma polaritāte Atbalsta malas izraisītus pārtraukumus

Apraksti
· Norāda pārtraukumu līmeņu skaitu ar papildu 0 līmeni lietojumprogrammas kodam. Augstāka līmeņa pārtraukumi var pārtraukt (apturēt) darbojošos apstrādātāju zemāka līmeņa pārtraukumam.
· Ja pārtraukumiem ir tikai nulles pārtraukumu līmeņi kā vienīgās opcijas, lietojumprogrammas kods vienmēr atrodas zemākajā līmenī — 0. Piezīme. Pārtraukuma līmeņa un prioritātes konfigurācija izpildes laikā tiek veikta vienā 8 bitu reģistrā. Ja pārtraukumu līmeņu skaits ir 256, pārtraukuma prioritāti nav iespējams konfigurēt izpildes laikā. Pretējā gadījumā maksimālais konfigurējamo prioritāšu skaits ir 256 / (pārtraukumu līmeņu skaits – 1).
· Norāda pārtraukumu prioritāšu skaitu, ko CLIC izmanto, lai noteiktu secību, kādā tiek izsaukti nepārtraucoši pārtraukumu apstrādātāji. Piezīme: Izvēlētā pārtraukuma līmeņa un izvēlētās pārtraukuma prioritātes bināro vērtību konkatenācijai jābūt mazākai par 8 bitiem.
· Ļauj konfigurēt pārtraukuma polaritāti izpildes laikā. · Noklusējuma polaritāte ir pozitīva polaritāte.
· Ļauj konfigurēt pārtraukuma aktivizēšanas nosacījumu izpildes laikā, t. i., augsta līmeņa aktivizēšanu vai pozitīvas malas aktivizēšanu (kad pārtraukuma polaritāte ir pozitīva konfigurējamā pārtraukuma polaritātē).
· Noklusējuma aktivizēšanas nosacījums ir līmeņa aktivizēts pārtraukums.

Piezīme:

Saistītā informācija Nios® V procesora uzziņu rokasgrāmata

2.1.1.3.6. Atmiņas konfigurāciju cilne

17. tabula. Atmiņas konfigurācijas cilnes parametri

Kategorija

Atmiņas konfigurācijas cilne

Apraksts

Kešatmiņas

Datu kešatmiņas lielums

· Norāda datu kešatmiņas lielumu. · Derīgie lielumi ir no 0 kilobaitiem (KB) līdz 16 KB. · Izslēdz datu kešatmiņu, ja lielums ir 0 KB.

Instrukciju kešatmiņas lielums

· Norāda instrukciju kešatmiņas izmēru. · Derīgie izmēri ir no 0 KB līdz 16 KB. · Izslēdziet instrukciju kešatmiņu, ja izmērs ir 0 KB.

Perifērais A un B reģions

Izmērs

· Norāda perifērijas reģiona izmēru.
· Derīgie izmēri ir no 64 KB līdz 2 gigabaitiem (GB) vai Nav. Izvēloties Nav, perifērijas reģions tiek atspējots.

Bāzes adrese

· Norāda perifērijas reģiona bāzes adresi pēc izmēra izvēles.
Visas adreses perifērijas reģionā nodrošina kešatmiņā nesaglabājamas datu piekļuves.
· Perifērijas reģiona bāzes adresei jābūt saskaņotai ar perifērijas reģiona izmēru.

Cieši saistītas atmiņas

Izmērs

· Norāda cieši savienotās atmiņas izmēru. — Derīgie izmēri ir no 0 MB līdz 512 MB.

Bāzes adreses inicializācija File

· Norāda cieši savienotās atmiņas bāzes adresi. · Norāda inicializāciju. file cieši saistītai atmiņai.

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 21

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru
726952 | 2025.07.16

Piezīme:

Nios V procesora sistēmā ar iespējotu kešatmiņu sistēmas perifērijas ierīces jānovieto perifērijas reģionā. Perifērijas reģionus var izmantot, lai definētu kešatmiņā nesaglabājamu transakciju tādām perifērijas ierīcēm kā UART, PIO, DMA un citām.

2.1.1.3.7. ECC cilne

18. tabula. ECC cilne
ECC iespējo kļūdu noteikšanu un statusa ziņošanu
Iespējot viena bita korekciju

Apraksts
· Iespējojiet šo opciju, lai lietotu ECC funkciju Nios V procesora iekšējiem RAM blokiem. · ECC funkcijas nosaka līdz 2 bitu kļūdas un reaģē, pamatojoties uz šādu uzvedību:
— Ja tā ir labojama viena bita kļūda un opcija “Iespējot viena bita korekciju” ir izslēgta, procesors turpina darboties pēc kļūdas labošanas procesora cauruļvadā. Tomēr korekcija netiek atspoguļota avota atmiņās.
— Ja tā ir labojama viena bita kļūda un ir ieslēgta opcija “Iespējot viena bita korekciju”, procesors turpina darboties pēc kļūdas labošanas procesora cauruļvadā un avota atmiņās.
— Ja tā ir neizlabojama kļūda, procesors aptur savu darbību.
Iespējot viena bita korekciju iegultajos atmiņas blokos kodolā.

2.1.1.3.8. Pielāgotu instrukciju cilne

Piezīme:

Šī cilne ir pieejama tikai Nios V/g procesora kodolam.

Pielāgota instrukcija Nios V pielāgota instrukcija aparatūras saskarnes tabula
Nios V pielāgotās instrukciju programmatūras makro tabula

Apraksts
· Nios V procesors izmanto šo tabulu, lai definētu savas pielāgotās instrukciju pārvaldnieka saskarnes.
· Definētās pielāgoto instrukciju pārvaldnieka saskarnes ir unikāli kodētas ar Opcode (CUSTOM0-3) un 3 funct7[6:4] bitiem.
· Jūs varat definēt līdz pat 32 atsevišķām pielāgotu instrukciju pārvaldnieka saskarnēm.
· Nios V procesors izmanto šo tabulu, lai definētu pielāgotas instrukciju programmatūras kodējumus definētām pielāgotām instrukciju pārvaldnieka saskarnēm.
· Katram definētajam pielāgotās instrukcijas programmatūras kodējumam Opcode (CUSTOM0-3) un 3 funct7[6:4] kodējuma bitiem ir jākorelē ar definēto pielāgotās instrukcijas pārvaldnieka saskarnes kodējumu pielāgotās instrukcijas aparatūras saskarnes tabulā.
· Varat izmantot funkcijas funct7[6:4], funct7[3:0] un funct3[2:0], lai definētu papildu kodējumu dotajai pielāgotajai instrukcijai vai norādītu kā X, kas jānodod kā papildu instrukcijas argumenti.
· Nios V procesors nodrošina definētas pielāgotas instrukciju programmatūras kodējumus kā ģenerētus C makro failā system.h un ievēro R tipa RISC-V instrukciju formātu.
· Mnemoniku var izmantot, lai definētu pielāgotus nosaukumus: — Ģenerētajiem C makro failā system.h.
— Ģenerētā GDB atkļūdošanas mnemonika failā custom_instruction_debug.xml.

Saistītā informācija
AN 977: Nios V procesora pielāgota instrukcija. Plašāku informāciju par pielāgotajām instrukcijām, kas ļauj pielāgot Nios® V procesoru konkrētas lietojumprogrammas vajadzībām, skatiet sadaļā “Pielāgotas instrukcijas”.

Nios® V iegulto procesoru projektēšanas rokasgrāmata 22

Sūtīt atsauksmes

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru 726952 | 2025.07.16
2.1.2. Sistēmas komponentu dizaina definēšana
Izmantojiet platformas dizaineru, lai definētu Nios V procesora sistēmas aparatūras raksturlielumus un pievienotu vēlamās sastāvdaļas. Šajā diagrammā ir parādīts Nios V procesora sistēmas pamata dizains ar šādām sastāvdaļām: · Nios V procesora kodols · Atmiņa mikroshēmā · JTAG UART · Intervāla taimeris (pēc izvēles)(1)
Kad Platform Designer sistēmai tiek pievienota jauna iebūvētā atmiņa, veiciet sistēmas informācijas sinhronizāciju, lai atiestatīšanas laikā atspoguļotu pievienotās atmiņas komponentes. Varat arī iespējot automātisko sinhronizāciju Platform Designer, lai automātiski atspoguļotu jaunākās komponentu izmaiņas.
11. attēls. PiemampNios V procesora savienojums ar citām perifērijas ierīcēm Platform Designer programmā

(1) Jums ir iespēja izmantot Nios V iekšējā taimera funkcijas, lai aizstātu ārējo intervāla taimeri Platform Designer.

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 23

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru
726952 | 2025.07.16
Jums arī jādefinē operāciju piespraudes, lai eksportētu kā kanālu savā Platform Designer sistēmā. Piemēram,ampPiemēram, pareiza FPGA sistēmas darbības pieslēgvietu saraksts ir definēts tālāk, bet ne tikai:
· Pulkstenis
· Atiestatīt
· I/O signāli
2.1.3. Bāzes adrešu un pārtraukumu pieprasījumu prioritāšu norādīšana
Lai norādītu, kā projektēšanā pievienotās komponentes mijiedarbojas, veidojot sistēmu, jums jāpiešķir bāzes adreses katram aģenta komponentam un jāpiešķir pārtraukuma pieprasījuma (IRQ) prioritātes J komponentam.TAG UART un intervāla taimeris. Platform Designer nodrošina komandu — Piešķirt bāzes adreses —, kas automātiski piešķir atbilstošas bāzes adreses visiem sistēmas komponentiem. Tomēr jūs varat pielāgot bāzes adreses atbilstoši savām vajadzībām.
Tālāk ir sniegtas dažas vadlīnijas bāzes adrešu piešķiršanai:
· Nios V procesora kodolam ir 32 bitu adreses diapazons. Lai piekļūtu aģenta komponentiem, to bāzes adresei jābūt diapazonā no 0x00000000 līdz 0xFFFFFFFF.
· Nios V programmas izmanto simboliskas konstantes, lai atsauktos uz adresēm. Nav jāizvēlas adrešu vērtības, kuras ir viegli atcerēties.
· Adrešu vērtības, kas atšķir komponentus tikai ar viena bita adreses atšķirību, rada efektīvāku aparatūru. Nav nepieciešams saspiest visas bāzes adreses mazākajā iespējamajā adrešu diapazonā, jo saspiešana var radīt mazāk efektīvu aparatūru.
· Platform Designer nemēģina izlīdzināt atsevišķus atmiņas komponentus nepārtrauktā atmiņas diapazonā. Piemēram,ampPiemēram, ja vēlaties, lai vairākus mikroshēmā iebūvētos atmiņas komponentus varētu adresēt kā vienu nepārtrauktu atmiņas diapazonu, jums ir skaidri jāpiešķir bāzes adreses.
Platform Designer nodrošina arī automatizācijas komandu — Piešķirt pārtraukumu numurus, kas savieno IRQ signālus, lai iegūtu derīgus aparatūras rezultātus. Tomēr efektīvai IRQ piešķiršanai ir nepieciešama izpratne par kopējo sistēmas reakcijas uzvedību. Platform Designer nevar izdarīt pamatotus minējumus par labāko IRQ piešķiršanu.
Zemākajai IRQ vērtībai ir visaugstākā prioritāte. Ideālā sistēmā Altera iesaka, lai taimera komponentam būtu visaugstākā prioritāte IRQ, t. i., zemākā vērtība, lai saglabātu sistēmas pulksteņa tikšķēšanas precizitāti.
Dažos gadījumos augstāku prioritāti var piešķirt reāllaika perifērijas ierīcēm (piemēram, video kontrolieriem), kam nepieciešams lielāks pārtraukumu ātrums nekā taimera komponentiem.
Saistītā informācija
Quartus Prime Pro Edition lietotāja rokasgrāmata: Papildinformācija par sistēmas izveidi, izmantojot Platform Designer.

Nios® V iegulto procesoru projektēšanas rokasgrāmata 24

Sūtīt atsauksmes

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru 726952 | 2025.07.16
2.2. Platform Designer System integrēšana Quartus Prime projektā
Pēc Nios V sistēmas dizaina ģenerēšanas Platform Designer programmā veiciet šādus uzdevumus, lai integrētu Nios V sistēmas moduli Quartus Prime FPGA dizaina projektā. · Izveidojiet Nios V sistēmas moduļa instanci Quartus Prime projektā · Savienot signālus no Nios V sistēmas moduļa ar citiem signāliem FPGA loģikā · Piešķirt fizisko pieslēgvietu atrašanās vietu · Ierobežot FPGA dizainu
2.2.1. Nios V procesora sistēmas moduļa instances izveide Quartus Prime projektā
Platform Designer ģenerē sistēmas moduļa dizaina entītiju, kuru var izveidot Quartus Prime platformā. Sistēmas moduļa izveides veids ir atkarīgs no kopējā Quartus Prime projekta dizaina ievades metodes. Piemēram,ampPiemēram, ja dizaina ievadei izmantojāt Verilog HDL, izveidojiet Verilog sistēmas moduļa instanci. Ja dizaina ievadei vēlaties izmantot blokshēmas metodi, izveidojiet sistēmas moduļa simbola .bdf instanci. file.
2.2.2. Signālu pievienošana un fizisko kontaktu atrašanās vietu piešķiršana
Lai savienotu savu Altera FPGA dizainu ar plates līmeņa dizainu, veiciet šādus uzdevumus: · Nosakiet augstākā līmeņa file jūsu dizainam un signāliem, lai izveidotu savienojumu ar ārējo Altera
FPGA ierīces pieslēgvietas. · Izprotiet, kuras pieslēgvietas jāpievieno, izmantojot plates līmeņa projektēšanas lietotāja rokasgrāmatu vai
shēmas. · Piešķiriet signālus augstākā līmeņa dizainā jūsu Altera FPGA ierīces portiem ar pieslēgvietām
uzdevumu rīki.
Jūsu Platform Designer sistēma var būt augstākā līmeņa dizains. Tomēr Altera FPGA var iekļaut arī papildu loģiku atbilstoši jūsu vajadzībām un tādējādi ievieš pielāgotu augstākā līmeņa dizainu. fileAugstākā līmeņa file savieno Nios V procesora sistēmas moduļa signālus ar citu Altera FPGA dizaina loģiku.
Saistītā informācija Quartus Prime Pro Edition lietotāja rokasgrāmata: Dizaina ierobežojumi
2.2.3. Altera FPGA dizaina ierobežošana
Pareiza Altera FPGA sistēmas konstrukcija ietver konstrukcijas ierobežojumus, lai nodrošinātu, ka konstrukcija atbilst laika slēgšanas un citām loģikas ierobežojumu prasībām. Jums ir jāierobežo savs Altera FPGA dizains, lai tas atbilstu šīm prasībām, izmantojot rīkus, kas pieejami Quartus Prime programmatūrā vai trešo pušu EDA pakalpojumu sniedzējos. Quartus Prime programmatūra kompilācijas fāzē izmanto nodrošinātos ierobežojumus, lai iegūtu optimālus izvietojuma rezultātus.

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 25

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru
726952 | 2025.07.16
Saistītā informācija · Quartus Prime Pro Edition lietotāja rokasgrāmata: Dizaina ierobežojumi · Trešo pušu EDA partneri · Quartus Prime Pro Edition lietotāja rokasgrāmata: Laika analizators
2.3. Nios V procesora atmiņas sistēmas projektēšana
Šajā sadaļā ir aprakstīta labākā prakse atmiņas ierīču izvēlei Platform Designer iegultajā sistēmā ar Nios V procesoru un optimālas veiktspējas sasniegšanai. Atmiņas ierīcēm ir izšķiroša nozīme iegultās sistēmas vispārējās veiktspējas uzlabošanā. Iegultās sistēmas atmiņa glabā programmas instrukcijas un datus.
2.3.1. Gaistošā atmiņa
Galvenā atšķirība atmiņas veidos ir nepastāvība. Nepastāvīgā atmiņa saglabā savu saturu tikai tad, kad atmiņas ierīcei tiek pievienota strāva. Tiklīdz strāva tiek pārtraukta, atmiņa zaudē savu saturu.
ExampGaistošās atmiņas veidi ir RAM, kešatmiņa un reģistri. Tie ir ātri atmiņas veidi, kas palielina darbības veiktspēju. Altera iesaka ielādēt un izpildīt Nios V procesora instrukcijas RAM un savienot pārī Nios V IP kodolu ar mikroshēmā iebūvēto atmiņas IP vai ārējās atmiņas saskarnes IP, lai nodrošinātu optimālu veiktspēju.
Lai uzlabotu veiktspēju, varat likvidēt papildu Platform Designer adaptācijas komponentus, saskaņojot Nios V procesora datu pārvaldnieka saskarnes veidu vai platumu ar sāknēšanas RAM. Piemēram,ampPiemēram, jūs varat konfigurēt On-Chip Memory II ar 32 bitu AXI-4 saskarni, kas atbilst Nios V datu pārvaldnieka saskarnei.
Saistītā informācija · Ārējās atmiņas saskarnes IP atbalsta centrs · Mikroshēmas atmiņa (RAM vai ROM) Altera FPGA IP · Mikroshēmas atmiņa II (RAM vai ROM) Altera FPGA IP · Nios V procesora lietojumprogrammas izpilde uz vietas no OCRAM 54. lappusē
2.3.1.1. Mikroshēmas atmiņas konfigurācija RAM vai ROM
Jūs varat konfigurēt Altera FPGA mikroshēmā iebūvētās atmiņas IP adreses kā RAM vai ROM. · RAM nodrošina lasīšanas un rakstīšanas iespējas un tai ir mainīga daba. Ja jūs esat
Ielādējot Nios V procesoru no iebūvētās RAM atmiņas, jāpārliecinās, ka sāknēšanas saturs tiek saglabāts un netiek bojāts atiestatīšanas gadījumā darbības laikā. · Ja Nios V procesors tiek ielādēts no ROM atmiņas, jebkura Nios V procesora programmatūras kļūda nevar kļūdaini pārrakstīt iebūvētās atmiņas saturu. Tādējādi tiek samazināts sāknēšanas programmatūras bojāšanas risks.
Saistītā informācija · Mikroshēmas atmiņa (RAM vai ROM) Altera FPGA IP · Mikroshēmas atmiņa II (RAM vai ROM) Altera FPGA IP · Nios V procesora lietojumprogrammas izpilde uz vietas no OCRAM 54. lappusē

Nios® V iegulto procesoru projektēšanas rokasgrāmata 26

Sūtīt atsauksmes

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru 726952 | 2025.07.16
2.3.1.2. Kešatmiņas
Kešatmiņas funkcionalitātes ieviešanai parasti tiek izmantotas mikroshēmas atmiņas to zemās latentuma dēļ. Nios V procesors izmanto mikroshēmas atmiņu instrukciju un datu kešatmiņām. Mikroshēmas atmiņas ierobežotā ietilpība parasti nav problēma kešatmiņām, jo tās parasti ir mazas.
Kešatmiņas parasti tiek izmantotas šādos apstākļos:
· Parastā atmiņa atrodas ārpus mikroshēmas, un tai ir ilgāks piekļuves laiks nekā mikroshēmā iebūvētajai atmiņai.
· Programmatūras koda veiktspējai kritiskās sadaļas var ietilpt instrukciju kešatmiņā, uzlabojot sistēmas veiktspēju.
· Veiktspējai kritiskā, visbiežāk izmantotā datu daļa var ietilpt datu kešatmiņā, uzlabojot sistēmas veiktspēju.
Kešatmiņas iespējošana Nios V procesorā izveido atmiņas hierarhiju, kas samazina atmiņas piekļuves laiku.
2.3.1.2.1. Perifērais reģions
Jebkuru iegulto perifērijas ierīču IP adresi, piemēram, UART, I2C un SPI, nedrīkst kešatmiņā saglabāt. Kešatmiņa ir ļoti ieteicama ārējām atmiņām, kurām ir ilgs piekļuves laiks, savukārt iekšējās mikroshēmas atmiņas var nebūt ieteicamas to īsā piekļuves laika dēļ. Kešatmiņā nedrīkst saglabāt nevienu iegulto perifērijas ierīču IP adresi, piemēram, UART, I2C un SPI, izņemot atmiņas. Tas ir svarīgi, jo notikumi no ārējām ierīcēm, piemēram, aģenta ierīcēm, kas atjaunina programmatūras IP adreses, netiek uztverti procesora kešatmiņā, un procesors tos savukārt nesaņem. Tā rezultātā šie notikumi var palikt nepamanīti, līdz tiek iztīrīta kešatmiņa, kas var izraisīt neparedzētu darbību jūsu sistēmā. Rezumējot, iegulto perifērijas ierīču IP adrešu atmiņā kartētais reģions nav kešatmiņā saglabājams un tam jāatrodas procesora perifērijas reģionos.
Lai iestatītu perifērijas reģionu, veiciet tālāk norādītās darbības.
1. Atveriet sistēmas adrešu karti platformas noformētājā.
2. Dodieties uz procesora instrukciju pārvaldnieka un datu pārvaldnieka adrešu karti.
3. Identificējiet savas sistēmas perifērijas ierīces un atmiņas.
12. attēls. PiemampAdrešu kartes daļa

Piezīme: Zilās bultiņas norāda uz atmiņām. 4. Grupējiet perifērijas ierīces:
a. Atmiņa kā kešatmiņā saglabājama b. Perifērijas ierīces kā kešatmiņā nesaglabājamas

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 27

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru
726952 | 2025.07.16

19. tabula. Kešatmiņā saglabājams un nekešatmiņā saglabājams reģions

Padotais

Adreses karte

Statuss

Perifērais reģions

Izmērs

Bāzes adrese

lietotāja_lietotāja_atmiņa.s1

0x0 ~ 0x3ffff

Saglabājams kešatmiņā

N/A

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Neievietojams kešatmiņā Kešatmiņā saglabājams

65536 XNUMX baiti Nav pieejams

0x40000 N/A

bootcopier_ram.s1 cpu.timer_sw_agent pastkaste.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Kešatmiņā nesaglabājams Nekešatmiņā nesaglabājams

144 baiti (minimālais izmērs ir 65536 XNUMX baiti)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

Nevar saglabāt kešatmiņā

uart.avalon_jtag_vergs

0x54088 ~ 0x5408f

Nevar saglabāt kešatmiņā

5. Izlīdziniet perifērijas reģionus ar to konkrētajiem izmēriem:
· PiemampPiemēram, ja izmērs ir 65536 0 baiti, tas atbilst 10000x0 baitiem. Tāpēc atļautajai bāzes adresei ir jābūt 10000xXNUMX daudzkārtnim.
· CPU.dm_agent izmanto bāzes adresi 0x40000, kas ir 0x10000 daudzkārtnis. Rezultātā perifērijas reģions A ar izmēru 65536 baiti un bāzes adresi 0x40000 atbilst prasībām.
· Kešatmiņā nesaglabājamo reģionu kopas bāzes adrese 0x54000 nav 0x10000 reizinājums. Tie ir jāpiešķir atkārtoti uz 0x60000 vai citu 0x10000 reizinājumu. Tādējādi perifērijas reģions B, kura izmērs ir 65536 baiti un bāzes adrese ir 0x60000, atbilst kritērijiem.

20. tabula. Kešatmiņā saglabājams un nekešatmiņā saglabājams reģions ar atkārtotu piešķiršanu

Padotais

Adreses karte

Statuss

Perifērais reģions

Izmērs

Bāzes adrese

lietotāja_lietotāja_atmiņa.s1

0x0 ~ 0x3ffff

Saglabājams kešatmiņā

N/A

cpu.dm_agent

0x40000 ~ 0x4ffff

Kešatmiņā nesaglabājami 65536 baiti

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

Saglabājams kešatmiņā

N/A

bootcopier_ram.s1 cpu.timer_sw_agent pastkaste.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Kešatmiņā nesaglabājams Nekešatmiņā nesaglabājams Nekešatmiņā nesaglabājams Nekešatmiņā saglabājams

144 baiti (minimālais izmērs ir 65536 XNUMX baiti)

0x60000

uart.avalon_jtag_vergs

0x60088 ~ 0x6008f

Nevar saglabāt kešatmiņā

2.3.1.3. Cieši saistīta atmiņa
Cieši savienotās atmiņas (TCM) tiek ieviestas, izmantojot mikroshēmas atmiņu, jo to zemā latentuma dēļ tās ir labi piemērotas uzdevumam. TCM ir atmiņas, kas ir kartētas tipiskā adrešu telpā, bet tām ir īpaša saskarne ar mikroprocesoru un tām piemīt kešatmiņas augstas veiktspējas un zemas latentuma īpašības. TCM nodrošina arī pakārtotu saskarni ārējam resursdatoram. Procesoram un ārējam resursdatoram ir vienāds atļauju līmenis TCM apstrādei.

Nios® V iegulto procesoru projektēšanas rokasgrāmata 28

Sūtīt atsauksmes

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru
726952 | 2025.07.16

Piezīme:

Kad TCM pakārtotais ports ir savienots ar ārēju resursdatoru, tas var tikt parādīts ar atšķirīgu bāzes adresi nekā procesora kodolā piešķirtā bāzes adrese. Altera iesaka abas adreses saskaņot ar vienu un to pašu vērtību.

2.3.1.4. Ārējās atmiņas saskarne (EMIF)
EMIF (ārējās atmiņas saskarne) darbojas līdzīgi SRAM (statiskā brīvpiekļuves atmiņa), taču tā ir dinamiska un tās satura uzturēšanai nepieciešama periodiska atsvaidzināšana. Dinamiskās atmiņas šūnas EMIF ir daudz mazākas nekā statiskās atmiņas šūnas SRAM, kā rezultātā atmiņas ierīces ir ietilpīgākas un lētākas.
Papildus atsvaidzināšanas prasībai, EMIF ir īpašas saskarnes prasības, kas bieži vien prasa specializētu kontrollera aparatūru. Atšķirībā no SRAM, kurai ir fiksēts adrešu līniju kopums, EMIF organizē savu atmiņas vietu bankās, rindās un kolonnās. Pārslēgšanās starp bankām un rindām rada zināmu slodzi, tāpēc, lai efektīvi izmantotu EMIF, ir rūpīgi jāsakārto atmiņas piekļuves. EMIF arī multipleksē rindu un kolonnu adreses pa tām pašām adrešu līnijām, samazinot noteiktam EMIF izmēram nepieciešamo pieslēgvietu skaitu.
Ātrdarbīgākas EMIF versijas, piemēram, DDR, DDR2, DDR3, DDR4 un DDR5, nosaka stingras signāla integritātes prasības, kas jāņem vērā PCB dizaineriem.
EMIF ierīces ir vienas no izmaksu ziņā efektīvākajām un ietilpīgākajām operatīvās atmiņas (RAM) ierīcēm, padarot tās par populāru izvēli. EMIF saskarnes galvenā sastāvdaļa ir EMIF IP, kas pārvalda uzdevumus, kas saistīti ar adrešu multipleksēšanu, atsvaidzināšanu un pārslēgšanos starp rindām un bankām. Šī konstrukcija ļauj pārējai sistēmai piekļūt EMIF, neizprotot tās iekšējo arhitektūru.

Saistītā informācija Ārējās atmiņas saskarnes IP atbalsta centrs

2.3.1.4.1. Adrešu diapazona paplašinātāja IP adrese
Adrešu diapazona paplašinātāja Altera FPGA IP ļauj atmiņā kartētām resursdatora saskarnēm piekļūt lielākai vai mazākai adrešu kartei, nekā atļauj to adrešu signālu platums. Adrešu diapazona paplašinātāja IP sadala adresējamo telpu vairākos atsevišķos logos, lai resursdators varētu piekļūt atbilstošajai atmiņas daļai caur logu.
Adrešu diapazona paplašinātājs neierobežo resursdatora un aģenta platumu līdz 32 bitu un 64 bitu konfigurācijai. Adrešu diapazona paplašinātāju var izmantot ar 1–64 bitu adrešu logiem.

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 29

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru
726952 | 2025.07.16

13. attēls. Adrešu diapazona paplašinātājs Altera FPGA IP
Aģenta vārda adrese

Adreses platuma paplašinātājs

Kartēšanas tabula
Vadības ports A

…

Vadības reģistrs 0 Vadības reģistrs Z-1

Paplašinātā resursdatora adrese H

Saistītā informācija
Quartus® Prime Pro Edition lietotāja rokasgrāmata: Platformas noformētājs. Plašāku informāciju skatiet tēmā Adrešu diapazona paplašinātājs Intel® FPGA IP.

2.3.1.4.2. Adrešu diapazona paplašinātāja IP izmantošana ar Nios V procesoru
32 bitu Nios V procesors var adresēt līdz 4 GB adrešu diapazona. Ja EMIF satur vairāk nekā 4 GB atmiņas, tas pārsniedz maksimāli atbalstīto adrešu diapazonu, padarot Platform Designer sistēmu kļūdainu. Lai atrisinātu šo problēmu, ir nepieciešams adrešu diapazona paplašinātāja IP, sadalot vienu EMIF adrešu telpu vairākos mazākos logos.
Altera iesaka ņemt vērā šādus parametrus.

21. tabula. Adrešu laiduma paplašinātāja parametri

Parametrs

Ieteicamie iestatījumi

Datu ceļa platums
Paplašinātā galvenā baita adreses platums

Atlasiet 32 bitus, kas atbilst 32 bitu procesoram. Atkarīgs no EMIF atmiņas lieluma.

Pakārtotā vārda adreses platums Pārraižu skaita platums

Atlasiet 2 GB vai mazāk. Atlikušais Nios V procesora adrešu diapazons ir rezervēts citām iegultajām programmatūras IP adresēm.
Sāciet ar 1 un pakāpeniski palieliniet šo vērtību, lai uzlabotu veiktspēju.

Apakšlogu skaits

Izvēlieties 1 apakšlogu, ja pievienojat EMIF Nios V procesoram kā instrukciju un datu atmiņu vai abus. Pārslēgšanās starp vairākiem apakšlogiem, kamēr Nios V procesors darbojas no EMIF, ir bīstama.

Iespējot pakārtoto ierīču vadības portu

Atspējojiet pakārtotās ierīces vadības portu, ja pievienojat EMIF Nios V procesoram kā instrukciju un/vai datu atmiņu. Tas pats attiecas uz apakšlogu skaitu.

Maksimālais gaidošo lasījumu skaits

Sāciet ar 1 un pakāpeniski palieliniet šo vērtību, lai uzlabotu veiktspēju.

Nios® V iegulto procesoru projektēšanas rokasgrāmata 30

Sūtīt atsauksmes

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru 726952 | 2025.07.16
14. attēls. Instrukciju un datu pārvaldnieka savienošana ar adreses laiduma paplašinātāju

15. attēls. Adrešu kartēšana

Ņemiet vērā, ka adreses diapazona paplašinātājs var piekļūt visai EMIF 8 GB atmiņas vietai. Tomēr, izmantojot adreses diapazona paplašinātāju, Nios V procesors var piekļūt tikai pirmajai EMIF 1 GB atmiņas vietai.

16. attēls. Vienkāršota blokshēma

Platformas dizaineru sistēma

Atlikušie 3 GB

Nios V procesora adrese

span ir paredzēts iegultajiem

NNioios sVV PProrocecsesosor r
M

mīkstās IP adreses tajā pašā sistēmā.
1 GB logs

Adrešu diapazons

Pagarinātājs

Tikai pirmais 1 GB

EMIF atmiņas ir pievienota Nios V

EMIF

procesors.

8 GB
S

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 31

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru
726952 | 2025.07.16
2.3.1.4.3. Adrešu diapazona paplašinātāja saistītāja atmiņas ierīces definēšana 1. Definējiet adreses diapazona paplašinātāju (EMIF) kā atiestatīšanas vektoru. Varat arī piešķirt Nios V procesora atiestatīšanas vektoru citām atmiņām, piemēram, OCRAM vai zibatmiņas ierīcēm.
17. attēls. Vairākas opcijas kā atiestatīšanas vektors
Tomēr plates atbalsta pakotnes (BSP) redaktors nevar automātiski reģistrēt adreses laiduma paplašinātāju (EMIF) kā derīgu atmiņu. Atkarībā no jūsu izvēles jūs redzēsiet divas dažādas situācijas, kā parādīts turpmākajos attēlos. 18. attēls. BSP kļūda, definējot adreses laiduma paplašinātāju (EMIF) kā atiestatīšanas vektoru.

Nios® V iegulto procesoru projektēšanas rokasgrāmata 32

Sūtīt atsauksmes

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru 726952 | 2025.07.16
19. attēls. Trūkstošais EMIF, definējot citas atmiņas kā atiestatīšanas vektoru

2. Adrešu diapazona paplašinātājs (EMIF) jāpievieno manuāli, izmantojot BSP saistītāja skripta cilnē opcijas Pievienot atmiņas ierīci (Add Memory Device), Pievienot saistītāja atmiņas reģionu (Add Linker Memory Region) un Pievienot saistītāja sadaļas kartējumus (Add Linker Section Mappings).
3. Izpildiet šīs darbības:
a. Nosakiet adrešu diapazona paplašinātāja adrešu diapazonu, izmantojot atmiņas karti (piemēram,ampŠajā attēlā redzamajā failā tiek izmantots adreses diapazona paplašinātāja diapazons no 0x0 līdz 0x3fff_ffff).
20. attēls. Atmiņas karte

b. Noklikšķiniet uz Pievienot atmiņas ierīci un aizpildiet, pamatojoties uz informāciju jūsu projekta atmiņas kartē: i. Ierīces nosaukums: emif_ddr4. Piezīme. Pārliecinieties, vai kopējat to pašu nosaukumu no atmiņas kartes. ii. Bāzes adrese: 0x0 iii. Izmērs: 0x40000000
c. Noklikšķiniet uz Pievienot, lai pievienotu jaunu saistītāja atmiņas reģionu:

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 33

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru
726952 | 2025.07.16

22. tabula. Saistītāja atmiņas reģiona pievienošana

Soļi

Atiestatīt vektoru

emif_ddr4

Citas atmiņas

Pievienojiet jaunu saistītā atmiņas reģionu ar nosaukumu atiestatīšana. Pievienojiet jaunu saistītā atmiņas reģionu.

· Reģiona nosaukums: atiestatīt

emif_ddr4.

· Reģiona lielums: 0x20

· Reģiona nosaukums: emif_ddr4

· Atmiņas ierīce: emif_ddr4

· Reģiona lielums: 0x40000000

· Atmiņas nobīde: 0x0

· Atmiņas ierīce: emif_ddr4

· Atmiņas nobīde: 0x0

Pievienojiet jaunu saistītāja atmiņas reģionu.

atlikušais emif_ddr4.

· Reģiona nosaukums: emif_ddr4

· Reģiona lielums: 0x3fffffe0

· Atmiņas ierīce: emif_ddr4

· Atmiņas nobīde: 0x20

21. attēls. Saistītāja reģions, definējot adreses diapazona paplašinātāju (EMIF) kā atiestatīšanas vektoru

22. attēls. Saistītāja reģions, definējot citas atmiņas kā atiestatīšanas vektoru
d. Kad emif_ddr4 ir pievienots BSP, to var atlasīt jebkurai saistītāja sadaļai.
23. attēls. Adrešu diapazona paplašinātājs (EMIF) veiksmīgi pievienots.

e. Ignorējiet brīdinājumu par atmiņas ierīces emif_ddr4 neesamību SOPC dizainā.
f. Turpiniet ģenerēt BSP.
Saistītā informācija Ievads Nios V procesora palaišanas metodēs 51. lappusē

Nios® V iegulto procesoru projektēšanas rokasgrāmata 34

Sūtīt atsauksmes

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru 726952 | 2025.07.16
2.3.2. Pastāvīgā atmiņa
Pastāvīgā atmiņa saglabā savu saturu pēc strāvas izslēgšanas, padarot to par labu izvēli informācijas glabāšanai, kas sistēmai ir jāizgūst pēc sistēmas ieslēgšanas/izslēgšanas cikla. Pastāvīgā atmiņa parasti glabā procesora sāknēšanas kodu, pastāvīgus lietojumprogrammu iestatījumus un Altera FPGA konfigurācijas datus. Lai gan pastāvīgajai atmiņai ir priekšrocībatagLai saglabātu datus pēc strāvas padeves pārtraukšanas, tā ir daudz lēnāka salīdzinājumā ar gaistošo atmiņu un bieži vien tai ir sarežģītākas rakstīšanas un dzēšanas procedūras. Pastāvīgo atmiņu parasti var garantēt dzēšanai tikai noteiktu reižu skaitu, pēc tam tā var nedarboties.
ExampPastāvīgās atmiņas veidi ietver visu veidu zibatmiņas, EPROM un EEPROM. Altera iesaka glabāt Altera FPGA bitu plūsmas un Nios V programmas attēlus nepastāvīgā atmiņā un izmantot seriālo zibatmiņu kā Nios V procesoru sāknēšanas ierīci.
Saistītā informācija
· Vispārīga seriālās zibatmiņas saskarnes Altera FPGA IP lietotāja rokasgrāmata
· Pastkastes klienta Altera FPGA IP lietotāja rokasgrāmata · MAX® 10 lietotāja zibatmiņas lietotāja rokasgrāmata: mikroshēmā iebūvēta zibatmiņa Altera FPGA IP kodols
2.4. Pulksteņu un atiestatīšanas labākā prakse
Ir svarīgi saprast, kā Nios V procesora pulksteņa un atiestatīšanas domēns mijiedarbojas ar katru perifērijas ierīci, pie kuras tas pievienojas. Vienkārša Nios V procesora sistēma sākas ar vienu pulksteņa domēnu, un tas var kļūt sarežģīti ar vairāku pulksteņu domēna sistēmu, kad ātrs pulksteņa domēns saduras ar lēnu pulksteņa domēnu. Jums jāņem vērā un jāsaprot, kā šie dažādie domēni secīgi iziet no atiestatīšanas, un jāpārliecinās, ka nerodas nekādas smalkas problēmas.
Labākai praksei Altera iesaka novietot Nios V procesoru un sāknēšanas atmiņu vienā pulksteņa domēnā. Neatlaidiet Nios V procesoru no atiestatīšanas ātrā pulksteņa domēnā, ja tas tiek sāknēts no atmiņas, kas atrodas ļoti lēnā pulksteņa domēnā, jo tas var izraisīt instrukcijas izgūšanas kļūdu. Jums var būt nepieciešama manuāla secība papildus tam, ko Platform Designer nodrošina pēc noklusējuma, un attiecīgi plānojiet atiestatīšanas topoloģiju, pamatojoties uz jūsu lietošanas gadījumu. Ja vēlaties atiestatīt sistēmu pēc tam, kad tā ir sākusies un kādu laiku darbojusies, piemērojiet tos pašus apsvērumus sistēmas atiestatīšanas secībai un inicializācijas prasībai pēc atiestatīšanas.
2.4.1. J sistēmaTAG Pulkstenis
Pulksteņa ierobežojumu norādīšana katrā Nios V procesora sistēmā ir svarīgs sistēmas projektēšanas apsvērums, un tā ir nepieciešama pareizības un deterministiskas uzvedības nodrošināšanai. Quartus Prime laika analizators veic statisku laika analīzi, lai validētu visu jūsu projekta loģikas laika veiktspēju, izmantojot nozares standarta ierobežojumu, analīzes un ziņošanas metodoloģiju.
Examp1. le. Pamata 100 MHz pulksteņa frekvence ar 50/50 darba ciklu un 16 MHz JTAG Pulkstenis
#****************************************************************** # Izveidot 100MHz pulksteni #****************************************************************** create_clock -name {clk} -period 10 [get_ports {clk}] #************************ Izveidot 16MHz JTAG Pulkstenis #************************

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 35

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] Saistītā informācija Quartus Prime Timing Analyzer pavārgrāmata
2.4.2. Atiestatīšanas pieprasījuma saskarne
Nios V procesoram ir iekļauta papildu atiestatīšanas pieprasījuma funkcija. Atiestatīšanas pieprasījuma funkcija sastāv no reset_req un reset_req_ack signāliem.
Lai iespējotu atiestatīšanas pieprasījumu platformas dizainerā: 1. Palaidiet Nios V procesora IP parametru redaktoru. 2. Iestatījumā Izmantot atiestatīšanas pieprasījumu ieslēdziet saskarni Pievienot atiestatīšanas pieprasījuma saskarni.
opciju.
24. attēls. Nios V procesora atiestatīšanas pieprasījuma iespējošana
Signāls reset_req darbojas kā pārtraukums. Kad jūs aktivizējat signālu reset_req, jūs pieprasāt atiestatīšanu kodolā. Kodols gaida, kamēr jebkura nepabeigta kopnes transakcija pabeigs savu darbību. Piemēram,ampPiemēram, ja ir gaidāma atmiņas piekļuves transakcija, kodols gaida pilnīgu atbildi. Līdzīgi kodols pieņem jebkuru gaidāmo instrukcijas atbildi, bet neizdod instrukcijas pieprasījumu pēc reset_req signāla saņemšanas.
Atiestatīšanas operācija sastāv no šādas plūsmas: 1. Pabeigt visas nepabeigtās darbības 2. Izskalot iekšējo cauruļvadu 3. Iestatīt programmas skaitītāju uz atiestatīšanas vektoru 4. Atiestatīt kodolu Visa atiestatīšanas operācija aizņem dažus pulksteņa ciklus. reset_req jāpaliek aktivizētam, līdz tiek aktivizēts reset_req_ack, kas norāda, ka kodola atiestatīšanas operācija ir veiksmīgi pabeigta. Ja tas netiek izdarīts, kodola stāvoklis nav deterministisks.

Nios® V iegulto procesoru projektēšanas rokasgrāmata 36

Sūtīt atsauksmes

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru 726952 | 2025.07.16
2.4.2.1. Tipiski lietošanas gadījumi
· Ieslēgšanas brīdī varat aktivizēt reset_req signālu, lai neļautu Nios V procesora kodolam sākt programmas izpildi no tā atiestatīšanas vektora, līdz citi FPGA resursdatori sistēmā inicializē Nios V procesora sāknēšanas atmiņu. Šajā gadījumā visa apakšsistēma var piedzīvot tīru aparatūras atiestatīšanu. Nios V procesors uz nenoteiktu laiku tiek turēts atiestatīšanas pieprasījuma stāvoklī, līdz citi FPGA resursdatori inicializē procesora sāknēšanas atmiņu.
· Sistēmā, kurā ir jāatiestata Nios V procesora kodols, netraucējot pārējās sistēmas darbību, var aktivizēt signālu reset_req, lai pilnībā apturētu kodola pašreizējo darbību un restartētu procesoru no atiestatīšanas vektora, tiklīdz sistēma atbrīvo signālu reset_req_ack.
· Ārējais resursdators var izmantot atiestatīšanas pieprasījuma saskarni, lai atvieglotu šādu uzdevumu ieviešanu:
— Apturēt pašreizējo Nios V procesora programmu.
— Ielādēt jaunu programmu Nios V procesora sāknēšanas atmiņā.
— Ļaut procesoram sākt jaunās programmas izpildi.
Altera iesaka ieviest taimauta mehānismu, lai uzraudzītu reset_req_ack signāla stāvokli. Ja Nios V procesora kodols nezināma iemesla dēļ nonāk bezgalīgā gaidīšanas stāvoklī un apstājas, reset_req_ack nevar aktivizēties bezgalīgi. Taimauta mehānisms ļauj:
· Definēt atkopšanas taimauta periodu un veikt sistēmas atkopšanu ar sistēmas līmeņa atiestatīšanu.
· Veikt aparatūras līmeņa atiestatīšanu.
2.4.3. Atiestatīt atbrīvošanas IP adresi
Uz Altera SDM balstītas ierīces izmanto paralēlu, uz sektoriem balstītu arhitektūru, kas sadala pamata auduma loģiku vairākos sektoros. Altera iesaka izmantot Reset Release Altera FPGA IP kā vienu no sākotnējām ieejām atiestatīšanas ķēdē. Uz Intel® SDM balstītas ierīces ietver Stratix® 10 un AgilexTM ierīces. Šī prasība neattiecas uz vadības bloku balstītām ierīcēm.
Saistītā informācija
AN 891: Izmantojot atiestatīšanas atbrīvošanu Altera FPGA IP
2.5. Noklusējuma aģenta piešķiršana
Platform Designer ļauj norādīt noklusējuma aģentu, kas darbojas kā kļūdu atbildes noklusējuma aģents. Jūsu norādītais noklusējuma aģents nodrošina kļūdu atbildes pakalpojumu resursdatoriem, kas mēģina veikt nedekodētu piekļuvi adrešu kartei.
Šādi scenāriji izraisa nedekodētu notikumu:
· Autobusa transakcijas drošības stāvokļa pārkāpums
· Transakciju piekļuve nedefinētam atmiņas reģionam
· Izņēmuma notikums utt.

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 37

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru
726952 | 2025.07.16

Lai apstrādātu šādus notikumus, kuros nedefinēta transakcija tiek novirzīta uz noklusējuma aģentu un pēc tam atbild Nios V procesoram ar kļūdas atbildi, jāpiešķir noklusējuma aģents.
Saistītā informācija
· Quartus Prime Pro Edition lietotāja rokasgrāmata: Platformas noformētājs. Noklusējuma aģenta noteikšana
· Quartus Prime Pro Edition lietotāja rokasgrāmata: Platform Designer. Kļūdas atbildes pakārtotais Altera FPGA IP
· Github — Qsys papildu atiestatīšanas komponenti

2.6. UART aģenta piešķiršana drukāšanai
Drukāšana ir noderīga programmatūras lietojumprogrammas atkļūdošanai, kā arī sistēmas statusa uzraudzībai. Altera iesaka izdrukāt pamatinformāciju, piemēram, startēšanas ziņojumu, kļūdas ziņojumu un programmatūras lietojumprogrammas izpildes progresu.
Izvairieties no printf() bibliotēkas funkcijas izmantošanas šādos apstākļos: · Printf() bibliotēka izraisa lietojumprogrammas apstāšanos, ja neviens resursdators nelasa izvadi.
Tas attiecas uz J.TAG Tikai UART. · Printf() bibliotēka patērē lielu programmas atmiņas apjomu.

2.6.1. J kavēšanās novēršanaTAG UART

23. tabula. Atšķirības starp tradicionālo UART un JTAG UART

UART tips Tradicionālais UART

Apraksts
Pārraida seriālos datus neatkarīgi no tā, vai ārējais resursdators klausās. Ja neviens resursdators nelasa seriālos datus, dati tiek zaudēti.

JTAG UART

Ieraksta pārraidītos datus izvades buferī un paļaujas uz ārēju resursdatoru, lai nolasītu datus no bufera, lai to iztukšotu.

DžTAG UART draiveris gaida, kad izejas buferis ir pilns. JTAG UART draiveris gaida, kamēr ārējais resursdators nolasa informāciju no izejas bufera, pirms ieraksta vairāk pārraidāmo datu. Šis process novērš pārraidāmo datu zudumu.
Tomēr, ja sistēmas atkļūdošana nav nepieciešama, piemēram, ražošanas laikā, iegultās sistēmas tiek izvietotas bez resursdatora, kas savienots ar JTAG UART. Ja sistēma ir izvēlējusies JTAG UART kā UART aģents var izraisīt sistēmas apstāšanos, jo nav pievienots ārējs resursdators.
Lai novērstu J kavēšanosTAG UART, piemērojiet šādas iespējas:

Nios® V iegulto procesoru projektēšanas rokasgrāmata 38

Sūtīt atsauksmes

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru
726952 | 2025.07.16

24. tabula. J veiktā kavēšanās novēršanaTAG UART

Iespējas
Nav UART saskarnes un draivera
Izmantojiet citu UART saskarni un draiveri
Saglabāt JTAG UART saskarne (bez draivera)

Aparatūras izstrādes laikā (platformas dizainerā)

Programmatūras izstrādes laikā (plates atbalsta pakotņu redaktorā)

Noņemt JTAG UART no sistēmas

Konfigurējiet hal.stdin, hal.stdout un hal.stderr kā Nav.

Aizstāt JTAG UART ar citām programmatūrām hal.stdin, hal.stdout un hal.stderr konfigurēšanai

UART IP

ar citu mīksto UART IP.

Saglabāt JTAG UART sistēmā

· Konfigurējiet hal.stdin, hal.stdout un hal.stderr kā None (Neviens) plates atbalsta pakotņu redaktorā.
· Atspējot JTAG UART draiveris BSP draivera cilnē.

2.7. DžTAG Signāli
Nios V procesora atkļūdošanas modulis izmanto JTAG saskarne programmatūras ELF lejupielādei un programmatūras atkļūdošanai. Atkļūdojot savu dizainu ar JTAG saskarne, JTAG Signāli TCK, TMS, TDI un TDO ir ieviesti kā daļa no projekta. Norādot JTAG Signāla ierobežojumi katrā Nios V procesora sistēmā ir svarīgs sistēmas projektēšanas apsvērums, un tie ir nepieciešami pareizības un deterministiskas uzvedības nodrošināšanai.
Altera iesaka, lai jebkura dizaina sistēmas pulksteņa frekvence būtu vismaz četras reizes lielāka par JTAG pulksteņa frekvence, lai nodrošinātu mikroshēmas instrumentācijas (OCI) kodola pareizu darbību.
Saistītā informācija · Quartus® Prime Timing Analyzer pavārgrāmata: JTAG Signāli
Lai iegūtu vairāk informācijas par DžTAG laika ierobežojumu vadlīnijas. · KDB: Kāpēc niosv lejupielāde neizdodas ar necauruļvada Nios® V/m procesoru pie
JTAG Frekvence 24MHz vai 16MHz?
2.8. Platformas dizainera sistēmas veiktspējas optimizēšana
Platform Designer nodrošina rīkus sistēmas savienojuma veiktspējas optimizēšanai Altera FPGA dizainiem.

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 39

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru
726952 | 2025.07.16
25. attēls. Optimizācijas piemērsamples

BijušaisampAttēlā redzamais piemērs parāda šādus soļus:
1. Pievieno cauruļvada tiltu, lai atvieglotu kritisko ceļu darbību, novietojot to: a. Starp instrukciju pārvaldnieku un tā aģentiem b. Starp datu pārvaldnieku un tā aģentiem
2. Lietojiet patiesi divu portu iebūvēto RAM, katru portu attiecīgi veltot instrukciju pārvaldniekam un datu pārvaldniekam.

Nios® V iegulto procesoru projektēšanas rokasgrāmata 40

Sūtīt atsauksmes

2. Nios V procesora aparatūras sistēmas projektēšana ar Quartus Prime programmatūru un platformas dizaineru 726952 | 2025.07.16
Skatiet tālāk norādītās saistītās saites, kurās ir aprakstītas pieejamo rīku izmantošanas metodes un katras ieviešanas kompromisi.
Saistītā informācija · Quartus® Prime Pro Edition lietotāja rokasgrāmata: platformas noformētājs
Plašāku informāciju skatiet tēmā Platform Designer sistēmas veiktspējas optimizēšana. · Quartus® Prime Standard Edition lietotāja rokasgrāmata: Platform Designer Plašāku informāciju skatiet tēmā Platform Designer sistēmas veiktspējas optimizēšana.

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 41

726952 | 2025.07.16 Sūtīt atsauksmes

3. Nios V procesora programmatūras sistēmas projektēšana
Šajā nodaļā ir aprakstīta Nios V procesora programmatūras izstrādes plūsma un programmatūras rīki, ko varat izmantot iegultās projektēšanas sistēmas izstrādē. Saturs kalpo kā pārskats.view pirms Nios V procesora programmatūras sistēmas izstrādes.
26. attēls. Programmatūras izstrādes plūsma
Sākt

BSP ģenerēšana platformas noformētājā, izmantojot BSP redaktoru

BSP ģenerēšana, izmantojot Nios V komandu apvalku
Ģenerēt lietojumprogrammu CMake būvējums File Izmantojot Nios V komandu apvalku

Piezīme:

Importējiet BSP un lietojumprogrammas CMake būvējumu File
Izveidojiet Nios V procesora lietojumprogrammu, izmantojot
RiscFree IDE Intel FPGA

Izveidojiet Nios V procesora lietojumprogrammu, izmantojot jebkuru
komandrindas pirmkoda redaktors, CMake un Make
komandas
Beigas

Altera iesaka programmatūras izstrādei un atkļūdošanai izmantot Altera FPGA izstrādes komplektu vai pielāgotu prototipa plati. Daudzas perifērijas ierīces un sistēmas līmeņa funkcijas ir pieejamas tikai tad, ja programmatūra darbojas uz faktiskās plates.

© Altera Corporation. Altera, Altera logotips, “a” logotips un citas Altera preču zīmes ir Altera Corporation preču zīmes. Altera patur tiesības jebkurā laikā bez iepriekšēja brīdinājuma veikt izmaiņas jebkuros produktos un pakalpojumos. Altera neuzņemas nekādu atbildību vai saistības, kas izriet no šeit aprakstītās informācijas, produkta vai pakalpojuma lietošanas vai lietošanas, izņemot gadījumus, kad Altera ir skaidri rakstiski vienojusies. Altera klientiem ieteicams iegūt jaunāko ierīces specifikāciju versiju, pirms paļaujas uz jebkādu publicētu informāciju un pirms produktu vai pakalpojumu pasūtīšanas. *Citi nosaukumi un zīmoli var tikt uzskatīti par citu personu īpašumiem.

3. Nios V procesora programmatūras sistēmas projektēšana 726952 | 2025.07.16
3.1. Nios V procesora programmatūras izstrādes plūsma
3.1.1. Valdes atbalsta paketes projekts
Nios V plates atbalsta pakotnes (BSP) projekts ir specializēta bibliotēka, kurā ir sistēmai specifisks atbalsta kods. BSP nodrošina programmatūras izpildlaika vidi, kas pielāgota vienam procesoram Nios V procesora aparatūras sistēmā.
Quartus Prime programmatūra nodrošina Nios V Board Support Package Editor un niosv-bsp utilītprogrammas rīkus, lai modificētu iestatījumus, kas kontrolē BSP darbību.
BSP ietver šādus elementus: · Aparatūras abstrakcijas slāni · Ierīču draiverus · Papildu programmatūras pakotnes · Papildu reāllaika operētājsistēmu
3.1.2. Lietojumprogrammas projekts
Nios VC/C++ lietojumprogrammas projektam ir šādas funkcijas: · Sastāv no pirmkoda kolekcijas un CMakeLists.txt faila.
— CMakeLists.txt kompilē pirmkodu un saista to ar BSP un vienu vai vairākām papildu bibliotēkām, lai izveidotu vienu .elf failu. file
· Viens no avotiem files satur funkciju main(). · Ietver kodu, kas izsauc funkcijas bibliotēkās un BSP.
Altera nodrošina niosv-app utilītprogrammas rīku Quartus Prime programmatūras utilītprogrammu rīkos, lai izveidotu lietojumprogrammas CMakeLists.txt, un RiscFree IDE Altera FPGA, lai modificētu pirmkodu Eclipse balstītā vidē.
3.2. Altera FPGA iegultie izstrādes rīki
Nios V procesors atbalsta šādus programmatūras izstrādes rīkus: · Grafiskā lietotāja saskarne (GUI) – grafiskie izstrādes rīki, kas ir pieejami
gan Windows*, gan Linux* operētājsistēmas (OS). — Nios V plates atbalsta pakotņu redaktors (Nios V BSP redaktors) — Ashling RiscFree IDE Altera FPGA · Komandrindas rīki (CLI) – izstrādes rīki, kas tiek inicializēti no Nios V komandrindas. Katrs rīks nodrošina savu dokumentāciju palīdzības veidā, kas ir pieejama no komandrindas. Atveriet Nios V komandrindu un ierakstiet šādu komandu: – palīdzēt view izvēlne Palīdzība. — Nios V Utilities Tools — File Formāta konvertēšanas rīki — Citi utilītu rīki

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 43

3. Nios V procesora programmatūras sistēmas projektēšana 726952 | 2025.07.16

25. tabula. GUI rīku un komandrindas rīku uzdevumu kopsavilkums

Uzdevums

GUI rīks

Komandrindas rīks

BSP izveide

Nios V BSP redaktors

· Quartus Prime Pro Edition programmatūrā: niosv-bsp -c -s=<.qsys file> -t= [OPCIJAS] iestatījumi.bsp
· Quartus Prime Standard Edition programmatūrā: niosv-bsp -c -s=<.sopcinfo file> -t= [OPCIJAS] iestatījumi.bsp

BSP ģenerēšana, izmantojot esošo .bsp failu file
BSP atjaunināšana

Nios V BSP redaktors Nios V BSP redaktors

niosv-bsp -g [OPCIJAS] iestatījumi.bsp niosv-bsp -u [OPCIJAS] iestatījumi.bsp

BSP pārbaude

Nios V BSP redaktors

niosv-bsp-q-E= [OPCIJAS] iestatījumi.bsp

Lietojumprogrammas izveide

–

niosv-lietotne -a= -b= -s= files direktorijs> [OPCIJAS]

Lietotāja bibliotēkas izveide

–

niosv-lietotne -l= -s= files direktorijs> -p= [OPCIJAS]

Lietojumprogrammas modificēšana Lietotāja bibliotēkas modificēšana Lietojumprogrammas izveide

RiscFree IDE Altera FPGA
RiscFree IDE Altera FPGA
RiscFree IDE Altera FPGA

Jebkurš komandrindas avota redaktors
Jebkurš komandrindas avota redaktors
· pagatavot · cmake

Lietotāja bibliotēkas veidošana

RiscFree IDE Altera FPGA

· pagatavot · cmake

Lietojumprogrammas ELF lejupielāde
.elf konvertēšana file

RiscFree IDE Altera FPGA
–

niosv lejupielāde
· elf2flash · elf2hex

Saistītā informācija
Ashling RiscFree integrētās izstrādes vides (IDE) Altera FPGA lietotāja rokasgrāmata

3.2.1. Nios V procesora plates atbalsta pakotnes redaktors
Nios V procesora BSP redaktoru var izmantot šādu uzdevumu veikšanai: · Izveidot vai modificēt Nios V procesora BSP projektu · Rediģēt iestatījumus, saistīšanas reģionus un sadaļu kartējumus · Atlasīt programmatūras pakotnes un ierīču draiverus.
BSP redaktora iespējas ietver niosv-bsp utilītu iespējas. Jebkuru BSP redaktorā izveidotu projektu var izveidot arī, izmantojot komandrindas utilītas.

Nios® V iegulto procesoru projektēšanas rokasgrāmata 44

Sūtīt atsauksmes

3. Nios V procesora programmatūras sistēmas projektēšana 726952 | 2025.07.16

Piezīme:

Informāciju par Quartus Prime Standard Edition programmatūru skatiet AN 980: Nios V procesora Quartus Prime programmatūras atbalsta rakstā, lai aktivizētu BSP redaktora grafisko lietotāja saskarni.

Lai palaistu BSP redaktoru, veiciet tālāk norādītās darbības: 1. Atveriet Platform Designer un dodieties uz File izvēlne.
a. Lai atvērtu esošu BSP iestatījumu file, noklikšķiniet uz Atvērt… b. Lai izveidotu jaunu BSP, noklikšķiniet uz Jauns BSP… 2. Atlasiet cilni BSP redaktors un norādiet atbilstošo informāciju.

27. attēls. BSP redaktora palaišana

Saistītā informācija AN 980: Nios V procesors Quartus Prime programmatūras atbalsts
3.2.2. RiscFree IDE Altera FPGA mikrokontrolleriem
RiscFree IDE Altera FPGA ir uz Eclipse balstīta IDE Nios V procesoram. Altera iesaka izstrādāt Nios V procesora programmatūru šajā IDE šādu iemeslu dēļ: · Funkcijas ir izstrādātas un pārbaudītas kā saderīgas ar Nios V.
procesora būvēšanas plūsma. · Aprīkots ar visām nepieciešamajām rīku ķēdēm un atbalsta rīkiem, kas ļauj jums
lai viegli sāktu Nios V procesora izstrādi.
Saistītā informācija Ashling RiscFree integrētās izstrādes vides (IDE) Altera FPGA lietotāja rokasgrāmata
3.2.3. Nios V utilītu rīki
Jūs varat izveidot, modificēt un veidot Nios V programmas ar komandām, kas ierakstītas komandrindā vai iegultas skriptā. Šajā sadaļā aprakstītie Nios V komandrindas rīki ir atrodami šeit. /niosv/bin direktorijs.

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 45

3. Nios V procesora programmatūras sistēmas projektēšana 726952 | 2025.07.16

26. tabula. Nios V utilītu rīki

Komandrindas rīki

Kopsavilkums

niosv-lietotne niosv-bsp niosv-lejupielāde niosv-shell niosv-stack-report

Lai ģenerētu un konfigurētu lietojumprogrammas projektu.
Lai izveidotu vai atjauninātu BSP iestatījumus file un izveidojiet BSP files. Lai lejupielādētu ELF file uz Nios® V procesoru.
Lai atvērtu Nios V komandu apvalku. Lai informētu jūs par jūsu lietojumprogrammai pieejamo .elf atmiņas apjomu steka vai kaudzes lietošanai.

3.2.4. File Formāta konvertēšanas rīki

File Pārsūtot datus no vienas utilītas uz citu, dažreiz ir nepieciešama formāta konvertēšana. file formāta konvertēšanas rīki ir pieejami
programmatūras instalēšanas direktorijs>/niosv/bin direktorijs.

27. tabula. File Formāta konvertēšanas rīki

Komandrindas rīki elf2flash elf2hex

Kopsavilkums Lai tulkotu .elf failu file uz .srec formātu zibatmiņas programmēšanai. Lai pārveidotu .elf failu file uz .hex formātu atmiņas inicializācijai.

3.2.5. Citi utilītu rīki

Veidojot uz Nios V procesora balstītu sistēmu, jums var būt nepieciešami šādi komandrindas rīki. Šos komandrindas rīkus nodrošina Intel /quartus/bin vai iegūts no
atvērtā pirmkoda rīki.

28. tabula. Citi komandrindas rīki

Komandrindas rīki

Tips

Kopsavilkums

juart-terminal

Intel nodrošināts

Lai uzraudzītu stdout un stderr un nodrošinātu ievadi Nios® V procesoram
apakšsistēma caur standarta ievades sistēmu. Šis rīks attiecas tikai uz JTAG UART IP, kad tas ir savienots ar Nios® V procesoru.

openocd

Intel nodrošināts Lai izpildītu OpenOCD.

openocd-cfg-gen

Intel nodrošināts · Lai ģenerētu OpenOCD konfigurāciju file. · Lai parādītu JTAG ķēdes ierīces indekss.

Nios® V iegulto procesoru projektēšanas rokasgrāmata 46

Sūtīt atsauksmes

726952 | 2025.07.16 Sūtīt atsauksmes
4. Nios V procesora konfigurācijas un palaišanas risinājumi
Nios V procesoru var konfigurēt tā, lai tas startētu un izpildītu programmatūru no dažādām atmiņas vietām. Sāknēšanas atmiņa ir četrkāršās seriālās perifērijas saskarnes (QSPI) zibatmiņa, mikroshēmas atmiņa (OCRAM) vai cieši savienotā atmiņa (TCM).
Saistītā informācija · Ieslēgšanas aktivizēšanas nosacījumi 193. lappusē · Ieslēgšanas aktivizētāji
Lai iegūtu papildinformāciju par ieslēgšanas aktivizētājiem.
4.1. Ievads
Nios V procesors atbalsta divu veidu sāknēšanas procesus: · Izpildīt uz vietas (XIP), izmantojot alt_load() funkciju · Programmas kopēšana RAM atmiņā, izmantojot sāknēšanas kopētāju. Nios V iegulto programmu izstrāde ir balstīta uz aparatūras abstrakcijas slāni (HAL). HAL nodrošina nelielu sāknēšanas ielādes programmu (pazīstama arī kā sāknēšanas kopētājs), kas sāknēšanas laikā kopē attiecīgās saistītāja sadaļas no sāknēšanas atmiņas uz to izpildes laika atrašanās vietu. Programmas un datu atmiņas izpildes laika atrašanās vietas var norādīt, manipulējot ar plates atbalsta pakotnes (BSP) redaktora iestatījumiem. Šajā sadaļā ir aprakstīts: · Nios V procesora sāknēšanas kopētājs, kas sāknē jūsu Nios V procesora sistēmu atbilstoši
sāknēšanas atmiņas izvēle · Nios V procesora sāknēšanas opcijas un vispārīgā plūsma · Nios V programmēšanas risinājumi izvēlētajai sāknēšanas atmiņai
4.2. Lietojumprogrammu sasaistīšana
Ģenerējot Nios V procesora projektu, BSP redaktors ģenerē divus ar saiti saistītus files: · linker.x: Saistītāja komanda file ka ģenerētā lietojumprogramma veidofile lietojumiem
lai izveidotu .elf bināro failu file. · linker.h: Satur informāciju par saistītāja atmiņas izkārtojumu. Visas saistītāja iestatījumu izmaiņas, ko veicat BSP projektā, ietekmē šo divu saistītoja saturu. files. Katrā Nios V procesora lietojumprogrammā ir šādas saistīšanas sadaļas:
© Altera Corporation. Altera, Altera logotips, “a” logotips un citas Altera preču zīmes ir Altera Corporation preču zīmes. Altera patur tiesības jebkurā laikā bez iepriekšēja brīdinājuma veikt izmaiņas jebkuros produktos un pakalpojumos. Altera neuzņemas nekādu atbildību vai saistības, kas izriet no šeit aprakstītās informācijas, produkta vai pakalpojuma lietošanas vai lietošanas, izņemot gadījumus, kad Altera ir skaidri rakstiski vienojusies. Altera klientiem ieteicams iegūt jaunāko ierīces specifikāciju versiju, pirms paļaujas uz jebkādu publicētu informāciju un pirms produktu vai pakalpojumu pasūtīšanas. *Citi nosaukumi un zīmoli var tikt uzskatīti par citu personu īpašumiem.

4. Nios V procesora konfigurācijas un palaišanas risinājumi 726952 | 2025.07.16

29. tabula. Saistītāju sadaļas

.teksts

Saistītāju sadaļas

.rodata

.rwdata

.bss

.kaudze

Apraksti Izpildāms kods. Jebkuri tikai lasāmi dati, kas tiek izmantoti programmas izpildē. Saglabā lasīšanas un rakstīšanas datus, kas tiek izmantoti programmas izpildē. Satur neinicializētus statiskus datus. Satur dinamiski piešķirtu atmiņu. Saglabā funkciju izsaukšanas parametrus un citus pagaidu datus.

.elf failam var pievienot papildu saišu sadaļas. file lai glabātu pielāgotu kodu un datus. Šīs saistītāja sadaļas tiek ievietotas nosauktajos atmiņas reģionos, kas definēti atbilstoši fiziskajām atmiņas ierīcēm un adresēm. Pēc noklusējuma BSP redaktors automātiski ģenerē šīs saistītāja sadaļas. Tomēr jūs varat kontrolēt saistītāja sadaļas konkrētai lietojumprogrammai.

4.2.1. Saistīšanas uzvedība
Šajā sadaļā ir aprakstīta BSP redaktora noklusējuma saistīšanas darbība un to, kā kontrolēt saistīšanas darbību.

4.2.1.1. Noklusējuma BSP saistīšana
BSP konfigurēšanas laikā rīki automātiski veic šādas darbības:
1. Piešķiriet atmiņas reģionu nosaukumus: Piešķiriet nosaukumu katrai sistēmas atmiņas ierīcei un pievienojiet katru nosaukumu saistītajam elementam. file kā atmiņas reģions.
2. Atrodiet lielāko atmiņu: identificējiet saistīto ierīci ar lielāko lasīšanas un rakstīšanas atmiņas reģionu. file.
3. Piešķirt saistītāja sadaļas: Ievietojiet noklusējuma saistītāja sadaļas (.text, .rodata, .rwdata, .bss, .heap un .stack) iepriekšējā solī norādītajā atmiņas reģionā.
4. Rakstiet files: Uzrakstiet linker.x un linker.h failus files.
Parasti saistītāja sadaļas piešķiršanas shēma darbojas programmatūras izstrādes procesā, jo lietojumprogramma garantēti darbosies, ja atmiņa ir pietiekami liela.
Noklusējuma saistīšanas uzvedības noteikumi ir ietverti Altera ģenerētajos Tcl skriptos bsp-set-defaults.tcl un bsp-linker-utils.tcl, kas atrodami šeit: /niosv/scripts/bsp-defaults direktorijs. Komanda niosv-bsp izsauc šos skriptus. Nemodificējiet šos skriptus tieši.

Nios® V iegulto procesoru projektēšanas rokasgrāmata 48

Sūtīt atsauksmes

4. Nios V procesora konfigurācijas un palaišanas risinājumi 726952 | 2025.07.16

4.2.1.2. Konfigurējama BSP saistīšana
Noklusējuma saistīšanas darbību var pārvaldīt BSP redaktora cilnē Saistītāja skripts. Lai manipulētu ar saistītāja skriptu, izmantojiet šādas metodes: · Pievienot atmiņas reģionu: Saistīt atmiņas reģiona nosaukumu ar fizisko atmiņas ierīci. · Pievienot sadaļas kartējumu: Saistīt sadaļas nosaukumu ar atmiņas reģionu. BSP
Redaktors ļauj jums view Atmiņas karte pirms un pēc izmaiņu veikšanas.

4.3. Nios V procesora palaišanas metodes

Ir dažas metodes, kā palaist Nios V procesoru Altera FPGA ierīcēs. Nios V procesora palaišanas metodes atšķiras atkarībā no izvēlētās zibatmiņas un ierīču saimes.

30. tabula. Atbalstītās zibatmiņas ar attiecīgajām sāknēšanas opcijām

Atbalstītās sāknēšanas atmiņas

Ierīce

On-chip Flash (iekšējai konfigurācijai)

Maks. tikai 10 ierīces (ar iebūvētu zibatmiņas IP)

Vispārējas nozīmes QSPI zibatmiņa (tikai lietotāja datiem)

Visas atbalstītās FPGA ierīces (ar Generic Serial Flash Interface FPGA IP)

QSPI zibatmiņas konfigurācija (aktīvai seriālajai konfigurācijai)

Vadības bloku bāzes
ierīces (ar vispārīgo
Seriālā zibatmiņas saskarne Intel FPGA IP(2)

Nios V procesora palaišanas metodes

Lietojumprogrammas izpildlaika atrašanās vieta

Sāknēšanas kopētājs

Nios V procesora lietojumprogramma tiek izpildīta uz vietas no mikroshēmā iebūvētās zibatmiņas

Mikroshēmā iebūvēta zibatmiņa (XIP) + OCRAM/ārējā RAM (rakstāmām datu sadaļām)

alt_load() funkcija

Nios V procesora lietojumprogramma kopēta no mikroshēmā iebūvētās zibatmiņas uz RAM, izmantojot sāknēšanas kopētāju

OCRAM/ārējā RAM

Bootloader atkārtota izmantošana, izmantojot GSFI

Nios V procesora lietojumprogramma tiek izpildīta uz vietas no vispārējas nozīmes QSPI zibatmiņas

Vispārējas nozīmes QSPI zibatmiņa (XIP) + OCRAM/ārējā RAM (rakstāmām datu sadaļām)

alt_load() funkcija

Nios V procesora lietojumprogramma tiek kopēta no vispārējas nozīmes QSPI zibatmiņas uz RAM, izmantojot sāknēšanas kopētāju

OCRAM/ārējā RAM

Sāknēšanas ielādētājs, izmantojot GSFI

Nios V procesora lietojumprogramma tiek izpildīta uz vietas no konfigurācijas QSPI zibatmiņas

Konfigurācija QSPI zibatmiņa (XIP) + OCRAM/ārējā RAM (rakstāmām datu sadaļām)

alt_load() funkcija

Nios V procesora lietojumprogramma tiek kopēta no konfigurācijas QSPI zibatmiņas uz RAM, izmantojot sāknēšanas kopētāju

OCRAM/ārējā RAM sāknēšanas programma, izmantojot GSFI (turpinājums)…

(2) Ierīču sarakstu skatiet AN 980: Nios V procesora Quartus Prime programmatūras atbalsts.

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 49

4. Nios V procesora konfigurācijas un palaišanas risinājumi 726952 | 2025.07.16

Atbalstītās sāknēšanas atmiņas
Mikroshēmas atmiņa (OCRAM) Cieši savienotā atmiņa (TCM)

Ierīce
SDM bāzes ierīces (ar pastkastes klienta Intel FPGA IP). (2)
Visas atbalstītās Altera FPGA ierīces (2)
Visas atbalstītās Altera FPGA ierīces(2)

Nios V procesora palaišanas metodes
Nios V procesora lietojumprogramma tiek kopēta no konfigurācijas QSPI zibatmiņas uz RAM, izmantojot sāknēšanas kopētāju
Nios V procesora lietojumprogramma, kas tiek izpildīta uz vietas no OCRAM
Nios V procesora lietojumprogramma tiek izpildīta uz vietas no TCM

Lietojumprogrammas izpildlaika atrašanās vieta

Sāknēšanas kopētājs

OCRAM/ārējais RAM ielādes ielādētājs, izmantojot SDM

OCRAM

alt_load() funkcija

Instrukcija TCM (XIP) Nav + Datu TCM (rakstāmām datu sadaļām)

28. attēls. Nios V procesora sāknēšanas plūsma

Atiestatīt

Procesors pāriet uz atiestatīšanas vektoru (sāknēšanas koda sākums)

Lietojumprogrammas kodu var kopēt uz citu atmiņas vietu (atkarībā no sāknēšanas opcijām)
Sāknēšanas kods inicializē procesoru

Atkarībā no sāknēšanas opcijām sāknēšanas kods var kopēt datu/koda sākotnējās vērtības uz citu atmiņas vietu (alt_load).
Sāknēšanas kods inicializē lietojumprogrammas kodu un datu atmiņas vietu
Sāknēšanas kods inicializē visas sistēmas perifērijas ierīces ar HAL draiveriem (alt_main)
Ieeja galvenajā
Saistītā informācija · Vispārīgā seriālā zibatmiņas saskarne Altera FPGA IP lietotāja rokasgrāmata
Nios® V iegulto procesoru projektēšanas rokasgrāmata 50

Sūtīt atsauksmes

4. Nios V procesora konfigurācijas un palaišanas risinājumi 726952 | 2025.07.16
· Pastkastes klienta Altera FPGA IP lietotāja rokasgrāmata · AN 980: Nios V procesora Quartus Prime programmatūras atbalsts
4.4. Ievads Nios V procesora palaišanas metodēs
Nios V procesoru sistēmām ir nepieciešams, lai programmatūras attēli tiktu konfigurēti sistēmas atmiņā, pirms procesors var sākt izpildīt lietojumprogrammu. Noklusējuma saistīto sadaļu skatiet sadaļā Saistītāju sadaļas.
BSP redaktors ģenerē saistīšanas skriptu, kas veic šādas funkcijas: · Nodrošina, ka procesora programmatūra ir saistīta saskaņā ar saistīšanas iestatījumiem
BSP redaktora un nosaka, kur atmiņā atrodas programmatūra. · Novieto procesora koda reģionu atmiņas komponentā atbilstoši
piešķirtās atmiņas komponentes.
Nākamajā sadaļā īsi aprakstītas pieejamās Nios V procesora palaišanas metodes.
4.4.1. Nios V procesora lietojumprogrammas izpilde uz vietas no sāknēšanas zibatmiņas
Altera izstrādāja zibatmiņas kontrollerus tā, lai sāknēšanas zibatmiņas adreses telpa būtu nekavējoties pieejama Nios V procesoram pēc sistēmas atiestatīšanas, bez nepieciešamības inicializēt atmiņas kontrolleri vai atmiņas ierīces. Tas ļauj Nios V procesoram tieši izpildīt sāknēšanas ierīcēs saglabāto lietojumprogrammas kodu, neizmantojot sāknēšanas kopētāju, lai kopētu kodu uz cita veida atmiņu. Zibatmiņas kontrolleri ir: · Mikroshēmas zibatmiņa ar mikroshēmas zibatmiņas IP adresi (tikai MAX® 10 ierīcē) · Vispārējas nozīmes QSPI zibatmiņa ar vispārīgo seriālo zibatmiņas saskarnes IP adresi · Konfigurācijas QSPI zibatmiņa ar vispārīgo seriālo zibatmiņas saskarnes IP adresi (izņemot MAX 10
ierīces)
Kad Nios V procesora lietojumprogramma tiek izpildīta uz vietas no sāknēšanas zibatmiņas, BSP redaktors veic šādas funkcijas: · Iestata .text saistīšanas sadaļas sāknēšanas zibatmiņas reģionam. · Iestata .bss, .rodata, .rwdata, .stack un .heap saistīšanas sadaļas RAM.
atmiņas reģions. Lai sistēmas atiestatīšanas laikā kopētu datu sadaļas (.rodata, .rwdata,, .exceptions) uz RAM, BSP iestatījumos ir jāiespējo funkcija alt_load(). Koda sadaļa (.text) paliek sāknēšanas zibatmiņas reģionā.
Saistītā informācija · Vispārīgā seriālā zibatmiņas saskarne Altera FPGA IP lietotāja rokasgrāmata · Altera MAX 10 lietotāja zibatmiņas lietotāja rokasgrāmata
4.4.1.1. alt_load()
Jūs varat iespējot alt_load() funkciju HAL kodā, izmantojot BSP redaktoru.
Izmantojot funkciju alt_load() izpildes vietā sāknēšanas plūsmā, tā veic šādus uzdevumus:

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 51

4. Nios V procesora konfigurācijas un palaišanas risinājumi 726952 | 2025.07.16

· Darbojas kā mini sāknēšanas kopētājs, kas kopē atmiņas sadaļas uz RAM, pamatojoties uz BSP iestatījumiem.
· Kopē datu sadaļas (.rodata, .rwdata, .exceptions) uz RAM, bet ne koda sadaļas (.text). Koda sadaļas (.text) sadaļa ir tikai lasāma sadaļa un paliek sāknēšanas zibatmiņas apgabalā. Šī sadalīšana palīdz samazināt RAM izmantošanu, bet var ierobežot koda izpildes veiktspēju, jo piekļuve zibatmiņai ir lēnāka nekā piekļuve mikroshēmas RAM.

Šajā tabulā ir uzskaitīti BSP redaktora iestatījumi un funkcijas:

31. tabula. BSP redaktora iestatījumi
BSP redaktora iestatījums hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Funkcija Iespējo alt_load() funkciju. alt_load() kopē .rodata sadaļu uz RAM. alt_load() kopē .rwdata sadaļu uz RAM. alt_load() kopē .exceptions sadaļu uz RAM.

4.4.2. Nios V procesora lietojumprogramma, kas kopēta no sāknēšanas zibatmiņas uz RAM, izmantojot sāknēšanas kopētāju
Nios V procesors un HAL ietver sāknēšanas kopētāju, kas nodrošina pietiekamu funkcionalitāti lielākajai daļai Nios V procesora lietojumprogrammu un ir ērti ieviešams ar Nios V programmatūras izstrādes plūsmu.
Kad lietojumprogramma izmanto sāknēšanas kopētāju, tā iestata visas saistītāja sadaļas (.text, .heap, .rwdata, .rodata, .bss, .stack) uz iekšējo vai ārējo RAM. Izmantojot sāknēšanas kopētāju, lai kopētu Nios V procesora lietojumprogrammu no sāknēšanas zibatmiņas uz iekšējo vai ārējo RAM izpildei, tiek uzlabota izpildes veiktspēja.
Šajā sāknēšanas opcijā Nios V procesors sāk palaist sāknēšanas kopētāja programmatūru pēc sistēmas atiestatīšanas. Programmatūra kopē lietojumprogrammu no sāknēšanas zibatmiņas uz iekšējo vai ārējo RAM. Kad process ir pabeigts, Nios V procesors nodod programmas vadību lietojumprogrammai.

Piezīme:

Ja sāknēšanas kopētājs atrodas zibatmiņā, tad alt_load() funkcija nav jāizsauc, jo abas kalpo vienam un tam pašam mērķim.

4.4.2.1. Nios V procesora sāknēšanas ielādētājs, izmantojot vispārīgo seriālo zibatmiņas saskarni
Bootloader, izmantojot GSFI, ir Nios V procesora bootloader, kas atbalsta QSPI zibatmiņu vadības bloku ierīcēs. Bootloader, izmantojot GSFI, ietver šādas funkcijas:
· Atrod programmatūras lietojumprogrammu nepastāvīgajā atmiņā.
· Izpako un kopē programmatūras lietojumprogrammas attēlu RAM atmiņā.
· Pēc kopēšanas pabeigšanas automātiski pārslēdz procesora izpildi uz lietojumprogrammas kodu RAM.

Nios® V iegulto procesoru projektēšanas rokasgrāmata 52

Sūtīt atsauksmes

4. Nios V procesora konfigurācijas un palaišanas risinājumi 726952 | 2025.07.16

Sāknēšanas attēls atrodas tieši aiz sāknēšanas kopētāja. Jums jāpārliecinās, ka Nios V procesora atiestatīšanas nobīde norāda uz sāknēšanas kopētāja sākumu. Attēlā: Atmiņas karte QSPI zibatmiņai ar sāknēšanas ielādētāju, izmantojot GSFI. Atmiņas karte QSPI zibatmiņai ar sāknēšanas ielādētāju, izmantojot GSFI, parāda QSPI zibatmiņas karti, izmantojot sāknēšanas kopētāju. Šī atmiņas karte pieņem, ka zibatmiņā tiek glabāts FPGA attēls un lietojumprogrammatūra.

32. tabula. Nios V procesora kodola sāknēšanas ielādētājs, izmantojot GSFI

Nios V procesora kodols
Nios V/m procesors

Sāknēšanas ielādētājs, izmantojot GSFI File Atrašanās vieta
/niosv/components/bootloader/ niosv_m_bootloader.srec

Nios V/g procesors

/niosv/components/bootloader/ niosv_g_bootloader.srec

29. attēls. QSPI zibatmiņas atmiņas karte ar sāknēšanas ielādētāju, izmantojot GSFI

Klienta dati (*.hex)

Pieteikuma kods

Piezīme:

Atiestatīt vektora nobīdi

Sāknēšanas kopētājs

0x01E00000

FPGA attēls (*.sof)

0x00000000

1. Atmiņas kartes sākumā ir FPGA attēls, kam seko jūsu dati, kas sastāv no sāknēšanas kopētāja un lietojumprogrammas koda.
2. Platform Designer jāiestata Nios V procesora atiestatīšanas nobīde un jānorāda tā uz sāknēšanas kopētāja sākumu.
3. FPGA attēla izmērs nav zināms. Precīzu izmēru var uzzināt tikai pēc Quartus Prime projekta kompilācijas. Jums ir jānosaka Altera FPGA attēla izmēra augšējā robeža. Piemēram,ampPiemēram, ja FPGA attēla izmērs tiek lēsts kā mazāks par 0x01E00000, platformas noformētājā iestatiet atiestatīšanas nobīdi uz 0x01E00000, kas ir arī sāknēšanas kopētāja sākums.
4. Laba projektēšanas prakse ietver atiestatīšanas vektora nobīdes iestatīšanu uz zibatmiņas sektora robežas, lai nodrošinātu, ka programmatūras atjaunināšanas gadījumā nenotiek FPGA attēla daļēja dzēšana.

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 53

4. Nios V procesora konfigurācijas un palaišanas risinājumi 726952 | 2025.07.16

4.4.2.2. Nios V procesora sāknēšanas ielādētājs, izmantojot drošo ierīču pārvaldnieku
Bootloader, izmantojot Secure Device Manager (SDM), ir HAL lietojumprogrammas kods, kas procesora palaišanai izmanto Mailbox Client Altera FPGA IP HAL draiveri. Altera iesaka šo bootloader lietojumprogrammu, ja SDM balstītās ierīcēs tiek izmantota konfigurācijas QSPI zibatmiņa, lai palaistu Nios V procesoru.
Pēc sistēmas atiestatīšanas Nios V procesors vispirms palaiž sāknēšanas ielādētāju, izmantojot SDM, no nelielas mikroshēmā iebūvētās atmiņas, un palaiž sāknēšanas ielādētāju, izmantojot SDM, lai sazinātos ar konfigurācijas QSPI zibatmiņu, izmantojot pastkastes klienta IP adresi.
Sāknēšanas ielādētājs, izmantojot SDM, veic šādus uzdevumus: · Atrod Nios V programmatūru konfigurācijas QSPI zibatmiņā. · Kopē Nios V programmatūru mikroshēmas RAM vai ārējā RAM. · Pārslēdz procesora izpildi uz Nios V programmatūru mikroshēmas RAM vai
ārējā operatīvā atmiņa (RAM).
Kad process ir pabeigts, sāknēšanas ielādētājs, izmantojot SDM, nodod programmas vadību lietotāja lietojumprogrammai. Altera iesaka atmiņas organizāciju, kā aprakstīts sadaļā “Atmiņas organizācija sāknēšanas ielādētājam, izmantojot SDM”.
30. attēls. Sāknēšanas ielādētājs, izmantojot SDM procesa plūsmu

Konfigurācija

Zibspuldze

Nios V programmatūra

SDM

SDM bāzes FPGA ierīce

Pastkastes klienta IP adrese

FPGA loģika Nios V

4 ārējās RAM
Nios V programmatūra

On-Chip 4

EMIF

RAM

Mikroshēmas atmiņa

Nios V

Programmatūra

Sāknēšanas ielādētājs, izmantojot SDM

1. Nios V procesors darbina sāknēšanas ielādētāju, izmantojot SDM, no mikroshēmā iebūvētās atmiņas.
2. Sāknēšanas ielādētājs, izmantojot SDM, sazinās ar konfigurācijas zibatmiņu un atrod Nios V programmatūru.
3. Sāknēšanas ielādētājs, izmantojot SDM, kopē Nios V programmatūru no konfigurācijas zibatmiņas mikroshēmas RAM/ārējā RAM.
4. Sāknēšanas ielādētājs, izmantojot SDM, pārslēdz Nios V procesora izpildi uz Nios V programmatūru mikroshēmas RAM/ārējā RAM.

4.4.3. Nios V procesora lietojumprogrammas izpilde uz vietas no OCRAM
Šajā metodē Nios V procesora atiestatīšanas adrese tiek iestatīta uz mikroshēmā iebūvētās atmiņas (OCRAM) bāzes adresi. Lietojumprogrammas binārais fails (.hex) file tiek ielādēts OCRAM atmiņā, kad FPGA ir konfigurēts, pēc tam, kad aparatūras dizains ir kompilēts Quartus Prime programmatūrā. Kad Nios V procesors ir atiestatīts, lietojumprogramma sāk izpildīties un atzarojas uz ieejas punktu.

Nios® V iegulto procesoru projektēšanas rokasgrāmata 54

Sūtīt atsauksmes

4. Nios V procesora konfigurācijas un palaišanas risinājumi 726952 | 2025.07.16

Piezīme:

· Izpildei vietā no OCRAM nav nepieciešams sāknēšanas kopētājs, jo Nios V procesora lietojumprogramma jau ir uzstādīta sistēmas atiestatīšanas laikā.
· Altera iesaka šai palaišanas metodei iespējot alt_load(), lai iegultā programmatūra atiestatīšanas gadījumā darbotos identiski, nepārkonfigurējot FPGA ierīces attēlu.
· BSP iestatījumos ir jāiespējo funkcija alt_load(), lai sistēmas atiestatīšanas laikā kopētu .rwdata sadaļu. Šajā metodē inicializēto mainīgo sākotnējās vērtības tiek glabātas atsevišķi no atbilstošajiem mainīgajiem, lai izvairītos no pārrakstīšanas programmas izpildes laikā.

4.4.4. Nios V procesora lietojumprogrammas izpilde uz vietas no TCM
Izpildes uz vietas metode iestata Nios V procesora atiestatīšanas adresi uz cieši savienotās atmiņas (TCM) bāzes adresi. Lietojumprogrammas binārais fails (.hex) file tiek ielādēta TCM, konfigurējot FPGA pēc aparatūras projekta kompilēšanas Quartus Prime programmatūrā. Kad Nios V procesors ir atiestatīts, lietojumprogramma sāk izpildīties un atzarojas uz ieejas punktu.

Piezīme:

TCM izpildei vietā nav nepieciešams sāknēšanas kopētājs, jo Nios V procesora lietojumprogramma jau ir ievietota sistēmas atiestatīšanas laikā.

4.5. Nios V procesora palaišana no mikroshēmā iebūvētas zibatmiņas (UFM)

Nios V procesora palaišana un programmatūras izpilde no mikroshēmā iebūvētās zibatmiņas (UFM) ir pieejama MAX 10 FPGA ierīcēs. Nios V procesors atbalsta šādas divas palaišanas opcijas, izmantojot mikroshēmā iebūvēto zibatmiņu iekšējās konfigurācijas režīmā:
· Nios V procesora lietojumprogramma tiek izpildīta uz vietas no mikroshēmā iebūvētās zibatmiņas.
· Nios V procesora lietojumprogramma tiek kopēta no mikroshēmā esošās zibatmiņas uz RAM, izmantojot sāknēšanas kopētāju.

33. tabula. Atbalstītās zibatmiņas ar attiecīgajām sāknēšanas opcijām

Atbalstītās sāknēšanas atmiņas

Nios V palaišanas metodes

Lietojumprogrammas izpildlaika atrašanās vieta

Sāknēšanas kopētājs

Tikai MAX 10 ierīces (ar OnChip Flash IP)

Nios V procesora lietojumprogramma tiek izpildīta uz vietas no mikroshēmā iebūvētās zibatmiņas
Nios V procesora lietojumprogramma kopēta no mikroshēmā iebūvētās zibatmiņas uz RAM, izmantojot sāknēšanas kopētāju

Mikroshēmā iebūvēta zibatmiņa (XIP) + OCRAM/ārējā RAM (rakstāmām datu sadaļām)

alt_load() funkcija

OCRAM/ ārējā RAM

Bootloader atkārtota izmantošana, izmantojot GSFI

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 55

4. Nios V procesora konfigurācijas un palaišanas risinājumi 726952 | 2025.07.16

31. attēls.

Dizaina, konfigurācijas un palaišanas plūsma
Dizains · Izveidojiet savu Nios V procesora projektu, izmantojot Platform Designer. · Pārliecinieties, vai sistēmas dizainā ir ārējā RAM vai mikroshēmā iebūvētā RAM.

FPGA konfigurācija un kompilācija
· Iestatiet vienādu iekšējās konfigurācijas režīmu On-chip Flash IP gan Platform Designer, gan Quartus Prime programmatūrā. · Iestatiet Nios V procesora atiestatīšanas aģentu uz On-chip Flash. · Izvēlieties vēlamo UFM inicializācijas metodi. · Ģenerējiet savu dizainu Platform Designer. · Kompilējiet savu projektu Quartus Prime programmatūrā.

Lietotāja lietojumprogrammas BSP projekts · Izveidojiet Nios V procesora HAL BSP, pamatojoties uz .sopcinfo failu file Izveidojis Platform Designer. · Rediģēt Nios V procesora BSP iestatījumus un Linker skriptu BSP redaktorā. · Ģenerēt BSP projektu.
Lietotāja lietojumprogrammas APP projekts · Izstrādāt Nios V procesora lietojumprogrammas kodu. · Kompilēt Nios V procesora lietojumprogrammu un ģenerēt Nios V procesora lietojumprogrammu (.hex) file. · Pārkompilējiet savu projektu Quartus Prime programmatūrā, ja Intel FPGA On-Chip Flash IP ir atzīmēta opcija Initialize memory content.

Programmēšana Files konvertēšana, lejupielāde un palaišana · Ģenerēt mikroshēmā iebūvēto zibatmiņas .pof failu file izmantojot konvertēšanas programmēšanu Files funkcija Quartus Prime programmatūrā.
· Programmēt .pof failu file savā MAX 10 ierīcē. · Izslēdziet un izslēdziet aparatūru.
4.5.1. MAX 10 FPGA mikroshēmā iebūvētās zibatmiņas apraksts
MAX 10 FPGA ierīcēs ir iebūvēta zibatmiņa, kas ir sadalīta divās daļās: · Konfigurācijas zibatmiņa (CFM) — saglabā aparatūras konfigurācijas datus
MAX 10 FPGA. · Lietotāja zibatmiņa (UFM) — saglabā lietotāja datus vai programmatūras lietojumprogrammas.
MAX 10 ierīces UFM arhitektūra ir mīksto un cieto IP adrešu kombinācija. UFM var piekļūt tikai, izmantojot Quartus Prime programmatūras On-Chip Flash IP Core.
Mikroshēmā iebūvētais Flash IP kodols atbalsta šādas funkcijas: · Lasīšanas vai rakstīšanas piekļuve UFM un CFM (ja iespējots Platform Designer) sektoriem
izmantojot Avalon MM datu un vadības pakārtoto saskarni. · Atbalsta lappušu dzēšanu, sektoru dzēšanu un sektoru rakstīšanu. · Simulācijas modelis UFM lasīšanas/rakstīšanas piekļuvei, izmantojot dažādus EDA simulācijas rīkus.

Nios® V iegulto procesoru projektēšanas rokasgrāmata 56

Sūtīt atsauksmes

4. Nios V procesora konfigurācijas un palaišanas risinājumi 726952 | 2025.07.16

34. tabula. Mikroshēmas zibatmiņas reģioni MAX 10 FPGA ierīcēs

Zibspuldzes reģioni

Funkcionalitāte

Konfigurācijas zibatmiņa (CFM0-2 sektori)

FPGA konfigurācija file uzglabāšana

Lietotāja zibatmiņa (UFM0-1 sektori)

Nios V procesora lietojumprogramma un lietotāja dati

MAX 10 FPGA ierīces atbalsta vairākus konfigurācijas režīmus, un daži no šiem režīmiem ļauj izmantot CFM1 un CFM2 kā papildu UFM reģionu. Nākamajā tabulā ir parādīta FPGA konfigurācijas attēlu glabāšanas vieta, pamatojoties uz MAX 10 FPGA konfigurācijas režīmiem.

35. tabula. FPGA konfigurācijas attēlu glabāšanas vieta

Konfigurācijas režīms Divkārši saspiesti attēli

CFM2 saspiests attēls 2

CFM1

CFM0 saspiests attēls 1

Viens nesaspiests attēls

Virtuālā UFM

Nesaspiests attēls

Viens nesaspiests attēls ar atmiņas inicializāciju

Nesaspiests attēls (ar iepriekš inicializētu mikroshēmas atmiņas saturu)

Viens saspiests attēls ar atmiņas inicializāciju Saspiests attēls (ar iepriekš inicializētu mikroshēmas atmiņas saturu)

Viens saspiests attēls

Virtuālā UFM

Saspiests attēls

Lai piekļūtu zibatmiņai MAX 10 FPGA, jāizmanto mikroshēmā iebūvētais Flash IP kodols. Varat izveidot mikroshēmā iebūvētā Flash IP instanci un savienot to ar Quartus Prime programmatūru. Nios V mīkstā kodola procesors izmanto Platform Designer savienojumus, lai sazinātos ar mikroshēmā iebūvēto Flash IP.
32. attēls. Savienojums starp mikroshēmā iebūvēto zibatmiņas IP un Nios V procesoru

Piezīme:

Pārliecinieties, vai mikroshēmā iebūvētais zibatmiņas csr ports ir savienots ar Nios V procesora data_manager, lai procesors varētu kontrolēt rakstīšanas un dzēšanas darbības.
Mikroshēmā iebūvētais zibatmiņas IP kodols var nodrošināt piekļuvi pieciem zibatmiņas sektoriem — UFM0, UFM1, CFM0, CFM1 un CFM2.
Svarīga informācija par UFM un CFM sektoriem.: · CFM sektori ir paredzēti konfigurācijas (bitu plūsmas) datu (*.pof) glabāšanai.
Lietotāja datus var saglabāt UFM sektoros un var būt paslēpti, ja Platform Designer rīkā ir atlasīti pareizie iestatījumi.
· Dažām ierīcēm nav UFM1 sektora. Katrai atsevišķai MAX 10 FPGA ierīcei pieejamo sektoru skaitu varat skatīt tabulā: UFM un CFM sektora lielums.

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 57

4. Nios V procesora konfigurācijas un palaišanas risinājumi 726952 | 2025.07.16

· CFM2 var konfigurēt kā virtuālu UFM, atlasot konfigurācijas režīmu “Viens nesaspiests attēls”.
· CFM2 un CFM1 var konfigurēt kā virtuālu UFM, atlasot konfigurācijas režīmu “Viens nesaspiests attēls”.
· Katra sektora lielums atšķiras atkarībā no izvēlētajām MAX 10 FPGA ierīcēm.

36. tabula.

UFM un CFM sektora lielums
Šajā tabulā ir norādīti UFM un CFM masīvu izmēri.

Ierīce

Lappuses sektorā

UFM1 UFM0 CFM2 CFM1 CFM0

Lapas izmērs (kbit)

Maksimālais lietotājs
Zibatmiņas lielums (Kbit) (3)

Kopējais konfigurācijas atmiņas lielums (Kbit)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

OCRAM izmērs (Kbit)
108 189 378 549 675 1260 1638

Saistītā informācija · MAX 10 FPGA konfigurācijas lietotāja rokasgrāmata · Altera MAX 10 lietotāja zibatmiņas lietotāja rokasgrāmata

4.5.2. Nios V procesora lietojumprogrammas izpilde uz vietas no UFM

UFM risinājums “Execute-In-Place” ir piemērots Nios V procesora lietojumprogrammām, kurām nepieciešama ierobežota mikroshēmas atmiņas izmantošana. Funkcija alt_load() darbojas kā mini sāknēšanas kopētājs, kas kopē datu sadaļas (.rodata, .rwdata vai .exceptions) no sāknēšanas atmiņas uz RAM, pamatojoties uz BSP iestatījumiem. Koda sadaļa (.text),
kas ir tikai lasāma sadaļa, paliek MAX 10 mikroshēmā iebūvētās zibatmiņas apgabalā. Šī iestatīšana samazina RAM izmantošanu, bet var ierobežot koda izpildes veiktspēju, jo piekļuve zibatmiņai ir lēnāka nekā mikroshēmā iebūvētajai RAM.

Nios V procesora lietojumprogramma ir ieprogrammēta UFM sektorā. Nios V procesora atiestatīšanas vektors norāda uz UFM bāzes adresi, lai pēc sistēmas atiestatīšanas izpildītu kodu no UFM.

Ja lietojumprogrammas atkļūdošanai izmantojat avota līmeņa atkļūdotāju, jāizmanto aparatūras pārtraukumpunkts. Tas ir tāpēc, ka UFM neatbalsta nejaušu piekļuvi atmiņai, kas ir nepieciešama mīksto pārtraukumpunktu atkļūdošanai.

Piezīme:

MAX 10 izpildes laikā nevar dzēst vai rakstīt UFM. Ja nepieciešams dzēst vai rakstīt UFM, pārslēdzieties uz sāknēšanas kopētāja pieeju.

(3) Maksimāli iespējamā vērtība, kas ir atkarīga no izvēlētā konfigurācijas režīma.

Nios® V iegulto procesoru projektēšanas rokasgrāmata 58

Sūtīt atsauksmes

4. Nios V procesora konfigurācijas un palaišanas risinājumi 726952 | 2025.07.16

33. attēls. Nios V procesora lietojumprogramma XIP no UFM

Maks. 10 ierīces

.POF
Nios V aparatūra .SOF
Nios V programmatūra .HEX

Quartus programmētājs

Mikroshēmas zibatmiņa

CFM

Nios V aparatūra

UFM

Nios V programmatūra

Iekšējā konfigurācija

Mikroshēmā iebūvēta zibatmiņas IP

FPGA loģika
Nios V procesors

Mikroshēmas RAM

Ārējais

RAM

EMIF

4.5.2.1. Aparatūras projektēšanas plūsma
Šajā sadaļā ir aprakstīta soli pa solim metode, kā izveidot Nios V procesora lietojumprogrammas palaišanas sistēmu no On-Chip Flash. Piemēram,ampZemāk esošais attēls ir veidots, izmantojot MAX 10 ierīci.
IP komponentu iestatījumi
1. Izveidojiet savu Nios V procesora projektu, izmantojot Quartus Prime un Platform Designer. 2. Pārliecinieties, vai jūsu platformai ir pievienota ārējā RAM vai iebūvētā atmiņa (OCRAM).
Dizaineru sistēma.

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 59

4. Nios V procesora konfigurācijas un palaišanas risinājumi 726952 | 2025.07.16
34. attēls. Piemample IP savienojumi platformas dizainerā Nios V palaišanai no OnChip Flash (UFM)

3. On-Chip Flash IP parametru redaktorā iestatiet konfigurācijas režīmu uz vienu no tālāk norādītajiem atbilstoši jūsu dizaina preferencēm: · Viens nesaspiests attēls · Viens saspiests attēls · Viens nesaspiests attēls ar atmiņas inicializāciju · Viens saspiests attēls ar atmiņas inicializāciju
Lai iegūtu papildinformāciju par divkārši saspiestiem attēliem, skatiet MAX 10 FPGA konfigurācijas lietotāja rokasgrāmatu — attālināta sistēmas jaunināšana.

Piezīme:

Katram CFM reģionam mikroshēmā iebūvētajā zibatmiņas IP adresē ir jāpiešķir slēpta piekļuve.

35. attēls. Konfigurācijas režīma izvēle mikroshēmā iebūvētajā zibatmiņas parametru redaktorā

Mikroshēmas zibatmiņas IP iestatījumi — UFM inicializācija. Varat izvēlēties vienu no šīm metodēm atbilstoši savām vēlmēm:

Nios® V iegulto procesoru projektēšanas rokasgrāmata 60

Sūtīt atsauksmes

4. Nios V procesora konfigurācijas un palaišanas risinājumi 726952 | 2025.07.16

Piezīme:

Turpmākajās apakšnodaļās (Programmatūras projektēšanas plūsma un Programmēšana) veicamās darbības ir atkarīgas no šeit veiktās izvēles.

· 1. metode: inicializēt UFM datus SOF kompilācijas laikā
Quartus Prime kompilācijas laikā iekļauj UFM inicializācijas datus SOF failā. SOF atkārtota kompilācija ir nepieciešama, ja UFM datos ir izmaiņas.
1. Atzīmējiet “Inicializēt zibatmiņas saturu” un “Iespējot nestandarta inicializāciju”. file.

36. attēls. Zibatmiņas satura inicializācija un nestandarta inicializācijas iespējošana File

2. Norādiet ģenerētā .hex faila ceļu. file (no komandas elf2hex) lietotāja izveidotajā heksadecimāldaļā vai mif failā file.
37. attēls. .hex pievienošana File Ceļš

· 2. metode: UFM datu apvienošana ar kompilētu SOF POF ģenerēšanas laikā
UFM dati tiek apvienoti ar apkopoto SOF, konvertējot programmēšanu. files. Jums nav nepieciešams atkārtoti kompilēt SOF, pat ja mainās UFM dati. Izstrādes laikā jums nav atkārtoti kompilēt SOF. files izmaiņām lietojumprogrammā. Alterare iesaka šo metodi lietojumprogrammu izstrādātājiem.
1. Noņemiet atzīmi no izvēles rūtiņas “Inicializēt zibatmiņas saturu”.
38. attēls. Flash satura inicializācija ar nestandarta inicializāciju File

Nios V procesora aģenta iestatījumu atiestatīšana, izpildot uz vietas metodi
1. Nios V procesora parametru redaktorā iestatiet atiestatīšanas aģentu uz On-Chip Flash.
39. attēls. Nios V procesora parametru redaktora iestatījumi ar atiestatīšanas aģentu, kas iestatīts uz mikroshēmā iebūvēto zibatmiņu

2. Kad parādās dialoglodziņš “Ģenerēšana”, noklikšķiniet uz “Ģenerēt HDL”. 3. Norādiet izvadi. file ģenerēšanas opcijas un noklikšķiniet uz Ģenerēt.

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 61

4. Nios V procesora konfigurācijas un palaišanas risinājumi 726952 | 2025.07.16
Quartus Prime Software Settings 1. In the Quartus Prime software, click Assignments Device Device and Pin
Options Configuration. Set the Configuration mode according to the setting in On-Chip Flash IP. Figure 40. Configuration Mode Selection in Quartus Prime Software

2. Noklikšķiniet uz Labi, lai izietu no loga Ierīces un piespraudes opcijas.
3. Noklikšķiniet uz Labi, lai izietu no ierīces loga.
4. Click Processing Start Compilation to compile your project and generate the .sof file.

Piezīme:

Ja konfigurācijas režīma iestatījums Quartus Prime programmatūrā un Platform Designer parametru redaktorā atšķiras, Quartus Prime projekts neizdodas ar šādu kļūdas ziņojumu.

41. attēls.

Kļūdas ziņojums par atšķirīgu konfigurācijas režīma iestatījumu Kļūda (14740): Konfigurācijas režīms atomā “q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block” neatbilst projekta iestatījumam. Atjauniniet un atkārtoti ģenerējiet Qsys sistēmu, lai tā atbilstu projekta iestatījumam.

Saistītā informācija MAX 10 FPGA konfigurācijas lietotāja rokasgrāmata

4.5.2.2. Programmatūras izstrādes plūsma
Šajā sadaļā ir sniegta projektēšanas plūsma Nios V procesora programmatūras projekta ģenerēšanai un izveidei. Lai nodrošinātu racionalizētu izveides plūsmu, ieteicams savā projektēšanas projektā izveidot līdzīgu direktoriju koku. Tālāk sniegtā programmatūras projektēšanas plūsma ir balstīta uz šo direktoriju koku.
Lai izveidotu programmatūras projekta direktoriju koku, veiciet šīs darbības: 1. Savā dizaina projekta mapē izveidojiet mapi ar nosaukumu programmatūra. 2. Programmatūras mapē izveidojiet divas mapes ar nosaukumu hal_app un hal_bsp.
42. attēls. Programmatūras projektu direktoriju koks

Nios® V iegulto procesoru projektēšanas rokasgrāmata 62

Sūtīt atsauksmes

4. Nios V procesora konfigurācijas un palaišanas risinājumi 726952 | 2025.07.16
Lietojumprogrammas BSP projekta izveide
Lai palaistu BSP redaktoru, veiciet šīs darbības: 1. Ievadiet Nios V komandu čaulu. 2. Izsauciet BSP redaktoru, izmantojot komandu niosv-bsp-editor. 3. BSP redaktorā noklikšķiniet uz File Jauns BSP, lai sāktu savu BSP projektu. 4. Konfigurējiet tālāk norādītos iestatījumus.
· SOPC informācija File nosaukums: Norādiet SOPCINFO file (.sopcinfo). · CPU nosaukums: Atlasiet Nios V procesoru. · Operētājsistēma: Atlasiet Nios V procesora operētājsistēmu. · Versija: Atstājiet kā noklusējuma vērtību. · BSP mērķa direktorijs: Atlasiet BSP projekta direktorijas ceļu. Jūs varat
iepriekš iestatīts uz /software/hal_bsp, iespējojot Izmantot noklusējuma atrašanās vietas. · BSP iestatījumi File nosaukums: Ievadiet BSP iestatījumu nosaukumu File. · Papildu Tcl skripti: Nodrošiniet BSP Tcl skriptu, iespējojot opciju Iespējot papildu Tcl skriptu. 5. Noklikšķiniet uz Labi.
43. attēls. Jauna BSP konfigurēšana

BSP redaktora konfigurēšana un BSP projekta ģenerēšana
You can define the processor’s exception vector either in On-Chip Memory (OCRAM) or On-Chip Flash based on your design preference. Setting the exception vector memory to OCRAM/External RAM is recommended to make the interrupt processing faster. 1. Go to Main Settings Advanced hal.linker. 2. If you select On-Chip Flash as exception vector,
a. Enable the following settings:

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 63

4. Nios V procesora konfigurācijas un palaišanas risinājumi 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Figure 44. Advanced.hal.linker Settings

b. Click on the Linker Script tab in the BSP Editor. c. Set the .exceptions and .text regions in the Linker Section Name to
On-Chip Flash. d. Set the rest of the regions in the Linker Section Name list to the On-Chip
Memory (OCRAM) or external RAM.
Figure 45. Linker Region Settings (Exception Vector Memory: On-Chip Flash)

3. If you select OCRAM/External RAM as exception vector, a. Enable the following settings: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Figure 46. Linker Region Settings (Exception Vector Memory: OCRAM/External RAM)

b. Click on the Linker Script tab in the BSP Editor.
c. Set the.text regions in the Linker Section Name to On-Chip Flash.
d. Set the rest of the regions in the Linker Section Name list to the On-Chip Memory (OCRAM) or external RAM.

Nios® V iegulto procesoru projektēšanas rokasgrāmata 64

Sūtīt atsauksmes

4. Nios V procesora konfigurācijas un palaišanas risinājumi 726952 | 2025.07.16
Figure 47. Linker Region Settings (Exception Vector Memory: OCRAM)
4. Click Generate to generate the BSP project. Generating the User Application Project File 1. Navigate to the software/hal_app folder and create your application source
code. 2. Launch the Nios V Command Shell. 3. Execute the command below to generate the application CMakeLists.txt.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/<user application>
Building the User Application Project You can choose to build the user application project using Ashling RiscFree IDE for Altera FPGAs or through the command line interface (CLI). If you prefer using CLI, you can build the user application using the following command: cmake -G “Unix Makefiles” -B software/hal_app/build -S software/hal_app make -C software/hal_app/build
The application (.elf) file is created in software/hal_app/build folder. Generating the HEX File You must generate a .hex file from your application .elf file, so you can create a .pof file suitable for programming the devices. 1. Launch the Nios V Command Shell. 2. For Nios V processor application boot from On-Chip Flash, use the following
command line to convert the ELF to HEX for your application. This command creates the user application (onchip_flash.hex) file. elf2hex software/hal_app/build/<user_application>.elf -o onchip_flash.hex
-b <base address of On-Chip Flash UFM region> -w 8 -e <end address of On-Chip Flash UFM region> 3. Recompile the hardware design if you check Initialize memory content option in On-Chip Flash IP (Method 1). This is to include the software data (.HEX) in the SOF file.

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 65

4. Nios V procesora konfigurācijas un palaišanas risinājumi 726952 | 2025.07.16
4.5.2.3. Programming 1. In Quartus Prime, click File Konvertēt programmēšanu Files. 2. Under Output programming file, choose Programmer Object File (.pof) as Programming file type. 3. Set Mode to Internal Configuration.
Figure 48. Convert Programming File Iestatījumi
4. Click Options/Boot info…, the MAX 10 Device Options window appears. 5. Based on the Initialize flash content settings in the On-chip Flash IP, perform
one of the following steps: · If Initialize flash content is checked (Method 1), the UFM initialization data
was included in the SOF duringQuartus Prime compilation. — Select Page_0 for UFM source: option. Click OK and proceed to the
next. Figure 49. Setting Page_0 for UFM Source if Initialize Flash Content is Checked

Nios® V iegulto procesoru projektēšanas rokasgrāmata 66

Sūtīt atsauksmes

4. Nios V procesora konfigurācijas un palaišanas risinājumi 726952 | 2025.07.16
· If Initialize flash content is not checked (Method 2), choose Load memory file for the UFM source option. Browse to the generated On-chip Flash HEX file (onchip_flash.hex) in the File path: and click OK. This step adds UFM data separately to the SOF file during the programming file konversiju.
Figure 50. Setting Load Memory File for UFM Source if Initialize Flash Content is Not Checked

6. In the Convert Programming File dialog box, at the Input files to convert section, click Add File… and point to the generated Quartus Prime .sof file.
Figure 51. Input Files to Convert in Convert Programming Files for Single Image Mode

7. Click Generate to create the .pof file. 8. Program the .pof file into your MAX 10 device. 9. Power cycle your hardware.

4.5.3. Nios V Processor Application Copied from UFM to RAM using Boot Copier

Altera recommends this solution for MAX 10 FPGA Nios V processor system designs where multiple iterations of application software development and high system performance are required. The boot copier is located within the UFM at an offset that is the same address as the reset vector. The Nios V application is located next to the boot copier.

For this boot option, the Nios V processor starts executing the boot copier upon system reset to copy the application from the UFM sector to the OCRAM or external RAM. Once copying is complete, the Nios V processor transfers the program control over to the application.

Piezīme:

The applied boot copier is the same as the Bootloader via GSFI.

Sūtīt atsauksmes

Nios® V iegulto procesoru projektēšanas rokasgrāmata 67

4. Nios V procesora konfigurācijas un palaišanas risinājumi 726952 | 2025.07.16

Figure 52. Nios V Application Copied from UFM to RAM using Boot Copier

Maks. 10 ierīces

.POF
Nios V aparatūra .SOF
Nios V programmatūra .HEX
Bootloader .SREC

Quartus programmētājs

Ārējā RAM
Nios V programmatūra

Mikroshēmas zibatmiņa

CFM

Nios V Hardwa

Dokumenti / Resursi

altera Nios V Embedded Processor [pdfLietotāja rokasgrāmata
Nios V, Nios V-m, Nios V-g, Nios V-c, Nios V Embedded Processor, Nios V, Embedded Processor, Processor

Atsauces

Lietotāja rokasgrāmata

altera Nios V Embedded Processor

Specifikācijas

Nios V Processor Hardware System Design

Nios V Processor Software System Design

Nios V Processor Configuration and Booting Solutions

Dokumenti / Resursi

Atsauces

Atstājiet komentāru

Atcelt atbildi