altera Nios V Ynbêde Prosessor Brûkershânlieding

Oer de Nios® V ynbêde prosessor
1.1. Altera® FPGA en ynbêde prosessors oerview
Altera FPGA-apparaten kinne logika ymplementearje dy't funksjonearret as in folsleine mikroprosessor, wylst se in protte opsjes biede.
In wichtich ferskil tusken aparte mikroprosessors en Altera FPGA is dat Altera FPGA-stof gjin logika befettet as it ynskeakele wurdt. De Nios® V-prosessor is in sêfte yntellektuele eigendomsprosessor (IP) basearre op 'e RISC-V-spesifikaasje. Foardat jo software útfiere op in systeem basearre op in Nios V-prosessor, moatte jo it Altera FPGA-apparaat konfigurearje mei in hardware-ûntwerp dat in Nios V-prosessor befettet. Jo kinne de Nios V-prosessor oeral op 'e Altera FPGA pleatse, ôfhinklik fan 'e easken fan it ûntwerp.

Om jo Altera® FPGA IP-basearre ynbêde systeem te litten gedrage as in apart mikroprosessor-basearre systeem, moat jo systeem it folgjende befetsje: · AJTAG ynterface om Altera FPGA-konfiguraasje, hardware en software te stypjen
debuggen · In opstartmeganisme foar Altera FPGA-konfiguraasje
As jo systeem dizze mooglikheden hat, kinne jo begjinne mei it ferfine fan jo ûntwerp fanút in foarôf teste hardware-ûntwerp dat yn 'e Altera FPGA laden is. Mei it brûken fan in Altera FPGA kinne jo jo ûntwerp ek fluch oanpasse om problemen oan te pakken of nije funksjonaliteit ta te foegjen. Jo kinne dizze nije hardware-ûntwerpen maklik teste troch de Altera FPGA opnij te konfigurearjen mei de J fan jo systeem.TAG ynterface.
De J.TAG ynterface stipet hardware- en softwareûntwikkeling. Jo kinne de folgjende taken útfiere mei de JTAG ynterface: · Konfigurearje de Altera FPGA · Download en debuggen software · Kommunisearje mei de Altera FPGA fia in UART-achtige ynterface (JTAG UART
terminal) · Debug hardware (mei de ynbêde logika-analysator fan Signal Tap) · Programmearje flashûnthâld
Nei't jo de Altera FPGA konfigurearre hawwe mei in ûntwerp basearre op in Nios V-prosessor, is de softwareûntwikkelingsstream fergelykber mei de stream foar aparte mikrokontroller-ûntwerpen.

Relatearre ynformaasje · AN 985: Nios V-prosessor-tutorial
In flugge startgids oer it meitsjen fan in ienfâldich Nios V-prosessorsysteem en it útfieren fan de Hello World-applikaasje.
© Altera Corporation. Altera, it Altera-logo, it `a'-logo, en oare Altera-merken binne hannelsmerken fan Altera Corporation. Altera behâldt him it rjocht foar om op elk momint sûnder notice feroarings oan te bringen oan produkten en tsjinsten. Altera oannimt gjin ferantwurdlikens of oanspraaklikens dy't ûntstiet út 'e tapassing of it gebrûk fan ynformaasje, produkt of tsjinst dy't hjir beskreaun wurdt, útsein as útdruklik skriftlik ôfpraat troch Altera. Altera-klanten wurde advisearre om de lêste ferzje fan apparaatspesifikaasjes te krijen foardat se fertrouwe op publisearre ynformaasje en foardat se bestellingen pleatse foar produkten of tsjinsten. *Oare nammen en merken kinne wurde opeaske as eigendom fan oaren.

1. Oer de Nios® V Embedded Processor 726952 | 2025.07.16
· Nios V Processor Reference Manual Jout ynformaasje oer de prestaasjebenchmarks fan 'e Nios V-prosessor, prosessoararsjitektuer, it programmearmodel en de kearnymplemintaasje.
· Brûkersgids foar ynbêde randapparaten IP · Hânboek foar ûntwikkelders fan Nios V-prosessorsoftware

Beskriuwt de softwareûntwikkelingsomjouwing fan 'e Nios V-prosessor, de beskikbere ark, en it proses om software te bouwen dy't op 'e Nios V-prosessor rint. · Ashling* RiscFree* Yntegreare Untwikkelingsomjouwing (IDE) foar Altera FPGA's Brûkersgids Beskriuwt de RiscFree* yntegreare ûntwikkelingsomjouwing (IDE) foar Altera FPGA's Arm*-basearre HPS en Nios V-kearnprosessor. · Nios V-prosessor Altera FPGA IP Release Notes
1.2. Quartus® Prime Software Support
De boustream foar de Nios V-prosessor is oars foar de Quartus® Prime Pro Edition-software en de Quartus Prime Standard Edition-software. Sjoch AN 980: Nios V Processor Quartus Prime Software Support foar mear ynformaasje oer de ferskillen.
Relatearre ynformaasje AN 980: Nios V-prosessor Quartus Prime Softwarestipe
1.3. Nios V-ferwurkerlisinsje
Elke Nios V-prosessorfariant hat syn eigen lisinsjekaai. Sadree't jo de lisinsjekaai hawwe krigen, kinne jo deselde lisinsjekaai brûke foar alle Nios V-prosessorprojekten oant de ferfaldatum. Jo kinne de Nios V-prosessor Altera FPGA IP-lisinsjes sûnder kosten krije.
De list mei lisinsjekaaien foar de Nios V-prosessor is beskikber yn it Altera FPGA Self-Service Licensing Center. Klik op it ljepblêd Oanmelde foar evaluaasje of Fergese lisinsje, en selektearje de oerienkommende opsjes om de oanfraach te meitsjen.
Figuer 1. Altera FPGA Self-Service Licensing Center

Mei de lisinsjesleutels kinne jo:
Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 7

1. Oer de Nios® V Embedded Processor 726952 | 2025.07.16
· Implementearje in Nios V-prosessor yn jo systeem. · Simulearje it gedrach fan in Nios V-prosessorsysteem. · Ferifiearje de funksjonaliteit fan it ûntwerp, lykas grutte en snelheid. · Generearje apparaatprogrammearring files. · Programmearje in apparaat en ferifiearje it ûntwerp yn hardware.
Jo hawwe gjin lisinsje nedich om software te ûntwikkeljen yn 'e Ashling* RiscFree* IDE foar Altera FPGA's.
Relatearre ynformaasje · Altera FPGA Self-Service Licensing Center
Foar mear ynformaasje oer it krijen fan 'e Nios V Processor Altera FPGA IP-lisinsjesleutels. · Altera FPGA Software Ynstallearje en Lisinsjearje Foar mear ynformaasje oer it lisinsjearjen fan 'e Altera FPGA-software en it ynstellen fan in fêste lisinsje en netwurklisinsjeserver.
1.4. Untwerp fan ynbêde systemen
De folgjende figuer yllustrearret in ferienfâldige systeemûntwerpstream basearre op in Nios V-prosessor, ynklusyf sawol hardware- as softwareûntwikkeling.

Nios® V Ynbêde Prosessor Untwerphânboek 8

Stjoer Feedback

1. Oer de Nios® V Embedded Processor 726952 | 2025.07.16

figuer 2.

Nios V-prosessorsysteemûntwerpstream
Systeem konsept

Systeemeasken analysearje

Nios® V
Prosessorkernen en standertkomponinten

Definiearje en generearje in systeem yn
Platfoarm Designer

Hardware Flow: Yntegrearje en kompilearje Intel Quartus Prime Project

Softwareflow: Nios V-foarstelsoftware ûntwikkelje en bouwe

Hardwarestream: Download FPGA-ûntwerp
nei Target Board

Softwareflow: Test en debuggen fan Nios V-prosessorsoftware

Foldocht software oan spesifikaasjes?
Ja
Hardware Nee Foldocht oan spesifikaasjes? Ja
Systeem kompleet

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 9

726952 | 2025.07.16 Ferstjoere Feedback

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en platfoarmûntwerper

figuer 3.

It folgjende diagram yllustrearret in typysk Nios V-prosessor hardware-ûntwerp. Nios V-prosessor systeem hardware ûntwerpstream

Start

Nios V-kearnen en standertkomponinten

Brûk Platform Designer om in Nios V-basearre systeem te ûntwerpen
Generearje platfoarmûntwerperûntwerp

Yntegrearje Platform Designer System mei Intel Quartus Prime Project
Pinlokaasjes, timingeasken en oare ûntwerpbeperkingen tawize
Kompilearje hardware foar doelapparaat yn Intel Quartus Prime

Klear om te downloaden
2.1. Nios V-prosessorsysteemûntwerp oanmeitsje mei Platform Designer
De Quartus Prime-software befettet de Platform Designer-systeemyntegraasjetool dy't de taak fan it definiearjen en yntegrearjen fan 'e Nios V-prosessor IP-kearn en oare IP's yn in Altera FPGA-systeemûntwerp ferienfâldiget. De Platform Designer makket automatysk ynterferbiningslogika út 'e oantsjutte ferbining op heech nivo. De ynterferbiningsautomatisearring elimineert de tiidslinende taak fan it spesifisearjen fan HDL-ferbiningen op systeemnivo.
© Altera Corporation. Altera, it Altera-logo, it `a'-logo, en oare Altera-merken binne hannelsmerken fan Altera Corporation. Altera behâldt him it rjocht foar om op elk momint sûnder notice feroarings oan te bringen oan produkten en tsjinsten. Altera oannimt gjin ferantwurdlikens of oanspraaklikens dy't ûntstiet út 'e tapassing of it gebrûk fan ynformaasje, produkt of tsjinst dy't hjir beskreaun wurdt, útsein as útdruklik skriftlik ôfpraat troch Altera. Altera-klanten wurde advisearre om de lêste ferzje fan apparaatspesifikaasjes te krijen foardat se fertrouwe op publisearre ynformaasje en foardat se bestellingen pleatse foar produkten of tsjinsten. *Oare nammen en merken kinne wurde opeaske as eigendom fan oaren.

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en platfoarmûntwerper
726952 | 2025.07.16

Nei it analysearjen fan 'e easken foar systeemhardware brûke jo Quartus Prime om de Nios V-prosessorkearn, ûnthâld en oare komponinten te spesifisearjen dy't jo systeem fereasket. De Platform Designer genereart automatysk de ynterferbiningslogika om de komponinten yn it hardwaresysteem te yntegrearjen.

2.1.1. Instantiearjen fan Nios V-prosessor Altera FPGA IP

Jo kinne ien fan 'e prosessor-IP-kearnen yn Platform Designer IP Catalog Processors and Peripherals Embedded Processors ynstantiearje.

De IP-kearn fan elke prosessor stipet ferskate konfiguraasje-opsjes basearre op syn unike arsjitektuer. Jo kinne dizze konfiguraasjes definiearje om better te foldwaan oan jo ûntwerpbehoeften.

Tabel 1.

Konfiguraasje-opsjes oer kearnfarianten

Konfiguraasje opsjes

Nios V/c-prosessor

Nios V/m-prosessor

Debuggebrûk Resetfersyk

—

Traps, útsûnderings en ûnderbrekkings

CPU Arsjitektuer

ECC

Caches, perifeare regio's en TCM's

—

Oanpaste ynstruksjes

—

Slútstap

—

Nios V/g-prosessor

2.1.1.1. Instantiearjen fan Nios V/c Kompakte Mikrokontroller Altera FPGA IP Figuer 4. Nios V/c Kompakte Mikrokontroller Altera FPGA IP

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 11

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en platfoarmûntwerper
726952 | 2025.07.16

2.1.1.1.1. Tabblêd CPU-arsjitektuer

Tabel 2.

Tabblêd CPU-arsjitektuer

Eigenskip

Beskriuwing

Avalon®-ynterface ynskeakelje Skeakelt Avalon-ynterface yn foar ynstruksjebehearder en gegevensbehearder. As útskeakele, brûkt it systeem de AXI4-Lite-ynterface.

mhartid MVO-wearde

· Unjildige IP-opsje. · Brûk de mhartid CSR-wearde net yn 'e Nios V/c-prosessor.

2.1.1.1.2. Brûk it ljepblêd Reset-oanfraach

Tabel 3.

Brûk de parameter foar it ljepblêd Reset Request

Brûk it ljepblêd Reset-oanfraach

Beskriuwing

Foegje ynterface foar weromsette-oanfraach ta

· Skeakelje dizze opsje yn om lokale resetpoarten bleat te stellen wêr't in lokale master it brûke kin om de Nios V-prosessor te resetten sûnder ynfloed te hawwen op oare komponinten yn in Nios V-prosessorsysteem.
· De reset-ynterface bestiet út in ynfier resetreq-sinjaal en in útfier ack-sinjaal.
· Jo kinne in reset oanfreegje foar de Nios V-prosessorkearn troch it resetreq-sinjaal te brûken.
· It resetreq-sinjaal moat oanhâlden bliuwe oant de prosessor in befêstigingssinjaal jout. As it sinjaal net oanhâlden wurdt, kin dat derta liede dat de prosessor yn in net-deterministyske steat komt.
· De Nios V-prosessor reagearret dat de reset slagge is troch it befêstigingssignaal te befêstigjen.
· Nei't de prosessor mei súkses weromset is, kin it befêstigjen fan it befêstigingssignaal meardere kearen periodyk barre oant it weromsette fan it resetreq-signaal werhelle wurdt.

2.1.1.1.3. Tabblêd Traps, Útsûnderings en Underbrekkings

Tabel 4.

Parameters fan it ljepblêd Traps, Exceptions, and Interrupts

Traps, útsûnderings en ûnderbrekkings

Beskriuwing

Agent weromsette

Offset weromsette

· Spesifisearret de offset fan 'e reset-fektor relatyf oan it basisadres fan 'e keazen reset-agent. · Platfoarmûntwerper leveret automatysk in standertwearde foar de reset-offset.

Noat:

Platform Designer biedt in Absolute opsje, wêrmei jo in absolút adres kinne opjaan yn Reset Offset. Brûk dizze opsje as it ûnthâld dat de reset-fektor opslaat bûten it prosessorsysteem en subsystemen leit.

Nios® V Ynbêde Prosessor Untwerphânboek 12

Stjoer Feedback

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en platfoarmûntwerper
726952 | 2025.07.16

2.1.1.1.4. ECC-ljepper

Tabel 5.

ECC-ljepper

ECC

Skeakelje flaterdeteksje en statusrapportaazje yn

Beskriuwing
· Skeakelje dizze opsje yn om de ECC-funksje ta te passen foar ynterne RAM-blokken fan 'e Nios V-prosessor. · ECC-funksjes detektearje flaters oant 2-bits en reagearje op basis fan it folgjende gedrach:
— As it in korrizjearbere flater fan 1 bit is, bliuwt de prosessor wurkje nei it korrizjearjen fan 'e flater yn 'e prosessorpipeline. De korreksje wurdt lykwols net werjûn yn 'e boarneûnthâlden.
— As de flater net te korrigearjen is, bliuwt de prosessor wurkje sûnder dizze te korrigearjen yn 'e prosessorpipeline en boarneûnthâlden, wat derta kin liede dat de prosessor in net-deterministyske steat yngiet.

2.1.1.2. Instantiearjen fan Nios V/m Mikrokontroller Altera FPGA IP Figuer 5. Nios V/m Mikrokontroller Altera FPGA IP

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 13

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en platfoarmûntwerper
726952 | 2025.07.16

2.1.1.2.1. Tabblêd Debug

Tabel 6.

Parameters fan it ljepblêd Debug

Tabblêd Debug

Beskriuwing

Debug ynskeakelje
Reset ynskeakelje fanút Debug Module

· Skeakelje dizze opsje yn om de J ta te foegjenTAG doelferbiningsmodule mei de Nios V-prosessor. · De JTAG De doelferbiningsmodule makket it mooglik om ferbining te meitsjen mei de Nios V-prosessor fia de
JTAG ynterfacepinnen fan 'e FPGA. · De ferbining biedt de folgjende basismooglikheden:
— De Nios V-prosessor starte en stopje — Registers en ûnthâld ûndersykje en bewurkje. — De Nios V-applikaasje .elf downloade file nei it prosessorûnthâld by runtime fia
niosv-download. — Debuggen yn 'e applikaasje dy't op 'e Nios V-prosessor rint · Ferbine de dm_agent-poarte mei de ynstruksje- en databus fan 'e prosessor. Soargje derfoar dat it basisadres tusken beide bussen itselde is.
· Skeakelje dizze opsje yn om de dbg_reset_out- en ndm_reset_in-poarten bleat te lizzen. · JTAG debugger of niosv-download -r kommando triggerje de dbg_reset_out, wat
lit de Nios V-prosessor systeemperifeare apparaten dy't ferbine mei dizze poarte weromsette. · Jo moatte de dbg_reset_out-ynterface ferbine mei ndm_reset_in ynstee fan reset
ynterface om reset nei prosessorkearn en timermodule te triggerjen. Jo meie de dbg_reset_out-ynterface net ferbine mei de reset-ynterface om ûnbepaald gedrach te foarkommen.

2.1.1.2.2. Brûk it ljepblêd Reset-oanfraach

Tabel 7.

Brûk de parameter foar it ljepblêd Reset Request

Brûk it ljepblêd Reset-oanfraach

Beskriuwing

Foegje ynterface foar weromsette-oanfraach ta

· Skeakelje dizze opsje yn om lokale resetpoarten bleat te stellen wêr't in lokale master it brûke kin om de Nios V-prosessor te resetten sûnder ynfloed te hawwen op oare komponinten yn in Nios V-prosessorsysteem.
· De reset-ynterface bestiet út in ynfier resetreq-sinjaal en in útfier ack-sinjaal.
· Jo kinne in reset oanfreegje foar de Nios V-prosessorkearn troch it resetreq-sinjaal te brûken.
· It resetreq-sinjaal moat oanhâlden bliuwe oant de prosessor in befêstigingssinjaal jout. As it sinjaal net oanhâlden wurdt, kin dat derta liede dat de prosessor yn in net-deterministyske steat komt.
· Befêstiging fan it resetreq-sinjaal yn debugmodus hat gjin effekt op 'e steat fan' e prosessor.
· De Nios V-prosessor reagearret dat de reset slagge is troch it befêstigingssignaal te befêstigjen.
· Nei't de prosessor mei súkses weromset is, kin it befêstigjen fan it befêstigingssignaal meardere kearen periodyk barre oant it weromsette fan it resetreq-signaal werhelle wurdt.

2.1.1.2.3. Tabblêd Traps, Útsûnderings en Underbrekkings

Tabel 8.

Tabblêd Traps, Útsûnderings en Underbrekkings

Beskriuwing

Agent weromsette

Weromsette Offset-ûnderbrekkingsmodus

· Spesifisearret de offset fan 'e reset-fektor relatyf oan it basisadres fan 'e keazen reset-agent. · Platfoarmûntwerper leveret automatysk in standertwearde foar de reset-offset.
Spesifisearje it type ûnderbrekkingskontroller, of it no direkt of mei vektorisaasje is. Opmerking: De Nios V/m net-pipeline-prosessor stipet gjin ûnderbrekkings mei vektorisaasje.
Dêrom, foarkom it brûken fan 'e Vectored interrupt-modus as de prosessor yn Nonpipelined-modus is.

Nios® V Ynbêde Prosessor Untwerphânboek 14

Stjoer Feedback

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en platfoarmûntwerper
726952 | 2025.07.16

Noat:

2.1.1.2.4. CPU-arsjitektuer

Tabel 9.

Parameters fan it ljepblêd CPU-arsjitektuer

CPU Arsjitektuer

Beskriuwing

Pipelining yn CPU ynskeakelje

· Skeakelje dizze opsje yn om in pipeline Nios V/m-prosessor te ynstantiearjen. — IPC is heger ten koste fan in heger logysk gebiet en in legere Fmax-frekwinsje.
· Skeakelje dizze opsje út om in net-pipelined Nios V/m-prosessor te ynstantiearjen. — Hat ferlykbere kearnprestaasjes as de Nios V/c-prosessor. — Stipet debuggen en ûnderbrekkingsmooglikheden — Leger logysk gebiet en hegere Fmax-frekwinsje ten koste fan in legere IPC.

Avalon-ynterface ynskeakelje

Skeakelt Avalon Interface yn foar ynstruksjebehearder en gegevensbehearder. As útskeakele, brûkt it systeem de AXI4-Lite-ynterface.

mhartid MVO-wearde

· De wearde fan it Hart ID-register (mhartid) is standert 0. · Jou in wearde tusken 0 en 4094. · Kompatibel mei Altera FPGA Avalon Mutex Core HAL API.

Relatearre ynformaasje Brûkersgids foar ynbêde perifeare IP - Intel FPGA Avalon® Mutex Core

2.1.1.2.5. ECC-ljepper
Tabel 10. ECC-ljepper
ECC Skeakelje flaterdeteksje en statusrapportaazje yn

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 15

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en platfoarmûntwerper
726952 | 2025.07.16
2.1.1.3. Ynstânsjearjen fan Nios V/g Algemiene Doelprosessor Altera FPGA IP
Figuer 6. Nios V/g Algemiene Doelprosessor Altera FPGA IP - Diel 1

figuer 7.

Nios V/g Algemien Doelprosessor Altera FPGA IP - Diel 2 (Skeakelje Core Level Interrupt Controller út)

Nios® V Ynbêde Prosessor Untwerphânboek 16

Stjoer Feedback

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en platfoarmûntwerper
726952 | 2025.07.16

figuer 8.

Nios V/g Algemien Doelprosessor Altera FPGA IP - Diel 2 (Skeakelje Core Level Interrupt Controller yn)

Figuer 9. Nios V/g Algemiene Doelprosessor Altera FPGA IP - Diel 3

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 17

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en platfoarmûntwerper
726952 | 2025.07.16
Figuer 10. Nios V/g Algemiene Doelprosessor Altera FPGA IP - Diel 4

2.1.1.3.1. CPU-arsjitektuer

Tabel 11. CPU-arsjitektuerparameters

Tab CPU-arsjitektuer Ynskeakelje driuwende komma-ienheid

Beskriuwing Skeakelje dizze opsje yn om de driuwende-komma-ienheid ("F"-útwreiding) ta te foegjen oan 'e prosessorkearn.

Tûkefoarsizzing ynskeakelje

Skeakelje statyske tûkefoarsizzing (Efterút nommen en Foarút net nommen) yn foar tûke-ynstruksjes.

mhartid MVO-wearde

· De wearde fan it Hart ID-register (mhartid) is standert 0. · Jou in wearde tusken 0 en 4094. · Kompatibel mei Altera FPGA Avalon Mutex Core HAL API.

Skeakelje FSQRT & FDIV-ynstruksjes út foar FPU

· Ferwiderje operaasjes foar driuwende-kommawoartel (FSQRT) en driuwende-kommadieling (FDIV) yn FPU.
· Tapasse software-emulaasje op beide ynstruksjes tidens runtime.

Relatearre ynformaasje Brûkersgids foar ynbêde perifeare IP - Intel FPGA Avalon® Mutex Core

Nios® V Ynbêde Prosessor Untwerphânboek 18

Stjoer Feedback

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en platfoarmûntwerper
726952 | 2025.07.16

2.1.1.3.2. Tabblêd Debug

Tabel 12. Parameters fan it ljepblêd Debug

Tabblêd Debug

Beskriuwing

Debug ynskeakelje
Reset ynskeakelje fanút Debug Module

2.1.1.3.3. Lockstep-ljepper Tabel 13. Lockstep-ljepper
Parameters Lockstep ynskeakelje Standert time-outperioade Útwreide reset-ynterface ynskeakelje

Beskriuwing · Skeakelje it dual-core Lockstep-systeem yn. · Standertwearde fan programmearbere time-out by reset-útgong (tusken 0 en 255). · Skeakelje de opsjonele Extended Reset Interface yn foar Extended Reset Control. · As útskeakele, implementearret de fRSmartComp Basic Reset Control.

2.1.1.3.4. Brûk it ljepblêd Reset-oanfraach

Tabel 14. Brûk de parameter fan it ljepblêd Reset Request

Brûk it ljepblêd Reset-oanfraach

Beskriuwing

Foegje ynterface foar weromsette-oanfraach ta

· Skeakelje dizze opsje yn om lokale resetpoarten bleat te stellen wêr't in lokale master it brûke kin om de Nios V-prosessor te resetten sûnder ynfloed te hawwen op oare komponinten yn in Nios V-prosessorsysteem.
· De reset-ynterface bestiet út in ynfier resetreq-sinjaal en in útfier ack-sinjaal.
· Jo kinne in reset oanfreegje foar de Nios V-prosessorkearn troch it resetreq-sinjaal te brûken.
· It resetreq-sinjaal moat oanhâlden bliuwe oant de prosessor in befêstigingssinjaal jout. As it sinjaal net oanhâlden wurdt, kin dat derta liede dat de prosessor yn in net-deterministyske steat komt.
· Befêstiging fan it resetreq-sinjaal yn debugmodus hat gjin effekt op 'e steat fan' e prosessor.
· De Nios V-prosessor reagearret dat de reset slagge is troch it befêstigingssignaal te befêstigjen.
· Nei't de prosessor mei súkses weromset is, kin it befêstigjen fan it befêstigingssignaal meardere kearen periodyk barre oant it weromsette fan it resetreq-signaal werhelle wurdt.

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 19

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en platfoarmûntwerper
726952 | 2025.07.16

2.1.1.3.5. Tabblêd Traps, Útsûnderings en Underbrekkings

Tabel 15.

Tab Traps, Exceptions, and Interrupts as Core Level Interrupt Controller ynskeakelje útskeakele is

Tabblêd Traps, Útsûnderings en Underbrekkings
Agent weromsette

Beskriuwing
· It ûnthâld dat de reset-fektor host (it resetadres fan 'e Nios V-prosessor) wêr't de resetkoade sit.
· Jo kinne elke ûnthâldmodule selektearje dy't ferbûn is mei de ynstruksjemaster fan 'e Nios V-prosessor en stipe wurdt troch in opstartstream fan in Nios V-prosessor as de reset-agent.

Offset weromsette

· Spesifisearret de offset fan 'e reset-fektor relatyf oan it basisadres fan 'e keazen reset-agent. · Platfoarmûntwerper leveret automatysk in standertwearde foar de reset-offset.

Core Level Interrupt Controller (CLIC) ynskeakelje

· Skeakelje CLIC yn om pre-emptive ûnderbrekkingen en konfigurearbere ûnderbrekkingstriggerbetingsten te stypjen.
· As ynskeakele, kinne jo it oantal platfoarmûnderbrekkings konfigurearje, triggerbetingsten ynstelle en guon fan 'e ûnderbrekkings as pre-emptive oanwize.

Underbrekingsmodus skaadregister Files

Spesifisearje de ûnderbrekkingstypen as Direkt of Fektorearre. Skeakelje skaadregister yn om kontekstwikseling by ûnderbrekking te ferminderjen.

Tabel 16.

Traps, útsûnderings en ûnderbrekkings as Core Level Interrupt Controller ynskeakele is

Traps, útsûnderings en ûnderbrekkings

Beskriuwings

Agent weromsette
Offset weromsette
Core Level Interrupt Controller (CLIC) ynskeakelje

· It ûnthâld dat de reset-fektor host (it resetadres fan 'e Nios V-prosessor) wêr't de resetkoade sit.
· Jo kinne elke ûnthâldmodule selektearje dy't ferbûn is mei de ynstruksjemaster fan 'e Nios V-prosessor en stipe wurdt troch in opstartstream fan in Nios V-prosessor as de reset-agent.
· Spesifisearret de offset fan 'e reset-fektor relatyf oan it basisadres fan 'e keazen reset-agent. · Platfoarmûntwerper leveret automatysk in standertwearde foar de reset-offset.
· Skeakelje CLIC yn om pre-emptive ûnderbrekkingen en konfigurearbere ûnderbrekkingstriggerbetingsten te stypjen. · As ynskeakele, kinne jo it oantal platfoarmûnderbrekkingen konfigurearje, triggerbetingsten ynstelle,
en oantsjutte guon fan 'e ûnderbrekkingen as pre-emptive.

Underbrekingsmodus

· Spesifisearje de ûnderbrekkingstypen as Direkt, Fektorearre, of CLIC.

Skaadregister Files

· Skeakelje skaadregister yn om kontekstwikseling by ûnderbrekking te ferminderjen.
· Biedet twa oanpakken:
— Oantal CLIC-ûnderbrekkingsnivo's
— Oantal CLIC-ûnderbrekkingsnivo's – 1: Dizze opsje is nuttich as jo it oantal registers wolle file kopyen om yn in krekt oantal M20K- of M9K-blokken te passen.
· Skeakelje de Nios V-prosessor yn om skaadregister te brûken files dy't de overhead fan kontekstwikseling by ûnderbrekking ferminderje.
Foar mear ynformaasje oer skaadregister files, sjoch de referinsjehânlieding foar de Nios V-prosessor.

Oantal platfoarmûnderbrekkingsboarnen

· Spesifisearret it oantal platfoarmûnderbrekkingen tusken 16 en 2048.
Opmerking: CLIC stipet maksimaal 2064 ûnderbrekkingsyngongen, en de earste 16 ûnderbrekkingsyngongen binne ek ferbûn mei de basisûnderbrekkingskontroller.

CLIC Fektor Tabel Útrjochting

· Automatysk bepaald op basis fan it oantal platfoarmûnderbrekkingsboarnen. · As jo in ôfstimming brûke dy't ûnder de oanrikkemandearre wearde leit, fergruttet de CLIC de logika
kompleksiteit troch in ekstra opteller ta te foegjen om vektorberekkeningen út te fieren. · As jo in ôfstimming brûke dy't ûnder de oanrikkemandearre wearde leit, resulteart dit yn ferhege
logyske kompleksiteit yn 'e CLIC.
fierder…

Nios® V Ynbêde Prosessor Untwerphânboek 20

Stjoer Feedback

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en platfoarmûntwerper
726952 | 2025.07.16

Traps, útsûnderings en ûnderbrekkings
Oantal ûnderbrekkingsnivo's
Oantal ûnderbrekkingsprioriteiten per nivo
Konfigurearbere ûnderbrekkingspolariteit Stipe râne-triggerde ûnderbrekkingen

Beskriuwings
· Spesifisearret it oantal ûnderbrekkingsnivo's mei in ekstra nivo 0 foar applikaasjekoade. Underbrekkingen fan in heger nivo kinne in rinnende handler ûnderbrekke (foarôfgean) foar in ûnderbrekking fan in leger nivo.
· Mei net-nul ûnderbrekkingsnivo's as de ienige opsjes foar ûnderbrekkingen, is de applikaasjekoade altyd op it leechste nivo 0. Opmerking: Run-time konfiguraasje fan it nivo en de prioriteit fan in ûnderbrekking wurdt dien yn ien 8-bit register. As it oantal ûnderbrekkingsnivo's 256 is, is it net mooglik om de ûnderbrekkingsprioriteit tidens runtime te konfigurearjen. Oars is it maksimale oantal konfigurearbere prioriteiten 256 / (oantal ûnderbrekkingsnivo's - 1).
· Spesifisearret it oantal ûnderbrekkingsprioriteiten, dy't de CLIC brûkt om de folchoarder te bepalen wêryn net-foarrinnende ûnderbrekkingshandlers oproppen wurde. Opmerking: De oaninoarkeppeling fan binêre wearden fan it selektearre ûnderbrekkingsnivo en de selektearre ûnderbrekkingsprioriteit moat minder wêze as 8 bits.
· Lit jo de ûnderbrekkingspolariteit tidens runtime konfigurearje. · Standertpolariteit is positive polariteit.
· Lit jo de ûnderbrekkingstriggerbetingst konfigurearje tidens runtime, d.w.s. triggerd op heech nivo of triggerd op in positive flanke (as de ûnderbrekkingspolariteit posityf is yn Konfigurearbere ûnderbrekkingspolariteit).
· Standert triggerbetingst is nivo-triggerde ûnderbrekking.

Noat:

Relatearre ynformaasje Nios® V-prosessor referinsjehânlieding

2.1.1.3.6. Tabblêd Geheugenkonfiguraasjes

Tabel 17. Parameters fan it ljepblêd Geheugenkonfiguraasje

Kategory

Tabblêd Geheugenkonfiguraasje

Beskriuwing

Caches

Grutte fan gegevenscache

· Spesifisearret de grutte fan 'e datacache. · Jildige gruttes binne fan 0 kilobytes (KB) oant 16 KB. · Skeakelje de datacache út as de grutte 0 KB is.

Grutte fan ynstruksjecache

· Spesifisearret de grutte fan 'e ynstruksjecache. · Jildige gruttes binne fan 0 KB oant 16 KB. · Skeakelje de ynstruksjecache út as de grutte 0 KB is.

Perifeare Regio A en B

Grutte

· Spesifisearret de grutte fan 'e perifeare regio.
· Jildige gruttes binne fan 64 KB oant 2 gigabyte (GB), of Gjin. As jo Gjin kieze, wurdt de perifeare regio útskeakele.

Basisadres

· Spesifisearret it basisadres fan 'e perifeare regio nei't jo de grutte selektearre hawwe.
· Alle adressen yn 'e perifeare regio produsearje net-cacheable gegevenstagong.
· It basisadres fan 'e perifeare regio moat ôfstimd wêze op 'e grutte fan 'e perifeare regio.

Nau ferbûne oantinkens

Grutte

· Spesifisearret de grutte fan it tight-coupled ûnthâld. — Jildige gruttes binne fan 0 MB oant 512 MB.

Basisadresinitialisaasje File

· Spesifisearret it basisadres fan tightly-coupled memory. · Spesifisearret de inisjalisaasje file foar strak keppele ûnthâld.

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 21

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en platfoarmûntwerper
726952 | 2025.07.16

Noat:

Yn in Nios V-prosessorsysteem mei ynskeakele cache moatte jo systeemperifeare apparaten binnen in perifeare regio pleatse. Jo kinne perifeare regio's brûke om in net-cache-bere transaksje te definiearjen foar perifeare apparaten lykas UART, PIO, DMA, en oaren.

2.1.1.3.7. ECC-ljepper

Tabel 18. ECC-ljepper
ECC Skeakelje flaterdeteksje en statusrapportaazje yn
Ienkele bitkorreksje ynskeakelje

Beskriuwing
· Skeakelje dizze opsje yn om de ECC-funksje ta te passen foar ynterne RAM-blokken fan 'e Nios V-prosessor. · ECC-funksjes detektearje flaters oant 2-bits en reagearje op basis fan it folgjende gedrach:
— As it in korrizjearbere flater fan ien bit is en Single Bit Correction ynskeakelje útskeakele is, bliuwt de prosessor wurkje nei it korrizjearjen fan de flater yn 'e prosessorpipeline. De korreksje wurdt lykwols net werjûn yn 'e boarneûnthâlden.
— As it in korrizjearbere flater yn ien bit is en Single Bit Correction ynskeakelje is ynskeakele, bliuwt de prosessor wurkje nei it korrizjearen fan 'e flater yn 'e prosessorpipeline en de boarneûnthâlden.
— As it in net-korrizjearbere flater is, stoppet de prosessor syn wurking.
Skeakelje inkele bit-korreksje yn op ynbêde ûnthâldblokken yn 'e kearn.

2.1.1.3.8. Tabblêd Oanpaste ynstruksjes

Noat:

Dit ljepblêd is allinnich beskikber foar de Nios V/g-prosessorkearn.

Oanpaste ynstruksje Nios V Oanpaste ynstruksje Hardware-ynterfacetabel
Nios V Oanpaste Ynstruksjesoftware Makrotabel

Beskriuwing
· De Nios V-prosessor brûkt dizze tabel om syn oanpaste ynstruksjebehearder-ynterfaces te definiearjen.
· Definieare oanpaste ynstruksjebehearder-ynterfaces wurde unyk kodearre troch in Opcode (CUSTOM0-3) en 3 bits fan funct7[6:4].
· Jo kinne maksimaal 32 yndividuele oanpaste ynstruksjebehearder-ynterfaces definiearje.
· Nios V-prosessor brûkt dizze tabel om oanpaste ynstruksjesoftwarekodearrings te definiearjen foar definieare oanpaste ynstruksjebehearder-ynterfaces.
· Foar elke definieare oanpaste ynstruksjesoftwarekodearring moatte de Opcode (CUSTOM0-3) en 3 bits fan funct7[6:4]-kodearring korrelearje mei in definieare oanpaste ynstruksjebehearder-ynterfacekodearring yn 'e oanpaste ynstruksjehardware-ynterfacetabel.
· Jo kinne funct7[6:4], funct7[3:0] en funct3[2:0] brûke om ekstra kodearring te definiearjen foar in opjûne oanpaste ynstruksje, of oantsjutte as X'en om trochjûn te wurden as ekstra ynstruksjearguminten.
· De Nios V-prosessor leveret definieare oanpaste ynstruksjesoftwarekodearrings as generearre C-makro's yn system.h, en folgje it R-type RISC-V ynstruksjeformaat.
· Mnemonika kin brûkt wurde om oanpaste nammen te definiearjen foar: — De generearre C-Makro's yn system.h.
— De generearre GDB-debug-mnemonika yn custom_instruction_debug.xml.

Related Information
AN 977: Oanpaste ynstruksje foar Nios V-prosessor Foar mear ynformaasje oer oanpaste ynstruksjes wêrmei jo de Nios® V-prosessor oanpasse kinne om te foldwaan oan 'e behoeften fan in bepaalde applikaasje.

Nios® V Ynbêde Prosessor Untwerphânboek 22

Stjoer Feedback

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en Platform Designer 726952 | 2025.07.16
2.1.2. Definiearjen fan ûntwerp fan systeemkomponinten
Brûk de Platfoarmûntwerper om de hardwarekarakteristiken fan it Nios V-prosessorsysteem te definiearjen en de winske komponinten ta te foegjen. It folgjende diagram demonstrearret in basis Nios V-prosessorsysteemûntwerp mei de folgjende komponinten: · Nios V-prosessorkearn · On-Chip-ûnthâld · JTAG UART · Yntervaltimer (opsjoneel)(1)
As in nij On-Chip-ûnthâld tafoege wurdt oan in Platform Designer-systeem, fier dan Sync System Infos út om de tafoege ûnthâldkomponinten yn reset wer te jaan. As alternatyf kinne jo Auto Sync yn Platform Designer ynskeakelje om automatysk de lêste komponintwizigingen wer te jaan.
Figuer 11. Exampde ferbining fan Nios V-prosessor mei oare randapparaten yn Platform Designer

(1) Jo hawwe de opsje om de ynterne timerfunksjes fan Nios V te brûken om de eksterne yntervaltimer yn Platform Designer te ferfangen.

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 23

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en platfoarmûntwerper
726952 | 2025.07.16
Jo moatte ek operaasjepinnen definiearje om te eksportearjen as conduit yn jo Platform Designer-systeem. Bygelyksample, in juste FPGA-systeemoperaasje pinlist wurdt hjirûnder definiearre, mar is net beheind ta:
· Klok
· Reset
· I/O-sinjalen
2.1.3. Basisadressen en prioriteiten foar ûnderbrekkingsoanfragen spesifisearje
Om oan te jaan hoe't de komponinten dy't tafoege binne yn it ûntwerp ynteraksje hawwe om in systeem te foarmjen, moatte jo basisadressen tawize foar elke agentkomponint en prioriteiten foar ûnderbrekkingsfersyk (IRQ) tawize foar de J.TAG UART en de yntervaltimer. De Platfoarmûntwerper leveret in kommando - Basisadressen tawize - dat automatysk de juste basisadressen tawiist oan alle komponinten yn in systeem. Jo kinne de basisadressen lykwols oanpasse op basis fan jo behoeften.
Hjirûnder binne wat rjochtlinen foar it tawizen fan basisadressen:
· Nios V-prosessorkearn hat in adresberik fan 32 bits. Om tagong te krijen ta agentkomponinten moat har basisadres tusken 0x00000000 en 0xFFFFFFFF lizze.
· Nios V-programma's brûke symboalyske konstanten om nei adressen te ferwizen. Jo hoege gjin adreswearden te kiezen dy't maklik te ûnthâlden binne.
· Adreswearden dy't komponinten ûnderskiede mei mar in adresferskil fan ien bit produsearje effisjintere hardware. Jo hoege net alle basisadressen te komprimearjen ta it lytst mooglike adresberik, om't komprimearjen minder effisjinte hardware kin oanmeitsje.
· Platfoarmûntwerper besiket net om aparte ûnthâldkomponinten yn in oanswettende ûnthâldberik op elkoar ôf te stimmen. Bygelyksample, as jo meardere On-Chip-ûnthâldkomponinten adressearber wolle hawwe as ien oaniensletten ûnthâldberik, moatte jo basisadressen eksplisyt tawize.
Platform Designer leveret ek in automatisearringskommando - Assign Interrupt Numbers, dat IRQ-sinjalen ferbynt om jildige hardwareresultaten te produsearjen. It effektyf tawizen fan IRQ's fereasket lykwols in begryp fan it algemiene systeemreaksjegedrach. Platform Designer kin gjin ynformearre rieden dwaan oer de bêste IRQ-tawizing.
De leechste IRQ-wearde hat de heechste prioriteit. Yn in ideaal systeem advisearret Altera dat de timerkomponint de IRQ mei de heechste prioriteit hat, dus de leechste wearde, om de krektens fan 'e systeemklok te behâlden.
Yn guon gefallen kinne jo in real-time randapparaten (lykas fideokontrollers) in hegere prioriteit tawize, wat in hegere ûnderbrekkingsfrekwinsje fereasket as timerkomponinten.
Related Information
Brûkersgids foar Quartus Prime Pro Edition: Mear ynformaasje oer it meitsjen fan in systeem mei Platform Designer.

Nios® V Ynbêde Prosessor Untwerphânboek 24

Stjoer Feedback

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en Platform Designer 726952 | 2025.07.16
2.2. Yntegraasje fan it Platform Designer System yn it Quartus Prime-projekt
Nei it generearjen fan it Nios V-systeemûntwerp yn Platform Designer, fier de folgjende taken út om de Nios V-systeemmodule te yntegrearjen yn it Quartus Prime FPGA-ûntwerpprojekt. · Instantiearje de Nios V-systeemmodule yn it Quartus Prime-projekt · Ferbine sinjalen fan 'e Nios V-systeemmodule mei oare sinjalen yn 'e FPGA-logika · Tawize lokaasje fan fysike pinnen · Beheine it FPGA-ûntwerp
2.2.1. Instantiëren fan 'e Nios V-prosessorsysteemmodule yn it Quartus Prime-projekt
Platfoarmûntwerper genereart in ûntwerpentiteit foar in systeemmodule dy't jo yn Quartus Prime kinne ynstantiearje. Hoe't jo de systeemmodule ynstantiearje hinget ôf fan 'e ûntwerpynfiermetoade foar it algemiene Quartus Prime-projekt. Bygelyksample, as jo Verilog HDL brûkten foar ûntwerpynfier, ynstantiearje dan de op Verilog basearre systeemmodule. As jo leaver de blokdiagrammetoade brûke foar ûntwerpynfier, ynstantiearje dan in systeemmodulesymboal .bdf file.
2.2.2. Sinjalen ferbine en fysike pinlokaasjes tawize
Om jo Altera FPGA-ûntwerp te ferbinen mei jo ûntwerp op boardnivo, fier de folgjende taken út: · Identifisearje it topnivo file foar jo ûntwerp en sinjalen om te ferbinen mei eksterne Altera
FPGA-apparaatpinnen. · Begryp hokker pinnen jo ferbine moatte fia jo brûkershantlieding foar ûntwerp op boardnivo of
skematyske tekeningen. · Tawize sinjalen yn it topnivo-ûntwerp oan poarten op jo Altera FPGA-apparaat mei pin
opdracht ark.
Dyn Platform Designer-systeem kin it ûntwerp op it heechste nivo wêze. De Altera FPGA kin lykwols ek ekstra logika opnimme op basis fan dyn behoeften en yntrodusearret sa in oanpaste topnivo-ûntwerp. fileIt heechste nivo file ferbynt de sinjalen fan 'e Nios V-prosessorsysteemmodule mei oare Altera FPGA-ûntwerplogika.
Relatearre ynformaasje Quartus Prime Pro Edition brûkershantlieding: ûntwerpbeperkingen
2.2.3. It Altera FPGA-ûntwerp beheine
In goed Altera FPGA-systeemûntwerp omfettet ûntwerpbeperkingen om te soargjen dat it ûntwerp foldocht oan easken foar timingsluting en oare logyske beheiningen. Jo moatte jo Altera FPGA-ûntwerp beheine om eksplisyt oan dizze easken te foldwaan mei help fan ark dy't levere wurde yn 'e Quartus Prime-software of EDA-oanbieders fan tredden. De Quartus Prime-software brûkt de levere beheiningen tidens de kompilaasjefase om de optimale pleatsingsresultaten te krijen.

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 25

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en platfoarmûntwerper
726952 | 2025.07.16
Relatearre ynformaasje · Quartus Prime Pro Edition brûkershantlieding: ûntwerpbeperkingen · EDA-partners fan tredden · Quartus Prime Pro Edition brûkershantlieding: timinganalysator
2.3. It ûntwerpen fan in Nios V-prosessorûnthâldsysteem
Dizze seksje beskriuwt de bêste praktiken foar it selektearjen fan ûnthâldapparaten yn in ynbêde systeem fan Platform Designer mei in Nios V-prosessor en it berikken fan optimale prestaasjes. Unthâldapparaten spylje in krúsjale rol by it ferbetterjen fan 'e algemiene prestaasjes fan in ynbêde systeem. Ynbêde systeemûnthâld bewarret de programma-ynstruksjes en gegevens.
2.3.1. Flechtich ûnthâld
In primêr ûnderskied yn in ûnthâldtype is flechtigens. Flechtich ûnthâld hâldt allinich syn ynhâld fêst wylst jo stroom leverje oan it ûnthâldapparaat. Sadree't jo de stroom útskeakelje, ferliest it ûnthâld syn ynhâld.
ExampDe soarten flechtige ûnthâld binne RAM, cache en registers. Dit binne rappe ûnthâldtypen dy't de prestaasjes ferheegje. Altera advisearret dat jo de ynstruksjes fan 'e Nios V-prosessor yn RAM lade en útfiere en de Nios V IP-kearn kombinearje mei On-Chip Memory IP of External Memory Interface IP foar optimale prestaasjes.
Om de prestaasjes te ferbetterjen, kinne jo ekstra oanpassingskomponinten fan Platform Designer eliminearje troch it type of de breedte fan 'e Nios V-prosessorgegevensbehearder-ynterface oerien te bringen mei it opstart-RAM. Bygelyks.ample, jo kinne On-Chip Memory II konfigurearje mei in 32-bits AXI-4-ynterface, dy't oerienkomt mei de Nios V-gegevensbehearderynterface.
Relatearre ynformaasje · Eksterne ûnthâldynterfaces IP-stipesintrum · On-Chip-ûnthâld (RAM of ROM) Altera FPGA IP · On-Chip-ûnthâld II (RAM of ROM) Altera FPGA IP · Nios V-prosessorapplikaasje Execute-In-Place fan OCRAM op side 54
2.3.1.1. Konfiguraasje fan ûnthâld op 'e chip RAM of ROM
Jo kinne Altera FPGA On-Chip Memory IP's konfigurearje as RAM of ROM. · RAM biedt lês- en skriuwmooglikheden en hat in flechtige aard. As jo
By it opstarten fan 'e Nios V-prosessor fanút in On-Chip RAM, moatte jo derfoar soargje dat de opstartynhâld bewarre bliuwt en net beskeadige wurdt yn gefal fan in reset tidens runtime. · As in Nios V-prosessor opstart fanút ROM, kin in softwarefout op 'e Nios V-prosessor de ynhâld fan it On-Chip-ûnthâld net ferkeard oerskriuwe. Sa wurdt it risiko op beskeadige opstartsoftware fermindere.
Relatearre ynformaasje · On-Chip-ûnthâld (RAM of ROM) Altera FPGA IP · On-Chip-ûnthâld II (RAM of ROM) Altera FPGA IP · Nios V-prosessorapplikaasje Execute-In-Place fan OCRAM op side 54

Nios® V Ynbêde Prosessor Untwerphânboek 26

Stjoer Feedback

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en Platform Designer 726952 | 2025.07.16
2.3.1.2. Caches
On-chip-ûnthâlden wurde faak brûkt om de cache-funksjonaliteit te ymplementearjen fanwegen har lege latency. De Nios V-prosessor brûkt on-chip-ûnthâld foar syn ynstruksje- en datacaches. De beheinde kapasiteit fan on-chip-ûnthâld is meastentiids gjin probleem foar caches, om't se typysk lyts binne.
Caches wurde faak brûkt ûnder de folgjende betingsten:
· Gewoan ûnthâld sit bûten de chip en hat in langere tagongstiid as ûnthâld op de chip.
· De prestaasjekrityske seksjes fan 'e softwarekoade kinne yn 'e ynstruksjecache passe, wêrtroch't de systeemprestaasjes ferbettere wurde.
· It prestaasjekrityske, meast brûkte diel fan 'e gegevens kin yn 'e datacache passe, wêrtroch't de systeemprestaasjes ferbettere wurde.
It ynskeakeljen fan caches yn 'e Nios V-prosessor makket in ûnthâldhiërargy, dy't de tagongstiid ta it ûnthâld minimalisearret.
2.3.1.2.1. Perifeare regio
Elk IP-adres fan ynbêde perifeare apparaten, lykas UART, I2C en SPI, mei net yn 'e cache opslein wurde. Cache wurdt tige oanrikkemandearre foar eksterne ûnthâlden dy't beynfloede wurde troch lange tagongstiid, wylst ynterne on-chip-ûnthâlden útsletten wurde kinne fanwegen har koarte tagongstiid. Jo meie gjin IP-adressen fan ynbêde perifeare apparaten, lykas UART, I2C en SPI, yn 'e cache opslaan, útsein foar ûnthâlden. Dit is wichtich, om't eveneminten fan eksterne apparaten, lykas agentapparaten dy't de sêfte IP-adressen bywurkje, net fêstlein wurde troch de cache fan 'e prosessor, en op har beurt net ûntfongen wurde troch de prosessor. As gefolch kinne dizze eveneminten ûnopmurken bliuwe oant jo de cache leegje, wat kin liede ta ûnbedoeld gedrach yn jo systeem. Gearfetsjend kin it ûnthâld-mapped gebiet fan ynbêde perifeare IP-adressen net yn 'e cache opslein wurde en moat it binnen de perifeare regio's fan 'e prosessor lizze.
Om in perifeare regio yn te stellen, folgje dizze stappen:
1. Iepenje de adreskaart fan it systeem yn 'e platfoarmûntwerper.
2. Navigearje nei de adreskaart fan 'e Instruction Manager en Data Manager fan 'e prosessor.
3. Identifisearje de randapparaten en ûnthâlden yn jo systeem.
Figuer 12. Exampde adreskaart

Opmerking: De blauwe pylken wize nei oantinkens. 4. Groepearje de perifeare apparaten:
a. Geheugen as cacheber b. Randapparaten as net-cacheber

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 27

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en platfoarmûntwerper
726952 | 2025.07.16

Tabel 19. Cachebere en net-cachebere regio

Underhearrich

Adreskaart

Status

Perifeare regio

Grutte

Basisadres

brûker_applikaasje_mem.s1

0x0 ~ 0x3ffff

Cacheable

N/A

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Net-cacheber Cacheber

65536 bytes N/A

0x40000 N/A

bootcopier_ram.s1 cpu.timer_sw_agent postfak.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Cacheber Uncacheber Uncacheber

144 bytes (minimale grutte is 65536 bytes)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

Net-cacheber

uart.avalon_jtag_slaaf

0x54088 ~ 0x5408f

Net-cacheber

5. Rjochtsje de perifeare regio's ôf mei har spesifike grutte:
· Bygelyksample, as de grutte 65536 bytes is, komt it oerien mei 0x10000 bytes. Dêrom moat it tastiene basisadres in mearfâld fan 0x10000 wêze.
· De CPU.dm_agent brûkt in basisadres fan 0x40000, dat in mearfâld is fan 0x10000. Dêrtroch foldocht Perifeare Regio A, mei in grutte fan 65536 bytes en in basisadres fan 0x40000, oan de easken.
· It basisadres fan 'e kolleksje fan net-cachebere regio's op 0x54000 is gjin mearfâld fan 0x10000. Jo moatte se opnij tawize oan 0x60000 of in oar mearfâld fan 0x10000. Sa foldocht Perifeare Regio B, dy't in grutte hat fan 65536 bytes en in basisadres fan 0x60000, oan 'e kritearia.

Tabel 20. Cachebere en net-cachebere regio mei opnij tawizen

Underhearrich

Adreskaart

Status

Perifeare regio

Grutte

Basisadres

brûker_applikaasje_mem.s1

0x0 ~ 0x3ffff

Cacheable

N/A

cpu.dm_agent

0x40000 ~ 0x4ffff

Uncacheable 65536 bytes

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

Cacheable

N/A

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Cacheable Uncacheable Uncacheable Uncacheable

144 bytes (minimale grutte is 65536 bytes)

0x60000

uart.avalon_jtag_slaaf

0x60088 ~ 0x6008f

Net-cacheber

2.3.1.3. Strak keppele ûnthâld
Tichte keppele ûnthâlden (TCM's) wurde ymplementearre mei on-chip-ûnthâld, om't har lege latency se tige geskikt makket foar de taak. TCM's binne ûnthâlden dy't yn 'e typyske adresromte yn kaart brocht binne, mar in tawijde ynterface hawwe foar de mikroprosessor en de hege prestaasjes, lege latency-eigenskippen fan cache-ûnthâld hawwe. TCM leveret ek in ûndergeskikte ynterface foar de eksterne host. De prosessor en eksterne host hawwe itselde tastimmingsnivo om de TCM te behanneljen.

Nios® V Ynbêde Prosessor Untwerphânboek 28

Stjoer Feedback

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en platfoarmûntwerper
726952 | 2025.07.16

Noat:

As de ûndergeskikte TCM-poarte ferbûn is mei in eksterne host, kin it werjûn wurde mei in oar basisadres as it basisadres dat tawiisd is yn 'e prosessorkearn. Altera advisearret om beide adressen op deselde wearde ôf te stimmen.

2.3.1.4. Eksterne ûnthâldynterface (EMIF)
EMIF (External Memory Interface) funksjonearret fergelykber mei SRAM (Static Random Access Memory), mar it is dynamysk en fereasket periodike ferfarsking om syn ynhâld te behâlden. De dynamyske ûnthâldsellen yn EMIF binne folle lytser as de statyske ûnthâldsellen yn SRAM, wat resulteart yn ûnthâldapparaten mei hegere kapasiteit en legere kosten.
Neist de ferfarskingseasken hat EMIF spesifike ynterface-easken dy't faak spesjalisearre controllerhardware nedich meitsje. Oars as SRAM, dat in fêste set adreslinen hat, organisearret EMIF syn ûnthâldromte yn banken, rigen en kolommen. Wikseljen tusken banken en rigen bringt wat overhead mei, dus jo moatte ûnthâldtagong sekuer oarderje om EMIF effisjint te brûken. EMIF multipleksearret ek rige- en kolomadressen oer deselde adreslinen, wêrtroch it oantal pinnen dat nedich is foar in bepaalde EMIF-grutte ferminderet.
Heger-snelheidsferzjes fan EMIF, lykas DDR, DDR2, DDR3, DDR4 en DDR5, stelle strange easken foar sinjaalintegriteit op dy't PCB-ûntwerpers moatte beskôgje.
EMIF-apparaten hearre ta de meast kosten-effektive en hege-kapasiteit RAM-typen dy't beskikber binne, wêrtroch't se in populêre opsje binne. In kaaikomponint fan in EMIF-ynterface is de EMIF IP, dy't taken beheart relatearre oan adresmultipleksing, ferfarskjen en wikseljen tusken rigen en banken. Dit ûntwerp lit de rest fan it systeem tagong krije ta EMIF sûnder de ynterne arsjitektuer te begripen.

Relatearre ynformaasje Eksterne ûnthâldynterfaces IP-stipesintrum

2.3.1.4.1. Adres span-útwreidings-IP
De Address Span Extender Altera FPGA IP lit ûnthâld-mapped host-ynterfaces tagong krije ta in gruttere of lytsere adreskaart as de breedte fan har adressignalen talit. De Address Span Extender IP splitst de adressearbere romte yn meardere aparte finsters, sadat de host tagong kin krije ta it passende diel fan it ûnthâld fia it finster.
De Address Span Extender beheint host- en agentbreedtes net ta in 32-bit en 64-bit konfiguraasje. Jo kinne de Address Span Extender brûke mei adresfinsters fan 1-64 bit.

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 29

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en platfoarmûntwerper
726952 | 2025.07.16

Figuer 13. Adresspan-útwreiding Altera FPGA IP
Agent Wurd Adres

Adres span ferlinger

Mapping Tabel
Kontrôlepoarte A

…

Kontrôleregister 0 Kontrôleregister Z-1

Útwreide hostadres H

Related Information
Brûkersgids foar Quartus® Prime Pro Edition: Platfoarmûntwerper Sjoch it ûnderwerp Address Span Extender Intel® FPGA IP foar mear ynformaasje.

2.3.1.4.2. Gebrûk fan Address Span Extender IP mei Nios V-prosessor
De 32-bit Nios V-prosessor kin oant 4 GB fan in adresspan oanpakke. As de EMIF mear as 4 GB oan ûnthâld befettet, giet it fierder as it maksimale stipe adresspan, wêrtroch't it Platform Designer-systeem as ferkeard beskôge wurdt. In Address Span Extender IP is fereaske om dit probleem op te lossen troch in inkele EMIF-adresromte te ferdielen yn meardere lytsere finsters.
Altera advisearret dat jo de folgjende parameters yn oerweging nimme.

Tabel 21. Parameters fan adresspan-útwreiding

Parameter

Oanbefelle ynstellings

Breedte fan it gegevenspaad
Útwreide masterbyte-adresbreedte

Selektearje 32-bits, dy't korrelearret mei de 32-bit prosessor. Hinget ôf fan 'e EMIF-ûnthâldgrutte.

Breedte fan adres fan slaafwurd Breedte fan burstcount

Selektearje 2 GB of minder. It oerbleaune adresberik fan 'e Nios V-prosessor is reservearre foar oare ynbêde sêfte IP's.
Begjin mei 1 en ferheegje dizze wearde stadichoan om de prestaasjes te ferbetterjen.

Oantal subfinsters

Selektearje 1 subfinster as jo EMIF ferbine mei de Nios V-prosessor as ynstruksje- en gegevensûnthâld, of beide. It wikseljen tusken meardere subfinsters wylst de Nios V-prosessor útfiert fanút EMIF is gefaarlik.

Slave-kontrôlepoarte ynskeakelje

Skeakelje de slave-kontrôlepoarte út as jo EMIF ferbine mei de Nios V-prosessor as ynstruksje en/of gegevensûnthâld. Deselde soargen as oantal subfinsters.

Maksimum oantal oanhingjende lêzingen

Begjin mei 1 en ferheegje dizze wearde stadichoan om de prestaasjes te ferbetterjen.

Nios® V Ynbêde Prosessor Untwerphânboek 30

Stjoer Feedback

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en Platform Designer 726952 | 2025.07.16
Figuer 14. Ynstruksje en Data Manager ferbine mei Address Span Extender

Figuer 15. Adresmapping

Tink derom dat de Address Span Extender tagong hat ta de hiele 8GB ûnthâldromte fan 'e EMIF. Fia de Address Span Extender kin de Nios V-prosessor lykwols allinich tagong krije ta de earste 1GB ûnthâldromte fan 'e EMIF.

Figuer 16. Fereinfâldige blokdiagram

Platfoarm Designer System

Oerbleaune 3 GB

Nios V-prosessoradres

span is foar ynbêde

NNioios sVV PProrocecsesososor r
M

sêfte IP's yn itselde systeem.
1 GB finster

Adresspan

Extender

Allinnich de earste 1 GB

fan EMIF-ûnthâld is ferbûn mei Nios V

EMIF

prosessor.

8 GB
S

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 31

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en platfoarmûntwerper
726952 | 2025.07.16
2.3.1.4.3. Address Span Extender Linker Memory Device definiearje 1. Definiearje de Address Span Extender (EMIF) as de resetfektor. As alternatyf kinne jo de Nios V-prosessor-resetfektor tawize oan oare ûnthâlden, lykas OCRAM of flash-apparaten.
Figuer 17. Meardere opsjes as weromsetvektor
De Board Support Package (BSP) Editor kin de Address Span Extender (EMIF) lykwols net automatysk registrearje as in jildich ûnthâld. Ofhinklik fan 'e kar dy't jo makke hawwe, sjogge jo twa ferskillende situaasjes lykas werjûn yn 'e folgjende ôfbyldings. Figuer 18. BSP-flater by it definiearjen fan Address Span Extender (EMIF) as Reset Vector

Nios® V Ynbêde Prosessor Untwerphânboek 32

Stjoer Feedback

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en Platform Designer 726952 | 2025.07.16
Figuer 19. Untbrekkende EMIF by it definiearjen fan oare ûnthâlden as resetvektor

2. Jo moatte de Address Span Extender (EMIF) sels tafoegje mei de mooglikheden Add Memory Device, Add Linker Memory Region, en Add Linker Section Mappings yn it ljepblêd BSP Linker Script.
3. Folgje dizze stappen:
a. Bepale it adresspan fan 'e Address Span Extender mei help fan 'e Memory Map (De eksampyn 'e folgjende figuer brûkt it Address Span Extender-berik fan 0x0 oant 0x3fff_ffff).
Figuer 20. Geheugenkaart

b. Klik op Unthâldapparaat taheakje en folje it yn op basis fan de ynformaasje yn 'e ûnthâldkaart fan jo ûntwerp: i. Apparaatnamme: emif_ddr4. Opmerking: Soargje derfoar dat jo deselde namme kopiearje fan 'e ûnthâldkaart. ii. Basisadres: 0x0 iii. Grutte: 0x40000000
c. Klik op Tafoegje om in nije linker-ûnthâldregio ta te foegjen:

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 33

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en platfoarmûntwerper
726952 | 2025.07.16

Tabel 22. Linker-ûnthâldregio tafoegje

Stappen

Fektor weromsette

emif_ddr4

Oare oantinkens

Foegje in nije Linker Memory Region ta mei de namme reset. Foegje in nije Linker Memory Region ta foar de

· Regionamme: weromsette

emif_ddr4.

· Regiogrutte: 0x20

· Regionamme: emif_ddr4

· Geheugenapparaat: emif_ddr4

· Regiogrutte: 0x40000000

· Geheugenoffset: 0x0

· Geheugenapparaat: emif_ddr4

· Geheugenoffset: 0x0

Foegje in nije Linker Memory Region ta foar de

oerbleaune emif_ddr4.

· Regionamme: emif_ddr4

· Regiogrutte: 0x3fffffe0

· Geheugenapparaat: emif_ddr4

· Geheugenoffset: 0x20

Figuer 21. Linkerregio by it definiearjen fan Address Span Extender (EMIF) as Reset Vector

Figuer 22. Linkerregio by it definiearjen fan oare oantinkens as resetvektor
d. Sadree't de emif_ddr4 tafoege is oan de BSP, kinne jo it selektearje foar elke Linker-seksje.
Figuer 23. Adresspan-útwreiding (EMIF) mei súkses tafoege

e. Negearje de warskôging oer it ûnthâldapparaat emif_ddr4 dat net sichtber is yn it SOPC-ûntwerp.
f. Gean troch mei it generearjen fan BSP.
Relatearre ynformaasje Ynlieding ta Nios V-prosessor-opstartmetoaden op side 51

Nios® V Ynbêde Prosessor Untwerphânboek 34

Stjoer Feedback

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en Platform Designer 726952 | 2025.07.16
2.3.2. Net-flechtige ûnthâld
Net-flechtige ûnthâld hâldt syn ynhâld behâlden as de stroom útskeakele wurdt, wêrtroch it in goede kar is foar it opslaan fan ynformaasje dy't it systeem weromhelje moat nei in systeem-út-syklus. Net-flechtige ûnthâld bewarret meastentiids prosessor-opstartkoade, oanhâldende applikaasje-ynstellingen en Altera FPGA-konfiguraasjegegevens. Hoewol net-flechtige ûnthâld it foardiel hattagOm't it syn gegevens behâldt as jo de stroom útskeakelje, is it folle stadiger yn ferliking mei flechtig ûnthâld, en hat faak kompleksere skriuw- en wiskprosedueres. Net-flechtig ûnthâld is meastal ek mar garandearre om in bepaald oantal kearen wiskber te wêzen, wêrnei't it miskien mislearret.
ExampUnderdielen fan net-flechtig ûnthâld omfetsje alle soarten flash, EPROM en EEPROM. Altera advisearret jo om Altera FPGA bitstreams en Nios V-programmaôfbyldings op te slaan yn in net-flechtig ûnthâld, en seriële flash te brûken as it opstartapparaat foar Nios V-prosessoren.
Related Information
· Generike seriële flash-ynterface Altera FPGA IP brûkersgids
· Brûkersgids foar postfakkliïnt Altera FPGA IP · Brûkersgids foar MAX® 10-brûkersflashgeheugen: On-Chip Flash Altera FPGA IP Core
2.4. Bêste praktiken foar klokken en resetten
It is wichtich om te begripen hoe't it klok- en resetdomein fan 'e Nios V-prosessor ynteraksje hat mei elke perifeare apparaat dêr't it mei ferbynt. In ienfâldich Nios V-prosessorsysteem begjint mei ien klokdomein, en it kin yngewikkeld wurde mei in systeem mei meardere klokdomeinen as in rap klokdomein botst mei in traach klokdomein. Jo moatte notearje en begripe hoe't dizze ferskillende domeinen út reset komme en derfoar soargje dat der gjin subtile problemen binne.
Foar bêste praktyk advisearret Altera om de Nios V-prosessor en it opstartûnthâld yn itselde klokdomein te pleatsen. Lit de Nios V-prosessor net los fan reset yn in rap klokdomein as er opstart fanút in ûnthâld dat yn in heul stadich klokdomein leit, wat in ynstruksjefetfal kin feroarsaakje. Jo kinne wat hânmjittige sekwinsje nedich hawwe bûten wat Platform Designer standert leveret, en plan de reset-útjeftetopology neffens jo gebrûksgefal. As jo jo systeem weromsette wolle nei't it in skoftke wer opstart en rint, tapasse dan deselde oerwagings op systeemresetsekwinsje en de easken foar inisjalisaasje nei reset.
2.4.1. Systeem JTAG Klok
It spesifisearjen fan 'e klokbeperkingen yn elk Nios V-prosessorsysteem is in wichtige oerweging foar systeemûntwerp en is fereaske foar korrektheid en deterministysk gedrach. De Quartus Prime Timing Analyzer fiert statyske timinganalyse út om de timingprestaasjes fan alle logika yn jo ûntwerp te falidearjen mei gebrûk fan yndustrystandert beheining-, analyse- en rapportaazjemetodyk.
Example 1. Basis 100 MHz klok mei 50/50 duty cycle en 16 MHz JTAG Klok
#**************************************************************** # Meitsje 100MHz klok #**************************************************************** create_clock -name {clk} -period 10 [get_ports {clk}] #**************************** Meitsje 16MHz JTAG Klok #************************

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 35

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en platfoarmûntwerper
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] Relatearre ynformaasje Quartus Prime Timing Analyzer Cookbook
2.4.2. Ynterface foar weromsette oanfraach
De Nios V-prosessor befettet in opsjonele reset-oanfraachfunksje. De reset-oanfraachfunksje bestiet út reset_req- en reset_req_ack-sinjalen.
Om it resetfersyk yn Platform Designer yn te skeakeljen: 1. Start de Nios V Processor IP Parameter Editor. 2. Skeakelje by de ynstelling Resetfersyk brûke de Add Reset Request Interface yn.
opsje.
Figuer 24. Nios V-prosessor resetfersyk ynskeakelje
It reset_req-sinjaal fungearret as in ûnderbrekking. As jo de reset_req brûke, freegje jo om de kearn te resetten. De kearn wachtet op elke útsteande bustransaksje om syn operaasje te foltôgjen. Bygelyksampd.w.s. as der in oanhingjende ûnthâldtagongstransaksje is, wachtet de kearn op in folslein antwurd. Op deselde wize akseptearret de kearn elk oanhingjend ynstruksjeantwurd, mar jout gjin ynstruksjefersyk út nei it ûntfangen fan it reset_req-sinjaal.
De reset-operaasje bestiet út de folgjende stream: 1. Foltôgje alle útsteande operaasjes 2. Spoel de ynterne pipeline 3. Stel de programmateller yn op de resetvektor 4. Reset de kearn De hiele reset-operaasje duorret in pear kloksyklusen. De reset_req moat aktivearre bliuwe oant reset_req_ack aktivearre wurdt, wat oanjout dat de kearnreset-operaasje mei súkses foltôge is. As dat net dien wurdt, is de steat fan 'e kearn net-deterministysk.

Nios® V Ynbêde Prosessor Untwerphânboek 36

Stjoer Feedback

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en Platform Designer 726952 | 2025.07.16
2.4.2.1. Typyske gebrûk Cases
· Jo kinne it reset_req-sinjaal fan it ynskeakeljen brûke om te foarkommen dat de Nios V-prosessorkearn programma-útfiering begjint fanút syn resetvektor oant oare FPGA-hosts yn it systeem it opstartûnthâld fan 'e Nios V-prosessor inisjalisearre hawwe. Yn dit gefal kin it heule subsysteem in skjinne hardware-reset ûnderfine. De Nios V-prosessor wurdt foar ûnbepaalde tiid yn in reset-oanfraachstatus hâlden oant de oare FPGA-hosts it opstartûnthâld fan 'e prosessor inisjalisearre hawwe.
· Yn in systeem wêr't jo de Nios V-prosessorkearn weromsette moatte sûnder de rest fan it systeem te fersteuren, kinne jo it reset_req-sinjaal brûke om de hjoeddeiske operaasje fan 'e kearn skjin te stopjen en de prosessor opnij te starten fanút de reset-fektor as it systeem it reset_req_ack-sinjaal frijjout.
· In eksterne host kin de ynterface foar resetfersyk brûke om de ymplemintaasjes fan de folgjende taken te ferienfâldigjen:
— It hjoeddeiske Nios V-prosessorprogramma stopje.
— Laad in nij programma yn it opstartûnthâld fan 'e Nios V-prosessor.
— Lit de prosessor begjinne mei it útfieren fan it nije programma.
Altera advisearret jo om in time-out-meganisme te ymplementearjen om de steat fan it reset_req_ack-sinjaal te kontrolearjen. As de Nios V-prosessorkearn yn in ûneinige wachtsteat komt en om in ûnbekende reden fêstrint, kin reset_req_ack net ûnbepaald wurde. It time-out-meganisme stelt jo yn steat om:
· Definiearje in hersteltiidperioade en fier systeemherstel út mei systeemnivo-reset.
· Fier in hardware-reset út.
2.4.3. Release IP weromsette
Altera SDM-basearre apparaten brûke in parallelle, sektor-basearre arsjitektuer dy't de kearnstoflogika oer meardere sektoaren ferspriedt. Altera advisearret jo om de Reset Release Altera FPGA IP te brûken as ien fan 'e earste ynfieren foar it resetsirkwy. Intel® SDM-basearre apparaten omfetsje Stratix® 10 en AgilexTM-apparaten. Kontrôleblok-basearre apparaten wurde net beynfloede troch dizze eask.
Related Information
AN 891: Mei help fan de Reset Release Altera FPGA IP
2.5. In standertagent tawize
Mei Platform Designer kinne jo in standertagent oantsjutte dy't fungearret as de standertagent foar flaterreaksje. De standertagent dy't jo oanwize leveret in flaterreaksjetsjinst foar hosts dy't besykje net-dekodearre tagong te krijen ta de adreskaart.
De folgjende senario's triggerje in net-dekodearre barren:
· Oertreding fan 'e feiligensstatus fan bustransaksjes
· Transaksjetagong ta ûndefiniearre ûnthâldregio
· Útsûnderingsgebeurtenis en ensfh.

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 37

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en platfoarmûntwerper
726952 | 2025.07.16

In standertagent moat tawiisd wurde om sokke eveneminten te behanneljen, wêrby't in net-definiearre transaksje trochstjoerd wurdt nei de standertagent en dêrnei reagearret op de Nios V-prosessor mei in flaterreaksje.
Related Information
· Quartus Prime Pro Edition brûkershantlieding: Platfoarmûntwerper. In standert agent oanwize
· Quartus Prime Pro Edition brûkershantlieding: Platfoarmûntwerper. Foutreaksje Slave Altera FPGA IP
· Github – Oanfoljende resetkomponinten foar Qsys

2.6. In UART-agent tawize foar printsjen
Printsjen is nuttich foar it debuggen fan 'e softwareapplikaasje, en ek foar it kontrolearjen fan 'e status fan jo systeem. Altera advisearret it printsjen fan basisynformaasje lykas in opstartberjocht, flaterberjocht en útfieringsfoarútgong fan 'e softwareapplikaasje.
Foarkom it brûken fan de printf() bibleteekfunksje ûnder de folgjende omstannichheden: · De printf() bibleteek feroarsaket dat de applikaasje fêstrint as gjin host de útfier lêst.
Dit jildt foar de JTAG Allinnich UART. · De printf() bibleteek brûkt grutte hoemannichten programmaûnthâld.

2.6.1. Foarkommen fan kraampjes troch de JTAG UART

Tabel 23. Ferskillen tusken tradisjonele UART en JTAG UART

UART-type Tradisjoneel UART

Beskriuwing
Ferstjoert seriële gegevens, nettsjinsteande oft in eksterne host harket. As gjin host de seriële gegevens lêst, geane de gegevens ferlern.

JTAG UART

Skriuwt de oerdroegen gegevens nei in útfierbuffer en fertrout op in eksterne host om út 'e buffer te lêzen om it leech te meitsjen.

De J.TAG De UART-stjoerprogramma wachtet as de útfierbuffer fol is. De JTAG De UART-stjoerprogramma wachtet oant in eksterne host lêst fan 'e útfierbuffer foardat mear oerdrachtgegevens skreaun wurde. Dit proses foarkomt it ferlies fan oerdrachtgegevens.
As systeemdebugging lykwols net fereaske is, lykas tidens produksje, wurde ynbêde systemen ynset sûnder in host-PC dy't ferbûn is mei J.TAG UART. As it systeem de J selektearre hatTAG UART as de UART-agent, it kin feroarsaakje dat it systeem stilstiet, om't der gjin eksterne host ferbûn is.
Om te foarkommen dat J stilstietTAG UART, tapasse de folgjende opsjes:

Nios® V Ynbêde Prosessor Untwerphânboek 38

Stjoer Feedback

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en platfoarmûntwerper
726952 | 2025.07.16

Tabel 24. Previnsje fan stalling troch JTAG UART

Opsjes
Gjin UART-ynterface en stjoerprogramma oanwêzich
Brûk oare UART-ynterface en stjoerprogramma
Bewarje JTAG UART-ynterface (sûnder stjoerprogramma)

Tidens hardwareûntwikkeling (yn Platfoarmûntwerper)

Tidens softwareûntwikkeling (yn Board Support Package Editor)

J fuortsmiteTAG UART fan it systeem

Konfigurearje hal.stdin, hal.stdout en hal.stderr as Gjin.

Ferfange JTAG UART mei oare sêfte konfiguraasje hal.stdin, hal.stdout en hal.stderr

UART IP

mei oare sêfte UART IP.

Bewarje JTAG UART yn it systeem

· Konfigurearje hal.stdin, hal.stdout en hal.stderr as Gjin yn 'e Board Support Package Editor.
· J útskeakeljeTAG UART-stjoerprogramma yn it ljepblêd BSP-stjoerprogramma.

2.7. JTAG Sinjalen
De debugmodule fan 'e Nios V-prosessor brûkt de JTAG ynterface foar software ELF download en software debuggen. As jo jo ûntwerp debuggen mei de JTAG ynterface, de JTAG sinjalen TCK, TMS, TDI, en TDO wurde ymplementearre as ûnderdiel fan it ûntwerp. Spesifikaasje fan de JTAG sinjaalbeperkingen yn elk Nios V-prosessorsysteem is in wichtige oerweging foar systeemûntwerp en is fereaske foar korrektheid en deterministysk gedrach.
Altera advisearret dat de systeemklokfrekwinsje fan elk ûntwerp teminsten fjouwer kear de J is.TAG klokfrekwinsje om te soargjen dat de on-chip ynstrumintaasje (OCI) kearn goed funksjonearret.
Relatearre ynformaasje · Quartus® Prime Timing Analyzer Kookboek: JTAG Sinjalen
Foar mear ynformaasje oer JTAG rjochtlinen foar timingbeperkingen. · KDB: Wêrom mislearret niosv-download mei in net-pipelined Nios® V/m-prosessor by
JTAG frekwinsje 24MHz of 16Mhz?
2.8. Optimalisearjen fan de prestaasjes fan it platfoarmûntwerpersysteem
Platfoarmûntwerper leveret ark foar it optimalisearjen fan de prestaasjes fan 'e systeemferbining foar Altera FPGA-ûntwerpen.

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 39

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en platfoarmûntwerper
726952 | 2025.07.16
Figuer 25. Optimalisaasjefoarbyldamples

De eksampDe ôfbylding werjûn yn 'e ôfbylding lit de folgjende stappen sjen:
1. Foeget Pipeline Bridge ta om krityske paden te ferminderjen troch it te pleatsen: a. Tusken de Instruction Manager en syn aginten b. Tusken de Data Manager en syn aginten
2. Tapasse True Dual-port On-Chip RAM, mei elke poarte wijd oan respektivelik de Instruction Manager en de Data Manager

Nios® V Ynbêde Prosessor Untwerphânboek 40

Stjoer Feedback

2. Nios V-prosessorhardwaresysteemûntwerp mei Quartus Prime Software en Platform Designer 726952 | 2025.07.16
Ferwize nei de folgjende relatearre keppelings hjirûnder, dy't techniken presintearje foar it brûken fan de beskikbere ark en de ôfwagings fan elke ymplemintaasje.
Relatearre ynformaasje · Quartus® Prime Pro Edition brûkershantlieding: Platfoarmûntwerper
Sjoch it ûnderwerp Optimalisaasje fan Platform Designer-systeemprestaasjes foar mear ynformaasje. · Quartus® Prime Standard Edition brûkershantlieding: Platform Designer Sjoch it ûnderwerp Optimalisaasje fan Platform Designer-systeemprestaasjes foar mear ynformaasje.

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 41

726952 | 2025.07.16 Ferstjoere Feedback

3. Untwerp fan it Nios V-prosessorsoftwaresysteem
Dit haadstik beskriuwt de ûntwikkelingsstream foar de Nios V-prosessorsoftware en de softwaretools dy't jo brûke kinne by it ûntwikkeljen fan jo ynbêde ûntwerpsysteem. De ynhâld tsjinnet as in oersjoch.view foardat se in Nios V-prosessorsoftwaresysteem ûntwikkelen.
Figuer 26. Softwareûntwerpstream
Start

Generearje de BSP yn 'e Platfoarmûntwerper mei de BSP-bewurker

Generearje de BSP mei de Nios V-kommandoshell
Generearje de applikaasje CMake Build File Mei help fan de Nios V-kommandoshell

Noat:

Ymportearje de BSP en applikaasje CMake Build File
Bou de Nios V-prosessorapplikaasje mei de
RiscFree IDE foar Intel FPGA

Bou de Nios V Processor-applikaasje mei elke
kommandorigel boarnekoade-bewurker, CMake, en Make
kommando's
Ein

Altera advisearret dat jo in Altera FPGA-ûntwikkelingskit of in oanpaste prototypeboerd brûke foar softwareûntwikkeling en debuggen. In protte randapparaten en funksjes op systeemnivo binne allinich beskikber as jo software op in echt boerd rint.

© Altera Corporation. Altera, it Altera-logo, it `a'-logo, en oare Altera-merken binne hannelsmerken fan Altera Corporation. Altera behâldt him it rjocht foar om op elk momint sûnder notice feroarings oan te bringen oan produkten en tsjinsten. Altera oannimt gjin ferantwurdlikens of oanspraaklikens dy't ûntstiet út 'e tapassing of it gebrûk fan ynformaasje, produkt of tsjinst dy't hjir beskreaun wurdt, útsein as útdruklik skriftlik ôfpraat troch Altera. Altera-klanten wurde advisearre om de lêste ferzje fan apparaatspesifikaasjes te krijen foardat se fertrouwe op publisearre ynformaasje en foardat se bestellingen pleatse foar produkten of tsjinsten. *Oare nammen en merken kinne wurde opeaske as eigendom fan oaren.

3. Untwerp fan Nios V-prosessorsoftwaresysteem 726952 | 2025.07.16
3.1. Untwikkelingsstream foar Nios V-prosessorsoftware
3.1.1. Projekt foar stipepakket foar bestjoer
In Nios V Board Support Package (BSP) projekt is in spesjalisearre bibleteek mei systeemspesifike stipekoade. In BSP leveret in software-runtime-omjouwing oanpast foar ien prosessor yn in Nios V-prosessorhardwaresysteem.
De Quartus Prime-software leveret Nios V Board Support Package Editor en niosv-bsp-hulpprogramma's om ynstellings te wizigjen dy't it gedrach fan 'e BSP kontrolearje.
In BSP befettet de folgjende eleminten: · Hardware-abstraksjelaach · Apparaatstjoerprogramma's · Opsjonele softwarepakketten · Opsjoneel real-time bestjoeringssysteem
3.1.2. Applikaasjeprojekt
In Nios VC/C++ applikaasjeprojekt hat de folgjende funksjes: · Bestiet út in samling boarnekoade en in CMakeLists.txt.
— De CMakeLists.txt kompilearret de boarnekoade en ferbynt it mei in BSP en ien of mear opsjonele bibleteken, om ien .elf te meitsjen file
· Ien fan 'e boarnen files befettet funksje main(). · Omfettet koade dy't funksjes yn bibleteken en BSP's opropt.
Altera leveret it ark niosv-app yn 'e Quartus Prime-software om de Application CMakeLists.txt te meitsjen, en RiscFree IDE foar Altera FPGA's om de boarnekoade te wizigjen yn in Eclipse-basearre omjouwing.
3.2. Altera FPGA Ynbêde Untwikkelingsark
De Nios V-prosessor stipet de folgjende ark foar softwareûntwikkeling: · Grafyske brûkersynterface (GUI) - Grafyske ûntwikkelingsark dy't beskikber binne yn
sawol Windows* as Linux* bestjoeringssystemen (OS). — Nios V Board Support Package Editor (Nios V BSP Editor) — Ashling RiscFree IDE foar Altera FPGA's · Kommandorigel-ark (CLI) – Untwikkelingsark dy't wurde inisjearre fanút de Nios V Command Shell. Elk ark leveret syn eigen dokumintaasje yn 'e foarm fan help dy't tagonklik is fanút de kommandorigel. Iepenje de Nios V Command Shell en typ it folgjende kommando: –helpe om view it Helpmenu. — Nios V Utilities Tools — File Formaatkonverzje-ark - Oare hulpprogramma's

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 43

3. Untwerp fan Nios V-prosessorsoftwaresysteem 726952 | 2025.07.16

Tabel 25. Gearfetting fan taken fan GUI-ark en kommandorigelark

Taak

GUI Tool

Kommando-rigel-ark

In BSP oanmeitsje

Nios V BSP-redakteur

· Yn Quartus Prime Pro Edition-software: niosv-bsp -c -s=<.qsys file> -t= [OPSJES] ynstellings.bsp
· Yn Quartus Prime Standard Edition-software: niosv-bsp -c -s=<.sopcinfo file> -t= [OPSJES] ynstellings.bsp

In BSP generearje mei besteande .bsp file
In BSP bywurkje

Nios V BSP-bewurker Nios V BSP-bewurker

niosv-bsp -g [OPSJES] ynstellings.bsp niosv-bsp -u [OPSJES] ynstellings.bsp

In BSP ûndersykje

Nios V BSP-redakteur

niosv-bsp -q -E= [OPSJES] ynstellings.bsp

In applikaasje oanmeitsje

–

niosv-app -a= -b= -s= files map> [OPSJES]

In brûkersbibleteek oanmeitsje

–

niosv-app -l= -s= files map> -p= [OPSJES]

In applikaasje oanpasse In brûkersbibleteek oanpasse In applikaasje bouwe

RiscFree IDE foar Altera FPGA's
RiscFree IDE foar Altera FPGA's
RiscFree IDE foar Altera FPGA's

Elke kommandorigel-boarnebewurker
Elke kommandorigel-boarnebewurker
· meitsje · meitsje

In brûkersbibleteek bouwe

RiscFree IDE foar Altera FPGA's

· meitsje · meitsje

In applikaasje ELF downloade
It konvertearjen fan de .elf file

RiscFree IDE foar Altera FPGA's
–

niosv-download
· elf2flash · elf2hex

Related Information
Ashling RiscFree Yntegreare Untwikkelingsomjouwing (IDE) foar Altera FPGA's Brûkersgids

3.2.1. Nios V-prosessorboard stipepakketbewurker
Jo kinne de Nios V-prosessor BSP Editor brûke om de folgjende taken út te fieren: · In Nios V-prosessor BSP-projekt oanmeitsje of wizigje · Ynstellings, linkerregio's en seksjetoewijzingen bewurkje · Softwarepakketten en apparaatstjoerprogramma's selektearje.
De mooglikheden fan 'e BSP-bewurker omfetsje de mooglikheden fan 'e niosv-bsp-hulpprogramma's. Elk projekt dat yn 'e BSP-bewurker makke wurdt, kin ek makke wurde mei de kommandorigelhulpprogramma's.

Nios® V Ynbêde Prosessor Untwerphânboek 44

Stjoer Feedback

3. Untwerp fan Nios V-prosessorsoftwaresysteem 726952 | 2025.07.16

Noat:

Foar Quartus Prime Standard Edition-software, sjoch AN 980: Nios V Processor Quartus Prime Software Support foar de stappen om de BSP Editor GUI op te roppen.

Om de BSP Editor te starten, folgje dizze stappen: 1. Iepenje Platform Designer, en gean nei de File menu.
a. Om in besteande BSP-ynstelling te iepenjen file, klik op Iepenje… b. Om in nije BSP te meitsjen, klik op Nije BSP… 2. Selektearje it ljepblêd BSP-bewurker en jou de juste details op.

Figuer 27. BSP-bewurker starte

Relatearre ynformaasje AN 980: Nios V-prosessor Quartus Prime Softwarestipe
3.2.2. Risikofrije IDE foar Altera FPGA's
De RiscFree IDE foar Altera FPGA's is in Eclipse-basearre IDE foar de Nios V-prosessor. Altera advisearret dat jo de Nios V-prosessorsoftware yn dizze IDE ûntwikkelje om de folgjende redenen: · De funksjes binne ûntwikkele en ferifiearre om kompatibel te wêzen mei de Nios V
prosessorboustream. · Útrist mei alle nedige arkketens en stipe-ark dy't jo yn steat stelle
om maklik te begjinnen mei de ûntwikkeling fan Nios V-prosessor.
Relatearre ynformaasje Ashling RiscFree Yntegreare Untwikkelingsomjouwing (IDE) foar Altera FPGA's Brûkersgids
3.2.3. Nios V Utilities Tools
Jo kinne Nios V-programma's oanmeitsje, oanpasse en bouwe mei kommando's dy't jo op in kommandorigel typje of yn in skript ynbêde hawwe. De Nios V-kommandorigel-ark dy't yn dizze seksje beskreaun wurde, binne yn 'e /niosv/bin map.

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 45

3. Untwerp fan Nios V-prosessorsoftwaresysteem 726952 | 2025.07.16

Tabel 26. Nios V Utilities Tools

Kommando-rigel ark

Gearfetting

niosv-app niosv-bsp niosv-download niosv-shell niosv-stack-rapport

Om in applikaasjeprojekt te generearjen en te konfigurearjen.
Om BSP-ynstellingen oan te meitsjen of te aktualisearjen file en meitsje de BSP files. Om de ELF te downloaden file nei in Nios® V-prosessor.
Om de Nios V Command Shell te iepenjen. Om jo te ynformearjen oer de oerbleaune ûnthâldromte dy't beskikber is foar jo applikaasje .elf foar stack- of heapgebrûk.

3.2.4. File Formaatkonverzje-ark

File formaatkonverzje is soms nedich by it oerdragen fan gegevens fan it iene nutsbedriuw nei it oare. file ark foar it konvertearjen fan formaat binne yn 'e
software-ynstallaasjemap>/niosv/bin-map.

Tabel 27. File Formaatkonverzje-ark

Kommando-rigel ark elf2flash elf2hex

Gearfetting Om de .elf te oersetten file nei .srec-formaat foar it programmearjen fan flash-ûnthâld. Om de .elf te oersetten file nei .hex-formaat foar ûnthâldinitialisaasje.

3.2.5. Oare hulpprogramma's

Jo kinne de folgjende kommandorigel-ark nedich hawwe by it bouwen fan in systeem basearre op in Nios V-prosessor. Dizze kommandorigel-ark wurde levere troch Intel yn /quartus/bin of oankocht fan
iepen-boarne ark.

Tabel 28. Oare kommandorigel-ark

Kommando-rigel ark

Type

Gearfetting

juart-terminal

Troch Intel levere

Om stdout en stderr te kontrolearjen, en om ynfier te jaan oan in Nios® V-prosessor
subsysteem fia stdin. Dizze ark jildt allinich foar de JTAG UART IP as it ferbûn is mei de Nios® V-prosessor.

iepenocd

Troch Intel levere Om OpenOCD út te fieren.

openocd-cfg-gen

Troch Intel levere · Om de OpenOCD-konfiguraasje te generearjen file. · Om J wer te jaanTAG keten apparaat yndeks.

Nios® V Ynbêde Prosessor Untwerphânboek 46

Stjoer Feedback

726952 | 2025.07.16 Ferstjoere Feedback
4. Nios V-prosessorkonfiguraasje en opstartoplossingen
Jo kinne de Nios V-prosessor konfigurearje om software op te starten en út te fieren fan ferskate ûnthâldlokaasjes. It opstartûnthâld is de Quad Serial Peripheral Interface (QSPI) flash, On-Chip Memory (OCRAM), of Tightly Coupled Memory (TCM).
Relatearre ynformaasje · Opstarttriggerbetingsten op side 193 · Opstarttriggers
Foar mear ynformaasje oer power-up triggers.
4.1. Ynlieding
De Nios V-prosessor stipet twa soarten opstartprosessen: · Execute-in-Place (XIP) mei de alt_load()-funksje · Programma kopiearre nei RAM mei de opstartkopier. De ûntwikkeling fan ynbêde programma's fan Nios V is basearre op de hardware-abstraksjelaach (HAL). De HAL leveret in lyts opstartprogramma (ek wol bekend as in opstartkopier) dat relevante linkerseksjes fan it opstartûnthâld nei har runtime-lokaasje kopiearret by it opstarten. Jo kinne de runtime-lokaasjes fan it programma en gegevensûnthâld opjaan troch de ynstellingen fan 'e Board Support Package (BSP) Editor te manipulearjen. Dizze seksje beskriuwt: · Nios V-prosessor opstartkopier dy't jo Nios V-prosessorsysteem opstart neffens
de seleksje fan it opstartûnthâld · opstartopsjes en algemiene stream fan 'e Nios V-prosessor · Nios V-programmearringsoplossingen foar it selektearre opstartûnthâld
4.2. Applikaasjes keppelje
As jo it Nios V-prosessorprojekt generearje, genereart de BSP-editor twa linker-relatearre files: · linker.x: It linker-kommando file dat de generearre applikaasje makketfile brûkt
om it .elf binêre bestân te meitsjen file. · linker.h: Befettet ynformaasje oer de yndieling fan it linkerûnthâld. Alle oanpassingen oan de linkerynstellingen dy't jo meitsje oan it BSP-projekt hawwe ynfloed op de ynhâld fan dizze twa linkers. files. Elke Nios V-prosessorapplikaasje befettet de folgjende linkerseksjes:
© Altera Corporation. Altera, it Altera-logo, it `a'-logo, en oare Altera-merken binne hannelsmerken fan Altera Corporation. Altera behâldt him it rjocht foar om op elk momint sûnder notice feroarings oan te bringen oan produkten en tsjinsten. Altera oannimt gjin ferantwurdlikens of oanspraaklikens dy't ûntstiet út 'e tapassing of it gebrûk fan ynformaasje, produkt of tsjinst dy't hjir beskreaun wurdt, útsein as útdruklik skriftlik ôfpraat troch Altera. Altera-klanten wurde advisearre om de lêste ferzje fan apparaatspesifikaasjes te krijen foardat se fertrouwe op publisearre ynformaasje en foardat se bestellingen pleatse foar produkten of tsjinsten. *Oare nammen en merken kinne wurde opeaske as eigendom fan oaren.

4. Nios V-prosessorkonfiguraasje en opstartoplossingen 726952 | 2025.07.16

Tabel 29. Linkerseksjes

.tekst

Linker-seksjes

.rodata

.rwdata

.bss

.heap

.steapelje

Beskriuwingen Útfierbere koade. Alle allinich-lêzen gegevens dy't brûkt wurde by de útfiering fan it programma. Bewarret lês- en skriuwgegevens dy't brûkt wurde by de útfiering fan it programma. Befettet net-ynisjalisearre statyske gegevens. Befettet dynamysk tawiisd ûnthâld. Bewarret funksje-opropparameters en oare tydlike gegevens.

Jo kinne ekstra linkerseksjes tafoegje oan de .elf file om oanpaste koade en gegevens te bewarjen. Dizze linkerseksjes wurde pleatst yn neamde ûnthâldregio's, definieare om oerien te kommen mei fysike ûnthâldapparaten en adressen. Standert genereart BSP Editor automatysk dizze linkerseksjes. Jo kinne lykwols de linkerseksjes foar in bepaalde applikaasje kontrolearje.

4.2.1. Keppelingsgedrach
Dizze seksje beskriuwt it standert keppelingsgedrach fan 'e BSP Editor en hoe't jo it keppelingsgedrach kontrolearje kinne.

4.2.1.1. Standert BSP-keppeling
Tidens BSP-konfiguraasje fiere de ark automatysk de folgjende stappen út:
1. Nammen foar ûnthâldregio's tawize: Jou in namme oan elk systeemûnthâldapparaat en foegje elke namme ta oan de linker. file as in ûnthâldgebiet.
2. Fyn grutste ûnthâld: Identifisearje it grutste lês- en skriuwûnthâldgebiet yn 'e linker. file.
3. Linker-seksjes tawize: Plak de standert linker-seksjes (.text, .rodata, .rwdata, .bss, .heap, en .stack) yn it ûnthâldgebiet dat yn 'e foarige stap identifisearre is.
4. Skriuw files: Skriuw de linker.x en linker.h files.
Typysk wurket it skema foar it tawizen fan 'e linkerseksje tidens it softwareûntwikkelingsproses, om't de applikaasje garandearre funksjonearret as it ûnthâld grut genôch is.
De regels foar it standert keppelingsgedrach binne befette yn 'e Altera-generearre Tcl-skripts bsp-set-defaults.tcl en bsp-linker-utils.tcl dy't te finen binne yn 'e /niosv/scripts/bsp-defaults map. It kommando niosv-bsp ropt dizze skripts op. Wizigje dizze skripts net direkt.

Nios® V Ynbêde Prosessor Untwerphânboek 48

Stjoer Feedback

4. Nios V-prosessorkonfiguraasje en opstartoplossingen 726952 | 2025.07.16

4.2.1.2. Konfigurearbere BSP-keppeling
Jo kinne it standert keppelingsgedrach beheare yn it ljepblêd Linker Script fan 'e BSP Editor. Manipulearje it linkerskript mei de folgjende metoaden: · Foegje in ûnthâldregio ta: Wiskje in ûnthâldregionamme ta oan in fysyk ûnthâldapparaat. · Foegje in seksjemapping ta: Wiskje in seksjenamme ta oan in ûnthâldregio. De BSP
De redaksje lit jo ta view de ûnthâldkaart foar en nei it meitsjen fan feroarings.

4.3. Opstartmetoaden foar Nios V-prosessor

Der binne in pear metoaden om de Nios V-prosessor op te starten yn Altera FPGA-apparaten. De metoaden om de Nios V-prosessor op te starten fariearje neffens de seleksje fan flash-ûnthâld en apparaatfamyljes.

Tabel 30. Stipe flash-ûnthâlden mei respektive opstartopsjes

Stipe opstartûnthâlden

Apparaat

On-Chip Flash (foar ynterne konfiguraasje)

Maks. 10 apparaten allinich (mei On-Chip Flash IP)

Algemien doel QSPI Flash (allinich foar brûkersgegevens)

Alle stipe FPGA-apparaten (mei Generic Serial Flash Interface FPGA IP)

Konfiguraasje QSPI Flash (foar aktive seriële konfiguraasje)

Kontrôleblok-basearre
apparaten (mei Generic
Seriële Flash-ynterface Intel FPGA IP)(2)

Nios V-prosessor opstartmetoaden

Applikaasje Runtime Lokaasje

Boot Copier

Nios V-prosessorapplikaasje útfierd op it plak fanút On-Chip Flash

On-Chip Flash (XIP) + OCRAM/ Eksterne RAM (foar skriuwbere gegevensseksjes)

alt_load() funksje

Nios V-prosessorapplikaasje kopiearre fan On-Chip Flash nei RAM mei help fan bootkopiearapparaat

OCRAM/Eksterne RAM

Bootloader opnij brûke fia GSFI

Nios V-prosessorapplikaasje útfierd op it plak fanút algemiene QSPI-flash

Algemien QSPI-flash (XIP) + OCRAM/ Eksterne RAM (foar skriuwbere gegevensseksjes)

alt_load() funksje

Nios V-prosessorapplikaasje kopiearre fan algemiene QSPI-flash nei RAM mei help fan bootkopiearapparaat

OCRAM/Eksterne RAM

Bootloader fia GSFI

Nios V-prosessorapplikaasje wurdt op it plak útfierd fanút konfiguraasje QSPI-flash

Konfiguraasje QSPI flash (XIP) + OCRAM/ Eksterne RAM (foar skriuwbere gegevensseksjes)

alt_load() funksje

Nios V-prosessorapplikaasje kopiearre fan konfiguraasje QSPI-flash nei RAM mei help fan bootkopiearder

OCRAM/ Eksterne RAM Bootloader fia GSFI ferfolch…

(2) Sjoch AN 980: Nios V Processor Quartus Prime Software Support foar de list mei apparaten.

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 49

4. Nios V-prosessorkonfiguraasje en opstartoplossingen 726952 | 2025.07.16

Stipe opstartûnthâlden
On-chip ûnthâld (OCRAM) Tightly Coupled Memory (TCM)

Apparaat
SDM-basearre apparaten (mei Mailbox Client Intel FPGA IP). (2)
Alle stipe Altera FPGA-apparaten (2)
Alle stipe Altera FPGA-apparaten (2)

Nios V-prosessor opstartmetoaden
Nios V-prosessorapplikaasje kopiearre fan konfiguraasje QSPI-flash nei RAM mei help fan bootkopiearder
Nios V-prosessorapplikaasje útfierd op it plak fanút OCRAM
Nios V-prosessorapplikaasje útfierd op it plak fanút TCM

Applikaasje Runtime Lokaasje

Boot Copier

OCRAM/ Eksterne RAM Bootloader fia SDM

OCRAM

alt_load() funksje

Ynstruksje TCM (XIP) Gjin + Data TCM (foar skriuwbere dataseksjes)

Figuer 28. Nios V-prosessor opstartstream

Weromsette

Prosessor springt om fektor te resetten (startkoade start)

Applikaasjekoade kin nei in oare ûnthâldlokaasje kopiearre wurde (ôfhinklik fan opstartopsjes)
Bootkoade inisjalisearret de prosessor

Ofhinklik fan opstartopsjes kin de opstartkoade inisjele wearden foar gegevens/koade nei in oare ûnthâldromte kopiearje (alt_load)
Opstartkoade inisjalisearret de applikaasjekoade en gegevensûnthâldromte
Opstartkoade inisjalisearret alle systeemperifeare apparaten mei HAL-stjoerprogramma's (alt_main)
Yngong nei haadyngong
Relatearre ynformaasje · Generike seriële flash-ynterface Altera FPGA IP brûkersgids
Nios® V Ynbêde Prosessor Untwerphânboek 50

Stjoer Feedback

4. Nios V-prosessorkonfiguraasje en opstartoplossingen 726952 | 2025.07.16
· Postbuskliïnt Altera FPGA IP brûkershantlieding · AN 980: Nios V-prosessor Quartus Prime softwarestipe
4.4. Ynlieding ta de opstartmetoaden fan 'e Nios V-prosessor
Nios V-prosessorsystemen fereaskje dat de softwareôfbyldings yn it systeemûnthâld konfigurearre wurde foardat de prosessor it applikaasjeprogramma útfiere kin. Sjoch Linker-seksjes foar de standert linker-seksjes.
De BSP-bewurker genereart in keppelerskript dat de folgjende funksjes útfiert: · Soarget derfoar dat de prosessorsoftware keppele is neffens de keppelerynstellingen
fan 'e BSP-bewurker en bepaalt wêr't de software yn it ûnthâld sit. · Posysjonearret it kodegebiet fan 'e prosessor yn 'e ûnthâldkomponint neffens de
tawiisde ûnthâldkomponinten.
De folgjende seksje beskriuwt koart de beskikbere opstartmetoaden foar de Nios V-prosessor.
4.4.1. Nios V-prosessorapplikaasje útfiere-yn-plak fanút opstartflash
Altera ûntwurp de flash-controllers sa dat de boot flash-adresromte direkt tagonklik is foar de Nios V-prosessor by systeemreset, sûnder dat de ûnthâldcontroller of ûnthâldapparaten hoege te initialisearjen. Dit stelt de Nios V-prosessor yn steat om applikaasjekoade dy't opslein is op 'e bootapparaten direkt út te fieren sûnder in bootkopiearapparaat te brûken om de koade nei in oar ûnthâldtype te kopiearjen. De flash-controllers binne: · On-Chip Flash mei On-Chip Flash IP (allinich yn MAX® 10-apparaat) · Algemiene QSPI-flash mei Generic Serial Flash Interface IP · Konfiguraasje QSPI-flash mei Generic Serial Flash Interface IP (útsein MAX 10
apparaten)
As de Nios V-prosessorapplikaasje yn it plak útfierd wurdt fanút it opstartflashgeheugen, fiert de BSP-bewurker de folgjende funksjes út: · Stelt de .text-linkerseksjes yn op it opstartflashgeheugengebiet. · Stelt de .bss-, .rodata-, .rwdata-, .stack- en .heap-linkerseksjes yn op it RAM-geheugen.
ûnthâldregio. Jo moatte de alt_load()-funksje ynskeakelje yn 'e BSP-ynstellingen om de gegevensseksjes (.rodata, .rwdata,, .exceptions) nei it RAM te kopiearjen by systeemreset. De koadeseksje (.text) bliuwt yn it opstartflashûnthâldregio.
Relatearre ynformaasje · Generike seriële flash-ynterface Altera FPGA IP brûkershantlieding · Altera MAX 10 brûkershantlieding foar flash-ûnthâld
4.4.1.1. alt_load()
Jo kinne de alt_load() funksje yn 'e HAL-koade ynskeakelje mei de BSP Editor.
As brûkt yn 'e útfier-yn-plak opstartstream, fiert de alt_load() funksje de folgjende taken út:

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 51

4. Nios V-prosessorkonfiguraasje en opstartoplossingen 726952 | 2025.07.16

· Wurket as in mini-opstartkopiearapparaat dat de ûnthâldseksjes nei RAM kopiearret op basis fan 'e BSP-ynstellingen.
· Kopieart gegevensseksjes (.rodata, .rwdata, .exceptions) nei RAM, mar net nei de koadeseksjes (.text). De koadeseksje (.text) is in allinich-lêzen seksje en bliuwt yn it opstartgebiet fan it flash-ûnthâld. Dizze partysje helpt it RAM-gebrûk te minimalisearjen, mar kin de prestaasjes fan koade-útfiering beheine, om't tagong ta flash-ûnthâld stadiger is as tagong ta it on-chip RAM.

De folgjende tabel listet de ynstellings en funksjes fan 'e BSP Editor:

Tabel 31. Ynstellings fan BSP-bewurker
BSP-bewurkerynstelling hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Funksje Skeakelt de alt_load() funksje yn. alt_load() kopiearret de .rodata seksje nei RAM. alt_load() kopiearret de .rwdata seksje nei RAM. alt_load() kopiearret de .exceptions seksje nei RAM.

4.4.2. Nios V-prosessorapplikaasje kopiearre fan Boot Flash nei RAM mei Boot Copier
De Nios V-prosessor en HAL omfetsje in opstartkopiearapparaat dat genôch funksjonaliteit biedt foar de measte Nios V-prosessorapplikaasjes en handich te ymplementearjen is mei de Nios V-softwareûntwikkelingsstream.
As de applikaasje in opstartkopiearapparaat brûkt, stelt it alle linkerseksjes (.text, .heap, .rwdata, .rodata, .bss, .stack) yn op in ynterne of eksterne RAM. It brûken fan 'e opstartkopiearapparaat om in Nios V-prosessorapplikaasje fan 'e opstartflash nei de ynterne of eksterne RAM te kopiearjen foar útfiering helpt om de útfieringsprestaasjes te ferbetterjen.
Foar dizze opstartopsje begjint de Nios V-prosessor de opstartkopiearsoftware út te fieren by it systeemreset. De software kopiearret de applikaasje fan 'e opstartflash nei it ynterne of eksterne RAM. Sadree't it proses foltôge is, draacht de Nios V-prosessor de programmakontrôle oer oan 'e applikaasje.

Noat:

As de opstartkopiearder yn flash is, dan hoecht de alt_load() funksje net oproppen te wurden, om't se beide itselde doel tsjinje.

4.4.2.1. Bootloader fan 'e Nios V-prosessor fia in generike seriële flash-ynterface
De Bootloader fia GSFI is de Nios V-prosessor-opstartkopiearapparaat dy't QSPI-flashûnthâld stipet yn apparaten basearre op kontrôleblokken. De Bootloader fia GSFI omfettet de folgjende funksjes:
· Lokalisearret de softwareapplikaasje yn net-flechtich ûnthâld.
· Pakt de software-applikaasjeôfbylding út en kopiearret dy nei it RAM.
· Wikselet automatysk prosessorútfiering nei applikaasjekoade yn RAM nei't it kopiearjen foltôge is.

Nios® V Ynbêde Prosessor Untwerphânboek 52

Stjoer Feedback

4. Nios V-prosessorkonfiguraasje en opstartoplossingen 726952 | 2025.07.16

De opstartôfbylding leit direkt nei de opstartkopier. Jo moatte derfoar soargje dat de reset-offset fan 'e Nios V-prosessor nei it begjin fan 'e opstartkopier wiist. De ôfbylding: Geheugenkaart foar QSPI Flash mei Bootloader fia GSFI-geheugenkaart foar QSPI Flash mei Bootloader fia GSFI toant de flash-ûnthâldkaart foar QSPI flash by it brûken fan in opstartkopier. Dizze ûnthâldkaart giet derfan út dat it flash-ûnthâld it FPGA-ôfbylding en de applikaasjesoftware opslaat.

Tabel 32. Bootloader fia GSFI foar Nios V Processor Core

Nios V-prosessorkearn
Nios V/m-prosessor

Bootloader fia GSFI File Lokaasje
/niosv/komponinten/bootloader/ niosv_m_bootloader.srec

Nios V/g-prosessor

/niosv/komponinten/bootloader/ niosv_g_bootloader.srec

Figuer 29. Geheugenkaart foar QSPI Flash mei Bootloader fia GSFI

Klantgegevens (*.hex)

Applikaasje Code

Noat:

Fektoroffset weromsette

Boot Copier

0x01E00000

FPGA-ôfbylding (*.sof)

0x00000000

1. Oan it begjin fan 'e ûnthâldkaart stiet de FPGA-ôfbylding folge troch jo gegevens, dy't besteane út opstartkopiearapparaat en applikaasjekoade.
2. Jo moatte de reset-offset fan 'e Nios V-prosessor ynstelle yn Platform Designer en it nei it begjin fan 'e opstartkopiearapparaat wize.
3. De grutte fan 'e FPGA-ôfbylding is ûnbekend. Jo kinne de krekte grutte allinich witte nei de kompilaasje fan it Quartus Prime-projekt. Jo moatte in boppeste grins bepale foar de grutte fan 'e Altera FPGA-ôfbylding. Bygelyksample, as de grutte fan 'e FPGA-ôfbylding rûsd wurdt op minder as 0x01E00000, stel de Reset Offset yn op 0x01E00000 yn Platform Designer, wat ek it begjin is fan 'e opstartkopiearder.
4. In goede ûntwerppraktyk bestiet út it ynstellen fan 'e reset-vektoroffset op in flitssektorgrins om te soargjen dat der gjin diels wiskjen fan 'e FPGA-ôfbylding optreedt as de softwareapplikaasje bywurke wurdt.

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 53

4. Nios V-prosessorkonfiguraasje en opstartoplossingen 726952 | 2025.07.16

4.4.2.2. Nios V-prosessor Bootloader fia Feilige Apparaatbehearder
De Bootloader fia Secure Device Manager (SDM) is in HAL-applikaasjekoade dy't gebrûk makket fan 'e Mailbox Client Altera FPGA IP HAL-stjoerprogramma foar it opstarten fan 'e prosessor. Altera advisearret dizze bootloader-applikaasje by it brûken fan 'e konfiguraasje QSPI-flash yn SDM-basearre apparaten om de Nios V-prosessor op te starten.
By it systeemreset start de Nios V-prosessor earst de Bootloader op fia SDM fanút in lyts on-chip-ûnthâld en fiert de Bootloader út fia SDM om te kommunisearjen mei de konfiguraasje QSPI-flash mei it IP-adres fan 'e Mailbox Client.
De Bootloader fia SDM docht de folgjende taken: · Lokalisearret de Nios V-software yn 'e konfiguraasje QSPI-flash. · Kopiearret de Nios V-software nei it on-chip RAM of eksterne RAM. · Wikselet de prosessorútfiering nei de Nios V-software binnen it on-chip RAM of
eksterne RAM.
Sadree't it proses foltôge is, draacht de Bootloader fia SDM it programmabehear oer oan de brûkersapplikaasje. Altera advisearret de ûnthâldorganisaasje lykas beskreaun yn Geheugenorganisaasje foar Bootloader fia SDM.
Figuer 30. Bootloader fia SDM-prosesstream

Konfiguraasje

Flash

Nios V Software

SDM

SDM-basearre FPGA-apparaat

Postfakkliïnt IP

FPGA Logika Nios V

4 Eksterne RAM
Nios V Software

Op-chip 4

EMIF

RAAM

On-Chip Unthâld

Nios V

Software

Bootloader fia SDM

1. De Nios V-prosessor fiert de Bootloader út fia SDM fanút it ûnthâld op 'e chip.
2. Bootloader kommunisearret fia SDM mei de konfiguraasjeflash en lokalisearret de Nios V-software.
3. Bootloader fia SDM kopiearret de Nios V-software fan 'e Configuration Flash nei on-chip RAM / eksterne RAM.
4. Bootloader fia SDM wikselt de Nios V-prosessorútfiering nei de Nios V-software yn it on-chip RAM / eksterne RAM.

4.4.3. Nios V-prosessorapplikaasje útfiere-yn-plak fanút OCRAM
Yn dizze metoade wurdt it resetadres fan 'e Nios V-prosessor ynsteld op it basisadres fan it on-chip-ûnthâld (OCRAM). De applikaasjebinêre koade (.hex) file wurdt yn it OCRAM laden as de FPGA konfigurearre is, neidat it hardware-ûntwerp kompilearre is yn 'e Quartus Prime-software. Sadree't de Nios V-prosessor opnij ynsteld is, begjint de applikaasje út te fieren en fertakt nei it yngongspunt.

Nios® V Ynbêde Prosessor Untwerphânboek 54

Stjoer Feedback

4. Nios V-prosessorkonfiguraasje en opstartoplossingen 726952 | 2025.07.16

Noat:

· Execute-In-Place fanút OCRAM fereasket gjin opstartkopiearapparaat, om't de Nios V-prosessorapplikaasje al oanwêzich is by systeemreset.
· Altera advisearret om alt_load() yn te skeakeljen foar dizze opstartmetoade, sadat de ynbêde software him identyk gedraacht by it weromsette sûnder de FPGA-apparaatôfbylding opnij te konfigurearjen.
· Jo moatte de alt_load() funksje ynskeakelje yn 'e BSP-ynstellingen om de .rwdata-seksje te kopiearjen by systeemreset. Yn dizze metoade wurde de begjinwearden foar ynisjalisearre fariabelen apart opslein fan 'e oerienkommende fariabelen om oerskriuwen by programma-útfiering te foarkommen.

4.4.4. Nios V-prosessorapplikaasje útfiere-yn-plak fanút TCM
De útfier-yn-plak-metoade stelt it resetadres fan 'e Nios V-prosessor yn op it basisadres fan it tightly coupled memory (TCM). De applikaasjebinêre (.hex) file wurdt yn 'e TCM laden as jo de FPGA konfigurearje nei't jo it hardware-ûntwerp yn 'e Quartus Prime-software kompilearre hawwe. Sadree't de Nios V-prosessor opnij ynsteld is, begjint de applikaasje út te fieren en fertakt nei it yngongspunt.

Noat:

Execute-In-Place fanút TCM fereasket gjin opstartkopiearapparaat, om't de Nios V-prosessorapplikaasje al yn plak is by systeemreset.

4.5. Nios V-prosessor opstarten fan On-Chip Flash (UFM)

It opstarten en útfieren fan software mei de Nios V-prosessor fan on-chip flash (UFM) is beskikber yn MAX 10 FPGA-apparaten. De Nios V-prosessor stipet de folgjende twa opstartopsjes mei On-Chip Flash ûnder de Ynterne Konfiguraasjemodus:
· Nios V-prosessorapplikaasje wurdt yn plak útfierd fanút On-Chip Flash.
· Nios V-prosessorapplikaasje wurdt kopiearre fan On-Chip Flash nei RAM mei help fan in opstartkopiearapparaat.

Tabel 33. Stipe Flash-ûnthâlden mei respektive opstartopsjes

Stipe opstartûnthâlden

Nios V opstartmetoaden

Applikaasje Runtime Lokaasje

Boot Copier

MAX 10 apparaten allinich (mei OnChip Flash IP)

Nios V-prosessorapplikaasje útfierd op it plak fanút On-Chip Flash
Nios V-prosessorapplikaasje kopiearre fan On-Chip Flash nei RAM mei help fan bootkopiearapparaat

On-Chip Flash (XIP) + OCRAM/ Eksterne RAM (foar skriuwbere gegevensseksjes)

alt_load() funksje

OCRAM / Eksterne RAM

Bootloader opnij brûke fia GSFI

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 55

4. Nios V-prosessorkonfiguraasje en opstartoplossingen 726952 | 2025.07.16

figuer 31.

Untwerp, konfiguraasje en opstartstream
Untwerp · Meitsje jo Nios V-prosessor-basearre projekt mei Platform Designer. · Soargje derfoar dat der eksterne RAM of on-chip RAM yn it systeemûntwerp is.

FPGA-konfiguraasje en kompilaasje
· Stel deselde ynterne konfiguraasjemodus yn yn On-chip Flash IP yn Platform Designer en Quartus Prime-software. · Stel de Nios V-prosessor-resetagent yn op On-chip Flash. · Kies jo foarkar UFM-inisjalisaasjemetoade. · Generearje jo ûntwerp yn Platform Designer. · Kompilearje jo projekt yn Quartus Prime-software.

Brûkersapplikaasje BSP-projekt · Meitsje Nios V-prosessor HAL BSP basearre op .sopcinfo file makke troch Platform Designer. · Bewurkje Nios V-prosessor BSP-ynstellingen en Linker Script yn BSP Editor. · Generearje BSP-projekt.
Brûkersapplikaasje APP Projekt · Untwikkelje Nios V-prosessor-applikaasjekoade. · Kompilearje Nios V-prosessor-applikaasje en generearje Nios V-prosessor-applikaasje (.hex) file. · Kompilearje jo projekt opnij yn Quartus Prime-software as jo de opsje "Initialize memory content" yn Intel FPGA On-Chip Flash IP oankrúsje.

Programming Files Konverzje, Download en Run · Generearje de On-Chip Flash .pof file mei help fan Convert Programming Files-funksje yn Quartus Prime-software.
· Programmearje de .pof file yn jo MAX 10-apparaat. · Skeakelje jo hardware út en wer út.
4.5.1. Beskriuwing fan MAX 10 FPGA On-Chip Flash
MAX 10 FPGA-apparaten befetsje on-chip flash dy't yn twa dielen ferdield is: · Konfiguraasjeflashgeheugen (CFM) - bewarret de hardwarekonfiguraasjegegevens foar
MAKS 10 FPGA's. · Brûkersflashûnthâld (UFM) — bewarret de brûkersgegevens of softwareapplikaasjes.
De UFM-arsjitektuer fan it MAX 10-apparaat is in kombinaasje fan sêfte en hurde IP's. Jo kinne allinich tagong krije ta de UFM mei de On-Chip Flash IP Core yn 'e Quartus Prime-software.
De On-chip Flash IP-kearn stipet de folgjende funksjes: · Lês- of skriuwtagong ta UFM- en CFM-sektoaren (as ynskeakele yn Platform Designer)
mei de Avalon MM-gegevens- en kontrôleslave-ynterface. · Stipet side wiskjen, sektor wiskjen en sektor skriuwen. · Simulaasjemodel foar UFM lês-/skriuwtagong mei ferskate EDA-simulaasjetools.

Nios® V Ynbêde Prosessor Untwerphânboek 56

Stjoer Feedback

4. Nios V-prosessorkonfiguraasje en opstartoplossingen 726952 | 2025.07.16

Tabel 34. On-chip Flash-regio's yn MAX 10 FPGA-apparaten

Flash-regio's

Funksjonaliteit

Konfiguraasje Flash-ûnthâld (sektoaren CFM0-2)

FPGA konfiguraasje file opslach

Brûkersflashûnthâld (sektoaren UFM0-1)

Nios V-prosessorapplikaasje en brûkersgegevens

MAX 10 FPGA-apparaten stypje ferskate konfiguraasjemodi en guon fan dizze modi meitsje it mooglik om CFM1 en CFM2 te brûken as in ekstra UFM-regio. De folgjende tabel lit de opslachlokaasje sjen fan 'e FPGA-konfiguraasjeôfbyldings basearre op' e konfiguraasjemodi fan 'e MAX 10 FPGA.

Tabel 35. Opslachlokaasje fan FPGA-konfiguraasjeôfbyldings

Konfiguraasjemodus Dûbele komprimearre ôfbyldings

CFM2 Komprimearre Ofbylding 2

CFM1

CFM0 Komprimearre Ofbylding 1

Ienkele net-komprimearre ôfbylding

Firtuele UFM

Unkomprimearre ôfbylding

Ienkele net-komprimearre ôfbylding mei ûnthâldinitialisaasje

Unkomprimearre ôfbylding (mei foarôf ynisjalisearre ûnthâldynhâld op 'e chip)

Ien komprimearre ôfbylding mei ûnthâldinitialisaasje Komprimearre ôfbylding (mei foarôf ynitialisearre ûnthâldynhâld op 'e chip)

Ien komprimearre ôfbylding

Firtuele UFM

Komprimearre ôfbylding

Jo moatte de On-chip Flash IP-kearn brûke om tagong te krijen ta it flashûnthâld yn MAX 10 FPGA's. Jo kinne it On-chip Flash IP ynstantiearje en ferbine mei de Quartus Prime-software. De Nios V soft core-prosessor brûkt de Platform Designer-ynterferbiningen om te kommunisearjen mei it On-chip Flash IP.
Figuer 32. Ferbining tusken On-chip Flash IP en Nios V-prosessor

Noat:

Soargje derfoar dat de On-chip Flash csr-poarte ferbûn is mei de Nios V-prosessor data_manager, sadat de prosessor skriuw- en wiskoperaasjes kontrolearje kin.
De On-chip Flash IP-kearn kin tagong jaan ta fiif flash-sektoaren - UFM0, UFM1, CFM0, CFM1 en CFM2.
Wichtige ynformaasje oer de UFM- en CFM-sektoaren.: · CFM-sektoaren binne bedoeld foar opslach fan konfiguraasjegegevens (bitstream) (*.pof).
· Brûkersgegevens kinne opslein wurde yn 'e UFM-sektoaren en kinne ferburgen wurde, as de juste ynstellings selektearre binne yn 'e Platfoarmûntwerper-ark.
· Bepaalde apparaten hawwe gjin UFM1-sektor. Jo kinne de tabel rieplachtsje: UFM- en CFM-sektorgrutte foar beskikbere sektoaren yn elk yndividueel MAX 10 FPGA-apparaat.

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 57

4. Nios V-prosessorkonfiguraasje en opstartoplossingen 726952 | 2025.07.16

· Jo kinne CFM2 as in firtuele UFM konfigurearje troch de konfiguraasjemodus Single Uncompressed Image te selektearjen.
· Jo kinne CFM2 en CFM1 as in firtuele UFM konfigurearje troch de konfiguraasjemodus Single Uncompressed Image te selektearjen.
· De grutte fan elke sektor fariëarret mei de selektearre MAX 10 FPGA-apparaten.

Tabel 36.

UFM- en CFM-sektorgrutte
Dizze tabel listet de ôfmjittings fan 'e UFM- en CFM-arrays.

Apparaat

Siden per sektor

UFM1 UFM0 CFM2 CFM1 CFM0

Sidegrutte (Kbit)

Maksimum brûker
Flash-ûnthâldgrutte (Kbit) (3)

Totale konfiguraasjeûnthâldgrutte (Kbit)

10m02 3

34 16

544

10m04 0

41 29 70 16

1248

2240

10m08 8

41 29 70 16

1376

2240

10m16 4

38 28 66 32

2368

4224

10m25 4

52 40 92 32

3200

5888

10m40 4

48 36 84 64

5888

10752

10m50 4

48 36 84 64

5888

10752

OCRAM-grutte (Kbit)
108 189 378 549 675 1260 1638

Relatearre ynformaasje · MAX 10 FPGA-konfiguraasje brûkershantlieding · Altera MAX 10 brûkersflashgeheugen brûkershantlieding

4.5.2. Nios V-prosessorapplikaasje útfiere-yn-plak fanút UFM

De Execute-In-Place from UFM-oplossing is geskikt foar Nios V-prosessorapplikaasjes dy't beheind gebrûk fan on-chip-ûnthâld fereaskje. De alt_load()-funksje wurket as in mini-opstartkopiearapparaat dat de gegevensseksjes (.rodata, .rwdata of .exceptions) fan opstartûnthâld nei RAM kopiearret op basis fan 'e BSP-ynstellingen. De koadeseksje (.text),
dat in allinnich-lêzen seksje is, bliuwt yn it MAX 10 On-chip Flash-ûnthâldgebiet. Dizze ynstelling minimalisearret it RAM-gebrûk, mar kin de prestaasjes fan koade-útfiering beheine, om't tagong ta it flash-ûnthâld stadiger is as it on-chip RAM.

De Nios V-prosessorapplikaasje is programmearre yn 'e UFM-sektor. De resetfektor fan 'e Nios V-prosessor wiist nei it UFM-basisadres om koade fan 'e UFM út te fieren nei't it systeem reset is.

As jo de debugger op boarnenivo brûke om jo applikaasje te debuggen, moatte jo in hardware-breakpoint brûke. Dit komt om't de UFM gjin willekeurige ûnthâldtagong stipet, wat nedich is foar sêfte breakpoint-debugging.

Noat:

Jo kinne UFM net wiskje of skriuwe by it útfieren fan execute-in-place yn 'e MAX 10. Wikselje nei opstartkopiearoanpak as jo de UFM wiskje of skriuwe moatte.

(3) De maksimaal mooglike wearde, dy't ôfhinklik is fan 'e konfiguraasjemodus dy't jo selektearje.

Nios® V Ynbêde Prosessor Untwerphânboek 58

Stjoer Feedback

4. Nios V-prosessorkonfiguraasje en opstartoplossingen 726952 | 2025.07.16

Figuer 33. Nios V-prosessorapplikaasje XIP fan UFM

Maks. 10 apparaten

.POF
Nios V Hardware .SOF
Nios V Software .HEX

Quartus Programmeur

Flash op 'e chip

CFM

Nios V Hardware

UFM

Nios V Software

Ynterne konfiguraasje

On-chip Flash IP

FPGA-logika
Nios V-prosessor

RAM op 'e chip

Ekstern

RAAM

EMIF

4.5.2.1. Hardware-ûntwerpstream
De folgjende seksje beskriuwt in stap-foar-stap metoade foar it bouwen fan in opstartber systeem foar in Nios V-prosessorapplikaasje fanút On-Chip Flash. De eksampDe ûndersteande is boud mei in MAX 10-apparaat.
IP-komponintynstellings
1. Meitsje jo Nios V-prosessorprojekt mei Quartus Prime en Platform Designer. 2. Soargje derfoar dat eksterne RAM of On-Chip Memory (OCRAM) tafoege is oan jo Platfoarm
Untwerpersysteem.

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 59

4. Nios V-prosessorkonfiguraasje en opstartoplossingen 726952 | 2025.07.16
Figuer 34. ExampIP-ferbiningen yn Platform Designer foar it opstarten fan Nios V fan OnChip Flash (UFM)

3. Yn 'e On-Chip Flash IP-parameterbewurker, stel de Konfiguraasjemodus yn op ien fan 'e folgjende, neffens jo ûntwerpfoarkar: · Ien net-komprimearre ôfbylding · Ien komprimearre ôfbylding · Ien net-komprimearre ôfbylding mei ûnthâldinitialisaasje · Ien komprimearre ôfbylding mei ûnthâldinitialisaasje
Foar mear ynformaasje oer dûbele komprimearre ôfbyldings, sjoch de brûkershantlieding foar MAX 10 FPGA-konfiguraasje - Upgrade fan systeem op ôfstân.

Noat:

Jo moatte ferburgen tagong tawize oan elke CFM-regio's yn it On-Chip Flash IP.

Figuer 35. Seleksje fan konfiguraasjemodus yn On-Chip Flash Parameter Editor

On-Chip Flash IP-ynstellings - UFM-initialisaasje Jo kinne ien fan 'e folgjende metoaden kieze neffens jo foarkar:

Nios® V Ynbêde Prosessor Untwerphânboek 60

Stjoer Feedback

4. Nios V-prosessorkonfiguraasje en opstartoplossingen 726952 | 2025.07.16

Noat:

De stappen yn 'e folgjende subhaadstikken (Softwareûntwerpstream en programmearring) binne ôfhinklik fan 'e seleksje dy't jo hjir meitsje.

· Metoade 1: Inisjalisearje de UFM-gegevens yn 'e SOF tidens kompilaasje
Quartus Prime nimt de UFM-inisjalisaasjegegevens op yn 'e SOF tidens de kompilaasje. SOF-opnij kompilaasje is nedich as der feroarings binne yn 'e UFM-gegevens.
1. Kontrolearje Flash-ynhâld ynitialisearje en Net-standert ynitialisaasje ynskeakelje file.

Figuer 36. Flash-ynhâld ynisjalisearje en net-standert ynisjalisaasje ynskeakelje File

2. Spesifisearje it paad fan 'e generearre .hex file (fan it elf2hex-kommando) yn de troch de brûker makke hex of mif file.
Figuer 37. It tafoegjen fan de .hex File Paad

· Metoade 2: Kombinearje UFM-gegevens mei in gearstalde SOF tidens POF-generaasje
UFM-gegevens wurde kombinearre mei de gearstalde SOF by it konvertearjen fan programmearring files. Jo hoege de SOF net opnij te kompilearjen, sels as de UFM-gegevens feroarje. Tidens ûntwikkeling hoege jo de SOF net opnij te kompilearjen files foar feroarings yn 'e applikaasje. Alterare advisearret dizze metoade foar applikaasje-ûntwikkelders.
1. Skeakelje Flash-ynhâld ynitialisearje út..
Figuer 38. Flash-ynhâld ynisjalisearje mei net-standert ynisjalisaasje File

Agentynstellingen weromsette foar Nios V-prosessor Execute-In-Place-metoade
1. Yn 'e parameterbewurker fan' e Nios V-prosessor, stel de Reset Agent yn op On-Chip Flash.
Figuer 39. Ynstellings foar Nios V-prosessorparameterbewurker mei Reset Agent ynsteld op On-Chip Flash

2. Klik op HDL generearje as it dialoochfinster Generaasje ferskynt. 3. Spesifisearje de útfier file generaasjeopsjes en klikje op Generearje.

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 61

4. Nios V-prosessorkonfiguraasje en opstartoplossingen 726952 | 2025.07.16
Ynstellings foar Quartus Prime-software 1. Klik yn 'e Quartus Prime-software op Tawizingen Apparaat Apparaat en Pin
Opsjeskonfiguraasje. Stel de konfiguraasjemodus yn neffens de ynstelling yn On-Chip Flash IP. Figuer 40. Seleksje fan konfiguraasjemodus yn Quartus Prime Software

2. Klik op OK om it finster Apparaat- en PIN-opsjes te sluten,
3. Klik op OK om it apparaatfinster te sluten.
4. Klik op Ferwurkjen Start Kompilaasje om jo projekt te kompilearjen en de .sof te generearjen. file.

Noat:

As de ynstelling fan de konfiguraasjemodus yn de Quartus Prime-software en de parameterbewurker fan Platform Designer oars is, mislearret it Quartus Prime-projekt mei de folgjende flatermelding.

figuer 41.

Flaterberjocht foar ferskillende konfiguraasjemodusynstellingsflater (14740): Konfiguraasjemodus op atom "q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block" komt net oerien mei de projektynstelling. Update en regenerearje it Qsys-systeem om oerien te kommen mei de projektynstelling.

Relatearre ynformaasje MAX 10 FPGA Konfiguraasje brûkersgids

4.5.2.2. Softwareûntwerpstream
Dizze seksje jout de ûntwerpstream om it softwareprojekt foar de Nios V-prosessor te generearjen en te bouwen. Om in streamlined boustream te garandearjen, wurde jo oanmoedige om in ferlykbere mapbeam te meitsjen yn jo ûntwerpprojekt. De folgjende softwareûntwerpstream is basearre op dizze mapbeam.
Om de mapbeam fan it softwareprojekt te meitsjen, folgje dizze stappen: 1. Meitsje yn jo ûntwerpprojektmap in map mei de namme software. 2. Meitsje yn 'e softwaremap twa mappen mei de nammen hal_app en hal_bsp.
Figuer 42. Beam fan 'e map fan softwareprojekten

Nios® V Ynbêde Prosessor Untwerphânboek 62

Stjoer Feedback

4. Nios V-prosessorkonfiguraasje en opstartoplossingen 726952 | 2025.07.16
It oanmeitsjen fan it applikaasje BSP-projekt
Om de BSP Editor te starten, folgje dizze stappen: 1. Fier de Nios V Command Shell yn. 2. Rop de BSP Editor oan mei it kommando niosv-bsp-editor. 3. Klik yn 'e BSP Editor op File Nije BSP om jo BSP-projekt te begjinnen. 4. Konfigurearje de folgjende ynstellings:
· SOPC-ynformaasje File namme: Jou de SOPCINFO file (.sopcinfo). · CPU-namme: Selektearje Nios V-prosessor. · Bestjoeringssysteem: Selektearje it bestjoeringssysteem fan 'e Nios V-prosessor. · Ferzje: Lit standert stean. · BSP-doelmap: Selektearje it mappaad fan it BSP-projekt. Jo kinne
foarôf ynstelle op /software/hal_bsp troch Standertlokaasjes brûke yn te skeakeljen. · BSP-ynstellings File namme: Typ de namme fan 'e BSP-ynstellingen File. · Oanfoljende Tcl-skripts: Jou in BSP Tcl-skript troch Ekstra Tcl-skript ynskeakelje yn te skeakeljen. 5. Klik op OK.
Figuer 43. Nije BSP konfigurearje

De BSP-editor konfigurearje en it BSP-projekt generearje
Jo kinne de útsûnderingsfektor fan 'e prosessor definiearje yn On-Chip Memory (OCRAM) of On-Chip Flash basearre op jo ûntwerpfoarkar. It ynstellen fan it útsûnderingsfektorûnthâld op OCRAM/Eksterne RAM wurdt oanrikkemandearre om de ûnderbrekkingsferwurking rapper te meitsjen. 1. Gean nei Haadynstellingen Avansearre hal.linker. 2. As jo On-Chip Flash selektearje as útsûnderingsfektor,
a. Skeakelje de folgjende ynstellings yn:

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 63

4. Nios V-prosessorkonfiguraasje en opstartoplossingen 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Figuer 44. Advanced.hal.linker Ynstellings

b. Klik op it ljepblêd Linker Script yn 'e BSP Editor. c. Stel de .exceptions- en .text-regio's yn 'e Linker Section Name yn op
On-Chip Flash. d. Stel de rest fan 'e regio's yn 'e list Linker Section Name yn op On-Chip
Geheugen (OCRAM) of ekstern RAM.
Figuer 45. Ynstellings foar Linkerregio (Uitzonderingsvektorûnthâld: On-Chip Flash)

3. As jo OCRAM/Eksterne RAM as útsûnderingsfektor selektearje, a. Skeakelje de folgjende ynstellings yn: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Figuer 46. Ynstellings foar Linkerregio (Uitzonderingsvektorûnthâld: OCRAM/Eksterne RAM)

b. Klik op it ljepblêd Linker Script yn 'e BSP-bewurker.
c. Stel de .text-regio's yn 'e Linker Section Name yn op On-Chip Flash.
d. Stel de rest fan 'e regio's yn 'e list Linker Section Name yn op On-Chip Memory (OCRAM) of eksterne RAM.

Nios® V Ynbêde Prosessor Untwerphânboek 64

Stjoer Feedback

4. Nios V-prosessorkonfiguraasje en opstartoplossingen 726952 | 2025.07.16
Figuer 47. Ynstellings foar keppelingsregio (útsûnderingsvektorûnthâld: OCRAM)
4. Klik op Generearje om it BSP-projekt te generearjen. It brûkersapplikaasjeprojekt generearje. File 1. Navigearje nei de map software/hal_app en meitsje jo applikaasjeboarne oan
koade. 2. Start de Nios V Command Shell. 3. Fier it ûndersteande kommando út om de applikaasje CMakeLists.txt te generearjen.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/
It brûkersapplikaasjeprojekt bouwe Jo kinne derfoar kieze om it brûkersapplikaasjeprojekt te bouwen mei Ashling RiscFree IDE foar Altera FPGA's of fia de kommandorigel-ynterface (CLI). As jo leaver CLI brûke, kinne jo de brûkersapplikaasje bouwe mei it folgjende kommando: cmake -G “Unix Makefiles” -B software/hal_app/bouwe -S software/hal_app meitsje -C software/hal_app/bouwe
De applikaasje (.elf) file wurdt oanmakke yn de map software/hal_app/build. De HEX generearje File Jo moatte in .hex generearje file fan jo applikaasje .elf file, sadat jo in .pof oanmeitsje kinne file geskikt foar it programmearjen fan de apparaten. 1. Start de Nios V Command Shell. 2. Brûk it folgjende foar it opstarten fan de Nios V-prosessorapplikaasje fanút On-Chip Flash
kommandorigel om de ELF nei HEX te konvertearjen foar jo applikaasje. Dit kommando makket de brûkersapplikaasje (onchip_flash.hex) oan file. elf2hex software/hal_app/bouwe/ .elf -o onchip_flash.hex
-b -w 8 -e 3. Kompilearje it hardware-ûntwerp opnij as jo de opsje "Initialize memory content" yn On-Chip Flash IP (Metoade 1) oankrúsje. Dit is om de softwaregegevens (.HEX) yn 'e SOF op te nimmen. file.

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 65

4. Nios V-prosessorkonfiguraasje en opstartoplossingen 726952 | 2025.07.16
4.5.2.3. Programmearjen 1. Klik yn Quartus Prime op File Konvertearje Programming Files. 2. Under Utfierprogrammearring file, kies Programmeurobjekt File (.pof) as programmearring file type. 3. Stel Modus yn op Ynterne konfiguraasje.
Figuer 48. Konvertearje Programmearring File Ynstellings
4. Klik op Opsjes/Opstartynformaasje…, it finster MAX 10 Apparaatopsjes ferskynt. 5. Fier op basis fan de ynstellings foar it initialisearjen fan flash-ynhâld yn it On-chip Flash IP-adres út.
ien fan 'e folgjende stappen: · As Flash-ynhâld initialisearje is oankrúst (Metoade 1), dan sille de UFM-inisjalisaasjegegevens
waard opnommen yn 'e SOF tidens de Quartus Prime-kompilaasje. — Selektearje Page_0 foar de opsje UFM-boarne:. Klik op OK en gean troch nei de
folgjende. Figuer 49. Ynstelle fan Page_0 foar UFM-boarne as Initialize Flash Content oankrúst is.

Nios® V Ynbêde Prosessor Untwerphânboek 66

Stjoer Feedback

4. Nios V-prosessorkonfiguraasje en opstartoplossingen 726952 | 2025.07.16
· As Flash-ynhâld initialisearje net oankrúst is (Metoade 2), kies dan ûnthâld laden file foar de UFM-boarneopsje. Blêdzje nei de generearre On-chip Flash HEX file (onchip_flash.hex) yn 'e File paad: en klik op OK. Dizze stap foeget UFM-gegevens apart ta oan de SOF file tidens de programmearring file omsetting.
Figuer 50. Ynstelle fan ûnthâld laden File foar UFM-boarne as Flash-ynhâld ynitialisearje net oankrúst is

6. Yn 'e Convert-programmearring File dialoochfinster, by de ynfier files om seksje te konvertearjen, klikje op Tafoegje File... en wiis nei de generearre Quartus Prime .sof file.
Figuer 51. Ynfier Files om te konvertearjen yn konvertearjende programmearring Files foar modus foar ien ôfbylding

7. Klik op Generearje om de .pof te meitsjen file. 8. Programmearje de .pof file yn jo MAX 10-apparaat. 9. Skeakelje jo hardware út en wer út.

4.5.3. Nios V-prosessorapplikaasje kopiearre fan UFM nei RAM mei Boot Copier

Altera advisearret dizze oplossing foar MAX 10 FPGA Nios V-prosessorsysteemûntwerpen wêr't meardere iteraasjes fan ûntwikkeling fan applikaasjesoftware en hege systeemprestaasjes fereaske binne. De opstartkopiearapparaat leit binnen de UFM op in offset dy't itselde adres is as de resetvektor. De Nios V-applikaasje leit neist de opstartkopiearapparaat.

Foar dizze opstartopsje begjint de Nios V-prosessor de opstartkopiearder út te fieren by it systeemreset om de applikaasje fan 'e UFM-sektor nei it OCRAM of eksterne RAM te kopiearjen. Sadree't it kopiearjen foltôge is, draacht de Nios V-prosessor de programmakontrôle oer oan 'e applikaasje.

Noat:

De tapaste bootkopiearder is itselde as de Bootloader fia GSFI.

Stjoer Feedback

Nios® V Ynbêde Prosessor Untwerphânboek 67

4. Nios V-prosessorkonfiguraasje en opstartoplossingen 726952 | 2025.07.16

Figuer 52. Nios V-applikaasje kopiearre fan UFM nei RAM mei Boot Copier

Maks. 10 apparaten

.POF
Nios V Hardware .SOF
Nios V Software .HEX
Bootloader .SREC

Quartus Programmeur

Eksterne RAM
Nios V Software

Flash op 'e chip

CFM

Nios V Hardwa

Dokuminten / Resources

altera Nios V ynbêde prosessor [pdf] Brûkersgids
Nios V, Nios Vm, Nios Vg, Nios Vc, Nios V Ynboude Prosessor, Nios V, Ynboude Prosessor, Prosessor

Referinsjes

User Manual

altera Nios V ynbêde prosessor

Spesifikaasjes

Nios V-prosessor hardwaresysteemûntwerp

Nios V-prosessorsoftwaresysteemûntwerp

Nios V-prosessorkonfiguraasje en opstartoplossingen

Dokuminten / Resources

Referinsjes

Lit in reaksje efter

Antwurd annulearje