altera Nios V енгізілген процессордың пайдаланушы нұсқаулығы

About the Nios® V Embedded Processor
1.1. Altera® FPGA және ендірілген процессорлар аяқталдыview
Altera FPGA құрылғылары көптеген опцияларды қамтамасыз ете отырып, толық микропроцессор ретінде жұмыс істейтін логиканы жүзеге асыра алады.
Дискретті микропроцессорлар мен Altera FPGA арасындағы маңызды айырмашылық - бұл Altera FPGA матасында қуат қосылған кезде логика жоқ. Nios® V процессоры RISC-V спецификациясына негізделген жұмсақ зияткерлік меншік (IP) процессоры болып табылады. Nios V процессорына негізделген жүйеде бағдарламалық құралды іске қоспас бұрын, Altera FPGA құрылғысын Nios V процессоры бар аппараттық жасақтамамен конфигурациялау керек. Nios V процессорын дизайн талаптарына байланысты Altera FPGA кез келген жерге орналастыруға болады.

Altera® FPGA IP негізіндегі ендірілген жүйеңізді дискретті микропроцессорға негізделген жүйе ретінде әрекет ету үшін жүйеңізде мыналар болуы керек: · AJTAG Altera FPGA конфигурациясын, аппараттық және бағдарламалық қамтамасыз етуді қолдауға арналған интерфейс
отладка · Қосылатын Altera FPGA конфигурация механизмі
Жүйеде бұл мүмкіндіктер болса, Altera FPGA жүйесінде жүктелген алдын ала тексерілген аппараттық дизайннан дизайнды нақтылауды бастауға болады. Altera FPGA пайдалану сонымен қатар мәселелерді шешу немесе жаңа функцияларды қосу үшін дизайнды жылдам өзгертуге мүмкіндік береді. Жүйеңіздің JTAG интерфейс.
ДжTAG интерфейс аппараттық және бағдарламалық жасақтаманы әзірлеуді қолдайды. J көмегімен келесі тапсырмаларды орындауға боладыTAG интерфейс: · Altera FPGA конфигурациялау · Бағдарламалық құралды жүктеп алу және жөндеу · UART тәрізді интерфейс (J) арқылы Altera FPGA-мен байланысуTAG UART
терминал) · Түзету аппараттық құралы (Signal Tap ендірілген логикалық анализаторымен) · Бағдарлама флэш жады
Altera FPGA құрылғысын Nios V процессоры негізіндегі дизайнмен теңшегеннен кейін бағдарламалық құралды әзірлеу ағыны дискретті микроконтроллер конструкцияларының ағынына ұқсас болады.

Қатысты ақпарат · AN 985: Nios V процессорының оқулығы
Қарапайым Nios V процессорлық жүйесін жасау және Hello World қолданбасын іске қосу туралы жылдам бастау нұсқаулығы.
© Altera корпорациясы. Altera, Altera логотипі, 'a' логотипі және басқа Altera белгілері Altera корпорациясының сауда белгілері болып табылады. Altera кез келген өнімдер мен қызметтерге кез келген уақытта ескертусіз өзгертулер енгізу құқығын өзіне қалдырады. Altera жазбаша түрде жазбаша түрде келіскен жағдайларды қоспағанда, осы құжатта сипатталған кез келген ақпаратты, өнімді немесе қызметті қолданудан немесе пайдаланудан туындайтын жауапкершілік немесе жауапкершілікті өз мойнына алмайды. Altera тұтынушыларына жарияланған ақпаратқа сенбес бұрын және өнімдерге немесе қызметтерге тапсырыс бермес бұрын құрылғы сипаттамаларының соңғы нұсқасын алу ұсынылады. *Басқа атаулар мен брендтер басқалардың меншігі ретінде талап етілуі мүмкін.

1. Nios® V ендірілген процессоры туралы 726952 | 2025.07.16
· Nios V процессорының анықтамалық нұсқаулығы Nios V процессорының өнімділік көрсеткіштері, процессор архитектурасы, бағдарламалау үлгісі және негізгі іске асыру туралы ақпаратты береді.
· Енгізілген перифериялық құрылғылар IP пайдаланушы нұсқаулығы · Nios V процессорының бағдарламалық жасақтамасын әзірлеуші нұсқаулығы

Nios V процессорының бағдарламалық жасақтамасын әзірлеу ортасын, қол жетімді құралдарды және Nios V процессорында жұмыс істейтін бағдарламалық құралды құру процесін сипаттайды. · Ashling* RiscFree* Integrated Development Environment (IDE) Altera FPGAs пайдаланушы нұсқаулығы Altera FPGAs Arm* негізіндегі HPS және Nios V негізгі процессоры үшін RiscFree* біріктірілген әзірлеу ортасын (IDE) сипаттайды. · Nios V процессоры Altera FPGA IP шығарылымы туралы ескертпелер
1.2. Quartus® Prime бағдарламалық құралын қолдау
Nios V процессорын құрастыру ағыны Quartus® Prime Pro Edition бағдарламалық құралы мен Quartus Prime Standard Edition бағдарламалық құралы үшін әртүрлі. Айырмашылықтар туралы қосымша ақпарат алу үшін AN 980: Nios V Processor Quartus Prime бағдарламалық құралын қолдау бөлімін қараңыз.
Қатысты ақпарат AN 980: Nios V процессоры Quartus Prime бағдарламалық құралын қолдау
1.3. Nios V процессорын лицензиялау
Әрбір Nios V процессор нұсқасында өзінің лицензиялық кілті бар. Лицензия кілтін алғаннан кейін, жарамдылық мерзімі аяқталғанға дейін барлық Nios V процессорлық жобалары үшін бірдей лицензия кілтін пайдалануға болады. Nios V Processor Altera FPGA IP лицензияларын нөлдік бағамен алуға болады.
Nios V процессорының лицензия кілттерінің тізімі Altera FPGA өзіне-өзі қызмет көрсету лицензиялау орталығында қол жетімді. «Бағалау үшін тіркелу» немесе «Тегін лицензия» қойындысын басып, сұрау салу үшін сәйкес опцияларды таңдаңыз.
Сурет 1. Altera FPGA өзіне-өзі қызмет көрсету лицензиялық орталығы

Лицензия кілттерімен сіз:
Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 7

1. Nios® V ендірілген процессоры туралы 726952 | 2025.07.16
· Жүйеде Nios V процессорын енгізіңіз. · Nios V процессор жүйесінің әрекетін модельдеу. · Өлшем және жылдамдық сияқты дизайнның функционалдығын тексеріңіз. · Құрылғыны бағдарламалауды жасау fileс. · Құрылғыны бағдарламалаңыз және жабдықта дизайнды тексеріңіз.
Altera FPGA үшін Ashling* RiscFree* IDE бағдарламасында бағдарламалық құралды әзірлеу үшін сізге лицензия қажет емес.
Қатысты ақпарат · Altera FPGA өзіне-өзі қызмет көрсету лицензиялық орталығы
Nios V Processor Altera FPGA IP лицензия кілттерін алу туралы қосымша ақпарат алу үшін. · Altera FPGA бағдарламалық құралын орнату және лицензиялау Altera FPGA бағдарламалық құралын лицензиялау және тіркелген лицензия мен желілік лицензия серверін орнату туралы қосымша ақпарат алу үшін.
1.4. Енгізілген жүйе дизайны
Төмендегі суретте Nios V процессоры негізіндегі жүйені жобалаудың жеңілдетілген ағыны, соның ішінде аппараттық және бағдарламалық жасақтаманың дамуы көрсетілген.

Nios® V ендірілген процессорды жобалау анықтамалығы 8

Кері байланыс жіберу

1. Nios® V ендірілген процессоры туралы 726952 | 2025.07.16

2-сурет.

Nios V процессорлық жүйесінің жобалау ағыны
Жүйе туралы түсінік

Жүйе талаптарын талдау

Nios® V
Процессордың өзектері және стандартты компоненттері

Жүйені анықтау және құру
Платформа дизайнері

Аппараттық ағын: Intel Quartus Prime жобасын біріктіру және құрастыру

Бағдарламалық қамтамасыз ету ағыны: Nios V ұсыныс бағдарламалық құралын әзірлеу және құру

Жабдық ағыны: FPGA дизайнын жүктеп алыңыз
Мақсатты тақтаға

Бағдарламалық қамтамасыз ету ағыны: Nios V процессорының бағдарламалық құралын сынау және жөндеу

Бағдарламалық қамтамасыз ету ерекшеліктеріне сәйкес келмейді ме?
Иә
Аппараттық құрал спецификацияға сәйкес келмейді ме? Иә
Жүйе аяқталды

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 9

726952 | 2025.07.16 Кері байланыс жіберу

2. Quartus Prime бағдарламалық құралымен және платформа дизайнерімен Nios V процессорының аппараттық жүйесінің дизайны

3-сурет.

Төмендегі диаграмма Nios V процессорының әдеттегі аппараттық құрылымын көрсетеді. Nios V процессорлық жүйесінің аппараттық құралды жобалау ағыны

Бастау

Nios V өзектері және стандартты компоненттері

Nios V негізіндегі жүйені жобалау үшін платформа дизайнерін пайдаланыңыз
Платформа дизайнерінің дизайнын жасаңыз

Platform Designer жүйесін Intel Quartus Prime жобасымен біріктіру
PIN орындарын, уақыт талаптарын және басқа дизайн шектеулерін тағайындаңыз
Intel Quartus Prime жүйесінде мақсатты құрылғыға арналған жабдықты құрастырыңыз

Жүктеп алуға дайын
2.1. Platform Designer көмегімен Nios V процессор жүйесінің дизайнын жасау
Quartus Prime бағдарламалық құралы Nios V процессорының IP өзегін және басқа IP мекенжайларын Altera FPGA жүйесінің дизайнына анықтау және біріктіру тапсырмасын жеңілдететін Platform Designer жүйесін біріктіру құралын қамтиды. Платформа дизайнері көрсетілген жоғары деңгейлі қосылымнан өзара байланыс логикасын автоматты түрде жасайды. Интерконнекті автоматтандыру жүйе деңгейіндегі HDL қосылымдарын анықтаудың көп уақытты қажет ететін тапсырмасын болдырмайды.
© Altera корпорациясы. Altera, Altera логотипі, 'a' логотипі және басқа Altera белгілері Altera корпорациясының сауда белгілері болып табылады. Altera кез келген өнімдер мен қызметтерге кез келген уақытта ескертусіз өзгертулер енгізу құқығын өзіне қалдырады. Altera жазбаша түрде жазбаша түрде келіскен жағдайларды қоспағанда, осы құжатта сипатталған кез келген ақпаратты, өнімді немесе қызметті қолданудан немесе пайдаланудан туындайтын жауапкершілік немесе жауапкершілікті өз мойнына алмайды. Altera тұтынушыларына жарияланған ақпаратқа сенбес бұрын және өнімдерге немесе қызметтерге тапсырыс бермес бұрын құрылғы сипаттамаларының соңғы нұсқасын алу ұсынылады. *Басқа атаулар мен брендтер басқалардың меншігі ретінде талап етілуі мүмкін.

2. Quartus Prime бағдарламалық құралымен және платформа дизайнерімен Nios V процессорының аппараттық жүйесінің дизайны
726952 | 2025.07.16

Жүйелік жабдыққа қойылатын талаптарды талдағаннан кейін Nios V процессорының өзегін, жадын және жүйеңізге қажет басқа құрамдастарды көрсету үшін Quartus Prime қолданбасын пайдаланасыз. Платформа дизайнері құрамдастарды аппараттық жүйеге біріктіру үшін өзара байланыс логикасын автоматты түрде жасайды.

2.1.1. Nios V процессорын жасау Altera FPGA IP

You can instantiate any of the processor IP cores in Platform Designer IP Catalog Processors and Peripherals Embedded Processors.

Әрбір процессордың IP-ядросы өзінің бірегей архитектурасына негізделген әртүрлі конфигурация опцияларын қолдайды. Бұл конфигурацияларды дизайн қажеттіліктеріңізге жақсырақ сәйкестендіру үшін анықтауға болады.

1-кесте.

Негізгі нұсқалардағы конфигурация опциялары

Конфигурация опциялары

Nios V/c процессоры

Nios V/m процессоры

Қалпына келтіру сұрауын пайдалануды түзету

—

Тұзақтар, ерекшеліктер және үзілістер

CPU архитектурасы

ECC

Кэштер, перифериялық аймақтар және TCM

—

Пайдаланушы нұсқаулары

—

Құлыптау қадамы

—

Nios V/g процессоры

2.1.1.1. Nios V/c ықшам микроконтроллерін Altera FPGA IP іске қосу 4-сурет. Nios V/c шағын микроконтроллері Altera FPGA IP

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 11

2.1.1.1.1. CPU архитектурасы қойындысы

2-кесте.

CPU архитектурасы қойындысы

Ерекшелік

Сипаттама

Avalon® интерфейсін қосу Нұсқаулар менеджері мен деректер менеджері үшін Avalon интерфейсін қосады. Өшірілген болса, жүйе AXI4-Lite интерфейсін пайдаланады.

mhartid CSR мәні

· Жарамсыз IP опциясы. · Nios V/c процессорында mhartid CSR мәнін пайдаланбаңыз.

2.1.1.1.2. Сұранысты қалпына келтіру қойындысын пайдаланыңыз

3-кесте.

Сұраныс қойындысының параметрін қалпына келтіруді пайдаланыңыз

Сұранысты қалпына келтіру қойындысын пайдаланыңыз

Сипаттама

Қалпына келтіру сұрау интерфейсін қосыңыз

· Бұл опцияны Nios V процессор жүйесіндегі басқа құрамдастарға әсер етпестен Nios V процессорын қалпына келтіру үшін жергілікті шебер қолдана алатын жергілікті қалпына келтіру порттарын ашу үшін қосыңыз.
· Қалпына келтіру интерфейсі кіріс resetreq сигналынан және шығыс сигналдан тұрады.
· Resetreq сигналын бекіту арқылы Nios V процессорының өзегін қалпына келтіруді сұрауға болады.
· Resetreq сигналы процессор рұқсат сигналын бекіткенге дейін бекітілген күйінде қалуы керек. Сигналдың бекітілген күйінде қалмауы процессордың детерминирленген емес күйде болуына себеп болуы мүмкін.
· Nios V процессоры растау сигналын бекіту арқылы қалпына келтіру сәтті болды деп жауап береді.
· Процессор сәтті қалпына келтірілгеннен кейін, resetreq сигналының бекітілуін тоқтатқанға дейін рұқсат сигналын бекіту бірнеше рет кезеңді түрде орын алуы мүмкін.

2.1.1.1.3. Тұзақтар, ерекшеліктер және үзілістер қойындысы

4-кесте.

Қойындылар, ерекшеліктер және үзілістер қойындысының параметрлері

Тұзақтар, ерекшеліктер және үзілістер

Сипаттама

Агентті қалпына келтіру

Офсетті қалпына келтіру

Ескерту:

Platform Designer абсолютті опцияны қамтамасыз етеді, ол ығысуды қалпына келтіруде абсолютті мекенжайды көрсетуге мүмкіндік береді. Бұл опцияны қалпына келтіру векторын сақтайтын жад процессор жүйесі мен ішкі жүйелерден тыс орналасқанда пайдаланыңыз.

Nios® V ендірілген процессорды жобалау анықтамалығы 12

Кері байланыс жіберу

2.1.1.1.4. ECC қойындысы

5-кесте.

ECC қойындысы

ECC

Қатені анықтау және күй туралы есеп беруді қосыңыз

Сипаттама
· Nios V процессорының ішкі жедел жады блоктары үшін ECC мүмкіндігін қолдану үшін осы опцияны қосыңыз. · ECC мүмкіндіктері 2 битке дейінгі қателерді анықтайды және келесі әрекетке негізделген әрекет етеді:
— Егер бұл түзетілетін қате 1-бит болса, процессор құбыр жолындағы қатені түзеткеннен кейін процессор жұмысын жалғастырады. Дегенмен, түзету бастапқы естеліктерде көрсетілмейді.
— Қате түзетілмейтін болса, процессор оны процессор құбырында және бастапқы жадыда түзетпестен жұмысын жалғастырады, бұл процессордың анықталмаған күйге енуіне себеп болуы мүмкін.

2.1.1.2. Nios V/m микроконтроллері Altera FPGA IP үлгісін жасау 5-сурет. Nios V/m микроконтроллері Altera FPGA IP

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 13

2.1.1.2.1. Түзету қойындысы

6-кесте.

Түзету қойындысының параметрлері

Түзету қойындысы

Сипаттама

Түзетуді қосу
Түзету модулінен қалпына келтіруді қосыңыз

· J қосу үшін осы опцияны қосыңызTAG Nios V процессорына мақсатты қосылым модулі. · ДжTAG мақсатты қосылым модулі арқылы Nios V процессорына қосылуға мүмкіндік береді
JTAG FPGA интерфейсінің түйреуіштері. · Қосылым келесі негізгі мүмкіндіктерді қамтамасыз етеді:
— Nios V процессорын іске қосу және тоқтату — Регистрлер мен жадты тексеру және өңдеу. — Nios V қолданбасын жүктеп алыңыз .elf file арқылы жұмыс уақытында процессор жадына
niosv-жүктеу. — Nios V процессорында жұмыс істейтін қолданбаны жөндеу · dm_agent портын процессор нұсқаулығына және деректер шинасына қосыңыз. Екі автобус арасындағы негізгі мекенжайдың бірдей екеніне көз жеткізіңіз.
· dbg_reset_out және ndm_reset_in порттарын көрсету үшін осы опцияны қосыңыз. · ДжTAG отладчик немесе niosv-download -r пәрмені dbg_reset_out іске қосады, ол
Nios V процессорына осы портқа қосылатын жүйелік перифериялық құрылғыларды қалпына келтіруге мүмкіндік береді. · Қалпына келтірудің орнына dbg_reset_out интерфейсін ndm_reset_in параметріне қосу керек
процессор өзегіне және таймер модуліне қалпына келтіруді іске қосу үшін интерфейс. Анықталмаған әрекетті болдырмау үшін интерфейсті қалпына келтіру үшін dbg_reset_out интерфейсін қосуға болмайды.

2.1.1.2.2. Сұранысты қалпына келтіру қойындысын пайдаланыңыз

7-кесте.

Сұраныс қойындысының параметрін қалпына келтіруді пайдаланыңыз

Сұранысты қалпына келтіру қойындысын пайдаланыңыз

Сипаттама

Қалпына келтіру сұрау интерфейсін қосыңыз

· Бұл опцияны Nios V процессор жүйесіндегі басқа құрамдастарға әсер етпестен Nios V процессорын қалпына келтіру үшін жергілікті шебер қолдана алатын жергілікті қалпына келтіру порттарын ашу үшін қосыңыз.
· Қалпына келтіру интерфейсі кіріс resetreq сигналынан және шығыс сигналдан тұрады.
· Resetreq сигналын бекіту арқылы Nios V процессорының өзегін қалпына келтіруді сұрауға болады.
· Resetreq сигналы процессор рұқсат сигналын бекіткенге дейін бекітілген күйінде қалуы керек. Сигналдың бекітілген күйінде қалмауы процессордың детерминирленген емес күйде болуына себеп болуы мүмкін.
· Отладка режимінде resetreq сигналын бекіту процессордың күйіне әсер етпейді.
· Nios V процессоры растау сигналын бекіту арқылы қалпына келтіру сәтті болды деп жауап береді.
· Процессор сәтті қалпына келтірілгеннен кейін, resetreq сигналының бекітілуін тоқтатқанға дейін рұқсат сигналын бекіту бірнеше рет кезеңді түрде орын алуы мүмкін.

2.1.1.2.3. Тұзақтар, ерекшеліктер және үзілістер қойындысы

8-кесте.

Тұзақтар, ерекшеліктер және үзілістер қойындысы

Сипаттама

Агентті қалпына келтіру

Офсетті үзу режимін қалпына келтіру

· Таңдалған қалпына келтіру агентінің негізгі мекенжайына қатысты қалпына келтіру векторының ығысуын көрсетеді. · Platform Designer автоматты түрде қалпына келтіру ығысуы үшін әдепкі мәнді береді.
Тікелей немесе векторланған үзу контроллерінің түрін нақтылаңыз. Ескертпе: Nios V/m құбырсыз процессоры векторланған үзулерді қолдамайды.
Сондықтан процессор Құбырсыз режимде болғанда векторланған үзу режимін пайдаланбаңыз.

Nios® V ендірілген процессорды жобалау анықтамалығы 14

Кері байланыс жіберу

Ескерту:

2.1.1.2.4. CPU архитектурасы

9-кесте.

CPU архитектурасы қойындысының параметрлері

CPU архитектурасы

Сипаттама

Орталық процессордағы құбырды қосу

· Құбырлы Nios V/m процессорын жасау үшін осы опцияны қосыңыз. — IPC жоғары логикалық аумақ пен төмен Fmax жиілігінің құнына жоғарырақ.
· Құбырсыз Nios V/m процессорын жасау үшін осы опцияны өшіріңіз. — Негізгі өнімділігі Nios V/c процессоры сияқты. — Түзету және үзу мүмкіндігін қолдайды — Төменгі IPC құнымен логикалық аумақты азайту және жоғары Fmax жиілігі.

Avalon интерфейсін қосыңыз

Нұсқаулар менеджері мен деректер менеджері үшін Avalon интерфейсін қосады. Өшірілген болса, жүйе AXI4-Lite интерфейсін пайдаланады.

mhartid CSR мәні

· Hart ID регистрінің (mhartid) мәні әдепкі бойынша 0 болады. · 0 мен 4094 арасындағы мәнді тағайындаңыз. · Altera FPGA Avalon Mutex Core HAL API интерфейсімен үйлесімді.

Қатысты ақпарат Енгізілген перифериялық IP пайдаланушы нұсқаулығы – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. ECC қойындысы
Кесте 10. ECC қойындысы
ECC Қатені анықтауды және күй туралы есеп беруді қосады

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 15

2. Quartus Prime бағдарламалық құралымен және платформа дизайнерімен Nios V процессорының аппараттық жүйесінің дизайны
726952 | 2025.07.16
2.1.1.3. Nios V/g жалпы мақсаттағы Altera FPGA IP процессорын іске қосу
Сурет 6. Nios V/g жалпы мақсаттағы Altera FPGA IP процессоры – 1 бөлім

7-сурет.

Nios V/g жалпы мақсаттағы процессор Altera FPGA IP – 2 бөлім (Негізгі деңгейдегі үзу контроллерін қосу)

Nios® V ендірілген процессорды жобалау анықтамалығы 16

Кері байланыс жіберу

8-сурет.

Nios V/g жалпы мақсаттағы процессор Altera FPGA IP – 2 бөлім (Негізгі деңгейдегі үзу контроллерін қосу)

Сурет 9. Nios V/g жалпы мақсаттағы Altera FPGA IP процессоры – 3 бөлім

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 17

2. Quartus Prime бағдарламалық құралымен және платформа дизайнерімен Nios V процессорының аппараттық жүйесінің дизайны
726952 | 2025.07.16
Сурет 10. Nios V/g жалпы мақсаттағы Altera FPGA IP процессоры – 4 бөлім

2.1.1.3.1. CPU архитектурасы

Кесте 11. CPU архитектурасының параметрлері

CPU архитектурасы қойындысы Жылжымалы нүкте бірлігін қосыңыз

Сипаттама Процессор өзегіне қалқымалы нүктелік блокты («F» кеңейтімі) қосу үшін осы опцияны қосыңыз.

Филиалды болжау мүмкіндігін қосыңыз

Тармақ нұсқаулары үшін статикалық тармақты болжауды (артқа алынған және алға алынбаған) қосыңыз.

mhartid CSR мәні

FPU үшін FSQRT және FDIV нұсқауларын өшіріңіз

· FPU ішіндегі өзгермелі нүктелі квадрат түбір (FSQRT) және өзгермелі нүктелі бөлу (FDIV) операцияларын жойыңыз.
· Жұмыс уақытында екі нұсқауда бағдарламалық құрал эмуляциясын қолданыңыз.

Қатысты ақпарат Енгізілген перифериялық IP пайдаланушы нұсқаулығы – Intel FPGA Avalon® Mutex Core

Nios® V ендірілген процессорды жобалау анықтамалығы 18

Кері байланыс жіберу

2.1.1.3.2. Түзету қойындысы

Кесте 12. Түзету қойындысының параметрлері

Түзету қойындысы

Сипаттама

Түзетуді қосу
Түзету модулінен қалпына келтіруді қосыңыз

2.1.1.3.3. Lockstep қойындысы Кесте 13. Lockstep қойындысы
Параметрлер Құлыптау қадамын қосу әдепкі күту уақыты Кеңейтілген қалпына келтіру интерфейсін қосу

Сипаттама · Екі ядролы Lockstep жүйесін қосыңыз. · Қалпына келтіруден шығу кезінде бағдарламаланатын күту уақытының әдепкі мәні (0 мен 255 арасында). · Кеңейтілген қалпына келтіруді басқару үшін қосымша кеңейтілген қалпына келтіру интерфейсін қосыңыз. · Өшірілген кезде fRSmartComp негізгі қалпына келтіруді басқаруды жүзеге асырады.

2.1.1.3.4. Сұранысты қалпына келтіру қойындысын пайдаланыңыз

Кесте 14. Сұраныс қойындысының параметрін қалпына келтіруді пайдаланыңыз

Сұранысты қалпына келтіру қойындысын пайдаланыңыз

Сипаттама

Қалпына келтіру сұрау интерфейсін қосыңыз

· Бұл опцияны Nios V процессор жүйесіндегі басқа құрамдастарға әсер етпестен Nios V процессорын қалпына келтіру үшін жергілікті шебер қолдана алатын жергілікті қалпына келтіру порттарын ашу үшін қосыңыз.
· Қалпына келтіру интерфейсі кіріс resetreq сигналынан және шығыс сигналдан тұрады.
· Resetreq сигналын бекіту арқылы Nios V процессорының өзегін қалпына келтіруді сұрауға болады.
· Resetreq сигналы процессор рұқсат сигналын бекіткенге дейін бекітілген күйінде қалуы керек. Сигналдың бекітілген күйінде қалмауы процессордың детерминирленген емес күйде болуына себеп болуы мүмкін.
· Отладка режимінде resetreq сигналын бекіту процессордың күйіне әсер етпейді.
· Nios V процессоры растау сигналын бекіту арқылы қалпына келтіру сәтті болды деп жауап береді.
· Процессор сәтті қалпына келтірілгеннен кейін, resetreq сигналының бекітілуін тоқтатқанға дейін рұқсат сигналын бекіту бірнеше рет кезеңді түрде орын алуы мүмкін.

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 19

2.1.1.3.5. Тұзақтар, ерекшеліктер және үзілістер қойындысы

15-кесте.

Негізгі деңгейдегі үзу контроллерін қосу өшірілген кезде, тұзақтар, ерекшеліктер және үзілістер қойындысы

Тұзақтар, ерекшеліктер және үзілістер қойындысы
Агентті қалпына келтіру

Сипаттама
· Қалпына келтіру коды орналасқан қалпына келтіру векторы (Nios V процессорының бастапқы қалпына келтіру мекенжайы) орналасқан жад.
· Nios V процессорының нұсқаулық шеберіне қосылған және Nios V процессорының жүктеу ағыны арқылы қалпына келтіру агенті ретінде қолдау көрсетілетін кез келген жад модулін таңдауға болады.

Офсетті қалпына келтіру

Негізгі деңгейдегі үзу контроллерін (CLIC) қосу

· Алдын ала үзулерді және конфигурацияланатын үзу триггерінің жағдайын қолдау үшін CLIC қосыңыз.
· Қосылған кезде платформа үзілістерінің санын конфигурациялауға, іске қосу шарттарын орнатуға және кейбір үзулерді алдын ала таңдау ретінде белгілеуге болады.

Үзу режимі көлеңкелі тізілім Files

Үзу кезінде мәтінмәндік ауысуды азайту үшін үзу түрлерін Тікелей немесе векторланған қосу көлеңкелі регистр ретінде көрсетіңіз.

16-кесте.

Негізгі деңгейдегі үзу контроллерін қосу қосулы кезде, тұзақтар, ерекшеліктер және үзілістер

Тұзақтар, ерекшеліктер және үзілістер

Сипаттамалар

Агентті қалпына келтіру
Офсетті қалпына келтіру
Негізгі деңгейдегі үзу контроллерін (CLIC) қосу

· Қалпына келтіру коды орналасқан қалпына келтіру векторы (Nios V процессорының бастапқы қалпына келтіру мекенжайы) орналасқан жад.
· Nios V процессорының нұсқаулық шеберіне қосылған және Nios V процессорының жүктеу ағыны арқылы қалпына келтіру агенті ретінде қолдау көрсетілетін кез келген жад модулін таңдауға болады.
· Таңдалған қалпына келтіру агентінің негізгі мекенжайына қатысты қалпына келтіру векторының ығысуын көрсетеді. · Platform Designer автоматты түрде қалпына келтіру ығысуы үшін әдепкі мәнді береді.
· Алдын ала үзулерді және конфигурацияланатын үзу триггерінің жағдайын қолдау үшін CLIC қосыңыз. · Қосылған кезде платформа үзілістерінің санын конфигурациялауға, іске қосу шарттарын орнатуға,
және кейбір үзілістерді алдын ала болжау ретінде белгілеңіз.

Үзу режимі

· Үзу түрлерін Direct, Vectored немесе CLIC ретінде көрсетіңіз.

Көлеңке тізілімі Files

· Үзіліс кезінде мәтінмәндік ауысуды азайту үшін көлеңкелі регистрді қосыңыз.
· Екі тәсілді ұсынады:
— CLIC үзу деңгейлерінің саны
— CLIC үзу деңгейлерінің саны – 1: Бұл опция регистр санын қажет еткенде пайдалы file M20K немесе M9K блоктарының нақты санына сәйкес келетін көшірмелер.
· Көлеңке регистрін пайдалану үшін Nios V процессорын қосыңыз files үзіліс кезінде контекстті ауыстырып қосу шығынын азайтады.
Көлеңкелі регистр туралы қосымша ақпарат алу үшін files, Nios V процессорының анықтамалық нұсқаулығын қараңыз.

Платформаның үзіліс көздерінің саны

· 16 мен 2048 аралығындағы платформа үзілістерінің санын көрсетеді.
Ескертпе: CLIC 2064 үзу кірісіне дейін қолдайды және алғашқы 16 үзу кірісі де негізгі үзу контроллеріне қосылған.

CLIC векторлық кестені туралау

· Платформаның үзіліс көздерінің саны негізінде автоматты түрде анықталады. · Ұсынылған мәннен төмен туралауды пайдалансаңыз, CLIC логиканы арттырады
векторлық есептеулерді орындау үшін қосымша қосқышты қосу арқылы күрделілік. · Ұсынылған мәннен төмен туралауды пайдалансаңыз, бұл ұлғаюға әкеледі
CLIC жүйесіндегі логикалық күрделілік.
жалғасы...

Nios® V ендірілген процессорды жобалау анықтамалығы 20

Кері байланыс жіберу

Тұзақтар, ерекшеліктер және үзілістер
Үзу деңгейлерінің саны
Деңгейдегі үзіліс басымдықтарының саны
Конфигурацияланатын үзіліс полярлығы Жиекті іске қосылған үзілістерді қолдау

Сипаттамалар
· Қолданба коды үшін қосымша 0 деңгейі бар үзіліс деңгейлерінің санын көрсетеді. Жоғары деңгейдегі үзулер төменгі деңгейлі үзу үшін жұмыс істеп тұрған өңдеушіні үзуі (алдын ала) мүмкін.
· Үзілістердің жалғыз опциялары ретінде нөлдік емес үзу деңгейлерімен қолданба коды әрқашан ең төменгі деңгейде 0 болады. Ескертпе: Үзіліс деңгейі мен басымдығының орындалу уақытының конфигурациясы бір 8-биттік регистрде орындалады. Егер үзіліс деңгейлерінің саны 256 болса, орындау уақытында үзу басымдылығын конфигурациялау мүмкін емес. Әйтпесе, конфигурацияланатын басымдықтардың максималды саны 256 / (үзу деңгейлерінің саны – 1) құрайды.
· CLIC алдын ала алынбайтын үзу өңдеушілерін шақыру ретін анықтау үшін пайдаланатын үзу басымдылықтарының санын көрсетеді. Ескертпе: Таңдалған үзу деңгейі мен таңдалған үзу басымдығының екілік мәндерін біріктіру 8 биттен аз болуы керек.
· Жұмыс уақыты кезінде үзу полярлығын конфигурациялауға мүмкіндік береді. · Әдепкі полярлық – оң полярлық.
· Жұмыс уақыты кезінде үзіліс триггерінің күйін конфигурациялауға мүмкіндік береді, яғни жоғары деңгейлі іске қосылған немесе оң жиегі іске қосылған (үзу полярлығы Конфигурацияланатын үзіліс полярлығы параметрінде оң болғанда).
· Әдепкі триггер шарты – деңгейлі үзіліс.

Ескерту:

Қатысты ақпарат Nios® V процессорының анықтамалық нұсқаулығы

2.1.1.3.6. Жад конфигурациялары қойындысы

Кесте 17. Жад конфигурациясы қойындысының параметрлері

Санат

Жад конфигурациясы қойындысы

Сипаттама

Кэштер

Деректер кэш өлшемі

· Деректер кэшінің өлшемін анықтайды. · Жарамды өлшемдер 0 килобайттан (КБ) 16 Кбайтқа дейін. · Көлемі 0 КБ болғанда деректер кэшін өшіріңіз.

Нұсқау кэшінің өлшемі

· Нұсқау кэшінің өлшемін анықтайды. · Жарамды өлшемдер 0 КБ пен 16 КБ аралығында. · Өлшемі 0 КБ болғанда нұсқаулық кэшін өшіріңіз.

А және В шеткі аймақтары

Өлшем

· Шеткі аймақтың өлшемін анықтайды.
· Жарамды өлшемдер 64 КБ пен 2 гигабайтқа (ГБ) дейін немесе Жоқ. Ешбір параметрін таңдау перифериялық аймақты ажыратады.

Негізгі мекен-жай

· Өлшемді таңдағаннан кейін перифериялық аймақтың негізгі мекенжайын көрсетеді.
· Шеткі аймақтағы барлық мекенжайлар кэштелмейтін деректерге қол жеткізуді жасайды.
· Шеткі аймақтың негізгі мекенжайы перифериялық аймақ өлшеміне туралануы керек.

Бір-бірімен тығыз байланысты естеліктер

Өлшем

· Тығыз байланыстырылған жадтың өлшемін көрсетеді. — Жарамды өлшемдер 0 МБ-тан 512 МБ-қа дейін.

Негізгі мекенжайды инициализациялау File

· Тығыз байланыстырылған жадтың негізгі мекенжайын көрсетеді. · Баптандыруды анықтайды file тығыз байланысты жады үшін.

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 21

Ескерту:

Кэш қосылған Nios V процессорлық жүйесінде жүйенің перифериялық құрылғыларын перифериялық аймаққа орналастыру керек. UART, PIO, DMA және басқалар сияқты перифериялық құрылғылар үшін кэштелмейтін транзакцияны анықтау үшін перифериялық аймақтарды пайдалануға болады.

2.1.1.3.7. ECC қойындысы

Кесте 18. ECC қойындысы
ECC Қатені анықтауды және күй туралы есеп беруді қосады
Бір биттік түзетуді қосыңыз

Сипаттама
· Nios V процессорының ішкі жедел жады блоктары үшін ECC мүмкіндігін қолдану үшін осы опцияны қосыңыз. · ECC мүмкіндіктері 2 битке дейінгі қателерді анықтайды және келесі әрекетке негізделген әрекет етеді:
— Егер бұл түзетілетін жалғыз разрядтық қате болса және Бір биттік түзетуді қосу өшірілсе, процессор құбырындағы қатені түзеткеннен кейін процессор жұмысын жалғастырады. Дегенмен, түзету бастапқы естеліктерде көрсетілмейді.
— Егер бұл түзетілетін жалғыз разрядтық қате болса және Бір биттік түзетуді қосу қосулы болса, процессор процессор құбырындағы қатені және бастапқы жадыларды түзеткеннен кейін жұмысын жалғастырады.
— Егер бұл түзетілмейтін қате болса, процессор жұмысын тоқтатады.
Ядродағы ендірілген жад блоктарында бір биттік түзетуді қосыңыз.

2.1.1.3.8. Теңшелетін нұсқаулық қойындысы

Ескерту:

Бұл қойынды тек Nios V/g процессорының ядросы үшін қол жетімді.

Пайдаланушы нұсқаулығы Nios V пайдаланушы нұсқаулығының аппараттық интерфейс кестесі
Nios V Custom Нұсқаулық бағдарламалық қамтамасыз етудің макро кестесі

Сипаттама
· Nios V процессоры осы кестені өзінің пайдаланушы нұсқаулығын басқару интерфейстерін анықтау үшін пайдаланады.
· Анықталған пайдаланушы нұсқаулығын басқару интерфейстері Opcode (CUSTOM0-3) және funct3[7:6] 4 битімен бірегей кодталған.
· Сіз барлығы 32 жеке реттелетін нұсқауларды басқару интерфейсін анықтай аласыз.
· Nios V процессоры осы кестені анықталған пайдаланушы нұсқау менеджері интерфейстері үшін пайдаланушы нұсқаулығы бағдарламалық құрал кодтауларын анықтау үшін пайдаланады.
· Әрбір анықталған теңшелетін нұсқаулық бағдарламалық жасақтамасын кодтау үшін Opcode (CUSTOM0-3) және 3 бит funct7[6:4] кодтауы Пайдаланушы нұсқаулығының аппараттық интерфейсі кестесіндегі анықталған пайдаланушы нұсқаулығын басқарушы интерфейс кодтауымен сәйкес болуы керек.
· Funct7[6:4], funct7[3:0] және funct3[2:0] функцияларын берілген теңшелетін нұсқау үшін қосымша кодтауды анықтау үшін пайдалануға болады немесе қосымша нұсқау аргументтері ретінде жіберілетін X ретінде көрсетілген.
· Nios V процессоры system.h ішінде жасалған C-макростары ретінде анықталған пайдаланушы нұсқаулығы бағдарламалық қамтамасыз ету кодтауларын қамтамасыз етеді және R түріндегі RISC-V нұсқау пішімін орындаңыз.
· Мнемотехника келесілер үшін теңшелетін атауларды анықтау үшін пайдаланылуы мүмкін: — system.h ішінде жасалған C-макростар.
— custom_instruction_debug.xml ішіндегі жасалған GDB жөндеу мнемоникасы.

Қатысты ақпарат
AN 977: Nios V процессорының пайдаланушы нұсқауы Nios® V процессорын белгілі бір қолданбаның қажеттіліктерін қанағаттандыру үшін теңшеуге мүмкіндік беретін пайдаланушы нұсқаулары туралы қосымша ақпарат алу үшін.

Nios® V ендірілген процессорды жобалау анықтамалығы 22

Кері байланыс жіберу

2. Quartus Prime бағдарламалық құралымен және платформа дизайнерімен Nios V процессорының аппараттық жүйесі дизайны 726952 | 2025.07.16
2.1.2. Жүйе құрамдастарының дизайнын анықтау
Nios V процессор жүйесінің аппараттық сипаттамаларын анықтау және қажетті құрамдастарды қосу үшін Platform Designer пайдаланыңыз. Төмендегі диаграмма келесі құрамдастары бар негізгі Nios V процессор жүйесінің дизайнын көрсетеді: · Nios V процессорының ядросы · Чиптегі жад · JTAG UART · Интервал таймері (қосымша)(1)
Platform Designer жүйесіне жаңа чиптегі жад қосылғанда, қалпына келтіру кезінде қосылған жад құрамдастарын көрсету үшін Жүйе ақпаратын синхрондау орындаңыз. Немесе, соңғы құрамдас өзгерістерді автоматты түрде көрсету үшін Platform Designer бағдарламасында Автоматты синхрондауды қосуға болады
Сурет 11. МысалыampNios V процессорын Platform Designer бағдарламасындағы басқа перифериялық құрылғылармен қосу

(1) Platform Designer ішіндегі сыртқы интервал таймерін ауыстыру үшін Nios V ішкі таймер мүмкіндіктерін пайдалану мүмкіндігі бар.

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 23

2. Quartus Prime бағдарламалық құралымен және платформа дизайнерімен Nios V процессорының аппараттық жүйесінің дизайны
726952 | 2025.07.16
Сондай-ақ, Platform Designer жүйесінде өткізгіш ретінде экспорттау үшін операциялық түйреуіштерді анықтауыңыз керек. Мысалыample, дұрыс FPGA жүйесінің операциялық пиндер тізімі төмендегідей анықталады, бірақ олармен шектелмейді:
· Сағат
· Қалпына келтіру
· Енгізу/шығару сигналдары
2.1.3. Негізгі мекенжайларды және үзіліс сұрауының басымдықтарын көрсету
Дизайнға қосылған құрамдастардың жүйені құру үшін өзара әрекеттесетінін көрсету үшін әрбір агент құрамдас бөлігі үшін негізгі мекенжайларды тағайындау және J үшін үзу сұрауының (IRQ) басымдықтарын тағайындау керек.TAG UART және интервал таймері. Платформа дизайнері жүйедегі барлық құрамдастарға тиісті негізгі мекенжайларды автоматты түрде тағайындайтын – Негізгі мекенжайларды тағайындау пәрменін қамтамасыз етеді. Дегенмен, негізгі мекенжайларды қажеттіліктеріңізге қарай реттей аласыз.
Төменде негізгі мекенжайларды тағайындауға арналған кейбір нұсқаулар берілген:
· Nios V процессорының ядросында 32 биттік мекенжай аралығы бар. Агент құрамдастарына қол жеткізу үшін олардың негізгі мекенжайы 0x00000000 және 0xFFFFFFFF арасында болуы керек.
· Nios V бағдарламалары адрестерге сілтеме жасау үшін символдық тұрақтыларды пайдаланады. Есте сақтау оңай мекенжай мәндерін таңдаудың қажеті жоқ.
· Тек бір биттік мекенжай айырмашылығы бар құрамдастарды ажырататын мекенжай мәндері тиімдірек аппараттық құрал жасайды. Барлық негізгі мекенжайларды мүмкін болатын ең кіші мекенжай диапазонына жинақтаудың қажеті жоқ, себебі ықшамдау тиімділігі төменірек жабдықты жасай алады.
· Platform Designer бөлек жад құрамдастарын іргелес жад ауқымында туралауға әрекет жасамайды. МысалыampЕгер бір іргелес жад ауқымы ретінде адрестелетін бірнеше чиптік жад құрамдастарын қаласаңыз, негізгі мекенжайларды нақты тағайындауыңыз керек.
Platform Designer сонымен қатар автоматтандыру пәрменін қамтамасыз етеді – жарамды аппараттық нәтижелерді шығару үшін IRQ сигналдарын қосатын үзу нөмірлерін тағайындау. Дегенмен, IRQ-ны тиімді тағайындау жалпы жүйе жауап әрекетін түсінуді талап етеді. Платформа дизайнері ең жақсы IRQ тапсырмасы туралы нақты болжам жасай алмайды.
Ең төменгі IRQ мәні ең жоғары басымдыққа ие. Мінсіз жүйеде Altera таймер құрамдас бөлігінің жүйелік сағат белгісінің дәлдігін сақтау үшін ең жоғары басымдылық IRQ, яғни ең төменгі мәнге ие болуын ұсынады.
Кейбір жағдайларда нақты уақыттағы перифериялық құрылғыларға (бейне контроллерлері сияқты) жоғары басымдықты тағайындай аласыз, бұл таймер құрамдастарына қарағанда жоғары үзіліс жылдамдығын талап етеді.
Қатысты ақпарат
Quartus Prime Pro Edition пайдаланушы нұсқаулығы: Платформа дизайнерімен жүйені құру туралы қосымша ақпарат.

Nios® V ендірілген процессорды жобалау анықтамалығы 24

Кері байланыс жіберу

2. Quartus Prime бағдарламалық құралымен және платформа дизайнерімен Nios V процессорының аппараттық жүйесі дизайны 726952 | 2025.07.16
2.2. Platform Designer жүйесін Quartus Prime жобасына біріктіру
Platform Designer бағдарламасында Nios V жүйесінің дизайнын жасағаннан кейін, Nios V жүйелік модулін Quartus Prime FPGA дизайн жобасына біріктіру үшін келесі тапсырмаларды орындаңыз. · Quartus Prime жобасында Nios V жүйелік модулін жасау · Nios V жүйелік модулінен сигналдарды FPGA логикасындағы басқа сигналдарға қосу · Физикалық түйреуіштердің орнын тағайындау · FPGA дизайнын шектеу
2.2.1. Quartus Prime жобасында Nios V процессорлық жүйе модулін іске қосу
Platform Designer Quartus Prime бағдарламасында жасауға болатын жүйелік модуль дизайн нысанын жасайды. Жүйелік модульді құру жолы жалпы Quartus Prime жобасы үшін дизайн енгізу әдісіне байланысты. МысалыampЕгер дизайнды енгізу үшін Verilog HDL пайдалансаңыз, Verilog негізіндегі жүйелік модульді іске қосыңыз. Дизайнды енгізу үшін блок-диаграмма әдісін пайдаланғыңыз келсе, .bdf жүйелік модуль таңбасын жасаңыз. file.
2.2.2. Сигналдарды қосу және физикалық түйреуіш орындарын тағайындау
Altera FPGA дизайнын тақта деңгейіндегі дизайнға қосу үшін келесі тапсырмаларды орындаңыз: · Жоғарғы деңгейді анықтау file сыртқы Altera-ға қосылу үшін дизайн және сигналдар үшін
FPGA құрылғысының түйреуіштері. · Тақта деңгейіндегі дизайн пайдаланушы нұсқаулығы арқылы қандай түйреуіштерді қосу керектігін түсініңіз немесе
схемалар. · Жоғарғы деңгейлі дизайндағы сигналдарды Altera FPGA құрылғысындағы түйреуіш бар порттарға тағайындаңыз
тағайындау құралдары.
Сіздің Platform Designer жүйесі жоғары деңгейлі дизайн болуы мүмкін. Дегенмен, Altera FPGA сіздің қажеттіліктеріңізге негізделген қосымша логиканы қамтуы мүмкін және осылайша реттелетін жоғарғы деңгейді ұсынады. file. Жоғарғы деңгей file Nios V процессорының жүйелік модулінің сигналдарын басқа Altera FPGA дизайн логикасына қосады.
Қатысты ақпарат Quartus Prime Pro Edition пайдаланушы нұсқаулығы: Дизайн шектеулері
2.2.3. Altera FPGA дизайнын шектеу
Тиісті Altera FPGA жүйесінің дизайны дизайнның жабылу уақытына және басқа логикалық шектеу талаптарына сәйкес келуін қамтамасыз ету үшін дизайн шектеулерін қамтиды. Quartus Prime бағдарламалық құралында немесе үшінші тарап EDA провайдерлерінде берілген құралдарды пайдалана отырып, осы талаптарды нақты орындау үшін Altera FPGA дизайнын шектеуіңіз керек. Quartus Prime бағдарламалық құралы оңтайлы орналастыру нәтижелерін алу үшін жинақтау кезеңінде берілген шектеулерді пайдаланады.

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 25

2. Quartus Prime бағдарламалық құралымен және платформа дизайнерімен Nios V процессорының аппараттық жүйесінің дизайны
726952 | 2025.07.16
Қатысты ақпарат · Quartus Prime Pro шығарылымы пайдаланушы нұсқаулығы: Дизайн шектеулері · Үшінші тарап EDA серіктестері · Quartus Prime Pro шығарылымы пайдаланушы нұсқаулығы: Уақыт талдаушысы
2.3. Nios V процессорының жады жүйесін жобалау
Бұл бөлім Nios V процессоры бар Platform Designer ендірілген жүйесінде жад құрылғыларын таңдау және оңтайлы өнімділікке қол жеткізу бойынша ең жақсы тәжірибелерді сипаттайды. Жад құрылғылары ендірілген жүйенің жалпы өнімділігін жақсартуда маңызды рөл атқарады. Енгізілген жүйелік жад бағдарлама нұсқаулары мен деректерін сақтайды.
2.3.1. Тұрақты жад
Жад түріндегі негізгі ерекшелік - құбылмалылық. Тұрақты жад оның мазмұнын жад құрылғысына қуат берген кезде ғана сақтайды. Қуатты өшіргеннен кейін жад мазмұнын жоғалтады.
Exampтұрақсыз жадқа жедел жад, кэш және регистрлер жатады. Бұл жұмыс өнімділігін арттыратын жылдам жад түрлері. Altera сізге оперативті жадқа Nios V процессорының нұсқауларын жүктеп, орындауды және оңтайлы өнімділік үшін Nios V IP өзегін чиптегі IP немесе сыртқы жад интерфейсі IP арқылы жұптауды ұсынады.
Жұмысты жақсарту үшін Nios V процессорының деректер менеджері интерфейсінің түрін немесе енін жүктеу жедел жадымен сәйкестендіру арқылы қосымша Platform Designer бейімделу құрамдастарын жоюға болады. Мысалыample, сіз Nios V деректер менеджерінің интерфейсіне сәйкес келетін 32 биттік AXI-4 интерфейсімен On-chip Memory II конфигурациялай аласыз.
Қатысты ақпарат · Сыртқы жад интерфейстері IP қолдау орталығы · Чиптегі жад (RAM немесе ROM) Altera FPGA IP · Чиптік жад II (RAM немесе ROM) Altera FPGA IP · Nios V процессорының қолданбасы OCRAM жүйесінен орындалатын орын 54-бетте
2.3.1.1. Чиптегі жадтың конфигурациясы RAM немесе ROM
Altera FPGA on-chip жадының IP мекенжайларын RAM немесе ROM ретінде конфигурациялауға болады. · ЖЖҚ оқу және жазу мүмкіндігін қамтамасыз етеді және өзгермелі сипатқа ие. Егер сіз болсаңыз
Nios V процессорын чиптегі жедел жадтан жүктегенде, іске қосу уақытында қалпына келтіру кезінде жүктеу мазмұнының сақталғанына және бүлінбегеніне көз жеткізу керек. · Егер Nios V процессоры ROM-дан жүктеліп жатса, Nios V процессорындағы кез келген бағдарламалық құрал қатесі Chip жадының мазмұнын қате түрде қайта жаза алмайды. Осылайша, жүктеу бағдарламалық құралының бүліну қаупін азайтады.
Қатысты ақпарат · Чиптегі жад (RAM немесе ROM) Altera FPGA IP · Чиптік жад II (RAM немесе ROM) Altera FPGA IP · Nios V процессор қолданбасы OCRAM жүйесінен орындалатын орын 54-бетте

Nios® V ендірілген процессорды жобалау анықтамалығы 26

Кері байланыс жіберу

2. Quartus Prime бағдарламалық құралымен және платформа дизайнерімен Nios V процессорының аппараттық жүйесі дизайны 726952 | 2025.07.16
2.3.1.2. Кэштер
Чиптегі жадтар әдетте кешіктіру уақыты төмен болғандықтан кэш функционалдығын жүзеге асыру үшін пайдаланылады. Nios V процессоры нұсқаулар мен деректер кэштері үшін чиптік жадты пайдаланады. Чиптік жадтың шектеулі сыйымдылығы әдетте кэштер үшін мәселе емес, өйткені олар әдетте шағын.
Кэштер әдетте келесі шарттарда қолданылады:
· Тұрақты жад микросхемадан тыс орналасқан және микросхемадағы жадқа қарағанда қол жеткізу уақыты ұзағырақ.
· Бағдарламалық қамтамасыз ету кодының өнімділік үшін маңызды бөлімдері нұсқаулық кэшіне сыйып, жүйе өнімділігін жақсартады.
· Деректердің өнімділігі маңызды, ең жиі қолданылатын бөлімі деректер кэшіне сыйып, жүйе өнімділігін жақсартады.
Nios V процессорында кэштерді қосу жад иерархиясын жасайды, ол жадқа кіру уақытын азайтады.
2.3.1.2.1. Перифериялық аймақ
UART, I2C және SPI сияқты кез келген ендірілген перифериялық IP құрылғылары кэштелмеуі керек. Кэш ұзақ қол жеткізу уақыты әсер ететін сыртқы жадтар үшін өте ұсынылады, ал ішкі микросхемадағы жадтар олардың қысқа қол жеткізу уақытына байланысты алынып тасталуы мүмкін. Жадтарды қоспағанда, UART, I2C және SPI сияқты ендірілген перифериялық IP мекенжайларын кэштеуге болмайды. Бұл маңызды, себебі жұмсақ IP мекенжайларын жаңартатын агент құрылғылары сияқты сыртқы құрылғылардағы оқиғалар процессор кэшімен түсірілмейді, өз кезегінде процессор қабылдамайды. Нәтижесінде бұл оқиғалар кэшті тазаламайынша байқалмай қалуы мүмкін, бұл жүйеде күтпеген әрекетке әкелуі мүмкін. Қорытындылай келе, ендірілген перифериялық IP мекенжайларының жадпен салыстырылған аймағы кэштеу мүмкін емес және процессордың шеткі аймақтарында орналасуы керек.
Перифериялық аймақты орнату үшін мына қадамдарды орындаңыз:
1. Платформа құрастырушысында жүйенің мекенжай картасын ашыңыз.
2. Процессордың Нұсқаулар реттеушісі мен Деректер менеджерінің мекенжай картасына өтіңіз.
3. Жүйедегі перифериялық құрылғылар мен жадтарды анықтаңыз.
Сурет 12. МысалыampМекенжай картасының le

Ескертпе: көк көрсеткілер естеліктерді көрсетеді. 4. Перифериялық құрылғыларды топтаңыз:
а. Кэштеуге болатын жад b. Перифериялық құрылғылар кэштеу мүмкін емес

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 27

Кесте 19. Кэштелетін және кэштелмейтін аймақ

Бағыныңқы

Мекенжай картасы

Күй

Перифериялық аймақ

Өлшем

Негізгі мекен-жай

user_application_mem.s1

0x0 ~ 0x3ffff

Кэштеуге болады

Жоқ

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Кэштеу мүмкін емес Кэштеуге болады

65536 байт жоқ

0x40000 Жоқ

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Кэштеуге болады Кэштеуге болмайды Кэштеуге болмайды

144 байт (минималды өлшемі 65536 байт)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

Кэштеу мүмкін емес

uart.avalon_jtag_құл

0x54088 ~ 0x5408f

Кэштеу мүмкін емес

5. Шеткі аймақтарды олардың нақты өлшемдерімен туралаңыз:
· Мысалыample, өлшемі 65536 байт болса, ол 0x10000 байтқа сәйкес келеді. Сондықтан рұқсат етілген негізгі мекенжай 0x10000 еселігі болуы керек.
· CPU.dm_agent 0x40000 негізгі мекенжайын пайдаланады, ол 0x10000 еселігі. Нәтижесінде өлшемі 65536 байт және негізгі мекенжайы 0x40000 болатын перифериялық А аймағы талаптарға сәйкес келеді.
· 0x54000 бойынша кэштелмейтін аймақтар жиынының негізгі мекенжайы 0x10000 еселігі емес. Сіз оларды 0x60000 немесе басқа 0x10000 еселігін қайта тағайындауыңыз керек. Осылайша, өлшемі 65536 байт және негізгі мекенжайы 0x60000 болатын B перифериялық аймағы критерийлерді қанағаттандырады.

Кесте 20. Қайта тағайындалуы бар кэштелетін және кэштелмейтін аймақ

Бағыныңқы

Мекенжай картасы

Күй

Перифериялық аймақ

Өлшем

Негізгі мекен-жай

user_application_mem.s1

0x0 ~ 0x3ffff

Кэштеуге болады

Жоқ

cpu.dm_agent

0x40000 ~ 0x4ffff

Кэштеу мүмкін емес 65536 байт

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

Кэштеуге болады

Жоқ

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Кэштеу мүмкін Кэштеу мүмкін Кэштеу мүмкін Кэштеу мүмкін емес

144 байт (минималды өлшемі 65536 байт)

0x60000

uart.avalon_jtag_құл

0x60088 ~ 0x6008f

Кэштеу мүмкін емес

2.3.1.3. Тығыз қосылған жад
Тығыз байланыстырылған жадтар (TCM) микросхемадағы жадты пайдалану арқылы жүзеге асырылады, өйткені олардың төмен кідірісі оларды тапсырмаға жақсы сәйкес етеді. TCM-лер әдеттегі мекенжай кеңістігінде бейнеленген естеліктер болып табылады, бірақ микропроцессорға арнайы интерфейсі бар және кэш жадының өнімділігі жоғары, кешігуі төмен қасиеттеріне ие. TCM сонымен қатар сыртқы хост үшін бағынышты интерфейсті қамтамасыз етеді. Процессор мен сыртқы хосттың TCM өңдеуге бірдей рұқсат деңгейі бар.

Nios® V ендірілген процессорды жобалау анықтамалығы 28

Кері байланыс жіберу

Ескерту:

TCM бағынышты порты сыртқы хостқа қосылғанда, ол процессор өзегінде тағайындалған негізгі мекенжайдан басқа негізгі мекенжаймен көрсетілуі мүмкін. Altera екі мекенжайды бірдей мәнге теңестіруді ұсынады.

2.3.1.4. Сыртқы жад интерфейсі (EMIF)
EMIF (сыртқы жад интерфейсі) SRAM (статикалық кездейсоқ қол жеткізу жады) сияқты жұмыс істейді, бірақ ол динамикалық және мазмұнын сақтау үшін мерзімді жаңартуды қажет етеді. EMIF-дегі динамикалық жад ұяшықтары SRAM-дағы статикалық жад ұяшықтарынан әлдеқайда аз, бұл жоғары сыйымдылықты және арзан жад құрылғыларын береді.
Жаңарту талабынан басқа, EMIF арнайы интерфейс талаптары бар, олар көбінесе арнайы контроллердің аппараттық құралдарын қажет етеді. Мекенжай жолдарының бекітілген жиыны бар SRAM-тен айырмашылығы, EMIF жад кеңістігін банктерге, жолдарға және бағандарға ұйымдастырады. Банктер мен жолдар арасында ауысу кейбір үстеме шығындарды тудырады, сондықтан EMIF тиімді пайдалану үшін жадқа кіруге мұқият тапсырыс беру керек. EMIF сонымен қатар берілген EMIF өлшеміне қажетті түйреуіштер санын азайта отырып, бірдей мекенжай жолдарының үстіндегі жол және баған мекенжайларын мультиплекстейді.
DDR, DDR2, DDR3, DDR4 және DDR5 сияқты EMIF-тің жоғары жылдамдықты нұсқалары ПХД дизайнерлері ескеруі тиіс сигнал тұтастығына қатаң талаптар қояды.
EMIF құрылғылары қол жетімді ең үнемді және сыйымдылығы жоғары жедел жады түрлерінің бірі болып табылады, бұл оларды танымал опцияға айналдырады. EMIF интерфейсінің негізгі құрамдас бөлігі мекенжайды мультиплекстеуге, жаңартуға және жолдар мен банктер арасында ауысуға қатысты тапсырмаларды басқаратын EMIF IP болып табылады. Бұл дизайн жүйенің қалған бөлігіне оның ішкі архитектурасын түсінуді қажет етпестен EMIF-ке қол жеткізуге мүмкіндік береді.

Қатысты ақпарат Сыртқы жад интерфейстері IP қолдау орталығы

2.3.1.4.1. Address Span Extender IP
Address Span Extender Altera FPGA IP жадпен салыстырылған хост интерфейстеріне мекенжай сигналдарының енінен үлкенірек немесе кішірек мекенжай картасына қол жеткізуге мүмкіндік береді. Address Span Extender IP мекенжай кеңістігін бірнеше бөлек терезелерге бөледі, осылайша хост терезе арқылы жадтың сәйкес бөлігіне қол жеткізе алады.
Address Span Extender хост пен агент ендерін 32 биттік және 64 биттік конфигурациямен шектемейді. 1-64 биттік мекенжай терезелері бар мекенжай аралығын кеңейту құралын пайдалануға болады.

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 29

Сурет 13. Address Span Extender Altera FPGA IP
Агент Word мекенжайы

Address Span Extender

Карталау кестесі
Басқару порты A

…

Бақылау тізілімі 0 Бақылау тізілімі Z-1

Кеңейтілген хост мекенжайы H

Қатысты ақпарат
Quartus® Prime Pro Edition пайдаланушы нұсқаулығы: Платформа дизайнері Қосымша ақпарат алу үшін Address Span Extender Intel® FPGA IP тақырыбын қараңыз.

2.3.1.4.2. Nios V процессорымен Address Span Extender IP пайдалану
32-биттік Nios V процессоры 4 ГБ мекенжай кеңістігіне дейін адрестей алады. EMIF жадында 4 ГБ-тан астам жад болса, ол ең көп қолдау көрсетілетін мекенжай ауқымынан асып, Platform Designer жүйесін қате ретінде көрсетеді. Бір EMIF мекенжай кеңістігін бірнеше кішірек терезелерге бөлу арқылы бұл мәселені шешу үшін мекенжай аралығын кеңейткіш IP қажет.
Altera келесі параметрлерді қарастыруды ұсынады.

Кесте 21. Мекенжай ауқымын кеңейту параметрлері

Параметр

Ұсынылатын параметрлер

Деректер жолы ені
Кеңейтілген негізгі байт мекенжай ені

32-биттік процессорға сәйкес келетін 32-битті таңдаңыз. EMIF жады өлшеміне байланысты.

Бағыттаушы сөз мекенжайының ені Burstcount ені

2 ГБ немесе одан аз таңдаңыз. Nios V процессорының қалған мекенжай аралығы басқа ендірілген жұмсақ IP мекенжайлары үшін сақталған.
1-ден бастаңыз және өнімділікті жақсарту үшін бұл мәнді біртіндеп арттырыңыз.

Ішкі терезелер саны

EMIF-ті Nios V процессорына нұсқау және деректер жады ретінде немесе екеуін де қосып жатсаңыз, 1 ішкі терезені таңдаңыз. Nios V процессоры EMIF-тен орындалып жатқанда, бірнеше ішкі терезелер арасында ауысу қауіпті.

Slave басқару портын қосыңыз

Нұсқау және/немесе деректер жады ретінде Nios V процессорына EMIF қоссаңыз, бағынышты басқару портын өшіріңіз. Ішкі терезелер саны сияқты мәселелер.

Ең көп күтудегі оқулар

1-ден бастаңыз және өнімділікті жақсарту үшін бұл мәнді біртіндеп арттырыңыз.

Nios® V ендірілген процессорды жобалау анықтамалығы 30

Кері байланыс жіберу

2. Quartus Prime бағдарламалық құралымен және платформа дизайнерімен Nios V процессорының аппараттық жүйесі дизайны 726952 | 2025.07.16
Сурет 14. Нұсқау мен деректер реттеушісін мекенжай аралығын кеңейткішке қосу

Сурет 15. Мекенжайды салыстыру

Address Span Extender EMIF жадының 8 ГБ толық кеңістігіне қол жеткізе алатынын ескеріңіз. Дегенмен, Address Span Extender арқылы Nios V процессоры EMIF-тің бірінші 1 ГБ жад кеңістігіне ғана қол жеткізе алады.

Сурет 16. Жеңілдетілген құрылымдық схема

Платформа құрастырушы жүйесі

Қалған 3 ГБ

Nios V процессорының мекенжайы

аралығы ендірілгенге арналған

NNioios sVV PProrocecsesosor r
M

бір жүйедегі жұмсақ IP мекенжайлары.
1 ГБ терезе

Мекенжай аралығы

Ұзартқыш

Тек алғашқы 1 ГБ

EMIF жады Nios V жүйесіне қосылған

EMIF

процессор.

8 ГБ
S

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 31

2. Quartus Prime бағдарламалық құралымен және платформа дизайнерімен Nios V процессорының аппараттық жүйесінің дизайны
726952 | 2025.07.16
2.3.1.4.3. Мекенжай кеңістігін кеңейтуші байланыстырушы жад құрылғысын анықтау 1. Қайта орнату векторы ретінде мекенжай аралығын кеңейткішті (EMIF) анықтаңыз. Сонымен қатар, Nios V процессорын қалпына келтіру векторын OCRAM немесе флэш құрылғылары сияқты басқа жадтарға тағайындауға болады.
Сурет 17. Векторды қалпына келтіру ретінде бірнеше опциялар
Дегенмен, тақтаны қолдау пакеті (BSP) өңдегіші мекенжай ауқымын кеңейткішті (EMIF) жарамды жад ретінде автоматты түрде тіркей алмайды. Жасаған таңдауыңызға байланысты келесі суреттерде көрсетілгендей екі түрлі жағдайды көресіз. 18-сурет. Векторды қалпына келтіру ретінде мекенжай ауқымын кеңейту құралын (EMIF) анықтау кезіндегі BSP қатесі

Nios® V ендірілген процессорды жобалау анықтамалығы 32

Кері байланыс жіберу

2. Quartus Prime бағдарламалық құралымен және платформа дизайнерімен Nios V процессорының аппараттық жүйесі дизайны 726952 | 2025.07.16
Сурет 19. Басқа жадтарды Вектор қалпына келтіру ретінде анықтау кезінде EMIF жоқ

2. BSP Linker сценарийі қойындысында Жад құрылғысын қосу, Байланыстырғыш жады аймағын қосу және Байланыстырушы бөлімінің салыстыруларын қосу арқылы мекенжай аралығын кеңейткішті (EMIF) қолмен қосу керек.
3. Мына қадамдарды орындаңыз:
а. Жад картасын пайдаланып мекенжай аралығын кеңейткіштің мекенжай аралығын анықтаңыз (мысample келесі суретте 0x0 мен 0x3fff_ffff аралығындағы мекенжай ауқымын кеңейту ауқымын пайдаланады.
Сурет 20. Жад картасы

б. Жад құрылғысын қосу түймесін басып, дизайнның жад картасындағы ақпарат негізінде толтырыңыз: i. Құрылғы атауы: emif_ddr4. Ескертпе: Жад картасынан бірдей атауды көшіргеніңізге көз жеткізіңіз. ii. Негізгі мекенжай: 0x0 iii. Өлшемі: 0x40000000
в. Жаңа сілтеме жады аймағын қосу үшін Қосу түймесін басыңыз:

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 33

Кесте 22. Байланыстырушы жады аймағын қосу

Қадамдар

Векторды қалпына келтіру

emif_ddr4

Басқа естеліктер

Қалпына келтіру деп аталатын жаңа байланыстырушы жады аймағын қосыңыз. үшін жаңа байланыстырушы жады аймағын қосыңыз

· Аймақ атауы: қалпына келтіру

emif_ddr4.

· Аймақ өлшемі: 0x20

· Аймақ атауы: emif_ddr4

· Жад құрылғысы: emif_ddr4

· Аймақ өлшемі: 0x40000000

· Жадтың ауытқуы: 0x0

· Жад құрылғысы: emif_ddr4

· Жадтың ауытқуы: 0x0

үшін жаңа байланыстырушы жады аймағын қосыңыз

қалған emif_ddr4.

· Аймақ атауы: emif_ddr4

· Аймақ өлшемі: 0x3fffffe0

· Жад құрылғысы: emif_ddr4

· Жадтың ауытқуы: 0x20

Сурет 21. Векторды қалпына келтіру ретінде мекенжай ауқымын кеңейту құралын (EMIF) анықтау кезінде байланыстырушы аймағы

22-сурет. Басқа жадтарды қалпына келтіру векторы ретінде анықтау кезіндегі сілтеме аймағы
г. emif_ddr4 BSP-ге қосылғаннан кейін оны кез келген байланыстырушы бөлімі үшін таңдауға болады.
Сурет 23. Қосылған мекенжай ауқымын кеңейткіш (EMIF) сәтті

e. SOPC дизайнында emif_ddr4 жад құрылғысы көрінбейді деген ескертуді елемеу.
f. BSP құруды жалғастырыңыз.
Қатысты ақпарат Nios V процессорының жүктелу әдістеріне кіріспе 51-бетте

Nios® V ендірілген процессорды жобалау анықтамалығы 34

Кері байланыс жіберу

2. Quartus Prime бағдарламалық құралымен және платформа дизайнерімен Nios V процессорының аппараттық жүйесі дизайны 726952 | 2025.07.16
2.3.2. Тұрақты жад
Тұрақты жад қуат өшірілгенде мазмұнын сақтайды, бұл жүйе жүйенің қуат циклінен кейін жүйе шығарып алуы керек ақпаратты сақтау үшін жақсы таңдау жасайды. Тұрақты жад әдетте процессордың жүктеу кодын, тұрақты қолданба параметрлерін және Altera FPGA конфигурация деректерін сақтайды. Тұрақты емес жадтың артықшылығы барtagҚуатты өшірген кезде оның деректерін сақтау мүмкіндігін ескере отырып, ол тұрақсыз жадпен салыстырғанда әлдеқайда баяу және жиі жазу және өшіру процедуралары күрделірек болады. Тұрақты емес жад әдетте белгілі бір рет өшірілетініне кепілдік беріледі, содан кейін ол істен шығуы мүмкін.
ExampТұрақты жадқа жарқылдың барлық түрлері, EPROM және EEPROM жатады. Altera сізге Altera FPGA бит ағындарын және Nios V бағдарламасының кескіндерін тұрақты емес жадта сақтауды және Nios V процессорлары үшін жүктеу құрылғысы ретінде сериялық жарқылды пайдалануды ұсынады.
Қатысты ақпарат
· Жалпы сериялық Flash интерфейсі Altera FPGA IP пайдаланушы нұсқаулығы
· Пошта жәшігі клиенті Altera FPGA IP пайдаланушы нұсқаулығы · MAX® 10 пайдаланушы Flash жады пайдаланушы нұсқаулығы: On-Chip Flash Altera FPGA IP Core
2.4. Сағаттар және ең жақсы тәжірибелерді қалпына келтіру
Nios V процессорының сағаты және қалпына келтіру домені ол қосылған әрбір перифериялық құрылғымен қалай әрекеттесетінін түсіну маңызды. Қарапайым Nios V процессорлық жүйесі бір сағаттық доменнен басталады және жылдам сағаттық домен баяу сағаттық доменмен соқтығысқан кезде ол көп сағаттық домен жүйесімен қиындауы мүмкін. Сіз бұл әртүрлі домендердің қалпына келтіруден қалай реттелгенін ескеріп, түсінуіңіз керек және ешқандай күрделі мәселелердің жоқтығына көз жеткізіңіз.
Ең жақсы тәжірибе үшін Altera Nios V процессоры мен жүктеу жадын бір сағаттық доменге орналастыруды ұсынады. Нұсқауларды алу қатесін тудыруы мүмкін өте баяу сағат доменінде орналасқан жадтан жүктелген кезде Nios V процессорын жылдам сағат доменінде қалпына келтіруден босатпаңыз. Платформа құрастырушысының әдепкі бойынша ұсынатынынан басқа қолмен реттілік қажет болуы мүмкін және пайдалану жағдайына сәйкес қалпына келтіру шығарылымының топологиясын жоспарлаңыз. Жүйені ол пайда болғаннан кейін және біраз уақыт жұмыс істегеннен кейін қалпына келтіргіңіз келсе, жүйені қалпына келтіру реттілігі мен қалпына келтіруден кейінгі баптандыру талабына бірдей ойларды қолданыңыз.
2.4.1. J жүйесіTAG Сағат
Әрбір Nios V процессорлық жүйесінде сағаттық шектеулерді көрсету маңызды жүйені жобалау мәселесі болып табылады және дұрыс және детерминирленген мінез-құлық үшін қажет. Quartus Prime Timing Analyzer салалық стандартты шектеулерді, талдауды және есеп беру әдістемесін пайдаланып дизайндағы барлық логиканың уақыт өнімділігін тексеру үшін статикалық уақыт талдауын орындайды.
Example 1. Жұмыс циклі 100/50 және 50 МГц J бар негізгі 16 МГц сағатTAG Сағат
#**************************************************************** # 100МГц сағат жасау #**************************************************************** create_clock -атауы {clk} -период 10 [get_ports {clk}] #************************ 16MHz J жасауTAG Сағат #************************

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 35

2. Quartus Prime бағдарламалық құралымен және платформа дизайнерімен Nios V процессорының аппараттық жүйесінің дизайны
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -асинхронды -group [get_clocks {altera_reserved_tck}] Қатысты ақпарат Quartus Prime Timing Analyzer аспаздық кітабы
2.4.2. Сұраныс интерфейсін қалпына келтіру
Nios V процессорында қайта орнатуды сұраудың қосымша мүмкіндігі бар. Қалпына келтіру сұрау мүмкіндігі reset_req және reset_req_ack сигналдарынан тұрады.
Platform Designer бағдарламасында қалпына келтіру сұрауын қосу үшін: 1. Nios V Processor IP параметр өңдегішін іске қосыңыз. 2. Қалпына келтіру сұрауын пайдалану параметрінде Қалпына келтіру сұрауын қосу интерфейсін қосыңыз
опция.
24-сурет. Nios V процессорын қалпына келтіру сұрауын қосыңыз
reset_req сигналы үзу сияқты әрекет етеді. reset_req мәнін бекіткен кезде, сіз өзекке қайта орнатуды сұрайсыз. Негізгі өз жұмысын аяқтау үшін кез келген көрнекті автобус транзакциясын күтеді. Мысалыample, күтудегі жадқа кіру транзакциясы болса, ядро толық жауапты күтеді. Сол сияқты, ядро кез келген күтудегі нұсқау жауабын қабылдайды, бірақ reset_req сигналын алғаннан кейін нұсқау сұрауын бермейді.
Қалпына келтіру операциясы келесі ағыннан тұрады: 1. Күтудегі барлық әрекеттерді аяқтау 2. Ішкі құбырды жуу 3. Бағдарлама есептегішті қалпына келтіру векторына орнату 4. Өзекті қалпына келтіру Толық қалпына келтіру операциясы бірнеше сағат циклін алады. Негізгі қалпына келтіру операциясының сәтті аяқталғанын көрсететін reset_req_ack бекітілгенше, reset_req бекітілген болуы керек. Мұны орындамау ядро күйінің детерминирленген емес болуына әкеледі.

Nios® V ендірілген процессорды жобалау анықтамалығы 36

Кері байланыс жіберу

2. Quartus Prime бағдарламалық құралымен және платформа дизайнерімен Nios V процессорының аппараттық жүйесі дизайны 726952 | 2025.07.16
2.4.2.1. Әдеттегі пайдалану жағдайлары
· Жүйедегі басқа FPGA хосттары Nios V процессорының жүктелу жадын инициализациялағанша, Nios V процессорының өзегі бағдарламаны қалпына келтіру векторынан бастауға жол бермеу үшін қосылған кезде reset_req сигналын бекітуге болады. Бұл жағдайда бүкіл ішкі жүйеде таза жабдықты қалпына келтіру мүмкін болады. Nios V процессоры басқа FPGA хосттары процессордың жүктелу жадын инициализациялағанға дейін қалпына келтіру сұрау күйінде шексіз сақталады.
· Жүйенің қалған бөлігін бұзбай Nios V процессорының өзегін бастапқы қалпына келтіру керек жүйеде ядроның ағымдағы жұмысын таза тоқтату үшін reset_req сигналын бекітуге және жүйе reset_req_ack сигналын шығарғаннан кейін процессорды қалпына келтіру векторынан қайта іске қосуға болады.
· Сыртқы хост келесі тапсырмаларды орындауды жеңілдету үшін қалпына келтіру сұрауының интерфейсін пайдалана алады:
— Ағымдағы Nios V процессорлық бағдарламасын тоқтатыңыз.
— Nios V процессорының жүктеу жадына жаңа бағдарламаны жүктеңіз.
— Процессорға жаңа бағдарламаны орындауды бастауға рұқсат етіңіз.
Altera сізге reset_req_ack сигналының күйін бақылау үшін күту уақыты механизмін енгізуді ұсынады. Егер Nios V процессорының ядросы шексіз күту күйіне түссе және белгісіз себеппен тоқтап қалса, reset_req_ack шексіз түрде бекіте алмайды. Күту механизмі келесі әрекеттерді орындауға мүмкіндік береді:
· Қалпына келтіру күту уақытын анықтаңыз және жүйе деңгейін қалпына келтіру арқылы жүйені қалпына келтіріңіз.
· Аппараттық құралдар деңгейін қалпына келтіруді орындаңыз.
2.4.3. Шығарылатын IP мекенжайын қалпына келтіру
Altera SDM негізіндегі құрылғылар бірнеше секторлар арасында негізгі мата логикасын тарататын параллельді, секторға негізделген архитектураны пайдаланады. Altera сізге қалпына келтіру тізбегіне бастапқы кірістердің бірі ретінде Reset Release Altera FPGA IP пайдалануды ұсынады. Intel® SDM негізіндегі құрылғылар Stratix® 10 және AgilexTM құрылғыларын қамтиды. Басқару блогына негізделген құрылғыларға бұл талап әсер етпейді.
Қатысты ақпарат
AN 891: Reset Release Altera FPGA IP пайдалану
2.5. Әдепкі агентті тағайындау
Platform Designer қатеге жауап беретін әдепкі агент ретінде әрекет ететін әдепкі агентті көрсетуге мүмкіндік береді. Сіз тағайындаған әдепкі агент мекенжай картасына декодталмаған қатынас жасауға әрекеттенетін хосттар үшін қатеге жауап беру қызметін қамтамасыз етеді.
Келесі сценарийлер декодталмаған оқиғаны іске қосады:
· Автобус транзакциясының қауіпсіздік күйін бұзу
· Анықталмаған жад аймағына транзакцияға қол жеткізу
· Ерекше оқиға және т.б.

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 37

Анықталмаған транзакция әдепкі агентке қайта бағытталатын және Nios V процессорына қате жауабымен жауап беретін мұндай оқиғаларды өңдеу үшін әдепкі агент тағайындалуы керек.
Қатысты ақпарат
· Quartus Prime Pro Edition пайдаланушы нұсқаулығы: Платформа дизайнері. Әдепкі агентті тағайындау
· Quartus Prime Pro Edition пайдаланушы нұсқаулығы: Платформа дизайнері. Error Response Slave Altera FPGA IP
· Github – Qsys үшін қосымша қалпына келтіру құрамдастары

2.6. Басып шығару үшін UART агентін тағайындау
Басып шығару бағдарламалық құрал қолданбасын жөндеуге, сондай-ақ жүйенің күйін бақылауға пайдалы. Altera іске қосу туралы хабар, қате туралы хабар және бағдарламалық құрал қолданбасының орындалу барысы сияқты негізгі ақпаратты басып шығаруды ұсынады.
Келесі жағдайларда printf() кітапхана функциясын пайдаланбаңыз: · Printf() кітапханасы ешбір хост шығысын оқымаса, қолданбаның тоқтап қалуына әкеледі.
Бұл J үшін қолданыладыTAG Тек UART. · printf() кітапханасы бағдарлама жадының үлкен көлемін тұтынады.

2.6.1. Дөңгелектердің алдын алу ДжTAG UART

Кесте 23. Дәстүрлі UART және J арасындағы айырмашылықтарTAG UART

UART түрі Дәстүрлі UART

Сипаттама
Сыртқы хост тыңдап жатқанына қарамастан сериялық деректерді жібереді. Ешбір хост сериялық деректерді оқымаса, деректер жоғалады.

JTAG UART

Берілген деректерді шығыс буферіне жазады және оны босату үшін буферден оқу үшін сыртқы хостқа сүйенеді.

ДжTAG UART драйвері шығыс буфері толған кезде күтеді. ДжTAG UART драйвері қосымша жіберу деректерін жазбас бұрын сыртқы хост шығыс буферінен оқуын күтеді. Бұл процесс жіберу деректерінің жоғалуын болдырмайды.
Дегенмен, жүйені жөндеу қажет болмаған кезде, мысалы, өндіріс кезінде, ендірілген жүйелер J жүйесіне қосылған негізгі компьютерсіз орналастырылады.TAG UART. Жүйе J таңдалған болсаTAG UART агенті ретінде ол жүйенің тоқтап қалуына себеп болуы мүмкін, себебі сыртқы хост қосылмаған.
Дж. тоқтап қалмау үшінTAG UART, келесі опцияларды қолданыңыз:

Nios® V ендірілген процессорды жобалау анықтамалығы 38

Кері байланыс жіберу

Кесте 24. Дж. тоқтап қалудың алдын алуTAG UART

Параметрлер
UART интерфейсі мен драйвері жоқ
Басқа UART интерфейсін және драйверін пайдаланыңыз
Сақтау ДжTAG UART интерфейсі (драйверсіз)

Аппараттық құралдарды әзірлеу кезінде (платформа дизайнерінде)

Бағдарламалық жасақтаманы әзірлеу кезінде (Тақтаны қолдау пакетінің редакторында)

Дж алып тастаңызTAG Жүйеден UART

hal.stdin, hal.stdout және hal.stderr параметрлерін Жоқ ретінде теңшеңіз.

J ауыстырыңызTAG UART басқа жұмсақ конфигурациямен hal.stdin, hal.stdout және hal.stderr

UART IP

басқа жұмсақ UART IP көмегімен.

Сақтау ДжTAG Жүйедегі UART

· hal.stdin, hal.stdout және hal.stderr тақтасын қолдау пакетінің өңдегішінде Ешбірі ретінде теңшеңіз.
· J өшіруTAG BSP Driver қойындысындағы UART драйвері.

2.7. ДжTAG Сигналдар
Nios V процессорының жөндеу модулі JTAG ELF бағдарламалық құралын жүктеп алуға және бағдарламалық құралды жөндеуге арналған интерфейс. Дизайнды J көмегімен жөндеу кезіндеTAG интерфейс, ДжTAG TCK, TMS, TDI және TDO сигналдары дизайн бөлігі ретінде жүзеге асырылады. Дж. белгілеуTAG Әрбір Nios V процессорлық жүйесіндегі сигнал шектеулері жүйені жобалаудың маңызды мәселесі болып табылады және дұрыс және детерминирленген мінез-құлық үшін қажет.
Altera кез келген дизайнның жүйелік жиілігі J-дан төрт есе кем болмауын ұсынадыTAG Чиптегі аспаптың (OCI) өзегі дұрыс жұмыс істеуін қамтамасыз ету үшін тактілік жиілік.
Қатысты ақпарат · Quartus® Prime Timeing Analyzer аспаздық кітабы: ДжTAG Сигналдар
туралы қосымша ақпарат алу үшін ДжTAG уақыт шектеулері бойынша нұсқаулар. · KDB: Неліктен niosv-жүктеу құбыры жоқ Nios® V/m процессорында орындалмайды
JTAG жиілігі 24 МГц немесе 16 МГц?
2.8. Платформа құрастырушы жүйесінің өнімділігін оңтайландыру
Platform Designer Altera FPGA конструкциялары үшін жүйелік қосылыс өнімділігін оңтайландыруға арналған құралдарды ұсынады.

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 39

2. Quartus Prime бағдарламалық құралымен және платформа дизайнерімен Nios V процессорының аппараттық жүйесінің дизайны
726952 | 2025.07.16
Сурет 25. Оңтайландыру Examples

бұрынғыampСуретте көрсетілген le келесі қадамдарды көрсетеді:
1. Құбыр көпірін орналастыру арқылы маңызды жолдарды жеңілдету үшін қосады: a. Нұсқаулар менеджері мен оның агенттері арасында b. Деректер менеджері мен оның агенттері арасында
2. Әр порт тиісінше Нұсқаулар реттеушісіне және Деректер менеджеріне арналған шынайы қос портты чиптегі жедел жадты қолданыңыз.

Nios® V ендірілген процессорды жобалау анықтамалығы 40

Кері байланыс жіберу

2. Quartus Prime бағдарламалық құралымен және платформа дизайнерімен Nios V процессорының аппараттық жүйесі дизайны 726952 | 2025.07.16
Төмендегі байланысты сілтемелерді қараңыз, оларда қол жетімді құралдарды пайдалану әдістері мен әрбір іске асырудың өзара тиімділіктері көрсетіледі.
Қатысты ақпарат · Quartus® Prime Pro Edition пайдаланушы нұсқаулығы: Платформа дизайнері
Қосымша ақпарат алу үшін Platform Designer жүйесінің өнімділігін оңтайландыру тақырыбын қараңыз. · Quartus® Prime Standard Edition пайдаланушы нұсқаулығы: Платформа дизайнері Қосымша ақпарат алу үшін Platform Designer жүйесінің өнімділігін оңтайландыру тақырыбын қараңыз.

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 41

726952 | 2025.07.16 Кері байланыс жіберу

3. Nios V процессорлық бағдарламалық қамтамасыз ету жүйесінің дизайны
Бұл тарауда Nios V процессорының бағдарламалық жасақтамасын әзірлеу ағыны және ендірілген дизайн жүйесін әзірлеуде пайдалануға болатын бағдарламалық құрал құралдары сипатталады. Мазмұн қосымша ретінде қызмет етедіview Nios V процессорлық бағдарламалық қамтамасыз ету жүйесін әзірлеу алдында.
Сурет 26. Бағдарламалық жасақтаманы жобалау ағыны
Бастау

BSP өңдегішін пайдаланып платформа дизайнерінде BSP жасаңыз

Nios V пәрмен қабығы арқылы BSP жасаңыз
CMake Build қолданбасын жасаңыз File Nios V пәрмен қабығын пайдалану

Ескерту:

BSP және CMake Build қолданбасын импорттаңыз File
арқылы Nios V процессор қолданбасын құрастырыңыз
Intel FPGA үшін RiscFree IDE

Кез келгенін пайдаланып Nios V Processor қолданбасын құрастырыңыз
пәрмен жолы бастапқы код өңдегіші, CMake және Make
командалар
Соңы

Altera бағдарламалық жасақтаманы әзірлеу және жөндеу үшін Altera FPGA әзірлеу жинағын немесе теңшелетін прототип тақтасын пайдалануды ұсынады. Көптеген перифериялық құрылғылар мен жүйелік деңгейдегі мүмкіндіктер бағдарламалық құрал нақты тақтада жұмыс істегенде ғана қолжетімді болады.

© Altera корпорациясы. Altera, Altera логотипі, 'a' логотипі және басқа Altera белгілері Altera корпорациясының сауда белгілері болып табылады. Altera кез келген өнімдер мен қызметтерге кез келген уақытта ескертусіз өзгертулер енгізу құқығын өзіне қалдырады. Altera жазбаша түрде жазбаша түрде келіскен жағдайларды қоспағанда, осы құжатта сипатталған кез келген ақпаратты, өнімді немесе қызметті қолданудан немесе пайдаланудан туындайтын жауапкершілік немесе жауапкершілікті өз мойнына алмайды. Altera тұтынушыларына жарияланған ақпаратқа сенбес бұрын және өнімдерге немесе қызметтерге тапсырыс бермес бұрын құрылғы сипаттамаларының соңғы нұсқасын алу ұсынылады. *Басқа атаулар мен брендтер басқалардың меншігі ретінде талап етілуі мүмкін.

3. Nios V процессорлық бағдарламалық қамтамасыз ету жүйесінің дизайны 726952 | 2025.07.16
3.1. Nios V процессорының бағдарламалық жасақтамасын әзірлеу ағыны
3.1.1. Басқарманы қолдау пакеті жобасы
Nios V Board Support Package (BSP) жобасы жүйеге арнайы қолдау кодын қамтитын мамандандырылған кітапхана болып табылады. BSP Nios V процессорының аппараттық құрал жүйесіндегі бір процессорға теңшелген бағдарламалық құралдың орындалу ортасын қамтамасыз етеді.
Quartus Prime бағдарламалық құралы BSP әрекетін басқаратын параметрлерді өзгерту үшін Nios V Board Support Package Editor және niosv-bsp қызметтік құралдарын қамтамасыз етеді.
BSP келесі элементтерді қамтиды: · Аппараттық абстракциялық деңгей · Құрылғы драйверлері · Қосымша бағдарламалық пакеттер · Қосымша нақты уақыттағы операциялық жүйе
3.1.2. Қолданбалы жоба
Nios VC/C++ қолданбасының жобасында келесі мүмкіндіктер бар: · Бастапқы код жинағы мен CMakeLists.txt файлынан тұрады.
— CMakeLists.txt бастапқы кодты құрастырады және бір .elf жасау үшін оны BSP және бір немесе бірнеше қосымша кітапханалармен байланыстырады. file
· Дереккөздердің бірі files құрамында main() функциясы бар. · Кітапханалардағы және BSP-дегі функцияларды шақыратын кодты қамтиды.
Altera бағдарламасы CMakeLists.txt қолданбасын жасау үшін Quartus Prime бағдарламалық құралының утилиталарында niosv-app утилита құралын және Eclipse негізіндегі ортада бастапқы кодты өзгерту үшін Altera FPGA үшін RiscFree IDE ұсынады.
3.2. Altera FPGA ендірілген әзірлеу құралдары
Nios V процессоры бағдарламалық жасақтаманы әзірлеуге арналған келесі құралдарды қолдайды: · Графикалық пайдаланушы интерфейсі (GUI) – графикалық әзірлеу құралдары қол жетімді.
Windows* және Linux* операциялық жүйелері (OS). — Nios V тақтасының қолдау пакетінің өңдегіші (Nios V BSP редакторы) — Altera FPGAs үшін Ashling RiscFree IDE · Пәрмен жолы құралдары (CLI) – Nios V командалық қабығынан іске қосылған әзірлеу құралдары. Әрбір құрал пәрмен жолынан қол жетімді анықтама түрінде өз құжаттамасын ұсынады. Nios V пәрмен қабығын ашып, келесі пәрменді теріңіз: – көмектесу view Анықтама мәзірі. — Nios V утилиталарының құралдары — File Форматты түрлендіру құралдары — Басқа утилита құралдары

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 43

3. Nios V процессорлық бағдарламалық қамтамасыз ету жүйесінің дизайны 726952 | 2025.07.16

Кесте 25. GUI құралдары және пәрмен жолы құралдарының тапсырмаларының жиынтық мазмұны

Тапсырма

GUI құралы

Пәрмен жолы құралы

BSP құру

Nios V BSP редакторы

· Quartus Prime Pro Edition бағдарламалық құралында: niosv-bsp -c -s=<.qsys file> -t= [OPTIONS] settings.bsp
· Quartus Prime Standard Edition бағдарламалық құралында: niosv-bsp -c -s=<.sopcinfo file> -t= [OPTIONS] settings.bsp

Бар .bsp көмегімен BSP жасау file
BSP жаңарту

Nios V BSP редакторы Nios V BSP редакторы

niosv-bsp -g [OPTIONS] settings.bsp niosv-bsp -u [OPTIONS] settings.bsp

BSP тексеру

Nios V BSP редакторы

niosv-bsp -q -E= [OPTIONS] settings.bsp

Қолданба құру

–

niosv-app -a= -b= -s= files каталогы> [OPTIONS]

Пайдаланушы кітапханасын құру

–

niosv-app -l= -s= files каталогы> -p= [ОПЦИЯЛАР]

Қолданбаны өзгерту Пайдаланушы кітапханасын өзгерту Қолданбаны құру

Altera FPGA үшін RiscFree IDE
Altera FPGA үшін RiscFree IDE
Altera FPGA үшін RiscFree IDE

Кез келген пәрмен жолы бастапқы редакторы
Кез келген пәрмен жолы бастапқы редакторы
· жасау · cmake

Пайдаланушы кітапханасын құру

Altera FPGA үшін RiscFree IDE

· жасау · cmake

ELF қолданбасы жүктелуде
.elf түрлендіру file

Altera FPGA үшін RiscFree IDE
–

niosv-жүктеу
· elf2flash · elf2hex

Қатысты ақпарат
Ashling RiscFree Integrated Development Environment (IDE) Altera FPGAs пайдаланушы нұсқаулығы

3.2.1. Nios V процессорлық тақтасын қолдау пакетінің редакторы
Келесі тапсырмаларды орындау үшін Nios V процессорының BSP өңдегішін пайдалануға болады: · Nios V процессорының BSP жобасын жасау немесе өзгерту · Параметрлерді, сілтеме аймақтарын және бөлім салыстыруларын өңдеу · Бағдарламалық пакеттер мен құрылғы драйверлерін таңдау.
BSP редакторының мүмкіндіктері niosv-bsp утилиталарының мүмкіндіктерін қамтиды. BSP өңдегішінде жасалған кез келген жобаны пәрмен жолы утилиталары арқылы да жасауға болады.

Nios® V ендірілген процессорды жобалау анықтамалығы 44

Кері байланыс жіберу

3. Nios V процессорлық бағдарламалық қамтамасыз ету жүйесінің дизайны 726952 | 2025.07.16

Ескерту:

Quartus Prime Standard Edition бағдарламалық құралы үшін BSP редакторының графикалық интерфейсін шақыру қадамдары үшін AN 980: Nios V процессоры Quartus Prime бағдарламалық құралын қолдау бөлімін қараңыз.

BSP өңдегішін іске қосу үшін мына қадамдарды орындаңыз: 1. Platform Designer қолданбасын ашып, File мәзір.
а. Бар BSP параметрін ашу үшін file, Ашу... б. Жаңа BSP жасау үшін Жаңа BSP… түймесін басыңыз. 2. BSP өңдегіші қойындысын таңдап, сәйкес мәліметтерді беріңіз.

27-сурет. BSP редакторын іске қосыңыз

Қатысты ақпарат AN 980: Nios V процессоры Quartus Prime бағдарламалық құралын қолдау
3.2.2. Altera FPGA үшін RiscFree IDE
Altera FPGAs үшін RiscFree IDE - Nios V процессорына арналған Eclipse негізіндегі IDE. Altera компаниясы келесі себептерге байланысты осы IDE ішінде Nios V процессорының бағдарламалық құралын әзірлеуді ұсынады: · Мүмкіндіктер Nios V жүйесімен үйлесімді болу үшін әзірленген және тексерілген.
процессорды құрастыру ағыны. · Сізге мүмкіндік беретін барлық қажетті құралдар тізбектерімен және қолдау құралдарымен жабдықталған
Nios V процессорын әзірлеуді оңай бастау үшін.
Қатысты ақпарат Ashling RiscFree Integrated Development Environment (IDE) Altera FPGAs пайдаланушы нұсқаулығы
3.2.3. Nios V Utilities құралдары
Сіз Nios V бағдарламаларын пәрмен жолында терілген немесе сценарийге енгізілген пәрмендер арқылы жасауға, өзгертуге және құруға болады. Осы бөлімде сипатталған Nios V пәрмен жолы құралдары мына бөлімде орналасқан /niosv/bin каталогы.

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 45

3. Nios V процессорлық бағдарламалық қамтамасыз ету жүйесінің дизайны 726952 | 2025.07.16

Кесте 26. Nios V Utilities құралдары

Пәрмен жолы құралдары

Түйіндеме

niosv-app niosv-bsp niosv-жүктеп алу niosv-shell niosv-стек-есепті жүктеп алу

Қолданба жобасын жасау және конфигурациялау үшін.
BSP параметрлерін жасау немесе жаңарту үшін file және BSP жасаңыз fileс. ELF жүктеп алу үшін file Nios® V процессорына.
Nios V пәрмен қабығын ашу үшін. Стек немесе үйме пайдалану үшін .elf қолданбаңызда қол жетімді қалған жад кеңістігі туралы хабарлау үшін.

3.2.4. File Пішімді түрлендіру құралдары

File Деректерді бір утилитадан екіншісіне беру кезінде форматты түрлендіру кейде қажет. The file пішімді түрлендіру құралдары бар
бағдарламалық құралды орнату каталогы>/niosv/bin каталогы.

27-кесте. File Пішімді түрлендіру құралдары

Пәрмен жолы құралдары elf2flash elf2hex

Түйіндеме .elf аудару үшін file флэш жадты бағдарламалау үшін .srec пішіміне. .elf аудару үшін file жадты инициализациялау үшін .hex пішіміне.

3.2.5. Басқа утилита құралдары

Nios V процессорына негізделген жүйені құру кезінде келесі пәрмен жолы құралдары қажет болуы мүмкін. Бұл пәрмен жолы құралдары Intel компаниясымен қамтамасыз етілген /quartus/bin немесе сатып алынған
ашық бастапқы құралдар.

Кесте 28. Басқа пәрмен жолы құралдары

Пәрмен жолы құралдары

Түр

Түйіндеме

juart-терминал

Intel қамтамасыз етеді

stdout және stderr бақылау және Nios® V процессорына енгізуді қамтамасыз ету
stdin арқылы ішкі жүйе. Бұл құрал тек J үшін қолданыладыTAG Nios® V процессорына қосылған кезде UART IP.

openocd

OpenOCD орындау үшін Intel қамтамасыз етеді.

openocd-cfg-ген

Intel ұсынған · OpenOCD конфигурациясын жасау үшін file. · J көрсету үшінTAG тізбекті құрылғы индексі.

Nios® V ендірілген процессорды жобалау анықтамалығы 46

Кері байланыс жіберу

726952 | 2025.07.16 Кері байланыс жіберу
4. Nios V процессорының конфигурациясы және жүктелу шешімдері
Nios V процессорын әртүрлі жад орындарынан бағдарламалық құралды жүктеу және орындау үшін конфигурациялауға болады. Жүктелетін жады төрт сериялы перифериялық интерфейс (QSPI) жарқылы, чиптегі жад (OCRAM) немесе тығыз байланыстырылған жад (TCM) болып табылады.
Қатысты ақпарат · Қуатты қосу триггерінің шарттары 193-бетте · Қуатты қосу триггерлері
Қуатты қосу триггерлері туралы қосымша ақпарат алу үшін.
4.1. Кіріспе
Nios V процессоры жүктеу процесінің екі түрін қолдайды: · Alt_load() функциясын пайдаланып орындалатын орында (XIP) · Жүктеу көшірмешісі арқылы жедел жадқа көшірілген бағдарлама. Nios V ендірілген бағдарламаларын әзірлеу аппараттық абстракциялық деңгейге (HAL) негізделген. HAL жүктеу жадынан тиісті сілтеме бөлімдерін жүктеу кезінде олардың орындалу уақытына көшіретін шағын жүктеуші бағдарламасын (жүктеу көшірме құралы ретінде де белгілі) қамтамасыз етеді. Тақтаны қолдау пакеті (BSP) өңдегішінің параметрлерін өңдеу арқылы бағдарлама мен деректер жадының орындалу уақытының орындарын көрсетуге болады. Бұл бөлім мыналарды сипаттайды: · Nios V процессорлық жүйеңізді келесіге сәйкес жүктейтін Nios V процессорының жүктеу көшірме құралы
жүктеу жадын таңдау · Nios V процессорының жүктелу опциялары және жалпы ағын · Таңдалған жүктеу жады үшін Nios V бағдарламалау шешімдері
4.2. Қолданбаларды байланыстыру
Nios V процессор жобасын жасаған кезде, BSP өңдегіші байланысты екі сілтеме жасайды files: · linker.x: сілтеме командасы file жасалған қолданбаны жасайдыfile пайдаланады
.elf екілік файлын жасау үшін file. · linker.h: сілтеме жады орналасуы туралы ақпаратты қамтиды. BSP жобасына жасалған барлық сілтеме параметрінің өзгертулері осы екі сілтеменің мазмұнына әсер етеді fileс. Әрбір Nios V процессорлық қосымшасында келесі сілтеме бөлімдері бар:
© Altera корпорациясы. Altera, Altera логотипі, 'a' логотипі және басқа Altera белгілері Altera корпорациясының сауда белгілері болып табылады. Altera кез келген өнімдер мен қызметтерге кез келген уақытта ескертусіз өзгертулер енгізу құқығын өзіне қалдырады. Altera жазбаша түрде жазбаша түрде келіскен жағдайларды қоспағанда, осы құжатта сипатталған кез келген ақпаратты, өнімді немесе қызметті қолданудан немесе пайдаланудан туындайтын жауапкершілік немесе жауапкершілікті өз мойнына алмайды. Altera тұтынушыларына жарияланған ақпаратқа сенбес бұрын және өнімдерге немесе қызметтерге тапсырыс бермес бұрын құрылғы сипаттамаларының соңғы нұсқасын алу ұсынылады. *Басқа атаулар мен брендтер басқалардың меншігі ретінде талап етілуі мүмкін.

4. Nios V процессорының конфигурациясы және жүктелу шешімдері 726952 | 2025.07.16

Кесте 29. Сілтеме бөлімдері

.мәтін

Сілтеме бөлімдері

.rodata

.rwdata

.bss

.үйме

.стек

Сипаттамалар Орындалатын код. Бағдарламаны орындау кезінде қолданылатын кез келген тек оқуға арналған деректер. Бағдарламаны орындау кезінде қолданылатын оқу-жазу деректерін сақтайды. Құрамында инициализацияланбаған статикалық деректер бар. Динамикалық түрде бөлінген жадты қамтиды. Функция шақыру параметрлерін және басқа уақытша деректерді сақтайды.

.elf файлына қосымша сілтеме бөлімдерін қосуға болады file теңшелетін код пен деректерді ұстау үшін. Бұл байланыстырушы бөлімдер физикалық жад құрылғылары мен мекенжайларына сәйкес келу үшін анықталған, аталған жад аймақтарында орналастырылған. Әдепкі бойынша, BSP өңдегіші осы сілтеме бөлімдерін автоматты түрде жасайды. Дегенмен, белгілі бір қолданба үшін сілтеме бөлімдерін басқаруға болады.

4.2.1. Байланыстыратын мінез-құлық
Бұл бөлім BSP өңдегішінің әдепкі байланыстыру әрекетін және байланыстыру әрекетін басқару жолын сипаттайды.

4.2.1.1. Әдепкі BSP сілтемесі
BSP конфигурациясы кезінде құралдар келесі қадамдарды автоматты түрде орындайды:
1. Жад аймағының атауларын тағайындау: Әрбір жүйелік жад құрылғысына атау тағайындаңыз және әрбір атауды байланыстырғышқа қосыңыз file жад аймағы ретінде.
2. Ең үлкен жадты табу: сілтемедегі ең үлкен оқу және жазу жады аймағын анықтаңыз file.
3. Байланыстырушы бөлімдерін тағайындау: Әдепкі сілтеме бөлімдерін (.text, .rodata, .rwdata, .bss, .heap және .stack) алдыңғы қадамда анықталған жад аймағына орналастырыңыз.
4. Жазыңыз files: linker.x және linker.h жазыңыз files.
Әдетте, байланыстырушы бөлімді бөлу схемасы бағдарламалық жасақтаманы әзірлеу процесінде жұмыс істейді, себебі жад жеткілікті үлкен болса, қолданба жұмыс істейтініне кепілдік беріледі.
Әдепкі байланыстыру әрекетінің ережелері Altera жасаған Tcl сценарийлерінде бар bsp-set-defaults.tcl және bsp-linker-utils.tcl. /niosv/scripts/bsp-defaults каталогы. niosv-bsp пәрмені осы сценарийлерді шақырады. Бұл сценарийлерді тікелей өзгертпеңіз.

Nios® V ендірілген процессорды жобалау анықтамалығы 48

Кері байланыс жіберу

4. Nios V процессорының конфигурациясы және жүктелу шешімдері 726952 | 2025.07.16

4.2.1.2. Конфигурацияланатын BSP байланыстыру
BSP өңдегішінің Linker Script қойындысында әдепкі байланыстыру әрекетін басқара аласыз. Келесі әдістерді пайдаланып сілтеме сценарийін басқарыңыз: · Жад аймағын қосу: жад аймағының атауын физикалық жад құрылғысына салыстырады. · Бөлім салыстыруды қосу: бөлім атауын жад аймағына салыстырады. BSP
Редактор сізге мүмкіндік береді view өзгертулер енгізілгенге дейін және кейін жад картасы.

4.3. Nios V процессорының жүктелу әдістері

Altera FPGA құрылғыларында Nios V процессорын жүктеудің бірнеше әдісі бар. Nios V процессорын жүктеу әдістері флэш-жад таңдауына және құрылғы отбасыларына байланысты өзгереді.

Кесте 30. Сәйкес жүктеу опциялары бар қолдау көрсетілетін флэш жадылар

Қолдау көрсетілетін жүктеу жадылары

Құрылғы

On-chip Flash (ішкі конфигурация үшін)

Ең көбі 10 құрылғы (On-Chip Flash IP арқылы)

Жалпы мақсаттағы QSPI Flash (тек пайдаланушы деректері үшін)

Барлық қолдау көрсетілетін FPGA құрылғылары (Generic Serial Flash интерфейсі FPGA IP бар)

QSPI Flash конфигурациясы (белсенді сериялық конфигурация үшін)

Басқару блогына негізделген
құрылғылар (Жалпы
Сериялық флэш интерфейсі Intel FPGA IP)(2)

Nios V процессорының жүктелу әдістері

Қолданбаның орындалу уақытының орны

Жүктелетін көшірме

Nios V процессорлық қосымшасы On-Chip Flash-тен орындалады

On-chip Flash (XIP) + OCRAM/ Сыртқы жедел жад (жазылатын деректер бөлімдері үшін)

alt_load() функциясы

Nios V процессорының қолданбасы On-Chip Flash-тен жедел жадқа жүктелетін көшірме көмегімен көшірілді

OCRAM/Сыртқы жедел жад

GSFI арқылы жүктеу құралын қайта пайдалану

Nios V процессорлық қосымшасы жалпы мақсаттағы QSPI жарқылынан орындалады

Жалпы мақсаттағы QSPI жарқылы (XIP) + OCRAM/ Сыртқы жедел жад (жазылатын деректер бөлімдері үшін)

alt_load() функциясы

Nios V процессорлық қолданбасы жалпы мақсаттағы QSPI флэштен жүктеу көшірме құралы арқылы жедел жадқа көшірілді

OCRAM/Сыртқы жедел жад

GSFI арқылы жүктеуші

Nios V процессорының қолданбасы QSPI флэш конфигурациясының орнында орындалады

Конфигурация QSPI жарқылы (XIP) + OCRAM/ Сыртқы жедел жад (жазылатын деректер бөлімдері үшін)

alt_load() функциясы

Nios V процессорының қолданбасы QSPI флэш конфигурациясынан жүктеу көшірме құралы арқылы жедел жадқа көшірілді

GSFI арқылы OCRAM/ Сыртқы ЖЖҚ жүктеушісі жалғасын тапты…

(2) Құрылғылар тізімін AN 980: Nios V Processor Quartus Prime бағдарламалық құралын қолдау бөлімін қараңыз.

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 49

4. Nios V процессорының конфигурациясы және жүктелу шешімдері 726952 | 2025.07.16

Қолдау көрсетілетін жүктеу жадылары
Чиптік жад (OCRAM) тығыз байланысты жад (TCM)

Құрылғы
SDM негізіндегі құрылғылар (Mailbox Client Intel FPGA IP бар). (2)
Барлық қолдау көрсетілетін Altera FPGA құрылғылары (2)
Барлық қолдау көрсетілетін Altera FPGA құрылғылары(2)

Nios V процессорының жүктелу әдістері
Nios V процессорының қолданбасы QSPI флэш конфигурациясынан жүктеу көшірме құралы арқылы жедел жадқа көшірілді
Nios V процессорлық қосымшасы OCRAM-дан орындалады
Nios V процессорлық қолданбасы TCM-ден орындалады

Қолданбаның орындалу уақытының орны

Жүктелетін көшірме

OCRAM/ SDM арқылы сыртқы жедел жад жүктеушісі

OCRAM

alt_load() функциясы

Нұсқау TCM (XIP) Жоқ + Деректер TCM (жазылатын деректер бөлімдері үшін)

Сурет 28. Nios V процессорының жүктелу ағыны

Қалпына келтіру

Процессор векторды қалпына келтіруге секіреді (жүктеу коды басталады)

Қолданба кодын басқа жад орнына көшіруге болады (жүктеу опцияларына байланысты)
Жүктеу коды процессорды инициализациялайды

Жүктеу опцияларына байланысты жүктеу коды деректер/код үшін бастапқы мәндерді басқа жад кеңістігіне көшіруі мүмкін (alt_load)
Жүктеу коды қолданба кодын және деректер жады кеңістігін инициализациялайды
Жүктеу коды жүйенің барлық перифериялық құрылғыларын HAL драйверлерімен инициализациялайды (alt_main)
Негізгі бөлімге кіру
Қатысты ақпарат · Жалпы сериялық Flash интерфейсі Altera FPGA IP пайдаланушы нұсқаулығы
Nios® V ендірілген процессорды жобалау анықтамалығы 50

Кері байланыс жіберу

4. Nios V процессорының конфигурациясы және жүктелу шешімдері 726952 | 2025.07.16
· Пошта жәшігі клиенті Altera FPGA IP пайдаланушы нұсқаулығы · AN 980: Nios V процессоры Quartus Prime бағдарламалық құралын қолдау
4.4. Nios V процессорының жүктелу әдістеріне кіріспе
Nios V процессорлық жүйелері процессор қолданбалы бағдарламаны орындауды бастамас бұрын бағдарламалық құрал кескіндерінің жүйелік жадта конфигурациялануын талап етеді. Әдепкі сілтеме бөлімдері үшін Байланыстырушы бөлімдерін қараңыз.
BSP редакторы келесі функцияларды орындайтын сілтеме сценарийін жасайды: · Процессор бағдарламалық құралының сілтеме параметрлеріне сәйкес байланыстырылғанын қамтамасыз етеді.
BSP редакторының көмегімен бағдарламалық жасақтаманың жадта орналасқан жерін анықтайды. · Процессордың код аймағын жад компонентіне сәйкес орналастырады
тағайындалған жады компоненттері.
Келесі бөлім қол жетімді Nios V процессорын жүктеу әдістерін қысқаша сипаттайды.
4.4.1. Nios V процессорлық қолданбасы Boot Flash-тен орындалады
Altera флэш контроллерлерін жад контроллерін немесе жад құрылғыларын инициализациялауды қажет етпей, жүйені қалпына келтіргеннен кейін жүктеу флэш мекенжай кеңістігі Nios V процессорына бірден қолжетімді болатындай етіп жасады. Бұл Nios V процессорына жүктеу құрылғыларында сақталған қолданба кодын кодты басқа жад түріне көшіру үшін жүктеу көшіргішін пайдаланбай-ақ орындауға мүмкіндік береді. Жарқыл контроллерлері мыналар: · On-Chip Flash IP бар чипті жарқыл (тек MAX® 10 құрылғысында) · Жалпы сериялық Flash интерфейсі бар IP жалпы мақсаттағы QSPI жарқылы · Жалпы сериялық Flash интерфейсі бар IP конфигурациясы QSPI жарқылы (MAX 10-дан басқа)
құрылғылар)
Nios V процессорының қолданбасы жүктелу жарқылынан орнында орындалғанда, BSP өңдегіші келесі функцияларды орындайды: · .text сілтеме бөлімдерін жүктеу флэш жады аймағына орнатады. · .bss,.rodata, .rwdata, .stack және .heap сілтеме бөлімдерін ЖЖҚ-ға орнатады.
жад аймағы. Жүйені қалпына келтіру кезінде деректер бөлімдерін (.rodata, .rwdata,, .exceptions) жедел жадқа көшіру үшін BSP параметрлерінде alt_load() функциясын қосу керек. Код бөлімі (.мәтін) жүктеу флэш жады аймағында қалады.
Қатысты ақпарат · Жалпы сериялық флэш интерфейсі Altera FPGA IP пайдаланушы нұсқаулығы · Altera MAX 10 пайдаланушы Flash жады пайдаланушы нұсқаулығы
4.4.1.1. alt_load()
BSP өңдегішін пайдаланып HAL кодындағы alt_load() функциясын қосуға болады.
Орында орындау жүктеу ағынында пайдаланылған кезде alt_load() функциясы келесі тапсырмаларды орындайды:

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 51

4. Nios V процессорының конфигурациясы және жүктелу шешімдері 726952 | 2025.07.16

· BSP параметрлері негізінде жад бөлімдерін жедел жадқа көшіретін шағын жүктеу көшірме құралы ретінде жұмыс істейді.
· Деректер бөлімдерін (.rodata, .rwdata, .exceptions) оперативті жадқа көшіреді, бірақ код бөлімдерін (.text) емес. Код бөлімі (.мәтін) тек оқуға арналған бөлім және жүктелетін флэш жады аймағында қалады. Бұл бөлу оперативті жадты пайдалануды азайтуға көмектеседі, бірақ кодты орындау өнімділігін шектеуі мүмкін, себебі флэш-жадқа кіру чиптегі жедел жадқа кіруге қарағанда баяу.

Келесі кестеде BSP Editor параметрлері мен функциялары берілген:

Кесте 31. BSP редакторының параметрлері
BSP өңдегішінің параметрі hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Функция alt_load() функциясын қосады. alt_load() .rodata бөлімін жедел жадыға көшіреді. alt_load() .rwdata бөлімін жедел жадқа көшіреді. alt_load() .exceptions бөлімін жедел жадқа көшіреді.

4.4.2. Nios V процессорының қолданбасы Boot Copier көмегімен Boot Flash-тен жедел жадқа көшірілді
Nios V процессоры мен HAL көптеген Nios V процессорлық қолданбалары үшін жеткілікті функционалдылықты қамтамасыз ететін және Nios V бағдарламалық жасақтамасын әзірлеу ағынымен іске асыруға ыңғайлы жүктеу көшірме құралын қамтиды.
Қолданба жүктеу көшірме құралын пайдаланғанда, ол барлық сілтеме бөлімдерін ( .text, .heap , .rwdata, .rodata , .bss, .stack) ішкі немесе сыртқы жедел жадқа орнатады. Орындау үшін Nios V процессорының қолданбасын жүктеу флэшінен ішкі немесе сыртқы жедел жадқа көшіру үшін жүктеу көшірме құралын пайдалану орындау өнімділігін жақсартуға көмектеседі.
Осы жүктеу опциясы үшін Nios V процессоры жүйені қалпына келтіргеннен кейін жүктеу көшірме бағдарламалық құралын орындауды бастайды. Бағдарламалық құрал қолданбаны жүктеу флэшінен ішкі немесе сыртқы жедел жадқа көшіреді. Процесс аяқталғаннан кейін Nios V процессоры бағдарламаны басқаруды қолданбаға береді.

Ескерту:

Жүктелетін көшірме жарқылда болса, alt_load() функциясын шақырудың қажеті жоқ, себебі екеуі де бір мақсатқа қызмет етеді.

4.4.2.1. Жалпы сериялық флэш интерфейсі арқылы Nios V процессорының жүктеушісі
GSFI арқылы жүктеуші - басқару блогына негізделген құрылғыларда QSPI флэш жадын қолдайтын Nios V процессорының жүктеу көшірме құралы. GSFI арқылы жүктеуші келесі мүмкіндіктерді қамтиды:
· Тұрақты жадта бағдарламалық құрал қолданбасын табады.
· Бағдарламалық құрал қолданбасының кескінін ЖЖҚ-ға қаптамадан шығарады және көшіреді.
· Көшіру аяқталғаннан кейін процессордың орындалуын жедел жадтағы қолданбалы кодқа автоматты түрде ауыстырады.

Nios® V ендірілген процессорды жобалау анықтамалығы 52

Кері байланыс жіберу

4. Nios V процессорының конфигурациясы және жүктелу шешімдері 726952 | 2025.07.16

Жүктеу кескіні жүктеу көшіргішінен кейін орналасқан. Nios V процессорының ысыру нүктелерін жүктеу көшіргішінің басталуына көз жеткізу керек. Сурет: Жүктеу құралы бар QSPI Flash жад картасы GSFI арқылы жүктеушісі бар QSPI Flash үшін GSFI жад картасы жүктеу көшірме құралын пайдаланған кезде QSPI жарқылына арналған жад картасын көрсетеді. Бұл жад картасы флэш-жадта FPGA кескінін және қолданбалы бағдарламалық құралды сақтайды деп болжайды.

Кесте 32. Nios V процессорының ядросына арналған GSFI арқылы жүктеуші

Nios V процессорының ядросы
Nios V/m процессоры

GSFI арқылы жүктеуші File Орналасқан жері
/niosv/components/bootloader/ niosv_m_bootloader.srec

Nios V/g процессоры

/niosv/components/bootloader/ niosv_g_bootloader.srec

29-сурет. GSFI арқылы жүктеушісі бар QSPI Flash жад картасы

Тұтынушы деректері (*.hex)

Қолданба коды

Ескерту:

Векторлық ауытқуды қалпына келтіру

Жүктелетін көшірме

0x01E00000

FPGA кескіні (*.sof)

0x00000000

1. Жад картасының басында FPGA кескіні, одан кейін жүктеу көшіргіші мен қолданба кодынан тұратын деректеріңіз болады.
2. Platform Designer ішінде Nios V процессорының қалпына келтіру ығысуын орнатуыңыз керек және оны жүктеу көшірмесінің басына бағыттаңыз.
3. FPGA кескінінің өлшемі белгісіз. Нақты өлшемді Quartus Prime жобасын құрастырғаннан кейін ғана білуге болады. Altera FPGA кескінінің өлшемі үшін жоғарғы шекараны анықтауыңыз керек. Мысалыample, егер FPGA кескінінің өлшемі 0x01E00000-ден аз деп есептелсе, Platform Designer бағдарламасында Reset Offset параметрін 0x01E00000 мәніне орнатыңыз, бұл да жүктеу көшіргішінің басы болып табылады.
4. Жақсы дизайн тәжірибесі бағдарламалық құрал қолданбасы жаңартылған жағдайда FPGA кескінінің ішінара өшірілмеуін қамтамасыз ету үшін флэш секторының шекарасында қалпына келтіру векторының ығысуын орнатудан тұрады.

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 53

4. Nios V процессорының конфигурациясы және жүктелу шешімдері 726952 | 2025.07.16

4.4.2.2. Nios V Processor Bootloader Secure Device Manager арқылы
Secure Device Manager (SDM) арқылы жүктеуші процессорды жүктеу үшін Mailbox Client Altera FPGA IP HAL драйверін пайдаланатын HAL қолданбасының коды. Nios V процессорын жүктеу үшін SDM негізіндегі құрылғыларда QSPI флэш конфигурациясын пайдаланған кезде Altera осы жүктеуші қолданбасын ұсынады.
Жүйені қалпына келтіргеннен кейін, Nios V процессоры алдымен шағын чиптік жадтан SDM арқылы жүктеу құралын жүктейді және Mailbox Client IP арқылы QSPI флэш конфигурациясымен байланысу үшін SDM арқылы жүктеу құралын орындайды.
SDM арқылы жүктеуші келесі тапсырмаларды орындайды: · QSPI жарқылы конфигурациясында Nios V бағдарламалық құралын табады. · Nios V бағдарламалық құралын чиптегі жедел жадқа немесе сыртқы жедел жадқа көшіреді. · Процессордың орындалуын чиптегі RAM ішіндегі Nios V бағдарламалық құралына ауыстырады немесе
сыртқы жедел жад.
Процесс аяқталғаннан кейін SDM арқылы жүктеуші бағдарламаны басқаруды пайдаланушы қолданбасына береді. Altera SDM арқылы жүктеушіге арналған жад ұйымында сипатталған жад ұйымын ұсынады.
Сурет 30. SDM Process Flow арқылы жүктеуші

Конфигурация

Жарқыл

Nios V бағдарламалық құралы

SDM

SDM негізіндегі FPGA құрылғысы

Пошта жәшігі клиентінің IP

FPGA логикасы Nios V

4 Сыртқы жедел жад
Nios V бағдарламалық құралы

Чиптегі 4

EMIF

Жедел Жадтау Құрылғысы

Чиптегі жад

Ниос В

Бағдарламалық қамтамасыз ету

SDM арқылы жүктеуші

1. Nios V процессоры Bootloader бағдарламасын чиптік жадтан SDM арқылы іске қосады.
2. SDM арқылы жүктеуші конфигурация жарқылымен байланысады және Nios V бағдарламалық құралын табады.
3. SDM арқылы жүктеуші Nios V бағдарламалық құралын конфигурация флэшінен чиптегі жедел жадқа/сыртқы жедел жадқа көшіреді.
4. SDM арқылы жүктеуші Nios V процессорының орындалуын чиптегі ЖЖҚ/сыртқы жедел жадтағы Nios V бағдарламалық құралына ауыстырады.

4.4.3. Nios V процессорлық қолданбасы OCRAM жүйесінен орындалады
Бұл әдісте Nios V процессорын қалпына келтіру мекенжайы чиптік жадтың (OCRAM) негізгі мекенжайына орнатылады. Қолданбаның екілік (.hex) file Quartus Prime бағдарламалық құралында аппараттық дизайн құрастырылғаннан кейін, FPGA конфигурацияланған кезде OCRAM жүйесіне жүктеледі. Nios V процессоры бастапқы қалпына келтірілгеннен кейін, қолданба орындала бастайды және кіру нүктесіне тармақталады.

Nios® V ендірілген процессорды жобалау анықтамалығы 54

Кері байланыс жіберу

4. Nios V процессорының конфигурациясы және жүктелу шешімдері 726952 | 2025.07.16

Ескерту:

· OCRAM жүйесінен Execute-In-Place жүктеу көшірме құралын қажет етпейді, себебі Nios V процессорының қолданбасы жүйені қалпына келтіру кезінде бұрыннан бар.
· Altera осы жүктеу әдісі үшін alt_load() функциясын қосуды ұсынады, осылайша ендірілген бағдарламалық құрал FPGA құрылғысының кескінін қайта конфигурацияламай-ақ қалпына келтіргенде бірдей әрекет етеді.
· Жүйені қалпына келтіру кезінде .rwdata бөлімін көшіру үшін BSP параметрлерінде alt_load() функциясын қосу керек. Бұл әдісте инициализацияланған айнымалылар үшін бастапқы мәндер бағдарламаны орындау кезінде қайта жазуды болдырмау үшін сәйкес айнымалылардан бөлек сақталады.

4.4.4. Nios V процессорлық қолданбасы TCM-ден орындалады
Орында орындау әдісі Nios V процессорының қалпына келтіру мекенжайын тығыз байланысқан жадтың (TCM) негізгі мекенжайына орнатады. Қолданбаның екілік (.hex) file Quartus Prime бағдарламалық құралында аппараттық дизайнды құрастырғаннан кейін FPGA конфигурациялау кезінде TCM-ге жүктеледі. Nios V процессоры бастапқы қалпына келтірілгеннен кейін, қолданба орындала бастайды және кіру нүктесіне тармақталады.

Ескерту:

TCM ұсынған орнында орындау жүктеу көшірме құралын қажет етпейді, себебі Nios V процессорының қолданбасы жүйені қалпына келтіру кезінде бұрыннан бар.

4.5. Chip Flash (UFM) арқылы Nios V процессорын жүктеу

Chip жарқылынан (UFM) Nios V процессорын жүктеу және орындау бағдарламалық құралы MAX 10 FPGA құрылғыларында қол жетімді. Nios V процессоры Ішкі конфигурация режимінде On-Chip Flash көмегімен келесі екі жүктеу опциясын қолдайды:
· Nios V процессорлық қолданбасы On-Chip Flash арқылы орнында орындайды.
· Nios V процессорының қолданбасы On-Chip Flash-тен жедел жадқа жүктеу көшірме құралы арқылы көшіріледі.

Кесте 33. Тиісті жүктеу опциялары бар қолдау көрсетілетін флэш жадылар

Қолдау көрсетілетін жүктеу жадылары

Nios V жүктеу әдістері

Қолданбаның орындалу уақытының орны

Жүктелетін көшірме

Тек MAX 10 құрылғы (OnChip Flash IP бар)

Nios V процессорлық қосымшасы On-Chip Flash-тен орындалады
Nios V процессорының қолданбасы On-Chip Flash-тен жедел жадқа жүктелетін көшірме көмегімен көшірілді

On-chip Flash (XIP) + OCRAM/ Сыртқы жедел жад (жазылатын деректер бөлімдері үшін)

alt_load() функциясы

OCRAM/ Сыртқы жедел жад

GSFI арқылы жүктеу құралын қайта пайдалану

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 55

4. Nios V процессорының конфигурациясы және жүктелу шешімдері 726952 | 2025.07.16

31-сурет.

Дизайн, конфигурация және жүктеу ағыны
Дизайн · Platform Designer көмегімен Nios V процессоры негізіндегі жобаңызды жасаңыз. · Жүйе дизайнында сыртқы ЖЖҚ немесе чиптік жедел жад бар екеніне көз жеткізіңіз.

FPGA конфигурациясы және компиляциясы
· Platform Designer және Quartus Prime бағдарламалық құралындағы On-chip Flash IP жүйесінде бірдей ішкі конфигурация режимін орнатыңыз. · Nios V процессорын қалпына келтіру агентін On-chip Flash параметріне орнатыңыз. · Қалаған UFM баптандыру әдісін таңдаңыз. · Platform Designer бағдарламасында дизайнды жасаңыз. · Жобаңызды Quartus Prime бағдарламалық құралында құрастырыңыз.

Пайдаланушы қолданбасы BSP жобасы · .sopcinfo негізінде Nios V HAL BSP процессорын жасаңыз file Platform Designer жасаған. · BSP редакторында Nios V процессорының BSP параметрлерін және сілтеме сценарийін өңдеңіз. · BSP жобасын жасау.
Қолданушы қолданбасы APP жобасы · Nios V процессорының қолданба кодын әзірлеу. · Nios V процессорлық қолданбасын құрастырыңыз және Nios V процессорының қосымшасын жасаңыз (.hex) file. · Intel FPGA On-Chip Flash IP жүйесінде жад мазмұнын инициализациялау опциясын белгілесеңіз, жобаңызды Quartus Prime бағдарламалық құралында қайта құрастырыңыз.

Бағдарламалау Files Түрлендіру, жүктеп алу және іске қосу · On-chip Flash .pof жасау file Бағдарламалауды түрлендіру арқылы FileQuartus Prime бағдарламалық құралындағы мүмкіндік.
· .pof бағдарламасын бағдарламалаңыз file MAX 10 құрылғыңызға. · Аппараттық құралды қуаттандыру.
4.5.1. MAX 10 FPGA чиптегі жарқыл сипаттамасы
MAX 10 FPGA құрылғыларында екі бөлікке бөлінген чиптегі жарқыл бар: · Конфигурациялық флэш жады (CFM) — аппараттық құрал конфигурациясының деректерін сақтайды.
MAX 10 FPGA. · User Flash Memory (UFM) — пайдаланушы деректерін немесе бағдарламалық құрал қолданбаларын сақтайды.
MAX 10 құрылғысының UFM архитектурасы жұмсақ және қатты IP мекенжайларының қосындысы болып табылады. UFM-ге тек Quartus Prime бағдарламалық құралындағы On-Chip Flash IP Core арқылы қол жеткізе аласыз.
On-chip Flash IP ядросы келесі мүмкіндіктерді қолдайды: · UFM және CFM (Platform Designer ішінде қосылған болса) секторларына оқу немесе жазу рұқсаттары
Avalon MM деректерін және басқару құл интерфейсін пайдалану. · Бетті өшіруді, секторды өшіруді және секторды жазуды қолдайды. · Түрлі EDA модельдеу құралдарын пайдалана отырып, UFM оқу/жазу рұқсаттары үшін модельдеу үлгісі.

Nios® V ендірілген процессорды жобалау анықтамалығы 56

Кері байланыс жіберу

4. Nios V процессорының конфигурациясы және жүктелу шешімдері 726952 | 2025.07.16

Кесте 34. MAX 10 FPGA құрылғыларындағы чиптегі жарқыл аймақтары

Flash аймақтары

Функционалдылық

Флэш жадын конфигурациялау (CFM0-2 секторлары)

FPGA конфигурациясы file сақтау

Пайдаланушы флэш жады (UFM0-1 секторлары)

Nios V процессорының қолданбасы және пайдаланушы деректері

MAX 10 FPGA құрылғылары бірнеше конфигурация режимдерін қолдайды және осы режимдердің кейбірі CFM1 және CFM2 қосымша UFM аймағы ретінде пайдалануға мүмкіндік береді. Келесі кесте MAX 10 FPGA конфигурациялау режимдеріне негізделген FPGA конфигурация кескіндерін сақтау орнын көрсетеді.

Кесте 35. FPGA конфигурация кескіндерін сақтау орны

Конфигурация режимі Қос сығылған кескіндер

CFM2 қысылған кескін 2

CFM1

CFM0 қысылған кескін 1

Бір сығылмаған кескін

Виртуалды UFM

Сығылмаған кескін

Жадты инициализациялау мүмкіндігі бар жалғыз қысылмаған кескін

Сығылмаған кескін (алдын ала инициализацияланған чиптегі жад мазмұнымен)

Жадты инициализациялауы бар жалғыз қысылған кескін Сығылған кескін (алдын ала инициализацияланған чиптегі жад мазмұнымен)

Бір сығылған кескін

Виртуалды UFM

Қысылған кескін

MAX 10 FPGA дискілеріндегі флэш-жадқа кіру үшін On-chip Flash IP өзегін пайдалану керек. On-chip Flash IP құрылғысын Quartus Prime бағдарламалық құралына қосуға болады. Nios V жұмсақ ядролы процессоры On-chip Flash IP-мен байланысу үшін Platform Designer өзара қосылымдарын пайдаланады.
Сурет 32. On-chip Flash IP және Nios V процессоры арасындағы байланыс

Ескерту:

Процессорға жазу және өшіру әрекеттерін басқаруға мүмкіндік беру үшін On-chip Flash csr портының Nios V процессорына data_manager қосылғанына көз жеткізіңіз.
On-chip Flash IP ядросы бес жарқыл секторына – UFM0, UFM1, CFM0, CFM1 және CFM2 қол жеткізуді қамтамасыз ете алады.
UFM және CFM секторлары туралы маңызды ақпарат.: · CFM секторлары конфигурация (биттік) деректерін (*.pof) сақтауға арналған.
· Пайдаланушы деректері UFM секторларында сақталуы мүмкін және Platform Designer құралында дұрыс параметрлер таңдалған болса, жасырылуы мүмкін.
· Кейбір құрылғыларда UFM1 секторы жоқ. Әрбір жеке MAX 10 FPGA құрылғысындағы қолжетімді секторлар үшін UFM және CFM секторының өлшемі кестеге жүгінуге болады.

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 57

4. Nios V процессорының конфигурациясы және жүктелу шешімдері 726952 | 2025.07.16

· Бір қысылмаған кескін конфигурациялау режимін таңдау арқылы CFM2 виртуалды UFM ретінде конфигурациялауға болады.
· Бір қысылмаған кескін конфигурациялау режимін таңдау арқылы CFM2 және CFM1 виртуалды UFM ретінде конфигурациялауға болады.
· Әрбір сектордың өлшемі таңдалған MAX 10 FPGA құрылғыларына байланысты өзгереді.

36-кесте.

UFM және CFM секторының өлшемі
Бұл кестеде UFM және CFM массивтерінің өлшемдері берілген.

Құрылғы

Әр сектордағы беттер

UFM1 UFM0 CFM2 CFM1 CFM0

Бет өлшемі (Кбит)

Ең көп пайдаланушы
Флэш жады өлшемі (Кбит) (3)

Жалпы конфигурация жады өлшемі (Кбит)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

OCRAM өлшемі (Кбит)
108 189 378 549 675 1260 1638

Қатысты ақпарат · MAX 10 FPGA конфигурациясының пайдаланушы нұсқаулығы · Altera MAX 10 пайдаланушы флэш жады пайдаланушы нұсқаулығы

4.5.2. Nios V процессорлық қолданбасы UFM ұсынған орнында орындалады

UFM шешімімен орындалатын орын микросхемадағы жадты шектеулі пайдалануды қажет ететін Nios V процессорлық қолданбалары үшін жарамды. alt_load() функциясы деректер бөлімдерін (.rodata, .rwdata немесе .exceptions) BSP параметрлері негізінде жүктеу жадынан жедел жадқа көшіретін шағын жүктеу көшірме құралы ретінде жұмыс істейді. Код бөлімі (.мәтін),
ол тек оқуға арналған бөлім MAX 10 чиптегі Flash жады аймағында қалады. Бұл орнату жедел жадты пайдалануды азайтады, бірақ кодты орындау өнімділігін шектеуі мүмкін, себебі флэш-жадқа кіру чиптегі ЖЖҚ-ға қарағанда баяуырақ.

Nios V процессорының қолданбасы UFM секторына бағдарламаланған. Nios V процессорының қалпына келтіру векторы жүйе бастапқы қалпына келтірілгеннен кейін UFM кодты орындау үшін UFM негізгі мекенжайын көрсетеді.

Қолданбаны жөндеу үшін бастапқы деңгейдегі жөндеу құралын пайдаланып жатсаңыз, жабдықтың тоқтау нүктесін пайдалануыңыз керек. Бұл UFM кездейсоқ жадқа кіруді қолдамайтындығына байланысты, бұл жұмсақ тоқтау нүктесін түзету үшін қажет.

Ескерту:

MAX 10 параметрінде орнында орындау кезінде UFM өшіру немесе жазу мүмкін емес. UFM өшіру немесе жазу қажет болса, көшіру құрылғысын жүктеу тәсіліне ауыстырыңыз.

(3) Сіз таңдаған конфигурация режиміне байланысты ең үлкен мүмкін мән.

Nios® V ендірілген процессорды жобалау анықтамалығы 58

Кері байланыс жіберу

4. Nios V процессорының конфигурациясы және жүктелу шешімдері 726952 | 2025.07.16

Сурет 33. UFM ұсынған Nios V процессорының XIP қолданбасы

Ең көбі 10 құрылғы

.POF
Nios V аппараттық құрал .SOF
Nios V бағдарламалық құралы .HEX

Quartus бағдарламашысы

On-chip Flash

CFM

Nios V аппараттық құралы

UFM

Nios V бағдарламалық құралы

Ішкі конфигурация

On-chip Flash IP

FPGA логикасы
Nios V процессоры

Чиптегі жедел жад

Сыртқы

Жедел Жадтау Құрылғысы

EMIF

4.5.2.1. Аппараттық дизайн ағыны
Келесі бөлімде On-Chip Flash-тен Nios V процессоры қолданбасы үшін жүктелетін жүйені құрудың қадамдық әдісі сипатталған. бұрынғыampТөменде MAX 10 құрылғысы арқылы құрастырылған.
IP құрамдас параметрлері
1. Quartus Prime және Platform Designer көмегімен Nios V процессорының жобасын жасаңыз. 2. Платформаға сыртқы жедел жад немесе чиптік жад (OCRAM) қосылғанын тексеріңіз
Конструкторлық жүйе.

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 59

4. Nios V процессорының конфигурациясы және жүктелу шешімдері 726952 | 2025.07.16
Сурет 34. МысалыampOnChip Flash (UFM) жүйесінен Nios V жүктеуге арналған платформа дизайнеріндегі IP қосылымдары

3. On-Chip Flash IP параметрінің өңдегішінде конфигурация режимін дизайн таңдауыңызға сәйкес төмендегілердің біріне орнатыңыз: · Бір қысылмаған кескін · Бір сығылмаған кескін · Жадты инициализациялауы бар жалғыз қысылмаған кескін · Жадты инициализациялау арқылы бір қысылған кескін
Қос қысылған кескіндер туралы қосымша ақпаратты MAX 10 FPGA конфигурациясының пайдаланушы нұсқаулығы – қашықтан жүйені жаңарту бөлімін қараңыз.

Ескерту:

On-chip Flash IP ішіндегі әрбір CFM аймақтарына Жасырын қатынасты тағайындау керек.

35-сурет. On-chip Flash параметр өңдегішінде конфигурация режимін таңдау

On-chip Flash IP параметрлері – UFM инициализациясы Өз қалауыңызға сәйкес келесі әдістердің бірін таңдауға болады:

Nios® V ендірілген процессорды жобалау анықтамалығы 60

Кері байланыс жіберу

4. Nios V процессорының конфигурациясы және жүктелу шешімдері 726952 | 2025.07.16

Ескерту:

Келесі ішкі тараулардағы қадамдар (Бағдарламалық қамтамасыз етуді жобалау ағыны және бағдарламалау) осы жерде жасаған таңдауыңызға байланысты.

· 1-әдіс: құрастыру кезінде UFM деректерін SOF-да инициализациялау
Quartus Prime компиляция кезінде SOF ішіндегі UFM баптандыру деректерін қамтиды. UFM деректерінде өзгерістер болса, SOF қайта құрастыру қажет.
1. Флэш мазмұнын инициализациялау және Әдепкі емес инициализацияны қосу құсбелгілерін қойыңыз file.

Сурет 36. Flash мазмұнын инициализациялаңыз және әдепкі емес инициализацияны қосыңыз File

2. Жасалған .hex жолын көрсетіңіз file (elf2hex пәрменінен) Пайдаланушы hex немесе mif жасаған file.
Сурет 37. .hex қосу File Жол

· 2-әдіс: POF құру кезінде UFM деректерін құрастырылған SOF-пен біріктіру
UFM деректері бағдарламалауды түрлендіру кезінде құрастырылған SOF-мен біріктіріледі fileс. UFM деректері өзгерсе де, SOF қайта құрастырудың қажеті жоқ. Әзірлеу кезінде SOF қайта құрастырудың қажеті жоқ files қолданбадағы өзгерістер үшін. Altera қолданбаларды әзірлеушілерге осы әдісті ұсынады.
1. Флэш мазмұнын инициализациялау.. құсбелгісін алып тастаңыз.
Сурет 38. Flash мазмұнын әдепкі емес инициализациямен инициализациялаңыз File

Nios V процессорының орнында орындау әдісі үшін агент параметрлерін қалпына келтіріңіз
1. Nios V процессорының параметр өңдегішінде Reset Agent параметрін On-Chip Flash күйіне орнатыңыз.
Cурет 39. Reset агенті бар Nios V процессорының параметр өңдегішінің параметрлері Чиптегі жарқылға орнатылған

2. Генерация диалогтық терезесі пайда болған кезде HDL жасау түймесін басыңыз. 3. Шығаруды көрсетіңіз file жасау опцияларын таңдап, Жасау түймесін басыңыз.

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 61

4. Nios V процессорының конфигурациясы және жүктелу шешімдері 726952 | 2025.07.16
Quartus Prime Software Settings 1. In the Quartus Prime software, click Assignments Device Device and Pin
Options Configuration. Set the Configuration mode according to the setting in On-Chip Flash IP. Figure 40. Configuration Mode Selection in Quartus Prime Software

2. Құрылғы мен түйреу параметрлері терезесінен шығу үшін OK түймесін басыңыз,
3. Құрылғы терезесінен шығу үшін OK түймесін басыңыз.
4. Click Processing Start Compilation to compile your project and generate the .sof file.

Ескерту:

Quartus Prime бағдарламалық құралы мен Platform Designer параметрінің өңдегішіндегі конфигурация режимінің параметрі басқа болса, Quartus Prime жобасы келесі қате туралы хабармен орындалмайды.

41-сурет.

Әр түрлі конфигурация режимін орнату қатесі үшін қате туралы хабар (14740): атомдағы конфигурациялау режимі “q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block жобасының параметріне сәйкес келмейді. Жоба параметріне сәйкестендіру үшін Qsys жүйесін жаңартыңыз және қайта жасаңыз.

Қатысты ақпарат MAX 10 FPGA конфигурациясының пайдаланушы нұсқаулығы

4.5.2.2. Бағдарламалық қамтамасыз етуді жобалау ағыны
Бұл бөлім Nios V процессорының бағдарламалық жасақтама жобасын жасау және құру үшін дизайн ағынын қамтамасыз етеді. Жетілдірілген құрастыру ағынын қамтамасыз ету үшін дизайн жобаңызда ұқсас каталогтар ағашын жасау ұсынылады. Келесі бағдарламалық жасақтаманы жобалау ағыны осы каталогтар ағашына негізделген.
Бағдарламалық жасақтама жобасының каталогтар тармағын жасау үшін мына қадамдарды орындаңыз: 1. Жобалық жоба қалтасында бағдарламалық құрал деп аталатын қалтаны жасаңыз. 2. Бағдарламалық құрал қалтасында hal_app және hal_bsp деп аталатын екі қалтаны жасаңыз.
Сурет 42. Бағдарламалық қамтамасыз ету жобасының анықтамалық тармағы

Nios® V ендірілген процессорды жобалау анықтамалығы 62

Кері байланыс жіберу

4. Nios V процессорының конфигурациясы және жүктелу шешімдері 726952 | 2025.07.16
Қолданбаның BSP жобасын жасау
BSP өңдегішін іске қосу үшін мына қадамдарды орындаңыз: 1. Nios V пәрмен қабығын енгізіңіз. 2. BSP өңдегішін niosv-bsp-editor пәрменімен шақырыңыз. 3. BSP өңдегішінде түймесін басыңыз File BSP жобасын бастау үшін жаңа BSP. 4. Келесі параметрлерді конфигурациялаңыз:
· SOPC ақпараты File атауы: SOPCINFO көрсетіңіз file (.sopcinfo). · CPU атауы: Nios V процессорын таңдаңыз. · Операциялық жүйе: Nios V процессорының операциялық жүйесін таңдаңыз. · Нұсқа: әдепкі ретінде қалдырыңыз. · BSP мақсатты каталогы: BSP жобасының каталог жолын таңдаңыз. Сен істе аласың
оны алдын ала орнатыңыз Әдепкі орындарды пайдалану мүмкіндігін қосу арқылы /software/hal_bsp. · BSP параметрлері File атау: BSP параметрлерінің атын теріңіз File. · Additional Tcl scripts: Provide a BSP Tcl script by enabling Enable Additional Tcl script. 5. Click OK.
Figure 43. Configure New BSP

Configuring the BSP Editor and Generating the BSP Project
You can define the processor’s exception vector either in On-Chip Memory (OCRAM) or On-Chip Flash based on your design preference. Setting the exception vector memory to OCRAM/External RAM is recommended to make the interrupt processing faster. 1. Go to Main Settings Advanced hal.linker. 2. If you select On-Chip Flash as exception vector,
a. Enable the following settings:

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 63

4. Nios V процессорының конфигурациясы және жүктелу шешімдері 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Figure 44. Advanced.hal.linker Settings

b. Click on the Linker Script tab in the BSP Editor. c. Set the .exceptions and .text regions in the Linker Section Name to
On-Chip Flash. d. Set the rest of the regions in the Linker Section Name list to the On-Chip
Memory (OCRAM) or external RAM.
Figure 45. Linker Region Settings (Exception Vector Memory: On-Chip Flash)

3. If you select OCRAM/External RAM as exception vector, a. Enable the following settings: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Figure 46. Linker Region Settings (Exception Vector Memory: OCRAM/External RAM)

b. Click on the Linker Script tab in the BSP Editor.
c. Set the.text regions in the Linker Section Name to On-Chip Flash.
d. Set the rest of the regions in the Linker Section Name list to the On-Chip Memory (OCRAM) or external RAM.

Nios® V ендірілген процессорды жобалау анықтамалығы 64

Кері байланыс жіберу

4. Nios V процессорының конфигурациясы және жүктелу шешімдері 726952 | 2025.07.16
Figure 47. Linker Region Settings (Exception Vector Memory: OCRAM)
4. Click Generate to generate the BSP project. Generating the User Application Project File 1. Navigate to the software/hal_app folder and create your application source
code. 2. Launch the Nios V Command Shell. 3. Execute the command below to generate the application CMakeLists.txt.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/<user application>
Building the User Application Project You can choose to build the user application project using Ashling RiscFree IDE for Altera FPGAs or through the command line interface (CLI). If you prefer using CLI, you can build the user application using the following command: cmake -G “Unix Makefiles” -B software/hal_app/build -S software/hal_app make -C software/hal_app/build
The application (.elf) file is created in software/hal_app/build folder. Generating the HEX File You must generate a .hex file from your application .elf file, so you can create a .pof file suitable for programming the devices. 1. Launch the Nios V Command Shell. 2. For Nios V processor application boot from On-Chip Flash, use the following
command line to convert the ELF to HEX for your application. This command creates the user application (onchip_flash.hex) file. elf2hex software/hal_app/build/<user_application>.elf -o onchip_flash.hex
-b <base address of On-Chip Flash UFM region> -w 8 -e <end address of On-Chip Flash UFM region> 3. Recompile the hardware design if you check Initialize memory content option in On-Chip Flash IP (Method 1). This is to include the software data (.HEX) in the SOF file.

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 65

4. Nios V процессорының конфигурациясы және жүктелу шешімдері 726952 | 2025.07.16
4.5.2.3. Programming 1. In Quartus Prime, click File Бағдарламалауды түрлендіру Files. 2. Under Output programming file, choose Programmer Object File (.pof) as Programming file type. 3. Set Mode to Internal Configuration.
Figure 48. Convert Programming File Параметрлер
4. Click Options/Boot info…, the MAX 10 Device Options window appears. 5. Based on the Initialize flash content settings in the On-chip Flash IP, perform
one of the following steps: · If Initialize flash content is checked (Method 1), the UFM initialization data
was included in the SOF duringQuartus Prime compilation. — Select Page_0 for UFM source: option. Click OK and proceed to the
next. Figure 49. Setting Page_0 for UFM Source if Initialize Flash Content is Checked

Nios® V ендірілген процессорды жобалау анықтамалығы 66

Кері байланыс жіберу

4. Nios V процессорының конфигурациясы және жүктелу шешімдері 726952 | 2025.07.16
· If Initialize flash content is not checked (Method 2), choose Load memory file for the UFM source option. Browse to the generated On-chip Flash HEX file (onchip_flash.hex) in the File path: and click OK. This step adds UFM data separately to the SOF file during the programming file түрлендіру.
Figure 50. Setting Load Memory File for UFM Source if Initialize Flash Content is Not Checked

6. In the Convert Programming File dialog box, at the Input files to convert section, click Add File… and point to the generated Quartus Prime .sof file.
Figure 51. Input Files to Convert in Convert Programming Files for Single Image Mode

7. Click Generate to create the .pof file. 8. Program the .pof file into your MAX 10 device. 9. Power cycle your hardware.

4.5.3. Nios V Processor Application Copied from UFM to RAM using Boot Copier

Altera recommends this solution for MAX 10 FPGA Nios V processor system designs where multiple iterations of application software development and high system performance are required. The boot copier is located within the UFM at an offset that is the same address as the reset vector. The Nios V application is located next to the boot copier.

For this boot option, the Nios V processor starts executing the boot copier upon system reset to copy the application from the UFM sector to the OCRAM or external RAM. Once copying is complete, the Nios V processor transfers the program control over to the application.

Ескерту:

The applied boot copier is the same as the Bootloader via GSFI.

Кері байланыс жіберу

Nios® V ендірілген процессорды жобалау анықтамалығы 67

4. Nios V процессорының конфигурациясы және жүктелу шешімдері 726952 | 2025.07.16

Figure 52. Nios V Application Copied from UFM to RAM using Boot Copier

Ең көбі 10 құрылғы

.POF
Nios V аппараттық құрал .SOF
Nios V бағдарламалық құралы .HEX
Bootloader .SREC

Quartus бағдарламашысы

Сыртқы жедел жад
Nios V бағдарламалық құралы

On-chip Flash

CFM

Nios V Hardwa

Құжаттар / Ресурстар

altera Nios V Embedded Processor [pdf] Пайдаланушы нұсқаулығы
Nios V, Nios V-m, Nios V-g, Nios V-c, Nios V Embedded Processor, Nios V, Embedded Processor, Processor

Анықтамалар

Пайдаланушы нұсқаулығы

altera Nios V Embedded Processor

Техникалық сипаттамалар

Nios V Processor Hardware System Design

Nios V Processor Software System Design

Nios V Processor Configuration and Booting Solutions

Құжаттар / Ресурстар

Анықтамалар

Пікір қалдырыңыз

Жауаптан бас тарту