دليل مستخدم المعالج المضمن altera Nios V

About the Nios® V Embedded Processor
1.1. Altera® FPGA والمعالجات المضمنةview
يمكن لأجهزة Altera FPGA تنفيذ منطق يعمل كمعالج دقيق كامل مع توفير العديد من الخيارات.
من الفروق المهمة بين المعالجات الدقيقة المنفصلة ولوحة Altera FPGA أن بنية لوحة Altera FPGA لا تحتوي على أي منطق عند تشغيلها. معالج Nios® V هو معالج ذو ملكية فكرية برمجية (IP) مبني على مواصفات RISC-V. قبل تشغيل أي برنامج على نظام يعمل بمعالج Nios V، يجب تهيئة جهاز Altera FPGA بتصميم عتادي يحتوي على معالج Nios V. يمكنك وضع معالج Nios V في أي مكان على لوحة Altera FPGA، حسب متطلبات التصميم.

لتمكين نظام Altera® FPGA IP المضمن الخاص بك من التصرف كنظام يعتمد على المعالج الدقيق المنفصل، يجب أن يتضمن نظامك ما يلي: · AJTAG واجهة لدعم تكوين Altera FPGA والأجهزة والبرامج
تصحيح الأخطاء · آلية تكوين Altera FPGA للتشغيل
إذا كان نظامك يتمتع بهذه الإمكانيات، يمكنك البدء في تحسين تصميمك من تصميم أجهزة مُختبر مُسبقًا مُحمّل على Altera FPGA. يتيح لك استخدام Altera FPGA أيضًا تعديل تصميمك بسرعة لمعالجة المشكلات أو إضافة وظائف جديدة. يمكنك اختبار تصميمات الأجهزة الجديدة هذه بسهولة عن طريق إعادة تهيئة Altera FPGA باستخدام J الخاص بنظامك.TAG واجهة.
يTAG تدعم الواجهة تطوير الأجهزة والبرامج. يمكنك تنفيذ المهام التالية باستخدام JTAG الواجهة: · تكوين Altera FPGA · تنزيل البرنامج وتصحيح أخطائه · التواصل مع Altera FPGA من خلال واجهة تشبه UART (JTAG يو آر تي
الطرفية) · تصحيح أخطاء الأجهزة (باستخدام محلل المنطق المضمن Signal Tap) · برمجة ذاكرة الفلاش
بعد تكوين Altera FPGA باستخدام تصميم يعتمد على معالج Nios V، يصبح تدفق تطوير البرنامج مشابهًا لتدفق تصميمات المتحكم الدقيق المنفصلة.

معلومات ذات صلة · AN 985: برنامج تعليمي لمعالج Nios V
دليل البدء السريع حول إنشاء نظام معالج Nios V بسيط وتشغيل تطبيق Hello World.
© شركة ألتيرا. ألتيرا، وشعارها، وشعار "a"، وعلاماتها الأخرى هي علامات تجارية لشركة ألتيرا. تحتفظ ألتيرا بالحق في إجراء تغييرات على أي منتجات أو خدمات في أي وقت دون إشعار مسبق. لا تتحمل ألتيرا أي مسؤولية أو التزام ناتج عن تطبيق أو استخدام أي معلومات أو منتجات أو خدمات موصوفة هنا، إلا ما تم الاتفاق عليه صراحةً وكتابةً من قِبل ألتيرا. يُنصح عملاء ألتيرا بالاطلاع على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات شراء أي منتجات أو خدمات. *قد تُعتبر الأسماء والعلامات التجارية الأخرى ملكًا للآخرين.

1. حول معالج Nios® V المدمج 726952 | 2025.07.16
· دليل مرجعي لمعالج Nios V يوفر معلومات حول معايير أداء معالج Nios V، وهندسة المعالج، ونموذج البرمجة، والتنفيذ الأساسي.
· دليل مستخدم IP للأجهزة الطرفية المضمنة · دليل مطور برامج معالج Nios V

يصف بيئة تطوير برمجيات معالج Nios V، والأدوات المتاحة، وعملية بناء البرمجيات لتشغيلها على معالج Nios V. · دليل مستخدم بيئة التطوير المتكاملة (IDE) Ashling* RiscFree* لأجهزة Altera FPGAs يصف بيئة التطوير المتكاملة (IDE) RiscFree* لأجهزة Altera FPGAs ومعالج Nios V الأساسي المستند إلى Arm*. · ملاحظات إصدار Altera FPGA IP لمعالج Nios V
1.2. دعم برامج Quartus® Prime
يختلف مسار بناء معالج Nios V بين برنامج Quartus® Prime Pro Edition وبرنامج Quartus Prime Standard Edition. راجع AN 980: دعم برنامج Quartus Prime لمعالج Nios V لمزيد من المعلومات حول الاختلافات.
معلومات ذات صلة AN 980: معالج Nios V Quartus Prime يدعم البرنامج
1.3. ترخيص معالج Nios V
لكل إصدار من معالج Nios V مفتاح ترخيص خاص به. بمجرد الحصول على مفتاح الترخيص، يمكنك استخدامه لجميع مشاريع معالج Nios V حتى تاريخ انتهاء صلاحيته. يمكنك الحصول على تراخيص IP لمعالج Nios V Altera FPGA مجانًا.
تتوفر قائمة مفاتيح ترخيص معالج Nios V في مركز ترخيص Altera FPGA ذاتي الخدمة. انقر على علامة التبويب "التسجيل للتقييم" أو "الترخيص المجاني"، ثم حدد الخيارات المناسبة لتقديم الطلب.
الشكل 1. مركز ترخيص الخدمة الذاتية لـ Altera FPGA

باستخدام مفاتيح الترخيص، يمكنك:
إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 7

1. حول معالج Nios® V المدمج 726952 | 2025.07.16
· نفّذ معالج Nios V ضمن نظامك. · حاكِ سلوك نظام معالج Nios V. · تحقق من وظائف التصميم، مثل الحجم والسرعة. · أنشئ برمجة الجهاز. fileس. · برمجة الجهاز والتحقق من التصميم في الأجهزة.
لا تحتاج إلى ترخيص لتطوير البرامج في Ashling* RiscFree* IDE لـ Altera FPGAs.
معلومات ذات صلة · مركز ترخيص الخدمة الذاتية Altera FPGA
لمزيد من المعلومات حول الحصول على مفاتيح ترخيص IP لـ Nios V Processor Altera FPGA. · تثبيت برنامج Altera FPGA والترخيص لمزيد من المعلومات حول ترخيص برنامج Altera FPGA وإعداد ترخيص ثابت وخادم ترخيص الشبكة.
1.4. تصميم النظام المضمن
يوضح الشكل التالي تدفق تصميم النظام المبسط القائم على معالج Nios V، بما في ذلك تطوير الأجهزة والبرامج.

دليل تصميم المعالج المضمن Nios® V 8

إرسال التعليقات

1. حول معالج Nios® V المدمج 726952 | 2025.07.16

الشكل 2.

تدفق تصميم نظام معالج Nios V
مفهوم النظام

تحليل متطلبات النظام

نيوس® V
نوى المعالج والمكونات القياسية

تعريف وإنشاء النظام في
منصة مصمم

تدفق الأجهزة: دمج وتجميع مشروع Intel Quartus Prime

تدفق البرمجيات: تطوير وبناء برنامج مقترح لنظام Nios V

تدفق الأجهزة: تنزيل تصميم FPGA
إلى لوحة الهدف

تدفق البرنامج: اختبار وتصحيح أخطاء برنامج معالج Nios V

هل البرنامج لا يتوافق مع المواصفات؟
نعم
هل يتوافق الجهاز مع المواصفات؟ نعم
اكتمل النظام

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 9

726952 | 2025.07.16 إرسال ملاحظاتك

2. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة

الشكل 3.

يوضح الرسم التخطيطي التالي تصميمًا نموذجيًا لأجهزة معالج Nios V. سير تصميم أجهزة نظام معالج Nios V

يبدأ

نوى Nios V والمكونات القياسية

استخدم Platform Designer لتصميم نظام قائم على Nios V
إنشاء تصميم مصمم المنصة

دمج نظام مصمم المنصة مع مشروع Intel Quartus Prime
تعيين مواقع الدبابيس ومتطلبات التوقيت وقيود التصميم الأخرى
تجميع الأجهزة للجهاز المستهدف في Intel Quartus Prime

جاهز للتحميل
٢.١. إنشاء تصميم نظام معالج Nios V باستخدام مصمم المنصة
يتضمن برنامج Quartus Prime أداة تكامل النظام Platform Designer التي تُبسّط مهمة تحديد ودمج نواة IP لمعالج Nios V وعناوين IP الأخرى في تصميم نظام Altera FPGA. يُنشئ Platform Designer تلقائيًا منطق ربط من الاتصال عالي المستوى المُحدد. تُلغي أتمتة الربط مهمة تحديد اتصالات HDL على مستوى النظام، والتي تستغرق وقتًا طويلاً.
© شركة ألتيرا. ألتيرا، وشعارها، وشعار "a"، وعلاماتها الأخرى هي علامات تجارية لشركة ألتيرا. تحتفظ ألتيرا بالحق في إجراء تغييرات على أي منتجات أو خدمات في أي وقت دون إشعار مسبق. لا تتحمل ألتيرا أي مسؤولية أو التزام ناتج عن تطبيق أو استخدام أي معلومات أو منتجات أو خدمات موصوفة هنا، إلا ما تم الاتفاق عليه صراحةً وكتابةً من قِبل ألتيرا. يُنصح عملاء ألتيرا بالاطلاع على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات شراء أي منتجات أو خدمات. *قد تُعتبر الأسماء والعلامات التجارية الأخرى ملكًا للآخرين.

2. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة
726952 | 2025.07.16

بعد تحليل متطلبات عتاد النظام، استخدم Quartus Prime لتحديد نواة معالج Nios V والذاكرة والمكونات الأخرى التي يحتاجها نظامك. يُنشئ مُصمم المنصة تلقائيًا منطق الربط لدمج المكونات في نظام العتاد.

٢.١.١. إنشاء معالج Nios V باستخدام Altera FPGA IP

You can instantiate any of the processor IP cores in Platform Designer IP Catalog Processors and Peripherals Embedded Processors.

يدعم نواة IP لكل معالج خيارات تكوين مختلفة بناءً على بنيته الفريدة. يمكنك تحديد هذه التكوينات لتناسب احتياجات تصميمك بشكل أفضل.

الجدول 1.

خيارات التكوين عبر المتغيرات الأساسية

خيارات التكوين

معالج Nios V/c

معالج Nios V/m

طلب إعادة تعيين استخدام التصحيح

—

الفخاخ والاستثناءات والمقاطعات

هندسة وحدة المعالجة المركزية

إي سي سي

مخابئ، المناطق الطرفية وTCMs

—

تعليمات مخصصة

—

خطوة متزامنة

—

معالج Nios V/g

٢.١.١.١. إنشاء مُتحكم Nios V/c Compact Microcontroller Altera FPGA IP الشكل ٤. مُتحكم Nios V/c Compact Microcontroller Altera FPGA IP

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 11

2. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة
726952 | 2025.07.16

2.1.1.1.1. علامة تبويب بنية وحدة المعالجة المركزية

الجدول 2.

علامة تبويب هندسة وحدة المعالجة المركزية

ميزة

وصف

تفعيل واجهة أفالون®: تفعيل واجهة أفالون لإدارة التعليمات والبيانات. في حال تعطيلها، يستخدم النظام واجهة AXI4-Lite.

قيمة المسؤولية الاجتماعية للشركات

· خيار IP غير صالح. · لا تستخدم قيمة CSR mhartid في معالج Nios V/c.

٢.١.١.١.٢. استخدم علامة تبويب "إعادة تعيين الطلب"

الجدول 3.

استخدام معلمة علامة تبويب طلب إعادة التعيين

استخدم علامة تبويب طلب إعادة التعيين

وصف

إضافة واجهة طلب إعادة التعيين

· قم بتمكين هذا الخيار لعرض منافذ إعادة الضبط المحلية حيث يمكن لجهاز التحكم المحلي استخدامها لتشغيل معالج Nios V لإعادة الضبط دون التأثير على المكونات الأخرى في نظام معالج Nios V.
· تتكون واجهة إعادة الضبط من إشارة إعادة تعيين إدخال وإشارة إقرار إخراج.
· يمكنك طلب إعادة تعيين نواة معالج Nios V من خلال تأكيد إشارة resetreq.
يجب أن تبقى إشارة طلب إعادة الضبط مُفعّلة حتى يُصدر المعالج إشارة الإقرار. قد يؤدي عدم استمرار تأكيد الإشارة إلى دخول المعالج في حالة غير حتمية.
· يستجيب معالج Nios V لتأكيد نجاح إعادة الضبط من خلال تأكيد إشارة الإقرار.
· بعد إعادة تعيين المعالج بنجاح، يمكن أن يحدث تأكيد إشارة الإقرار عدة مرات بشكل دوري حتى يتم إلغاء تأكيد إشارة طلب إعادة التعيين.

2.1.1.1.3. علامة تبويب "الفخاخ والاستثناءات والمقاطعات"

الجدول 4.

معلمات علامة التبويب "الفخاخ والاستثناءات والمقاطعات"

الفخاخ والاستثناءات والمقاطعات

وصف

إعادة تعيين الوكيل

إعادة تعيين الإزاحة

· يحدد إزاحة متجه إعادة الضبط بالنسبة إلى عنوان قاعدة وكيل إعادة الضبط المختار. · يوفر مصمم النظام الأساسي تلقائيًا قيمة افتراضية لإزاحة إعادة الضبط.

ملحوظة:

يوفر مصمم المنصة خيارًا مطلقًا يسمح لك بتحديد عنوان مطلق في إزاحة إعادة الضبط. استخدم هذا الخيار عندما تكون الذاكرة التي تخزن متجه إعادة الضبط خارج نظام المعالج وأنظمته الفرعية.

دليل تصميم المعالج المضمن Nios® V 12

إرسال التعليقات

2. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة
726952 | 2025.07.16

2.1.1.1.4. علامة تبويب ECC

الجدول 5.

علامة التبويب ECC

إي سي سي

تمكين اكتشاف الأخطاء والإبلاغ عن الحالة

وصف
· قم بتمكين هذا الخيار لتطبيق ميزة ECC على كتل ذاكرة الوصول العشوائي الداخلية لمعالج Nios V. · تكتشف ميزات ECC أخطاء تصل إلى 2 بت وتتفاعل بناءً على السلوك التالي:
إذا كان الخطأ قابلاً للتصحيح بت واحد، يستمر المعالج في العمل بعد تصحيح الخطأ في خط أنابيب المعالج. مع ذلك، لا ينعكس التصحيح في ذاكرة المصدر.
— إذا كان الخطأ غير قابل للتصحيح، يستمر المعالج في العمل دون تصحيحه في خط أنابيب المعالج وذاكرة المصدر، مما قد يتسبب في دخول المعالج في حالة غير حتمية.

٢.١.١.٢. إنشاء مُتحكم Nios V/m من Altera FPGA IP الشكل ٥. مُتحكم Nios V/m من Altera FPGA IP

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 13

2. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة
726952 | 2025.07.16

2.1.1.2.1. علامة تبويب التصحيح

الجدول 6.

معلمات علامة التبويب التصحيح

علامة التبويب تصحيح الأخطاء

وصف

تمكين التصحيح
تمكين إعادة التعيين من وحدة التصحيح

· قم بتمكين هذا الخيار لإضافة JTAG وحدة اتصال الهدف بمعالج Nios V. · JTAG تتيح وحدة الاتصال المستهدفة الاتصال بمعالج Nios V من خلال
JTAG دبابيس واجهة FPGA. · يوفر الاتصال الإمكانيات الأساسية التالية:
— بدء تشغيل معالج Nios V وإيقافه — فحص السجلات والذاكرة وتحريرها. — تنزيل تطبيق Nios V .elf file إلى ذاكرة المعالج في وقت التشغيل عبر
niosv-download. — تصحيح أخطاء التطبيق الذي يعمل على معالج Nios V · توصيل منفذ dm_agent بتعليمات المعالج وناقل البيانات. تأكد من تطابق عنوان القاعدة بين الناقلين.
· قم بتمكين هذا الخيار لعرض المنافذ dbg_reset_out وndm_reset_in. · JTAG يؤدي الأمر debugger أو niosv-download -r إلى تشغيل dbg_reset_out، والذي
يسمح لمعالج Nios V بإعادة ضبط الأجهزة الطرفية للنظام المتصلة بهذا المنفذ. · يجب توصيل واجهة dbg_reset_out بـ ndm_reset_in بدلاً من إعادة الضبط
واجهة لإعادة ضبط نواة المعالج ووحدة المؤقت. يجب عدم توصيل واجهة dbg_reset_out بواجهة إعادة الضبط لتجنب السلوك غير المحدد.

٢.١.١.١.٢. استخدم علامة تبويب "إعادة تعيين الطلب"

الجدول 7.

استخدام معلمة علامة تبويب طلب إعادة التعيين

استخدم علامة تبويب طلب إعادة التعيين

وصف

إضافة واجهة طلب إعادة التعيين

· قم بتمكين هذا الخيار لعرض منافذ إعادة الضبط المحلية حيث يمكن لجهاز التحكم المحلي استخدامها لتشغيل معالج Nios V لإعادة الضبط دون التأثير على المكونات الأخرى في نظام معالج Nios V.
· تتكون واجهة إعادة الضبط من إشارة إعادة تعيين إدخال وإشارة إقرار إخراج.
· يمكنك طلب إعادة تعيين نواة معالج Nios V من خلال تأكيد إشارة resetreq.
يجب أن تبقى إشارة طلب إعادة الضبط مُفعّلة حتى يُصدر المعالج إشارة الإقرار. قد يؤدي عدم استمرار تأكيد الإشارة إلى دخول المعالج في حالة غير حتمية.
· لا يؤثر تأكيد إشارة resetreq في وضع التصحيح على حالة المعالج.
· يستجيب معالج Nios V لتأكيد نجاح إعادة الضبط من خلال تأكيد إشارة الإقرار.
· بعد إعادة تعيين المعالج بنجاح، يمكن أن يحدث تأكيد إشارة الإقرار عدة مرات بشكل دوري حتى يتم إلغاء تأكيد إشارة طلب إعادة التعيين.

2.1.1.2.3. علامة تبويب "الفخاخ والاستثناءات والمقاطعات"

الجدول 8.

علامة التبويب "الفخاخ والاستثناءات والمقاطعات"

وصف

إعادة تعيين الوكيل

إعادة تعيين وضع مقاطعة الإزاحة

· يحدد إزاحة متجه إعادة الضبط بالنسبة إلى عنوان قاعدة وكيل إعادة الضبط المختار. · يوفر مصمم النظام الأساسي تلقائيًا قيمة افتراضية لإزاحة إعادة الضبط.
حدد نوع وحدة تحكم المقاطعة، سواءً كانت مباشرة أو موجهة. ملاحظة: معالج Nios V/m غير الأنبوبي لا يدعم المقاطعات الموجهة.
لذلك، تجنب استخدام وضع المقاطعة المتجهة عندما يكون المعالج في الوضع غير المتصل.

دليل تصميم المعالج المضمن Nios® V 14

إرسال التعليقات

2. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة
726952 | 2025.07.16

ملحوظة:

2.1.1.2.4. بنية وحدة المعالجة المركزية

الجدول 9.

معلمات علامة تبويب هندسة وحدة المعالجة المركزية

هندسة وحدة المعالجة المركزية

وصف

تمكين خطوط الأنابيب في وحدة المعالجة المركزية

· قم بتمكين هذا الخيار لإنشاء معالج Nios V/m عبر خط الأنابيب. — IPC أعلى على حساب مساحة منطقية أعلى وتردد Fmax أقل.
· قم بتعطيل هذا الخيار لإنشاء معالج Nios V/m غير متصل. — يتمتع بأداء أساسي مماثل لمعالج Nios V/c. — يدعم إمكانية التصحيح والمقاطعة — مساحة منطقية أقل وتردد Fmax أعلى على حساب IPC أقل.

تمكين واجهة أفالون

يُفعّل واجهة أفالون لإدارة التعليمات والبيانات. في حال تعطيلها، يستخدم النظام واجهة AXI4-Lite.

قيمة المسؤولية الاجتماعية للشركات

قيمة سجل معرف القلب (mhartid) هي 0 افتراضيًا. عيّن قيمة بين 0 و4094. متوافق مع واجهة برمجة تطبيقات Altera FPGA Avalon Mutex Core HAL.

معلومات ذات صلة دليل مستخدم IP المحيطي المضمن – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. علامة تبويب ECC
الجدول 10. علامة التبويب ECC
تمكين اكتشاف الأخطاء وإعداد تقارير الحالة بواسطة ECC

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 15

2. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة
726952 | 2025.07.16
٢.١.١.٣. إنشاء معالج Nios V/g متعدد الأغراض Altera FPGA IP
الشكل 6. معالج الأغراض العامة Nios V/g Altera FPGA IP - الجزء 1

الشكل 7.

معالج Nios V/g للأغراض العامة Altera FPGA IP – الجزء 2 (إيقاف تشغيل وحدة التحكم في المقاطعة على مستوى النواة)

دليل تصميم المعالج المضمن Nios® V 16

إرسال التعليقات

2. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة
726952 | 2025.07.16

الشكل 8.

معالج Nios V/g للأغراض العامة Altera FPGA IP – الجزء الثاني (تشغيل وحدة تحكم المقاطعة على مستوى النواة)

الشكل 9. معالج الأغراض العامة Nios V/g Altera FPGA IP - الجزء 3

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 17

2. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة
726952 | 2025.07.16
الشكل 10. معالج الأغراض العامة Nios V/g Altera FPGA IP - الجزء 4

2.1.1.3.1. بنية وحدة المعالجة المركزية

الجدول 11. معلمات بنية وحدة المعالجة المركزية

علامة تبويب هندسة وحدة المعالجة المركزية تمكين وحدة النقطة العائمة

الوصف قم بتمكين هذا الخيار لإضافة وحدة النقطة العائمة (امتداد "F") في نواة المعالج.

تمكين التنبؤ بالفرع

تمكين التنبؤ بالفرع الثابت (الرجوع إلى الخلف وعدم الرجوع إلى الأمام) لتعليمات الفرع.

قيمة المسؤولية الاجتماعية للشركات

قيمة سجل معرف القلب (mhartid) هي 0 افتراضيًا. عيّن قيمة بين 0 و4094. متوافق مع واجهة برمجة تطبيقات Altera FPGA Avalon Mutex Core HAL.

تعطيل تعليمات FSQRT وFDIV لـ FPU

· إزالة عمليات الجذر التربيعي للنقطة العائمة (FSQRT) وقسمة النقطة العائمة (FDIV) في FPU.
· تطبيق محاكاة البرمجيات على كلا التعليمات أثناء وقت التشغيل.

معلومات ذات صلة دليل مستخدم IP المحيطي المضمن – Intel FPGA Avalon® Mutex Core

دليل تصميم المعالج المضمن Nios® V 18

إرسال التعليقات

2. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة
726952 | 2025.07.16

2.1.1.3.2. علامة تبويب التصحيح

الجدول 12. معلمات علامة التبويب "تصحيح الأخطاء"

علامة التبويب تصحيح الأخطاء

وصف

تمكين التصحيح
تمكين إعادة التعيين من وحدة التصحيح

2.1.1.3.3. جدول 13. جدول XNUMX. جدول XNUMX.
المعلمات تمكين فترة مهلة زمنية افتراضية لقفل الخطوة تمكين واجهة إعادة الضبط الموسعة

الوصف · تفعيل نظام Lockstep ثنائي النواة. · القيمة الافتراضية لمهلة انتهاء الصلاحية القابلة للبرمجة عند الخروج من إعادة الضبط (بين ٠ و٢٥٥). · تفعيل واجهة إعادة الضبط الموسعة الاختيارية للتحكم الموسع في إعادة الضبط. · عند تعطيلها، يُنفّذ fRSmartComp التحكم الأساسي في إعادة الضبط.

٢.١.١.١.٢. استخدم علامة تبويب "إعادة تعيين الطلب"

الجدول 14. استخدام معلمة علامة تبويب طلب إعادة التعيين

استخدم علامة تبويب طلب إعادة التعيين

وصف

إضافة واجهة طلب إعادة التعيين

· قم بتمكين هذا الخيار لعرض منافذ إعادة الضبط المحلية حيث يمكن لجهاز التحكم المحلي استخدامها لتشغيل معالج Nios V لإعادة الضبط دون التأثير على المكونات الأخرى في نظام معالج Nios V.
· تتكون واجهة إعادة الضبط من إشارة إعادة تعيين إدخال وإشارة إقرار إخراج.
· يمكنك طلب إعادة تعيين نواة معالج Nios V من خلال تأكيد إشارة resetreq.
يجب أن تبقى إشارة طلب إعادة الضبط مُفعّلة حتى يُصدر المعالج إشارة الإقرار. قد يؤدي عدم استمرار تأكيد الإشارة إلى دخول المعالج في حالة غير حتمية.
· لا يؤثر تأكيد إشارة resetreq في وضع التصحيح على حالة المعالج.
· يستجيب معالج Nios V لتأكيد نجاح إعادة الضبط من خلال تأكيد إشارة الإقرار.
· بعد إعادة تعيين المعالج بنجاح، يمكن أن يحدث تأكيد إشارة الإقرار عدة مرات بشكل دوري حتى يتم إلغاء تأكيد إشارة طلب إعادة التعيين.

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 19

2. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة
726952 | 2025.07.16

2.1.1.3.5. علامة تبويب "الفخاخ والاستثناءات والمقاطعات"

الجدول 15.

علامة التبويب "الفخاخ والاستثناءات والمقاطعات" عند إيقاف تشغيل وحدة التحكم في مقاطعة المستوى الأساسي

علامة التبويب "الفخاخ والاستثناءات والمقاطعات"
إعادة تعيين الوكيل

وصف
· الذاكرة التي تستضيف متجه إعادة الضبط (عنوان إعادة ضبط معالج Nios V) حيث يوجد رمز إعادة الضبط.
· يمكنك تحديد أي وحدة ذاكرة متصلة بجهاز معالجة التعليمات الرئيسي Nios V والمدعوم من خلال تدفق تمهيد معالج Nios V كعامل إعادة تعيين.

إعادة تعيين الإزاحة

تمكين وحدة التحكم في المقاطعة على مستوى النواة (CLIC)

· تمكين CLIC لدعم المقاطعات الاستباقية وحالة تشغيل المقاطعة القابلة للتكوين.
· عند تمكين هذا الخيار، يمكنك تكوين عدد مقاطعات النظام الأساسي، وتعيين شروط التشغيل، وتعيين بعض المقاطعات كمقاطعات استباقية.

سجل الظل في وضع المقاطعة Files

قم بتحديد أنواع المقاطعات كمباشرة أو متجهة، وقم بتمكين سجل الظل لتقليل تبديل السياق عند المقاطعة.

الجدول 16.

الفخاخ والاستثناءات والمقاطعات عند تشغيل وحدة التحكم في مقاطعة المستوى الأساسي

الفخاخ والاستثناءات والمقاطعات

الأوصاف

إعادة تعيين الوكيل
إعادة تعيين الإزاحة
تمكين وحدة التحكم في المقاطعة على مستوى النواة (CLIC)

· الذاكرة التي تستضيف متجه إعادة الضبط (عنوان إعادة ضبط معالج Nios V) حيث يوجد رمز إعادة الضبط.
· يمكنك تحديد أي وحدة ذاكرة متصلة بجهاز معالجة التعليمات الرئيسي Nios V والمدعوم من خلال تدفق تمهيد معالج Nios V كعامل إعادة تعيين.
· يحدد إزاحة متجه إعادة الضبط بالنسبة إلى عنوان قاعدة وكيل إعادة الضبط المختار. · يوفر مصمم النظام الأساسي تلقائيًا قيمة افتراضية لإزاحة إعادة الضبط.
· تفعيل CLIC لدعم المقاطعات الاستباقية وشروط تشغيل المقاطعة القابلة للتخصيص. · عند تفعيله، يمكنك ضبط عدد مقاطعات المنصة، وتعيين شروط التشغيل،
وتعيين بعض المقاطعات باعتبارها وقائية.

وضع المقاطعة

· حدد أنواع المقاطعات كمقاطعة مباشرة أو متجهة أو CLIC.

سجل الظل Files

· تمكين سجل الظل لتقليل تبديل السياق عند المقاطعة.
· يقدم نهجين:
— عدد مستويات مقاطعة CLIC
— عدد مستويات مقاطعة CLIC – 1: هذا الخيار مفيد عندما تريد عدد السجلات file نسخ لتناسب عددًا محددًا من كتل M20K أو M9K.
· تمكين معالج Nios V من استخدام سجل الظل files التي تقلل من تكلفة تبديل السياق عند المقاطعة.
لمزيد من المعلومات حول سجل الظل fileس، راجع دليل معالج Nios V المرجعي.

عدد مصادر مقاطعة المنصة

· يحدد عدد مقاطعات المنصة بين 16 إلى 2048.
ملاحظة: يدعم CLIC ما يصل إلى 2064 مدخلاً للمقاطعة، وأول 16 مدخلاً للمقاطعة متصلة أيضًا بوحدة التحكم الأساسية للمقاطعة.

محاذاة جدول متجه CLIC

يتم تحديده تلقائيًا بناءً على عدد مصادر مقاطعة النظام الأساسي. إذا استخدمت محاذاة أقل من القيمة الموصى بها، فسيزيد CLIC من المنطق
التعقيد عن طريق إضافة مُجمع إضافي لإجراء حسابات المتجهات. · إذا استخدمت محاذاة أقل من القيمة الموصى بها، فسيؤدي ذلك إلى زيادة
التعقيد المنطقي في CLIC.
تابع…

دليل تصميم المعالج المضمن Nios® V 20

إرسال التعليقات

2. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة
726952 | 2025.07.16

الفخاخ والاستثناءات والمقاطعات
عدد مستويات المقاطعة
عدد أولويات المقاطعة لكل مستوى
قطبية المقاطعة القابلة للتكوين تدعم المقاطعات التي يتم تشغيلها من الحافة

الأوصاف
يُحدد عدد مستويات المقاطعة، مع إضافة مستوى 0 لشيفرة التطبيق. يُمكن لمقاطعات المستوى الأعلى مقاطعة (استباق) مُعالج مُشغل لمقاطعة ذات مستوى أقل.
مع وجود مستويات مقاطعة غير صفرية كخيارات وحيدة للمقاطعات، يكون كود التطبيق دائمًا عند أدنى مستوى وهو 0. ملاحظة: يتم تكوين مستوى المقاطعة وأولويتها وقت التشغيل في سجل واحد ذي 8 بتات. إذا كان عدد مستويات المقاطعة 256، فلا يمكن تكوين أولوية المقاطعة وقت التشغيل. وإلا، فإن الحد الأقصى لعدد الأولويات القابلة للتكوين هو 256 / (عدد مستويات المقاطعة - 1).
يُحدد عدد أولويات المقاطعة، والذي يستخدمه مُتحكم CLIC لتحديد ترتيب استدعاء معالجات المقاطعة غير المُسبقة. ملاحظة: يجب أن يكون تسلسل القيم الثنائية لمستوى المقاطعة المُحدد وأولوية المقاطعة المُحددة أقل من 8 بتات.
· يسمح لك بتكوين قطبية المقاطعة أثناء وقت التشغيل. · القطبية الافتراضية هي القطبية الموجبة.
· يسمح لك بتكوين حالة تشغيل المقاطعة أثناء وقت التشغيل، أي التشغيل عالي المستوى أو التشغيل ذو الحافة الإيجابية (عندما تكون قطبية المقاطعة موجبة في قطبية المقاطعة القابلة للتكوين).
· حالة التشغيل الافتراضية هي المقاطعة التي يتم تشغيلها على مستوى.

ملحوظة:

معلومات ذات صلة بدليل مرجعي لمعالج Nios® V

2.1.1.3.6. علامة تبويب "تكوينات الذاكرة"

الجدول 17. معلمات علامة تبويب تكوين الذاكرة

فئة

علامة تبويب تكوين الذاكرة

وصف

مخابئ

حجم ذاكرة التخزين المؤقت للبيانات

· يحدد حجم ذاكرة التخزين المؤقت للبيانات. · الأحجام المسموحة تتراوح من ٠ كيلوبايت إلى ١٦ كيلوبايت. · أوقف تشغيل ذاكرة التخزين المؤقت للبيانات عندما يكون الحجم ٠ كيلوبايت.

حجم ذاكرة التخزين المؤقت للتعليمات

· يُحدد حجم ذاكرة التخزين المؤقت للتعليمات. · الأحجام المسموحة تتراوح بين ٠ كيلوبايت و١٦ كيلوبايت. · أوقف تشغيل ذاكرة التخزين المؤقت للتعليمات عندما يكون حجمها ٠ كيلوبايت.

المنطقة الطرفية أ و ب

مقاس

· يحدد حجم المنطقة الطرفية.
الأحجام المسموح بها تتراوح من ٦٤ كيلوبايت إلى ٢ جيجابايت، أو لا شيء. يؤدي اختيار "لا شيء" إلى تعطيل المنطقة الطرفية.

العنوان الأساسي

· يحدد عنوان القاعدة للمنطقة الطرفية بعد تحديد الحجم.
· جميع العناوين الموجودة في المنطقة الطرفية تنتج وصولات بيانات غير قابلة للتخزين المؤقت.
· يجب أن يتوافق عنوان قاعدة المنطقة الطرفية مع حجم المنطقة الطرفية.

ذكريات مترابطة

مقاس

· يحدد حجم الذاكرة المقترنة بإحكام. — الأحجام الصالحة تتراوح من 0 ميجابايت إلى 512 ميجابايت.

تهيئة عنوان القاعدة File

· يحدد عنوان قاعدة الذاكرة المقترنة بإحكام. · يحدد التهيئة file للذاكرة المرتبطة بشكل وثيق.

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 21

2. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة
726952 | 2025.07.16

ملحوظة:

في نظام معالج Nios V مع تفعيل ذاكرة التخزين المؤقت، يجب وضع الأجهزة الطرفية للنظام ضمن منطقة طرفية. يمكنك استخدام مناطق الأجهزة الطرفية لتحديد معاملة غير قابلة للتخزين المؤقت للأجهزة الطرفية مثل UART وPIO وDMA وغيرها.

2.1.1.3.7. علامة تبويب ECC

الجدول 18. علامة التبويب ECC
تمكين اكتشاف الأخطاء وإعداد تقارير الحالة بواسطة ECC
تمكين تصحيح البت الواحد

وصف
· قم بتمكين هذا الخيار لتطبيق ميزة ECC على كتل ذاكرة الوصول العشوائي الداخلية لمعالج Nios V. · تكتشف ميزات ECC أخطاء تصل إلى 2 بت وتتفاعل بناءً على السلوك التالي:
إذا كان الخطأ أحادي البت قابلاً للتصحيح، وتم تعطيل تفعيل تصحيح أحادي البت، فسيستمر المعالج في العمل بعد تصحيح الخطأ في خط أنابيب المعالج. مع ذلك، لا ينعكس التصحيح في ذاكرة المصدر.
— إذا كان الخطأ عبارة عن خطأ بت واحد قابل للتصحيح وتم تشغيل تمكين تصحيح البت الواحد، يستمر المعالج في العمل بعد تصحيح الخطأ في خط أنابيب المعالج وذاكرة المصدر.
- إذا كان الخطأ غير قابل للتصحيح، يقوم المعالج بإيقاف تشغيله.
تمكين تصحيح البت الواحد على كتل الذاكرة المضمنة في النواة.

2.1.1.3.8. علامة تبويب التعليمات المخصصة

ملحوظة:

هذه علامة التبويب متاحة فقط لمعالج Nios V/g الأساسي.

جدول واجهة الأجهزة للتعليمات المخصصة لنظام Nios V
جدول ماكرو لبرنامج التعليمات المخصصة Nios V

وصف
· يستخدم معالج Nios V هذا الجدول لتحديد واجهات إدارة التعليمات المخصصة له.
· يتم ترميز واجهات مدير التعليمات المخصصة بشكل فريد بواسطة رمز التشغيل (CUSTOM0-3) و3 بتات من funct7[6:4].
· يمكنك تعريف ما يصل إلى 32 واجهة إدارة تعليمات مخصصة فردية.
يستخدم معالج Nios V هذا الجدول لتحديد ترميزات برامج التعليمات المخصصة لواجهات مدير التعليمات المخصصة المحددة.
· بالنسبة لكل ترميز برمجي لتعليمات مخصصة محددة، يجب أن يرتبط رمز التشغيل (CUSTOM0-3) و3 بتات من ترميز funct7[6:4] بترميز واجهة مدير تعليمات مخصصة محدد في جدول واجهة الأجهزة للتعليمات المخصصة.
· يمكنك استخدام funct7[6:4]، وfunct7[3:0]، وfunct3[2:0] لتحديد ترميز إضافي لتعليمات مخصصة معينة، أو تحديدها على أنها Xs ليتم تمريرها كحجج تعليمات إضافية.
يوفر معالج Nios V ترميزات برمجية مخصصة محددة على هيئة وحدات ماكرو C تم إنشاؤها في system.h، ويتبع تنسيق تعليمات RISC-V من النوع R.
· يمكن استخدام الاختصارات لتحديد أسماء مخصصة لـ: — وحدات الماكرو C المولدة في system.h.
— اختصارات تصحيح أخطاء GDB المولدة في custom_instruction_debug.xml.

معلومات ذات صلة
AN 977: تعليمات مخصصة لمعالج Nios V للحصول على مزيد من المعلومات حول التعليمات المخصصة التي تسمح لك بتخصيص معالج Nios® V لتلبية احتياجات تطبيق معين.

دليل تصميم المعالج المضمن Nios® V 22

إرسال التعليقات

٢. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦
2.1.2. تعريف تصميم مكونات النظام
استخدم مُصمم المنصة لتحديد خصائص الأجهزة لنظام معالج Nios V وإضافة المكونات المطلوبة. يوضح الرسم التخطيطي التالي تصميمًا أساسيًا لنظام معالج Nios V بالمكونات التالية: · نواة معالج Nios V · ذاكرة مدمجة · JTAG UART · مؤقت الفاصل الزمني (اختياري) (1)
عند إضافة ذاكرة جديدة على الشريحة إلى نظام مصمم المنصة، قم بمزامنة معلومات النظام لإظهار مكونات الذاكرة المضافة في إعادة الضبط. بدلاً من ذلك، يمكنك تفعيل المزامنة التلقائية في مصمم المنصة لإظهار أحدث تغييرات المكونات تلقائيًا.
الشكل 11. مثالampربط معالج Nios V بالأجهزة الطرفية الأخرى في Platform Designer

(1) لديك خيار استخدام ميزات مؤقت Nios V الداخلي لاستبدال مؤقت الفاصل الزمني الخارجي في مصمم النظام الأساسي.

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 23

2. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة
726952 | 2025.07.16
يجب عليك أيضًا تحديد دبابيس التشغيل لتصديرها كوصلة في نظام Platform Designer. على سبيل المثالampفي الواقع، يتم تعريف قائمة دبابيس التشغيل المناسبة لنظام FPGA على النحو التالي ولكن ليس على سبيل الحصر:
· ساعة
· إعادة ضبط
· إشارات الإدخال/الإخراج
٢.١.٣. تحديد عناوين القاعدة وأولويات طلبات المقاطعة
لتحديد كيفية تفاعل المكونات المضافة في التصميم لتشكيل نظام، تحتاج إلى تعيين عناوين أساسية لكل مكون وكيل وتعيين أولويات طلب المقاطعة (IRQ) لـ JTAG UART ومؤقت الفواصل الزمنية. يوفر مصمم المنصة أمر "تعيين عناوين أساسية" الذي يُعيّن تلقائيًا عناوين أساسية مناسبة لجميع مكونات النظام. مع ذلك، يمكنك تعديل عناوين الأساسية حسب احتياجاتك.
وفيما يلي بعض الإرشادات لتعيين عناوين القاعدة:
يحتوي نواة معالج Nios V على نطاق عنوان 32 بت. للوصول إلى مكونات العميل، يجب أن يتراوح عنوانها الأساسي بين 0x00000000 و0xFFFFFFFF.
تستخدم برامج Nios V ثوابت رمزية للإشارة إلى العناوين. ليس عليك اختيار قيم عناوين سهلة التذكر.
قيم العناوين التي تُميّز المكونات بفارق بت واحد فقط تُنتج أجهزة أكثر كفاءة. ليس من الضروري ضغط جميع العناوين الأساسية في أصغر نطاق عناوين ممكن، لأن الضغط قد يُنتج أجهزة أقل كفاءة.
لا يحاول مصمم المنصة محاذاة مكونات الذاكرة المنفصلة في نطاق ذاكرة متجاور. على سبيل المثالampإذا كنت تريد معالجة مكونات ذاكرة متعددة على الشريحة كنطاق ذاكرة متجاور واحد، فيجب عليك تعيين عناوين أساسية بشكل صريح.
يوفر مصمم المنصة أيضًا أمر أتمتة - تعيين أرقام المقاطعة - يربط إشارات طلب المقاطعة (IRQ) لإنتاج نتائج أجهزة صحيحة. مع ذلك، يتطلب تعيين طلبات المقاطعة بفعالية فهمًا لسلوك استجابة النظام بشكل عام. لا يستطيع مصمم المنصة التخمين بدقة بشأن أفضل تعيين لطلب المقاطعة.
أدنى قيمة لطلب المقاطعة (IRQ) لها أعلى أولوية. في نظام مثالي، توصي Altera بأن يكون لمكون المؤقت أعلى أولوية لطلب المقاطعة، أي أدنى قيمة، للحفاظ على دقة دقات ساعة النظام.
في بعض الحالات، قد تقوم بتعيين أولوية أعلى للأجهزة الطرفية في الوقت الفعلي (مثل وحدات التحكم في الفيديو)، والتي تتطلب معدل مقاطعة أعلى من مكونات المؤقت.
معلومات ذات صلة
دليل مستخدم Quartus Prime Pro Edition: مزيد من المعلومات حول إنشاء نظام باستخدام Platform Designer.

دليل تصميم المعالج المضمن Nios® V 24

إرسال التعليقات

٢. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦
2.2. دمج نظام مصمم المنصة في مشروع Quartus Prime
بعد إنشاء تصميم نظام Nios V في Platform Designer، نفّذ المهام التالية لدمج وحدة نظام Nios V في مشروع تصميم Quartus Prime FPGA. · إنشاء مثيل لوحدة نظام Nios V في مشروع Quartus Prime · توصيل إشارات وحدة نظام Nios V بإشارات أخرى في منطق FPGA · تعيين مواقع الدبابيس المادية · تقييد تصميم FPGA
٢.٢.١. إنشاء وحدة نظام معالج Nios V في مشروع Quartus Prime
يُنشئ مُصمم المنصة كيان تصميم وحدة نظام يُمكنك إنشاؤه في Quartus Prime. تعتمد كيفية إنشاء وحدة النظام على طريقة إدخال التصميم لمشروع Quartus Prime ككل. على سبيل المثال،ampإذا كنت تستخدم Verilog HDL لإدخال التصميم، فأنشئ وحدة النظام المستندة إلى Verilog. أما إذا كنت تفضل استخدام مخطط الكتل لإدخال التصميم، فأنشئ رمز وحدة النظام .bdf. file.
2.2.2. توصيل الإشارات وتحديد مواقع الدبابيس المادية
لتوصيل تصميم Altera FPGA بتصميمك على مستوى اللوحة، قم بتنفيذ المهام التالية: · تحديد المستوى الأعلى file لتصميمك وإشاراتك للاتصال بجهاز Altera الخارجي
دبابيس جهاز FPGA. · تعرف على الدبابيس التي يجب توصيلها من خلال دليل المستخدم الخاص بتصميم مستوى اللوحة أو
المخططات. · قم بتعيين الإشارات في التصميم ذي المستوى الأعلى للمنافذ الموجودة على جهاز Altera FPGA الخاص بك باستخدام الدبوس
أدوات الواجب.
يمكن أن يكون نظام مصمم المنصة الخاص بك تصميمًا عالي المستوى. ومع ذلك، يمكن لـ Altera FPGA أيضًا تضمين منطق إضافي بناءً على احتياجاتك، مما يُقدم تصميمًا عالي المستوى مخصصًا. file. المستوى الأعلى file يقوم بربط إشارات وحدة نظام معالج Nios V بمنطق تصميم Altera FPGA الآخر.
معلومات ذات صلة دليل مستخدم Quartus Prime Pro Edition: قيود التصميم
2.2.3. تقييد تصميم Altera FPGA
يتضمن التصميم السليم لنظام Altera FPGA قيودًا تصميمية لضمان استيفاء التصميم لمتطلبات إغلاق التوقيت وقيود المنطق الأخرى. يجب عليك تحديد تصميم Altera FPGA لتلبية هذه المتطلبات بشكل صريح باستخدام الأدوات المتوفرة في برنامج Quartus Prime أو موفري EDA من جهات خارجية. يستخدم برنامج Quartus Prime القيود المُقدمة خلال مرحلة التجميع للحصول على أفضل نتائج للتنسيب.

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 25

2. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة
726952 | 2025.07.16
معلومات ذات صلة · دليل مستخدم Quartus Prime Pro Edition: قيود التصميم · شركاء EDA التابعون لجهات خارجية · دليل مستخدم Quartus Prime Pro Edition: محلل التوقيت
2.3. تصميم نظام ذاكرة معالج Nios V
يصف هذا القسم أفضل الممارسات لاختيار وحدات الذاكرة في نظام Platform Designer المضمن مع معالج Nios V، وتحقيق الأداء الأمثل. تلعب وحدات الذاكرة دورًا حاسمًا في تحسين الأداء العام للنظام المضمن. تخزن ذاكرة النظام المضمنة تعليمات البرنامج والبيانات.
2.3.1. الذاكرة المتطايرة
من أهم مميزات أنواع الذاكرة هو قابليتها للتطاير. فالذاكرة المتطايرة تحتفظ بمحتوياتها فقط أثناء تزويد وحدة الذاكرة بالطاقة. وبمجرد فصل الطاقة، تفقد الذاكرة محتوياتها.
Exampأنواع الذاكرة المتقلبة هي ذاكرة الوصول العشوائي (RAM)، وذاكرة التخزين المؤقت (Cache)، والسجلات. هذه أنواع ذاكرة سريعة تُحسّن أداء التشغيل. توصي Altera بتحميل وتنفيذ تعليمات معالج Nios V في ذاكرة الوصول العشوائي (RAM)، وربط نواة Nios V IP مع عنوان IP للذاكرة على الشريحة أو عنوان IP لواجهة الذاكرة الخارجية للحصول على أفضل أداء.
لتحسين الأداء، يمكنك التخلص من مكونات إضافية لتكييف مصمم المنصة عن طريق مطابقة نوع أو عرض واجهة إدارة بيانات معالج Nios V مع ذاكرة الوصول العشوائي (RAM) للإقلاع. على سبيل المثالampيمكنك تكوين On-Chip Memory II باستخدام واجهة AXI-32 ذات 4 بت، والتي تتوافق مع واجهة مدير البيانات Nios V.
معلومات ذات صلة · مركز دعم IP لواجهات الذاكرة الخارجية · ذاكرة على الشريحة (RAM أو ROM) Altera FPGA IP · ذاكرة على الشريحة II (RAM أو ROM) Altera FPGA IP · تطبيق معالج Nios V تنفيذ في مكانه من OCRAM في الصفحة 54
2.3.1.1. تكوين ذاكرة الوصول العشوائي (RAM) أو ذاكرة القراءة فقط (ROM) على الشريحة
يمكنك تكوين عناوين IP لذاكرة Altera FPGA على الشريحة كذاكرة RAM أو ذاكرة ROM. · توفر ذاكرة RAM إمكانية القراءة والكتابة، وهي ذات طبيعة متقلبة. إذا كنت
عند تشغيل معالج Nios V من ذاكرة الوصول العشوائي المدمجة، يجب التأكد من حفظ محتوى التمهيد وعدم تلفه في حال إعادة ضبطه أثناء التشغيل. · عند تشغيل معالج Nios V من ذاكرة القراءة فقط (ROM)، لا يمكن لأي خلل برمجي فيه استبدال محتوى ذاكرة الوصول العشوائي المدمجة. وبالتالي، يُقلل ذلك من خطر تلف برنامج التمهيد.
معلومات ذات صلة · ذاكرة على الشريحة (RAM أو ROM) Altera FPGA IP · ذاكرة على الشريحة II (RAM أو ROM) Altera FPGA IP · تنفيذ تطبيق معالج Nios V في مكانه من OCRAM في الصفحة 54

دليل تصميم المعالج المضمن Nios® V 26

إرسال التعليقات

٢. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦
2.3.1.2. ذاكرات التخزين المؤقت
تُستخدم الذواكر المدمجة عادةً لتنفيذ وظيفة ذاكرة التخزين المؤقت نظرًا لانخفاض زمن وصولها. يستخدم معالج Nios V ذاكرة مدمجة لتخزين التعليمات والبيانات. عادةً ما لا تُشكّل سعة ذاكرة مدمجة مشكلةً لذاكرة التخزين المؤقت نظرًا لصغر حجمها.
تُستخدم ذاكرة التخزين المؤقت عادةً في ظل الظروف التالية:
· تقع الذاكرة العادية خارج الشريحة وتتمتع بوقت وصول أطول من الذاكرة الموجودة داخل الشريحة.
· يمكن أن تتناسب أقسام الأداء الحرجة في كود البرنامج مع ذاكرة التخزين المؤقت للتعليمات، مما يؤدي إلى تحسين أداء النظام.
· يمكن أن يتناسب القسم الأكثر استخدامًا والأهم من البيانات مع ذاكرة التخزين المؤقت للبيانات، مما يؤدي إلى تحسين أداء النظام.
يؤدي تمكين ذاكرة التخزين المؤقت في معالج Nios V إلى إنشاء تسلسل هرمي للذاكرة، مما يقلل من وقت الوصول إلى الذاكرة.
2.3.1.2.1. المنطقة المحيطية
يجب عدم تخزين أي عناوين IP للأجهزة الطرفية المضمنة، مثل UART وI2C وSPI، مؤقتًا. يُنصح بشدة باستخدام ذاكرة التخزين المؤقت للذواكر الخارجية التي تتأثر بطول وقت الوصول، بينما قد تُستبعد الذواكر الداخلية على الشريحة نظرًا لقصر وقت وصولها. يجب عدم تخزين أي عناوين IP للأجهزة الطرفية المضمنة، مثل UART وI2C وSPI، مؤقتًا، باستثناء الذواكر. هذا مهم لأن ذاكرة التخزين المؤقت للمعالج لا تلتقط الأحداث من الأجهزة الخارجية، مثل أجهزة الوكيل التي تُحدّث عناوين IP البرمجية، وبالتالي لا يستقبلها المعالج. نتيجةً لذلك، قد تمر هذه الأحداث دون أن تُلاحظ حتى تُفرغ ذاكرة التخزين المؤقت، مما قد يؤدي إلى سلوك غير مقصود في نظامك. باختصار، المنطقة المُخصصة للذاكرة لعناوين IP للأجهزة الطرفية المضمنة غير قابلة للتخزين المؤقت، ويجب أن تكون موجودة ضمن المناطق الطرفية للمعالج.
لتعيين منطقة محيطية، اتبع الخطوات التالية:
1. افتح خريطة عنوان النظام في مصمم النظام الأساسي.
2. انتقل إلى خريطة العناوين لمدير التعليمات ومدير البيانات الخاصين بالمعالج.
3. حدد الأجهزة الطرفية والذاكرة الموجودة في نظامك.
الشكل 12. مثالampخريطة عنوان le

ملاحظة: تشير الأسهم الزرقاء إلى الذكريات. 4. تجميع الأجهزة الطرفية:
أ. الذاكرة قابلة للتخزين المؤقت ب. الأجهزة الطرفية غير قابلة للتخزين المؤقت

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 27

2. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة
726952 | 2025.07.16

الجدول 19. المنطقة القابلة للتخزين المؤقت وغير القابلة للتخزين المؤقت

تابع

خريطة العنوان

حالة

المنطقة الطرفية

مقاس

العنوان الأساسي

ملف user_application_mem.s1

0x0 ~ 0x3ffff

قابلة للتخزين المؤقت

غير متاح

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

غير قابلة للتخزين المؤقت

65536 بايت غير متوفر

0x40000 لا يوجد

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

قابلة للتخزين المؤقت غير قابلة للتخزين المؤقت غير قابلة للتخزين المؤقت

144 بايت (الحد الأدنى للحجم هو 65536 بايت)

0×54000

sysid_qsys_0.control_slave

0 × 54080 ~ 0 × 54087

غير قابلة للتخزين المؤقت

uart.avalon_jtag_عبد

0x54088 ~ 0x5408f

غير قابلة للتخزين المؤقت

5. قم بمحاذاة المناطق الطرفية مع أحجامها المحددة:
· على سبيل المثالampإذا كان الحجم ٦٥٥٣٦ بايتًا، فهو يُعادل ٠x١٠٠٠٠ بايت. لذلك، يجب أن يكون عنوان القاعدة المسموح به مضاعفًا لـ ٠x١٠٠٠٠.
يستخدم CPU.dm_agent عنوانًا أساسيًا هو 0x40000، وهو مضاعف لـ 0x10000. ونتيجةً لذلك، تُلبي المنطقة الطرفية A، بحجم 65536 بايت وعنوانها الأساسي هو 0x40000، المتطلبات.
العنوان الأساسي لمجموعة المناطق غير القابلة للتخزين المؤقت عند 0x54000 ليس مضاعفًا للرقم 0x10000. يجب إعادة تعيينها إلى 0x60000 أو مضاعف آخر للرقم 0x10000. وبالتالي، فإن المنطقة الطرفية B، بحجم 65536 بايت وعنوانها الأساسي 0x60000، تُلبي المعايير.

الجدول 20. المنطقة القابلة للتخزين المؤقت وغير القابلة للتخزين المؤقت مع إعادة التعيين

تابع

خريطة العنوان

حالة

المنطقة الطرفية

مقاس

العنوان الأساسي

ملف user_application_mem.s1

0x0 ~ 0x3ffff

قابلة للتخزين المؤقت

غير متاح

وكيل cpu.dm

0x40000 ~ 0x4ffff

65536 بايت غير قابلة للتخزين المؤقت

0×40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

قابلة للتخزين المؤقت

غير متاح

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

قابلة للتخزين المؤقت غير قابلة للتخزين المؤقت غير قابلة للتخزين المؤقت غير قابلة للتخزين المؤقت

144 بايت (الحد الأدنى للحجم هو 65536 بايت)

0×60000

uart.avalon_jtag_عبد

0x60088 ~ 0x6008f

غير قابلة للتخزين المؤقت

2.3.1.3. الذاكرة المقترنة بإحكام
تُطبّق الذاكرات المُقترنة بإحكام (TCMs) باستخدام ذاكرة مُدمجة على الشريحة، نظرًا لانخفاض زمن وصولها، مما يجعلها مُلائمة تمامًا لهذه المهمة. تُعدّ الذاكرات المُقترنة بإحكام (TCMs) ذاكرات مُعيّنة في مساحة العناوين النموذجية، ولكنها تمتلك واجهة مُخصصة للمعالج الدقيق، وتتمتع بخصائص الأداء العالي وانخفاض زمن الوصول المُميزة لذاكرة التخزين المؤقت. كما تُوفر TCM واجهة تابعة للمُضيف الخارجي. يتمتع المعالج والمُضيف الخارجي بنفس مستوى الأذونات للتعامل مع TCM.

دليل تصميم المعالج المضمن Nios® V 28

إرسال التعليقات

2. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة
726952 | 2025.07.16

ملحوظة:

عند توصيل منفذ TCM الفرعي بجهاز مضيف خارجي، قد يظهر عنوان أساسي مختلف عن العنوان الأساسي المُخصص في نواة المعالج. توصي Altera بمحاذاة كلا العنوانين إلى نفس القيمة.

2.3.1.4. واجهة الذاكرة الخارجية (EMIF)
تعمل واجهة الذاكرة الخارجية (EMIF) بشكل مشابه لذاكرة الوصول العشوائي الساكنة (SRAM)، إلا أنها ديناميكية وتتطلب تحديثًا دوريًا للحفاظ على محتواها. خلايا الذاكرة الديناميكية في EMIF أصغر بكثير من خلايا الذاكرة الساكنة في SRAM، مما ينتج عنه أجهزة ذاكرة ذات سعة أكبر وتكلفة أقل.
بالإضافة إلى متطلبات التحديث، يتطلب EMIF متطلبات واجهة محددة، والتي غالبًا ما تتطلب أجهزة تحكم متخصصة. بخلاف ذاكرة الوصول العشوائي الساكنة (SRAM)، التي تحتوي على مجموعة ثابتة من أسطر العناوين، يُنظم EMIF مساحة ذاكرته في بنوك وصفوف وأعمدة. يُسبب التبديل بين هذه البنوك والصفوف بعض العبء، لذا يجب ترتيب عمليات الوصول إلى الذاكرة بعناية لاستخدام EMIF بكفاءة. كما يُضاعف EMIF عناوين الصفوف والأعمدة عبر أسطر العناوين نفسها، مما يُقلل عدد الدبابيس المطلوبة لحجم EMIF مُحدد.
تفرض الإصدارات ذات السرعة الأعلى من EMIF، مثل DDR، وDDR2، وDDR3، وDDR4، وDDR5، متطلبات صارمة لسلامة الإشارة يجب على مصممي PCB مراعاتها.
تُعدّ أجهزة EMIF من أكثر أنواع ذاكرة الوصول العشوائي (RAM) فعالية من حيث التكلفة والسعة، مما يجعلها خيارًا شائعًا. يُعدّ بروتوكول EMIF IP أحد المكونات الرئيسية لواجهة EMIF، حيث يُدير المهام المتعلقة بتعدد العناوين، والتحديث، والتبديل بين الصفوف والبنوك. يسمح هذا التصميم لبقية النظام بالوصول إلى EMIF دون الحاجة إلى فهم بنيته الداخلية.

معلومات ذات صلة بمركز دعم واجهات الذاكرة الخارجية IP

2.3.1.4.1. عنوان IP لموسع النطاق
يتيح مُوسِّع نطاق العنوان (Address Span Extender Altera FPGA IP) لواجهات المضيف المُخصَّصة للذاكرة الوصول إلى خريطة عناوين أكبر أو أصغر من عرض إشارات عناوينها. يُقسِّم مُوسِّع نطاق العنوان (Address Span Extender IP) المساحة القابلة للعنونة إلى عدة نوافذ منفصلة، بحيث يتمكن المضيف من الوصول إلى الجزء المناسب من الذاكرة من خلالها.
لا يقيد مُوسِّع نطاق العنوان عرضَي المضيف والوكيل بتكوين 32 بت و64 بت. يمكنك استخدام مُوسِّع نطاق العنوان مع نوافذ عناوين تتراوح بين 1 و64 بت.

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 29

2. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة
726952 | 2025.07.16

الشكل 13. مُوسِّع نطاق العنوان Altera FPGA IP
عنوان كلمة الوكيل

موسع نطاق العنوان

جدول الخرائط
منفذ التحكم أ

…

سجل التحكم 0 سجل التحكم Z-1

عنوان المضيف الموسع H

معلومات ذات صلة
دليل مستخدم Quartus® Prime Pro Edition: مصمم المنصة راجع موضوع Address Span Extender Intel® FPGA IP للحصول على مزيد من المعلومات.

٢.٣.١.٤.٢. استخدام مُوسِّع نطاق العنوان IP مع معالج Nios V
يستطيع معالج Nios V ذو 32 بت معالجة ما يصل إلى 4 جيجابايت من نطاق العناوين. إذا احتوى EMIF على ذاكرة تزيد عن 4 جيجابايت، فإنه يتجاوز الحد الأقصى لنطاق العناوين المدعوم، مما يجعل نظام Platform Designer خاطئًا. يتطلب حل هذه المشكلة استخدام عنوان IP لتوسيع نطاق العناوين عن طريق تقسيم مساحة عنوان EMIF واحدة إلى عدة نوافذ أصغر.
توصي Altera بمراعاة المعايير التالية.

الجدول 21. معلمات موسع نطاق العنوان

المعلمة

الإعدادات الموصى بها

عرض مسار البيانات
عرض عنوان البايت الرئيسي الموسع

اختر 32 بت، وهو ما يتوافق مع معالج 32 بت. يعتمد ذلك على حجم ذاكرة EMIF.

عرض عنوان الكلمة التابعة عرض عدد الانفجارات

اختر ٢ غيغابايت أو أقل. مساحة العنوان المتبقية لمعالج Nios V محجوزة لعناوين IP مدمجة أخرى.
ابدأ بـ1 ثم قم بزيادة هذه القيمة تدريجيًا لتحسين الأداء.

عدد النوافذ الفرعية

اختر نافذة فرعية واحدة إذا كنت تربط EMIF بمعالج Nios V كذاكرة للتعليمات والبيانات، أو كليهما. التبديل بين عدة نوافذ فرعية أثناء تشغيل معالج Nios V من EMIF أمرٌ خطير.

تمكين منفذ التحكم التابع

قم بتعطيل منفذ التحكم الثانوي إذا كنت تقوم بتوصيل EMIF بمعالج Nios V كذاكرة تعليمات و/أو بيانات. نفس الأمر ينطبق على عدد النوافذ الفرعية.

الحد الأقصى للقراءات المعلقة

ابدأ بـ1 ثم قم بزيادة هذه القيمة تدريجيًا لتحسين الأداء.

دليل تصميم المعالج المضمن Nios® V 30

إرسال التعليقات

٢. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦
الشكل 14. ربط التعليمات ومدير البيانات بموسع نطاق العنوان

الشكل 15. تعيين العنوان

لاحظ أن مُوسِّع نطاق العنوان يمكنه الوصول إلى كامل مساحة ذاكرة EMIF البالغة 8 جيجابايت. ومع ذلك، من خلال مُوسِّع نطاق العنوان، لا يمكن لمعالج Nios V الوصول إلا إلى أول 1 جيجابايت من مساحة ذاكرة EMIF.

الشكل 16. مخطط كتلي مبسط

نظام مصمم المنصة

المتبقي 3 جيجا بايت

عنوان معالج Nios V

span هو للتضمين

NNioios sVV PProrocecsesosor r
M

عناوين IP ناعمة في نفس النظام.
نافذة بحجم 1 جيجا بايت

نطاق العنوان

الممدد

فقط أول 1 جيجابايت

تم توصيل ذاكرة EMIF بجهاز Nios V

EMIF

المعالج.

8 جيجا بايت
S

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 31

2. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة
726952 | 2025.07.16
2.3.1.4.3. تعريف جهاز ذاكرة رابط مُوسِّع نطاق العنوان 1. حدّد مُوسِّع نطاق العنوان (EMIF) كمتجه إعادة الضبط. كبديل، يمكنك تعيين متجه إعادة ضبط معالج Nios V إلى ذاكرات أخرى، مثل ذاكرة OCRAM أو وحدات ذاكرة الفلاش.
الشكل 17. خيارات متعددة كمتجه إعادة تعيين
مع ذلك، لا يستطيع محرر حزمة دعم اللوحة (BSP) تسجيل مُوسِّع نطاق العنوان (EMIF) تلقائيًا كذاكرة صالحة. بناءً على اختيارك، سترى حالتين مختلفتين كما هو موضح في الأشكال التالية. الشكل 18. خطأ BSP عند تعريف مُوسِّع نطاق العنوان (EMIF) كمتجه إعادة تعيين.

دليل تصميم المعالج المضمن Nios® V 32

إرسال التعليقات

٢. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦
الشكل 19. فقدان EMIF عند تعريف ذكريات أخرى كمتجه إعادة تعيين

2. يجب عليك إضافة Address Span Extender (EMIF) يدويًا باستخدام إضافة جهاز ذاكرة وإضافة منطقة ذاكرة الرابط وإضافة تعيينات قسم الرابط في علامة التبويب BSP Linker Script.
3. اتبع الخطوات التالية:
أ. حدد نطاق عنوان موسع نطاق العنوان باستخدام خريطة الذاكرة (المثال السابق)ampيستخدم الملف الموجود في الشكل التالي نطاق Address Span Extender من 0x0 إلى 0x3fff_ffff).
الشكل 20. خريطة الذاكرة

ب. انقر على "إضافة جهاز ذاكرة"، ثم املأ الحقول بناءً على المعلومات الواردة في خريطة ذاكرة تصميمك: 4. اسم الجهاز: emif_ddr0. ملاحظة: تأكد من نسخ الاسم نفسه من خريطة الذاكرة. 0. العنوان الأساسي: 0x40000000. XNUMX. الحجم: XNUMXxXNUMX
ج. انقر فوق "إضافة" لإضافة منطقة ذاكرة رابط جديدة:

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 33

2. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة
726952 | 2025.07.16

الجدول 22. إضافة منطقة ذاكرة الرابط

خطوات

إعادة تعيين المتجه

emif_ddr4

ذكريات أخرى

أضف منطقة ذاكرة رابط جديدة باسم "إعادة الضبط". أضف منطقة ذاكرة رابط جديدة لـ

· اسم المنطقة: إعادة تعيين

emif_ddr4.

· حجم المنطقة: 0x20

· اسم المنطقة: emif_ddr4

· جهاز الذاكرة: emif_ddr4

· حجم المنطقة: 0x40000000

· إزاحة الذاكرة: 0x0

· جهاز الذاكرة: emif_ddr4

· إزاحة الذاكرة: 0x0

أضف منطقة ذاكرة رابط جديدة لـ

المتبقي emif_ddr4.

· اسم المنطقة: emif_ddr4

· حجم المنطقة: 0x3fffffe0

· جهاز الذاكرة: emif_ddr4

· إزاحة الذاكرة: 0x20

الشكل 21. منطقة الرابط عند تعريف موسع نطاق العنوان (EMIF) كمتجه إعادة تعيين

الشكل 22. منطقة الرابط عند تعريف ذكريات أخرى كمتجه إعادة تعيين
د. بمجرد إضافة emif_ddr4 إلى BSP، يمكنك تحديده لأي قسم رابط.
الشكل 23. تمت إضافة مُوسِّع نطاق العنوان (EMIF) بنجاح

هـ. تجاهل التحذير بشأن عدم ظهور جهاز الذاكرة emif_ddr4 في تصميم SOPC.
و. انتقل إلى إنشاء BSP.
معلومات ذات صلة مقدمة لطرق تمهيد معالج Nios V على الصفحة 51

دليل تصميم المعالج المضمن Nios® V 34

إرسال التعليقات

٢. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦
2.3.2. الذاكرة غير المتطايرة
تحتفظ الذاكرة غير المتطايرة بمحتوياتها عند انقطاع الطاقة، مما يجعلها خيارًا جيدًا لتخزين المعلومات التي يجب على النظام استرجاعها بعد دورة تشغيل النظام. عادةً ما تخزن الذاكرة غير المتطايرة رمز تشغيل المعالج، وإعدادات التطبيقات الدائمة، وبيانات تكوين Altera FPGA. على الرغم من أن الذاكرة غير المتطايرة تتمتع بميزةtagنظرًا لانخفاض معدل حفظ البيانات عند فصل الطاقة، فهي أبطأ بكثير من الذاكرة المتطايرة، وغالبًا ما تتطلب إجراءات كتابة ومسح أكثر تعقيدًا. كما أن الذاكرة غير المتطايرة عادةً ما تضمن إمكانية مسحها لعدد محدد من المرات فقط، وبعد ذلك قد تتعطل.
Exampتشمل أنواع الذاكرة غير المتطايرة جميع أنواع ذاكرة الفلاش، وذاكرة EPROM، وذاكرة EEPROM. توصي Altera بتخزين تدفقات بتات Altera FPGA وصور برامج Nios V في ذاكرة غير متطايرة، واستخدام ذاكرة الفلاش التسلسلية كجهاز إقلاع لمعالجات Nios V.
معلومات ذات صلة
· دليل مستخدم واجهة الفلاش التسلسلية العامة Altera FPGA IP
· دليل مستخدم عميل البريد الإلكتروني Altera FPGA IP · دليل مستخدم ذاكرة الفلاش MAX® 10: ذاكرة الفلاش المدمجة Altera FPGA IP Core
2.4. أفضل ممارسات ضبط الوقت وإعادة الضبط
من المهم فهم كيفية تفاعل نطاق ساعة معالج Nios V ونطاق إعادة الضبط مع جميع الأجهزة الطرفية المتصلة به. يبدأ نظام معالج Nios V البسيط بنطاق ساعة واحد، وقد يصبح الأمر معقدًا مع نظام متعدد النطاقات عند تعارض نطاق ساعة سريع مع نطاق ساعة بطيء. عليك ملاحظة وفهم كيفية تسلسل هذه النطاقات المختلفة بعد إعادة الضبط، والتأكد من عدم وجود أي مشاكل خفية.
للحصول على أفضل النتائج، توصي Altera بوضع معالج Nios V وذاكرة الإقلاع في نطاق الساعة نفسه. لا تُلغِ عملية إعادة الضبط لمعالج Nios V في نطاق ساعة سريع عند إقلاعه من ذاكرة تقع في نطاق ساعة بطيء جدًا، مما قد يُسبب خطأً في جلب التعليمات. قد تحتاج إلى بعض التسلسل اليدوي الذي يتجاوز ما يُوفره Platform Designer افتراضيًا، وخطط لطوبولوجيا إصدار إعادة الضبط وفقًا لحالة استخدامك. إذا كنت ترغب في إعادة ضبط نظامك بعد تشغيله لفترة، فطبّق نفس الاعتبارات على تسلسل إعادة ضبط النظام ومتطلبات التهيئة بعد إعادة الضبط.
2.4.1. النظام JTAG ساعة
يُعد تحديد قيود الساعة في كل نظام معالج Nios V عاملاً أساسياً في تصميم النظام، وهو ضروري لضمان صحة الأداء وثباته. يُجري مُحلل توقيت Quartus Prime تحليلاً ثابتاً للتوقيت للتحقق من أداء توقيت جميع العمليات المنطقية في تصميمك باستخدام منهجية قياسية في هذا المجال للقيود والتحليل وإعداد التقارير.
Example 1. ساعة أساسية 100 ميجا هرتز مع دورة عمل 50/50 و 16 ميجا هرتز JTAG ساعة
#************************************************************ # إنشاء ساعة 100 ميجا هرتز #**************************************************************** create_clock -name {clk} -period 10 [get_ports {clk}] #************************ إنشاء J 16 ميجا هرتزTAG ساعة #************************

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 35

2. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] معلومات ذات صلة كتاب طبخ محلل توقيت Quartus Prime
2.4.2. إعادة تعيين واجهة الطلب
يتضمن معالج Nios V خاصية طلب إعادة تعيين اختيارية. تتكون هذه الخاصية من إشارتي reset_req وreset_req_ack.
لتفعيل طلب إعادة الضبط في مصمم النظام الأساسي: ١. شغّل محرر معلمات IP لمعالج Nios V. ٢. في إعداد "استخدام طلب إعادة الضبط"، شغّل "إضافة واجهة طلب إعادة الضبط".
خيار.
الشكل 24. تمكين طلب إعادة تعيين معالج Nios V
تعمل إشارة reset_req كمقاطعة. عند تأكيدها، فإنك تطلب إعادة الضبط إلى النواة. تنتظر النواة أي معاملة ناقلة معلقة لإكمال عملها. على سبيل المثال،ampإذا كانت هناك معاملة وصول إلى الذاكرة معلقة، ينتظر النواة استجابة كاملة. وبالمثل، يقبل النواة أي استجابة لتعليمات معلقة، لكنه لا يُصدر طلب تعليمات بعد استلام إشارة reset_req.
تتكون عملية إعادة الضبط من الخطوات التالية: ١. إكمال جميع العمليات المعلقة ٢. تنظيف خط الأنابيب الداخلي ٣. ضبط عداد البرنامج على متجه إعادة الضبط ٤. إعادة ضبط النواة. تستغرق عملية إعادة الضبط بأكملها بضع دورات ساعة. يجب أن يبقى مُطالب إعادة الضبط مُؤكدًا حتى يتم تأكيد مُطالب إعادة الضبط، مما يشير إلى اكتمال عملية إعادة ضبط النواة بنجاح. يؤدي عدم القيام بذلك إلى أن تصبح حالة النواة غير حتمية.

دليل تصميم المعالج المضمن Nios® V 36

إرسال التعليقات

٢. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦
2.4.2.1. حالات الاستخدام النموذجية
يمكنك تأكيد إشارة reset_req عند التشغيل لمنع نواة معالج Nios V من بدء تنفيذ البرنامج من متجه إعادة الضبط الخاص به حتى تُهيئ أجهزة FPGA الأخرى في النظام ذاكرة تمهيد معالج Nios V. في هذه الحالة، يُمكن إعادة ضبط النظام الفرعي بأكمله بشكل كامل. يُحفظ معالج Nios V في حالة طلب إعادة الضبط إلى أجل غير مسمى حتى تُهيئ أجهزة FPGA الأخرى ذاكرة تمهيد المعالج.
· في النظام الذي يتعين عليك فيه إعادة تعيين نواة معالج Nios V دون تعطيل بقية النظام، يمكنك تأكيد إشارة reset_req لإيقاف التشغيل الحالي للنواة بشكل نظيف وإعادة تشغيل المعالج من متجه إعادة الضبط بمجرد إصدار النظام لإشارة reset_req_ack.
· يمكن للمضيف الخارجي استخدام واجهة طلب إعادة التعيين لتسهيل تنفيذ المهام التالية:
- إيقاف برنامج معالج Nios V الحالي.
— قم بتحميل برنامج جديد في ذاكرة تمهيد معالج Nios V.
- السماح للمعالج بالبدء في تنفيذ البرنامج الجديد.
توصي Altera بتطبيق آلية مهلة زمنية لمراقبة حالة إشارة reset_req_ack. إذا دخل نواة معالج Nios V في حالة انتظار لا نهائية وتوقف لسبب غير معروف، فلن تتمكن reset_req_ack من تأكيدها إلى أجل غير مسمى. تتيح لك آلية المهلة الزمنية ما يلي:
· قم بتحديد فترة مهلة الاسترداد وقم بإجراء استرداد للنظام مع إعادة تعيين مستوى النظام.
· قم بإجراء إعادة تعيين مستوى الأجهزة.
2.4.3. إعادة تعيين عنوان IP للإصدار
تستخدم أجهزة Altera SDM بنيةً قطاعيةً متوازيةً توزع منطق البنية الأساسية على قطاعات متعددة. توصي Altera باستخدام بروتوكول إعادة الضبط لـ Altera FPGA IP كأحد المدخلات الأولية لدائرة إعادة الضبط. تشمل أجهزة Intel® SDM أجهزة Stratix® 10 وAgilexTM. لا تتأثر الأجهزة القائمة على كتلة التحكم بهذا الشرط.
معلومات ذات صلة
AN 891: استخدام إصدار إعادة الضبط Altera FPGA IP
2.5. تعيين وكيل افتراضي
يتيح لك مصمم المنصة تحديد وكيل افتراضي يعمل كوكيل افتراضي للاستجابة للأخطاء. يوفر الوكيل الافتراضي الذي تحدده خدمة استجابة للأخطاء للمضيفين الذين يحاولون الوصول إلى خريطة العناوين دون فك تشفير.
تؤدي السيناريوهات التالية إلى حدوث حدث غير مفكك التشفير:
· انتهاك حالة أمان معاملة الحافلة
· الوصول إلى المعاملات لمنطقة الذاكرة غير المحددة
· حدث الاستثناء وما إلى ذلك.

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 37

2. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة
726952 | 2025.07.16

يجب تعيين وكيل افتراضي للتعامل مع مثل هذه الأحداث، حيث يتم إعادة توجيه المعاملة غير المحددة إلى الوكيل الافتراضي ثم الرد على معالج Nios V باستجابة خطأ.
معلومات ذات صلة
دليل مستخدم إصدار Quartus Prime Pro: مصمم المنصة. تعيين وكيل افتراضي
دليل مستخدم إصدار Quartus Prime Pro: مصمم المنصة. وحدة Altera FPGA IP التابعة لاستجابة الخطأ
· Github – مكونات إعادة الضبط التكميلية لـ Qsys

2.6. تعيين وكيل UART للطباعة
الطباعة مفيدة لتصحيح أخطاء تطبيق البرنامج، ولمراقبة حالة نظامك. توصي Altera بطباعة معلومات أساسية، مثل رسالة بدء التشغيل، ورسالة الخطأ، وسير تنفيذ تطبيق البرنامج.
تجنب استخدام دالة مكتبة printf() في الحالات التالية: · تتسبب مكتبة printf() في توقف التطبيق إذا لم يكن هناك مضيف يقرأ الإخراج.
وهذا ينطبق على JTAG UART فقط. · تستهلك مكتبة printf() كميات كبيرة من ذاكرة البرنامج.

2.6.1. منع التوقفات بواسطة JTAG يو آر تي

الجدول 23. الاختلافات بين UART التقليدية وJTAG يو آر تي

نوع UART UART التقليدي

وصف
ينقل البيانات التسلسلية بغض النظر عما إذا كان هناك مُضيف خارجي يستمع أم لا. في حال عدم قراءة أي مُضيف للبيانات التسلسلية، تُفقد البيانات.

JTAG يو آر تي

يكتب البيانات المرسلة إلى مخزن إخراج ويعتمد على مضيف خارجي للقراءة من المخزن لتفريغه.

يTAG ينتظر برنامج تشغيل UART عند امتلاء المخزن المؤقت للإخراج. JTAG ينتظر برنامج تشغيل UART حتى يقرأ مضيف خارجي من المخزن المؤقت للإخراج قبل كتابة المزيد من بيانات الإرسال. تمنع هذه العملية فقدان بيانات الإرسال.
ومع ذلك، عندما لا تكون هناك حاجة إلى تصحيح أخطاء النظام، كما هو الحال أثناء الإنتاج، يتم نشر الأنظمة المضمنة بدون جهاز كمبيوتر مضيف متصل بـ JTAG UART. إذا اختار النظام JTAG باعتباره وكيل UART، فإنه قد يتسبب في توقف النظام بسبب عدم اتصال أي مضيف خارجي.
لمنع التوقف بواسطة JTAG UART، تطبيق أحد الخيارات التالية:

دليل تصميم المعالج المضمن Nios® V 38

إرسال التعليقات

2. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة
726952 | 2025.07.16

الجدول 24. الوقاية من التوقف عن العمل بواسطة JTAG يو آر تي

خيارات
لا يوجد واجهة UART أو برنامج تشغيل موجود
استخدام واجهة UART وبرامج التشغيل الأخرى
الحفاظ على جTAG واجهة UART (بدون برنامج تشغيل)

أثناء تطوير الأجهزة (في مصمم المنصة)

أثناء تطوير البرمجيات (في محرر حزمة دعم اللوحة)

إزالة JTAG UART من النظام

قم بتكوين hal.stdin وhal.stdout وhal.stderr على None.

استبدل جTAG UART مع تكوين hal.stdin وhal.stdout وhal.stderr

بروتوكول UART IP

مع IP UART الناعم الآخر.

الحفاظ على جTAG UART في النظام

· قم بتكوين hal.stdin وhal.stdout وhal.stderr على القيمة None في محرر حزمة دعم اللوحة.
· تعطيل JTAG برنامج تشغيل UART في علامة التبويب برنامج تشغيل BSP.

2.7. جTAG الإشارات
تستخدم وحدة تصحيح أخطاء معالج Nios V لغة JTAG واجهة لتنزيل برنامج ELF وتصحيح أخطائه. عند تصحيح أخطاء تصميمك باستخدام JTAG الواجهة، جTAG تم تنفيذ إشارات TCK وTMS وTDI وTDO كجزء من التصميم. تحديد JTAG تعتبر قيود الإشارة في كل نظام معالج Nios V أحد الاعتبارات المهمة في تصميم النظام وهي مطلوبة لتحقيق السلوك الصحيح والحتمي.
توصي شركة Altera بأن يكون تردد ساعة النظام لأي تصميم أربعة أضعاف على الأقل JTAG تردد الساعة للتأكد من أن جوهر الأجهزة الموجودة على الشريحة (OCI) يعمل بشكل صحيح.
معلومات ذات صلة · كتاب طبخ محلل التوقيت الرئيسي Quartus®: JTAG الإشارات
لمزيد من المعلومات حول JTAG إرشادات قيود التوقيت. · KDB: لماذا يفشل تنزيل niosv مع معالج Nios® V/m غير المتصل بخطوط الأنابيب في
JTAG التردد 24 ميجا هرتز أو 16 ميجا هرتز؟
2.8. تحسين أداء نظام مصمم المنصة
يوفر Platform Designer أدوات لتحسين أداء الربط بين الأنظمة لتصميمات Altera FPGA.

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 39

2. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة
726952 | 2025.07.16
الشكل 25. مثال التحسينampليه

السابقampيوضح الشكل الخطوات التالية:
١. يُضيف جسر خط الأنابيب لتخفيف المسارات الحرجة بوضعه: أ. بين مدير التعليمات ووكلائه ب. بين مدير البيانات ووكلائه
2. تطبيق ذاكرة الوصول العشوائي ثنائية المنفذ على الشريحة، مع تخصيص كل منفذ لمدير التعليمات ومدير البيانات على التوالي

دليل تصميم المعالج المضمن Nios® V 40

إرسال التعليقات

٢. تصميم نظام معالج Nios V باستخدام برنامج Quartus Prime ومصمم المنصة ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦
يرجى الرجوع إلى الروابط ذات الصلة أدناه، والتي تقدم تقنيات للاستفادة من الأدوات المتاحة والمقايضات بين كل تنفيذ.
معلومات ذات صلة · دليل مستخدم Quartus® Prime Pro Edition: مصمم النظام الأساسي
راجع موضوع تحسين أداء نظام Platform Designer للحصول على مزيد من المعلومات. · دليل مستخدم Quartus® Prime Standard Edition: Platform Designer راجع موضوع تحسين أداء نظام Platform Designer للحصول على مزيد من المعلومات.

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 41

726952 | 2025.07.16 إرسال ملاحظاتك

3. تصميم نظام برمجيات معالج Nios V
يصف هذا الفصل سير تطوير برنامج معالج Nios V وأدوات البرنامج التي يمكنك استخدامها في تطوير نظام التصميم المضمّن. يُعدّ المحتوى بمثابة دليل شامل.view قبل تطوير نظام برمجيات معالج Nios V.
الشكل 26. تدفق تصميم البرمجيات
يبدأ

إنشاء BSP في مصمم المنصة باستخدام محرر BSP

إنشاء BSP باستخدام Nios V Command Shell
إنشاء تطبيق CMake Build File استخدام Nios V Command Shell

ملحوظة:

استيراد BSP و Application CMake Build File
قم ببناء تطبيق معالج Nios V باستخدام
بيئة تطوير متكاملة RiscFree لـ Intel FPGA

قم ببناء تطبيق معالج Nios V باستخدام أي
محرر كود المصدر لسطر الأوامر، CMake، وMake
الأوامر
نهاية

توصي Altera باستخدام مجموعة تطوير Altera FPGA أو لوحة نموذجية مخصصة لتطوير البرامج وتصحيح أخطائها. تتوفر العديد من الأجهزة الطرفية وميزات النظام فقط عند تشغيل برنامجك على لوحة فعلية.

© شركة ألتيرا. ألتيرا، وشعارها، وشعار "a"، وعلاماتها الأخرى هي علامات تجارية لشركة ألتيرا. تحتفظ ألتيرا بالحق في إجراء تغييرات على أي منتجات أو خدمات في أي وقت دون إشعار مسبق. لا تتحمل ألتيرا أي مسؤولية أو التزام ناتج عن تطبيق أو استخدام أي معلومات أو منتجات أو خدمات موصوفة هنا، إلا ما تم الاتفاق عليه صراحةً وكتابةً من قِبل ألتيرا. يُنصح عملاء ألتيرا بالاطلاع على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات شراء أي منتجات أو خدمات. *قد تُعتبر الأسماء والعلامات التجارية الأخرى ملكًا للآخرين.

3. تصميم نظام برمجيات معالج Nios V 726952 | 2025.07.16
٣.١. مسار تطوير برمجيات معالج Nios V
3.1.1. مشروع حزمة دعم مجلس الإدارة
مشروع حزمة دعم لوحة Nios V (BSP) هو مكتبة متخصصة تحتوي على شيفرة دعم خاصة بالنظام. توفر حزمة BSP بيئة تشغيل برمجية مخصصة لمعالج واحد في نظام معالج Nios V.
يوفر برنامج Quartus Prime محرر حزمة دعم لوحة Nios V وأدوات المساعدة niosv-bsp لتعديل الإعدادات التي تتحكم في سلوك BSP.
يحتوي BSP على العناصر التالية: · طبقة تجريد الأجهزة · برامج تشغيل الأجهزة · حزم البرامج الاختيارية · نظام التشغيل الاختياري في الوقت الفعلي
3.1.2. مشروع التطبيق
يحتوي مشروع تطبيق Nios VC/C++ على الميزات التالية: · يتكون من مجموعة من التعليمات البرمجية المصدرية وملف CMakeLists.txt.
— يقوم ملف CMakeLists.txt بتجميع الكود المصدر وربطه بـ BSP ومكتبة واحدة أو أكثر اختيارية، لإنشاء ملف .elf واحد file
· أحد المصادر fileيحتوي s على الدالة main(). · يتضمن الكود الذي يستدعي الوظائف في المكتبات وBSPs.
توفر Altera أداة مساعدة niosv-app في أدوات المساعدة البرمجية Quartus Prime لإنشاء ملف Application CMakeLists.txt، وRiscFree IDE لـ Altera FPGAs لتعديل الكود المصدر في بيئة تعتمد على Eclipse.
3.2. أدوات التطوير المضمنة لـ Altera FPGA
يدعم معالج Nios V الأدوات التالية لتطوير البرامج: · واجهة المستخدم الرسومية (GUI) - أدوات التطوير الرسومية المتوفرة في
نظاما التشغيل Windows* وLinux*. — محرر حزمة دعم لوحة Nios V (محرر Nios V BSP) — بيئة تطوير متكاملة Ashling RiscFree لأجهزة Altera FPGA · أدوات سطر الأوامر (CLI) - أدوات تطوير يتم تشغيلها من واجهة أوامر Nios V. توفر كل أداة وثائقها الخاصة على شكل تعليمات يمكن الوصول إليها من سطر الأوامر. افتح واجهة أوامر Nios V واكتب الأمر التالي: -المساعدة في view قائمة المساعدة. — أدوات Nios V — File أدوات تحويل التنسيق — أدوات مساعدة أخرى

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 43

3. تصميم نظام برمجيات معالج Nios V 726952 | 2025.07.16

الجدول 25. ملخص مهام أدوات واجهة المستخدم الرسومية وأدوات سطر الأوامر

مهمة

أداة واجهة المستخدم الرسومية

أداة سطر الأوامر

إنشاء خطة BSP

محرر Nios V BSP

· في برنامج Quartus Prime Pro Edition: niosv-bsp -c -s=<.qsys file> -ت= [الخيارات] settings.bsp
· في برنامج Quartus Prime Standard Edition: niosv-bsp -c -s=<.sopcinfo file> -ت= [الخيارات] settings.bsp

إنشاء BSP باستخدام .bsp الموجود file
تحديث BSP

محرر Nios V BSP محرر Nios V BSP

niosv-bsp -g [خيارات] settings.bsp niosv-bsp -u [خيارات] settings.bsp

فحص BSP

محرر Nios V BSP

niosv-bsp -q -E= [الخيارات] settings.bsp

إنشاء تطبيق

–

تطبيق niosv-a= -ب= -س= fileالدليل> [الخيارات]

إنشاء مكتبة مستخدم

–

تطبيق niosv-l= -س= fileدليل s> -p= [خيارات]

تعديل التطبيق تعديل مكتبة المستخدم بناء التطبيق

بيئة التطوير المتكاملة RiscFree لـ Altera FPGAs
بيئة التطوير المتكاملة RiscFree لـ Altera FPGAs
بيئة التطوير المتكاملة RiscFree لـ Altera FPGAs

أي محرر مصدر لسطر الأوامر
أي محرر مصدر لسطر الأوامر
· صنع · صنع

بناء مكتبة المستخدم

بيئة التطوير المتكاملة RiscFree لـ Altera FPGAs

· صنع · صنع

تنزيل تطبيق ELF
تحويل .elf file

بيئة التطوير المتكاملة RiscFree لـ Altera FPGAs
–

تنزيل niosv
· elf2flash · elf2hex

معلومات ذات صلة
دليل مستخدم بيئة التطوير المتكاملة Ashling RiscFree (IDE) لـ Altera FPGAs

٣.٢.١. محرر حزمة دعم لوحة معالج Nios V
يمكنك استخدام محرر BSP الخاص بمعالج Nios V لإجراء المهام التالية: · إنشاء أو تعديل مشروع BSP الخاص بمعالج Nios V · تحرير الإعدادات ومناطق الرابط وتعيينات الأقسام · تحديد حزم البرامج وبرامج تشغيل الأجهزة.
تتضمن إمكانيات محرر BSP إمكانيات أدوات niosv-bsp. يمكن أيضًا إنشاء أي مشروع مُنشأ في محرر BSP باستخدام أدوات سطر الأوامر.

دليل تصميم المعالج المضمن Nios® V 44

إرسال التعليقات

3. تصميم نظام برمجيات معالج Nios V 726952 | 2025.07.16

ملحوظة:

بالنسبة لبرنامج Quartus Prime Standard Edition، راجع AN 980: دعم برنامج Nios V Processor Quartus Prime لمعرفة الخطوات اللازمة لاستدعاء واجهة المستخدم الرسومية لمحرر BSP.

لبدء تشغيل محرر BSP، اتبع الخطوات التالية: 1. افتح Platform Designer، وانتقل إلى File قائمة طعام.
أ. لفتح إعداد BSP الحالي fileانقر فوق "فتح..." ب. لإنشاء BSP جديد، انقر فوق "BSP جديد..." ٢. حدد علامة التبويب "محرر BSP" وأدخل التفاصيل المناسبة.

الشكل 27. تشغيل محرر BSP

معلومات ذات صلة AN 980: معالج Nios V Quartus Prime يدعم البرنامج
3.2.2. بيئة التطوير المتكاملة الخالية من المخاطر (RiscFree IDE) لوحدات Altera FPGA
بيئة التطوير المتكاملة RiscFree لوحدات FPGA من Altera هي بيئة تطوير متكاملة قائمة على Eclipse لمعالج Nios V. توصي Altera بتطوير برنامج معالج Nios V في هذه البيئة للأسباب التالية: · تم تطوير الميزات والتحقق من توافقها مع Nios V.
تدفق بناء المعالج. · مزود بجميع سلاسل الأدوات اللازمة والأدوات الداعمة التي تمكنك
لبدء تطوير معالج Nios V بسهولة.
معلومات ذات صلة بدليل مستخدم بيئة التطوير المتكاملة Ashling RiscFree (IDE) لـ Altera FPGAs
3.2.3. أدوات Nios V
يمكنك إنشاء برامج Nios V وتعديلها وبنائها باستخدام أوامر مكتوبة في سطر الأوامر أو مُضمنة في نص برمجي. أدوات سطر أوامر Nios V الموضحة في هذا القسم موجودة في دليل /niosv/bin.

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 45

3. تصميم نظام برمجيات معالج Nios V 726952 | 2025.07.16

الجدول 26. أدوات Nios V Utilities

أدوات سطر الأوامر

ملخص

تطبيق niosv، bsp، تنزيل niosv، غلاف niosv، تقرير niosv-stack

لإنشاء مشروع تطبيق وتكوينه.
لإنشاء أو تحديث إعدادات BSP file وإنشاء BSP fileس. لتنزيل ELF file إلى معالج Nios® V.
لفتح واجهة أوامر Nios V. لإعلامك بمساحة الذاكرة المتبقية المتاحة لتطبيقك.elf للاستخدام في المكدس أو الكومة.

3.2.4. File أدوات تحويل التنسيق

File قد يكون تحويل التنسيق ضروريًا في بعض الأحيان عند نقل البيانات من أداة مساعدة إلى أخرى. file أدوات تحويل التنسيق موجودة في
دليل تثبيت البرنامج>/niosv/bin الدليل.

الجدول 27. File أدوات تحويل التنسيق

أدوات سطر الأوامر elf2flash elf2hex

ملخص لترجمة .elf file إلى صيغة .srec لبرمجة ذاكرة الفلاش. لترجمة ملف .elf file إلى تنسيق .hex لتهيئة الذاكرة.

3.2.5. أدوات مساعدة أخرى

قد تحتاج إلى أدوات سطر الأوامر التالية عند بناء نظام قائم على معالج Nios V. تُوفر Intel هذه الأدوات إما: /quartus/bin أو تم الحصول عليها من
أدوات مفتوحة المصدر.

الجدول 28. أدوات سطر الأوامر الأخرى

أدوات سطر الأوامر

يكتب

ملخص

محطة طرفية

مقدم من إنتل

لمراقبة stdout وstderr، وتوفير الإدخال لمعالج Nios® V
نظام فرعي من خلال stdin. هذه الأداة تنطبق فقط على JTAG UART IP عندما يكون متصلاً بمعالج Nios® V.

أوبن أو سي دي

تم توفيره بواسطة Intel لتنفيذ OpenOCD.

openocd-cfg-gen

المقدمة من Intel · لإنشاء تكوين OpenOCD file. · لعرض JTAG مؤشر جهاز السلسلة.

دليل تصميم المعالج المضمن Nios® V 46

إرسال التعليقات

726952 | 2025.07.16 إرسال ملاحظاتك
4. حلول تكوين معالج Nios V والتشغيل
يمكنك تهيئة معالج Nios V للتشغيل وتشغيل البرامج من مواقع ذاكرة مختلفة. ذاكرة التشغيل هي ذاكرة فلاش رباعية الواجهة الطرفية التسلسلية (QSPI)، أو ذاكرة مدمجة (OCRAM)، أو ذاكرة مقترنة بإحكام (TCM).
معلومات ذات صلة · شروط تشغيل الطاقة في الصفحة 193 · مشغلات الطاقة
لمزيد من المعلومات حول محفزات الطاقة.
4.1. المقدمة
يدعم معالج Nios V نوعين من عمليات التمهيد: · التنفيذ الموضعي (XIP) باستخدام دالة alt_load() · نسخ البرنامج إلى ذاكرة الوصول العشوائي (RAM) باستخدام ناسخ التمهيد. يعتمد تطوير برامج Nios V المضمنة على طبقة تجريد الأجهزة (HAL). توفر HAL برنامجًا صغيرًا لتحميل التمهيد (يُعرف أيضًا باسم ناسخ التمهيد) ينسخ أقسام الرابط ذات الصلة من ذاكرة التمهيد إلى موقع تشغيلها عند بدء التشغيل. يمكنك تحديد مواقع تشغيل البرنامج وذاكرة البيانات من خلال تعديل إعدادات محرر حزمة دعم اللوحة (BSP). يصف هذا القسم: · ناسخ تمهيد معالج Nios V الذي يُشغّل نظام معالج Nios V الخاص بك وفقًا لـ
اختيار ذاكرة التمهيد · خيارات تمهيد معالج Nios V والتدفق العام · حلول برمجة Nios V لذاكرة التمهيد المحددة
4.2. ربط التطبيقات
عند إنشاء مشروع معالج Nios V، يقوم محرر BSP بإنشاء رابطين مرتبطين files: · linker.x: أمر الرابط file أن التطبيق الذي تم إنشاؤهfile الاستخدامات
لإنشاء الملف الثنائي .elf file· linker.h: يحتوي على معلومات حول تخطيط ذاكرة الرابط. جميع تعديلات إعدادات الرابط التي تُجريها على مشروع BSP تؤثر على محتويات هذين الرابطين. fileيحتوي كل تطبيق معالج Nios V على أقسام الرابط التالية:
© شركة ألتيرا. ألتيرا، وشعارها، وشعار "a"، وعلاماتها الأخرى هي علامات تجارية لشركة ألتيرا. تحتفظ ألتيرا بالحق في إجراء تغييرات على أي منتجات أو خدمات في أي وقت دون إشعار مسبق. لا تتحمل ألتيرا أي مسؤولية أو التزام ناتج عن تطبيق أو استخدام أي معلومات أو منتجات أو خدمات موصوفة هنا، إلا ما تم الاتفاق عليه صراحةً وكتابةً من قِبل ألتيرا. يُنصح عملاء ألتيرا بالاطلاع على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات شراء أي منتجات أو خدمات. *قد تُعتبر الأسماء والعلامات التجارية الأخرى ملكًا للآخرين.

٤. حلول تكوين معالج Nios V وتشغيله ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦

الجدول 29. أقسام الرابط

.نص

أقسام الرابط

.روداتا

.rwdata

.bss

.كومة

الوصف: كود قابل للتنفيذ. أي بيانات للقراءة فقط تُستخدم في تنفيذ البرنامج. يُخزّن بيانات القراءة والكتابة المُستخدمة في تنفيذ البرنامج. يحتوي على بيانات ثابتة غير مُهيأة. يحتوي على ذاكرة مُخصصة ديناميكيًا. يُخزّن مُعاملات استدعاء الدالة وبيانات مؤقتة أخرى.

يمكنك إضافة أقسام رابط إضافية إلى ملف .elf file لحفظ التعليمات البرمجية والبيانات المخصصة. تُوضع أقسام الرابط هذه في مناطق ذاكرة مُسمّاة، مُعرّفة لتتوافق مع أجهزة الذاكرة الفعلية وعناوينها. افتراضيًا، يُنشئ مُحرر BSP هذه الأقسام تلقائيًا. مع ذلك، يُمكنك التحكم في أقسام الرابط لتطبيق مُحدد.

4.2.1. سلوك الربط
يصف هذا القسم سلوك الارتباط الافتراضي لمحرر BSP وكيفية التحكم في سلوك الارتباط.

4.2.1.1. ربط BSP الافتراضي
أثناء تكوين BSP، تقوم الأدوات بتنفيذ الخطوات التالية تلقائيًا:
1. تعيين أسماء مناطق الذاكرة: تعيين اسم لكل جهاز ذاكرة النظام وإضافة كل اسم إلى الرابط file كمنطقة ذاكرة.
2. ابحث عن أكبر ذاكرة: حدد أكبر منطقة ذاكرة للقراءة والكتابة في الرابط file.
3. تعيين أقسام الرابط: ضع أقسام الرابط الافتراضية (.text، و.rodata، و.rwdata، و.bss، و.heap، و.stack) في منطقة الذاكرة المحددة في الخطوة السابقة.
4. اكتب fileس: اكتب linker.x و linker.h files.
عادةً، يعمل مخطط تخصيص قسم الرابط أثناء عملية تطوير البرنامج لأنه من المضمون أن يعمل التطبيق إذا كانت الذاكرة كبيرة بما يكفي.
توجد قواعد سلوك الارتباط الافتراضي في نصوص Tcl المولدة بواسطة Altera bsp-set-defaults.tcl وbsp-linker-utils.tcl الموجودة في مجلد /niosv/scripts/bsp-defaults. يستدعي أمر niosv-bsp هذه النصوص البرمجية. لا تُعدّل هذه النصوص البرمجية مباشرةً.

دليل تصميم المعالج المضمن Nios® V 48

إرسال التعليقات

٤. حلول تكوين معالج Nios V وتشغيله ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦

4.2.1.2. ربط BSP قابل للتكوين
يمكنك إدارة سلوك الربط الافتراضي في علامة تبويب "نص الربط" ضمن محرر BSP. عالج نص الربط بالطرق التالية: · إضافة منطقة ذاكرة: لربط اسم منطقة ذاكرة بجهاز ذاكرة فعلي. · إضافة تعيين قسم: لربط اسم قسم بمنطقة ذاكرة. BSP
يسمح لك المحرر بـ view خريطة الذاكرة قبل وبعد إجراء التغييرات.

4.3. طرق تشغيل معالج Nios V

هناك عدة طرق لتشغيل معالج Nios V في أجهزة Altera FPGA. تختلف هذه الطرق باختلاف نوع ذاكرة الفلاش وفئة الجهاز.

الجدول 30. ذاكرة الفلاش المدعومة مع خيارات التمهيد المقابلة

ذكريات التمهيد المدعومة

جهاز

فلاش على الشريحة (للتكوين الداخلي)

الحد الأقصى 10 أجهزة فقط (مع IP Flash على الشريحة)

فلاش QSPI للأغراض العامة (لبيانات المستخدم فقط)

جميع أجهزة FPGA المدعومة (مع واجهة فلاش تسلسلية عامة FPGA IP)

تكوين QSPI Flash (للتكوين التسلسلي النشط)

كتلة التحكم القائمة على
الأجهزة (مع Generic
واجهة فلاش تسلسلية Intel FPGA IP)(2)

طرق تمهيد معالج Nios V

موقع وقت تشغيل التطبيق

ناسخة التمهيد

يتم تنفيذ تطبيق معالج Nios V في مكانه من ذاكرة الفلاش الموجودة على الشريحة

ذاكرة فلاش على الشريحة (XIP) + OCRAM/ ذاكرة وصول عشوائي خارجية (لأقسام البيانات القابلة للكتابة)

دالة alt_load()

تم نسخ تطبيق معالج Nios V من ذاكرة الفلاش الموجودة على الشريحة إلى ذاكرة الوصول العشوائي (RAM) باستخدام ناسخ التمهيد

OCRAM/ذاكرة الوصول العشوائي الخارجية

إعادة استخدام أداة تحميل التشغيل عبر GSFI

يتم تنفيذ تطبيق معالج Nios V في مكانه من ذاكرة فلاش QSPI للأغراض العامة

ذاكرة فلاش QSPI للأغراض العامة (XIP) + OCRAM/ ذاكرة وصول عشوائي خارجية (لأقسام البيانات القابلة للكتابة)

دالة alt_load()

تم نسخ تطبيق معالج Nios V من ذاكرة فلاش QSPI للأغراض العامة إلى ذاكرة الوصول العشوائي باستخدام ناسخ التمهيد

OCRAM/ذاكرة الوصول العشوائي الخارجية

أداة تحميل التشغيل عبر GSFI

يتم تنفيذ تطبيق معالج Nios V في مكانه من تكوين فلاش QSPI

تكوين فلاش QSPI (XIP) + OCRAM/ ذاكرة الوصول العشوائي الخارجية (لأقسام البيانات القابلة للكتابة)

دالة alt_load()

تم نسخ تطبيق معالج Nios V من ذاكرة فلاش QSPI التكوينية إلى ذاكرة الوصول العشوائي (RAM) باستخدام ناسخ التمهيد

استمرار استخدام OCRAM/ External RAM Bootloader عبر GSFI…

(2) راجع AN 980: دعم برنامج معالج Nios V Quartus Prime للحصول على قائمة الأجهزة.

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 49

٤. حلول تكوين معالج Nios V وتشغيله ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦

ذكريات التمهيد المدعومة
ذاكرة على الشريحة (OCRAM) ذاكرة مقترنة بإحكام (TCM)

جهاز
الأجهزة المستندة إلى SDM (مع Mailbox Client Intel FPGA IP). (2)
جميع أجهزة Altera FPGA المدعومة (2)
جميع أجهزة Altera FPGA المدعومة(2)

طرق تمهيد معالج Nios V
تم نسخ تطبيق معالج Nios V من ذاكرة فلاش QSPI التكوينية إلى ذاكرة الوصول العشوائي (RAM) باستخدام ناسخ التمهيد
يتم تنفيذ تطبيق معالج Nios V في مكانه من OCRAM
تطبيق معالج Nios V يتم تنفيذه في مكانه من TCM

موقع وقت تشغيل التطبيق

ناسخة التمهيد

OCRAM/ أداة تحميل التشغيل الخارجية للذاكرة العشوائية عبر SDM

أوكرام

دالة alt_load()

تعليمات TCM (XIP) لا شيء + بيانات TCM (لأقسام البيانات القابلة للكتابة)

الشكل 28. سير عملية تمهيد معالج Nios V

إعادة ضبط

ينتقل المعالج إلى إعادة تعيين المتجه (بدء تشغيل رمز التمهيد)

من الممكن نسخ كود التطبيق إلى موقع ذاكرة آخر (اعتمادًا على خيارات التمهيد)
يقوم رمز التمهيد بتهيئة المعالج

اعتمادًا على خيارات التمهيد، قد يقوم كود التمهيد بنسخ القيم الأولية للبيانات/الكود إلى مساحة ذاكرة أخرى (alt_load)
يقوم رمز التمهيد بتهيئة رمز التطبيق ومساحة ذاكرة البيانات
يقوم كود التمهيد بتهيئة جميع الأجهزة الطرفية للنظام باستخدام برامج تشغيل HAL (alt_main)
الدخول إلى الرئيسي
معلومات ذات صلة · دليل مستخدم واجهة الفلاش التسلسلية العامة Altera FPGA IP
دليل تصميم المعالج المضمن Nios® V 50

إرسال التعليقات

٤. حلول تكوين معالج Nios V وتشغيله ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦
· دليل مستخدم Mailbox Client Altera FPGA IP · AN 980: معالج Nios V ودعم برنامج Quartus Prime
4.4. مقدمة لطرق تشغيل معالج Nios V
تتطلب أنظمة معالجات Nios V تهيئة صور البرامج في ذاكرة النظام قبل أن يبدأ المعالج بتنفيذ برنامج التطبيق. راجع أقسام الرابط للاطلاع على أقسام الرابط الافتراضية.
يقوم محرر BSP بإنشاء نص رابط يقوم بالوظائف التالية: · التأكد من ربط برنامج المعالج وفقًا لإعدادات الرابط
محرر BSP ويحدد مكان وجود البرنامج في الذاكرة. · يضع منطقة كود المعالج في مكون الذاكرة وفقًا لـ
مكونات الذاكرة المخصصة.
يصف القسم التالي بشكل موجز طرق تمهيد معالج Nios V المتوفرة.
4.4.1. تنفيذ تطبيق معالج Nios V في مكانه من ذاكرة التمهيد
صممت Altera وحدات تحكم الفلاش بحيث يمكن لمعالج Nios V الوصول مباشرةً إلى مساحة عنوان فلاش الإقلاع عند إعادة ضبط النظام، دون الحاجة إلى تهيئة وحدة تحكم الذاكرة أو أجهزة الذاكرة. يُمكّن هذا معالج Nios V من تنفيذ شيفرة التطبيق المخزنة على أجهزة الإقلاع مباشرةً دون الحاجة إلى استخدام ناسخ إقلاع لنسخ الشيفرة إلى نوع ذاكرة آخر. وحدات تحكم الفلاش هي: · فلاش على الشريحة مع عنوان IP لفلاش على الشريحة (فقط في أجهزة MAX® 10) · فلاش QSPI للأغراض العامة مع عنوان IP لواجهة فلاش تسلسلية عامة · فلاش QSPI للتكوين مع عنوان IP لواجهة فلاش تسلسلية عامة (باستثناء MAX 10)
الأجهزة)
عند تنفيذ تطبيق معالج Nios V في مكانه من ذاكرة فلاش التمهيد، يقوم محرر BSP بالوظائف التالية: · تعيين أقسام رابط .text إلى منطقة ذاكرة فلاش التمهيد. · تعيين أقسام رابط .bss و.rodata و.rwdata و.stack و.heap إلى ذاكرة الوصول العشوائي (RAM).
منطقة الذاكرة. يجب تفعيل دالة alt_load() في إعدادات BSP لنسخ أقسام البيانات (.rodata، .rwdata، .exceptions) إلى ذاكرة الوصول العشوائي (RAM) عند إعادة ضبط النظام. يبقى قسم الكود (.text) في منطقة ذاكرة فلاش التمهيد.
معلومات ذات صلة · دليل مستخدم واجهة الفلاش التسلسلية العامة Altera FPGA IP · دليل مستخدم ذاكرة الفلاش Altera MAX 10
4.4.1.1. alt_load()
بإمكانك تفعيل وظيفة alt_load() في كود HAL باستخدام محرر BSP.
عند استخدامها في تدفق التمهيد التنفيذ في المكان، تقوم الدالة alt_load() بتنفيذ المهام التالية:

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 51

٤. حلول تكوين معالج Nios V وتشغيله ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦

· يعمل كناسخ تمهيد صغير يقوم بنسخ أقسام الذاكرة إلى ذاكرة الوصول العشوائي (RAM) استنادًا إلى إعدادات BSP.
ينسخ أقسام البيانات (.rodata، .rwdata، .exceptions) إلى ذاكرة الوصول العشوائي (RAM)، ولكن لا ينسخ أقسام التعليمات البرمجية (.text). قسم التعليمات البرمجية (.text) هو قسم للقراءة فقط، ويبقى في منطقة ذاكرة الفلاش عند بدء التشغيل. يساعد هذا التقسيم على تقليل استخدام ذاكرة الوصول العشوائي (RAM)، ولكنه قد يحد من أداء تنفيذ التعليمات البرمجية، لأن الوصول إلى ذاكرة الفلاش أبطأ من الوصول إلى ذاكرة الوصول العشوائي المدمجة في الشريحة.

يوضح الجدول التالي إعدادات ووظائف محرر BSP:

الجدول 31. إعدادات محرر BSP
إعدادات محرر BSP hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

تعمل الوظيفة على تمكين وظيفة alt_load(). تقوم وظيفة alt_load() بنسخ قسم .rodata إلى ذاكرة الوصول العشوائي (RAM). تقوم وظيفة alt_load() بنسخ قسم .rwdata إلى ذاكرة الوصول العشوائي (RAM). تقوم وظيفة alt_load() بنسخ قسم .exceptions إلى ذاكرة الوصول العشوائي (RAM).

4.4.2. نسخ تطبيق معالج Nios V من ذاكرة فلاش الإقلاع إلى ذاكرة الوصول العشوائي (RAM) باستخدام أداة نسخ الإقلاع
يتضمن معالج Nios V وHAL أداة نسخ تمهيد توفر وظائف كافية لمعظم تطبيقات معالج Nios V وسهلة التنفيذ مع تدفق تطوير برامج Nios V.
عند استخدام التطبيق لأداة نسخ الإقلاع، يتم نقل جميع أقسام الرابط (.text، .heap، .rwdata، .rodata، .bss، .stack) إلى ذاكرة وصول عشوائي (RAM) داخلية أو خارجية. يساعد استخدام أداة نسخ الإقلاع لنسخ تطبيق معالج Nios V من ذاكرة الإقلاع إلى ذاكرة الوصول العشوائي (RAM) الداخلية أو الخارجية للتنفيذ على تحسين أداء التنفيذ.
بالنسبة لخيار الإقلاع هذا، يبدأ معالج Nios V بتشغيل برنامج نسخ الإقلاع عند إعادة ضبط النظام. ينسخ البرنامج التطبيق من ذاكرة الإقلاع إلى ذاكرة الوصول العشوائي (RAM) الداخلية أو الخارجية. بعد اكتمال العملية، ينقل معالج Nios V التحكم بالبرنامج إلى التطبيق.

ملحوظة:

إذا كان ناسخ التمهيد في الفلاش، فلا داعي لاستدعاء دالة alt_load() لأن كليهما يخدمان نفس الغرض.

4.4.2.1. مُحمِّل إقلاع معالج Nios V عبر واجهة فلاش تسلسلية عامة
مُحمِّل الإقلاع عبر GSFI هو مُنسِّخ إقلاع معالج Nios V، ويدعم ذاكرة فلاش QSPI في الأجهزة القائمة على كتلة التحكم. يتضمن مُحمِّل الإقلاع عبر GSFI الميزات التالية:
· يحدد موقع تطبيق البرنامج في الذاكرة غير المتطايرة.
· فك ضغط صورة تطبيق البرنامج ونسخها إلى ذاكرة الوصول العشوائي (RAM).
· يقوم تلقائيًا بالتبديل بين تنفيذ المعالج وكود التطبيق في ذاكرة الوصول العشوائي (RAM) بعد اكتمال النسخ.

دليل تصميم المعالج المضمن Nios® V 52

إرسال التعليقات

٤. حلول تكوين معالج Nios V وتشغيله ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦

توجد صورة الإقلاع مباشرةً بعد ناسخ الإقلاع. يجب التأكد من أن نقطة إزاحة إعادة ضبط معالج Nios V تشير إلى بداية ناسخ الإقلاع. يوضح الشكل: خريطة ذاكرة فلاش QSPI مع محمل الإقلاع عبر GSFI خريطة ذاكرة فلاش QSPI مع محمل الإقلاع عبر GSFI عند استخدام ناسخ إقلاع. تفترض هذه الخريطة أن ذاكرة فلاش تخزن صورة FPGA وبرنامج التطبيق.

الجدول 32. أداة تحميل التشغيل عبر GSFI لمعالج Nios V Core

معالج نيوس V
معالج Nios V/m

أداة تحميل التشغيل عبر GSFI File موقع
/niosv/components/bootloader/ niosv_m_bootloader.srec

معالج Nios V/g

/niosv/components/bootloader/ niosv_g_bootloader.srec

الشكل 29. خريطة الذاكرة لـ QSPI Flash مع أداة تحميل التشغيل عبر GSFI

بيانات العميل (*.hex)

كود التطبيق

ملحوظة:

إعادة تعيين إزاحة المتجه

ناسخة التمهيد

0x01E00000

صورة FPGA (*.sof)

0×00000000

1. في بداية خريطة الذاكرة توجد صورة FPGA متبوعة ببياناتك، والتي تتكون من ناسخ التمهيد وكود التطبيق.
2. يجب عليك ضبط إزاحة إعادة تعيين معالج Nios V في Platform Designer وتوجيهه إلى بداية ناسخ التمهيد.
٣. حجم صورة FPGA غير معروف. لن تتمكن من معرفة الحجم الدقيق إلا بعد تجميع مشروع Quartus Prime. يجب تحديد حد أقصى لحجم صورة Altera FPGA. على سبيل المثالampإذا تم تقدير حجم صورة FPGA على أنه أقل من 0x01E00000، فقم بتعيين إزاحة إعادة التعيين إلى 0x01E00000 في Platform Designer، وهو أيضًا بداية ناسخ التمهيد.
4. تتكون ممارسة التصميم الجيدة من ضبط إزاحة متجه إعادة الضبط عند حدود قطاع الفلاش لضمان عدم حدوث مسح جزئي لصورة FPGA في حالة تحديث تطبيق البرنامج.

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 53

٤. حلول تكوين معالج Nios V وتشغيله ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦

4.4.2.2. أداة تحميل تشغيل معالج Nios V عبر إدارة الأجهزة الآمنة
أداة تحميل التشغيل عبر إدارة الأجهزة الآمنة (SDM) هي شيفرة تطبيق HAL تستخدم برنامج تشغيل Mailbox Client Altera FPGA IP HAL لتشغيل المعالج. توصي Altera باستخدام تطبيق أداة تحميل التشغيل هذا عند استخدام ذاكرة فلاش QSPI للتكوين في الأجهزة التي تعمل بنظام SDM لتشغيل معالج Nios V.
عند إعادة تعيين النظام، يقوم معالج Nios V أولاً بتشغيل أداة تحميل التشغيل عبر SDM من ذاكرة صغيرة على الشريحة وينفذ أداة تحميل التشغيل عبر SDM للتواصل مع فلاش QSPI للتكوين باستخدام عنوان IP الخاص بعميل Mailbox.
يقوم مُحمِّل التشغيل عبر SDM بالمهام التالية: · تحديد موقع برنامج Nios V في ذاكرة فلاش QSPI للتكوين. · نسخ برنامج Nios V إلى ذاكرة الوصول العشوائي (RAM) الموجودة على الشريحة أو ذاكرة الوصول العشوائي الخارجية. · تحويل تنفيذ المعالج إلى برنامج Nios V داخل ذاكرة الوصول العشوائي الموجودة على الشريحة أو
ذاكرة الوصول العشوائي الخارجية.
بمجرد اكتمال العملية، ينقل مُحمِّل التشغيل عبر SDM التحكم بالبرنامج إلى تطبيق المستخدم. توصي Altera بتنظيم الذاكرة كما هو موضح في "تنظيم الذاكرة لمُحمِّل التشغيل عبر SDM".
الشكل 30. أداة تحميل التشغيل عبر سير عملية SDM

إعدادات

فلاش

برنامج Nios V

س د م

جهاز FPGA قائم على SDM

عنوان IP لعميل صندوق البريد

FPGA Logic Nios V

4 ذاكرة وصول عشوائي خارجية
برنامج Nios V

على الشريحة 4

EMIF

كبش

ذاكرة على رقاقة

نيوس الخامس

برمجة

أداة تحميل التشغيل عبر SDM

1. يقوم معالج Nios V بتشغيل أداة تحميل التشغيل عبر SDM من الذاكرة الموجودة على الشريحة.
2. يتواصل برنامج التشغيل عبر SDM مع ذاكرة الفلاش للتكوين ويحدد موقع برنامج Nios V.
3. يقوم برنامج Bootloader عبر SDM بنسخ برنامج Nios V من Flash التكوين إلى ذاكرة الوصول العشوائي الموجودة على الشريحة / ذاكرة الوصول العشوائي الخارجية.
4. يقوم برنامج Bootloader عبر SDM بتحويل تنفيذ معالج Nios V إلى برنامج Nios V في ذاكرة الوصول العشوائي (RAM) الموجودة على الشريحة / ذاكرة الوصول العشوائي الخارجية.

4.4.3. تنفيذ تطبيق معالج Nios V في مكانه من OCRAM
في هذه الطريقة، يُعيَّن عنوان إعادة ضبط معالج Nios V على العنوان الأساسي لذاكرة الشريحة (OCRAM). الملف الثنائي للتطبيق (.hex) file يتم تحميلها إلى ذاكرة الوصول العشوائي التفاعلية (OCRAM) عند تهيئة FPGA، بعد تجميع تصميم الأجهزة في برنامج Quartus Prime. بمجرد إعادة ضبط معالج Nios V، يبدأ التطبيق في التنفيذ وينتقل إلى نقطة الدخول.

دليل تصميم المعالج المضمن Nios® V 54

إرسال التعليقات

٤. حلول تكوين معالج Nios V وتشغيله ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦

ملحوظة:

· لا يتطلب التنفيذ في المكان من OCRAM أداة نسخ التمهيد لأن تطبيق معالج Nios V موجود بالفعل في مكانه عند إعادة تعيين النظام.
· توصي Altera بتمكين alt_load() لهذه الطريقة في التمهيد حتى يتصرف البرنامج المضمن بشكل متطابق عند إعادة التعيين دون إعادة تكوين صورة جهاز FPGA.
يجب تفعيل دالة alt_load() في إعدادات BSP لنسخ قسم .rwdata عند إعادة ضبط النظام. في هذه الطريقة، تُخزَّن القيم الأولية للمتغيرات المُهيأة بشكل منفصل عن المتغيرات المقابلة لتجنب الكتابة فوقها عند تنفيذ البرنامج.

4.4.4. تنفيذ تطبيق معالج Nios V في مكانه من TCM
تُعيّن طريقة التنفيذ في المكان عنوان إعادة تعيين معالج Nios V إلى العنوان الأساسي للذاكرة المقترنة بإحكام (TCM). الملف الثنائي للتطبيق (.hex) file يتم تحميلها إلى وحدة التحكم بالمعالج (TCM) عند تهيئة FPGA بعد تجميع تصميم الأجهزة في برنامج Quartus Prime. بمجرد إعادة ضبط معالج Nios V، يبدأ التطبيق في التنفيذ وينتقل إلى نقطة الإدخال.

ملحوظة:

لا يتطلب التنفيذ في المكان من TCM أداة نسخ التمهيد لأن تطبيق معالج Nios V موجود بالفعل في مكانه عند إعادة تعيين النظام.

4.5. تشغيل معالج Nios V من ذاكرة فلاش مدمجة (UFM)

تتوفر إمكانية تشغيل معالج Nios V وتشغيل البرامج من ذاكرة فلاش مدمجة (UFM) في أجهزة MAX 10 FPGA. يدعم معالج Nios V خياري التشغيل التاليين باستخدام ذاكرة فلاش مدمجة في وضع التكوين الداخلي:
· يتم تنفيذ تطبيق معالج Nios V في مكانه من Flash الموجود على الشريحة.
· يتم نسخ تطبيق معالج Nios V من Flash الموجود على الشريحة إلى RAM باستخدام أداة نسخ التمهيد.

الجدول 33. ذاكرة الفلاش المدعومة مع خيارات التمهيد الخاصة بها

ذكريات التمهيد المدعومة

طرق تمهيد Nios V

موقع وقت تشغيل التطبيق

ناسخة التمهيد

الحد الأقصى 10 أجهزة فقط (مع OnChip Flash IP)

يتم تنفيذ تطبيق معالج Nios V في مكانه من ذاكرة الفلاش الموجودة على الشريحة
تم نسخ تطبيق معالج Nios V من ذاكرة الفلاش الموجودة على الشريحة إلى ذاكرة الوصول العشوائي (RAM) باستخدام ناسخ التمهيد

ذاكرة فلاش على الشريحة (XIP) + OCRAM/ ذاكرة وصول عشوائي خارجية (لأقسام البيانات القابلة للكتابة)

دالة alt_load()

أوكرام/ذاكرة الوصول العشوائي الخارجية

إعادة استخدام أداة تحميل التشغيل عبر GSFI

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 55

٤. حلول تكوين معالج Nios V وتشغيله ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦

الشكل 31.

التصميم والتكوين وتدفق التمهيد
التصميم · قم بإنشاء مشروعك القائم على معالج Nios V باستخدام Platform Designer. · تأكد من وجود ذاكرة وصول عشوائي خارجية أو ذاكرة وصول عشوائي مدمجة في تصميم النظام.

تكوين وتجميع FPGA
اضبط وضع التكوين الداخلي نفسه في IP فلاش على الشريحة في Platform Designer وبرنامج Quartus Prime. اضبط عامل إعادة تعيين معالج Nios V على فلاش على الشريحة. اختر طريقة تهيئة UFM المفضلة لديك. أنشئ تصميمك في Platform Designer. جمّع مشروعك في برنامج Quartus Prime.

مشروع تطبيق المستخدم BSP · إنشاء معالج Nios V HAL BSP استنادًا إلى .sopcinfo file تم إنشاؤه بواسطة مصمم المنصة. · تحرير إعدادات BSP لمعالج Nios V ونص Linker في محرر BSP. · إنشاء مشروع BSP.
مشروع تطبيق المستخدم · تطوير كود تطبيق معالج Nios V. · تجميع تطبيق معالج Nios V وإنشاء تطبيق معالج Nios V (.hex) file· أعد تجميع مشروعك في برنامج Quartus Prime إذا قمت بتحديد خيار تهيئة محتوى الذاكرة في Intel FPGA On-Chip Flash IP.

برمجة Fileتحويل s، تنزيل وتشغيل · إنشاء ملف Flash .pof الموجود على الشريحة file استخدام تحويل البرمجة Fileميزة s في برنامج Quartus Prime.
· برمجة .pof file أدخل جهاز MAX 10 الخاص بك. · قم بإيقاف تشغيل الطاقة لجهازك.
4.5.1. وصف ذاكرة الفلاش المدمجة في شريحة MAX 10 FPGA
تحتوي أجهزة MAX 10 FPGA على ذاكرة فلاش مدمجة مقسمة إلى قسمين: · ذاكرة فلاش التكوين (CFM) - تخزن بيانات تكوين الأجهزة لـ
· ذاكرة فلاش المستخدم (UFM) - تقوم بتخزين بيانات المستخدم أو تطبيقات البرامج.
بنية UFM لجهاز MAX 10 هي مزيج من عناوين IP مرنة وثابتة. لا يمكنك الوصول إلى UFM إلا باستخدام نواة IP الفلاشية على الشريحة في برنامج Quartus Prime.
يدعم جوهر IP Flash على الشريحة الميزات التالية: · إمكانية الوصول للقراءة أو الكتابة إلى قطاعات UFM وCFM (إذا تم تمكينها في Platform Designer)
باستخدام واجهة بيانات Avalon MM ووحدة التحكم التابعة. · يدعم مسح الصفحات، ومسح القطاعات، والكتابة في القطاعات. · نموذج محاكاة لعمليات القراءة والكتابة في UFM باستخدام أدوات محاكاة EDA متنوعة.

دليل تصميم المعالج المضمن Nios® V 56

إرسال التعليقات

٤. حلول تكوين معالج Nios V وتشغيله ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦

الجدول 34. مناطق الفلاش على الشريحة في أجهزة MAX 10 FPGA

مناطق الفلاش

الوظيفة

تكوين ذاكرة فلاش (القطاعات CFM0-2)

تكوين FPGA file تخزين

ذاكرة فلاش المستخدم (القطاعات UFM0-1)

تطبيق معالج Nios V وبيانات المستخدم

تدعم أجهزة MAX 10 FPGA أوضاع تكوين متعددة، ويسمح بعض هذه الأوضاع باستخدام CFM1 وCFM2 كمنطقة UFM إضافية. يوضح الجدول التالي موقع تخزين صور تكوين FPGA بناءً على أوضاع تكوين MAX 10 FPGA.

الجدول 35. موقع تخزين صور تكوين FPGA

وضع التكوين صور مضغوطة مزدوجة

صورة مضغوطة CFM2 2

سي اف ام 1

صورة مضغوطة CFM0 1

صورة واحدة غير مضغوطة

UFM الافتراضي

صورة غير مضغوطة

صورة واحدة غير مضغوطة مع تهيئة الذاكرة

صورة غير مضغوطة (مع محتوى ذاكرة مُهيأ مسبقًا على الشريحة)

صورة مضغوطة واحدة مع تهيئة الذاكرة صورة مضغوطة (مع محتوى ذاكرة مُهيأ مسبقًا على الشريحة)

صورة مضغوطة واحدة

UFM الافتراضي

صورة مضغوطة

يجب استخدام نواة فلاش IP على الشريحة للوصول إلى ذاكرة الفلاش في وحدات MAX 10 FPGA. يمكنك إنشاء مثيل لفلاش IP على الشريحة وتوصيله ببرنامج Quartus Prime. يستخدم معالج Nios V ذو النواة البرمجية وصلات Platform Designer للتواصل مع فلاش IP على الشريحة.
الشكل 32. الاتصال بين IP الفلاش الموجود على الشريحة ومعالج Nios V

ملحوظة:

تأكد من توصيل منفذ On-chip Flash csr بمدير بيانات معالج Nios V لتمكين المعالج من التحكم في عمليات الكتابة والمسح.
يمكن أن توفر نواة IP الخاصة بـ On-chip Flash إمكانية الوصول إلى خمسة قطاعات فلاش - UFM0، وUFM1، وCFM0، وCFM1، وCFM2.
معلومات هامة حول قطاعي UFM وCFM: · قطاعات CFM مخصصة لتخزين بيانات التكوين (تدفق البت) (*.pof).
· يمكن تخزين بيانات المستخدم في قطاعات UFM وقد تكون مخفية، إذا تم تحديد الإعدادات الصحيحة في أداة مصمم النظام الأساسي.
بعض الأجهزة لا تحتوي على قطاع UFM1. يمكنك مراجعة الجدول: حجم قطاع UFM وCFM للاطلاع على القطاعات المتوفرة في كل جهاز FPGA MAX 10.

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 57

٤. حلول تكوين معالج Nios V وتشغيله ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦

· يمكنك تكوين CFM2 باعتباره UFM افتراضيًا عن طريق تحديد وضع تكوين صورة غير مضغوطة واحدة.
· يمكنك تكوين CFM2 وCFM1 كوحدة UFM افتراضية عن طريق تحديد وضع تكوين صورة غير مضغوطة واحدة.
· يختلف حجم كل قطاع حسب أجهزة MAX 10 FPGA المحددة.

الجدول 36.

حجم قطاع UFM وCFM
يسرد هذا الجدول أبعاد مجموعات UFM وCFM.

جهاز

الصفحات لكل قطاع

UFM1 UFM0 CFM2 CFM1 CFM0

حجم الصفحة (كيلوبت)

الحد الأقصى للمستخدم
حجم ذاكرة الفلاش (كيلوبت) (3)

إجمالي حجم ذاكرة التكوين (كيلوبت)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

حجم OCRAM (كيلوبت)
108 189 378 549 675 1260 1638

معلومات ذات صلة · دليل مستخدم تكوين MAX 10 FPGA · دليل مستخدم ذاكرة فلاش Altera MAX 10

4.5.2. تنفيذ تطبيق معالج Nios V في مكانه من UFM

حل التنفيذ الموضعي من UFM مناسب لتطبيقات معالجات Nios V التي تتطلب استخدامًا محدودًا للذاكرة على الشريحة. تعمل دالة alt_load() كناسخة إقلاع صغيرة، تنسخ أقسام البيانات (.rodata، .rwdata، أو .exceptions) من ذاكرة الإقلاع إلى ذاكرة الوصول العشوائي (RAM) بناءً على إعدادات BSP. قسم الكود (.text).
وهو قسم للقراءة فقط، ويبقى في منطقة ذاكرة فلاش MAX 10 المدمجة. يُقلل هذا الإعداد من استخدام ذاكرة الوصول العشوائي (RAM)، ولكنه قد يُحد من أداء تنفيذ التعليمات البرمجية، لأن الوصول إلى ذاكرة الفلاش أبطأ من الوصول إلى ذاكرة الوصول العشوائي المدمجة.

تطبيق معالج Nios V مُبرمج في قطاع UFM. يشير متجه إعادة ضبط معالج Nios V إلى عنوان UFM الأساسي لتنفيذ التعليمات البرمجية منه بعد إعادة ضبط النظام.

إذا كنت تستخدم مصحح أخطاء مستوى المصدر لتصحيح أخطاء تطبيقك، فيجب عليك استخدام نقطة توقف للأجهزة. وذلك لأن UFM لا يدعم الوصول العشوائي للذاكرة، وهو أمر ضروري لتصحيح أخطاء نقطة التوقف الناعمة.

ملحوظة:

لا يمكنك مسح أو كتابة UFM أثناء تنفيذ التنفيذ في المكان في MAX 10. قم بالتبديل إلى نهج ناسخ التمهيد إذا كنت بحاجة إلى مسح أو كتابة UFM.

(3) الحد الأقصى للقيمة الممكنة، والذي يعتمد على وضع التكوين الذي تحدده.

دليل تصميم المعالج المضمن Nios® V 58

إرسال التعليقات

٤. حلول تكوين معالج Nios V وتشغيله ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦

الشكل 33. تطبيق معالج Nios V XIP من UFM

الحد الأقصى 10 أجهزة

.POF
Nios V Hardware .SOF
برنامج Nios V .HEX

مبرمج كوارتوس

فلاش على الشريحة

سي اف ام

أجهزة نيوس الخامس

اتحاد الخريجين

برنامج Nios V

التكوين الداخلي

فلاش IP على الشريحة

منطق FPGA
معالج Nios V

ذاكرة الوصول العشوائي على الشريحة

خارجي

كبش

EMIF

4.5.2.1. تدفق تصميم الأجهزة
يصف القسم التالي طريقةً خطوةً بخطوة لبناء نظام قابل للتمهيد لتطبيق معالج Nios V من ذاكرة فلاش على الشريحة.ampتم إنشاء الملف أدناه باستخدام جهاز MAX 10.
إعدادات مكون IP
١. أنشئ مشروع معالج Nios V باستخدام Quartus Prime وPlatform Designer. ٢. تأكد من إضافة ذاكرة وصول عشوائي (RAM) خارجية أو ذاكرة مدمجة (OCRAM) إلى نظامك الأساسي.
نظام مصمم.

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 59

٤. حلول تكوين معالج Nios V وتشغيله ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦
الشكل 34. مثالampاتصالات IP في مصمم النظام الأساسي لتشغيل Nios V من OnChip Flash (UFM)

3. في محرر معلمات IP الخاصة بـ On-Chip Flash، اضبط وضع التكوين على أحد الخيارات التالية، وفقًا لتفضيلات التصميم لديك: · صورة واحدة غير مضغوطة · صورة واحدة مضغوطة · صورة واحدة غير مضغوطة مع تهيئة الذاكرة · صورة واحدة مضغوطة مع تهيئة الذاكرة
لمزيد من المعلومات حول الصور المضغوطة المزدوجة، راجع دليل مستخدم تكوين MAX 10 FPGA – ترقية النظام عن بعد.

ملحوظة:

يجب عليك تعيين الوصول المخفي إلى كل مناطق CFM في عنوان IP الخاص بـ On-Chip Flash.

الشكل 35. اختيار وضع التكوين في محرر معلمات الفلاش على الشريحة

إعدادات IP الخاصة بالفلاش على الشريحة – تهيئة UFM يمكنك اختيار إحدى الطرق التالية وفقًا لتفضيلاتك:

دليل تصميم المعالج المضمن Nios® V 60

إرسال التعليقات

٤. حلول تكوين معالج Nios V وتشغيله ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦

ملحوظة:

تعتمد الخطوات الموجودة في الفصول الفرعية التالية (تدفق تصميم البرمجيات والبرمجة) على الاختيار الذي تقوم به هنا.

· الطريقة 1: تهيئة بيانات UFM في SOF أثناء التجميع
يُضمِّن Quartus Prime بيانات تهيئة UFM في ملف SOF أثناء التجميع. يلزم إعادة تجميع ملف SOF في حال حدوث أي تغييرات في بيانات UFM.
1. تحقق من تهيئة محتوى الفلاش وتمكين التهيئة غير الافتراضية file.

الشكل 36. تهيئة محتويات الفلاش وتمكين التهيئة غير الافتراضية File

2. حدد مسار ملف .hex الناتج file (من أمر elf2hex) في ملف hex أو mif الذي أنشأه المستخدم file.
الشكل 37. إضافة .hex File طريق

· الطريقة 2: دمج بيانات UFM مع SOF المجمعة أثناء إنشاء POF
يتم دمج بيانات UFM مع SOF المجمّع عند تحويل البرمجة fileس. لا حاجة لإعادة تجميع ملف SOF، حتى لو تغيرت بيانات UFM. أثناء التطوير، لا حاجة لإعادة تجميع ملف SOF. fileلإجراء تغييرات في التطبيق. يُوصي Alterare بهذه الطريقة لمطوري التطبيقات.
1. قم بإلغاء تحديد تهيئة محتوى الفلاش.
الشكل 38. تهيئة محتوى Flash باستخدام تهيئة غير افتراضية File

إعادة تعيين إعدادات الوكيل لطريقة التنفيذ في مكانه لمعالج Nios V
1. في محرر معلمات معالج Nios V، اضبط عامل إعادة الضبط على On-Chip Flash.
الشكل 39. إعدادات محرر معلمات معالج Nios V مع ضبط وكيل إعادة الضبط على فلاش على الشريحة

2. انقر فوق "إنشاء HDL" عند ظهور مربع حوار "الإنشاء". 3. حدد الإخراج file خيارات التوليد ثم انقر فوق "توليد".

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 61

٤. حلول تكوين معالج Nios V وتشغيله ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦
Quartus Prime Software Settings 1. In the Quartus Prime software, click Assignments Device Device and Pin
Options Configuration. Set the Configuration mode according to the setting in On-Chip Flash IP. Figure 40. Configuration Mode Selection in Quartus Prime Software

2. انقر فوق "موافق" للخروج من نافذة "خيارات الجهاز والرقم السري"،
3. انقر فوق "موافق" للخروج من نافذة الجهاز.
4. Click Processing Start Compilation to compile your project and generate the .sof file.

ملحوظة:

إذا كان إعداد وضع التكوين في برنامج Quartus Prime ومحرر معلمات Platform Designer مختلفًا، فسوف يفشل مشروع Quartus Prime مع رسالة الخطأ التالية.

الشكل 41.

رسالة خطأ لإعداد وضع تكوين مختلف (14740): وضع التكوين على atom "q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block" لا يتطابق مع إعداد المشروع. حدّث نظام Qsys وأعد إنشائه ليتوافق مع إعداد المشروع.

معلومات ذات صلة بدليل مستخدم تكوين MAX 10 FPGA

4.5.2.2. سير تصميم البرمجيات
يقدم هذا القسم سير التصميم لإنشاء وبناء مشروع برنامج معالج Nios V. لضمان سير بناء سلس، يُنصح بإنشاء شجرة أدلة مشابهة في مشروع التصميم الخاص بك. يعتمد سير تصميم البرنامج التالي على شجرة الأدلة هذه.
لإنشاء شجرة دليل مشروع البرنامج، اتبع الخطوات التالية: 1. في مجلد مشروع التصميم، أنشئ مجلدًا باسم software. 2. في مجلد software، أنشئ مجلدين باسم hal_app وhal_bsp.
الشكل 42. شجرة دليل مشروع البرمجيات

دليل تصميم المعالج المضمن Nios® V 62

إرسال التعليقات

٤. حلول تكوين معالج Nios V وتشغيله ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦
إنشاء مشروع تطبيق BSP
لتشغيل محرر BSP، اتبع الخطوات التالية: 1. أدخل غلاف أوامر Nios V. 2. استدعِ محرر BSP باستخدام الأمر niosv-bsp-editor. 3. في محرر BSP، انقر فوق File BSP جديد لبدء مشروع BSP الخاص بك. 4. قم بتكوين الإعدادات التالية:
· معلومات SOPC File الاسم: تقديم SOPCINFO file (.sopcinfo). · اسم وحدة المعالجة المركزية: حدد معالج Nios V. · نظام التشغيل: حدد نظام تشغيل معالج Nios V. · الإصدار: اتركه افتراضيًا. · دليل هدف BSP: حدد مسار دليل مشروع BSP. يمكنك
تم ضبطه مسبقًا على /software/hal_bsp عن طريق تمكين استخدام المواقع الافتراضية. · إعدادات BSP File الاسم: اكتب اسم إعدادات BSP File. · Additional Tcl scripts: Provide a BSP Tcl script by enabling Enable Additional Tcl script. 5. Click OK.
Figure 43. Configure New BSP

Configuring the BSP Editor and Generating the BSP Project
You can define the processor’s exception vector either in On-Chip Memory (OCRAM) or On-Chip Flash based on your design preference. Setting the exception vector memory to OCRAM/External RAM is recommended to make the interrupt processing faster. 1. Go to Main Settings Advanced hal.linker. 2. If you select On-Chip Flash as exception vector,
a. Enable the following settings:

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 63

٤. حلول تكوين معالج Nios V وتشغيله ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Figure 44. Advanced.hal.linker Settings

b. Click on the Linker Script tab in the BSP Editor. c. Set the .exceptions and .text regions in the Linker Section Name to
On-Chip Flash. d. Set the rest of the regions in the Linker Section Name list to the On-Chip
Memory (OCRAM) or external RAM.
Figure 45. Linker Region Settings (Exception Vector Memory: On-Chip Flash)

3. If you select OCRAM/External RAM as exception vector, a. Enable the following settings: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Figure 46. Linker Region Settings (Exception Vector Memory: OCRAM/External RAM)

b. Click on the Linker Script tab in the BSP Editor.
c. Set the.text regions in the Linker Section Name to On-Chip Flash.
d. Set the rest of the regions in the Linker Section Name list to the On-Chip Memory (OCRAM) or external RAM.

دليل تصميم المعالج المضمن Nios® V 64

إرسال التعليقات

٤. حلول تكوين معالج Nios V وتشغيله ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦
Figure 47. Linker Region Settings (Exception Vector Memory: OCRAM)
4. Click Generate to generate the BSP project. Generating the User Application Project File 1. Navigate to the software/hal_app folder and create your application source
code. 2. Launch the Nios V Command Shell. 3. Execute the command below to generate the application CMakeLists.txt.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/<user application>
Building the User Application Project You can choose to build the user application project using Ashling RiscFree IDE for Altera FPGAs or through the command line interface (CLI). If you prefer using CLI, you can build the user application using the following command: cmake -G “Unix Makefiles” -B software/hal_app/build -S software/hal_app make -C software/hal_app/build
The application (.elf) file is created in software/hal_app/build folder. Generating the HEX File You must generate a .hex file from your application .elf file, so you can create a .pof file suitable for programming the devices. 1. Launch the Nios V Command Shell. 2. For Nios V processor application boot from On-Chip Flash, use the following
command line to convert the ELF to HEX for your application. This command creates the user application (onchip_flash.hex) file. elf2hex software/hal_app/build/<user_application>.elf -o onchip_flash.hex
-b <base address of On-Chip Flash UFM region> -w 8 -e <end address of On-Chip Flash UFM region> 3. Recompile the hardware design if you check Initialize memory content option in On-Chip Flash IP (Method 1). This is to include the software data (.HEX) in the SOF file.

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 65

٤. حلول تكوين معالج Nios V وتشغيله ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦
4.5.2.3. Programming 1. In Quartus Prime, click File تحويل البرمجة Files. 2. Under Output programming file, choose Programmer Object File (.pof) as Programming file type. 3. Set Mode to Internal Configuration.
Figure 48. Convert Programming File إعدادات
4. Click Options/Boot info…, the MAX 10 Device Options window appears. 5. Based on the Initialize flash content settings in the On-chip Flash IP, perform
one of the following steps: · If Initialize flash content is checked (Method 1), the UFM initialization data
was included in the SOF duringQuartus Prime compilation. — Select Page_0 for UFM source: option. Click OK and proceed to the
next. Figure 49. Setting Page_0 for UFM Source if Initialize Flash Content is Checked

دليل تصميم المعالج المضمن Nios® V 66

إرسال التعليقات

٤. حلول تكوين معالج Nios V وتشغيله ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦
· If Initialize flash content is not checked (Method 2), choose Load memory file for the UFM source option. Browse to the generated On-chip Flash HEX file (onchip_flash.hex) in the File path: and click OK. This step adds UFM data separately to the SOF file during the programming file تحويل.
Figure 50. Setting Load Memory File for UFM Source if Initialize Flash Content is Not Checked

6. In the Convert Programming File dialog box, at the Input files to convert section, click Add File… and point to the generated Quartus Prime .sof file.
Figure 51. Input Files to Convert in Convert Programming Files for Single Image Mode

7. Click Generate to create the .pof file. 8. Program the .pof file into your MAX 10 device. 9. Power cycle your hardware.

4.5.3. Nios V Processor Application Copied from UFM to RAM using Boot Copier

Altera recommends this solution for MAX 10 FPGA Nios V processor system designs where multiple iterations of application software development and high system performance are required. The boot copier is located within the UFM at an offset that is the same address as the reset vector. The Nios V application is located next to the boot copier.

For this boot option, the Nios V processor starts executing the boot copier upon system reset to copy the application from the UFM sector to the OCRAM or external RAM. Once copying is complete, the Nios V processor transfers the program control over to the application.

ملحوظة:

The applied boot copier is the same as the Bootloader via GSFI.

إرسال التعليقات

دليل تصميم المعالج المضمن Nios® V 67

٤. حلول تكوين معالج Nios V وتشغيله ٧٢٦٩٥٢ | ٢٠٢٥.٠٧.١٦

Figure 52. Nios V Application Copied from UFM to RAM using Boot Copier

الحد الأقصى 10 أجهزة

.POF
Nios V Hardware .SOF
برنامج Nios V .HEX
Bootloader .SREC

مبرمج كوارتوس

ذاكرة الوصول العشوائي الخارجية
برنامج Nios V

فلاش على الشريحة

سي اف ام

Nios V Hardwa

المستندات / الموارد

altera Nios V Embedded Processor [بي دي اف] دليل المستخدم
Nios V, Nios V-m, Nios V-g, Nios V-c, Nios V Embedded Processor, Nios V, Embedded Processor, Processor

مراجع

دليل المستخدم

altera Nios V Embedded Processor

تحديد

Nios V Processor Hardware System Design

Nios V Processor Software System Design

Nios V Processor Configuration and Booting Solutions

المستندات / الموارد

مراجع

اترك تعليقا

إلغاء الرد