intel F-Tile CPRI PHY FPGA IP Design Example
Rêbernameya Destpêka Zû
F-Tile CPRI PHY Intel® FPGA-ya IP-ya bingehîn a testê ya simulasyonê û sêwirana hardware ya berê peyda dike.ample ku berhevkirin û ceribandina hardware piştgirî dike. Dema ku hûn sêwirana berê diafirîninamplê, edîtorê parametreyê bixweber diafirîne fileJi bo simulasyon, berhevkirin û ceribandina sêwiranê di hardware de pêdivî ye.
Intel di heman demê de exek tenê berhevokê jî peyda dikeampprojeya ku hûn dikarin bikar bînin da ku zû qada bingehîn û dema IP-yê texmîn bikin.
F-Tile CPRI PHY Intel FPGA IP-ya bingehîn kapasîteya hilberîna sêwirana berê peyda dike.amples ji bo hemî berhevokên piştgirî yên hejmara kanalên CPRI û rêjeyên bit ên xeta CPRI. Berê testê û sêwiranêamppiştgirî dide gelek kombînasyona parameterên F-Tile CPRI PHY Intel FPGA IP-ya bingehîn.
Wêne 1. Gavên Pêşketinê Ji bo Sêwiranê Example
Information Related
- Rêbernameya bikarhêner a F-Tile CPRI PHY Intel FPGA IP
- Ji bo agahdariya berfireh li ser F-tile CPRI PHY IP.
- F-Tile CPRI PHY Têbînîyên Ragihandina IP-ya Intel FPGA
- Navnîşanên Ragihandina IP-ê di berdanek taybetî de guhertinên IP-ê navnîş dikin.
Pêdiviyên Hardware û Nermalavê
Ji bo ceribandina exampli sêwiranê, hardware û nermalava jêrîn bikar bînin:
- Nermalava Intel Quartus® Prime Pro Edition
- Konsolê pergalê
- Simulatorên piştgirî:
- Synopsys* VCS*
- Synopsys VCS MX
- Siemens* EDA ModelSim* SE an Questa*— Questa-Intel FPGA Edition
Hilberîna Sêwiranê
jimar 2. Rêbaz
Wêne 3. ExampLe Tab Design di Edîtorê Parametreya IP-yê de
Ji bo afirandina projeyek Intel Quartus Prime Pro Edition:
- Di Intel Quartus Prime Pro Edition de, bikirtînin File ➤ New Project Wizard ji bo afirandina projeyek Quartus Prime ya nû, an File ➤ Projeyek vekin da ku projeyek heyî ya Intel Quartus Prime vekin. Wizard ji we re dipirse ku hûn amûrek diyar bikin.
- Malbata cîhazê Agilex (I-series) diyar bikin û amûrek ku van hemî hewcedariyên xwe bicîh tîne hilbijêrin:
- Tile Transceiver F-tile ye
- Dereceya leza transceiver -1 an -2 e
- Pola leza bingehîn -1 an -2 an -3 ye
- Bikirtînin Finish.
Van gavan bişopînin da ku berê sêwirana hardware ya F-Tile CPRI PHY Intel FPGA IP-yê biafirîninample û testbench:
- Di Kataloga IP-yê de, F-Tile CPRI PHY Intel FPGA IP-yê bibînin û hilbijêrin. Paceya Guhertina IP-ya Nû xuya dike.
- Navekî asta jorîn diyar bikin ji bo guhertoya IP-ya xweya xwerû. Edîtorê parametreyê mîhengên guhertoya IP-ê di a file bi nav kirin .ip.
- OK bitikîne. Edîtorê parametreyê xuya dike.
- Li ser tabloya IP-ê, pîvanên ji bo guhertoya bingehîn a IP-ya xwe diyar bikin.
- Li ser Example Sêwirana tabê, li jêr Example Design Files, vebijarka Simulasyonê hilbijêrin da ku qada testê û projeya tenê berhevokê biafirîne. Vebijarka Synthesis hilbijêrin da ku sêwirana hardware-ê çêbikeample. Pêdivî ye ku hûn bi kêmanî yek ji vebijarkên Simulasyon û Sentezê hilbijêrin da ku sêwirana ex-ê biafirîninample.
- Li ser ExampLe tabloya Sêwiranê, di binê Forma HDL-a hatî çêkirin de, Verilog HDL an VHDL hilbijêrin. Ger hûn VHDL-ê hilbijêrin, divê hûn beşê testê bi simulatorek bi zimanê tevlihev re simul bikin. Amûra di bin ceribandinê de li ex_ pelrêça modelek VHDL ye, lê testa bingehîn e file Pergalek Verilog e file.
- Bikirtînin Generate Example bişkojka Design. Hilbijêre Example pencereya Pelrêça Designê xuya dike.
- Heke hûn dixwazin sêwirana berê biguherîninampRêya pelrêça an navê ji pêşnumayên ku têne xuyang kirin (cpriphy_ftile_0_example_design), li riya nû bigerin û sêwirana nû ex-ê binivîsinampnavê pelrêça (ample_dir>).
Structure Directory
F-Tile CPRI PHY Intel FPGA IP sêwirana bingehîn example file pelrêçan tiştên ku li jêr hatine çêkirin hene files ji bo sêwirana example.
Figure 4. Structure Directory of the Generated Example Design
Table 1. Testbench File Danasîn
| File Navên | Terîf |
| Key Testbench û Simulasyon Files | |
| <design_example_dir>/ example_testbench/basic_avl_tb_top.sv | Tîpa testê ya asta jorîn file. Testbench pêça DUT destnîşan dike û peywirên Verilog HDL dimeşîne da ku pakêtan çêbike û qebûl bike. |
| <design_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv | DUT pêça ku DUT û pêkhateyên din ên testê destnîşan dike. |
| Nivîsarên Testbench (1) | |
| <design_example_dir>/ example_testbench/run_vsim.do | Skrîpta Siemens EDA ModelSim SE an Questa an Questa-Intel FPGA Edition ji bo xebitandina testê. |
| <design_example_dir>/ example_testbench/run_vcs.sh | Skrîpta Synopsys VCS ji bo ku beşê testê bimeşîne. |
| <design_example_dir>/ example_testbench/run_vcsmx.sh | Skrîpta Synopsys VCS MX (yek Verilog HDL û SystemVerilog bi VHDL re) da ku beşê testê bimeşîne. |
Di nav de skrîpta simulatorê din paşguh bikinample_dir>/example_testbench/ peldanka.
Table 2. Hardware Design Example File Danasîn
| File Navên | Danasîn |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | Projeya Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | Mîhenga projeya Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | Astengiyên Sêwirana Synopsys files. Hûn dikarin van kopî bikin û biguherînin fileji bo sêwirana xweya Intel Agilex™ e. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | Sêwirana Verilog HDL-a asta jorîn example file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | DUT pêça ku DUT û pêkhateyên din ên testê destnîşan dike. |
| <design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl | Ser file ji bo gihîştina Konsola Sîstemê. |
Simulating Design Example Testbench
jimar 5. Rêbaz
Van gavan bişopînin da ku simulasyona ceribandinê bikin:
- Di rêzika fermanê de, biguhezînin pelrêça simulasyona testbenchample_dir>/example_testbench. cd /mînakample_testbench
- Quartus_tlg li ser projeya çêkirî bimeşînin file: quartus_tlg cpriphy_ftile_hw
- ip-setup-simulation bixebitîne: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- Ji bo simulatora destekkirî ya bijartina xwe skrîpta simulasyonê bimeşînin. Skrîpt di simulatorê de beşê testê berhev dike û dimeşîne. Binêre tabloya Pêngavên Ji bo Simulasyona Testbench.
- Encaman analîz bikin. Bernameya serketî ya testê pênc hîperframe wergirt, û "DERBASED" nîşan dide.
Tablo 3. Gavên Simulasyona Testbench li Synopsys VCS* Simulator
| Simulator | Instructions | |
| VCS | Di rêzika fermanê de, binivîse: | |
| sh run_vcs.sh | ||
| berdewam… | ||
| Simulator | Instructions | |
| VCS MX | Di rêzika fermanê de, binivîse: | |
| sh run_vcsmx.sh | ||
| ModelSim SE an Questa an Questa-Intel FPGA Edition | Di rêzika fermanê de, binivîse: | |
| vsim -do run_vsim.do | ||
| Ger hûn tercîh dikin ku bêyî hilanîna GUI-yê simulasyonê bikin, binivîsin: | ||
| vsim -c -do run_vsim.do | ||
Ya jêrîn sample encam bi 24.33024 kanalên CPRI ve ceribandinek simulasyonê ya serketî ji bo 4 Gbps destnîşan dike:
Berhevkirina Projeya Berhevkirin-Tenê
Ji bo berhevkirina berhevokê-tenê example projeyê, van gavan bişopînin:
- Piştrast bike ku sêwirana berhevkirinê example nifş temam e.
- Di nermalava Intel Quartus Prime Pro Edition de, projeya Intel Quartus Prime Pro Edition vekinample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- Li ser menuya Pêvajoyê, bikirtînin Destpêk Berhevkirinê.
- Piştî berhevkirina serketî, raporên ji bo dem û ji bo karanîna çavkaniyê di danişîna weya Intel Quartus Prime Pro Edition de hene.
Information Related
Diherikin Sêwirana Bingeha Block
Berhevkirin û Vesazkirina Sêwiranê Example di Hardware
Ji bo berhevkirina sêwirana hardware exampû wê li ser cîhaza xweya Intel Agilex mîheng bikin, van gavan bişopînin:
- Mînakî sêwirana hardware piştrast bikinample nifş temam e.
- Di nermalava Intel Quartus Prime Pro Edition de, projeya Intel Quartus Prime vekinample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
- .qsf biguherîne file ji bo ku pîneyan li ser bingeha hardware xwe veqetînin.
- Li ser menuya Pêvajoyê, bikirtînin Destpêk Berhevkirinê.
- Piştî berhevkirina serkeftî, .sof file tê de heyeample_dir>/hardware_test_design/output_files directory.
Van gavan bişopînin da ku berê sêwirana hardware bername bikinampli ser cîhaza Intel Agilex:
- Kit Pêşveçûna Yekparebûna Sînyala Transceiver-a-series Intel Agilex I bi komputera mêvandar ve girêdin.
Nîşe: Kiteya pêşkeftinê ji berê ve bi frekansên demjimêra rast ve hatî bernamekirin. Ji bo danîna frekansan ne hewce ye ku hûn sepana Kontrola Saetê bikar bînin. - Li ser menuya Amûran, Bernamesaz bikirtînin.
- Di Bernameçêkerê de, bikirtînin Setup Hardware.
- Amûrek bernamekirinê hilbijêrin.
- Piştrast bikin ku Mode li J hatiye danînTAG.
- Amûra Intel Agilex hilbijêrin û lê zêde bike Amûra bikirtînin. Bernamesaz bloka girêdanên di navbera cîhazên li ser panela we de nîşan dide.
- Di rêza bi .sofê xwe de, qutiya .sofê kontrol bikin.
- Qutiya di stûna Bername / Veavakirinê de kontrol bikin.
- Destpêk bikirtînin.
Information Related
- Diherikin Sêwirana Bingeha Block
- Programming Amûrên Intel FPGA
- Bi Konsola Pergalê re Sêwiranan Analîz û Debugkirin
Testkirina Sêwirana Hardware Example
Piştî ku hûn sêwirana bingehîn a F-Tile CPRI PHY Intel FPGA IP-yê berê berhev dikinampû wê li ser cîhaza xweya Intel Agilex mîheng bikin, hûn dikarin Konsola Pergalê bikar bînin da ku bingeha IP-yê û qeydên wê yên bingehîn PHY IP-yê bername bikin.
Ji bo vekirina Konsola Pergalê û ceribandina sêwirana hardware example, van gavan bişopînin:
- Piştî sêwirana hardware example li ser cîhaza Intel Agilex hatî mîheng kirin, di nermalava Intel Quartus Prime Pro Edition de, li ser menuya Amûran, bikirtînin Amûrên Debugging System ➤ System Console.
- Di pencereya Tcl Console de, cd hwtest binivîsin da ku pelrêçê biguherîninample_dir>/hardware_test_design/hwtest_sl.
- Çavkaniya main_script.tcl binivîsin da ku pêwendiyek bi J re vekinTAG master bikin û dest bi testê bikin.
Design Example Description
The design example fonksiyona bingehîn a F-Tile CPRI PHY Intel FPGA-ya IP-ya bingehîn nîşan dide. Hûn dikarin sêwiranê ji Ex-ê biafirîninample tabloya sêwiranê di edîtorê parametreya IP-ya F-Tile CPRI PHY Intel FPGA de.
Ji bo afirandina sêwiranê exampLe, divê hûn pêşî nirxên parametreyê ji bo guhertoya bingehîn a IP-ya ku hûn dixwazin di hilbera xweya paşîn de çêbikin destnîşan bikin. Hûn dikarin hilbijêrin ku sêwirana berê biafirîninample bi an bê taybetiya RS-FEC. Taybetmendiya RS-FEC bi 10.1376, 12.1651 û 24.33024 Gbps rêza bit CPRI heye.
Table 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix
| Rêjeya Bitê ya Xeta CPRI (Gbps) | Piştgiriya RS-FEC | Saeta Referansê (MHz) | Piştgiriya Derengiya Deterministic |
| 1.2288 | Na | 153.6 | Erê |
| 2.4576 | Na | 153.6 | Erê |
| 3.072 | Na | 153.6 | Erê |
| 4.9152 | Na | 153.6 | Erê |
| 6.144 | Na | 153.6 | Erê |
| 9.8304 | Na | 153.6 | Erê |
| 10.1376 | Bi û Bêyî | 184.32 | Erê |
| 12.1651 | Bi û Bêyî | 184.32 | Erê |
| 24.33024 | Bi û Bêyî | 184.32 | Erê |
Features
- Sêwirana berê biafirîninample bi taybetmendiya RS-FEC
- Kapasîteyên kontrolkirina pakêtê yên bingehîn, tevî hejmartina derengiya gera dor
Sêwirana Simulasyonê Example
Sêwirana IP ya F-Tile CPRI PHY Intel FPGA example simulasyonek test û simulasyonê çêdike files ku gava ku hûn vebijarka Simulasyonê hilbijêrin, bingeha IP-ya F-Tile CPRI PHY Intel FPGA destnîşan dike.
Figure 6. Diyagrama Astengkirinê ji bo Rêjeyên Rêjeyên 10.1316, 12.1651, û 24.33024 Gbps (bi û bê RS-FEC)
Wêneyê 7. Rêjeya Rêjeya 1.228, 2.4576, 3.072, 4.9152, 6.144, û 9.8304 Gbps
Di vê sêwiranê de example, bencê testa simulasyonê fonksiyonên bingehîn ên wekî destpêk û li benda girtin, veguheztin û wergirtina pakêtan peyda dike.
Serkeftina ceribandina serketî encamek ku tevgera jêrîn piştrast dike nîşan dide:
- Mantiqa xerîdar bingeha IP-ê ji nû ve vedike.
- Mantiqa xerîdar li benda hevrêziya riya daneya RX dimîne.
- Mantiqa xerîdar hîperframeyan li ser navbeynkariya TX MII vediguhezîne û li bendê ye ku pênc hîperframe li ser navbeynkariya RX MII werin wergirtin. Hyperframes li ser navbeynkariya MII li gorî taybetmendiyên CPRI v7.0 têne şandin û wergirtin.
Not: Sêwiranên CPRI yên ku 1.2, 2.4, 3, 4.9, 6.1, û 9.8 Gbps rêza rêzê armanc dikin, pêwendiya 8b/10b bikar tînin û sêwiranên ku 10.1, 12.1 û 24.3 Gbps (bi RS-FEC û bêyî RS-FEC) armanc dikin, pêwendiya MII bikar tînin. Ev sêwirandin example jimareyek gera dor tê de heye ku derengiya gera dor ji TX berbi RX bijmêre. - Mantiqa xerîdar nirxa derengiya gera dor-dorê dixwîne û naverok û rastbûna daneyên hîperframesê li ser milê RX MII kontrol dike gava ku jimarvan jimartina derengiya gera dor-dorê temam bike.
Information Related
- Taybetmendiyên CPRI
Hardware Design Example
Figure 8. Hardware Design Example Block Diagram
Not
- Sêwiranên CPRI bi rêjeyên xeta CPRI 2.4/4.9/9.8 Gbps 8b/10b bikar tînin û hemî sêwiranên rêjeyên rêza CPRI yên din pêwendiya MII bikar tînin.
- CPRI sêwiranên bi rêjeyên xeta CPRI 2.4/4.9/9.8 Gbps hewce dike ku demjimêra referansê ya transceiver 153.6 MHz û hemî rêjeyên xeta CPRI yên din 184.32 MHz hewce ne.
F-Tile CPRI PHY Intel FPGA IP-ya bingehîn sêwirana hardware example pêkhateyên jêrîn pêk tîne:
- F-Tile CPRI PHY Intel FPGA Core IP.
- Bloka mantiqa xerîdar a pakêtê ku seyrûseferê çêdike û distîne.
- Dor gera counter.
- IOPLL ji bo afirandina sampdemjimêra lingê ji bo mantiqa derengiya diyarker a di hundurê IP-yê de, û pêkhateya dijberê gera li dora testê.
- Pergala PLL-ê ku demjimêrên pergalê ji bo IP-yê hilberîne.
- Dekodera navnîşana Avalon®-MM ji bo deşîfrekirina cîhê navnîşana veavakirinê ji bo modulên CPRI, Transceiver, û Ethernet di dema gihîştina ji nû ve veavakirinê de.
- Çavkanî û lêkolînên ji bo îsbatkirina reset û çavdêrîkirina demjimêran û çend bitên statûyê.
- JTAG kontrolkerê ku bi Konsola Pergalê re têkilî dike. Hûn bi mantiqa xerîdar re bi navgîniya Konsola Pergalê re têkilî daynin.
Nîşaneyên Navberê
Tablo 5. Design Example Signals Navrûya
| Nîşan | Ber | Terîf |
| ref_clk100MHz | Beyan | Saeta têketinê ji bo gihîştina CSR li ser hemî navgînên veavakirinê. Li 100 MHz ajotin. |
| i_clk_ref[0] | Beyan | Saeta referansê ji bo System PLL. Li 156.25 MHz ajotin. |
| i_clk_ref[1] | Beyan | Saeta referansa Transceiver. Ajotin li
• 153.6 MHz ji bo rêjeya xeta CPRI 1.2, 2.4, 3, 4.9, 6.1, û 9.8 Gbps. • 184.32 MHz ji bo rêjeyên xeta CPRI 10.1,12.1, û 24.3 Gbps bi RS-FEC û bêyî wê. |
| i_rx_serial[n] | Beyan | Transceiver PHY daneyên serialê têxe. |
| o_tx_serial[n] | Karûabr | Transceiver PHY daneyên serial derdixe. |
Design Example Registers
Tablo 6. Design Example Registers
| Hejmara kanalê | Navnîşana Bingehîn (Navnîşana Byte) | Tîpa qeydkirinê |
|
0 |
0x00000000 | CPRI PHY Veavakirin ji bo Kanala 0 qeyd dike |
| 0x00100000 | Veavakirina Ethernet ji bo Kanala 0 qeyd dike | |
| 0x00200000 | Veavakirina Transceiver ji bo Kanala 0 qeyd dike | |
|
1(2) |
0x01000000 | CPRI PHY Veavakirin ji bo Kanala 1 qeyd dike |
| 0x01100000 | Veavakirina Ethernet ji bo Kanala 1 qeyd dike | |
| 0x01200000 | Veavakirina Transceiver ji bo Kanala 1 qeyd dike | |
|
2(2) |
0x02000000 | CPRI PHY Veavakirin ji bo Kanala 2 qeyd dike |
| 0x02100000 | Veavakirina Ethernet ji bo Kanala 2 qeyd dike | |
| 0x02200000 | Veavakirina Transceiver ji bo Kanala 2 qeyd dike | |
| berdewam… | ||
| Hejmara kanalê | Navnîşana Bingehîn (Navnîşana Byte) | Tîpa qeydkirinê |
|
3(2) |
0x03000000 | CPRI PHY Veavakirin ji bo Kanala 3 qeyd dike |
| 0x03100000 | Veavakirina Ethernet ji bo Kanala 3 qeyd dike | |
| 0x03200000 | Veavakirina Transceiver ji bo Kanala 3 qeyd dike |
Ger kanal neyê bikar anîn ev tomar têne veqetandin.
F-Tile CPRI PHY Intel FPGA IP Design Example Arşîvên Rêbernameya Bikarhêner
Ger guhertoyek bingehîn a IP-yê neyê navnîş kirin, rêbernameya bikarhêner ji bo guhertoya bingehîn a IP-ya berê derbas dibe.
| Guhertoya Serokwezîrê Intel Quartus | Guhertoya Core IP | Rehbera bikaranînê |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP Design Example Rêbernameya Bikarhêner |
Dîroka Guhertoya Belgeyê ji bo F-Tile CPRI PHY Intel FPGA IP Design Example Rêbernameya Bikarhêner
| Guhertoya Belgeyê | Guhertoya Serokwezîrê Intel Quartus | Guhertoya IP | Changes |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | Serbestberdana destpêkê. |
Pargîdaniya Intel. Hemû maf parastî ne. Intel, logoya Intel, û nîşaneyên din ên Intel marqeyên Intel Corporation an pargîdaniyên wê ne. Intel garantiya performansa FPGA û hilberên xwe yên nîvconductor li gorî taybetmendiyên heyî li gorî garantiya standard a Intel digire, lê mafê ku di her kêliyê de bêyî agahdarî di her hilber û karûbaran de biguhezîne digire. Intel ti berpirsiyarî an berpirsiyariya ku ji serîlêdan an karanîna ti agahdarî, hilber, an karûbarê ku li vir hatî diyar kirin çêdibe, ji bilî ku bi eşkere bi nivîskî ji hêla Intel ve hatî pejirandin. Ji xerîdarên Intel re tê şîret kirin ku berî ku xwe bispêrin agahdariya hatî weşandin û berî ku emrê hilber an karûbaran bidin, guhertoya herî dawî ya taybetmendiyên cîhazê bistînin.
*Dibe ku nav û marqeyên din wekî milkê kesên din werin îdîakirin.
Belge / Çavkanî
 |
intel F-Tile CPRI PHY FPGA IP Design Example [pdf] Rehbera bikaranînê F-Tile CPRI PHY FPGA IP Design Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, IP Design Example, IP Design |
