Kompresi Fronthaul FPGA IP
Pandhuan pangguna

Kompresi Fronthaul FPGA IP

Pandhuan Pangguna IP Intel® FPGA Kompresi Fronthaul
Dianyari kanggo Intel® Quartus® Prime
Desain Suite: 21.4 IP
Versi: 1.0.1

Babagan Fronthaul Compression Intel® FPGA IP

IP Compression Fronthaul kasusun saka kompresi lan dekompresi kanggo data U-pesawat IQ. Mesin kompresi ngitung µ-law utawa blok kompresi floating-point adhedhasar header kompresi data pangguna (udCompHdr). IP iki nggunakake antarmuka streaming Avalon kanggo data IQ, sinyal saluran, lan kanggo metadata lan sinyal sideband, lan antarmuka sing dipetakan memori Avalon kanggo kontrol lan daftar status (CSR).
Peta IP ngompres IQ lan parameter kompresi data pangguna (udCompParam) miturut format pigura muatan bagean sing ditemtokake ing spesifikasi O-RAN O-RAN Fronthaul Control, User and Sinkronisasi Pesawat Versi 3.0 April 2020 (O-RAN-WG4.CUS .0-v03.00). Avalon streaming sink lan antarmuka sumber jembaré data 128-bit kanggo antarmuka aplikasi lan 64-bit kanggo antarmuka transportasi kanggo ndhukung rasio compressoin maksimum 2:1.
Informasi sing gegandhengan
O-RAN websitus
1.1. Fitur Kompresi Fronthaul Intel® FPGA IP

• -hukum lan pamblokiran floating-point komprèsi lan decompression
• IQ jembaré 8-dicokot kanggo 16-dicokot
• Konfigurasi statis lan dinamis saka format U-pesawat IQ lan header kompresi
• Paket multisections (yen O-RAN Compliant aktif)

1.2. Kompresi Fronthaul Dhukungan Kulawarga Piranti Intel® FPGA IP
Intel nawakake tingkat dhukungan piranti ing ngisor iki kanggo Intel FPGA IP:

• Dhukungan maju–IP kasedhiya kanggo simulasi lan kompilasi kanggo kulawarga piranti iki. Pemrograman FPGA file (.pof) support ora kasedhiya kanggo Quartus Perdhana Pro Stratix 10 lunak Edition Beta lan minangka penutupan wektu IP ora bisa dijamin. Model wektu kalebu prakiraan engineering awal saka wektu tundha adhedhasar informasi post-layout awal. Model wektu bisa diganti amarga tes silikon nambah korélasi antarane silikon sing nyata lan model wektu. Sampeyan bisa nggunakake inti IP iki kanggo arsitektur sistem lan studi pemanfaatan sumber, simulasi, pinout, taksiran latensi sistem, taksiran wektu dhasar (penganggaran pipa), lan strategi transfer I/O (jembar data-path, ambane burst, tradeoffs standar I/O ).
• Dhukungan awal–Intel verifikasi inti IP kanthi model wektu awal kanggo kulawarga piranti iki. Inti IP nyukupi kabeh syarat fungsional, nanging bisa uga isih ngalami analisis wektu kanggo kulawarga piranti. Sampeyan bisa nggunakake ing desain produksi kanthi ati-ati.
• Dhukungan pungkasan–Intel verifikasi IP kanthi model wektu pungkasan kanggo kulawarga piranti iki. IP kasebut nyukupi kabeh syarat fungsional lan wektu kanggo kulawarga piranti. Sampeyan bisa nggunakake ing desain produksi.

Tabel 1. Dhukungan Kulawarga Piranti IP Kompresi Fronthaul

Kulawarga piranti	Dhukungan
Intel® Agilex™ (E-tile)	Pambuka
Intel Agilex (F-tile)	Maju
Intel Arria® 10	Pungkasan
Intel Stratix® 10 (mung piranti H-, lan E-tile)	Pungkasan
Kulawarga piranti liyane	Ora ana dhukungan

Tabel 2. Piranti Didhukung Speed ​​Grades

Kulawarga piranti	Kelas Kacepetan Kain FPGA
Intel Agilex Kab	3
Intel Arria 10	2
Intel Stratix 10	2

1.3. Informasi Rilis kanggo Fronthaul Compression Intel FPGA IP
Versi Intel FPGA IP cocog karo versi piranti lunak Intel Quartus® Prime Design Suite nganti v19.1. Miwiti ing piranti lunak Intel Quartus Prime Design Suite versi 19.2, Intel FPGA IP duwe skema versi anyar.
Nomer versi Intel FPGA IP (XYZ) bisa diganti karo saben versi piranti lunak Intel Quartus Prime. Owah-owahan ing:

• X nuduhake revisi utama IP. Yen sampeyan nganyari piranti lunak Intel Quartus Prime, sampeyan kudu nggawe maneh IP.
• Y nuduhake IP kalebu fitur anyar. Gawe maneh IP sampeyan kanggo nyakup fitur-fitur anyar iki.
• Z nuduhake IP kalebu owah-owahan cilik. Gawe maneh IP sampeyan kanggo nyakup owah-owahan kasebut.

Tabel 3. Informasi Rilis IP Kompresi Fronthaul

Item	Katrangan
Versi	1.0.1
Tanggal rilis	Februari 2022
Kode pesenan	IP-FH-COMP

1.4. Kinerja Kompresi Fronthaul lan Panggunaan Sumber Daya
Sumber daya IP sing nargetake piranti Intel Agilex, piranti Intel Arria 10, lan piranti Intel Stratix 10
Tabel 4. Kinerja Kompresi Fronthaul lan Panggunaan Sumber Daya
Kabeh entri kanggo komprèsi lan decompression arah data IP

piranti	IP	ALM	Logika register		M20K
			utami	Sekunder
Intel Agilex Kab	Titik ngambang blok	14,969	25,689	6,093	0
	µ-hukum	22,704	39,078	7,896	0
	Block-floating point lan μ-hukum	23,739	41,447	8,722	0
	Block-floating point, µ-law, lan jembar IQ sing diperluas	23,928	41,438	8,633	0
Intel Arria 10	Titik ngambang blok	12,403	16,156	5,228	0
	µ-hukum	18,606	23,617	5,886	0
	Block-floating point lan μ-hukum	19,538	24,650	6,140	0
	Block-floating point, µ-law, lan jembar IQ sing diperluas	19,675	24,668	6,141	0
Intel Stratix 10	Titik ngambang blok	16,852	30,548	7,265	0
	µ-hukum	24,528	44,325	8,080	0
	Block-floating point lan μ-hukum	25,690	47,357	8,858	0
	Block-floating point, µ-law, lan jembar IQ sing diperluas	25,897	47,289	8,559	0

Miwiti karo Fronthaul Compression Intel FPGA IP

Njlèntrèhaké nginstall, parameterizing, simulating, lan initializing IP Compression Fronthaul.
2.1. Entuk, Nginstal, lan Lisensi IP Compression Fronthaul
IP Compression Fronthaul minangka IP FPGA Intel lengkap sing ora kalebu karo rilis Intel Quartus Prime.

1. Gawe akun Intel Kula yen sampeyan ora duwe.
2. Mlebu kanggo ngakses Self-Service Licensing Center (SSLC).
3. Tuku IP Compression Fronthaul.
4. Ing kaca SSLC, klik Run kanggo IP. SSLC nyedhiyakake kothak dialog instalasi kanggo nuntun instalasi IP sampeyan.
5. Instal menyang lokasi sing padha karo folder Intel Quartus Prime.

Tabel 5. Lokasi Instalasi Kompresi Fronthaul

Panggonan	Piranti lunak	Platform
:\intelFPGA_pro\\quartus\ip \altera_cloud	Intel Quartus Prime Pro Edition	Windows *
:/intelFPGA_pro// quartus/ip/altera_cloud	Intel Quartus Prime Pro Edition	Linux *

Gambar 1. Struktur Direktori Instalasi IP Kompresi Fronthaul Direktori instalasi Intel Quartus Prime

IP FPGA Intel Compression Fronthaul saiki katon ing Katalog IP.
Informasi sing gegandhengan

• Intel FPGA websitus
  
• Pusat Lisensi Layanan Mandiri (SSLC)

2.2. Parameterisasi IP Kompresi Fronthaul
Cepet ngatur variasi IP khusus sampeyan ing Editor Parameter IP.

1. Gawe proyek Intel Quartus Prime Pro Edition kanggo nggabungake inti IP sampeyan.
   a. Ing Intel Quartus Prime Pro Edition, klik File New Project Wisaya kanggo nggawe anyar Intel Quartus Perdhana project, utawa File Bukak Proyek kanggo mbukak proyek Quartus Prime sing wis ana. Wisaya njaluk sampeyan nemtokake piranti.
   b. Nemtokake kulawarga piranti sing nyukupi syarat kelas kacepetan kanggo IP.
   c. Klik Rampung.
2. Ing Katalog IP, pilih Fronthaul Compression Intel FPGA IP. Jendhela Variasi IP Anyar katon.
3. Nemtokake jeneng tingkat paling dhuwur kanggo variasi IP khusus sampeyan. Editor parameter nyimpen setelan variasi IP ing a file jenenge .ip.
4. Klik OK. Editor parameter katon.
   Gambar 2. Editor Parameter IP Kompresi Fronthaul
5. Nemtokake paramèter kanggo variasi IP sampeyan. Deleng Parameter kanggo informasi babagan paramèter IP tartamtu.
6. Klik Design Example tab lan nemtokake paramèter kanggo desain example.
   Gambar 3. Desain ExampEditor Parameter
7. Klik Generate HDL. Kothak dialog Generasi katon.
8. Nemtokake output file pilihan generasi, banjur klik Generate. Variasi IP files generate miturut specifications Panjenengan.
9. Klik Rampung. Editor parameter nambah .ip tingkat paling dhuwur file menyang proyek saiki kanthi otomatis. Yen sampeyan dijaluk nambahake .ip kanthi manual file menyang project, klik Project Add/Remove Files ing Project kanggo nambah file.
10. Sawise ngasilake lan instantiating variasi IP sampeyan, gawe tugas pin sing cocog kanggo nyambungake port lan nyetel paramèter RTL saben conto sing cocog.

2.2.1. Parameter IP Kompresi Fronthaul
Tabel 6. Parameter IP Kompresi Fronthaul

jeneng	Nilai Valid	Katrangan
arah data	TX lan RX, mung TX, mung RX	Pilih TX kanggo kompresi; RX kanggo decompression.
Metode kompresi	BFP, mu-Law, utawa BFP lan mu-Law	Pilih blok floating-point, µ-law, utawa loro-lorone.

Jembar metadata	0 (Pateni Port Metadata), 32, 64, 96, 128 (dicokot)	Nemtokake ambane bit saka bus metadata (data ora dikompres).
Aktifake jembar IQ lengkap	Urip utawa mati	Aktifake kanggo IqWidth sing didhukung saka 8-bit nganti 16-bit. Pateni kanggo IqWidth sing didhukung 9, 12, 14 lan 16-bit.
O-RAN tundhuk	Urip utawa mati	Aktifake kanggo ngetutake pemetaan IP ORAN kanggo port metadata lan negesake sinyal metadata sing valid kanggo saben header bagean. IP mung ndhukung metadata jembaré 128-bit. IP ndhukung bagean siji lan sawetara bagean saben paket. Metadata valid ing saben bagean karo metadata pernyataan valid. Pateni supaya IP nggunakake metadata minangka sinyal saluran passthrough tanpa syarat pemetaan (contone: U-pesawat numPrb dianggep 0). IP ndhukung jembar metadata 0 (Pateni Ports Metadata), 32, 64, 96, 128 bit. IP ndhukung bagean siji saben paket. Metadata valid mung sapisan ing pernyataan valid metadata kanggo saben paket.

2.3. IP sing digawe File Struktur
Piranti lunak Intel Quartus Prime Pro Edition ngasilake output inti IP ing ngisor iki file struktur.
Tabel 7. IP sing digawe Files

File jeneng	Katrangan
<your_ip>.ip	Sistem Desainer Platform utawa variasi IP tingkat paling dhuwur file.your_ip> yaiku jeneng sing sampeyan menehi variasi IP sampeyan.
<your_ip>.cmp	Deklarasi Komponen VHDL (.cmp) file yaiku teks file sing ngemot definisi umum lan port lokal sing bisa digunakake ing desain VHDL files.
<your_ip>.html	A laporan sing ngandhut informasi sambungan, map memori nuduhake alamat saben abdi bab saben master sing disambungake, lan assignments parameter.
<your_ip>_generasi.rpt	IP utawa Log generasi Desainer Platform file. Ringkesan pesen nalika nggawe IP.
<your_ip>.qgsimc	Dhaptar parameter simulasi kanggo ndhukung regenerasi tambahan.
<your_ip>.qgsynthc	Dhaptar paramèter sintesis kanggo ndhukung regenerasi tambahan.
<your_ip>.qip	Ngemot kabeh informasi sing dibutuhake babagan komponen IP kanggo nggabungake lan ngumpulake komponen IP ing piranti lunak Intel Quartus Prime.
<your_ip>.sopcinfo	Nerangake sambungan lan parameterisasi komponen IP ing sistem Desainer Platform. Sampeyan bisa ngurai isine kanggo entuk syarat nalika ngembangake driver piranti lunak kanggo komponen IP. Piranti hilir kayata rantai alat Nios® II nggunakake iki file. Ing .sopcinfo file lan sistem.h file kui kanggo chain alat Nios II kalebu informasi peta alamat kanggo saben abdi relatif kanggo saben master sing ngakses abdi. Master sing beda bisa uga duwe peta alamat sing beda kanggo ngakses komponen budak tartamtu.
<your_ip>.csv	Ngandhut informasi babagan status upgrade komponen IP.
<your_ip>.bsf	Simbol Blok File (.bsf) perwakilan saka variasi IP kanggo nggunakake ing Intel Quartus Perdhana Block Diagram Files (.bdf).
<your_ip>.spd	Input sing dibutuhake file kanggo ip-make-simscript kanggo generate script simulasi kanggo simulator didhukung. Ing .spd file ngemot dhaptar files kui kanggo simulasi, bebarengan karo informasi bab kenangan sing bisa initialize.

<your_ip>.ppf	Planner Pin File (.ppf) nyimpen port lan assignments simpul kanggo komponen IP digawe kanggo nggunakake Planner Pin.
<your_ip>_bb.v	Sampeyan bisa nggunakake kothak ireng Verilog (_bb.v) file minangka deklarasi modul kosong kanggo nggunakake minangka kothak ireng.
<your_ip> _inst.v utawa _inst.vhd	HDL eksampcithakan instantiation. Sampeyan bisa nyalin lan nempel isi iki file menyang HDL sampeyan file kanggo instantiate variasi IP.
<your_ip>.v utawayour_ip>.vhd	HDL files sing instantiate saben submodule utawa anak IP inti kanggo sintesis utawa simulasi.
pembimbing/	Ngandhut ModelSim * script msim_setup.tcl kanggo nyiyapake lan mbukak simulasi.
synopsys/vcs/ synopsys/vcsmx/	Ngandhut skrip cangkang vcs_setup.sh kanggo nyiyapake lan mbukak simulasi VCS *. Ngandhut skrip cangkang vcsmx_setup.sh lan synopsys_ sim.setup file kanggo nyiyapake lan mbukak simulasi VCS MX *.
irama/	Ngandhut skrip cangkang ncsim_setup.sh lan persiyapan liyane files kanggo nyiyapake lan mbukak simulasi NCSIM *.
aldec/	Ngandhut script Nihan rivierapro_setup.sh kanggo persiyapan lan mbukak simulasi Aldec *.
xcelium/	Ngandhut skrip cangkang xcelium_setup.sh lan persiyapan liyane files kanggo nyiyapake lan mbukak simulasi Xcelium *.
submodul/	Ngandhut HDL files kanggo submodul inti IP.
<anak IP inti>/	Kanggo saben direktori inti IP anak sing digawe, Desainer Platform ngasilake synth/ lan sim/ sub-direktori.

Deskripsi Fungsional Kompresi Fronthaul IP

Gambar 4. IP Compression Fronthaul kalebu kompresi lan dekompresi. Diagram Blok IP Kompresi Fronthaul

Kompresi lan Dekompresi
Blok shift bit basis preprocessing ngasilake bit-shift paling luweh kanggo blok sumber daya 12 unsur sumber (RE). Blok kasebut nyuda gangguan kuantisasi, utamane kanggo low-amplindhu samples. Mula, nyuda magnitudo vektor kesalahan (EVM) sing diwenehake kompresi. Algoritma komprèsi meh ora gumantung saka nilai daya. Assuming input Komplek samples yaiku x = x1 + jxQ, nilai absolut maksimum komponen nyata lan khayalan kanggo blok sumber daya yaiku:
Nduwe nilai absolut maksimal kanggo blok sumber, persamaan ing ngisor iki nemtokake nilai shift kiwa sing ditugasake kanggo blok sumber kasebut:Where bitWidth punika ambane bit input.
IP ndhukung rasio kompresi 8, 9, 10, 11, 12, 13, 14, 15, 16.
Kompresi lan Dekompresi Mu-Law
Algoritma kasebut nggunakake teknik companding Mu-law, sing digunakake kanggo kompresi wicara. Teknik iki ngliwati sinyal input sing ora dikompres, x, liwat kompresor kanthi fungsi, f(x), sadurunge dibunderaké lan bit-truncation. Teknik ngirim data sing dikompres, y, liwat antarmuka. Data sing ditampa liwat fungsi ngembangaken (yaiku kebalikan saka kompresor, F-1 (y). Teknik ngasilake data sing ora dikompres kanthi kesalahan kuantisasi minimal.
Persamaan 1. Fungsi kompresor lan decompressor
Algoritma kompresi Mu-law IQ ngetutake spesifikasi O-RAN.
Informasi sing gegandhengan
O-RAN websitus
3.1. Sinyal IP Kompresi Fronthaul
Sambungake lan kontrol IP.
Jam lan Reset Sinyal Antarmuka=
Tabel 8. Jam lan Reset Interface sinyal

Jeneng Sinyal	Bitwidth	arah	Katrangan
tx_clk	1	Input	Jam pemancar. Frekuensi jam yaiku 390.625 MHz kanggo 25 Gbps lan 156.25MHz kanggo 10 Gbps. Kabeh sinyal antarmuka pemancar sinkron karo jam iki.
rx_clk	1	Input	Jam panrima. Frekuensi jam yaiku 390.625 MHz kanggo 25 Gbps lan 156.25MHz kanggo 10 Gbps. Kabeh sinyal antarmuka panrima sinkron karo jam iki.
csr_clk	1	Input	Jam kanggo antarmuka CSR. Frekuensi jam yaiku 100 MHz.

tx_rst_n	1	Input	Aktif reset kurang kanggo antarmuka pemancar sinkron kanggo tx_clk.
rx_rst_n	1	Input	Aktif reset kurang kanggo antarmuka panrima sinkron kanggo rx_clk.
csr_rst_n	1	Input	Aktif reset kurang kanggo antarmuka CSR sinkron kanggo csr_clk.

Ngirim Sinyal Antarmuka Transport
Tabel 9. Ngirim Sinyal Antarmuka Transport
Kabeh jinis sinyal sing unsigned integer.

Jeneng Sinyal	Bitwidth	arah	Katrangan
tx_avst_source_valid	1	Output	Yen ditegesake, nuduhake data sing bener kasedhiya ing avst_source_data.
tx_avst_source_data	64	Output	Kolom PRB kalebu udCompParam, iSample lan qsample. Kolom PRB bagean sabanjure digabung karo kolom PRB bagean sadurunge.
tx_avst_source_startofpacket	1	Output	Nuduhake byte pisanan saka pigura.
tx_avst_source_endofpacket	1	Output	Nuduhake byte pungkasan saka pigura.
tx_avst_source_ready	1	Input	Nalika ditegesake, nuduhake lapisan transportasi siap nampa data. readyLatency = 0 kanggo antarmuka iki.
tx_avst_source_kosong	3	Output	Nemtokake jumlah bita kosong ing avst_source_data nalika avst_source_endofpacket ditegesake.
tx_udcomphdr_o	8	Output	Kolom header kompresi data pangguna. Sinkron karo tx_avst_source_valid. Nemtokake cara kompresi lan ambane bit IQ kanggo data pangguna ing bagean data. • [7:4] : udIqWidth • 16 kanggo udIqWidth=0, digunakake padha karo udIqWidth e,g,: — 0000b tegese I lan Q ambane saben 16 bit; — 0001b tegese I lan Q ambane 1 bit; — 1111b tegese I lan Q ambane saben 15 bit • [3:0] : udCompMeth - 0000b - ora ana kompresi - 0001b - titik ngambang blok — 0011b – µ-hukum - liyane - dilindhungi undhang-undhang kanggo cara mangsa.
tx_metadata_o	METADATA_WIDTH	Output	Conduit sinyal passthrough lan ora teken. Sinkron karo tx_avst_source_valid. Bitwidth sing bisa dikonfigurasi METADATA_WIDTH. Nalika sampeyan nguripake O-RAN tundhuk, deleng Tabel 13 ing kaca 17.Nalika dipateni O-RAN tundhuk, sinyal iki mung bener nalika tx_avst_source_startofpacket punika 1. tx_metadata_o ora duwe sinyal bener lan nggunakake tx_avst_source_valid kanggo nunjukaké siklus bener. Ora kasedhiya nalika sampeyan milih 0 Pateni Port Metadata kanggo Jembar metadata.

Nampa Sinyal Antarmuka Transport
Tabel 10. Nampa Sinyal Antarmuka Transport
Ora ana backpressure ing antarmuka iki. Avalon streaming sinyal kosong ora perlu ing antarmuka iki amarga tansah nul.

Jeneng Sinyal	Bitwidth	arah	Katrangan
rx_avst_sink_valid	1	Input	Nalika ditegesake, nuduhake data bener kasedhiya ing avst_sink_data. Ora ana sinyal avst_sink_ready ing antarmuka iki.
rx_avst_sink_data	64	Input	Kolom PRB kalebu udCompParam, iSample lan qsample. Kolom PRB bagean sabanjure digabung karo kolom PRB bagean sadurunge.
rx_avst_sink_startofpacket	1	Input	Nuduhake byte pisanan saka pigura.
rx_avst_sink_endofpacket	1	Input	Nuduhake byte pungkasan saka pigura.
rx_avst_sink_error	1	Input	Nalika ditegesake ing siklus sing padha karo avst_sink_endofpacket, nuduhake paket saiki minangka paket kesalahan
rx_udcomphdr_i	8	Input	Kolom header kompresi data pangguna. Sinkron karo rx_metadata_valid_i. Nemtokake cara kompresi lan ambane bit IQ kanggo data pangguna ing bagean data. • [7:4] : udIqWidth • 16 kanggo udIqWidth = 0, digunakake padha karo udIqWidth. contone — 0000b tegese I lan Q ambane saben 16 bit; — 0001b tegese I lan Q ambane 1 bit; — 1111b tegese I lan Q ambane saben 15 bit • [3:0] : udCompMeth - 0000b - ora ana kompresi — 0001b – blok floating point — 0011b – µ-hukum - liyane - dilindhungi undhang-undhang kanggo cara mangsa.
rx_metadata_i	METADATA_WIDTH	Input	Sinyal saluran sing ora dikompres. sinyal rx_metadata_i bener nalika rx_metadata_valid_i ditegesake, sinkron karo rx_avst_sink_valid. Bitwidth sing bisa dikonfigurasi METADATA_WIDTH. Nalika sampeyan nguripake O-RAN tundhuk, deleng Tabel 15 ing kaca 18. Nalika sampeyan mateni O-RAN tundhuk, sinyal rx_metadata_i iki mung bener nalika rx_metadata_valid_i lan rx_avst_sink_startofpacket padha karo 1. Ora kasedhiya nalika sampeyan milih 0 Pateni Port Metadata kanggo Jembar metadata.
rx_metadata_valid_i	1	Input	Nuduhake yen header (rx_udcomphdr_i lan rx_metadata_i) bener. Sinkron karo rx_avst_sink_valid. Sinyal wajib. Kanggo kompatibilitas mundur O-RAN, negesake rx_metadata_valid_i yen IP nduweni IE header umum sing sah lan IE bagean sing diulang. Ing nyediakake bagean anyar pemblokiran sumber daya fisik (PRB) kothak ing rx_avst_sink_data, nyedhiyani IEs bagean anyar ing rx_metadata_i input bebarengan karo rx_metadata_valid_i.

Kirimi Sinyal Antarmuka Aplikasi
Tabel 11. Kirimi Sinyal Antarmuka Aplikasi

Jeneng Sinyal	Bitwidth	arah	Katrangan
tx_avst_sink_valid	1	Input	Yen ditegesake, nuduhake lapangan PRB sing sah kasedhiya ing antarmuka iki. Nalika operasi ing mode streaming, mesthekake yen ora ana deassertion sinyal bener antarane wiwitan paket lan pungkasan paket Pangecualian mung nalika sinyal siap deassertion.
tx_avst_sink_data	128	Input	Data saka lapisan aplikasi ing urutan byte jaringan.
tx_avst_sink_startofpacket	1	Input	Nuduhake byte PRB pisanan saka paket
tx_avst_sink_endofpacket	1	Input	Nuduhake bait PRB pungkasan saka paket
tx_avst_sink_ready	1	Output	Nalika ditegesake, nuduhake IP O-RAN siap nampa data saka antarmuka aplikasi. readyLatency = 0 kanggo antarmuka iki
tx_udcomphdr_i	8	Input	Kolom header kompresi data pangguna. Sinkron karo tx_avst_sink_valid. Nemtokake cara kompresi lan ambane bit IQ kanggo data pangguna ing bagean data. • [7:4] : udIqWidth • 16 kanggo udIqWidth = 0, digunakake padha karo udIqWidth. contone — 0000b tegese I lan Q ambane saben 16 bit; — 0001b tegese I lan Q ambane 1 bit; — 1111b tegese I lan Q ambane saben 15 bit • [3:0] : udCompMeth - 0000b - ora ana kompresi - 0001b - titik ngambang blok — 0011b – µ-hukum - liyane - dilindhungi undhang-undhang kanggo cara mangsa.
tx_metadata_i	METADATA_WIDTH	Input	Conduit sinyal passthrough lan ora teken. Sinkron karo tx_avst_sink_valid. Bitwidth sing bisa dikonfigurasi METADATA_WIDTH. Nalika sampeyan nguripake O-RAN tundhuk, deleng Tabel 13 ing kaca 17. Nalika sampeyan mateni O-RAN tundhuk, sinyal iki mung valid nalika tx_avst_sink_startofpacket padha karo 1. tx_metadata_i ora duwe sinyal bener lan nggunakake tx_avst_sink_valid kanggo nunjukake siklus sing bener. Ora kasedhiya nalika sampeyan milih 0 Pateni Port Metadata kanggo Jembar metadata.

Nampa Sinyal Antarmuka Aplikasi
Tabel 12. Nampa Sinyal Antarmuka Aplikasi

Jeneng Sinyal	Bitwidth	arah	Katrangan
rx_avst_source_valid	1	Output	Yen ditegesake, nuduhake lapangan PRB sing sah kasedhiya ing antarmuka iki. Ora ana sinyal avst_source_ready ing antarmuka iki.
rx_avst_source_data	128	Output	Data menyang lapisan aplikasi ing urutan byte jaringan.
rx_avst_source_startofpacket	1	Output	Nuduhake bait PRB pisanan saka paket
rx_avst_source_endofpacket	1	Output	Nuduhake bait PRB pungkasan saka paket
rx_avst_source_error	1	Output	Nuduhake paket ngemot kesalahan
rx_udcomphdr_o	8	Output	Kolom header kompresi data pangguna. Sinkron karo rx_avst_source_valid. Nemtokake cara kompresi lan ambane bit IQ kanggo data pangguna ing bagean data. • [7:4] : udIqWidth • 16 kanggo udIqWidth = 0, digunakake padha karo udIqWidth. contone — 0000b tegese I lan Q ambane saben 16 bit; — 0001b tegese I lan Q ambane 1 bit; — 1111b tegese I lan Q ambane saben 15 bit • [3:0] : udCompMeth - 0000b - ora ana kompresi — 0001b – blok floating point (BFP) — 0011b – µ-hukum - liyane - dilindhungi undhang-undhang kanggo cara mangsa.
rx_metadata_o	METADATA_WIDTH	Output	Sinyal saluran sing ora dikompres. sinyal rx_metadata_o bener nalika rx_metadata_valid_o ditegesake, sinkron karo rx_avst_source_valid. Bitwidth sing bisa dikonfigurasi METADATA_WIDTH. Nalika sampeyan nguripake O-RAN tundhuk, deleng Tabel 14 ing kaca 18. Nalika sampeyan mateni O-RAN tundhuk, rx_metadata_o mung valid yen rx_metadata_valid_o padha karo 1. Ora kasedhiya nalika sampeyan milih 0 Pateni Port Metadata kanggo Jembar metadata.
rx_metadata_valid_o	1	Output	Nuduhake yen header (rx_udcomphdr_o lan rx_metadata_o) bener. rx_metadata_valid_o ditegesake nalika rx_metadata_o sah, sinkron karo rx_avst_source_valid.

Pemetaan Metadata kanggo Kompatibilitas Mundur O-RAN
Tabel 13. tx_metadata_i 128-bit input

Jeneng Sinyal	Bitwidth	arah	Katrangan	Pemetaan metadata
dilindhungi	16	Input	dilindhungi.	tx_metadata_i[127:112]
tx_u_size	16	Input	Ukuran paket U-pesawat ing bita kanggo mode streaming.	tx_metadata_i[111:96]
tx_u_seq_id	16	Input	SeqID saka paket, sing diekstrak saka header transportasi eCPRI.	tx_metadata_i[95:80]
tx_u_pc_id	16	Input	PCID kanggo transportasi eCPRI lan RoEflowId kanggo transportasi radio liwat ethernet (RoE).	tx_metadata_i[79:64]
dilindhungi	4	Input	dilindhungi.	tx_metadata_i[63:60]
tx_u_dataDirection	1	Input	arah data gNB. Rentang nilai: {0b=Rx (yaiku unggahan), 1b=Tx (yaiku undhuhan)}	tx_metadata_i[59]
tx_u_filterIndex	4	Input	Nemtokake indeks kanggo panyaring saluran sing bakal digunakake ing antarane data IQ lan antarmuka udara. Rentang nilai: {0000b-1111b}	tx_metadata_i[58:55]
tx_u_frameId	8	Input	A counter kanggo 10 ms frame (periode wrapping 2.56 detik), khusus frameId= frame number modulo 256. Rentang nilai: {0000 0000b-1111 1111b}	tx_metadata_i[54:47]
tx_u_subframeId	4	Input	A counter kanggo 1 ms subframes ing 10 ms pigura. Rentang nilai: {0000b-1111b}	tx_metadata_i[46:43]
tx_u_slotID	6	Input	Parameter iki minangka nomer slot ing subframe 1 ms. Kabeh slot ing siji subframe diitung dening parameter iki. Rentang nilai: {00 0000b-00 1111b=slotID, 01 0000b-11 1111b=Reserved}	tx_metadata_i[42:37]
tx_u_symbolid	6	Input	Ngenali nomer simbol ing slot . Rentang nilai: {00 0000b-11 1111b}	tx_metadata_i[36:31]
tx_u_sectionId	12	Input	SectionID peta bagean data U-pesawat menyang pesen C-pesawat sing cocog (lan Tipe Section) sing digandhengake karo data. Rentang nilai: {0000 0000 0000b-11111111 1111b}	tx_metadata_i[30:19]
tx_u_rb	1	Input	Indikator blok sumber daya. Tandhani yen saben blok sumber digunakake utawa saben blok sumber liyane digunakake. Rentang nilai: {0b=saben blok sumber daya sing digunakake; 1b=saben blok sumber daya liyane sing digunakake}	tx_metadata_i[18]
tx_u_startPrb	10	Input	PRB wiwitan bagean data pesawat pangguna. Rentang nilai: {00 0000 0000b-11 1111 1111b}	tx_metadata_i[17:8]
tx_u_numPrb	8	Input	Netepake PRB ing ngendi bagean data pesawat pangguna sah.	tx_metadata_i[7:0]

			Rentang nilai: {0000 0001b-1111 1111b, 0000 0000b = kabeh PRB ing jarak subcarrier (SCS) lan bandwidth operator sing ditemtokake }
tx_u_udCompHdr	8	Input	Nemtokake cara kompresi lan ambane bit IQ saka data pangguna ing bagean data. Rentang nilai: {0000 0000b-1111 1111b}	N/A (tx_udcomphdr_i)

Tabel 14. rx_metadata_valid_i/o

Jeneng Sinyal	Bitwidth	arah	Katrangan	Pemetaan metadata
rx_sec_hdr_valid	1	Output	Nalika rx_sec_hdr_valid 1, kolom data bagean U-bidang bener. IE header umum bener nalika rx_sec_hdr_valid ditegesake, sinkron karo avst_sink_u_startofpacket lan avst_sink_u_valid. IEs bagean bola-bali bener nalika rx_sec_hdr_valid ditegesake, sinkron karo avst_sink_u_valid. Ing nyediakake kothak PRB bagean anyar ing avst_sink_u_data, nyedhiyani IEs bagean anyar karo rx_sec_hdr_valid negesake.	rx_metadata_valid_o

Tabel 15. rx_metadata_o output 128-dicokot

Jeneng Sinyal	Bitwidth	arah	Katrangan	Pemetaan metadata
dilindhungi	32	Output	dilindhungi.	rx_metadata_o[127:96]
rx_u_seq_id	16	Output	SeqID saka paket, sing diekstrak saka header transportasi eCPRI.	rx_metadata_o[95:80]
rx_u_pc_id	16	Output	PCID kanggo transportasi eCPRI lan RoEflowId kanggo transportasi RoE	rx_metadata_o[79:64]
dilindhungi undhang-undhang	4	Output	dilindhungi.	rx_metadata_o[63:60]
rx_u_dataDirection	1	Output	arah data gNB. Rentang nilai: {0b=Rx (yaiku unggahan), 1b=Tx (yaiku undhuhan)}	rx_metadata_o[59]
rx_u_filterIndex	4	Output	Nemtokake indeks kanggo panyaring saluran sing digunakake ing antarane data IQ lan antarmuka udara. Rentang nilai: {0000b-1111b}	rx_metadata_o[58:55]
rx_u_frameId	8	Output	A counter kanggo 10 ms frame (periode wrapping 2.56 detik), khusus frameId= frame number modulo 256. Rentang nilai: {0000 0000b-1111 1111b}	rx_metadata_o[54:47]
rx_u_subframeId	4	Output	A counter kanggo 1ms subframes ing 10 ms pigura. Rentang nilai: {0000b-1111b}	rx_metadata_o[46:43]
rx_u_slotID	6	Output	Nomer slot ing subframe 1ms. Kabeh slot ing siji subframe diitung dening parameter iki. Rentang nilai: {00 0000b-00 1111b=slotID, 01 0000b-111111b=Reserved}	rx_metadata_o[42:37]
rx_u_symbolid	6	Output	Ngenali nomer simbol ing slot . Rentang nilai: {00 0000b-11 1111b}	rx_metadata_o[36:31]

rx_u_sectionId	12	Output	SectionID peta bagean data U-pesawat menyang pesen C-pesawat sing cocog (lan Tipe Section) sing digandhengake karo data. Rentang nilai: {0000 0000 0000b-1111 1111 1111b}	rx_metadata_o[30:19]
rx_u_rb	1	Output	Indikator blok sumber daya. Nuduhake yen saben blok sumber digunakake utawa kabeh sumber daya liyane digunakake. Rentang nilai: {0b=saben blok sumber daya sing digunakake; 1b=saben blok sumber daya liyane sing digunakake}	rx_metadata_o[18]
rx_u_startPrb	10	Output	PRB wiwitan bagean data pesawat pangguna. Rentang nilai: {00 0000 0000b-11 1111 1111b}	rx_metadata_o[17:8]
rx_u_numPrb	8	Output	Nemtokake PRB ing ngendi bagean data pesawat pangguna sah. Rentang nilai: {0000 0001b-1111 1111b, 0000 0000b = kabeh PRB ing SCS lan bandwidth operator sing ditemtokake }	rx_metadata_o[7:0]
rx_u_udCompHdr	8	Output	Nemtokake cara kompresi lan ambane bit IQ saka data pangguna ing bagean data. Rentang nilai: {0000 0000b-1111 1111b}	N/A (rx_udcomphdr_o)

Sinyal Antarmuka CSR
Tabel 16. Sinyal Antarmuka CSR

Jeneng Sinyal	Bit Jembar	arah	Katrangan
csr_alamat	16	Input	Alamat registrasi konfigurasi.
csr_write	1	Input	Konfigurasi register nulis ngaktifake.
csr_writedata	32	Input	Konfigurasi register nulis data.
csr_readdata	32	Output	Konfigurasi register maca data.
csr_maca	1	Input	Ndhaptar konfigurasi maca ngaktifake.
csr_readdatavalid	1	Output	Konfigurasi register maca data sah.
csr_waitrequest	1	Output	Ndhaptar konfigurasi panjalukan tunggu.

Daftar IP Kompresi Fronthaul

Ngontrol lan ngawasi fungsi kompresi fronthaul liwat antarmuka kontrol lan status.
Tabel 17. Register Peta

CSR_ADDRESS (Word Offset)	Jeneng Register
0x0	mode_komprèsi
0x1	tx_error
0x2	rx_error

Tabel 18. compression_mode Register

Bit Jembar	Katrangan	Akses	Nilai Reset HW
31:9	dilindhungi	RO	0x0
8:8	Mode Fungsional: • 1'b0 iku mode komprèsi statis • 1'b1 iku mode komprèsi dinamis	RW	0x0
7:0	Header kompresi data pangguna statis: • 7:4 punika udIqWidth - 4'b0000 iku 16 bit - 4'b1111 iku 15 bit -: - 4'b0001 iku 1 dicokot • 3:0 punika udCompMeth - 4'b0000 ora ana kompresi - 4'b0001 minangka titik ngambang blok — 4'b0011 punika µ-hukum • Liyane wis dilindhungi undhang-undhang	RW	0x0

Tabel 19. tx Kasalahan Register

Bit Jembar	Katrangan	Akses	Nilai Reset HW
31:2	dilindhungi	RO	0x0
1:1	IqWidth ora sah. IP nyetel Iqwidth dadi 0 (16-bit Iqwidth) yen ndeteksi Iqwidth sing ora bener utawa ora didhukung.	RW1C	0x0
0:0	Cara komprèsi ora bener. IP ngeculake paket kasebut.	RW1C	0x0

Tabel 20. rx kesalahan Register

Bit Jembar	Katrangan	Akses	Nilai Reset HW
31:8	dilindhungi	RO	0x0
1:1	IqWidth ora sah. IP ngeculake paket kasebut.	RW1C	0x0
0:0	Cara komprèsi ora bener. IP nyetel metode kompresi menyang metode kompresi sing didhukung standar ing ngisor iki: • Mung titik ngambang blok sing diaktifake: standar kanggo titik ngambang blok. • Mung μ-law sing diaktifake: standar kanggo μ-law. • Aktifake loro blok-floating point lan μ-law: standar kanggo block-floating point.	RW1C	0x0

Fronthaul Compression Intel FPGA IPs User Guide Archive

Kanggo versi paling anyar lan sadurungé saka dokumen iki, waca: Fronthaul Compression Intel FPGA IP User Guide. Yen IP utawa versi piranti lunak ora kadhaptar, pandhuan pangguna kanggo IP utawa versi piranti lunak sadurunge ditrapake.

Riwayat Revisi Dokumen kanggo Pandhuan Pangguna IP Intel FPGA Compression Fronthaul

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Owah-owahan
2022.08.08	21.4	1.0.1	Jembar metadata sing didandani 0 nganti 0 (Pateni Port Metadata).
2022.03.22	21.4	1.0.1	• Katrangan sinyal sing diganti: — tx_avst_sink_data lan tx_avst_source_data — rx_avst_sink_data lan rx_avst_source_data • Ditambahake Gelar Kacepetan sing Didhukung Piranti meja • Ditambahake Kinerja lan Panggunaan Sumber Daya
2021.12.07	21.3	1.0.0	Kode pesenan sing dianyari.
2021.11.23	21.3	1.0.0	Rilis wiwitan.

Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan. * Jeneng lan merek liyane bisa uga diklaim minangka properti wong liya.

Versi Online
Kirimi Umpan Balik
Nomer Kode : 709301
UG-20346
Versi: 2022.08.08
ISO 9001:2015 Registered

Dokumen / Sumber Daya

	intel Fronthaul Compression FPGA IP [pdf] Pandhuan pangguna Fronthaul Compression FPGA IP, Fronthaul, Compression FPGA IP, FPGA IP
	intel Fronthaul Compression FPGA IP [pdf] Pandhuan pangguna UG-20346, 709301, IP FPGA Kompresi Fronthaul, IP FPGA Fronthaul, IP FPGA Kompresi, IP FPGA

Referensi

• Manual pangguna