Compressió Fronthaul FPGA IP
Guia d'usuari

Compressió Fronthaul FPGA IP

Compressió Fronthaul Intel® FPGA IP Guia d'usuari
Actualitzat per a Intel® Quartus® Prime
Suite de disseny: 21.4 IP
Versió: 1.0.1

Sobre el Fronthaul Compression Intel® FPGA IP

L'IP de compressió Fronthaul consisteix en compressió i descompressió per a dades d'IQ del pla U. El motor de compressió calcula la compressió de coma flotant de la llei µ o de blocs en funció de la capçalera de compressió de dades de l'usuari (udCompHdr). Aquesta IP utilitza una interfície de streaming d'Avalon per a dades d'IQ, senyals de conductes i per a metadades i senyals de banda lateral, i una interfície de mapa de memòria Avalon per a registres de control i estat (CSR).
L'IP mapeja els coeficients intel·lectuals comprimits i el paràmetre de compressió de dades d'usuari (udCompParam) segons el format de trama de càrrega útil de la secció especificat a l'especificació O-RAN Pla de control, usuari i sincronització d'usuari i sincronització d'O-RAN versió 3.0 d'abril de 2020 (O-RAN-WG4.CUS .0-v03.00). L'amplada de dades de la pica de transmissió i la interfície font d'Avalon són de 128 bits per a la interfície de l'aplicació i de 64 bits per a la interfície de transport per suportar una relació de compressió màxima de 2:1.
Informació relacionada
O-RAN weblloc
1.1. Compressió Fronthaul Intel® FPGA IP Característiques

• -llei i bloc de compressió i descompressió en coma flotant
• Ample IQ de 8 bits a 16 bits
• Configuració estàtica i dinàmica del format U-plane IQ i la capçalera de compressió
• Paquet multisecció (si O-RAN Compliant està activat)

1.2. Suport de la família de dispositius IP de compressió Fronthaul Intel® FPGA
Intel ofereix els nivells de suport de dispositiu següents per a Intel FPGA IP:

• Suport anticipat: la IP està disponible per a la simulació i la compilació per a aquesta família de dispositius. Programació FPGA file El suport (.pof) no està disponible per al programari Quartus Prime Pro Stratix 10 Edition Beta i, per tant, no es pot garantir el tancament del temps d'IP. Els models de cronometratge inclouen estimacions inicials d'enginyeria de retards basades en la informació primerenca posterior al disseny. Els models de temporització estan subjectes a canvis, ja que les proves de silici milloren la correlació entre el silici real i els models de temporització. Podeu utilitzar aquest nucli IP per a estudis d'arquitectura del sistema i d'utilització de recursos, simulació, pinout, avaluacions de latència del sistema, avaluacions bàsiques de temps (pressupost de pipeline) i estratègia de transferència d'E/S (amplada del camí de dades, profunditat de ràfega, compensacions d'estàndards d'E/S). ).
• Suport preliminar: Intel verifica el nucli IP amb models de temporització preliminars per a aquesta família de dispositius. El nucli IP compleix tots els requisits funcionals, però encara pot estar sotmès a una anàlisi de temps per a la família de dispositius. Podeu utilitzar-lo en dissenys de producció amb precaució.
• Suport final: Intel verifica la IP amb els models de cronometratge finals per a aquesta família de dispositius. La IP compleix tots els requisits funcionals i de temps per a la família de dispositius. Podeu utilitzar-lo en dissenys de producció.

Taula 1. Suport de la família de dispositius IP de compressió Fronthaul

Família de dispositius	Suport
Intel® Agilex™ (teula electrònica)	Preliminar
Intel Agilex (rajola F)	Avançar
Intel Arria® 10	Final
Intel Stratix® 10 (només dispositius H- i E-tile)	Final
Altres famílies de dispositius	Sense suport

Taula 2. Graus de velocitat compatibles amb el dispositiu

Família de dispositius	Grau de velocitat de teixit FPGA
Intel Agilex	3
Intel Arria 10	2
Intel Stratix 10	2

1.3. Informació de llançament per a la IP FPGA d'Intel de compressió Fronthaul
Les versions Intel FPGA IP coincideixen amb les versions del programari Intel Quartus® Prime Design Suite fins a la v19.1. A partir de la versió 19.2 del programari Intel Quartus Prime Design Suite, Intel FPGA IP té un nou esquema de versions.
El número de versió IP d'Intel FPGA (XYZ) pot canviar amb cada versió del programari Intel Quartus Prime. Un canvi en:

• X indica una revisió important de la IP. Si actualitzeu el programari Intel Quartus Prime, heu de regenerar la IP.
• Y indica que la IP inclou funcions noves. Regenera la teva IP per incloure aquestes noves funcions.
• Z indica que la IP inclou canvis menors. Regenera la teva IP per incloure aquests canvis.

Taula 3. Informació de publicació d'IP de compressió Fronthaul

Item	Descripció
Versió	1.0.1
Data d'estrena	febrer 2022
Codi de comanda	IP-FH-COMP

1.4. Rendiment de compressió Fronthaul i ús de recursos
Els recursos de la IP dirigits a un dispositiu Intel Agilex, un dispositiu Intel Arria 10 i un dispositiu Intel Stratix 10
Taula 4. Rendiment de compressió Fronthaul i ús de recursos
Totes les entrades són per a la direcció IP de dades de compressió i descompressió

Dispositiu	IP	ALMs	Registres lògics		M20K
			primària	Secundària
Intel Agilex	Bloc-coma flotant	14,969	25,689	6,093	0
	llei µ	22,704	39,078	7,896	0
	Bloc de coma flotant i llei µ	23,739	41,447	8,722	0
	Bloc de coma flotant, llei µ i amplada d'IQ ampliada	23,928	41,438	8,633	0
Intel Arria 10	Bloc-coma flotant	12,403	16,156	5,228	0
	llei µ	18,606	23,617	5,886	0
	Bloc de coma flotant i llei µ	19,538	24,650	6,140	0
	Bloc de coma flotant, llei µ i amplada d'IQ ampliada	19,675	24,668	6,141	0
Intel Stratix 10	Bloc-coma flotant	16,852	30,548	7,265	0
	llei µ	24,528	44,325	8,080	0
	Bloc de coma flotant i llei µ	25,690	47,357	8,858	0
	Bloc de coma flotant, llei µ i amplada d'IQ ampliada	25,897	47,289	8,559	0

Primers passos amb el Fronthaul Compression Intel FPGA IP

Descriu la instal·lació, parametrització, simulació i inicialització de la IP de compressió Fronthaul.
2.1. Obtenció, instal·lació i llicència de la IP de compressió Fronthaul
La IP de compressió Fronthaul és una IP Intel FPGA ampliada que no s'inclou amb la versió Intel Quartus Prime.

1. Creeu un compte My Intel si no en teniu cap.
2. Inicieu sessió per accedir al Centre de llicències d'autoservei (SSLC).
3. Compreu la IP de compressió Fronthaul.
4. A la pàgina SSLC, feu clic a Executar per a la IP. El SSLC proporciona un quadre de diàleg d'instal·lació per guiar la instal·lació de la IP.
5. Instal·leu-lo a la mateixa ubicació que la carpeta Intel Quartus Prime.

Taula 5. Ubicacions d'instal·lació de compressió Fronthaul

Ubicació	Programari	Plataforma
:\intelFPGA_pro\\quartus\ip \altera_cloud	Edició Intel Quartus Prime Pro	Windows *
:/intelFPGA_pro// quartus/ip/altera_cloud	Edició Intel Quartus Prime Pro	Linux *

Figura 1. Estructura del directori d'instal·lació IP de compressió Fronthaul Directori d'instal·lació d'Intel Quartus Prime

El Fronthaul Compression Intel FPGA IP apareix ara al catàleg IP.
Informació relacionada

• Intel FPGA weblloc
  
• Centre de llicències d'autoservei (SSLC)

2.2. Parametrització de la IP de compressió Fronthaul
Configureu ràpidament la vostra variació IP personalitzada a l'Editor de paràmetres IP.

1. Creeu un projecte Intel Quartus Prime Pro Edition on integrar el vostre nucli IP.
   a. A l'edició Intel Quartus Prime Pro, feu clic a File Assistent per a nous projectes per crear un nou projecte Intel Quartus Prime o File Projecte obert per obrir un projecte Quartus Prime existent. L'assistent us demana que especifiqueu un dispositiu.
   b. Especifiqueu la família de dispositius que compleixi els requisits de grau de velocitat per a la IP.
   c. Feu clic a Finalitzar.
2. Al catàleg IP, seleccioneu Fronthaul Compression Intel FPGA IP. Apareix la finestra Nova variació d'IP.
3. Especifiqueu un nom de nivell superior per a la vostra nova variació d'IP personalitzada. L'editor de paràmetres desa la configuració de la variació d'IP en a file nomenat .ip.
4. Feu clic a D'acord. Apareix l'editor de paràmetres.
   Figura 2. Editor de paràmetres IP de compressió Fronthaul
5. Especifiqueu els paràmetres per a la vostra variació d'IP. Consulteu Paràmetres per obtenir informació sobre paràmetres IP específics.
6. Feu clic a Disseny Example pestanya i especifiqueu els paràmetres per al vostre disseny, pample.
   Figura 3. Disseny Example Editor de paràmetres
7. Feu clic a Genera HDL. Apareix el quadre de diàleg Generació.
8. Especifiqueu la sortida file opcions de generació i, a continuació, feu clic a Genera. La variació IP files generen segons les seves especificacions.
9. Feu clic a Finalitzar. L'editor de paràmetres afegeix el .ip de nivell superior file automàticament al projecte actual. Si se us demana que afegiu manualment el fitxer .ip file al projecte, feu clic a Afegeix/Elimina el projecte Files al Projecte per afegir el file.
10. Després de generar i instanciar la vostra variació d'IP, feu les assignacions de pins adequades per connectar els ports i configureu els paràmetres RTL per instància adequats.

2.2.1. Paràmetres IP de compressió Fronthaul
Taula 6. Paràmetres IP de compressió Fronthaul

Nom	Valors vàlids	Descripció
Direcció de dades	TX i RX, només TX, només RX	Seleccioneu TX per a la compressió; RX per a la descompressió.
Mètode de compressió	BFP, mu-Law o BFP i mu-Law	Seleccioneu bloc flotant, llei µ o tots dos.

Amplada de metadades	0 (Desactiva els ports de metadades), 32, 64, 96, 128 (bit)	Especifiqueu l'amplada de bits del bus de metadades (dades no comprimides).
Activa l'amplada d'IQ ampliada	Activat o desactivat	Activa l'IqWidth compatible de 8 bits a 16 bits. Desactiva l'IqWidth compatible de 9, 12, 14 i 16 bits.
Compatibilitat amb O-RAN	Activat o desactivat	Activeu-lo per seguir el mapeig IP d'ORAN per al port de metadades i afirmar el senyal vàlid de metadades per a cada capçalera de secció. La IP només admet metadades d'amplada de 128 bits. La IP admet una sola secció i múltiples seccions per paquet. Les metadades són vàlides a cada secció amb una afirmació vàlida de metadades. Apagueu perquè la IP utilitzi metadades com a senyals de conducte de pas sense cap requisit de mapatge (p. ex.: el pla U numPrb s'assumeix 0). La IP admet amplades de metadades de 0 (Desactivar els ports de metadades), 32, 64, 96, 128 bits. La IP admet una sola secció per paquet. Les metadades només són vàlides una vegada a l'afirmació vàlida de metadades per a cada paquet.

2.3. IP generada File Estructura
El programari Intel Quartus Prime Pro Edition genera la següent sortida del nucli IP file estructura.
Taula 7. IP generada Files

File Nom	Descripció
<el teu_ip>.ip	El sistema Platform Designer o la variació d'IP de primer nivell file.el teu_ip> és el nom que li doneu a la variació d'IP.
<el teu_ip>.cmp	La declaració del component VHDL (.cmp) file és un text file que conté definicions de ports i genèriques locals que podeu utilitzar en el disseny de VHDL files.
<el teu_ip>.html	Un informe que conté informació de connexió, un mapa de memòria que mostra l'adreça de cada esclau respecte a cada mestre al qual està connectat i assignacions de paràmetres.
<el teu_ip>_generation.rpt	Registre de generació d'IP o Platform Designer file. Un resum dels missatges durant la generació d'IP.
<el teu_ip>.qgsimc	Llista els paràmetres de simulació per donar suport a la regeneració incremental.
<el teu_ip>.qgsynthc	Llista els paràmetres de síntesi per donar suport a la regeneració incremental.
<el teu_ip>.qip	Conté tota la informació necessària sobre el component IP per integrar i compilar el component IP al programari Intel Quartus Prime.
<el teu_ip>.sopcinfo	Descriu les connexions i les parametritzacions dels components IP al vostre sistema Platform Designer. Podeu analitzar el seu contingut per obtenir requisits quan desenvolupeu controladors de programari per a components IP. Les eines aigües avall com la cadena d'eines Nios® II utilitzen això file. El .sopcinfo file i el sistema.h file generats per a la cadena d'eines Nios II inclouen informació del mapa d'adreces per a cada esclau en relació amb cada mestre que accedeix a l'esclau. Diferents mestres poden tenir un mapa d'adreces diferent per accedir a un component esclau concret.
<el teu_ip>.csv	Conté informació sobre l'estat d'actualització del component IP.
<el teu_ip>.bsf	Un símbol de bloc File (.bsf) representació de la variació IP per utilitzar-la al diagrama de blocs Intel Quartus Prime Files (.bdf).
<el teu_ip>.spd	Entrada necessària file perquè ip-make-simscript generi scripts de simulació per als simuladors compatibles. El .spd file conté una llista de files generades per a la simulació, juntament amb informació sobre memòries que podeu inicialitzar.

<el teu_ip>.ppf	El planificador de pins File (.ppf) emmagatzema les assignacions de ports i nodes per als components IP creats per utilitzar-los amb el planificador de pins.
<el teu_ip>_bb.v	Podeu utilitzar la caixa negra de Verilog (_bb.v) file com a declaració de mòdul buit per utilitzar-la com a caixa negra.
<el teu_ip>_inst.v o _inst.vhd	HDL exampplantilla d'instanciació. Podeu copiar i enganxar el contingut d'aquest file al teu HDL file per instanciar la variació d'IP.
<el teu_ip>.v oel teu_ip>.vhd	HDL files que instància cada submòdul o nucli IP fill per a la síntesi o la simulació.
mentor/	Conté un script ModelSim* msim_setup.tcl per configurar i executar una simulació.
synopsys/vcs/ synopsys/vcsmx/	Conté un script d'intèrpret d'ordres vcs_setup.sh per configurar i executar una simulació VCS*. Conté un script d'intèrpret d'ordres vcsmx_setup.sh i synopsys_sim.setup file per configurar i executar una simulació VCS MX*.
cadència/	Conté un script d'intèrpret d'ordres ncsim_setup.sh i una altra configuració files per configurar i executar una simulació NCSIM*.
aldec/	Conté un script de shell rivierapro_setup.sh per configurar i executar una simulació Aldec*.
xcelium/	Conté un script d'intèrpret d'ordres xcelium_setup.sh i una altra configuració files per configurar i executar una simulació Xcelium*.
submòduls/	Conté HDL files per als submòduls del nucli IP.
<nuclis IP secundaris>/	Per a cada directori bàsic d'IP fill generat, Platform Designer genera subdirectoris synth/ i sim/.

Descripció funcional IP de compressió Fronthaul

Figura 4. El Fronthaul Compression IP inclou compressió i descompressió. Diagrama de blocs IP de compressió Fronthaul

Compressió i descompressió
Un bloc de desplaçament de bits basat en blocs de preprocessament genera els desplaçaments de bits òptims per a un bloc de recursos de 12 elements de recurs (RE). El bloc redueix el soroll de quantificació, especialment per aamplitud samples. Per tant, redueix la magnitud del vector d'error (EVM) que introdueix la compressió. L'algorisme de compressió és gairebé independent del valor de potència. Suposant l'entrada complexa samples és x = x1 + jxQ, el valor absolut màxim dels components real i imaginari per al bloc de recursos és:
Tenint el valor absolut màxim per al bloc de recursos, l'equació següent determina el valor de desplaçament a l'esquerra assignat a aquest bloc de recursos:On bitWidth és l'amplada de bits d'entrada.
La IP admet relacions de compressió de 8, 9, 10, 11, 12, 13, 14, 15, 16.
Compressió i descompressió Mu-Law
L'algorisme utilitza la tècnica de compressió Mu-law, que la compressió de la parla utilitza àmpliament. Aquesta tècnica fa passar el senyal d'entrada sense comprimir, x, a través d'un compressor amb funció, f(x), abans de l'arrodoniment i el truncat de bits. La tècnica envia dades comprimides, y, a través de la interfície. Les dades rebudes passen per una funció expansiva (que és la inversa del compressor, F-1(y). La tècnica reprodueix les dades no comprimides amb un error de quantificació mínim.
Equació 1. Funcions de compressor i descompressor
L'algoritme de compressió Mu-law IQ segueix l'especificació O-RAN.
Informació relacionada
O-RAN weblloc
3.1. Senyals IP de compressió Fronthaul
Connecteu-vos i controleu la IP.
Rellotge i senyals de la interfície de restabliment=
Taula 8. Senyals de rellotge i restabliment de la interfície

Nom del senyal	Ample de bits	Direcció	Descripció
tx_clk	1	Entrada	Rellotge transmissor. La freqüència de rellotge és de 390.625 MHz per a 25 Gbps i de 156.25 MHz per a 10 Gbps. Tots els senyals de la interfície del transmissor són sincrònics amb aquest rellotge.
rx_clk	1	Entrada	Rellotge receptor. La freqüència de rellotge és de 390.625 MHz per a 25 Gbps i de 156.25 MHz per a 10 Gbps. Tots els senyals de la interfície del receptor són sincrònics amb aquest rellotge.
csr_clk	1	Entrada	Rellotge per a la interfície CSR. La freqüència de rellotge és de 100 MHz.

tx_rst_n	1	Entrada	Reinici actiu baix per a la interfície del transmissor sincrònica amb tx_clk.
rx_rst_n	1	Entrada	Reinici actiu baix per a la interfície del receptor sincrònica amb rx_clk.
csr_rst_n	1	Entrada	Restabliment baix actiu per a la interfície CSR síncrona a csr_clk.

Transmissió de senyals de la interfície de transport
Taula 9. Transmissió de senyals de la interfície de transport
Tots els tipus de senyal són enters sense signe.

Nom del senyal	Ample de bits	Direcció	Descripció
tx_avst_source_valid	1	Sortida	Quan s'afirma, indica que hi ha dades vàlides disponibles a avst_source_data.
tx_avst_source_data	64	Sortida	Camps PRB inclosos udCompParam, iSample i qSample. Els camps PRB de la secció següent es concatenen al camp PRB de la secció anterior.
tx_avst_source_startofpacket	1	Sortida	Indica el primer byte d'una trama.
tx_avst_source_endofpacket	1	Sortida	Indica l'últim byte d'una trama.
tx_avst_source_ready	1	Entrada	Quan s'afirma, indica que la capa de transport està preparada per acceptar dades. readyLatency = 0 per a aquesta interfície.
tx_avst_source_empty	3	Sortida	Especifica el nombre de bytes buits a avst_source_data quan s'afirma avst_source_endofpacket.
tx_udcomphdr_o	8	Sortida	Camp de capçalera de compressió de dades d'usuari. Sincrònic amb tx_avst_source_valid. Defineix el mètode de compressió i l'amplada de bits IQ per a les dades d'usuari en una secció de dades. • [7:4] : udIqWidth • 16 per a udIqWidth=0, en cas contrari és igual a udIqWidth e,g,: — 0000b significa que I i Q tenen 16 bits d'amplada; — 0001b significa que I i Q tenen 1 bit d'amplada; — 1111b significa que I i Q tenen 15 bits d'amplada cadascun • [3:0] : udCompMeth — 0000b – sense compressió — 0001b – bloc de coma flotant — 0011b – llei µ — altres — reservat per a mètodes futurs.
tx_metadata_o	METADATA_WIDTH	Sortida	Els senyals de conducte passen i no es comprimeixen. Sincrònic amb tx_avst_source_valid. Ample de bits configurable METADATA_WIDTH. Quan encès Compatibilitat amb O-RAN, consulteu Taula 13 a la pàgina 17.Quan apagueu Compatibilitat amb O-RAN, aquest senyal només és vàlid quan tx_avst_source_startofpacket és 1. tx_metadata_o no té un senyal vàlid i utilitza tx_avst_source_valid per indicar un cicle vàlid. No disponible quan seleccioneu 0 Desactiva els ports de metadades per Amplada de metadades.

Rebre senyals de la interfície de transport
Taula 10. Rebre senyals de la interfície de transport
No hi ha cap contrapressió en aquesta interfície. El senyal buit de transmissió d'Avalon no és necessari en aquesta interfície perquè sempre és zero.

Nom del senyal	Ample de bits	Direcció	Descripció
rx_avst_sink_valid	1	Entrada	Quan s'afirma, indica que hi ha dades vàlides disponibles a avst_sink_data. No hi ha cap senyal avst_sink_ready en aquesta interfície.
rx_avst_sink_data	64	Entrada	Camps PRB inclosos udCompParam, iSample i qSample. Els camps PRB de la secció següent es concatenen al camp PRB de la secció anterior.
rx_avst_sink_startofpacket	1	Entrada	Indica el primer byte d'una trama.
rx_avst_sink_endofpacket	1	Entrada	Indica l'últim byte d'una trama.
rx_avst_sink_error	1	Entrada	Quan s'afirma en el mateix cicle que avst_sink_endofpacket, indica que el paquet actual és un paquet d'error
rx_udcomphdr_i	8	Entrada	Camp de capçalera de compressió de dades d'usuari. Sincrònic amb rx_metadata_valid_i. Defineix el mètode de compressió i l'amplada de bits IQ per a les dades d'usuari en una secció de dades. • [7:4] : udIqWidth • 16 per a udIqWidth=0, en cas contrari és igual a udIqWidth. per exemple — 0000b significa que I i Q tenen 16 bits d'amplada; — 0001b significa que I i Q tenen 1 bit d'amplada; — 1111b significa que I i Q tenen 15 bits d'amplada cadascun • [3:0] : udCompMeth — 0000b – sense compressió — 0001b – bloc de coma flotant — 0011b – llei µ — altres — reservat per a mètodes futurs.
rx_metadata_i	METADATA_WIDTH	Entrada	El conducte no comprimit senyala el pas. Els senyals rx_metadata_i són vàlids quan s'afirma rx_metadata_valid_i, sincrònic amb rx_avst_sink_valid. Ample de bits configurable METADATA_WIDTH. Quan encès Compatibilitat amb O-RAN, consulteu Taula 15 a la pàgina 18. Quan apagueu Compatibilitat amb O-RAN, aquest senyal rx_metadata_i només és vàlid quan rx_metadata_valid_i i rx_avst_sink_startofpacket són iguals a 1. No disponible quan seleccioneu 0 Desactiva els ports de metadades per Amplada de metadades.
rx_metadata_valid_i	1	Entrada	Indica que les capçaleres (rx_udcomphdr_i i rx_metadata_i) són vàlides. Sincrònic amb rx_avst_sink_valid. Senyal obligatori. Per a la compatibilitat enrere O-RAN, afirmeu rx_metadata_valid_i si la IP té IE de capçalera comuna vàlid i IE de secció repetida. Quan proporcioneu camps de blocs de recursos físics (PRB) de secció nous a rx_avst_sink_data, proporcioneu nous IE de secció a l'entrada rx_metadata_i juntament amb rx_metadata_valid_i.

Transmissió de senyals d'interfície d'aplicació
Taula 11. Transmissió de senyals de la interfície d'aplicació

Nom del senyal	Ample de bits	Direcció	Descripció
tx_avst_sink_valid	1	Entrada	Quan s'afirma, indica que hi ha camps PRB vàlids disponibles en aquesta interfície. Quan opereu en mode de reproducció en temps real, assegureu-vos que no s'hagi anul·lat la declaració del senyal vàlida entre l'inici del paquet i el final del paquet. L'única excepció és quan el senyal a punt es desactiva.
tx_avst_sink_data	128	Entrada	Dades de la capa d'aplicació en ordre de bytes de xarxa.
tx_avst_sink_startofpacket	1	Entrada	Indica el primer byte PRB d'un paquet
tx_avst_sink_endofpacket	1	Entrada	Indica l'últim byte PRB d'un paquet
tx_avst_sink_ready	1	Sortida	Quan s'afirma, indica que la IP O-RAN està preparada per acceptar dades de la interfície de l'aplicació. readyLatency = 0 per a aquesta interfície
tx_udcomphdr_i	8	Entrada	Camp de capçalera de compressió de dades d'usuari. Sincrònic amb tx_avst_sink_valid. Defineix el mètode de compressió i l'amplada de bits IQ per a les dades d'usuari en una secció de dades. • [7:4] : udIqWidth • 16 per a udIqWidth=0, en cas contrari és igual a udIqWidth. per exemple — 0000b significa que I i Q tenen 16 bits d'amplada; — 0001b significa que I i Q tenen 1 bit d'amplada; — 1111b significa que I i Q tenen 15 bits d'amplada cadascun • [3:0] : udCompMeth — 0000b – sense compressió — 0001b – bloc de coma flotant — 0011b – llei µ — altres — reservat per a mètodes futurs.
tx_metadata_i	METADATA_WIDTH	Entrada	Els senyals de conducte passen i no es comprimeixen. Sincrònic amb tx_avst_sink_valid. Ample de bits configurable METADATA_WIDTH. Quan encès Compatibilitat amb O-RAN, consulteu Taula 13 a la pàgina 17. Quan apagueu Compatibilitat amb O-RAN, aquest senyal només és vàlid quan tx_avst_sink_startofpacket és igual a 1. tx_metadata_i no té senyal i utilitza vàlids tx_avst_sink_valid per indicar un cicle vàlid. No disponible quan seleccioneu 0 Desactiva els ports de metadades per Amplada de metadades.

Rebre senyals de la interfície de l'aplicació
Taula 12. Rebre senyals de la interfície de l'aplicació

Nom del senyal	Ample de bits	Direcció	Descripció
rx_avst_source_valid	1	Sortida	Quan s'afirma, indica que hi ha camps PRB vàlids disponibles en aquesta interfície. No hi ha cap senyal avst_source_ready en aquesta interfície.
rx_avst_source_data	128	Sortida	Dades a la capa d'aplicació en ordre de bytes de xarxa.
rx_avst_source_startofpacket	1	Sortida	Indica el primer byte PRB d'un paquet
rx_avst_source_endofpacket	1	Sortida	Indica l'últim byte PRB d'un paquet
rx_avst_source_error	1	Sortida	Indica que els paquets contenen errors
rx_udcomphdr_o	8	Sortida	Camp de capçalera de compressió de dades d'usuari. Sincrònic amb rx_avst_source_valid. Defineix el mètode de compressió i l'amplada de bits IQ per a les dades d'usuari en una secció de dades. • [7:4] : udIqWidth • 16 per a udIqWidth=0, en cas contrari és igual a udIqWidth. per exemple — 0000b significa que I i Q tenen 16 bits d'amplada; — 0001b significa que I i Q tenen 1 bit d'amplada; — 1111b significa que I i Q tenen 15 bits d'amplada cadascun • [3:0] : udCompMeth — 0000b – sense compressió — 0001b: bloc de coma flotant (BFP) — 0011b – llei µ — altres — reservat per a mètodes futurs.
rx_metadata_o	METADATA_WIDTH	Sortida	El conducte no comprimit senyala el pas. Els senyals rx_metadata_o són vàlids quan s'afirma rx_metadata_valid_o, sincrònic amb rx_avst_source_valid. Ample de bits configurable METADATA_WIDTH. Quan encès Compatibilitat amb O-RAN, consulteu Taula 14 a la pàgina 18. Quan apagueu Compatibilitat amb O-RAN, rx_metadata_o només és vàlid quan rx_metadata_valid_o és igual a 1. No disponible quan seleccioneu 0 Desactiva els ports de metadades per Amplada de metadades.
rx_metadata_valid_o	1	Sortida	Indica que les capçaleres (rx_udcomphdr_o i rx_metadata_o) són vàlids. rx_metadata_valid_o s'afirma quan rx_metadata_o és vàlid, sincrònic amb rx_avst_source_valid.

Mapatge de metadades per a la compatibilitat enrere O-RAN
Taula 13. tx_metadata_i entrada de 128 bits

Nom del senyal	Ample de bits	Direcció	Descripció	Mapatge de metadades
Reservat	16	Entrada	Reservat.	tx_metadata_i[127:112]
tx_u_size	16	Entrada	Mida del paquet del pla U en bytes per al mode de transmissió.	tx_metadata_i[111:96]
tx_u_seq_id	16	Entrada	SeqID del paquet, que s'extreu de la capçalera de transport eCPRI.	tx_metadata_i[95:80]
tx_u_pc_id	16	Entrada	PCID per al transport eCPRI i RoEflowId per al transport de ràdio per Ethernet (RoE).	tx_metadata_i[79:64]
Reservat	4	Entrada	Reservat.	tx_metadata_i[63:60]
tx_u_dataDirection	1	Entrada	Direcció de dades gNB. Interval de valors: {0b=Rx (és a dir, càrrega), 1b=Tx (és a dir, baixada)}	tx_metadata_i[59]
tx_u_filterIndex	4	Entrada	Defineix un índex del filtre de canal que s'utilitzarà entre les dades d'IQ i la interfície d'aire. Interval de valors: {0000b-1111b}	tx_metadata_i[58:55]
tx_u_frameId	8	Entrada	Un comptador per a trames de 10 ms (període d'embolcall de 2.56 segons), concretament frameId= número de trama mòdul 256. Interval de valors: {0000 0000b-1111 1111b}	tx_metadata_i[54:47]
tx_u_subframeId	4	Entrada	Un comptador per a subframes d'1 ms dins d'un marc de 10 ms. Interval de valors: {0000b-1111b}	tx_metadata_i[46:43]
tx_u_slotID	6	Entrada	Aquest paràmetre és el número de ranura dins d'una subtrama d'1 ms. Totes les ranures d'un subframe es compten amb aquest paràmetre. Interval de valors: {00 0000b-00 1111b=slotID, 01 0000b-11 1111b=Reservat}	tx_metadata_i[42:37]
tx_u_symbolid	6	Entrada	Identifica un número de símbol dins d'una ranura. Interval de valors: {00 0000b-11 1111b}	tx_metadata_i[36:31]
tx_u_sectionId	12	Entrada	L'ID de secció mapeja les seccions de dades del pla U amb el missatge del pla C corresponent (i el tipus de secció) associat a les dades. Interval de valors: {0000 0000 0000b-11111111 1111b}	tx_metadata_i[30:19]
tx_u_rb	1	Entrada	Indicador de bloc de recursos. Indiqueu si s'utilitzen tots els blocs de recursos o si s'utilitzen tots els altres blocs de recursos. Interval de valors: {0b=cada bloc de recursos utilitzat; 1b=tots els altres blocs de recursos utilitzats}	tx_metadata_i[18]
tx_u_startPrb	10	Entrada	El PRB inicial d'una secció de dades del pla d'usuari. Interval de valors: {00 0000 0000b-11 1111 1111b}	tx_metadata_i[17:8]
tx_u_numPrb	8	Entrada	Definiu els PRB on la secció de dades del pla d'usuari és vàlida.	tx_metadata_i[7:0]

			Interval de valors: {0000 0001b-1111 1111b, 0000 0000b = tots els PRB a l'espaiat de subportadora (SCS) i ample de banda de la portadora especificats }
tx_u_udCompHdr	8	Entrada	Definiu el mètode de compressió i l'amplada de bits IQ de les dades d'usuari en una secció de dades. Interval de valors: {0000 0000b-1111 1111b}	N/A (tx_udcomphdr_i)

Taula 14. rx_metadata_valid_i/o

Nom del senyal	Ample de bits	Direcció	Descripció	Mapatge de metadades
rx_sec_hdr_valid	1	Sortida	Quan rx_sec_hdr_valid és 1, els camps de dades de la secció del pla U són vàlids. Els IE de capçalera comuns són vàlids quan s'afirma rx_sec_hdr_valid, sincrònic amb avst_sink_u_startofpacket i avst_sink_u_valid. Els IE de seccions repetides són vàlids quan s'afirma rx_sec_hdr_valid, sincrònic amb avst_sink_u_valid. En proporcionar nous camps PRB de secció a avst_sink_u_data, proporcioneu nous IE de secció amb rx_sec_hdr_valid afirmat.	rx_metadata_valid_o

Taula 15. rx_metadata_o sortida de 128 bits

Nom del senyal	Ample de bits	Direcció	Descripció	Mapatge de metadades
Reservat	32	Sortida	Reservat.	rx_metadata_o[127:96]
rx_u_seq_id	16	Sortida	SeqID del paquet, que s'extreu de la capçalera de transport eCPRI.	rx_metadata_o[95:80]
rx_u_pc_id	16	Sortida	PCID per al transport eCPRI i RoEflowId per al transport RoE	rx_metadata_o[79:64]
reservat	4	Sortida	Reservat.	rx_metadata_o[63:60]
rx_u_dataDirection	1	Sortida	Direcció de dades gNB. Interval de valors: {0b=Rx (és a dir, càrrega), 1b=Tx (és a dir, baixada)}	rx_metadades_o[59]
rx_u_filterIndex	4	Sortida	Defineix un índex del filtre de canal que s'utilitzarà entre les dades d'IQ i la interfície d'aire. Interval de valors: {0000b-1111b}	rx_metadata_o[58:55]
rx_u_frameId	8	Sortida	Un comptador per a fotogrames de 10 ms (període d'ajustament 2.56 segons), concretament frameId= número de fotograma mòdul 256. Interval de valors: {0000 0000b-1111 1111b}	rx_metadata_o[54:47]
rx_u_subframeId	4	Sortida	Un comptador per a subframes d'1 ms dins d'un marc de 10 ms. Interval de valors: {0000b-1111b}	rx_metadata_o[46:43]
rx_u_slotID	6	Sortida	El número de ranura dins d'un subframe d'1 ms. Totes les ranures d'un subframe es compten amb aquest paràmetre. Interval de valors: {00 0000b-00 1111b=slotID, 01 0000b-111111b=Reservat}	rx_metadata_o[42:37]
rx_u_symbolid	6	Sortida	Identifica un número de símbol dins d'una ranura. Interval de valors: {00 0000b-11 1111b}	rx_metadata_o[36:31]

rx_u_sectionId	12	Sortida	L'ID de secció mapeja les seccions de dades del pla U amb el missatge del pla C corresponent (i el tipus de secció) associat a les dades. Interval de valors: {0000 0000 0000b-1111 1111 1111b}	rx_metadata_o[30:19]
rx_u_rb	1	Sortida	Indicador de bloc de recursos. Indica si s'utilitzen tots els blocs de recursos o s'utilitzen tots els altres recursos. Interval de valors: {0b=cada bloc de recursos utilitzat; 1b=tots els altres blocs de recursos utilitzats}	rx_metadades_o[18]
rx_u_startPrb	10	Sortida	El PRB inicial d'una secció de dades del pla d'usuari. Interval de valors: {00 0000 0000b-11 1111 1111b}	rx_metadata_o[17:8]
rx_u_numPrb	8	Sortida	Defineix els PRB on la secció de dades del pla d'usuari és vàlida. Interval de valors: {0000 0001b-1111 1111b, 0000 0000b = tots els PRB a l'SCS especificat i l'amplada de banda del portador }	rx_metadata_o[7:0]
rx_u_udCompHdr	8	Sortida	Defineix el mètode de compressió i l'amplada de bits IQ de les dades d'usuari en una secció de dades. Interval de valors: {0000 0000b-1111 1111b}	N/A (rx_udcomphdr_o)

Senyals d'interfície CSR
Taula 16. Senyals d'interfície CSR

Nom del senyal	Amplada de bits	Direcció	Descripció
adreça_csr	16	Entrada	Adreça de registre de configuració.
csr_write	1	Entrada	Activació d'escriptura del registre de configuració.
csr_writedata	32	Entrada	Dades d'escriptura del registre de configuració.
csr_readdata	32	Sortida	El registre de configuració llegeix dades.
csr_read	1	Entrada	Habilitació de lectura del registre de configuració.
csr_readdatavalid	1	Sortida	Dades de lectura del registre de configuració vàlides.
csr_waitrequest	1	Sortida	Sol·licitud d'espera de registre de configuració.

Registres IP de compressió Fronthaul

Controla i supervisa la funcionalitat de compressió fronthaul mitjançant la interfície de control i estat.
Taula 17. Mapa de registre

CSR_ADDRESS (desplaçament de paraules)	Nom de registre
0 x 0	mode_compressió
0 x 1	tx_error
0 x 2	rx_error

Taula 18. Registre mode_compressió

Amplada de bits	Descripció	Accés	Valor de restabliment de HW
31:9	Reservat	RO	0 x 0
8:8	Mode funcional: • 1'b0 és el mode de compressió estàtica • 1'b1 és el mode de compressió dinàmica	RW	0 x 0
7:0	Capçalera de compressió de dades d'usuari estàtica: • 7:4 és udIqWidth — 4'b0000 és 16 bits — 4'b1111 és 15 bits -: — 4'b0001 és 1 bit • 3:0 és udCompMeth — 4'b0000 no és cap compressió — 4'b0001 és un bloc de coma flotant — 4'b0011 és llei µ • Altres estan reservats	RW	0 x 0

Taula 19. Registre d'errors de tx

Amplada de bits	Descripció	Accés	Valor de restabliment de HW
31:2	Reservat	RO	0 x 0
1:1	IqWidth no vàlid. La IP estableix Iqwidth a 0 (Iqwidth de 16 bits) si detecta Iqwidth no vàlid o no compatible.	RW1C	0 x 0
0:0	Mètode de compressió no vàlid. La IP deixa caure el paquet.	RW1C	0 x 0

Taula 20. Registre d'errors rx

Amplada de bits	Descripció	Accés	Valor de restabliment de HW
31:8	Reservat	RO	0 x 0
1:1	IqWidth no vàlid. La IP deixa caure el paquet.	RW1C	0 x 0
0:0	Mètode de compressió no vàlid. L'IP estableix el mètode de compressió amb el següent mètode de compressió admès per defecte: • Només com a coma flotant de blocs habilitat: per defecte a coma flotant de blocs. • Només μ-law activat: per defecte a μ-law. • S'han habilitat tant com a coma flotant de blocs i la llei μ: per defecte a coma flotant de blocs.	RW1C	0 x 0

Arxiu de Guia d'usuari d'IPs Intel FPGA de compressió Fronthaul

Per obtenir les versions més recents i anteriors d'aquest document, consulteu: Fronthaul Compression Intel FPGA IP User Guide. Si una IP o una versió de programari no apareix a la llista, s'aplica la guia de l'usuari de la versió IP o del programari anterior.

Historial de revisions de documents per a la Guia d'usuari d'Intel FPGA IP Compression Fronthaul

Versió del document	Versió Intel Quartus Prime	Versió IP	Canvis
2022.08.08	21.4	1.0.1	S'ha corregit l'amplada de metadades de 0 a 0 (desactiva els ports de metadades).
2022.03.22	21.4	1.0.1	• Descripcions de senyal intercanviades: — tx_avst_sink_data i tx_avst_source_data — rx_avst_sink_data i rx_avst_source_data • Afegit Graus de velocitat compatibles amb el dispositiu taula • Afegit Rendiment i ús de recursos
2021.12.07	21.3	1.0.0	Codi de comanda actualitzat.
2021.11.23	21.3	1.0.0	Alliberament inicial.

Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel i altres marques d'Intel són marques comercials d'Intel Corporation o de les seves filials. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis. * Altres noms i marques es poden reclamar com a propietat d'altres.

Versió en línia
Envia comentaris
ID: 709301
UG-20346
Versió: 2022.08.08
Registre ISO 9001:2015

Documents/Recursos

	Intel Fronthaul Compression FPGA IP [pdfGuia de l'usuari Fronthaul Compressió FPGA IP, Fronthaul, Compressió FPGA IP, FPGA IP
	Intel Fronthaul Compression FPGA IP [pdfGuia de l'usuari UG-20346, 709301, Fronthaul Compressió FPGA IP, Fronthaul FPGA IP, Compressió FPGA IP, FPGA IP

Referències

• Manual d'usuari