프런트홀 압축 FPGA IP
사용자 가이드

프런트홀 압축 FPGA IP

Fronthaul 압축 인텔® FPGA IP 사용 설명서
인텔® Quatus® 프라임 업데이트
디자인 스위트: 21.4 IP
버전: 1.0.1

Fronthaul 압축 인텔® FPGA IP 정보

Fronthaul 압축 IP는 U-평면 IQ 데이터에 대한 압축 및 압축 해제로 구성됩니다. 압축 엔진은 사용자 데이터 압축 헤더(udCompHdr)를 기반으로 µ-law 또는 블록 부동 소수점 압축을 계산합니다. 이 IP는 IQ 데이터, 도관 신호, 메타데이터 및 사이드밴드 신호용 Avalon 스트리밍 인터페이스와 제어 및 상태 레지스터(CSR)용 Avalon 메모리 매핑 인터페이스를 사용합니다.
IP는 O-RAN 사양 O-RAN Fronthaul Control, User and Synchronization Plane Version 3.0 April 2020(O-RAN-WG4.CUS)에 지정된 섹션 페이로드 프레임 형식에 따라 압축된 IQ 및 사용자 데이터 압축 매개변수(udCompParam)를 매핑합니다. .0-v03.00). Avalon 스트리밍 싱크 및 소스 인터페이스 데이터 폭은 128:64의 최대 압축 비율을 지원하기 위해 애플리케이션 인터페이스의 경우 2비트, 전송 인터페이스의 경우 1비트입니다.
관련 정보
오란 web대지
1.1. Fronthaul 압축 인텔® FPGA IP 기능

• -법률 및 블록 부동 소수점 압축 및 압축 해제
• IQ 폭 8비트 ~ 16비트
• U-plane IQ 형식 및 압축 헤더의 정적 및 동적 구성
• 다중 섹션 패킷(O-RAN 준수가 켜져 있는 경우)

1.2. Fronthaul 압축 인텔® FPGA IP 장치 제품군 지원
인텔은 인텔 FPGA IP에 대해 다음과 같은 장치 지원 수준을 제공합니다.

• 고급 지원 – IP는 이 장치 제품군에 대한 시뮬레이션 및 컴파일에 사용할 수 있습니다. FPGA 프로그래밍 file (.pof) 지원은 Quartus Prime Pro Stratix 10 Edition Beta 소프트웨어에 사용할 수 없으므로 IP 타이밍 폐쇄를 보장할 수 없습니다. 타이밍 모델에는 초기 레이아웃 후 정보를 기반으로 한 초기 엔지니어링 지연 추정치가 포함됩니다. 타이밍 모델은 실리콘 테스트가 실제 실리콘과 타이밍 모델 간의 상관 관계를 개선함에 따라 변경될 수 있습니다. 이 IP 코어를 시스템 아키텍처 및 리소스 활용 연구, 시뮬레이션, 핀아웃, 시스템 지연 평가, 기본 타이밍 평가(파이프라인 예산 책정) 및 I/O 전송 전략(데이터 경로 폭, 버스트 깊이, I/O 표준 절충안)에 사용할 수 있습니다. ).
• 예비 지원 – 인텔은 이 장치 제품군에 대한 예비 타이밍 모델로 IP 코어를 확인합니다. IP 코어는 모든 기능 요구 사항을 충족하지만 장치 제품군에 대한 타이밍 분석을 계속 진행 중일 수 있습니다. 주의해서 프로덕션 디자인에 사용할 수 있습니다.
• 최종 지원 – Intel은 이 장치 제품군에 대한 최종 타이밍 모델로 IP를 확인합니다. IP는 장치 제품군에 대한 모든 기능 및 타이밍 요구 사항을 충족합니다. 프로덕션 디자인에서 사용할 수 있습니다.

표 1. Fronthaul 압축 IP 장치 제품군 지원

장치 패밀리	지원하다
Intel® Agilex™(E-타일)	예비의
Intel Agilex(F-타일)	전진
인텔 아리아® 10	결정적인
Intel Stratix® 10(H- 및 E-타일 장치만 해당)	결정적인
기타 장치 제품군	지원 없음

표 2. 장치 지원 속도 등급

장치 패밀리	FPGA 패브릭 속도 등급
인텔 애질렉스	3
인텔 아리아 10	2
인텔 스트라틱스 10	2

1.3. Fronthaul Compression Intel FPGA IP에 대한 릴리스 정보
인텔 FPGA IP 버전은 v19.1까지 인텔 Quartus® Prime Design Suite 소프트웨어 버전과 일치합니다. Intel Quartus Prime Design Suite 소프트웨어 버전 19.2부터 Intel FPGA IP에는 새로운 버전 체계가 있습니다.
Intel FPGA IP 버전(XYZ) 번호는 각 Intel Quartus Prime 소프트웨어 버전에 따라 변경될 수 있습니다. 변경 사항:

• X는 IP의 주요 개정을 나타냅니다. Intel Quartus Prime 소프트웨어를 업데이트하는 경우 IP를 재생성해야 합니다.
• Y는 IP에 새로운 기능이 포함되어 있음을 나타냅니다. 이러한 새로운 기능을 포함하도록 IP를 재생성하십시오.
• Z는 IP에 사소한 변경이 포함되어 있음을 나타냅니다. 이러한 변경 사항을 포함하려면 IP를 재생성하십시오.

표 3. 프런트홀 압축 IP 릴리스 정보

목	설명
버전	1.0.1
출시일	2022년 XNUMX월
주문 코드	IP-FH-COMP

1.4. Fronthaul 압축 성능 및 리소스 사용량
Intel Agilex 장치, Intel Arria 10 장치 및 Intel Stratix 10 장치를 대상으로 하는 IP의 리소스
표 4. Fronthaul 압축 성능 및 리소스 사용량
모든 항목은 압축 및 압축 해제 데이터 방향 IP용입니다.

장치	IP	의연금	논리 레지스터		M20K
			주요한	반성
인텔 애질렉스	블록 부동 소수점	14,969	25,689	6,093	0
	μ-법칙	22,704	39,078	7,896	0
	블록 부동 소수점 및 μ-법칙	23,739	41,447	8,722	0
	블록 부동 소수점, µ-법칙 및 확장된 IQ 폭	23,928	41,438	8,633	0
인텔 아리아 10	블록 부동 소수점	12,403	16,156	5,228	0
	μ-법칙	18,606	23,617	5,886	0
	블록 부동 소수점 및 μ-법칙	19,538	24,650	6,140	0
	블록 부동 소수점, µ-법칙 및 확장된 IQ 폭	19,675	24,668	6,141	0
인텔 스트라틱스 10	블록 부동 소수점	16,852	30,548	7,265	0
	μ-법칙	24,528	44,325	8,080	0
	블록 부동 소수점 및 μ-법칙	25,690	47,357	8,858	0
	블록 부동 소수점, µ-법칙 및 확장된 IQ 폭	25,897	47,289	8,559	0

Fronthaul Compression Intel FPGA IP 시작하기

Fronthaul Compression IP의 설치, 매개변수화, 시뮬레이션 및 초기화에 대해 설명합니다.
2.1. Fronthaul Compression IP 획득, 설치 및 라이선스
Fronthaul Compression IP는 Intel Quartus Prime 릴리스에 포함되지 않은 확장 Intel FPGA IP입니다.

1. 계정이 없는 경우 My Intel 계정을 만드십시오.
2. SSLC(Self-Service Licensing Center)에 액세스하려면 로그인하십시오.
3. Fronthaul 압축 IP를 구입하십시오.
4. SSLC 페이지에서 IP에 대해 실행을 클릭하십시오. SSLC는 IP 설치를 안내하는 설치 대화 상자를 제공합니다.
5. Intel Quartus Prime 폴더와 같은 위치에 설치하십시오.

표 5. 프런트홀 압축 설치 위치

위치	소프트웨어	플랫폼
:\인텔FPGA_pro\\quartus\ip \altera_cloud	인텔 Quatus 프라임 프로 에디션	Windows *
:/intelFPGA_pro//쿼터스/ip/altera_cloud	인텔 Quatus 프라임 프로 에디션	Linux *

그림 1. Fronthaul 압축 IP 설치 디렉터리 구조 Intel Quartus Prime 설치 디렉터리

이제 Fronthaul Compression Intel FPGA IP가 IP 카탈로그에 나타납니다.
관련 정보

• 인텔 FPGA web대지
  
• SSLC(셀프 서비스 라이선스 센터)

2.2. Fronthaul Compression IP 매개변수화
IP 매개변수 편집기에서 맞춤형 IP 변형을 빠르게 구성하십시오.

1. IP 코어를 통합할 Intel Quartus Prime Pro Edition 프로젝트를 만듭니다.
   ㅏ. Intel Quatus Prime Pro Edition에서 다음을 클릭합니다. File 새로운 Intel Quartus Prime 프로젝트를 생성하는 새 프로젝트 마법사, 또는 File 프로젝트를 열어 기존 Quatus Prime 프로젝트를 엽니다. 마법사는 장치를 지정하라는 메시지를 표시합니다.
   비. IP에 대한 속도 등급 요구 사항을 충족하는 장치 제품군을 지정합니다.
   씨. 마침을 클릭합니다.
2. IP 카탈로그에서 Fronthaul Compression Intel FPGA IP를 선택합니다. 새 IP 변형 창이 나타납니다.
3. 새 사용자 정의 IP 변형에 대한 최상위 이름을 지정하십시오. 매개변수 편집기는 IP 변형 설정을 file 명명 된 .ip.
4. 확인을 클릭합니다. 매개변수 편집기가 나타납니다.
   그림 2. Fronthaul 압축 IP 매개변수 편집기
5. IP 변형에 대한 매개변수를 지정합니다. 특정 IP 매개변수에 대한 정보는 매개변수를 참조하십시오.
6. 디자인 엑스 클릭ample 탭을 클릭하고 디자인 ex에 대한 매개변수를 지정합니다.amp르.
   그림 3. 디자인 Examp파일 매개변수 편집기
7. HDL 생성을 클릭합니다. 생성 대화 상자가 나타납니다.
8. 출력 지정 file 생성 옵션을 선택한 다음 생성을 클릭합니다. IP 변형 files는 사양에 따라 생성합니다.
9. 마침을 클릭합니다. 매개변수 편집기는 최상위 수준 .ip를 추가합니다. file 현재 프로젝트에 자동으로. .ip를 수동으로 추가하라는 메시지가 표시되는 경우 file 프로젝트에 프로젝트 추가/제거를 클릭합니다. Files를 프로젝트에 추가하려면 file.
10. IP 변형을 생성하고 인스턴스화한 후 적절한 핀 할당을 만들어 포트를 연결하고 적절한 인스턴스별 RTL 매개변수를 설정합니다.

2.2.1. 프런트홀 압축 IP 매개변수
표 6. 프런트홀 압축 IP 매개변수

이름	유효한 값	설명
데이터 방향	TX와 RX, TX만, RX만	압축을 위해 TX를 선택하십시오. 압축 해제를 위한 RX.
압축 방법	BFP, mu-Law 또는 BFP 및 mu-Law	블록 부동 소수점, µ-law 또는 둘 다를 선택하십시오.

메타데이터 폭	0(메타데이터 포트 비활성화), 32, 64, 96, 128(비트)	메타데이터 버스(비압축 데이터)의 비트 폭을 지정합니다.
확장된 IQ 폭 활성화	켜기 또는 끄기	8비트에서 16비트까지 지원되는 IqWidth에 대해 켭니다. 9, 12, 14 및 16비트의 지원되는 IqWidth에 대해 끄십시오.
O-RAN 준수	켜기 또는 끄기	메타데이터 포트에 대한 ORAN IP 매핑을 따르고 각 섹션 헤더에 대한 메타데이터 유효 신호를 어설션하려면 켜십시오. IP는 128비트 너비 메타데이터만 지원합니다. IP는 패킷당 단일 섹션 및 다중 섹션을 지원합니다. 메타데이터는 메타데이터 유효 어설션이 있는 각 섹션에서 유효합니다. IP가 매핑 요구 사항 없이 통과 도관 신호로 메타데이터를 사용하도록 끄십시오(예: U-평면 numPrb는 0으로 가정). IP는 0(메타데이터 포트 비활성화), 32, 64, 96, 128비트의 메타데이터 너비를 지원합니다. IP는 패킷당 단일 섹션을 지원합니다. 메타데이터는 각 패킷에 대한 메타데이터 유효 어설션에서 한 번만 유효합니다.

2.3. 생성된 IP File 구조
Intel Quartus Prime Pro Edition 소프트웨어는 다음 IP 코어 출력을 생성합니다. file 구조.
표 7. 생성된 IP Files

File 이름	설명
<your_ip>.ip	플랫폼 디자이너 시스템 또는 최상위 IP 변형 file.your_ip>는 IP 변형에 부여한 이름입니다.
<your_ip>.cmp	VHDL 구성 요소 선언(.cmp) file 텍스트입니다 file VHDL 디자인에서 사용할 수 있는 로컬 일반 및 포트 정의를 포함합니다. files.
<your_ip>.html	연결 정보, 연결된 각 마스터에 대한 각 슬레이브의 주소를 보여주는 메모리 맵, 매개변수 할당을 포함하는 보고서입니다.
<your_ip>_세대.rpt	IP 또는 플랫폼 설계자 생성 로그 file. IP 생성 중 메시지 요약입니다.
<your_ip>.qgsimc	증분 재생성을 지원하는 시뮬레이션 매개변수를 나열합니다.
<your_ip>.qgsynthc	증분 재생성을 지원하는 합성 매개변수를 나열합니다.
<your_ip>.qip	Intel Quartus Prime 소프트웨어에서 IP 구성 요소를 통합하고 컴파일하는 데 필요한 IP 구성 요소에 대한 모든 필수 정보를 포함합니다.
<your_ip>.sopcinfo	플랫폼 설계자 시스템의 연결 및 IP 구성요소 매개변수화에 대해 설명합니다. IP 구성 요소용 소프트웨어 드라이버를 개발할 때 해당 콘텐츠를 구문 분석하여 요구 사항을 얻을 수 있습니다. Nios® II 도구 체인과 같은 다운스트림 도구는 이것을 사용합니다. file. .sopcinfo file 그리고 system.h file Nios II 도구 체인에 대해 생성된 데이터에는 슬레이브에 액세스하는 각 마스터와 관련된 각 슬레이브에 대한 주소 맵 정보가 포함됩니다. 다른 마스터는 특정 슬레이브 구성 요소에 액세스하기 위해 다른 주소 맵을 가질 수 있습니다.
<your_ip>.csv	IP 구성 요소의 업그레이드 상태에 대한 정보를 포함합니다.
<your_ip>.bsf	블록 기호 File (.bsf) Intel Quartus Prime 블록 다이어그램에서 사용하기 위한 IP 변형 표현 Files(.bdf).
<your_ip>.spd	필수 입력 file ip-make-simscript가 지원되는 시뮬레이터에 대한 시뮬레이션 스크립트를 생성합니다. .spd file 의 목록을 포함합니다. files는 초기화할 수 있는 메모리에 대한 정보와 함께 시뮬레이션을 위해 생성됩니다.

<your_ip>.ppf	핀 플래너 File (.ppf)는 Pin Planner와 함께 사용하기 위해 생성된 IP 구성 요소에 대한 포트 및 노드 할당을 저장합니다.
<your_ip>_bb.v	Verilog 블랙박스(_bb.v)를 사용할 수 있습니다. file 블랙 박스로 사용하기 위한 빈 모듈 선언으로.
<your_ip>_inst.v 또는 _inst.vhd	HDL 전amp파일 인스턴스화 템플릿. 이 내용을 복사하여 붙여넣을 수 있습니다. file 당신의 HDL로 file IP 변형을 인스턴스화합니다.
<your_ip>.v 또는your_ip>.vhd	고밀도지질단백질(HDL) file합성 또는 시뮬레이션을 위해 각 하위 모듈 또는 자식 IP 코어를 인스턴스화합니다.
멘토르/	시뮬레이션을 설정하고 실행하기 위한 ModelSim* 스크립트 msim_setup.tcl을 포함합니다.
시놉시스/vcs/시놉시스/vcsmx/	VCS* 시뮬레이션을 설정하고 실행하기 위한 셸 스크립트 vcs_setup.sh가 포함되어 있습니다. 쉘 스크립트 vcsmx_setup.sh 및 synopsys_sim.setup을 포함합니다. file VCS MX* 시뮬레이션을 설정하고 실행합니다.
운율/	셸 스크립트 ncsim_setup.sh 및 기타 설정이 포함되어 있습니다. files는 NCSIM* 시뮬레이션을 설정하고 실행합니다.
알덱/	Aldec* 시뮬레이션을 설정하고 실행하기 위한 셸 스크립트 rivierapro_setup.sh가 포함되어 있습니다.
엑셀륨/	쉘 스크립트 xcelium_setup.sh 및 기타 설정을 포함합니다. fileXcelium* 시뮬레이션을 설정하고 실행합니다.
하위 모듈/	HDL 함유 files는 IP 코어 하위 모듈용입니다.
<하위 IP 코어>/	생성된 각 하위 IP 코어 디렉토리에 대해 플랫폼 디자이너는 synth/ 및 sim/ 하위 디렉토리를 생성합니다.

Fronthaul 압축 IP 기능 설명

그림 4. Fronthaul 압축 IP는 압축과 압축 해제로 구성됩니다. Fronthaul 압축 IP 블록 다이어그램

압축 및 압축 해제
전처리 블록 기반의 비트 쉬프트 블록은 12개의 자원 요소(RE)의 자원 블록에 대한 최적의 비트 쉬프트를 생성합니다. 이 블록은 특히 낮은 주파수에서 양자화 노이즈를 줄입니다.amp위도amp레. 따라서 압축으로 인해 발생하는 오류 벡터 크기(EVM)를 줄입니다. 압축 알고리즘은 전력 값과 거의 무관합니다. 복잡한 입력 가정amples는 x = x1 + jxQ이고, 리소스 블록에 대한 실수 및 허수 구성 요소의 최대 절대값은 다음과 같습니다.
리소스 블록에 대한 최대 절대값이 있는 경우 다음 방정식은 해당 리소스 블록에 할당된 왼쪽 시프트 값을 결정합니다.여기서 bitWidth는 입력 비트 폭입니다.
IP는 8, 9, 10, 11, 12, 13, 14, 15, 16의 압축률을 지원합니다.
Mu-Law 압축 및 압축 해제
이 알고리즘은 음성 압축이 널리 사용되는 Mu-law 컴팬딩 기술을 사용합니다. 이 기술은 압축되지 않은 입력 신호 x를 라운딩 및 비트 자르기 전에 함수 f(x)가 있는 압축기를 통해 전달합니다. 이 기술은 인터페이스를 통해 압축 데이터 y를 보냅니다. 수신된 데이터는 확장 기능(압축기의 역함수인 F-1(y))을 거칩니다. 이 기술은 압축되지 않은 데이터를 양자화 오류를 최소화하면서 재생합니다.
방정식 1. 압축기 및 압축 해제 기능
Mu-law IQ 압축 알고리즘은 O-RAN 사양을 따릅니다.
관련 정보
오란 web대지
3.1. Fronthaul 압축 IP 신호
IP를 연결하고 제어합니다.
클럭 및 리셋 인터페이스 신호=
표 8. 클럭 및 리셋 인터페이스 신호

신호 이름	비트폭	방향	설명
tx_clk	1	입력	송신기 시계. 클록 주파수는 390.625Gbps의 경우 25MHz, 156.25Gbps의 경우 10MHz입니다. 모든 송신기 인터페이스 신호는 이 클록과 동기화됩니다.
rx_clk	1	입력	수신기 시계. 클록 주파수는 390.625Gbps의 경우 25MHz, 156.25Gbps의 경우 10MHz입니다. 모든 수신기 인터페이스 신호는 이 클록과 동기화됩니다.
csr_clk	1	입력	CSR 인터페이스용 시계. 클록 주파수는 100MHz입니다.

tx_rst_n	1	입력	tx_clk에 동기화된 송신기 인터페이스를 위한 액티브 로우 리셋.
rx_rst_n	1	입력	rx_clk에 동기화된 수신기 인터페이스를 위한 액티브 로우 리셋.
csr_rst_n	1	입력	csr_clk에 동기화된 CSR 인터페이스에 대한 액티브 로우 리셋.

전송 인터페이스 신호 전송
표 9. 전송 인터페이스 신호 전송
모든 신호 유형은 부호 없는 정수입니다.

신호 이름	비트폭	방향	설명
tx_avst_source_valid	1	산출	어설션되면 avst_source_data에서 유효한 데이터를 사용할 수 있음을 나타냅니다.
tx_avst_source_data	64	산출	udCompParam, iS를 포함한 PRB 필드amp르와 qSamp르. 다음 섹션 PRB 필드는 이전 섹션 PRB 필드에 연결됩니다.
tx_avst_source_startofpacket	1	산출	프레임의 첫 번째 바이트를 나타냅니다.
tx_avst_source_endofpacket	1	산출	프레임의 마지막 바이트를 나타냅니다.
tx_avst_source_ready	1	입력	어설션되면 전송 계층이 데이터를 수락할 준비가 되었음을 나타냅니다. 이 인터페이스의 경우 readyLatency = 0입니다.
tx_avst_source_empty	3	산출	avst_source_endofpacket이 어설션될 때 avst_source_data의 빈 바이트 수를 지정합니다.
tx_udcomphdr_o	8	산출	사용자 데이터 압축 헤더 필드. tx_avst_source_valid와 동기식입니다. 압축 방법 및 IQ 비트 폭을 정의합니다. 데이터 섹션의 사용자 데이터에 대해. • [7:4] : udIqWidth • udIqWidth=16의 경우 0, 그렇지 않으면 udIqWidth e,g와 같음: — 0000b는 I와 Q가 각각 16비트 폭임을 의미합니다. — 0001b는 I와 Q가 각각 1비트 폭임을 의미합니다. — 1111b는 I와 Q가 각각 15비트 폭임을 의미합니다. • [3:0] : udCompMeth — 0000b – 압축 없음 — 0001b – 블록 부동 소수점 — 0011b – μ-법칙 — 기타 – 향후 방법을 위해 예약되어 있습니다.
tx_metadata_o	METADATA_WIDTH	산출	도관 신호는 통과하며 압축되지 않습니다. tx_avst_source_valid와 동기식입니다. 구성 가능한 비트폭 METADATA_WIDTH. 켜면 O-RAN 준수, 참조하다 표 13 17페이지. 전원을 껐을 때 O-RAN 준수, 이 신호는 tx_avst_source_startofpacket이 1인 경우에만 유효합니다. tx_metadata_o에는 유효한 신호가 없으며 tx_avst_source_valid를 사용하여 유효한 주기를 나타냅니다. 선택한 경우 사용할 수 없음 0 메타데이터 포트 비활성화 ~을 위한 메타데이터 폭.

전송 인터페이스 신호 수신
표 10. 전송 인터페이스 신호 수신
이 인터페이스에는 배압이 없습니다. Avalon 스트리밍 빈 신호는 항상 XNUMX이기 때문에 이 인터페이스에서 필요하지 않습니다.

신호 이름	비트폭	방향	설명
rx_avst_sink_valid	1	입력	어설션되면 avst_sink_data에서 유효한 데이터를 사용할 수 있음을 나타냅니다. 이 인터페이스에는 avst_sink_ready 신호가 없습니다.
rx_avst_sink_data	64	입력	udCompParam, iS를 포함한 PRB 필드amp르와 qSamp르. 다음 섹션 PRB 필드는 이전 섹션 PRB 필드에 연결됩니다.
rx_avst_sink_startofpacket	1	입력	프레임의 첫 번째 바이트를 나타냅니다.
rx_avst_sink_endofpacket	1	입력	프레임의 마지막 바이트를 나타냅니다.
rx_avst_sink_error	1	입력	avst_sink_endofpacket과 동일한 주기에서 어설션되면 현재 패킷이 오류 패킷임을 나타냅니다.
rx_udcomphdr_i	8	입력	사용자 데이터 압축 헤더 필드. rx_metadata_valid_i와 동기화됩니다. 데이터 섹션의 사용자 데이터에 대한 압축 방법 및 IQ 비트 폭을 정의합니다. • [7:4] : udIqWidth • udIqWidth=16의 경우 0, 그렇지 않으면 udIqWidth와 같습니다. 예를 들어 — 0000b는 I와 Q가 각각 16비트 폭임을 의미합니다. — 0001b는 I와 Q가 각각 1비트 폭임을 의미합니다. — 1111b는 I와 Q가 각각 15비트 폭임을 의미합니다. • [3:0] : udCompMeth — 0000b – 압축 없음 — 0001b – 블록 부동 소수점 — 0011b – μ-법칙 — 기타 – 향후 방법을 위해 예약되어 있습니다.
rx_metadata_i	METADATA_WIDTH	입력	압축되지 않은 도관 신호가 통과합니다. rx_metadata_i 신호는 rx_metadata_valid_i가 주장될 때 유효하며 rx_avst_sink_valid와 동기화됩니다. 구성 가능한 비트폭 METADATA_WIDTH. 켜면 O-RAN 준수, 참조하다 테이블 15 18페이지에 있습니다. 전원을 끌 때 O-RAN 준수, 이 rx_metadata_i 신호는 rx_metadata_valid_i 및 rx_avst_sink_startofpacket이 모두 1인 경우에만 유효합니다. 선택한 경우에는 사용할 수 없습니다. 0 메타데이터 포트 비활성화 ~을 위한 메타데이터 폭.
rx_metadata_valid_i	1	입력	헤더(rx_udcomphdr_i 및 rx_metadata_i)가 유효함을 나타냅니다. rx_avst_sink_valid와 동기화됩니다. 강제 신호. O-RAN 하위 호환성을 위해 IP에 유효한 공통 헤더 IE와 반복 섹션 IE가 있는 경우 rx_metadata_valid_i를 어설션합니다. rx_avst_sink_data에 새 섹션 PRB(Physical Resource Block) 필드를 제공할 때 rx_metadata_valid_i와 함께 rx_metadata_i 입력에 새 섹션 IE를 제공합니다.

애플리케이션 인터페이스 신호 전송
표 11. 애플리케이션 인터페이스 신호 전송

신호 이름	비트폭	방향	설명
tx_avst_sink_valid	1	입력	어설션되면 이 인터페이스에서 유효한 PRB 필드를 사용할 수 있음을 나타냅니다. 스트리밍 모드에서 작동할 때 패킷 시작과 패킷 끝 사이에 유효한 신호 해제가 없도록 해야 합니다. 유일한 예외는 준비 신호가 해제된 경우입니다.
tx_avst_sink_data	128	입력	네트워크 바이트 순서로 된 응용 프로그램 계층의 데이터입니다.
tx_avst_sink_startofpacket	1	입력	패킷의 첫 번째 PRB 바이트를 나타냅니다.
tx_avst_sink_endofpacket	1	입력	패킷의 마지막 PRB 바이트를 나타냅니다.
tx_avst_sink_ready	1	산출	어설션되면 O-RAN IP가 애플리케이션 인터페이스에서 데이터를 수락할 준비가 되었음을 나타냅니다. 이 인터페이스의 readyLatency = 0
tx_udcomphdr_i	8	입력	사용자 데이터 압축 헤더 필드. tx_avst_sink_valid와 동기식입니다. 데이터 섹션의 사용자 데이터에 대한 압축 방법 및 IQ 비트 폭을 정의합니다. • [7:4] : udIqWidth • udIqWidth=16의 경우 0, 그렇지 않으면 udIqWidth와 같습니다. 예를 들어 — 0000b는 I와 Q가 각각 16비트 폭임을 의미합니다. — 0001b는 I와 Q가 각각 1비트 폭임을 의미합니다. — 1111b는 I와 Q가 각각 15비트 폭임을 의미합니다. • [3:0] : udCompMeth — 0000b – 압축 없음 — 0001b – 블록 부동 소수점 — 0011b – μ-법칙 — 기타 – 향후 방법을 위해 예약되어 있습니다.
tx_metadata_i	METADATA_WIDTH	입력	도관 신호는 통과하며 압축되지 않습니다. tx_avst_sink_valid와 동기식입니다. 구성 가능한 비트폭 METADATA_WIDTH. 켜면 O-RAN 준수, 참조하다 테이블 13 17페이지에 있습니다. 전원을 끌 때 O-RAN 준수, 이 신호는 tx_avst_sink_startofpacket이 1일 때만 유효합니다. tx_metadata_i에 유효한 신호가 없으며 사용 tx_avst_sink_valid는 유효한 주기를 나타냅니다. 선택한 경우 사용할 수 없음 0 메타데이터 포트 비활성화 ~을 위한 메타데이터 폭.

애플리케이션 인터페이스 신호 수신
표 12. 애플리케이션 인터페이스 신호 수신

신호 이름	비트폭	방향	설명
rx_avst_source_valid	1	산출	어설션되면 이 인터페이스에서 유효한 PRB 필드를 사용할 수 있음을 나타냅니다. 이 인터페이스에는 avst_source_ready 신호가 없습니다.
rx_avst_source_data	128	산출	네트워크 바이트 순서로 애플리케이션 계층에 대한 데이터.
rx_avst_source_startofpacket	1	산출	패킷의 첫 번째 PRB 바이트를 나타냅니다.
rx_avst_source_endofpacket	1	산출	패킷의 마지막 PRB 바이트를 나타냅니다.
rx_avst_source_error	1	산출	패킷에 오류가 있음을 나타냅니다.
rx_udcomphdr_o	8	산출	사용자 데이터 압축 헤더 필드. rx_avst_source_valid와 동기식입니다. 데이터 섹션의 사용자 데이터에 대한 압축 방법 및 IQ 비트 폭을 정의합니다. • [7:4] : udIqWidth • udIqWidth=16의 경우 0, 그렇지 않으면 udIqWidth와 같습니다. 예를 들어 — 0000b는 I와 Q가 각각 16비트 폭임을 의미합니다. — 0001b는 I와 Q가 각각 1비트 폭임을 의미합니다. — 1111b는 I와 Q가 각각 15비트 폭임을 의미합니다. • [3:0] : udCompMeth — 0000b – 압축 없음 — 0001b – 블록 부동 소수점(BFP) — 0011b – μ-법칙 — 기타 – 향후 방법을 위해 예약되어 있습니다.
rx_metadata_o	METADATA_WIDTH	산출	압축되지 않은 도관 신호가 통과합니다. rx_metadata_o 신호는 rx_metadata_valid_o가 어설션될 때 유효하며 rx_avst_source_valid와 동기화됩니다. 구성 가능한 비트폭 METADATA_WIDTH. 전원을 켤 때 O-RAN 준수, 참조하다 표 14 18페이지에 있습니다. 전원을 끌 때 O-RAN 준수, rx_metadata_o는 rx_metadata_valid_o가 1일 때만 유효합니다. 선택한 경우 사용할 수 없음 0 메타데이터 포트 비활성화 ~을 위한 메타데이터 폭.
rx_metadata_valid_o	1	산출	헤더(rx_udcomphdr_o 및 rx_metadata_o)가 유효합니다. rx_metadata_valid_o는 rx_metadata_o가 유효할 때 주장되며 rx_avst_source_valid와 동기화됩니다.

O-RAN 하위 호환성을 위한 메타데이터 매핑
표 13. tx_metadata_i 128비트 입력

신호 이름	비트폭	방향	설명	메타데이터 매핑
예약된	16	입력	예약된.	tx_metadata_i[127:112]
tx_u_size	16	입력	스트리밍 모드의 U-평면 패킷 크기(바이트)입니다.	tx_metadata_i[111:96]
tx_u_seq_id	16	입력	eCPRI 전송 헤더에서 추출한 패킷의 SeqID입니다.	tx_metadata_i[95:80]
tx_u_pc_id	16	입력	eCPRI 전송 및 RoEflowId용 PCID RoE(radio over ethernet) 전송용.	tx_metadata_i[79:64]
예약된	4	입력	예약된.	tx_metadata_i[63:60]
tx_u_data방향	1	입력	gNB 데이터 방향. 값 범위: {0b=Rx(예: 업로드), 1b=Tx(예: 다운로드)}	tx_metadata_i[59]
tx_u_filterIndex	4	입력	IQ 데이터와 무선 인터페이스 간에 사용될 채널 필터에 대한 인덱스를 정의합니다. 값 범위: {0000b-1111b}	tx_metadata_i[58:55]
tx_u_frameId	8	입력	10ms 프레임(래핑 기간 2.56초)에 대한 카운터, 특히 frameId= 모듈로 256 프레임 번호입니다. 값 범위: {0000 0000b-1111 1111b}	tx_metadata_i[54:47]
tx_u_subframeId	4	입력	1ms 프레임 내의 10ms 서브프레임에 대한 카운터. 값 범위: {0000b-1111b}	tx_metadata_i[46:43]
tx_u_slotID	6	입력	이 매개변수는 1ms 서브프레임 내의 슬롯 번호입니다. 하나의 서브프레임에 있는 모든 슬롯은 이 매개변수로 계산됩니다. 값 범위: {00 0000b-00 1111b=slotID, 01 0000b-11 1111b=예약됨}	tx_metadata_i[42:37]
tx_u_symbolid	6	입력	슬롯 내에서 기호 번호를 식별합니다. 값 범위: {00 0000b-11 1111b}	tx_metadata_i[36:31]
tx_u_sectionId	12	입력	sectionID는 U-평면 데이터 섹션을 데이터와 관련된 해당 C-평면 메시지(및 섹션 유형)에 매핑합니다. 값 범위: {0000 0000 0000b-11111111 1111b}	tx_metadata_i[30:19]
tx_u_rb	1	입력	리소스 블록 표시기. 모든 리소스 블록이 사용되는지 또는 다른 모든 리소스 블록이 사용되는지를 나타냅니다. 값 범위: {0b=사용된 모든 리소스 블록; 1b=사용된 다른 모든 리소스 블록}	tx_metadata_i[18]
tx_u_startPrb	10	입력	사용자 평면 데이터 섹션의 시작 PRB. 값 범위: {00 0000 0000b-11 1111 1111b}	tx_metadata_i[17:8]
tx_u_numPrb	8	입력	사용자 평면 데이터 섹션이 유효한 PRB를 정의합니다.	tx_metadata_i[7:0]

			값 범위: {0000 0001b-1111 1111b, 0000 0000b = 지정된 부반송파 간격(SCS) 및 반송파 대역폭의 모든 PRB}
tx_u_udCompHdr	8	입력	데이터 섹션에서 사용자 데이터의 압축 방법 및 IQ 비트 폭을 정의합니다. 값 범위: {0000 0000b-1111 1111b}	해당 없음(tx_udcomphdr_i)

표 14. rx_metadata_valid_i/o

신호 이름	비트폭	방향	설명	메타데이터 매핑
rx_sec_hdr_valid	1	산출	rx_sec_hdr_valid가 1이면 U-평면 단면 데이터 필드가 유효합니다. 공통 헤더 IE는 rx_sec_hdr_valid가 주장될 때 유효하며 avst_sink_u_startofpacket 및 avst_sink_u_valid와 동기화됩니다. 반복 섹션 IE는 rx_sec_hdr_valid가 어설션될 때 유효하며 avst_sink_u_valid와 동기화됩니다. avst_sink_u_data에 새 섹션 PRB 필드를 제공할 때 rx_sec_hdr_valid가 어설션된 새 섹션 IE를 제공합니다.	rx_metadata_valid_o

표 15. rx_metadata_o 128비트 출력

신호 이름	비트폭	방향	설명	메타데이터 매핑
예약된	32	산출	예약된.	rx_metadata_o[127:96]
rx_u_seq_id	16	산출	eCPRI 전송 헤더에서 추출한 패킷의 SeqID입니다.	rx_metadata_o[95:80]
rx_u_pc_id	16	산출	eCPRI 전송을 위한 PCID 및 RoE 전송을 위한 RoEflowId	rx_metadata_o[79:64]
예약된	4	산출	예약된.	rx_metadata_o[63:60]
rx_u_data방향	1	산출	gNB 데이터 방향. 값 범위: {0b=Rx(예: 업로드), 1b=Tx(예: 다운로드)}	rx_metadata_o[59]
rx_u_filterIndex	4	산출	IQ 데이터와 무선 인터페이스 간에 사용할 채널 필터에 대한 인덱스를 정의합니다. 값 범위: {0000b-1111b}	rx_metadata_o[58:55]
rx_u_frameId	8	산출	10ms 프레임(래핑 기간 2.56초)에 대한 카운터, 구체적으로 frameId= 모듈로 256 프레임 번호. 값 범위: {0000 0000b-1111 1111b}	rx_metadata_o[54:47]
rx_u_subframeId	4	산출	1ms 프레임 내의 10ms 서브프레임에 대한 카운터. 값 범위: {0000b-1111b}	rx_metadata_o[46:43]
rx_u_slotID	6	산출	1ms 서브프레임 내의 슬롯 번호입니다. 하나의 서브프레임에 있는 모든 슬롯은 이 매개변수로 계산됩니다. 값 범위: {00 0000b-00 1111b=slotID, 01 0000b-111111b=예약됨}	rx_metadata_o[42:37]
rx_u_symbolid	6	산출	슬롯 내에서 기호 번호를 식별합니다. 값 범위: {00 0000b-11 1111b}	rx_metadata_o[36:31]

rx_u_sectionId	12	산출	sectionID는 U-평면 데이터 섹션을 데이터와 관련된 해당 C-평면 메시지(및 섹션 유형)에 매핑합니다. 값 범위: {0000 0000 0000b-1111 1111 1111b}	rx_metadata_o[30:19]
rx_u_rb	1	산출	리소스 블록 표시기. 모든 리소스 블록이 사용되는지 또는 다른 모든 리소스가 사용되는지를 나타냅니다. 값 범위: {0b=사용된 모든 리소스 블록; 1b=사용된 다른 모든 리소스 블록}	rx_metadata_o[18]
rx_u_startPrb	10	산출	사용자 평면 데이터 섹션의 시작 PRB. 값 범위: {00 0000 0000b-11 1111 1111b}	rx_metadata_o[17:8]
rx_u_numPrb	8	산출	사용자 평면 데이터 섹션이 유효한 PRB를 정의합니다. 값 범위: {0000 0001b-1111 1111b, 0000 0000b = 지정된 SCS 및 캐리어 대역폭의 모든 PRB}	rx_metadata_o[7:0]
rx_u_udCompHdr	8	산출	데이터 섹션에서 사용자 데이터의 압축 방법 및 IQ 비트 폭을 정의합니다. 값 범위: {0000 0000b-1111 1111b}	해당 없음(rx_udcomphdr_o)

CSR 인터페이스 신호
표 16. CSR 인터페이스 신호

신호 이름	비트 폭	방향	설명
csr_주소	16	입력	구성 레지스터 주소.
csr_write	1	입력	구성 레지스터 쓰기 활성화.
csr_writedata	32	입력	구성 레지스터 쓰기 데이터.
csr_readdata	32	산출	구성 레지스터 읽기 데이터.
csr_read	1	입력	구성 레지스터 읽기 활성화.
csr_readdatavalid	1	산출	구성 레지스터 읽기 데이터가 유효합니다.
csr_waitrequest	1	산출	구성 레지스터 대기 요청.

Fronthaul 압축 IP 레지스터

제어 및 상태 인터페이스를 통해 프런트홀 압축 기능을 제어하고 모니터링합니다.
표 17. 레지스터 맵

CSR_ADDRESS(워드 오프셋)	등록 이름
0x0	압축 모드
0x1	tx_오류
0x2	rx_error

표 18. compression_mode 레지스터

비트 폭	설명	입장	HW 재설정 값
31시 9분	예약된	RO	0x0
8시 8분	기능 모드: • 1'b0은 정적 압축 모드입니다. • 1'b1은 동적 압축 모드입니다.	RW	0x0
7시 0분	정적 사용자 데이터 압축 헤더: • 7:4는 udIqWidth입니다. — 4'b0000은 16비트입니다. — 4'b1111은 15비트입니다. — : — 4'b0001은 1비트입니다. • 3:0은 udCompMeth입니다. — 4'b0000은 압축 없음 — 4'b0001은 블록 부동 소수점입니다. — 4'b0011은 μ-법칙입니다. • 기타 예약	RW	0x0

표 19. tx 오류 레지스터

비트 폭	설명	입장	HW 재설정 값
31시 2분	예약된	RO	0x0
1시 1분	잘못된 IqWidth입니다. IP는 유효하지 않거나 지원되지 않는 Iqwidth를 감지하면 Iqwidth를 0(16비트 Iqwidth)으로 설정합니다.	RW1C	0x0
0시 0분	압축 방법이 잘못되었습니다. IP가 패킷을 삭제합니다.	RW1C	0x0

표 20. rx 오류 레지스터

비트 폭	설명	입장	HW 재설정 값
31시 8분	예약된	RO	0x0
1시 1분	잘못된 IqWidth입니다. IP가 패킷을 삭제합니다.	RW1C	0x0
0시 0분	압축 방법이 잘못되었습니다. IP는 압축 방법을 다음 기본 지원 압축 방법으로 설정합니다. • 활성화된 블록 부동 소수점만: 기본값은 블록 부동 소수점입니다. • 활성화된 μ-law만: μ-law로 기본 설정됩니다. • 블록 부동 소수점 및 μ-법칙 모두 활성화: 기본적으로 블록 부동 소수점을 사용합니다.	RW1C	0x0

Fronthaul Compression 인텔 FPGA IP 사용 설명서 아카이브

이 문서의 최신 및 이전 버전은 Fronthaul Compression Intel FPGA IP 사용 설명서를 참조하십시오. IP 또는 소프트웨어 버전이 나열되지 않은 경우 이전 IP 또는 소프트웨어 버전의 사용 설명서가 적용됩니다.

Fronthaul Compression Intel FPGA IP 사용 설명서에 대한 문서 개정 내역

문서 버전	인텔 Quatus 프라임 버전	IP 버전	변화
2022.08.08	21.4	1.0.1	메타데이터 너비를 0에서 0으로 수정했습니다(메타데이터 포트 비활성화).
2022.03.22	21.4	1.0.1	• 교환된 신호 설명: — tx_avst_sink_data 및 tx_avst_source_data — rx_avst_sink_data 및 rx_avst_source_data • 추가됨 장치 지원 속도 등급 테이블 • 추가됨 성능 및 리소스 사용량
2021.12.07	21.3	1.0.0	업데이트된 주문 코드.
2021.11.23	21.3	1.0.0	최초 출시.

인텔사. 판권 소유. 인텔, 인텔 로고 및 기타 인텔 마크는 인텔사 또는 그 자회사의 상표입니다. 인텔은 인텔의 표준 보증에 따라 FPGA 및 반도체 제품의 성능을 최신 사양으로 보증하지만 사전 통지 없이 언제든지 제품 및 서비스를 변경할 수 있는 권리를 보유합니다. 인텔은 인텔이 서면으로 명시적으로 동의한 경우를 제외하고 여기에 설명된 정보, 제품 또는 서비스의 적용 또는 사용으로 인해 발생하는 어떠한 책임도 지지 않습니다. 인텔 고객은 게시된 정보에 의존하고 제품이나 서비스를 주문하기 전에 최신 버전의 장치 사양을 얻는 것이 좋습니다. *다른 이름과 브랜드는 다른 사람의 자산일 수 있습니다.

온라인 버전
피드백 보내기
아이디: 709301
UG-20346
버전: 2022.08.08
ISO 9001 : 2015 등록

문서 / 리소스

	인텔 Fronthaul 압축 FPGA IP [PDF 파일] 사용자 가이드 Fronthaul 압축 FPGA IP, Fronthaul, 압축 FPGA IP, FPGA IP
	인텔 Fronthaul 압축 FPGA IP [PDF 파일] 사용자 가이드 UG-20346, 709301, Fronthaul 압축 FPGA IP, Fronthaul FPGA IP, 압축 FPGA IP, FPGA IP

참고문헌

• 사용자 설명서