Fronthaul compressione FPGA IP
Guida per l'utente

Fronthaul compressione FPGA IP

Compressione Fronthaul Guida per l'utente IP Intel® FPGA
Aggiornato per Intel® Quartus® Prime
Suite di progettazione: 21.4 IP
Versione: 1.0.1

Informazioni sulla compressione Fronthaul Intel® FPGA IP

Il Fronthaul Compression IP consiste nella compressione e decompressione per i dati U-plane IQ. Il motore di compressione calcola µ-law o blocca la compressione a virgola mobile in base all'intestazione di compressione dei dati dell'utente (udCompHdr). Questo IP utilizza un'interfaccia di streaming Avalon per dati IQ, segnali conduit e per segnali di metadati e banda laterale e un'interfaccia mappata in memoria Avalon per registri di controllo e stato (CSR).
L'IP mappa i QI compressi e il parametro di compressione dei dati dell'utente (udCompParam) secondo il formato del frame del payload della sezione specificato nella specifica O-RAN O-RAN Fronthaul Control, User and Synchronization Plane Version 3.0 April 2020 (O-RAN-WG4.CUS .0-v03.00). La larghezza dei dati dell'interfaccia sorgente e del sink di streaming di Avalon è di 128 bit per l'interfaccia dell'applicazione e di 64 bit per l'interfaccia di trasporto per supportare un rapporto di compressione massimo di 2:1.
Informazioni correlate
O-RAN websito
1.1. Compressione fronthaul Funzionalità Intel® FPGA IP

• -legge e blocca compressione e decompressione in virgola mobile
• Larghezza IQ da 8 bit a 16 bit
• Configurazione statica e dinamica del formato U-plane IQ e dell'intestazione di compressione
• Pacchetto multisezioni (se O-RAN Compliant è attivo)

1.2. Compressione Fronthaul Supporto della famiglia di dispositivi IP Intel® FPGA
Intel offre i seguenti livelli di supporto dei dispositivi per Intel FPGA IP:

• Supporto avanzato: l'IP è disponibile per la simulazione e la compilazione per questa famiglia di dispositivi. Programmazione FPGA file Il supporto (.pof) non è disponibile per il software Quartus Prime Pro Stratix 10 Edition Beta e pertanto non è possibile garantire la chiusura temporale IP. I modelli di temporizzazione includono stime ingegneristiche iniziali dei ritardi sulla base delle prime informazioni post-layout. I modelli di temporizzazione sono soggetti a modifiche poiché i test del silicio migliorano la correlazione tra il silicio effettivo e i modelli di temporizzazione. È possibile utilizzare questo core IP per studi sull'architettura del sistema e sull'utilizzo delle risorse, simulazione, piedinatura, valutazioni della latenza del sistema, valutazioni temporali di base (budgeting della pipeline) e strategia di trasferimento I/O (larghezza del percorso dei dati, profondità del burst, compromessi con gli standard I/O ).
• Supporto preliminare: Intel verifica il core IP con modelli temporali preliminari per questa famiglia di dispositivi. Il core IP soddisfa tutti i requisiti funzionali, ma potrebbe essere ancora in fase di analisi temporale per la famiglia di dispositivi. Puoi usarlo nei progetti di produzione con cautela.
• Supporto finale: Intel verifica l'IP con modelli temporali finali per questa famiglia di dispositivi. L'IP soddisfa tutti i requisiti funzionali e temporali per la famiglia di dispositivi. Puoi usarlo nei progetti di produzione.

Tabella 1. Supporto della famiglia di dispositivi IP di compressione fronthaul

Famiglia di dispositivi	Supporto
Intel® Agilex™ (E-tile)	Preliminare
Intel Agilex (riquadro F)	Anticipo
IntelArria® 10	Finale
Intel Stratix® 10 (solo dispositivi H ed E-tile)	Finale
Altre famiglie di dispositivi	Nessun supporto

Tabella 2. Livelli di velocità supportati dal dispositivo

Famiglia di dispositivi	Grado di velocità del tessuto FPGA
IntelAgilex	3
Intel Aria 10	2
Intel Stratix 10	2

1.3. Informazioni sulla versione per Fronthaul Compression Intel FPGA IP
Le versioni Intel FPGA IP corrispondono alle versioni del software Intel Quartus® Prime Design Suite fino alla v19.1. A partire dalla versione 19.2 del software Intel Quartus Prime Design Suite, Intel FPGA IP ha un nuovo schema di controllo delle versioni.
Il numero di versione Intel FPGA IP (XYZ) può cambiare con ciascuna versione del software Intel Quartus Prime. Un cambiamento in:

• X indica una revisione importante dell'IP. Se aggiorni il software Intel Quartus Prime, devi rigenerare l'IP.
• Y indica che l'IP include nuove funzionalità. Rigenera il tuo IP per includere queste nuove funzionalità.
• Z indica che l'IP include modifiche minori. Rigenera il tuo IP per includere queste modifiche.

Tabella 3. Informazioni sulla versione dell'IP di compressione Fronthaul

Articolo	Descrizione
Versione	1.0.1
Data di rilascio	Febbraio 2022
Codice di ordinazione	IP-FH-COMP

1.4. Prestazioni di compressione fronthaul e utilizzo delle risorse
Le risorse dell'IP destinate a un dispositivo Intel Agilex, un dispositivo Intel Arria 10 e un dispositivo Intel Stratix 10
Tabella 4. Prestazioni di compressione fronthaul e utilizzo delle risorse
Tutte le voci sono per la direzione dei dati di compressione e decompressione IP

Dispositivo	IP	Elemosina	Registri logici		M20K
			Primario	Secondario
IntelAgilex	Blocco-virgola mobile	14,969	25,689	6,093	0
	µ-legge	22,704	39,078	7,896	0
	Blocco-virgola mobile e µ-legge	23,739	41,447	8,722	0
	Blocco-virgola mobile, legge µ e larghezza IQ estesa	23,928	41,438	8,633	0
Intel Aria 10	Blocco-virgola mobile	12,403	16,156	5,228	0
	µ-legge	18,606	23,617	5,886	0
	Blocco-virgola mobile e µ-legge	19,538	24,650	6,140	0
	Blocco-virgola mobile, legge µ e larghezza IQ estesa	19,675	24,668	6,141	0
Intel Stratix 10	Blocco-virgola mobile	16,852	30,548	7,265	0
	µ-legge	24,528	44,325	8,080	0
	Blocco-virgola mobile e µ-legge	25,690	47,357	8,858	0
	Blocco-virgola mobile, legge µ e larghezza IQ estesa	25,897	47,289	8,559	0

Introduzione alla compressione Fronthaul Intel FPGA IP

Descrive l'installazione, la parametrizzazione, la simulazione e l'inizializzazione dell'IP di compressione Fronthaul.
2.1. Ottenere, installare e concedere in licenza l'IP di compressione Fronthaul
L'IP di compressione Fronthaul è un IP Intel FPGA esteso che non è incluso nella versione Intel Quartus Prime.

1. Crea un account My Intel se non ne hai uno.
2. Accedi per accedere al Centro licenze self-service (SSLC).
3. Acquista l'IP di compressione Fronthaul.
4. Nella pagina SSLC, fare clic su Esegui per l'IP. SSLC fornisce una finestra di dialogo di installazione per guidare l'installazione dell'IP.
5. Installa nella stessa posizione della cartella Intel Quartus Prime.

Tabella 5. Posizioni di installazione della compressione del fronthaul

Posizione	Software	Piattaforma
:\intelFPGA_pro\\quartus\ip \altera_cloud	Edizione Intel Quartus Prime Pro	Finestre*
:/intelFPGA_pro//quartus/ip/altera_cloud	Edizione Intel Quartus Prime Pro	Linux *

Figura 1. Struttura della directory di installazione dell'IP di compressione Fronthaul Directory di installazione di Intel Quartus Prime

L'IP Intel FPGA di compressione Fronthaul ora viene visualizzato nel catalogo IP.
Informazioni correlate

• FPGA Intel websito
  
• Centro licenze self-service (SSLC)

2.2. Parametrizzazione dell'IP di compressione Fronthaul
Configura rapidamente la variazione IP personalizzata nell'editor dei parametri IP.

1. Crea un progetto Intel Quartus Prime Pro Edition in cui integrare il tuo core IP.
   un. In Intel Quartus Prime Pro Edition, fare clic su File Creazione guidata nuovo progetto per creare un nuovo progetto Intel Quartus Prime, oppure File Apri progetto per aprire un progetto Quartus Prime esistente. La procedura guidata richiede di specificare un dispositivo.
   b. Specificare la famiglia di dispositivi che soddisfa i requisiti del grado di velocità per l'IP.
   c. Fare clic su Fine.
2. Nel catalogo IP, selezionare Fronthaul Compression Intel FPGA IP. Viene visualizzata la finestra Nuova variazione IP.
3. Specifica un nome di primo livello per la tua nuova variazione IP personalizzata. L'editor dei parametri salva le impostazioni di variazione IP in un file file di nome .ip.
4. Fare clic su OK. Viene visualizzato l'editor dei parametri.
   Figura 2. Editor dei parametri IP di compressione Fronthaul
5. Specifica i parametri per la tua variazione IP. Fare riferimento a Parametri per informazioni su parametri IP specifici.
6. Fare clic sul design esample scheda e specifica i parametri per il tuo design esamplui.
   Figura 3. Progettazione esample Editor dei parametri
7. Fare clic su Genera HDL. Viene visualizzata la finestra di dialogo Generazione.
8. Specificare l'output file opzioni di generazione, quindi fare clic su Genera. La variazione dell'IP files generare secondo le vostre specifiche.
9. Fare clic su Fine. L'editor dei parametri aggiunge il .ip di primo livello file automaticamente al progetto corrente. Se ti viene chiesto di aggiungere manualmente il file .ip file al progetto, fare clic su Aggiungi/Rimuovi progetto Files in Project per aggiungere il file file.
10. Dopo aver generato e istanziato la tua variazione IP, assegna le opportune assegnazioni dei pin per connettere le porte e imposta i parametri RTL appropriati per ogni istanza.

2.2.1. Parametri IP di compressione fronthaul
Tabella 6. Parametri IP di compressione fronthaul

Nome	Valori validi	Descrizione
Direzione dei dati	TX e RX, solo TX, solo RX	Seleziona TX per la compressione; RX per la decompressione.
Metodo di compressione	BFP, mu-Law o BFP e mu-Law	Seleziona il blocco a virgola mobile, µ-law o entrambi.

Larghezza dei metadati	0 (disabilita porte metadati), 32, 64, 96, 128 (bit)	Specificare la larghezza in bit del bus dei metadati (dati non compressi).
Abilita larghezza IQ estesa	Acceso o spento	Attiva per IqWidth supportato da 8 bit a 16 bit. Disattivare per IqWidth supportato di 9, 12, 14 e 16 bit.
Conforme all'O-RAN	Acceso o spento	Attivare per seguire la mappatura IP ORAN per la porta dei metadati e affermare il segnale valido dei metadati per ogni intestazione di sezione. L'IP supporta solo metadati con larghezza di 128 bit. L'IP supporta sezioni singole e sezioni multiple per pacchetto. I metadati sono validi in ogni sezione con asserzione valida per i metadati. Disattivare in modo che l'IP utilizzi i metadati come segnali di conduit passthrough senza requisiti di mappatura (ad esempio: il piano U numPrb è considerato 0). L'IP supporta larghezze di metadati di 0 (Disabilita porte metadati), 32, 64, 96, 128 bit. L'IP supporta una singola sezione per pacchetto. I metadati sono validi solo una volta nell'asserzione di metadati validi per ciascun pacchetto.

2.3. IP generato File Struttura
Il software Intel Quartus Prime Pro Edition genera il seguente output core IP file struttura.
Tabella 7. IP generato Files

File Nome	Descrizione
<tuo_ip>.ip	Il sistema Platform Designer o la variazione IP di livello superiore file.tuo_ip> è il nome che dai alla tua variante IP.
<tuo_ip>.cmp	La dichiarazione del componente VHDL (.cmp) file è un testo file che contiene definizioni generiche e di porta locali che è possibile utilizzare nella progettazione VHDL files.
<tuo_ip>.html	Un report che contiene informazioni sulla connessione, una mappa di memoria che mostra l'indirizzo di ogni slave rispetto a ogni master a cui è collegato e le assegnazioni dei parametri.
<tuo_ip>_generazione.rpt	Log di generazione IP o Platform Designer file. Un riepilogo dei messaggi durante la generazione IP.
<tuo_ip>.qgsimc	Elenca i parametri di simulazione per supportare la rigenerazione incrementale.
<tuo_ip>.qgsynthc	Elenca i parametri di sintesi per supportare la rigenerazione incrementale.
<tuo_ip>.qip	Contiene tutte le informazioni necessarie sul componente IP per integrare e compilare il componente IP nel software Intel Quartus Prime.
<tuo_ip>.sopcinfo	Descrive le connessioni e le parametrizzazioni dei componenti IP nel sistema Platform Designer. È possibile analizzarne il contenuto per ottenere i requisiti quando si sviluppano driver software per componenti IP. Gli strumenti a valle come la catena di utensili Nios® II lo utilizzano file. Il file .sopcinfo file e il sistema.h file generati per la catena di strumenti Nios II includono informazioni sulla mappa degli indirizzi per ogni slave relativo a ogni master che accede allo slave. Diversi master possono avere una diversa mappa degli indirizzi per accedere a un particolare componente slave.
<tuo_ip>.csv	Contiene informazioni sullo stato di aggiornamento del componente IP.
<tuo_ip>.bsf	Un simbolo di blocco File (.bsf) rappresentazione della variazione IP da utilizzare nel diagramma a blocchi Intel Quartus Prime Files (.bdf).
<tuo_ip>.spd	Input richiesto file per ip-make-simscript per generare script di simulazione per simulatori supportati. Il .spd file contiene un elenco di fileViene generato per la simulazione, insieme alle informazioni sui ricordi che è possibile inizializzare.

<tuo_ip>.ppf	Il pianificatore di spille File (.ppf) memorizza le assegnazioni di porte e nodi per i componenti IP creati per l'uso con Pin Planner.
<tuo_ip>_bb.v	Puoi usare la scatola nera di Verilog (_bb.v) file come dichiarazione di modulo vuota da utilizzare come scatola nera.
<tuo_ip>_inst.v o _inst.vhd	HDL esampmodello di istanziazione le. Puoi copiare e incollare il contenuto di questo file nel tuo HDL file per istanziare la variazione IP.
<tuo_ip>.votuo_ip>.vhd	L'HDL è un ormone che si trova in una zona a rischio di estinzione. files che istanziano ogni sottomodulo o core IP figlio per la sintesi o la simulazione.
mentore/	Contiene uno script ModelSim* msim_setup.tcl per configurare ed eseguire una simulazione.
sinossi/vcs/ sinossi/vcsmx/	Contiene uno script di shell vcs_setup.sh per configurare ed eseguire una simulazione VCS*. Contiene uno script di shell vcsmx_setup.sh e synopsys_ sim.setup file per configurare ed eseguire una simulazione VCS MX*.
cadenza/	Contiene uno script di shell ncsim_setup.sh e altre impostazioni files per configurare ed eseguire una simulazione NCSIM*.
aldec/	Contiene uno script di shell rivierapro_setup.sh per configurare ed eseguire una simulazione Aldec*.
xcelio/	Contiene uno script di shell xcelium_setup.sh e altre impostazioni files per impostare ed eseguire una simulazione Xcelium*.
sottomoduli/	Contiene HDL files per i sottomoduli core IP.
<core IP figlio>/	Per ogni directory principale IP figlio generata, Platform Designer genera le sottodirectory synth/ e sim/.

Descrizione funzionale dell'IP di compressione fronthaul

Figura 4. Il Fronthaul Compression IP comprende compressione e decompressione. Diagramma a blocchi IP compressione fronthaul

Compressione e decompressione
Un blocco di spostamento di bit basato su blocchi di preelaborazione genera gli spostamenti di bit ottimali per un blocco di risorse di 12 elementi di risorsa (RE). Il blocco riduce il rumore di quantizzazione, specialmente per i bassiamplitudine samples. Quindi, riduce la grandezza del vettore di errore (EVM) introdotta dalla compressione. L'algoritmo di compressione è quasi indipendente dal valore di potenza. Assumendo l'input complesso samples è x = x1 + jxQ, il valore assoluto massimo delle componenti reali e immaginarie per il blocco di risorse è:
Avendo il valore assoluto massimo per il blocco di risorse, la seguente equazione determina il valore di spostamento a sinistra assegnato a quel blocco di risorse:Dove bitWidth è la larghezza del bit di input.
L'IP supporta rapporti di compressione di 8, 9, 10, 11, 12, 13, 14, 15, 16.
Compressione e decompressione Mu-Law
L'algoritmo utilizza la tecnica di companding Mu-law, ampiamente utilizzata dalla compressione vocale. Questa tecnica passa il segnale non compresso in ingresso, x, attraverso un compressore con funzione, f(x), prima dell'arrotondamento e del troncamento dei bit. La tecnica invia dati compressi, y, sull'interfaccia. I dati ricevuti passano attraverso una funzione di espansione (che è l'inverso del compressore, F-1(y). La tecnica riproduce i dati non compressi con un errore di quantizzazione minimo.
Equazione 1. Funzioni di compressore e decompressore
L'algoritmo di compressione Mu-law IQ segue la specifica O-RAN.
Informazioni correlate
O-RAN websito
3.1. Segnali IP di compressione fronthaul
Connetti e controlla l'IP.
Segnali interfaccia clock e reset=
Tabella 8. Segnali interfaccia clock e reset

Nome del segnale	Larghezza di bit	Direzione	Descrizione
tx_clk	1	Ingresso	Orologio del trasmettitore. La frequenza di clock è 390.625 MHz per 25 Gbps e 156.25 MHz per 10 Gbps. Tutti i segnali dell'interfaccia del trasmettitore sono sincroni a questo orologio.
rx_clk	1	Ingresso	Orologio del ricevitore. La frequenza di clock è 390.625 MHz per 25 Gbps e 156.25 MHz per 10 Gbps. Tutti i segnali dell'interfaccia del ricevitore sono sincroni a questo clock.
csr_clk	1	Ingresso	Orologio per interfaccia CSR. La frequenza di clock è di 100 MHz.

tx_rst_n	1	Ingresso	Reset basso attivo per l'interfaccia del trasmettitore sincrono con tx_clk.
rx_rst_n	1	Ingresso	Ripristino basso attivo per l'interfaccia del ricevitore sincrona con rx_clk.
csr_rst_n	1	Ingresso	Ripristino basso attivo per l'interfaccia CSR sincrona a csr_clk.

Trasmettere i segnali dell'interfaccia di trasporto
Tabella 9. Trasmissione dei segnali dell'interfaccia di trasporto
Tutti i tipi di segnale sono interi senza segno.

Nome del segnale	Larghezza di bit	Direzione	Descrizione
tx_avst_source_valid	1	Produzione	Quando affermato, indica che sono disponibili dati validi su avst_source_data.
tx_avst_source_data	64	Produzione	Campi PRB inclusi udCompParam, iSample e qSample. I campi PRB della sezione successiva sono concatenati al campo PRB della sezione precedente.
tx_avst_source_startofpacket	1	Produzione	Indica il primo byte di un frame.
tx_avst_source_endofpacket	1	Produzione	Indica l'ultimo byte di un frame.
tx_avst_source_ready	1	Ingresso	Quando asserito, indica che il livello di trasporto è pronto ad accettare i dati. readyLatency = 0 per questa interfaccia.
tx_avst_source_empty	3	Produzione	Specifica il numero di byte vuoti su avst_source_data quando viene asserito avst_source_endofpacket.
tx_udcompphdr_o	8	Produzione	Campo di intestazione per la compressione dei dati utente. Sincrono con tx_avst_source_valid. Definisce il metodo di compressione e la larghezza di bit IQ per i dati utente in una sezione dati. • [7:4] : udIqWidth • 16 per udIqWidth=0, altrimenti uguale a udIqWidth e,g,: — 0000b significa che I e Q sono ciascuno largo 16 bit; — 0001b significa che I e Q sono larghi ciascuno 1 bit; — 1111b significa che I e Q sono ciascuno largo 15 bit • [3:0] : udCompMeth — 0000b – nessuna compressione — 0001b – virgola mobile del blocco — 0011b – µ-legge — altri – riservati a metodi futuri.
tx_metadati_o	METADATI_LARGHEZZA	Produzione	I segnali del condotto passano attraverso e non sono compressi. Sincrono con tx_avst_source_valid. Larghezza di bit configurabile METADATA_WIDTH. Quando accendi Conforme all'O-RAN, fare riferimento a Tabella 13 a pagina 17.Quando si spegne Conforme all'O-RAN, questo segnale è valido solo quando tx_avst_source_startofpacket è 1. tx_metadata_o non ha un segnale valido e utilizza tx_avst_source_valid per indicare un ciclo valido. Non disponibile quando si seleziona 0 Disabilita le porte dei metadati per Larghezza dei metadati.

Ricevi segnali di interfaccia di trasporto
Tabella 10. Ricevi segnali di interfaccia di trasporto
Nessuna contropressione su questa interfaccia. Il segnale Avalon streaming vuoto non è necessario in questa interfaccia perché è sempre zero.

Nome del segnale	Larghezza di bit	Direzione	Descrizione
rx_avst_sink_valid	1	Ingresso	Quando affermato, indica che sono disponibili dati validi su avst_sink_data. Nessun segnale avst_sink_ready su questa interfaccia.
rx_avst_sink_data	64	Ingresso	Campi PRB inclusi udCompParam, iSample e qSample. I campi PRB della sezione successiva sono concatenati al campo PRB della sezione precedente.
rx_avst_sink_startofpacket	1	Ingresso	Indica il primo byte di un frame.
rx_avst_sink_endofpacket	1	Ingresso	Indica l'ultimo byte di un frame.
rx_avst_sink_error	1	Ingresso	Quando asserito nello stesso ciclo di avst_sink_endofpacket, indica che il pacchetto corrente è un pacchetto di errore
rx_udcompphdr_i	8	Ingresso	Campo di intestazione per la compressione dei dati utente. Sincrono con rx_metadata_valid_i. Definisce il metodo di compressione e la larghezza di bit IQ per i dati utente in una sezione dati. • [7:4] : udIqWidth • 16 per udIqWidth=0, altrimenti uguale a udIqWidth. per esempio — 0000b significa che I e Q sono ciascuno largo 16 bit; — 0001b significa che I e Q sono larghi ciascuno 1 bit; — 1111b significa che I e Q sono ciascuno largo 15 bit • [3:0] : udCompMeth — 0000b – nessuna compressione — 0001b – blocco in virgola mobile — 0011b – µ-legge — altri – riservati a metodi futuri.
rx_metadati_i	METADATI_LARGHEZZA	Ingresso	Passthrough di segnali conduit non compressi. I segnali rx_metadata_i sono validi quando viene affermato rx_metadata_valid_i, sincrono con rx_avst_sink_valid. Larghezza di bit configurabile METADATA_WIDTH. Quando accendi Conforme all'O-RAN, fare riferimento a Tavolo 15 a pagina 18. Quando si spegne Conforme all'O-RAN, questo segnale rx_metadata_i è valido solo quando sia rx_metadata_valid_i che rx_avst_sink_startofpacket sono uguali a 1. Non disponibile quando si seleziona 0 Disabilita le porte dei metadati per Larghezza dei metadati.
rx_metadata_valid_i	1	Ingresso	Indica che le intestazioni (rx_udcomphdr_i e rx_metadata_i) sono valide. Sincrono con rx_avst_sink_valid. Segnale obbligatorio. Per la compatibilità con le versioni precedenti di O-RAN, asserisci rx_metadata_valid_i se l'IP ha IE di intestazione comune validi e IE di sezione ripetuta. Quando si forniscono nuovi campi PRB (Physical Resource Block) di sezione in rx_avst_sink_data, fornire nuovi IE di sezione in rx_metadata_i input insieme a rx_metadata_valid_i.

Trasmetti i segnali dell'interfaccia dell'applicazione
Tabella 11. Trasmissione dei segnali dell'interfaccia dell'applicazione

Nome del segnale	Larghezza di bit	Direzione	Descrizione
tx_avst_sink_valid	1	Ingresso	Se affermato, indica che in questa interfaccia sono disponibili campi PRB validi. Quando si opera in modalità streaming, assicurarsi che non vi sia alcuna deasserzione del segnale valido tra l'inizio del pacchetto e la fine del pacchetto. L'unica eccezione è quando il segnale di pronto viene deasserito.
tx_avst_sink_data	128	Ingresso	Dati dal livello dell'applicazione nell'ordine dei byte di rete.
tx_avst_sink_startofpacket	1	Ingresso	Indica il primo byte PRB di un pacchetto
tx_avst_sink_endofpacket	1	Ingresso	Indica l'ultimo byte PRB di un pacchetto
tx_avst_sink_ready	1	Produzione	Quando asserito, indica che l'IP O-RAN è pronto ad accettare dati dall'interfaccia dell'applicazione. readyLatency = 0 per questa interfaccia
tx_udcompphdr_i	8	Ingresso	Campo di intestazione per la compressione dei dati utente. Sincrono con tx_avst_sink_valid. Definisce il metodo di compressione e la larghezza di bit IQ per i dati utente in una sezione dati. • [7:4] : udIqWidth • 16 per udIqWidth=0, altrimenti uguale a udIqWidth. per esempio — 0000b significa che I e Q sono ciascuno largo 16 bit; — 0001b significa che I e Q sono larghi ciascuno 1 bit; — 1111b significa che I e Q sono ciascuno largo 15 bit • [3:0] : udCompMeth — 0000b – nessuna compressione — 0001b – virgola mobile del blocco — 0011b – µ-legge — altri – riservati a metodi futuri.
tx_metadati_i	METADATI_LARGHEZZA	Ingresso	I segnali del condotto passano attraverso e non sono compressi. Sincrono con tx_avst_sink_valid. Larghezza di bit configurabile METADATA_WIDTH. Quando accendi Conforme all'O-RAN, fare riferimento a Tavolo 13 a pagina 17. Quando si spegne Conforme all'O-RAN, questo segnale è valido solo quando tx_avst_sink_startofpacket è uguale a 1. tx_metadata_i non ha un segnale valido e utilizza tx_avst_sink_valid per indicare il ciclo valido. Non disponibile quando si seleziona 0 Disabilita le porte dei metadati per Larghezza dei metadati.

Ricevi i segnali dell'interfaccia dell'applicazione
Tabella 12. Ricezione dei segnali dell'interfaccia dell'applicazione

Nome del segnale	Larghezza di bit	Direzione	Descrizione
rx_avst_source_valid	1	Produzione	Se affermato, indica che in questa interfaccia sono disponibili campi PRB validi. Nessun segnale avst_source_ready su questa interfaccia.
rx_avst_source_data	128	Produzione	Dati al livello dell'applicazione nell'ordine dei byte di rete.
rx_avst_source_startofpacket	1	Produzione	Indica il primo byte PRB di un pacchetto
rx_avst_source_endofpacket	1	Produzione	Indica l'ultimo byte PRB di un pacchetto
rx_avst_source_error	1	Produzione	Indica che i pacchetti contengono errori
rx_udcompphdr_o	8	Produzione	Campo di intestazione per la compressione dei dati utente. Sincrono con rx_avst_source_valid. Definisce il metodo di compressione e la larghezza di bit IQ per i dati utente in una sezione dati. • [7:4] : udIqWidth • 16 per udIqWidth=0, altrimenti uguale a udIqWidth. per esempio — 0000b significa che I e Q sono ciascuno largo 16 bit; — 0001b significa che I e Q sono larghi ciascuno 1 bit; — 1111b significa che I e Q sono ciascuno largo 15 bit • [3:0] : udCompMeth — 0000b – nessuna compressione — 0001b – blocco in virgola mobile (BFP) — 0011b – µ-legge — altri – riservati a metodi futuri.
rx_metadati_o	METADATI_LARGHEZZA	Produzione	Passthrough di segnali conduit non compressi. I segnali rx_metadata_o sono validi quando viene affermato rx_metadata_valid_o, sincrono con rx_avst_source_valid. Larghezza di bit configurabile METADATA_WIDTH. Quando accendi Conforme all'O-RAN, fare riferimento a Tabella 14 a pagina 18. Quando si spegne Conforme all'O-RAN, rx_metadata_o è valido solo quando rx_metadata_valid_o è uguale a 1. Non disponibile quando si seleziona 0 Disabilita le porte dei metadati per Larghezza dei metadati.
rx_metadata_valid_o	1	Produzione	Indica che le intestazioni (rx_udcomphdr_o e rx_metadata_o) sono validi. rx_metadata_valid_o viene affermato quando rx_metadata_o è valido, sincrono con rx_avst_source_valid.

Mappatura dei metadati per la compatibilità con le versioni precedenti di O-RAN
Tabella 13. tx_metadata_i Ingresso a 128 bit

Nome del segnale	Larghezza di bit	Direzione	Descrizione	Mappatura dei metadati
Prenotato	16	Ingresso	Prenotato.	tx_metadati_i[127:112]
tx_u_size	16	Ingresso	Dimensione del pacchetto U-plane in byte per la modalità di streaming.	tx_metadati_i[111:96]
tx_u_seq_id	16	Ingresso	SeqID del pacchetto, che viene estratto dall'intestazione di trasporto eCPRI.	tx_metadati_i[95:80]
tx_u_pc_id	16	Ingresso	PCID per il trasporto eCPRI e RoEflowId per il trasporto radio over ethernet (RoE).	tx_metadati_i[79:64]
Prenotato	4	Ingresso	Prenotato.	tx_metadati_i[63:60]
tx_u_dataDirection	1	Ingresso	direzione dei dati gNB. Intervallo di valori: {0b=Rx (ovvero upload), 1b=Tx (ovvero download)}	tx_metadati_i[59]
tx_u_filterIndex	4	Ingresso	Definisce un indice per il filtro del canale da utilizzare tra i dati IQ e l'interfaccia aerea. Intervallo di valori: {0000b-1111b}	tx_metadati_i[58:55]
tx_u_frameId	8	Ingresso	Un contatore per frame da 10 ms (periodo di wrapping 2.56 secondi), in particolare frameId= numero di frame modulo 256. Intervallo di valori: {0000 0000b-1111 1111b}	tx_metadati_i[54:47]
tx_u_subframeId	4	Ingresso	Un contatore per sottoframe da 1 ms entro frame da 10 ms. Intervallo di valori: {0000b-1111b}	tx_metadati_i[46:43]
tx_u_slotID	6	Ingresso	Questo parametro è il numero di slot all'interno di un sottoframe di 1 ms. Tutti gli slot in un subframe vengono contati da questo parametro. Intervallo di valori: {00 0000b-00 1111b=slotID, 01 0000b-11 1111b=Riservato}	tx_metadati_i[42:37]
tx_u_symbolid	6	Ingresso	Identifica un numero di simbolo all'interno di uno slot. Intervallo di valori: {00 0000b-11 1111b}	tx_metadati_i[36:31]
tx_u_sectionId	12	Ingresso	Il sectionID associa le sezioni di dati del piano U al corrispondente messaggio del piano C (e al tipo di sezione) associato ai dati. Intervallo di valori: {0000 0000 0000b-11111111 1111b}	tx_metadati_i[30:19]
tx_u_rb	1	Ingresso	Indicatore di blocco delle risorse. Indica se viene utilizzato ogni blocco di risorse o ogni altro blocco di risorse. Intervallo di valori: {0b=ogni blocco di risorse utilizzato; 1b=ogni altro blocco di risorse utilizzato}	tx_metadati_i[18]
tx_u_startPrb	10	Ingresso	Il PRB iniziale di una sezione dati del piano utente. Intervallo di valori: {00 0000 0000b-11 1111 1111b}	tx_metadati_i[17:8]
tx_u_numPrb	8	Ingresso	Definire i PRB in cui è valida la sezione dei dati del piano utente.	tx_metadati_i[7:0]

			Intervallo di valori: {0000 0001b-1111 1111b, 0000 0000b = tutti i PRB nella spaziatura della sottoportante (SCS) e nella larghezza di banda della portante specificate }
tx_u_udCompHdr	8	Ingresso	Definire il metodo di compressione e la larghezza di bit IQ dei dati utente in una sezione dati. Intervallo di valori: {0000 0000b-1111 1111b}	N/D (tx_udcomphdr_i)

Tabella 14. rx_metadata_valid_i/o

Nome del segnale	Larghezza di bit	Direzione	Descrizione	Mappatura dei metadati
rx_sec_hdr_valid	1	Produzione	Quando rx_sec_hdr_valid è 1, i campi dei dati della sezione del piano U sono validi. Gli IE di intestazione comune sono validi quando viene affermato rx_sec_hdr_valid, sincrono con avst_sink_u_startofpacket e avst_sink_u_valid. Gli IE della sezione ripetuta sono validi quando viene affermato rx_sec_hdr_valid, sincrono con avst_sink_u_valid. Quando si forniscono nuovi campi PRB di sezione in avst_sink_u_data, fornire nuovi IE di sezione con rx_sec_hdr_valid asserito.	rx_metadata_valid_o

Tabella 15. rx_metadata_o Output a 128 bit

Nome del segnale	Larghezza di bit	Direzione	Descrizione	Mappatura dei metadati
Prenotato	32	Produzione	Prenotato.	rx_metadati_o[127:96]
rx_u_seq_id	16	Produzione	SeqID del pacchetto, che viene estratto dall'intestazione di trasporto eCPRI.	rx_metadati_o[95:80]
rx_u_pc_id	16	Produzione	PCID per il trasporto eCPRI e RoEflowId per il trasporto RoE	rx_metadati_o[79:64]
prenotato	4	Produzione	Prenotato.	rx_metadati_o[63:60]
rx_u_dataDirection	1	Produzione	direzione dei dati gNB. Intervallo di valori: {0b=Rx (ovvero upload), 1b=Tx (ovvero download)}	rx_metadati_o[59]
rx_u_filterIndex	4	Produzione	Definisce un indice per il filtro del canale da utilizzare tra i dati IQ e l'interfaccia aerea. Intervallo di valori: {0000b-1111b}	rx_metadati_o[58:55]
rx_u_frameId	8	Produzione	Un contatore per frame da 10 ms (periodo di wrapping 2.56 secondi), in particolare frameId= numero di frame modulo 256. Intervallo di valori: {0000 0000b-1111 1111b}	rx_metadati_o[54:47]
rx_u_subframeId	4	Produzione	Un contatore per sottoframe da 1 ms all'interno di frame da 10 ms. Intervallo di valori: {0000b-1111b}	rx_metadati_o[46:43]
rx_u_slotID	6	Produzione	Il numero di slot all'interno di un sottoframe di 1ms. Tutti gli slot in un subframe vengono contati da questo parametro. Intervallo di valori: {00 0000b-00 1111b=slotID, 01 0000b-111111b=Riservato}	rx_metadati_o[42:37]
rx_u_symbolid	6	Produzione	Identifica un numero di simbolo all'interno di uno slot. Intervallo di valori: {00 0000b-11 1111b}	rx_metadati_o[36:31]

rx_u_sectionId	12	Produzione	Il sectionID associa le sezioni di dati del piano U al corrispondente messaggio del piano C (e al tipo di sezione) associato ai dati. Intervallo di valori: {0000 0000 0000b-1111 1111 1111b}	rx_metadati_o[30:19]
rx_u_rb	1	Produzione	Indicatore di blocco delle risorse. Indica se viene utilizzato ogni blocco di risorse o ogni altra risorsa. Intervallo di valori: {0b=ogni blocco di risorse utilizzato; 1b=ogni altro blocco di risorse utilizzato}	rx_metadati_o[18]
rx_u_startPrb	10	Produzione	Il PRB iniziale di una sezione dati del piano utente. Intervallo di valori: {00 0000 0000b-11 1111 1111b}	rx_metadati_o[17:8]
rx_u_numPrb	8	Produzione	Definisce i PRB in cui è valida la sezione dei dati del piano utente. Intervallo di valori: {0000 0001b-1111 1111b, 0000 0000b = tutti i PRB nell'SCS specificato e nella larghezza di banda del vettore }	rx_metadati_o[7:0]
rx_u_udCompHdr	8	Produzione	Definisce il metodo di compressione e la larghezza di bit IQ dei dati utente in una sezione dati. Intervallo di valori: {0000 0000b-1111 1111b}	N/D (rx_udcompphdr_o)

Segnali dell'interfaccia CSR
Tabella 16. Segnali dell'interfaccia CSR

Nome del segnale	Larghezza in bit	Direzione	Descrizione
indirizzo_csr	16	Ingresso	Indirizzo del registro di configurazione.
csr_write	1	Ingresso	Abilitazione alla scrittura del registro di configurazione.
csr_writedata	32	Ingresso	Dati di scrittura del registro di configurazione.
csr_readdata	32	Produzione	Dati di lettura del registro di configurazione.
csr_read	1	Ingresso	Abilitazione alla lettura del registro di configurazione.
csr_readdatavalid	1	Produzione	Dati di lettura del registro di configurazione validi.
csr_waitrequest	1	Produzione	Richiesta di attesa del registro di configurazione.

Registri IP di compressione fronthaul

Controlla e monitora la funzionalità di compressione fronthaul tramite l'interfaccia di controllo e stato.
Tabella 17. Mappa dei registri

CSR_ADDRESS (offset parola)	Nome registro
0x0	compressione_mode
0x1	tx_errore
0x2	rx_errore

Tabella 18. Registro compression_mode

Larghezza in bit	Descrizione	Accesso	Valore di reset HW
31:9	Prenotato	RO	0x0
8:8	Modalità funzionale: • 1'b0 è la modalità di compressione statica • 1'b1 è la modalità di compressione dinamica	RW	0x0
7:0	Intestazione di compressione dei dati utente statici: • 7:4 è udIqWidth — 4'b0000 è 16 bit — 4'b1111 è 15 bit -: — 4'b0001 è 1 bit • 3:0 è udCompMeth — 4'b0000 non è compressione — 4'b0001 è il blocco in virgola mobile — 4'b0011 è µ-legge • Altri sono riservati	RW	0x0

Tabella 19. Registro errori tx

Larghezza in bit	Descrizione	Accesso	Valore di reset HW
31:2	Prenotato	RO	0x0
1:1	IqWidth non valido. L'IP imposta Iqwidth su 0 (Iqwidth a 16 bit) se rileva Iqwidth non valido o non supportato.	RW1C	0x0
0:0	Metodo di compressione non valido. L'IP rilascia il pacchetto.	RW1C	0x0

Tabella 20. Registro errori rx

Larghezza in bit	Descrizione	Accesso	Valore di reset HW
31:8	Prenotato	RO	0x0
1:1	IqWidth non valido. L'IP rilascia il pacchetto.	RW1C	0x0
0:0	Metodo di compressione non valido. L'IP imposta il metodo di compressione sul seguente metodo di compressione supportato predefinito: • Abilitato solo blocco con virgola mobile: predefinito su blocco con virgola mobile. • Abilitato solo μ-law: predefinito su μ-law. • Abilitato sia blocco in virgola mobile che μ-law: impostazione predefinita per blocco in virgola mobile.	RW1C	0x0

Archivio della guida per l'utente degli IP Intel FPGA di compressione Fronthaul

Per le versioni più recenti e precedenti di questo documento, fare riferimento a: Fronthaul Compression Intel FPGA IP User Guide. Se una versione dell'IP o del software non è elencata, si applica la guida per l'utente dell'IP o della versione del software precedente.

Cronologia delle revisioni del documento per la guida dell'utente IP Intel FPGA Compressione Fronthaul

Versione del documento	Versione Intel Quartus Prime	Versione IP	Cambiamenti
2022.08.08	21.4	1.0.1	Corretta la larghezza dei metadati da 0 a 0 (disabilita le porte dei metadati).
2022.03.22	21.4	1.0.1	• Descrizioni dei segnali scambiate: — tx_avst_sink_data e tx_avst_source_data — rx_avst_sink_data e rx_avst_source_data • Aggiunto Gradi di velocità supportati dal dispositivo tavolo • Aggiunto Prestazioni e utilizzo delle risorse
2021.12.07	21.3	1.0.0	Codice d'ordine aggiornato.
2021.11.23	21.3	1.0.0	Versione iniziale.

Intel Corporation. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche attuali in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di qualsiasi informazione, prodotto o servizio qui descritto, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi. *Altri nomi e marchi possono essere rivendicati come proprietà di altri.

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Numero identificativo: 709301
UG-20346
Versione: 2022.08.08
Certificato ISO 9001: 2015

Documenti / Risorse

	Intel Fronthaul compressione FPGA IP [pdf] Guida utente Fronthaul Compressione FPGA IP, Fronthaul, Compressione FPGA IP, FPGA IP
	Intel Fronthaul compressione FPGA IP [pdf] Guida utente UG-20346, 709301, IP FPGA di compressione fronthaul, IP FPGA fronthaul, IP FPGA di compressione, IP FPGA

Riferimenti

• Manuale d'uso