Compresión Fronthaul FPGA IP
Guía de usuario

Compresión Fronthaul FPGA IP

Guía de usuario de Intel® FPGA IP de compresión Fronthaul
Actualizado para Intel® Quartus® Prime
Suite de deseño: 21.4 IP
Versión: 1.0.1

Acerca de Fronthaul Compression Intel® FPGA IP

O Fronthaul Compression IP consiste en compresión e descompresión para os datos de IQ do plano U. O motor de compresión calcula a lei µ ou a compresión de coma flotante de bloques baseándose na cabeceira de compresión de datos do usuario (udCompHdr). Esta IP usa unha interface de streaming de Avalon para datos IQ, sinais de condución e para metadatos e sinais de banda lateral, e unha interface de mapeo de memoria de Avalon para rexistros de control e estado (CSR).
O IP mapea os coeficientes intelectuales comprimidos e o parámetro de compresión de datos de usuario (udCompParam) segundo o formato de trama de carga útil da sección especificado na especificación O-RAN O-RAN Fronthaul Control, User and Synchronization Plane Version 3.0 April 2020 (O-RAN-WG4.CUS .0-v03.00). A anchura de datos do receptor de transmisión e da interface de orixe de Avalon son de 128 bits para a interface da aplicación e de 64 bits para a interface de transporte para admitir a relación de compresión máxima de 2:1.
Información relacionada
O-RAN websitio
1.1. Compresión Fronthaul Intel® FPGA IP Características

• -Compresión e descompresión en coma flotante lei e bloque
• Ancho IQ de 8 bits a 16 bits
• Configuración estática e dinámica do formato U-plane IQ e da cabeceira de compresión
• Paquete multisección (se O-RAN Compliant está activado)

1.2. Compatibilidad con la familia de dispositivos IP de compresión Fronthaul Intel® FPGA
Intel ofrece os seguintes niveis de compatibilidade de dispositivos para Intel FPGA IP:

• Soporte anticipado: a IP está dispoñible para simulación e compilación para esta familia de dispositivos. Programación FPGA file A compatibilidade (.pof) non está dispoñible para o software Quartus Prime Pro Stratix 10 Edition Beta e, polo tanto, non se pode garantir o peche do tempo IP. Os modelos de temporización inclúen estimacións de enxeñería iniciais dos atrasos baseadas na información inicial posterior ao deseño. Os modelos de temporización están suxeitos a cambios xa que as probas de silicio melloran a correlación entre o silicio real e os modelos de temporización. Podes usar este núcleo IP para estudos de arquitectura do sistema e utilización de recursos, simulación, pinout, avaliacións de latencia do sistema, avaliacións básicas de tempo (orzamento de pipeline) e estratexia de transferencia de E/S (ancho da ruta de datos, profundidade de ráfaga, compensacións de estándares de E/S). ).
• Soporte preliminar: Intel verifica o núcleo IP con modelos de temporización preliminares para esta familia de dispositivos. O núcleo IP cumpre todos os requisitos funcionais, pero aínda pode estar en proceso de análise de tempo para a familia de dispositivos. Podes usalo en deseños de produción con precaución.
• Soporte final: Intel verifica a IP cos modelos de temporización final para esta familia de dispositivos. A IP cumpre todos os requisitos funcionais e de tempo para a familia de dispositivos. Podes usalo en deseños de produción.

Táboa 1. Compatibilidade coa familia de dispositivos IP de compresión Fronthaul

Familia de dispositivos	Apoio
Intel® Agilex™ (E-tile)	Preliminar
Intel Agilex (F-tile)	Avanza
Intel Arria® 10	Final
Intel Stratix® 10 (só dispositivos H- e E-tile)	Final
Outras familias de dispositivos	Sen apoio

Táboa 2. Graos de velocidade admitidos por dispositivos

Familia de dispositivos	Grao de velocidade do tecido FPGA
Intel Agilex	3
Intel Arria 10	2
Intel Stratix 10	2

1.3. Información de lanzamento para Fronthaul Compression Intel FPGA IP
As versións Intel FPGA IP coinciden coas versións do software Intel Quartus® Prime Design Suite ata a v19.1. A partir da versión 19.2 do software Intel Quartus Prime Design Suite, Intel FPGA IP ten un novo esquema de versión.
O número de versión IP de Intel FPGA (XYZ) pode cambiar con cada versión de software Intel Quartus Prime. Un cambio en:

• X indica unha revisión importante da IP. Se actualiza o software Intel Quartus Prime, debe rexenerar a IP.
• Y indica que a IP inclúe novas funcións. Rexenera a túa IP para incluír estas novas funcións.
• Z indica que a IP inclúe cambios menores. Rexenera a túa IP para incluír estes cambios.

Táboa 3. Información de liberación de IP de compresión Fronthaul

Elemento	Descrición
Versión	1.0.1
Data de lanzamento	febreiro 2022
Código de pedido	IP-FH-COMP

1.4. Rendemento de compresión Fronthaul e uso de recursos
Os recursos da IP dirixidos a un dispositivo Intel Agilex, un dispositivo Intel Arria 10 e un dispositivo Intel Stratix 10
Táboa 4. Rendemento da compresión Fronthaul e uso de recursos
Todas as entradas son para a dirección IP de datos de compresión e descompresión

Dispositivo	IP	ALM	Rexistros lóxicos		M20K
			Primaria	Secundaria
Intel Agilex	Bloque de coma flotante	14,969	25,689	6,093	0
	lei µ	22,704	39,078	7,896	0
	Bloque de coma flotante e lei µ	23,739	41,447	8,722	0
	Bloque de punto flotante, lei µ e ancho IQ estendido	23,928	41,438	8,633	0
Intel Arria 10	Bloque de coma flotante	12,403	16,156	5,228	0
	lei µ	18,606	23,617	5,886	0
	Bloque de coma flotante e lei µ	19,538	24,650	6,140	0
	Bloque de punto flotante, lei µ e ancho IQ estendido	19,675	24,668	6,141	0
Intel Stratix 10	Bloque de coma flotante	16,852	30,548	7,265	0
	lei µ	24,528	44,325	8,080	0
	Bloque de coma flotante e lei µ	25,690	47,357	8,858	0
	Bloque de punto flotante, lei µ e ancho IQ estendido	25,897	47,289	8,559	0

Iniciación a Fronthaul Compression Intel FPGA IP

Describe a instalación, parametrización, simulación e inicialización da IP de compresión Fronthaul.
2.1. Obtención, instalación e licenza da IP de compresión de Fronthaul
Fronthaul Compression IP é unha IP Intel FPGA estendida que non se inclúe coa versión Intel Quartus Prime.

1. Crea unha conta My Intel se non tes unha.
2. Inicie sesión para acceder ao Centro de licenzas de autoservizo (SSLC).
3. Compra o IP de compresión Fronthaul.
4. Na páxina SSLC, faga clic en Executar para a IP. O SSLC proporciona unha caixa de diálogo de instalación para guiar a súa instalación da IP.
5. Instale no mesmo lugar que o cartafol Intel Quartus Prime.

Táboa 5. Localizacións de instalación de compresión frontal

Localización	Software	Plataforma
:\intelFPGA_pro\\quartus\ip \altera_cloud	Intel Quartus Prime Pro Edition	Windows *
:/intelFPGA_pro// quartus/ip/altera_cloud	Intel Quartus Prime Pro Edition	Linux *

Figura 1. Estrutura do directorio de instalación de IP de compresión Fronthaul Directorio de instalación de Intel Quartus Prime

O Fronthaul Compression Intel FPGA IP agora aparece no Catálogo de IP.
Información relacionada

• Intel FPGA websitio
  
• Centro de licenzas de autoservizo (SSLC)

2.2. Parametrización da IP de compresión Fronthaul
Configure rapidamente a súa variación de IP personalizada no Editor de parámetros IP.

1. Crea un proxecto Intel Quartus Prime Pro Edition no que integrar o teu núcleo IP.
   a. Na Intel Quartus Prime Pro Edition, fai clic File Asistente para novos proxectos para crear un novo proxecto Intel Quartus Prime ou File Abrir proxecto para abrir un proxecto Quartus Prime existente. O asistente pídelle que especifique un dispositivo.
   b. Especifique a familia de dispositivos que cumpra os requisitos de grao de velocidade para a IP.
   c. Fai clic en Finalizar.
2. No Catálogo IP, seleccione Fronthaul Compression Intel FPGA IP. Aparece a xanela Nova variación IP.
3. Especifique un nome de nivel superior para a súa nova variación de IP personalizada. O editor de parámetros garda a configuración da variación de IP nun file designado .ip.
4. Fai clic en Aceptar. Aparece o editor de parámetros.
   Figura 2. Editor de parámetros IP de compresión Fronthaul
5. Especifique os parámetros para a súa variación de IP. Consulte Parámetros para obter información sobre parámetros IP específicos.
6. Fai clic no Deseño Example e especifique os parámetros para o seu deseño, por exemploample.
   Figura 3. Deseño Example Editor de parámetros
7. Fai clic en Xerar HDL. Aparece o cadro de diálogo Xeración.
8. Especifique a saída file opcións de xeración e, a continuación, prema en Xerar. Variación IP files xerar segundo as súas especificacións.
9. Fai clic en Finalizar. O editor de parámetros engade o .ip de nivel superior file ao proxecto actual automaticamente. Se se lle solicita que engada manualmente o ficheiro .ip file ao proxecto, faga clic en Engadir/Eliminar proxecto Files en Project para engadir o file.
10. Despois de xerar e instanciar a súa variación de IP, faga as asignacións de pins adecuadas para conectar os portos e configure os parámetros RTL por instancia adecuados.

2.2.1. Parámetros IP de compresión Fronthaul
Táboa 6. Parámetros IP de compresión Fronthaul

Nome	Valores válidos	Descrición
Dirección de datos	TX e RX, só TX, só RX	Seleccione TX para compresión; RX para descompresión.
Método de compresión	BFP, mu-Law ou BFP e mu-Law	Seleccione bloque de coma flotante, lei µ ou ambos.

Ancho de metadatos	0 (Desactivar portos de metadatos), 32, 64, 96, 128 (bit)	Especifique o ancho de bits do bus de metadatos (datos sen comprimir).
Activa o ancho IQ estendido	Activado ou desactivado	Activa o IqWidth compatible de 8 bits a 16 bits. Desactiva o IqWidth compatible de 9, 12, 14 e 16 bits.
Conforme a O-RAN	Activado ou desactivado	Activa para seguir a asignación IP de ORAN para o porto de metadatos e afirma o sinal válido dos metadatos para cada cabeceira de sección. A IP só admite metadatos de ancho de 128 bits. A IP admite unha única sección e varias seccións por paquete. Os metadatos son válidos en cada sección con aserción válida de metadatos. Desactívase para que a IP utilice metadatos como sinais de condución de paso sen esixencias de mapeo (por exemplo: o plano U numPrb asúmese 0). A IP admite anchos de metadatos de 0 (Desactivar portos de metadatos), 32, 64, 96, 128 bits. A IP admite unha única sección por paquete. Os metadatos só son válidos unha vez na afirmación de metadatos válidos para cada paquete.

2.3. IP xerada File Estrutura
O software Intel Quartus Prime Pro Edition xera a seguinte saída do núcleo IP file estrutura.
Táboa 7. IP xerada Files

File Nome	Descrición
<o teu_ip>.ip	O sistema Platform Designer ou a variación de IP de nivel superior file.o teu_ip> é o nome que lle dá á súa variación IP.
<o teu_ip>.cmp	Declaración de compoñente VHDL (.cmp) file é un texto file que contén definicións xenéricas e de porto locais que pode usar no deseño VHDL files.
<o teu_ip>.html	Un informe que contén información de conexión, un mapa de memoria que mostra o enderezo de cada escravo con respecto a cada mestre ao que está conectado e asignacións de parámetros.
<o teu_ip>_xeración.rpt	Rexistro de xeración de IP ou Platform Designer file. Un resumo das mensaxes durante a xeración de IP.
<o teu_ip>.qgsimc	Lista os parámetros de simulación para soportar a rexeneración incremental.
<o teu_ip>.qgsynthc	Enumera os parámetros de síntese para soportar a rexeneración incremental.
<o teu_ip>.qip	Contén toda a información necesaria sobre o compoñente IP para integrar e compilar o compoñente IP no software Intel Quartus Prime.
<o teu_ip>.sopcinfo	Describe as conexións e as parametrizacións dos compoñentes IP no seu sistema Platform Designer. Pode analizar o seu contido para obter requisitos cando desenvolve controladores de software para compoñentes IP. As ferramentas posteriores, como a cadea de ferramentas Nios® II, úsano file. O .sopcinfo file e o sistema.h file xerados para a cadea de ferramentas Nios II inclúen información do mapa de enderezos para cada escravo en relación con cada mestre que accede ao escravo. Diferentes mestres poden ter un mapa de enderezos diferente para acceder a un determinado compoñente escravo.
<o teu_ip>.csv	Contén información sobre o estado de actualización do compoñente IP.
<o teu_ip>.bsf	Un símbolo de bloque File (.bsf) representación da variación IP para usar no diagrama de bloques Intel Quartus Prime Files (.bdf).
<o teu_ip>.spd	Entrada obrigatoria file para que ip-make-simscript xere scripts de simulación para simuladores compatibles. O .spd file contén unha lista de files xerados para a simulación, xunto con información sobre memorias que pode inicializar.

<o teu_ip>.ppf	The Pin Planner File (.ppf) almacena as asignacións de portos e nodos para os compoñentes IP creados para usar co Planificador de pins.
<o teu_ip> _bb.v	Podes usar a caixa negra de Verilog (_bb.v) file como unha declaración de módulo baleiro para usar como caixa negra.
<o teu_ip>_inst.v ou _inst.vhd	HDL exampmodelo de instanciación de le. Podes copiar e pegar o contido deste file no teu HDL file para instanciar a variación de IP.
<o teu_ip>.v ouo teu_ip>.vhd	HDL files que crean instancias de cada submódulo ou núcleo IP fillo para a síntese ou simulación.
mentor/	Contén un script ModelSim* msim_setup.tcl para configurar e executar unha simulación.
synopsys/vcs/ synopsys/vcsmx/	Contén un script de shell vcs_setup.sh para configurar e executar unha simulación VCS*. Contén un script de shell vcsmx_setup.sh e synopsys_ sim.setup file para configurar e executar unha simulación VCS MX*.
cadencia/	Contén un script de shell ncsim_setup.sh e outra configuración files para configurar e executar unha simulación NCSIM*.
aldec/	Contén un script de shell rivierapro_setup.sh para configurar e executar unha simulación Aldec*.
xcelio/	Contén un script de shell xcelium_setup.sh e outra configuración files para configurar e executar unha simulación de Xcelium*.
submódulos/	Contén HDL files para os submódulos do núcleo IP.
<núcleos IP secundarios>/	Para cada directorio principal de IP fillo xerado, Platform Designer xera subdirectorios synth/ e sim/.

Fronthaul Compression IP Descrición funcional

Figura 4. O IP de compresión de Fronthaul comprende compresión e descompresión. Diagrama de bloques IP de compresión Fronthaul

Compresión e descompresión
Un bloque de desprazamento de bits baseado en bloques de preprocesamento xera os desprazamentos de bits óptimos para un bloque de recursos de 12 elementos de recursos (RE). O bloque reduce o ruído de cuantificación, especialmente paraamplititude samples. Polo tanto, reduce a magnitude do vector de erro (EVM) que introduce a compresión. O algoritmo de compresión é case independente do valor de potencia. Asumindo a entrada complexa samples é x = x1 + jxQ, o valor absoluto máximo das compoñentes real e imaxinaria para o bloque de recursos é:
Tendo o valor absoluto máximo para o bloque de recursos, a seguinte ecuación determina o valor de desprazamento á esquerda asignado a ese bloque de recursos:Onde bitWidth é o ancho de bit de entrada.
O IP admite relacións de compresión de 8, 9, 10, 11, 12, 13, 14, 15, 16.
Compresión e descompresión Mu-Law
O algoritmo usa a técnica de compresión de voz Mu-law, que a compresión de voz usa amplamente. Esta técnica pasa o sinal de entrada sen comprimir, x, a través dun compresor con función, f(x), antes de redondear e truncar os bits. A técnica envía datos comprimidos, y, a través da interface. Os datos recibidos pasan por unha función de expansión (que é a inversa do compresor, F-1(y). A técnica reproduce os datos sen comprimir cun erro de cuantificación mínimo.
Ecuación 1. Funcións de compresor e descompresor
O algoritmo de compresión Mu-law IQ segue a especificación O-RAN.
Información relacionada
O-RAN websitio
3.1. Sinais IP de compresión Fronthaul
Conéctate e controla a IP.
Reloxo e reinicio dos sinais da interface=
Táboa 8. Reloxo e sinais de interface de reinicio

Nome do sinal	Ancho de bits	Dirección	Descrición
tx_clk	1	Entrada	Reloxo transmisor. A frecuencia do reloxo é de 390.625 MHz para 25 Gbps e de 156.25 MHz para 10 Gbps. Todos os sinais da interface do transmisor son sincrónicos con este reloxo.
rx_clk	1	Entrada	Reloxo receptor. A frecuencia do reloxo é de 390.625 MHz para 25 Gbps e de 156.25 MHz para 10 Gbps. Todos os sinais da interface do receptor son sincrónicos con este reloxo.
csr_clk	1	Entrada	Reloxo para interface CSR. A frecuencia do reloxo é de 100 MHz.

tx_rst_n	1	Entrada	Reinicio baixo activo para a interface do transmisor sincrónica con tx_clk.
rx_rst_n	1	Entrada	Reinicio baixo activo para a interface do receptor sincrónica con rx_clk.
csr_rst_n	1	Entrada	Reinicio baixo activo para a interface CSR sincrónica con csr_clk.

Transmitir sinais de interface de transporte
Táboa 9. Transmitir sinais de interface de transporte
Todos os tipos de sinal son enteiros sen signo.

Nome do sinal	Ancho de bits	Dirección	Descrición
tx_avst_source_valid	1	Saída	Cando se afirma, indica que hai datos válidos dispoñibles en avst_source_data.
tx_avst_source_data	64	Saída	Campos PRB incluíndo udCompParam, iSample e qSample. Os campos PRB da sección seguinte concatenanse co campo PRB da sección anterior.
tx_avst_source_startofpacket	1	Saída	Indica o primeiro byte dunha trama.
tx_avst_source_endofpacket	1	Saída	Indica o último byte dunha trama.
tx_avst_source_ready	1	Entrada	Cando se afirma, indica que a capa de transporte está lista para aceptar datos. readyLatency = 0 para esta interface.
tx_avst_source_empty	3	Saída	Especifica o número de bytes baleiros en avst_source_data cando se afirma avst_source_endofpacket.
tx_udcomphdr_o	8	Saída	Campo de cabeceira de compresión de datos de usuario. Sincrónico con tx_avst_source_valid. Define o método de compresión e o ancho de bit IQ para os datos do usuario nunha sección de datos. • [7:4] : udIqWidth • 16 para udIqWidth=0, se non é igual a udIqWidth e,g,: — 0000b significa que I e Q teñen 16 bits de ancho cada un; — 0001b significa que I e Q teñen 1 bit de ancho cada un; — 1111b significa que I e Q teñen 15 bits de ancho cada un • [3:0] : udCompMeth — 0000b – sen compresión — 0001b – bloque de coma flotante — 0011b – lei µ - outros - reservados para métodos futuros.
tx_metadata_o	METADATA_WIDTH	Saída	Os sinais de conduto pasan e non se comprimen. Sincrónico con tx_avst_source_valid. Ancho de bits configurable METADATA_WIDTH. Cando acendes Conforme a O-RAN, consulte Táboa 13 na páxina 17.Cando apagas Conforme a O-RAN, este sinal só é válido cando tx_avst_source_startofpacket é 1. tx_metadata_o non ten un sinal válido e usa tx_avst_source_valid para indicar un ciclo válido. Non dispoñible cando seleccionas 0 Desactivar os portos de metadatos para Ancho de metadatos.

Recibir sinais de interface de transporte
Táboa 10. Recibir sinais de interface de transporte
Non hai contrapresión nesta interface. O sinal baleiro de transmisión de Avalon non é necesario nesta interface porque sempre é cero.

Nome do sinal	Ancho de bits	Dirección	Descrición
rx_avst_sink_valid	1	Entrada	Cando se afirma, indica que hai datos válidos dispoñibles en avst_sink_data. Non hai sinal avst_sink_ready nesta interface.
rx_avst_sink_data	64	Entrada	Campos PRB incluíndo udCompParam, iSample e qSample. Os campos PRB da sección seguinte concatenanse co campo PRB da sección anterior.
rx_avst_sink_startofpacket	1	Entrada	Indica o primeiro byte dunha trama.
rx_avst_sink_endofpacket	1	Entrada	Indica o último byte dunha trama.
rx_avst_sink_error	1	Entrada	Cando se afirma no mesmo ciclo que avst_sink_endofpacket, indica que o paquete actual é un paquete de erro
rx_udcomphdr_i	8	Entrada	Campo de cabeceira de compresión de datos de usuario. Sincrónico con rx_metadata_valid_i. Define o método de compresión e o ancho de bit IQ para os datos de usuario nunha sección de datos. • [7:4] : udIqWidth • 16 para udIqWidth=0, se non é igual a udIqWidth. p.ex — 0000b significa que I e Q teñen 16 bits de ancho cada un; — 0001b significa que I e Q teñen 1 bit de ancho cada un; — 1111b significa que I e Q teñen 15 bits de ancho cada un • [3:0] : udCompMeth — 0000b – sen compresión — 0001b – bloque de coma flotante — 0011b – lei µ - outros - reservados para métodos futuros.
rx_metadata_i	METADATA_WIDTH	Entrada	O conduto sen comprimir sinala o paso. Os sinais rx_metadata_i son válidos cando se afirma rx_metadata_valid_i, sincrónico con rx_avst_sink_valid. Ancho de bits configurable METADATA_WIDTH. Cando acendes Conforme a O-RAN, consulte Táboa 15 na páxina 18. Cando apagas Conforme a O-RAN, este sinal rx_metadata_i só é válido cando rx_metadata_valid_i e rx_avst_sink_startofpacket son iguais a 1. Non dispoñible cando seleccionas 0 Desactivar os portos de metadatos para Ancho de metadatos.
rx_metadata_valid_i	1	Entrada	Indica que as cabeceiras (rx_udcomphdr_i e rx_metadata_i) son válidas. Sincrónico con rx_avst_sink_valid. Sinal obrigatorio. Para a compatibilidade con versións anteriores de O-RAN, afirme rx_metadata_valid_i se a IP ten IE de cabeceira común válida e IE de sección repetida. Ao proporcionar novos campos de bloque de recursos físicos (PRB) de sección en rx_avst_sink_data, proporcione novos IE de sección na entrada rx_metadata_i xunto con rx_metadata_valid_i.

Transmitir sinais de interface de aplicación
Táboa 11. Transmitir sinais da interface da aplicación

Nome do sinal	Ancho de bits	Dirección	Descrición
tx_avst_sink_valid	1	Entrada	Cando se afirma, indica que os campos PRB válidos están dispoñibles nesta interface. Cando funcione en modo de transmisión, asegúrese de que non se desafirma o sinal válido entre o inicio do paquete e o final do paquete. A única excepción é cando o sinal de listo se desactiva.
tx_avst_sink_data	128	Entrada	Datos da capa de aplicación en orde de bytes de rede.
tx_avst_sink_startofpacket	1	Entrada	Indica o primeiro byte PRB dun paquete
tx_avst_sink_endofpacket	1	Entrada	Indica o último byte PRB dun paquete
tx_avst_sink_ready	1	Saída	Cando se afirma, indica que a IP O-RAN está lista para aceptar datos da interface da aplicación. readyLatency = 0 para esta interface
tx_udcomphdr_i	8	Entrada	Campo de cabeceira de compresión de datos de usuario. Sincrónico con tx_avst_sink_valid. Define o método de compresión e o ancho de bit IQ para os datos de usuario nunha sección de datos. • [7:4] : udIqWidth • 16 para udIqWidth=0, se non é igual a udIqWidth. p.ex — 0000b significa que I e Q teñen 16 bits de ancho cada un; — 0001b significa que I e Q teñen 1 bit de ancho cada un; — 1111b significa que I e Q teñen 15 bits de ancho cada un • [3:0] : udCompMeth — 0000b – sen compresión — 0001b – bloque de coma flotante — 0011b – lei µ - outros - reservados para métodos futuros.
tx_metadata_i	METADATA_WIDTH	Entrada	Os sinais de conduto pasan e non se comprimen. Sincrónico con tx_avst_sink_valid. Ancho de bits configurable METADATA_WIDTH. Cando acendes Conforme a O-RAN, consulte Táboa 13 na páxina 17. Cando apagas Conforme a O-RAN, este sinal só é válido cando tx_avst_sink_startofpacket é igual a 1. tx_metadata_i non ten un sinal e usos válidos tx_avst_sink_valid para indicar un ciclo válido. Non dispoñible cando seleccionas 0 Desactivar os portos de metadatos para Ancho de metadatos.

Recibir sinais da interface da aplicación
Táboa 12. Recibir sinais da interface da aplicación

Nome do sinal	Ancho de bits	Dirección	Descrición
rx_avst_source_valid	1	Saída	Cando se afirma, indica que os campos PRB válidos están dispoñibles nesta interface. Non hai sinal avst_source_ready nesta interface.
rx_avst_source_data	128	Saída	Datos á capa de aplicación en orde de bytes de rede.
rx_avst_source_startofpacket	1	Saída	Indica o primeiro byte PRB dun paquete
rx_avst_source_endofpacket	1	Saída	Indica o último byte PRB dun paquete
rx_avst_source_error	1	Saída	Indica que os paquetes contén un erro
rx_udcomphdr_o	8	Saída	Campo de cabeceira de compresión de datos de usuario. Sincrónico con rx_avst_source_valid. Define o método de compresión e o ancho de bit IQ para os datos de usuario nunha sección de datos. • [7:4] : udIqWidth • 16 para udIqWidth=0, se non é igual a udIqWidth. p.ex — 0000b significa que I e Q teñen 16 bits de ancho cada un; — 0001b significa que I e Q teñen 1 bit de ancho cada un; — 1111b significa que I e Q teñen 15 bits de ancho cada un • [3:0] : udCompMeth — 0000b – sen compresión — 0001b – bloque de coma flotante (BFP) — 0011b – lei µ - outros - reservados para métodos futuros.
rx_metadata_o	METADATA_WIDTH	Saída	O conduto sen comprimir sinala o paso. Os sinais rx_metadata_o son válidos cando se afirma rx_metadata_valid_o, sincrónico con rx_avst_source_valid. Ancho de bits configurable METADATA_WIDTH. Cando acendes Conforme a O-RAN, consulte Táboa 14 na páxina 18. Cando apagas Conforme a O-RAN, rx_metadata_o só é válido cando rx_metadata_valid_o é igual a 1. Non dispoñible cando seleccionas 0 Desactivar os portos de metadatos para Ancho de metadatos.
rx_metadata_valid_o	1	Saída	Indica que as cabeceiras (rx_udcomphdr_o e rx_metadata_o) son válidos. rx_metadata_valid_o é afirmado cando rx_metadata_o é válido, sincrónico con rx_avst_source_valid.

Mapeo de metadatos para a compatibilidade inversa O-RAN
Táboa 13. tx_metadata_i Entrada de 128 bits

Nome do sinal	Ancho de bits	Dirección	Descrición	Mapeo de metadatos
Reservado	16	Entrada	Reservado.	tx_metadata_i[127:112]
tx_u_size	16	Entrada	Tamaño do paquete U-plane en bytes para o modo de transmisión.	tx_metadata_i[111:96]
tx_u_seq_id	16	Entrada	SeqID do paquete, que se extrae da cabeceira de transporte eCPRI.	tx_metadata_i[95:80]
tx_u_pc_id	16	Entrada	PCID para transporte eCPRI e RoEflowId para transporte de radio por Ethernet (RoE).	tx_metadata_i[79:64]
Reservado	4	Entrada	Reservado.	tx_metadata_i[63:60]
tx_u_dataDirection	1	Entrada	Dirección de datos gNB. Intervalo de valores: {0b=Rx (por exemplo, carga), 1b=Tx (por exemplo, descarga)}	tx_metadata_i[59]
tx_u_filterIndex	4	Entrada	Define un índice para o filtro de canle que se utilizará entre os datos IQ e a interface de aire. Intervalo de valores: {0000b-1111b}	tx_metadata_i[58:55]
tx_u_frameId	8	Entrada	Un contador para fotogramas de 10 ms (período de envoltura 2.56 segundos), especificamente frameId= número de fotograma módulo 256. Intervalo de valores: {0000 0000b-1111 1111b}	tx_metadata_i[54:47]
tx_u_subframeId	4	Entrada	Un contador para subtramas de 1 ms dentro de cadros de 10 ms. Intervalo de valores: {0000b-1111b}	tx_metadata_i[46:43]
tx_u_slotID	6	Entrada	Este parámetro é o número de slot dentro dunha subtrama de 1 ms. Este parámetro cóntanse todas as ranuras dun subcadro. Intervalo de valores: {00 0000b-00 1111b=slotID, 01 0000b-11 1111b=Reservado}	tx_metadata_i[42:37]
tx_u_symbolid	6	Entrada	Identifica un número de símbolo dentro dun slot. Intervalo de valores: {00 0000b-11 1111b}	tx_metadata_i[36:31]
tx_u_sectionId	12	Entrada	O ID de sección asigna seccións de datos do plano U á correspondente mensaxe do plano C (e ao tipo de sección) asociada aos datos. Intervalo de valores: {0000 0000 0000b-11111111 1111b}	tx_metadata_i[30:19]
tx_u_rb	1	Entrada	Indicador de bloque de recursos. Indique se se usan todos os bloques de recursos ou se usan todos os outros bloques de recursos. Intervalo de valores: {0b=cada bloque de recursos utilizado; 1b=todos os outros bloques de recursos utilizados}	tx_metadata_i[18]
tx_u_startPrb	10	Entrada	O PRB inicial dunha sección de datos do plano de usuario. Intervalo de valores: {00 0000 0000b-11 1111 1111b}	tx_metadata_i[17:8]
tx_u_numPrb	8	Entrada	Defina os PRB onde a sección de datos do plano de usuario é válida.	tx_metadata_i[7:0]

			Intervalo de valores: {0000 0001b-1111 1111b, 0000 0000b = todos os PRB no espazo de subportadora (SCS) e ancho de banda da portadora especificados }
tx_u_udCompHdr	8	Entrada	Defina o método de compresión e o ancho de bit IQ dos datos do usuario nunha sección de datos. Intervalo de valores: {0000 0000b-1111 1111b}	N/A (tx_udcomphdr_i)

Táboa 14. rx_metadata_valid_i/o

Nome do sinal	Ancho de bits	Dirección	Descrición	Mapeo de metadatos
rx_sec_hdr_valid	1	Saída	Cando rx_sec_hdr_valid é 1, os campos de datos da sección do plano U son válidos. Os IE de cabeceira común son válidos cando se afirma rx_sec_hdr_valid, sincrónico con avst_sink_u_startofpacket e avst_sink_u_valid. Os IE de seccións repetidas son válidos cando se afirma rx_sec_hdr_valid, sincrónico con avst_sink_u_valid. Ao proporcionar novos campos PRB de sección en avst_sink_u_data, proporcione novos IE de sección con rx_sec_hdr_valid afirmado.	rx_metadata_valid_o

Táboa 15. rx_metadata_o saída de 128 bits

Nome do sinal	Ancho de bits	Dirección	Descrición	Mapeo de metadatos
Reservado	32	Saída	Reservado.	rx_metadata_o[127:96]
rx_u_seq_id	16	Saída	SeqID do paquete, que se extrae da cabeceira de transporte eCPRI.	rx_metadata_o[95:80]
rx_u_pc_id	16	Saída	PCID para transporte eCPRI e RoEflowId para transporte RoE	rx_metadata_o[79:64]
reservado	4	Saída	Reservado.	rx_metadata_o[63:60]
rx_u_dataDirection	1	Saída	Dirección de datos gNB. Intervalo de valores: {0b=Rx (por exemplo, carga), 1b=Tx (por exemplo, descarga)}	rx_metadata_o[59]
rx_u_filterIndex	4	Saída	Define un índice para o filtro de canles para usar entre os datos de IQ e a interface de aire. Intervalo de valores: {0000b-1111b}	rx_metadata_o[58:55]
rx_u_frameId	8	Saída	Un contador para fotogramas de 10 ms (período de axuste 2.56 segundos), concretamente frameId= número de fotograma módulo 256. Intervalo de valores: {0000 0000b-1111 1111b}	rx_metadata_o[54:47]
rx_u_subframeId	4	Saída	Un contador para subfotogramas de 1 ms dentro de cadros de 10 ms. Intervalo de valores: {0000b-1111b}	rx_metadata_o[46:43]
rx_u_slotID	6	Saída	O número de slot dentro dun subcadro de 1 ms. Este parámetro cóntanse todas as ranuras dun subcadro. Intervalo de valores: {00 0000b-00 1111b=slotID, 01 0000b-111111b=Reservado}	rx_metadata_o[42:37]
rx_u_symbolid	6	Saída	Identifica un número de símbolo dentro dun slot. Intervalo de valores: {00 0000b-11 1111b}	rx_metadata_o[36:31]

rx_u_sectionId	12	Saída	O ID de sección asigna seccións de datos do plano U á correspondente mensaxe do plano C (e ao tipo de sección) asociada aos datos. Intervalo de valores: {0000 0000 0000b-1111 1111 1111b}	rx_metadata_o[30:19]
rx_u_rb	1	Saída	Indicador de bloque de recursos. Indica se se usan todos os bloques de recursos ou se usan todos os outros recursos. Intervalo de valores: {0b=cada bloque de recursos utilizado; 1b=todos os outros bloques de recursos utilizados}	rx_metadata_o[18]
rx_u_startPrb	10	Saída	O PRB inicial dunha sección de datos do plano de usuario. Intervalo de valores: {00 0000 0000b-11 1111 1111b}	rx_metadata_o[17:8]
rx_u_numPrb	8	Saída	Define os PRB onde a sección de datos do plano do usuario é válida. Intervalo de valores: {0000 0001b-1111 1111b, 0000 0000b = todos os PRB no SCS especificado e o ancho de banda da portadora }	rx_metadata_o[7:0]
rx_u_udCompHdr	8	Saída	Define o método de compresión e o ancho de bit IQ dos datos do usuario nunha sección de datos. Intervalo de valores: {0000 0000b-1111 1111b}	N/A (rx_udcomphdr_o)

Sinais de interface CSR
Táboa 16. Sinais de interface CSR

Nome do sinal	Ancho de bit	Dirección	Descrición
enderezo_csr	16	Entrada	Enderezo de rexistro de configuración.
csr_write	1	Entrada	Activación da escritura do rexistro de configuración.
csr_writedata	32	Entrada	Datos de escritura do rexistro de configuración.
csr_readdata	32	Saída	Ler datos do rexistro de configuración.
csr_read	1	Entrada	Activación da lectura do rexistro de configuración.
csr_readdatavalid	1	Saída	Datos de lectura do rexistro de configuración válidos.
csr_waitrequest	1	Saída	Solicitude de espera de rexistro de configuración.

Rexistros IP de compresión Fronthaul

Controla e supervisa a funcionalidade de compresión fronthaul a través da interface de control e estado.
Táboa 17. Mapa de rexistro

CSR_ADDRESS (Compensación de palabras)	Nome de rexistro
0x0	modo_compresión
0x1	tx_error
0x2	rx_error

Táboa 18. Rexistro de modo_compresión

Ancho de bit	Descrición	Acceso	Valor de reinicio de HW
31:9	Reservado	RO	0x0
8:8	Modo funcional: • 1'b0 é o modo de compresión estática • 1'b1 é o modo de compresión dinámica	RW	0x0
7:0	Encabezado de compresión de datos de usuario estático: • 7:4 é udIqWidth — 4'b0000 é 16 bits — 4'b1111 é 15 bits -: — 4'b0001 é 1 bit • 3:0 é udCompMeth — 4'b0000 non é compresión — 4'b0001 é un bloque de coma flotante — 4'b0011 é lei µ • Outros están reservados	RW	0x0

Táboa 19. Rexistro de erros de tx

Ancho de bit	Descrición	Acceso	Valor de reinicio de HW
31:2	Reservado	RO	0x0
1:1	IqWidth non válido. A IP establece Iqwidth en 0 (16 bits Iqwidth) se detecta Iqwidth non válido ou non compatible.	RW1C	0x0
0:0	Método de compresión non válido. A IP elimina o paquete.	RW1C	0x0

Táboa 20. Rexistro de erros rx

Ancho de bit	Descrición	Acceso	Valor de reinicio de HW
31:8	Reservado	RO	0x0
1:1	IqWidth non válido. A IP elimina o paquete.	RW1C	0x0
0:0	Método de compresión non válido. O IP establece o método de compresión co seguinte método de compresión admitido por defecto: • Só coma flotante de bloque activado: por defecto é coma flotante de bloque. • Só lei μ activada: por defecto é lei μ. • Activáronse tanto o punto flotante de bloque como a lei μ: por defecto é o punto flotante de bloque.	RW1C	0x0

Arquivo de guía de usuario de IPs Intel FPGA de compresión Fronthaul

Para consultar as versións máis recentes e anteriores deste documento, consulte: Fronthaul Compression Intel FPGA IP User Guide. Se non aparece unha IP ou unha versión de software, aplícase a guía de usuario para a IP ou versión de software anterior.

Historial de revisión de documentos para a guía de usuario de Intel FPGA IP Compression Fronthaul

Versión do documento	Versión Intel Quartus Prime	Versión IP	Cambios
2022.08.08	21.4	1.0.1	Corrixiuse o ancho dos metadatos de 0 a 0 (Desactivar portos de metadatos).
2022.03.22	21.4	1.0.1	• Descricións de sinal intercambiadas: — tx_avst_sink_data e tx_avst_source_data — rx_avst_sink_data e rx_avst_source_data • Engadido Graos de velocidade compatibles co dispositivo táboa • Engadido Rendemento e uso de recursos
2021.12.07	21.3	1.0.0	Código de pedido actualizado.
2021.11.23	21.3	1.0.0	Lanzamento inicial.

Intel Corporation. Todos os dereitos reservados. Intel, o logotipo de Intel e outras marcas de Intel son marcas comerciais de Intel Corporation ou das súas subsidiarias. Intel garante o rendemento dos seus produtos FPGA e semicondutores segundo as especificacións actuais de acordo coa garantía estándar de Intel, pero resérvase o dereito de facer cambios en calquera produto e servizo en calquera momento e sen previo aviso. Intel non asume ningunha responsabilidade ou responsabilidade derivada da aplicación ou uso de calquera información, produto ou servizo descrito aquí, salvo que Intel o acorde expresamente por escrito. Recoméndase aos clientes de Intel que obteñan a versión máis recente das especificacións do dispositivo antes de confiar en calquera información publicada e antes de facer pedidos de produtos ou servizos. *Outros nomes e marcas poden ser reclamados como propiedade doutros.

Versión en liña
Enviar comentarios
Código: 709301
UG-20346
Versión: 2022.08.08
Certificado ISO 9001:2015

Documentos/Recursos

	Intel Fronthaul Compression FPGA IP [pdfGuía do usuario Fronthaul Compresión FPGA IP, Fronthaul, Compresión FPGA IP, FPGA IP
	Intel Fronthaul Compression FPGA IP [pdfGuía do usuario UG-20346, 709301, Fronthaul Compresión FPGA IP, Fronthaul FPGA IP, Compresión FPGA IP, FPGA IP

Referencias

• Manual de usuario