Cywasgiad Fronthaul FPGA IP
Canllaw Defnyddiwr

Cywasgiad Fronthaul FPGA IP

Canllaw Defnyddiwr IP Cywasgiad Fronthaul Intel® FPGA
Wedi'i ddiweddaru ar gyfer Intel® Quartus® Prime
Ystafell Ddylunio: 21.4 IP
Fersiwn: 1.0.1

Am y Cywasgiad Fronthaul Intel® FPGA IP

Mae IP Cywasgu Fronthaul yn cynnwys cywasgu a datgywasgiad ar gyfer data IQ awyren U. Mae'r injan cywasgu yn cyfrifo µ-cyfraith neu rwystro cywasgu pwynt arnawf yn seiliedig ar bennawd cywasgu data defnyddwyr (udCompHdr). Mae'r IP hwn yn defnyddio rhyngwyneb ffrydio Avalon ar gyfer data IQ, signalau cwndid, ac ar gyfer signalau metadata a band ochr, a rhyngwyneb mapio cof Avalon ar gyfer cofrestri rheoli a statws (CSRs).
Mae'r IP yn mapio IQs cywasgedig a'r paramedr cywasgu data defnyddiwr (udCompParam) yn unol â fformat ffrâm llwyth tâl yr adran a nodir ym manyleb O-RAN O-RAN Fronthaul Control, User and Synchronization Plane Fersiwn 3.0 Ebrill 2020 (O-RAN-WG4.CUS .0-v03.00). Mae sinc ffrydio Avalon a lled data rhyngwyneb ffynhonnell yn 128-did ar gyfer rhyngwyneb y cymhwysiad a 64 did ar gyfer y rhyngwyneb trafnidiaeth i gefnogi cymhareb compressoin uchaf o 2:1.
Gwybodaeth Gysylltiedig
O-RAN websafle
1.1. Fronthaul Cywasgu Intel® FPGA Nodweddion IP

• -law a bloc cywasgu pwynt arnawf a datgywasgiad
• Lled IQ 8-did i 16-did
• Cyfluniad statig a deinamig fformat IQ awyren U a phennawd cywasgu
• Pecyn aml-adrannau (os yw O-RAN yn cydymffurfio)

1.2. Fronthaul Cywasgu Intel ® FPGA IP Dyfais Cymorth Teulu
Mae Intel yn cynnig y lefelau cymorth dyfais canlynol ar gyfer Intel FPGA IP:

• Cymorth ymlaen llaw - mae'r IP ar gael i'w efelychu a'i lunio ar gyfer y teulu dyfais hwn. rhaglennu FPGA file (.pof) nid yw cefnogaeth ar gael ar gyfer meddalwedd Quartus Prime Pro Stratix 10 Edition Beta ac fel y cyfryw ni ellir gwarantu cau amseriad IP. Mae modelau amseru yn cynnwys amcangyfrifon peirianyddol cychwynnol o oedi yn seiliedig ar wybodaeth gynnar ar ôl y cynllun. Gall y modelau amseru newid wrth i brofion silicon wella'r gydberthynas rhwng y modelau silicon gwirioneddol a'r amseru. Gallwch ddefnyddio'r craidd IP hwn ar gyfer pensaernïaeth system ac astudiaethau defnyddio adnoddau, efelychu, pinio allan, asesiadau hwyrni system, asesiadau amseru sylfaenol (cyllidebu piblinellau), a strategaeth trosglwyddo I/O (lled llwybr data, dyfnder byrstio, cyfaddawdau safonau I/O ).
• Cefnogaeth ragarweiniol - Mae Intel yn gwirio'r craidd IP gyda modelau amseru rhagarweiniol ar gyfer y teulu dyfais hwn. Mae'r craidd IP yn bodloni'r holl ofynion swyddogaethol, ond efallai ei fod yn dal i gael ei ddadansoddi amseru ar gyfer teulu'r ddyfais. Gallwch ei ddefnyddio mewn dyluniadau cynhyrchu yn ofalus.
• Cefnogaeth derfynol - Mae Intel yn gwirio'r IP gyda modelau amseru terfynol ar gyfer y teulu dyfais hwn. Mae'r IP yn bodloni'r holl ofynion swyddogaethol ac amseru ar gyfer teulu'r ddyfais. Gallwch ei ddefnyddio mewn dyluniadau cynhyrchu.

Tabl 1. Fronthaul Cywasgu Dyfais IP Cymorth i Deuluoedd

Teulu Dyfais	Cefnogaeth
Intel® Agilex™ (E-deilsen)	Rhagarweiniol
Intel Agilex (teils-F)	Ymlaen llaw
Intel Arria® 10	Terfynol
Intel Stratix® 10 (dyfeisiau H-, ac E-deils yn unig)	Terfynol
Teuluoedd dyfeisiau eraill	Dim cefnogaeth

Tabl 2. Graddau Cyflymder â Chymorth Dyfais

Teulu Dyfais	Gradd Cyflymder Ffabrig FPGA
Intel Agilex	3
Intel Arria 10	2
Intel Stratix 10	2

1.3. Rhyddhau Gwybodaeth ar gyfer y Fronthaul Cywasgu Intel FPGA IP
Mae fersiynau IP Intel FPGA yn cyd-fynd â fersiynau meddalwedd Intel Quartus® Prime Design Suite tan v19.1. Gan ddechrau yn fersiwn meddalwedd Intel Quartus Prime Design Suite 19.2, mae gan Intel FPGA IP gynllun fersiwn newydd.
Gall rhif fersiwn Intel FPGA IP (XYZ) newid gyda phob fersiwn meddalwedd Intel Quartus Prime. Newid yn:

• Mae X yn dynodi adolygiad mawr o'r IP. Os ydych chi'n diweddaru meddalwedd Intel Quartus Prime, rhaid i chi adfywio'r IP.
• Mae Y yn nodi bod yr IP yn cynnwys nodweddion newydd. Adnewyddwch eich IP i gynnwys y nodweddion newydd hyn.
• Mae Z yn nodi bod yr IP yn cynnwys mân newidiadau. Adnewyddwch eich IP i gynnwys y newidiadau hyn.

Tabl 3. Fronthaul Cywasgu Gwybodaeth Rhyddhau IP

Eitem	Disgrifiad
Fersiwn	1.0.1
Dyddiad rhyddhau	Chwefror 2022
Cod archebu	IP-FH-COMP

1.4. Perfformiad Cywasgu Fronthaul a Defnyddio Adnoddau
Adnoddau'r IP sy'n targedu dyfais Intel Agilex, dyfais Intel Arria 10, a dyfais Intel Stratix 10
Tabl 4. Perfformiad Cywasgu Fronthaul a'r Defnydd o Adnoddau
Mae pob cofnod ar gyfer cyfeiriad data cywasgu a datgywasgiad IP

Dyfais	IP	ALMs	Cofrestrau rhesymeg		M20K
			Cynradd	Uwchradd
Intel Agilex	Bloc-pwynt arnawf	14,969	25,689	6,093	0
	µ-cyfraith	22,704	39,078	7,896	0
	Pwynt arnofio bloc a µ-cyfraith	23,739	41,447	8,722	0
	Pwynt arnofio bloc, µ-cyfraith, a lled IQ estynedig	23,928	41,438	8,633	0
Intel Arria 10	Bloc-pwynt arnawf	12,403	16,156	5,228	0
	µ-cyfraith	18,606	23,617	5,886	0
	Pwynt arnofio bloc a µ-cyfraith	19,538	24,650	6,140	0
	Pwynt arnofio bloc, µ-cyfraith, a lled IQ estynedig	19,675	24,668	6,141	0
Intel Stratix 10	Bloc-pwynt arnawf	16,852	30,548	7,265	0
	µ-cyfraith	24,528	44,325	8,080	0
	Pwynt arnofio bloc a µ-cyfraith	25,690	47,357	8,858	0
	Pwynt arnofio bloc, µ-cyfraith, a lled IQ estynedig	25,897	47,289	8,559	0

Cychwyn Arni gyda'r Fronthaul Compression Intel FPGA IP

Disgrifio gosod, parameterizing, efelychu, a chychwyn y IP Cywasgiad Fronthaul....
2.1. Cael, Gosod, a Thrwyddedu'r IP Cywasgu Fronthaul
Mae'r Fronthaul Compression IP yn Intel FPGA IP estynedig nad yw wedi'i gynnwys gyda'r datganiad Intel Quartus Prime.

1. Creu cyfrif My Intel os nad oes gennych un.
2. Mewngofnodwch i gael mynediad i'r Ganolfan Trwyddedu Hunanwasanaeth (SSLC).
3. Prynu'r IP Cywasgu Fronthaul.
4. Ar dudalen SSLC, cliciwch Rhedeg ar gyfer yr IP. Mae'r SSLC yn darparu blwch deialog gosod i arwain eich gosodiad o'r IP.
5. Gosodwch i'r un lleoliad â ffolder Intel Quartus Prime.

Tabl 5. Lleoliadau Gosod Cywasgu Fronthaul

Lleoliad	Meddalwedd	Llwyfan
:\intelFPGA_pro\\quartus\ip \altera_cloud	Argraffiad Intel Quartus Prime Pro	Ffenestri *
:/intelFPGA_pro// quartus/ip/altera_cloud	Argraffiad Intel Quartus Prime Pro	Linux *

Ffigur 1. Strwythur Cyfeiriadur Gosod IP Cywasgiad Fronthaul Cyfeiriadur gosod Intel Quartus Prime

Mae'r Fronthaul Compression Intel FPGA IP bellach yn ymddangos yn y Catalog IP.
Gwybodaeth Gysylltiedig

• Intel FPGA websafle
  
• Canolfan Trwyddedu Hunanwasanaeth (SSLC)

2.2. Paramedroli'r IP Cywasgu Fronthaul
Ffurfweddwch eich amrywiad IP personol yn gyflym yn y Golygydd Paramedr IP.

1. Creu prosiect Intel Quartus Prime Pro Edition i integreiddio'ch craidd IP ynddo.
   a. Yn y Intel Quartus Prime Pro Edition, cliciwch File Dewin Prosiect Newydd i greu prosiect Intel Quartus Prime newydd, neu File Prosiect Agored i agor prosiect Quartus Prime presennol. Mae'r dewin yn eich annog i nodi dyfais.
   b. Nodwch y teulu dyfais sy'n bodloni'r gofynion gradd cyflymder ar gyfer yr IP.
   c. Cliciwch Gorffen.
2. Yn y Catalog IP, dewiswch Fronthaul Compression Intel FPGA IP. Mae'r ffenestr Amrywiad IP Newydd yn ymddangos.
3. Nodwch enw lefel uchaf ar gyfer eich amrywiad IP personol newydd. Mae'r golygydd paramedr yn arbed y gosodiadau amrywiad IP mewn a file enwir .ip.
4. Cliciwch OK. Mae'r golygydd paramedr yn ymddangos.
   Ffigur 2. Golygydd Paramedr IP Cywasgiad Fronthaul
5. Nodwch y paramedrau ar gyfer eich amrywiad IP. Cyfeiriwch at Paramedrau am wybodaeth am baramedrau IP penodol.
6. Cliciwch ar Design Example tab a nodwch y paramedrau ar gyfer eich dyluniad cynample.
   Ffigur 3. Dyluniad Exampgyda Golygydd Paramedr
7. Cliciwch Cynhyrchu HDL. Mae'r blwch deialog Generation yn ymddangos.
8. Nodwch allbwn file opsiynau cenhedlaeth, ac yna cliciwch Cynhyrchu. Yr amrywiad IP files cynhyrchu yn ôl eich manylebau.
9. Cliciwch Gorffen. Mae'r golygydd paramedr yn ychwanegu'r lefel uchaf .ip file i'r prosiect presennol yn awtomatig. Os gofynnir i chi ychwanegu'r .ip file i'r prosiect, cliciwch Prosiect Ychwanegu/Dileu Files yn Prosiect i ychwanegu'r file.
10. Ar ôl cynhyrchu ac ysgogi eich amrywiad IP, gwnewch aseiniadau pin priodol i gysylltu porthladdoedd a gosod unrhyw baramedrau RTL priodol fesul achos.

2.2.1. Paramedrau IP Cywasgu Fronthaul
Tabl 6. Paramedrau IP Cywasgu Fronthaul

Enw	Gwerthoedd Dilys	Disgrifiad
Cyfeiriad data	TX a RX, TX yn unig, RX yn unig	Dewiswch TX ar gyfer cywasgu; RX ar gyfer datgywasgiad.
Dull cywasgu	BFP, mu-Law, neu BFP a mu-Law	Dewiswch floating-point, µ-law, neu'r ddau.

Lled metadata	0 (Analluogi Pyrth Metadata), 32, 64, 96, 128 (did)	Nodwch lled did y bws metadata (data heb ei gywasgu).
Galluogi lled IQ estynedig	Ymlaen neu i ffwrdd	Trowch ymlaen ar gyfer IqWidth a gefnogir o 8-bit i 16-bit. Trowch i ffwrdd ar gyfer IqWidth a gefnogir o 9, 12, 14 ac 16-did.
O-RAN cydymffurfio	Ymlaen neu i ffwrdd	Trowch ymlaen i ddilyn mapio IP ORAN ar gyfer porth metadata a haeru signal dilys metadata ar gyfer pob pennawd adran. Mae'r IP yn cefnogi metadata lled 128-bit yn unig. Mae'r IP yn cefnogi adran sengl ac adrannau lluosog fesul pecyn. Mae metadata yn ddilys ym mhob adran gyda honiad metadata dilys. Trowch i ffwrdd felly mae'r IP yn defnyddio metadata fel signalau sianel pasio trwodd heb unrhyw ofyniad mapio (ee: Tybir bod numPrb awyren U yn 0). Mae'r IP yn cefnogi lled metadata o 0 (Porthladdoedd Metadata Analluogi), 32, 64, 96, 128 did. Mae'r IP yn cefnogi adran sengl fesul pecyn. Mae metadata yn ddilys unwaith yn unig ar yr honiad metadata dilys ar gyfer pob pecyn.

2.3. IP a gynhyrchir File Strwythur
Mae meddalwedd Intel Quartus Prime Pro Edition yn cynhyrchu'r allbwn craidd IP canlynol file strwythur.
Tabl 7. IP Cynhyrchedig Files

File Enw	Disgrifiad
<eich_ip>.ip	Y system Dylunydd Llwyfan neu amrywiad IP lefel uchaf file.eich_ip> yw'r enw yr ydych yn rhoi eich amrywiad IP.
<eich_ip>.cmp	Datganiad Cydran VHDL (.cmp) file yn destun file sy'n cynnwys diffiniadau generig a phorthladd lleol y gallwch eu defnyddio wrth ddylunio VHDL files.
<eich_ip>.html	Adroddiad sy'n cynnwys gwybodaeth am gysylltiad, map cof yn dangos cyfeiriad pob caethwas mewn perthynas â phob meistr y mae'n gysylltiedig ag ef, ac aseiniadau paramedr.
<eich_ip> _genhedlaeth.rpt	Log cynhyrchu IP neu Ddylunydd Llwyfan file. Crynodeb o'r negeseuon yn ystod cynhyrchu IP.
<eich_ip>.qgsimc	Yn rhestru paramedrau efelychu i gefnogi adfywiad cynyddrannol.
<eich_ip>.qgsynthc	Yn rhestru paramedrau synthesis i gefnogi adfywiad cynyddrannol.
<eich_ip>.qip	Yn cynnwys yr holl wybodaeth ofynnol am y gydran IP i integreiddio a llunio'r gydran IP yn y meddalwedd Intel Quartus Prime.
<eich_ip>.sopcinfo	Yn disgrifio'r cysylltiadau a pharameterizations cydran IP yn eich system Dylunydd Platfform. Gallwch ddosrannu ei gynnwys i gael gofynion pan fyddwch chi'n datblygu gyrwyr meddalwedd ar gyfer cydrannau IP. Mae offer i lawr yr afon fel cadwyn offer Nios® II yn defnyddio hyn file. Mae'r .sopcinfo file a'r system.h file a gynhyrchwyd ar gyfer cadwyn offer Nios II yn cynnwys gwybodaeth map cyfeiriad ar gyfer pob caethwas o'i gymharu â phob meistr sy'n cyrchu'r caethwas. Efallai y bydd gan wahanol feistri fap cyfeiriad gwahanol i gael mynediad at gydran caethweision penodol.
<eich_ip>.csv	Yn cynnwys gwybodaeth am statws uwchraddio'r gydran IP.
<eich_ip>.bsf	Symbol Bloc File (.bsf) cynrychiolaeth o'r amrywiad IP i'w ddefnyddio yn Intel Quartus Prime Block Diagram Files (.bdf).
<eich_ip>.spd	Mewnbwn gofynnol file ar gyfer ip-gwneud-simscript i gynhyrchu sgriptiau efelychu ar gyfer efelychwyr a gefnogir. Yr .spd file yn cynnwys rhestr o files a gynhyrchir ar gyfer efelychu, ynghyd â gwybodaeth am atgofion y gallwch eu cychwyn.

<eich_ip>.ppf	Y Cynlluniwr Pin File (.ppf) yn storio'r aseiniadau porthladd a nodau ar gyfer cydrannau IP a grëwyd i'w defnyddio gyda'r Pin Planner.
<eich_ip>_bb.v	Gallwch ddefnyddio blwch du Verilog (_bb.v) file fel datganiad modiwl gwag i'w ddefnyddio fel blwch du.
<eich_ip>_inst.v neu _inst.vhd	HDL cynample templed instantiation. Gallwch gopïo a gludo cynnwys hwn file i mewn i'ch HDL file i gyflymu'r amrywiad IP.
<eich_ip>.v neueich_ip>.vhd	HDL files sy'n amrantiad pob is-fodiwl neu graidd IP plentyn ar gyfer syntheseiddio neu efelychu.
mentor/	Yn cynnwys sgript ModelSim* msim_setup.tcl i sefydlu a rhedeg efelychiad.
synopsys/vcs/ synopsys/vcsmx/	Yn cynnwys sgript cragen vcs_setup.sh i sefydlu a rhedeg efelychiad VCS*. Yn cynnwys sgript plisgyn vcsmx_setup.sh a synopsys_ sim.setup file i sefydlu a rhedeg efelychiad VCS MX*.
diweddeb/	Yn cynnwys sgript cragen ncsim_setup.sh a gosodiadau eraill files sefydlu a rhedeg efelychiad NCSIM*.
aldec/	Yn cynnwys sgript cragen rivierapro_setup.sh i osod a rhedeg efelychiad Aldec*.
xcelium/	Yn cynnwys sgript plisgyn xcelium_setup.sh a gosodiadau eraill files sefydlu a rhedeg efelychiad Xcelium*.
is-fodiwlau/	Yn cynnwys HDL files ar gyfer yr is-fodiwlau craidd IP.
<creiddiau IP plant>/	Ar gyfer cyfeiriadur craidd IP pob plentyn a gynhyrchir, mae Platform Designer yn cynhyrchu synth/a sim/is-gyfeiriaduron.

Disgrifiad Swyddogaethol Cywasgiad IP Fronthaul

Ffigur 4. Mae'r IP Cywasgu Fronthaul yn cynnwys cywasgu a datgywasgiad. Diagram Bloc IP Cywasgiad Fronthaul

Cywasgu a Datgywasgu
Mae bloc shifft did sy'n seiliedig ar floc rhagbrosesu yn cynhyrchu'r sifftiau did optimwm ar gyfer bloc adnoddau o 12 elfen adnoddau (REs). Mae'r bloc yn lleihau'r sŵn meintioli, yn enwedig ar gyfer rhai isel.amplitude samples. Felly, mae'n lleihau maint fector gwall (EVM) y mae cywasgu yn ei gyflwyno. Mae'r algorithm cywasgu bron yn annibynnol ar y gwerth pŵer. Gan dybio y mewnbwn cymhleth samples yw x = x1 + jxQ, gwerth absoliwt mwyaf y cydrannau real a dychmygol ar gyfer y bloc adnoddau yw:
Gyda'r gwerth absoliwt uchaf ar gyfer y bloc adnoddau, mae'r hafaliad canlynol yn pennu'r gwerth shifft chwith a neilltuwyd i'r bloc adnoddau hwnnw:Lle bitWidth yw lled did mewnbwn.
Mae'r IP yn cefnogi cymarebau cywasgu o 8, 9, 10, 11, 12, 13, 14, 15, 16.
Mu-Law Cywasgu a Decompression
Mae'r algorithm yn defnyddio techneg cydymffurfio Mu-law, y mae cywasgu lleferydd yn ei defnyddio'n eang. Mae'r dechneg hon yn pasio'r signal mewnbwn anghywasgedig, x, trwy gywasgydd gyda ffwythiant, f(x), cyn talgrynnu a chwtogi did. Mae'r dechneg yn anfon data cywasgedig, y, dros y rhyngwyneb. Mae'r data a dderbynnir yn mynd trwy ffwythiant ehangol (sef gwrthdro'r cywasgydd, F-1(y)) Mae'r dechneg yn atgynhyrchu'r data heb ei gywasgu heb fawr o wall meintioli.
Hafaliad 1. Swyddogaethau cywasgydd a datgywasgydd
Mae algorithm cywasgu IQ Mu-law yn dilyn y fanyleb O-RAN.
Gwybodaeth Gysylltiedig
O-RAN websafle
3.1. Arwyddion IP Cywasgiad Fronthaul
Cysylltwch a rheoli'r IP.
Cloc ac Ailosod Signalau Rhyngwyneb=
Tabl 8. Cloc ac Ailosod Signalau Rhyngwyneb

Enw Arwydd	Bitwidth	Cyfeiriad	Disgrifiad
tx_clk	1	Mewnbwn	Cloc trosglwyddydd. Amledd cloc yw 390.625 MHz ar gyfer 25 Gbps a 156.25MHz ar gyfer 10 Gbps. Mae holl signalau rhyngwyneb y trosglwyddydd yn gyson â'r cloc hwn.
rx_clk	1	Mewnbwn	Cloc derbynnydd. Amledd cloc yw 390.625 MHz ar gyfer 25 Gbps a 156.25MHz ar gyfer 10 Gbps. Mae holl signalau rhyngwyneb derbynnydd yn gyson â'r cloc hwn.
csr_clk	1	Mewnbwn	Cloc ar gyfer rhyngwyneb CSR. Amledd y cloc yw 100 MHz.

tx_rst_n	1	Mewnbwn	Ailosod isel gweithredol ar gyfer rhyngwyneb trosglwyddydd cydamserol i tx_clk.
rx_rst_n	1	Mewnbwn	Ailosod isel gweithredol ar gyfer rhyngwyneb derbynnydd cydamserol i rx_clk.
csr_rst_n	1	Mewnbwn	Ailosod isel gweithredol ar gyfer rhyngwyneb CSR sy'n gyson â csr_clk.

Trosglwyddo Arwyddion Rhyngwyneb Trafnidiaeth
Tabl 9. Trosglwyddo Signalau Rhyngwyneb Trafnidiaeth
Mae pob math o signal yn gyfanrif heb ei lofnodi.

Enw Arwydd	Bitwidth	Cyfeiriad	Disgrifiad
tx_avst_source_valid	1	Allbwn	Pan gaiff ei honni, yn nodi bod data dilys ar gael ar avst_source_data.
tx_avst_source_data	64	Allbwn	Meysydd PRB gan gynnwys udCompParam, iSample a qSample. Mae meysydd PRB yr adran nesaf wedi'u cydgateneiddio i faes PRB yr adran flaenorol.
tx_avst_source_startofpacket	1	Allbwn	Yn dynodi beit cyntaf ffrâm.
tx_avst_source_endofpacket	1	Allbwn	Yn dynodi beit olaf ffrâm.
tx_avst_source_ready	1	Mewnbwn	Pan gaiff ei honni, mae'n dangos bod yr haen drafnidiaeth yn barod i dderbyn data. readyLatency = 0 ar gyfer y rhyngwyneb hwn.
tx_avst_source_gwag	3	Allbwn	Yn pennu nifer y bytes gwag ar avst_source_data pan haerir avst_source_endofpacket.
tx_udcomphdr_o	8	Allbwn	Maes pennawd cywasgu data defnyddwyr. Yn gyson â tx_avst_source_valid. Yn diffinio'r dull cywasgu a lled did IQ ar gyfer y data defnyddiwr mewn adran ddata. • [7:4] : udIqWidth • 16 ar gyfer udIqWidth=0, fel arall yn hafal i udIqWidth e,g,: — Mae 0000b yn golygu bod I a Q yr un yn 16 did o led; — Mae 0001b yn golygu bod I a Q yr un 1 did o led; — Mae 1111b yn golygu bod I a Q yr un yn 15 did o led • [3:0] : udCompMeth - 0000b - dim cywasgu — 0001b – pwynt arnofio bloc — 0011b – µ-cyfraith — eraill – wedi'u cadw ar gyfer dulliau'r dyfodol.
tx_metadata_o	METADATA_WIDTH	Allbwn	Mae signalau cwndid yn mynd trwodd ac nid ydynt wedi'u cywasgu. Yn gyson â tx_avst_source_valid. Lled did ffurfweddadwy METADATA_WIDTH. Pan fyddwch chi'n troi ymlaen O-RAN cydymffurfio, cyfeiriwch at Tabl 13 ar dudalen 17.Pan fyddwch yn diffodd O-RAN cydymffurfio, mae'r signal hwn ond yn ddilys pan fydd tx_avst_source_startofpacket yn 1. Nid oes gan tx_metadata_o signal dilys ac mae'n defnyddio tx_avst_source_valid i ddynodi cylchred dilys. Ddim ar gael pan fyddwch chi'n dewis 0 Analluogi Pyrth Metadata canys Lled metadata.

Derbyn Arwyddion Rhyngwyneb Trafnidiaeth
Tabl 10. Derbyn Arwyddion Rhyngwyneb Trafnidiaeth
Dim backpressure ar y rhyngwyneb hwn. Nid oes angen signal gwag ffrydio Avalon yn y rhyngwyneb hwn oherwydd ei fod bob amser yn sero.

Enw Arwydd	Bitwidth	Cyfeiriad	Disgrifiad
rx_avst_sink_valid	1	Mewnbwn	Pan gaiff ei honni, yn nodi bod data dilys ar gael ar avst_sink_data. Dim signal avst_sink_ready yn y rhyngwyneb hwn.
rx_avst_sink_data	64	Mewnbwn	Meysydd PRB gan gynnwys udCompParam, iSample a qSample. Mae meysydd PRB yr adran nesaf wedi'u cydgateneiddio i faes PRB yr adran flaenorol.
rx_avst_sink_startofpacket	1	Mewnbwn	Yn dynodi beit cyntaf ffrâm.
rx_avst_sink_endofpacket	1	Mewnbwn	Yn dynodi beit olaf ffrâm.
rx_avst_sink_error	1	Mewnbwn	Pan gaiff ei haeru yn yr un cylch ag avst_sink_endofpacket, mae'n nodi bod y pecyn cyfredol yn becyn gwall
rx_udcomphdr_i	8	Mewnbwn	Maes pennawd cywasgu data defnyddwyr. Yn cydamserol â rx_metadata_valid_i. Yn diffinio'r dull cywasgu a lled did IQ ar gyfer y data defnyddiwr mewn adran ddata. • [7:4] : udIqWidth • 16 ar gyfer udIqWidth=0, fel arall yn hafal i udIqWidth. gordderch eg — Mae 0000b yn golygu bod I a Q yr un yn 16 did o led; — Mae 0001b yn golygu bod I a Q yr un 1 did o led; — Mae 1111b yn golygu bod I a Q yr un yn 15 did o led • [3:0] : udCompMeth - 0000b - dim cywasgu — 0001b – pwynt arnawf bloc — 0011b – µ-cyfraith — eraill – wedi'u cadw ar gyfer dulliau'r dyfodol.
rx_metadata_i	METADATA_WIDTH	Mewnbwn	Arwyddion cwndid anghywasgedig yn pasio trwodd. Mae signalau rx_metadata_i yn ddilys pan fydd rx_metadata_valid_i yn cael ei haeru, yn gydamserol â rx_avst_sink_valid. Lled did ffurfweddadwy METADATA_WIDTH. Pan fyddwch chi'n troi ymlaen O-RAN cydymffurfio, cyfeiriwch at Tabl 15 ar dudalen 18. Pan fyddwch chi'n diffodd O-RAN cydymffurfio, mae'r signal rx_metadata_i hwn ond yn ddilys pan fydd y ddau rx_metadata_valid_i a rx_avst_sink_startofpacket yn hafal i 1. Ddim ar gael pan fyddwch chi'n dewis 0 Analluogi Pyrth Metadata canys Lled metadata.
rx_metadata_valid_i	1	Mewnbwn	Yn dynodi bod y penawdau (rx_udcomphdr_i a rx_metadata_i) yn ddilys. Yn cydamserol â rx_avst_sink_valid. Signal gorfodol. Ar gyfer cydnawsedd yn ôl O-RAN, nodwch rx_metadata_valid_i os oes gan yr IP IEs pennawd cyffredin dilys ac IEs adran ailadroddus. Wrth ddarparu meysydd bloc adnoddau ffisegol (PRB) adran newydd yn rx_avst_sink_data, darparwch IEs adran newydd mewn mewnbwn rx_metadata_i ynghyd â rx_metadata_valid_i.

Trosglwyddo Arwyddion Rhyngwyneb Cais
Tabl 11. Trosglwyddo Arwyddion Rhyngwyneb Cais

Enw Arwydd	Bitwidth	Cyfeiriad	Disgrifiad
tx_avst_sink_valid	1	Mewnbwn	Pan gaiff ei haeru, mae'n nodi bod meysydd PRB dilys ar gael yn y rhyngwyneb hwn. Wrth weithredu yn y modd ffrydio, sicrhewch nad oes unrhyw arwyddiad signal dilys rhwng dechrau'r pecyn a diwedd y pecyn Yr unig eithriad yw pan fydd y signal parod yn cychwyn.
tx_avst_sink_data	128	Mewnbwn	Data o haen cais yn nhrefn beit rhwydwaith.
tx_avst_sink_startofpacked	1	Mewnbwn	Nodwch beit PRB cyntaf pecyn
tx_avst_sink_endofpacket	1	Mewnbwn	Nodwch beit PRB olaf pecyn
tx_avst_sink_ready	1	Allbwn	Pan gaiff ei haeru, yn nodi bod yr IP O-RAN yn barod i dderbyn data o ryngwyneb y cais. readyLatency = 0 ar gyfer y rhyngwyneb hwn
tx_udcomphdr_i	8	Mewnbwn	Maes pennawd cywasgu data defnyddwyr. Yn cydamserol â tx_avst_sink_valid. Yn diffinio'r dull cywasgu a lled did IQ ar gyfer y data defnyddiwr mewn adran ddata. • [7:4] : udIqWidth • 16 ar gyfer udIqWidth=0, fel arall yn hafal i udIqWidth. gordderch eg — Mae 0000b yn golygu bod I a Q yr un yn 16 did o led; — Mae 0001b yn golygu bod I a Q yr un 1 did o led; — Mae 1111b yn golygu bod I a Q yr un yn 15 did o led • [3:0] : udCompMeth - 0000b - dim cywasgu — 0001b – pwynt arnofio bloc — 0011b – µ-cyfraith — eraill – wedi'u cadw ar gyfer dulliau'r dyfodol.
tx_metadata_i	METADATA_WIDTH	Mewnbwn	Mae signalau cwndid yn mynd trwodd ac nid ydynt wedi'u cywasgu. Yn cydamserol â tx_avst_sink_valid. Lled did ffurfweddadwy METADATA_WIDTH. Pan fyddwch chi'n troi ymlaen O-RAN cydymffurfio, cyfeiriwch at Tabl 13 ar dudalen 17. Pan fyddwch chi'n diffodd O-RAN cydymffurfio, dim ond pan fydd tx_avst_sink_startofpacket yn hafal i 1 y mae'r signal hwn yn ddilys. Nid oes gan tx_metadata_i signal a defnyddiau dilys tx_avst_sink_valid i nodi cylch dilys. Ddim ar gael pan fyddwch chi'n dewis 0 Analluogi Pyrth Metadata canys Lled metadata.

Derbyn Arwyddion Rhyngwyneb Cais
Tabl 12. Derbyn Arwyddion Rhyngwyneb Cais

Enw Arwydd	Bitwidth	Cyfeiriad	Disgrifiad
rx_avst_source_valid	1	Allbwn	Pan gaiff ei haeru, mae'n nodi bod meysydd PRB dilys ar gael yn y rhyngwyneb hwn. Dim signal avst_source_ready yn y rhyngwyneb hwn.
rx_avst_source_data	128	Allbwn	Data i haen cais yn nhrefn beit rhwydwaith.
rx_avst_source_startofpacket	1	Allbwn	Yn dynodi beit PRB cyntaf pecyn
rx_avst_source_endofpacket	1	Allbwn	Yn dynodi beit PRB olaf pecyn
rx_avst_source_error	1	Allbwn	Yn dangos bod gwall yn y pecynnau
rx_udcomphdr_o	8	Allbwn	Maes pennawd cywasgu data defnyddwyr. Yn gyson â rx_avst_source_valid. Yn diffinio'r dull cywasgu a lled did IQ ar gyfer y data defnyddiwr mewn adran ddata. • [7:4] : udIqWidth • 16 ar gyfer udIqWidth=0, fel arall yn hafal i udIqWidth. gordderch eg — Mae 0000b yn golygu bod I a Q yr un yn 16 did o led; — Mae 0001b yn golygu bod I a Q yr un 1 did o led; — Mae 1111b yn golygu bod I a Q yr un yn 15 did o led • [3:0] : udCompMeth - 0000b - dim cywasgu — 0001b - pwynt arnawf bloc (BFP) — 0011b – µ-cyfraith — eraill – wedi'u cadw ar gyfer dulliau'r dyfodol.
rx_metadata_o	METADATA_WIDTH	Allbwn	Arwyddion cwndid anghywasgedig yn pasio trwodd. Mae signalau rx_metadata_o yn ddilys pan fydd rx_metadata_valid_o yn cael ei haeru, yn gydamserol â rx_avst_source_valid. Lled did ffurfweddadwy METADATA_WIDTH. Pan fyddwch chi'n troi ymlaen O-RAN cydymffurfio, cyfeiriwch at Tabl 14 ar dudalen 18. Pan fyddwch chi'n diffodd O-RAN cydymffurfio, rx_metadata_o dim ond pan fydd rx_metadata_valid_o yn hafal i 1 yn ddilys. Ddim ar gael pan fyddwch chi'n dewis 0 Analluogi Pyrth Metadata canys Lled metadata.
rx_metadata_valid_o	1	Allbwn	Yn dangos bod y penawdau (rx_udcomphdr_o a rx_metadata_o) yn ddilys. Mae rx_metadata_valid_o yn cael ei haeru pan fydd rx_metadata_o yn ddilys, yn gydamserol â rx_avst_source_valid.

Mapio Metadata ar gyfer Cydnawsedd Nôl O-RAN
Tabl 13. tx_metadata_i Mewnbwn 128-did

Enw Arwydd	Bitwidth	Cyfeiriad	Disgrifiad	Mapio Metadata
Wedi'i gadw	16	Mewnbwn	Wedi'i gadw.	tx_metadata_i[127:112]
tx_u_size	16	Mewnbwn	Maint pecyn awyren U mewn beit ar gyfer modd ffrydio.	tx_metadata_i[111:96]
tx_u_seq_id	16	Mewnbwn	SeqID y pecyn, sy'n cael ei dynnu o bennawd trafnidiaeth eCPRI.	tx_metadata_i[95:80]
tx_u_pc_id	16	Mewnbwn	PCID ar gyfer trafnidiaeth eCPRI a RoEflowId ar gyfer cludiant radio dros ether-rwyd (RoE).	tx_metadata_i[79:64]
Wedi'i gadw	4	Mewnbwn	Wedi'i gadw.	tx_metadata_i[63:60]
tx_u_dataCyfarwyddyd	1	Mewnbwn	cyfeiriad data gNB. Ystod gwerth: {0b=Rx (hy uwchlwytho), 1b=Tx (hy llwytho i lawr)}	tx_metadata_i[59]
tx_u_filterIndex	4	Mewnbwn	Yn diffinio mynegai i'r hidlydd sianel i'w ddefnyddio rhwng data IQ a rhyngwyneb aer. Ystod gwerth: {0000b-1111b}	tx_metadata_i[58:55]
tx_u_frameId	8	Mewnbwn	Rhifydd ar gyfer fframiau 10 ms (cyfnod lapio 2.56 eiliad), yn benodol frameId = rhif ffrâm modwlo 256. Amrediad gwerth: {0000 0000b-1111 1111b}	tx_metadata_i[54:47]
tx_u_subframeId	4	Mewnbwn	Rhifydd ar gyfer is-fframiau 1 ms o fewn ffrâm 10 ms. Ystod gwerth: {0000b-1111b}	tx_metadata_i[46:43]
tx_u_slotID	6	Mewnbwn	Y paramedr hwn yw'r rhif slot o fewn is-ffrâm 1 ms. Mae'r holl slotiau mewn un is-ffrâm yn cael eu cyfrif gan y paramedr hwn. Ystod gwerth: {00 0000b-00 1111b=ID slot, 01 0000b-11 1111b=Wedi'i Gadw}	tx_metadata_i[42:37]
tx_u_symbolid	6	Mewnbwn	Yn adnabod rhif symbol o fewn slot. Ystod gwerth: {00 0000b-11 1111b}	tx_metadata_i[36:31]
tx_u_sectionId	12	Mewnbwn	Mae'r adran ID yn mapio adrannau data awyren U i'r neges C-plane cyfatebol (a Math yr Adran) sy'n gysylltiedig â'r data. Amrediad gwerth: {0000 0000 0000b-11111111 1111b}	tx_metadata_i[30:19]
tx_u_rb	1	Mewnbwn	Dangosydd bloc adnoddau. Nodwch a yw pob bloc adnoddau yn cael ei ddefnyddio neu bob bloc adnoddau arall yn cael ei ddefnyddio. Ystod gwerth: {0b=pob bloc adnoddau a ddefnyddir; 1b=pob bloc adnoddau arall a ddefnyddir}	tx_metadata_i[18]
tx_u_startPrb	10	Mewnbwn	PRB cychwynnol adran data awyren defnyddiwr. Amrediad gwerth: {00 0000 0000b-11 1111 1111b}	tx_metadata_i[17:8]
tx_u_numPrb	8	Mewnbwn	Diffiniwch y PRBs lle mae'r adran data awyren defnyddiwr yn ddilys.	tx_metadata_i[7:0]

			Ystod gwerth: {0000 0001b-1111 1111b, 0000 0000b = pob PRB yn y bylchiad is-gludwr (SCS) a lled band cludwr }
tx_u_udCompHdr	8	Mewnbwn	Diffiniwch y dull cywasgu a lled did IQ y data defnyddiwr mewn adran ddata. Amrediad gwerth: {0000 0000b-1111 1111b}	Dd/B (tx_udcomphdr_i)

Tabl 14. rx_metadata_valid_i/o

Enw Arwydd	Bitwidth	Cyfeiriad	Disgrifiad	Mapio Metadata
rx_sec_hdr_valid	1	Allbwn	Pan fydd rx_sec_hdr_valid yn 1, mae meysydd data'r adran awyren U yn ddilys. Mae IEs pennawd cyffredin yn ddilys pan fydd rx_sec_hdr_valid yn cael ei haeru, yn gydamserol ag avst_sink_u_startofpacket ac avst_sink_u_valid. Mae IEs adrannau ailadroddus yn ddilys pan fydd rx_sec_hdr_valid yn cael ei haeru, yn gydamserol ag avst_sink_u_valid. Wrth ddarparu meysydd PRB adran newydd yn avst_sink_u_data, rhowch IEs adran newydd gyda rx_sec_hdr_valid haeredig.	rx_metadata_valid_o

Tabl 15. rx_metadata_o Allbwn 128-did

Enw Arwydd	Bitwidth	Cyfeiriad	Disgrifiad	Mapio Metadata
Wedi'i gadw	32	Allbwn	Wedi'i gadw.	rx_metadata_o[127:96]
rx_u_seq_id	16	Allbwn	SeqID y pecyn, sy'n cael ei dynnu o bennawd trafnidiaeth eCPRI.	rx_metadata_o[95:80]
rx_u_pc_id	16	Allbwn	PCID ar gyfer trafnidiaeth eCPRI a RoEflowId ar gyfer trafnidiaeth RoE	rx_metadata_o[79:64]
neilltuedig	4	Allbwn	Wedi'i gadw.	rx_metadata_o[63:60]
rx_u_dataCyfarwyddyd	1	Allbwn	cyfeiriad data gNB. Ystod gwerth: {0b=Rx (hy uwchlwytho), 1b=Tx (hy llwytho i lawr)}	rx_metadata_o[59]
rx_u_filterIndex	4	Allbwn	Yn diffinio mynegai i'r hidlydd sianel i'w ddefnyddio rhwng data IQ a rhyngwyneb aer. Ystod gwerth: {0000b-1111b}	rx_metadata_o[58:55]
rx_u_frameId	8	Allbwn	Rhifydd ar gyfer fframiau 10 ms (cyfnod lapio 2.56 eiliad), yn benodol frameId = rhif ffrâm modwlo 256. Ystod gwerth: {0000 0000b-1111 1111b}	rx_metadata_o[54:47]
rx_u_subframeId	4	Allbwn	Rhifydd ar gyfer is-fframiau 1ms o fewn ffrâm 10 ms. Ystod gwerth: {0000b-1111b}	rx_metadata_o[46:43]
rx_u_slotID	6	Allbwn	Rhif y slot o fewn is-ffrâm 1ms. Mae'r holl slotiau mewn un is-ffrâm yn cael eu cyfrif gan y paramedr hwn. Ystod gwerth: {00 0000b-00 1111b=ID slot, 01 0000b-111111b=Wedi'i Gadw}	rx_metadata_o[42:37]
rx_u_symbolid	6	Allbwn	Yn adnabod rhif symbol o fewn slot. Amrediad gwerth: {00 0000b-11 1111b}	rx_metadata_o[36:31]

rx_u_sectionId	12	Allbwn	Mae'r adran ID yn mapio adrannau data awyren U i'r neges C-plane cyfatebol (a Math yr Adran) sy'n gysylltiedig â'r data. Amrediad gwerth: {0000 0000 0000b-1111 1111 1111b}	rx_metadata_o[30:19]
rx_u_rb	1	Allbwn	Dangosydd bloc adnoddau. Yn dangos a yw pob bloc adnoddau yn cael ei ddefnyddio neu bob adnodd arall yn cael ei ddefnyddio. Ystod gwerth: {0b=pob bloc adnoddau a ddefnyddir; 1b=pob bloc adnoddau arall a ddefnyddir}	rx_metadata_o[18]
rx_u_startPrb	10	Allbwn	PRB cychwynnol adran data awyren defnyddiwr. Amrediad gwerth: {00 0000 0000b-11 1111 1111b}	rx_metadata_o[17:8]
rx_u_numPrb	8	Allbwn	Yn diffinio'r PRBs lle mae'r adran data awyren defnyddiwr yn ddilys. Amrediad gwerth: {0000 0001b-1111 1111b, 0000 0000b = pob PRB yn y SCS a lled band cludwr penodedig }	rx_metadata_o[7:0]
rx_u_udCompHdr	8	Allbwn	Yn diffinio dull cywasgu a lled did IQ y data defnyddiwr mewn adran ddata. Amrediad gwerth: {0000 0000b-1111 1111b}	Dd/B (rx_udcomphdr_o)

Arwyddion Rhyngwyneb CSR
Tabl 16. Arwyddion Rhyngwyneb CSR

Enw Arwydd	Lled Did	Cyfeiriad	Disgrifiad
csr_cyfeiriad	16	Mewnbwn	Cyfeiriad y gofrestr ffurfweddu.
csr_ysgrifennu	1	Mewnbwn	Galluogi ysgrifennu cofrestr ffurfweddu.
csr_writedata	32	Mewnbwn	Ffurfweddu cofrestr ysgrifennu data.
csr_readdata	32	Allbwn	Cofrestr ffurfweddiad darllen data.
csr_darllen	1	Mewnbwn	Galluogi darllen cofrestr ffurfweddu.
csr_readdatavalid	1	Allbwn	Cofrestr ffurfweddu darllen data dilys.
csr_waitrequest	1	Allbwn	Cais aros cofrestr ffurfweddu.

Cofrestrau IP Cywasgu Fronthaul

Rheoli a monitro ymarferoldeb cywasgu blaen trwy'r rhyngwyneb rheoli a statws.
Tabl 17. Map Cofrestr

CSR_ADDRESS (Gwrthbwyso Geiriau)	Enw'r Gofrestr
0x0	modd_cywasgu
0x1	tx_gwall
0x2	rx_gwall

Tabl 18. compression_mode Cofrestr

Lled Did	Disgrifiad	Mynediad	Gwerth Ailosod HW
31:9	Wedi'i gadw	RO	0x0
8:8	Modd swyddogaethol: • Mae 1'b0 yn fodd cywasgu statig • Mae 1'b1 yn fodd cywasgu deinamig	RW	0x0
7:0	Pennawd cywasgu data defnyddiwr statig: • Mae 7:4 yn udIqWidth — 4'b0000 yw 16 did — 4'b1111 yw 15 did -: — 4'b0001 yn 1 did • Mae 3:0 yn udCompMeth - Nid yw 4'b0000 yn gywasgiad — Mae 4'b0001 yn bwynt arnawf bloc — 4'b0011 yw µ-gyfraith • Mae eraill wedi'u cadw	RW	0x0

Tabl 19. tx Cofrestr Gwallau

Lled Did	Disgrifiad	Mynediad	Gwerth Ailosod HW
31:2	Wedi'i gadw	RO	0x0
1:1	IqWidth annilys. Mae'r IP yn gosod Iqwidth i 0 (16-bit Iqwidth) os yw'n canfod Iqwidth annilys neu heb ei gynnal.	RW1C	0x0
0:0	Dull cywasgu annilys. Mae'r IP yn gollwng y pecyn.	RW1C	0x0

Tabl 20. rx Cofrestr Gwallau

Lled Did	Disgrifiad	Mynediad	Gwerth Ailosod HW
31:8	Wedi'i gadw	RO	0x0
1:1	IqWidth annilys. Mae'r IP yn gollwng y pecyn.	RW1C	0x0
0:0	Dull cywasgu annilys. Mae'r IP yn gosod y dull cywasgu i'r dull cywasgu â chymorth rhagosodedig canlynol: • Pwynt arnawf bloc yn unig wedi'i alluogi: rhagosodiad i'r pwynt arnofio bloc. • Wedi galluogi μ-cyfraith yn unig: rhagosodiad i μ-gyfraith. • Wedi galluogi bloc-bwynt arnawf ac μ-cyfraith: rhagosodiad i bloc-bwynt arnawf.	RW1C	0x0

Cywasgiad Fronthaul Intel FPGA IPs Archif Canllaw Defnyddwyr

Am y fersiynau diweddaraf a blaenorol o'r ddogfen hon, cyfeiriwch at: Canllaw Defnyddiwr IP IP Fronthaul Compression Intel FPGA. Os nad yw fersiwn IP neu feddalwedd wedi'i restru, mae'r canllaw defnyddiwr ar gyfer y fersiwn IP neu feddalwedd blaenorol yn berthnasol.

Hanes Adolygu Dogfennau ar gyfer y Fronthaul Compression Intel FPGA IP Canllaw Defnyddiwr

Fersiwn y Ddogfen	Fersiwn Intel Quartus Prime	Fersiwn IP	Newidiadau
2022.08.08	21.4	1.0.1	Lled metadata wedi'i gywiro 0 i 0 (Analluogi Porthladdoedd Metadata).
2022.03.22	21.4	1.0.1	• Disgrifiadau signal wedi'u cyfnewid: — tx_avst_sink_data a tx_avst_source_data — rx_avst_sink_data a rx_avst_source_data • Wedi adio Graddau Cyflymder â Chymorth Dyfais bwrdd • Wedi adio Perfformiad a Defnyddio Adnoddau
2021.12.07	21.3	1.0.0	Cod archebu wedi'i ddiweddaru.
2021.11.23	21.3	1.0.0	Rhyddhad cychwynnol.

Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.

Fersiwn Ar-lein
Anfon Adborth
ID: 709301
UG-20346
Fersiwn: 2022.08.08
ISO 9001:2015 Cofrestredig

Dogfennau / Adnoddau

	Intel Cywasgiad Fronthaul FPGA IP [pdfCanllaw Defnyddiwr Cywasgiad Fronthaul FPGA IP, Fronthaul, Cywasgiad FPGA IP, FPGA IP
	Intel Cywasgiad Fronthaul FPGA IP [pdfCanllaw Defnyddiwr UG-20346, 709301, Fronthaul Cywasgu FPGA IP, Fronthaul FPGA IP, Cywasgu FPGA IP, FPGA IP

Cyfeiriadau

• Llawlyfr Defnyddiwr