Kompresja Fronthaul FPGA IP
Instrukcja użytkownika

Kompresja Fronthaul FPGA IP

Przewodnik użytkownika Fronthaul Compression Intel® FPGA IP
Zaktualizowano dla Intel® Quartus® Prime
Pakiet projektowy: 21.4 IP
Wersja: 1.0.1

Informacje o technologii Fronthaul Compression Intel® FPGA IP

Fronthaul Compression IP składa się z kompresji i dekompresji danych U-plane IQ. Silnik kompresji oblicza µ-law lub blokową kompresję zmiennoprzecinkową na podstawie nagłówka kompresji danych użytkownika (udCompHdr). To IP wykorzystuje interfejs przesyłania strumieniowego Avalon dla danych IQ, sygnałów przewodowych oraz metadanych i sygnałów wstęg bocznych, a także mapowany w pamięci interfejs Avalon dla rejestrów sterowania i stanu (CSR).
IP odwzorowuje skompresowane IQ i parametr kompresji danych użytkownika (udCompParam) zgodnie z formatem ramki danych sekcji określonym w specyfikacji O-RAN O-RAN Fronthaul Control, User and Synchronization Plane wersja 3.0 kwiecień 2020 r. .4-v0). Avalon streaming sink i szerokość danych interfejsu źródłowego to 03.00 bitów dla interfejsu aplikacji i 128 bity dla interfejsu transportowego, aby obsługiwać maksymalny współczynnik kompresji 64:2.
Informacje powiązane
O-RAN webstrona
1.1. Funkcje kompresji Fronthaul Intel® FPGA IP

• -prawa i bloki kompresji i dekompresji zmiennoprzecinkowej
• Szerokość IQ od 8 do 16 bitów
• Statyczna i dynamiczna konfiguracja formatu U-plane IQ i nagłówka kompresji
• Pakiet multisekcji (jeśli włączona jest zgodność z O-RAN)

1.2. Obsługa rodziny urządzeń Intel® FPGA IP firmy Fronthaul do kompresji
Firma Intel oferuje następujące poziomy obsługi urządzeń dla Intel FPGA IP:

• Zaawansowane wsparcie — IP jest dostępne do symulacji i kompilacji dla tej rodziny urządzeń. programowanie FPGA file (.pof) wsparcie nie jest dostępne dla oprogramowania Quartus Prime Pro Stratix 10 Edition Beta i dlatego nie można zagwarantować zamknięcia taktowania IP. Modele czasowe obejmują wstępne szacunki inżynieryjne opóźnień na podstawie wczesnych informacji po rozmieszczeniu. Modele taktowania mogą ulec zmianie, ponieważ testowanie krzemu poprawia korelację między rzeczywistym krzemem a modelami taktowania. Możesz użyć tego rdzenia IP do badań architektury systemu i wykorzystania zasobów, symulacji, pinoutów, oceny opóźnień systemu, podstawowych ocen czasu (budżetowanie potoku) i strategii transferu we/wy (szerokość ścieżki danych, głębokość serii, kompromisy w zakresie standardów we/wy ).
• Wstępne wsparcie — firma Intel weryfikuje rdzeń IP za pomocą wstępnych modeli taktowania dla tej rodziny urządzeń. Rdzeń IP spełnia wszystkie wymagania funkcjonalne, ale może nadal przechodzić analizę taktowania dla rodziny urządzeń. Możesz go używać w projektach produkcyjnych z ostrożnością.
• Ostateczne wsparcie — firma Intel weryfikuje adres IP za pomocą ostatecznych modeli taktowania dla tej rodziny urządzeń. IP spełnia wszystkie wymagania funkcjonalne i czasowe dla rodziny urządzeń. Możesz go używać w projektach produkcyjnych.

Tabela 1. Obsługa rodziny urządzeń Fronthaul Compression IP

Rodzina urządzeń	Wsparcie
Intel® Agilex™ (kafelek elektroniczny)	Wstępny
Intel Agilex (kafelek F)	Osiągnięcie
Intel Arria® 10	Finał
Intel Stratix® 10 (tylko urządzenia typu H i E)	Finał
Inne rodziny urządzeń	Brak wsparcia

Tabela 2. Stopnie prędkości obsługiwane przez urządzenie

Rodzina urządzeń	Stopień szybkości tkaniny FPGA
Intela Agilexa	3
Intel Arria 10	2
Intel Stratix 10	2

1.3. Informacje o wersji dla Fronthaul Compression Intel FPGA IP
Wersje Intel FPGA IP są zgodne z wersjami oprogramowania Intel Quartus® Prime Design Suite do wersji 19.1. Począwszy od oprogramowania Intel Quartus Prime Design Suite w wersji 19.2, Intel FPGA IP ma nowy schemat wersjonowania.
Numer wersji Intel FPGA IP (XYZ) może się zmieniać z każdą wersją oprogramowania Intel Quartus Prime. Zmiana w:

• X wskazuje na istotną zmianę OD. Jeśli aktualizujesz oprogramowanie Intel Quartus Prime, musisz ponownie wygenerować adres IP.
• Y wskazuje, że adres IP zawiera nowe funkcje. Zregeneruj swój adres IP, aby uwzględnić te nowe funkcje.
• Z wskazuje, że IP zawiera drobne zmiany. Zregeneruj swój adres IP, aby uwzględnić te zmiany.

Tabela 3. Informacje o wersji Fronthaul Compression IP

Przedmiot	Opis
Wersja	1.0.1
Data wydania	Luty 2022
Kod zamówienia	IP-FH-KOMP

1.4. Wydajność kompresji Fronthaul i wykorzystanie zasobów
Zasoby adresu IP kierowane na urządzenie Intel Agilex, urządzenie Intel Arria 10 i urządzenie Intel Stratix 10
Tabela 4. Wydajność kompresji Fronthaul i wykorzystanie zasobów
Wszystkie wpisy dotyczą kompresji i dekompresji danych w kierunku IP

Urządzenie	IP	Jałmużna	Rejestry logiczne		M20K
			Podstawowy	Wtórny
Intela Agilexa	Zmiennoprzecinkowy blok	14,969	25,689	6,093	0
	Prawo μ	22,704	39,078	7,896	0
	Blok zmiennoprzecinkowy i prawo µ	23,739	41,447	8,722	0
	Blok zmiennoprzecinkowy, prawo µ i rozszerzona szerokość IQ	23,928	41,438	8,633	0
Intel Arria 10	Zmiennoprzecinkowy blok	12,403	16,156	5,228	0
	Prawo μ	18,606	23,617	5,886	0
	Blok zmiennoprzecinkowy i prawo µ	19,538	24,650	6,140	0
	Blok zmiennoprzecinkowy, prawo µ i rozszerzona szerokość IQ	19,675	24,668	6,141	0
Intel Stratix 10	Zmiennoprzecinkowy blok	16,852	30,548	7,265	0
	Prawo μ	24,528	44,325	8,080	0
	Blok zmiennoprzecinkowy i prawo µ	25,690	47,357	8,858	0
	Blok zmiennoprzecinkowy, prawo µ i rozszerzona szerokość IQ	25,897	47,289	8,559	0

Rozpoczęcie pracy z Fronthaul Compression Intel FPGA IP

Opisuje instalację, parametryzację, symulację i inicjowanie adresu IP Fronthaul Compression.
2.1. Uzyskanie, instalacja i licencjonowanie adresu IP do kompresji Fronthaul
Fronthaul Compression IP to rozszerzony adres IP Intel FPGA, który nie jest dołączony do wersji Intel Quartus Prime.

1. Utwórz konto My Intel, jeśli go nie masz.
2. Zaloguj się, aby uzyskać dostęp do samoobsługowego centrum licencjonowania (SSLC).
3. Kup IP do kompresji Fronthaul.
4. Na stronie SSLC kliknij opcję Uruchom dla adresu IP. SSLC udostępnia okno dialogowe instalacji, które pomaga w instalacji adresu IP.
5. Zainstaluj w tej samej lokalizacji co folder Intel Quartus Prime.

Tabela 5. Lokalizacje instalacji kompresji Fronthaul

Lokalizacja	Oprogramowanie	Platforma
:\intelFPGA_pro\\quartus\ip \altera_cloud	Wersja Intel Quartus Prime Pro	Okna*
:/intelFPGA_pro//quartus/ip/altera_cloud	Wersja Intel Quartus Prime Pro	Linux *

Rysunek 1. Struktura katalogu instalacyjnego Fronthaul Compression IP Katalog instalacyjny Intel Quartus Prime

Adres IP Fronthaul Compression Intel FPGA pojawia się teraz w katalogu IP.
Informacje powiązane

• Układ FPGA firmy Intel webstrona
  
• Samoobsługowe centrum licencjonowania (SSLC)

2.2. Parametryzacja adresu IP kompresji Fronthaul
Szybko skonfiguruj niestandardową odmianę IP w Edytorze parametrów IP.

1. Utwórz projekt Intel Quartus Prime Pro Edition, w którym zintegrujesz swój rdzeń IP.
   a. Kliknij w Intel Quartus Prime Pro Edition File Kreator nowego projektu, aby utworzyć nowy projekt Intel Quartus Prime lub File Otwórz projekt, aby otworzyć istniejący projekt Quartus Prime. Kreator monituje o określenie urządzenia.
   b. Określ rodzinę urządzeń, która spełnia wymagania klasy szybkości dla adresu IP.
   c. Kliknij Zakończ.
2. W katalogu IP wybierz opcję Fronthaul Compression Intel FPGA IP. Zostanie wyświetlone okno Nowa odmiana adresu IP.
3. Określ nazwę najwyższego poziomu dla nowej niestandardowej odmiany adresu IP. Edytor parametrów zapisuje ustawienia odmiany IP w pliku file o nazwie .ip.
4. Kliknij OK. Pojawia się edytor parametrów.
   Rysunek 2. Edytor parametrów IP kompresji Fronthaul
5. Określ parametry swojej odmiany adresu IP. Patrz Parametry, aby uzyskać informacje o określonych parametrach IP.
6. Kliknij Projekt Example i określ parametry swojego projektu, npample.
   Rysunek 3. Projekt ExampEdytor parametrów
7. Kliknij Generuj HDL. Pojawi się okno dialogowe Generowanie.
8. Określ dane wyjściowe file opcje generowania, a następnie kliknij Generuj. Odmiana IP files generować zgodnie z Twoimi specyfikacjami.
9. Kliknij Zakończ. Edytor parametrów dodaje plik .ip najwyższego poziomu file do bieżącego projektu automatycznie. Jeśli pojawi się monit o ręczne dodanie pliku .ip file do projektu, kliknij opcję Dodaj/Usuń projekt Files w programie Project, aby dodać file.
10. Po wygenerowaniu i utworzeniu instancji odmiany adresu IP przypisz odpowiednie piny do połączeń portów i ustaw odpowiednie parametry RTL dla poszczególnych instancji.

2.2.1. Parametry IP kompresji Fronthaul
Tabela 6. Parametry IP kompresji Fronthaul

Nazwa	Prawidłowe wartości	Opis
Kierunek danych	TX i RX, tylko TX, tylko RX	Wybierz TX do kompresji; RX do dekompresji.
Metoda kompresji	BFP, mu-Law lub BFP i mu-Law	Wybierz blok zmiennoprzecinkowy, μ-law lub oba.

Szerokość metadanych	0 (wyłącz porty metadanych), 32, 64, 96, 128 (bit)	Określ szerokość bitową magistrali metadanych (dane nieskompresowane).
Włącz rozszerzoną szerokość IQ	Włączone lub wyłączone	Włącz dla obsługiwanej szerokości IqWidth od 8 do 16 bitów. Wyłącz dla obsługiwanych IqWidth 9, 12, 14 i 16-bitowych.
Zgodność z O-RAN	Włączone lub wyłączone	Włącz, aby śledzić mapowanie adresów IP ORAN dla portu metadanych i potwierdzać prawidłowy sygnał metadanych dla każdego nagłówka sekcji. Adres IP obsługuje tylko metadane o szerokości 128 bitów. IP obsługuje pojedynczą sekcję i wiele sekcji na pakiet. Metadane są ważne w każdej sekcji z poprawną asercją metadanych. Wyłącz, aby adres IP używał metadanych jako sygnałów przejściowych bez wymogu mapowania (np. U-plane numPrb przyjmuje wartość 0). Adres IP obsługuje szerokości metadanych 0 (wyłącz porty metadanych), 32, 64, 96, 128 bitów. IP obsługuje pojedynczą sekcję na pakiet. Metadane są ważne tylko raz przy stwierdzeniu poprawności metadanych dla każdego pakietu.

2.3. Wygenerowane IP File Struktura
Oprogramowanie Intel Quartus Prime Pro Edition generuje następujące dane wyjściowe rdzenia IP file struktura.
Tabela 7. Wygenerowany adres IP Files

File Nazwa	Opis
<Twoje IP>.ip	System Platform Designer lub odmiana IP najwyższego poziomu file.Twoje IP> to nazwa, którą nadajesz swojej odmianie adresu IP.
<Twoje IP>.cmp	Deklaracja komponentu VHDL (.cmp) file jest tekstem file który zawiera lokalne definicje ogólne i definicje portów, których można użyć w projekcie VHDL files.
<Twoje IP>.html	Raport zawierający informacje o połączeniu, mapę pamięci pokazującą adres każdego urządzenia podrzędnego w odniesieniu do każdego urządzenia nadrzędnego, do którego jest ono podłączone, oraz przypisania parametrów.
<Twoje IP>_generacja.rpt	Dziennik generowania IP lub Platform Designer file. Podsumowanie wiadomości podczas generowania IP.
<Twoje IP>.qgsimc	Wyświetla listę parametrów symulacji obsługujących regenerację przyrostową.
<Twoje IP>.qgsynthc	Wyświetla listę parametrów syntezy obsługujących regenerację przyrostową.
<Twoje IP>.qip	Zawiera wszystkie wymagane informacje o komponencie IP do integracji i kompilacji komponentu IP w oprogramowaniu Intel Quartus Prime.
<Twoje IP>.sopcinfo	Opisuje połączenia i parametryzację składników IP w systemie Platform Designer. Możesz przeanalizować jego zawartość, aby uzyskać wymagania podczas opracowywania sterowników oprogramowania dla składników IP. Korzystają z tego narzędzia niższego szczebla, takie jak łańcuch narzędzi Nios® II file. .sopcinfo file i system.h file generowane dla łańcucha narzędzi Nios II zawierają informacje o mapie adresowej dla każdego urządzenia podrzędnego względem każdego urządzenia nadrzędnego, które uzyskuje dostęp do urządzenia podrzędnego. Różne urządzenia nadrzędne mogą mieć inną mapę adresową, aby uzyskać dostęp do określonego komponentu podrzędnego.
<Twoje IP>.csv	Zawiera informacje o stanie aktualizacji składnika IP.
<Twoje IP>.bsf	Symbol Bloku File (.bsf) reprezentacja odmiany adresu IP do użycia w schemacie blokowym Intel Quartus Prime Files (.bdf).
<Twoje IP>.spd	Wymagane dane wejściowe file dla ip-make-simscript do generowania skryptów symulacyjnych dla obsługiwanych symulatorów. .spd file zawiera listę files wygenerowane do symulacji wraz z informacjami o pamięciach, które można zainicjować.

<Twoje IP>.ppf	Planer pinów File (.ppf) przechowuje przypisania portów i węzłów dla komponentów IP utworzonych do użytku z Pin Planner.
<Twoje IP>_bb.v	Możesz użyć czarnej skrzynki Verilog (_bb.v) file jako pustą deklarację modułu do wykorzystania jako czarna skrzynka.
<Twoje IP>_inst.v lub _inst.vhd	HDL npampszablon instancji pliku. Możesz skopiować i wkleić zawartość tego file do twojego HDL file aby utworzyć instancję odmiany IP.
<Twoje IP>.v lubTwoje IP>.vhd	HDL files, które tworzą instancję każdego podmodułu lub podrzędnego rdzenia IP do syntezy lub symulacji.
mentor/	Zawiera skrypt ModelSim* msim_setup.tcl do konfigurowania i uruchamiania symulacji.
synopsys/vcs/synopsys/vcsmx/	Zawiera skrypt powłoki vcs_setup.sh do konfigurowania i uruchamiania symulacji VCS*. Zawiera skrypt powłoki vcsmx_setup.sh i synopsys_ sim.setup file skonfigurować i uruchomić symulację VCS MX*.
rytm/	Zawiera skrypt powłoki ncsim_setup.sh i inne ustawienia files, aby skonfigurować i uruchomić symulację NCSIM*.
aldek/	Zawiera skrypt powłoki rivierapro_setup.sh do konfiguracji i uruchamiania symulacji Aldec*.
xcelium/	Zawiera skrypt powłoki xcelium_setup.sh i inne ustawienia files, aby skonfigurować i uruchomić symulację Xcelium*.
podmoduły/	Zawiera HDL files dla podstawowych modułów podrzędnych IP.
<podrzędne rdzenie IP>/	Dla każdego wygenerowanego podstawowego katalogu podrzędnego adresu IP aplikacja Platform Designer generuje podkatalogi synth/ i sim/.

Opis funkcjonalny Fronthaul Compression IP

Rysunek 4. Fronthaul Compression IP obejmuje kompresję i dekompresję. Schemat blokowy IP kompresji Fronthaul

Kompresja i dekompresja
Blok przesunięć bitowych oparty na blokach przetwarzania wstępnego generuje optymalne przesunięcia bitów dla bloku zasobów składającego się z 12 elementów zasobów (RE). Blok redukuje szum kwantyzacji, szczególnie dlaamplitośćamples. W związku z tym zmniejsza wielkość wektora błędu (EVM), którą wprowadza kompresja. Algorytm kompresji jest prawie niezależny od wartości mocy. Zakładając złożone dane wejściowe samples to x = x1 + jxQ, maksymalna wartość bezwzględna rzeczywistej i urojonej składowej dla bloku zasobów wynosi:
Mając maksymalną wartość bezwzględną dla bloku zasobów, następujące równanie określa wartość przesunięcia w lewo przypisaną do tego bloku zasobów:Gdzie bitWidth jest wejściową szerokością bitową.
IP obsługuje współczynniki kompresji 8, 9, 10, 11, 12, 13, 14, 15, 16.
Kompresja i dekompresja Mu-Law
Algorytm wykorzystuje technikę kompresji Mu-law, która jest szeroko stosowana w kompresji mowy. Ta technika przepuszcza nieskompresowany sygnał wejściowy x przez kompresor z funkcją f(x) przed zaokrągleniem i obcięciem bitów. Technika wysyła skompresowane dane, y, przez interfejs. Otrzymane dane przechodzą przez funkcję rozszerzającą (która jest odwrotnością kompresora, F-1(y). Technika ta odtwarza nieskompresowane dane z minimalnym błędem kwantyzacji.
Równanie 1. Funkcje kompresora i dekompresora
Algorytm kompresji Mu-law IQ jest zgodny ze specyfikacją O-RAN.
Informacje powiązane
O-RAN webstrona
3.1. Sygnały IP kompresji Fronthaul
Podłącz i kontroluj IP.
Sygnały interfejsu zegara i resetowania =
Tabela 8. Sygnały interfejsu zegara i resetu

Nazwa sygnału	Szerokość bitowa	Kierunek	Opis
tx_clk	1	Wejście	Zegar nadajnika. Częstotliwość zegara wynosi 390.625 MHz dla 25 Gb/s i 156.25 MHz dla 10 Gb/s. Wszystkie sygnały interfejsu nadajnika są synchroniczne z tym zegarem.
rx_clk	1	Wejście	Zegar odbiornika. Częstotliwość zegara wynosi 390.625 MHz dla 25 Gb/s i 156.25 MHz dla 10 Gb/s. Wszystkie sygnały interfejsu odbiornika są synchroniczne z tym zegarem.
csr_clk	1	Wejście	Zegar dla interfejsu CSR. Częstotliwość zegara wynosi 100 MHz.

tx_rst_n	1	Wejście	Aktywny niski reset dla interfejsu przetwornika synchronicznego z tx_clk.
rx_rst_n	1	Wejście	Aktywny niski reset dla interfejsu odbiornika synchronicznego z rx_clk.
csr_rst_n	1	Wejście	Aktywny niski reset dla interfejsu CSR synchronicznego z csr_clk.

Przesyłaj sygnały interfejsu transportowego
Tabela 9. Transmisyjne sygnały interfejsu transportowego
Wszystkie typy sygnałów są liczbami całkowitymi bez znaku.

Nazwa sygnału	Szerokość bitowa	Kierunek	Opis
tx_avst_source_valid	1	Wyjście	Potwierdzony wskazuje, że dostępne są prawidłowe dane w avst_source_data.
tx_avst_source_data	64	Wyjście	Pola PRB, w tym udCompParam, iSample i qSample. Pola PRB następnej sekcji są łączone z polami PRB poprzedniej sekcji.
tx_avst_source_startofpacket	1	Wyjście	Wskazuje pierwszy bajt ramki.
tx_avst_source_endofpacket	1	Wyjście	Wskazuje ostatni bajt ramki.
tx_avst_source_ready	1	Wejście	Po potwierdzeniu wskazuje, że warstwa transportowa jest gotowa do przyjęcia danych. readyLatency = 0 dla tego interfejsu.
tx_avst_source_empty	3	Wyjście	Określa liczbę pustych bajtów w avst_source_data, gdy potwierdzono avst_source_endofpacket.
tx_udcomphdr_o	8	Wyjście	Pole nagłówka kompresji danych użytkownika. Synchroniczne z tx_avst_source_valid. Określa metodę kompresji i szerokość bitową IQ dla danych użytkownika w sekcji danych. • [7:4] : szerokość udIq • 16 dla udIqWidth=0, w innym przypadku równa się udIqWidth e,g,: — 0000b oznacza, że ​​I i Q mają po 16 bitów; — 0001b oznacza, że ​​I i Q mają szerokość 1 bitu; — 1111b oznacza, że ​​I i Q mają szerokość 15 bitów • [3:0] : udCompMeth — 0000b – brak kompresji — 0001b – blok zmiennoprzecinkowy — 0011b — μ-prawo — inne — zarezerwowane dla przyszłych metod.
tx_metadane_o	METADANE_WIDTH	Wyjście	Sygnały przewodowe przechodzą i nie są kompresowane. Synchroniczne z tx_avst_source_valid. Konfigurowalna szerokość bitowa METADATA_WIDTH. Kiedy włączasz Zgodność z O-RAN, odnieś się do Tabela 13 na stronie 17. Po wyłączeniu Zgodność z O-RAN, ten sygnał jest ważny tylko wtedy, gdy tx_avst_source_startofpacket wynosi 1. tx_metadata_o nie ma prawidłowego sygnału i używa tx_avst_source_valid do wskazania prawidłowego cyklu. Niedostępne po wybraniu 0 Wyłącz porty metadanych Do Szerokość metadanych.

Odbieraj sygnały interfejsu transportowego
Tabela 10. Odbieranie sygnałów interfejsu transportowego
Brak przeciwciśnienia na tym interfejsie. Pusty sygnał przesyłania strumieniowego Avalon nie jest konieczny w tym interfejsie, ponieważ zawsze wynosi on zero.

Nazwa sygnału	Szerokość bitowa	Kierunek	Opis
rx_avst_sink_ważny	1	Wejście	Po potwierdzeniu wskazuje, że dostępne są prawidłowe dane w avst_sink_data. Brak sygnału avst_sink_ready na tym interfejsie.
rx_avst_sink_data	64	Wejście	Pola PRB, w tym udCompParam, iSample i qSample. Pola PRB następnej sekcji są łączone z polami PRB poprzedniej sekcji.
rx_avst_sink_startofpakietu	1	Wejście	Wskazuje pierwszy bajt ramki.
rx_avst_sink_endofpacket	1	Wejście	Wskazuje ostatni bajt ramki.
rx_avst_sink_error	1	Wejście	Potwierdzony w tym samym cyklu co avst_sink_endofpacket, wskazuje, że bieżący pakiet jest pakietem błędów
rx_udcomphdr_i	8	Wejście	Pole nagłówka kompresji danych użytkownika. Synchroniczne z rx_metadata_valid_i. Definiuje metodę kompresji i szerokość bitową IQ dla danych użytkownika w sekcji danych. • [7:4] : szerokość udIq • 16 dla udIqWidth=0, w przeciwnym razie równa się udIqWidth. np — 0000b oznacza, że ​​I i Q mają po 16 bitów; — 0001b oznacza, że ​​I i Q mają szerokość 1 bitu; — 1111b oznacza, że ​​I i Q mają szerokość 15 bitów • [3:0] : udCompMeth — 0000b – brak kompresji — 0001b – blok zmiennoprzecinkowy — 0011b — μ-prawo — inne — zarezerwowane dla przyszłych metod.
rx_metadane_i	METADANE_WIDTH	Wejście	Przekazywanie nieskompresowanych sygnałów przewodowych. Sygnały rx_metadata_i są ważne, gdy potwierdzono rx_metadata_valid_i, synchronicznie z rx_avst_sink_valid. Konfigurowalna szerokość bitowa METADATA_WIDTH. Kiedy włączasz Zgodność z O-RAN, odnieś się do Tabela 15 na stronie 18. Kiedy się wyłączysz Zgodność z O-RAN, ten sygnał rx_metadata_i jest ważny tylko wtedy, gdy zarówno rx_metadata_valid_i, jak i rx_avst_sink_startofpacket są równe 1. Niedostępne po wybraniu 0 Wyłącz porty metadanych Do Szerokość metadanych.
rx_metadane_poprawne_i	1	Wejście	Wskazuje, że nagłówki (rx_udcomphdr_i i rx_metadata_i) są prawidłowe. Synchroniczne z rx_avst_sink_valid. Sygnał obowiązkowy. Aby uzyskać kompatybilność wsteczną O-RAN, potwierdź rx_metadata_valid_i, jeśli adres IP ma prawidłowe wspólne nagłówki IE i powtarzane sekcje IE. Udostępniając nowe pola bloku zasobów fizycznych (PRB) sekcji w rx_avst_sink_data, podaj nowe IE sekcji w danych wejściowych rx_metadata_i razem z rx_metadata_valid_i.

Przesyłaj sygnały interfejsu aplikacji
Tabela 11. Transmisja sygnałów interfejsu aplikacji

Nazwa sygnału	Szerokość bitowa	Kierunek	Opis
tx_avst_sink_ważny	1	Wejście	W przypadku potwierdzenia wskazuje, że w tym interfejsie dostępne są prawidłowe pola PRB. Podczas pracy w trybie przesyłania strumieniowego należy upewnić się, że między początkiem pakietu a końcem pakietu nie ma cofnięcia ważnego sygnału. Jedynym wyjątkiem jest sytuacja, gdy cofnięto potwierdzenie gotowości sygnału.
tx_avst_sink_data	128	Wejście	Dane z warstwy aplikacji w sieciowym porządku bajtów.
tx_avst_sink_startofpakietu	1	Wejście	Wskaż pierwszy bajt PRB pakietu
tx_avst_sink_endofpakiet	1	Wejście	Wskaż ostatni bajt PRB pakietu
tx_avst_sink_gotowy	1	Wyjście	Po potwierdzeniu wskazuje, że adres IP O-RAN jest gotowy do przyjęcia danych z interfejsu aplikacji. readyLatency = 0 dla tego interfejsu
tx_udcomphdr_i	8	Wejście	Pole nagłówka kompresji danych użytkownika. Synchroniczne z tx_avst_sink_valid. Definiuje metodę kompresji i szerokość bitową IQ dla danych użytkownika w sekcji danych. • [7:4] : szerokość udIq • 16 dla udIqWidth=0, w przeciwnym razie równa się udIqWidth. np — 0000b oznacza, że ​​I i Q mają po 16 bitów; — 0001b oznacza, że ​​I i Q mają szerokość 1 bitu; — 1111b oznacza, że ​​I i Q mają szerokość 15 bitów • [3:0] : udCompMeth — 0000b – brak kompresji — 0001b – blok zmiennoprzecinkowy — 0011b — μ-prawo — inne — zarezerwowane dla przyszłych metod.
tx_metadane_i	METADANE_WIDTH	Wejście	Sygnały przewodowe przechodzą i nie są kompresowane. Synchroniczne z tx_avst_sink_valid. Konfigurowalna szerokość bitowa METADATA_WIDTH. Kiedy włączasz Zgodność z O-RAN, odnieś się do Tabela 13 na stronie 17. Kiedy się wyłączysz Zgodność z O-RAN, ten sygnał jest ważny tylko wtedy, gdy tx_avst_sink_startofpacket jest równy 1. tx_metadata_i nie ma prawidłowego sygnału i zastosowań tx_avst_sink_valid, aby wskazać prawidłowy cykl. Niedostępne po wybraniu 0 Wyłącz porty metadanych Do Szerokość metadanych.

Odbieraj sygnały interfejsu aplikacji
Tabela 12. Odbieranie sygnałów interfejsu aplikacji

Nazwa sygnału	Szerokość bitowa	Kierunek	Opis
rx_avst_source_valid	1	Wyjście	W przypadku potwierdzenia wskazuje, że w tym interfejsie dostępne są prawidłowe pola PRB. Brak sygnału avst_source_ready na tym interfejsie.
rx_avst_source_data	128	Wyjście	Dane do warstwy aplikacji w sieciowej kolejności bajtów.
rx_avst_source_startofpacket	1	Wyjście	Wskazuje pierwszy bajt PRB pakietu
rx_avst_source_endofpacket	1	Wyjście	Wskazuje ostatni bajt PRB pakietu
rx_avst_source_error	1	Wyjście	Wskazuje, że pakiety zawierają błąd
rx_udcomphdr_o	8	Wyjście	Pole nagłówka kompresji danych użytkownika. Synchroniczne z rx_avst_source_valid. Definiuje metodę kompresji i szerokość bitową IQ dla danych użytkownika w sekcji danych. • [7:4] : szerokość udIq • 16 dla udIqWidth=0, w przeciwnym razie równa się udIqWidth. np — 0000b oznacza, że ​​I i Q mają po 16 bitów; — 0001b oznacza, że ​​I i Q mają szerokość 1 bitu; — 1111b oznacza, że ​​I i Q mają szerokość 15 bitów • [3:0] : udCompMeth — 0000b – brak kompresji — 0001b – blok zmiennoprzecinkowy (BFP) — 0011b — μ-prawo — inne — zarezerwowane dla przyszłych metod.
rx_metadane_o	METADANE_WIDTH	Wyjście	Przekazywanie nieskompresowanych sygnałów przewodowych. Sygnały rx_metadata_o są prawidłowe, gdy potwierdzono rx_metadata_valid_o, synchronicznie z rx_avst_source_valid. Konfigurowalna szerokość bitowa METADATA_WIDTH. Kiedy włączysz Zgodność z O-RAN, odnieś się do Tabela 14 na stronie 18. Kiedy się wyłączysz Zgodność z O-RAN, rx_metadata_o jest ważny tylko wtedy, gdy rx_metadata_valid_o jest równy 1. Niedostępne po wybraniu 0 Wyłącz porty metadanych Do Szerokość metadanych.
rx_metadane_poprawne_o	1	Wyjście	Wskazuje, że nagłówki (rx_udcomphdr_o i rx_metadane_o) są prawidłowe. rx_metadata_valid_o jest potwierdzane, gdy rx_metadata_o jest poprawne, synchronicznie z rx_avst_source_valid.

Mapowanie metadanych dla kompatybilności wstecznej O-RAN
Tabela 13. tx_metadata_i 128-bitowe wejście

Nazwa sygnału	Szerokość bitowa	Kierunek	Opis	Mapowanie metadanych
Skryty	16	Wejście	Skryty.	tx_metadane_i[127:112]
tx_u_rozmiar	16	Wejście	Rozmiar pakietu U-płaszczyzny w bajtach dla trybu przesyłania strumieniowego.	tx_metadane_i[111:96]
tx_u_seq_id	16	Wejście	SeqID pakietu, który jest wyodrębniany z nagłówka transportowego eCPRI.	tx_metadane_i[95:80]
tx_u_pc_id	16	Wejście	PCID dla transportu eCPRI i RoEflowId dla transportu radiowego przez Ethernet (RoE).	tx_metadane_i[79:64]
Skryty	4	Wejście	Skryty.	tx_metadane_i[63:60]
tx_u_dataKierunek	1	Wejście	Kierunek danych gNB. Zakres wartości: {0b=Rx (tj. przesyłanie), 1b=Tx (tj. pobieranie)}	tx_metadane_i[59]
tx_u_filterIndex	4	Wejście	Definiuje indeks filtra kanału, który ma być używany między danymi IQ a interfejsem radiowym. Zakres wartości: {0000b-1111b}	tx_metadane_i[58:55]
tx_u_Identyfikator ramki	8	Wejście	Licznik ramek 10 ms (okres zawijania 2.56 sekundy), konkretnie frameId= numer ramki modulo 256. Zakres wartości: {0000 0000b-1111 1111b}	tx_metadane_i[54:47]
tx_u_identyfikator ramki podrzędnej	4	Wejście	Licznik ramek podrzędnych 1 ms w ramce 10 ms. Zakres wartości: {0000b-1111b}	tx_metadane_i[46:43]
tx_u_slotID	6	Wejście	Ten parametr jest numerem szczeliny w podramce 1 ms. Wszystkie szczeliny w jednej podramce są zliczane przez ten parametr. Zakres wartości: {00 0000b-00 1111b=ID gniazda, 01 0000b-11 1111b=Zarezerwowane}	tx_metadane_i[42:37]
tx_u_symbolid	6	Wejście	Identyfikuje numer symbolu w gnieździe. Zakres wartości: {00 0000b-11 1111b}	tx_metadane_i[36:31]
tx_u_sekcjiId	12	Wejście	Sekcja ID odwzorowuje sekcje danych płaszczyzny U na odpowiedni komunikat płaszczyzny C (i typ sekcji) powiązany z danymi. Zakres wartości: {0000 0000 0000b-11111111 1111b}	tx_metadane_i[30:19]
tx_u_rb	1	Wejście	Wskaźnik blokady zasobów. Wskaż, czy używany jest każdy blok zasobów, czy każdy inny blok zasobów. Zakres wartości: {0b=każdy użyty blok zasobów; 1b=każdy inny użyty blok zasobów}	tx_metadane_i[18]
tx_u_startPrb	10	Wejście	Początkowy PRB sekcji danych płaszczyzny użytkownika. Zakres wartości: {00 0000 0000b-11 1111 1111b}	tx_metadane_i[17:8]
tx_u_numPrb	8	Wejście	Zdefiniuj PRB, w których obowiązuje sekcja danych płaszczyzny użytkownika.	tx_metadane_i[7:0]

			Zakres wartości: {0000 0001b-1111 1111b, 0000 0000b = wszystkie PRB w określonym rozstawie podnośnych (SCS) i szerokości pasma nośnej}
tx_u_udCompHdr	8	Wejście	Zdefiniuj metodę kompresji i szerokość bitową IQ danych użytkownika w sekcji danych. Zakres wartości: {0000 0000b-1111 1111b}	Nie dotyczy (tx_udcomphdr_i)

Tabela 14. rx_metadane_valid_i/o

Nazwa sygnału	Szerokość bitowa	Kierunek	Opis	Mapowanie metadanych
rx_sec_hdr_poprawny	1	Wyjście	Gdy rx_sec_hdr_valid wynosi 1, pola danych przekroju U-płaszczyzny są prawidłowe. Wspólne nagłówki IE są ważne, gdy rx_sec_hdr_valid jest potwierdzone, synchronicznie z avst_sink_u_startofpacket i avst_sink_u_valid. Powtórzone IE sekcji są ważne, gdy potwierdzono rx_sec_hdr_valid, synchronicznie z avst_sink_u_valid. Dostarczając nowe pola PRB sekcji w avst_sink_u_data, podaj nowe IE sekcji z potwierdzonym rx_sec_hdr_valid.	rx_metadane_poprawne_o

Tabela 15. rx_metadata_o 128-bitowe dane wyjściowe

Nazwa sygnału	Szerokość bitowa	Kierunek	Opis	Mapowanie metadanych
Skryty	32	Wyjście	Skryty.	rx_metadane_o[127:96]
rx_u_seq_id	16	Wyjście	SeqID pakietu, który jest wyodrębniany z nagłówka transportowego eCPRI.	rx_metadane_o[95:80]
rx_u_pc_id	16	Wyjście	PCID dla transportu eCPRI i RoEflowId dla transportu RoE	rx_metadane_o[79:64]
skryty	4	Wyjście	Skryty.	rx_metadane_o[63:60]
rx_u_dataKierunek	1	Wyjście	Kierunek danych gNB. Zakres wartości: {0b=Rx (tj. przesyłanie), 1b=Tx (tj. pobieranie)}	rx_metadane_o[59]
rx_u_filterIndex	4	Wyjście	Definiuje indeks do filtra kanału, który ma być używany między danymi IQ a interfejsem radiowym. Zakres wartości: {0000b-1111b}	rx_metadane_o[58:55]
rx_u_frameId	8	Wyjście	Licznik ramek 10 ms (okres zawijania 2.56 sekundy), konkretnie frameId= numer ramki modulo 256. Zakres wartości: {0000 0000b-1111 1111b}	rx_metadane_o[54:47]
rx_u_identyfikator ramki podrzędnej	4	Wyjście	Licznik ramek podrzędnych 1 ms w ramce 10 ms. Zakres wartości: {0000b-1111b}	rx_metadane_o[46:43]
rx_u_slotID	6	Wyjście	Numer gniazda w ramce podrzędnej 1 ms. Wszystkie szczeliny w jednej podramce są zliczane przez ten parametr. Zakres wartości: {00 0000b-00 1111b=ID gniazda, 01 0000b-111111b=Zarezerwowane}	rx_metadane_o[42:37]
rx_u_symbolid	6	Wyjście	Identyfikuje numer symbolu w gnieździe. Zakres wartości: {00 0000b-11 1111b}	rx_metadane_o[36:31]

rx_u_sekcjiId	12	Wyjście	Sekcja ID odwzorowuje sekcje danych płaszczyzny U na odpowiedni komunikat płaszczyzny C (i typ sekcji) powiązany z danymi. Zakres wartości: {0000 0000 0000b-1111 1111 1111b}	rx_metadane_o[30:19]
rx_u_rb	1	Wyjście	Wskaźnik blokady zasobów. Wskazuje, czy używany jest każdy blok zasobów, czy każdy inny zasób. Zakres wartości: {0b=każdy użyty blok zasobów; 1b=każdy inny użyty blok zasobów}	rx_metadane_o[18]
rx_u_startPrb	10	Wyjście	Początkowy PRB sekcji danych płaszczyzny użytkownika. Zakres wartości: {00 0000 0000b-11 1111 1111b}	rx_metadane_o[17:8]
rx_u_numPrb	8	Wyjście	Definiuje PRB, w których obowiązuje sekcja danych płaszczyzny użytkownika. Zakres wartości: {0000 0001b-1111 1111b, 0000 0000b = wszystkie PRB w określonym SCS i przepustowości nośnej}	rx_metadane_o[7:0]
rx_u_udCompHdr	8	Wyjście	Definiuje metodę kompresji i szerokość bitową IQ danych użytkownika w sekcji danych. Zakres wartości: {0000 0000b-1111 1111b}	Nie dotyczy (rx_udcomphdr_o)

Sygnały interfejsu CSR
Tabela 16. Sygnały interfejsu CSR

Nazwa sygnału	Szerokość bitu	Kierunek	Opis
adres_csr	16	Wejście	Adres rejestru konfiguracji.
csr_write	1	Wejście	Zezwolenie na zapis do rejestru konfiguracji.
csr_writedata	32	Wejście	Dane zapisu rejestru konfiguracji.
csr_readdata	32	Wyjście	Dane do odczytu rejestru konfiguracyjnego.
csr_czytaj	1	Wejście	Zezwolenie na odczyt rejestru konfiguracji.
csr_readdatavalid	1	Wyjście	Rejestr konfiguracyjny odczyt danych ważny.
csr_waitrequest	1	Wyjście	Żądanie oczekiwania na rejestr konfiguracji.

Rejestry IP kompresji Fronthaul

Kontroluj i monitoruj funkcjonalność kompresji fronthaul za pomocą interfejsu sterowania i stanu.
Tabela 17. Mapa rejestrów

CSR_ADDRESS (przesunięcie słowa)	Zarejestruj nazwę
0x0	tryb_kompresji
0x1	tx_błąd
0x2	rx_błąd

Tabela 18. Rejestr trybu_kompresji

Szerokość bitu	Opis	Dostęp	Wartość resetowania sprzętu
31:9	Skryty	RO	0x0
8:8	Tryb funkcjonalny: • 1'b0 to tryb kompresji statycznej • 1'b1 to tryb kompresji dynamicznej	RW	0x0
7:0	Statyczny nagłówek kompresji danych użytkownika: • 7:4 to udIqWidth — 4'b0000 to 16 bitów — 4'b1111 to 15 bitów -: — 4'b0001 to 1 bit • 3:0 to udCompMeth — 4'b0000 oznacza brak kompresji — 4'b0001 jest blokiem zmiennoprzecinkowym — 4'b0011 jest prawem μ • Inne są zarezerwowane	RW	0x0

Tabela 19. Rejestr błędów tx

Szerokość bitu	Opis	Dostęp	Wartość resetowania sprzętu
31:2	Skryty	RO	0x0
1:1	Nieprawidłowa szerokość Iq. Adres IP ustawia Iqwidth na 0 (16-bitowy Iqwidth), jeśli wykryje nieprawidłowy lub nieobsługiwany Iqwidth.	RW1C	0x0
0:0	Nieprawidłowa metoda kompresji. IP odrzuca pakiet.	RW1C	0x0

Tabela 20. Rejestr błędów rx

Szerokość bitu	Opis	Dostęp	Wartość resetowania sprzętu
31:8	Skryty	RO	0x0
1:1	Nieprawidłowa szerokość Iq. IP odrzuca pakiet.	RW1C	0x0
0:0	Nieprawidłowa metoda kompresji. Adres IP ustawia metodę kompresji na następującą domyślną obsługiwaną metodę kompresji: • Włączone tylko blokowo-zmiennoprzecinkowe: domyślnie blokowo-zmiennoprzecinkowe. • Włączone tylko prawo μ: ustawienie domyślne to prawo μ. • Włączono zarówno blokowe zmiennoprzecinkowe, jak i μ-law: domyślnie blokowe zmiennoprzecinkowe.	RW1C	0x0

Archiwum podręczników użytkownika adresów IP FPGA firmy Fronthaul

Najnowsze i poprzednie wersje tego dokumentu można znaleźć w: Podręcznik użytkownika Fronthaul Compression Intel FPGA IP User Guide. Jeśli na liście nie ma adresu IP lub wersji oprogramowania, zastosowanie ma instrukcja obsługi dla poprzedniego adresu IP lub wersji oprogramowania.

Historia wersji dokumentu dla podręcznika użytkownika Fronthaul Compression Intel FPGA IP

Wersja dokumentu	Wersja Intel Quartus Prime	Wersja IP	Zmiany
2022.08.08	21.4	1.0.1	Poprawiono szerokość metadanych z 0 na 0 (wyłącz porty metadanych).
2022.03.22	21.4	1.0.1	• Opisy zamienionych sygnałów: — tx_avst_sink_data i tx_avst_source_data — rx_avst_sink_data i rx_avst_source_data • Dodany Stopnie prędkości obsługiwane przez urządzenie tabela • Dodany Wydajność i wykorzystanie zasobów
2021.12.07	21.3	1.0.0	Zaktualizowany kod zamówienia.
2021.11.23	21.3	1.0.0	Pierwsze wydanie.

Korporacja intelektualna. Wszelkie prawa zastrzeżone. Intel, logo Intel i inne znaki Intel są znakami towarowymi firmy Intel Corporation lub jej podmiotów zależnych. Firma Intel gwarantuje wydajność swoich produktów FPGA i półprzewodników zgodnie z aktualnymi specyfikacjami zgodnie ze standardową gwarancją firmy Intel, ale zastrzega sobie prawo do wprowadzania zmian w dowolnych produktach i usługach w dowolnym czasie bez powiadomienia. Firma Intel nie ponosi żadnej odpowiedzialności wynikającej z zastosowania lub wykorzystania jakichkolwiek informacji, produktów lub usług opisanych w niniejszym dokumencie, z wyjątkiem przypadków wyraźnie uzgodnionych na piśmie przez firmę Intel. Klienci firmy Intel powinni uzyskać najnowszą wersję specyfikacji urządzeń przed poleganiem na jakichkolwiek opublikowanych informacjach oraz przed złożeniem zamówienia na produkty lub usługi. *Inne nazwy i marki mogą być przedmiotem praw osób trzecich.

Wersja online
Wyślij opinię
Identyfikator: 709301
UG-20346
Wersja: 2022.08.08
Zarejestrowany zgodnie z ISO 9001: 2015

Dokumenty / Zasoby

	Intel Fronthaul Compression FPGA IP [plik PDF] Instrukcja użytkownika Fronthaul Kompresja FPGA IP, Fronthaul, Kompresja FPGA IP, FPGA IP
	Intel Fronthaul Compression FPGA IP [plik PDF] Instrukcja użytkownika UG-20346, 709301, Fronthaul kompresja FPGA IP, Fronthaul FPGA IP, kompresja FPGA IP, FPGA IP

Odniesienia

• Instrukcja obsługi