Fronthaul konpresyon FPGA IP
Gid itilizatè
Fronthaul konpresyon FPGA IP
Fronthaul Compression Intel® FPGA IP Itilizatè Gid
Mizajou pou Intel® Quartus® Prime
Design Suite: 21.4 IP
Vèsyon: 1.0.1
Konsènan konpresyon Fronthaul Intel® FPGA IP
Fronthaul Compression IP konsiste de konpresyon ak dekonpresyon pou done IQ U-plane. Motè konpresyon an kalkile µ-lwa oswa bloke konpresyon pwen k ap flote ki baze sou tèt konpresyon done itilizatè (udCompHdr). IP sa a itilize yon koòdone difizyon Avalon pou done IQ, siyal konduit, ak pou metadata ak siyal sideband, ak koòdone memwa Avalon pou rejis kontwòl ak estati (CSRs).
Kat IP yo konprese IQ yo ak paramèt konpresyon done itilizatè yo (udCompParam) dapre fòma ankadreman chaj chaj seksyon ki espesifye nan spesifikasyon O-RAN O-RAN Fronthaul Kontwòl, Itilizatè ak Avyon Synchronization Version 3.0 Avril 2020 (O-RAN-WG4.CUS .0-v03.00). Avalon koule koule ak lajè koòdone sous done yo se 128-bit pou koòdone aplikasyon an ak 64 bits pou koòdone transpò a sipòte maksimòm compressoin rapò 2:1.
Enfòmasyon ki gen rapò
O-RAN websit
1.1. Fronthaul Konpresyon Intel® FPGA IP Karakteristik
- -lwa ak blòk k ap flote konpresyon ak dekonpresyon
- IQ lajè 8-bit a 16-bit
- Konfigirasyon estatik ak dinamik fòma U-plane IQ ak header konpresyon
- Pake milti-seksyon (si O-RAN Konfòme li sou)
1.2. Fronthaul Konpresyon Intel® FPGA IP Aparèy Fanmi Sipò
Intel ofri nivo sipò aparèy sa yo pou Intel FPGA IP:
- Sipò davans - IP a disponib pou simulation ak konpilasyon pou fanmi aparèy sa a. FPGA pwogramasyon file (.pof) sipò pa disponib pou lojisyèl Quartus Prime Pro Stratix 10 Edition Beta epi kòm sa yo pa ka garanti fèmen IP tan an. Modèl distribisyon gen ladan estimasyon jeni inisyal reta yo ki baze sou enfòmasyon bonè apre layout. Modèl distribisyon yo sijè a chanje kòm tès Silisyòm amelyore korelasyon ki genyen ant Silisyòm aktyèl la ak modèl yo distribisyon. Ou ka itilize debaz IP sa a pou etid sistèm achitekti ak itilizasyon resous, simulation, pinout, evalyasyon latansi sistèm, evalyasyon distribisyon debaz (bidjè tiyo), ak estrateji transfè I/O (lajè chemen done, pwofondè pete, konpwomi estanda I/O). ).
- Sipò preliminè–Intel verifye nwayo IP ak modèl distribisyon preliminè pou fanmi aparèy sa a. Nwayo IP a satisfè tout kondisyon fonksyonèl, men li ka toujou ap sibi analiz distribisyon pou fanmi aparèy la. Ou ka sèvi ak li nan desen pwodiksyon ak prekosyon.
- Final sipò–Intel verifye IP a ak dènye modèl distribisyon pou fanmi aparèy sa a. IP a satisfè tout kondisyon fonksyonèl ak distribisyon pou fanmi aparèy la. Ou ka itilize li nan desen pwodiksyon.
Tablo 1. Sipò Fanmi Aparèy IP Fronthaul Konpresyon
| Fanmi Aparèy | Sipò |
| Intel® Agilex™ (E-mosaïque) | Preliminè |
| Intel Agilex (F-mosaïque) | Avanse |
| Intel Arria® 10 | Final |
| Intel Stratix® 10 (aparèy H-, ak E-mosay sèlman) | Final |
| Lòt fanmi aparèy | Pa gen sipò |
Tablo 2. Klas Vitès Aparèy Sipòte
| Fanmi Aparèy | FPGA twal vitès klas |
| Intel Agilex | 3 |
| Intel Arria 10 | 2 |
| Intel Stratix 10 | 2 |
1.3. Divilgasyon Enfòmasyon pou Fronthaul Konpresyon Intel FPGA IP la
Vèsyon Intel FPGA IP matche ak vèsyon lojisyèl Intel Quartus® Prime Design Suite jiska v19.1. Kòmanse nan vèsyon lojisyèl Intel Quartus Prime Design Suite 19.2, Intel FPGA IP gen yon nouvo konplo vèsyon.
Nimewo Intel FPGA IP vèsyon (XYZ) ka chanje ak chak vèsyon lojisyèl Intel Quartus Prime. Yon chanjman nan:
- X endike yon gwo revizyon nan IP la. Si ou mete ajou lojisyèl Intel Quartus Prime, ou dwe rejenere IP la.
- Y endike IP a gen ladan nouvo karakteristik. Rejenere IP ou pou mete nouvo karakteristik sa yo.
- Z endike IP a gen ladann ti chanjman. Rejenere IP ou pou mete chanjman sa yo.
Tablo 3. Fronthaul Konpresyon IP Release Enfòmasyon
| Atik | Deskripsyon |
| Version | 1.0.1 |
| Dat lage | Fevriye 2022 |
| Kòd lòd | IP-FH-COMP |
1.4. Pèfòmans konpresyon Fronthaul ak Itilizasyon Resous
Resous IP ki vize yon aparèy Intel Agilex, Intel Arria 10, ak Intel Stratix 10.
Tablo 4. Pèfòmans Konpresyon Fronthaul ak Itilizasyon Resous
Tout antre yo se pou konpresyon ak dekonpresyon done direksyon IP
| Aparèy | IP | ALM yo | Lojik anrejistre | M20K | |
| Prensipal | Segondè | ||||
| Intel Agilex | Blòk-pwen k ap flote | 14,969 | 25,689 | 6,093 | 0 |
| µ-lwa | 22,704 | 39,078 | 7,896 | 0 | |
| Blòk-pwen k ap flote ak µ-lwa | 23,739 | 41,447 | 8,722 | 0 | |
| Blòk-pwen k ap flote, µ-lwa, ak lajè IQ pwolonje | 23,928 | 41,438 | 8,633 | 0 | |
| Intel Arria 10 | Blòk-pwen k ap flote | 12,403 | 16,156 | 5,228 | 0 |
| µ-lwa | 18,606 | 23,617 | 5,886 | 0 | |
| Blòk-pwen k ap flote ak µ-lwa | 19,538 | 24,650 | 6,140 | 0 | |
| Blòk-pwen k ap flote, µ-lwa, ak lajè IQ pwolonje | 19,675 | 24,668 | 6,141 | 0 | |
| Intel Stratix 10 | Blòk-pwen k ap flote | 16,852 | 30,548 | 7,265 | 0 |
| µ-lwa | 24,528 | 44,325 | 8,080 | 0 | |
| Blòk-pwen k ap flote ak µ-lwa | 25,690 | 47,357 | 8,858 | 0 | |
| Blòk-pwen k ap flote, µ-lwa, ak lajè IQ pwolonje | 25,897 | 47,289 | 8,559 | 0 | |
Kòmanse ak konpresyon Fronthaul Intel FPGA IP la
Dekri enstale, paramèt, simulation, ak inisyalize IP konpresyon Fronthaul la.
2.1. Jwenn, enstale, ak lisans IP konpresyon Fronthaul la
Fronthaul Compression IP se yon Intel FPGA IP pwolonje ki pa enkli ak lage Intel Quartus Prime.
- Kreye yon kont My Intel si ou pa genyen youn.
- Konekte pou jwenn aksè nan Sant Lisans oto-sèvis (SSLC).
- Achte IP konpresyon Fronthaul la.
- Sou paj SSLC a, klike sou Kouri pou IP la. SSLC a bay yon bwat dyalòg enstalasyon pou gide enstalasyon IP ou a.
- Enstale nan menm kote ak katab Intel Quartus Prime.
Tablo 5. Kote enstalasyon konpresyon Fronthaul
| Kote | Lojisyèl | Platfòm |
| :\intelFPGA_pro\\quartus\ip \altera_cloud | Intel Quartus Prime Pro edisyon | Windows * |
| :/intelFPGA_pro// quartus/ip/altera_cloud | Intel Quartus Prime Pro edisyon | Linux * |
Figi 1. Fronthaul Konpresyon IP Enstalasyon Anyè Estrikti anyè enstalasyon Intel Quartus Prime
Fronthaul Compression Intel FPGA IP kounye a parèt nan Katalòg IP la.
Enfòmasyon ki gen rapò
- Intel FPGA websit
- Sant pou oto-sèvis Licensing Center (SSLC)
2.2. Parametrize IP konpresyon Fronthaul la
Byen vit konfigirasyon varyasyon IP koutim ou a nan Editè Paramèt IP.
- Kreye yon pwojè Intel Quartus Prime Pro Edition kote ou kapab entegre nwayo IP ou.
a. Nan Intel Quartus Prime Pro Edition, klike sou File Nouvo Project Wizard pou kreye yon nouvo pwojè Intel Quartus Prime, oswa File Louvri Pwojè pou louvri yon pwojè Quartus Prime ki egziste deja. Sòsye an mande w pou presize yon aparèy.
b. Espesifye fanmi aparèy ki satisfè kondisyon vitès vitès pou IP la.
c. Klike sou Fini. - Nan Katalòg IP, chwazi Fronthaul Compression Intel FPGA IP. Fenèt New IP Varyasyon an parèt.
- Espesifye yon non wo nivo pou nouvo varyasyon IP koutim ou a. Editè paramèt la sove paramèt varyasyon IP yo nan yon file non .ip.
- Klike sou OK. Editè paramèt la parèt.
Figi 2. Fronthaul Konpresyon IP Paramèt Editè - Espesifye paramèt yo pou varyasyon IP ou a. Ale nan Paramèt pou jwenn enfòmasyon sou paramèt IP espesifik yo.
- Klike sou Design Example tab epi presize paramèt yo pou konsepsyon ou eksample.
Figi 3. Konsepsyon Egzample Editè Paramèt - Klike sou Jenere HDL. Bwat dyalòg Jenerasyon an parèt.
- Espesifye pwodiksyon an file opsyon jenerasyon, epi klike sou Jenere. Varyasyon IP files jenere selon espesifikasyon ou yo.
- Klike sou Fini. Editè paramèt la ajoute .ip nan nivo siperyè file nan pwojè aktyèl la otomatikman. Si w ap mande pou w ajoute manyèlman .ip file nan pwojè a, klike sou Pwojè Ajoute/Retire Files nan Pwojè pou ajoute a file.
- Apre jenere ak enstansye varyasyon IP ou a, fè devwa pin apwopriye pou konekte pò yo epi mete nenpòt paramèt RTL apwopriye pou chak egzanp.
2.2.1. Fronthaul konpresyon IP paramèt
Tablo 6. Paramèt IP konpresyon Fronthaul
| Non | Valè Valab |
Deskripsyon |
| Direksyon done | TX ak RX, TX sèlman, RX sèlman | Chwazi TX pou konpresyon; RX pou dekonpresyon. |
| Metòd konpresyon | BFP, mu-Law, oswa BFP ak mu-Law | Chwazi blòk floating point, µ-law, oswa toude. |
| Lajè metadata | 0 (Enfim pò metadata), 32, 64, 96, 128 (bit) | Espesifye lajè ti jan nan otobis la metadata (done ki pa konprese). |
| Pèmèt lajè IQ pwolonje | Sou oswa koupe | Limen pou sipòte IqWidth de 8-bit pou 16-bit. Etenn pou IqWidth sipòte nan 9, 12, 14 ak 16-bit. |
| O-RAN konfòme | Sou oswa koupe | Limen pou swiv ORAN IP kat pou pò metadata epi afime metadata siyal valab pou chak header seksyon. IP a sipòte metadata lajè 128-bit sèlman. IP a sipòte yon sèl seksyon ak plizyè seksyon pou chak pake. Metadata valab nan chak seksyon ak metadata afimasyon valab. Etenn pou IP a sèvi ak metadata kòm siyal konduit pasaj ki pa gen okenn kondisyon kat (egzanp: U-plane numPrb sipoze 0). IP a sipòte metadata lajè nan 0 (Enfim Metadata Pò), 32, 64, 96, 128 Bits. IP a sipòte yon sèl seksyon pou chak pake. Metadata valab sèlman yon fwa nan metadata afimasyon valab pou chak pake. |
2.3. Jenere IP File Estrikti
Lojisyèl Intel Quartus Prime Pro Edition la jenere pwodiksyon debaz IP sa a file estrikti.
Tablo 7. Jenere IP Files
| File Non |
Deskripsyon |
| <ou_ip>.ip | Sistèm Platform Designer oswa varyasyon IP wo nivo file.ou_ip> se non ou bay varyasyon IP ou a. |
| <ou_ip>.cmp | Deklarasyon konpozan VHDL (.cmp) file se yon tèks file ki gen definisyon jenerik lokal ak pò ke ou ka itilize nan konsepsyon VHDL files. |
| <ou_ip>.html | Yon rapò ki gen enfòmasyon sou koneksyon, yon kat memwa ki montre adrès chak esklav ki gen rapò ak chak mèt ak li konekte, ak plasman paramèt. |
| <ou_ip>_generation.rpt | IP oswa Platform Designer jenerasyon boutèy demi lit file. Yon rezime mesaj yo pandan jenerasyon IP. |
| <ou_ip>.qgsimc | Lis paramèt simulation pou sipòte rejenerasyon incrémentielle. |
| <ou_ip>.qgsynthc | Lis paramèt sentèz pou sipòte rejenerasyon incrémentielle. |
| <ou_ip>.qip | Gen tout enfòmasyon ki nesesè sou eleman IP pou entegre ak konpile eleman IP nan lojisyèl Intel Quartus Prime. |
| <ou_ip>.sopcinfo | Dekri koneksyon yo ak paramètrizasyon eleman IP nan sistèm Platform Designer ou a. Ou ka analize kontni li yo pou jwenn kondisyon lè ou devlope chofè lojisyèl pou konpozan IP. Zouti en tankou chèn zouti Nios® II itilize sa a file. .sopcinfo la file ak sistèm nan.h file pwodwi pou chèn zouti Nios II a genyen ladan yo enfòmasyon kat adrès pou chak esklav parapò ak chak mèt ki gen aksè a esklav la. Diferan mèt ka gen yon kat adrès diferan pou jwenn aksè nan yon eleman esklav patikilye. |
| <ou_ip>.csv | Gen enfòmasyon sou sitiyasyon ajou nan eleman IP la. |
| <ou_ip>.bsf | Yon senbòl blòk File (.bsf) reprezantasyon varyasyon IP pou itilize nan Intel Quartus Prime Block Diagram Files (.bdf). |
| <ou_ip>.spd | Antre obligatwa file pou ip-make-simscript jenere scripts simulation pou simulateur sipòte. .spd la file gen yon lis fileyo te pwodwi pou simulation, ansanm ak enfòmasyon sou memwa ke ou ka inisyalize. |
| <ou_ip>.ppf | Planifikatè PIN la File (.ppf) estoke devwa pò ak nod yo pou konpozan IP ki te kreye pou itilize ak Pin Planner la. |
| <ou_ip>_bb.v | Ou ka itilize bwat nwa Verilog (_bb.v) file kòm yon deklarasyon modil vid pou itilize kòm yon bwat nwa. |
| <ou_ip>_inst.v oswa _inst.vhd | HDL ansyenample modèl enstansyasyon. Ou ka kopye epi kole sa ki nan sa a file nan HDL ou file enstansye varyasyon IP la. |
| <ou_ip>.v oswaou_ip>.vhd | HDL files ki enstansye chak submodule oswa nwayo IP timoun pou sentèz oswa simulation. |
| konseye/ | Gen yon script ModelSim* msim_setup.tcl pou mete sou pye ak kouri yon simulation. |
| synopsys/vcs/ synopsys/vcsmx/ | Gen yon script shell vcs_setup.sh pou mete kanpe epi kouri yon simulation VCS*. Gen yon script shell vcsmx_setup.sh ak synopsys_ sim.setup file pou mete sou pye ak kouri yon simulation VCS MX*. |
| kadans/ | Gen yon script shell ncsim_setup.sh ak lòt konfigirasyon files pou mete sou pye ak kouri yon simulation NCSIM*. |
| aldec/ | Gen yon script shell rivierapro_setup.sh pou konfigirasyon ak kouri yon simulation Aldec*. |
| xcelyòm/ | Gen yon script shell xcelium_setup.sh ak lòt konfigirasyon files pou mete sou pye ak kouri yon simulation Xcelium*. |
| sousmodil/ | Gen HDL files pou submodul nwayo IP yo. |
| <nwayo IP timoun yo>/ | Pou chak anyè debaz IP timoun ki pwodui, Platform Designer jenere sous-anyè synth/ ak sim/. |
Fronthaul Konpresyon IP Fonksyonèl Deskripsyon
Figi 4. IP Konpresyon Fronthaul la gen ladan konpresyon ak dekonpresyon. Fronthaul konpresyon IP blòk dyagram
Konpresyon ak dekonpresyon
Yon blòk preprocessing ki baze sou blòk ti chanjman jenere pi gwo bit-shifts pou yon blòk resous ki gen 12 eleman resous (RE). Blòk la diminye bri quantization, espesyalman pou ba-amplititid samples. Pakonsekan, li diminye mayitid vektè erè (EVM) ki konpresyon entwodui. Algorithm konpresyon an prèske endepandan de valè pouvwa a. Sipoze antre konplèks la samples se x = x1 + jxQ, valè maksimòm absoli konpozan reyèl ak imajinè pou blòk resous la se:
Lè w gen valè maksimòm absoli pou blòk resous la, ekwasyon sa a detèmine valè chanjman gòch ki asiyen nan blòk resous sa a:
Ki kote bitWidth se lajè ti jan antre.
IP a sipòte rapò konpresyon nan 8, 9, 10, 11, 12, 13, 14, 15, 16.
Mu-Law konpresyon ak dekonpresyon
Algorithm la sèvi ak teknik Mu-law Companding, ki konpresyon lapawòl lajman itilize. Teknik sa a pase siyal la dekonprese D ', x, nan yon COMPRESSOR ak fonksyon, f (x), anvan awondi ak ti-tronke. Teknik la voye done konprese, y, sou koòdone la. Done yo resevwa pase nan yon fonksyon agrandi (ki se envès la nan COMPRESSOR, F-1(y). Teknik la repwodui done yo dekonprese ak erè quantization minimòm.
Ekwasyon 1. Fonksyon konpresyon ak dekonpresyon
Algorithm konpresyon Mu-law IQ swiv spesifikasyon O-RAN.
Enfòmasyon ki gen rapò
O-RAN websit
3.1. Fronthaul konpresyon IP siyal
Konekte epi kontwole IP la.
Revèy ak Reyajiste siyal entèfas =
Tablo 8. Revèy ak Reset Siyal Entèfas
| Non siyal | Bitwidth | Direksyon |
Deskripsyon |
| tx_clk | 1 | Antre | Revèy transmetè. Frekans revèy se 390.625 MHz pou 25 Gbps ak 156.25MHz pou 10 Gbps. Tout siyal koòdone transmetè yo synchrone ak revèy sa a. |
| rx_clk | 1 | Antre | Revèy revèy. Frekans revèy se 390.625 MHz pou 25 Gbps ak 156.25MHz pou 10 Gbps. Tout siyal koòdone reseptè yo synchrone ak revèy sa a. |
| csr_clk | 1 | Antre | Revèy pou koòdone CSR. Frekans revèy se 100 MHz. |
| tx_rst_n | 1 | Antre | Reset aktif ba pou koòdone transmetè synchrone ak tx_clk. |
| rx_rst_n | 1 | Antre | Reset aktif ba pou koòdone reseptè synchrone ak rx_clk. |
| csr_rst_n | 1 | Antre | Reset aktif ba pou koòdone CSR synchrone ak csr_clk. |
Transmèt siyal entèfas transpò
Tablo 9. Transmèt Siyal Entèfas Transpò yo
Tout kalite siyal yo se nonb antye ki pa siyen.
|
Non siyal |
Bitwidth | Direksyon |
Deskripsyon |
| tx_avst_source_valid | 1 | Sòti | Lè yo afime, endike done valab ki disponib sou avst_source_data. |
| tx_avst_source_data | 64 | Sòti | PRB jaden ki gen ladan udCompParam, iSample ak qSample. Pwochen seksyon PRB jaden yo konkatene nan seksyon anvan PRB jaden. |
| tx_avst_source_startofpacket | 1 | Sòti | Endike premye byte nan yon ankadreman. |
| tx_avst_source_endofpacket | 1 | Sòti | Endike dènye byte nan yon ankadreman. |
| tx_avst_source_ready | 1 | Antre | Lè afime, endike kouch transpò a pare pou aksepte done. readyLatency = 0 pou koòdone sa a. |
| tx_avst_source_empty | 3 | Sòti | Espesifye kantite octets vid sou avst_source_data lè avst_source_endofpacket afime. |
| tx_udcomphdr_o | 8 | Sòti | Itilizatè done konpresyon header jaden. Synchrone ak tx_avst_source_valid. Defini metòd konpresyon ak lajè ti jan IQ pou done itilizatè yo nan yon seksyon done. • [7:4] : udIqWidth • 16 pou udIqWidth=0, sinon egal udIqWidth e,g,: — 0000b vle di I ak Q yo chak 16 bit lajè; — 0001b vle di I ak Q yo chak 1 bit lajè; — 1111b vle di I ak Q yo chak 15 bit lajè • [3:0] : udCompMeth - 0000b - pa gen konpresyon — 0001b – blòk-pwen k ap flote — 0011b – µ-lwa - lòt moun - rezève pou metòd nan lavni. |
| tx_metadata_o | METADATA_WIDTH | Sòti | Siyal konduit pasaj epi yo pa konprese. Synchrone ak tx_avst_source_valid. Konfitab lajè bit METADATA_WIDTH. Lè ou vire sou O-RAN konfòme, al gade nan Tablo 13 nan paj 17.Lè ou fèmen O-RAN konfòme, siyal sa a valab sèlman lè tx_avst_source_startofpacket se 1. tx_metadata_o pa gen siyal ki valab epi li itilize tx_avst_source_valid pou endike sik ki valab. Pa disponib lè w chwazi 0 Enfim Metadata Ports pou Lajè metadata. |
Resevwa siyal entèfas transpò
Tablo 10. Resevwa siyal koòdone transpò yo
Pa gen backpressure nan koòdone sa a. Avalon difizyon siyal vid pa nesesè nan koòdone sa a paske li toujou zewo.
| Non siyal | Bitwidth | Direksyon |
Deskripsyon |
| rx_avst_sink_valid | 1 | Antre | Lè yo afime, endike done valab ki disponib sou avst_sink_data. Pa gen siyal avst_sink_ready nan koòdone sa a. |
| rx_avst_sink_data | 64 | Antre | PRB jaden ki gen ladan udCompParam, iSample ak qSample. Pwochen seksyon PRB jaden yo konkatene nan seksyon anvan PRB jaden. |
| rx_avst_sink_startofpacket | 1 | Antre | Endike premye byte nan yon ankadreman. |
| rx_avst_sink_endofpacket | 1 | Antre | Endike dènye byte nan yon ankadreman. |
| rx_avst_sink_error | 1 | Antre | Lè yo afime nan menm sik la ak avst_sink_endofpacket, endike pake aktyèl la se yon pake erè. |
| rx_udcomphdr_i | 8 | Antre | Itilizatè done konpresyon header jaden. Synchrone ak rx_metadata_valid_i. Defini metòd konpresyon ak lajè ti jan IQ pou done itilizatè yo nan yon seksyon done. • [7:4] : udIqWidth • 16 pou udIqWidth=0, sinon egal udIqWidth. egzanp — 0000b vle di I ak Q yo chak 16 bit lajè; — 0001b vle di I ak Q yo chak 1 bit lajè; — 1111b vle di I ak Q yo chak 15 bit lajè • [3:0] : udCompMeth - 0000b - pa gen konpresyon — 0001b – bloke pwen k ap flote — 0011b – µ-lwa - lòt moun - rezève pou metòd nan lavni. |
| rx_metadata_i | METADATA_WIDTH | Antre | Kannal ki pa konprese siyal pasaj. Siyal rx_metadata_i yo valab lè rx_metadata_valid_i afime, synchrone ak rx_avst_sink_valid. Konfitab lajè bit METADATA_WIDTH. Lè ou vire sou O-RAN konfòme, al gade nan Tablo 15 nan paj 18. Lè ou fèmen O-RAN konfòme, siyal rx_metadata_i sa a valab sèlman lè tou de rx_metadata_valid_i ak rx_avst_sink_startofpacket egal a 1. Pa disponib lè w chwazi 0 Enfim Metadata Ports pou Lajè metadata. |
| rx_metadata_valid_i | 1 | Antre | Endike tèt yo (rx_udcomphdr_i ak rx_metadata_i) yo valab. Synchrone ak rx_avst_sink_valid. Siyal obligatwa. Pou O-RAN konpatibilite bak, afime rx_metadata_valid_i si IP a gen IE header komen ki valab ak IE seksyon repete. Sou bay nouvo seksyon blòk resous fizik (PRB) jaden nan rx_avst_sink_data, bay nouvo IE seksyon nan rx_metadata_i opinyon ansanm ak rx_metadata_valid_i. |
Transmèt siyal koòdone aplikasyon yo
Tablo 11. Transmèt siyal koòdone aplikasyon yo
|
Non siyal |
Bitwidth | Direksyon |
Deskripsyon |
| tx_avst_sink_valid | 1 | Antre | Lè afime, endike jaden PRB valab ki disponib nan koòdone sa a. Lè w ap opere nan mòd difizyon, asire ke pa gen okenn siyal valab deassertion ant kòmansman pake a ak fen pake a. |
| tx_avst_sink_data | 128 | Antre | Done ki soti nan kouch aplikasyon an nan lòd byte rezo a. |
| tx_avst_sink_startofpacket | 1 | Antre | Endike premye byte PRB nan yon pake |
| tx_avst_sink_endofpacket | 1 | Antre | Endike dènye byte PRB nan yon pake |
| tx_avst_sink_ready | 1 | Sòti | Lè yo afime, endike IP O-RAN a pare pou aksepte done ki soti nan koòdone aplikasyon an. readyLatency = 0 pou koòdone sa a |
| tx_udcomphdr_i | 8 | Antre | Itilizatè done konpresyon header jaden. Synchrone ak tx_avst_sink_valid. Defini metòd konpresyon ak lajè ti jan IQ pou done itilizatè yo nan yon seksyon done. • [7:4] : udIqWidth • 16 pou udIqWidth=0, sinon egal udIqWidth. egzanp — 0000b vle di I ak Q yo chak 16 bit lajè; — 0001b vle di I ak Q yo chak 1 bit lajè; — 1111b vle di I ak Q yo chak 15 bit lajè • [3:0] : udCompMeth - 0000b - pa gen konpresyon — 0001b – blòk-pwen k ap flote — 0011b – µ-lwa - lòt moun - rezève pou metòd nan lavni. |
| tx_metadata_i | METADATA_WIDTH | Antre | Siyal konduit pasaj epi yo pa konprese. Synchrone ak tx_avst_sink_valid. Konfitab lajè bit METADATA_WIDTH. Lè ou vire sou O-RAN konfòme, al gade nan Tablo 13 nan paj 17. Lè ou fèmen O-RAN konfòme, siyal sa a valab sèlman lè tx_avst_sink_startofpacket egal a 1. tx_metadata_i pa gen siyal ki valab ak itilizasyon tx_avst_sink_valid pou endike sik ki valab. Pa disponib lè w chwazi 0 Enfim Metadata Ports pou Lajè metadata. |
Resevwa siyal koòdone aplikasyon yo
Tablo 12. Resevwa siyal koòdone aplikasyon yo
|
Non siyal |
Bitwidth | Direksyon |
Deskripsyon |
| rx_avst_source_valid | 1 | Sòti | Lè afime, endike jaden PRB valab ki disponib nan koòdone sa a. Pa gen siyal avst_source_ready nan koòdone sa a. |
| rx_avst_source_data | 128 | Sòti | Done nan kouch aplikasyon an nan lòd byte rezo a. |
| rx_avst_source_startofpacket | 1 | Sòti | Endike premye byte PRB nan yon pake |
| rx_avst_source_endofpacket | 1 | Sòti | Endike dènye byte PRB nan yon pake |
| rx_avst_source_error | 1 | Sòti | Endike pakè yo gen erè |
| rx_udcomphdr_o | 8 | Sòti | Itilizatè done konpresyon header jaden. Synchrone ak rx_avst_source_valid. Defini metòd konpresyon ak lajè ti jan IQ pou done itilizatè yo nan yon seksyon done. • [7:4] : udIqWidth • 16 pou udIqWidth=0, sinon egal udIqWidth. egzanp — 0000b vle di I ak Q yo chak 16 bit lajè; — 0001b vle di I ak Q yo chak 1 bit lajè; — 1111b vle di I ak Q yo chak 15 bit lajè • [3:0] : udCompMeth - 0000b - pa gen konpresyon — 0001b – blòk k ap flote pwen (BFP) — 0011b – µ-lwa - lòt moun - rezève pou metòd nan lavni. |
| rx_metadata_o | METADATA_WIDTH | Sòti | Kannal ki pa konprese siyal pasaj. Siyal rx_metadata_o yo valab lè rx_metadata_valid_o afime, synchrone ak rx_avst_source_valid. Konfitab lajè bit METADATA_WIDTH. Lè ou vire sou O-RAN konfòme, al gade nan Tablo 14 nan paj 18. Lè ou fèmen O-RAN konfòme, rx_metadata_o valab sèlman lè rx_metadata_valid_o egal 1. Pa disponib lè w chwazi 0 Enfim Metadata Ports pou Lajè metadata. |
| rx_metadata_valid_o | 1 | Sòti | Endike ke headers yo (rx_udcomphdr_o ak rx_metadata_o) yo valab. rx_metadata_valid_o afime lè rx_metadata_o valab, synchrone ak rx_avst_source_valid. |
Katograf metadone pou O-RAN konpatibilite bak
Tablo 13. tx_metadata_i 128-bit opinyon
|
Non siyal |
Bitwidth | Direksyon | Deskripsyon |
Katograf metadata |
| Rezève | 16 | Antre | Rezève. | tx_metadata_i[127:112] |
| tx_u_size | 16 | Antre | Gwosè pake U-avyon an byte pou mòd difizyon. | tx_metadata_i[111:96] |
| tx_u_seq_id | 16 | Antre | SeqID nan pake a, ki se ekstrè nan header transpò eCPRI. | tx_metadata_i[95:80] |
| tx_u_pc_id | 16 | Antre | PCID pou transpò eCPRI ak RoEflowId pou transpò radyo sou Ethernet (RoE). |
tx_metadata_i[79:64] |
| Rezève | 4 | Antre | Rezève. | tx_metadata_i[63:60] |
| tx_u_dataDirection | 1 | Antre | Direksyon done gNB. Ranje valè: {0b = Rx (sa vle di telechaje), 1b = Tx (sa vle di telechaje)} |
tx_metadata_i[59] |
| tx_u_filterIndex | 4 | Antre | Defini yon endèks nan filtè chanèl yo dwe itilize ant done IQ ak koòdone lè. Ranje valè: {0000b-1111b} |
tx_metadata_i[58:55] |
| tx_u_frameId | 8 | Antre | Yon kontwa pou 10 ms ankadreman (peryòd anbalaj 2.56 segonn), espesyalman frameId = nimewo ankadreman modulo 256. Ranje valè: {0000 0000b-1111 1111b} |
tx_metadata_i[54:47] |
| tx_u_subframeId | 4 | Antre | Yon kontwa pou 1 ms subframes nan 10 ms ankadreman. Ranje valè: {0000b-1111b} | tx_metadata_i[46:43] |
| tx_u_slotID | 6 | Antre | Paramèt sa a se nimewo plas nan yon subframe 1 ms. Tout fant nan yon sèl subframe yo konte pa paramèt sa a. Ranje valè: {00 0000b-00 1111b=slotID, 01 0000b-11 1111b=Rezève} |
tx_metadata_i[42:37] |
| tx_u_symbolid | 6 | Antre | Idantifye yon nimewo senbòl nan yon plas. Ranje valè: {00 0000b-11 1111b} | tx_metadata_i[36:31] |
| tx_u_sectionId | 12 | Antre | ID seksyon an kat seksyon done U-plane nan mesaj korespondan C-avyon (ak Kalite Seksyon) ki asosye ak done yo. Ranje valè: {0000 0000 0000b-11111111 1111b} |
tx_metadata_i[30:19] |
| tx_u_rb | 1 | Antre | Endikatè blòk resous. Endike si yo itilize chak blòk resous oswa si yo itilize chak lòt blòk resous. Ranje valè: {0b = chak blòk resous yo itilize; 1b = chak lòt blòk resous yo itilize} |
tx_metadata_i[18] |
| tx_u_startPrb | 10 | Antre | PRB a kòmanse nan yon seksyon done avyon itilizatè. Ranje valè: {00 0000 0000b-11 1111 1111b} |
tx_metadata_i[17:8] |
| tx_u_numPrb | 8 | Antre | Defini PRB yo kote seksyon done avyon itilizatè a valab. | tx_metadata_i[7:0] |
| Ranje valè: {0000 0001b-1111 1111b, 0000 0000b = tout PRB nan espas subcarrier espesifye (SCS) ak lajè transpòtè } | ||||
| tx_u_udCompHdr | 8 | Antre | Defini metòd konpresyon ak lajè ti jan IQ nan done itilizatè yo nan yon seksyon done. Ranje valè: {0000 0000b-1111 1111b} | N/A (tx_udcomphdr_i) |
Tablo 14. rx_metadata_valid_i/o
|
Non siyal |
Bitwidth | Direksyon | Deskripsyon |
Katograf metadata |
| rx_sec_hdr_valid | 1 | Sòti | Lè rx_sec_hdr_valid se 1, jaden done seksyon U-plane yo valab. IE header komen yo valab lè yo deklare rx_sec_hdr_valid, synchrone ak avst_sink_u_startofpacket ak avst_sink_u_valid. Repete IE seksyon yo valab lè rx_sec_hdr_valid afime, synchrone ak avst_sink_u_valid. Lè w bay nouvo seksyon PRB jaden nan avst_sink_u_data, bay nouvo IE seksyon ak rx_sec_hdr_valid afime. |
rx_metadata_valid_o |
Tablo 15. rx_metadata_o pwodiksyon 128-bit
| Non siyal | Bitwidth | Direksyon | Deskripsyon |
Katograf metadata |
| Rezève | 32 | Sòti | Rezève. | rx_metadata_o[127:96] |
| rx_u_seq_id | 16 | Sòti | SeqID nan pake a, ki se ekstrè nan header transpò eCPRI. | rx_metadata_o[95:80] |
| rx_u_pc_id | 16 | Sòti | PCID pou transpò eCPRI ak RoEflowId pou transpò RoE | rx_metadata_o[79:64] |
| rezève | 4 | Sòti | Rezève. | rx_metadata_o[63:60] |
| rx_u_dataDirection | 1 | Sòti | Direksyon done gNB. Ranje valè: {0b = Rx (sa vle di telechaje), 1b = Tx (sa vle di telechaje)} | rx_metadata_o[59] |
| rx_u_filterIndex | 4 | Sòti | Defini yon endèks filtè chanèl pou itilize ant done IQ ak koòdone lè. Ranje valè: {0000b-1111b} |
rx_metadata_o[58:55] |
| rx_u_frameId | 8 | Sòti | Yon kontwa pou 10 ms ankadreman (peryòd anbalaj 2.56 segonn), espesyalman frameId = nimewo ankadreman modulo 256. Ranje valè: {0000 0000b-1111 1111b} | rx_metadata_o[54:47] |
| rx_u_subframeId | 4 | Sòti | Yon kontwa pou 1ms subframes nan 10 ms ankadreman. Ranje valè: {0000b-1111b} | rx_metadata_o[46:43] |
| rx_u_slotID | 6 | Sòti | Nimewo plas la nan yon subframe 1ms. Tout fant nan yon sèl subframe yo konte pa paramèt sa a. Ranje valè: {00 0000b-00 1111b=slotID, 01 0000b-111111b=Rezève} | rx_metadata_o[42:37] |
| rx_u_symbolid | 6 | Sòti | Idantifye yon nimewo senbòl nan yon plas. Ranje valè: {00 0000b-11 1111b} |
rx_metadata_o[36:31] |
| rx_u_sectionId | 12 | Sòti | ID seksyon an kat seksyon done U-plane nan mesaj korespondan C-avyon (ak Kalite Seksyon) ki asosye ak done yo. Ranje valè: {0000 0000 0000b-1111 1111 1111b} |
rx_metadata_o[30:19] |
| rx_u_rb | 1 | Sòti | Endikatè blòk resous. Endike si yo itilize chak blòk resous oswa si yo itilize tout lòt resous. Ranje valè: {0b = chak blòk resous yo itilize; 1b = chak lòt blòk resous yo itilize} |
rx_metadata_o[18] |
| rx_u_startPrb | 10 | Sòti | PRB a kòmanse nan yon seksyon done avyon itilizatè. Ranje valè: {00 0000 0000b-11 1111 1111b} |
rx_metadata_o[17:8] |
| rx_u_numPrb | 8 | Sòti | Defini PRB yo kote seksyon done avyon itilizatè a valab. Ranje valè: {0000 0001b-1111 1111b, 0000 0000b = tout PRB nan SCS espesifye ak lajè transpòtè a } |
rx_metadata_o[7:0] |
| rx_u_udCompHdr | 8 | Sòti | Defini metòd konpresyon ak lajè ti jan IQ nan done itilizatè yo nan yon seksyon done. Ranje valè: {0000 0000b-1111 1111b} |
N/A (rx_udcomphdr_o) |
CSR Siyal Entèfas
Tablo 16. Siyal Entèfas CSR
| Non siyal | Bit Lajè | Direksyon |
Deskripsyon |
| adrès_csr | 16 | Antre | Adrès enskripsyon an. |
| csr_write | 1 | Antre | Konfigirasyon anrejistreman ekri pèmèt. |
| csr_writedata | 32 | Antre | Konfigirasyon anrejistre done ekri. |
| csr_readdata | 32 | Sòti | Enskri konfigirasyon li done. |
| csr_read | 1 | Antre | Enskri konfigirasyon li pèmèt. |
| csr_readdatavalid | 1 | Sòti | Rejis konfigirasyon li done ki valab. |
| csr_waitrequest | 1 | Sòti | Konfigirasyon enskri demann tann. |
Fronthaul konpresyon IP anrejistre
Kontwole ak kontwole fonksyon konpresyon fronthaul atravè koòdone kontwòl ak estati a.
Tablo 17. Kat Enskri
| CSR_ADDRESS (Decalaj mo) | Anrejistre Non |
| 0x0 | konpresyon_mode |
| 0x1 | tx_error |
| 0x2 | rx_error |
Tablo 18. compression_mode Enskri
| Bit Lajè | Deskripsyon | Aksè |
HW Reyajiste valè |
| 31:9 | Rezève | RO | 0x0 |
| 8:8 | Mòd fonksyonèl: • 1'b0 se mòd konpresyon estatik • 1'b1 se mòd konpresyon dinamik |
RW | 0x0 |
| 7:0 | Tèt konpresyon done itilizatè estatik: • 7:4 se udIqWidth — 4'b0000 se 16 bit — 4'b1111 se 15 bit -: — 4'b0001 se 1 bit • 3:0 se udCompMeth — 4'b0000 pa gen konpresyon — 4'b0001 se pwen k ap flote blòk — 4'b0011 se µ-lwa • Gen lòt ki rezève |
RW | 0x0 |
Tablo 19. Rejis erè tx
| Bit Lajè | Deskripsyon | Aksè |
HW Reyajiste valè |
| 31:2 | Rezève | RO | 0x0 |
| 1:1 | IqWidth envalid. IP a mete Iqwidth a 0 (16-bit Iqwidth) si li detekte Iqwidth envalid oswa ki pa sipòte. | RW1C | 0x0 |
| 0:0 | Metòd konpresyon envalid. IP a lage pake a. | RW1C | 0x0 |
Tablo 20. Rejis Erè rx
| Bit Lajè | Deskripsyon | Aksè |
HW Reyajiste valè |
| 31:8 | Rezève | RO | 0x0 |
| 1:1 | IqWidth envalid. IP a lage pake a. | RW1C | 0x0 |
| 0:0 | Metòd konpresyon envalid. IP a mete metòd konpresyon nan metòd konpresyon default ki sipòte sa a: • Pèmèt pwen blòk k ap flote sèlman: default nan pwen blòk k ap flote. • Pèmèt μ-lwa sèlman: default nan μ-lwa. • Pèmèt tou de pwen k ap flote blòk ak μ-lwa: default nan pwen k ap flote blòk. |
RW1C | 0x0 |
Fronthaul Konpresyon Intel FPGA IPs Gid Itilizatè Achiv
Pou dènye vèsyon ak vèsyon anvan dokiman sa a, gade nan: Fronthaul Compression Intel FPGA IP User Guide. Si yon IP oswa yon vèsyon lojisyèl pa nan lis la, gid itilizatè a pou IP oswa vèsyon lojisyèl anvan an aplike.
Istwa Revizyon Dokiman pou Gid Itilizatè Intel FPGA IP Konpresyon Fronthaul la
|
Vèsyon dokiman an |
Intel Quartus Prime Version | IP Version |
Chanjman |
| 2022.08.08 | 21.4 | 1.0.1 | Korije metadata lajè 0 a 0 (Enfim Metadata pò). |
| 2022.03.22 | 21.4 | 1.0.1 | • Deskripsyon siyal yo chanje: — tx_avst_sink_data ak tx_avst_source_data — rx_avst_sink_data ak rx_avst_source_data • Te ajoute Klas Vitès Aparèy Sipòte tab • Te ajoute Pèfòmans ak Itilizasyon Resous |
| 2021.12.07 | 21.3 | 1.0.0 | Mizajou kòd lòd. |
| 2021.11.23 | 21.3 | 1.0.0 | Premye lage. |
Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semiconductor li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo. *Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.
Online Version
Voye Feedback
ID: 709301
UG-20346
Vèsyon: 2022.08.08
ISO 9001:2015 anrejistre
Dokiman / Resous
 |
intel Fronthaul Konpresyon FPGA IP [pdfGid Itilizatè Fronthaul konpresyon FPGA IP, Fronthaul, konpresyon FPGA IP, FPGA IP |
 |
intel Fronthaul Konpresyon FPGA IP [pdfGid Itilizatè UG-20346, 709301, Fronthaul konpresyon FPGA IP, Fronthaul FPGA IP, konpresyon FPGA IP, FPGA IP |
