Fronthaul Compression FPGA IP
Кіраўніцтва карыстальніка

Fronthaul Compression FPGA IP

Fronthaul Compression Intel® FPGA IP Кіраўніцтва карыстальніка
Абноўлена для Intel® Quartus® Prime
Design Suite: 21.4 IP
Версія: 1.0.1

Аб Fronthaul Compression Intel® FPGA IP

Fronthaul Compression IP складаецца са сціску і дэкампрэсіі для даных IQ U-плоскасці. Механізм сціску вылічвае µ-закон або блочнае сцісканне з плаваючай кропкай на аснове загалоўка сціску карыстальніцкіх даных (udCompHdr). Гэты IP-адрас выкарыстоўвае струменевы інтэрфейс Avalon для даных IQ, кандуітных сігналаў, а таксама для метададзеных і сігналаў бакавой паласы, а таксама інтэрфейс Avalon, адлюстраваны ў памяці для рэгістраў кіравання і стану (CSR).
IP адлюстроўвае сціснутыя IQ і параметр сціску карыстальніцкіх даных (udCompParam) у адпаведнасці з фарматам кадра карыснай нагрузкі раздзела, указаным у спецыфікацыі O-RAN Fronthaul Control, User and Synchronization Plane Версія 3.0, красавік 2020 г. (O-RAN-WG4.CUS .0-v03.00). Шырыня дадзеных прыёмніка струменевай перадачы і зыходнага інтэрфейсу Avalon складае 128 біт для інтэрфейсу прыкладанняў і 64 біты для транспартнага інтэрфейсу для падтрымкі максімальнага каэфіцыента сціску 2:1.
Звязаная інфармацыя
О-РАН webсайт
1.1. Fronthaul Compression Функцыі Intel® FPGA IP

• -закон і блок сціскання і дэкампрэсіі з плаваючай кропкай
• Шырыня IQ ад 8 да 16 біт
• Статычная і дынамічная канфігурацыя фармату U-плоскасці IQ і загалоўка сціску
• Шматсекцыйны пакет (калі ўключана O-RAN Compliant)

1.2. Fronthaul Compression Intel® FPGA IP Device Support Family
Intel прапануе наступныя ўзроўні падтрымкі прылад для Intel FPGA IP:

• Папярэдняя падтрымка - IP даступны для мадэлявання і кампіляцыі для гэтага сямейства прылад. Праграмаванне FPGA file Падтрымка (.pof) недаступная для праграмнага забеспячэння Quartus Prime Pro Stratix 10 Edition Beta, таму закрыццё часу IP не можа быць гарантавана. Мадэлі сінхранізацыі ўключаюць першапачатковыя інжынерныя ацэнкі затрымак, заснаваныя на ранняй інфармацыі пасля макета. Мадэлі сінхранізацыі могуць быць зменены, паколькі тэставанне крэмнію паляпшае карэляцыю паміж фактычным крэмніем і мадэлямі сінхранізацыі. Вы можаце выкарыстоўваць гэта ядро ​​IP для вывучэння архітэктуры сістэмы і выкарыстання рэсурсаў, мадэлявання, распиновки, ацэнкі затрымкі сістэмы, асноўных ацэнак часу (бюджэт канвеера) і стратэгіі перадачы ўводу-вываду (шырыня шляху даных, глыбіня пакета, кампрамісы стандартаў уводу-вываду ).
• Папярэдняя падтрымка – Intel правярае ядро ​​IP з папярэднімі мадэлямі сінхранізацыі для гэтага сямейства прылад. Ядро IP адпавядае ўсім функцыянальным патрабаванням, але ўсё яшчэ можа праходзіць аналіз часу для сямейства прылад. Вы можаце выкарыстоўваць яго ў вытворчых канструкцыях з асцярожнасцю.
• Канчатковая падтрымка – Intel правярае IP з канчатковымі мадэлямі сінхранізацыі для гэтага сямейства прылад. IP адпавядае ўсім функцыянальным патрабаванням і патрабаванням па часе для сямейства прылад. Вы можаце выкарыстоўваць яго ў вытворчых канструкцыях.

Табліца 1. Падтрымка сямейства прылад Fronthaul Compression IP

Сямейства прылад	Падтрымка
Intel® Agilex™ (электронная плітка)	Папярэдні
Intel Agilex (F-плітка)	Аванс
Intel Arria® 10	Канчатковы
Intel Stratix® 10 (толькі прылады H- і E-tile)	Канчатковы
Іншыя сямейства прылад	Няма падтрымкі

Табліца 2. Ацэнкі хуткасці, якія падтрымліваюцца прыладай

Сямейства прылад	FPGA Fabric Speed ​​Grade
Intel Agilex	3
Intel Arria 10	2
Intel Stratix 10	2

1.3. Інфармацыя аб выпуску для Fronthaul Compression Intel FPGA IP
IP-версіі Intel FPGA супадаюць з версіямі праграмнага забеспячэння Intel Quartus® Prime Design Suite да версіі 19.1. Пачынаючы з праграмнага забеспячэння Intel Quartus Prime Design Suite версіі 19.2, Intel FPGA IP мае новую схему кіравання версіямі.
Нумар версіі Intel FPGA IP (XYZ) можа змяняцца з кожнай версіяй праграмнага забеспячэння Intel Quartus Prime. Змена ў:

• X азначае сур'ёзны перагляд IP. Калі вы абнаўляеце праграмнае забеспячэнне Intel Quartus Prime, вы павінны аднавіць IP.
• Y паказвае, што IP змяшчае новыя функцыі. Аднавіце свой IP, каб уключыць гэтыя новыя функцыі.
• Z паказвае, што IP змяшчае нязначныя змены. Аднавіце свой IP, каб уключыць гэтыя змены.

Табліца 3. Інфармацыя аб выпуску Fronthaul Compression IP

Пункт	Апісанне
Версія	1.0.1
Дата выпуску	Люты 2022 года
Код замовы	IP-FH-COMP

1.4. Прадукцыйнасць сціску Fronthaul і выкарыстанне рэсурсаў
Рэсурсы IP, накіраваныя на прыладу Intel Agilex, прыладу Intel Arria 10 і прыладу Intel Stratix 10
Табліца 4. Прадукцыйнасць сціску Fronthaul і выкарыстанне рэсурсаў
Усе запісы адносяцца да IP напрамку сціску і распакавання даных

прылада	IP	ALMs	Лагічныя рэгістры		M20K
			Першасны	Другасны
Intel Agilex	Блок з плаваючай кропкай	14,969	25,689	6,093	0
	µ-закон	22,704	39,078	7,896	0
	Блок з плаваючай кропкай і µ-закон	23,739	41,447	8,722	0
	Блок з плаваючай кропкай, µ-закон і пашыраная шырыня IQ	23,928	41,438	8,633	0
Intel Arria 10	Блок з плаваючай кропкай	12,403	16,156	5,228	0
	µ-закон	18,606	23,617	5,886	0
	Блок з плаваючай кропкай і µ-закон	19,538	24,650	6,140	0
	Блок з плаваючай кропкай, µ-закон і пашыраная шырыня IQ	19,675	24,668	6,141	0
Intel Stratix 10	Блок з плаваючай кропкай	16,852	30,548	7,265	0
	µ-закон	24,528	44,325	8,080	0
	Блок з плаваючай кропкай і µ-закон	25,690	47,357	8,858	0
	Блок з плаваючай кропкай, µ-закон і пашыраная шырыня IQ	25,897	47,289	8,559	0

Пачатак працы з Fronthaul Compression Intel FPGA IP

Апісвае ўстаноўку, параметрізацыю, мадэляванне і ініцыялізацыю Fronthaul Compression IP.
2.1. Атрыманне, усталяванне і ліцэнзаванне Fronthaul Compression IP
Fronthaul Compression IP - гэта пашыраны IP FPGA Intel, які не ўваходзіць у выпуск Intel Quartus Prime.

1. Стварыце ўліковы запіс My Intel, калі ў вас яго няма.
2. Увайдзіце, каб атрымаць доступ да Цэнтра ліцэнзавання самаабслугоўвання (SSLC).
3. Купіце Fronthaul Compression IP.
4. На старонцы SSLC націсніце Run для IP. SSLC забяспечвае дыялогавае акно ўстаноўкі, каб накіроўваць вашу ўстаноўку IP.
5. Усталюйце ў тое ж месца, што і папка Intel Quartus Prime.

Табліца 5. Месца ўстаноўкі кампрэсіі Fronthaul

Размяшчэнне	праграмнае забеспячэнне	Платформа
:\intelFPGA_pro\\quartus\ip \altera_cloud	Intel Quartus Prime Pro Edition	Windows *
:/intelFPGA_pro// quartus/ip/altera_cloud	Intel Quartus Prime Pro Edition	Linux *

Малюнак 1. Структура каталога ўстаноўкі IP Fronthaul Compression Каталог ўстаноўкі Intel Quartus Prime

Fronthaul Compression Intel FPGA IP цяпер з'яўляецца ў каталогу IP.
Звязаная інфармацыя

• Intel FPGA webсайт
  
• Цэнтр ліцэнзавання самаабслугоўвання (SSLC)

2.2. Наладжванне параметраў Fronthaul Compression IP
Хутка наладзьце свой уласны варыянт IP у рэдактары параметраў IP.

1. Стварыце праект Intel Quartus Prime Pro Edition, у які можна інтэграваць ядро ​​IP.
   а. У Intel Quartus Prime Pro Edition націсніце File Майстар новага праекта для стварэння новага праекта Intel Quartus Prime, або File Адкрыць праект, каб адкрыць існуючы праект Quartus Prime. Майстар прапануе ўказаць прыладу.
   б. Укажыце сямейства прылад, якое адпавядае патрабаванням хуткасці для IP.
   в. Націсніце «Гатова».
2. У каталогу IP выберыце Fronthaul Compression Intel FPGA IP. З'явіцца акно New IP Variation.
3. Укажыце імя верхняга ўзроўню для вашага новага карыстацкага варыянту IP. Рэдактар ​​параметраў захоўвае налады змены IP у a file названы .ip.
4. Націсніце OK. З'явіцца рэдактар ​​параметраў.
   Малюнак 2. Рэдактар ​​IP-параметраў сціску Fronthaul
5. Укажыце параметры для вашага варыянту IP. Звярніцеся да Параметры для атрымання інфармацыі аб канкрэтных параметрах IP.
6. Націсніце Design Example і ўкажыце параметры для вашага дызайну, напрыкладampле.
   Малюнак 3. Дызайн ExampРэдактар ​​параметраў
7. Націсніце «Стварыць HDL». З'явіцца дыялогавае акно генерацыі.
8. Укажыце выхад file параметры генерацыі, а затым націсніце Стварыць. Варыянт IP files генераваць у адпаведнасці з вашымі патрабаваннямі.
9. Націсніце «Гатова». Рэдактар ​​параметраў дадае .ip верхняга ўзроўню file у бягучы праект аўтаматычна. Калі вам будзе прапанавана ўручную дадаць .ip file у праект, націсніце Дадаць/выдаліць праект Files у Праекце, каб дадаць file.
10. Пасля генерацыі і інстанцііравання варыяцыі IP-адрасоў зрабіце адпаведнае прызначэнне кантактаў для падключэння партоў і ўсталюйце адпаведныя параметры RTL для асобніка.

2.2.1. IP-параметры сціску Fronthaul
Табліца 6. IP-параметры Fronthaul Compression

Імя	Сапраўдныя значэнні	Апісанне
Напрамак дадзеных	TX і RX, толькі TX, толькі RX	Выберыце TX для сціску; RX для дэкампрэсіі.
Метад сціску	BFP, mu-Law або BFP і mu-Law	Выберыце блок з плаваючай кропкай, µ-закон або абодва.

Шырыня метаданых	0 (адключыць парты метададзеных), 32, 64, 96, 128 (біт)	Укажыце разраднасць шыны метададзеных (несціснутыя даныя).
Уключыць пашыраную шырыню IQ	Уключэнне ці выключэнне	Уключыце для падтрымоўванага IqWidth ад 8 да 16 біт. Адключыце для падтрымоўваных IqWidth 9, 12, 14 і 16 біт.
Сумяшчальны з O-RAN	Уключэнне ці выключэнне	Уключыце, каб прытрымлівацца IP-супастаўлення ORAN для порта метаданых і пацвярджаць сапраўдны сігнал метададзеных для кожнага загалоўка раздзела. IP падтрымлівае толькі 128-бітныя метаданыя. IP падтрымлівае адзін і некалькі раздзелаў у пакеце. Метададзеныя сапраўдныя ў кожным раздзеле са сцвярджэннем аб сапраўдных метададзеных. Выключыце, каб IP выкарыстоўваў метаданыя ў якасці скразных сігналаў канала без патрабаванняў адлюстравання (напрыклад: U-плоскасць numPrb лічыцца 0). IP падтрымлівае шырыню метададзеных 0 (адключыць парты метададзеных), 32, 64, 96, 128 біт. IP падтрымлівае адзін раздзел на пакет. Метададзеныя сапраўдныя толькі адзін раз пры сцвярджэнні сапраўднасці метададзеных для кожнага пакета.

2.3. Згенераваны IP File Структура
Праграмнае забеспячэнне Intel Quartus Prime Pro Edition генеруе наступны выхад ядра IP file структура.
Табліца 7. Згенераваны IP Files

File Імя	Апісанне
<ваш_IP>.ip	Сістэма Platform Designer або варыянт IP верхняга ўзроўню file.ваш_IP> гэта імя, якое вы даяце варыяцыі IP.
<ваш_IP>.cmp	Дэкларацыя кампанентаў VHDL (.cmp) file гэта тэкст file які змяшчае лакальныя агульныя вызначэнні і порты, якія вы можаце выкарыстоўваць у дызайне VHDL files.
<ваш_IP>.html	Справаздача, якая змяшчае інфармацыю аб злучэнні, карту памяці, якая паказвае адрас кожнага падпарадкаванага ў адносінах да кожнага галоўнага, да якога ён падлучаны, і прызначэнне параметраў.
<ваш_IP>_generation.rpt	Журнал генерацыі IP або Platform Designer file. Зводка паведамленняў падчас генерацыі IP.
<ваш_IP>.qgsimc	Пералічвае параметры мадэлявання для падтрымкі паступовай рэгенерацыі.
<ваш_IP>.qgsynthc	Пералічвае параметры сінтэзу для падтрымкі паступовай рэгенерацыі.
<ваш_IP>.qip	Змяшчае ўсю неабходную інфармацыю аб кампаненце IP для інтэграцыі і кампіляцыі кампанента IP у праграмнае забеспячэнне Intel Quartus Prime.
<ваш_IP>.sopcinfo	Апісвае злучэнні і параметры IP-кампанентаў у вашай сістэме Platform Designer. Вы можаце прааналізаваць яго змесціва, каб атрымаць патрабаванні пры распрацоўцы праграмных драйвераў для кампанентаў IP. Гэта выкарыстоўваюць такія інструменты, як Nios® II file. .sopcinfo file і сістэма.ч file згенераваны для ланцужка інструментаў Nios II, уключае інфармацыю карты адрасоў для кожнага падпарадкаванага адносна кожнага майстра, які звяртаецца да падпарадкаванага. Розныя гаспадары могуць мець розную карту адрасоў для доступу да пэўнага падпарадкаванага кампанента.
<ваш_IP>.csv	Змяшчае інфармацыю аб стане абнаўлення кампанента IP.
<ваш_IP>.bsf	Сімвал блока File (.bsf) прадстаўленне варыяцыі IP для выкарыстання ў блок-схеме Intel Quartus Prime Files (.bdf).
<ваш_IP>.spd	Абавязковы ўвод file для ip-make-simscript для стварэння сцэнарыяў мадэлявання для падтрымоўваных сімулятараў. .spd file змяшчае спіс fileгенеруецца для мадэлявання разам з інфармацыяй аб успамінах, якія вы можаце ініцыялізаваць.

<ваш_IP>.ppf	Пін-планіроўшчык File (.ppf) захоўвае прызначэнне порта і вузла для кампанентаў IP, створаных для выкарыстання з Pin Planner.
<ваш_IP>_bb.v	Вы можаце выкарыстоўваць чорную скрыню Verilog (_bb.v) file як пустую дэкларацыю модуля для выкарыстання ў якасці чорнай скрыні.
<ваш_IP>_inst.v або _inst.vhd	ЛПВП прampшаблон стварэння асобніка. Вы можаце скапіяваць і ўставіць змесціва гэтага file у ваш HDL file для стварэння варыяцыі IP.
<ваш_IP>.v ціваш_IP>.vhd	ЛПВП files, якія ствараюць асобнік кожнага падмодуля або даччынага ядра IP для сінтэзу або мадэлявання.
настаўнік/	Змяшчае сцэнар ModelSim* msim_setup.tcl для наладжвання і запуску мадэлявання.
сінопсіс/vcs/ сінопсіс/vcsmx/	Змяшчае сцэнар абалонкі vcs_setup.sh для наладжвання і запуску сімуляцыі VCS*. Змяшчае скрыпт абалонкі vcsmx_setup.sh і synopsys_ sim.setup file каб наладзіць і запусціць сімуляцыю VCS MX*.
кадэнцыя/	Змяшчае скрыпт абалонкі ncsim_setup.sh і іншую наладу files для наладжвання і запуску мадэлявання NCSIM*.
aldec/	Змяшчае скрыпт абалонкі rivierapro_setup.sh для наладкі і запуску мадэлявання Aldec*.
xcelium/	Змяшчае скрыпт абалонкі xcelium_setup.sh і іншую наладу files для наладжвання і запуску мадэлявання Xcelium*.
субмодулі/	Змяшчае ЛПВП files для падмодуляў ядра IP.
<даччыныя ядра IP>/	Для кожнага створанага даччынага асноўнага каталога IP Platform Designer стварае падкаталогі synth/ і sim/.

Fronthaul Compression IP Функцыянальнае апісанне

Малюнак 4. IP Fronthaul Compression ўключае сцісканне і дэкампрэсію. IP-блок-схема сціску Fronthaul

Кампрэсія і дэкампрэсія
Блок папярэдняй апрацоўкі на аснове блока зруху бітаў стварае аптымальныя зрухі бітаў для блока рэсурсаў з 12 элементаў рэсурсаў (RE). Блок зніжае шум квантавання, асабліва для нізкіхampлітуда сampлес. Такім чынам, гэта памяншае велічыню вектара памылкі (EVM), якую ўводзіць сціск. Алгарытм сціску практычна не залежыць ад значэння магутнасці. Мяркуючы складаны ўваход samples складае x = x1 + jxQ, максімальнае абсалютнае значэнне рэальнага і ўяўнага кампанентаў для блока рэсурсаў роўна:
Маючы максімальнае абсалютнае значэнне для блока рэсурсаў, наступнае ўраўненне вызначае значэнне зруху ўлева, прызначанае для гэтага блока рэсурсаў:Дзе bitWidth - гэта шырыня ўваходных бітаў.
IP падтрымлівае каэфіцыент сціску 8, 9, 10, 11, 12, 13, 14, 15, 16.
Сціск і дэкампрэсія Mu-Law
Алгарытм выкарыстоўвае тэхніку кампандавання Mu-law, якую шырока выкарыстоўвае сціск маўлення. Гэтая тэхніка прапускае ўваходны несціснуты сігнал x праз кампрэсар з функцыяй f(x) перад акругленнем і бітавым скарачэннем. Тэхніка адпраўляе сціснутыя дадзеныя, y, праз інтэрфейс. Атрыманыя даныя праходзяць праз пашыральную функцыю (якая з'яўляецца зваротнай кампрэсару, F-1(y). Тэхніка прайгравае несціснутыя даныя з мінімальнай памылкай квантавання.
Ураўненне 1. Функцыі кампрэсара і дэкампрэсара
Алгарытм сціску Mu-law IQ адпавядае спецыфікацыі O-RAN.
Звязаная інфармацыя
О-РАН webсайт
3.1. IP-сігналы Fronthaul Compression
Падключайцеся і кіруйце IP.
Гадзіннік і сігналы інтэрфейсу скіду=
Табліца 8. Сігналы інтэрфейсу гадзінніка і скіду

Назва сігналу	Бітавая шырыня	Напрамак	Апісанне
tx_clk	1	Увод	Гадзіннік перадатчыка. Тактавая частата складае 390.625 МГц для 25 Гбіт/с і 156.25 МГц для 10 Гбіт/с. Усе сігналы інтэрфейсу перадатчыка сінхронныя з гэтым гадзіннікам.
rx_clk	1	Увод	Прыёмны гадзіннік. Тактавая частата складае 390.625 МГц для 25 Гбіт/с і 156.25 МГц для 10 Гбіт/с. Усе сігналы інтэрфейсу прымача сінхронныя з гэтым гадзіннікам.
csr_clk	1	Увод	Гадзіннік для інтэрфейсу CSR. Тактавая частата складае 100 МГц.

tx_rst_n	1	Увод	Актыўны нізкі скід для інтэрфейсу перадатчыка, сінхроннага з tx_clk.
rx_rst_n	1	Увод	Актыўны нізкі скід для інтэрфейсу прымача, сінхроннага з rx_clk.
csr_rst_n	1	Увод	Актыўны нізкі скід для інтэрфейсу CSR, сінхроннага з csr_clk.

Перадача сігналаў транспартнага інтэрфейсу
Табліца 9. Перадача сігналаў транспартнага інтэрфейсу
Усе тыпы сігналаў з'яўляюцца цэлымі лікамі без знака.

Назва сігналу	Бітавая шырыня	Напрамак	Апісанне
tx_avst_source_сапраўдны	1	Выхад	Калі сцвярджаецца, паказвае на наяўнасць сапраўдных даных на avst_source_data.
tx_avst_source_data	64	Выхад	Палі PRB, уключаючы udCompParam, iSample і qSampле. Палі PRB наступнага раздзела аб'яднаны з полем PRB папярэдняга раздзела.
tx_avst_source_startofpacket	1	Выхад	Паказвае першы байт кадра.
tx_avst_source_endofpacket	1	Выхад	Паказвае апошні байт кадра.
tx_avst_source_ready	1	Увод	Калі сцвярджаецца, паказвае, што транспартны ўзровень гатовы прымаць даныя. readyLatency = 0 для гэтага інтэрфейсу.
tx_avst_source_empty	3	Выхад	Вызначае колькасць пустых байтаў у avst_source_data, калі сцвярджаецца avst_source_endofpacket.
tx_udcomphdr_o	8	Выхад	Поле загалоўка сціску даных карыстальніка. Сінхронна з tx_avst_source_valid. Вызначае метад сціску і разраднасць IQ для дадзеных карыстальніка ў раздзеле дадзеных. • [7:4] : udIqWidth • 16 для udIqWidth=0, інакш роўна udIqWidth e,g: — 0000b азначае, што I і Q маюць шырыню 16 біт; — 0001b азначае, што I і Q маюць шырыню 1 біт; — 1111b азначае, што I і Q маюць шырыню 15 біт • [3:0] : udCompMeth — 0000b — без сціску — 0001b – блок з плаваючай кропкай — 0011b – µ-закон — іншыя — зарэзерваваны для будучых метадаў.
tx_метададзеныя_o	METADATA_WIDTH	Выхад	Сігналы канала праходзяць і не сціскаюцца. Сінхронна з tx_avst_source_valid. Наладжвальная шырыня бітаў METADATA_WIDTH. Пры ўключэнні Сумяшчальны з O-RAN, спасылацца на Табліца 13 на старонцы 17. Калі вы выключыце Сумяшчальны з O-RAN, гэты сігнал сапраўдны, толькі калі tx_avst_source_startofpacket роўны 1. tx_metadata_o не мае сапраўднага сігналу і выкарыстоўвае tx_avst_source_valid, каб паказаць сапраўдны цыкл. Недаступна пры выбары 0 Адключыць парты метададзеных для Шырыня метаданых.

Прыём сігналаў транспартнага інтэрфейсу
Табліца 10. Прыём сігналаў транспартнага інтэрфейсу
На гэтым інтэрфейсе няма супрацьціску. Пусты струменевы сігнал Avalon не патрэбны ў гэтым інтэрфейсе, таму што ён заўсёды роўны нулю.

Назва сігналу	Бітавая шырыня	Напрамак	Апісанне
rx_avst_sink_сапраўдны	1	Увод	Калі сцвярджаецца, паказвае на наяўнасць сапраўдных даных на avst_sink_data. На гэтым інтэрфейсе няма сігналу avst_sink_ready.
rx_avst_sink_data	64	Увод	Палі PRB, уключаючы udCompParam, iSample і qSampле. Палі PRB наступнага раздзела аб'яднаны з полем PRB папярэдняга раздзела.
rx_avst_sink_startofpacket	1	Увод	Паказвае першы байт кадра.
rx_avst_sink_endofpacket	1	Увод	Паказвае апошні байт кадра.
rx_avst_sink_error	1	Увод	Калі сцвярджаецца ў тым жа цыкле, што і avst_sink_endofpacket, паказвае, што бягучы пакет з'яўляецца пакетам з памылкай
rx_udcomphdr_i	8	Увод	Поле загалоўка сціску даных карыстальніка. Сінхронна з rx_metadata_valid_i. Вызначае метад сціску і разраднасць IQ для карыстальніцкіх даных у раздзеле даных. • [7:4] : udIqWidth • 16 для udIqWidth=0, інакш роўна udIqWidth. напр — 0000b азначае, што I і Q маюць шырыню 16 біт; — 0001b азначае, што I і Q маюць шырыню 1 біт; — 1111b азначае, што I і Q маюць шырыню 15 біт • [3:0] : udCompMeth — 0000b — без сціску — 0001b – блок з плаваючай кропкай — 0011b – µ-закон — іншыя — зарэзерваваны для будучых метадаў.
rx_метададзеныя_i	METADATA_WIDTH	Увод	Несціснуты канал сігналізуе праходжанне. Сігналы rx_metadata_i сапраўдныя, калі сцвярджаецца rx_metadata_valid_i, сінхронна з rx_avst_sink_valid. Наладжвальная шырыня бітаў METADATA_WIDTH. Пры ўключэнні Сумяшчальны з O-RAN, спасылацца на стол 15 на старонцы 18. Калі вы выключаеце Сумяшчальны з O-RAN, гэты сігнал rx_metadata_i сапраўдны, толькі калі і rx_metadata_valid_i, і rx_avst_sink_startofpacket роўныя 1. Недаступна, калі вы выбіраеце 0 Адключыць парты метададзеных для Шырыня метаданых.
rx_metadata_valid_i	1	Увод	Паказвае, што загалоўкі (rx_udcomphdr_i і rx_metadata_i) сапраўдныя. Сінхронна з rx_avst_sink_valid. Абавязковы сігнал. Для зваротнай сумяшчальнасці O-RAN сцвярджайце rx_metadata_valid_i, калі IP мае сапраўдныя агульныя IE загалоўкаў і паўтаральныя IE раздзелаў. Пры прадастаўленні новых палёў блока фізічных рэсурсаў раздзела (PRB) у rx_avst_sink_data, увядзіце новыя IE раздзела ва ўвод rx_metadata_i разам з rx_metadata_valid_i.

Перадача сігналаў інтэрфейсу прыкладання
Табліца 11. Перадача сігналаў інтэрфейсу прыкладання

Назва сігналу	Бітавая шырыня	Напрамак	Апісанне
tx_avst_sink_сапраўдны	1	Увод	Калі сцвярджаецца, паказвае на тое, што ў гэтым інтэрфейсе даступны сапраўдныя палі PRB. Пры працы ў струменевым рэжыме пераканайцеся, што паміж пачаткам пакета і канцом пакета адсутнічае сапраўдны сігнал. Адзіным выключэннем з'яўляецца адмена сігналу гатоўнасці.
tx_avst_sink_data	128	Увод	Даныя з прыкладнога ўзроўню ў сеткавым парадку байтаў.
tx_avst_sink_startofpacket	1	Увод	Паказвае першы байт PRB пакета
tx_avst_sink_endofpacket	1	Увод	Паказвае апошні байт PRB пакета
tx_avst_sink_ready	1	Выхад	Пры пацверджанні азначае, што IP O-RAN гатовы прымаць даныя з інтэрфейсу прыкладання. readyLatency = 0 для гэтага інтэрфейсу
tx_udcomphdr_i	8	Увод	Поле загалоўка сціску даных карыстальніка. Сінхронна з tx_avst_sink_valid. Вызначае метад сціску і разраднасць IQ для карыстальніцкіх даных у раздзеле даных. • [7:4] : udIqWidth • 16 для udIqWidth=0, інакш роўна udIqWidth. напр — 0000b азначае, што I і Q маюць шырыню 16 біт; — 0001b азначае, што I і Q маюць шырыню 1 біт; — 1111b азначае, што I і Q маюць шырыню 15 біт • [3:0] : udCompMeth — 0000b — без сціску — 0001b – блок з плаваючай кропкай — 0011b – µ-закон — іншыя — зарэзерваваны для будучых метадаў.
tx_метададзеныя_i	METADATA_WIDTH	Увод	Сігналы канала праходзяць і не сціскаюцца. Сінхронна з tx_avst_sink_valid. Наладжвальная шырыня бітаў METADATA_WIDTH. Пры ўключэнні Сумяшчальны з O-RAN, спасылацца на стол 13 на старонцы 17. Калі вы выключаеце Сумяшчальны з O-RAN, гэты сігнал сапраўдны толькі тады, калі tx_avst_sink_startofpacket роўны 1. tx_metadata_i не мае сапраўднага сігналу і выкарыстоўвае tx_avst_sink_valid, каб паказаць сапраўдны цыкл. Недаступна пры выбары 0 Адключыць парты метададзеных для Шырыня метаданых.

Атрымліваць сігналы інтэрфейсу прыкладання
Табліца 12. Прыём сігналаў інтэрфейсу прыкладання

Назва сігналу	Бітавая шырыня	Напрамак	Апісанне
rx_avst_source_сапраўдны	1	Выхад	Калі сцвярджаецца, паказвае на тое, што ў гэтым інтэрфейсе даступны сапраўдныя палі PRB. На гэтым інтэрфейсе няма сігналу avst_source_ready.
rx_avst_source_data	128	Выхад	Дадзеныя на прыкладны ўзровень у сеткавым парадку байтаў.
rx_avst_source_startofpacket	1	Выхад	Паказвае першы байт PRB пакета
rx_avst_source_endofpacket	1	Выхад	Паказвае апошні байт PRB пакета
rx_avst_source_error	1	Выхад	Паказвае, што пакет змяшчае памылку
rx_udcomphdr_o	8	Выхад	Поле загалоўка сціску даных карыстальніка. Сінхронна з rx_avst_source_valid. Вызначае метад сціску і разраднасць IQ для карыстальніцкіх даных у раздзеле даных. • [7:4] : udIqWidth • 16 для udIqWidth=0, інакш роўна udIqWidth. напр — 0000b азначае, што I і Q маюць шырыню 16 біт; — 0001b азначае, што I і Q маюць шырыню 1 біт; — 1111b азначае, што I і Q маюць шырыню 15 біт • [3:0] : udCompMeth — 0000b — без сціску — 0001b — блок з плаваючай кропкай (BFP) — 0011b – µ-закон — іншыя — зарэзерваваны для будучых метадаў.
rx_метададзеныя_o	METADATA_WIDTH	Выхад	Несціснуты канал сігналізуе праходжанне. Сігналы rx_metadata_o сапраўдныя, калі сцвярджаецца rx_metadata_valid_o, сінхронна з rx_avst_source_valid. Наладжвальная шырыня бітаў METADATA_WIDTH. Пры ўключэнні Сумяшчальны з O-RAN, спасылацца на Табліца 14 на старонцы 18. Калі вы выключаеце Сумяшчальны з O-RAN, rx_metadata_o сапраўдны толькі тады, калі rx_metadata_valid_o роўна 1. Недаступна пры выбары 0 Адключыць парты метададзеных для Шырыня метаданых.
rx_metadata_valid_o	1	Выхад	Паказвае, што загалоўкі (rx_udcomphdr_o і rx_metadata_o) сапраўдныя. rx_metadata_valid_o сцвярджаецца, калі rx_metadata_o сапраўдны, сінхронны з rx_avst_source_valid.

Адлюстраванне метададзеных для зваротнай сумяшчальнасці O-RAN
Табліца 13. tx_metadata_i 128-бітны ўваход

Назва сігналу	Бітавая шырыня	Напрамак	Апісанне	Адлюстраванне метададзеных
Зарэзерваваны	16	Увод	Зарэзерваваны.	tx_metadata_i[127:112]
tx_u_size	16	Увод	Памер пакета U-плоскасці ў байтах для струменевага рэжыму.	tx_metadata_i[111:96]
tx_u_seq_id	16	Увод	SeqID пакета, які здабываецца з транспартнага загалоўка eCPRI.	tx_metadata_i[95:80]
tx_u_pc_id	16	Увод	PCID для транспарту eCPRI і RoEflowId для перадачы радыё праз Ethernet (RoE).	tx_metadata_i[79:64]
Зарэзерваваны	4	Увод	Зарэзерваваны.	tx_metadata_i[63:60]
tx_u_dataDirection	1	Увод	кірунак дадзеных gNB. Дыяпазон значэнняў: {0b=Rx (г.зн. загрузка), 1b=Tx (г.зн. спампоўка)}	tx_metadata_i[59]
tx_u_filterIndex	4	Увод	Вызначае індэкс фільтра канала, які будзе выкарыстоўвацца паміж дадзенымі IQ і эфірным інтэрфейсам. Дыяпазон значэнняў: {0000b-1111b}	tx_metadata_i[58:55]
tx_u_frameId	8	Увод	Лічыльнік кадраў працягласцю 10 мс (перыяд згортвання 2.56 секунды), у прыватнасці frameId= нумар кадра па модулю 256. Дыяпазон значэнняў: {0000 0000b-1111 1111b}	tx_metadata_i[54:47]
tx_u_subframeId	4	Увод	Лічыльнік субкадраў працягласцю 1 мс у кадры 10 мс. Дыяпазон значэнняў: {0000b-1111b}	tx_metadata_i[46:43]
tx_u_slotID	6	Увод	Гэты параметр з'яўляецца нумарам слота ў падкадры працягласцю 1 мс. Па гэтым параметры залічваюцца ўсе слоты ў адным субфрейме. Дыяпазон значэнняў: {00 0000b-00 1111b=ідэнтыфікатар слота, 01 0000b-11 1111b=зарэзерваваны}	tx_metadata_i[42:37]
tx_u_symbolid	6	Увод	Ідэнтыфікуе нумар сімвала ў слоце. Дыяпазон значэнняў: {00 0000b-11 1111b}	tx_metadata_i[36:31]
tx_u_sectionId	12	Увод	sectionID супастаўляе раздзелы даных U-плоскасці з адпаведным паведамленнем C-плоскасці (і тыпам раздзела), звязаным з дадзенымі. Дыяпазон значэнняў: {0000 0000 0000b-11111111 1111b}	tx_metadata_i[30:19]
tx_u_rb	1	Увод	Індыкатар блакавання рэсурсаў. Пакажыце, кожны блок рэсурсаў выкарыстоўваецца або кожны іншы блок рэсурсаў. Дыяпазон значэнняў: {0b=кожны выкарыстаны блок рэсурсаў; 1b=кожны іншы блок рэсурсаў}	tx_metadata_i[18]
tx_u_startPrb	10	Увод	Пачатковы PRB раздзела дадзеных плоскасці карыстальніка. Дыяпазон значэнняў: {00 0000 0000b-11 1111 1111b}	tx_metadata_i[17:8]
tx_u_numPrb	8	Увод	Вызначце PRB, у якіх сапраўдны раздзел дадзеных плоскасці карыстальніка.	tx_metadata_i[7:0]

			Дыяпазон значэнняў: {0000 0001b-1111 1111b, 0000 0000b = усе PRB у вызначаным інтэрвале паднясучай (SCS) і прапускной здольнасці апорнай}
tx_u_udCompHdr	8	Увод	Вызначце метад сціску і разраднасць IQ карыстальніцкіх даных у раздзеле даных. Дыяпазон значэнняў: {0000 0000b-1111 1111b}	Н/Д (tx_udcomphdr_i)

Табліца 14. rx_metadata_valid_i/o

Назва сігналу	Бітавая шырыня	Напрамак	Апісанне	Адлюстраванне метададзеных
rx_sec_hdr_сапраўдны	1	Выхад	Калі rx_sec_hdr_valid роўны 1, палі даных разрэзу U-плоскасці сапраўдныя. ІЭ агульных загалоўкаў сапраўдныя, калі сцвярджаецца rx_sec_hdr_valid, сінхронны з avst_sink_u_startofpacket і avst_sink_u_valid. Паўторныя раздзелы IE сапраўдныя, калі сцвярджаецца rx_sec_hdr_valid, сінхронны з avst_sink_u_valid. Пры прадастаўленні новых палёў PRB раздзелаў у avst_sink_u_data забяспечце новыя IE раздзелаў з усталяваным rx_sec_hdr_valid.	rx_metadata_valid_o

Табліца 15. 128-бітны вывад rx_metadata_o

Назва сігналу	Бітавая шырыня	Напрамак	Апісанне	Адлюстраванне метададзеных
Зарэзерваваны	32	Выхад	Зарэзерваваны.	rx_metadata_o[127:96]
rx_u_seq_id	16	Выхад	SeqID пакета, які здабываецца з транспартнага загалоўка eCPRI.	rx_metadata_o[95:80]
rx_u_pc_id	16	Выхад	PCID для транспарту eCPRI і RoEflowId для транспарту RoE	rx_metadata_o[79:64]
зарэзерваваны	4	Выхад	Зарэзерваваны.	rx_metadata_o[63:60]
rx_u_dataDirection	1	Выхад	кірунак дадзеных gNB. Дыяпазон значэнняў: {0b=Rx (г.зн. загрузка), 1b=Tx (г.зн. загрузка)}	rx_metadata_o[59]
rx_u_filterIndex	4	Выхад	Вызначае індэкс для фільтра канала для выкарыстання паміж дадзенымі IQ і радыёінтэрфейсам. Дыяпазон значэнняў: {0000b-1111b}	rx_metadata_o[58:55]
rx_u_frameId	8	Выхад	Лічыльнік для кадраў працягласцю 10 мс (перыяд згортвання 2.56 секунды), у прыватнасці frameId= нумар кадра па модулю 256. Дыяпазон значэнняў: {0000 0000b-1111 1111b}	rx_metadata_o[54:47]
rx_u_subframeId	4	Выхад	Лічыльнік субкадраў працягласцю 1 мс у кадры 10 мс. Дыяпазон значэнняў: {0000b-1111b}	rx_metadata_o[46:43]
rx_u_slotID	6	Выхад	Нумар слота ў падкадры працягласцю 1 мс. Па гэтым параметры залічваюцца ўсе слоты ў адным субфрейме. Дыяпазон значэнняў: {00 0000b-00 1111b=ідэнтыфікатар слота, 01 0000b-111111b=зарэзерваваны}	rx_metadata_o[42:37]
rx_u_сімвалід	6	Выхад	Ідэнтыфікуе нумар сімвала ў слоце. Дыяпазон значэнняў: {00 0000b-11 1111b}	rx_metadata_o[36:31]

rx_u_sectionId	12	Выхад	sectionID супастаўляе раздзелы даных U-плоскасці з адпаведным паведамленнем C-плоскасці (і тыпам раздзела), звязаным з дадзенымі. Дыяпазон значэнняў: {0000 0000 0000b-1111 1111 1111b}	rx_metadata_o[30:19]
rx_u_rb	1	Выхад	Індыкатар блакавання рэсурсаў. Паказвае, кожны блок рэсурсаў выкарыстоўваецца або ўсе іншыя рэсурсы. Дыяпазон значэнняў: {0b=кожны выкарыстаны блок рэсурсаў; 1b=кожны іншы блок рэсурсаў}	rx_metadata_o[18]
rx_u_startPrb	10	Выхад	Пачатковы PRB раздзела дадзеных плоскасці карыстальніка. Дыяпазон значэнняў: {00 0000 0000b-11 1111 1111b}	rx_metadata_o[17:8]
rx_u_numPrb	8	Выхад	Вызначае PRB, у якіх сапраўдны раздзел даных плоскасці карыстальніка. Дыяпазон значэнняў: {0000 0001b-1111 1111b, 0000 0000b = усе PRB у зададзенай прапускной здольнасці SCS і носьбіта}	rx_metadata_o[7:0]
rx_u_udCompHdr	8	Выхад	Вызначае метад сціску і разраднасць IQ карыстальніцкіх даных у раздзеле даных. Дыяпазон значэнняў: {0000 0000b-1111 1111b}	Н/Д (rx_udcomphdr_o)

Сігналы інтэрфейсу CSR
Табліца 16. Сігналы інтэрфейсу CSR

Назва сігналу	Шырыня біта	Напрамак	Апісанне
csr_address	16	Увод	Адрас рэестра канфігурацыі.
csr_write	1	Увод	Уключыць запіс у рэгістр канфігурацыі.
csr_writedata	32	Увод	Даныя запісу рэгістра канфігурацыі.
csr_readdata	32	Выхад	Счытванне даных канфігурацыйнага рэгістра.
csr_read	1	Увод	Уключыць чытанне рэестра канфігурацыі.
csr_readdatavalid	1	Выхад	Сапраўдныя даныя счытвання рэестра канфігурацыі.
csr_waitrequest	1	Выхад	Запыт чакання рэгістрацыі канфігурацыі.

IP-рэгістры сціску Fronthaul

Кіруйце і кантралюйце функцыянальнасць сціску пярэдняга ходу праз інтэрфейс кіравання і стану.
Табліца 17. Карта рэгістра

CSR_ADDRESS (Зрушэнне слоў)	Імя рэгістрацыі
0x0	рэжым_сціску
0x1	tx_памылка
0x2	rx_памылка

Табліца 18. Рэгістр compression_mode

Шырыня біта	Апісанне	Доступ	Скінуць значэнне HW
31:9	Зарэзерваваны	RO	0x0
8:8	Функцыянальны рэжым: • 1'b0 - рэжым статычнага сціску • 1'b1 - рэжым дынамічнага сціску	RW	0x0
7:0	Загаловак сціску статычных дадзеных карыстальніка: • 7:4 - гэта udIqWidth — 4'b0000 — гэта 16 біт — 4'b1111 — гэта 15 біт — : — 4'b0001 — гэта 1 біт • 3:0 - гэта udCompMeth — 4'b0000 — гэта адсутнасць сціску — 4'b0001 — блок з плаваючай кропкай — 4'b0011 — µ-закон • Іншыя зарэзерваваныя	RW	0x0

Табліца 19. Рэестр памылак tx

Шырыня біта	Апісанне	Доступ	Скінуць значэнне HW
31:2	Зарэзерваваны	RO	0x0
1:1	Няправільны IqWidth. IP усталёўвае Iqwidth на 0 (16-бітны Iqwidth), калі ён выяўляе несапраўдны або непадтрымоўваны Iqwidth.	RW1C	0x0
0:0	Няправільны метад сціску. IP скідае пакет.	RW1C	0x0

Табліца 20. Рэестр памылак rx

Шырыня біта	Апісанне	Доступ	Скінуць значэнне HW
31:8	Зарэзерваваны	RO	0x0
1:1	Няправільны IqWidth. IP скідае пакет.	RW1C	0x0
0:0	Няправільны метад сціску. IP усталёўвае наступны метад сціску, які падтрымліваецца па змаўчанні: • Уключана толькі блочная плаваючая кропка: па змаўчанні выкарыстоўваецца блочная плаваючая кропка. • Уключаны толькі μ-закон: па змаўчанні μ-закон. • Уключаны як блок з плаваючай кропкай, так і μ-закон: па змаўчанні выкарыстоўваецца блок з плаваючай кропкай.	RW1C	0x0

Fronthaul Compression Intel FPGA IPs Архіў кіраўніцтва карыстальніка

Для апошняй і папярэдняй версій гэтага дакумента звярніцеся да: Fronthaul Compression Intel FPGA IP Кіраўніцтва карыстальніка. Калі IP або версія праграмнага забеспячэння адсутнічаюць у спісе, прымяняецца кіраўніцтва карыстальніка для папярэдняй версіі IP або праграмнага забеспячэння.

Гісторыя версій дакумента для Fronthaul Compression Intel FPGA IP Кіраўніцтва карыстальніка

Версія дакумента	Версія Intel Quartus Prime	IP версія	Змены
2022.08.08	21.4	1.0.1	Выпраўлена шырыня метададзеных з 0 да 0 (адключыць парты метададзеных).
2022.03.22	21.4	1.0.1	• Памяняныя месцамі апісанні сігналаў: — tx_avst_sink_data і tx_avst_source_data — rx_avst_sink_data і rx_avst_source_data • Дададзена Ацэнкі хуткасці, якія падтрымліваюцца прыладай стол • Дададзена Прадукцыйнасць і выкарыстанне рэсурсаў
2021.12.07	21.3	1.0.0	Абноўлены код замовы.
2021.11.23	21.3	1.0.0	Першапачатковы выпуск.

Карпарацыя Intel. Усе правы ахоўваюцца. Intel, лагатып Intel і іншыя знакі Intel з'яўляюцца гандлёвымі маркамі карпарацыі Intel або яе даччыных кампаній. Intel гарантуе прадукцыйнасць сваёй FPGA і паўправадніковай прадукцыі ў адпаведнасці з бягучымі спецыфікацыямі ў адпаведнасці са стандартнай гарантыяй Intel, але пакідае за сабой права ўносіць змены ў любыя прадукты і паслугі ў любы час без папярэдняга паведамлення. Intel не нясе ніякай адказнасці або абавязацельстваў, якія вынікаюць з прымянення або выкарыстання любой інфармацыі, прадукту або паслугі, апісаных тут, за выключэннем выпадкаў, прама ўзгодненых Intel у пісьмовай форме. Кліентам Intel рэкамендуецца атрымаць апошнюю версію спецыфікацый прылады, перш чым спадзявацца на любую апублікаваную інфармацыю і перад размяшчэннем заказаў на прадукты ці паслугі. *Іншыя назвы і брэнды могуць быць заяўлены як уласнасць іншых.

электронная версія
Адправіць водгук
ID: 709301
УГ-20346
Версія: 2022.08.08
ISO 9001:2015 зарэгістраваны

Дакументы / Рэсурсы

	Intel Fronthaul Compression FPGA IP [pdfКіраўніцтва карыстальніка Fronthaul Compression FPGA IP, Fronthaul, Compression FPGA IP, FPGA IP
	Intel Fronthaul Compression FPGA IP [pdfКіраўніцтва карыстальніка UG-20346, 709301, Fronthaul Compression FPGA IP, Fronthaul FPGA IP, Compression FPGA IP, FPGA IP

Спасылкі

• Кіраўніцтва карыстальніка