Kompressjoni Fronthaul FPGA IP
Gwida għall-Utent

Kompressjoni Fronthaul FPGA IP

Kompressjoni Fronthaul Gwida għall-Utent Intel® FPGA IP
Aġġornat għal Intel® Quartus® Prime
Suite tad-Disinn: 21.4 IP
Verżjoni: 1.0.1

Dwar il-Compression Fronthaul Intel® FPGA IP

Il-Fronthaul Compression IP jikkonsisti f'kompressjoni u dekompressjoni għad-dejta tal-IQ tal-pjan U. Il-magna tal-kompressjoni tikkalkula kompressjoni µ-law jew blokk floating-point ibbażata fuq header tal-kompressjoni tad-dejta tal-utent (udCompHdr). Dan l-IP juża interface ta 'streaming Avalon għal data IQ, sinjali ta' kondjuwit, u għal metadata u sinjali sideband, u interface Avalon immappjat bil-memorja għal reġistri ta 'kontroll u status (CSRs).
L-IP mapep IQs ikkompressati u l-parametru tal-kompressjoni tad-dejta tal-utent (udCompParam) skont il-format tal-qafas tat-tagħbija tas-sezzjoni speċifikat fl-ispeċifikazzjoni O-RAN O-RAN Fronthaul Control, User and Synchronization Plane Version 3.0 April 2020 (O-RAN-WG4.CUS .0-v03.00). Avalon streaming sink u wisa 'ta' dejta tal-interface tas-sors huma 128-bit għall-interface tal-applikazzjoni u 64 bit għall-interface tat-trasport biex jappoġġjaw il-proporzjon massimu ta 'compressoin ta' 2:1.
Informazzjoni Relatata
O-RAN websit
1.1. Kompressjoni Fronthaul Intel® FPGA IP Karatteristiċi

• -liġi u blokk kompressjoni floating point u dekompressjoni
• Wisa 'IQ 8-bit sa 16-bit
• Konfigurazzjoni statika u dinamika tal-format U-plane IQ u header tal-kompressjoni
• Pakkett multisezzjonijiet (jekk Konformi O-RAN hija mixgħula)

1.2. Kompressjoni Fronthaul Intel® FPGA IP Appoġġ tal-Familja tal-Apparat
Intel toffri l-livelli ta' appoġġ tal-apparat li ġejjin għal Intel FPGA IP:

• Appoġġ bil-quddiem - l-IP huwa disponibbli għal simulazzjoni u kumpilazzjoni għal din il-familja ta 'apparat. Programmazzjoni FPGA file L-appoġġ (.pof) mhuwiex disponibbli għas-softwer Quartus Prime Pro Stratix 10 Edition Beta u għalhekk l-għeluq taż-żmien tal-IP ma jistax jiġi garantit. Mudelli ta' żmien jinkludu stimi inizjali ta' inġinerija ta' dewmien ibbażati fuq informazzjoni bikrija ta' wara t-tqassim. Il-mudelli tal-ħin huma suġġetti għal bidla peress li l-ittestjar tas-silikon itejjeb il-korrelazzjoni bejn is-silikon attwali u l-mudelli tal-ħin. Tista' tuża din il-qalba tal-IP għal studji dwar l-arkitettura tas-sistema u l-użu tar-riżorsi, simulazzjoni, pinout, valutazzjonijiet tal-latency tas-sistema, valutazzjonijiet bażiċi tal-ħin (pipeline budgeting), u strateġija ta' trasferiment I/O (wisa' tal-mogħdija tad-dejta, fond tal-fqigħ, kompromessi tal-istandards I/O ).
• Appoġġ preliminari–Intel tivverifika l-qalba tal-IP b'mudelli ta 'ħin preliminari għal din il-familja ta' apparat. Il-qalba tal-IP tissodisfa r-rekwiżiti funzjonali kollha, iżda xorta tista 'tkun għaddejja minn analiżi tal-ħin għall-familja tal-apparat. Tista 'tużah fid-disinji tal-produzzjoni b'kawtela.
• Appoġġ finali–Intel tivverifika l-IP b'mudelli ta 'ħin finali għal din il-familja ta' tagħmir. L-IP jissodisfa r-rekwiżiti funzjonali u taż-żmien kollha għall-familja tal-apparat. Tista 'tużah fid-disinji tal-produzzjoni.

Tabella 1. Appoġġ tal-Familja tal-Apparat tal-Kompressjoni tal-Fronthaul

Familja tal-Apparat	Appoġġ
Intel® Agilex™ (E-tile)	Preliminari
Intel Agilex (maduma F)	Bil-quddiem
Intel Arria® 10	Finali
Intel Stratix® 10 (apparati H-, u E-tile biss)	Finali
Familji ta' apparati oħra	Ebda appoġġ

Tabella 2. Gradi ta' Veloċità Appoġġjati mill-Apparat

Familja tal-Apparat	Grad ta 'veloċità tad-drapp FPGA
Intel Agilex	3
Intel Arria 10	2
Intel Stratix 10	2

1.3. Rilaxx Informazzjoni għall-Compression Fronthaul Intel FPGA IP
Verżjonijiet Intel FPGA IP jaqblu mal-verżjonijiet tas-softwer Intel Quartus® Prime Design Suite sa v19.1. Li jibda fil-verżjoni tas-software Intel Quartus Prime Design Suite 19.2, Intel FPGA IP għandha skema ġdida ta 'verżjoni.
In-numru tal-verżjoni Intel FPGA IP (XYZ) jista' jinbidel ma' kull verżjoni tas-softwer Intel Quartus Prime. Bidla fi:

• X jindika reviżjoni kbira tal-PI. Jekk taġġorna s-softwer Intel Quartus Prime, trid tirriġenera l-IP.
• Y jindika li l-IP jinkludi karatteristiċi ġodda. Iġġenera mill-ġdid l-IP tiegħek biex tinkludi dawn il-karatteristiċi ġodda.
• Z jindika li l-IP jinkludi bidliet minuri. Iġġenera mill-ġdid l-IP tiegħek biex tinkludi dawn il-bidliet.

Tabella 3. Informazzjoni dwar ir-Rilaxx tal-IP tal-Kompressjoni Fronthaul

Oġġett	Deskrizzjoni
Verżjoni	1.0.1
Data tar-rilaxx	Frar 2022
Kodiċi tal-ordni	IP-FH-COMP

1.4. Prestazzjoni tal-Kompressjoni Fronthaul u Użu tar-Riżorsi
Ir-riżorsi tal-IP mmirati lejn apparat Intel Agilex, apparat Intel Arria 10, u apparat Intel Stratix 10
Tabella 4. Prestazzjoni tal-Kompressjoni Fronthaul u Użu tar-Riżorsi
L-entrati kollha huma għal kompressjoni u dekompressjoni tad-direzzjoni tad-dejta IP

Apparat	IP	ALMs	Reġistri loġiċi		M20K
			Primarja	Sekondarja
Intel Agilex	Block-floating point	14,969	25,689	6,093	0
	µ-liġi	22,704	39,078	7,896	0
	Block-floating point u µ-law	23,739	41,447	8,722	0
	Block-floating point, µ-law, u wisa' IQ estiż	23,928	41,438	8,633	0
Intel Arria 10	Block-floating point	12,403	16,156	5,228	0
	µ-liġi	18,606	23,617	5,886	0
	Block-floating point u µ-law	19,538	24,650	6,140	0
	Block-floating point, µ-law, u wisa' IQ estiż	19,675	24,668	6,141	0
Intel Stratix 10	Block-floating point	16,852	30,548	7,265	0
	µ-liġi	24,528	44,325	8,080	0
	Block-floating point u µ-law	25,690	47,357	8,858	0
	Block-floating point, µ-law, u wisa' IQ estiż	25,897	47,289	8,559	0

Nibdew mal-Fronthaul Compression Intel FPGA IP

Jiddeskrivi l-installazzjoni, il-parametrizzar, is-simulazzjoni, u l-inizjalizzazzjoni tal-Compression IP Fronthaul.
2.1. Ksib, Installazzjoni, u Liċenzjar tal-IP Kompressjoni Fronthaul
Il-Fronthaul Compression IP huwa Intel FPGA IP estiż li mhuwiex inkluż mar-rilaxx Intel Quartus Prime.

1. Oħloq kont My Intel jekk ma jkollokx wieħed.
2. Idħol biex taċċessa ċ-Ċentru tal-Liċenzjar ta' Self-Service (SSLC).
3. Ixtri l-IP Kompressjoni Fronthaul.
4. Fuq il-paġna SSLC, ikklikkja Run għall-IP. L-SSLC jipprovdi kaxxa ta 'djalogu ta' installazzjoni biex tiggwida l-installazzjoni tiegħek tal-IP.
5. Installa fl-istess post bħal folder Intel Quartus Prime.

Tabella 5. Postijiet ta' Installazzjoni tal-Kompressjoni ta' Fronthaul

Post	Software	Pjattaforma
:\intelFPGA_pro\\quartus\ip \altera_cloud	Edizzjoni Intel Quartus Prime Pro	Windows *
:/intelFPGA_pro// quartus/ip/altera_cloud	Edizzjoni Intel Quartus Prime Pro	Linux *

Figura 1. Kompressjoni Fronthaul IP Installazzjoni Direttorju Struttura Id-direttorju ta 'installazzjoni Intel Quartus Prime

Il-Fronthaul Compression Intel FPGA IP issa tidher fil-Katalgu IP.
Informazzjoni Relatata

• Intel FPGA websit
  
• Ċentru ta' Liċenzjar ta' Self-Service (SSLC)

2.2. Parametrizzar tal-IP Kompressjoni Fronthaul
Ikkonfigura malajr il-varjazzjoni tal-IP tad-dwana tiegħek fl-Editur tal-Parametri tal-IP.

1. Oħloq proġett Intel Quartus Prime Pro Edition li fih tintegra l-qalba tal-IP tiegħek.
   a. Fl-Intel Quartus Prime Pro Edition, ikklikkja File Wizard tal-Proġett Ġdid biex jinħoloq proġett ġdid tal-Intel Quartus Prime, jew File Miftuħ Proġett biex tiftaħ proġett Quartus Prime eżistenti. Il-wizard iqanqlek biex tispeċifika apparat.
   b. Speċifika l-familja tat-tagħmir li tissodisfa r-rekwiżiti tal-grad tal-veloċità għall-IP.
   c. Ikklikkja Finish.
2. Fil-Katalgu IP, agħżel Fronthaul Compression Intel FPGA IP. Tidher it-tieqa New IP Varjazzjoni.
3. Speċifika isem tal-ogħla livell għall-varjazzjoni ġdida tal-IP personalizzata tiegħek. L-editur tal-parametri jiffranka s-settings tal-varjazzjoni tal-IP f'a file jismu .ip.
4. Ikklikkja OK. Jidher l-editur tal-parametri.
   Figura 2. Editur tal-Parametru IP tal-Kompressjoni Fronthaul
5. Speċifika l-parametri għall-varjazzjoni tal-IP tiegħek. Irreferi għal Parametri għal informazzjoni dwar parametri IP speċifiċi.
6. Ikklikkja fuq id-Disinn Example tab u speċifika l-parametri għad-disinn tiegħek example.
   Figura 3. Disinn Eżample Editur tal-Parametri
7. Ikklikkja Iġġenera HDL. Tidher il-kaxxa tad-djalogu Ġenerazzjoni.
8. Speċifika l-output file għażliet ta 'ġenerazzjoni, u mbagħad ikklikkja Iġġenera. Il-varjazzjoni IP files jiġġeneraw skond l-ispeċifikazzjonijiet tiegħek.
9. Ikklikkja Finish. L-editur tal-parametri iżid l-ogħla livell .ip file għall-proġett kurrenti awtomatikament. Jekk inti mitlub biex iżżid manwalment il-.ip file għall-proġett, ikklikkja Proġett Żid/Neħħi Files fil-Proġett biex iżżid il- file.
10. Wara li tiġġenera u tisstanzja l-varjazzjoni tal-IP tiegħek, agħmel assenjazzjonijiet tal-pin xierqa biex tgħaqqad il-portijiet u ssettja kwalunkwe parametru RTL xieraq għal kull istanza.

2.2.1. Parametri IP Kompressjoni Fronthaul
Tabella 6. Parametri IP tal-Kompressjoni ta' Fronthaul

Isem	Valuri Validi	Deskrizzjoni
Direzzjoni tad-data	TX u RX, TX biss, RX biss	Agħżel TX għall-kompressjoni; RX għad-dekompressjoni.
Metodu ta 'kompressjoni	BFP, mu-Law, jew BFP u mu-Law	Agħżel blokka floating point, µ-law, jew it-tnejn.

Wisa' tal-metadata	0 (Itfi l-Portijiet tal-Metadata), 32, 64, 96, 128 (bit)	Speċifika l-wisa 'bit tax-xarabank tal-metadata (data mhux kompressata).
Ippermetti l-wisa 'IQ estiż	Mixgħul jew mitfi	Ixgħel għal IqWidth appoġġjat ta '8-bit sa 16-bit. Itfi għal IqWidth appoġġjat ta '9, 12, 14 u 16-bit.
O-RAN konformi	Mixgħul jew mitfi	Ixgħel biex issegwi l-immappjar tal-IP ORAN għall-port tal-metadejta u asserixxi sinjal validu tal-metadejta għal kull header tat-taqsima. L-IP jappoġġja metadejta ta’ wisa’ ta’ 128 bit biss. L-IP jappoġġja sezzjoni waħda u sezzjonijiet multipli għal kull pakkett. Il-metadejta hija valida f'kull sezzjoni b'affermazzjoni valida tal-metadejta. Itfi sabiex l-IP juża l-metadejta bħala sinjali ta' kondjuwit passthrough mingħajr l-ebda rekwiżit ta' mapping (eż.: U-plane numPrb huwa preżunt 0). L-IP jappoġġja wisgħat ta 'metadejta ta' 0 (Iżżeb il-Portijiet tal-Metadejta), 32, 64, 96, 128 bit. L-IP jappoġġja sezzjoni waħda għal kull pakkett. Metadata hija valida darba biss fl-affermazzjoni valida metadata għal kull pakkett.

2.3. IP iġġenerat File Struttura
Is-softwer Intel Quartus Prime Pro Edition jiġġenera l-output ewlieni tal-IP li ġej file struttura.
Tabella 7. IP iġġenerat Files

File Isem	Deskrizzjoni
<tiegħek_ip>.ip	Is-sistema tad-Disinjatur tal-Pjattaforma jew il-varjazzjoni tal-IP tal-ogħla livell file.tiegħek_ip> huwa l-isem li tagħti l-varjazzjoni tal-IP tiegħek.
<tiegħek_ip>.cmp	Id-Dikjarazzjoni tal-Komponent VHDL (.cmp) file huwa test file li fih definizzjonijiet lokali ġeneriċi u tal-port li tista' tuża fid-disinn VHDL files.
<tiegħek_ip>.html	Rapport li fih informazzjoni dwar il-konnessjoni, mappa tal-memorja li turi l-indirizz ta 'kull slave fir-rigward ta' kull kaptan li huwa konness miegħu, u assenjazzjonijiet tal-parametri.
<tiegħek_ip> _generation.rpt	Ġurnal tal-ġenerazzjoni tal-IP jew tad-Disinjatur tal-Pjattaforma file. Sommarju tal-messaġġi waqt il-ġenerazzjoni tal-IP.
<tiegħek_ip>.qgsimc	Jelenka parametri ta' simulazzjoni biex jappoġġjaw riġenerazzjoni inkrementali.
<tiegħek_ip>.qgsynthc	Jelenka parametri ta' sinteżi biex jappoġġjaw riġenerazzjoni inkrementali.
<tiegħek_ip>.qip	Fih l-informazzjoni kollha meħtieġa dwar il-komponent IP biex jintegra u jikkompila l-komponent IP fis-softwer Intel Quartus Prime.
<tiegħek_ip>.sopcinfo	Jiddeskrivi l-konnessjonijiet u l-parametrizzazzjonijiet tal-komponenti IP fis-sistema tad-Disinjatur tal-Pjattaforma tiegħek. Tista' teżamina l-kontenut tagħha biex tikseb rekwiżiti meta tiżviluppa sewwieqa tas-softwer għall-komponenti IP. Għodod downstream bħall-katina tal-għodda Nios® II jużaw dan file. Il-.sopcinfo file u s-sistema.h file iġġenerat għall-katina tal-għodda Nios II jinkludu informazzjoni tal-mappa tal-indirizz għal kull skjav relattiv għal kull kaptan li jaċċessa l-iskjav. Kaptani differenti jista 'jkollhom mappa ta' indirizzi differenti biex jaċċessaw komponent slave partikolari.
<tiegħek_ip>.csv	Fih informazzjoni dwar l-istatus tal-aġġornament tal-komponent tal-IP.
<tiegħek_ip>.bsf	Simbolu tal-Blokk File (.bsf) rappreżentazzjoni tal-varjazzjoni tal-IP għall-użu fl-Intel Quartus Prime Block Diagram Files (.bdf).
<tiegħek_ip>.spd	Input meħtieġ file għall-ip-make-simscript biex jiġġenera skripts ta' simulazzjoni għal simulaturi appoġġjati. Il-.spd file fih lista ta files iġġenerat għas-simulazzjoni, flimkien ma 'informazzjoni dwar memorji li inti tista' initialize.

<tiegħek_ip>.ppf	Il-Planner tal-Pin File (.ppf) jaħżen l-assenjazzjonijiet tal-port u n-nodi għall-komponenti IP maħluqa għall-użu mal-Planner tal-Pin.
<tiegħek_ip> _bb.v	Tista' tuża l-kaxxa s-sewda ta' Verilog (_bb.v) file bħala dikjarazzjoni modulu vojta għall-użu bħala kaxxa sewda.
<tiegħek_ip> _inst.v jew _inst.vhd	HDL exampmudell ta' istanziazzjoni le. Tista' tikkopja u tippejstja l-kontenut ta' dan file fl-HDL tiegħek file biex tistjanzja l-varjazzjoni tal-IP.
<tiegħek_ip>.v jewtiegħek_ip>.vhd	HDL files li instantiate kull submodule jew tifel IP qalba għal sinteżi jew simulazzjoni.
mentor/	Fih script ModelSim* msim_setup.tcl biex twaqqaf u tmexxi simulazzjoni.
synopsys/vcs/ synopsys/vcsmx/	Fih script shell vcs_setup.sh biex twaqqaf u tmexxi simulazzjoni VCS*. Fih script shell vcsmx_setup.sh u synopsys_ sim.setup file biex twaqqaf u tmexxi simulazzjoni VCS MX*.
kadenza/	Fih script shell ncsim_setup.sh u setup ieħor files biex twaqqaf u tmexxi simulazzjoni NCSIM*.
aldec/	Fih script shell rivierapro_setup.sh biex iwaqqaf u jmexxi simulazzjoni Aldec*.
xcelium/	Fih script shell xcelium_setup.sh u setup ieħor files biex twaqqaf u tmexxi simulazzjoni Xcelium *.
sottomoduli/	Fih HDL files għas-submoduli tal-qalba tal-IP.
<cores IP tat-tfal>/	Għal kull direttorju tal-qalba tal-IP tat-tfal iġġenerat, Platform Designer jiġġenera subdirettorji synth/ u sim/.

Kompressjoni Fronthaul IP Deskrizzjoni Funzjonali

Figura 4. Il-Fronthaul Compression IP jinkludi kompressjoni u dekompressjoni. Fronthaul Kompressjoni IP Blokk Dijagramma

Kompressjoni u Dekompressjoni
Blokk ta' shift tal-bit ibbażat fuq blokk ta' preproċessar jiġġenera l-aħjar bit-shifts għal blokk tar-riżorsi ta' 12-il element tar-riżorsi (REs). Il-blokk inaqqas il-ħoss tal-kwantizzazzjoni, speċjalment għal baxxiamplitudità samples. Għalhekk, inaqqas il-kobor tal-vettur tal-iżball (EVM) li tintroduċi l-kompressjoni. L-algoritmu tal-kompressjoni huwa kważi indipendenti mill-valur tal-qawwa. Jekk wieħed jassumi l-input kumpless samples huwa x = x1 + jxQ, il-valur assolut massimu tal-komponenti reali u immaġinarji għall-blokka tar-riżorsi huwa:
Wara li l-valur assolut massimu għall-blokka tar-riżorsi, l-ekwazzjoni li ġejja tiddetermina l-valur tax-xift tax-xellug assenjat għal dik il-blokka tar-riżorsi:Fejn bitWidth hija l-wisa' tal-bit tad-dħul.
L-IP jappoġġja proporzjonijiet ta 'kompressjoni ta' 8, 9, 10, 11, 12, 13, 14, 15, 16.
Kompressjoni u Dekompressjoni Mu-Law
L-algoritmu juża teknika ta 'companding Mu-law, li l-kompressjoni tad-diskors tuża ħafna. Din it-teknika tgħaddi s-sinjal mhux ikkompressat tad-dħul, x, permezz ta 'kompressur b'funzjoni, f(x), qabel l-arrotondament u t-truncation tal-bit. It-teknika tibgħat data kkompressata, y, fuq l-interface. Id-dejta riċevuta tgħaddi minn funzjoni li qed tespandi (li hija l-invers tal-kompressur, F-1(y). It-teknika tirriproduċi d-dejta mhux kompressata bi żball minimu ta 'kwantizzazzjoni.
Ekwazzjoni 1. Funzjonijiet ta' kompressur u dekompressur
L-algoritmu tal-kompressjoni Mu-law IQ isegwi l-ispeċifikazzjoni O-RAN.
Informazzjoni Relatata
O-RAN websit
3.1. Sinjali IP Kompressjoni Fronthaul
Qabbad u tikkontrolla l-IP.
Sinjali tal-Interface tal-Arloġġ u tal-Issettjar=
Tabella 8. Sinjali tal-Interface tal-Arloġġ u Reset

Isem tas-Sinjal	Bitwidth	Direzzjoni	Deskrizzjoni
tx_clk	1	Input	Arloġġ tat-trasmettitur. Il-frekwenza tal-arloġġ hija 390.625 MHz għal 25 Gbps u 156.25MHz għal 10 Gbps. Is-sinjali kollha ta 'l-interface tat-trasmettitur huma sinkroniċi ma' dan l-arloġġ.
rx_clk	1	Input	Arloġġ tar-riċevitur. Il-frekwenza tal-arloġġ hija 390.625 MHz għal 25 Gbps u 156.25MHz għal 10 Gbps. Is-sinjali kollha tal-interface tar-riċevitur huma sinkroniċi ma' dan l-arloġġ.
csr_clk	1	Input	Arloġġ għall-interface tas-CSR. Il-frekwenza tal-arloġġ hija 100 MHz.

tx_rst_n	1	Input	Reset baxx attiv għall-interface tat-trasmettitur sinkroniku għal tx_clk.
rx_rst_n	1	Input	Reset baxx attiv għall-interface tar-riċevitur sinkroniku għal rx_clk.
csr_rst_n	1	Input	Reset baxx attiv għal interface CSR sinkroniku ma' csr_clk.

Ittrasmetti Sinjali tal-Interface tat-Trasport
Tabella 9. Ittrasmetti Sinjali tal-Interface tat-Trasport
It-tipi kollha tas-sinjali huma numru sħiħ mhux iffirmat.

Isem tas-Sinjal	Bitwidth	Direzzjoni	Deskrizzjoni
tx_avst_source_valid	1	Output	Meta tiġi affermata, tindika dejta valida hija disponibbli fuq avst_source_data.
tx_avst_source_data	64	Output	Qasam PRB inklużi udCompParam, iSample u qSample. L-oqsma PRB tat-taqsima li jmiss huma konkatenati mal-qasam PRB tas-sezzjoni preċedenti.
tx_avst_source_startofpacket	1	Output	Jindika l-ewwel byte ta' qafas.
tx_avst_source_endofpacket	1	Output	Jindika l-aħħar byte ta' qafas.
tx_avst_source_ready	1	Input	Meta affermat, jindika li s-saff tat-trasport huwa lest biex jaċċetta data. readyLatency = 0 għal din l-interface.
tx_avst_source_empty	3	Output	Jispeċifika n-numru ta' bytes vojta fuq avst_source_data meta jiġi affermat avst_source_endofpacket.
tx_udcomphdr_o	8	Output	Qasam tal-header tal-kompressjoni tad-dejta tal-utent. Sinkroniku ma' tx_avst_source_valid. Jiddefinixxi l-metodu ta 'kompressjoni u l-wisa' tal-bit IQ għad-dejta tal-utent f'sezzjoni tad-dejta. • [7:4] : udIqWidth • 16 għal udIqWidth=0, inkella hija ugwali għal udIqWidth e,g,: — 0000b tfisser I u Q huma kull wieħed 16-il bit wiesgħa; — 0001b tfisser I u Q huma kull wieħed 1 bit wiesgħa; — 1111b tfisser I u Q huma kull wieħed 15-il bit wiesgħa • [3:0] : udCompMeth — 0000b – l-ebda kompressjoni — 0001b – block-floating point — 0011b – µ-law — oħrajn – riservati għal metodi futuri.
tx_metadata_o	METADATA_WIDTH	Output	Sinjali konduit passthrough u mhumiex kompressati. Sinkroniku ma' tx_avst_source_valid. Bitwidth konfigurabbli METADATA_WIDTH. Meta tixgħel O-RAN konformi, irreferi għal Tabella 13 f’paġna 17.Meta titfi O-RAN konformi, dan is-sinjal huwa validu biss meta tx_avst_source_startofpacket huwa 1. tx_metadata_o m'għandux sinjal validu u juża tx_avst_source_valid biex jindika ċiklu validu. Mhux disponibbli meta tagħżel 0 Iddiżattiva l-Portijiet tal-Metadata għal Wisa' tal-metadata.

Irċievi Sinjali tal-Interface tat-Trasport
Tabella 10. Irċievi Sinjali tal-Interface tat-Trasport
L-ebda backpressure f'din l-interface. Is-sinjal vojt streaming Avalon mhuwiex meħtieġ f'dan l-interface minħabba li huwa dejjem żero.

Isem tas-Sinjal	Bitwidth	Direzzjoni	Deskrizzjoni
rx_avst_sink_valid	1	Input	Meta affermat, jindika dejta valida hija disponibbli fuq avst_sink_data. L-ebda sinjal avst_sink_ready f'din l-interface.
rx_avst_sink_data	64	Input	Qasam PRB inklużi udCompParam, iSample u qSample. L-oqsma PRB tat-taqsima li jmiss huma konkatenati mal-qasam PRB tas-sezzjoni preċedenti.
rx_avst_sink_startofpacket	1	Input	Jindika l-ewwel byte ta' qafas.
rx_avst_sink_endofpacket	1	Input	Jindika l-aħħar byte ta' qafas.
rx_avst_sink_error	1	Input	Meta affermat fl-istess ċiklu bħal avst_sink_endofpacket, jindika li l-pakkett attwali huwa pakkett ta' żball
rx_udcomphdr_i	8	Input	Qasam tal-header tal-kompressjoni tad-dejta tal-utent. Sinkroniku ma' rx_metadata_valid_i. Jiddefinixxi l-metodu ta 'kompressjoni u l-wisa' tal-bit IQ għad-dejta tal-utent f'sezzjoni tad-dejta. • [7:4] : udIqWidth • 16 għal udIqWidth=0, inkella huwa ugwali għal udIqWidth. eż — 0000b tfisser I u Q huma kull wieħed 16-il bit wiesgħa; — 0001b tfisser I u Q huma kull wieħed 1 bit wiesgħa; — 1111b tfisser I u Q huma kull wieħed 15-il bit wiesgħa • [3:0] : udCompMeth — 0000b – l-ebda kompressjoni — 0001b – blokk punt li jvarja — 0011b – µ-law — oħrajn – riservati għal metodi futuri.
rx_metadata_i	METADATA_WIDTH	Input	Sinjali kondjuwit mhux kompressat passthrough. Is-sinjali rx_metadata_i huma validi meta rx_metadata_valid_i jiġi affermat, sinkroniku ma' rx_avst_sink_valid. Bitwidth konfigurabbli METADATA_WIDTH. Meta tixgħel O-RAN konformi, irreferi għal Tabella 15 f’paġna 18. Meta titfi O-RAN konformi, dan is-sinjal rx_metadata_i huwa validu biss meta kemm rx_metadata_valid_i kif ukoll rx_avst_sink_startofpacket ugwali għal 1. Mhux disponibbli meta tagħżel 0 Iddiżattiva l-Portijiet tal-Metadata għal Wisa' tal-metadata.
rx_metadata_valid_i	1	Input	Jindika li l-headers (rx_udcomphdr_i u rx_metadata_i) huma validi. Sinkroniku ma' rx_avst_sink_valid. Sinjal obbligatorju. Għal kompatibilità b'lura O-RAN, asserixxi rx_metadata_valid_i jekk l-IP ikollu IEs ta' header komuni validi u IEs ta' sezzjoni ripetuti. Meta tipprovdi oqsma ġodda ta' blokki ta' riżorsi fiżiċi ta' sezzjoni (PRB) f'rx_avst_sink_data, ipprovdi IEs ta' sezzjoni ġodda fl-input rx_metadata_i flimkien ma' rx_metadata_valid_i.

Ittrasmetti Sinjali tal-Interface tal-Applikazzjoni
Tabella 11. Ittrasmetti Sinjali tal-Interface tal-Applikazzjoni

Isem tas-Sinjal	Bitwidth	Direzzjoni	Deskrizzjoni
tx_avst_sink_valid	1	Input	Meta affermat, jindika oqsma PRB validi huma disponibbli f'din l-interface. Meta topera fil-modalità streaming, żgura l-ebda deassertion tas-sinjal validu bejn il-bidu tal-pakkett u t-tmiem tal-pakkett L-unika eċċezzjoni hija meta s-sinjal lest jitneħħa.
tx_avst_sink_data	128	Input	Dejta minn saff ta' applikazzjoni f'ordni ta' byte tan-netwerk.
tx_avst_sink_startofpacket	1	Input	Indika l-ewwel byte PRB ta' pakkett
tx_avst_sink_endofpacket	1	Input	Indika l-aħħar byte PRB ta' pakkett
tx_avst_sink_ready	1	Output	Meta affermat, jindika li l-O-RAN IP huwa lest biex jaċċetta data mill-interface tal-applikazzjoni. readyLatency = 0 għal din l-interface
tx_udcomphdr_i	8	Input	Qasam tal-header tal-kompressjoni tad-dejta tal-utent. Sinkroniku ma' tx_avst_sink_valid. Jiddefinixxi l-metodu ta 'kompressjoni u l-wisa' tal-bit IQ għad-dejta tal-utent f'sezzjoni tad-dejta. • [7:4] : udIqWidth • 16 għal udIqWidth=0, inkella huwa ugwali għal udIqWidth. eż — 0000b tfisser I u Q huma kull wieħed 16-il bit wiesgħa; — 0001b tfisser I u Q huma kull wieħed 1 bit wiesgħa; — 1111b tfisser I u Q huma kull wieħed 15-il bit wiesgħa • [3:0] : udCompMeth — 0000b – l-ebda kompressjoni — 0001b – block-floating point — 0011b – µ-law — oħrajn – riservati għal metodi futuri.
tx_metadata_i	METADATA_WIDTH	Input	Sinjali konduit passthrough u mhumiex kompressati. Sinkroniku ma' tx_avst_sink_valid. Bitwidth konfigurabbli METADATA_WIDTH. Meta tixgħel O-RAN konformi, irreferi għal Tabella 13 f’paġna 17. Meta titfi O-RAN konformi, dan is-sinjal validu biss meta tx_avst_sink_startofpacket huwa ugwali għal 1. tx_metadata_i m'għandux sinjal validu u juża tx_avst_sink_valid biex jindika ċiklu validu. Mhux disponibbli meta tagħżel 0 Iddiżattiva l-Portijiet tal-Metadata għal Wisa' tal-metadata.

Irċievi Sinjali tal-Interface tal-Applikazzjoni
Tabella 12. Irċievi Sinjali tal-Interface tal-Applikazzjoni

Isem tas-Sinjal	Bitwidth	Direzzjoni	Deskrizzjoni
rx_avst_source_valid	1	Output	Meta affermat, jindika oqsma PRB validi huma disponibbli f'din l-interface. L-ebda sinjal avst_source_ready f'din l-interface.
rx_avst_source_data	128	Output	Dejta għal saff ta' applikazzjoni f'ordni ta' byte tan-netwerk.
rx_avst_source_startofpacket	1	Output	Jindika l-ewwel byte PRB ta' pakkett
rx_avst_source_endofpacket	1	Output	Jindika l-aħħar byte PRB ta' pakkett
rx_avst_source_error	1	Output	Jindika li l-pakketti fih żball
rx_udcomphdr_o	8	Output	Qasam tal-header tal-kompressjoni tad-dejta tal-utent. Sinkroniku ma' rx_avst_source_valid. Jiddefinixxi l-metodu ta 'kompressjoni u l-wisa' tal-bit IQ għad-dejta tal-utent f'sezzjoni tad-dejta. • [7:4] : udIqWidth • 16 għal udIqWidth=0, inkella huwa ugwali għal udIqWidth. eż — 0000b tfisser I u Q huma kull wieħed 16-il bit wiesgħa; — 0001b tfisser I u Q huma kull wieħed 1 bit wiesgħa; — 1111b tfisser I u Q huma kull wieħed 15-il bit wiesgħa • [3:0] : udCompMeth — 0000b – l-ebda kompressjoni — 0001b – block floating point (BFP) — 0011b – µ-law — oħrajn – riservati għal metodi futuri.
rx_metadata_o	METADATA_WIDTH	Output	Sinjali kondjuwit mhux kompressat passthrough. Is-sinjali rx_metadata_o huma validi meta rx_metadata_valid_o jiġi affermat, sinkroniku ma' rx_avst_source_valid. Bitwidth konfigurabbli METADATA_WIDTH. Meta tixgħel O-RAN konformi, irreferi għal Tabella 14 f’paġna 18. Meta titfi O-RAN konformi, rx_metadata_o huwa validu biss meta rx_metadata_valid_o huwa ugwali għal 1. Mhux disponibbli meta tagħżel 0 Iddiżattiva l-Portijiet tal-Metadata għal Wisa' tal-metadata.
rx_metadata_valid_o	1	Output	Jindika li l-headers (rx_udcomphdr_o u rx_metadata_o) huma validi. rx_metadata_valid_o jiġi affermat meta rx_metadata_o huwa validu, sinkroniku ma' rx_avst_source_valid.

Immappjar tal-metadejta għall-Kompatibbiltà b'lura O-RAN
Tabella 13. tx_metadata_i 128-bit input

Isem tas-Sinjal	Bitwidth	Direzzjoni	Deskrizzjoni	Immappjar tal-metadata
Riżervat	16	Input	Riżervat.	tx_metadata_i[127:112]
tx_u_size	16	Input	Daqs tal-pakkett tal-pjan U f'bytes għall-modalità streaming.	tx_metadata_i[111:96]
tx_u_seq_id	16	Input	SeqID tal-pakkett, li huwa estratt mill-header tat-trasport eCPRI.	tx_metadata_i[95:80]
tx_u_pc_id	16	Input	PCID għat-trasport eCPRI u RoEflowId għat-trasport tar-radju fuq ethernet (RoE).	tx_metadata_i[79:64]
Riżervat	4	Input	Riżervat.	tx_metadata_i[63:60]
tx_u_dataDirection	1	Input	direzzjoni tad-data gNB. Firxa ta' valur: {0b=Rx (jiġifieri ttella'), 1b=Tx (jiġifieri download)}	tx_metadata_i[59]
tx_u_filterIndex	4	Input	Jiddefinixxi indiċi għall-filtru tal-kanal li għandu jintuża bejn id-dejta tal-IQ u l-interface tal-arja. Firxa tal-valur: {0000b-1111b}	tx_metadata_i[58:55]
tx_u_frameId	8	Input	A counter għal 10 ms frejms (perjodu tat-tgeżwir 2.56 sekondi), speċifikament frameId = numru tal-frejm modulo 256. Firxa tal-valur: {0000 0000b-1111 1111b}	tx_metadata_i[54:47]
tx_u_subframeId	4	Input	Counter għal subframes ta' 1 ms f'qafas ta' 10 ms. Firxa tal-valur: {0000b-1111b}	tx_metadata_i[46:43]
tx_u_slotID	6	Input	Dan il-parametru huwa n-numru ta' slot f'subframe ta' 1 ms. Is-slots kollha f'subframe wieħed huma magħduda b'dan il-parametru. Firxa tal-valur: {00 0000b-00 1111b=slotID, 01 0000b-11 1111b=Riservat}	tx_metadata_i[42:37]
tx_u_symbolid	6	Input	Jidentifika numru simbolu fi slot. Firxa ta' valur: {00 0000b-11 1111b}	tx_metadata_i[36:31]
tx_u_sectionId	12	Input	Is-sectionID jimmappa sezzjonijiet tad-dejta tal-pjan U mal-messaġġ korrispondenti tal-pjan C (u t-Tip ta' Sezzjoni) assoċjat mad-dejta. Firxa tal-valur: {0000 0000 0000b-11111111 1111b}	tx_metadata_i[30:19]
tx_u_rb	1	Input	Indikatur tal-blokka tar-riżorsi. Indika jekk tintużax kull blokka tar-riżorsi jew jekk tintużax kull blokka tar-riżorsi oħra. Firxa tal-valur: {0b=kull blokka tar-riżorsi użata; 1b=kull blokk tar-riżorsi ieħor użat}	tx_metadata_i[18]
tx_u_startPrb	10	Input	Il-PRB tal-bidu ta' sezzjoni tad-dejta tal-pjan tal-utent. Firxa tal-valur: {00 0000 0000b-11 1111 1111b}	tx_metadata_i[17:8]
tx_u_numPrb	8	Input	Iddefinixxi l-PRBs fejn it-taqsima tad-dejta tal-pjan tal-utent hija valida.	tx_metadata_i[7:0]

			Firxa tal-valur: {0000 0001b-1111 1111b, 0000 0000b = il-PRBs kollha fl-ispazjar speċifikat tas-subcarrier (SCS) u l-bandwidth tal-carrier }
tx_u_udCompHdr	8	Input	Iddefinixxi l-metodu ta 'kompressjoni u l-wisa' tal-bit IQ tad-dejta tal-utent f'sezzjoni tad-dejta. Firxa tal-valur: {0000 0000b-1111 1111b}	N/A (tx_udcomphdr_i)

Tabella 14. rx_metadata_valid_i/o

Isem tas-Sinjal	Bitwidth	Direzzjoni	Deskrizzjoni	Immappjar tal-metadata
rx_sec_hdr_valid	1	Output	Meta rx_sec_hdr_valid huwa 1, l-oqsma tad-dejta tas-sezzjoni tal-pjan U huma validi. IEs header komuni huma validi meta rx_sec_hdr_valid jiġi affermat, sinkroniku ma avst_sink_u_startofpacket u avst_sink_u_valid. Sezzjoni IEs ripetuti huma validi meta rx_sec_hdr_valid huwa affermat, sinkroniku ma avst_sink_u_valid. Meta tipprovdi oqsma ġodda ta' sezzjoni PRB f'avst_sink_u_data, ipprovdi IE ta' sezzjoni ġodda b'rx_sec_hdr_valid assertat.	rx_metadata_valid_o

Tabella 15. rx_metadata_o 128-bit output

Isem tas-Sinjal	Bitwidth	Direzzjoni	Deskrizzjoni	Immappjar tal-metadata
Riżervat	32	Output	Riżervat.	rx_metadata_o[127:96]
rx_u_seq_id	16	Output	SeqID tal-pakkett, li huwa estratt mill-header tat-trasport eCPRI.	rx_metadata_o[95:80]
rx_u_pc_id	16	Output	PCID għat-trasport eCPRI u RoEflowId għat-trasport RoE	rx_metadata_o[79:64]
riservati	4	Output	Riżervat.	rx_metadata_o[63:60]
rx_u_dataDirection	1	Output	direzzjoni tad-data gNB. Firxa ta' valur: {0b=Rx (jiġifieri ttella'), 1b=Tx (jiġifieri download)}	rx_metadata_o[59]
rx_u_filterIndex	4	Output	Jiddefinixxi indiċi għall-filtru tal-kanal biex jintuża bejn id-dejta tal-IQ u l-interface tal-arja. Firxa tal-valur: {0000b-1111b}	rx_metadata_o[58:55]
rx_u_frameId	8	Output	Counter għal frejms ta' 10 ms (perjodu ta' tgeżwir 2.56 sekondi), speċifikament frameId= numru ta' frame modulo 256. Firxa ta' valur: {0000 0000b-1111 1111b}	rx_metadata_o[54:47]
rx_u_subframeId	4	Output	Counter għal subframes ta' 1ms f'qafas ta' 10 ms. Firxa tal-valur: {0000b-1111b}	rx_metadata_o[46:43]
rx_u_slotID	6	Output	In-numru tas-slot f'subframe ta' 1ms. Is-slots kollha f'subframe wieħed huma magħduda b'dan il-parametru. Firxa ta' valur: {00 0000b-00 1111b=slotID, 01 0000b-111111b=Riservat}	rx_metadata_o[42:37]
rx_u_symbolid	6	Output	Jidentifika numru simbolu fi slot. Firxa tal-valur: {00 0000b-11 1111b}	rx_metadata_o[36:31]

rx_u_sectionId	12	Output	Is-sectionID jimmappa sezzjonijiet tad-dejta tal-pjan U mal-messaġġ korrispondenti tal-pjan C (u t-Tip ta' Sezzjoni) assoċjat mad-dejta. Firxa tal-valur: {0000 0000 0000b-1111 1111 1111b}	rx_metadata_o[30:19]
rx_u_rb	1	Output	Indikatur tal-blokka tar-riżorsi. Jindika jekk tintużax kull blokka tar-riżorsi jew tintużax kull riżorsa oħra. Firxa tal-valur: {0b=kull blokka tar-riżorsi użata; 1b=kull blokk tar-riżorsi ieħor użat}	rx_metadata_o[18]
rx_u_startPrb	10	Output	Il-PRB tal-bidu ta' sezzjoni tad-dejta tal-pjan tal-utent. Firxa tal-valur: {00 0000 0000b-11 1111 1111b}	rx_metadata_o[17:8]
rx_u_numPrb	8	Output	Jiddefinixxi l-PRBs fejn it-taqsima tad-dejta tal-pjan tal-utent hija valida. Firxa tal-valur: {0000 0001b-1111 1111b, 0000 0000b = il-PRBs kollha fl-SCS speċifikati u l-bandwidth tal-ġarrier }	rx_metadata_o[7:0]
rx_u_udCompHdr	8	Output	Jiddefinixxi l-metodu ta 'kompressjoni u l-wisa' tal-bit IQ tad-dejta tal-utent f'sezzjoni tad-dejta. Firxa tal-valur: {0000 0000b-1111 1111b}	N/A (rx_udcomphdr_o)

Sinjali tal-Interface tas-CSR
Tabella 16. Sinjali tal-Interface tas-CSR

Isem tas-Sinjal	Wisa' Bit	Direzzjoni	Deskrizzjoni
indirizz_csr	16	Input	Indirizz tar-reġistru tal-konfigurazzjoni.
csr_write	1	Input	Attiva l-kitba tar-reġistru tal-konfigurazzjoni.
csr_writedata	32	Input	Reġistru tal-konfigurazzjoni jikteb data.
csr_readdata	32	Output	Ir-reġistru tal-konfigurazzjoni aqra d-dejta.
csr_read	1	Input	Attiva l-qari tar-reġistru tal-konfigurazzjoni.
csr_readdatavalid	1	Output	Reġistru tal-konfigurazzjoni aqra data valida.
csr_waitrequest	1	Output	Reġistru tal-konfigurazzjoni stenna talba.

Reġistri tal-IP tal-Kompressjoni Fronthaul

Ikkontrolla u timmonitorja l-funzjonalità tal-kompressjoni tal-fronthaul permezz tal-interface tal-kontroll u l-istatus.
Tabella 17. Mappa tar-Reġistru

CSR_ADDRESS (Kelma Offset)	Isem Reġistru
0x0	compression_mode
0x1	tx_error
0x2	rx_error

Tabella 18. compression_mode Reġistru

Wisa' Bit	Deskrizzjoni	Aċċess	Valur Irrisettja HW
31:9	Riżervat	RO	0x0
8:8	Modalità funzjonali: • 1'b0 huwa mod ta 'kompressjoni statika • 1'b1 huwa mod ta 'kompressjoni dinamika	RW	0x0
7:0	Intestatura statika tal-kompressjoni tad-dejta tal-utent: • 7:4 huwa udIqWidth — 4'b0000 huwa 16-il bit — 4'b1111 huwa 15-il bit -: — 4'b0001 huwa 1 bit • 3:0 huwa udCompMeth — 4'b0000 mhix kompressjoni — 4'b0001 huwa block floating point — 4'b0011 huwa µ-law • Oħrajn huma riżervati	RW	0x0

Tabella 19. Reġistru ta' Żbalji tx

Wisa' Bit	Deskrizzjoni	Aċċess	Valur Irrisettja HW
31:2	Riżervat	RO	0x0
1:1	IqWidth invalida. L-IP jistabbilixxi Iqwidth għal 0 (16-bit Iqwidth) jekk jiskopri Iqwidth invalidu jew mhux appoġġjat.	RW1C	0x0
0:0	Metodu ta 'kompressjoni invalidu. L-IP qatra l-pakkett.	RW1C	0x0

Tabella 20. Reġistru ta' Żbalji rx

Wisa' Bit	Deskrizzjoni	Aċċess	Valur Irrisettja HW
31:8	Riżervat	RO	0x0
1:1	IqWidth invalida. L-IP qatra l-pakkett.	RW1C	0x0
0:0	Metodu ta 'kompressjoni invalidu. L-IP jistabbilixxi l-metodu ta 'kompressjoni għall-metodu ta' kompressjoni appoġġjat default li ġej: • Enabled block-floating point biss: default għal block-floating point. • Enabled μ-law biss: default għal μ-law. • Ippermettiet kemm block-floating point kif ukoll μ-law: default għal block-floating point.	RW1C	0x0

Kompressjoni Fronthaul Arkivju tal-Gwida tal-Utent tal-Intel FPGA IPs

Għall-aħħar verżjonijiet u dawk preċedenti ta' dan id-dokument, irreferi għal: Fronthaul Compression Intel FPGA IP User Guide. Jekk IP jew verżjoni tas-softwer ma tkunx elenkata, tapplika l-gwida tal-utent għall-IP jew verżjoni tas-softwer preċedenti.

Storja tar-Reviżjoni tad-Dokument għall-Gwida għall-Utent Intel FPGA IP Kompressjoni Fronthaul

Verżjoni tad-Dokument	Verżjoni Intel Quartus Prime	Verżjoni IP	Bidliet
2022.08.08	21.4	1.0.1	Wisa' tal-metadejta kkoreġuta 0 sa 0 (Iżżeb il-Portijiet tal-Metadejta).
2022.03.22	21.4	1.0.1	• Deskrizzjonijiet tas-sinjali mibdula: — tx_avst_sink_data u tx_avst_source_data — rx_avst_sink_data u rx_avst_source_data • Miżjud Gradi ta' Veloċità Appoġġjati mill-Apparat mejda • Miżjud Prestazzjoni u Użu tar-Riżorsi
2021.12.07	21.3	1.0.0	Kodiċi tal-ordni aġġornat.
2021.11.23	21.3	1.0.0	Rilaxx inizjali.

Korporazzjoni Intel. Id-drittijiet kollha riżervati. Intel, il-logo Intel, u marki oħra Intel huma trademarks ta' Intel Corporation jew is-sussidjarji tagħha. Intel tiggarantixxi l-prestazzjoni tal-prodotti FPGA u semikondutturi tagħha skont l-ispeċifikazzjonijiet attwali skont il-garanzija standard ta 'Intel, iżda tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Intel ma tassumi l-ebda responsabbiltà jew responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott jew servizz deskritt hawnhekk ħlief kif miftiehem espressament bil-miktub minn Intel. Il-klijenti Intel huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jiddependu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi. *Ismijiet u marki oħra jistgħu jiġu mitluba bħala proprjetà ta’ ħaddieħor.

Verżjoni Online
Ibgħat Feedback
ID: 709301
UG-20346
Verżjoni: 2022.08.08
ISO 9001: 2015 Reġistrat

Dokumenti / Riżorsi

	Intel Fronthaul Kompressjoni FPGA IP [pdfGwida għall-Utent Fronthaul Kompressjoni FPGA IP, Fronthaul, Kompressjoni FPGA IP, FPGA IP
	Intel Fronthaul Kompressjoni FPGA IP [pdfGwida għall-Utent UG-20346, 709301, Kompressjoni Fronthaul FPGA IP, Fronthaul FPGA IP, Kompressjoni FPGA IP, FPGA IP

Referenzi

• Manwal għall-Utent