Fronthaul Compression FPGA IP
Gabay sa Gumagamit

Fronthaul Compression FPGA IP

Fronthaul Compression Intel® FPGA IP User Guide
Na-update para sa Intel® Quartus® Prime
Design Suite: 21.4 IP
Bersyon: 1.0.1

Tungkol sa Fronthaul Compression Intel® FPGA IP

Ang Fronthaul Compression IP ay binubuo ng compression at decompression para sa U-plane IQ data. Kino-compute ng compression engine ang µ-law o block floating-point compression batay sa header ng compression ng data ng user (udCompHdr). Gumagamit ang IP na ito ng Avalon streaming interface para sa IQ data, conduit signal, at para sa metadata at sideband signal, at Avalon memory-mapped interface para sa control at status registers (CSRs).
Ang mga IP maps ay nag-compress ng mga IQ at ang user data compression parameter (udCompParam) ayon sa format ng frame ng payload ng seksyon na tinukoy sa detalye ng O-RAN na O-RAN Fronthaul Control, User at Synchronization Plane Bersyon 3.0 Abril 2020 (O-RAN-WG4.CUS .0-v03.00). Ang Avalon streaming sink at ang lapad ng data ng source interface ay 128-bits para sa interface ng application at 64 bits para sa transport interface upang suportahan ang maximum na ratio ng compressoin na 2:1.
Kaugnay na Impormasyon
O-RAN website
1.1. Fronthaul Compression Intel® FPGA IP Features

• -batas at block floating-point compression at decompression
• IQ width 8-bit hanggang 16-bit
• Static at dynamic na configuration ng U-plane IQ na format at compression header
• Multisections packet (kung ang O-RAN Compliant ay naka-on)

1.2. Fronthaul Compression Intel® FPGA IP Device Family Support
Nag-aalok ang Intel ng mga sumusunod na antas ng suporta sa device para sa Intel FPGA IP:

• Advance support–ang IP ay available para sa simulation at compilation para sa pamilya ng device na ito. FPGA programming file Ang suporta sa (.pof) ay hindi magagamit para sa Quartus Prime Pro Stratix 10 Edition Beta software at dahil dito hindi matitiyak ang pagsasara ng IP timing. Kasama sa mga modelo ng timing ang mga paunang pagtatantya sa engineering ng mga pagkaantala batay sa impormasyon ng maagang post-layout. Ang mga modelo ng timing ay napapailalim sa pagbabago habang pinapabuti ng pagsubok ng silikon ang ugnayan sa pagitan ng aktwal na silikon at ng mga modelo ng timing. Magagamit mo ang IP core na ito para sa arkitektura ng system at mga pag-aaral sa paggamit ng mapagkukunan, simulation, pinout, mga pagtatasa ng latency ng system, mga pangunahing pagsusuri sa timing (pagbabadyet ng pipeline), at diskarte sa paglipat ng I/O (lapad ng data-path, lalim ng pagsabog, mga tradeoff ng I/O na pamantayan. ).
• Paunang suporta–Vini-verify ng Intel ang IP core gamit ang mga paunang modelo ng timing para sa pamilya ng device na ito. Natutugunan ng IP core ang lahat ng functional na kinakailangan, ngunit maaaring sumasailalim pa rin sa pagsusuri ng timing para sa pamilya ng device. Maaari mo itong gamitin sa mga disenyo ng produksyon nang may pag-iingat.
• Panghuling suporta–Vini-verify ng Intel ang IP gamit ang mga modelo ng panghuling timing para sa pamilya ng device na ito. Natutugunan ng IP ang lahat ng kinakailangan sa paggana at timing para sa pamilya ng device. Magagamit mo ito sa mga disenyo ng produksyon.

Talahanayan 1. Fronthaul Compression IP Device Family Support

Pamilya ng Device	Suporta
Intel® Agilex™ (E-tile)	Preliminary
Intel Agilex (F-tile)	Advance
Intel Arria® 10	Pangwakas
Intel Stratix® 10 (H-, at E-tile na mga device lang)	Pangwakas
Iba pang pamilya ng device	Walang suporta

Talahanayan 2. Mga Grado ng Bilis na Sinusuportahan ng Device

Pamilya ng Device	Grado ng Bilis ng Tela ng FPGA
Intel Agilex	3
Intel Arria 10	2
Intel Stratix 10	2

1.3. Impormasyon sa Paglabas para sa Fronthaul Compression Intel FPGA IP
Ang mga bersyon ng Intel FPGA IP ay tumutugma sa mga bersyon ng software ng Intel Quartus® Prime Design Suite hanggang v19.1. Simula sa bersyon 19.2 ng software ng Intel Quartus Prime Design Suite, ang Intel FPGA IP ay may bagong scheme ng bersyon.
Maaaring magbago ang numero ng Intel FPGA IP version (XYZ) sa bawat bersyon ng software ng Intel Quartus Prime. Isang pagbabago sa:

• X ay nagpapahiwatig ng isang pangunahing rebisyon ng IP. Kung ina-update mo ang software ng Intel Quartus Prime, dapat mong muling buuin ang IP.
• Ang Y ay nagpapahiwatig na ang IP ay may kasamang mga bagong feature. I-regenerate ang iyong IP para maisama ang mga bagong feature na ito.
• Ipinapahiwatig ng Z na ang IP ay may kasamang maliliit na pagbabago. Buuin muli ang iyong IP upang maisama ang mga pagbabagong ito.

Talahanayan 3. Impormasyon sa Paglabas ng IP ng Fronthaul Compression

item	Paglalarawan
Bersyon	1.0.1
Petsa ng paglabas	Pebrero 2022
Code ng pag-order	IP-FH-COMP

1.4. Pagganap ng Fronthaul Compression at Paggamit ng Resource
Ang mga mapagkukunan ng IP na nagta-target ng isang Intel Agilex device, Intel Arria 10 device, at Intel Stratix 10 device
Talahanayan 4. Pagganap ng Fronthaul Compression at Paggamit ng Resource
Ang lahat ng mga entry ay para sa compression at decompression na direksyon ng data IP

Device	IP	Mga ALM	Mga rehistro ng lohika		M20K
			Pangunahin	Pangalawa
Intel Agilex	Block-floating point	14,969	25,689	6,093	0
	µ-batas	22,704	39,078	7,896	0
	Block-floating point at µ-law	23,739	41,447	8,722	0
	Block-floating point, µ-law, at pinalawak na lapad ng IQ	23,928	41,438	8,633	0
Intel Arria 10	Block-floating point	12,403	16,156	5,228	0
	µ-batas	18,606	23,617	5,886	0
	Block-floating point at µ-law	19,538	24,650	6,140	0
	Block-floating point, µ-law, at pinalawak na lapad ng IQ	19,675	24,668	6,141	0
Intel Stratix 10	Block-floating point	16,852	30,548	7,265	0
	µ-batas	24,528	44,325	8,080	0
	Block-floating point at µ-law	25,690	47,357	8,858	0
	Block-floating point, µ-law, at pinalawak na lapad ng IQ	25,897	47,289	8,559	0

Pagsisimula sa Fronthaul Compression Intel FPGA IP

Inilalarawan ang pag-install, pag-parameter, pagtulad, at pagsisimula ng Fronthaul Compression IP.
2.1. Pagkuha, Pag-install, at Paglilisensya sa Fronthaul Compression IP
Ang Fronthaul Compression IP ay isang pinahabang Intel FPGA IP na hindi kasama sa paglabas ng Intel Quartus Prime.

1. Gumawa ng My Intel account kung wala ka nito.
2. Mag-log in para ma-access ang Self-Service Licensing Center (SSLC).
3. Bumili ng Fronthaul Compression IP.
4. Sa SSLC page, i-click ang Run para sa IP. Nagbibigay ang SSLC ng dialog box sa pag-install upang gabayan ang iyong pag-install ng IP.
5. I-install sa parehong lokasyon tulad ng folder ng Intel Quartus Prime.

Talahanayan 5. Mga Lokasyon ng Pag-install ng Fronthaul Compression

Lokasyon	Software	Plataporma
:\intelFPGA_pro\\quartus\ip \altera_cloud	Intel Quartus Prime Pro Edition	Windows *
:/intelFPGA_pro// quartus/ip/altera_cloud	Intel Quartus Prime Pro Edition	Linux *

Figure 1. Istruktura ng Direktoryo ng Pag-install ng IP ng Fronthaul Compression Direktoryo ng pag-install ng Intel Quartus Prime

Ang Fronthaul Compression Intel FPGA IP ay lilitaw na ngayon sa IP Catalog.
Kaugnay na Impormasyon

• Intel FPGA website
  
• Self-Service Licensing Center (SSLC)

2.2. Pag-parameter sa Fronthaul Compression IP
Mabilis na i-configure ang iyong custom na variation ng IP sa IP Parameter Editor.

1. Gumawa ng proyekto ng Intel Quartus Prime Pro Edition kung saan isasama ang iyong IP core.
   a. Sa Intel Quartus Prime Pro Edition, i-click File Bagong Project Wizard para gumawa ng bagong proyekto ng Intel Quartus Prime, o File Buksan ang Proyekto upang buksan ang isang kasalukuyang proyekto ng Quartus Prime. Ipo-prompt ka ng wizard na tumukoy ng device.
   b. Tukuyin ang pamilya ng device na nakakatugon sa mga kinakailangan sa grado ng bilis para sa IP.
   c. I-click ang Tapos na.
2. Sa IP Catalog, piliin ang Fronthaul Compression Intel FPGA IP. Lumilitaw ang window ng Bagong Variation ng IP.
3. Tumukoy ng pangalan sa pinakamataas na antas para sa iyong bagong custom na variation ng IP. Sine-save ng editor ng parameter ang mga setting ng variation ng IP sa a file pinangalanan .ip.
4. I-click ang OK. Lumilitaw ang editor ng parameter.
   Figure 2. Fronthaul Compression IP Parameter Editor
5. Tukuyin ang mga parameter para sa iyong variation ng IP. Sumangguni sa Mga Parameter para sa impormasyon tungkol sa mga partikular na parameter ng IP.
6. I-click ang Design Example tab at tukuyin ang mga parameter para sa iyong disenyo halample.
   Larawan 3. Disenyo Halampang Editor ng Parameter
7. I-click ang Bumuo ng HDL. Lumilitaw ang dialog box ng Generation.
8. Tukuyin ang output file mga pagpipilian sa henerasyon, at pagkatapos ay i-click ang Bumuo. Ang pagkakaiba-iba ng IP files bumuo ayon sa iyong mga pagtutukoy.
9. I-click ang Tapos na. Idinaragdag ng editor ng parameter ang nangungunang antas na .ip file sa kasalukuyang proyekto awtomatikong. Kung sinenyasan kang manu-manong idagdag ang .ip file sa proyekto, i-click ang Project Add/Remove Files sa Project upang idagdag ang file.
10. Pagkatapos mabuo at ma-instantiate ang iyong variation ng IP, gumawa ng naaangkop na mga pagtatalaga ng pin upang ikonekta ang mga port at magtakda ng anumang naaangkop na mga parameter ng RTL sa bawat halimbawa.

2.2.1. Mga Parameter ng IP Compression ng Fronthaul
Talahanayan 6. Mga Parameter ng IP Compression ng Fronthaul

Pangalan	Mga Wastong Halaga	Paglalarawan
Direksyon ng data	TX at RX, TX lang, RX lang	Piliin ang TX para sa compression; RX para sa decompression.
Paraan ng compression	BFP, mu-Law, o BFP at mu-Law	Piliin ang block floating-point, µ-law, o pareho.

Lapad ng metadata	0 (Huwag paganahin ang Metadata Ports), 32, 64, 96, 128 (bit)	Tukuyin ang bit width ng metadata bus (hindi naka-compress na data).
Paganahin ang pinalawak na lapad ng IQ	Naka-on o naka-off	I-on para sa sinusuportahang IqWidth na 8-bit hanggang 16-bit. I-off para sa sinusuportahang IqWidth ng 9, 12, 14 at 16-bits.
Sumusunod sa O-RAN	Naka-on o naka-off	I-on para sundin ang ORAN IP mapping para sa metadata port at igiit ang metadata valid signal para sa bawat header ng seksyon. Sinusuportahan lamang ng IP ang 128-bit na lapad na metadata. Sinusuportahan ng IP ang isang seksyon at maramihang mga seksyon sa bawat packet. Ang metadata ay may bisa sa bawat seksyon na may metadata na wastong assertion. I-off para magamit ng IP ang metadata bilang mga passthrough na signal ng conduit na walang kinakailangan sa pagmamapa (hal.: Ang U-plane numPrb ay ipinapalagay na 0). Sinusuportahan ng IP ang mga lapad ng metadata na 0 (I-disable ang Metadata Ports), 32, 64, 96, 128 bits. Sinusuportahan ng IP ang isang seksyon sa bawat pakete. Isang beses lang valid ang metadata sa valid assertion ng metadata para sa bawat packet.

2.3. Binuo ng IP File Istruktura
Ang software ng Intel Quartus Prime Pro Edition ay bumubuo ng sumusunod na IP core output file istraktura.
Talahanayan 7. Nakabuo ng IP Files

File Pangalan	Paglalarawan
<iyong_ip>.ip	Ang Platform Designer system o top-level na variation ng IP file.iyong_ip> ay ang pangalang ibinibigay mo sa iyong IP variation.
<iyong_ip>.cmp	Ang VHDL Component Declaration (.cmp) file ay isang text file na naglalaman ng mga lokal na generic at mga kahulugan ng port na magagamit mo sa disenyo ng VHDL files.
<iyong_ip>.html	Isang ulat na naglalaman ng impormasyon ng koneksyon, isang mapa ng memorya na nagpapakita ng address ng bawat alipin na may paggalang sa bawat master kung saan ito konektado, at mga pagtatalaga ng parameter.
<iyong_ip>_generation.rpt	IP o Platform Designer generation log file. Isang buod ng mga mensahe sa panahon ng pagbuo ng IP.
<iyong_ip>.qgsimc	Naglilista ng mga parameter ng simulation upang suportahan ang incremental regeneration.
<iyong_ip>.qgsynthc	Naglilista ng mga parameter ng synthesis upang suportahan ang incremental regeneration.
<iyong_ip>.qip	Naglalaman ng lahat ng kinakailangang impormasyon tungkol sa bahagi ng IP upang isama at i-compile ang bahagi ng IP sa software ng Intel Quartus Prime.
<iyong_ip>.sopcinfo	Inilalarawan ang mga koneksyon at parameterization ng bahagi ng IP sa iyong Platform Designer system. Maaari mong i-parse ang mga nilalaman nito upang makakuha ng mga kinakailangan kapag bumuo ka ng mga driver ng software para sa mga bahagi ng IP. Ginagamit ito ng mga downstream na tool tulad ng Nios® II tool chain file. Ang .sopcinfo file at ang sistema.h file na nabuo para sa Nios II tool chain ay may kasamang impormasyon sa address map para sa bawat alipin na nauugnay sa bawat master na nag-a-access sa alipin. Maaaring may ibang address map ang iba't ibang master para ma-access ang isang partikular na bahagi ng slave.
<iyong_ip>.csv	Naglalaman ng impormasyon tungkol sa status ng pag-upgrade ng bahagi ng IP.
<iyong_ip>.bsf	Isang Block Symbol File (.bsf) na representasyon ng variation ng IP para gamitin sa Intel Quartus Prime Block Diagram Files (.bdf).
<iyong_ip>.spd	Kinakailangang input file para sa ip-make-simscript upang makabuo ng mga simulation script para sa mga sinusuportahang simulator. Ang .spd file naglalaman ng listahan ng files nabuo para sa simulation, kasama ang impormasyon tungkol sa mga alaala na maaari mong simulan.

<iyong_ip>.ppf	Ang Pin Planner File Iniimbak ng (.ppf) ang port at mga pagtatalaga ng node para sa mga bahagi ng IP na ginawa para gamitin sa Pin Planner.
<iyong_ip>_bb.v	Maaari mong gamitin ang Verilog black-box (_bb.v) file bilang isang walang laman na deklarasyon ng module para gamitin bilang isang itim na kahon.
<iyong_ip>_inst.v o _inst.vhd	HDL halampang template ng instantiation. Maaari mong kopyahin at i-paste ang mga nilalaman nito file sa iyong HDL file upang i-instantiate ang pagkakaiba-iba ng IP.
<iyong_ip>.v oiyong_ip>.vhd	HDL files na nagpapasimula ng bawat submodule o child IP core para sa synthesis o simulation.
tagapagturo/	Naglalaman ng ModelSim* script na msim_setup.tcl para mag-set up at magpatakbo ng simulation.
synopsys/vcs/ synopsys/vcsmx/	Naglalaman ng shell script na vcs_setup.sh para mag-set up at magpatakbo ng VCS* simulation. Naglalaman ng shell script na vcsmx_setup.sh at synopsys_ sim.setup file para mag-set up at magpatakbo ng VCS MX* simulation.
indayog/	Naglalaman ng shell script na ncsim_setup.sh at iba pang setup files upang mag-set up at magpatakbo ng isang simulation ng NCSIM*.
aldec/	Naglalaman ng shell script rivierapro_setup.sh para i-setup at magpatakbo ng Aldec* simulation.
xcelium/	Naglalaman ng shell script na xcelium_setup.sh at iba pang setup files upang mag-set up at magpatakbo ng isang Xcelium* simulation.
submodules/	Naglalaman ng HDL files para sa mga IP core submodules.
<mga core ng IP ng bata>/	Para sa bawat nabuong child IP core directory, ang Platform Designer ay bumubuo ng synth/ at sim/ sub-directories.

Fronthaul Compression IP Functional Description

Figure 4. Ang Fronthaul Compression IP ay binubuo ng compression at decompression. Fronthaul Compression IP Block Diagram

Compression at Decompression
Ang isang preprocessing block-based bit shift block ay bumubuo ng pinakamainam na bit-shift para sa isang resource block ng 12 resource elements (RE). Binabawasan ng block ang ingay ng quantization, lalo na para sa mababang-amplitud samples. Kaya naman, binabawasan nito ang error vector magnitude (EVM) na ipinakilala ng compression. Ang compression algorithm ay halos independiyente sa halaga ng kapangyarihan. Ipagpalagay na ang kumplikadong input samples ay x = x1 + jxQ, ang pinakamataas na ganap na halaga ng tunay at haka-haka na mga bahagi para sa bloke ng mapagkukunan ay:
Sa pagkakaroon ng maximum absolute value para sa resource block, tinutukoy ng sumusunod na equation ang kaliwang shift value na itinalaga sa resource block na iyon:Kung saan ang bitWidth ay ang input bit width.
Sinusuportahan ng IP ang mga compression ratio na 8, 9, 10, 11, 12, 13, 14, 15, 16.
Mu-Law Compression at Decompression
Gumagamit ang algorithm ng Mu-law companding technique, na malawakang ginagamit ng speech compression. Ang diskarteng ito ay pumasa sa input na hindi naka-compress na signal, x, sa pamamagitan ng isang compressor na may function, f(x), bago ang rounding at bit-truncation. Ang pamamaraan ay nagpapadala ng naka-compress na data, y, sa ibabaw ng interface. Ang natanggap na data ay dumadaan sa isang lumalawak na function (na siyang kabaligtaran ng compressor, F-1(y). Ang pamamaraan ay nagre-reproduce ng hindi naka-compress na data na may kaunting error sa quantization.
Equation 1. Compressor at decompressor function
Ang Mu-law IQ compression algorithm ay sumusunod sa detalye ng O-RAN.
Kaugnay na Impormasyon
O-RAN website
3.1. Mga Senyales ng IP Compression ng Fronthaul
Ikonekta at kontrolin ang IP.
Orasan at I-reset ang Interface Signal=
Talahanayan 8. Orasan at I-reset ang Interface Signals

Pangalan ng Signal	Bitwidth	Direksyon	Paglalarawan
tx_clk	1	Input	Transmitter na orasan. Ang dalas ng orasan ay 390.625 MHz para sa 25 Gbps at 156.25MHz para sa 10 Gbps. Ang lahat ng mga signal ng interface ng transmitter ay kasabay sa orasan na ito.
rx_clk	1	Input	Receiver orasan. Ang dalas ng orasan ay 390.625 MHz para sa 25 Gbps at 156.25MHz para sa 10 Gbps. Ang lahat ng mga signal ng interface ng receiver ay kasabay sa orasan na ito.
csr_clk	1	Input	Orasan para sa CSR interface. Ang dalas ng orasan ay 100 MHz.

tx_rst_n	1	Input	Aktibong mababang pag-reset para sa interface ng transmitter na kasabay ng tx_clk.
rx_rst_n	1	Input	Active low reset para sa receiver interface na kasabay ng rx_clk.
csr_rst_n	1	Input	Aktibong mababang pag-reset para sa CSR interface na kasabay ng csr_clk.

Magpadala ng Transport Interface Signals
Talahanayan 9. Magpadala ng Mga Signal ng Interface ng Transportasyon
Ang lahat ng mga uri ng signal ay unsigned integer.

Pangalan ng Signal	Bitwidth	Direksyon	Paglalarawan
tx_avst_source_valid	1	Output	Kapag iginiit, nagpapahiwatig na available ang valid na data sa avst_source_data.
tx_avst_source_data	64	Output	PRB field kasama ang udCompParam, iSample at qSample. Ang susunod na seksyong PRB field ay pinagsama sa nakaraang seksyon PRB field.
tx_avst_source_startofpacket	1	Output	Isinasaad ang unang byte ng isang frame.
tx_avst_source_endofpacket	1	Output	Isinasaad ang huling byte ng isang frame.
tx_avst_source_ready	1	Input	Kapag iginiit, ay nagpapahiwatig na ang transport layer ay handa nang tumanggap ng data. readyLatency = 0 para sa interface na ito.
tx_avst_source_empty	3	Output	Tinutukoy ang bilang ng mga walang laman na byte sa avst_source_data kapag iginiit ang avst_source_endofpacket.
tx_udcomphdr_o	8	Output	Field ng header ng compression ng data ng user. Kasabay ng tx_avst_source_valid. Tinutukoy ang paraan ng compression at IQ bit width para sa data ng user sa isang seksyon ng data. • [7:4] : udIqWidth • 16 para sa udIqWidth=0, kung hindi man ay katumbas ng udIqWidth e,g,: — 0000b ay nangangahulugan na ang I at Q ay bawat isa ay 16 bits ang lapad; — 0001b ay nangangahulugan na ang I at Q ay bawat 1 bit ang lapad; — Ang ibig sabihin ng 1111b ay ang I at Q ay bawat 15 bits ang lapad • [3:0] : udCompMeth — 0000b – walang compression — 0001b – block-floating point — 0011b – µ-batas — iba pa – nakalaan para sa mga pamamaraan sa hinaharap.
tx_metadata_o	METADATA_WIDTH	Output	Ang conduit ay nagse-signal ng passthrough at hindi naka-compress. Kasabay ng tx_avst_source_valid. Nako-configure ang bitwidth METADATA_WIDTH. Kapag naka-on ka Sumusunod sa O-RAN, sumangguni sa Talahanayan 13 sa pahina 17.Kapag na-off mo Sumusunod sa O-RAN, ang signal na ito ay valid lamang kapag ang tx_avst_source_startofpacket ay 1. tx_metadata_o ay walang wastong signal at gumagamit ng tx_avst_source_valid upang isaad ang wastong cycle. Hindi available kapag pinili mo 0 Huwag paganahin ang Metadata Ports para sa Lapad ng metadata.

Tumanggap ng Transport Interface Signals
Talahanayan 10. Tumanggap ng Mga Transport Interface Signal
Walang backpressure sa interface na ito. Ang Avalon streaming na walang laman na signal ay hindi kailangan sa interface na ito dahil ito ay palaging zero.

Pangalan ng Signal	Bitwidth	Direksyon	Paglalarawan
rx_avst_sink_valid	1	Input	Kapag iginiit, nagpapahiwatig na available ang valid na data sa avst_sink_data. Walang avst_sink_ready signal sa interface na ito.
rx_avst_sink_data	64	Input	PRB field kasama ang udCompParam, iSample at qSample. Ang susunod na seksyong PRB field ay pinagsama sa nakaraang seksyon PRB field.
rx_avst_sink_startofpacket	1	Input	Isinasaad ang unang byte ng isang frame.
rx_avst_sink_endofpacket	1	Input	Isinasaad ang huling byte ng isang frame.
rx_avst_sink_error	1	Input	Kapag iginiit sa parehong cycle tulad ng avst_sink_endofpacket, ay nagpapahiwatig na ang kasalukuyang packet ay isang error packet
rx_udcomphdr_i	8	Input	Field ng header ng compression ng data ng user. Kasabay ng rx_metadata_valid_i. Tinutukoy ang paraan ng compression at IQ bit width para sa data ng user sa isang seksyon ng data. • [7:4] : udIqWidth • 16 para sa udIqWidth=0, kung hindi ay katumbas ng udIqWidth. hal — 0000b ay nangangahulugan na ang I at Q ay bawat isa ay 16 bits ang lapad; — 0001b ay nangangahulugan na ang I at Q ay bawat 1 bit ang lapad; — Ang ibig sabihin ng 1111b ay ang I at Q ay bawat 15 bits ang lapad • [3:0] : udCompMeth — 0000b – walang compression — 0001b – harangan ang lumulutang na punto — 0011b – µ-batas — iba pa – nakalaan para sa mga pamamaraan sa hinaharap.
rx_metadata_i	METADATA_WIDTH	Input	Ang hindi naka-compress na conduit ay nagpapahiwatig ng passthrough. Ang mga signal ng rx_metadata_i ay may bisa kapag ang rx_metadata_valid_i ay iginiit, kasabay ng rx_avst_sink_valid. Nako-configure ang bitwidth METADATA_WIDTH. Kapag naka-on ka Sumusunod sa O-RAN, sumangguni sa mesa 15 sa pahina 18. Kapag naka-off ka Sumusunod sa O-RAN, ang rx_metadata_i signal na ito ay valid lang kapag pareho ang rx_metadata_valid_i at rx_avst_sink_startofpacket na katumbas ng 1. Hindi available kapag pinili mo 0 Huwag paganahin ang Metadata Ports para sa Lapad ng metadata.
rx_metadata_valid_i	1	Input	Isinasaad na ang mga header (rx_udcomphdr_i at rx_metadata_i) ay wasto. Kasabay ng rx_avst_sink_valid. Sapilitang signal. Para sa pabalik na compatibility ng O-RAN, igiit ang rx_metadata_valid_i kung ang IP ay may wastong mga karaniwang header na IE at paulit-ulit na mga IE ng seksyon. Sa pagbibigay ng bagong section physical resource block (PRB) na mga field sa rx_avst_sink_data, magbigay ng mga bagong section IE sa rx_metadata_i input kasama ng rx_metadata_valid_i.

Magpadala ng Mga Signal ng Interface ng Application
Talahanayan 11. Magpadala ng Mga Signal ng Interface ng Application

Pangalan ng Signal	Bitwidth	Direksyon	Paglalarawan
tx_avst_sink_valid	1	Input	Kapag iginiit, nagsasaad na ang mga wastong patlang ng PRB ay magagamit sa interface na ito. Kapag tumatakbo sa streaming mode, tiyaking walang wastong signal deassertion sa pagitan ng pagsisimula ng packet at pagtatapos ng packet Ang tanging exception ay kapag ang handa na signal deasserted.
tx_avst_sink_data	128	Input	Data mula sa layer ng application sa pagkakasunud-sunod ng byte ng network.
tx_avst_sink_startofpacket	1	Input	Ipahiwatig ang unang PRB byte ng isang packet
tx_avst_sink_endofpacket	1	Input	Ipahiwatig ang huling PRB byte ng isang packet
tx_avst_sink_ready	1	Output	Kapag iginiit, ay nagpapahiwatig na ang O-RAN IP ay handa nang tumanggap ng data mula sa interface ng application. readyLatency = 0 para sa interface na ito
tx_udcomphdr_i	8	Input	Field ng header ng compression ng data ng user. Kasabay ng tx_avst_sink_valid. Tinutukoy ang paraan ng compression at IQ bit width para sa data ng user sa isang seksyon ng data. • [7:4] : udIqWidth • 16 para sa udIqWidth=0, kung hindi ay katumbas ng udIqWidth. hal — 0000b ay nangangahulugan na ang I at Q ay bawat isa ay 16 bits ang lapad; — 0001b ay nangangahulugan na ang I at Q ay bawat 1 bit ang lapad; — Ang ibig sabihin ng 1111b ay ang I at Q ay bawat 15 bits ang lapad • [3:0] : udCompMeth — 0000b – walang compression — 0001b – block-floating point — 0011b – µ-batas — iba pa – nakalaan para sa mga pamamaraan sa hinaharap.
tx_metadata_i	METADATA_WIDTH	Input	Ang conduit ay nagse-signal ng passthrough at hindi naka-compress. Kasabay ng tx_avst_sink_valid. Nako-configure ang bitwidth METADATA_WIDTH. Kapag naka-on ka Sumusunod sa O-RAN, sumangguni sa mesa 13 sa pahina 17. Kapag naka-off ka Sumusunod sa O-RAN, valid lang ang signal na ito kapag ang tx_avst_sink_startofpacket ay katumbas ng 1. Ang tx_metadata_i ay walang wastong signal at gamit tx_avst_sink_valid upang ipahiwatig ang wastong cycle. Hindi available kapag pinili mo 0 Huwag paganahin ang Metadata Ports para sa Lapad ng metadata.

Tumanggap ng Mga Signal ng Interface ng Application
Talahanayan 12. Tumanggap ng Mga Signal ng Interface ng Application

Pangalan ng Signal	Bitwidth	Direksyon	Paglalarawan
rx_avst_source_valid	1	Output	Kapag iginiit, nagsasaad na ang mga wastong patlang ng PRB ay magagamit sa interface na ito. Walang avst_source_ready signal sa interface na ito.
rx_avst_source_data	128	Output	Data sa layer ng application sa pagkakasunud-sunod ng byte ng network.
rx_avst_source_startofpacket	1	Output	Isinasaad ang unang PRB byte ng isang packet
rx_avst_source_endofpacket	1	Output	Isinasaad ang huling PRB byte ng isang packet
rx_avst_source_error	1	Output	Ipinapahiwatig na ang mga packet ay naglalaman ng error
rx_udcomphdr_o	8	Output	Field ng header ng compression ng data ng user. Kasabay ng rx_avst_source_valid. Tinutukoy ang paraan ng compression at IQ bit width para sa data ng user sa isang seksyon ng data. • [7:4] : udIqWidth • 16 para sa udIqWidth=0, kung hindi ay katumbas ng udIqWidth. hal — 0000b ay nangangahulugan na ang I at Q ay bawat isa ay 16 bits ang lapad; — 0001b ay nangangahulugan na ang I at Q ay bawat 1 bit ang lapad; — Ang ibig sabihin ng 1111b ay ang I at Q ay bawat 15 bits ang lapad • [3:0] : udCompMeth — 0000b – walang compression — 0001b – block floating point (BFP) — 0011b – µ-batas — iba pa – nakalaan para sa mga pamamaraan sa hinaharap.
rx_metadata_o	METADATA_WIDTH	Output	Ang hindi naka-compress na conduit ay nagpapahiwatig ng passthrough. Ang mga signal ng rx_metadata_o ay may bisa kapag ang rx_metadata_valid_o ay iginiit, kasabay ng rx_avst_source_valid. Nako-configure ang bitwidth METADATA_WIDTH. Kapag naka-on ka Sumusunod sa O-RAN, sumangguni sa Talahanayan 14 sa pahina 18. Kapag naka-off ka Sumusunod sa O-RAN, ang rx_metadata_o ay valid lamang kapag ang rx_metadata_valid_o ay katumbas ng 1. Hindi available kapag pinili mo 0 Huwag paganahin ang Metadata Ports para sa Lapad ng metadata.
rx_metadata_valid_o	1	Output	Isinasaad na ang mga header (rx_udcomphdr_o at rx_metadata_o) ay may bisa. Ang rx_metadata_valid_o ay iginiit kapag ang rx_metadata_o ay wasto, kasabay ng rx_avst_source_valid.

Metadata Mapping para sa O-RAN Backward Compatibility
Talahanayan 13. tx_metadata_i 128-bit na input

Pangalan ng Signal	Bitwidth	Direksyon	Paglalarawan	Pagmamapa ng Metadata
Nakareserba	16	Input	Nakareserba.	tx_metadata_i[127:112]
tx_u_size	16	Input	U-plane packet size sa bytes para sa streaming mode.	tx_metadata_i[111:96]
tx_u_seq_id	16	Input	SeqID ng packet, na kinukuha mula sa eCPRI transport header.	tx_metadata_i[95:80]
tx_u_pc_id	16	Input	PCID para sa eCPRI transport at RoEflowId para sa radio over ethernet (RoE) transport.	tx_metadata_i[79:64]
Nakareserba	4	Input	Nakareserba.	tx_metadata_i[63:60]
tx_u_dataDirection	1	Input	direksyon ng data ng gNB. Saklaw ng halaga: {0b=Rx (ibig sabihin, pag-upload), 1b=Tx (ibig sabihin, pag-download)}	tx_metadata_i[59]
tx_u_filterIndex	4	Input	Tinutukoy ang isang index sa filter ng channel na gagamitin sa pagitan ng data ng IQ at air interface. Saklaw ng halaga: {0000b-1111b}	tx_metadata_i[58:55]
tx_u_frameId	8	Input	Isang counter para sa 10 ms frame (panahon ng pag-wrap na 2.56 segundo), partikular na frameId= frame number modulo 256. Saklaw ng halaga: {0000 0000b-1111 1111b}	tx_metadata_i[54:47]
tx_u_subframeId	4	Input	Isang counter para sa 1 ms subframe sa loob ng 10 ms frame. Saklaw ng halaga: {0000b-1111b}	tx_metadata_i[46:43]
tx_u_slotID	6	Input	Ang parameter na ito ay ang numero ng slot sa loob ng 1 ms subframe. Ang lahat ng mga puwang sa isang subframe ay binibilang ng parameter na ito. Saklaw ng halaga: {00 0000b-00 1111b=slotID, 01 0000b-11 1111b=Reserved}	tx_metadata_i[42:37]
tx_u_symbolid	6	Input	Kinikilala ang isang numero ng simbolo sa loob ng isang puwang. Saklaw ng halaga: {00 0000b-11 1111b}	tx_metadata_i[36:31]
tx_u_sectionId	12	Input	Minamapa ng sectionID ang mga seksyon ng data ng U-plane sa katumbas na mensahe ng C-plane (at Uri ng Seksyon) na nauugnay sa data. Saklaw ng halaga: {0000 0000 0000b-11111111 1111b}	tx_metadata_i[30:19]
tx_u_rb	1	Input	Tagapagpahiwatig ng block ng mapagkukunan. Ipahiwatig kung ang bawat bloke ng mapagkukunan ay ginagamit o bawat iba pang bloke ng mapagkukunan ay ginagamit. Saklaw ng halaga: {0b=bawat resource block na ginamit; 1b=bawat ibang resource block na ginamit}	tx_metadata_i[18]
tx_u_startPrb	10	Input	Ang panimulang PRB ng isang seksyon ng data ng eroplano ng gumagamit. Saklaw ng halaga: {00 0000 0000b-11 1111 1111b}	tx_metadata_i[17:8]
tx_u_numPrb	8	Input	Tukuyin ang mga PRB kung saan wasto ang seksyon ng data ng eroplano ng gumagamit.	tx_metadata_i[7:0]

			Saklaw ng halaga: {0000 0001b-1111 1111b, 0000 0000b = lahat ng PRB sa tinukoy na subcarrier spacing (SCS) at carrier bandwidth }
tx_u_udCompHdr	8	Input	Tukuyin ang paraan ng compression at IQ bit width ng data ng user sa isang seksyon ng data. Saklaw ng halaga: {0000 0000b-1111 1111b}	N/A (tx_udcomphdr_i)

Talahanayan 14. rx_metadata_valid_i/o

Pangalan ng Signal	Bitwidth	Direksyon	Paglalarawan	Pagmamapa ng Metadata
rx_sec_hdr_valid	1	Output	Kapag ang rx_sec_hdr_valid ay 1, valid ang mga field ng data ng seksyong U-plane. Ang mga karaniwang header IE ay may bisa kapag ang rx_sec_hdr_valid ay iginiit, kasabay ng avst_sink_u_startofpacket at avst_sink_u_valid. Ang mga paulit-ulit na seksyon na IE ay may bisa kapag ang rx_sec_hdr_valid ay iginiit, kasabay ng avst_sink_u_valid. Sa pagbibigay ng bagong section PRB field sa avst_sink_u_data, magbigay ng mga bagong section IE na may rx_sec_hdr_valid na iginiit.	rx_metadata_valid_o

Talahanayan 15. rx_metadata_o 128-bit na output

Pangalan ng Signal	Bitwidth	Direksyon	Paglalarawan	Pagmamapa ng Metadata
Nakareserba	32	Output	Nakareserba.	rx_metadata_o[127:96]
rx_u_seq_id	16	Output	SeqID ng packet, na kinukuha mula sa eCPRI transport header.	rx_metadata_o[95:80]
rx_u_pc_id	16	Output	PCID para sa eCPRI transport at RoEflowId para sa RoE transport	rx_metadata_o[79:64]
nakalaan	4	Output	Nakareserba.	rx_metadata_o[63:60]
rx_u_dataDirection	1	Output	direksyon ng data ng gNB. Saklaw ng halaga: {0b=Rx (ibig sabihin, pag-upload), 1b=Tx (ibig sabihin, pag-download)}	rx_metadata_o[59]
rx_u_filterIndex	4	Output	Tinutukoy ang isang index sa filter ng channel na gagamitin sa pagitan ng data ng IQ at air interface. Saklaw ng halaga: {0000b-1111b}	rx_metadata_o[58:55]
rx_u_frameId	8	Output	Isang counter para sa 10 ms frame (panahon ng pag-wrap 2.56 segundo), partikular na frameId= frame number modulo 256. Saklaw ng halaga: {0000 0000b-1111 1111b}	rx_metadata_o[54:47]
rx_u_subframeId	4	Output	Isang counter para sa 1ms subframe sa loob ng 10 ms frame. Saklaw ng halaga: {0000b-1111b}	rx_metadata_o[46:43]
rx_u_slotID	6	Output	Ang numero ng slot sa loob ng 1ms subframe. Ang lahat ng mga puwang sa isang subframe ay binibilang ng parameter na ito. Saklaw ng halaga: {00 0000b-00 1111b=slotID, 01 0000b-111111b=Reserved}	rx_metadata_o[42:37]
rx_u_symbolid	6	Output	Kinikilala ang isang numero ng simbolo sa loob ng isang puwang. Saklaw ng halaga: {00 0000b-11 1111b}	rx_metadata_o[36:31]

rx_u_sectionId	12	Output	Minamapa ng sectionID ang mga seksyon ng data ng U-plane sa katumbas na mensahe ng C-plane (at Uri ng Seksyon) na nauugnay sa data. Saklaw ng halaga: {0000 0000 0000b-1111 1111 1111b}	rx_metadata_o[30:19]
rx_u_rb	1	Output	Tagapagpahiwatig ng block ng mapagkukunan. Ipinapahiwatig kung ang bawat bloke ng mapagkukunan ay ginagamit o ang bawat iba pang mapagkukunan ay ginagamit. Saklaw ng halaga: {0b=bawat resource block na ginamit; 1b=bawat ibang resource block na ginamit}	rx_metadata_o[18]
rx_u_startPrb	10	Output	Ang panimulang PRB ng isang seksyon ng data ng eroplano ng gumagamit. Saklaw ng halaga: {00 0000 0000b-11 1111 1111b}	rx_metadata_o[17:8]
rx_u_numPrb	8	Output	Tinutukoy ang mga PRB kung saan wasto ang seksyon ng data ng eroplano ng gumagamit. Saklaw ng halaga: {0000 0001b-1111 1111b, 0000 0000b = lahat ng PRB sa tinukoy na SCS at bandwidth ng carrier }	rx_metadata_o[7:0]
rx_u_udCompHdr	8	Output	Tinutukoy ang paraan ng compression at IQ bit width ng data ng user sa isang seksyon ng data. Saklaw ng halaga: {0000 0000b-1111 1111b}	N/A (rx_udcomphdr_o)

Mga Signal ng Interface ng CSR
Talahanayan 16. Mga Signal ng Interface ng CSR

Pangalan ng Signal	Bit Lapad	Direksyon	Paglalarawan
csr_address	16	Input	Address ng pagpaparehistro ng configuration.
csr_write	1	Input	Paganahin ang pagsulat ng rehistro ng configuration.
csr_writedata	32	Input	Configuration register write data.
csr_readdata	32	Output	Configuration register read data.
csr_read	1	Input	Paganahin ang pagbabasa ng rehistro ng configuration.
csr_readdatavalid	1	Output	Wasto ang data ng pagbabasa ng rehistro ng configuration.
csr_waitrequest	1	Output	Kahilingan sa paghihintay sa pagpaparehistro ng configuration.

Mga Rehistro ng IP Compression ng Fronthaul

Kontrolin at subaybayan ang fronthaul compression functionality sa pamamagitan ng control at status interface.
Talahanayan 17. Register Map

CSR_ADDRESS (Word Offset)	Irehistro ang Pangalan
0x0	compression_mode
0x1	tx_error
0x2	rx_error

Talahanayan 18. compression_mode Register

Bit Lapad	Paglalarawan	Access	Halaga ng Pag-reset ng HW
31:9	Nakareserba	RO	0x0
8:8	Functional na mode: • Ang 1'b0 ay static compression mode • Ang 1'b1 ay dynamic na compression mode	RW	0x0
7:0	Static na header ng compression ng data ng user: • 7:4 ay udIqWidth — 4'b0000 ay 16 bits — 4'b1111 ay 15 bits -: — 4'b0001 ay 1 bit • 3:0 ay udCompMeth — Ang 4'b0000 ay walang compression — 4'b0001 ay block floating point — 4'b0011 ay µ-batas • Ang iba ay nakalaan	RW	0x0

Talahanayan 19. tx Error Register

Bit Lapad	Paglalarawan	Access	Halaga ng Pag-reset ng HW
31:2	Nakareserba	RO	0x0
1:1	Di-wastong IqWidth. Itinatakda ng IP ang Iqwidth sa 0 (16-bit Iqwidth) kung natukoy nito ang di-wasto o hindi sinusuportahang Iqwidth.	RW1C	0x0
0:0	Di-wastong paraan ng compression. Ibinaba ng IP ang packet.	RW1C	0x0

Talahanayan 20. rx Error Register

Bit Lapad	Paglalarawan	Access	Halaga ng Pag-reset ng HW
31:8	Nakareserba	RO	0x0
1:1	Di-wastong IqWidth. Ibinaba ng IP ang packet.	RW1C	0x0
0:0	Di-wastong paraan ng compression. Itinatakda ng IP ang paraan ng compression sa sumusunod na default na sinusuportahang paraan ng compression: • Pinagana ang block-floating point lamang: default sa block-floating point. • Pinagana ang μ-law lamang: default sa μ-law. • Pinagana ang parehong block-floating point at μ-law: default sa block-floating point.	RW1C	0x0

Fronthaul Compression Intel FPGA IPs User Guide Archive

Para sa pinakabago at nakaraang mga bersyon ng dokumentong ito, sumangguni sa: Fronthaul Compression Intel FPGA IP User Guide. Kung hindi nakalista ang isang IP o bersyon ng software, nalalapat ang gabay sa gumagamit para sa nakaraang bersyon ng IP o software.

Kasaysayan ng Pagbabago ng Dokumento para sa Fronthaul Compression Intel FPGA IP User Guide

Bersyon ng Dokumento	Bersyon ng Intel Quartus Prime	Bersyon ng IP	Mga pagbabago
2022.08.08	21.4	1.0.1	Iwasto ang lapad ng metadata 0 hanggang 0 (I-disable ang Metadata Ports).
2022.03.22	21.4	1.0.1	• Nagpalitan ng mga paglalarawan ng signal: — tx_avst_sink_data at tx_avst_source_data — rx_avst_sink_data at rx_avst_source_data • Naidagdag Mga Marka ng Bilis na Sinusuportahan ng Device mesa • Naidagdag Pagganap at Paggamit ng Resource
2021.12.07	21.3	1.0.0	Na-update na code ng pag-order.
2021.11.23	21.3	1.0.0	Paunang paglabas.

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiyahan ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.

Online na Bersyon
Magpadala ng Feedback
ID: 709301
UG-20346
Bersyon: 2022.08.08
ISO 9001:2015 Nakarehistro

Mga Dokumento / Mga Mapagkukunan

	intel Fronthaul Compression FPGA IP [pdf] Gabay sa Gumagamit Fronthaul Compression FPGA IP, Fronthaul, Compression FPGA IP, FPGA IP
	intel Fronthaul Compression FPGA IP [pdf] Gabay sa Gumagamit UG-20346, 709301, Fronthaul Compression FPGA IP, Fronthaul FPGA IP, Compression FPGA IP, FPGA IP

Mga sanggunian

• User Manual