フロントホール圧縮 FPGA IP
ユーザーガイド
フロントホール圧縮 FPGA IP
フロントホール圧縮 インテル® FPGA IP ユーザーガイド
インテル® Quartus® Prime 向けにアップデート
デザイン スイート: 21.4 IP
バージョン: 1.0.1
フロントホール圧縮インテル® FPGA IP について
フロントホール圧縮 IP は、U プレーン IQ データの圧縮と解凍で構成されます。 圧縮エンジンは、ユーザー データ圧縮ヘッダー (udCompHdr) に基づいて µ-law またはブロック浮動小数点圧縮を計算します。 この IP は、IQ データ、コンジット信号、およびメタデータとサイドバンド信号に Avalon ストリーミング インターフェイスを使用し、制御およびステータス レジスタ (CSR) に Avalon メモリ マップド インターフェイスを使用します。
IP は、O-RAN 仕様 O-RAN フロントホール コントロール、ユーザーおよび同期プレーン バージョン 3.0 2020 年 4 月 (O-RAN-WG0.CUS) で指定されているセクション ペイロード フレーム形式に従って、圧縮された IQ とユーザー データ圧縮パラメーター (udCompParam) をマップします。 .03.00-v128)。 Avalon ストリーミング シンクおよびソース インターフェイスのデータ幅は、アプリケーション インターフェイスでは 64 ビット、トランスポート インターフェイスでは 2 ビットで、1:XNUMX の最大圧縮比をサポートします。
関連情報
オーラン webサイト
1.1。 フロントホール圧縮インテル® FPGA IP の機能
- -law およびブロック浮動小数点の圧縮と解凍
- IQ 幅 8 ～ 16 ビット
- U-plane IQ フォーマットと圧縮ヘッダーの静的および動的構成
- マルチセクション パケット (O-RAN Compliant がオンの場合)
1.2. フロントホール圧縮 インテル® FPGA IP デバイス・ファミリーのサポート
インテルは、インテル FPGA IP に対して次のデバイス・サポート・レベルを提供しています。
- アドバンス サポート - IP は、このデバイス ファミリのシミュレーションとコンパイルに使用できます。 FPGA プログラミング file (.pof) サポートは Quartus Prime Pro Stratix 10 エディション ベータ ソフトウェアでは利用できないため、IP タイミング クロージャーは保証されません。 タイミング モデルには、初期のポスト レイアウト情報に基づく遅延の初期エンジニアリング見積もりが含まれます。 タイミング モデルは、シリコン テストによって実際のシリコンとタイミング モデルとの相関関係が改善されるため、変更される可能性があります。 この IP コアは、システム アーキテクチャとリソース使用率の調査、シミュレーション、ピン配置、システム レイテンシの評価、基本的なタイミングの評価 (パイプラインの割り当て)、および I/O 転送戦略 (データ パス幅、バースト深度、I/O 規格のトレードオフ) に使用できます。 ）。
- 暫定的なサポート - インテルは、このデバイス ファミリの暫定的なタイミング モデルを使用して IP コアを検証します。 IP コアはすべての機能要件を満たしていますが、デバイス ファミリのタイミング解析がまだ行われている可能性があります。 生産設計では注意して使用できます。
- 最終的なサポート - インテルは、このデバイス ファミリの最終的なタイミング モデルを使用して IP を検証します。 IP は、デバイス ファミリの機能要件とタイミング要件をすべて満たしています。 生産設計で使用できます。
表 1. フロントホール圧縮 IP デバイス ファミリのサポート
| デバイスファミリー | サポート |
| インテル® Agilex™ (E タイル) | 予備 |
| インテル Agilex (F タイル) | 前進 |
| インテル Arria® 10 | ファイナル |
| インテル Stratix® 10 (H および E タイル デバイスのみ) | ファイナル |
| その他のデバイス ファミリ | サポートなし |
表 2. デバイスがサポートするスピード グレード
| デバイスファミリー | FPGA ファブリック スピード グレード |
| インテル アジレックス | 3 |
| インテル Arria 10 | 2 |
| インテル Stratix 10 | 2 |
1.3。 フロントホール圧縮 Intel FPGA IP のリリース情報
インテル FPGA IP のバージョンは、 v19.1 までの インテル Quartus® Prime Design Suite ソフトウェアのバージョンと一致します。 インテル Quartus Prime Design Suite ソフトウェアのバージョン 19.2 以降、インテル FPGA IP には新しいバージョン管理スキームがあります。
インテル FPGA IP バージョン (XYZ) 番号は、インテル Quartus Prime ソフトウェアの各バージョンで変わる可能性があります。 変更:
- X は、IP のメジャー リビジョンを示します。 インテル Quartus Prime ソフトウェアを更新する場合、IP を再生成する必要があります。
- Y は、IP に新しい機能が含まれていることを示します。 IP を再生成して、これらの新機能を含めます。
- Z は、IP に小さな変更が含まれていることを示します。 IP を再生成して、これらの変更を含めます。
表 3. フロントホール圧縮 IP リリース情報
| アイテム | 説明 |
| バージョン | 1.0.1 |
| 発売日 | 2022年XNUMX月 |
| 注文コード | IP-FH-COMP |
1.4。 フロントホール圧縮のパフォーマンスとリソース使用量
インテル Agilex デバイス、インテル Arria 10 デバイス、インテル Stratix 10 デバイスをターゲットとする IP のリソース
表 4. フロントホール圧縮のパフォーマンスとリソース使用量
すべてのエントリは、圧縮および解凍データ方向 IP 用です。
| デバイス | IP | ALM | ロジックレジスタ | M20K | |
| 主要な | 二次 | ||||
| インテル アジレックス | ブロック浮動小数点 | 14,969 | 25,689 | 6,093 | 0 |
| μ-law | 22,704 | 39,078 | 7,896 | 0 | |
| ブロック浮動小数点と µ-law | 23,739 | 41,447 | 8,722 | 0 | |
| ブロック浮動小数点、μ-law、拡張 IQ 幅 | 23,928 | 41,438 | 8,633 | 0 | |
| インテル Arria 10 | ブロック浮動小数点 | 12,403 | 16,156 | 5,228 | 0 |
| μ-law | 18,606 | 23,617 | 5,886 | 0 | |
| ブロック浮動小数点と µ-law | 19,538 | 24,650 | 6,140 | 0 | |
| ブロック浮動小数点、μ-law、拡張 IQ 幅 | 19,675 | 24,668 | 6,141 | 0 | |
| インテル Stratix 10 | ブロック浮動小数点 | 16,852 | 30,548 | 7,265 | 0 |
| μ-law | 24,528 | 44,325 | 8,080 | 0 | |
| ブロック浮動小数点と µ-law | 25,690 | 47,357 | 8,858 | 0 | |
| ブロック浮動小数点、μ-law、拡張 IQ 幅 | 25,897 | 47,289 | 8,559 | 0 | |
フロントホール圧縮 Intel FPGA IP の概要
フロントホール圧縮 IP のインストール、パラメーター化、シミュレーション、および初期化について説明します。
2.1. フロントホール圧縮 IP の取得、インストール、およびライセンス供与
フロントホール圧縮 IP は、インテル Quartus Prime リリースには含まれていない拡張インテル FPGA IP です。
- My Intel アカウントを持っていない場合は作成します。
- ログインしてセルフサービス ライセンス センター (SSLC) にアクセスします。
- フロントホール圧縮 IP を購入します。
- SSLC ページで、IP の [実行] をクリックします。 SSLC は、IP のインストールをガイドするインストール ダイアログ ボックスを提供します。
- インテル Quartus Prime フォルダーと同じ場所にインストールします。
表 5. フロントホール圧縮の設置場所
| 位置 | ソフトウェア | プラットフォーム |
| :\intelFPGA_pro\\quartus\ip \altera_cloud | インテル Quartus Prime プロ・エディション | ウィンドウズ* |
| :/intelFPGA_pro// クォータス/ip/altera_cloud | インテル Quartus Prime プロ・エディション | Linux * |
図 1. フロントホール圧縮 IP インストール・ディレクトリー構造 インテル Quartus Prime インストール・ディレクトリー
Fronthaul Compression Intel FPGA IP が IP カタログに表示されるようになりました。
関連情報
- インテルFPGA webサイト
- セルフサービス ライセンス センター (SSLC)
2.2. フロントホール圧縮 IP のパラメーター化
IP パラメータ エディタでカスタム IP バリエーションをすばやく設定します。
- IP コアを統合する インテル Quartus Prime プロ・エディションのプロジェクトを作成します。
を。 インテル Quartus Prime プロ・エディションで、 File 新しい インテル Quartus Prime プロジェクトを作成する New Project Wizard、または File プロジェクトを開くと、既存の Quartus Prime プロジェクトが開きます。 ウィザードにより、デバイスを指定するように求められます。
b. IP のスピード グレード要件を満たすデバイス ファミリを指定します。
c. [完了] をクリックします。 - IP カタログで、Fronthaul Compression Intel FPGA IP を選択します。 [新しい IP バリエーション] ウィンドウが表示されます。
- 新しいカスタム IP バリエーションの最上位の名前を指定します。 Parameter Editor は、IP バリエーション設定を file 命名された.ip。
- [OK] をクリックします。 パラメータエディタが表示されます。
図 2. フロントホール圧縮 IP パラメーター エディター - IP バリエーションのパラメーターを指定します。 特定の IP パラメータについては、パラメータを参照してください。
- 設計例をクリックしますample タブを開き、設計例のパラメータを指定しますampル。
図 3. 設計例ampパラメータエディタ - [HDL の生成] をクリックします。 [生成] ダイアログ ボックスが表示されます。
- 出力を指定します file 生成オプションを選択し、[生成] をクリックします。 IPバリエーション files は指定に従って生成されます。
- [完了] をクリックします。 パラメーター エディターは、最上位の .ip を追加します。 file 現在のプロジェクトに自動的に。 .ip を手動で追加するように求められた場合 file プロジェクトに追加するには、[プロジェクトの追加と削除] をクリックします。 Files をプロジェクトに追加して file.
- IP バリエーションを生成してインスタンス化したら、適切なピン割り当てを行ってポートを接続し、適切なインスタンスごとの RTL パラメーターを設定します。
2.2.1. フロントホール圧縮 IP パラメータ
表 6. フロントホール圧縮 IP パラメータ
| 名前 | 有効な値 |
説明 |
| データ方向 | TX と RX、TX のみ、RX のみ | 圧縮には TX を選択します。 解凍用 RX。 |
| 圧縮方法 | BFP、mu-Law、または BFP と mu-Law | ブロック浮動小数点、μ-law、またはその両方を選択します。 |
| メタデータ幅 | 0 (メタデータ ポートを無効にする)、32、64、96、128 (ビット) | メタデータ バス (非圧縮データ) のビット幅を指定します。 |
| 拡張 IQ 幅を有効にする | オンまたはオフ | サポートされている 8 ビットから 16 ビットの IqWidth に対してオンにします。 サポートされている 9、12、14、および 16 ビットの IqWidth ではオフにします。 |
| オーラン準拠 | オンまたはオフ | オンにすると、メタデータ ポートの ORAN IP マッピングに従い、各セクション ヘッダーのメタデータ有効信号をアサートします。 IP は 128 ビット幅のメタデータのみをサポートします。 IP は、パケットごとに XNUMX つのセクションと複数のセクションをサポートします。 メタデータは、メタデータ有効アサーションにより各セクションで有効です。 オフにすると、IP はメタデータをパススルー コンジット シグナルとして使用し、マッピング要件はありません (例: U-plane numPrb は 0 と見なされます)。 IP は、0 (メタデータ ポートを無効にする)、32、64、96、128 ビットのメタデータ幅をサポートします。 IP は、パケットごとに XNUMX つのセクションをサポートします。 メタデータは、各パケットのメタデータ有効アサーションで XNUMX 回だけ有効です。 |
2.3. 生成された IP File 構造
インテル Quartus Prime プロ・エディション ソフトウェアは、以下の IP コア出力を生成します file 構造。
表 7. 生成された IP Files
| File 名前 |
説明 |
| <あなたのIP>.ip | Platform Designer システムまたは最上位の IP バリエーション file。あなたのIP> は、IP バリエーションに付ける名前です。 |
| <あなたのIP>.cmp | VHDL コンポーネント宣言 (.cmp) file テキストです file VHDL デザインで使用できるローカル ジェネリックおよびポート定義を含む files. |
| <あなたのIP>.html | 接続情報、接続先の各マスターに対する各スレーブのアドレスを示すメモリ マップ、およびパラメーターの割り当てを含むレポート。 |
| <あなたのIP>_generation.rpt | IP または Platform Designer の生成ログ file. IP 生成中のメッセージの概要。 |
| <あなたのIP>.qgsimc | インクリメンタル再生をサポートするシミュレーション パラメータをリストします。 |
| <あなたのIP>.qgsynthc | インクリメンタル再生をサポートする合成パラメータをリストします。 |
| <あなたのIP>.qip | インテル Quartus Prime ソフトウェアに IP コンポーネントを統合してコンパイルするために必要な、IP コンポーネントに関するすべての情報が含まれています。 |
| <あなたのIP>.sopcinfo | Platform Designer システムでの接続と IP コンポーネントのパラメーター化について説明します。 IP コンポーネントのソフトウェア ドライバーを開発するときに、その内容を解析して要件を取得できます。 Nios® II ツール チェーンなどのダウンストリーム ツールは、これを使用します。 file. .sopcinfo file および system.h file Nios II ツール チェーン用に生成されたファイルには、スレーブにアクセスする各マスターに関連する各スレーブのアドレス マップ情報が含まれます。 マスタが異なれば、特定のスレーブ コンポーネントにアクセスするためのアドレス マップも異なる場合があります。 |
| <あなたのIP>.csv | IP コンポーネントのアップグレード ステータスに関する情報が含まれます。 |
| <あなたのIP>.bsf | ブロック記号 File (.bsf) インテル Quartus Prime ブロック図で使用する IP バリエーションの表現 Files (.bdf)。 |
| <あなたのIP>.spd | 必須入力 file サポートされているシミュレータのシミュレーション スクリプトを生成する ip-make-simscript 用。 .spd file のリストが含まれています fileは、初期化できるメモリに関する情報とともに、シミュレーション用に生成されます。 |
| <あなたのIP>.ppf | ピンプランナー File (.ppf) には、Pin Planner で使用するために作成された IP コンポーネントのポートとノードの割り当てが保存されます。 |
| <あなたのIP>_bb.v | Verilog ブラック ボックス (_bb.v) を使用できます。 file ブラック ボックスとして使用するための空のモジュール宣言として。 |
| <あなたのIP>_inst.v または _inst.vhd | HDLexampファイル インスタンス化テンプレート。 この内容をコピーして貼り付けることができます file あなたのHDLに file IP バリエーションをインスタンス化します。 |
| <あなたのIP>.v またはあなたのIP>.vhd | ＨＤＬ file合成またはシミュレーションのために各サブモジュールまたは子 IP コアをインスタンス化する s。 |
| メンター/ | シミュレーションをセットアップして実行するための ModelSim* スクリプト msim_setup.tcl が含まれています。 |
| シノプシス/vcs/シノプシス/vcsmx/ | VCS* シミュレーションをセットアップして実行するためのシェルスクリプト vcs_setup.sh が含まれています。 シェル スクリプト vcsmx_setup.sh および synopsys_sim.setup が含まれています。 file VCS MX* シミュレーションをセットアップして実行します。 |
| ケイデンス/ | シェル スクリプト ncsim_setup.sh およびその他のセットアップが含まれています files NCSIM* シミュレーションをセットアップして実行します。 |
| アルデック/ | Aldec* シミュレーションをセットアップして実行するためのシェルスクリプト rivierapro_setup.sh が含まれています。 |
| エクセリウム/ | シェル スクリプト xcelium_setup.sh およびその他のセットアップが含まれています files Xcelium* シミュレーションをセットアップして実行します。 |
| サブモジュール/ | HDLを含む files IP コア サブモジュール用。 |
| <子 IP コア>/ | 生成された子 IP コア ディレクトリごとに、プラットフォーム デザイナーは、synth/ および sim/ サブディレクトリを生成します。 |
フロントホール圧縮 IP 機能の説明
図 4. フロントホール圧縮 IP は、圧縮と解凍で構成されます。 フロントホール圧縮 IP ブロック図
圧縮と解凍
前処理ブロック ベースのビット シフト ブロックは、12 個のリソース エレメント (RE) のリソース ブロックに最適なビット シフトを生成します。 このブロックは量子化ノイズを低減します。ampリチュード sampレ。 したがって、圧縮によって発生するエラー ベクトルの大きさ (EVM) が減少します。 圧縮アルゴリズムは、電力値にほとんど依存しません。 複素数入力 s を仮定するとamples は x = x1 + jxQ であり、リソース ブロックの実数成分と虚数成分の最大絶対値は次のとおりです。
リソース ブロックの最大絶対値を使用すると、次の式によって、そのリソース ブロックに割り当てられる左シフト値が決まります。
ここで、bitWidth は入力ビット幅です。
IP は、8、9、10、11、12、13、14、15、16 の圧縮率をサポートします。
Mu-Law 圧縮と解凍
このアルゴリズムは、音声圧縮で広く使用されている Mu-law 圧縮技術を使用しています。 この手法は、丸めとビット切り捨ての前に、圧縮されていない入力信号 x を関数 f(x) を持つ圧縮器に渡します。 この手法では、インターフェイスを介して圧縮データ y を送信します。 受信したデータは、展開関数 (圧縮関数 F-1(y) の逆関数) を通過します。この手法では、圧縮されていないデータが最小の量子化誤差で再現されます。
式 1. 圧縮機能と解凍機能
Mu-law IQ 圧縮アルゴリズムは、O-RAN 仕様に従います。
関連情報
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3.1. フロントホール圧縮 IP 信号
IP を接続して制御します。
クロックおよびリセット インターフェイス信号=
表 8. クロックおよびリセット インターフェイス信号
| 信号名 | ビット幅 | 方向 |
説明 |
| tx_clk | 1 | 入力 | 送信機の時計。 クロック周波数は、390.625 Gbps で 25 MHz、156.25 Gbps で 10 MHz です。 すべてのトランスミッタ インターフェイス信号は、このクロックに同期しています。 |
| rx_clk | 1 | 入力 | 受信機の時計。 クロック周波数は、390.625 Gbps で 25 MHz、156.25 Gbps で 10 MHz です。 すべてのレシーバー インターフェイス信号は、このクロックに同期しています。 |
| csr_clk | 1 | 入力 | CSR インターフェイスのクロック。 クロック周波数は 100 MHz です。 |
| tx_rst_n | 1 | 入力 | tx_clk に同期するトランスミッタ インターフェイスのアクティブ LOW リセット。 |
| rx_rst_n | 1 | 入力 | rx_clk に同期するレシーバー インターフェイスのアクティブ LOW リセット。 |
| csr_rst_n | 1 | 入力 | csr_clk に同期する CSR インターフェイスのアクティブ LOW リセット。 |
トランスポート インターフェイス信号の送信
表 9. 送信トランスポート インターフェイス信号
すべての信号タイプは符号なし整数です。
|
信号名 |
ビット幅 | 方向 |
説明 |
| tx_avst_source_valid | 1 | 出力 | アサートされると、有効なデータが avst_source_data で利用可能であることを示します。 |
| tx_avst_source_data | 64 | 出力 | udCompParam、iS を含む PRB フィールドample と qSampル。 次のセクションの PRB フィールドは、前のセクションの PRB フィールドに連結されます。 |
| tx_avst_source_startofpacket | 1 | 出力 | フレームの最初のバイトを示します。 |
| tx_avst_source_endofpacket | 1 | 出力 | フレームの最後のバイトを示します。 |
| tx_avst_source_ready | 1 | 入力 | アサートされると、トランスポート層がデータを受け入れる準備ができていることを示します。 このインターフェイスの readyLatency = 0。 |
| tx_avst_source_empty | 3 | 出力 | avst_source_endofpacket がアサートされたときの avst_source_data の空のバイト数を指定します。 |
| tx_udcomphdr_o | 8 | 出力 | ユーザー データ圧縮ヘッダー フィールド。 tx_avst_source_valid と同期。 圧縮方法と IQ ビット幅を定義します データセクションのユーザーデータ用。 • [7:4] : udIqWidth • udIqWidth=16 の場合は 0、それ以外の場合は udIqWidth に等しい e,g,: — 0000b は、I と Q がそれぞれ 16 ビット幅であることを意味します。 — 0001b は、I と Q がそれぞれ 1 ビット幅であることを意味します。 — 1111b は、I と Q がそれぞれ 15 ビット幅であることを意味します。 • [3:0] : udCompMeth — 0000b – 圧縮なし — 0001b – ブロック浮動小数点 — 0011b – μ法則 — その他 – 将来のメソッドのために予約されています。 |
| tx_metadata_o | METADATA_WIDTH | 出力 | コンジット信号は通過し、圧縮されません。 tx_avst_source_valid と同期。 構成可能なビット幅 METADATA_WIDTH。 電源を入れると オーラン準拠、参照 表13 17ページの オーラン準拠この信号は、tx_avst_source_startofpacket が 1 の場合にのみ有効です。tx_metadata_o には有効な信号がなく、tx_avst_source_valid を使用して有効なサイクルを示します。 選択時はご利用いただけません 0 メタデータ ポートを無効にする のために メタデータ幅. |
トランスポート インターフェイス信号の受信
表 10. 受信トランスポート インターフェイス信号
このインターフェイスには背圧はありません。 Avalon ストリーミングの空の信号は、常にゼロであるため、このインターフェイスでは必要ありません。
| 信号名 | ビット幅 | 方向 |
説明 |
| rx_avst_sink_valid | 1 | 入力 | アサートされると、有効なデータが avst_sink_data で利用可能であることを示します。 このインターフェイスには avst_sink_ready 信号はありません。 |
| rx_avst_sink_data | 64 | 入力 | udCompParam、iS を含む PRB フィールドample と qSampル。 次のセクションの PRB フィールドは、前のセクションの PRB フィールドに連結されます。 |
| rx_avst_sink_startofpacket | 1 | 入力 | フレームの最初のバイトを示します。 |
| rx_avst_sink_endofpacket | 1 | 入力 | フレームの最後のバイトを示します。 |
| rx_avst_sink_error | 1 | 入力 | avst_sink_endofpacket と同じサイクルでアサートされると、現在のパケットがエラー パケットであることを示します |
| rx_udcomphdr_i | 8 | 入力 | ユーザー データ圧縮ヘッダー フィールド。 rx_metadata_valid_i と同期。 データ セクションのユーザー データの圧縮方法と IQ ビット幅を定義します。 • [7:4] : udIqWidth • udIqWidth=16 の場合は 0、それ以外の場合は udIqWidth に等しい。 例えば — 0000b は、I と Q がそれぞれ 16 ビット幅であることを意味します。 — 0001b は、I と Q がそれぞれ 1 ビット幅であることを意味します。 — 1111b は、I と Q がそれぞれ 15 ビット幅であることを意味します。 • [3:0] : udCompMeth — 0000b – 圧縮なし — 0001b – ブロック浮動小数点 — 0011b – μ法則 — その他 – 将来のメソッドのために予約されています。 |
| rx_metadata_i | METADATA_WIDTH | 入力 | 圧縮されていないコンジット信号は通過します。 rx_metadata_i 信号は、rx_metadata_valid_i がアサートされると有効になり、rx_avst_sink_valid と同期します。 構成可能なビット幅 METADATA_WIDTH。 電源を入れると オーラン準拠、参照 テーブル 15 18ページにあります。 オフにしたとき オーラン準拠この rx_metadata_i 信号は、rx_metadata_valid_i と rx_avst_sink_startofpacket の両方が 1 に等しい場合にのみ有効です。 0 メタデータ ポートを無効にする のために メタデータ幅. |
| rx_metadata_valid_i | 1 | 入力 | ヘッダー (rx_udcomphdr_i および rx_metadata_i) が有効であることを示します。 rx_avst_sink_valid と同期。 強制信号。 O-RAN の下位互換性のために、IP に有効な共通ヘッダー IE と繰り返しセクション IE がある場合は、rx_metadata_valid_i をアサートします。 rx_avst_sink_data に新しいセクションの物理リソース ブロック (PRB) フィールドを提供する際に、rx_metadata_valid_i と共に rx_metadata_i 入力に新しいセクション IE を提供します。 |
アプリケーション インターフェイス信号の送信
表 11. 送信アプリケーション インターフェイス信号
|
信号名 |
ビット幅 | 方向 |
説明 |
| tx_avst_sink_valid | 1 | 入力 | アサートされると、有効な PRB フィールドがこのインターフェイスで使用可能であることを示します。 ストリーミング モードで動作する場合は、パケットの開始とパケットの終了の間に有効な信号のアサート解除がないことを確認してください。唯一の例外は、ready 信号がアサート解除された場合です。 |
| tx_avst_sink_data | 128 | 入力 | アプリケーション層からのネットワーク バイト オーダーのデータ。 |
| tx_avst_sink_startofpacket | 1 | 入力 | パケットの最初の PRB バイトを示す |
| tx_avst_sink_endofpacket | 1 | 入力 | パケットの最後の PRB バイトを示す |
| tx_avst_sink_ready | 1 | 出力 | アサートされると、O-RAN IP がアプリケーション インターフェイスからデータを受け入れる準備ができていることを示します。 このインターフェイスの readyLatency = 0 |
| tx_udcomphdr_i | 8 | 入力 | ユーザー データ圧縮ヘッダー フィールド。 tx_avst_sink_valid と同期。 データ セクションのユーザー データの圧縮方法と IQ ビット幅を定義します。 • [7:4] : udIqWidth • udIqWidth=16 の場合は 0、それ以外の場合は udIqWidth に等しい。 例えば — 0000b は、I と Q がそれぞれ 16 ビット幅であることを意味します。 — 0001b は、I と Q がそれぞれ 1 ビット幅であることを意味します。 — 1111b は、I と Q がそれぞれ 15 ビット幅であることを意味します。 • [3:0] : udCompMeth — 0000b – 圧縮なし — 0001b – ブロック浮動小数点 — 0011b – μ法則 — その他 – 将来のメソッドのために予約されています。 |
| tx_metadata_i | METADATA_WIDTH | 入力 | コンジット信号は通過し、圧縮されません。 tx_avst_sink_valid と同期。 構成可能なビット幅 METADATA_WIDTH。 電源を入れると オーラン準拠、参照 テーブル 13 17ページにあります。 オフにしたとき オーラン準拠、この信号は tx_avst_sink_startofpacket が 1 に等しい場合にのみ有効です。 tx_metadata_i には有効な信号がなく、使用されています 有効なサイクルを示す tx_avst_sink_valid。 選択時はご利用いただけません 0 メタデータ ポートを無効にする のために メタデータ幅. |
アプリケーション インターフェイス信号の受信
表 12. 受信アプリケーション インターフェイス信号
|
信号名 |
ビット幅 | 方向 |
説明 |
| rx_avst_source_valid | 1 | 出力 | アサートされると、有効な PRB フィールドがこのインターフェイスで使用可能であることを示します。 このインターフェイスには avst_source_ready 信号はありません。 |
| rx_avst_source_data | 128 | 出力 | ネットワーク バイト オーダーでのアプリケーション層へのデータ。 |
| rx_avst_source_startofpacket | 1 | 出力 | パケットの最初の PRB バイトを示します |
| rx_avst_source_endofpacket | 1 | 出力 | パケットの最後の PRB バイトを示します |
| rx_avst_source_error | 1 | 出力 | パケットにエラーが含まれていることを示します |
| rx_udcomphdr_o | 8 | 出力 | ユーザー データ圧縮ヘッダー フィールド。 rx_avst_source_valid と同期。 データ セクションのユーザー データの圧縮方法と IQ ビット幅を定義します。 • [7:4] : udIqWidth • udIqWidth=16 の場合は 0、それ以外の場合は udIqWidth に等しい。 例えば — 0000b は、I と Q がそれぞれ 16 ビット幅であることを意味します。 — 0001b は、I と Q がそれぞれ 1 ビット幅であることを意味します。 — 1111b は、I と Q がそれぞれ 15 ビット幅であることを意味します。 • [3:0] : udCompMeth — 0000b – 圧縮なし — 0001b – ブロック浮動小数点 (BFP) — 0011b – μ法則 — その他 – 将来のメソッドのために予約されています。 |
| rx_metadata_o | METADATA_WIDTH | 出力 | 圧縮されていないコンジット信号は通過します。 rx_metadata_o 信号は、rx_metadata_valid_o がアサートされると有効になり、rx_avst_source_valid と同期します。 構成可能なビット幅 METADATA_WIDTH。 オンにすると オーラン準拠、参照 表14 18ページにあります。 オフにしたとき オーラン準拠、rx_metadata_o は、rx_metadata_valid_o が 1 に等しい場合にのみ有効です。 選択時はご利用いただけません 0 メタデータ ポートを無効にする のために メタデータ幅. |
| rx_metadata_valid_o | 1 | 出力 | ヘッダー (rx_udcomphdr_o および rx_metadata_o) が有効です。 rx_metadata_valid_o は、rx_metadata_o が有効な場合にアサートされ、rx_avst_source_valid と同期します。 |
O-RAN 下位互換性のためのメタデータ マッピング
表 13. tx_metadata_i 128 ビット入力
|
信号名 |
ビット幅 | 方向 | 説明 |
メタデータマッピング |
| 予約済み | 16 | 入力 | 予約済み。 | tx_metadata_i[127:112] |
| tx_u_size | 16 | 入力 | ストリーミング モードの U プレーン パケット サイズ (バイト単位)。 | tx_metadata_i[111:96] |
| tx_u_seq_id | 16 | 入力 | eCPRI トランスポート ヘッダーから抽出されたパケットの SeqID。 | tx_metadata_i[95:80] |
| tx_u_pc_id | 16 | 入力 | eCPRI トランスポートの PCID と RoEflowId Radio over Ethernet (RoE) トランスポート用。 |
tx_metadata_i[79:64] |
| 予約済み | 4 | 入力 | 予約済み。 | tx_metadata_i[63:60] |
| tx_u_data方向 | 1 | 入力 | gNB データ方向。 値の範囲: {0b=Rx (アップロード)、1b=Tx (ダウンロード)} |
tx_メタデータ_i[59] |
| tx_u_filterIndex | 4 | 入力 | IQ データとエア インターフェイスの間で使用されるチャネル フィルタのインデックスを定義します。 値の範囲: {0000b-1111b} |
tx_metadata_i[58:55] |
| tx_u_frameId | 8 | 入力 | 10 ミリ秒のフレーム (ラップ期間 2.56 秒) のカウンター、具体的には frameId= モジュロ 256 のフレーム番号。 値の範囲: {0000 0000b-1111 1111b} |
tx_metadata_i[54:47] |
| tx_u_subframeId | 4 | 入力 | 1 ms フレーム内の 10 ms サブフレームのカウンター。 値の範囲: {0000b-1111b} | tx_metadata_i[46:43] |
| tx_u_slotID | 6 | 入力 | このパラメーターは、1 ms サブフレーム内のスロット番号です。 XNUMX つのサブフレーム内のすべてのスロットが、このパラメーターによってカウントされます。 値の範囲: {00 0000b-00 1111b=スロット ID、01 0000b-11 1111b=予約済み} |
tx_metadata_i[42:37] |
| tx_u_symbolid | 6 | 入力 | スロット内のシンボル番号を識別します。 値の範囲: {00 0000b-11 1111b} | tx_metadata_i[36:31] |
| tx_u_sectionId | 12 | 入力 | sectionID は、U プレーン データ セクションを、データに関連付けられた対応する C プレーン メッセージ (およびセクション タイプ) にマップします。 値の範囲: {0000 0000 0000b-11111111 1111b} |
tx_metadata_i[30:19] |
| tx_u_rb | 1 | 入力 | リソース ブロック インジケーター。 すべてのリソース ブロックが使用されているか、他のすべてのリソース ブロックが使用されているかを示します。 値の範囲: {0b=使用されるすべてのリソース ブロック。 1b=使用される他のすべてのリソースブロック} |
tx_メタデータ_i[18] |
| tx_u_startPrb | 10 | 入力 | ユーザー プレーン データ セクションの開始 PRB。 値の範囲: {00 0000 0000b-11 1111 1111b} |
tx_metadata_i[17:8] |
| tx_u_numPrb | 8 | 入力 | ユーザー プレーン データ セクションが有効な PRB を定義します。 | tx_metadata_i[7:0] |
| 値の範囲: {0000 0001b-1111 1111b, 0000 0000b = 指定されたサブキャリア間隔 (SCS) およびキャリア帯域幅内のすべての PRB } | ||||
| tx_u_udCompHdr | 8 | 入力 | データセクションでは、ユーザーデータの圧縮方式と IQ ビット幅を定義します。 値の範囲: {0000 0000b-1111 1111b} | 該当なし (tx_udcomphdr_i) |
表 14. rx_metadata_valid_i/o
|
信号名 |
ビット幅 | 方向 | 説明 |
メタデータマッピング |
| rx_sec_hdr_valid | 1 | 出力 | rx_sec_hdr_valid が 1 の場合、U プレーン セクション データ フィールドは有効です。 avst_sink_u_startofpacket および avst_sink_u_valid と同期して、rx_sec_hdr_valid がアサートされると、共通ヘッダー IE が有効になります。 繰り返しセクション IE は、rx_sec_hdr_valid がアサートされ、avst_sink_u_valid と同期している場合に有効です。 avst_sink_u_data に新しいセクション PRB フィールドを提供する際に、rx_sec_hdr_valid がアサートされた新しいセクション IE を提供します。 |
rx_metadata_valid_o |
表 15. rx_metadata_o 128 ビット出力
| 信号名 | ビット幅 | 方向 | 説明 |
メタデータマッピング |
| 予約済み | 32 | 出力 | 予約済み。 | rx_metadata_o[127:96] |
| rx_u_seq_id | 16 | 出力 | eCPRI トランスポート ヘッダーから抽出されたパケットの SeqID。 | rx_metadata_o[95:80] |
| rx_u_pc_id | 16 | 出力 | eCPRI トランスポートの PCID と RoE トランスポートの RoEflowId | rx_metadata_o[79:64] |
| 予約済み | 4 | 出力 | 予約済み。 | rx_metadata_o[63:60] |
| rx_u_dataDirection | 1 | 出力 | gNB データ方向。 値の範囲: {0b=Rx (アップロード)、1b=Tx (ダウンロード)} | rx_metadata_o[59] |
| rx_u_filterIndex | 4 | 出力 | IQ データとエア インターフェイスの間で使用するチャネル フィルタのインデックスを定義します。 値の範囲: {0000b-1111b} |
rx_metadata_o[58:55] |
| rx_u_frameId | 8 | 出力 | 10 ミリ秒のフレーム (ラップ期間 2.56 秒) のカウンター。具体的には、frameId= 256 を法とするフレーム番号。値の範囲: {0000 0000b-1111 1111b} | rx_metadata_o[54:47] |
| rx_u_subframeId | 4 | 出力 | 1 ms フレーム内の 10 ms サブフレームのカウンター。 値の範囲: {0000b-1111b} | rx_metadata_o[46:43] |
| rx_u_slotID | 6 | 出力 | 1ms サブフレーム内のスロット番号。 00 つのサブフレーム内のすべてのスロットが、このパラメーターによってカウントされます。 値の範囲: {0000 00b-1111 01b=スロット ID、0000 111111b-XNUMXb=予約済み} | rx_metadata_o[42:37] |
| rx_u_symbolid | 6 | 出力 | スロット内のシンボル番号を識別します。 値の範囲: {00 0000b-11 1111b} |
rx_metadata_o[36:31] |
| rx_u_sectionId | 12 | 出力 | sectionID は、U プレーン データ セクションを、データに関連付けられた対応する C プレーン メッセージ (およびセクション タイプ) にマップします。 値の範囲: {0000 0000 0000b-1111 1111 1111b} |
rx_metadata_o[30:19] |
| rx_u_rb | 1 | 出力 | リソース ブロック インジケーター。 すべてのリソース ブロックが使用されているか、他のすべてのリソースが使用されているかを示します。 値の範囲: {0b=使用されるすべてのリソース ブロック。 1b=使用される他のすべてのリソースブロック} |
rx_metadata_o[18] |
| rx_u_startPrb | 10 | 出力 | ユーザー プレーン データ セクションの開始 PRB。 値の範囲: {00 0000 0000b-11 1111 1111b} |
rx_metadata_o[17:8] |
| rx_u_numPrb | 8 | 出力 | ユーザー プレーン データ セクションが有効な PRB を定義します。 値の範囲: {0000 0001b-1111 1111b, 0000 0000b = 指定された SCS およびキャリア帯域幅内のすべての PRB } |
rx_metadata_o[7:0] |
| rx_u_udCompHdr | 8 | 出力 | データ セクション内のユーザー データの圧縮方法と IQ ビット幅を定義します。 値の範囲: {0000 0000b-1111 1111b} |
該当なし (rx_udcomphdr_o) |
CSR インターフェイス信号
表 16. CSR インターフェイス信号
| 信号名 | ビット幅 | 方向 |
説明 |
| csr_アドレス | 16 | 入力 | コンフィギュレーション レジスタ アドレス。 |
| csr_write | 1 | 入力 | コンフィギュレーション レジスタの書き込みイネーブル。 |
| csr_writedata | 32 | 入力 | コンフィギュレーション レジスタ書き込みデータ。 |
| csr_readdata | 32 | 出力 | コンフィギュレーション レジスタの読み取りデータ。 |
| csr_read | 1 | 入力 | コンフィギュレーション レジスタの読み取りイネーブル。 |
| csr_readdatavalid | 1 | 出力 | コンフィギュレーション レジスタの読み出しデータは有効です。 |
| csr_waitrequest | 1 | 出力 | コンフィギュレーション レジスタ待機要求。 |
フロントホール圧縮 IP レジスタ
制御およびステータス インターフェイスを介してフロントホール圧縮機能を制御および監視します。
表 17. レジスタ マップ
| CSR_ADDRESS (ワードオフセット) | 登録名 |
| 0x0 | 圧縮モード |
| 0x1 | tx_error |
| 0x2 | rx_error |
表 18.compression_mode レジスター
| ビット幅 | 説明 | アクセス |
ハードウェアリセット値 |
| 31:9 | 予約済み | RO | 0x0 |
| 8:8 | 機能モード: • 1'b0 は静的圧縮モードです。 • 1'b1 は動的圧縮モードです。 |
RW | 0x0 |
| 7:0 | 静的ユーザー データ圧縮ヘッダー: • 7:4 は udIqWidth です。 — 4'b0000 は 16 ビット — 4'b1111 は 15 ビット —： — 4'b0001 は 1 ビット • 3:0 は udCompMeth です。 — 4'b0000 は圧縮なし — 4'b0001 はブロック浮動小数点です。 — 4'b0011 は µ-law です。 • その他は予約済み |
RW | 0x0 |
表 19. tx エラー レジスタ
| ビット幅 | 説明 | アクセス |
ハードウェアリセット値 |
| 31:2 | 予約済み | RO | 0x0 |
| 1:1 | IqWidth が無効です。 IP は、無効またはサポートされていない Iqwidth を検出すると、Iqwidth を 0 (16 ビット Iqwidth) に設定します。 | RW1C | 0x0 |
| 0:0 | 圧縮方法が無効です。 IP はパケットをドロップします。 | RW1C | 0x0 |
表 20. rx エラー レジスタ
| ビット幅 | 説明 | アクセス |
ハードウェアリセット値 |
| 31:8 | 予約済み | RO | 0x0 |
| 1:1 | IqWidth が無効です。 IP はパケットをドロップします。 | RW1C | 0x0 |
| 0:0 | 圧縮方法が無効です。 IP は、圧縮方法を次のサポートされているデフォルトの圧縮方法に設定します。 • ブロック浮動小数点のみを有効にしました。デフォルトはブロック浮動小数点です。 • μ-law のみ有効: デフォルトは μ-law です。 • ブロック浮動小数点と μ-law の両方を有効にしました。デフォルトはブロック浮動小数点です。 |
RW1C | 0x0 |
フロントホール圧縮 インテル FPGA IP ユーザーガイドのアーカイブ
このドキュメントの最新および以前のバージョンについては、次を参照してください: Fronthaul Compression Intel FPGA IP User Guide. IP またはソフトウェア バージョンがリストされていない場合は、以前の IP またはソフトウェア バージョンのユーザー ガイドが適用されます。
フロントホール圧縮 Intel FPGA IP ユーザーガイドの文書改訂履歴
|
ドキュメントバージョン |
インテル Quartus Prime バージョン | IPバージョン |
変更点 |
| 2022.08.08 | 21.4 | 1.0.1 | メタデータ幅を 0 から 0 に修正 (メタデータ ポートを無効化)。 |
| 2022.03.22 | 21.4 | 1.0.1 | • 信号の説明を入れ替えました: — tx_avst_sink_data および tx_avst_source_data — rx_avst_sink_data および rx_avst_source_data • 追加した デバイスがサポートするスピード グレード テーブル • 追加した パフォーマンスとリソース使用量 |
| 2021.12.07 | 21.3 | 1.0.0 | 注文コードを更新しました。 |
| 2021.11.23 | 21.3 | 1.0.0 | 初回リリース。 |
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ID: 709301
UG-20346
バージョン: 2022.08.08
ISO 9001：2015登録
ドキュメント / リソース
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インテル フロントホール圧縮 FPGA IP [pdf] ユーザーガイド フロントホール圧縮 FPGA IP、フロントホール、圧縮 FPGA IP、FPGA IP |
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インテル フロントホール圧縮 FPGA IP [pdf] ユーザーガイド UG-20346、709301、フロントホール圧縮 FPGA IP、フロントホール FPGA IP、圧縮 FPGA IP、FPGA IP |
